lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78
  79   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  80   setBooleanContents(ZeroOrOneBooleanContent);
  81   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  82   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  83
  84   // For 64-bit, since we have so many registers, use the ILP scheduler.
  85   // For 32-bit, use the register pressure specific scheduling.
  86   // For Atom, always use ILP scheduling.
  87   if (Subtarget->isAtom())
  88     setSchedulingPreference(Sched::ILP);
  89   else if (Subtarget->is64Bit())
  90     setSchedulingPreference(Sched::ILP);
  91   else
  92     setSchedulingPreference(Sched::RegPressure);
  93   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  94   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  95
  96   // Bypass expensive divides on Atom when compiling with O2.
  97   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  98     if (Subtarget->hasSlowDivide32())
  99       addBypassSlowDiv(32, 8);
 100     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 101       addBypassSlowDiv(64, 16);
 102   }
 103
 104   if (Subtarget->isTargetKnownWindowsMSVC()) {
 105     // Setup Windows compiler runtime calls.
 106     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 107     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 108     setLibcallName(RTLIB::SREM_I64, "_allrem");
 109     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 110     setLibcallName(RTLIB::MUL_I64, "_allmul");
 111     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 112     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 116   }
 117
 118   if (Subtarget->isTargetDarwin()) {
 119     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 120     setUseUnderscoreSetJmp(false);
 121     setUseUnderscoreLongJmp(false);
 122   } else if (Subtarget->isTargetWindowsGNU()) {
 123     // MS runtime is weird: it exports _setjmp, but longjmp!
 124     setUseUnderscoreSetJmp(true);
 125     setUseUnderscoreLongJmp(false);
 126   } else {
 127     setUseUnderscoreSetJmp(true);
 128     setUseUnderscoreLongJmp(true);
 129   }
 130
 131   // Set up the register classes.
 132   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 133   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 134   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 135   if (Subtarget->is64Bit())
 136     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 137
 138   for (MVT VT : MVT::integer_valuetypes())
 139     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 140
 141   // We don't accept any truncstore of integer registers.
 142   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 145   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 147   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 148
 149   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 150
 151   // SETOEQ and SETUNE require checking two conditions.
 152   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 153   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 155   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 158
 159   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 160   // operation.
 161   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 164
 165   if (Subtarget->is64Bit()) {
 166     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 167       // f32/f64 are legal, f80 is custom.
 168       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 169     else
 170       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 171     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 172   } else if (!Subtarget->useSoftFloat()) {
 173     // We have an algorithm for SSE2->double, and we turn this into a
 174     // 64-bit FILD followed by conditional FADD for other targets.
 175     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 176     // We have an algorithm for SSE2, and we turn this into a 64-bit
 177     // FILD or VCVTUSI2SS/SD for other targets.
 178     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 179   }
 180
 181   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 185
 186   if (!Subtarget->useSoftFloat()) {
 187     // SSE has no i16 to fp conversion, only i32
 188     if (X86ScalarSSEf32) {
 189       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 190       // f32 and f64 cases are Legal, f80 case is not
 191       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 192     } else {
 193       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 195     }
 196   } else {
 197     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 199   }
 200
 201   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 202   // are Legal, f80 is custom lowered.
 203   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 204   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 205
 206   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 207   // this operation.
 208   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 210
 211   if (X86ScalarSSEf32) {
 212     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 213     // f32 and f64 cases are Legal, f80 case is not
 214     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 215   } else {
 216     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 218   }
 219
 220   // Handle FP_TO_UINT by promoting the destination to a larger signed
 221   // conversion.
 222   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 225
 226   if (Subtarget->is64Bit()) {
 227     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 228       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 229       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 231     } else {
 232       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 234     }
 235   } else if (!Subtarget->useSoftFloat()) {
 236     // Since AVX is a superset of SSE3, only check for SSE here.
 237     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 238       // Expand FP_TO_UINT into a select.
 239       // FIXME: We would like to use a Custom expander here eventually to do
 240       // the optimal thing for SSE vs. the default expansion in the legalizer.
 241       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 242     else
 243       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 244       // With SSE3 we can use fisttpll to convert to a signed i64; without
 245       // SSE, we're stuck with a fistpll.
 246       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 247
 248     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 249   }
 250
 251   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 252   if (!X86ScalarSSEf64) {
 253     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 254     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 255     if (Subtarget->is64Bit()) {
 256       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 257       // Without SSE, i64->f64 goes through memory.
 258       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 259     }
 260   }
 261
 262   // Scalar integer divide and remainder are lowered to use operations that
 263   // produce two results, to match the available instructions. This exposes
 264   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 265   // into a single instruction.
 266   //
 267   // Scalar integer multiply-high is also lowered to use two-result
 268   // operations, to match the available instructions. However, plain multiply
 269   // (low) operations are left as Legal, as there are single-result
 270   // instructions for this in x86. Using the two-result multiply instructions
 271   // when both high and low results are needed must be arranged by dagcombine.
 272   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 273     setOperationAction(ISD::MULHS, VT, Expand);
 274     setOperationAction(ISD::MULHU, VT, Expand);
 275     setOperationAction(ISD::SDIV, VT, Expand);
 276     setOperationAction(ISD::UDIV, VT, Expand);
 277     setOperationAction(ISD::SREM, VT, Expand);
 278     setOperationAction(ISD::UREM, VT, Expand);
 279
 280     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 281     setOperationAction(ISD::ADDC, VT, Custom);
 282     setOperationAction(ISD::ADDE, VT, Custom);
 283     setOperationAction(ISD::SUBC, VT, Custom);
 284     setOperationAction(ISD::SUBE, VT, Custom);
 285   }
 286
 287   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 288   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 289   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 290   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 291   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 296   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 297   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 303   if (Subtarget->is64Bit())
 304     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 305   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 306   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 308   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 309
 310   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 311     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 312     // is. We should promote the value to 64-bits to solve this.
 313     // This is what the CRT headers do - `fmodf` is an inline header
 314     // function casting to f64 and calling `fmod`.
 315     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 316   } else {
 317     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 318   }
 319
 320   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 322   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 323
 324   // Promote the i8 variants and force them on up to i32 which has a shorter
 325   // encoding.
 326   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 327   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 328   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 330   if (Subtarget->hasBMI()) {
 331     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 332     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 333     if (Subtarget->is64Bit())
 334       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 335   } else {
 336     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 337     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 338     if (Subtarget->is64Bit())
 339       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 340   }
 341
 342   if (Subtarget->hasLZCNT()) {
 343     // When promoting the i8 variants, force them to i32 for a shorter
 344     // encoding.
 345     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 346     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 347     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 350     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 351     if (Subtarget->is64Bit())
 352       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 353   } else {
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 355     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 356     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 360     if (Subtarget->is64Bit()) {
 361       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 362       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 363     }
 364   }
 365
 366   // Special handling for half-precision floating point conversions.
 367   // If we don't have F16C support, then lower half float conversions
 368   // into library calls.
 369   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 370     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 371     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 372   }
 373
 374   // There's never any support for operations beyond MVT::f32.
 375   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 376   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 377   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 378   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 379
 380   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 381   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 383   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 384   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 386
 387   if (Subtarget->hasPOPCNT()) {
 388     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 389   } else {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 391     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 392     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 393     if (Subtarget->is64Bit())
 394       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 395   }
 396
 397   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 398
 399   if (!Subtarget->hasMOVBE())
 400     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 423   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 424   // support continuation, user-level threading, and etc.. As a result, no
 425   // other SjLj exception interfaces are implemented and please don't build
 426   // your own exception handling based on them.
 427   // LLVM/Clang supports zero-cost DWARF exception handling.
 428   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 429   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 430
 431   // Darwin ABI issue.
 432   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 433   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 434   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 435   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 436   if (Subtarget->is64Bit())
 437     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 438   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 439   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 440   if (Subtarget->is64Bit()) {
 441     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 442     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 443     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 444     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 445     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 446   }
 447   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 448   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 449   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 450   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 453     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 454     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasSSE1())
 458     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 459
 460   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 461
 462   // Expand certain atomics
 463   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 464     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 465     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 467   }
 468
 469   if (Subtarget->hasCmpxchg16b()) {
 470     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 471   }
 472
 473   // FIXME - use subtarget debug flags
 474   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 475       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 476     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 477   }
 478
 479   if (Subtarget->isTarget64BitLP64()) {
 480     setExceptionPointerRegister(X86::RAX);
 481     setExceptionSelectorRegister(X86::RDX);
 482   } else {
 483     setExceptionPointerRegister(X86::EAX);
 484     setExceptionSelectorRegister(X86::EDX);
 485   }
 486   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 487   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 488
 489   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 490   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 491
 492   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 493   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 494
 495   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 496   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 497   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 498   if (Subtarget->is64Bit()) {
 499     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 500     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 501   } else {
 502     // TargetInfo::CharPtrBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 505   }
 506
 507   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 508   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 509
 510   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 511
 512   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 513   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 514   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 515
 516   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!Subtarget->useSoftFloat()) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!Subtarget->useSoftFloat()) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749
 750       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 751       // split/scalarized right now.
 752       if (VT.getVectorElementType() == MVT::f16)
 753         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 754     }
 755   }
 756
 757   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 758   // with -msoft-float, disable use of MMX as well.
 759   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 760     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 761     // No operations on x86mmx supported, everything uses intrinsics.
 762   }
 763
 764   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 765   // into smaller operations.
 766   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 767     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 768     setOperationAction(ISD::AND,                MMXTy,      Expand);
 769     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 770     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 771     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 772     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 773     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 774   }
 775   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 776
 777   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 778     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 779
 780     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 781     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 782     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 785     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 786     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 787     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 789     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 790     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 791     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 792     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 793     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 794   }
 795
 796   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 797     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 798
 799     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 800     // registers cannot be used even for integer operations.
 801     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 802     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 803     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 804     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 805
 806     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 807     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 808     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 809     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 810     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 811     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 812     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 813     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 814     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 815     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 816     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 818     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 819     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 821     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 823     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 824     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 827     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 828     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 829
 830     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 831     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 832     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 833     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 834
 835     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 838     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 839
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 841     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 845
 846     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 849     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 850
 851     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 852     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 853     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 854     // ISD::CTTZ v2i64 - scalarization is faster.
 855     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 858     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 859
 860     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 861     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 862       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 863       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 864       setOperationAction(ISD::VSELECT,            VT, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 866     }
 867
 868     // We support custom legalizing of sext and anyext loads for specific
 869     // memory vector types which we can load as a scalar (or sequence of
 870     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 871     // loads these must work with a single scalar load.
 872     for (MVT VT : MVT::integer_vector_valuetypes()) {
 873       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 874       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 875       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 879       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 882     }
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 888     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 889     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 891     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 892
 893     if (Subtarget->is64Bit()) {
 894       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 895       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 896     }
 897
 898     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 899     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 900       setOperationAction(ISD::AND,    VT, Promote);
 901       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 902       setOperationAction(ISD::OR,     VT, Promote);
 903       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 904       setOperationAction(ISD::XOR,    VT, Promote);
 905       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 906       setOperationAction(ISD::LOAD,   VT, Promote);
 907       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 908       setOperationAction(ISD::SELECT, VT, Promote);
 909       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 910     }
 911
 912     // Custom lower v2i64 and v2f64 selects.
 913     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 914     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 915     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 916     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 917
 918     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 919     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 920
 921     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 922
 923     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 925     // As there is no 64-bit GPR available, we need build a special custom
 926     // sequence to convert from v2i32 to v2f32.
 927     if (!Subtarget->is64Bit())
 928       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 929
 930     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 931     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 932
 933     for (MVT VT : MVT::fp_vector_valuetypes())
 934       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 935
 936     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 937     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 939   }
 940
 941   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 942     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 943       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 944       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 945       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 946       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 947       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 948     }
 949
 950     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 951     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 952     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 953     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 954     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 958
 959     // FIXME: Do we need to handle scalar-to-vector here?
 960     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 961
 962     // We directly match byte blends in the backend as they match the VSELECT
 963     // condition form.
 964     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 965
 966     // SSE41 brings specific instructions for doing vector sign extend even in
 967     // cases where we don't have SRA.
 968     for (MVT VT : MVT::integer_vector_valuetypes()) {
 969       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 970       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 971       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 972     }
 973
 974     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 975     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 976     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 977     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 978     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 981
 982     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 983     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 984     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 985     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 988
 989     // i8 and i16 vectors are custom because the source register and source
 990     // source memory operand types are not the same width.  f32 vectors are
 991     // custom since the immediate controlling the insert encodes additional
 992     // information.
 993     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 994     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 995     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 996     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 997
 998     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 999     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1000     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1001     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1002
1003     // FIXME: these should be Legal, but that's only for the case where
1004     // the index is constant.  For now custom expand to deal with that.
1005     if (Subtarget->is64Bit()) {
1006       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1007       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1008     }
1009   }
1010
1011   if (Subtarget->hasSSE2()) {
1012     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1013     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1014     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1015
1016     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1017     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1018
1019     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1020     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1021
1022     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1023     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1024
1025     // In the customized shift lowering, the legal cases in AVX2 will be
1026     // recognized.
1027     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1028     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1029
1030     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1031     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1032
1033     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1034     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1035   }
1036
1037   if (Subtarget->hasXOP()) {
1038     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1039     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1040     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1041     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1042     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1046   }
1047
1048   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1049     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1050     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1051     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1052     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1053     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1055
1056     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1057     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1058     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1059
1060     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1063     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1064     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1065     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1066     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1067     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1068     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1070     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1071     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1072
1073     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1075     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1076     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1077     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1078     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1079     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1080     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1081     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1083     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1084     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1085
1086     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1087     // even though v8i16 is a legal type.
1088     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1089     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1090     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1091
1092     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1094     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1095
1096     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1097     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1098
1099     for (MVT VT : MVT::fp_vector_valuetypes())
1100       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1101
1102     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1103     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1104
1105     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1106     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1107
1108     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1109     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1110
1111     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1112     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1113     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1114     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1115
1116     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1117     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1118     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1119
1120     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1121     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1122     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1123     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1124     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1125     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1126     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1127     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1128     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1129     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1130     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1131     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1132
1133     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1134     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1135     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1136     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1137
1138     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1142     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1146
1147     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1148       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1149       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1150       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1151       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1152       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1154     }
1155
1156     if (Subtarget->hasInt256()) {
1157       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1158       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1159       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1160       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1161
1162       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1173       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1174       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1175       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1176
1177       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1178       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1179       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1180       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1181       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1182       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1183       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1184       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1185       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1186       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1187       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1188       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1189
1190       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1191       // when we have a 256bit-wide blend with immediate.
1192       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1193
1194       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1195       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1196       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1197       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1198       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1201
1202       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1203       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1204       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1205       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1208     } else {
1209       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1210       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1211       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1212       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1213
1214       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1225       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1226       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1227       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1228       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1229       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1230       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1231       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1232       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1233       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1234       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1235       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1236     }
1237
1238     // In the customized shift lowering, the legal cases in AVX2 will be
1239     // recognized.
1240     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1241     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1242
1243     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1244     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1245
1246     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1247     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1248
1249     // Custom lower several nodes for 256-bit types.
1250     for (MVT VT : MVT::vector_valuetypes()) {
1251       if (VT.getScalarSizeInBits() >= 32) {
1252         setOperationAction(ISD::MLOAD,  VT, Legal);
1253         setOperationAction(ISD::MSTORE, VT, Legal);
1254       }
1255       // Extract subvector is special because the value type
1256       // (result) is 128-bit but the source is 256-bit wide.
1257       if (VT.is128BitVector()) {
1258         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1259       }
1260       // Do not attempt to custom lower other non-256-bit vectors
1261       if (!VT.is256BitVector())
1262         continue;
1263
1264       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1265       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1266       setOperationAction(ISD::VSELECT,            VT, Custom);
1267       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1268       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1269       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1270       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1271       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1272     }
1273
1274     if (Subtarget->hasInt256())
1275       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1276
1277     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1278     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1279       setOperationAction(ISD::AND,    VT, Promote);
1280       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1281       setOperationAction(ISD::OR,     VT, Promote);
1282       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1283       setOperationAction(ISD::XOR,    VT, Promote);
1284       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1285       setOperationAction(ISD::LOAD,   VT, Promote);
1286       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1287       setOperationAction(ISD::SELECT, VT, Promote);
1288       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1289     }
1290   }
1291
1292   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1293     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1294     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1295     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1296     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1297
1298     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1299     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1300     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1301
1302     for (MVT VT : MVT::fp_vector_valuetypes())
1303       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1304
1305     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1306     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1307     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1308     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1317
1318     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1319     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1320     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1321     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1322     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1323     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1324     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1325     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1326     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1327     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1328     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1329     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1330     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1331     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1332
1333     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1334     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1335     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1336     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1337     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1338     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1339
1340     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1341     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1342     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1343     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1344     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1345     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1346     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1347     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1348
1349     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1350     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1351     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1352     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1353     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1355     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1356     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1358     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1359     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1360     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1361     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1363     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1364     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1365
1366     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1367     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1368     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1369     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1370     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1371     if (Subtarget->hasVLX()){
1372       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1373       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1374       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1375       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1376       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1377
1378       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1379       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1380       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1381       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1382       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1383     }
1384     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1385     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1386     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1387     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1388     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1389     if (Subtarget->hasDQI()) {
1390       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1391       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1392
1393       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1394       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1395       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1396       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1397       if (Subtarget->hasVLX()) {
1398         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1399         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1400         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1401         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1402         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1406       }
1407     }
1408     if (Subtarget->hasVLX()) {
1409       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1410       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1411       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1412       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1417     }
1418     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1419     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1420     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1421     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1422     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1423     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1424     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1425     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1428     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1430     if (Subtarget->hasDQI()) {
1431       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1432       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1433     }
1434     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1435     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1436     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1437     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1438     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1443     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1444
1445     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1446     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1447     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1448     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1450
1451     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1452     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1453
1454     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1455
1456     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1457     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1458     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1459     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1460     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1461     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1462     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1463     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1464     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1465     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1467
1468     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1469     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1470     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1471     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1472     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1476
1477     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1478     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1479
1480     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1481     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1482
1483     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1484
1485     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1486     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1487
1488     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1489     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1490
1491     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1492     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1493
1494     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1495     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1496     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1497     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1498     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1499     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1500
1501     if (Subtarget->hasCDI()) {
1502       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1503       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1504       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1505       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1506
1507       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1508       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1509       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1510       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1511       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1515
1516       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1518
1519       if (Subtarget->hasVLX()) {
1520         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1521         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1522         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1523         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1524         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1528
1529         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1530         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1531         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1532         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1533       } else {
1534         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1535         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1536         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1537         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1538         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1542       }
1543     } // Subtarget->hasCDI()
1544
1545     if (Subtarget->hasDQI()) {
1546       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1547       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1548       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1549     }
1550     // Custom lower several nodes.
1551     for (MVT VT : MVT::vector_valuetypes()) {
1552       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1553       if (EltSize == 1) {
1554         setOperationAction(ISD::AND, VT, Legal);
1555         setOperationAction(ISD::OR,  VT, Legal);
1556         setOperationAction(ISD::XOR,  VT, Legal);
1557       }
1558       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1559         setOperationAction(ISD::MGATHER,  VT, Custom);
1560         setOperationAction(ISD::MSCATTER, VT, Custom);
1561       }
1562       // Extract subvector is special because the value type
1563       // (result) is 256/128-bit but the source is 512-bit wide.
1564       if (VT.is128BitVector() || VT.is256BitVector()) {
1565         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1566       }
1567       if (VT.getVectorElementType() == MVT::i1)
1568         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1569
1570       // Do not attempt to custom lower other non-512-bit vectors
1571       if (!VT.is512BitVector())
1572         continue;
1573
1574       if (EltSize >= 32) {
1575         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1576         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1577         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1578         setOperationAction(ISD::VSELECT,             VT, Legal);
1579         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1580         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1581         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1582         setOperationAction(ISD::MLOAD,               VT, Legal);
1583         setOperationAction(ISD::MSTORE,              VT, Legal);
1584       }
1585     }
1586     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1587       setOperationAction(ISD::SELECT, VT, Promote);
1588       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1589     }
1590   }// has  AVX-512
1591
1592   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1593     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1594     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1595
1596     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1597     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1598
1599     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1600     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1601     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1602     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1603     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1605     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1606     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1607     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1609     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1610     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1611     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1612     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1613     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1614     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1615     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1616     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1617     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1618     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1619     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1620     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1621     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1622     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1623     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1624     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1625     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1630     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1631     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1632     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1633     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1634     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1635     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1636     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1637     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1638     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1640     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1641
1642     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1643     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1644     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1645     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1646     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1650
1651     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1652     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1653     if (Subtarget->hasVLX())
1654       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1655
1656     if (Subtarget->hasCDI()) {
1657       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1658       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1659       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1660       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1661     }
1662
1663     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1664       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1665       setOperationAction(ISD::VSELECT,             VT, Legal);
1666     }
1667   }
1668
1669   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1670     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1671     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1672
1673     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1674     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1675     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1676     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1677     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1678     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1679     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1680     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1685
1686     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1687     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1688     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1689     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1690     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1691     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1692     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1693     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1694
1695     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1699     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1703   }
1704
1705   // We want to custom lower some of our intrinsics.
1706   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1707   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1708   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1709   if (!Subtarget->is64Bit())
1710     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1711
1712   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1713   // handle type legalization for these operations here.
1714   //
1715   // FIXME: We really should do custom legalization for addition and
1716   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1717   // than generic legalization for 64-bit multiplication-with-overflow, though.
1718   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1719     if (VT == MVT::i64 && !Subtarget->is64Bit())
1720       continue;
1721     // Add/Sub/Mul with overflow operations are custom lowered.
1722     setOperationAction(ISD::SADDO, VT, Custom);
1723     setOperationAction(ISD::UADDO, VT, Custom);
1724     setOperationAction(ISD::SSUBO, VT, Custom);
1725     setOperationAction(ISD::USUBO, VT, Custom);
1726     setOperationAction(ISD::SMULO, VT, Custom);
1727     setOperationAction(ISD::UMULO, VT, Custom);
1728   }
1729
1730   if (!Subtarget->is64Bit()) {
1731     // These libcalls are not available in 32-bit.
1732     setLibcallName(RTLIB::SHL_I128, nullptr);
1733     setLibcallName(RTLIB::SRL_I128, nullptr);
1734     setLibcallName(RTLIB::SRA_I128, nullptr);
1735   }
1736
1737   // Combine sin / cos into one node or libcall if possible.
1738   if (Subtarget->hasSinCos()) {
1739     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1740     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1741     if (Subtarget->isTargetDarwin()) {
1742       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1743       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1744       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1745       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1746     }
1747   }
1748
1749   if (Subtarget->isTargetWin64()) {
1750     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1751     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1752     setOperationAction(ISD::SREM, MVT::i128, Custom);
1753     setOperationAction(ISD::UREM, MVT::i128, Custom);
1754     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1756   }
1757
1758   // We have target-specific dag combine patterns for the following nodes:
1759   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1760   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1761   setTargetDAGCombine(ISD::BITCAST);
1762   setTargetDAGCombine(ISD::VSELECT);
1763   setTargetDAGCombine(ISD::SELECT);
1764   setTargetDAGCombine(ISD::SHL);
1765   setTargetDAGCombine(ISD::SRA);
1766   setTargetDAGCombine(ISD::SRL);
1767   setTargetDAGCombine(ISD::OR);
1768   setTargetDAGCombine(ISD::AND);
1769   setTargetDAGCombine(ISD::ADD);
1770   setTargetDAGCombine(ISD::FADD);
1771   setTargetDAGCombine(ISD::FSUB);
1772   setTargetDAGCombine(ISD::FMA);
1773   setTargetDAGCombine(ISD::SUB);
1774   setTargetDAGCombine(ISD::LOAD);
1775   setTargetDAGCombine(ISD::MLOAD);
1776   setTargetDAGCombine(ISD::STORE);
1777   setTargetDAGCombine(ISD::MSTORE);
1778   setTargetDAGCombine(ISD::ZERO_EXTEND);
1779   setTargetDAGCombine(ISD::ANY_EXTEND);
1780   setTargetDAGCombine(ISD::SIGN_EXTEND);
1781   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1782   setTargetDAGCombine(ISD::SINT_TO_FP);
1783   setTargetDAGCombine(ISD::UINT_TO_FP);
1784   setTargetDAGCombine(ISD::SETCC);
1785   setTargetDAGCombine(ISD::BUILD_VECTOR);
1786   setTargetDAGCombine(ISD::MUL);
1787   setTargetDAGCombine(ISD::XOR);
1788
1789   computeRegisterProperties(Subtarget->getRegisterInfo());
1790
1791   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1792   MaxStoresPerMemsetOptSize = 8;
1793   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1794   MaxStoresPerMemcpyOptSize = 4;
1795   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1796   MaxStoresPerMemmoveOptSize = 4;
1797   setPrefLoopAlignment(4); // 2^4 bytes.
1798
1799   // A predictable cmov does not hurt on an in-order CPU.
1800   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1801   PredictableSelectIsExpensive = !Subtarget->isAtom();
1802   EnableExtLdPromotion = true;
1803   setPrefFunctionAlignment(4); // 2^4 bytes.
1804
1805   verifyIntrinsicTables();
1806 }
1807
1808 // This has so far only been implemented for 64-bit MachO.
1809 bool X86TargetLowering::useLoadStackGuardNode() const {
1810   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1811 }
1812
1813 TargetLoweringBase::LegalizeTypeAction
1814 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1815   if (ExperimentalVectorWideningLegalization &&
1816       VT.getVectorNumElements() != 1 &&
1817       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1818     return TypeWidenVector;
1819
1820   return TargetLoweringBase::getPreferredVectorAction(VT);
1821 }
1822
1823 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1824                                           EVT VT) const {
1825   if (!VT.isVector())
1826     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1827
1828   if (VT.isSimple()) {
1829     MVT VVT = VT.getSimpleVT();
1830     const unsigned NumElts = VVT.getVectorNumElements();
1831     const MVT EltVT = VVT.getVectorElementType();
1832     if (VVT.is512BitVector()) {
1833       if (Subtarget->hasAVX512())
1834         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1835             EltVT == MVT::f32 || EltVT == MVT::f64)
1836           switch(NumElts) {
1837           case  8: return MVT::v8i1;
1838           case 16: return MVT::v16i1;
1839         }
1840       if (Subtarget->hasBWI())
1841         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1842           switch(NumElts) {
1843           case 32: return MVT::v32i1;
1844           case 64: return MVT::v64i1;
1845         }
1846     }
1847
1848     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1849       if (Subtarget->hasVLX())
1850         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1851             EltVT == MVT::f32 || EltVT == MVT::f64)
1852           switch(NumElts) {
1853           case 2: return MVT::v2i1;
1854           case 4: return MVT::v4i1;
1855           case 8: return MVT::v8i1;
1856         }
1857       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1858         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1859           switch(NumElts) {
1860           case  8: return MVT::v8i1;
1861           case 16: return MVT::v16i1;
1862           case 32: return MVT::v32i1;
1863         }
1864     }
1865   }
1866
1867   return VT.changeVectorElementTypeToInteger();
1868 }
1869
1870 /// Helper for getByValTypeAlignment to determine
1871 /// the desired ByVal argument alignment.
1872 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1873   if (MaxAlign == 16)
1874     return;
1875   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1876     if (VTy->getBitWidth() == 128)
1877       MaxAlign = 16;
1878   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1879     unsigned EltAlign = 0;
1880     getMaxByValAlign(ATy->getElementType(), EltAlign);
1881     if (EltAlign > MaxAlign)
1882       MaxAlign = EltAlign;
1883   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1884     for (auto *EltTy : STy->elements()) {
1885       unsigned EltAlign = 0;
1886       getMaxByValAlign(EltTy, EltAlign);
1887       if (EltAlign > MaxAlign)
1888         MaxAlign = EltAlign;
1889       if (MaxAlign == 16)
1890         break;
1891     }
1892   }
1893 }
1894
1895 /// Return the desired alignment for ByVal aggregate
1896 /// function arguments in the caller parameter area. For X86, aggregates
1897 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1898 /// are at 4-byte boundaries.
1899 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1900                                                   const DataLayout &DL) const {
1901   if (Subtarget->is64Bit()) {
1902     // Max of 8 and alignment of type.
1903     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1904     if (TyAlign > 8)
1905       return TyAlign;
1906     return 8;
1907   }
1908
1909   unsigned Align = 4;
1910   if (Subtarget->hasSSE1())
1911     getMaxByValAlign(Ty, Align);
1912   return Align;
1913 }
1914
1915 /// Returns the target specific optimal type for load
1916 /// and store operations as a result of memset, memcpy, and memmove
1917 /// lowering. If DstAlign is zero that means it's safe to destination
1918 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1919 /// means there isn't a need to check it against alignment requirement,
1920 /// probably because the source does not need to be loaded. If 'IsMemset' is
1921 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1922 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1923 /// source is constant so it does not need to be loaded.
1924 /// It returns EVT::Other if the type should be determined using generic
1925 /// target-independent logic.
1926 EVT
1927 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1928                                        unsigned DstAlign, unsigned SrcAlign,
1929                                        bool IsMemset, bool ZeroMemset,
1930                                        bool MemcpyStrSrc,
1931                                        MachineFunction &MF) const {
1932   const Function *F = MF.getFunction();
1933   if ((!IsMemset || ZeroMemset) &&
1934       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1935     if (Size >= 16 &&
1936         (!Subtarget->isUnalignedMem16Slow() ||
1937          ((DstAlign == 0 || DstAlign >= 16) &&
1938           (SrcAlign == 0 || SrcAlign >= 16)))) {
1939       if (Size >= 32) {
1940         // FIXME: Check if unaligned 32-byte accesses are slow.
1941         if (Subtarget->hasInt256())
1942           return MVT::v8i32;
1943         if (Subtarget->hasFp256())
1944           return MVT::v8f32;
1945       }
1946       if (Subtarget->hasSSE2())
1947         return MVT::v4i32;
1948       if (Subtarget->hasSSE1())
1949         return MVT::v4f32;
1950     } else if (!MemcpyStrSrc && Size >= 8 &&
1951                !Subtarget->is64Bit() &&
1952                Subtarget->hasSSE2()) {
1953       // Do not use f64 to lower memcpy if source is string constant. It's
1954       // better to use i32 to avoid the loads.
1955       return MVT::f64;
1956     }
1957   }
1958   // This is a compromise. If we reach here, unaligned accesses may be slow on
1959   // this target. However, creating smaller, aligned accesses could be even
1960   // slower and would certainly be a lot more code.
1961   if (Subtarget->is64Bit() && Size >= 8)
1962     return MVT::i64;
1963   return MVT::i32;
1964 }
1965
1966 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1967   if (VT == MVT::f32)
1968     return X86ScalarSSEf32;
1969   else if (VT == MVT::f64)
1970     return X86ScalarSSEf64;
1971   return true;
1972 }
1973
1974 bool
1975 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1976                                                   unsigned,
1977                                                   unsigned,
1978                                                   bool *Fast) const {
1979   if (Fast) {
1980     switch (VT.getSizeInBits()) {
1981     default:
1982       // 8-byte and under are always assumed to be fast.
1983       *Fast = true;
1984       break;
1985     case 128:
1986       *Fast = !Subtarget->isUnalignedMem16Slow();
1987       break;
1988     case 256:
1989       *Fast = !Subtarget->isUnalignedMem32Slow();
1990       break;
1991     // TODO: What about AVX-512 (512-bit) accesses?
1992     }
1993   }
1994   // Misaligned accesses of any size are always allowed.
1995   return true;
1996 }
1997
1998 /// Return the entry encoding for a jump table in the
1999 /// current function.  The returned value is a member of the
2000 /// MachineJumpTableInfo::JTEntryKind enum.
2001 unsigned X86TargetLowering::getJumpTableEncoding() const {
2002   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2003   // symbol.
2004   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2005       Subtarget->isPICStyleGOT())
2006     return MachineJumpTableInfo::EK_Custom32;
2007
2008   // Otherwise, use the normal jump table encoding heuristics.
2009   return TargetLowering::getJumpTableEncoding();
2010 }
2011
2012 bool X86TargetLowering::useSoftFloat() const {
2013   return Subtarget->useSoftFloat();
2014 }
2015
2016 const MCExpr *
2017 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2018                                              const MachineBasicBlock *MBB,
2019                                              unsigned uid,MCContext &Ctx) const{
2020   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2021          Subtarget->isPICStyleGOT());
2022   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2023   // entries.
2024   return MCSymbolRefExpr::create(MBB->getSymbol(),
2025                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2026 }
2027
2028 /// Returns relocation base for the given PIC jumptable.
2029 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2030                                                     SelectionDAG &DAG) const {
2031   if (!Subtarget->is64Bit())
2032     // This doesn't have SDLoc associated with it, but is not really the
2033     // same as a Register.
2034     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2035                        getPointerTy(DAG.getDataLayout()));
2036   return Table;
2037 }
2038
2039 /// This returns the relocation base for the given PIC jumptable,
2040 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2041 const MCExpr *X86TargetLowering::
2042 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2043                              MCContext &Ctx) const {
2044   // X86-64 uses RIP relative addressing based on the jump table label.
2045   if (Subtarget->isPICStyleRIPRel())
2046     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2047
2048   // Otherwise, the reference is relative to the PIC base.
2049   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2050 }
2051
2052 std::pair<const TargetRegisterClass *, uint8_t>
2053 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2054                                            MVT VT) const {
2055   const TargetRegisterClass *RRC = nullptr;
2056   uint8_t Cost = 1;
2057   switch (VT.SimpleTy) {
2058   default:
2059     return TargetLowering::findRepresentativeClass(TRI, VT);
2060   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2061     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2062     break;
2063   case MVT::x86mmx:
2064     RRC = &X86::VR64RegClass;
2065     break;
2066   case MVT::f32: case MVT::f64:
2067   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2068   case MVT::v4f32: case MVT::v2f64:
2069   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2070   case MVT::v4f64:
2071     RRC = &X86::VR128RegClass;
2072     break;
2073   }
2074   return std::make_pair(RRC, Cost);
2075 }
2076
2077 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2078                                                unsigned &Offset) const {
2079   if (!Subtarget->isTargetLinux())
2080     return false;
2081
2082   if (Subtarget->is64Bit()) {
2083     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2084     Offset = 0x28;
2085     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2086       AddressSpace = 256;
2087     else
2088       AddressSpace = 257;
2089   } else {
2090     // %gs:0x14 on i386
2091     Offset = 0x14;
2092     AddressSpace = 256;
2093   }
2094   return true;
2095 }
2096
2097 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2098   if (!Subtarget->isTargetAndroid())
2099     return TargetLowering::getSafeStackPointerLocation(IRB);
2100
2101   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2102   // definition of TLS_SLOT_SAFESTACK in
2103   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2104   unsigned AddressSpace, Offset;
2105   if (Subtarget->is64Bit()) {
2106     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2107     Offset = 0x48;
2108     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2109       AddressSpace = 256;
2110     else
2111       AddressSpace = 257;
2112   } else {
2113     // %gs:0x24 on i386
2114     Offset = 0x24;
2115     AddressSpace = 256;
2116   }
2117
2118   return ConstantExpr::getIntToPtr(
2119       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2120       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2121 }
2122
2123 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2124                                             unsigned DestAS) const {
2125   assert(SrcAS != DestAS && "Expected different address spaces!");
2126
2127   return SrcAS < 256 && DestAS < 256;
2128 }
2129
2130 //===----------------------------------------------------------------------===//
2131 //               Return Value Calling Convention Implementation
2132 //===----------------------------------------------------------------------===//
2133
2134 #include "X86GenCallingConv.inc"
2135
2136 bool X86TargetLowering::CanLowerReturn(
2137     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2138     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2139   SmallVector<CCValAssign, 16> RVLocs;
2140   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2141   return CCInfo.CheckReturn(Outs, RetCC_X86);
2142 }
2143
2144 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2145   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2146   return ScratchRegs;
2147 }
2148
2149 SDValue
2150 X86TargetLowering::LowerReturn(SDValue Chain,
2151                                CallingConv::ID CallConv, bool isVarArg,
2152                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2153                                const SmallVectorImpl<SDValue> &OutVals,
2154                                SDLoc dl, SelectionDAG &DAG) const {
2155   MachineFunction &MF = DAG.getMachineFunction();
2156   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2157
2158   SmallVector<CCValAssign, 16> RVLocs;
2159   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2160   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2161
2162   SDValue Flag;
2163   SmallVector<SDValue, 6> RetOps;
2164   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2165   // Operand #1 = Bytes To Pop
2166   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2167                    MVT::i16));
2168
2169   // Copy the result values into the output registers.
2170   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2171     CCValAssign &VA = RVLocs[i];
2172     assert(VA.isRegLoc() && "Can only return in registers!");
2173     SDValue ValToCopy = OutVals[i];
2174     EVT ValVT = ValToCopy.getValueType();
2175
2176     // Promote values to the appropriate types.
2177     if (VA.getLocInfo() == CCValAssign::SExt)
2178       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2179     else if (VA.getLocInfo() == CCValAssign::ZExt)
2180       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2181     else if (VA.getLocInfo() == CCValAssign::AExt) {
2182       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2183         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2184       else
2185         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2186     }
2187     else if (VA.getLocInfo() == CCValAssign::BCvt)
2188       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2189
2190     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2191            "Unexpected FP-extend for return value.");
2192
2193     // If this is x86-64, and we disabled SSE, we can't return FP values,
2194     // or SSE or MMX vectors.
2195     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2196          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2197           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2198       report_fatal_error("SSE register return with SSE disabled");
2199     }
2200     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2201     // llvm-gcc has never done it right and no one has noticed, so this
2202     // should be OK for now.
2203     if (ValVT == MVT::f64 &&
2204         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2205       report_fatal_error("SSE2 register return with SSE2 disabled");
2206
2207     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2208     // the RET instruction and handled by the FP Stackifier.
2209     if (VA.getLocReg() == X86::FP0 ||
2210         VA.getLocReg() == X86::FP1) {
2211       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2212       // change the value to the FP stack register class.
2213       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2214         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2215       RetOps.push_back(ValToCopy);
2216       // Don't emit a copytoreg.
2217       continue;
2218     }
2219
2220     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2221     // which is returned in RAX / RDX.
2222     if (Subtarget->is64Bit()) {
2223       if (ValVT == MVT::x86mmx) {
2224         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2225           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2226           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2227                                   ValToCopy);
2228           // If we don't have SSE2 available, convert to v4f32 so the generated
2229           // register is legal.
2230           if (!Subtarget->hasSSE2())
2231             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2232         }
2233       }
2234     }
2235
2236     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2237     Flag = Chain.getValue(1);
2238     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2239   }
2240
2241   // All x86 ABIs require that for returning structs by value we copy
2242   // the sret argument into %rax/%eax (depending on ABI) for the return.
2243   // We saved the argument into a virtual register in the entry block,
2244   // so now we copy the value out and into %rax/%eax.
2245   //
2246   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2247   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2248   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2249   // either case FuncInfo->setSRetReturnReg() will have been called.
2250   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2251     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2252                                      getPointerTy(MF.getDataLayout()));
2253
2254     unsigned RetValReg
2255         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2256           X86::RAX : X86::EAX;
2257     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2258     Flag = Chain.getValue(1);
2259
2260     // RAX/EAX now acts like a return value.
2261     RetOps.push_back(
2262         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2263   }
2264
2265   RetOps[0] = Chain;  // Update chain.
2266
2267   // Add the flag if we have it.
2268   if (Flag.getNode())
2269     RetOps.push_back(Flag);
2270
2271   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2272 }
2273
2274 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2275   if (N->getNumValues() != 1)
2276     return false;
2277   if (!N->hasNUsesOfValue(1, 0))
2278     return false;
2279
2280   SDValue TCChain = Chain;
2281   SDNode *Copy = *N->use_begin();
2282   if (Copy->getOpcode() == ISD::CopyToReg) {
2283     // If the copy has a glue operand, we conservatively assume it isn't safe to
2284     // perform a tail call.
2285     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2286       return false;
2287     TCChain = Copy->getOperand(0);
2288   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2289     return false;
2290
2291   bool HasRet = false;
2292   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2293        UI != UE; ++UI) {
2294     if (UI->getOpcode() != X86ISD::RET_FLAG)
2295       return false;
2296     // If we are returning more than one value, we can definitely
2297     // not make a tail call see PR19530
2298     if (UI->getNumOperands() > 4)
2299       return false;
2300     if (UI->getNumOperands() == 4 &&
2301         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2302       return false;
2303     HasRet = true;
2304   }
2305
2306   if (!HasRet)
2307     return false;
2308
2309   Chain = TCChain;
2310   return true;
2311 }
2312
2313 EVT
2314 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2315                                             ISD::NodeType ExtendKind) const {
2316   MVT ReturnMVT;
2317   // TODO: Is this also valid on 32-bit?
2318   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2319     ReturnMVT = MVT::i8;
2320   else
2321     ReturnMVT = MVT::i32;
2322
2323   EVT MinVT = getRegisterType(Context, ReturnMVT);
2324   return VT.bitsLT(MinVT) ? MinVT : VT;
2325 }
2326
2327 /// Lower the result values of a call into the
2328 /// appropriate copies out of appropriate physical registers.
2329 ///
2330 SDValue
2331 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2332                                    CallingConv::ID CallConv, bool isVarArg,
2333                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2334                                    SDLoc dl, SelectionDAG &DAG,
2335                                    SmallVectorImpl<SDValue> &InVals) const {
2336
2337   // Assign locations to each value returned by this call.
2338   SmallVector<CCValAssign, 16> RVLocs;
2339   bool Is64Bit = Subtarget->is64Bit();
2340   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2341                  *DAG.getContext());
2342   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2343
2344   // Copy all of the result registers out of their specified physreg.
2345   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2346     CCValAssign &VA = RVLocs[i];
2347     EVT CopyVT = VA.getLocVT();
2348
2349     // If this is x86-64, and we disabled SSE, we can't return FP values
2350     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2351         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2352       report_fatal_error("SSE register return with SSE disabled");
2353     }
2354
2355     // If we prefer to use the value in xmm registers, copy it out as f80 and
2356     // use a truncate to move it from fp stack reg to xmm reg.
2357     bool RoundAfterCopy = false;
2358     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2359         isScalarFPTypeInSSEReg(VA.getValVT())) {
2360       CopyVT = MVT::f80;
2361       RoundAfterCopy = (CopyVT != VA.getLocVT());
2362     }
2363
2364     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2365                                CopyVT, InFlag).getValue(1);
2366     SDValue Val = Chain.getValue(0);
2367
2368     if (RoundAfterCopy)
2369       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2370                         // This truncation won't change the value.
2371                         DAG.getIntPtrConstant(1, dl));
2372
2373     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2374       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2375
2376     InFlag = Chain.getValue(2);
2377     InVals.push_back(Val);
2378   }
2379
2380   return Chain;
2381 }
2382
2383 //===----------------------------------------------------------------------===//
2384 //                C & StdCall & Fast Calling Convention implementation
2385 //===----------------------------------------------------------------------===//
2386 //  StdCall calling convention seems to be standard for many Windows' API
2387 //  routines and around. It differs from C calling convention just a little:
2388 //  callee should clean up the stack, not caller. Symbols should be also
2389 //  decorated in some fancy way :) It doesn't support any vector arguments.
2390 //  For info on fast calling convention see Fast Calling Convention (tail call)
2391 //  implementation LowerX86_32FastCCCallTo.
2392
2393 /// CallIsStructReturn - Determines whether a call uses struct return
2394 /// semantics.
2395 enum StructReturnType {
2396   NotStructReturn,
2397   RegStructReturn,
2398   StackStructReturn
2399 };
2400 static StructReturnType
2401 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2402   if (Outs.empty())
2403     return NotStructReturn;
2404
2405   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2406   if (!Flags.isSRet())
2407     return NotStructReturn;
2408   if (Flags.isInReg())
2409     return RegStructReturn;
2410   return StackStructReturn;
2411 }
2412
2413 /// Determines whether a function uses struct return semantics.
2414 static StructReturnType
2415 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2416   if (Ins.empty())
2417     return NotStructReturn;
2418
2419   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2420   if (!Flags.isSRet())
2421     return NotStructReturn;
2422   if (Flags.isInReg())
2423     return RegStructReturn;
2424   return StackStructReturn;
2425 }
2426
2427 /// Make a copy of an aggregate at address specified by "Src" to address
2428 /// "Dst" with size and alignment information specified by the specific
2429 /// parameter attribute. The copy will be passed as a byval function parameter.
2430 static SDValue
2431 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2432                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2433                           SDLoc dl) {
2434   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2435
2436   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2437                        /*isVolatile*/false, /*AlwaysInline=*/true,
2438                        /*isTailCall*/false,
2439                        MachinePointerInfo(), MachinePointerInfo());
2440 }
2441
2442 /// Return true if the calling convention is one that we can guarantee TCO for.
2443 static bool canGuaranteeTCO(CallingConv::ID CC) {
2444   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2445           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2446 }
2447
2448 /// Return true if we might ever do TCO for calls with this calling convention.
2449 static bool mayTailCallThisCC(CallingConv::ID CC) {
2450   switch (CC) {
2451   // C calling conventions:
2452   case CallingConv::C:
2453   case CallingConv::X86_64_Win64:
2454   case CallingConv::X86_64_SysV:
2455   // Callee pop conventions:
2456   case CallingConv::X86_ThisCall:
2457   case CallingConv::X86_StdCall:
2458   case CallingConv::X86_VectorCall:
2459   case CallingConv::X86_FastCall:
2460     return true;
2461   default:
2462     return canGuaranteeTCO(CC);
2463   }
2464 }
2465
2466 /// Return true if the function is being made into a tailcall target by
2467 /// changing its ABI.
2468 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2469   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2470 }
2471
2472 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2473   auto Attr =
2474       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2475   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2476     return false;
2477
2478   CallSite CS(CI);
2479   CallingConv::ID CalleeCC = CS.getCallingConv();
2480   if (!mayTailCallThisCC(CalleeCC))
2481     return false;
2482
2483   return true;
2484 }
2485
2486 SDValue
2487 X86TargetLowering::LowerMemArgument(SDValue Chain,
2488                                     CallingConv::ID CallConv,
2489                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2490                                     SDLoc dl, SelectionDAG &DAG,
2491                                     const CCValAssign &VA,
2492                                     MachineFrameInfo *MFI,
2493                                     unsigned i) const {
2494   // Create the nodes corresponding to a load from this parameter slot.
2495   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2496   bool AlwaysUseMutable = shouldGuaranteeTCO(
2497       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2498   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2499   EVT ValVT;
2500
2501   // If value is passed by pointer we have address passed instead of the value
2502   // itself.
2503   bool ExtendedInMem = VA.isExtInLoc() &&
2504     VA.getValVT().getScalarType() == MVT::i1;
2505
2506   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2507     ValVT = VA.getLocVT();
2508   else
2509     ValVT = VA.getValVT();
2510
2511   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2512   // changed with more analysis.
2513   // In case of tail call optimization mark all arguments mutable. Since they
2514   // could be overwritten by lowering of arguments in case of a tail call.
2515   if (Flags.isByVal()) {
2516     unsigned Bytes = Flags.getByValSize();
2517     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2518     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2519     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2520   } else {
2521     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2522                                     VA.getLocMemOffset(), isImmutable);
2523     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2524     SDValue Val = DAG.getLoad(
2525         ValVT, dl, Chain, FIN,
2526         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2527         false, false, 0);
2528     return ExtendedInMem ?
2529       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2530   }
2531 }
2532
2533 // FIXME: Get this from tablegen.
2534 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2535                                                 const X86Subtarget *Subtarget) {
2536   assert(Subtarget->is64Bit());
2537
2538   if (Subtarget->isCallingConvWin64(CallConv)) {
2539     static const MCPhysReg GPR64ArgRegsWin64[] = {
2540       X86::RCX, X86::RDX, X86::R8,  X86::R9
2541     };
2542     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2543   }
2544
2545   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2546     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2547   };
2548   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2549 }
2550
2551 // FIXME: Get this from tablegen.
2552 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2553                                                 CallingConv::ID CallConv,
2554                                                 const X86Subtarget *Subtarget) {
2555   assert(Subtarget->is64Bit());
2556   if (Subtarget->isCallingConvWin64(CallConv)) {
2557     // The XMM registers which might contain var arg parameters are shadowed
2558     // in their paired GPR.  So we only need to save the GPR to their home
2559     // slots.
2560     // TODO: __vectorcall will change this.
2561     return None;
2562   }
2563
2564   const Function *Fn = MF.getFunction();
2565   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2566   bool isSoftFloat = Subtarget->useSoftFloat();
2567   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2568          "SSE register cannot be used when SSE is disabled!");
2569   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2570     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2571     // registers.
2572     return None;
2573
2574   static const MCPhysReg XMMArgRegs64Bit[] = {
2575     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2576     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2577   };
2578   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2579 }
2580
2581 SDValue X86TargetLowering::LowerFormalArguments(
2582     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2583     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2584     SmallVectorImpl<SDValue> &InVals) const {
2585   MachineFunction &MF = DAG.getMachineFunction();
2586   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2587   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2588
2589   const Function* Fn = MF.getFunction();
2590   if (Fn->hasExternalLinkage() &&
2591       Subtarget->isTargetCygMing() &&
2592       Fn->getName() == "main")
2593     FuncInfo->setForceFramePointer(true);
2594
2595   MachineFrameInfo *MFI = MF.getFrameInfo();
2596   bool Is64Bit = Subtarget->is64Bit();
2597   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2598
2599   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2600          "Var args not supported with calling convention fastcc, ghc or hipe");
2601
2602   // Assign locations to all of the incoming arguments.
2603   SmallVector<CCValAssign, 16> ArgLocs;
2604   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2605
2606   // Allocate shadow area for Win64
2607   if (IsWin64)
2608     CCInfo.AllocateStack(32, 8);
2609
2610   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2611
2612   unsigned LastVal = ~0U;
2613   SDValue ArgValue;
2614   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2615     CCValAssign &VA = ArgLocs[i];
2616     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2617     // places.
2618     assert(VA.getValNo() != LastVal &&
2619            "Don't support value assigned to multiple locs yet");
2620     (void)LastVal;
2621     LastVal = VA.getValNo();
2622
2623     if (VA.isRegLoc()) {
2624       EVT RegVT = VA.getLocVT();
2625       const TargetRegisterClass *RC;
2626       if (RegVT == MVT::i32)
2627         RC = &X86::GR32RegClass;
2628       else if (Is64Bit && RegVT == MVT::i64)
2629         RC = &X86::GR64RegClass;
2630       else if (RegVT == MVT::f32)
2631         RC = &X86::FR32RegClass;
2632       else if (RegVT == MVT::f64)
2633         RC = &X86::FR64RegClass;
2634       else if (RegVT.is512BitVector())
2635         RC = &X86::VR512RegClass;
2636       else if (RegVT.is256BitVector())
2637         RC = &X86::VR256RegClass;
2638       else if (RegVT.is128BitVector())
2639         RC = &X86::VR128RegClass;
2640       else if (RegVT == MVT::x86mmx)
2641         RC = &X86::VR64RegClass;
2642       else if (RegVT == MVT::i1)
2643         RC = &X86::VK1RegClass;
2644       else if (RegVT == MVT::v8i1)
2645         RC = &X86::VK8RegClass;
2646       else if (RegVT == MVT::v16i1)
2647         RC = &X86::VK16RegClass;
2648       else if (RegVT == MVT::v32i1)
2649         RC = &X86::VK32RegClass;
2650       else if (RegVT == MVT::v64i1)
2651         RC = &X86::VK64RegClass;
2652       else
2653         llvm_unreachable("Unknown argument type!");
2654
2655       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2656       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2657
2658       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2659       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2660       // right size.
2661       if (VA.getLocInfo() == CCValAssign::SExt)
2662         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2663                                DAG.getValueType(VA.getValVT()));
2664       else if (VA.getLocInfo() == CCValAssign::ZExt)
2665         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2666                                DAG.getValueType(VA.getValVT()));
2667       else if (VA.getLocInfo() == CCValAssign::BCvt)
2668         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2669
2670       if (VA.isExtInLoc()) {
2671         // Handle MMX values passed in XMM regs.
2672         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2673           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2674         else
2675           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2676       }
2677     } else {
2678       assert(VA.isMemLoc());
2679       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2680     }
2681
2682     // If value is passed via pointer - do a load.
2683     if (VA.getLocInfo() == CCValAssign::Indirect)
2684       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2685                              MachinePointerInfo(), false, false, false, 0);
2686
2687     InVals.push_back(ArgValue);
2688   }
2689
2690   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2691     // All x86 ABIs require that for returning structs by value we copy the
2692     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2693     // the argument into a virtual register so that we can access it from the
2694     // return points.
2695     if (Ins[i].Flags.isSRet()) {
2696       unsigned Reg = FuncInfo->getSRetReturnReg();
2697       if (!Reg) {
2698         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2699         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2700         FuncInfo->setSRetReturnReg(Reg);
2701       }
2702       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2703       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2704       break;
2705     }
2706   }
2707
2708   unsigned StackSize = CCInfo.getNextStackOffset();
2709   // Align stack specially for tail calls.
2710   if (shouldGuaranteeTCO(CallConv,
2711                          MF.getTarget().Options.GuaranteedTailCallOpt))
2712     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2713
2714   // If the function takes variable number of arguments, make a frame index for
2715   // the start of the first vararg value... for expansion of llvm.va_start. We
2716   // can skip this if there are no va_start calls.
2717   if (MFI->hasVAStart() &&
2718       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2719                    CallConv != CallingConv::X86_ThisCall))) {
2720     FuncInfo->setVarArgsFrameIndex(
2721         MFI->CreateFixedObject(1, StackSize, true));
2722   }
2723
2724   MachineModuleInfo &MMI = MF.getMMI();
2725
2726   // Figure out if XMM registers are in use.
2727   assert(!(Subtarget->useSoftFloat() &&
2728            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2729          "SSE register cannot be used when SSE is disabled!");
2730
2731   // 64-bit calling conventions support varargs and register parameters, so we
2732   // have to do extra work to spill them in the prologue.
2733   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2734     // Find the first unallocated argument registers.
2735     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2736     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2737     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2738     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2739     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2740            "SSE register cannot be used when SSE is disabled!");
2741
2742     // Gather all the live in physical registers.
2743     SmallVector<SDValue, 6> LiveGPRs;
2744     SmallVector<SDValue, 8> LiveXMMRegs;
2745     SDValue ALVal;
2746     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2747       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2748       LiveGPRs.push_back(
2749           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2750     }
2751     if (!ArgXMMs.empty()) {
2752       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2753       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2754       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2755         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2756         LiveXMMRegs.push_back(
2757             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2758       }
2759     }
2760
2761     if (IsWin64) {
2762       // Get to the caller-allocated home save location.  Add 8 to account
2763       // for the return address.
2764       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2765       FuncInfo->setRegSaveFrameIndex(
2766           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2767       // Fixup to set vararg frame on shadow area (4 x i64).
2768       if (NumIntRegs < 4)
2769         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2770     } else {
2771       // For X86-64, if there are vararg parameters that are passed via
2772       // registers, then we must store them to their spots on the stack so
2773       // they may be loaded by deferencing the result of va_next.
2774       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2775       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2776       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2777           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2778     }
2779
2780     // Store the integer parameter registers.
2781     SmallVector<SDValue, 8> MemOps;
2782     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2783                                       getPointerTy(DAG.getDataLayout()));
2784     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2785     for (SDValue Val : LiveGPRs) {
2786       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2787                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2788       SDValue Store =
2789           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2790                        MachinePointerInfo::getFixedStack(
2791                            DAG.getMachineFunction(),
2792                            FuncInfo->getRegSaveFrameIndex(), Offset),
2793                        false, false, 0);
2794       MemOps.push_back(Store);
2795       Offset += 8;
2796     }
2797
2798     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2799       // Now store the XMM (fp + vector) parameter registers.
2800       SmallVector<SDValue, 12> SaveXMMOps;
2801       SaveXMMOps.push_back(Chain);
2802       SaveXMMOps.push_back(ALVal);
2803       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2804                              FuncInfo->getRegSaveFrameIndex(), dl));
2805       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2806                              FuncInfo->getVarArgsFPOffset(), dl));
2807       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2808                         LiveXMMRegs.end());
2809       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2810                                    MVT::Other, SaveXMMOps));
2811     }
2812
2813     if (!MemOps.empty())
2814       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2815   }
2816
2817   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2818     // Find the largest legal vector type.
2819     MVT VecVT = MVT::Other;
2820     // FIXME: Only some x86_32 calling conventions support AVX512.
2821     if (Subtarget->hasAVX512() &&
2822         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2823                      CallConv == CallingConv::Intel_OCL_BI)))
2824       VecVT = MVT::v16f32;
2825     else if (Subtarget->hasAVX())
2826       VecVT = MVT::v8f32;
2827     else if (Subtarget->hasSSE2())
2828       VecVT = MVT::v4f32;
2829
2830     // We forward some GPRs and some vector types.
2831     SmallVector<MVT, 2> RegParmTypes;
2832     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2833     RegParmTypes.push_back(IntVT);
2834     if (VecVT != MVT::Other)
2835       RegParmTypes.push_back(VecVT);
2836
2837     // Compute the set of forwarded registers. The rest are scratch.
2838     SmallVectorImpl<ForwardedRegister> &Forwards =
2839         FuncInfo->getForwardedMustTailRegParms();
2840     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2841
2842     // Conservatively forward AL on x86_64, since it might be used for varargs.
2843     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2844       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2845       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2846     }
2847
2848     // Copy all forwards from physical to virtual registers.
2849     for (ForwardedRegister &F : Forwards) {
2850       // FIXME: Can we use a less constrained schedule?
2851       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2852       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2853       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2854     }
2855   }
2856
2857   // Some CCs need callee pop.
2858   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2859                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2860     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2861   } else {
2862     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2863     // If this is an sret function, the return should pop the hidden pointer.
2864     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2865         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2866         argsAreStructReturn(Ins) == StackStructReturn)
2867       FuncInfo->setBytesToPopOnReturn(4);
2868   }
2869
2870   if (!Is64Bit) {
2871     // RegSaveFrameIndex is X86-64 only.
2872     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2873     if (CallConv == CallingConv::X86_FastCall ||
2874         CallConv == CallingConv::X86_ThisCall)
2875       // fastcc functions can't have varargs.
2876       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2877   }
2878
2879   FuncInfo->setArgumentStackSize(StackSize);
2880
2881   if (MMI.hasWinEHFuncInfo(Fn)) {
2882     if (Is64Bit) {
2883       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2884       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2885       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2886       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2887       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2888                            MachinePointerInfo::getFixedStack(
2889                                DAG.getMachineFunction(), UnwindHelpFI),
2890                            /*isVolatile=*/true,
2891                            /*isNonTemporal=*/false, /*Alignment=*/0);
2892     }
2893   }
2894
2895   return Chain;
2896 }
2897
2898 SDValue
2899 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2900                                     SDValue StackPtr, SDValue Arg,
2901                                     SDLoc dl, SelectionDAG &DAG,
2902                                     const CCValAssign &VA,
2903                                     ISD::ArgFlagsTy Flags) const {
2904   unsigned LocMemOffset = VA.getLocMemOffset();
2905   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2906   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2907                        StackPtr, PtrOff);
2908   if (Flags.isByVal())
2909     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2910
2911   return DAG.getStore(
2912       Chain, dl, Arg, PtrOff,
2913       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2914       false, false, 0);
2915 }
2916
2917 /// Emit a load of return address if tail call
2918 /// optimization is performed and it is required.
2919 SDValue
2920 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2921                                            SDValue &OutRetAddr, SDValue Chain,
2922                                            bool IsTailCall, bool Is64Bit,
2923                                            int FPDiff, SDLoc dl) const {
2924   // Adjust the Return address stack slot.
2925   EVT VT = getPointerTy(DAG.getDataLayout());
2926   OutRetAddr = getReturnAddressFrameIndex(DAG);
2927
2928   // Load the "old" Return address.
2929   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2930                            false, false, false, 0);
2931   return SDValue(OutRetAddr.getNode(), 1);
2932 }
2933
2934 /// Emit a store of the return address if tail call
2935 /// optimization is performed and it is required (FPDiff!=0).
2936 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2937                                         SDValue Chain, SDValue RetAddrFrIdx,
2938                                         EVT PtrVT, unsigned SlotSize,
2939                                         int FPDiff, SDLoc dl) {
2940   // Store the return address to the appropriate stack slot.
2941   if (!FPDiff) return Chain;
2942   // Calculate the new stack slot for the return address.
2943   int NewReturnAddrFI =
2944     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2945                                          false);
2946   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2947   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2948                        MachinePointerInfo::getFixedStack(
2949                            DAG.getMachineFunction(), NewReturnAddrFI),
2950                        false, false, 0);
2951   return Chain;
2952 }
2953
2954 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2955 /// operation of specified width.
2956 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2957                        SDValue V2) {
2958   unsigned NumElems = VT.getVectorNumElements();
2959   SmallVector<int, 8> Mask;
2960   Mask.push_back(NumElems);
2961   for (unsigned i = 1; i != NumElems; ++i)
2962     Mask.push_back(i);
2963   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2964 }
2965
2966 SDValue
2967 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2968                              SmallVectorImpl<SDValue> &InVals) const {
2969   SelectionDAG &DAG                     = CLI.DAG;
2970   SDLoc &dl                             = CLI.DL;
2971   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2972   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2973   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2974   SDValue Chain                         = CLI.Chain;
2975   SDValue Callee                        = CLI.Callee;
2976   CallingConv::ID CallConv              = CLI.CallConv;
2977   bool &isTailCall                      = CLI.IsTailCall;
2978   bool isVarArg                         = CLI.IsVarArg;
2979
2980   MachineFunction &MF = DAG.getMachineFunction();
2981   bool Is64Bit        = Subtarget->is64Bit();
2982   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2983   StructReturnType SR = callIsStructReturn(Outs);
2984   bool IsSibcall      = false;
2985   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2986   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2987
2988   if (Attr.getValueAsString() == "true")
2989     isTailCall = false;
2990
2991   if (Subtarget->isPICStyleGOT() &&
2992       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2993     // If we are using a GOT, disable tail calls to external symbols with
2994     // default visibility. Tail calling such a symbol requires using a GOT
2995     // relocation, which forces early binding of the symbol. This breaks code
2996     // that require lazy function symbol resolution. Using musttail or
2997     // GuaranteedTailCallOpt will override this.
2998     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2999     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3000                G->getGlobal()->hasDefaultVisibility()))
3001       isTailCall = false;
3002   }
3003
3004   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3005   if (IsMustTail) {
3006     // Force this to be a tail call.  The verifier rules are enough to ensure
3007     // that we can lower this successfully without moving the return address
3008     // around.
3009     isTailCall = true;
3010   } else if (isTailCall) {
3011     // Check if it's really possible to do a tail call.
3012     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3013                     isVarArg, SR != NotStructReturn,
3014                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3015                     Outs, OutVals, Ins, DAG);
3016
3017     // Sibcalls are automatically detected tailcalls which do not require
3018     // ABI changes.
3019     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3020       IsSibcall = true;
3021
3022     if (isTailCall)
3023       ++NumTailCalls;
3024   }
3025
3026   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3027          "Var args not supported with calling convention fastcc, ghc or hipe");
3028
3029   // Analyze operands of the call, assigning locations to each operand.
3030   SmallVector<CCValAssign, 16> ArgLocs;
3031   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3032
3033   // Allocate shadow area for Win64
3034   if (IsWin64)
3035     CCInfo.AllocateStack(32, 8);
3036
3037   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3038
3039   // Get a count of how many bytes are to be pushed on the stack.
3040   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3041   if (IsSibcall)
3042     // This is a sibcall. The memory operands are available in caller's
3043     // own caller's stack.
3044     NumBytes = 0;
3045   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3046            canGuaranteeTCO(CallConv))
3047     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3048
3049   int FPDiff = 0;
3050   if (isTailCall && !IsSibcall && !IsMustTail) {
3051     // Lower arguments at fp - stackoffset + fpdiff.
3052     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3053
3054     FPDiff = NumBytesCallerPushed - NumBytes;
3055
3056     // Set the delta of movement of the returnaddr stackslot.
3057     // But only set if delta is greater than previous delta.
3058     if (FPDiff < X86Info->getTCReturnAddrDelta())
3059       X86Info->setTCReturnAddrDelta(FPDiff);
3060   }
3061
3062   unsigned NumBytesToPush = NumBytes;
3063   unsigned NumBytesToPop = NumBytes;
3064
3065   // If we have an inalloca argument, all stack space has already been allocated
3066   // for us and be right at the top of the stack.  We don't support multiple
3067   // arguments passed in memory when using inalloca.
3068   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3069     NumBytesToPush = 0;
3070     if (!ArgLocs.back().isMemLoc())
3071       report_fatal_error("cannot use inalloca attribute on a register "
3072                          "parameter");
3073     if (ArgLocs.back().getLocMemOffset() != 0)
3074       report_fatal_error("any parameter with the inalloca attribute must be "
3075                          "the only memory argument");
3076   }
3077
3078   if (!IsSibcall)
3079     Chain = DAG.getCALLSEQ_START(
3080         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3081
3082   SDValue RetAddrFrIdx;
3083   // Load return address for tail calls.
3084   if (isTailCall && FPDiff)
3085     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3086                                     Is64Bit, FPDiff, dl);
3087
3088   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3089   SmallVector<SDValue, 8> MemOpChains;
3090   SDValue StackPtr;
3091
3092   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3093   // of tail call optimization arguments are handle later.
3094   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3095   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3096     // Skip inalloca arguments, they have already been written.
3097     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3098     if (Flags.isInAlloca())
3099       continue;
3100
3101     CCValAssign &VA = ArgLocs[i];
3102     EVT RegVT = VA.getLocVT();
3103     SDValue Arg = OutVals[i];
3104     bool isByVal = Flags.isByVal();
3105
3106     // Promote the value if needed.
3107     switch (VA.getLocInfo()) {
3108     default: llvm_unreachable("Unknown loc info!");
3109     case CCValAssign::Full: break;
3110     case CCValAssign::SExt:
3111       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3112       break;
3113     case CCValAssign::ZExt:
3114       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3115       break;
3116     case CCValAssign::AExt:
3117       if (Arg.getValueType().isVector() &&
3118           Arg.getValueType().getVectorElementType() == MVT::i1)
3119         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3120       else if (RegVT.is128BitVector()) {
3121         // Special case: passing MMX values in XMM registers.
3122         Arg = DAG.getBitcast(MVT::i64, Arg);
3123         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3124         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3125       } else
3126         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3127       break;
3128     case CCValAssign::BCvt:
3129       Arg = DAG.getBitcast(RegVT, Arg);
3130       break;
3131     case CCValAssign::Indirect: {
3132       // Store the argument.
3133       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3134       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3135       Chain = DAG.getStore(
3136           Chain, dl, Arg, SpillSlot,
3137           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3138           false, false, 0);
3139       Arg = SpillSlot;
3140       break;
3141     }
3142     }
3143
3144     if (VA.isRegLoc()) {
3145       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3146       if (isVarArg && IsWin64) {
3147         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3148         // shadow reg if callee is a varargs function.
3149         unsigned ShadowReg = 0;
3150         switch (VA.getLocReg()) {
3151         case X86::XMM0: ShadowReg = X86::RCX; break;
3152         case X86::XMM1: ShadowReg = X86::RDX; break;
3153         case X86::XMM2: ShadowReg = X86::R8; break;
3154         case X86::XMM3: ShadowReg = X86::R9; break;
3155         }
3156         if (ShadowReg)
3157           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3158       }
3159     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3160       assert(VA.isMemLoc());
3161       if (!StackPtr.getNode())
3162         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3163                                       getPointerTy(DAG.getDataLayout()));
3164       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3165                                              dl, DAG, VA, Flags));
3166     }
3167   }
3168
3169   if (!MemOpChains.empty())
3170     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3171
3172   if (Subtarget->isPICStyleGOT()) {
3173     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3174     // GOT pointer.
3175     if (!isTailCall) {
3176       RegsToPass.push_back(std::make_pair(
3177           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3178                                           getPointerTy(DAG.getDataLayout()))));
3179     } else {
3180       // If we are tail calling and generating PIC/GOT style code load the
3181       // address of the callee into ECX. The value in ecx is used as target of
3182       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3183       // for tail calls on PIC/GOT architectures. Normally we would just put the
3184       // address of GOT into ebx and then call target@PLT. But for tail calls
3185       // ebx would be restored (since ebx is callee saved) before jumping to the
3186       // target@PLT.
3187
3188       // Note: The actual moving to ECX is done further down.
3189       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3190       if (G && !G->getGlobal()->hasLocalLinkage() &&
3191           G->getGlobal()->hasDefaultVisibility())
3192         Callee = LowerGlobalAddress(Callee, DAG);
3193       else if (isa<ExternalSymbolSDNode>(Callee))
3194         Callee = LowerExternalSymbol(Callee, DAG);
3195     }
3196   }
3197
3198   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3199     // From AMD64 ABI document:
3200     // For calls that may call functions that use varargs or stdargs
3201     // (prototype-less calls or calls to functions containing ellipsis (...) in
3202     // the declaration) %al is used as hidden argument to specify the number
3203     // of SSE registers used. The contents of %al do not need to match exactly
3204     // the number of registers, but must be an ubound on the number of SSE
3205     // registers used and is in the range 0 - 8 inclusive.
3206
3207     // Count the number of XMM registers allocated.
3208     static const MCPhysReg XMMArgRegs[] = {
3209       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3210       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3211     };
3212     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3213     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3214            && "SSE registers cannot be used when SSE is disabled");
3215
3216     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3217                                         DAG.getConstant(NumXMMRegs, dl,
3218                                                         MVT::i8)));
3219   }
3220
3221   if (isVarArg && IsMustTail) {
3222     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3223     for (const auto &F : Forwards) {
3224       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3225       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3226     }
3227   }
3228
3229   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3230   // don't need this because the eligibility check rejects calls that require
3231   // shuffling arguments passed in memory.
3232   if (!IsSibcall && isTailCall) {
3233     // Force all the incoming stack arguments to be loaded from the stack
3234     // before any new outgoing arguments are stored to the stack, because the
3235     // outgoing stack slots may alias the incoming argument stack slots, and
3236     // the alias isn't otherwise explicit. This is slightly more conservative
3237     // than necessary, because it means that each store effectively depends
3238     // on every argument instead of just those arguments it would clobber.
3239     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3240
3241     SmallVector<SDValue, 8> MemOpChains2;
3242     SDValue FIN;
3243     int FI = 0;
3244     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3245       CCValAssign &VA = ArgLocs[i];
3246       if (VA.isRegLoc())
3247         continue;
3248       assert(VA.isMemLoc());
3249       SDValue Arg = OutVals[i];
3250       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3251       // Skip inalloca arguments.  They don't require any work.
3252       if (Flags.isInAlloca())
3253         continue;
3254       // Create frame index.
3255       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3256       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3257       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3258       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3259
3260       if (Flags.isByVal()) {
3261         // Copy relative to framepointer.
3262         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3263         if (!StackPtr.getNode())
3264           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3265                                         getPointerTy(DAG.getDataLayout()));
3266         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3267                              StackPtr, Source);
3268
3269         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3270                                                          ArgChain,
3271                                                          Flags, DAG, dl));
3272       } else {
3273         // Store relative to framepointer.
3274         MemOpChains2.push_back(DAG.getStore(
3275             ArgChain, dl, Arg, FIN,
3276             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3277             false, false, 0));
3278       }
3279     }
3280
3281     if (!MemOpChains2.empty())
3282       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3283
3284     // Store the return address to the appropriate stack slot.
3285     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3286                                      getPointerTy(DAG.getDataLayout()),
3287                                      RegInfo->getSlotSize(), FPDiff, dl);
3288   }
3289
3290   // Build a sequence of copy-to-reg nodes chained together with token chain
3291   // and flag operands which copy the outgoing args into registers.
3292   SDValue InFlag;
3293   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3294     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3295                              RegsToPass[i].second, InFlag);
3296     InFlag = Chain.getValue(1);
3297   }
3298
3299   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3300     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3301     // In the 64-bit large code model, we have to make all calls
3302     // through a register, since the call instruction's 32-bit
3303     // pc-relative offset may not be large enough to hold the whole
3304     // address.
3305   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3306     // If the callee is a GlobalAddress node (quite common, every direct call
3307     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3308     // it.
3309     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3310
3311     // We should use extra load for direct calls to dllimported functions in
3312     // non-JIT mode.
3313     const GlobalValue *GV = G->getGlobal();
3314     if (!GV->hasDLLImportStorageClass()) {
3315       unsigned char OpFlags = 0;
3316       bool ExtraLoad = false;
3317       unsigned WrapperKind = ISD::DELETED_NODE;
3318
3319       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3320       // external symbols most go through the PLT in PIC mode.  If the symbol
3321       // has hidden or protected visibility, or if it is static or local, then
3322       // we don't need to use the PLT - we can directly call it.
3323       if (Subtarget->isTargetELF() &&
3324           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3325           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3326         OpFlags = X86II::MO_PLT;
3327       } else if (Subtarget->isPICStyleStubAny() &&
3328                  !GV->isStrongDefinitionForLinker() &&
3329                  (!Subtarget->getTargetTriple().isMacOSX() ||
3330                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3331         // PC-relative references to external symbols should go through $stub,
3332         // unless we're building with the leopard linker or later, which
3333         // automatically synthesizes these stubs.
3334         OpFlags = X86II::MO_DARWIN_STUB;
3335       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3336                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3337         // If the function is marked as non-lazy, generate an indirect call
3338         // which loads from the GOT directly. This avoids runtime overhead
3339         // at the cost of eager binding (and one extra byte of encoding).
3340         OpFlags = X86II::MO_GOTPCREL;
3341         WrapperKind = X86ISD::WrapperRIP;
3342         ExtraLoad = true;
3343       }
3344
3345       Callee = DAG.getTargetGlobalAddress(
3346           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3347
3348       // Add a wrapper if needed.
3349       if (WrapperKind != ISD::DELETED_NODE)
3350         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3351                              getPointerTy(DAG.getDataLayout()), Callee);
3352       // Add extra indirection if needed.
3353       if (ExtraLoad)
3354         Callee = DAG.getLoad(
3355             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3356             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3357             false, 0);
3358     }
3359   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3360     unsigned char OpFlags = 0;
3361
3362     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3363     // external symbols should go through the PLT.
3364     if (Subtarget->isTargetELF() &&
3365         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3366       OpFlags = X86II::MO_PLT;
3367     } else if (Subtarget->isPICStyleStubAny() &&
3368                (!Subtarget->getTargetTriple().isMacOSX() ||
3369                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3370       // PC-relative references to external symbols should go through $stub,
3371       // unless we're building with the leopard linker or later, which
3372       // automatically synthesizes these stubs.
3373       OpFlags = X86II::MO_DARWIN_STUB;
3374     }
3375
3376     Callee = DAG.getTargetExternalSymbol(
3377         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3378   } else if (Subtarget->isTarget64BitILP32() &&
3379              Callee->getValueType(0) == MVT::i32) {
3380     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3381     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3382   }
3383
3384   // Returns a chain & a flag for retval copy to use.
3385   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3386   SmallVector<SDValue, 8> Ops;
3387
3388   if (!IsSibcall && isTailCall) {
3389     Chain = DAG.getCALLSEQ_END(Chain,
3390                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3391                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3392     InFlag = Chain.getValue(1);
3393   }
3394
3395   Ops.push_back(Chain);
3396   Ops.push_back(Callee);
3397
3398   if (isTailCall)
3399     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3400
3401   // Add argument registers to the end of the list so that they are known live
3402   // into the call.
3403   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3404     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3405                                   RegsToPass[i].second.getValueType()));
3406
3407   // Add a register mask operand representing the call-preserved registers.
3408   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3409   assert(Mask && "Missing call preserved mask for calling convention");
3410
3411   // If this is an invoke in a 32-bit function using a funclet-based
3412   // personality, assume the function clobbers all registers. If an exception
3413   // is thrown, the runtime will not restore CSRs.
3414   // FIXME: Model this more precisely so that we can register allocate across
3415   // the normal edge and spill and fill across the exceptional edge.
3416   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3417     const Function *CallerFn = MF.getFunction();
3418     EHPersonality Pers =
3419         CallerFn->hasPersonalityFn()
3420             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3421             : EHPersonality::Unknown;
3422     if (isFuncletEHPersonality(Pers))
3423       Mask = RegInfo->getNoPreservedMask();
3424   }
3425
3426   Ops.push_back(DAG.getRegisterMask(Mask));
3427
3428   if (InFlag.getNode())
3429     Ops.push_back(InFlag);
3430
3431   if (isTailCall) {
3432     // We used to do:
3433     //// If this is the first return lowered for this function, add the regs
3434     //// to the liveout set for the function.
3435     // This isn't right, although it's probably harmless on x86; liveouts
3436     // should be computed from returns not tail calls.  Consider a void
3437     // function making a tail call to a function returning int.
3438     MF.getFrameInfo()->setHasTailCall();
3439     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3440   }
3441
3442   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3443   InFlag = Chain.getValue(1);
3444
3445   // Create the CALLSEQ_END node.
3446   unsigned NumBytesForCalleeToPop;
3447   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3448                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3449     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3450   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3451            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3452            SR == StackStructReturn)
3453     // If this is a call to a struct-return function, the callee
3454     // pops the hidden struct pointer, so we have to push it back.
3455     // This is common for Darwin/X86, Linux & Mingw32 targets.
3456     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3457     NumBytesForCalleeToPop = 4;
3458   else
3459     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3460
3461   // Returns a flag for retval copy to use.
3462   if (!IsSibcall) {
3463     Chain = DAG.getCALLSEQ_END(Chain,
3464                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3465                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3466                                                      true),
3467                                InFlag, dl);
3468     InFlag = Chain.getValue(1);
3469   }
3470
3471   // Handle result values, copying them out of physregs into vregs that we
3472   // return.
3473   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3474                          Ins, dl, DAG, InVals);
3475 }
3476
3477 //===----------------------------------------------------------------------===//
3478 //                Fast Calling Convention (tail call) implementation
3479 //===----------------------------------------------------------------------===//
3480
3481 //  Like std call, callee cleans arguments, convention except that ECX is
3482 //  reserved for storing the tail called function address. Only 2 registers are
3483 //  free for argument passing (inreg). Tail call optimization is performed
3484 //  provided:
3485 //                * tailcallopt is enabled
3486 //                * caller/callee are fastcc
3487 //  On X86_64 architecture with GOT-style position independent code only local
3488 //  (within module) calls are supported at the moment.
3489 //  To keep the stack aligned according to platform abi the function
3490 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3491 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3492 //  If a tail called function callee has more arguments than the caller the
3493 //  caller needs to make sure that there is room to move the RETADDR to. This is
3494 //  achieved by reserving an area the size of the argument delta right after the
3495 //  original RETADDR, but before the saved framepointer or the spilled registers
3496 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3497 //  stack layout:
3498 //    arg1
3499 //    arg2
3500 //    RETADDR
3501 //    [ new RETADDR
3502 //      move area ]
3503 //    (possible EBP)
3504 //    ESI
3505 //    EDI
3506 //    local1 ..
3507
3508 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3509 /// requirement.
3510 unsigned
3511 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3512                                                SelectionDAG& DAG) const {
3513   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3514   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3515   unsigned StackAlignment = TFI.getStackAlignment();
3516   uint64_t AlignMask = StackAlignment - 1;
3517   int64_t Offset = StackSize;
3518   unsigned SlotSize = RegInfo->getSlotSize();
3519   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3520     // Number smaller than 12 so just add the difference.
3521     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3522   } else {
3523     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3524     Offset = ((~AlignMask) & Offset) + StackAlignment +
3525       (StackAlignment-SlotSize);
3526   }
3527   return Offset;
3528 }
3529
3530 /// Return true if the given stack call argument is already available in the
3531 /// same position (relatively) of the caller's incoming argument stack.
3532 static
3533 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3534                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3535                          const X86InstrInfo *TII) {
3536   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3537   int FI = INT_MAX;
3538   if (Arg.getOpcode() == ISD::CopyFromReg) {
3539     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3540     if (!TargetRegisterInfo::isVirtualRegister(VR))
3541       return false;
3542     MachineInstr *Def = MRI->getVRegDef(VR);
3543     if (!Def)
3544       return false;
3545     if (!Flags.isByVal()) {
3546       if (!TII->isLoadFromStackSlot(Def, FI))
3547         return false;
3548     } else {
3549       unsigned Opcode = Def->getOpcode();
3550       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3551            Opcode == X86::LEA64_32r) &&
3552           Def->getOperand(1).isFI()) {
3553         FI = Def->getOperand(1).getIndex();
3554         Bytes = Flags.getByValSize();
3555       } else
3556         return false;
3557     }
3558   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3559     if (Flags.isByVal())
3560       // ByVal argument is passed in as a pointer but it's now being
3561       // dereferenced. e.g.
3562       // define @foo(%struct.X* %A) {
3563       //   tail call @bar(%struct.X* byval %A)
3564       // }
3565       return false;
3566     SDValue Ptr = Ld->getBasePtr();
3567     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3568     if (!FINode)
3569       return false;
3570     FI = FINode->getIndex();
3571   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3572     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3573     FI = FINode->getIndex();
3574     Bytes = Flags.getByValSize();
3575   } else
3576     return false;
3577
3578   assert(FI != INT_MAX);
3579   if (!MFI->isFixedObjectIndex(FI))
3580     return false;
3581   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3582 }
3583
3584 /// Check whether the call is eligible for tail call optimization. Targets
3585 /// that want to do tail call optimization should implement this function.
3586 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3587     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3588     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3589     const SmallVectorImpl<ISD::OutputArg> &Outs,
3590     const SmallVectorImpl<SDValue> &OutVals,
3591     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3592   if (!mayTailCallThisCC(CalleeCC))
3593     return false;
3594
3595   // If -tailcallopt is specified, make fastcc functions tail-callable.
3596   MachineFunction &MF = DAG.getMachineFunction();
3597   const Function *CallerF = MF.getFunction();
3598
3599   // If the function return type is x86_fp80 and the callee return type is not,
3600   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3601   // perform a tailcall optimization here.
3602   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3603     return false;
3604
3605   CallingConv::ID CallerCC = CallerF->getCallingConv();
3606   bool CCMatch = CallerCC == CalleeCC;
3607   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3608   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3609
3610   // Win64 functions have extra shadow space for argument homing. Don't do the
3611   // sibcall if the caller and callee have mismatched expectations for this
3612   // space.
3613   if (IsCalleeWin64 != IsCallerWin64)
3614     return false;
3615
3616   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3617     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3618       return true;
3619     return false;
3620   }
3621
3622   // Look for obvious safe cases to perform tail call optimization that do not
3623   // require ABI changes. This is what gcc calls sibcall.
3624
3625   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3626   // emit a special epilogue.
3627   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3628   if (RegInfo->needsStackRealignment(MF))
3629     return false;
3630
3631   // Also avoid sibcall optimization if either caller or callee uses struct
3632   // return semantics.
3633   if (isCalleeStructRet || isCallerStructRet)
3634     return false;
3635
3636   // Do not sibcall optimize vararg calls unless all arguments are passed via
3637   // registers.
3638   if (isVarArg && !Outs.empty()) {
3639     // Optimizing for varargs on Win64 is unlikely to be safe without
3640     // additional testing.
3641     if (IsCalleeWin64 || IsCallerWin64)
3642       return false;
3643
3644     SmallVector<CCValAssign, 16> ArgLocs;
3645     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3646                    *DAG.getContext());
3647
3648     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3649     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3650       if (!ArgLocs[i].isRegLoc())
3651         return false;
3652   }
3653
3654   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3655   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3656   // this into a sibcall.
3657   bool Unused = false;
3658   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3659     if (!Ins[i].Used) {
3660       Unused = true;
3661       break;
3662     }
3663   }
3664   if (Unused) {
3665     SmallVector<CCValAssign, 16> RVLocs;
3666     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3667                    *DAG.getContext());
3668     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3669     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3670       CCValAssign &VA = RVLocs[i];
3671       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3672         return false;
3673     }
3674   }
3675
3676   // If the calling conventions do not match, then we'd better make sure the
3677   // results are returned in the same way as what the caller expects.
3678   if (!CCMatch) {
3679     SmallVector<CCValAssign, 16> RVLocs1;
3680     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3681                     *DAG.getContext());
3682     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3683
3684     SmallVector<CCValAssign, 16> RVLocs2;
3685     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3686                     *DAG.getContext());
3687     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3688
3689     if (RVLocs1.size() != RVLocs2.size())
3690       return false;
3691     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3692       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3693         return false;
3694       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3695         return false;
3696       if (RVLocs1[i].isRegLoc()) {
3697         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3698           return false;
3699       } else {
3700         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3701           return false;
3702       }
3703     }
3704   }
3705
3706   unsigned StackArgsSize = 0;
3707
3708   // If the callee takes no arguments then go on to check the results of the
3709   // call.
3710   if (!Outs.empty()) {
3711     // Check if stack adjustment is needed. For now, do not do this if any
3712     // argument is passed on the stack.
3713     SmallVector<CCValAssign, 16> ArgLocs;
3714     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3715                    *DAG.getContext());
3716
3717     // Allocate shadow area for Win64
3718     if (IsCalleeWin64)
3719       CCInfo.AllocateStack(32, 8);
3720
3721     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3722     StackArgsSize = CCInfo.getNextStackOffset();
3723
3724     if (CCInfo.getNextStackOffset()) {
3725       // Check if the arguments are already laid out in the right way as
3726       // the caller's fixed stack objects.
3727       MachineFrameInfo *MFI = MF.getFrameInfo();
3728       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3729       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3730       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3731         CCValAssign &VA = ArgLocs[i];
3732         SDValue Arg = OutVals[i];
3733         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3734         if (VA.getLocInfo() == CCValAssign::Indirect)
3735           return false;
3736         if (!VA.isRegLoc()) {
3737           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3738                                    MFI, MRI, TII))
3739             return false;
3740         }
3741       }
3742     }
3743
3744     // If the tailcall address may be in a register, then make sure it's
3745     // possible to register allocate for it. In 32-bit, the call address can
3746     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3747     // callee-saved registers are restored. These happen to be the same
3748     // registers used to pass 'inreg' arguments so watch out for those.
3749     if (!Subtarget->is64Bit() &&
3750         ((!isa<GlobalAddressSDNode>(Callee) &&
3751           !isa<ExternalSymbolSDNode>(Callee)) ||
3752          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3753       unsigned NumInRegs = 0;
3754       // In PIC we need an extra register to formulate the address computation
3755       // for the callee.
3756       unsigned MaxInRegs =
3757         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3758
3759       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3760         CCValAssign &VA = ArgLocs[i];
3761         if (!VA.isRegLoc())
3762           continue;
3763         unsigned Reg = VA.getLocReg();
3764         switch (Reg) {
3765         default: break;
3766         case X86::EAX: case X86::EDX: case X86::ECX:
3767           if (++NumInRegs == MaxInRegs)
3768             return false;
3769           break;
3770         }
3771       }
3772     }
3773   }
3774
3775   bool CalleeWillPop =
3776       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3777                        MF.getTarget().Options.GuaranteedTailCallOpt);
3778
3779   if (unsigned BytesToPop =
3780           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3781     // If we have bytes to pop, the callee must pop them.
3782     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3783     if (!CalleePopMatches)
3784       return false;
3785   } else if (CalleeWillPop && StackArgsSize > 0) {
3786     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3787     return false;
3788   }
3789
3790   return true;
3791 }
3792
3793 FastISel *
3794 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3795                                   const TargetLibraryInfo *libInfo) const {
3796   return X86::createFastISel(funcInfo, libInfo);
3797 }
3798
3799 //===----------------------------------------------------------------------===//
3800 //                           Other Lowering Hooks
3801 //===----------------------------------------------------------------------===//
3802
3803 static bool MayFoldLoad(SDValue Op) {
3804   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3805 }
3806
3807 static bool MayFoldIntoStore(SDValue Op) {
3808   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3809 }
3810
3811 static bool isTargetShuffle(unsigned Opcode) {
3812   switch(Opcode) {
3813   default: return false;
3814   case X86ISD::BLENDI:
3815   case X86ISD::PSHUFB:
3816   case X86ISD::PSHUFD:
3817   case X86ISD::PSHUFHW:
3818   case X86ISD::PSHUFLW:
3819   case X86ISD::SHUFP:
3820   case X86ISD::PALIGNR:
3821   case X86ISD::MOVLHPS:
3822   case X86ISD::MOVLHPD:
3823   case X86ISD::MOVHLPS:
3824   case X86ISD::MOVLPS:
3825   case X86ISD::MOVLPD:
3826   case X86ISD::MOVSHDUP:
3827   case X86ISD::MOVSLDUP:
3828   case X86ISD::MOVDDUP:
3829   case X86ISD::MOVSS:
3830   case X86ISD::MOVSD:
3831   case X86ISD::UNPCKL:
3832   case X86ISD::UNPCKH:
3833   case X86ISD::VPERMILPI:
3834   case X86ISD::VPERM2X128:
3835   case X86ISD::VPERMI:
3836   case X86ISD::VPERMV:
3837   case X86ISD::VPERMV3:
3838     return true;
3839   }
3840 }
3841
3842 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3843                                     SDValue V1, unsigned TargetMask,
3844                                     SelectionDAG &DAG) {
3845   switch(Opc) {
3846   default: llvm_unreachable("Unknown x86 shuffle node");
3847   case X86ISD::PSHUFD:
3848   case X86ISD::PSHUFHW:
3849   case X86ISD::PSHUFLW:
3850   case X86ISD::VPERMILPI:
3851   case X86ISD::VPERMI:
3852     return DAG.getNode(Opc, dl, VT, V1,
3853                        DAG.getConstant(TargetMask, dl, MVT::i8));
3854   }
3855 }
3856
3857 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3858                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3859   switch(Opc) {
3860   default: llvm_unreachable("Unknown x86 shuffle node");
3861   case X86ISD::MOVLHPS:
3862   case X86ISD::MOVLHPD:
3863   case X86ISD::MOVHLPS:
3864   case X86ISD::MOVLPS:
3865   case X86ISD::MOVLPD:
3866   case X86ISD::MOVSS:
3867   case X86ISD::MOVSD:
3868   case X86ISD::UNPCKL:
3869   case X86ISD::UNPCKH:
3870     return DAG.getNode(Opc, dl, VT, V1, V2);
3871   }
3872 }
3873
3874 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3875   MachineFunction &MF = DAG.getMachineFunction();
3876   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3877   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3878   int ReturnAddrIndex = FuncInfo->getRAIndex();
3879
3880   if (ReturnAddrIndex == 0) {
3881     // Set up a frame object for the return address.
3882     unsigned SlotSize = RegInfo->getSlotSize();
3883     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3884                                                            -(int64_t)SlotSize,
3885                                                            false);
3886     FuncInfo->setRAIndex(ReturnAddrIndex);
3887   }
3888
3889   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3890 }
3891
3892 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3893                                        bool hasSymbolicDisplacement) {
3894   // Offset should fit into 32 bit immediate field.
3895   if (!isInt<32>(Offset))
3896     return false;
3897
3898   // If we don't have a symbolic displacement - we don't have any extra
3899   // restrictions.
3900   if (!hasSymbolicDisplacement)
3901     return true;
3902
3903   // FIXME: Some tweaks might be needed for medium code model.
3904   if (M != CodeModel::Small && M != CodeModel::Kernel)
3905     return false;
3906
3907   // For small code model we assume that latest object is 16MB before end of 31
3908   // bits boundary. We may also accept pretty large negative constants knowing
3909   // that all objects are in the positive half of address space.
3910   if (M == CodeModel::Small && Offset < 16*1024*1024)
3911     return true;
3912
3913   // For kernel code model we know that all object resist in the negative half
3914   // of 32bits address space. We may not accept negative offsets, since they may
3915   // be just off and we may accept pretty large positive ones.
3916   if (M == CodeModel::Kernel && Offset >= 0)
3917     return true;
3918
3919   return false;
3920 }
3921
3922 /// Determines whether the callee is required to pop its own arguments.
3923 /// Callee pop is necessary to support tail calls.
3924 bool X86::isCalleePop(CallingConv::ID CallingConv,
3925                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3926   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3927   // can guarantee TCO.
3928   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3929     return true;
3930
3931   switch (CallingConv) {
3932   default:
3933     return false;
3934   case CallingConv::X86_StdCall:
3935   case CallingConv::X86_FastCall:
3936   case CallingConv::X86_ThisCall:
3937   case CallingConv::X86_VectorCall:
3938     return !is64Bit;
3939   }
3940 }
3941
3942 /// \brief Return true if the condition is an unsigned comparison operation.
3943 static bool isX86CCUnsigned(unsigned X86CC) {
3944   switch (X86CC) {
3945   default: llvm_unreachable("Invalid integer condition!");
3946   case X86::COND_E:     return true;
3947   case X86::COND_G:     return false;
3948   case X86::COND_GE:    return false;
3949   case X86::COND_L:     return false;
3950   case X86::COND_LE:    return false;
3951   case X86::COND_NE:    return true;
3952   case X86::COND_B:     return true;
3953   case X86::COND_A:     return true;
3954   case X86::COND_BE:    return true;
3955   case X86::COND_AE:    return true;
3956   }
3957 }
3958
3959 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3960 /// condition code, returning the condition code and the LHS/RHS of the
3961 /// comparison to make.
3962 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3963                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3964   if (!isFP) {
3965     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3966       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3967         // X > -1   -> X == 0, jump !sign.
3968         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3969         return X86::COND_NS;
3970       }
3971       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3972         // X < 0   -> X == 0, jump on sign.
3973         return X86::COND_S;
3974       }
3975       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3976         // X < 1   -> X <= 0
3977         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3978         return X86::COND_LE;
3979       }
3980     }
3981
3982     switch (SetCCOpcode) {
3983     default: llvm_unreachable("Invalid integer condition!");
3984     case ISD::SETEQ:  return X86::COND_E;
3985     case ISD::SETGT:  return X86::COND_G;
3986     case ISD::SETGE:  return X86::COND_GE;
3987     case ISD::SETLT:  return X86::COND_L;
3988     case ISD::SETLE:  return X86::COND_LE;
3989     case ISD::SETNE:  return X86::COND_NE;
3990     case ISD::SETULT: return X86::COND_B;
3991     case ISD::SETUGT: return X86::COND_A;
3992     case ISD::SETULE: return X86::COND_BE;
3993     case ISD::SETUGE: return X86::COND_AE;
3994     }
3995   }
3996
3997   // First determine if it is required or is profitable to flip the operands.
3998
3999   // If LHS is a foldable load, but RHS is not, flip the condition.
4000   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4001       !ISD::isNON_EXTLoad(RHS.getNode())) {
4002     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4003     std::swap(LHS, RHS);
4004   }
4005
4006   switch (SetCCOpcode) {
4007   default: break;
4008   case ISD::SETOLT:
4009   case ISD::SETOLE:
4010   case ISD::SETUGT:
4011   case ISD::SETUGE:
4012     std::swap(LHS, RHS);
4013     break;
4014   }
4015
4016   // On a floating point condition, the flags are set as follows:
4017   // ZF  PF  CF   op
4018   //  0 | 0 | 0 | X > Y
4019   //  0 | 0 | 1 | X < Y
4020   //  1 | 0 | 0 | X == Y
4021   //  1 | 1 | 1 | unordered
4022   switch (SetCCOpcode) {
4023   default: llvm_unreachable("Condcode should be pre-legalized away");
4024   case ISD::SETUEQ:
4025   case ISD::SETEQ:   return X86::COND_E;
4026   case ISD::SETOLT:              // flipped
4027   case ISD::SETOGT:
4028   case ISD::SETGT:   return X86::COND_A;
4029   case ISD::SETOLE:              // flipped
4030   case ISD::SETOGE:
4031   case ISD::SETGE:   return X86::COND_AE;
4032   case ISD::SETUGT:              // flipped
4033   case ISD::SETULT:
4034   case ISD::SETLT:   return X86::COND_B;
4035   case ISD::SETUGE:              // flipped
4036   case ISD::SETULE:
4037   case ISD::SETLE:   return X86::COND_BE;
4038   case ISD::SETONE:
4039   case ISD::SETNE:   return X86::COND_NE;
4040   case ISD::SETUO:   return X86::COND_P;
4041   case ISD::SETO:    return X86::COND_NP;
4042   case ISD::SETOEQ:
4043   case ISD::SETUNE:  return X86::COND_INVALID;
4044   }
4045 }
4046
4047 /// Is there a floating point cmov for the specific X86 condition code?
4048 /// Current x86 isa includes the following FP cmov instructions:
4049 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4050 static bool hasFPCMov(unsigned X86CC) {
4051   switch (X86CC) {
4052   default:
4053     return false;
4054   case X86::COND_B:
4055   case X86::COND_BE:
4056   case X86::COND_E:
4057   case X86::COND_P:
4058   case X86::COND_A:
4059   case X86::COND_AE:
4060   case X86::COND_NE:
4061   case X86::COND_NP:
4062     return true;
4063   }
4064 }
4065
4066 /// Returns true if the target can instruction select the
4067 /// specified FP immediate natively. If false, the legalizer will
4068 /// materialize the FP immediate as a load from a constant pool.
4069 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4070   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4071     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4072       return true;
4073   }
4074   return false;
4075 }
4076
4077 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4078                                               ISD::LoadExtType ExtTy,
4079                                               EVT NewVT) const {
4080   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4081   // relocation target a movq or addq instruction: don't let the load shrink.
4082   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4083   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4084     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4085       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4086   return true;
4087 }
4088
4089 /// \brief Returns true if it is beneficial to convert a load of a constant
4090 /// to just the constant itself.
4091 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4092                                                           Type *Ty) const {
4093   assert(Ty->isIntegerTy());
4094
4095   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4096   if (BitSize == 0 || BitSize > 64)
4097     return false;
4098   return true;
4099 }
4100
4101 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4102                                                 unsigned Index) const {
4103   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4104     return false;
4105
4106   return (Index == 0 || Index == ResVT.getVectorNumElements());
4107 }
4108
4109 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4110   // Speculate cttz only if we can directly use TZCNT.
4111   return Subtarget->hasBMI();
4112 }
4113
4114 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4115   // Speculate ctlz only if we can directly use LZCNT.
4116   return Subtarget->hasLZCNT();
4117 }
4118
4119 /// Return true if every element in Mask, beginning
4120 /// from position Pos and ending in Pos+Size is undef.
4121 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4122   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4123     if (0 <= Mask[i])
4124       return false;
4125   return true;
4126 }
4127
4128 /// Return true if Val is undef or if its value falls within the
4129 /// specified range (L, H].
4130 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4131   return (Val < 0) || (Val >= Low && Val < Hi);
4132 }
4133
4134 /// Val is either less than zero (undef) or equal to the specified value.
4135 static bool isUndefOrEqual(int Val, int CmpVal) {
4136   return (Val < 0 || Val == CmpVal);
4137 }
4138
4139 /// Return true if every element in Mask, beginning
4140 /// from position Pos and ending in Pos+Size, falls within the specified
4141 /// sequential range (Low, Low+Size]. or is undef.
4142 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4143                                        unsigned Pos, unsigned Size, int Low) {
4144   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4145     if (!isUndefOrEqual(Mask[i], Low))
4146       return false;
4147   return true;
4148 }
4149
4150 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4151 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4152 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4153   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4154   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4155     return false;
4156
4157   // The index should be aligned on a vecWidth-bit boundary.
4158   uint64_t Index =
4159     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4160
4161   MVT VT = N->getSimpleValueType(0);
4162   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4163   bool Result = (Index * ElSize) % vecWidth == 0;
4164
4165   return Result;
4166 }
4167
4168 /// Return true if the specified INSERT_SUBVECTOR
4169 /// operand specifies a subvector insert that is suitable for input to
4170 /// insertion of 128 or 256-bit subvectors
4171 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4172   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4173   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4174     return false;
4175   // The index should be aligned on a vecWidth-bit boundary.
4176   uint64_t Index =
4177     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4178
4179   MVT VT = N->getSimpleValueType(0);
4180   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4181   bool Result = (Index * ElSize) % vecWidth == 0;
4182
4183   return Result;
4184 }
4185
4186 bool X86::isVINSERT128Index(SDNode *N) {
4187   return isVINSERTIndex(N, 128);
4188 }
4189
4190 bool X86::isVINSERT256Index(SDNode *N) {
4191   return isVINSERTIndex(N, 256);
4192 }
4193
4194 bool X86::isVEXTRACT128Index(SDNode *N) {
4195   return isVEXTRACTIndex(N, 128);
4196 }
4197
4198 bool X86::isVEXTRACT256Index(SDNode *N) {
4199   return isVEXTRACTIndex(N, 256);
4200 }
4201
4202 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4203   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4204   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4205          "Illegal extract subvector for VEXTRACT");
4206
4207   uint64_t Index =
4208     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4209
4210   MVT VecVT = N->getOperand(0).getSimpleValueType();
4211   MVT ElVT = VecVT.getVectorElementType();
4212
4213   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4214   return Index / NumElemsPerChunk;
4215 }
4216
4217 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4218   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4219   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4220          "Illegal insert subvector for VINSERT");
4221
4222   uint64_t Index =
4223     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4224
4225   MVT VecVT = N->getSimpleValueType(0);
4226   MVT ElVT = VecVT.getVectorElementType();
4227
4228   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4229   return Index / NumElemsPerChunk;
4230 }
4231
4232 /// Return the appropriate immediate to extract the specified
4233 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4234 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4235   return getExtractVEXTRACTImmediate(N, 128);
4236 }
4237
4238 /// Return the appropriate immediate to extract the specified
4239 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4240 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4241   return getExtractVEXTRACTImmediate(N, 256);
4242 }
4243
4244 /// Return the appropriate immediate to insert at the specified
4245 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4246 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4247   return getInsertVINSERTImmediate(N, 128);
4248 }
4249
4250 /// Return the appropriate immediate to insert at the specified
4251 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4252 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4253   return getInsertVINSERTImmediate(N, 256);
4254 }
4255
4256 /// Returns true if V is a constant integer zero.
4257 static bool isZero(SDValue V) {
4258   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4259   return C && C->isNullValue();
4260 }
4261
4262 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4263 bool X86::isZeroNode(SDValue Elt) {
4264   if (isZero(Elt))
4265     return true;
4266   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4267     return CFP->getValueAPF().isPosZero();
4268   return false;
4269 }
4270
4271 // Build a vector of constants
4272 // Use an UNDEF node if MaskElt == -1.
4273 // Spilt 64-bit constants in the 32-bit mode.
4274 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4275                               SelectionDAG &DAG,
4276                               SDLoc dl, bool IsMask = false) {
4277
4278   SmallVector<SDValue, 32>  Ops;
4279   bool Split = false;
4280
4281   MVT ConstVecVT = VT;
4282   unsigned NumElts = VT.getVectorNumElements();
4283   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4284   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4285     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4286     Split = true;
4287   }
4288
4289   MVT EltVT = ConstVecVT.getVectorElementType();
4290   for (unsigned i = 0; i < NumElts; ++i) {
4291     bool IsUndef = Values[i] < 0 && IsMask;
4292     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4293       DAG.getConstant(Values[i], dl, EltVT);
4294     Ops.push_back(OpNode);
4295     if (Split)
4296       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4297                     DAG.getConstant(0, dl, EltVT));
4298   }
4299   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4300   if (Split)
4301     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4302   return ConstsNode;
4303 }
4304
4305 /// Returns a vector of specified type with all zero elements.
4306 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4307                              SelectionDAG &DAG, SDLoc dl) {
4308   assert(VT.isVector() && "Expected a vector type");
4309
4310   // Always build SSE zero vectors as <4 x i32> bitcasted
4311   // to their dest type. This ensures they get CSE'd.
4312   SDValue Vec;
4313   if (VT.is128BitVector()) {  // SSE
4314     if (Subtarget->hasSSE2()) {  // SSE2
4315       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4316       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4317     } else { // SSE1
4318       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4319       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4320     }
4321   } else if (VT.is256BitVector()) { // AVX
4322     if (Subtarget->hasInt256()) { // AVX2
4323       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4324       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4325       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4326     } else {
4327       // 256-bit logic and arithmetic instructions in AVX are all
4328       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4329       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4330       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4331       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4332     }
4333   } else if (VT.is512BitVector()) { // AVX-512
4334       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4335       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4336                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4337       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4338   } else if (VT.getVectorElementType() == MVT::i1) {
4339
4340     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4341             && "Unexpected vector type");
4342     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4343             && "Unexpected vector type");
4344     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4345     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4346     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4347   } else
4348     llvm_unreachable("Unexpected vector type");
4349
4350   return DAG.getBitcast(VT, Vec);
4351 }
4352
4353 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4354                                 SelectionDAG &DAG, SDLoc dl,
4355                                 unsigned vectorWidth) {
4356   assert((vectorWidth == 128 || vectorWidth == 256) &&
4357          "Unsupported vector width");
4358   EVT VT = Vec.getValueType();
4359   EVT ElVT = VT.getVectorElementType();
4360   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4361   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4362                                   VT.getVectorNumElements()/Factor);
4363
4364   // Extract from UNDEF is UNDEF.
4365   if (Vec.getOpcode() == ISD::UNDEF)
4366     return DAG.getUNDEF(ResultVT);
4367
4368   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4369   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4370   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4371
4372   // This is the index of the first element of the vectorWidth-bit chunk
4373   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4374   IdxVal &= ~(ElemsPerChunk - 1);
4375
4376   // If the input is a buildvector just emit a smaller one.
4377   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4378     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4379                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4380
4381   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4382   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4383 }
4384
4385 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4386 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4387 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4388 /// instructions or a simple subregister reference. Idx is an index in the
4389 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4390 /// lowering EXTRACT_VECTOR_ELT operations easier.
4391 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4392                                    SelectionDAG &DAG, SDLoc dl) {
4393   assert((Vec.getValueType().is256BitVector() ||
4394           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4395   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4396 }
4397
4398 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4399 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4400                                    SelectionDAG &DAG, SDLoc dl) {
4401   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4402   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4403 }
4404
4405 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4406                                unsigned IdxVal, SelectionDAG &DAG,
4407                                SDLoc dl, unsigned vectorWidth) {
4408   assert((vectorWidth == 128 || vectorWidth == 256) &&
4409          "Unsupported vector width");
4410   // Inserting UNDEF is Result
4411   if (Vec.getOpcode() == ISD::UNDEF)
4412     return Result;
4413   EVT VT = Vec.getValueType();
4414   EVT ElVT = VT.getVectorElementType();
4415   EVT ResultVT = Result.getValueType();
4416
4417   // Insert the relevant vectorWidth bits.
4418   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4419   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4420
4421   // This is the index of the first element of the vectorWidth-bit chunk
4422   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4423   IdxVal &= ~(ElemsPerChunk - 1);
4424
4425   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4426   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4427 }
4428
4429 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4430 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4431 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4432 /// simple superregister reference.  Idx is an index in the 128 bits
4433 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4434 /// lowering INSERT_VECTOR_ELT operations easier.
4435 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4436                                   SelectionDAG &DAG, SDLoc dl) {
4437   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4438
4439   // For insertion into the zero index (low half) of a 256-bit vector, it is
4440   // more efficient to generate a blend with immediate instead of an insert*128.
4441   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4442   // extend the subvector to the size of the result vector. Make sure that
4443   // we are not recursing on that node by checking for undef here.
4444   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4445       Result.getOpcode() != ISD::UNDEF) {
4446     EVT ResultVT = Result.getValueType();
4447     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4448     SDValue Undef = DAG.getUNDEF(ResultVT);
4449     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4450                                  Vec, ZeroIndex);
4451
4452     // The blend instruction, and therefore its mask, depend on the data type.
4453     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4454     if (ScalarType.isFloatingPoint()) {
4455       // Choose either vblendps (float) or vblendpd (double).
4456       unsigned ScalarSize = ScalarType.getSizeInBits();
4457       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4458       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4459       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4460       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4461     }
4462
4463     const X86Subtarget &Subtarget =
4464     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4465
4466     // AVX2 is needed for 256-bit integer blend support.
4467     // Integers must be cast to 32-bit because there is only vpblendd;
4468     // vpblendw can't be used for this because it has a handicapped mask.
4469
4470     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4471     // is still more efficient than using the wrong domain vinsertf128 that
4472     // will be created by InsertSubVector().
4473     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4474
4475     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4476     Vec256 = DAG.getBitcast(CastVT, Vec256);
4477     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4478     return DAG.getBitcast(ResultVT, Vec256);
4479   }
4480
4481   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4482 }
4483
4484 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4485                                   SelectionDAG &DAG, SDLoc dl) {
4486   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4487   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4488 }
4489
4490 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4491 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4492 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4493 /// large BUILD_VECTORS.
4494 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4495                                    unsigned NumElems, SelectionDAG &DAG,
4496                                    SDLoc dl) {
4497   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4498   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4499 }
4500
4501 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4502                                    unsigned NumElems, SelectionDAG &DAG,
4503                                    SDLoc dl) {
4504   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4505   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4506 }
4507
4508 /// Returns a vector of specified type with all bits set.
4509 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4510 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4511 /// Then bitcast to their original type, ensuring they get CSE'd.
4512 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4513                              SelectionDAG &DAG, SDLoc dl) {
4514   assert(VT.isVector() && "Expected a vector type");
4515
4516   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4517   SDValue Vec;
4518   if (VT.is512BitVector()) {
4519     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4520                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4521     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4522   } else if (VT.is256BitVector()) {
4523     if (Subtarget->hasInt256()) { // AVX2
4524       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4525       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4526     } else { // AVX
4527       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4528       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4529     }
4530   } else if (VT.is128BitVector()) {
4531     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4532   } else
4533     llvm_unreachable("Unexpected vector type");
4534
4535   return DAG.getBitcast(VT, Vec);
4536 }
4537
4538 /// Returns a vector_shuffle node for an unpackl operation.
4539 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4540                           SDValue V2) {
4541   unsigned NumElems = VT.getVectorNumElements();
4542   SmallVector<int, 8> Mask;
4543   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4544     Mask.push_back(i);
4545     Mask.push_back(i + NumElems);
4546   }
4547   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4548 }
4549
4550 /// Returns a vector_shuffle node for an unpackh operation.
4551 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4552                           SDValue V2) {
4553   unsigned NumElems = VT.getVectorNumElements();
4554   SmallVector<int, 8> Mask;
4555   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4556     Mask.push_back(i + Half);
4557     Mask.push_back(i + NumElems + Half);
4558   }
4559   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4560 }
4561
4562 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4563 /// This produces a shuffle where the low element of V2 is swizzled into the
4564 /// zero/undef vector, landing at element Idx.
4565 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4566 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4567                                            bool IsZero,
4568                                            const X86Subtarget *Subtarget,
4569                                            SelectionDAG &DAG) {
4570   MVT VT = V2.getSimpleValueType();
4571   SDValue V1 = IsZero
4572     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4573   unsigned NumElems = VT.getVectorNumElements();
4574   SmallVector<int, 16> MaskVec;
4575   for (unsigned i = 0; i != NumElems; ++i)
4576     // If this is the insertion idx, put the low elt of V2 here.
4577     MaskVec.push_back(i == Idx ? NumElems : i);
4578   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4579 }
4580
4581 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4582 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4583 /// uses one source. Note that this will set IsUnary for shuffles which use a
4584 /// single input multiple times, and in those cases it will
4585 /// adjust the mask to only have indices within that single input.
4586 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4587 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4588                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4589   unsigned NumElems = VT.getVectorNumElements();
4590   SDValue ImmN;
4591
4592   IsUnary = false;
4593   bool IsFakeUnary = false;
4594   switch(N->getOpcode()) {
4595   case X86ISD::BLENDI:
4596     ImmN = N->getOperand(N->getNumOperands()-1);
4597     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4598     break;
4599   case X86ISD::SHUFP:
4600     ImmN = N->getOperand(N->getNumOperands()-1);
4601     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4602     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4603     break;
4604   case X86ISD::UNPCKH:
4605     DecodeUNPCKHMask(VT, Mask);
4606     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4607     break;
4608   case X86ISD::UNPCKL:
4609     DecodeUNPCKLMask(VT, Mask);
4610     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4611     break;
4612   case X86ISD::MOVHLPS:
4613     DecodeMOVHLPSMask(NumElems, Mask);
4614     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4615     break;
4616   case X86ISD::MOVLHPS:
4617     DecodeMOVLHPSMask(NumElems, Mask);
4618     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4619     break;
4620   case X86ISD::PALIGNR:
4621     ImmN = N->getOperand(N->getNumOperands()-1);
4622     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4623     break;
4624   case X86ISD::PSHUFD:
4625   case X86ISD::VPERMILPI:
4626     ImmN = N->getOperand(N->getNumOperands()-1);
4627     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4628     IsUnary = true;
4629     break;
4630   case X86ISD::PSHUFHW:
4631     ImmN = N->getOperand(N->getNumOperands()-1);
4632     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4633     IsUnary = true;
4634     break;
4635   case X86ISD::PSHUFLW:
4636     ImmN = N->getOperand(N->getNumOperands()-1);
4637     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4638     IsUnary = true;
4639     break;
4640   case X86ISD::PSHUFB: {
4641     IsUnary = true;
4642     SDValue MaskNode = N->getOperand(1);
4643     while (MaskNode->getOpcode() == ISD::BITCAST)
4644       MaskNode = MaskNode->getOperand(0);
4645
4646     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4647       // If we have a build-vector, then things are easy.
4648       MVT VT = MaskNode.getSimpleValueType();
4649       assert(VT.isVector() &&
4650              "Can't produce a non-vector with a build_vector!");
4651       if (!VT.isInteger())
4652         return false;
4653
4654       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4655
4656       SmallVector<uint64_t, 32> RawMask;
4657       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4658         SDValue Op = MaskNode->getOperand(i);
4659         if (Op->getOpcode() == ISD::UNDEF) {
4660           RawMask.push_back((uint64_t)SM_SentinelUndef);
4661           continue;
4662         }
4663         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4664         if (!CN)
4665           return false;
4666         APInt MaskElement = CN->getAPIntValue();
4667
4668         // We now have to decode the element which could be any integer size and
4669         // extract each byte of it.
4670         for (int j = 0; j < NumBytesPerElement; ++j) {
4671           // Note that this is x86 and so always little endian: the low byte is
4672           // the first byte of the mask.
4673           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4674           MaskElement = MaskElement.lshr(8);
4675         }
4676       }
4677       DecodePSHUFBMask(RawMask, Mask);
4678       break;
4679     }
4680
4681     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4682     if (!MaskLoad)
4683       return false;
4684
4685     SDValue Ptr = MaskLoad->getBasePtr();
4686     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4687         Ptr->getOpcode() == X86ISD::WrapperRIP)
4688       Ptr = Ptr->getOperand(0);
4689
4690     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4691     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4692       return false;
4693
4694     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4695       DecodePSHUFBMask(C, Mask);
4696       if (Mask.empty())
4697         return false;
4698       break;
4699     }
4700
4701     return false;
4702   }
4703   case X86ISD::VPERMI:
4704     ImmN = N->getOperand(N->getNumOperands()-1);
4705     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4706     IsUnary = true;
4707     break;
4708   case X86ISD::MOVSS:
4709   case X86ISD::MOVSD:
4710     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4711     break;
4712   case X86ISD::VPERM2X128:
4713     ImmN = N->getOperand(N->getNumOperands()-1);
4714     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4715     if (Mask.empty()) return false;
4716     // Mask only contains negative index if an element is zero.
4717     if (std::any_of(Mask.begin(), Mask.end(),
4718                     [](int M){ return M == SM_SentinelZero; }))
4719       return false;
4720     break;
4721   case X86ISD::MOVSLDUP:
4722     DecodeMOVSLDUPMask(VT, Mask);
4723     IsUnary = true;
4724     break;
4725   case X86ISD::MOVSHDUP:
4726     DecodeMOVSHDUPMask(VT, Mask);
4727     IsUnary = true;
4728     break;
4729   case X86ISD::MOVDDUP:
4730     DecodeMOVDDUPMask(VT, Mask);
4731     IsUnary = true;
4732     break;
4733   case X86ISD::MOVLHPD:
4734   case X86ISD::MOVLPD:
4735   case X86ISD::MOVLPS:
4736     // Not yet implemented
4737     return false;
4738   case X86ISD::VPERMV: {
4739     IsUnary = true;
4740     SDValue MaskNode = N->getOperand(0);
4741     while (MaskNode->getOpcode() == ISD::BITCAST)
4742       MaskNode = MaskNode->getOperand(0);
4743
4744     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4745     SmallVector<uint64_t, 32> RawMask;
4746     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4747       // If we have a build-vector, then things are easy.
4748       assert(MaskNode.getSimpleValueType().isInteger() &&
4749              MaskNode.getSimpleValueType().getVectorNumElements() ==
4750              VT.getVectorNumElements());
4751
4752       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4753         SDValue Op = MaskNode->getOperand(i);
4754         if (Op->getOpcode() == ISD::UNDEF)
4755           RawMask.push_back((uint64_t)SM_SentinelUndef);
4756         else if (isa<ConstantSDNode>(Op)) {
4757           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4758           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4759         } else
4760           return false;
4761       }
4762       DecodeVPERMVMask(RawMask, Mask);
4763       break;
4764     }
4765     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4766       unsigned NumEltsInMask = MaskNode->getNumOperands();
4767       MaskNode = MaskNode->getOperand(0);
4768       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4769       if (CN) {
4770         APInt MaskEltValue = CN->getAPIntValue();
4771         for (unsigned i = 0; i < NumEltsInMask; ++i)
4772           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4773         DecodeVPERMVMask(RawMask, Mask);
4774         break;
4775       }
4776       // It may be a scalar load
4777     }
4778
4779     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4780     if (!MaskLoad)
4781       return false;
4782
4783     SDValue Ptr = MaskLoad->getBasePtr();
4784     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4785         Ptr->getOpcode() == X86ISD::WrapperRIP)
4786       Ptr = Ptr->getOperand(0);
4787
4788     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4789     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4790       return false;
4791
4792     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4793     if (C) {
4794       DecodeVPERMVMask(C, VT, Mask);
4795       if (Mask.empty())
4796         return false;
4797       break;
4798     }
4799     return false;
4800   }
4801   case X86ISD::VPERMV3: {
4802     IsUnary = false;
4803     SDValue MaskNode = N->getOperand(1);
4804     while (MaskNode->getOpcode() == ISD::BITCAST)
4805       MaskNode = MaskNode->getOperand(1);
4806
4807     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4808       // If we have a build-vector, then things are easy.
4809       assert(MaskNode.getSimpleValueType().isInteger() &&
4810              MaskNode.getSimpleValueType().getVectorNumElements() ==
4811              VT.getVectorNumElements());
4812
4813       SmallVector<uint64_t, 32> RawMask;
4814       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4815
4816       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4817         SDValue Op = MaskNode->getOperand(i);
4818         if (Op->getOpcode() == ISD::UNDEF)
4819           RawMask.push_back((uint64_t)SM_SentinelUndef);
4820         else {
4821           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4822           if (!CN)
4823             return false;
4824           APInt MaskElement = CN->getAPIntValue();
4825           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4826         }
4827       }
4828       DecodeVPERMV3Mask(RawMask, Mask);
4829       break;
4830     }
4831
4832     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4833     if (!MaskLoad)
4834       return false;
4835
4836     SDValue Ptr = MaskLoad->getBasePtr();
4837     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4838         Ptr->getOpcode() == X86ISD::WrapperRIP)
4839       Ptr = Ptr->getOperand(0);
4840
4841     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4842     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4843       return false;
4844
4845     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4846     if (C) {
4847       DecodeVPERMV3Mask(C, VT, Mask);
4848       if (Mask.empty())
4849         return false;
4850       break;
4851     }
4852     return false;
4853   }
4854   default: llvm_unreachable("unknown target shuffle node");
4855   }
4856
4857   // If we have a fake unary shuffle, the shuffle mask is spread across two
4858   // inputs that are actually the same node. Re-map the mask to always point
4859   // into the first input.
4860   if (IsFakeUnary)
4861     for (int &M : Mask)
4862       if (M >= (int)Mask.size())
4863         M -= Mask.size();
4864
4865   return true;
4866 }
4867
4868 /// Returns the scalar element that will make up the ith
4869 /// element of the result of the vector shuffle.
4870 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4871                                    unsigned Depth) {
4872   if (Depth == 6)
4873     return SDValue();  // Limit search depth.
4874
4875   SDValue V = SDValue(N, 0);
4876   EVT VT = V.getValueType();
4877   unsigned Opcode = V.getOpcode();
4878
4879   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4880   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4881     int Elt = SV->getMaskElt(Index);
4882
4883     if (Elt < 0)
4884       return DAG.getUNDEF(VT.getVectorElementType());
4885
4886     unsigned NumElems = VT.getVectorNumElements();
4887     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4888                                          : SV->getOperand(1);
4889     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4890   }
4891
4892   // Recurse into target specific vector shuffles to find scalars.
4893   if (isTargetShuffle(Opcode)) {
4894     MVT ShufVT = V.getSimpleValueType();
4895     unsigned NumElems = ShufVT.getVectorNumElements();
4896     SmallVector<int, 16> ShuffleMask;
4897     bool IsUnary;
4898
4899     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4900       return SDValue();
4901
4902     int Elt = ShuffleMask[Index];
4903     if (Elt < 0)
4904       return DAG.getUNDEF(ShufVT.getVectorElementType());
4905
4906     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4907                                          : N->getOperand(1);
4908     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4909                                Depth+1);
4910   }
4911
4912   // Actual nodes that may contain scalar elements
4913   if (Opcode == ISD::BITCAST) {
4914     V = V.getOperand(0);
4915     EVT SrcVT = V.getValueType();
4916     unsigned NumElems = VT.getVectorNumElements();
4917
4918     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4919       return SDValue();
4920   }
4921
4922   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4923     return (Index == 0) ? V.getOperand(0)
4924                         : DAG.getUNDEF(VT.getVectorElementType());
4925
4926   if (V.getOpcode() == ISD::BUILD_VECTOR)
4927     return V.getOperand(Index);
4928
4929   return SDValue();
4930 }
4931
4932 /// Custom lower build_vector of v16i8.
4933 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4934                                        unsigned NumNonZero, unsigned NumZero,
4935                                        SelectionDAG &DAG,
4936                                        const X86Subtarget* Subtarget,
4937                                        const TargetLowering &TLI) {
4938   if (NumNonZero > 8)
4939     return SDValue();
4940
4941   SDLoc dl(Op);
4942   SDValue V;
4943   bool First = true;
4944
4945   // SSE4.1 - use PINSRB to insert each byte directly.
4946   if (Subtarget->hasSSE41()) {
4947     for (unsigned i = 0; i < 16; ++i) {
4948       bool isNonZero = (NonZeros & (1 << i)) != 0;
4949       if (isNonZero) {
4950         if (First) {
4951           if (NumZero)
4952             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4953           else
4954             V = DAG.getUNDEF(MVT::v16i8);
4955           First = false;
4956         }
4957         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4958                         MVT::v16i8, V, Op.getOperand(i),
4959                         DAG.getIntPtrConstant(i, dl));
4960       }
4961     }
4962
4963     return V;
4964   }
4965
4966   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4967   for (unsigned i = 0; i < 16; ++i) {
4968     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4969     if (ThisIsNonZero && First) {
4970       if (NumZero)
4971         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4972       else
4973         V = DAG.getUNDEF(MVT::v8i16);
4974       First = false;
4975     }
4976
4977     if ((i & 1) != 0) {
4978       SDValue ThisElt, LastElt;
4979       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4980       if (LastIsNonZero) {
4981         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4982                               MVT::i16, Op.getOperand(i-1));
4983       }
4984       if (ThisIsNonZero) {
4985         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4986         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4987                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4988         if (LastIsNonZero)
4989           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4990       } else
4991         ThisElt = LastElt;
4992
4993       if (ThisElt.getNode())
4994         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4995                         DAG.getIntPtrConstant(i/2, dl));
4996     }
4997   }
4998
4999   return DAG.getBitcast(MVT::v16i8, V);
5000 }
5001
5002 /// Custom lower build_vector of v8i16.
5003 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5004                                      unsigned NumNonZero, unsigned NumZero,
5005                                      SelectionDAG &DAG,
5006                                      const X86Subtarget* Subtarget,
5007                                      const TargetLowering &TLI) {
5008   if (NumNonZero > 4)
5009     return SDValue();
5010
5011   SDLoc dl(Op);
5012   SDValue V;
5013   bool First = true;
5014   for (unsigned i = 0; i < 8; ++i) {
5015     bool isNonZero = (NonZeros & (1 << i)) != 0;
5016     if (isNonZero) {
5017       if (First) {
5018         if (NumZero)
5019           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5020         else
5021           V = DAG.getUNDEF(MVT::v8i16);
5022         First = false;
5023       }
5024       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5025                       MVT::v8i16, V, Op.getOperand(i),
5026                       DAG.getIntPtrConstant(i, dl));
5027     }
5028   }
5029
5030   return V;
5031 }
5032
5033 /// Custom lower build_vector of v4i32 or v4f32.
5034 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5035                                      const X86Subtarget *Subtarget,
5036                                      const TargetLowering &TLI) {
5037   // Find all zeroable elements.
5038   std::bitset<4> Zeroable;
5039   for (int i=0; i < 4; ++i) {
5040     SDValue Elt = Op->getOperand(i);
5041     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5042   }
5043   assert(Zeroable.size() - Zeroable.count() > 1 &&
5044          "We expect at least two non-zero elements!");
5045
5046   // We only know how to deal with build_vector nodes where elements are either
5047   // zeroable or extract_vector_elt with constant index.
5048   SDValue FirstNonZero;
5049   unsigned FirstNonZeroIdx;
5050   for (unsigned i=0; i < 4; ++i) {
5051     if (Zeroable[i])
5052       continue;
5053     SDValue Elt = Op->getOperand(i);
5054     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5055         !isa<ConstantSDNode>(Elt.getOperand(1)))
5056       return SDValue();
5057     // Make sure that this node is extracting from a 128-bit vector.
5058     MVT VT = Elt.getOperand(0).getSimpleValueType();
5059     if (!VT.is128BitVector())
5060       return SDValue();
5061     if (!FirstNonZero.getNode()) {
5062       FirstNonZero = Elt;
5063       FirstNonZeroIdx = i;
5064     }
5065   }
5066
5067   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5068   SDValue V1 = FirstNonZero.getOperand(0);
5069   MVT VT = V1.getSimpleValueType();
5070
5071   // See if this build_vector can be lowered as a blend with zero.
5072   SDValue Elt;
5073   unsigned EltMaskIdx, EltIdx;
5074   int Mask[4];
5075   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5076     if (Zeroable[EltIdx]) {
5077       // The zero vector will be on the right hand side.
5078       Mask[EltIdx] = EltIdx+4;
5079       continue;
5080     }
5081
5082     Elt = Op->getOperand(EltIdx);
5083     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5084     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5085     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5086       break;
5087     Mask[EltIdx] = EltIdx;
5088   }
5089
5090   if (EltIdx == 4) {
5091     // Let the shuffle legalizer deal with blend operations.
5092     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5093     if (V1.getSimpleValueType() != VT)
5094       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5095     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5096   }
5097
5098   // See if we can lower this build_vector to a INSERTPS.
5099   if (!Subtarget->hasSSE41())
5100     return SDValue();
5101
5102   SDValue V2 = Elt.getOperand(0);
5103   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5104     V1 = SDValue();
5105
5106   bool CanFold = true;
5107   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5108     if (Zeroable[i])
5109       continue;
5110
5111     SDValue Current = Op->getOperand(i);
5112     SDValue SrcVector = Current->getOperand(0);
5113     if (!V1.getNode())
5114       V1 = SrcVector;
5115     CanFold = SrcVector == V1 &&
5116       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5117   }
5118
5119   if (!CanFold)
5120     return SDValue();
5121
5122   assert(V1.getNode() && "Expected at least two non-zero elements!");
5123   if (V1.getSimpleValueType() != MVT::v4f32)
5124     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5125   if (V2.getSimpleValueType() != MVT::v4f32)
5126     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5127
5128   // Ok, we can emit an INSERTPS instruction.
5129   unsigned ZMask = Zeroable.to_ulong();
5130
5131   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5132   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5133   SDLoc DL(Op);
5134   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5135                                DAG.getIntPtrConstant(InsertPSMask, DL));
5136   return DAG.getBitcast(VT, Result);
5137 }
5138
5139 /// Return a vector logical shift node.
5140 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5141                          unsigned NumBits, SelectionDAG &DAG,
5142                          const TargetLowering &TLI, SDLoc dl) {
5143   assert(VT.is128BitVector() && "Unknown type for VShift");
5144   MVT ShVT = MVT::v2i64;
5145   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5146   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5147   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5148   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5149   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5150   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5151 }
5152
5153 static SDValue
5154 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5155
5156   // Check if the scalar load can be widened into a vector load. And if
5157   // the address is "base + cst" see if the cst can be "absorbed" into
5158   // the shuffle mask.
5159   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5160     SDValue Ptr = LD->getBasePtr();
5161     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5162       return SDValue();
5163     EVT PVT = LD->getValueType(0);
5164     if (PVT != MVT::i32 && PVT != MVT::f32)
5165       return SDValue();
5166
5167     int FI = -1;
5168     int64_t Offset = 0;
5169     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5170       FI = FINode->getIndex();
5171       Offset = 0;
5172     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5173                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5174       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5175       Offset = Ptr.getConstantOperandVal(1);
5176       Ptr = Ptr.getOperand(0);
5177     } else {
5178       return SDValue();
5179     }
5180
5181     // FIXME: 256-bit vector instructions don't require a strict alignment,
5182     // improve this code to support it better.
5183     unsigned RequiredAlign = VT.getSizeInBits()/8;
5184     SDValue Chain = LD->getChain();
5185     // Make sure the stack object alignment is at least 16 or 32.
5186     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5187     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5188       if (MFI->isFixedObjectIndex(FI)) {
5189         // Can't change the alignment. FIXME: It's possible to compute
5190         // the exact stack offset and reference FI + adjust offset instead.
5191         // If someone *really* cares about this. That's the way to implement it.
5192         return SDValue();
5193       } else {
5194         MFI->setObjectAlignment(FI, RequiredAlign);
5195       }
5196     }
5197
5198     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5199     // Ptr + (Offset & ~15).
5200     if (Offset < 0)
5201       return SDValue();
5202     if ((Offset % RequiredAlign) & 3)
5203       return SDValue();
5204     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5205     if (StartOffset) {
5206       SDLoc DL(Ptr);
5207       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5208                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5209     }
5210
5211     int EltNo = (Offset - StartOffset) >> 2;
5212     unsigned NumElems = VT.getVectorNumElements();
5213
5214     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5215     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5216                              LD->getPointerInfo().getWithOffset(StartOffset),
5217                              false, false, false, 0);
5218
5219     SmallVector<int, 8> Mask(NumElems, EltNo);
5220
5221     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5222   }
5223
5224   return SDValue();
5225 }
5226
5227 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5228 /// elements can be replaced by a single large load which has the same value as
5229 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5230 ///
5231 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5232 ///
5233 /// FIXME: we'd also like to handle the case where the last elements are zero
5234 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5235 /// There's even a handy isZeroNode for that purpose.
5236 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5237                                         SDLoc &DL, SelectionDAG &DAG,
5238                                         bool isAfterLegalize) {
5239   unsigned NumElems = Elts.size();
5240
5241   LoadSDNode *LDBase = nullptr;
5242   unsigned LastLoadedElt = -1U;
5243
5244   // For each element in the initializer, see if we've found a load or an undef.
5245   // If we don't find an initial load element, or later load elements are
5246   // non-consecutive, bail out.
5247   for (unsigned i = 0; i < NumElems; ++i) {
5248     SDValue Elt = Elts[i];
5249     // Look through a bitcast.
5250     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5251       Elt = Elt.getOperand(0);
5252     if (!Elt.getNode() ||
5253         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5254       return SDValue();
5255     if (!LDBase) {
5256       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5257         return SDValue();
5258       LDBase = cast<LoadSDNode>(Elt.getNode());
5259       LastLoadedElt = i;
5260       continue;
5261     }
5262     if (Elt.getOpcode() == ISD::UNDEF)
5263       continue;
5264
5265     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5266     EVT LdVT = Elt.getValueType();
5267     // Each loaded element must be the correct fractional portion of the
5268     // requested vector load.
5269     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5270       return SDValue();
5271     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5272       return SDValue();
5273     LastLoadedElt = i;
5274   }
5275
5276   // If we have found an entire vector of loads and undefs, then return a large
5277   // load of the entire vector width starting at the base pointer.  If we found
5278   // consecutive loads for the low half, generate a vzext_load node.
5279   if (LastLoadedElt == NumElems - 1) {
5280     assert(LDBase && "Did not find base load for merging consecutive loads");
5281     EVT EltVT = LDBase->getValueType(0);
5282     // Ensure that the input vector size for the merged loads matches the
5283     // cumulative size of the input elements.
5284     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5285       return SDValue();
5286
5287     if (isAfterLegalize &&
5288         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5289       return SDValue();
5290
5291     SDValue NewLd = SDValue();
5292
5293     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5294                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5295                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5296                         LDBase->getAlignment());
5297
5298     if (LDBase->hasAnyUseOfValue(1)) {
5299       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5300                                      SDValue(LDBase, 1),
5301                                      SDValue(NewLd.getNode(), 1));
5302       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5303       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5304                              SDValue(NewLd.getNode(), 1));
5305     }
5306
5307     return NewLd;
5308   }
5309
5310   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5311   //of a v4i32 / v4f32. It's probably worth generalizing.
5312   EVT EltVT = VT.getVectorElementType();
5313   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5314       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5315     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5316     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5317     SDValue ResNode =
5318         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5319                                 LDBase->getPointerInfo(),
5320                                 LDBase->getAlignment(),
5321                                 false/*isVolatile*/, true/*ReadMem*/,
5322                                 false/*WriteMem*/);
5323
5324     // Make sure the newly-created LOAD is in the same position as LDBase in
5325     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5326     // update uses of LDBase's output chain to use the TokenFactor.
5327     if (LDBase->hasAnyUseOfValue(1)) {
5328       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5329                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5330       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5331       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5332                              SDValue(ResNode.getNode(), 1));
5333     }
5334
5335     return DAG.getBitcast(VT, ResNode);
5336   }
5337   return SDValue();
5338 }
5339
5340 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5341 /// to generate a splat value for the following cases:
5342 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5343 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5344 /// a scalar load, or a constant.
5345 /// The VBROADCAST node is returned when a pattern is found,
5346 /// or SDValue() otherwise.
5347 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5348                                     SelectionDAG &DAG) {
5349   // VBROADCAST requires AVX.
5350   // TODO: Splats could be generated for non-AVX CPUs using SSE
5351   // instructions, but there's less potential gain for only 128-bit vectors.
5352   if (!Subtarget->hasAVX())
5353     return SDValue();
5354
5355   MVT VT = Op.getSimpleValueType();
5356   SDLoc dl(Op);
5357
5358   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5359          "Unsupported vector type for broadcast.");
5360
5361   SDValue Ld;
5362   bool ConstSplatVal;
5363
5364   switch (Op.getOpcode()) {
5365     default:
5366       // Unknown pattern found.
5367       return SDValue();
5368
5369     case ISD::BUILD_VECTOR: {
5370       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5371       BitVector UndefElements;
5372       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5373
5374       // We need a splat of a single value to use broadcast, and it doesn't
5375       // make any sense if the value is only in one element of the vector.
5376       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5377         return SDValue();
5378
5379       Ld = Splat;
5380       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5381                        Ld.getOpcode() == ISD::ConstantFP);
5382
5383       // Make sure that all of the users of a non-constant load are from the
5384       // BUILD_VECTOR node.
5385       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5386         return SDValue();
5387       break;
5388     }
5389
5390     case ISD::VECTOR_SHUFFLE: {
5391       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5392
5393       // Shuffles must have a splat mask where the first element is
5394       // broadcasted.
5395       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5396         return SDValue();
5397
5398       SDValue Sc = Op.getOperand(0);
5399       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5400           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5401
5402         if (!Subtarget->hasInt256())
5403           return SDValue();
5404
5405         // Use the register form of the broadcast instruction available on AVX2.
5406         if (VT.getSizeInBits() >= 256)
5407           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5408         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5409       }
5410
5411       Ld = Sc.getOperand(0);
5412       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5413                        Ld.getOpcode() == ISD::ConstantFP);
5414
5415       // The scalar_to_vector node and the suspected
5416       // load node must have exactly one user.
5417       // Constants may have multiple users.
5418
5419       // AVX-512 has register version of the broadcast
5420       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5421         Ld.getValueType().getSizeInBits() >= 32;
5422       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5423           !hasRegVer))
5424         return SDValue();
5425       break;
5426     }
5427   }
5428
5429   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5430   bool IsGE256 = (VT.getSizeInBits() >= 256);
5431
5432   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5433   // instruction to save 8 or more bytes of constant pool data.
5434   // TODO: If multiple splats are generated to load the same constant,
5435   // it may be detrimental to overall size. There needs to be a way to detect
5436   // that condition to know if this is truly a size win.
5437   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5438
5439   // Handle broadcasting a single constant scalar from the constant pool
5440   // into a vector.
5441   // On Sandybridge (no AVX2), it is still better to load a constant vector
5442   // from the constant pool and not to broadcast it from a scalar.
5443   // But override that restriction when optimizing for size.
5444   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5445   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5446     EVT CVT = Ld.getValueType();
5447     assert(!CVT.isVector() && "Must not broadcast a vector type");
5448
5449     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5450     // For size optimization, also splat v2f64 and v2i64, and for size opt
5451     // with AVX2, also splat i8 and i16.
5452     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5453     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5454         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5455       const Constant *C = nullptr;
5456       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5457         C = CI->getConstantIntValue();
5458       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5459         C = CF->getConstantFPValue();
5460
5461       assert(C && "Invalid constant type");
5462
5463       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5464       SDValue CP =
5465           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5466       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5467       Ld = DAG.getLoad(
5468           CVT, dl, DAG.getEntryNode(), CP,
5469           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5470           false, false, Alignment);
5471
5472       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5473     }
5474   }
5475
5476   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5477
5478   // Handle AVX2 in-register broadcasts.
5479   if (!IsLoad && Subtarget->hasInt256() &&
5480       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5481     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5482
5483   // The scalar source must be a normal load.
5484   if (!IsLoad)
5485     return SDValue();
5486
5487   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5488       (Subtarget->hasVLX() && ScalarSize == 64))
5489     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5490
5491   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5492   // double since there is no vbroadcastsd xmm
5493   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5494     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5495       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5496   }
5497
5498   // Unsupported broadcast.
5499   return SDValue();
5500 }
5501
5502 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5503 /// underlying vector and index.
5504 ///
5505 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5506 /// index.
5507 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5508                                          SDValue ExtIdx) {
5509   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5510   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5511     return Idx;
5512
5513   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5514   // lowered this:
5515   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5516   // to:
5517   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5518   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5519   //                           undef)
5520   //                       Constant<0>)
5521   // In this case the vector is the extract_subvector expression and the index
5522   // is 2, as specified by the shuffle.
5523   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5524   SDValue ShuffleVec = SVOp->getOperand(0);
5525   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5526   assert(ShuffleVecVT.getVectorElementType() ==
5527          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5528
5529   int ShuffleIdx = SVOp->getMaskElt(Idx);
5530   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5531     ExtractedFromVec = ShuffleVec;
5532     return ShuffleIdx;
5533   }
5534   return Idx;
5535 }
5536
5537 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5538   MVT VT = Op.getSimpleValueType();
5539
5540   // Skip if insert_vec_elt is not supported.
5541   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5542   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5543     return SDValue();
5544
5545   SDLoc DL(Op);
5546   unsigned NumElems = Op.getNumOperands();
5547
5548   SDValue VecIn1;
5549   SDValue VecIn2;
5550   SmallVector<unsigned, 4> InsertIndices;
5551   SmallVector<int, 8> Mask(NumElems, -1);
5552
5553   for (unsigned i = 0; i != NumElems; ++i) {
5554     unsigned Opc = Op.getOperand(i).getOpcode();
5555
5556     if (Opc == ISD::UNDEF)
5557       continue;
5558
5559     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5560       // Quit if more than 1 elements need inserting.
5561       if (InsertIndices.size() > 1)
5562         return SDValue();
5563
5564       InsertIndices.push_back(i);
5565       continue;
5566     }
5567
5568     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5569     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5570     // Quit if non-constant index.
5571     if (!isa<ConstantSDNode>(ExtIdx))
5572       return SDValue();
5573     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5574
5575     // Quit if extracted from vector of different type.
5576     if (ExtractedFromVec.getValueType() != VT)
5577       return SDValue();
5578
5579     if (!VecIn1.getNode())
5580       VecIn1 = ExtractedFromVec;
5581     else if (VecIn1 != ExtractedFromVec) {
5582       if (!VecIn2.getNode())
5583         VecIn2 = ExtractedFromVec;
5584       else if (VecIn2 != ExtractedFromVec)
5585         // Quit if more than 2 vectors to shuffle
5586         return SDValue();
5587     }
5588
5589     if (ExtractedFromVec == VecIn1)
5590       Mask[i] = Idx;
5591     else if (ExtractedFromVec == VecIn2)
5592       Mask[i] = Idx + NumElems;
5593   }
5594
5595   if (!VecIn1.getNode())
5596     return SDValue();
5597
5598   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5599   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5600   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5601     unsigned Idx = InsertIndices[i];
5602     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5603                      DAG.getIntPtrConstant(Idx, DL));
5604   }
5605
5606   return NV;
5607 }
5608
5609 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5610   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5611          Op.getScalarValueSizeInBits() == 1 &&
5612          "Can not convert non-constant vector");
5613   uint64_t Immediate = 0;
5614   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5615     SDValue In = Op.getOperand(idx);
5616     if (In.getOpcode() != ISD::UNDEF)
5617       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5618   }
5619   SDLoc dl(Op);
5620   MVT VT =
5621    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5622   return DAG.getConstant(Immediate, dl, VT);
5623 }
5624 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5625 SDValue
5626 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5627
5628   MVT VT = Op.getSimpleValueType();
5629   assert((VT.getVectorElementType() == MVT::i1) &&
5630          "Unexpected type in LowerBUILD_VECTORvXi1!");
5631
5632   SDLoc dl(Op);
5633   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5634     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5635     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5636     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5637   }
5638
5639   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5640     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5641     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5642     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5643   }
5644
5645   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5646     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5647     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5648       return DAG.getBitcast(VT, Imm);
5649     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5650     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5651                         DAG.getIntPtrConstant(0, dl));
5652   }
5653
5654   // Vector has one or more non-const elements
5655   uint64_t Immediate = 0;
5656   SmallVector<unsigned, 16> NonConstIdx;
5657   bool IsSplat = true;
5658   bool HasConstElts = false;
5659   int SplatIdx = -1;
5660   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5661     SDValue In = Op.getOperand(idx);
5662     if (In.getOpcode() == ISD::UNDEF)
5663       continue;
5664     if (!isa<ConstantSDNode>(In))
5665       NonConstIdx.push_back(idx);
5666     else {
5667       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5668       HasConstElts = true;
5669     }
5670     if (SplatIdx == -1)
5671       SplatIdx = idx;
5672     else if (In != Op.getOperand(SplatIdx))
5673       IsSplat = false;
5674   }
5675
5676   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5677   if (IsSplat)
5678     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5679                        DAG.getConstant(1, dl, VT),
5680                        DAG.getConstant(0, dl, VT));
5681
5682   // insert elements one by one
5683   SDValue DstVec;
5684   SDValue Imm;
5685   if (Immediate) {
5686     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5687     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5688   }
5689   else if (HasConstElts)
5690     Imm = DAG.getConstant(0, dl, VT);
5691   else
5692     Imm = DAG.getUNDEF(VT);
5693   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5694     DstVec = DAG.getBitcast(VT, Imm);
5695   else {
5696     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5697     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5698                          DAG.getIntPtrConstant(0, dl));
5699   }
5700
5701   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5702     unsigned InsertIdx = NonConstIdx[i];
5703     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5704                          Op.getOperand(InsertIdx),
5705                          DAG.getIntPtrConstant(InsertIdx, dl));
5706   }
5707   return DstVec;
5708 }
5709
5710 /// \brief Return true if \p N implements a horizontal binop and return the
5711 /// operands for the horizontal binop into V0 and V1.
5712 ///
5713 /// This is a helper function of LowerToHorizontalOp().
5714 /// This function checks that the build_vector \p N in input implements a
5715 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5716 /// operation to match.
5717 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5718 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5719 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5720 /// arithmetic sub.
5721 ///
5722 /// This function only analyzes elements of \p N whose indices are
5723 /// in range [BaseIdx, LastIdx).
5724 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5725                               SelectionDAG &DAG,
5726                               unsigned BaseIdx, unsigned LastIdx,
5727                               SDValue &V0, SDValue &V1) {
5728   EVT VT = N->getValueType(0);
5729
5730   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5731   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5732          "Invalid Vector in input!");
5733
5734   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5735   bool CanFold = true;
5736   unsigned ExpectedVExtractIdx = BaseIdx;
5737   unsigned NumElts = LastIdx - BaseIdx;
5738   V0 = DAG.getUNDEF(VT);
5739   V1 = DAG.getUNDEF(VT);
5740
5741   // Check if N implements a horizontal binop.
5742   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5743     SDValue Op = N->getOperand(i + BaseIdx);
5744
5745     // Skip UNDEFs.
5746     if (Op->getOpcode() == ISD::UNDEF) {
5747       // Update the expected vector extract index.
5748       if (i * 2 == NumElts)
5749         ExpectedVExtractIdx = BaseIdx;
5750       ExpectedVExtractIdx += 2;
5751       continue;
5752     }
5753
5754     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5755
5756     if (!CanFold)
5757       break;
5758
5759     SDValue Op0 = Op.getOperand(0);
5760     SDValue Op1 = Op.getOperand(1);
5761
5762     // Try to match the following pattern:
5763     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5764     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5765         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5766         Op0.getOperand(0) == Op1.getOperand(0) &&
5767         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5768         isa<ConstantSDNode>(Op1.getOperand(1)));
5769     if (!CanFold)
5770       break;
5771
5772     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5773     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5774
5775     if (i * 2 < NumElts) {
5776       if (V0.getOpcode() == ISD::UNDEF) {
5777         V0 = Op0.getOperand(0);
5778         if (V0.getValueType() != VT)
5779           return false;
5780       }
5781     } else {
5782       if (V1.getOpcode() == ISD::UNDEF) {
5783         V1 = Op0.getOperand(0);
5784         if (V1.getValueType() != VT)
5785           return false;
5786       }
5787       if (i * 2 == NumElts)
5788         ExpectedVExtractIdx = BaseIdx;
5789     }
5790
5791     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5792     if (I0 == ExpectedVExtractIdx)
5793       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5794     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5795       // Try to match the following dag sequence:
5796       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5797       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5798     } else
5799       CanFold = false;
5800
5801     ExpectedVExtractIdx += 2;
5802   }
5803
5804   return CanFold;
5805 }
5806
5807 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5808 /// a concat_vector.
5809 ///
5810 /// This is a helper function of LowerToHorizontalOp().
5811 /// This function expects two 256-bit vectors called V0 and V1.
5812 /// At first, each vector is split into two separate 128-bit vectors.
5813 /// Then, the resulting 128-bit vectors are used to implement two
5814 /// horizontal binary operations.
5815 ///
5816 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5817 ///
5818 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5819 /// the two new horizontal binop.
5820 /// When Mode is set, the first horizontal binop dag node would take as input
5821 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5822 /// horizontal binop dag node would take as input the lower 128-bit of V1
5823 /// and the upper 128-bit of V1.
5824 ///   Example:
5825 ///     HADD V0_LO, V0_HI
5826 ///     HADD V1_LO, V1_HI
5827 ///
5828 /// Otherwise, the first horizontal binop dag node takes as input the lower
5829 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5830 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5831 ///   Example:
5832 ///     HADD V0_LO, V1_LO
5833 ///     HADD V0_HI, V1_HI
5834 ///
5835 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5836 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5837 /// the upper 128-bits of the result.
5838 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5839                                      SDLoc DL, SelectionDAG &DAG,
5840                                      unsigned X86Opcode, bool Mode,
5841                                      bool isUndefLO, bool isUndefHI) {
5842   EVT VT = V0.getValueType();
5843   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5844          "Invalid nodes in input!");
5845
5846   unsigned NumElts = VT.getVectorNumElements();
5847   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5848   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5849   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5850   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5851   EVT NewVT = V0_LO.getValueType();
5852
5853   SDValue LO = DAG.getUNDEF(NewVT);
5854   SDValue HI = DAG.getUNDEF(NewVT);
5855
5856   if (Mode) {
5857     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5858     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5859       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5860     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5861       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5862   } else {
5863     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5864     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5865                        V1_LO->getOpcode() != ISD::UNDEF))
5866       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5867
5868     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5869                        V1_HI->getOpcode() != ISD::UNDEF))
5870       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5871   }
5872
5873   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5874 }
5875
5876 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5877 /// node.
5878 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5879                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5880   MVT VT = BV->getSimpleValueType(0);
5881   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5882       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5883     return SDValue();
5884
5885   SDLoc DL(BV);
5886   unsigned NumElts = VT.getVectorNumElements();
5887   SDValue InVec0 = DAG.getUNDEF(VT);
5888   SDValue InVec1 = DAG.getUNDEF(VT);
5889
5890   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5891           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5892
5893   // Odd-numbered elements in the input build vector are obtained from
5894   // adding two integer/float elements.
5895   // Even-numbered elements in the input build vector are obtained from
5896   // subtracting two integer/float elements.
5897   unsigned ExpectedOpcode = ISD::FSUB;
5898   unsigned NextExpectedOpcode = ISD::FADD;
5899   bool AddFound = false;
5900   bool SubFound = false;
5901
5902   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5903     SDValue Op = BV->getOperand(i);
5904
5905     // Skip 'undef' values.
5906     unsigned Opcode = Op.getOpcode();
5907     if (Opcode == ISD::UNDEF) {
5908       std::swap(ExpectedOpcode, NextExpectedOpcode);
5909       continue;
5910     }
5911
5912     // Early exit if we found an unexpected opcode.
5913     if (Opcode != ExpectedOpcode)
5914       return SDValue();
5915
5916     SDValue Op0 = Op.getOperand(0);
5917     SDValue Op1 = Op.getOperand(1);
5918
5919     // Try to match the following pattern:
5920     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5921     // Early exit if we cannot match that sequence.
5922     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5923         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5924         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5925         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5926         Op0.getOperand(1) != Op1.getOperand(1))
5927       return SDValue();
5928
5929     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5930     if (I0 != i)
5931       return SDValue();
5932
5933     // We found a valid add/sub node. Update the information accordingly.
5934     if (i & 1)
5935       AddFound = true;
5936     else
5937       SubFound = true;
5938
5939     // Update InVec0 and InVec1.
5940     if (InVec0.getOpcode() == ISD::UNDEF) {
5941       InVec0 = Op0.getOperand(0);
5942       if (InVec0.getSimpleValueType() != VT)
5943         return SDValue();
5944     }
5945     if (InVec1.getOpcode() == ISD::UNDEF) {
5946       InVec1 = Op1.getOperand(0);
5947       if (InVec1.getSimpleValueType() != VT)
5948         return SDValue();
5949     }
5950
5951     // Make sure that operands in input to each add/sub node always
5952     // come from a same pair of vectors.
5953     if (InVec0 != Op0.getOperand(0)) {
5954       if (ExpectedOpcode == ISD::FSUB)
5955         return SDValue();
5956
5957       // FADD is commutable. Try to commute the operands
5958       // and then test again.
5959       std::swap(Op0, Op1);
5960       if (InVec0 != Op0.getOperand(0))
5961         return SDValue();
5962     }
5963
5964     if (InVec1 != Op1.getOperand(0))
5965       return SDValue();
5966
5967     // Update the pair of expected opcodes.
5968     std::swap(ExpectedOpcode, NextExpectedOpcode);
5969   }
5970
5971   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5972   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5973       InVec1.getOpcode() != ISD::UNDEF)
5974     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5975
5976   return SDValue();
5977 }
5978
5979 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5980 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5981                                    const X86Subtarget *Subtarget,
5982                                    SelectionDAG &DAG) {
5983   MVT VT = BV->getSimpleValueType(0);
5984   unsigned NumElts = VT.getVectorNumElements();
5985   unsigned NumUndefsLO = 0;
5986   unsigned NumUndefsHI = 0;
5987   unsigned Half = NumElts/2;
5988
5989   // Count the number of UNDEF operands in the build_vector in input.
5990   for (unsigned i = 0, e = Half; i != e; ++i)
5991     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5992       NumUndefsLO++;
5993
5994   for (unsigned i = Half, e = NumElts; i != e; ++i)
5995     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5996       NumUndefsHI++;
5997
5998   // Early exit if this is either a build_vector of all UNDEFs or all the
5999   // operands but one are UNDEF.
6000   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6001     return SDValue();
6002
6003   SDLoc DL(BV);
6004   SDValue InVec0, InVec1;
6005   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6006     // Try to match an SSE3 float HADD/HSUB.
6007     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6008       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6009
6010     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6011       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6012   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6013     // Try to match an SSSE3 integer HADD/HSUB.
6014     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6015       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6016
6017     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6018       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6019   }
6020
6021   if (!Subtarget->hasAVX())
6022     return SDValue();
6023
6024   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6025     // Try to match an AVX horizontal add/sub of packed single/double
6026     // precision floating point values from 256-bit vectors.
6027     SDValue InVec2, InVec3;
6028     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6029         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6030         ((InVec0.getOpcode() == ISD::UNDEF ||
6031           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6032         ((InVec1.getOpcode() == ISD::UNDEF ||
6033           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6034       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6035
6036     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6037         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6038         ((InVec0.getOpcode() == ISD::UNDEF ||
6039           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6040         ((InVec1.getOpcode() == ISD::UNDEF ||
6041           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6042       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6043   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6044     // Try to match an AVX2 horizontal add/sub of signed integers.
6045     SDValue InVec2, InVec3;
6046     unsigned X86Opcode;
6047     bool CanFold = true;
6048
6049     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6050         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6051         ((InVec0.getOpcode() == ISD::UNDEF ||
6052           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6053         ((InVec1.getOpcode() == ISD::UNDEF ||
6054           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6055       X86Opcode = X86ISD::HADD;
6056     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6057         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6058         ((InVec0.getOpcode() == ISD::UNDEF ||
6059           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6060         ((InVec1.getOpcode() == ISD::UNDEF ||
6061           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6062       X86Opcode = X86ISD::HSUB;
6063     else
6064       CanFold = false;
6065
6066     if (CanFold) {
6067       // Fold this build_vector into a single horizontal add/sub.
6068       // Do this only if the target has AVX2.
6069       if (Subtarget->hasAVX2())
6070         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6071
6072       // Do not try to expand this build_vector into a pair of horizontal
6073       // add/sub if we can emit a pair of scalar add/sub.
6074       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6075         return SDValue();
6076
6077       // Convert this build_vector into a pair of horizontal binop followed by
6078       // a concat vector.
6079       bool isUndefLO = NumUndefsLO == Half;
6080       bool isUndefHI = NumUndefsHI == Half;
6081       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6082                                    isUndefLO, isUndefHI);
6083     }
6084   }
6085
6086   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6087        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6088     unsigned X86Opcode;
6089     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6090       X86Opcode = X86ISD::HADD;
6091     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6092       X86Opcode = X86ISD::HSUB;
6093     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6094       X86Opcode = X86ISD::FHADD;
6095     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6096       X86Opcode = X86ISD::FHSUB;
6097     else
6098       return SDValue();
6099
6100     // Don't try to expand this build_vector into a pair of horizontal add/sub
6101     // if we can simply emit a pair of scalar add/sub.
6102     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6103       return SDValue();
6104
6105     // Convert this build_vector into two horizontal add/sub followed by
6106     // a concat vector.
6107     bool isUndefLO = NumUndefsLO == Half;
6108     bool isUndefHI = NumUndefsHI == Half;
6109     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6110                                  isUndefLO, isUndefHI);
6111   }
6112
6113   return SDValue();
6114 }
6115
6116 SDValue
6117 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6118   SDLoc dl(Op);
6119
6120   MVT VT = Op.getSimpleValueType();
6121   MVT ExtVT = VT.getVectorElementType();
6122   unsigned NumElems = Op.getNumOperands();
6123
6124   // Generate vectors for predicate vectors.
6125   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6126     return LowerBUILD_VECTORvXi1(Op, DAG);
6127
6128   // Vectors containing all zeros can be matched by pxor and xorps later
6129   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6130     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6131     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6132     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6133       return Op;
6134
6135     return getZeroVector(VT, Subtarget, DAG, dl);
6136   }
6137
6138   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6139   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6140   // vpcmpeqd on 256-bit vectors.
6141   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6142     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6143       return Op;
6144
6145     if (!VT.is512BitVector())
6146       return getOnesVector(VT, Subtarget, DAG, dl);
6147   }
6148
6149   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6150   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6151     return AddSub;
6152   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6153     return HorizontalOp;
6154   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6155     return Broadcast;
6156
6157   unsigned EVTBits = ExtVT.getSizeInBits();
6158
6159   unsigned NumZero  = 0;
6160   unsigned NumNonZero = 0;
6161   unsigned NonZeros = 0;
6162   bool IsAllConstants = true;
6163   SmallSet<SDValue, 8> Values;
6164   for (unsigned i = 0; i < NumElems; ++i) {
6165     SDValue Elt = Op.getOperand(i);
6166     if (Elt.getOpcode() == ISD::UNDEF)
6167       continue;
6168     Values.insert(Elt);
6169     if (Elt.getOpcode() != ISD::Constant &&
6170         Elt.getOpcode() != ISD::ConstantFP)
6171       IsAllConstants = false;
6172     if (X86::isZeroNode(Elt))
6173       NumZero++;
6174     else {
6175       NonZeros |= (1 << i);
6176       NumNonZero++;
6177     }
6178   }
6179
6180   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6181   if (NumNonZero == 0)
6182     return DAG.getUNDEF(VT);
6183
6184   // Special case for single non-zero, non-undef, element.
6185   if (NumNonZero == 1) {
6186     unsigned Idx = countTrailingZeros(NonZeros);
6187     SDValue Item = Op.getOperand(Idx);
6188
6189     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6190     // the value are obviously zero, truncate the value to i32 and do the
6191     // insertion that way.  Only do this if the value is non-constant or if the
6192     // value is a constant being inserted into element 0.  It is cheaper to do
6193     // a constant pool load than it is to do a movd + shuffle.
6194     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6195         (!IsAllConstants || Idx == 0)) {
6196       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6197         // Handle SSE only.
6198         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6199         MVT VecVT = MVT::v4i32;
6200
6201         // Truncate the value (which may itself be a constant) to i32, and
6202         // convert it to a vector with movd (S2V+shuffle to zero extend).
6203         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6204         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6205         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6206                                       Item, Idx * 2, true, Subtarget, DAG));
6207       }
6208     }
6209
6210     // If we have a constant or non-constant insertion into the low element of
6211     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6212     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6213     // depending on what the source datatype is.
6214     if (Idx == 0) {
6215       if (NumZero == 0)
6216         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6217
6218       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6219           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6220         if (VT.is512BitVector()) {
6221           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6222           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6223                              Item, DAG.getIntPtrConstant(0, dl));
6224         }
6225         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6226                "Expected an SSE value type!");
6227         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6228         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6229         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6230       }
6231
6232       // We can't directly insert an i8 or i16 into a vector, so zero extend
6233       // it to i32 first.
6234       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6235         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6236         if (VT.is256BitVector()) {
6237           if (Subtarget->hasAVX()) {
6238             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6239             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6240           } else {
6241             // Without AVX, we need to extend to a 128-bit vector and then
6242             // insert into the 256-bit vector.
6243             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6244             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6245             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6246           }
6247         } else {
6248           assert(VT.is128BitVector() && "Expected an SSE value type!");
6249           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6250           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6251         }
6252         return DAG.getBitcast(VT, Item);
6253       }
6254     }
6255
6256     // Is it a vector logical left shift?
6257     if (NumElems == 2 && Idx == 1 &&
6258         X86::isZeroNode(Op.getOperand(0)) &&
6259         !X86::isZeroNode(Op.getOperand(1))) {
6260       unsigned NumBits = VT.getSizeInBits();
6261       return getVShift(true, VT,
6262                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6263                                    VT, Op.getOperand(1)),
6264                        NumBits/2, DAG, *this, dl);
6265     }
6266
6267     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6268       return SDValue();
6269
6270     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6271     // is a non-constant being inserted into an element other than the low one,
6272     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6273     // movd/movss) to move this into the low element, then shuffle it into
6274     // place.
6275     if (EVTBits == 32) {
6276       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6277       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6278     }
6279   }
6280
6281   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6282   if (Values.size() == 1) {
6283     if (EVTBits == 32) {
6284       // Instead of a shuffle like this:
6285       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6286       // Check if it's possible to issue this instead.
6287       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6288       unsigned Idx = countTrailingZeros(NonZeros);
6289       SDValue Item = Op.getOperand(Idx);
6290       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6291         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6292     }
6293     return SDValue();
6294   }
6295
6296   // A vector full of immediates; various special cases are already
6297   // handled, so this is best done with a single constant-pool load.
6298   if (IsAllConstants)
6299     return SDValue();
6300
6301   // For AVX-length vectors, see if we can use a vector load to get all of the
6302   // elements, otherwise build the individual 128-bit pieces and use
6303   // shuffles to put them in place.
6304   if (VT.is256BitVector() || VT.is512BitVector()) {
6305     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6306
6307     // Check for a build vector of consecutive loads.
6308     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6309       return LD;
6310
6311     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6312
6313     // Build both the lower and upper subvector.
6314     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6315                                 makeArrayRef(&V[0], NumElems/2));
6316     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6317                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6318
6319     // Recreate the wider vector with the lower and upper part.
6320     if (VT.is256BitVector())
6321       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6322     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6323   }
6324
6325   // Let legalizer expand 2-wide build_vectors.
6326   if (EVTBits == 64) {
6327     if (NumNonZero == 1) {
6328       // One half is zero or undef.
6329       unsigned Idx = countTrailingZeros(NonZeros);
6330       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6331                                  Op.getOperand(Idx));
6332       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6333     }
6334     return SDValue();
6335   }
6336
6337   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6338   if (EVTBits == 8 && NumElems == 16)
6339     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6340                                         Subtarget, *this))
6341       return V;
6342
6343   if (EVTBits == 16 && NumElems == 8)
6344     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6345                                       Subtarget, *this))
6346       return V;
6347
6348   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6349   if (EVTBits == 32 && NumElems == 4)
6350     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6351       return V;
6352
6353   // If element VT is == 32 bits, turn it into a number of shuffles.
6354   SmallVector<SDValue, 8> V(NumElems);
6355   if (NumElems == 4 && NumZero > 0) {
6356     for (unsigned i = 0; i < 4; ++i) {
6357       bool isZero = !(NonZeros & (1 << i));
6358       if (isZero)
6359         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6360       else
6361         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6362     }
6363
6364     for (unsigned i = 0; i < 2; ++i) {
6365       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6366         default: break;
6367         case 0:
6368           V[i] = V[i*2];  // Must be a zero vector.
6369           break;
6370         case 1:
6371           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6372           break;
6373         case 2:
6374           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6375           break;
6376         case 3:
6377           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6378           break;
6379       }
6380     }
6381
6382     bool Reverse1 = (NonZeros & 0x3) == 2;
6383     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6384     int MaskVec[] = {
6385       Reverse1 ? 1 : 0,
6386       Reverse1 ? 0 : 1,
6387       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6388       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6389     };
6390     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6391   }
6392
6393   if (Values.size() > 1 && VT.is128BitVector()) {
6394     // Check for a build vector of consecutive loads.
6395     for (unsigned i = 0; i < NumElems; ++i)
6396       V[i] = Op.getOperand(i);
6397
6398     // Check for elements which are consecutive loads.
6399     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6400       return LD;
6401
6402     // Check for a build vector from mostly shuffle plus few inserting.
6403     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6404       return Sh;
6405
6406     // For SSE 4.1, use insertps to put the high elements into the low element.
6407     if (Subtarget->hasSSE41()) {
6408       SDValue Result;
6409       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6410         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6411       else
6412         Result = DAG.getUNDEF(VT);
6413
6414       for (unsigned i = 1; i < NumElems; ++i) {
6415         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6416         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6417                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6418       }
6419       return Result;
6420     }
6421
6422     // Otherwise, expand into a number of unpckl*, start by extending each of
6423     // our (non-undef) elements to the full vector width with the element in the
6424     // bottom slot of the vector (which generates no code for SSE).
6425     for (unsigned i = 0; i < NumElems; ++i) {
6426       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6427         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6428       else
6429         V[i] = DAG.getUNDEF(VT);
6430     }
6431
6432     // Next, we iteratively mix elements, e.g. for v4f32:
6433     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6434     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6435     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6436     unsigned EltStride = NumElems >> 1;
6437     while (EltStride != 0) {
6438       for (unsigned i = 0; i < EltStride; ++i) {
6439         // If V[i+EltStride] is undef and this is the first round of mixing,
6440         // then it is safe to just drop this shuffle: V[i] is already in the
6441         // right place, the one element (since it's the first round) being
6442         // inserted as undef can be dropped.  This isn't safe for successive
6443         // rounds because they will permute elements within both vectors.
6444         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6445             EltStride == NumElems/2)
6446           continue;
6447
6448         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6449       }
6450       EltStride >>= 1;
6451     }
6452     return V[0];
6453   }
6454   return SDValue();
6455 }
6456
6457 // 256-bit AVX can use the vinsertf128 instruction
6458 // to create 256-bit vectors from two other 128-bit ones.
6459 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6460   SDLoc dl(Op);
6461   MVT ResVT = Op.getSimpleValueType();
6462
6463   assert((ResVT.is256BitVector() ||
6464           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6465
6466   SDValue V1 = Op.getOperand(0);
6467   SDValue V2 = Op.getOperand(1);
6468   unsigned NumElems = ResVT.getVectorNumElements();
6469   if (ResVT.is256BitVector())
6470     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6471
6472   if (Op.getNumOperands() == 4) {
6473     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6474                                   ResVT.getVectorNumElements()/2);
6475     SDValue V3 = Op.getOperand(2);
6476     SDValue V4 = Op.getOperand(3);
6477     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6478       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6479   }
6480   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6481 }
6482
6483 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6484                                        const X86Subtarget *Subtarget,
6485                                        SelectionDAG & DAG) {
6486   SDLoc dl(Op);
6487   MVT ResVT = Op.getSimpleValueType();
6488   unsigned NumOfOperands = Op.getNumOperands();
6489
6490   assert(isPowerOf2_32(NumOfOperands) &&
6491          "Unexpected number of operands in CONCAT_VECTORS");
6492
6493   if (NumOfOperands > 2) {
6494     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6495                                   ResVT.getVectorNumElements()/2);
6496     SmallVector<SDValue, 2> Ops;
6497     for (unsigned i = 0; i < NumOfOperands/2; i++)
6498       Ops.push_back(Op.getOperand(i));
6499     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6500     Ops.clear();
6501     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6502       Ops.push_back(Op.getOperand(i));
6503     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6504     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6505   }
6506
6507   SDValue V1 = Op.getOperand(0);
6508   SDValue V2 = Op.getOperand(1);
6509   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6510   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6511
6512   if (IsZeroV1 && IsZeroV2)
6513     return getZeroVector(ResVT, Subtarget, DAG, dl);
6514
6515   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6516   SDValue Undef = DAG.getUNDEF(ResVT);
6517   unsigned NumElems = ResVT.getVectorNumElements();
6518   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6519
6520   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6521   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6522   if (IsZeroV1)
6523     return V2;
6524
6525   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6526   // Zero the upper bits of V1
6527   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6528   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6529   if (IsZeroV2)
6530     return V1;
6531   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6532 }
6533
6534 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6535                                    const X86Subtarget *Subtarget,
6536                                    SelectionDAG &DAG) {
6537   MVT VT = Op.getSimpleValueType();
6538   if (VT.getVectorElementType() == MVT::i1)
6539     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6540
6541   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6542          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6543           Op.getNumOperands() == 4)));
6544
6545   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6546   // from two other 128-bit ones.
6547
6548   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6549   return LowerAVXCONCAT_VECTORS(Op, DAG);
6550 }
6551
6552 //===----------------------------------------------------------------------===//
6553 // Vector shuffle lowering
6554 //
6555 // This is an experimental code path for lowering vector shuffles on x86. It is
6556 // designed to handle arbitrary vector shuffles and blends, gracefully
6557 // degrading performance as necessary. It works hard to recognize idiomatic
6558 // shuffles and lower them to optimal instruction patterns without leaving
6559 // a framework that allows reasonably efficient handling of all vector shuffle
6560 // patterns.
6561 //===----------------------------------------------------------------------===//
6562
6563 /// \brief Tiny helper function to identify a no-op mask.
6564 ///
6565 /// This is a somewhat boring predicate function. It checks whether the mask
6566 /// array input, which is assumed to be a single-input shuffle mask of the kind
6567 /// used by the X86 shuffle instructions (not a fully general
6568 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6569 /// in-place shuffle are 'no-op's.
6570 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6571   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6572     if (Mask[i] != -1 && Mask[i] != i)
6573       return false;
6574   return true;
6575 }
6576
6577 /// \brief Helper function to classify a mask as a single-input mask.
6578 ///
6579 /// This isn't a generic single-input test because in the vector shuffle
6580 /// lowering we canonicalize single inputs to be the first input operand. This
6581 /// means we can more quickly test for a single input by only checking whether
6582 /// an input from the second operand exists. We also assume that the size of
6583 /// mask corresponds to the size of the input vectors which isn't true in the
6584 /// fully general case.
6585 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6586   for (int M : Mask)
6587     if (M >= (int)Mask.size())
6588       return false;
6589   return true;
6590 }
6591
6592 /// \brief Test whether there are elements crossing 128-bit lanes in this
6593 /// shuffle mask.
6594 ///
6595 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6596 /// and we routinely test for these.
6597 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6598   int LaneSize = 128 / VT.getScalarSizeInBits();
6599   int Size = Mask.size();
6600   for (int i = 0; i < Size; ++i)
6601     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6602       return true;
6603   return false;
6604 }
6605
6606 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6607 ///
6608 /// This checks a shuffle mask to see if it is performing the same
6609 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6610 /// that it is also not lane-crossing. It may however involve a blend from the
6611 /// same lane of a second vector.
6612 ///
6613 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6614 /// non-trivial to compute in the face of undef lanes. The representation is
6615 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6616 /// entries from both V1 and V2 inputs to the wider mask.
6617 static bool
6618 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6619                                 SmallVectorImpl<int> &RepeatedMask) {
6620   int LaneSize = 128 / VT.getScalarSizeInBits();
6621   RepeatedMask.resize(LaneSize, -1);
6622   int Size = Mask.size();
6623   for (int i = 0; i < Size; ++i) {
6624     if (Mask[i] < 0)
6625       continue;
6626     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6627       // This entry crosses lanes, so there is no way to model this shuffle.
6628       return false;
6629
6630     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6631     if (RepeatedMask[i % LaneSize] == -1)
6632       // This is the first non-undef entry in this slot of a 128-bit lane.
6633       RepeatedMask[i % LaneSize] =
6634           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6635     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6636       // Found a mismatch with the repeated mask.
6637       return false;
6638   }
6639   return true;
6640 }
6641
6642 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6643 /// arguments.
6644 ///
6645 /// This is a fast way to test a shuffle mask against a fixed pattern:
6646 ///
6647 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6648 ///
6649 /// It returns true if the mask is exactly as wide as the argument list, and
6650 /// each element of the mask is either -1 (signifying undef) or the value given
6651 /// in the argument.
6652 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6653                                 ArrayRef<int> ExpectedMask) {
6654   if (Mask.size() != ExpectedMask.size())
6655     return false;
6656
6657   int Size = Mask.size();
6658
6659   // If the values are build vectors, we can look through them to find
6660   // equivalent inputs that make the shuffles equivalent.
6661   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6662   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6663
6664   for (int i = 0; i < Size; ++i)
6665     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6666       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6667       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6668       if (!MaskBV || !ExpectedBV ||
6669           MaskBV->getOperand(Mask[i] % Size) !=
6670               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6671         return false;
6672     }
6673
6674   return true;
6675 }
6676
6677 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6678 ///
6679 /// This helper function produces an 8-bit shuffle immediate corresponding to
6680 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6681 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6682 /// example.
6683 ///
6684 /// NB: We rely heavily on "undef" masks preserving the input lane.
6685 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6686                                           SelectionDAG &DAG) {
6687   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6688   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6689   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6690   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6691   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6692
6693   unsigned Imm = 0;
6694   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6695   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6696   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6697   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6698   return DAG.getConstant(Imm, DL, MVT::i8);
6699 }
6700
6701 /// \brief Compute whether each element of a shuffle is zeroable.
6702 ///
6703 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6704 /// Either it is an undef element in the shuffle mask, the element of the input
6705 /// referenced is undef, or the element of the input referenced is known to be
6706 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6707 /// as many lanes with this technique as possible to simplify the remaining
6708 /// shuffle.
6709 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6710                                                      SDValue V1, SDValue V2) {
6711   SmallBitVector Zeroable(Mask.size(), false);
6712
6713   while (V1.getOpcode() == ISD::BITCAST)
6714     V1 = V1->getOperand(0);
6715   while (V2.getOpcode() == ISD::BITCAST)
6716     V2 = V2->getOperand(0);
6717
6718   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6719   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6720
6721   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6722     int M = Mask[i];
6723     // Handle the easy cases.
6724     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6725       Zeroable[i] = true;
6726       continue;
6727     }
6728
6729     // If this is an index into a build_vector node (which has the same number
6730     // of elements), dig out the input value and use it.
6731     SDValue V = M < Size ? V1 : V2;
6732     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6733       continue;
6734
6735     SDValue Input = V.getOperand(M % Size);
6736     // The UNDEF opcode check really should be dead code here, but not quite
6737     // worth asserting on (it isn't invalid, just unexpected).
6738     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6739       Zeroable[i] = true;
6740   }
6741
6742   return Zeroable;
6743 }
6744
6745 // X86 has dedicated unpack instructions that can handle specific blend
6746 // operations: UNPCKH and UNPCKL.
6747 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6748                                            SDValue V1, SDValue V2,
6749                                            SelectionDAG &DAG) {
6750   int NumElts = VT.getVectorNumElements();
6751   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6752   SmallVector<int, 8> Unpckl;
6753   SmallVector<int, 8> Unpckh;
6754
6755   for (int i = 0; i < NumElts; ++i) {
6756     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6757     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6758     int HiPos = LoPos + NumEltsInLane / 2;
6759     Unpckl.push_back(LoPos);
6760     Unpckh.push_back(HiPos);
6761   }
6762
6763   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6764     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6765   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6766     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6767
6768   // Commute and try again.
6769   ShuffleVectorSDNode::commuteMask(Unpckl);
6770   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6771     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6772
6773   ShuffleVectorSDNode::commuteMask(Unpckh);
6774   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6775     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6776
6777   return SDValue();
6778 }
6779
6780 /// \brief Try to emit a bitmask instruction for a shuffle.
6781 ///
6782 /// This handles cases where we can model a blend exactly as a bitmask due to
6783 /// one of the inputs being zeroable.
6784 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6785                                            SDValue V2, ArrayRef<int> Mask,
6786                                            SelectionDAG &DAG) {
6787   MVT EltVT = VT.getVectorElementType();
6788   int NumEltBits = EltVT.getSizeInBits();
6789   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6790   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6791   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6792                                     IntEltVT);
6793   if (EltVT.isFloatingPoint()) {
6794     Zero = DAG.getBitcast(EltVT, Zero);
6795     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6796   }
6797   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6798   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6799   SDValue V;
6800   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6801     if (Zeroable[i])
6802       continue;
6803     if (Mask[i] % Size != i)
6804       return SDValue(); // Not a blend.
6805     if (!V)
6806       V = Mask[i] < Size ? V1 : V2;
6807     else if (V != (Mask[i] < Size ? V1 : V2))
6808       return SDValue(); // Can only let one input through the mask.
6809
6810     VMaskOps[i] = AllOnes;
6811   }
6812   if (!V)
6813     return SDValue(); // No non-zeroable elements!
6814
6815   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6816   V = DAG.getNode(VT.isFloatingPoint()
6817                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6818                   DL, VT, V, VMask);
6819   return V;
6820 }
6821
6822 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6823 ///
6824 /// This is used as a fallback approach when first class blend instructions are
6825 /// unavailable. Currently it is only suitable for integer vectors, but could
6826 /// be generalized for floating point vectors if desirable.
6827 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6828                                             SDValue V2, ArrayRef<int> Mask,
6829                                             SelectionDAG &DAG) {
6830   assert(VT.isInteger() && "Only supports integer vector types!");
6831   MVT EltVT = VT.getVectorElementType();
6832   int NumEltBits = EltVT.getSizeInBits();
6833   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6834   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6835                                     EltVT);
6836   SmallVector<SDValue, 16> MaskOps;
6837   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6838     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6839       return SDValue(); // Shuffled input!
6840     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6841   }
6842
6843   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6844   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6845   // We have to cast V2 around.
6846   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6847   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6848                                       DAG.getBitcast(MaskVT, V1Mask),
6849                                       DAG.getBitcast(MaskVT, V2)));
6850   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6851 }
6852
6853 /// \brief Try to emit a blend instruction for a shuffle.
6854 ///
6855 /// This doesn't do any checks for the availability of instructions for blending
6856 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6857 /// be matched in the backend with the type given. What it does check for is
6858 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6859 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6860                                          SDValue V2, ArrayRef<int> Original,
6861                                          const X86Subtarget *Subtarget,
6862                                          SelectionDAG &DAG) {
6863   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6864   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6865   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6866   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6867   bool ForceV1Zero = false, ForceV2Zero = false;
6868
6869   // Attempt to generate the binary blend mask. If an input is zero then
6870   // we can use any lane.
6871   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6872   unsigned BlendMask = 0;
6873   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6874     int M = Mask[i];
6875     if (M < 0)
6876       continue;
6877     if (M == i)
6878       continue;
6879     if (M == i + Size) {
6880       BlendMask |= 1u << i;
6881       continue;
6882     }
6883     if (Zeroable[i]) {
6884       if (V1IsZero) {
6885         ForceV1Zero = true;
6886         Mask[i] = i;
6887         continue;
6888       }
6889       if (V2IsZero) {
6890         ForceV2Zero = true;
6891         BlendMask |= 1u << i;
6892         Mask[i] = i + Size;
6893         continue;
6894       }
6895     }
6896     return SDValue(); // Shuffled input!
6897   }
6898
6899   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
6900   if (ForceV1Zero)
6901     V1 = getZeroVector(VT, Subtarget, DAG, DL);
6902   if (ForceV2Zero)
6903     V2 = getZeroVector(VT, Subtarget, DAG, DL);
6904
6905   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
6906     unsigned ScaledMask = 0;
6907     for (int i = 0; i != Size; ++i)
6908       if (BlendMask & (1u << i))
6909         for (int j = 0; j != Scale; ++j)
6910           ScaledMask |= 1u << (i * Scale + j);
6911     return ScaledMask;
6912   };
6913
6914   switch (VT.SimpleTy) {
6915   case MVT::v2f64:
6916   case MVT::v4f32:
6917   case MVT::v4f64:
6918   case MVT::v8f32:
6919     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6920                        DAG.getConstant(BlendMask, DL, MVT::i8));
6921
6922   case MVT::v4i64:
6923   case MVT::v8i32:
6924     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6925     // FALLTHROUGH
6926   case MVT::v2i64:
6927   case MVT::v4i32:
6928     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6929     // that instruction.
6930     if (Subtarget->hasAVX2()) {
6931       // Scale the blend by the number of 32-bit dwords per element.
6932       int Scale =  VT.getScalarSizeInBits() / 32;
6933       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6934       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6935       V1 = DAG.getBitcast(BlendVT, V1);
6936       V2 = DAG.getBitcast(BlendVT, V2);
6937       return DAG.getBitcast(
6938           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6939                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6940     }
6941     // FALLTHROUGH
6942   case MVT::v8i16: {
6943     // For integer shuffles we need to expand the mask and cast the inputs to
6944     // v8i16s prior to blending.
6945     int Scale = 8 / VT.getVectorNumElements();
6946     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6947     V1 = DAG.getBitcast(MVT::v8i16, V1);
6948     V2 = DAG.getBitcast(MVT::v8i16, V2);
6949     return DAG.getBitcast(VT,
6950                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6951                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6952   }
6953
6954   case MVT::v16i16: {
6955     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6956     SmallVector<int, 8> RepeatedMask;
6957     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6958       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6959       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6960       BlendMask = 0;
6961       for (int i = 0; i < 8; ++i)
6962         if (RepeatedMask[i] >= 16)
6963           BlendMask |= 1u << i;
6964       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6965                          DAG.getConstant(BlendMask, DL, MVT::i8));
6966     }
6967   }
6968     // FALLTHROUGH
6969   case MVT::v16i8:
6970   case MVT::v32i8: {
6971     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
6972            "256-bit byte-blends require AVX2 support!");
6973
6974     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6975     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6976       return Masked;
6977
6978     // Scale the blend by the number of bytes per element.
6979     int Scale = VT.getScalarSizeInBits() / 8;
6980
6981     // This form of blend is always done on bytes. Compute the byte vector
6982     // type.
6983     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6984
6985     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6986     // mix of LLVM's code generator and the x86 backend. We tell the code
6987     // generator that boolean values in the elements of an x86 vector register
6988     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6989     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6990     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6991     // of the element (the remaining are ignored) and 0 in that high bit would
6992     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6993     // the LLVM model for boolean values in vector elements gets the relevant
6994     // bit set, it is set backwards and over constrained relative to x86's
6995     // actual model.
6996     SmallVector<SDValue, 32> VSELECTMask;
6997     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6998       for (int j = 0; j < Scale; ++j)
6999         VSELECTMask.push_back(
7000             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7001                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7002                                           MVT::i8));
7003
7004     V1 = DAG.getBitcast(BlendVT, V1);
7005     V2 = DAG.getBitcast(BlendVT, V2);
7006     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7007                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7008                                                       BlendVT, VSELECTMask),
7009                                           V1, V2));
7010   }
7011
7012   default:
7013     llvm_unreachable("Not a supported integer vector type!");
7014   }
7015 }
7016
7017 /// \brief Try to lower as a blend of elements from two inputs followed by
7018 /// a single-input permutation.
7019 ///
7020 /// This matches the pattern where we can blend elements from two inputs and
7021 /// then reduce the shuffle to a single-input permutation.
7022 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7023                                                    SDValue V2,
7024                                                    ArrayRef<int> Mask,
7025                                                    SelectionDAG &DAG) {
7026   // We build up the blend mask while checking whether a blend is a viable way
7027   // to reduce the shuffle.
7028   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7029   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7030
7031   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7032     if (Mask[i] < 0)
7033       continue;
7034
7035     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7036
7037     if (BlendMask[Mask[i] % Size] == -1)
7038       BlendMask[Mask[i] % Size] = Mask[i];
7039     else if (BlendMask[Mask[i] % Size] != Mask[i])
7040       return SDValue(); // Can't blend in the needed input!
7041
7042     PermuteMask[i] = Mask[i] % Size;
7043   }
7044
7045   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7046   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7047 }
7048
7049 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7050 /// blends and permutes.
7051 ///
7052 /// This matches the extremely common pattern for handling combined
7053 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7054 /// operations. It will try to pick the best arrangement of shuffles and
7055 /// blends.
7056 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7057                                                           SDValue V1,
7058                                                           SDValue V2,
7059                                                           ArrayRef<int> Mask,
7060                                                           SelectionDAG &DAG) {
7061   // Shuffle the input elements into the desired positions in V1 and V2 and
7062   // blend them together.
7063   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7064   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7065   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7066   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7067     if (Mask[i] >= 0 && Mask[i] < Size) {
7068       V1Mask[i] = Mask[i];
7069       BlendMask[i] = i;
7070     } else if (Mask[i] >= Size) {
7071       V2Mask[i] = Mask[i] - Size;
7072       BlendMask[i] = i + Size;
7073     }
7074
7075   // Try to lower with the simpler initial blend strategy unless one of the
7076   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7077   // shuffle may be able to fold with a load or other benefit. However, when
7078   // we'll have to do 2x as many shuffles in order to achieve this, blending
7079   // first is a better strategy.
7080   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7081     if (SDValue BlendPerm =
7082             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7083       return BlendPerm;
7084
7085   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7086   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7087   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7088 }
7089
7090 /// \brief Try to lower a vector shuffle as a byte rotation.
7091 ///
7092 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7093 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7094 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7095 /// try to generically lower a vector shuffle through such an pattern. It
7096 /// does not check for the profitability of lowering either as PALIGNR or
7097 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7098 /// This matches shuffle vectors that look like:
7099 ///
7100 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7101 ///
7102 /// Essentially it concatenates V1 and V2, shifts right by some number of
7103 /// elements, and takes the low elements as the result. Note that while this is
7104 /// specified as a *right shift* because x86 is little-endian, it is a *left
7105 /// rotate* of the vector lanes.
7106 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7107                                               SDValue V2,
7108                                               ArrayRef<int> Mask,
7109                                               const X86Subtarget *Subtarget,
7110                                               SelectionDAG &DAG) {
7111   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7112
7113   int NumElts = Mask.size();
7114   int NumLanes = VT.getSizeInBits() / 128;
7115   int NumLaneElts = NumElts / NumLanes;
7116
7117   // We need to detect various ways of spelling a rotation:
7118   //   [11, 12, 13, 14, 15,  0,  1,  2]
7119   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7120   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7121   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7122   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7123   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7124   int Rotation = 0;
7125   SDValue Lo, Hi;
7126   for (int l = 0; l < NumElts; l += NumLaneElts) {
7127     for (int i = 0; i < NumLaneElts; ++i) {
7128       if (Mask[l + i] == -1)
7129         continue;
7130       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7131
7132       // Get the mod-Size index and lane correct it.
7133       int LaneIdx = (Mask[l + i] % NumElts) - l;
7134       // Make sure it was in this lane.
7135       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7136         return SDValue();
7137
7138       // Determine where a rotated vector would have started.
7139       int StartIdx = i - LaneIdx;
7140       if (StartIdx == 0)
7141         // The identity rotation isn't interesting, stop.
7142         return SDValue();
7143
7144       // If we found the tail of a vector the rotation must be the missing
7145       // front. If we found the head of a vector, it must be how much of the
7146       // head.
7147       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7148
7149       if (Rotation == 0)
7150         Rotation = CandidateRotation;
7151       else if (Rotation != CandidateRotation)
7152         // The rotations don't match, so we can't match this mask.
7153         return SDValue();
7154
7155       // Compute which value this mask is pointing at.
7156       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7157
7158       // Compute which of the two target values this index should be assigned
7159       // to. This reflects whether the high elements are remaining or the low
7160       // elements are remaining.
7161       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7162
7163       // Either set up this value if we've not encountered it before, or check
7164       // that it remains consistent.
7165       if (!TargetV)
7166         TargetV = MaskV;
7167       else if (TargetV != MaskV)
7168         // This may be a rotation, but it pulls from the inputs in some
7169         // unsupported interleaving.
7170         return SDValue();
7171     }
7172   }
7173
7174   // Check that we successfully analyzed the mask, and normalize the results.
7175   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7176   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7177   if (!Lo)
7178     Lo = Hi;
7179   else if (!Hi)
7180     Hi = Lo;
7181
7182   // The actual rotate instruction rotates bytes, so we need to scale the
7183   // rotation based on how many bytes are in the vector lane.
7184   int Scale = 16 / NumLaneElts;
7185
7186   // SSSE3 targets can use the palignr instruction.
7187   if (Subtarget->hasSSSE3()) {
7188     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7189     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7190     Lo = DAG.getBitcast(AlignVT, Lo);
7191     Hi = DAG.getBitcast(AlignVT, Hi);
7192
7193     return DAG.getBitcast(
7194         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7195                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7196   }
7197
7198   assert(VT.is128BitVector() &&
7199          "Rotate-based lowering only supports 128-bit lowering!");
7200   assert(Mask.size() <= 16 &&
7201          "Can shuffle at most 16 bytes in a 128-bit vector!");
7202
7203   // Default SSE2 implementation
7204   int LoByteShift = 16 - Rotation * Scale;
7205   int HiByteShift = Rotation * Scale;
7206
7207   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7208   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7209   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7210
7211   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7212                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7213   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7214                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7215   return DAG.getBitcast(VT,
7216                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7217 }
7218
7219 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7220 ///
7221 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7222 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7223 /// matches elements from one of the input vectors shuffled to the left or
7224 /// right with zeroable elements 'shifted in'. It handles both the strictly
7225 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7226 /// quad word lane.
7227 ///
7228 /// PSHL : (little-endian) left bit shift.
7229 /// [ zz, 0, zz,  2 ]
7230 /// [ -1, 4, zz, -1 ]
7231 /// PSRL : (little-endian) right bit shift.
7232 /// [  1, zz,  3, zz]
7233 /// [ -1, -1,  7, zz]
7234 /// PSLLDQ : (little-endian) left byte shift
7235 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7236 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7237 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7238 /// PSRLDQ : (little-endian) right byte shift
7239 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7240 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7241 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7242 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7243                                          SDValue V2, ArrayRef<int> Mask,
7244                                          SelectionDAG &DAG) {
7245   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7246
7247   int Size = Mask.size();
7248   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7249
7250   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7251     for (int i = 0; i < Size; i += Scale)
7252       for (int j = 0; j < Shift; ++j)
7253         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7254           return false;
7255
7256     return true;
7257   };
7258
7259   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7260     for (int i = 0; i != Size; i += Scale) {
7261       unsigned Pos = Left ? i + Shift : i;
7262       unsigned Low = Left ? i : i + Shift;
7263       unsigned Len = Scale - Shift;
7264       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7265                                       Low + (V == V1 ? 0 : Size)))
7266         return SDValue();
7267     }
7268
7269     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7270     bool ByteShift = ShiftEltBits > 64;
7271     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7272                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7273     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7274
7275     // Normalize the scale for byte shifts to still produce an i64 element
7276     // type.
7277     Scale = ByteShift ? Scale / 2 : Scale;
7278
7279     // We need to round trip through the appropriate type for the shift.
7280     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7281     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7282     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7283            "Illegal integer vector type");
7284     V = DAG.getBitcast(ShiftVT, V);
7285
7286     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7287                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7288     return DAG.getBitcast(VT, V);
7289   };
7290
7291   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7292   // keep doubling the size of the integer elements up to that. We can
7293   // then shift the elements of the integer vector by whole multiples of
7294   // their width within the elements of the larger integer vector. Test each
7295   // multiple to see if we can find a match with the moved element indices
7296   // and that the shifted in elements are all zeroable.
7297   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7298     for (int Shift = 1; Shift != Scale; ++Shift)
7299       for (bool Left : {true, false})
7300         if (CheckZeros(Shift, Scale, Left))
7301           for (SDValue V : {V1, V2})
7302             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7303               return Match;
7304
7305   // no match
7306   return SDValue();
7307 }
7308
7309 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7310 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7311                                            SDValue V2, ArrayRef<int> Mask,
7312                                            SelectionDAG &DAG) {
7313   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7314   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7315
7316   int Size = Mask.size();
7317   int HalfSize = Size / 2;
7318   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7319
7320   // Upper half must be undefined.
7321   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7322     return SDValue();
7323
7324   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7325   // Remainder of lower half result is zero and upper half is all undef.
7326   auto LowerAsEXTRQ = [&]() {
7327     // Determine the extraction length from the part of the
7328     // lower half that isn't zeroable.
7329     int Len = HalfSize;
7330     for (; Len > 0; --Len)
7331       if (!Zeroable[Len - 1])
7332         break;
7333     assert(Len > 0 && "Zeroable shuffle mask");
7334
7335     // Attempt to match first Len sequential elements from the lower half.
7336     SDValue Src;
7337     int Idx = -1;
7338     for (int i = 0; i != Len; ++i) {
7339       int M = Mask[i];
7340       if (M < 0)
7341         continue;
7342       SDValue &V = (M < Size ? V1 : V2);
7343       M = M % Size;
7344
7345       // All mask elements must be in the lower half.
7346       if (M >= HalfSize)
7347         return SDValue();
7348
7349       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7350         Src = V;
7351         Idx = M - i;
7352         continue;
7353       }
7354       return SDValue();
7355     }
7356
7357     if (Idx < 0)
7358       return SDValue();
7359
7360     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7361     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7362     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7363     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7364                        DAG.getConstant(BitLen, DL, MVT::i8),
7365                        DAG.getConstant(BitIdx, DL, MVT::i8));
7366   };
7367
7368   if (SDValue ExtrQ = LowerAsEXTRQ())
7369     return ExtrQ;
7370
7371   // INSERTQ: Extract lowest Len elements from lower half of second source and
7372   // insert over first source, starting at Idx.
7373   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7374   auto LowerAsInsertQ = [&]() {
7375     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7376       SDValue Base;
7377
7378       // Attempt to match first source from mask before insertion point.
7379       if (isUndefInRange(Mask, 0, Idx)) {
7380         /* EMPTY */
7381       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7382         Base = V1;
7383       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7384         Base = V2;
7385       } else {
7386         continue;
7387       }
7388
7389       // Extend the extraction length looking to match both the insertion of
7390       // the second source and the remaining elements of the first.
7391       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7392         SDValue Insert;
7393         int Len = Hi - Idx;
7394
7395         // Match insertion.
7396         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7397           Insert = V1;
7398         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7399           Insert = V2;
7400         } else {
7401           continue;
7402         }
7403
7404         // Match the remaining elements of the lower half.
7405         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7406           /* EMPTY */
7407         } else if ((!Base || (Base == V1)) &&
7408                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7409           Base = V1;
7410         } else if ((!Base || (Base == V2)) &&
7411                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7412                                               Size + Hi)) {
7413           Base = V2;
7414         } else {
7415           continue;
7416         }
7417
7418         // We may not have a base (first source) - this can safely be undefined.
7419         if (!Base)
7420           Base = DAG.getUNDEF(VT);
7421
7422         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7423         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7424         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7425                            DAG.getConstant(BitLen, DL, MVT::i8),
7426                            DAG.getConstant(BitIdx, DL, MVT::i8));
7427       }
7428     }
7429
7430     return SDValue();
7431   };
7432
7433   if (SDValue InsertQ = LowerAsInsertQ())
7434     return InsertQ;
7435
7436   return SDValue();
7437 }
7438
7439 /// \brief Lower a vector shuffle as a zero or any extension.
7440 ///
7441 /// Given a specific number of elements, element bit width, and extension
7442 /// stride, produce either a zero or any extension based on the available
7443 /// features of the subtarget. The extended elements are consecutive and
7444 /// begin and can start from an offseted element index in the input; to
7445 /// avoid excess shuffling the offset must either being in the bottom lane
7446 /// or at the start of a higher lane. All extended elements must be from
7447 /// the same lane.
7448 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7449     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7450     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7451   assert(Scale > 1 && "Need a scale to extend.");
7452   int EltBits = VT.getScalarSizeInBits();
7453   int NumElements = VT.getVectorNumElements();
7454   int NumEltsPerLane = 128 / EltBits;
7455   int OffsetLane = Offset / NumEltsPerLane;
7456   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7457          "Only 8, 16, and 32 bit elements can be extended.");
7458   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7459   assert(0 <= Offset && "Extension offset must be positive.");
7460   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7461          "Extension offset must be in the first lane or start an upper lane.");
7462
7463   // Check that an index is in same lane as the base offset.
7464   auto SafeOffset = [&](int Idx) {
7465     return OffsetLane == (Idx / NumEltsPerLane);
7466   };
7467
7468   // Shift along an input so that the offset base moves to the first element.
7469   auto ShuffleOffset = [&](SDValue V) {
7470     if (!Offset)
7471       return V;
7472
7473     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7474     for (int i = 0; i * Scale < NumElements; ++i) {
7475       int SrcIdx = i + Offset;
7476       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7477     }
7478     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7479   };
7480
7481   // Found a valid zext mask! Try various lowering strategies based on the
7482   // input type and available ISA extensions.
7483   if (Subtarget->hasSSE41()) {
7484     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7485     // PUNPCK will catch this in a later shuffle match.
7486     if (Offset && Scale == 2 && VT.is128BitVector())
7487       return SDValue();
7488     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7489                                  NumElements / Scale);
7490     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7491     return DAG.getBitcast(VT, InputV);
7492   }
7493
7494   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7495
7496   // For any extends we can cheat for larger element sizes and use shuffle
7497   // instructions that can fold with a load and/or copy.
7498   if (AnyExt && EltBits == 32) {
7499     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7500                          -1};
7501     return DAG.getBitcast(
7502         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7503                         DAG.getBitcast(MVT::v4i32, InputV),
7504                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7505   }
7506   if (AnyExt && EltBits == 16 && Scale > 2) {
7507     int PSHUFDMask[4] = {Offset / 2, -1,
7508                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7509     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7510                          DAG.getBitcast(MVT::v4i32, InputV),
7511                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7512     int PSHUFWMask[4] = {1, -1, -1, -1};
7513     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7514     return DAG.getBitcast(
7515         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7516                         DAG.getBitcast(MVT::v8i16, InputV),
7517                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7518   }
7519
7520   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7521   // to 64-bits.
7522   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7523     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7524     assert(VT.is128BitVector() && "Unexpected vector width!");
7525
7526     int LoIdx = Offset * EltBits;
7527     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7528                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7529                                          DAG.getConstant(EltBits, DL, MVT::i8),
7530                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7531
7532     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7533         !SafeOffset(Offset + 1))
7534       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7535
7536     int HiIdx = (Offset + 1) * EltBits;
7537     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7538                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7539                                          DAG.getConstant(EltBits, DL, MVT::i8),
7540                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7541     return DAG.getNode(ISD::BITCAST, DL, VT,
7542                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7543   }
7544
7545   // If this would require more than 2 unpack instructions to expand, use
7546   // pshufb when available. We can only use more than 2 unpack instructions
7547   // when zero extending i8 elements which also makes it easier to use pshufb.
7548   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7549     assert(NumElements == 16 && "Unexpected byte vector width!");
7550     SDValue PSHUFBMask[16];
7551     for (int i = 0; i < 16; ++i) {
7552       int Idx = Offset + (i / Scale);
7553       PSHUFBMask[i] = DAG.getConstant(
7554           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7555     }
7556     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7557     return DAG.getBitcast(VT,
7558                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7559                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7560                                                   MVT::v16i8, PSHUFBMask)));
7561   }
7562
7563   // If we are extending from an offset, ensure we start on a boundary that
7564   // we can unpack from.
7565   int AlignToUnpack = Offset % (NumElements / Scale);
7566   if (AlignToUnpack) {
7567     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7568     for (int i = AlignToUnpack; i < NumElements; ++i)
7569       ShMask[i - AlignToUnpack] = i;
7570     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7571     Offset -= AlignToUnpack;
7572   }
7573
7574   // Otherwise emit a sequence of unpacks.
7575   do {
7576     unsigned UnpackLoHi = X86ISD::UNPCKL;
7577     if (Offset >= (NumElements / 2)) {
7578       UnpackLoHi = X86ISD::UNPCKH;
7579       Offset -= (NumElements / 2);
7580     }
7581
7582     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7583     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7584                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7585     InputV = DAG.getBitcast(InputVT, InputV);
7586     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7587     Scale /= 2;
7588     EltBits *= 2;
7589     NumElements /= 2;
7590   } while (Scale > 1);
7591   return DAG.getBitcast(VT, InputV);
7592 }
7593
7594 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7595 ///
7596 /// This routine will try to do everything in its power to cleverly lower
7597 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7598 /// check for the profitability of this lowering,  it tries to aggressively
7599 /// match this pattern. It will use all of the micro-architectural details it
7600 /// can to emit an efficient lowering. It handles both blends with all-zero
7601 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7602 /// masking out later).
7603 ///
7604 /// The reason we have dedicated lowering for zext-style shuffles is that they
7605 /// are both incredibly common and often quite performance sensitive.
7606 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7607     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7608     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7609   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7610
7611   int Bits = VT.getSizeInBits();
7612   int NumLanes = Bits / 128;
7613   int NumElements = VT.getVectorNumElements();
7614   int NumEltsPerLane = NumElements / NumLanes;
7615   assert(VT.getScalarSizeInBits() <= 32 &&
7616          "Exceeds 32-bit integer zero extension limit");
7617   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7618
7619   // Define a helper function to check a particular ext-scale and lower to it if
7620   // valid.
7621   auto Lower = [&](int Scale) -> SDValue {
7622     SDValue InputV;
7623     bool AnyExt = true;
7624     int Offset = 0;
7625     int Matches = 0;
7626     for (int i = 0; i < NumElements; ++i) {
7627       int M = Mask[i];
7628       if (M == -1)
7629         continue; // Valid anywhere but doesn't tell us anything.
7630       if (i % Scale != 0) {
7631         // Each of the extended elements need to be zeroable.
7632         if (!Zeroable[i])
7633           return SDValue();
7634
7635         // We no longer are in the anyext case.
7636         AnyExt = false;
7637         continue;
7638       }
7639
7640       // Each of the base elements needs to be consecutive indices into the
7641       // same input vector.
7642       SDValue V = M < NumElements ? V1 : V2;
7643       M = M % NumElements;
7644       if (!InputV) {
7645         InputV = V;
7646         Offset = M - (i / Scale);
7647       } else if (InputV != V)
7648         return SDValue(); // Flip-flopping inputs.
7649
7650       // Offset must start in the lowest 128-bit lane or at the start of an
7651       // upper lane.
7652       // FIXME: Is it ever worth allowing a negative base offset?
7653       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7654             (Offset % NumEltsPerLane) == 0))
7655         return SDValue();
7656
7657       // If we are offsetting, all referenced entries must come from the same
7658       // lane.
7659       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7660         return SDValue();
7661
7662       if ((M % NumElements) != (Offset + (i / Scale)))
7663         return SDValue(); // Non-consecutive strided elements.
7664       Matches++;
7665     }
7666
7667     // If we fail to find an input, we have a zero-shuffle which should always
7668     // have already been handled.
7669     // FIXME: Maybe handle this here in case during blending we end up with one?
7670     if (!InputV)
7671       return SDValue();
7672
7673     // If we are offsetting, don't extend if we only match a single input, we
7674     // can always do better by using a basic PSHUF or PUNPCK.
7675     if (Offset != 0 && Matches < 2)
7676       return SDValue();
7677
7678     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7679         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7680   };
7681
7682   // The widest scale possible for extending is to a 64-bit integer.
7683   assert(Bits % 64 == 0 &&
7684          "The number of bits in a vector must be divisible by 64 on x86!");
7685   int NumExtElements = Bits / 64;
7686
7687   // Each iteration, try extending the elements half as much, but into twice as
7688   // many elements.
7689   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7690     assert(NumElements % NumExtElements == 0 &&
7691            "The input vector size must be divisible by the extended size.");
7692     if (SDValue V = Lower(NumElements / NumExtElements))
7693       return V;
7694   }
7695
7696   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7697   if (Bits != 128)
7698     return SDValue();
7699
7700   // Returns one of the source operands if the shuffle can be reduced to a
7701   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7702   auto CanZExtLowHalf = [&]() {
7703     for (int i = NumElements / 2; i != NumElements; ++i)
7704       if (!Zeroable[i])
7705         return SDValue();
7706     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7707       return V1;
7708     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7709       return V2;
7710     return SDValue();
7711   };
7712
7713   if (SDValue V = CanZExtLowHalf()) {
7714     V = DAG.getBitcast(MVT::v2i64, V);
7715     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7716     return DAG.getBitcast(VT, V);
7717   }
7718
7719   // No viable ext lowering found.
7720   return SDValue();
7721 }
7722
7723 /// \brief Try to get a scalar value for a specific element of a vector.
7724 ///
7725 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7726 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7727                                               SelectionDAG &DAG) {
7728   MVT VT = V.getSimpleValueType();
7729   MVT EltVT = VT.getVectorElementType();
7730   while (V.getOpcode() == ISD::BITCAST)
7731     V = V.getOperand(0);
7732   // If the bitcasts shift the element size, we can't extract an equivalent
7733   // element from it.
7734   MVT NewVT = V.getSimpleValueType();
7735   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7736     return SDValue();
7737
7738   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7739       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7740     // Ensure the scalar operand is the same size as the destination.
7741     // FIXME: Add support for scalar truncation where possible.
7742     SDValue S = V.getOperand(Idx);
7743     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7744       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7745   }
7746
7747   return SDValue();
7748 }
7749
7750 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7751 ///
7752 /// This is particularly important because the set of instructions varies
7753 /// significantly based on whether the operand is a load or not.
7754 static bool isShuffleFoldableLoad(SDValue V) {
7755   while (V.getOpcode() == ISD::BITCAST)
7756     V = V.getOperand(0);
7757
7758   return ISD::isNON_EXTLoad(V.getNode());
7759 }
7760
7761 /// \brief Try to lower insertion of a single element into a zero vector.
7762 ///
7763 /// This is a common pattern that we have especially efficient patterns to lower
7764 /// across all subtarget feature sets.
7765 static SDValue lowerVectorShuffleAsElementInsertion(
7766     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7767     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7768   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7769   MVT ExtVT = VT;
7770   MVT EltVT = VT.getVectorElementType();
7771
7772   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7773                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7774                 Mask.begin();
7775   bool IsV1Zeroable = true;
7776   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7777     if (i != V2Index && !Zeroable[i]) {
7778       IsV1Zeroable = false;
7779       break;
7780     }
7781
7782   // Check for a single input from a SCALAR_TO_VECTOR node.
7783   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7784   // all the smarts here sunk into that routine. However, the current
7785   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7786   // vector shuffle lowering is dead.
7787   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7788                                                DAG);
7789   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7790     // We need to zext the scalar if it is smaller than an i32.
7791     V2S = DAG.getBitcast(EltVT, V2S);
7792     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7793       // Using zext to expand a narrow element won't work for non-zero
7794       // insertions.
7795       if (!IsV1Zeroable)
7796         return SDValue();
7797
7798       // Zero-extend directly to i32.
7799       ExtVT = MVT::v4i32;
7800       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7801     }
7802     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7803   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7804              EltVT == MVT::i16) {
7805     // Either not inserting from the low element of the input or the input
7806     // element size is too small to use VZEXT_MOVL to clear the high bits.
7807     return SDValue();
7808   }
7809
7810   if (!IsV1Zeroable) {
7811     // If V1 can't be treated as a zero vector we have fewer options to lower
7812     // this. We can't support integer vectors or non-zero targets cheaply, and
7813     // the V1 elements can't be permuted in any way.
7814     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7815     if (!VT.isFloatingPoint() || V2Index != 0)
7816       return SDValue();
7817     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7818     V1Mask[V2Index] = -1;
7819     if (!isNoopShuffleMask(V1Mask))
7820       return SDValue();
7821     // This is essentially a special case blend operation, but if we have
7822     // general purpose blend operations, they are always faster. Bail and let
7823     // the rest of the lowering handle these as blends.
7824     if (Subtarget->hasSSE41())
7825       return SDValue();
7826
7827     // Otherwise, use MOVSD or MOVSS.
7828     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7829            "Only two types of floating point element types to handle!");
7830     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7831                        ExtVT, V1, V2);
7832   }
7833
7834   // This lowering only works for the low element with floating point vectors.
7835   if (VT.isFloatingPoint() && V2Index != 0)
7836     return SDValue();
7837
7838   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7839   if (ExtVT != VT)
7840     V2 = DAG.getBitcast(VT, V2);
7841
7842   if (V2Index != 0) {
7843     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7844     // the desired position. Otherwise it is more efficient to do a vector
7845     // shift left. We know that we can do a vector shift left because all
7846     // the inputs are zero.
7847     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7848       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7849       V2Shuffle[V2Index] = 0;
7850       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7851     } else {
7852       V2 = DAG.getBitcast(MVT::v2i64, V2);
7853       V2 = DAG.getNode(
7854           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7855           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7856                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7857                               DAG.getDataLayout(), VT)));
7858       V2 = DAG.getBitcast(VT, V2);
7859     }
7860   }
7861   return V2;
7862 }
7863
7864 /// \brief Try to lower broadcast of a single - truncated - integer element,
7865 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
7866 ///
7867 /// This assumes we have AVX2.
7868 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
7869                                                   int BroadcastIdx,
7870                                                   const X86Subtarget *Subtarget,
7871                                                   SelectionDAG &DAG) {
7872   assert(Subtarget->hasAVX2() &&
7873          "We can only lower integer broadcasts with AVX2!");
7874
7875   EVT EltVT = VT.getVectorElementType();
7876   EVT V0VT = V0.getValueType();
7877
7878   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
7879   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
7880
7881   EVT V0EltVT = V0VT.getVectorElementType();
7882   if (!V0EltVT.isInteger())
7883     return SDValue();
7884
7885   const unsigned EltSize = EltVT.getSizeInBits();
7886   const unsigned V0EltSize = V0EltVT.getSizeInBits();
7887
7888   // This is only a truncation if the original element type is larger.
7889   if (V0EltSize <= EltSize)
7890     return SDValue();
7891
7892   assert(((V0EltSize % EltSize) == 0) &&
7893          "Scalar type sizes must all be powers of 2 on x86!");
7894
7895   const unsigned V0Opc = V0.getOpcode();
7896   const unsigned Scale = V0EltSize / EltSize;
7897   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
7898
7899   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
7900       V0Opc != ISD::BUILD_VECTOR)
7901     return SDValue();
7902
7903   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
7904
7905   // If we're extracting non-least-significant bits, shift so we can truncate.
7906   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
7907   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
7908   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
7909   if (const int OffsetIdx = BroadcastIdx % Scale)
7910     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
7911             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
7912
7913   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
7914                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
7915 }
7916
7917 /// \brief Try to lower broadcast of a single element.
7918 ///
7919 /// For convenience, this code also bundles all of the subtarget feature set
7920 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7921 /// a convenient way to factor it out.
7922 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7923                                              ArrayRef<int> Mask,
7924                                              const X86Subtarget *Subtarget,
7925                                              SelectionDAG &DAG) {
7926   if (!Subtarget->hasAVX())
7927     return SDValue();
7928   if (VT.isInteger() && !Subtarget->hasAVX2())
7929     return SDValue();
7930
7931   // Check that the mask is a broadcast.
7932   int BroadcastIdx = -1;
7933   for (int M : Mask)
7934     if (M >= 0 && BroadcastIdx == -1)
7935       BroadcastIdx = M;
7936     else if (M >= 0 && M != BroadcastIdx)
7937       return SDValue();
7938
7939   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7940                                             "a sorted mask where the broadcast "
7941                                             "comes from V1.");
7942
7943   // Go up the chain of (vector) values to find a scalar load that we can
7944   // combine with the broadcast.
7945   for (;;) {
7946     switch (V.getOpcode()) {
7947     case ISD::CONCAT_VECTORS: {
7948       int OperandSize = Mask.size() / V.getNumOperands();
7949       V = V.getOperand(BroadcastIdx / OperandSize);
7950       BroadcastIdx %= OperandSize;
7951       continue;
7952     }
7953
7954     case ISD::INSERT_SUBVECTOR: {
7955       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7956       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7957       if (!ConstantIdx)
7958         break;
7959
7960       int BeginIdx = (int)ConstantIdx->getZExtValue();
7961       int EndIdx =
7962           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
7963       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7964         BroadcastIdx -= BeginIdx;
7965         V = VInner;
7966       } else {
7967         V = VOuter;
7968       }
7969       continue;
7970     }
7971     }
7972     break;
7973   }
7974
7975   // Check if this is a broadcast of a scalar. We special case lowering
7976   // for scalars so that we can more effectively fold with loads.
7977   // First, look through bitcast: if the original value has a larger element
7978   // type than the shuffle, the broadcast element is in essence truncated.
7979   // Make that explicit to ease folding.
7980   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
7981     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
7982             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
7983       return TruncBroadcast;
7984
7985   // Also check the simpler case, where we can directly reuse the scalar.
7986   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7987       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7988     V = V.getOperand(BroadcastIdx);
7989
7990     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7991     // Only AVX2 has register broadcasts.
7992     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7993       return SDValue();
7994   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7995     // We can't broadcast from a vector register without AVX2, and we can only
7996     // broadcast from the zero-element of a vector register.
7997     return SDValue();
7998   }
7999
8000   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8001 }
8002
8003 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8004 // INSERTPS when the V1 elements are already in the correct locations
8005 // because otherwise we can just always use two SHUFPS instructions which
8006 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8007 // perform INSERTPS if a single V1 element is out of place and all V2
8008 // elements are zeroable.
8009 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8010                                             ArrayRef<int> Mask,
8011                                             SelectionDAG &DAG) {
8012   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8013   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8014   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8015   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8016
8017   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8018
8019   unsigned ZMask = 0;
8020   int V1DstIndex = -1;
8021   int V2DstIndex = -1;
8022   bool V1UsedInPlace = false;
8023
8024   for (int i = 0; i < 4; ++i) {
8025     // Synthesize a zero mask from the zeroable elements (includes undefs).
8026     if (Zeroable[i]) {
8027       ZMask |= 1 << i;
8028       continue;
8029     }
8030
8031     // Flag if we use any V1 inputs in place.
8032     if (i == Mask[i]) {
8033       V1UsedInPlace = true;
8034       continue;
8035     }
8036
8037     // We can only insert a single non-zeroable element.
8038     if (V1DstIndex != -1 || V2DstIndex != -1)
8039       return SDValue();
8040
8041     if (Mask[i] < 4) {
8042       // V1 input out of place for insertion.
8043       V1DstIndex = i;
8044     } else {
8045       // V2 input for insertion.
8046       V2DstIndex = i;
8047     }
8048   }
8049
8050   // Don't bother if we have no (non-zeroable) element for insertion.
8051   if (V1DstIndex == -1 && V2DstIndex == -1)
8052     return SDValue();
8053
8054   // Determine element insertion src/dst indices. The src index is from the
8055   // start of the inserted vector, not the start of the concatenated vector.
8056   unsigned V2SrcIndex = 0;
8057   if (V1DstIndex != -1) {
8058     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8059     // and don't use the original V2 at all.
8060     V2SrcIndex = Mask[V1DstIndex];
8061     V2DstIndex = V1DstIndex;
8062     V2 = V1;
8063   } else {
8064     V2SrcIndex = Mask[V2DstIndex] - 4;
8065   }
8066
8067   // If no V1 inputs are used in place, then the result is created only from
8068   // the zero mask and the V2 insertion - so remove V1 dependency.
8069   if (!V1UsedInPlace)
8070     V1 = DAG.getUNDEF(MVT::v4f32);
8071
8072   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8073   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8074
8075   // Insert the V2 element into the desired position.
8076   SDLoc DL(Op);
8077   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8078                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8079 }
8080
8081 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8082 /// UNPCK instruction.
8083 ///
8084 /// This specifically targets cases where we end up with alternating between
8085 /// the two inputs, and so can permute them into something that feeds a single
8086 /// UNPCK instruction. Note that this routine only targets integer vectors
8087 /// because for floating point vectors we have a generalized SHUFPS lowering
8088 /// strategy that handles everything that doesn't *exactly* match an unpack,
8089 /// making this clever lowering unnecessary.
8090 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8091                                                     SDValue V1, SDValue V2,
8092                                                     ArrayRef<int> Mask,
8093                                                     SelectionDAG &DAG) {
8094   assert(!VT.isFloatingPoint() &&
8095          "This routine only supports integer vectors.");
8096   assert(!isSingleInputShuffleMask(Mask) &&
8097          "This routine should only be used when blending two inputs.");
8098   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8099
8100   int Size = Mask.size();
8101
8102   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8103     return M >= 0 && M % Size < Size / 2;
8104   });
8105   int NumHiInputs = std::count_if(
8106       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8107
8108   bool UnpackLo = NumLoInputs >= NumHiInputs;
8109
8110   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8111     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8112     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8113
8114     for (int i = 0; i < Size; ++i) {
8115       if (Mask[i] < 0)
8116         continue;
8117
8118       // Each element of the unpack contains Scale elements from this mask.
8119       int UnpackIdx = i / Scale;
8120
8121       // We only handle the case where V1 feeds the first slots of the unpack.
8122       // We rely on canonicalization to ensure this is the case.
8123       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8124         return SDValue();
8125
8126       // Setup the mask for this input. The indexing is tricky as we have to
8127       // handle the unpack stride.
8128       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8129       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8130           Mask[i] % Size;
8131     }
8132
8133     // If we will have to shuffle both inputs to use the unpack, check whether
8134     // we can just unpack first and shuffle the result. If so, skip this unpack.
8135     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8136         !isNoopShuffleMask(V2Mask))
8137       return SDValue();
8138
8139     // Shuffle the inputs into place.
8140     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8141     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8142
8143     // Cast the inputs to the type we will use to unpack them.
8144     V1 = DAG.getBitcast(UnpackVT, V1);
8145     V2 = DAG.getBitcast(UnpackVT, V2);
8146
8147     // Unpack the inputs and cast the result back to the desired type.
8148     return DAG.getBitcast(
8149         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8150                         UnpackVT, V1, V2));
8151   };
8152
8153   // We try each unpack from the largest to the smallest to try and find one
8154   // that fits this mask.
8155   int OrigNumElements = VT.getVectorNumElements();
8156   int OrigScalarSize = VT.getScalarSizeInBits();
8157   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8158     int Scale = ScalarSize / OrigScalarSize;
8159     int NumElements = OrigNumElements / Scale;
8160     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8161     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8162       return Unpack;
8163   }
8164
8165   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8166   // initial unpack.
8167   if (NumLoInputs == 0 || NumHiInputs == 0) {
8168     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8169            "We have to have *some* inputs!");
8170     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8171
8172     // FIXME: We could consider the total complexity of the permute of each
8173     // possible unpacking. Or at the least we should consider how many
8174     // half-crossings are created.
8175     // FIXME: We could consider commuting the unpacks.
8176
8177     SmallVector<int, 32> PermMask;
8178     PermMask.assign(Size, -1);
8179     for (int i = 0; i < Size; ++i) {
8180       if (Mask[i] < 0)
8181         continue;
8182
8183       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8184
8185       PermMask[i] =
8186           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8187     }
8188     return DAG.getVectorShuffle(
8189         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8190                             DL, VT, V1, V2),
8191         DAG.getUNDEF(VT), PermMask);
8192   }
8193
8194   return SDValue();
8195 }
8196
8197 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8198 ///
8199 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8200 /// support for floating point shuffles but not integer shuffles. These
8201 /// instructions will incur a domain crossing penalty on some chips though so
8202 /// it is better to avoid lowering through this for integer vectors where
8203 /// possible.
8204 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8205                                        const X86Subtarget *Subtarget,
8206                                        SelectionDAG &DAG) {
8207   SDLoc DL(Op);
8208   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8209   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8210   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8211   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8212   ArrayRef<int> Mask = SVOp->getMask();
8213   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8214
8215   if (isSingleInputShuffleMask(Mask)) {
8216     // Use low duplicate instructions for masks that match their pattern.
8217     if (Subtarget->hasSSE3())
8218       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8219         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8220
8221     // Straight shuffle of a single input vector. Simulate this by using the
8222     // single input as both of the "inputs" to this instruction..
8223     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8224
8225     if (Subtarget->hasAVX()) {
8226       // If we have AVX, we can use VPERMILPS which will allow folding a load
8227       // into the shuffle.
8228       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8229                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8230     }
8231
8232     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8233                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8234   }
8235   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8236   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8237
8238   // If we have a single input, insert that into V1 if we can do so cheaply.
8239   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8240     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8241             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8242       return Insertion;
8243     // Try inverting the insertion since for v2 masks it is easy to do and we
8244     // can't reliably sort the mask one way or the other.
8245     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8246                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8247     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8248             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8249       return Insertion;
8250   }
8251
8252   // Try to use one of the special instruction patterns to handle two common
8253   // blend patterns if a zero-blend above didn't work.
8254   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8255       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8256     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8257       // We can either use a special instruction to load over the low double or
8258       // to move just the low double.
8259       return DAG.getNode(
8260           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8261           DL, MVT::v2f64, V2,
8262           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8263
8264   if (Subtarget->hasSSE41())
8265     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8266                                                   Subtarget, DAG))
8267       return Blend;
8268
8269   // Use dedicated unpack instructions for masks that match their pattern.
8270   if (SDValue V =
8271           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8272     return V;
8273
8274   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8275   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8276                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8277 }
8278
8279 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8280 ///
8281 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8282 /// the integer unit to minimize domain crossing penalties. However, for blends
8283 /// it falls back to the floating point shuffle operation with appropriate bit
8284 /// casting.
8285 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8286                                        const X86Subtarget *Subtarget,
8287                                        SelectionDAG &DAG) {
8288   SDLoc DL(Op);
8289   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8290   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8291   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8292   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8293   ArrayRef<int> Mask = SVOp->getMask();
8294   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8295
8296   if (isSingleInputShuffleMask(Mask)) {
8297     // Check for being able to broadcast a single element.
8298     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8299                                                           Mask, Subtarget, DAG))
8300       return Broadcast;
8301
8302     // Straight shuffle of a single input vector. For everything from SSE2
8303     // onward this has a single fast instruction with no scary immediates.
8304     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8305     V1 = DAG.getBitcast(MVT::v4i32, V1);
8306     int WidenedMask[4] = {
8307         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8308         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8309     return DAG.getBitcast(
8310         MVT::v2i64,
8311         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8312                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8313   }
8314   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8315   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8316   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8317   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8318
8319   // If we have a blend of two PACKUS operations an the blend aligns with the
8320   // low and half halves, we can just merge the PACKUS operations. This is
8321   // particularly important as it lets us merge shuffles that this routine itself
8322   // creates.
8323   auto GetPackNode = [](SDValue V) {
8324     while (V.getOpcode() == ISD::BITCAST)
8325       V = V.getOperand(0);
8326
8327     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8328   };
8329   if (SDValue V1Pack = GetPackNode(V1))
8330     if (SDValue V2Pack = GetPackNode(V2))
8331       return DAG.getBitcast(MVT::v2i64,
8332                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8333                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8334                                                      : V1Pack.getOperand(1),
8335                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8336                                                      : V2Pack.getOperand(1)));
8337
8338   // Try to use shift instructions.
8339   if (SDValue Shift =
8340           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8341     return Shift;
8342
8343   // When loading a scalar and then shuffling it into a vector we can often do
8344   // the insertion cheaply.
8345   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8346           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8347     return Insertion;
8348   // Try inverting the insertion since for v2 masks it is easy to do and we
8349   // can't reliably sort the mask one way or the other.
8350   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8351   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8352           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8353     return Insertion;
8354
8355   // We have different paths for blend lowering, but they all must use the
8356   // *exact* same predicate.
8357   bool IsBlendSupported = Subtarget->hasSSE41();
8358   if (IsBlendSupported)
8359     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8360                                                   Subtarget, DAG))
8361       return Blend;
8362
8363   // Use dedicated unpack instructions for masks that match their pattern.
8364   if (SDValue V =
8365           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8366     return V;
8367
8368   // Try to use byte rotation instructions.
8369   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8370   if (Subtarget->hasSSSE3())
8371     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8372             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8373       return Rotate;
8374
8375   // If we have direct support for blends, we should lower by decomposing into
8376   // a permute. That will be faster than the domain cross.
8377   if (IsBlendSupported)
8378     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8379                                                       Mask, DAG);
8380
8381   // We implement this with SHUFPD which is pretty lame because it will likely
8382   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8383   // However, all the alternatives are still more cycles and newer chips don't
8384   // have this problem. It would be really nice if x86 had better shuffles here.
8385   V1 = DAG.getBitcast(MVT::v2f64, V1);
8386   V2 = DAG.getBitcast(MVT::v2f64, V2);
8387   return DAG.getBitcast(MVT::v2i64,
8388                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8389 }
8390
8391 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8392 ///
8393 /// This is used to disable more specialized lowerings when the shufps lowering
8394 /// will happen to be efficient.
8395 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8396   // This routine only handles 128-bit shufps.
8397   assert(Mask.size() == 4 && "Unsupported mask size!");
8398
8399   // To lower with a single SHUFPS we need to have the low half and high half
8400   // each requiring a single input.
8401   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8402     return false;
8403   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8404     return false;
8405
8406   return true;
8407 }
8408
8409 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8410 ///
8411 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8412 /// It makes no assumptions about whether this is the *best* lowering, it simply
8413 /// uses it.
8414 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8415                                             ArrayRef<int> Mask, SDValue V1,
8416                                             SDValue V2, SelectionDAG &DAG) {
8417   SDValue LowV = V1, HighV = V2;
8418   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8419
8420   int NumV2Elements =
8421       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8422
8423   if (NumV2Elements == 1) {
8424     int V2Index =
8425         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8426         Mask.begin();
8427
8428     // Compute the index adjacent to V2Index and in the same half by toggling
8429     // the low bit.
8430     int V2AdjIndex = V2Index ^ 1;
8431
8432     if (Mask[V2AdjIndex] == -1) {
8433       // Handles all the cases where we have a single V2 element and an undef.
8434       // This will only ever happen in the high lanes because we commute the
8435       // vector otherwise.
8436       if (V2Index < 2)
8437         std::swap(LowV, HighV);
8438       NewMask[V2Index] -= 4;
8439     } else {
8440       // Handle the case where the V2 element ends up adjacent to a V1 element.
8441       // To make this work, blend them together as the first step.
8442       int V1Index = V2AdjIndex;
8443       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8444       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8445                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8446
8447       // Now proceed to reconstruct the final blend as we have the necessary
8448       // high or low half formed.
8449       if (V2Index < 2) {
8450         LowV = V2;
8451         HighV = V1;
8452       } else {
8453         HighV = V2;
8454       }
8455       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8456       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8457     }
8458   } else if (NumV2Elements == 2) {
8459     if (Mask[0] < 4 && Mask[1] < 4) {
8460       // Handle the easy case where we have V1 in the low lanes and V2 in the
8461       // high lanes.
8462       NewMask[2] -= 4;
8463       NewMask[3] -= 4;
8464     } else if (Mask[2] < 4 && Mask[3] < 4) {
8465       // We also handle the reversed case because this utility may get called
8466       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8467       // arrange things in the right direction.
8468       NewMask[0] -= 4;
8469       NewMask[1] -= 4;
8470       HighV = V1;
8471       LowV = V2;
8472     } else {
8473       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8474       // trying to place elements directly, just blend them and set up the final
8475       // shuffle to place them.
8476
8477       // The first two blend mask elements are for V1, the second two are for
8478       // V2.
8479       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8480                           Mask[2] < 4 ? Mask[2] : Mask[3],
8481                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8482                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8483       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8484                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8485
8486       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8487       // a blend.
8488       LowV = HighV = V1;
8489       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8490       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8491       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8492       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8493     }
8494   }
8495   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8496                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8497 }
8498
8499 /// \brief Lower 4-lane 32-bit floating point shuffles.
8500 ///
8501 /// Uses instructions exclusively from the floating point unit to minimize
8502 /// domain crossing penalties, as these are sufficient to implement all v4f32
8503 /// shuffles.
8504 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8505                                        const X86Subtarget *Subtarget,
8506                                        SelectionDAG &DAG) {
8507   SDLoc DL(Op);
8508   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8509   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8510   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8511   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8512   ArrayRef<int> Mask = SVOp->getMask();
8513   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8514
8515   int NumV2Elements =
8516       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8517
8518   if (NumV2Elements == 0) {
8519     // Check for being able to broadcast a single element.
8520     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8521                                                           Mask, Subtarget, DAG))
8522       return Broadcast;
8523
8524     // Use even/odd duplicate instructions for masks that match their pattern.
8525     if (Subtarget->hasSSE3()) {
8526       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8527         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8528       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8529         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8530     }
8531
8532     if (Subtarget->hasAVX()) {
8533       // If we have AVX, we can use VPERMILPS which will allow folding a load
8534       // into the shuffle.
8535       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8536                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8537     }
8538
8539     // Otherwise, use a straight shuffle of a single input vector. We pass the
8540     // input vector to both operands to simulate this with a SHUFPS.
8541     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8542                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8543   }
8544
8545   // There are special ways we can lower some single-element blends. However, we
8546   // have custom ways we can lower more complex single-element blends below that
8547   // we defer to if both this and BLENDPS fail to match, so restrict this to
8548   // when the V2 input is targeting element 0 of the mask -- that is the fast
8549   // case here.
8550   if (NumV2Elements == 1 && Mask[0] >= 4)
8551     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8552                                                          Mask, Subtarget, DAG))
8553       return V;
8554
8555   if (Subtarget->hasSSE41()) {
8556     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8557                                                   Subtarget, DAG))
8558       return Blend;
8559
8560     // Use INSERTPS if we can complete the shuffle efficiently.
8561     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8562       return V;
8563
8564     if (!isSingleSHUFPSMask(Mask))
8565       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8566               DL, MVT::v4f32, V1, V2, Mask, DAG))
8567         return BlendPerm;
8568   }
8569
8570   // Use dedicated unpack instructions for masks that match their pattern.
8571   if (SDValue V =
8572           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8573     return V;
8574
8575   // Otherwise fall back to a SHUFPS lowering strategy.
8576   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8577 }
8578
8579 /// \brief Lower 4-lane i32 vector shuffles.
8580 ///
8581 /// We try to handle these with integer-domain shuffles where we can, but for
8582 /// blends we use the floating point domain blend instructions.
8583 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8584                                        const X86Subtarget *Subtarget,
8585                                        SelectionDAG &DAG) {
8586   SDLoc DL(Op);
8587   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8588   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8589   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8590   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8591   ArrayRef<int> Mask = SVOp->getMask();
8592   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8593
8594   // Whenever we can lower this as a zext, that instruction is strictly faster
8595   // than any alternative. It also allows us to fold memory operands into the
8596   // shuffle in many cases.
8597   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8598                                                          Mask, Subtarget, DAG))
8599     return ZExt;
8600
8601   int NumV2Elements =
8602       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8603
8604   if (NumV2Elements == 0) {
8605     // Check for being able to broadcast a single element.
8606     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8607                                                           Mask, Subtarget, DAG))
8608       return Broadcast;
8609
8610     // Straight shuffle of a single input vector. For everything from SSE2
8611     // onward this has a single fast instruction with no scary immediates.
8612     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8613     // but we aren't actually going to use the UNPCK instruction because doing
8614     // so prevents folding a load into this instruction or making a copy.
8615     const int UnpackLoMask[] = {0, 0, 1, 1};
8616     const int UnpackHiMask[] = {2, 2, 3, 3};
8617     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8618       Mask = UnpackLoMask;
8619     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8620       Mask = UnpackHiMask;
8621
8622     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8623                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8624   }
8625
8626   // Try to use shift instructions.
8627   if (SDValue Shift =
8628           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8629     return Shift;
8630
8631   // There are special ways we can lower some single-element blends.
8632   if (NumV2Elements == 1)
8633     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8634                                                          Mask, Subtarget, DAG))
8635       return V;
8636
8637   // We have different paths for blend lowering, but they all must use the
8638   // *exact* same predicate.
8639   bool IsBlendSupported = Subtarget->hasSSE41();
8640   if (IsBlendSupported)
8641     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8642                                                   Subtarget, DAG))
8643       return Blend;
8644
8645   if (SDValue Masked =
8646           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8647     return Masked;
8648
8649   // Use dedicated unpack instructions for masks that match their pattern.
8650   if (SDValue V =
8651           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8652     return V;
8653
8654   // Try to use byte rotation instructions.
8655   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8656   if (Subtarget->hasSSSE3())
8657     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8658             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8659       return Rotate;
8660
8661   // If we have direct support for blends, we should lower by decomposing into
8662   // a permute. That will be faster than the domain cross.
8663   if (IsBlendSupported)
8664     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8665                                                       Mask, DAG);
8666
8667   // Try to lower by permuting the inputs into an unpack instruction.
8668   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8669                                                             V2, Mask, DAG))
8670     return Unpack;
8671
8672   // We implement this with SHUFPS because it can blend from two vectors.
8673   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8674   // up the inputs, bypassing domain shift penalties that we would encur if we
8675   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8676   // relevant.
8677   return DAG.getBitcast(
8678       MVT::v4i32,
8679       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8680                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8681 }
8682
8683 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8684 /// shuffle lowering, and the most complex part.
8685 ///
8686 /// The lowering strategy is to try to form pairs of input lanes which are
8687 /// targeted at the same half of the final vector, and then use a dword shuffle
8688 /// to place them onto the right half, and finally unpack the paired lanes into
8689 /// their final position.
8690 ///
8691 /// The exact breakdown of how to form these dword pairs and align them on the
8692 /// correct sides is really tricky. See the comments within the function for
8693 /// more of the details.
8694 ///
8695 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8696 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8697 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8698 /// vector, form the analogous 128-bit 8-element Mask.
8699 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8700     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8701     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8702   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8703   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8704
8705   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8706   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8707   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8708
8709   SmallVector<int, 4> LoInputs;
8710   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8711                [](int M) { return M >= 0; });
8712   std::sort(LoInputs.begin(), LoInputs.end());
8713   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8714   SmallVector<int, 4> HiInputs;
8715   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8716                [](int M) { return M >= 0; });
8717   std::sort(HiInputs.begin(), HiInputs.end());
8718   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8719   int NumLToL =
8720       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8721   int NumHToL = LoInputs.size() - NumLToL;
8722   int NumLToH =
8723       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8724   int NumHToH = HiInputs.size() - NumLToH;
8725   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8726   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8727   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8728   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8729
8730   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8731   // such inputs we can swap two of the dwords across the half mark and end up
8732   // with <=2 inputs to each half in each half. Once there, we can fall through
8733   // to the generic code below. For example:
8734   //
8735   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8736   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8737   //
8738   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8739   // and an existing 2-into-2 on the other half. In this case we may have to
8740   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8741   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8742   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8743   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8744   // half than the one we target for fixing) will be fixed when we re-enter this
8745   // path. We will also combine away any sequence of PSHUFD instructions that
8746   // result into a single instruction. Here is an example of the tricky case:
8747   //
8748   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8749   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8750   //
8751   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8752   //
8753   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8754   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8755   //
8756   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8757   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8758   //
8759   // The result is fine to be handled by the generic logic.
8760   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8761                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8762                           int AOffset, int BOffset) {
8763     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8764            "Must call this with A having 3 or 1 inputs from the A half.");
8765     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8766            "Must call this with B having 1 or 3 inputs from the B half.");
8767     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8768            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8769
8770     bool ThreeAInputs = AToAInputs.size() == 3;
8771
8772     // Compute the index of dword with only one word among the three inputs in
8773     // a half by taking the sum of the half with three inputs and subtracting
8774     // the sum of the actual three inputs. The difference is the remaining
8775     // slot.
8776     int ADWord, BDWord;
8777     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8778     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8779     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8780     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8781     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8782     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8783     int TripleNonInputIdx =
8784         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8785     TripleDWord = TripleNonInputIdx / 2;
8786
8787     // We use xor with one to compute the adjacent DWord to whichever one the
8788     // OneInput is in.
8789     OneInputDWord = (OneInput / 2) ^ 1;
8790
8791     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8792     // and BToA inputs. If there is also such a problem with the BToB and AToB
8793     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8794     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8795     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8796     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8797       // Compute how many inputs will be flipped by swapping these DWords. We
8798       // need
8799       // to balance this to ensure we don't form a 3-1 shuffle in the other
8800       // half.
8801       int NumFlippedAToBInputs =
8802           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8803           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8804       int NumFlippedBToBInputs =
8805           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8806           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8807       if ((NumFlippedAToBInputs == 1 &&
8808            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8809           (NumFlippedBToBInputs == 1 &&
8810            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8811         // We choose whether to fix the A half or B half based on whether that
8812         // half has zero flipped inputs. At zero, we may not be able to fix it
8813         // with that half. We also bias towards fixing the B half because that
8814         // will more commonly be the high half, and we have to bias one way.
8815         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8816                                                        ArrayRef<int> Inputs) {
8817           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8818           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8819                                          PinnedIdx ^ 1) != Inputs.end();
8820           // Determine whether the free index is in the flipped dword or the
8821           // unflipped dword based on where the pinned index is. We use this bit
8822           // in an xor to conditionally select the adjacent dword.
8823           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8824           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8825                                              FixFreeIdx) != Inputs.end();
8826           if (IsFixIdxInput == IsFixFreeIdxInput)
8827             FixFreeIdx += 1;
8828           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8829                                         FixFreeIdx) != Inputs.end();
8830           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8831                  "We need to be changing the number of flipped inputs!");
8832           int PSHUFHalfMask[] = {0, 1, 2, 3};
8833           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8834           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8835                           MVT::v8i16, V,
8836                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8837
8838           for (int &M : Mask)
8839             if (M != -1 && M == FixIdx)
8840               M = FixFreeIdx;
8841             else if (M != -1 && M == FixFreeIdx)
8842               M = FixIdx;
8843         };
8844         if (NumFlippedBToBInputs != 0) {
8845           int BPinnedIdx =
8846               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8847           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8848         } else {
8849           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8850           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8851           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8852         }
8853       }
8854     }
8855
8856     int PSHUFDMask[] = {0, 1, 2, 3};
8857     PSHUFDMask[ADWord] = BDWord;
8858     PSHUFDMask[BDWord] = ADWord;
8859     V = DAG.getBitcast(
8860         VT,
8861         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8862                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8863
8864     // Adjust the mask to match the new locations of A and B.
8865     for (int &M : Mask)
8866       if (M != -1 && M/2 == ADWord)
8867         M = 2 * BDWord + M % 2;
8868       else if (M != -1 && M/2 == BDWord)
8869         M = 2 * ADWord + M % 2;
8870
8871     // Recurse back into this routine to re-compute state now that this isn't
8872     // a 3 and 1 problem.
8873     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8874                                                      DAG);
8875   };
8876   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8877     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8878   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8879     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8880
8881   // At this point there are at most two inputs to the low and high halves from
8882   // each half. That means the inputs can always be grouped into dwords and
8883   // those dwords can then be moved to the correct half with a dword shuffle.
8884   // We use at most one low and one high word shuffle to collect these paired
8885   // inputs into dwords, and finally a dword shuffle to place them.
8886   int PSHUFLMask[4] = {-1, -1, -1, -1};
8887   int PSHUFHMask[4] = {-1, -1, -1, -1};
8888   int PSHUFDMask[4] = {-1, -1, -1, -1};
8889
8890   // First fix the masks for all the inputs that are staying in their
8891   // original halves. This will then dictate the targets of the cross-half
8892   // shuffles.
8893   auto fixInPlaceInputs =
8894       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8895                     MutableArrayRef<int> SourceHalfMask,
8896                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8897     if (InPlaceInputs.empty())
8898       return;
8899     if (InPlaceInputs.size() == 1) {
8900       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8901           InPlaceInputs[0] - HalfOffset;
8902       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8903       return;
8904     }
8905     if (IncomingInputs.empty()) {
8906       // Just fix all of the in place inputs.
8907       for (int Input : InPlaceInputs) {
8908         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8909         PSHUFDMask[Input / 2] = Input / 2;
8910       }
8911       return;
8912     }
8913
8914     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8915     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8916         InPlaceInputs[0] - HalfOffset;
8917     // Put the second input next to the first so that they are packed into
8918     // a dword. We find the adjacent index by toggling the low bit.
8919     int AdjIndex = InPlaceInputs[0] ^ 1;
8920     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8921     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8922     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8923   };
8924   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8925   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8926
8927   // Now gather the cross-half inputs and place them into a free dword of
8928   // their target half.
8929   // FIXME: This operation could almost certainly be simplified dramatically to
8930   // look more like the 3-1 fixing operation.
8931   auto moveInputsToRightHalf = [&PSHUFDMask](
8932       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8933       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8934       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8935       int DestOffset) {
8936     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8937       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8938     };
8939     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8940                                                int Word) {
8941       int LowWord = Word & ~1;
8942       int HighWord = Word | 1;
8943       return isWordClobbered(SourceHalfMask, LowWord) ||
8944              isWordClobbered(SourceHalfMask, HighWord);
8945     };
8946
8947     if (IncomingInputs.empty())
8948       return;
8949
8950     if (ExistingInputs.empty()) {
8951       // Map any dwords with inputs from them into the right half.
8952       for (int Input : IncomingInputs) {
8953         // If the source half mask maps over the inputs, turn those into
8954         // swaps and use the swapped lane.
8955         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8956           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8957             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8958                 Input - SourceOffset;
8959             // We have to swap the uses in our half mask in one sweep.
8960             for (int &M : HalfMask)
8961               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8962                 M = Input;
8963               else if (M == Input)
8964                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8965           } else {
8966             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8967                        Input - SourceOffset &&
8968                    "Previous placement doesn't match!");
8969           }
8970           // Note that this correctly re-maps both when we do a swap and when
8971           // we observe the other side of the swap above. We rely on that to
8972           // avoid swapping the members of the input list directly.
8973           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8974         }
8975
8976         // Map the input's dword into the correct half.
8977         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8978           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8979         else
8980           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8981                      Input / 2 &&
8982                  "Previous placement doesn't match!");
8983       }
8984
8985       // And just directly shift any other-half mask elements to be same-half
8986       // as we will have mirrored the dword containing the element into the
8987       // same position within that half.
8988       for (int &M : HalfMask)
8989         if (M >= SourceOffset && M < SourceOffset + 4) {
8990           M = M - SourceOffset + DestOffset;
8991           assert(M >= 0 && "This should never wrap below zero!");
8992         }
8993       return;
8994     }
8995
8996     // Ensure we have the input in a viable dword of its current half. This
8997     // is particularly tricky because the original position may be clobbered
8998     // by inputs being moved and *staying* in that half.
8999     if (IncomingInputs.size() == 1) {
9000       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9001         int InputFixed = std::find(std::begin(SourceHalfMask),
9002                                    std::end(SourceHalfMask), -1) -
9003                          std::begin(SourceHalfMask) + SourceOffset;
9004         SourceHalfMask[InputFixed - SourceOffset] =
9005             IncomingInputs[0] - SourceOffset;
9006         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9007                      InputFixed);
9008         IncomingInputs[0] = InputFixed;
9009       }
9010     } else if (IncomingInputs.size() == 2) {
9011       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9012           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9013         // We have two non-adjacent or clobbered inputs we need to extract from
9014         // the source half. To do this, we need to map them into some adjacent
9015         // dword slot in the source mask.
9016         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9017                               IncomingInputs[1] - SourceOffset};
9018
9019         // If there is a free slot in the source half mask adjacent to one of
9020         // the inputs, place the other input in it. We use (Index XOR 1) to
9021         // compute an adjacent index.
9022         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9023             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9024           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9025           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9026           InputsFixed[1] = InputsFixed[0] ^ 1;
9027         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9028                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9029           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9030           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9031           InputsFixed[0] = InputsFixed[1] ^ 1;
9032         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9033                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9034           // The two inputs are in the same DWord but it is clobbered and the
9035           // adjacent DWord isn't used at all. Move both inputs to the free
9036           // slot.
9037           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9038           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9039           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9040           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9041         } else {
9042           // The only way we hit this point is if there is no clobbering
9043           // (because there are no off-half inputs to this half) and there is no
9044           // free slot adjacent to one of the inputs. In this case, we have to
9045           // swap an input with a non-input.
9046           for (int i = 0; i < 4; ++i)
9047             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9048                    "We can't handle any clobbers here!");
9049           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9050                  "Cannot have adjacent inputs here!");
9051
9052           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9053           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9054
9055           // We also have to update the final source mask in this case because
9056           // it may need to undo the above swap.
9057           for (int &M : FinalSourceHalfMask)
9058             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9059               M = InputsFixed[1] + SourceOffset;
9060             else if (M == InputsFixed[1] + SourceOffset)
9061               M = (InputsFixed[0] ^ 1) + SourceOffset;
9062
9063           InputsFixed[1] = InputsFixed[0] ^ 1;
9064         }
9065
9066         // Point everything at the fixed inputs.
9067         for (int &M : HalfMask)
9068           if (M == IncomingInputs[0])
9069             M = InputsFixed[0] + SourceOffset;
9070           else if (M == IncomingInputs[1])
9071             M = InputsFixed[1] + SourceOffset;
9072
9073         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9074         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9075       }
9076     } else {
9077       llvm_unreachable("Unhandled input size!");
9078     }
9079
9080     // Now hoist the DWord down to the right half.
9081     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9082     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9083     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9084     for (int &M : HalfMask)
9085       for (int Input : IncomingInputs)
9086         if (M == Input)
9087           M = FreeDWord * 2 + Input % 2;
9088   };
9089   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9090                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9091   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9092                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9093
9094   // Now enact all the shuffles we've computed to move the inputs into their
9095   // target half.
9096   if (!isNoopShuffleMask(PSHUFLMask))
9097     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9098                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9099   if (!isNoopShuffleMask(PSHUFHMask))
9100     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9101                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9102   if (!isNoopShuffleMask(PSHUFDMask))
9103     V = DAG.getBitcast(
9104         VT,
9105         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9106                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9107
9108   // At this point, each half should contain all its inputs, and we can then
9109   // just shuffle them into their final position.
9110   assert(std::count_if(LoMask.begin(), LoMask.end(),
9111                        [](int M) { return M >= 4; }) == 0 &&
9112          "Failed to lift all the high half inputs to the low mask!");
9113   assert(std::count_if(HiMask.begin(), HiMask.end(),
9114                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9115          "Failed to lift all the low half inputs to the high mask!");
9116
9117   // Do a half shuffle for the low mask.
9118   if (!isNoopShuffleMask(LoMask))
9119     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9120                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9121
9122   // Do a half shuffle with the high mask after shifting its values down.
9123   for (int &M : HiMask)
9124     if (M >= 0)
9125       M -= 4;
9126   if (!isNoopShuffleMask(HiMask))
9127     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9128                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9129
9130   return V;
9131 }
9132
9133 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9134 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9135                                           SDValue V2, ArrayRef<int> Mask,
9136                                           SelectionDAG &DAG, bool &V1InUse,
9137                                           bool &V2InUse) {
9138   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9139   SDValue V1Mask[16];
9140   SDValue V2Mask[16];
9141   V1InUse = false;
9142   V2InUse = false;
9143
9144   int Size = Mask.size();
9145   int Scale = 16 / Size;
9146   for (int i = 0; i < 16; ++i) {
9147     if (Mask[i / Scale] == -1) {
9148       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9149     } else {
9150       const int ZeroMask = 0x80;
9151       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9152                                           : ZeroMask;
9153       int V2Idx = Mask[i / Scale] < Size
9154                       ? ZeroMask
9155                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9156       if (Zeroable[i / Scale])
9157         V1Idx = V2Idx = ZeroMask;
9158       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9159       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9160       V1InUse |= (ZeroMask != V1Idx);
9161       V2InUse |= (ZeroMask != V2Idx);
9162     }
9163   }
9164
9165   if (V1InUse)
9166     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9167                      DAG.getBitcast(MVT::v16i8, V1),
9168                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9169   if (V2InUse)
9170     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9171                      DAG.getBitcast(MVT::v16i8, V2),
9172                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9173
9174   // If we need shuffled inputs from both, blend the two.
9175   SDValue V;
9176   if (V1InUse && V2InUse)
9177     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9178   else
9179     V = V1InUse ? V1 : V2;
9180
9181   // Cast the result back to the correct type.
9182   return DAG.getBitcast(VT, V);
9183 }
9184
9185 /// \brief Generic lowering of 8-lane i16 shuffles.
9186 ///
9187 /// This handles both single-input shuffles and combined shuffle/blends with
9188 /// two inputs. The single input shuffles are immediately delegated to
9189 /// a dedicated lowering routine.
9190 ///
9191 /// The blends are lowered in one of three fundamental ways. If there are few
9192 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9193 /// of the input is significantly cheaper when lowered as an interleaving of
9194 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9195 /// halves of the inputs separately (making them have relatively few inputs)
9196 /// and then concatenate them.
9197 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9198                                        const X86Subtarget *Subtarget,
9199                                        SelectionDAG &DAG) {
9200   SDLoc DL(Op);
9201   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9202   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9203   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9204   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9205   ArrayRef<int> OrigMask = SVOp->getMask();
9206   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9207                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9208   MutableArrayRef<int> Mask(MaskStorage);
9209
9210   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9211
9212   // Whenever we can lower this as a zext, that instruction is strictly faster
9213   // than any alternative.
9214   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9215           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9216     return ZExt;
9217
9218   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9219   (void)isV1;
9220   auto isV2 = [](int M) { return M >= 8; };
9221
9222   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9223
9224   if (NumV2Inputs == 0) {
9225     // Check for being able to broadcast a single element.
9226     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9227                                                           Mask, Subtarget, DAG))
9228       return Broadcast;
9229
9230     // Try to use shift instructions.
9231     if (SDValue Shift =
9232             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9233       return Shift;
9234
9235     // Use dedicated unpack instructions for masks that match their pattern.
9236     if (SDValue V =
9237             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9238       return V;
9239
9240     // Try to use byte rotation instructions.
9241     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9242                                                         Mask, Subtarget, DAG))
9243       return Rotate;
9244
9245     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9246                                                      Subtarget, DAG);
9247   }
9248
9249   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9250          "All single-input shuffles should be canonicalized to be V1-input "
9251          "shuffles.");
9252
9253   // Try to use shift instructions.
9254   if (SDValue Shift =
9255           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9256     return Shift;
9257
9258   // See if we can use SSE4A Extraction / Insertion.
9259   if (Subtarget->hasSSE4A())
9260     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9261       return V;
9262
9263   // There are special ways we can lower some single-element blends.
9264   if (NumV2Inputs == 1)
9265     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9266                                                          Mask, Subtarget, DAG))
9267       return V;
9268
9269   // We have different paths for blend lowering, but they all must use the
9270   // *exact* same predicate.
9271   bool IsBlendSupported = Subtarget->hasSSE41();
9272   if (IsBlendSupported)
9273     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9274                                                   Subtarget, DAG))
9275       return Blend;
9276
9277   if (SDValue Masked =
9278           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9279     return Masked;
9280
9281   // Use dedicated unpack instructions for masks that match their pattern.
9282   if (SDValue V =
9283           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9284     return V;
9285
9286   // Try to use byte rotation instructions.
9287   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9288           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9289     return Rotate;
9290
9291   if (SDValue BitBlend =
9292           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9293     return BitBlend;
9294
9295   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9296                                                             V2, Mask, DAG))
9297     return Unpack;
9298
9299   // If we can't directly blend but can use PSHUFB, that will be better as it
9300   // can both shuffle and set up the inefficient blend.
9301   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9302     bool V1InUse, V2InUse;
9303     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9304                                       V1InUse, V2InUse);
9305   }
9306
9307   // We can always bit-blend if we have to so the fallback strategy is to
9308   // decompose into single-input permutes and blends.
9309   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9310                                                       Mask, DAG);
9311 }
9312
9313 /// \brief Check whether a compaction lowering can be done by dropping even
9314 /// elements and compute how many times even elements must be dropped.
9315 ///
9316 /// This handles shuffles which take every Nth element where N is a power of
9317 /// two. Example shuffle masks:
9318 ///
9319 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9320 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9321 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9322 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9323 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9324 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9325 ///
9326 /// Any of these lanes can of course be undef.
9327 ///
9328 /// This routine only supports N <= 3.
9329 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9330 /// for larger N.
9331 ///
9332 /// \returns N above, or the number of times even elements must be dropped if
9333 /// there is such a number. Otherwise returns zero.
9334 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9335   // Figure out whether we're looping over two inputs or just one.
9336   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9337
9338   // The modulus for the shuffle vector entries is based on whether this is
9339   // a single input or not.
9340   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9341   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9342          "We should only be called with masks with a power-of-2 size!");
9343
9344   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9345
9346   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9347   // and 2^3 simultaneously. This is because we may have ambiguity with
9348   // partially undef inputs.
9349   bool ViableForN[3] = {true, true, true};
9350
9351   for (int i = 0, e = Mask.size(); i < e; ++i) {
9352     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9353     // want.
9354     if (Mask[i] == -1)
9355       continue;
9356
9357     bool IsAnyViable = false;
9358     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9359       if (ViableForN[j]) {
9360         uint64_t N = j + 1;
9361
9362         // The shuffle mask must be equal to (i * 2^N) % M.
9363         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9364           IsAnyViable = true;
9365         else
9366           ViableForN[j] = false;
9367       }
9368     // Early exit if we exhaust the possible powers of two.
9369     if (!IsAnyViable)
9370       break;
9371   }
9372
9373   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9374     if (ViableForN[j])
9375       return j + 1;
9376
9377   // Return 0 as there is no viable power of two.
9378   return 0;
9379 }
9380
9381 /// \brief Generic lowering of v16i8 shuffles.
9382 ///
9383 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9384 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9385 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9386 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9387 /// back together.
9388 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9389                                        const X86Subtarget *Subtarget,
9390                                        SelectionDAG &DAG) {
9391   SDLoc DL(Op);
9392   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9393   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9394   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9395   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9396   ArrayRef<int> Mask = SVOp->getMask();
9397   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9398
9399   // Try to use shift instructions.
9400   if (SDValue Shift =
9401           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9402     return Shift;
9403
9404   // Try to use byte rotation instructions.
9405   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9406           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9407     return Rotate;
9408
9409   // Try to use a zext lowering.
9410   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9411           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9412     return ZExt;
9413
9414   // See if we can use SSE4A Extraction / Insertion.
9415   if (Subtarget->hasSSE4A())
9416     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9417       return V;
9418
9419   int NumV2Elements =
9420       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9421
9422   // For single-input shuffles, there are some nicer lowering tricks we can use.
9423   if (NumV2Elements == 0) {
9424     // Check for being able to broadcast a single element.
9425     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9426                                                           Mask, Subtarget, DAG))
9427       return Broadcast;
9428
9429     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9430     // Notably, this handles splat and partial-splat shuffles more efficiently.
9431     // However, it only makes sense if the pre-duplication shuffle simplifies
9432     // things significantly. Currently, this means we need to be able to
9433     // express the pre-duplication shuffle as an i16 shuffle.
9434     //
9435     // FIXME: We should check for other patterns which can be widened into an
9436     // i16 shuffle as well.
9437     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9438       for (int i = 0; i < 16; i += 2)
9439         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9440           return false;
9441
9442       return true;
9443     };
9444     auto tryToWidenViaDuplication = [&]() -> SDValue {
9445       if (!canWidenViaDuplication(Mask))
9446         return SDValue();
9447       SmallVector<int, 4> LoInputs;
9448       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9449                    [](int M) { return M >= 0 && M < 8; });
9450       std::sort(LoInputs.begin(), LoInputs.end());
9451       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9452                      LoInputs.end());
9453       SmallVector<int, 4> HiInputs;
9454       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9455                    [](int M) { return M >= 8; });
9456       std::sort(HiInputs.begin(), HiInputs.end());
9457       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9458                      HiInputs.end());
9459
9460       bool TargetLo = LoInputs.size() >= HiInputs.size();
9461       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9462       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9463
9464       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9465       SmallDenseMap<int, int, 8> LaneMap;
9466       for (int I : InPlaceInputs) {
9467         PreDupI16Shuffle[I/2] = I/2;
9468         LaneMap[I] = I;
9469       }
9470       int j = TargetLo ? 0 : 4, je = j + 4;
9471       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9472         // Check if j is already a shuffle of this input. This happens when
9473         // there are two adjacent bytes after we move the low one.
9474         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9475           // If we haven't yet mapped the input, search for a slot into which
9476           // we can map it.
9477           while (j < je && PreDupI16Shuffle[j] != -1)
9478             ++j;
9479
9480           if (j == je)
9481             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9482             return SDValue();
9483
9484           // Map this input with the i16 shuffle.
9485           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9486         }
9487
9488         // Update the lane map based on the mapping we ended up with.
9489         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9490       }
9491       V1 = DAG.getBitcast(
9492           MVT::v16i8,
9493           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9494                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9495
9496       // Unpack the bytes to form the i16s that will be shuffled into place.
9497       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9498                        MVT::v16i8, V1, V1);
9499
9500       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9501       for (int i = 0; i < 16; ++i)
9502         if (Mask[i] != -1) {
9503           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9504           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9505           if (PostDupI16Shuffle[i / 2] == -1)
9506             PostDupI16Shuffle[i / 2] = MappedMask;
9507           else
9508             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9509                    "Conflicting entrties in the original shuffle!");
9510         }
9511       return DAG.getBitcast(
9512           MVT::v16i8,
9513           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9514                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9515     };
9516     if (SDValue V = tryToWidenViaDuplication())
9517       return V;
9518   }
9519
9520   if (SDValue Masked =
9521           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9522     return Masked;
9523
9524   // Use dedicated unpack instructions for masks that match their pattern.
9525   if (SDValue V =
9526           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9527     return V;
9528
9529   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9530   // with PSHUFB. It is important to do this before we attempt to generate any
9531   // blends but after all of the single-input lowerings. If the single input
9532   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9533   // want to preserve that and we can DAG combine any longer sequences into
9534   // a PSHUFB in the end. But once we start blending from multiple inputs,
9535   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9536   // and there are *very* few patterns that would actually be faster than the
9537   // PSHUFB approach because of its ability to zero lanes.
9538   //
9539   // FIXME: The only exceptions to the above are blends which are exact
9540   // interleavings with direct instructions supporting them. We currently don't
9541   // handle those well here.
9542   if (Subtarget->hasSSSE3()) {
9543     bool V1InUse = false;
9544     bool V2InUse = false;
9545
9546     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9547                                                 DAG, V1InUse, V2InUse);
9548
9549     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9550     // do so. This avoids using them to handle blends-with-zero which is
9551     // important as a single pshufb is significantly faster for that.
9552     if (V1InUse && V2InUse) {
9553       if (Subtarget->hasSSE41())
9554         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9555                                                       Mask, Subtarget, DAG))
9556           return Blend;
9557
9558       // We can use an unpack to do the blending rather than an or in some
9559       // cases. Even though the or may be (very minorly) more efficient, we
9560       // preference this lowering because there are common cases where part of
9561       // the complexity of the shuffles goes away when we do the final blend as
9562       // an unpack.
9563       // FIXME: It might be worth trying to detect if the unpack-feeding
9564       // shuffles will both be pshufb, in which case we shouldn't bother with
9565       // this.
9566       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9567               DL, MVT::v16i8, V1, V2, Mask, DAG))
9568         return Unpack;
9569     }
9570
9571     return PSHUFB;
9572   }
9573
9574   // There are special ways we can lower some single-element blends.
9575   if (NumV2Elements == 1)
9576     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9577                                                          Mask, Subtarget, DAG))
9578       return V;
9579
9580   if (SDValue BitBlend =
9581           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9582     return BitBlend;
9583
9584   // Check whether a compaction lowering can be done. This handles shuffles
9585   // which take every Nth element for some even N. See the helper function for
9586   // details.
9587   //
9588   // We special case these as they can be particularly efficiently handled with
9589   // the PACKUSB instruction on x86 and they show up in common patterns of
9590   // rearranging bytes to truncate wide elements.
9591   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9592     // NumEvenDrops is the power of two stride of the elements. Another way of
9593     // thinking about it is that we need to drop the even elements this many
9594     // times to get the original input.
9595     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9596
9597     // First we need to zero all the dropped bytes.
9598     assert(NumEvenDrops <= 3 &&
9599            "No support for dropping even elements more than 3 times.");
9600     // We use the mask type to pick which bytes are preserved based on how many
9601     // elements are dropped.
9602     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9603     SDValue ByteClearMask = DAG.getBitcast(
9604         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9605     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9606     if (!IsSingleInput)
9607       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9608
9609     // Now pack things back together.
9610     V1 = DAG.getBitcast(MVT::v8i16, V1);
9611     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9612     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9613     for (int i = 1; i < NumEvenDrops; ++i) {
9614       Result = DAG.getBitcast(MVT::v8i16, Result);
9615       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9616     }
9617
9618     return Result;
9619   }
9620
9621   // Handle multi-input cases by blending single-input shuffles.
9622   if (NumV2Elements > 0)
9623     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9624                                                       Mask, DAG);
9625
9626   // The fallback path for single-input shuffles widens this into two v8i16
9627   // vectors with unpacks, shuffles those, and then pulls them back together
9628   // with a pack.
9629   SDValue V = V1;
9630
9631   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9632   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9633   for (int i = 0; i < 16; ++i)
9634     if (Mask[i] >= 0)
9635       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9636
9637   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9638
9639   SDValue VLoHalf, VHiHalf;
9640   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9641   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9642   // i16s.
9643   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9644                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9645       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9646                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9647     // Use a mask to drop the high bytes.
9648     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9649     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9650                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9651
9652     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9653     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9654
9655     // Squash the masks to point directly into VLoHalf.
9656     for (int &M : LoBlendMask)
9657       if (M >= 0)
9658         M /= 2;
9659     for (int &M : HiBlendMask)
9660       if (M >= 0)
9661         M /= 2;
9662   } else {
9663     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9664     // VHiHalf so that we can blend them as i16s.
9665     VLoHalf = DAG.getBitcast(
9666         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9667     VHiHalf = DAG.getBitcast(
9668         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9669   }
9670
9671   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9672   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9673
9674   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9675 }
9676
9677 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9678 ///
9679 /// This routine breaks down the specific type of 128-bit shuffle and
9680 /// dispatches to the lowering routines accordingly.
9681 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9682                                         MVT VT, const X86Subtarget *Subtarget,
9683                                         SelectionDAG &DAG) {
9684   switch (VT.SimpleTy) {
9685   case MVT::v2i64:
9686     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9687   case MVT::v2f64:
9688     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9689   case MVT::v4i32:
9690     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9691   case MVT::v4f32:
9692     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9693   case MVT::v8i16:
9694     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9695   case MVT::v16i8:
9696     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9697
9698   default:
9699     llvm_unreachable("Unimplemented!");
9700   }
9701 }
9702
9703 /// \brief Helper function to test whether a shuffle mask could be
9704 /// simplified by widening the elements being shuffled.
9705 ///
9706 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9707 /// leaves it in an unspecified state.
9708 ///
9709 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9710 /// shuffle masks. The latter have the special property of a '-2' representing
9711 /// a zero-ed lane of a vector.
9712 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9713                                     SmallVectorImpl<int> &WidenedMask) {
9714   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9715     // If both elements are undef, its trivial.
9716     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9717       WidenedMask.push_back(SM_SentinelUndef);
9718       continue;
9719     }
9720
9721     // Check for an undef mask and a mask value properly aligned to fit with
9722     // a pair of values. If we find such a case, use the non-undef mask's value.
9723     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9724       WidenedMask.push_back(Mask[i + 1] / 2);
9725       continue;
9726     }
9727     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9728       WidenedMask.push_back(Mask[i] / 2);
9729       continue;
9730     }
9731
9732     // When zeroing, we need to spread the zeroing across both lanes to widen.
9733     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9734       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9735           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9736         WidenedMask.push_back(SM_SentinelZero);
9737         continue;
9738       }
9739       return false;
9740     }
9741
9742     // Finally check if the two mask values are adjacent and aligned with
9743     // a pair.
9744     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9745       WidenedMask.push_back(Mask[i] / 2);
9746       continue;
9747     }
9748
9749     // Otherwise we can't safely widen the elements used in this shuffle.
9750     return false;
9751   }
9752   assert(WidenedMask.size() == Mask.size() / 2 &&
9753          "Incorrect size of mask after widening the elements!");
9754
9755   return true;
9756 }
9757
9758 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9759 ///
9760 /// This routine just extracts two subvectors, shuffles them independently, and
9761 /// then concatenates them back together. This should work effectively with all
9762 /// AVX vector shuffle types.
9763 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9764                                           SDValue V2, ArrayRef<int> Mask,
9765                                           SelectionDAG &DAG) {
9766   assert(VT.getSizeInBits() >= 256 &&
9767          "Only for 256-bit or wider vector shuffles!");
9768   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9769   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9770
9771   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9772   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9773
9774   int NumElements = VT.getVectorNumElements();
9775   int SplitNumElements = NumElements / 2;
9776   MVT ScalarVT = VT.getVectorElementType();
9777   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9778
9779   // Rather than splitting build-vectors, just build two narrower build
9780   // vectors. This helps shuffling with splats and zeros.
9781   auto SplitVector = [&](SDValue V) {
9782     while (V.getOpcode() == ISD::BITCAST)
9783       V = V->getOperand(0);
9784
9785     MVT OrigVT = V.getSimpleValueType();
9786     int OrigNumElements = OrigVT.getVectorNumElements();
9787     int OrigSplitNumElements = OrigNumElements / 2;
9788     MVT OrigScalarVT = OrigVT.getVectorElementType();
9789     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9790
9791     SDValue LoV, HiV;
9792
9793     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9794     if (!BV) {
9795       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9796                         DAG.getIntPtrConstant(0, DL));
9797       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9798                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9799     } else {
9800
9801       SmallVector<SDValue, 16> LoOps, HiOps;
9802       for (int i = 0; i < OrigSplitNumElements; ++i) {
9803         LoOps.push_back(BV->getOperand(i));
9804         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9805       }
9806       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9807       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9808     }
9809     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9810                           DAG.getBitcast(SplitVT, HiV));
9811   };
9812
9813   SDValue LoV1, HiV1, LoV2, HiV2;
9814   std::tie(LoV1, HiV1) = SplitVector(V1);
9815   std::tie(LoV2, HiV2) = SplitVector(V2);
9816
9817   // Now create two 4-way blends of these half-width vectors.
9818   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9819     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9820     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9821     for (int i = 0; i < SplitNumElements; ++i) {
9822       int M = HalfMask[i];
9823       if (M >= NumElements) {
9824         if (M >= NumElements + SplitNumElements)
9825           UseHiV2 = true;
9826         else
9827           UseLoV2 = true;
9828         V2BlendMask.push_back(M - NumElements);
9829         V1BlendMask.push_back(-1);
9830         BlendMask.push_back(SplitNumElements + i);
9831       } else if (M >= 0) {
9832         if (M >= SplitNumElements)
9833           UseHiV1 = true;
9834         else
9835           UseLoV1 = true;
9836         V2BlendMask.push_back(-1);
9837         V1BlendMask.push_back(M);
9838         BlendMask.push_back(i);
9839       } else {
9840         V2BlendMask.push_back(-1);
9841         V1BlendMask.push_back(-1);
9842         BlendMask.push_back(-1);
9843       }
9844     }
9845
9846     // Because the lowering happens after all combining takes place, we need to
9847     // manually combine these blend masks as much as possible so that we create
9848     // a minimal number of high-level vector shuffle nodes.
9849
9850     // First try just blending the halves of V1 or V2.
9851     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9852       return DAG.getUNDEF(SplitVT);
9853     if (!UseLoV2 && !UseHiV2)
9854       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9855     if (!UseLoV1 && !UseHiV1)
9856       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9857
9858     SDValue V1Blend, V2Blend;
9859     if (UseLoV1 && UseHiV1) {
9860       V1Blend =
9861         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9862     } else {
9863       // We only use half of V1 so map the usage down into the final blend mask.
9864       V1Blend = UseLoV1 ? LoV1 : HiV1;
9865       for (int i = 0; i < SplitNumElements; ++i)
9866         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9867           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9868     }
9869     if (UseLoV2 && UseHiV2) {
9870       V2Blend =
9871         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9872     } else {
9873       // We only use half of V2 so map the usage down into the final blend mask.
9874       V2Blend = UseLoV2 ? LoV2 : HiV2;
9875       for (int i = 0; i < SplitNumElements; ++i)
9876         if (BlendMask[i] >= SplitNumElements)
9877           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9878     }
9879     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9880   };
9881   SDValue Lo = HalfBlend(LoMask);
9882   SDValue Hi = HalfBlend(HiMask);
9883   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9884 }
9885
9886 /// \brief Either split a vector in halves or decompose the shuffles and the
9887 /// blend.
9888 ///
9889 /// This is provided as a good fallback for many lowerings of non-single-input
9890 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9891 /// between splitting the shuffle into 128-bit components and stitching those
9892 /// back together vs. extracting the single-input shuffles and blending those
9893 /// results.
9894 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9895                                                 SDValue V2, ArrayRef<int> Mask,
9896                                                 SelectionDAG &DAG) {
9897   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9898                                             "lower single-input shuffles as it "
9899                                             "could then recurse on itself.");
9900   int Size = Mask.size();
9901
9902   // If this can be modeled as a broadcast of two elements followed by a blend,
9903   // prefer that lowering. This is especially important because broadcasts can
9904   // often fold with memory operands.
9905   auto DoBothBroadcast = [&] {
9906     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9907     for (int M : Mask)
9908       if (M >= Size) {
9909         if (V2BroadcastIdx == -1)
9910           V2BroadcastIdx = M - Size;
9911         else if (M - Size != V2BroadcastIdx)
9912           return false;
9913       } else if (M >= 0) {
9914         if (V1BroadcastIdx == -1)
9915           V1BroadcastIdx = M;
9916         else if (M != V1BroadcastIdx)
9917           return false;
9918       }
9919     return true;
9920   };
9921   if (DoBothBroadcast())
9922     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9923                                                       DAG);
9924
9925   // If the inputs all stem from a single 128-bit lane of each input, then we
9926   // split them rather than blending because the split will decompose to
9927   // unusually few instructions.
9928   int LaneCount = VT.getSizeInBits() / 128;
9929   int LaneSize = Size / LaneCount;
9930   SmallBitVector LaneInputs[2];
9931   LaneInputs[0].resize(LaneCount, false);
9932   LaneInputs[1].resize(LaneCount, false);
9933   for (int i = 0; i < Size; ++i)
9934     if (Mask[i] >= 0)
9935       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9936   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9937     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9938
9939   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9940   // that the decomposed single-input shuffles don't end up here.
9941   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9942 }
9943
9944 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9945 /// a permutation and blend of those lanes.
9946 ///
9947 /// This essentially blends the out-of-lane inputs to each lane into the lane
9948 /// from a permuted copy of the vector. This lowering strategy results in four
9949 /// instructions in the worst case for a single-input cross lane shuffle which
9950 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9951 /// of. Special cases for each particular shuffle pattern should be handled
9952 /// prior to trying this lowering.
9953 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9954                                                        SDValue V1, SDValue V2,
9955                                                        ArrayRef<int> Mask,
9956                                                        SelectionDAG &DAG) {
9957   // FIXME: This should probably be generalized for 512-bit vectors as well.
9958   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
9959   int LaneSize = Mask.size() / 2;
9960
9961   // If there are only inputs from one 128-bit lane, splitting will in fact be
9962   // less expensive. The flags track whether the given lane contains an element
9963   // that crosses to another lane.
9964   bool LaneCrossing[2] = {false, false};
9965   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9966     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9967       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9968   if (!LaneCrossing[0] || !LaneCrossing[1])
9969     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9970
9971   if (isSingleInputShuffleMask(Mask)) {
9972     SmallVector<int, 32> FlippedBlendMask;
9973     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9974       FlippedBlendMask.push_back(
9975           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9976                                   ? Mask[i]
9977                                   : Mask[i] % LaneSize +
9978                                         (i / LaneSize) * LaneSize + Size));
9979
9980     // Flip the vector, and blend the results which should now be in-lane. The
9981     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9982     // 5 for the high source. The value 3 selects the high half of source 2 and
9983     // the value 2 selects the low half of source 2. We only use source 2 to
9984     // allow folding it into a memory operand.
9985     unsigned PERMMask = 3 | 2 << 4;
9986     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9987                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9988     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9989   }
9990
9991   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9992   // will be handled by the above logic and a blend of the results, much like
9993   // other patterns in AVX.
9994   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9995 }
9996
9997 /// \brief Handle lowering 2-lane 128-bit shuffles.
9998 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9999                                         SDValue V2, ArrayRef<int> Mask,
10000                                         const X86Subtarget *Subtarget,
10001                                         SelectionDAG &DAG) {
10002   // TODO: If minimizing size and one of the inputs is a zero vector and the
10003   // the zero vector has only one use, we could use a VPERM2X128 to save the
10004   // instruction bytes needed to explicitly generate the zero vector.
10005
10006   // Blends are faster and handle all the non-lane-crossing cases.
10007   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10008                                                 Subtarget, DAG))
10009     return Blend;
10010
10011   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10012   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10013
10014   // If either input operand is a zero vector, use VPERM2X128 because its mask
10015   // allows us to replace the zero input with an implicit zero.
10016   if (!IsV1Zero && !IsV2Zero) {
10017     // Check for patterns which can be matched with a single insert of a 128-bit
10018     // subvector.
10019     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10020     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10021       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10022                                    VT.getVectorNumElements() / 2);
10023       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10024                                 DAG.getIntPtrConstant(0, DL));
10025       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10026                                 OnlyUsesV1 ? V1 : V2,
10027                                 DAG.getIntPtrConstant(0, DL));
10028       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10029     }
10030   }
10031
10032   // Otherwise form a 128-bit permutation. After accounting for undefs,
10033   // convert the 64-bit shuffle mask selection values into 128-bit
10034   // selection bits by dividing the indexes by 2 and shifting into positions
10035   // defined by a vperm2*128 instruction's immediate control byte.
10036
10037   // The immediate permute control byte looks like this:
10038   //    [1:0] - select 128 bits from sources for low half of destination
10039   //    [2]   - ignore
10040   //    [3]   - zero low half of destination
10041   //    [5:4] - select 128 bits from sources for high half of destination
10042   //    [6]   - ignore
10043   //    [7]   - zero high half of destination
10044
10045   int MaskLO = Mask[0];
10046   if (MaskLO == SM_SentinelUndef)
10047     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10048
10049   int MaskHI = Mask[2];
10050   if (MaskHI == SM_SentinelUndef)
10051     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10052
10053   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10054
10055   // If either input is a zero vector, replace it with an undef input.
10056   // Shuffle mask values <  4 are selecting elements of V1.
10057   // Shuffle mask values >= 4 are selecting elements of V2.
10058   // Adjust each half of the permute mask by clearing the half that was
10059   // selecting the zero vector and setting the zero mask bit.
10060   if (IsV1Zero) {
10061     V1 = DAG.getUNDEF(VT);
10062     if (MaskLO < 4)
10063       PermMask = (PermMask & 0xf0) | 0x08;
10064     if (MaskHI < 4)
10065       PermMask = (PermMask & 0x0f) | 0x80;
10066   }
10067   if (IsV2Zero) {
10068     V2 = DAG.getUNDEF(VT);
10069     if (MaskLO >= 4)
10070       PermMask = (PermMask & 0xf0) | 0x08;
10071     if (MaskHI >= 4)
10072       PermMask = (PermMask & 0x0f) | 0x80;
10073   }
10074
10075   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10076                      DAG.getConstant(PermMask, DL, MVT::i8));
10077 }
10078
10079 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10080 /// shuffling each lane.
10081 ///
10082 /// This will only succeed when the result of fixing the 128-bit lanes results
10083 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10084 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10085 /// the lane crosses early and then use simpler shuffles within each lane.
10086 ///
10087 /// FIXME: It might be worthwhile at some point to support this without
10088 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10089 /// in x86 only floating point has interesting non-repeating shuffles, and even
10090 /// those are still *marginally* more expensive.
10091 static SDValue lowerVectorShuffleByMerging128BitLanes(
10092     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10093     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10094   assert(!isSingleInputShuffleMask(Mask) &&
10095          "This is only useful with multiple inputs.");
10096
10097   int Size = Mask.size();
10098   int LaneSize = 128 / VT.getScalarSizeInBits();
10099   int NumLanes = Size / LaneSize;
10100   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10101
10102   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10103   // check whether the in-128-bit lane shuffles share a repeating pattern.
10104   SmallVector<int, 4> Lanes;
10105   Lanes.resize(NumLanes, -1);
10106   SmallVector<int, 4> InLaneMask;
10107   InLaneMask.resize(LaneSize, -1);
10108   for (int i = 0; i < Size; ++i) {
10109     if (Mask[i] < 0)
10110       continue;
10111
10112     int j = i / LaneSize;
10113
10114     if (Lanes[j] < 0) {
10115       // First entry we've seen for this lane.
10116       Lanes[j] = Mask[i] / LaneSize;
10117     } else if (Lanes[j] != Mask[i] / LaneSize) {
10118       // This doesn't match the lane selected previously!
10119       return SDValue();
10120     }
10121
10122     // Check that within each lane we have a consistent shuffle mask.
10123     int k = i % LaneSize;
10124     if (InLaneMask[k] < 0) {
10125       InLaneMask[k] = Mask[i] % LaneSize;
10126     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10127       // This doesn't fit a repeating in-lane mask.
10128       return SDValue();
10129     }
10130   }
10131
10132   // First shuffle the lanes into place.
10133   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10134                                 VT.getSizeInBits() / 64);
10135   SmallVector<int, 8> LaneMask;
10136   LaneMask.resize(NumLanes * 2, -1);
10137   for (int i = 0; i < NumLanes; ++i)
10138     if (Lanes[i] >= 0) {
10139       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10140       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10141     }
10142
10143   V1 = DAG.getBitcast(LaneVT, V1);
10144   V2 = DAG.getBitcast(LaneVT, V2);
10145   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10146
10147   // Cast it back to the type we actually want.
10148   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10149
10150   // Now do a simple shuffle that isn't lane crossing.
10151   SmallVector<int, 8> NewMask;
10152   NewMask.resize(Size, -1);
10153   for (int i = 0; i < Size; ++i)
10154     if (Mask[i] >= 0)
10155       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10156   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10157          "Must not introduce lane crosses at this point!");
10158
10159   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10160 }
10161
10162 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10163 /// given mask.
10164 ///
10165 /// This returns true if the elements from a particular input are already in the
10166 /// slot required by the given mask and require no permutation.
10167 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10168   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10169   int Size = Mask.size();
10170   for (int i = 0; i < Size; ++i)
10171     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10172       return false;
10173
10174   return true;
10175 }
10176
10177 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10178                                             ArrayRef<int> Mask, SDValue V1,
10179                                             SDValue V2, SelectionDAG &DAG) {
10180
10181   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10182   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10183   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10184   int NumElts = VT.getVectorNumElements();
10185   bool ShufpdMask = true;
10186   bool CommutableMask = true;
10187   unsigned Immediate = 0;
10188   for (int i = 0; i < NumElts; ++i) {
10189     if (Mask[i] < 0)
10190       continue;
10191     int Val = (i & 6) + NumElts * (i & 1);
10192     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10193     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10194       ShufpdMask = false;
10195     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10196       CommutableMask = false;
10197     Immediate |= (Mask[i] % 2) << i;
10198   }
10199   if (ShufpdMask)
10200     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10201                        DAG.getConstant(Immediate, DL, MVT::i8));
10202   if (CommutableMask)
10203     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10204                        DAG.getConstant(Immediate, DL, MVT::i8));
10205   return SDValue();
10206 }
10207
10208 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10209 ///
10210 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10211 /// isn't available.
10212 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10213                                        const X86Subtarget *Subtarget,
10214                                        SelectionDAG &DAG) {
10215   SDLoc DL(Op);
10216   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10217   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10218   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10219   ArrayRef<int> Mask = SVOp->getMask();
10220   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10221
10222   SmallVector<int, 4> WidenedMask;
10223   if (canWidenShuffleElements(Mask, WidenedMask))
10224     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10225                                     DAG);
10226
10227   if (isSingleInputShuffleMask(Mask)) {
10228     // Check for being able to broadcast a single element.
10229     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10230                                                           Mask, Subtarget, DAG))
10231       return Broadcast;
10232
10233     // Use low duplicate instructions for masks that match their pattern.
10234     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10235       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10236
10237     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10238       // Non-half-crossing single input shuffles can be lowerid with an
10239       // interleaved permutation.
10240       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10241                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10242       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10243                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10244     }
10245
10246     // With AVX2 we have direct support for this permutation.
10247     if (Subtarget->hasAVX2())
10248       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10249                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10250
10251     // Otherwise, fall back.
10252     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10253                                                    DAG);
10254   }
10255
10256   // Use dedicated unpack instructions for masks that match their pattern.
10257   if (SDValue V =
10258           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10259     return V;
10260
10261   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10262                                                 Subtarget, DAG))
10263     return Blend;
10264
10265   // Check if the blend happens to exactly fit that of SHUFPD.
10266   if (SDValue Op =
10267       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10268     return Op;
10269
10270   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10271   // shuffle. However, if we have AVX2 and either inputs are already in place,
10272   // we will be able to shuffle even across lanes the other input in a single
10273   // instruction so skip this pattern.
10274   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10275                                  isShuffleMaskInputInPlace(1, Mask))))
10276     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10277             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10278       return Result;
10279
10280   // If we have AVX2 then we always want to lower with a blend because an v4 we
10281   // can fully permute the elements.
10282   if (Subtarget->hasAVX2())
10283     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10284                                                       Mask, DAG);
10285
10286   // Otherwise fall back on generic lowering.
10287   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10288 }
10289
10290 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10291 ///
10292 /// This routine is only called when we have AVX2 and thus a reasonable
10293 /// instruction set for v4i64 shuffling..
10294 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10295                                        const X86Subtarget *Subtarget,
10296                                        SelectionDAG &DAG) {
10297   SDLoc DL(Op);
10298   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10299   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10300   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10301   ArrayRef<int> Mask = SVOp->getMask();
10302   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10303   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10304
10305   SmallVector<int, 4> WidenedMask;
10306   if (canWidenShuffleElements(Mask, WidenedMask))
10307     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10308                                     DAG);
10309
10310   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10311                                                 Subtarget, DAG))
10312     return Blend;
10313
10314   // Check for being able to broadcast a single element.
10315   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10316                                                         Mask, Subtarget, DAG))
10317     return Broadcast;
10318
10319   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10320   // use lower latency instructions that will operate on both 128-bit lanes.
10321   SmallVector<int, 2> RepeatedMask;
10322   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10323     if (isSingleInputShuffleMask(Mask)) {
10324       int PSHUFDMask[] = {-1, -1, -1, -1};
10325       for (int i = 0; i < 2; ++i)
10326         if (RepeatedMask[i] >= 0) {
10327           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10328           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10329         }
10330       return DAG.getBitcast(
10331           MVT::v4i64,
10332           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10333                       DAG.getBitcast(MVT::v8i32, V1),
10334                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10335     }
10336   }
10337
10338   // AVX2 provides a direct instruction for permuting a single input across
10339   // lanes.
10340   if (isSingleInputShuffleMask(Mask))
10341     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10342                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10343
10344   // Try to use shift instructions.
10345   if (SDValue Shift =
10346           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10347     return Shift;
10348
10349   // Use dedicated unpack instructions for masks that match their pattern.
10350   if (SDValue V =
10351           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10352     return V;
10353
10354   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10355   // shuffle. However, if we have AVX2 and either inputs are already in place,
10356   // we will be able to shuffle even across lanes the other input in a single
10357   // instruction so skip this pattern.
10358   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10359                                  isShuffleMaskInputInPlace(1, Mask))))
10360     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10361             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10362       return Result;
10363
10364   // Otherwise fall back on generic blend lowering.
10365   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10366                                                     Mask, DAG);
10367 }
10368
10369 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10370 ///
10371 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10372 /// isn't available.
10373 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10374                                        const X86Subtarget *Subtarget,
10375                                        SelectionDAG &DAG) {
10376   SDLoc DL(Op);
10377   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10378   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10379   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10380   ArrayRef<int> Mask = SVOp->getMask();
10381   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10382
10383   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10384                                                 Subtarget, DAG))
10385     return Blend;
10386
10387   // Check for being able to broadcast a single element.
10388   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10389                                                         Mask, Subtarget, DAG))
10390     return Broadcast;
10391
10392   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10393   // options to efficiently lower the shuffle.
10394   SmallVector<int, 4> RepeatedMask;
10395   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10396     assert(RepeatedMask.size() == 4 &&
10397            "Repeated masks must be half the mask width!");
10398
10399     // Use even/odd duplicate instructions for masks that match their pattern.
10400     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10401       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10402     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10403       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10404
10405     if (isSingleInputShuffleMask(Mask))
10406       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10407                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10408
10409     // Use dedicated unpack instructions for masks that match their pattern.
10410     if (SDValue V =
10411             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10412       return V;
10413
10414     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10415     // have already handled any direct blends. We also need to squash the
10416     // repeated mask into a simulated v4f32 mask.
10417     for (int i = 0; i < 4; ++i)
10418       if (RepeatedMask[i] >= 8)
10419         RepeatedMask[i] -= 4;
10420     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10421   }
10422
10423   // If we have a single input shuffle with different shuffle patterns in the
10424   // two 128-bit lanes use the variable mask to VPERMILPS.
10425   if (isSingleInputShuffleMask(Mask)) {
10426     SDValue VPermMask[8];
10427     for (int i = 0; i < 8; ++i)
10428       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10429                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10430     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10431       return DAG.getNode(
10432           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10433           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10434
10435     if (Subtarget->hasAVX2())
10436       return DAG.getNode(
10437           X86ISD::VPERMV, DL, MVT::v8f32,
10438           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10439                                                  MVT::v8i32, VPermMask)),
10440           V1);
10441
10442     // Otherwise, fall back.
10443     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10444                                                    DAG);
10445   }
10446
10447   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10448   // shuffle.
10449   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10450           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10451     return Result;
10452
10453   // If we have AVX2 then we always want to lower with a blend because at v8 we
10454   // can fully permute the elements.
10455   if (Subtarget->hasAVX2())
10456     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10457                                                       Mask, DAG);
10458
10459   // Otherwise fall back on generic lowering.
10460   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10461 }
10462
10463 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10464 ///
10465 /// This routine is only called when we have AVX2 and thus a reasonable
10466 /// instruction set for v8i32 shuffling..
10467 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10468                                        const X86Subtarget *Subtarget,
10469                                        SelectionDAG &DAG) {
10470   SDLoc DL(Op);
10471   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10472   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10473   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10474   ArrayRef<int> Mask = SVOp->getMask();
10475   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10476   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10477
10478   // Whenever we can lower this as a zext, that instruction is strictly faster
10479   // than any alternative. It also allows us to fold memory operands into the
10480   // shuffle in many cases.
10481   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10482                                                          Mask, Subtarget, DAG))
10483     return ZExt;
10484
10485   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10486                                                 Subtarget, DAG))
10487     return Blend;
10488
10489   // Check for being able to broadcast a single element.
10490   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10491                                                         Mask, Subtarget, DAG))
10492     return Broadcast;
10493
10494   // If the shuffle mask is repeated in each 128-bit lane we can use more
10495   // efficient instructions that mirror the shuffles across the two 128-bit
10496   // lanes.
10497   SmallVector<int, 4> RepeatedMask;
10498   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10499     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10500     if (isSingleInputShuffleMask(Mask))
10501       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10502                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10503
10504     // Use dedicated unpack instructions for masks that match their pattern.
10505     if (SDValue V =
10506             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10507       return V;
10508   }
10509
10510   // Try to use shift instructions.
10511   if (SDValue Shift =
10512           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10513     return Shift;
10514
10515   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10516           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10517     return Rotate;
10518
10519   // If the shuffle patterns aren't repeated but it is a single input, directly
10520   // generate a cross-lane VPERMD instruction.
10521   if (isSingleInputShuffleMask(Mask)) {
10522     SDValue VPermMask[8];
10523     for (int i = 0; i < 8; ++i)
10524       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10525                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10526     return DAG.getNode(
10527         X86ISD::VPERMV, DL, MVT::v8i32,
10528         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10529   }
10530
10531   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10532   // shuffle.
10533   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10534           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10535     return Result;
10536
10537   // Otherwise fall back on generic blend lowering.
10538   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10539                                                     Mask, DAG);
10540 }
10541
10542 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10543 ///
10544 /// This routine is only called when we have AVX2 and thus a reasonable
10545 /// instruction set for v16i16 shuffling..
10546 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10547                                         const X86Subtarget *Subtarget,
10548                                         SelectionDAG &DAG) {
10549   SDLoc DL(Op);
10550   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10551   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10552   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10553   ArrayRef<int> Mask = SVOp->getMask();
10554   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10555   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10556
10557   // Whenever we can lower this as a zext, that instruction is strictly faster
10558   // than any alternative. It also allows us to fold memory operands into the
10559   // shuffle in many cases.
10560   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10561                                                          Mask, Subtarget, DAG))
10562     return ZExt;
10563
10564   // Check for being able to broadcast a single element.
10565   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10566                                                         Mask, Subtarget, DAG))
10567     return Broadcast;
10568
10569   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10570                                                 Subtarget, DAG))
10571     return Blend;
10572
10573   // Use dedicated unpack instructions for masks that match their pattern.
10574   if (SDValue V =
10575           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10576     return V;
10577
10578   // Try to use shift instructions.
10579   if (SDValue Shift =
10580           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10581     return Shift;
10582
10583   // Try to use byte rotation instructions.
10584   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10585           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10586     return Rotate;
10587
10588   if (isSingleInputShuffleMask(Mask)) {
10589     // There are no generalized cross-lane shuffle operations available on i16
10590     // element types.
10591     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10592       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10593                                                      Mask, DAG);
10594
10595     SmallVector<int, 8> RepeatedMask;
10596     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10597       // As this is a single-input shuffle, the repeated mask should be
10598       // a strictly valid v8i16 mask that we can pass through to the v8i16
10599       // lowering to handle even the v16 case.
10600       return lowerV8I16GeneralSingleInputVectorShuffle(
10601           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10602     }
10603
10604     SDValue PSHUFBMask[32];
10605     for (int i = 0; i < 16; ++i) {
10606       if (Mask[i] == -1) {
10607         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10608         continue;
10609       }
10610
10611       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10612       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10613       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10614       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10615     }
10616     return DAG.getBitcast(MVT::v16i16,
10617                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10618                                       DAG.getBitcast(MVT::v32i8, V1),
10619                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10620                                                   MVT::v32i8, PSHUFBMask)));
10621   }
10622
10623   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10624   // shuffle.
10625   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10626           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10627     return Result;
10628
10629   // Otherwise fall back on generic lowering.
10630   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10631 }
10632
10633 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10634 ///
10635 /// This routine is only called when we have AVX2 and thus a reasonable
10636 /// instruction set for v32i8 shuffling..
10637 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10638                                        const X86Subtarget *Subtarget,
10639                                        SelectionDAG &DAG) {
10640   SDLoc DL(Op);
10641   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10642   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10643   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10644   ArrayRef<int> Mask = SVOp->getMask();
10645   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10646   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10647
10648   // Whenever we can lower this as a zext, that instruction is strictly faster
10649   // than any alternative. It also allows us to fold memory operands into the
10650   // shuffle in many cases.
10651   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10652                                                          Mask, Subtarget, DAG))
10653     return ZExt;
10654
10655   // Check for being able to broadcast a single element.
10656   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10657                                                         Mask, Subtarget, DAG))
10658     return Broadcast;
10659
10660   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10661                                                 Subtarget, DAG))
10662     return Blend;
10663
10664   // Use dedicated unpack instructions for masks that match their pattern.
10665   if (SDValue V =
10666           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10667     return V;
10668
10669   // Try to use shift instructions.
10670   if (SDValue Shift =
10671           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10672     return Shift;
10673
10674   // Try to use byte rotation instructions.
10675   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10676           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10677     return Rotate;
10678
10679   if (isSingleInputShuffleMask(Mask)) {
10680     // There are no generalized cross-lane shuffle operations available on i8
10681     // element types.
10682     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10683       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10684                                                      Mask, DAG);
10685
10686     SDValue PSHUFBMask[32];
10687     for (int i = 0; i < 32; ++i)
10688       PSHUFBMask[i] =
10689           Mask[i] < 0
10690               ? DAG.getUNDEF(MVT::i8)
10691               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10692                                 MVT::i8);
10693
10694     return DAG.getNode(
10695         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10696         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10697   }
10698
10699   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10700   // shuffle.
10701   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10702           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10703     return Result;
10704
10705   // Otherwise fall back on generic lowering.
10706   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10707 }
10708
10709 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10710 ///
10711 /// This routine either breaks down the specific type of a 256-bit x86 vector
10712 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10713 /// together based on the available instructions.
10714 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10715                                         MVT VT, const X86Subtarget *Subtarget,
10716                                         SelectionDAG &DAG) {
10717   SDLoc DL(Op);
10718   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10719   ArrayRef<int> Mask = SVOp->getMask();
10720
10721   // If we have a single input to the zero element, insert that into V1 if we
10722   // can do so cheaply.
10723   int NumElts = VT.getVectorNumElements();
10724   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10725     return M >= NumElts;
10726   });
10727
10728   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10729     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10730                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10731       return Insertion;
10732
10733   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10734   // can check for those subtargets here and avoid much of the subtarget
10735   // querying in the per-vector-type lowering routines. With AVX1 we have
10736   // essentially *zero* ability to manipulate a 256-bit vector with integer
10737   // types. Since we'll use floating point types there eventually, just
10738   // immediately cast everything to a float and operate entirely in that domain.
10739   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10740     int ElementBits = VT.getScalarSizeInBits();
10741     if (ElementBits < 32)
10742       // No floating point type available, decompose into 128-bit vectors.
10743       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10744
10745     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10746                                 VT.getVectorNumElements());
10747     V1 = DAG.getBitcast(FpVT, V1);
10748     V2 = DAG.getBitcast(FpVT, V2);
10749     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10750   }
10751
10752   switch (VT.SimpleTy) {
10753   case MVT::v4f64:
10754     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10755   case MVT::v4i64:
10756     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10757   case MVT::v8f32:
10758     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10759   case MVT::v8i32:
10760     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10761   case MVT::v16i16:
10762     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10763   case MVT::v32i8:
10764     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10765
10766   default:
10767     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10768   }
10769 }
10770
10771 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10772 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10773                                         ArrayRef<int> Mask,
10774                                         SDValue V1, SDValue V2,
10775                                         SelectionDAG &DAG) {
10776   assert(VT.getScalarSizeInBits() == 64 &&
10777          "Unexpected element type size for 128bit shuffle.");
10778
10779   // To handle 256 bit vector requires VLX and most probably
10780   // function lowerV2X128VectorShuffle() is better solution.
10781   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10782
10783   SmallVector<int, 4> WidenedMask;
10784   if (!canWidenShuffleElements(Mask, WidenedMask))
10785     return SDValue();
10786
10787   // Form a 128-bit permutation.
10788   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10789   // bits defined by a vshuf64x2 instruction's immediate control byte.
10790   unsigned PermMask = 0, Imm = 0;
10791   unsigned ControlBitsNum = WidenedMask.size() / 2;
10792
10793   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10794     if (WidenedMask[i] == SM_SentinelZero)
10795       return SDValue();
10796
10797     // Use first element in place of undef mask.
10798     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10799     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10800   }
10801
10802   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10803                      DAG.getConstant(PermMask, DL, MVT::i8));
10804 }
10805
10806 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10807                                            ArrayRef<int> Mask, SDValue V1,
10808                                            SDValue V2, SelectionDAG &DAG) {
10809
10810   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10811
10812   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10813   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10814
10815   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10816   if (isSingleInputShuffleMask(Mask))
10817     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10818
10819   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10820 }
10821
10822 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10823 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10824                                        const X86Subtarget *Subtarget,
10825                                        SelectionDAG &DAG) {
10826   SDLoc DL(Op);
10827   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10828   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10829   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10830   ArrayRef<int> Mask = SVOp->getMask();
10831   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10832
10833   if (SDValue Shuf128 =
10834           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10835     return Shuf128;
10836
10837   if (SDValue Unpck =
10838           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10839     return Unpck;
10840
10841   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10842 }
10843
10844 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10845 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10846                                         const X86Subtarget *Subtarget,
10847                                         SelectionDAG &DAG) {
10848   SDLoc DL(Op);
10849   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10850   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10851   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10852   ArrayRef<int> Mask = SVOp->getMask();
10853   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10854
10855   if (SDValue Unpck =
10856           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10857     return Unpck;
10858
10859   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10860 }
10861
10862 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10863 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10864                                        const X86Subtarget *Subtarget,
10865                                        SelectionDAG &DAG) {
10866   SDLoc DL(Op);
10867   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10868   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10869   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10870   ArrayRef<int> Mask = SVOp->getMask();
10871   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10872
10873   if (SDValue Shuf128 =
10874           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10875     return Shuf128;
10876
10877   if (SDValue Unpck =
10878           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10879     return Unpck;
10880
10881   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10882 }
10883
10884 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10885 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10886                                         const X86Subtarget *Subtarget,
10887                                         SelectionDAG &DAG) {
10888   SDLoc DL(Op);
10889   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10890   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10891   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10892   ArrayRef<int> Mask = SVOp->getMask();
10893   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10894
10895   if (SDValue Unpck =
10896           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10897     return Unpck;
10898
10899   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10900 }
10901
10902 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10903 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10904                                         const X86Subtarget *Subtarget,
10905                                         SelectionDAG &DAG) {
10906   SDLoc DL(Op);
10907   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10908   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10909   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10910   ArrayRef<int> Mask = SVOp->getMask();
10911   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10912   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10913
10914   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10915 }
10916
10917 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10918 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10919                                        const X86Subtarget *Subtarget,
10920                                        SelectionDAG &DAG) {
10921   SDLoc DL(Op);
10922   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10923   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10924   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10925   ArrayRef<int> Mask = SVOp->getMask();
10926   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10927   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10928
10929   // FIXME: Implement direct support for this type!
10930   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10931 }
10932
10933 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10934 ///
10935 /// This routine either breaks down the specific type of a 512-bit x86 vector
10936 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10937 /// together based on the available instructions.
10938 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10939                                         MVT VT, const X86Subtarget *Subtarget,
10940                                         SelectionDAG &DAG) {
10941   SDLoc DL(Op);
10942   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10943   ArrayRef<int> Mask = SVOp->getMask();
10944   assert(Subtarget->hasAVX512() &&
10945          "Cannot lower 512-bit vectors w/ basic ISA!");
10946
10947   // Check for being able to broadcast a single element.
10948   if (SDValue Broadcast =
10949           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10950     return Broadcast;
10951
10952   // Dispatch to each element type for lowering. If we don't have supprot for
10953   // specific element type shuffles at 512 bits, immediately split them and
10954   // lower them. Each lowering routine of a given type is allowed to assume that
10955   // the requisite ISA extensions for that element type are available.
10956   switch (VT.SimpleTy) {
10957   case MVT::v8f64:
10958     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10959   case MVT::v16f32:
10960     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10961   case MVT::v8i64:
10962     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10963   case MVT::v16i32:
10964     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10965   case MVT::v32i16:
10966     if (Subtarget->hasBWI())
10967       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10968     break;
10969   case MVT::v64i8:
10970     if (Subtarget->hasBWI())
10971       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10972     break;
10973
10974   default:
10975     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10976   }
10977
10978   // Otherwise fall back on splitting.
10979   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10980 }
10981
10982 // Lower vXi1 vector shuffles.
10983 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10984 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10985 // vector, shuffle and then truncate it back.
10986 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10987                                       MVT VT, const X86Subtarget *Subtarget,
10988                                       SelectionDAG &DAG) {
10989   SDLoc DL(Op);
10990   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10991   ArrayRef<int> Mask = SVOp->getMask();
10992   assert(Subtarget->hasAVX512() &&
10993          "Cannot lower 512-bit vectors w/o basic ISA!");
10994   MVT ExtVT;
10995   switch (VT.SimpleTy) {
10996   default:
10997     llvm_unreachable("Expected a vector of i1 elements");
10998   case MVT::v2i1:
10999     ExtVT = MVT::v2i64;
11000     break;
11001   case MVT::v4i1:
11002     ExtVT = MVT::v4i32;
11003     break;
11004   case MVT::v8i1:
11005     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11006     break;
11007   case MVT::v16i1:
11008     ExtVT = MVT::v16i32;
11009     break;
11010   case MVT::v32i1:
11011     ExtVT = MVT::v32i16;
11012     break;
11013   case MVT::v64i1:
11014     ExtVT = MVT::v64i8;
11015     break;
11016   }
11017
11018   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11019     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11020   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11021     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11022   else
11023     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11024
11025   if (V2.isUndef())
11026     V2 = DAG.getUNDEF(ExtVT);
11027   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11028     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11029   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11030     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11031   else
11032     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11033   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11034                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11035 }
11036 /// \brief Top-level lowering for x86 vector shuffles.
11037 ///
11038 /// This handles decomposition, canonicalization, and lowering of all x86
11039 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11040 /// above in helper routines. The canonicalization attempts to widen shuffles
11041 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11042 /// s.t. only one of the two inputs needs to be tested, etc.
11043 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11044                                   SelectionDAG &DAG) {
11045   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11046   ArrayRef<int> Mask = SVOp->getMask();
11047   SDValue V1 = Op.getOperand(0);
11048   SDValue V2 = Op.getOperand(1);
11049   MVT VT = Op.getSimpleValueType();
11050   int NumElements = VT.getVectorNumElements();
11051   SDLoc dl(Op);
11052   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11053
11054   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11055          "Can't lower MMX shuffles");
11056
11057   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11058   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11059   if (V1IsUndef && V2IsUndef)
11060     return DAG.getUNDEF(VT);
11061
11062   // When we create a shuffle node we put the UNDEF node to second operand,
11063   // but in some cases the first operand may be transformed to UNDEF.
11064   // In this case we should just commute the node.
11065   if (V1IsUndef)
11066     return DAG.getCommutedVectorShuffle(*SVOp);
11067
11068   // Check for non-undef masks pointing at an undef vector and make the masks
11069   // undef as well. This makes it easier to match the shuffle based solely on
11070   // the mask.
11071   if (V2IsUndef)
11072     for (int M : Mask)
11073       if (M >= NumElements) {
11074         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11075         for (int &M : NewMask)
11076           if (M >= NumElements)
11077             M = -1;
11078         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11079       }
11080
11081   // We actually see shuffles that are entirely re-arrangements of a set of
11082   // zero inputs. This mostly happens while decomposing complex shuffles into
11083   // simple ones. Directly lower these as a buildvector of zeros.
11084   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11085   if (Zeroable.all())
11086     return getZeroVector(VT, Subtarget, DAG, dl);
11087
11088   // Try to collapse shuffles into using a vector type with fewer elements but
11089   // wider element types. We cap this to not form integers or floating point
11090   // elements wider than 64 bits, but it might be interesting to form i128
11091   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11092   SmallVector<int, 16> WidenedMask;
11093   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11094       canWidenShuffleElements(Mask, WidenedMask)) {
11095     MVT NewEltVT = VT.isFloatingPoint()
11096                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11097                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11098     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11099     // Make sure that the new vector type is legal. For example, v2f64 isn't
11100     // legal on SSE1.
11101     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11102       V1 = DAG.getBitcast(NewVT, V1);
11103       V2 = DAG.getBitcast(NewVT, V2);
11104       return DAG.getBitcast(
11105           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11106     }
11107   }
11108
11109   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11110   for (int M : SVOp->getMask())
11111     if (M < 0)
11112       ++NumUndefElements;
11113     else if (M < NumElements)
11114       ++NumV1Elements;
11115     else
11116       ++NumV2Elements;
11117
11118   // Commute the shuffle as needed such that more elements come from V1 than
11119   // V2. This allows us to match the shuffle pattern strictly on how many
11120   // elements come from V1 without handling the symmetric cases.
11121   if (NumV2Elements > NumV1Elements)
11122     return DAG.getCommutedVectorShuffle(*SVOp);
11123
11124   // When the number of V1 and V2 elements are the same, try to minimize the
11125   // number of uses of V2 in the low half of the vector. When that is tied,
11126   // ensure that the sum of indices for V1 is equal to or lower than the sum
11127   // indices for V2. When those are equal, try to ensure that the number of odd
11128   // indices for V1 is lower than the number of odd indices for V2.
11129   if (NumV1Elements == NumV2Elements) {
11130     int LowV1Elements = 0, LowV2Elements = 0;
11131     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11132       if (M >= NumElements)
11133         ++LowV2Elements;
11134       else if (M >= 0)
11135         ++LowV1Elements;
11136     if (LowV2Elements > LowV1Elements) {
11137       return DAG.getCommutedVectorShuffle(*SVOp);
11138     } else if (LowV2Elements == LowV1Elements) {
11139       int SumV1Indices = 0, SumV2Indices = 0;
11140       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11141         if (SVOp->getMask()[i] >= NumElements)
11142           SumV2Indices += i;
11143         else if (SVOp->getMask()[i] >= 0)
11144           SumV1Indices += i;
11145       if (SumV2Indices < SumV1Indices) {
11146         return DAG.getCommutedVectorShuffle(*SVOp);
11147       } else if (SumV2Indices == SumV1Indices) {
11148         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11149         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11150           if (SVOp->getMask()[i] >= NumElements)
11151             NumV2OddIndices += i % 2;
11152           else if (SVOp->getMask()[i] >= 0)
11153             NumV1OddIndices += i % 2;
11154         if (NumV2OddIndices < NumV1OddIndices)
11155           return DAG.getCommutedVectorShuffle(*SVOp);
11156       }
11157     }
11158   }
11159
11160   // For each vector width, delegate to a specialized lowering routine.
11161   if (VT.is128BitVector())
11162     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11163
11164   if (VT.is256BitVector())
11165     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11166
11167   if (VT.is512BitVector())
11168     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11169
11170   if (Is1BitVector)
11171     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11172   llvm_unreachable("Unimplemented!");
11173 }
11174
11175 // This function assumes its argument is a BUILD_VECTOR of constants or
11176 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11177 // true.
11178 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11179                                     unsigned &MaskValue) {
11180   MaskValue = 0;
11181   unsigned NumElems = BuildVector->getNumOperands();
11182
11183   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11184   // We don't handle the >2 lanes case right now.
11185   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11186   if (NumLanes > 2)
11187     return false;
11188
11189   unsigned NumElemsInLane = NumElems / NumLanes;
11190
11191   // Blend for v16i16 should be symmetric for the both lanes.
11192   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11193     SDValue EltCond = BuildVector->getOperand(i);
11194     SDValue SndLaneEltCond =
11195         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11196
11197     int Lane1Cond = -1, Lane2Cond = -1;
11198     if (isa<ConstantSDNode>(EltCond))
11199       Lane1Cond = !isZero(EltCond);
11200     if (isa<ConstantSDNode>(SndLaneEltCond))
11201       Lane2Cond = !isZero(SndLaneEltCond);
11202
11203     unsigned LaneMask = 0;
11204     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11205       // Lane1Cond != 0, means we want the first argument.
11206       // Lane1Cond == 0, means we want the second argument.
11207       // The encoding of this argument is 0 for the first argument, 1
11208       // for the second. Therefore, invert the condition.
11209       LaneMask = !Lane1Cond << i;
11210     else if (Lane1Cond < 0)
11211       LaneMask = !Lane2Cond << i;
11212     else
11213       return false;
11214
11215     MaskValue |= LaneMask;
11216     if (NumLanes == 2)
11217       MaskValue |= LaneMask << NumElemsInLane;
11218   }
11219   return true;
11220 }
11221
11222 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11223 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11224                                            const X86Subtarget *Subtarget,
11225                                            SelectionDAG &DAG) {
11226   SDValue Cond = Op.getOperand(0);
11227   SDValue LHS = Op.getOperand(1);
11228   SDValue RHS = Op.getOperand(2);
11229   SDLoc dl(Op);
11230   MVT VT = Op.getSimpleValueType();
11231
11232   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11233     return SDValue();
11234   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11235
11236   // Only non-legal VSELECTs reach this lowering, convert those into generic
11237   // shuffles and re-use the shuffle lowering path for blends.
11238   SmallVector<int, 32> Mask;
11239   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11240     SDValue CondElt = CondBV->getOperand(i);
11241     Mask.push_back(
11242         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11243   }
11244   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11245 }
11246
11247 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11248   // A vselect where all conditions and data are constants can be optimized into
11249   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11250   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11251       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11252       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11253     return SDValue();
11254
11255   // Try to lower this to a blend-style vector shuffle. This can handle all
11256   // constant condition cases.
11257   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11258     return BlendOp;
11259
11260   // Variable blends are only legal from SSE4.1 onward.
11261   if (!Subtarget->hasSSE41())
11262     return SDValue();
11263
11264   // Only some types will be legal on some subtargets. If we can emit a legal
11265   // VSELECT-matching blend, return Op, and but if we need to expand, return
11266   // a null value.
11267   switch (Op.getSimpleValueType().SimpleTy) {
11268   default:
11269     // Most of the vector types have blends past SSE4.1.
11270     return Op;
11271
11272   case MVT::v32i8:
11273     // The byte blends for AVX vectors were introduced only in AVX2.
11274     if (Subtarget->hasAVX2())
11275       return Op;
11276
11277     return SDValue();
11278
11279   case MVT::v8i16:
11280   case MVT::v16i16:
11281     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11282     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11283       return Op;
11284
11285     // FIXME: We should custom lower this by fixing the condition and using i8
11286     // blends.
11287     return SDValue();
11288   }
11289 }
11290
11291 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11292   MVT VT = Op.getSimpleValueType();
11293   SDLoc dl(Op);
11294
11295   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11296     return SDValue();
11297
11298   if (VT.getSizeInBits() == 8) {
11299     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11300                                   Op.getOperand(0), Op.getOperand(1));
11301     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11302                                   DAG.getValueType(VT));
11303     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11304   }
11305
11306   if (VT.getSizeInBits() == 16) {
11307     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11308     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11309     if (Idx == 0)
11310       return DAG.getNode(
11311           ISD::TRUNCATE, dl, MVT::i16,
11312           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11313                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11314                       Op.getOperand(1)));
11315     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11316                                   Op.getOperand(0), Op.getOperand(1));
11317     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11318                                   DAG.getValueType(VT));
11319     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11320   }
11321
11322   if (VT == MVT::f32) {
11323     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11324     // the result back to FR32 register. It's only worth matching if the
11325     // result has a single use which is a store or a bitcast to i32.  And in
11326     // the case of a store, it's not worth it if the index is a constant 0,
11327     // because a MOVSSmr can be used instead, which is smaller and faster.
11328     if (!Op.hasOneUse())
11329       return SDValue();
11330     SDNode *User = *Op.getNode()->use_begin();
11331     if ((User->getOpcode() != ISD::STORE ||
11332          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11333           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11334         (User->getOpcode() != ISD::BITCAST ||
11335          User->getValueType(0) != MVT::i32))
11336       return SDValue();
11337     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11338                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11339                                   Op.getOperand(1));
11340     return DAG.getBitcast(MVT::f32, Extract);
11341   }
11342
11343   if (VT == MVT::i32 || VT == MVT::i64) {
11344     // ExtractPS/pextrq works with constant index.
11345     if (isa<ConstantSDNode>(Op.getOperand(1)))
11346       return Op;
11347   }
11348   return SDValue();
11349 }
11350
11351 /// Extract one bit from mask vector, like v16i1 or v8i1.
11352 /// AVX-512 feature.
11353 SDValue
11354 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11355   SDValue Vec = Op.getOperand(0);
11356   SDLoc dl(Vec);
11357   MVT VecVT = Vec.getSimpleValueType();
11358   SDValue Idx = Op.getOperand(1);
11359   MVT EltVT = Op.getSimpleValueType();
11360
11361   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11362   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11363          "Unexpected vector type in ExtractBitFromMaskVector");
11364
11365   // variable index can't be handled in mask registers,
11366   // extend vector to VR512
11367   if (!isa<ConstantSDNode>(Idx)) {
11368     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11369     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11370     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11371                               ExtVT.getVectorElementType(), Ext, Idx);
11372     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11373   }
11374
11375   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11376   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11377   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11378     rc = getRegClassFor(MVT::v16i1);
11379   unsigned MaxSift = rc->getSize()*8 - 1;
11380   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11381                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11382   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11383                     DAG.getConstant(MaxSift, dl, MVT::i8));
11384   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11385                        DAG.getIntPtrConstant(0, dl));
11386 }
11387
11388 SDValue
11389 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11390                                            SelectionDAG &DAG) const {
11391   SDLoc dl(Op);
11392   SDValue Vec = Op.getOperand(0);
11393   MVT VecVT = Vec.getSimpleValueType();
11394   SDValue Idx = Op.getOperand(1);
11395
11396   if (Op.getSimpleValueType() == MVT::i1)
11397     return ExtractBitFromMaskVector(Op, DAG);
11398
11399   if (!isa<ConstantSDNode>(Idx)) {
11400     if (VecVT.is512BitVector() ||
11401         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11402          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11403
11404       MVT MaskEltVT =
11405         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11406       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11407                                     MaskEltVT.getSizeInBits());
11408
11409       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11410       auto PtrVT = getPointerTy(DAG.getDataLayout());
11411       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11412                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11413                                  DAG.getConstant(0, dl, PtrVT));
11414       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11415       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11416                          DAG.getConstant(0, dl, PtrVT));
11417     }
11418     return SDValue();
11419   }
11420
11421   // If this is a 256-bit vector result, first extract the 128-bit vector and
11422   // then extract the element from the 128-bit vector.
11423   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11424
11425     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11426     // Get the 128-bit vector.
11427     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11428     MVT EltVT = VecVT.getVectorElementType();
11429
11430     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11431     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11432
11433     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11434     // this can be done with a mask.
11435     IdxVal &= ElemsPerChunk - 1;
11436     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11437                        DAG.getConstant(IdxVal, dl, MVT::i32));
11438   }
11439
11440   assert(VecVT.is128BitVector() && "Unexpected vector length");
11441
11442   if (Subtarget->hasSSE41())
11443     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11444       return Res;
11445
11446   MVT VT = Op.getSimpleValueType();
11447   // TODO: handle v16i8.
11448   if (VT.getSizeInBits() == 16) {
11449     SDValue Vec = Op.getOperand(0);
11450     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11451     if (Idx == 0)
11452       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11453                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11454                                      DAG.getBitcast(MVT::v4i32, Vec),
11455                                      Op.getOperand(1)));
11456     // Transform it so it match pextrw which produces a 32-bit result.
11457     MVT EltVT = MVT::i32;
11458     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11459                                   Op.getOperand(0), Op.getOperand(1));
11460     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11461                                   DAG.getValueType(VT));
11462     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11463   }
11464
11465   if (VT.getSizeInBits() == 32) {
11466     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11467     if (Idx == 0)
11468       return Op;
11469
11470     // SHUFPS the element to the lowest double word, then movss.
11471     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11472     MVT VVT = Op.getOperand(0).getSimpleValueType();
11473     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11474                                        DAG.getUNDEF(VVT), Mask);
11475     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11476                        DAG.getIntPtrConstant(0, dl));
11477   }
11478
11479   if (VT.getSizeInBits() == 64) {
11480     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11481     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11482     //        to match extract_elt for f64.
11483     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11484     if (Idx == 0)
11485       return Op;
11486
11487     // UNPCKHPD the element to the lowest double word, then movsd.
11488     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11489     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11490     int Mask[2] = { 1, -1 };
11491     MVT VVT = Op.getOperand(0).getSimpleValueType();
11492     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11493                                        DAG.getUNDEF(VVT), Mask);
11494     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11495                        DAG.getIntPtrConstant(0, dl));
11496   }
11497
11498   return SDValue();
11499 }
11500
11501 /// Insert one bit to mask vector, like v16i1 or v8i1.
11502 /// AVX-512 feature.
11503 SDValue
11504 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11505   SDLoc dl(Op);
11506   SDValue Vec = Op.getOperand(0);
11507   SDValue Elt = Op.getOperand(1);
11508   SDValue Idx = Op.getOperand(2);
11509   MVT VecVT = Vec.getSimpleValueType();
11510
11511   if (!isa<ConstantSDNode>(Idx)) {
11512     // Non constant index. Extend source and destination,
11513     // insert element and then truncate the result.
11514     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11515     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11516     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11517       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11518       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11519     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11520   }
11521
11522   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11523   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11524   if (IdxVal)
11525     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11526                            DAG.getConstant(IdxVal, dl, MVT::i8));
11527   if (Vec.getOpcode() == ISD::UNDEF)
11528     return EltInVec;
11529   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11530 }
11531
11532 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11533                                                   SelectionDAG &DAG) const {
11534   MVT VT = Op.getSimpleValueType();
11535   MVT EltVT = VT.getVectorElementType();
11536
11537   if (EltVT == MVT::i1)
11538     return InsertBitToMaskVector(Op, DAG);
11539
11540   SDLoc dl(Op);
11541   SDValue N0 = Op.getOperand(0);
11542   SDValue N1 = Op.getOperand(1);
11543   SDValue N2 = Op.getOperand(2);
11544   if (!isa<ConstantSDNode>(N2))
11545     return SDValue();
11546   auto *N2C = cast<ConstantSDNode>(N2);
11547   unsigned IdxVal = N2C->getZExtValue();
11548
11549   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11550   // into that, and then insert the subvector back into the result.
11551   if (VT.is256BitVector() || VT.is512BitVector()) {
11552     // With a 256-bit vector, we can insert into the zero element efficiently
11553     // using a blend if we have AVX or AVX2 and the right data type.
11554     if (VT.is256BitVector() && IdxVal == 0) {
11555       // TODO: It is worthwhile to cast integer to floating point and back
11556       // and incur a domain crossing penalty if that's what we'll end up
11557       // doing anyway after extracting to a 128-bit vector.
11558       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11559           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11560         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11561         N2 = DAG.getIntPtrConstant(1, dl);
11562         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11563       }
11564     }
11565
11566     // Get the desired 128-bit vector chunk.
11567     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11568
11569     // Insert the element into the desired chunk.
11570     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11571     assert(isPowerOf2_32(NumEltsIn128));
11572     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11573     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11574
11575     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11576                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11577
11578     // Insert the changed part back into the bigger vector
11579     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11580   }
11581   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11582
11583   if (Subtarget->hasSSE41()) {
11584     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11585       unsigned Opc;
11586       if (VT == MVT::v8i16) {
11587         Opc = X86ISD::PINSRW;
11588       } else {
11589         assert(VT == MVT::v16i8);
11590         Opc = X86ISD::PINSRB;
11591       }
11592
11593       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11594       // argument.
11595       if (N1.getValueType() != MVT::i32)
11596         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11597       if (N2.getValueType() != MVT::i32)
11598         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11599       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11600     }
11601
11602     if (EltVT == MVT::f32) {
11603       // Bits [7:6] of the constant are the source select. This will always be
11604       //   zero here. The DAG Combiner may combine an extract_elt index into
11605       //   these bits. For example (insert (extract, 3), 2) could be matched by
11606       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11607       // Bits [5:4] of the constant are the destination select. This is the
11608       //   value of the incoming immediate.
11609       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11610       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11611
11612       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11613       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11614         // If this is an insertion of 32-bits into the low 32-bits of
11615         // a vector, we prefer to generate a blend with immediate rather
11616         // than an insertps. Blends are simpler operations in hardware and so
11617         // will always have equal or better performance than insertps.
11618         // But if optimizing for size and there's a load folding opportunity,
11619         // generate insertps because blendps does not have a 32-bit memory
11620         // operand form.
11621         N2 = DAG.getIntPtrConstant(1, dl);
11622         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11623         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11624       }
11625       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11626       // Create this as a scalar to vector..
11627       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11628       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11629     }
11630
11631     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11632       // PINSR* works with constant index.
11633       return Op;
11634     }
11635   }
11636
11637   if (EltVT == MVT::i8)
11638     return SDValue();
11639
11640   if (EltVT.getSizeInBits() == 16) {
11641     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11642     // as its second argument.
11643     if (N1.getValueType() != MVT::i32)
11644       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11645     if (N2.getValueType() != MVT::i32)
11646       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11647     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11648   }
11649   return SDValue();
11650 }
11651
11652 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11653   SDLoc dl(Op);
11654   MVT OpVT = Op.getSimpleValueType();
11655
11656   // If this is a 256-bit vector result, first insert into a 128-bit
11657   // vector and then insert into the 256-bit vector.
11658   if (!OpVT.is128BitVector()) {
11659     // Insert into a 128-bit vector.
11660     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11661     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11662                                  OpVT.getVectorNumElements() / SizeFactor);
11663
11664     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11665
11666     // Insert the 128-bit vector.
11667     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11668   }
11669
11670   if (OpVT == MVT::v1i64 &&
11671       Op.getOperand(0).getValueType() == MVT::i64)
11672     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11673
11674   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11675   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11676   return DAG.getBitcast(
11677       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11678 }
11679
11680 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11681 // a simple subregister reference or explicit instructions to grab
11682 // upper bits of a vector.
11683 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11684                                       SelectionDAG &DAG) {
11685   SDLoc dl(Op);
11686   SDValue In =  Op.getOperand(0);
11687   SDValue Idx = Op.getOperand(1);
11688   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11689   MVT ResVT   = Op.getSimpleValueType();
11690   MVT InVT    = In.getSimpleValueType();
11691
11692   if (Subtarget->hasFp256()) {
11693     if (ResVT.is128BitVector() &&
11694         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11695         isa<ConstantSDNode>(Idx)) {
11696       return Extract128BitVector(In, IdxVal, DAG, dl);
11697     }
11698     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11699         isa<ConstantSDNode>(Idx)) {
11700       return Extract256BitVector(In, IdxVal, DAG, dl);
11701     }
11702   }
11703   return SDValue();
11704 }
11705
11706 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11707 // simple superregister reference or explicit instructions to insert
11708 // the upper bits of a vector.
11709 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11710                                      SelectionDAG &DAG) {
11711   if (!Subtarget->hasAVX())
11712     return SDValue();
11713
11714   SDLoc dl(Op);
11715   SDValue Vec = Op.getOperand(0);
11716   SDValue SubVec = Op.getOperand(1);
11717   SDValue Idx = Op.getOperand(2);
11718
11719   if (!isa<ConstantSDNode>(Idx))
11720     return SDValue();
11721
11722   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11723   MVT OpVT = Op.getSimpleValueType();
11724   MVT SubVecVT = SubVec.getSimpleValueType();
11725
11726   // Fold two 16-byte subvector loads into one 32-byte load:
11727   // (insert_subvector (insert_subvector undef, (load addr), 0),
11728   //                   (load addr + 16), Elts/2)
11729   // --> load32 addr
11730   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11731       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11732       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11733     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11734     if (Idx2 && Idx2->getZExtValue() == 0) {
11735       SDValue SubVec2 = Vec.getOperand(1);
11736       // If needed, look through a bitcast to get to the load.
11737       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11738         SubVec2 = SubVec2.getOperand(0);
11739
11740       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11741         bool Fast;
11742         unsigned Alignment = FirstLd->getAlignment();
11743         unsigned AS = FirstLd->getAddressSpace();
11744         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11745         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11746                                     OpVT, AS, Alignment, &Fast) && Fast) {
11747           SDValue Ops[] = { SubVec2, SubVec };
11748           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11749             return Ld;
11750         }
11751       }
11752     }
11753   }
11754
11755   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11756       SubVecVT.is128BitVector())
11757     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11758
11759   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11760     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11761
11762   if (OpVT.getVectorElementType() == MVT::i1) {
11763     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11764       return Op;
11765     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11766     SDValue Undef = DAG.getUNDEF(OpVT);
11767     unsigned NumElems = OpVT.getVectorNumElements();
11768     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11769
11770     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11771       // Zero upper bits of the Vec
11772       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11773       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11774
11775       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11776                                  SubVec, ZeroIdx);
11777       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11778       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11779     }
11780     if (IdxVal == 0) {
11781       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11782                                  SubVec, ZeroIdx);
11783       // Zero upper bits of the Vec2
11784       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11785       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11786       // Zero lower bits of the Vec
11787       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11788       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11789       // Merge them together
11790       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11791     }
11792   }
11793   return SDValue();
11794 }
11795
11796 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11797 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11798 // one of the above mentioned nodes. It has to be wrapped because otherwise
11799 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11800 // be used to form addressing mode. These wrapped nodes will be selected
11801 // into MOV32ri.
11802 SDValue
11803 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11804   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11805
11806   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11807   // global base reg.
11808   unsigned char OpFlag = 0;
11809   unsigned WrapperKind = X86ISD::Wrapper;
11810   CodeModel::Model M = DAG.getTarget().getCodeModel();
11811
11812   if (Subtarget->isPICStyleRIPRel() &&
11813       (M == CodeModel::Small || M == CodeModel::Kernel))
11814     WrapperKind = X86ISD::WrapperRIP;
11815   else if (Subtarget->isPICStyleGOT())
11816     OpFlag = X86II::MO_GOTOFF;
11817   else if (Subtarget->isPICStyleStubPIC())
11818     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11819
11820   auto PtrVT = getPointerTy(DAG.getDataLayout());
11821   SDValue Result = DAG.getTargetConstantPool(
11822       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11823   SDLoc DL(CP);
11824   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11825   // With PIC, the address is actually $g + Offset.
11826   if (OpFlag) {
11827     Result =
11828         DAG.getNode(ISD::ADD, DL, PtrVT,
11829                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11830   }
11831
11832   return Result;
11833 }
11834
11835 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11836   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11837
11838   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11839   // global base reg.
11840   unsigned char OpFlag = 0;
11841   unsigned WrapperKind = X86ISD::Wrapper;
11842   CodeModel::Model M = DAG.getTarget().getCodeModel();
11843
11844   if (Subtarget->isPICStyleRIPRel() &&
11845       (M == CodeModel::Small || M == CodeModel::Kernel))
11846     WrapperKind = X86ISD::WrapperRIP;
11847   else if (Subtarget->isPICStyleGOT())
11848     OpFlag = X86II::MO_GOTOFF;
11849   else if (Subtarget->isPICStyleStubPIC())
11850     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11851
11852   auto PtrVT = getPointerTy(DAG.getDataLayout());
11853   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11854   SDLoc DL(JT);
11855   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11856
11857   // With PIC, the address is actually $g + Offset.
11858   if (OpFlag)
11859     Result =
11860         DAG.getNode(ISD::ADD, DL, PtrVT,
11861                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11862
11863   return Result;
11864 }
11865
11866 SDValue
11867 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11868   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11869
11870   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11871   // global base reg.
11872   unsigned char OpFlag = 0;
11873   unsigned WrapperKind = X86ISD::Wrapper;
11874   CodeModel::Model M = DAG.getTarget().getCodeModel();
11875
11876   if (Subtarget->isPICStyleRIPRel() &&
11877       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11878     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11879       OpFlag = X86II::MO_GOTPCREL;
11880     WrapperKind = X86ISD::WrapperRIP;
11881   } else if (Subtarget->isPICStyleGOT()) {
11882     OpFlag = X86II::MO_GOT;
11883   } else if (Subtarget->isPICStyleStubPIC()) {
11884     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11885   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11886     OpFlag = X86II::MO_DARWIN_NONLAZY;
11887   }
11888
11889   auto PtrVT = getPointerTy(DAG.getDataLayout());
11890   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11891
11892   SDLoc DL(Op);
11893   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11894
11895   // With PIC, the address is actually $g + Offset.
11896   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11897       !Subtarget->is64Bit()) {
11898     Result =
11899         DAG.getNode(ISD::ADD, DL, PtrVT,
11900                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11901   }
11902
11903   // For symbols that require a load from a stub to get the address, emit the
11904   // load.
11905   if (isGlobalStubReference(OpFlag))
11906     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11907                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11908                          false, false, false, 0);
11909
11910   return Result;
11911 }
11912
11913 SDValue
11914 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11915   // Create the TargetBlockAddressAddress node.
11916   unsigned char OpFlags =
11917     Subtarget->ClassifyBlockAddressReference();
11918   CodeModel::Model M = DAG.getTarget().getCodeModel();
11919   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11920   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11921   SDLoc dl(Op);
11922   auto PtrVT = getPointerTy(DAG.getDataLayout());
11923   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11924
11925   if (Subtarget->isPICStyleRIPRel() &&
11926       (M == CodeModel::Small || M == CodeModel::Kernel))
11927     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11928   else
11929     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11930
11931   // With PIC, the address is actually $g + Offset.
11932   if (isGlobalRelativeToPICBase(OpFlags)) {
11933     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11934                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11935   }
11936
11937   return Result;
11938 }
11939
11940 SDValue
11941 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11942                                       int64_t Offset, SelectionDAG &DAG) const {
11943   // Create the TargetGlobalAddress node, folding in the constant
11944   // offset if it is legal.
11945   unsigned char OpFlags =
11946       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11947   CodeModel::Model M = DAG.getTarget().getCodeModel();
11948   auto PtrVT = getPointerTy(DAG.getDataLayout());
11949   SDValue Result;
11950   if (OpFlags == X86II::MO_NO_FLAG &&
11951       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11952     // A direct static reference to a global.
11953     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11954     Offset = 0;
11955   } else {
11956     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11957   }
11958
11959   if (Subtarget->isPICStyleRIPRel() &&
11960       (M == CodeModel::Small || M == CodeModel::Kernel))
11961     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11962   else
11963     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11964
11965   // With PIC, the address is actually $g + Offset.
11966   if (isGlobalRelativeToPICBase(OpFlags)) {
11967     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11968                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11969   }
11970
11971   // For globals that require a load from a stub to get the address, emit the
11972   // load.
11973   if (isGlobalStubReference(OpFlags))
11974     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11975                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11976                          false, false, false, 0);
11977
11978   // If there was a non-zero offset that we didn't fold, create an explicit
11979   // addition for it.
11980   if (Offset != 0)
11981     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11982                          DAG.getConstant(Offset, dl, PtrVT));
11983
11984   return Result;
11985 }
11986
11987 SDValue
11988 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11989   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11990   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11991   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11992 }
11993
11994 static SDValue
11995 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11996            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11997            unsigned char OperandFlags, bool LocalDynamic = false) {
11998   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11999   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12000   SDLoc dl(GA);
12001   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12002                                            GA->getValueType(0),
12003                                            GA->getOffset(),
12004                                            OperandFlags);
12005
12006   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12007                                            : X86ISD::TLSADDR;
12008
12009   if (InFlag) {
12010     SDValue Ops[] = { Chain,  TGA, *InFlag };
12011     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12012   } else {
12013     SDValue Ops[]  = { Chain, TGA };
12014     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12015   }
12016
12017   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12018   MFI->setAdjustsStack(true);
12019   MFI->setHasCalls(true);
12020
12021   SDValue Flag = Chain.getValue(1);
12022   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12023 }
12024
12025 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12026 static SDValue
12027 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12028                                 const EVT PtrVT) {
12029   SDValue InFlag;
12030   SDLoc dl(GA);  // ? function entry point might be better
12031   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12032                                    DAG.getNode(X86ISD::GlobalBaseReg,
12033                                                SDLoc(), PtrVT), InFlag);
12034   InFlag = Chain.getValue(1);
12035
12036   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12037 }
12038
12039 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12040 static SDValue
12041 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12042                                 const EVT PtrVT) {
12043   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12044                     X86::RAX, X86II::MO_TLSGD);
12045 }
12046
12047 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12048                                            SelectionDAG &DAG,
12049                                            const EVT PtrVT,
12050                                            bool is64Bit) {
12051   SDLoc dl(GA);
12052
12053   // Get the start address of the TLS block for this module.
12054   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12055       .getInfo<X86MachineFunctionInfo>();
12056   MFI->incNumLocalDynamicTLSAccesses();
12057
12058   SDValue Base;
12059   if (is64Bit) {
12060     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12061                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12062   } else {
12063     SDValue InFlag;
12064     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12065         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12066     InFlag = Chain.getValue(1);
12067     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12068                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12069   }
12070
12071   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12072   // of Base.
12073
12074   // Build x@dtpoff.
12075   unsigned char OperandFlags = X86II::MO_DTPOFF;
12076   unsigned WrapperKind = X86ISD::Wrapper;
12077   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12078                                            GA->getValueType(0),
12079                                            GA->getOffset(), OperandFlags);
12080   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12081
12082   // Add x@dtpoff with the base.
12083   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12084 }
12085
12086 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12087 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12088                                    const EVT PtrVT, TLSModel::Model model,
12089                                    bool is64Bit, bool isPIC) {
12090   SDLoc dl(GA);
12091
12092   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12093   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12094                                                          is64Bit ? 257 : 256));
12095
12096   SDValue ThreadPointer =
12097       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12098                   MachinePointerInfo(Ptr), false, false, false, 0);
12099
12100   unsigned char OperandFlags = 0;
12101   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12102   // initialexec.
12103   unsigned WrapperKind = X86ISD::Wrapper;
12104   if (model == TLSModel::LocalExec) {
12105     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12106   } else if (model == TLSModel::InitialExec) {
12107     if (is64Bit) {
12108       OperandFlags = X86II::MO_GOTTPOFF;
12109       WrapperKind = X86ISD::WrapperRIP;
12110     } else {
12111       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12112     }
12113   } else {
12114     llvm_unreachable("Unexpected model");
12115   }
12116
12117   // emit "addl x@ntpoff,%eax" (local exec)
12118   // or "addl x@indntpoff,%eax" (initial exec)
12119   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12120   SDValue TGA =
12121       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12122                                  GA->getOffset(), OperandFlags);
12123   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12124
12125   if (model == TLSModel::InitialExec) {
12126     if (isPIC && !is64Bit) {
12127       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12128                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12129                            Offset);
12130     }
12131
12132     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12133                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12134                          false, false, false, 0);
12135   }
12136
12137   // The address of the thread local variable is the add of the thread
12138   // pointer with the offset of the variable.
12139   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12140 }
12141
12142 SDValue
12143 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12144
12145   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12146   const GlobalValue *GV = GA->getGlobal();
12147   auto PtrVT = getPointerTy(DAG.getDataLayout());
12148
12149   if (Subtarget->isTargetELF()) {
12150     if (DAG.getTarget().Options.EmulatedTLS)
12151       return LowerToTLSEmulatedModel(GA, DAG);
12152     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12153     switch (model) {
12154       case TLSModel::GeneralDynamic:
12155         if (Subtarget->is64Bit())
12156           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12157         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12158       case TLSModel::LocalDynamic:
12159         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12160                                            Subtarget->is64Bit());
12161       case TLSModel::InitialExec:
12162       case TLSModel::LocalExec:
12163         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12164                                    DAG.getTarget().getRelocationModel() ==
12165                                        Reloc::PIC_);
12166     }
12167     llvm_unreachable("Unknown TLS model.");
12168   }
12169
12170   if (Subtarget->isTargetDarwin()) {
12171     // Darwin only has one model of TLS.  Lower to that.
12172     unsigned char OpFlag = 0;
12173     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12174                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12175
12176     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12177     // global base reg.
12178     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12179                  !Subtarget->is64Bit();
12180     if (PIC32)
12181       OpFlag = X86II::MO_TLVP_PIC_BASE;
12182     else
12183       OpFlag = X86II::MO_TLVP;
12184     SDLoc DL(Op);
12185     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12186                                                 GA->getValueType(0),
12187                                                 GA->getOffset(), OpFlag);
12188     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12189
12190     // With PIC32, the address is actually $g + Offset.
12191     if (PIC32)
12192       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12193                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12194                            Offset);
12195
12196     // Lowering the machine isd will make sure everything is in the right
12197     // location.
12198     SDValue Chain = DAG.getEntryNode();
12199     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12200     SDValue Args[] = { Chain, Offset };
12201     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12202
12203     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12204     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12205     MFI->setAdjustsStack(true);
12206
12207     // And our return value (tls address) is in the standard call return value
12208     // location.
12209     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12210     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12211   }
12212
12213   if (Subtarget->isTargetKnownWindowsMSVC() ||
12214       Subtarget->isTargetWindowsGNU()) {
12215     // Just use the implicit TLS architecture
12216     // Need to generate someting similar to:
12217     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12218     //                                  ; from TEB
12219     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12220     //   mov     rcx, qword [rdx+rcx*8]
12221     //   mov     eax, .tls$:tlsvar
12222     //   [rax+rcx] contains the address
12223     // Windows 64bit: gs:0x58
12224     // Windows 32bit: fs:__tls_array
12225
12226     SDLoc dl(GA);
12227     SDValue Chain = DAG.getEntryNode();
12228
12229     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12230     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12231     // use its literal value of 0x2C.
12232     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12233                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12234                                                              256)
12235                                         : Type::getInt32PtrTy(*DAG.getContext(),
12236                                                               257));
12237
12238     SDValue TlsArray = Subtarget->is64Bit()
12239                            ? DAG.getIntPtrConstant(0x58, dl)
12240                            : (Subtarget->isTargetWindowsGNU()
12241                                   ? DAG.getIntPtrConstant(0x2C, dl)
12242                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12243
12244     SDValue ThreadPointer =
12245         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12246                     false, false, 0);
12247
12248     SDValue res;
12249     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12250       res = ThreadPointer;
12251     } else {
12252       // Load the _tls_index variable
12253       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12254       if (Subtarget->is64Bit())
12255         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12256                              MachinePointerInfo(), MVT::i32, false, false,
12257                              false, 0);
12258       else
12259         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12260                           false, false, 0);
12261
12262       auto &DL = DAG.getDataLayout();
12263       SDValue Scale =
12264           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12265       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12266
12267       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12268     }
12269
12270     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12271                       false, 0);
12272
12273     // Get the offset of start of .tls section
12274     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12275                                              GA->getValueType(0),
12276                                              GA->getOffset(), X86II::MO_SECREL);
12277     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12278
12279     // The address of the thread local variable is the add of the thread
12280     // pointer with the offset of the variable.
12281     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12282   }
12283
12284   llvm_unreachable("TLS not implemented for this target.");
12285 }
12286
12287 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12288 /// and take a 2 x i32 value to shift plus a shift amount.
12289 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12290   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12291   MVT VT = Op.getSimpleValueType();
12292   unsigned VTBits = VT.getSizeInBits();
12293   SDLoc dl(Op);
12294   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12295   SDValue ShOpLo = Op.getOperand(0);
12296   SDValue ShOpHi = Op.getOperand(1);
12297   SDValue ShAmt  = Op.getOperand(2);
12298   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12299   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12300   // during isel.
12301   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12302                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12303   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12304                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12305                        : DAG.getConstant(0, dl, VT);
12306
12307   SDValue Tmp2, Tmp3;
12308   if (Op.getOpcode() == ISD::SHL_PARTS) {
12309     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12310     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12311   } else {
12312     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12313     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12314   }
12315
12316   // If the shift amount is larger or equal than the width of a part we can't
12317   // rely on the results of shld/shrd. Insert a test and select the appropriate
12318   // values for large shift amounts.
12319   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12320                                 DAG.getConstant(VTBits, dl, MVT::i8));
12321   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12322                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12323
12324   SDValue Hi, Lo;
12325   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12326   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12327   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12328
12329   if (Op.getOpcode() == ISD::SHL_PARTS) {
12330     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12331     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12332   } else {
12333     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12334     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12335   }
12336
12337   SDValue Ops[2] = { Lo, Hi };
12338   return DAG.getMergeValues(Ops, dl);
12339 }
12340
12341 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12342                                            SelectionDAG &DAG) const {
12343   SDValue Src = Op.getOperand(0);
12344   MVT SrcVT = Src.getSimpleValueType();
12345   MVT VT = Op.getSimpleValueType();
12346   SDLoc dl(Op);
12347
12348   if (SrcVT.isVector()) {
12349     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12350       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12351                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12352                          DAG.getUNDEF(SrcVT)));
12353     }
12354     if (SrcVT.getVectorElementType() == MVT::i1) {
12355       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12356       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12357                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12358     }
12359     return SDValue();
12360   }
12361
12362   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12363          "Unknown SINT_TO_FP to lower!");
12364
12365   // These are really Legal; return the operand so the caller accepts it as
12366   // Legal.
12367   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12368     return Op;
12369   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12370       Subtarget->is64Bit()) {
12371     return Op;
12372   }
12373
12374   unsigned Size = SrcVT.getSizeInBits()/8;
12375   MachineFunction &MF = DAG.getMachineFunction();
12376   auto PtrVT = getPointerTy(MF.getDataLayout());
12377   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12378   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12379   SDValue Chain = DAG.getStore(
12380       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12381       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12382       false, 0);
12383   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12384 }
12385
12386 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12387                                      SDValue StackSlot,
12388                                      SelectionDAG &DAG) const {
12389   // Build the FILD
12390   SDLoc DL(Op);
12391   SDVTList Tys;
12392   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12393   if (useSSE)
12394     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12395   else
12396     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12397
12398   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12399
12400   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12401   MachineMemOperand *MMO;
12402   if (FI) {
12403     int SSFI = FI->getIndex();
12404     MMO = DAG.getMachineFunction().getMachineMemOperand(
12405         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12406         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12407   } else {
12408     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12409     StackSlot = StackSlot.getOperand(1);
12410   }
12411   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12412   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12413                                            X86ISD::FILD, DL,
12414                                            Tys, Ops, SrcVT, MMO);
12415
12416   if (useSSE) {
12417     Chain = Result.getValue(1);
12418     SDValue InFlag = Result.getValue(2);
12419
12420     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12421     // shouldn't be necessary except that RFP cannot be live across
12422     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12423     MachineFunction &MF = DAG.getMachineFunction();
12424     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12425     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12426     auto PtrVT = getPointerTy(MF.getDataLayout());
12427     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12428     Tys = DAG.getVTList(MVT::Other);
12429     SDValue Ops[] = {
12430       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12431     };
12432     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12433         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12434         MachineMemOperand::MOStore, SSFISize, SSFISize);
12435
12436     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12437                                     Ops, Op.getValueType(), MMO);
12438     Result = DAG.getLoad(
12439         Op.getValueType(), DL, Chain, StackSlot,
12440         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12441         false, false, false, 0);
12442   }
12443
12444   return Result;
12445 }
12446
12447 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12448 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12449                                                SelectionDAG &DAG) const {
12450   // This algorithm is not obvious. Here it is what we're trying to output:
12451   /*
12452      movq       %rax,  %xmm0
12453      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12454      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12455      #ifdef __SSE3__
12456        haddpd   %xmm0, %xmm0
12457      #else
12458        pshufd   $0x4e, %xmm0, %xmm1
12459        addpd    %xmm1, %xmm0
12460      #endif
12461   */
12462
12463   SDLoc dl(Op);
12464   LLVMContext *Context = DAG.getContext();
12465
12466   // Build some magic constants.
12467   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12468   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12469   auto PtrVT = getPointerTy(DAG.getDataLayout());
12470   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12471
12472   SmallVector<Constant*,2> CV1;
12473   CV1.push_back(
12474     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12475                                       APInt(64, 0x4330000000000000ULL))));
12476   CV1.push_back(
12477     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12478                                       APInt(64, 0x4530000000000000ULL))));
12479   Constant *C1 = ConstantVector::get(CV1);
12480   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12481
12482   // Load the 64-bit value into an XMM register.
12483   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12484                             Op.getOperand(0));
12485   SDValue CLod0 =
12486       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12487                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12488                   false, false, false, 16);
12489   SDValue Unpck1 =
12490       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12491
12492   SDValue CLod1 =
12493       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12494                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12495                   false, false, false, 16);
12496   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12497   // TODO: Are there any fast-math-flags to propagate here?
12498   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12499   SDValue Result;
12500
12501   if (Subtarget->hasSSE3()) {
12502     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12503     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12504   } else {
12505     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12506     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12507                                            S2F, 0x4E, DAG);
12508     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12509                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12510   }
12511
12512   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12513                      DAG.getIntPtrConstant(0, dl));
12514 }
12515
12516 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12517 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12518                                                SelectionDAG &DAG) const {
12519   SDLoc dl(Op);
12520   // FP constant to bias correct the final result.
12521   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12522                                    MVT::f64);
12523
12524   // Load the 32-bit value into an XMM register.
12525   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12526                              Op.getOperand(0));
12527
12528   // Zero out the upper parts of the register.
12529   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12530
12531   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12532                      DAG.getBitcast(MVT::v2f64, Load),
12533                      DAG.getIntPtrConstant(0, dl));
12534
12535   // Or the load with the bias.
12536   SDValue Or = DAG.getNode(
12537       ISD::OR, dl, MVT::v2i64,
12538       DAG.getBitcast(MVT::v2i64,
12539                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12540       DAG.getBitcast(MVT::v2i64,
12541                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12542   Or =
12543       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12544                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12545
12546   // Subtract the bias.
12547   // TODO: Are there any fast-math-flags to propagate here?
12548   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12549
12550   // Handle final rounding.
12551   MVT DestVT = Op.getSimpleValueType();
12552
12553   if (DestVT.bitsLT(MVT::f64))
12554     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12555                        DAG.getIntPtrConstant(0, dl));
12556   if (DestVT.bitsGT(MVT::f64))
12557     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12558
12559   // Handle final rounding.
12560   return Sub;
12561 }
12562
12563 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12564                                      const X86Subtarget &Subtarget) {
12565   // The algorithm is the following:
12566   // #ifdef __SSE4_1__
12567   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12568   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12569   //                                 (uint4) 0x53000000, 0xaa);
12570   // #else
12571   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12572   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12573   // #endif
12574   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12575   //     return (float4) lo + fhi;
12576
12577   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12578   // reassociate the two FADDs, and if we do that, the algorithm fails
12579   // spectacularly (PR24512).
12580   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12581   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12582   // there's also the MachineCombiner reassociations happening on Machine IR.
12583   if (DAG.getTarget().Options.UnsafeFPMath)
12584     return SDValue();
12585
12586   SDLoc DL(Op);
12587   SDValue V = Op->getOperand(0);
12588   MVT VecIntVT = V.getSimpleValueType();
12589   bool Is128 = VecIntVT == MVT::v4i32;
12590   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12591   // If we convert to something else than the supported type, e.g., to v4f64,
12592   // abort early.
12593   if (VecFloatVT != Op->getSimpleValueType(0))
12594     return SDValue();
12595
12596   unsigned NumElts = VecIntVT.getVectorNumElements();
12597   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12598          "Unsupported custom type");
12599   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12600
12601   // In the #idef/#else code, we have in common:
12602   // - The vector of constants:
12603   // -- 0x4b000000
12604   // -- 0x53000000
12605   // - A shift:
12606   // -- v >> 16
12607
12608   // Create the splat vector for 0x4b000000.
12609   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12610   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12611                            CstLow, CstLow, CstLow, CstLow};
12612   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12613                                   makeArrayRef(&CstLowArray[0], NumElts));
12614   // Create the splat vector for 0x53000000.
12615   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12616   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12617                             CstHigh, CstHigh, CstHigh, CstHigh};
12618   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12619                                    makeArrayRef(&CstHighArray[0], NumElts));
12620
12621   // Create the right shift.
12622   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12623   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12624                              CstShift, CstShift, CstShift, CstShift};
12625   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12626                                     makeArrayRef(&CstShiftArray[0], NumElts));
12627   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12628
12629   SDValue Low, High;
12630   if (Subtarget.hasSSE41()) {
12631     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12632     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12633     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12634     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12635     // Low will be bitcasted right away, so do not bother bitcasting back to its
12636     // original type.
12637     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12638                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12639     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12640     //                                 (uint4) 0x53000000, 0xaa);
12641     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12642     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12643     // High will be bitcasted right away, so do not bother bitcasting back to
12644     // its original type.
12645     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12646                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12647   } else {
12648     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12649     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12650                                      CstMask, CstMask, CstMask);
12651     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12652     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12653     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12654
12655     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12656     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12657   }
12658
12659   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12660   SDValue CstFAdd = DAG.getConstantFP(
12661       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12662   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12663                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12664   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12665                                    makeArrayRef(&CstFAddArray[0], NumElts));
12666
12667   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12668   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12669   // TODO: Are there any fast-math-flags to propagate here?
12670   SDValue FHigh =
12671       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12672   //     return (float4) lo + fhi;
12673   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12674   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12675 }
12676
12677 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12678                                                SelectionDAG &DAG) const {
12679   SDValue N0 = Op.getOperand(0);
12680   MVT SVT = N0.getSimpleValueType();
12681   SDLoc dl(Op);
12682
12683   switch (SVT.SimpleTy) {
12684   default:
12685     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12686   case MVT::v4i8:
12687   case MVT::v4i16:
12688   case MVT::v8i8:
12689   case MVT::v8i16: {
12690     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12691     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12692                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12693   }
12694   case MVT::v4i32:
12695   case MVT::v8i32:
12696     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12697   case MVT::v16i8:
12698   case MVT::v16i16:
12699     assert(Subtarget->hasAVX512());
12700     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12701                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12702   }
12703 }
12704
12705 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12706                                            SelectionDAG &DAG) const {
12707   SDValue N0 = Op.getOperand(0);
12708   SDLoc dl(Op);
12709   auto PtrVT = getPointerTy(DAG.getDataLayout());
12710
12711   if (Op.getSimpleValueType().isVector())
12712     return lowerUINT_TO_FP_vec(Op, DAG);
12713
12714   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12715   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12716   // the optimization here.
12717   if (DAG.SignBitIsZero(N0))
12718     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12719
12720   MVT SrcVT = N0.getSimpleValueType();
12721   MVT DstVT = Op.getSimpleValueType();
12722
12723   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12724       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12725     // Conversions from unsigned i32 to f32/f64 are legal,
12726     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12727     return Op;
12728   }
12729
12730   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12731     return LowerUINT_TO_FP_i64(Op, DAG);
12732   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12733     return LowerUINT_TO_FP_i32(Op, DAG);
12734   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12735     return SDValue();
12736
12737   // Make a 64-bit buffer, and use it to build an FILD.
12738   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12739   if (SrcVT == MVT::i32) {
12740     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12741     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12742     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12743                                   StackSlot, MachinePointerInfo(),
12744                                   false, false, 0);
12745     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12746                                   OffsetSlot, MachinePointerInfo(),
12747                                   false, false, 0);
12748     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12749     return Fild;
12750   }
12751
12752   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12753   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12754                                StackSlot, MachinePointerInfo(),
12755                                false, false, 0);
12756   // For i64 source, we need to add the appropriate power of 2 if the input
12757   // was negative.  This is the same as the optimization in
12758   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12759   // we must be careful to do the computation in x87 extended precision, not
12760   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12761   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12762   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12763       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12764       MachineMemOperand::MOLoad, 8, 8);
12765
12766   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12767   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12768   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12769                                          MVT::i64, MMO);
12770
12771   APInt FF(32, 0x5F800000ULL);
12772
12773   // Check whether the sign bit is set.
12774   SDValue SignSet = DAG.getSetCC(
12775       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12776       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12777
12778   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12779   SDValue FudgePtr = DAG.getConstantPool(
12780       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12781
12782   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12783   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12784   SDValue Four = DAG.getIntPtrConstant(4, dl);
12785   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12786                                Zero, Four);
12787   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12788
12789   // Load the value out, extending it from f32 to f80.
12790   // FIXME: Avoid the extend by constructing the right constant pool?
12791   SDValue Fudge = DAG.getExtLoad(
12792       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12793       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12794       false, false, false, 4);
12795   // Extend everything to 80 bits to force it to be done on x87.
12796   // TODO: Are there any fast-math-flags to propagate here?
12797   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12798   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12799                      DAG.getIntPtrConstant(0, dl));
12800 }
12801
12802 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12803 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12804 // just return an <SDValue(), SDValue()> pair.
12805 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12806 // to i16, i32 or i64, and we lower it to a legal sequence.
12807 // If lowered to the final integer result we return a <result, SDValue()> pair.
12808 // Otherwise we lower it to a sequence ending with a FIST, return a
12809 // <FIST, StackSlot> pair, and the caller is responsible for loading
12810 // the final integer result from StackSlot.
12811 std::pair<SDValue,SDValue>
12812 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12813                                    bool IsSigned, bool IsReplace) const {
12814   SDLoc DL(Op);
12815
12816   EVT DstTy = Op.getValueType();
12817   EVT TheVT = Op.getOperand(0).getValueType();
12818   auto PtrVT = getPointerTy(DAG.getDataLayout());
12819
12820   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12821     // f16 must be promoted before using the lowering in this routine.
12822     // fp128 does not use this lowering.
12823     return std::make_pair(SDValue(), SDValue());
12824   }
12825
12826   // If using FIST to compute an unsigned i64, we'll need some fixup
12827   // to handle values above the maximum signed i64.  A FIST is always
12828   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12829   bool UnsignedFixup = !IsSigned &&
12830                        DstTy == MVT::i64 &&
12831                        (!Subtarget->is64Bit() ||
12832                         !isScalarFPTypeInSSEReg(TheVT));
12833
12834   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12835     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12836     // The low 32 bits of the fist result will have the correct uint32 result.
12837     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12838     DstTy = MVT::i64;
12839   }
12840
12841   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12842          DstTy.getSimpleVT() >= MVT::i16 &&
12843          "Unknown FP_TO_INT to lower!");
12844
12845   // These are really Legal.
12846   if (DstTy == MVT::i32 &&
12847       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12848     return std::make_pair(SDValue(), SDValue());
12849   if (Subtarget->is64Bit() &&
12850       DstTy == MVT::i64 &&
12851       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12852     return std::make_pair(SDValue(), SDValue());
12853
12854   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12855   // stack slot.
12856   MachineFunction &MF = DAG.getMachineFunction();
12857   unsigned MemSize = DstTy.getSizeInBits()/8;
12858   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12859   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12860
12861   unsigned Opc;
12862   switch (DstTy.getSimpleVT().SimpleTy) {
12863   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12864   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12865   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12866   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12867   }
12868
12869   SDValue Chain = DAG.getEntryNode();
12870   SDValue Value = Op.getOperand(0);
12871   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12872
12873   if (UnsignedFixup) {
12874     //
12875     // Conversion to unsigned i64 is implemented with a select,
12876     // depending on whether the source value fits in the range
12877     // of a signed i64.  Let Thresh be the FP equivalent of
12878     // 0x8000000000000000ULL.
12879     //
12880     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12881     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12882     //  Fist-to-mem64 FistSrc
12883     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12884     //  to XOR'ing the high 32 bits with Adjust.
12885     //
12886     // Being a power of 2, Thresh is exactly representable in all FP formats.
12887     // For X87 we'd like to use the smallest FP type for this constant, but
12888     // for DAG type consistency we have to match the FP operand type.
12889
12890     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12891     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12892     bool LosesInfo = false;
12893     if (TheVT == MVT::f64)
12894       // The rounding mode is irrelevant as the conversion should be exact.
12895       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12896                               &LosesInfo);
12897     else if (TheVT == MVT::f80)
12898       Status = Thresh.convert(APFloat::x87DoubleExtended,
12899                               APFloat::rmNearestTiesToEven, &LosesInfo);
12900
12901     assert(Status == APFloat::opOK && !LosesInfo &&
12902            "FP conversion should have been exact");
12903
12904     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12905
12906     SDValue Cmp = DAG.getSetCC(DL,
12907                                getSetCCResultType(DAG.getDataLayout(),
12908                                                   *DAG.getContext(), TheVT),
12909                                Value, ThreshVal, ISD::SETLT);
12910     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12911                            DAG.getConstant(0, DL, MVT::i32),
12912                            DAG.getConstant(0x80000000, DL, MVT::i32));
12913     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12914     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12915                                               *DAG.getContext(), TheVT),
12916                        Value, ThreshVal, ISD::SETLT);
12917     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12918   }
12919
12920   // FIXME This causes a redundant load/store if the SSE-class value is already
12921   // in memory, such as if it is on the callstack.
12922   if (isScalarFPTypeInSSEReg(TheVT)) {
12923     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12924     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12925                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12926                          false, 0);
12927     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12928     SDValue Ops[] = {
12929       Chain, StackSlot, DAG.getValueType(TheVT)
12930     };
12931
12932     MachineMemOperand *MMO =
12933         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12934                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12935     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12936     Chain = Value.getValue(1);
12937     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12938     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12939   }
12940
12941   MachineMemOperand *MMO =
12942       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12943                               MachineMemOperand::MOStore, MemSize, MemSize);
12944
12945   if (UnsignedFixup) {
12946
12947     // Insert the FIST, load its result as two i32's,
12948     // and XOR the high i32 with Adjust.
12949
12950     SDValue FistOps[] = { Chain, Value, StackSlot };
12951     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12952                                            FistOps, DstTy, MMO);
12953
12954     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12955                                 MachinePointerInfo(),
12956                                 false, false, false, 0);
12957     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12958                                    DAG.getConstant(4, DL, PtrVT));
12959
12960     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12961                                  MachinePointerInfo(),
12962                                  false, false, false, 0);
12963     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12964
12965     if (Subtarget->is64Bit()) {
12966       // Join High32 and Low32 into a 64-bit result.
12967       // (High32 << 32) | Low32
12968       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12969       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12970       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12971                            DAG.getConstant(32, DL, MVT::i8));
12972       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12973       return std::make_pair(Result, SDValue());
12974     }
12975
12976     SDValue ResultOps[] = { Low32, High32 };
12977
12978     SDValue pair = IsReplace
12979       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12980       : DAG.getMergeValues(ResultOps, DL);
12981     return std::make_pair(pair, SDValue());
12982   } else {
12983     // Build the FP_TO_INT*_IN_MEM
12984     SDValue Ops[] = { Chain, Value, StackSlot };
12985     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12986                                            Ops, DstTy, MMO);
12987     return std::make_pair(FIST, StackSlot);
12988   }
12989 }
12990
12991 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12992                               const X86Subtarget *Subtarget) {
12993   MVT VT = Op->getSimpleValueType(0);
12994   SDValue In = Op->getOperand(0);
12995   MVT InVT = In.getSimpleValueType();
12996   SDLoc dl(Op);
12997
12998   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
12999     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13000
13001   // Optimize vectors in AVX mode:
13002   //
13003   //   v8i16 -> v8i32
13004   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13005   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13006   //   Concat upper and lower parts.
13007   //
13008   //   v4i32 -> v4i64
13009   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13010   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13011   //   Concat upper and lower parts.
13012   //
13013
13014   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13015       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13016       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13017     return SDValue();
13018
13019   if (Subtarget->hasInt256())
13020     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13021
13022   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13023   SDValue Undef = DAG.getUNDEF(InVT);
13024   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13025   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13026   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13027
13028   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13029                              VT.getVectorNumElements()/2);
13030
13031   OpLo = DAG.getBitcast(HVT, OpLo);
13032   OpHi = DAG.getBitcast(HVT, OpHi);
13033
13034   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13035 }
13036
13037 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13038                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13039   MVT VT = Op->getSimpleValueType(0);
13040   SDValue In = Op->getOperand(0);
13041   MVT InVT = In.getSimpleValueType();
13042   SDLoc DL(Op);
13043   unsigned int NumElts = VT.getVectorNumElements();
13044   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13045     return SDValue();
13046
13047   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13048     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13049
13050   assert(InVT.getVectorElementType() == MVT::i1);
13051   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13052   SDValue One =
13053    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13054   SDValue Zero =
13055    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13056
13057   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13058   if (VT.is512BitVector())
13059     return V;
13060   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13061 }
13062
13063 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13064                                SelectionDAG &DAG) {
13065   if (Subtarget->hasFp256())
13066     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13067       return Res;
13068
13069   return SDValue();
13070 }
13071
13072 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13073                                 SelectionDAG &DAG) {
13074   SDLoc DL(Op);
13075   MVT VT = Op.getSimpleValueType();
13076   SDValue In = Op.getOperand(0);
13077   MVT SVT = In.getSimpleValueType();
13078
13079   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13080     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13081
13082   if (Subtarget->hasFp256())
13083     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13084       return Res;
13085
13086   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13087          VT.getVectorNumElements() != SVT.getVectorNumElements());
13088   return SDValue();
13089 }
13090
13091 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13092   SDLoc DL(Op);
13093   MVT VT = Op.getSimpleValueType();
13094   SDValue In = Op.getOperand(0);
13095   MVT InVT = In.getSimpleValueType();
13096
13097   if (VT == MVT::i1) {
13098     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13099            "Invalid scalar TRUNCATE operation");
13100     if (InVT.getSizeInBits() >= 32)
13101       return SDValue();
13102     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13103     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13104   }
13105   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13106          "Invalid TRUNCATE operation");
13107
13108   // move vector to mask - truncate solution for SKX
13109   if (VT.getVectorElementType() == MVT::i1) {
13110     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13111         Subtarget->hasBWI())
13112       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13113     if ((InVT.is256BitVector() || InVT.is128BitVector())
13114         && InVT.getScalarSizeInBits() <= 16 &&
13115         Subtarget->hasBWI() && Subtarget->hasVLX())
13116       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13117     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13118         Subtarget->hasDQI())
13119       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13120     if ((InVT.is256BitVector() || InVT.is128BitVector())
13121         && InVT.getScalarSizeInBits() >= 32 &&
13122         Subtarget->hasDQI() && Subtarget->hasVLX())
13123       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13124   }
13125
13126   if (VT.getVectorElementType() == MVT::i1) {
13127     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13128     unsigned NumElts = InVT.getVectorNumElements();
13129     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13130     if (InVT.getSizeInBits() < 512) {
13131       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13132       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13133       InVT = ExtVT;
13134     }
13135
13136     SDValue OneV =
13137      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13138     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13139     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13140   }
13141
13142   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13143   if (Subtarget->hasAVX512()) {
13144     // word to byte only under BWI
13145     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13146       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13147                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13148     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13149   }
13150   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13151     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13152     if (Subtarget->hasInt256()) {
13153       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13154       In = DAG.getBitcast(MVT::v8i32, In);
13155       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13156                                 ShufMask);
13157       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13158                          DAG.getIntPtrConstant(0, DL));
13159     }
13160
13161     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13162                                DAG.getIntPtrConstant(0, DL));
13163     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13164                                DAG.getIntPtrConstant(2, DL));
13165     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13166     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13167     static const int ShufMask[] = {0, 2, 4, 6};
13168     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13169   }
13170
13171   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13172     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13173     if (Subtarget->hasInt256()) {
13174       In = DAG.getBitcast(MVT::v32i8, In);
13175
13176       SmallVector<SDValue,32> pshufbMask;
13177       for (unsigned i = 0; i < 2; ++i) {
13178         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13179         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13180         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13181         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13182         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13183         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13184         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13185         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13186         for (unsigned j = 0; j < 8; ++j)
13187           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13188       }
13189       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13190       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13191       In = DAG.getBitcast(MVT::v4i64, In);
13192
13193       static const int ShufMask[] = {0,  2,  -1,  -1};
13194       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13195                                 &ShufMask[0]);
13196       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13197                        DAG.getIntPtrConstant(0, DL));
13198       return DAG.getBitcast(VT, In);
13199     }
13200
13201     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13202                                DAG.getIntPtrConstant(0, DL));
13203
13204     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13205                                DAG.getIntPtrConstant(4, DL));
13206
13207     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13208     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13209
13210     // The PSHUFB mask:
13211     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13212                                    -1, -1, -1, -1, -1, -1, -1, -1};
13213
13214     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13215     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13216     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13217
13218     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13219     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13220
13221     // The MOVLHPS Mask:
13222     static const int ShufMask2[] = {0, 1, 4, 5};
13223     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13224     return DAG.getBitcast(MVT::v8i16, res);
13225   }
13226
13227   // Handle truncation of V256 to V128 using shuffles.
13228   if (!VT.is128BitVector() || !InVT.is256BitVector())
13229     return SDValue();
13230
13231   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13232
13233   unsigned NumElems = VT.getVectorNumElements();
13234   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13235
13236   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13237   // Prepare truncation shuffle mask
13238   for (unsigned i = 0; i != NumElems; ++i)
13239     MaskVec[i] = i * 2;
13240   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13241                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13242   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13243                      DAG.getIntPtrConstant(0, DL));
13244 }
13245
13246 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13247                                            SelectionDAG &DAG) const {
13248   assert(!Op.getSimpleValueType().isVector());
13249
13250   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13251     /*IsSigned=*/ true, /*IsReplace=*/ false);
13252   SDValue FIST = Vals.first, StackSlot = Vals.second;
13253   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13254   if (!FIST.getNode())
13255     return Op;
13256
13257   if (StackSlot.getNode())
13258     // Load the result.
13259     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13260                        FIST, StackSlot, MachinePointerInfo(),
13261                        false, false, false, 0);
13262
13263   // The node is the result.
13264   return FIST;
13265 }
13266
13267 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13268                                            SelectionDAG &DAG) const {
13269   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13270     /*IsSigned=*/ false, /*IsReplace=*/ false);
13271   SDValue FIST = Vals.first, StackSlot = Vals.second;
13272   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13273   if (!FIST.getNode())
13274     return Op;
13275
13276   if (StackSlot.getNode())
13277     // Load the result.
13278     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13279                        FIST, StackSlot, MachinePointerInfo(),
13280                        false, false, false, 0);
13281
13282   // The node is the result.
13283   return FIST;
13284 }
13285
13286 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13287   SDLoc DL(Op);
13288   MVT VT = Op.getSimpleValueType();
13289   SDValue In = Op.getOperand(0);
13290   MVT SVT = In.getSimpleValueType();
13291
13292   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13293
13294   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13295                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13296                                  In, DAG.getUNDEF(SVT)));
13297 }
13298
13299 /// The only differences between FABS and FNEG are the mask and the logic op.
13300 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13301 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13302   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13303          "Wrong opcode for lowering FABS or FNEG.");
13304
13305   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13306
13307   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13308   // into an FNABS. We'll lower the FABS after that if it is still in use.
13309   if (IsFABS)
13310     for (SDNode *User : Op->uses())
13311       if (User->getOpcode() == ISD::FNEG)
13312         return Op;
13313
13314   SDLoc dl(Op);
13315   MVT VT = Op.getSimpleValueType();
13316
13317   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13318   // decide if we should generate a 16-byte constant mask when we only need 4 or
13319   // 8 bytes for the scalar case.
13320
13321   MVT LogicVT;
13322   MVT EltVT;
13323   unsigned NumElts;
13324
13325   if (VT.isVector()) {
13326     LogicVT = VT;
13327     EltVT = VT.getVectorElementType();
13328     NumElts = VT.getVectorNumElements();
13329   } else {
13330     // There are no scalar bitwise logical SSE/AVX instructions, so we
13331     // generate a 16-byte vector constant and logic op even for the scalar case.
13332     // Using a 16-byte mask allows folding the load of the mask with
13333     // the logic op, so it can save (~4 bytes) on code size.
13334     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13335     EltVT = VT;
13336     NumElts = (VT == MVT::f64) ? 2 : 4;
13337   }
13338
13339   unsigned EltBits = EltVT.getSizeInBits();
13340   LLVMContext *Context = DAG.getContext();
13341   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13342   APInt MaskElt =
13343     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13344   Constant *C = ConstantInt::get(*Context, MaskElt);
13345   C = ConstantVector::getSplat(NumElts, C);
13346   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13347   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13348   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13349   SDValue Mask =
13350       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13351                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13352                   false, false, false, Alignment);
13353
13354   SDValue Op0 = Op.getOperand(0);
13355   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13356   unsigned LogicOp =
13357     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13358   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13359
13360   if (VT.isVector())
13361     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13362
13363   // For the scalar case extend to a 128-bit vector, perform the logic op,
13364   // and extract the scalar result back out.
13365   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13366   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13367   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13368                      DAG.getIntPtrConstant(0, dl));
13369 }
13370
13371 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13372   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13373   LLVMContext *Context = DAG.getContext();
13374   SDValue Op0 = Op.getOperand(0);
13375   SDValue Op1 = Op.getOperand(1);
13376   SDLoc dl(Op);
13377   MVT VT = Op.getSimpleValueType();
13378   MVT SrcVT = Op1.getSimpleValueType();
13379
13380   // If second operand is smaller, extend it first.
13381   if (SrcVT.bitsLT(VT)) {
13382     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13383     SrcVT = VT;
13384   }
13385   // And if it is bigger, shrink it first.
13386   if (SrcVT.bitsGT(VT)) {
13387     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13388     SrcVT = VT;
13389   }
13390
13391   // At this point the operands and the result should have the same
13392   // type, and that won't be f80 since that is not custom lowered.
13393
13394   const fltSemantics &Sem =
13395       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13396   const unsigned SizeInBits = VT.getSizeInBits();
13397
13398   SmallVector<Constant *, 4> CV(
13399       VT == MVT::f64 ? 2 : 4,
13400       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13401
13402   // First, clear all bits but the sign bit from the second operand (sign).
13403   CV[0] = ConstantFP::get(*Context,
13404                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13405   Constant *C = ConstantVector::get(CV);
13406   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13407   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13408
13409   // Perform all logic operations as 16-byte vectors because there are no
13410   // scalar FP logic instructions in SSE. This allows load folding of the
13411   // constants into the logic instructions.
13412   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13413   SDValue Mask1 =
13414       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13415                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13416                   false, false, false, 16);
13417   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13418   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13419
13420   // Next, clear the sign bit from the first operand (magnitude).
13421   // If it's a constant, we can clear it here.
13422   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13423     APFloat APF = Op0CN->getValueAPF();
13424     // If the magnitude is a positive zero, the sign bit alone is enough.
13425     if (APF.isPosZero())
13426       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13427                          DAG.getIntPtrConstant(0, dl));
13428     APF.clearSign();
13429     CV[0] = ConstantFP::get(*Context, APF);
13430   } else {
13431     CV[0] = ConstantFP::get(
13432         *Context,
13433         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13434   }
13435   C = ConstantVector::get(CV);
13436   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13437   SDValue Val =
13438       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13439                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13440                   false, false, false, 16);
13441   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13442   if (!isa<ConstantFPSDNode>(Op0)) {
13443     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13444     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13445   }
13446   // OR the magnitude value with the sign bit.
13447   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13448   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13449                      DAG.getIntPtrConstant(0, dl));
13450 }
13451
13452 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13453   SDValue N0 = Op.getOperand(0);
13454   SDLoc dl(Op);
13455   MVT VT = Op.getSimpleValueType();
13456
13457   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13458   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13459                                   DAG.getConstant(1, dl, VT));
13460   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13461 }
13462
13463 // Check whether an OR'd tree is PTEST-able.
13464 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13465                                       SelectionDAG &DAG) {
13466   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13467
13468   if (!Subtarget->hasSSE41())
13469     return SDValue();
13470
13471   if (!Op->hasOneUse())
13472     return SDValue();
13473
13474   SDNode *N = Op.getNode();
13475   SDLoc DL(N);
13476
13477   SmallVector<SDValue, 8> Opnds;
13478   DenseMap<SDValue, unsigned> VecInMap;
13479   SmallVector<SDValue, 8> VecIns;
13480   EVT VT = MVT::Other;
13481
13482   // Recognize a special case where a vector is casted into wide integer to
13483   // test all 0s.
13484   Opnds.push_back(N->getOperand(0));
13485   Opnds.push_back(N->getOperand(1));
13486
13487   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13488     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13489     // BFS traverse all OR'd operands.
13490     if (I->getOpcode() == ISD::OR) {
13491       Opnds.push_back(I->getOperand(0));
13492       Opnds.push_back(I->getOperand(1));
13493       // Re-evaluate the number of nodes to be traversed.
13494       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13495       continue;
13496     }
13497
13498     // Quit if a non-EXTRACT_VECTOR_ELT
13499     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13500       return SDValue();
13501
13502     // Quit if without a constant index.
13503     SDValue Idx = I->getOperand(1);
13504     if (!isa<ConstantSDNode>(Idx))
13505       return SDValue();
13506
13507     SDValue ExtractedFromVec = I->getOperand(0);
13508     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13509     if (M == VecInMap.end()) {
13510       VT = ExtractedFromVec.getValueType();
13511       // Quit if not 128/256-bit vector.
13512       if (!VT.is128BitVector() && !VT.is256BitVector())
13513         return SDValue();
13514       // Quit if not the same type.
13515       if (VecInMap.begin() != VecInMap.end() &&
13516           VT != VecInMap.begin()->first.getValueType())
13517         return SDValue();
13518       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13519       VecIns.push_back(ExtractedFromVec);
13520     }
13521     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13522   }
13523
13524   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13525          "Not extracted from 128-/256-bit vector.");
13526
13527   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13528
13529   for (DenseMap<SDValue, unsigned>::const_iterator
13530         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13531     // Quit if not all elements are used.
13532     if (I->second != FullMask)
13533       return SDValue();
13534   }
13535
13536   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13537
13538   // Cast all vectors into TestVT for PTEST.
13539   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13540     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13541
13542   // If more than one full vectors are evaluated, OR them first before PTEST.
13543   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13544     // Each iteration will OR 2 nodes and append the result until there is only
13545     // 1 node left, i.e. the final OR'd value of all vectors.
13546     SDValue LHS = VecIns[Slot];
13547     SDValue RHS = VecIns[Slot + 1];
13548     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13549   }
13550
13551   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13552                      VecIns.back(), VecIns.back());
13553 }
13554
13555 /// \brief return true if \c Op has a use that doesn't just read flags.
13556 static bool hasNonFlagsUse(SDValue Op) {
13557   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13558        ++UI) {
13559     SDNode *User = *UI;
13560     unsigned UOpNo = UI.getOperandNo();
13561     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13562       // Look pass truncate.
13563       UOpNo = User->use_begin().getOperandNo();
13564       User = *User->use_begin();
13565     }
13566
13567     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13568         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13569       return true;
13570   }
13571   return false;
13572 }
13573
13574 /// Emit nodes that will be selected as "test Op0,Op0", or something
13575 /// equivalent.
13576 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13577                                     SelectionDAG &DAG) const {
13578   if (Op.getValueType() == MVT::i1) {
13579     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13580     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13581                        DAG.getConstant(0, dl, MVT::i8));
13582   }
13583   // CF and OF aren't always set the way we want. Determine which
13584   // of these we need.
13585   bool NeedCF = false;
13586   bool NeedOF = false;
13587   switch (X86CC) {
13588   default: break;
13589   case X86::COND_A: case X86::COND_AE:
13590   case X86::COND_B: case X86::COND_BE:
13591     NeedCF = true;
13592     break;
13593   case X86::COND_G: case X86::COND_GE:
13594   case X86::COND_L: case X86::COND_LE:
13595   case X86::COND_O: case X86::COND_NO: {
13596     // Check if we really need to set the
13597     // Overflow flag. If NoSignedWrap is present
13598     // that is not actually needed.
13599     switch (Op->getOpcode()) {
13600     case ISD::ADD:
13601     case ISD::SUB:
13602     case ISD::MUL:
13603     case ISD::SHL: {
13604       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13605       if (BinNode->Flags.hasNoSignedWrap())
13606         break;
13607     }
13608     default:
13609       NeedOF = true;
13610       break;
13611     }
13612     break;
13613   }
13614   }
13615   // See if we can use the EFLAGS value from the operand instead of
13616   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13617   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13618   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13619     // Emit a CMP with 0, which is the TEST pattern.
13620     //if (Op.getValueType() == MVT::i1)
13621     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13622     //                     DAG.getConstant(0, MVT::i1));
13623     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13624                        DAG.getConstant(0, dl, Op.getValueType()));
13625   }
13626   unsigned Opcode = 0;
13627   unsigned NumOperands = 0;
13628
13629   // Truncate operations may prevent the merge of the SETCC instruction
13630   // and the arithmetic instruction before it. Attempt to truncate the operands
13631   // of the arithmetic instruction and use a reduced bit-width instruction.
13632   bool NeedTruncation = false;
13633   SDValue ArithOp = Op;
13634   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13635     SDValue Arith = Op->getOperand(0);
13636     // Both the trunc and the arithmetic op need to have one user each.
13637     if (Arith->hasOneUse())
13638       switch (Arith.getOpcode()) {
13639         default: break;
13640         case ISD::ADD:
13641         case ISD::SUB:
13642         case ISD::AND:
13643         case ISD::OR:
13644         case ISD::XOR: {
13645           NeedTruncation = true;
13646           ArithOp = Arith;
13647         }
13648       }
13649   }
13650
13651   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13652   // which may be the result of a CAST.  We use the variable 'Op', which is the
13653   // non-casted variable when we check for possible users.
13654   switch (ArithOp.getOpcode()) {
13655   case ISD::ADD:
13656     // Due to an isel shortcoming, be conservative if this add is likely to be
13657     // selected as part of a load-modify-store instruction. When the root node
13658     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13659     // uses of other nodes in the match, such as the ADD in this case. This
13660     // leads to the ADD being left around and reselected, with the result being
13661     // two adds in the output.  Alas, even if none our users are stores, that
13662     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13663     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13664     // climbing the DAG back to the root, and it doesn't seem to be worth the
13665     // effort.
13666     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13667          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13668       if (UI->getOpcode() != ISD::CopyToReg &&
13669           UI->getOpcode() != ISD::SETCC &&
13670           UI->getOpcode() != ISD::STORE)
13671         goto default_case;
13672
13673     if (ConstantSDNode *C =
13674         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13675       // An add of one will be selected as an INC.
13676       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13677         Opcode = X86ISD::INC;
13678         NumOperands = 1;
13679         break;
13680       }
13681
13682       // An add of negative one (subtract of one) will be selected as a DEC.
13683       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13684         Opcode = X86ISD::DEC;
13685         NumOperands = 1;
13686         break;
13687       }
13688     }
13689
13690     // Otherwise use a regular EFLAGS-setting add.
13691     Opcode = X86ISD::ADD;
13692     NumOperands = 2;
13693     break;
13694   case ISD::SHL:
13695   case ISD::SRL:
13696     // If we have a constant logical shift that's only used in a comparison
13697     // against zero turn it into an equivalent AND. This allows turning it into
13698     // a TEST instruction later.
13699     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13700         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13701       EVT VT = Op.getValueType();
13702       unsigned BitWidth = VT.getSizeInBits();
13703       unsigned ShAmt = Op->getConstantOperandVal(1);
13704       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13705         break;
13706       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13707                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13708                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13709       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13710         break;
13711       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13712                                 DAG.getConstant(Mask, dl, VT));
13713       DAG.ReplaceAllUsesWith(Op, New);
13714       Op = New;
13715     }
13716     break;
13717
13718   case ISD::AND:
13719     // If the primary and result isn't used, don't bother using X86ISD::AND,
13720     // because a TEST instruction will be better.
13721     if (!hasNonFlagsUse(Op))
13722       break;
13723     // FALL THROUGH
13724   case ISD::SUB:
13725   case ISD::OR:
13726   case ISD::XOR:
13727     // Due to the ISEL shortcoming noted above, be conservative if this op is
13728     // likely to be selected as part of a load-modify-store instruction.
13729     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13730            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13731       if (UI->getOpcode() == ISD::STORE)
13732         goto default_case;
13733
13734     // Otherwise use a regular EFLAGS-setting instruction.
13735     switch (ArithOp.getOpcode()) {
13736     default: llvm_unreachable("unexpected operator!");
13737     case ISD::SUB: Opcode = X86ISD::SUB; break;
13738     case ISD::XOR: Opcode = X86ISD::XOR; break;
13739     case ISD::AND: Opcode = X86ISD::AND; break;
13740     case ISD::OR: {
13741       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13742         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13743         if (EFLAGS.getNode())
13744           return EFLAGS;
13745       }
13746       Opcode = X86ISD::OR;
13747       break;
13748     }
13749     }
13750
13751     NumOperands = 2;
13752     break;
13753   case X86ISD::ADD:
13754   case X86ISD::SUB:
13755   case X86ISD::INC:
13756   case X86ISD::DEC:
13757   case X86ISD::OR:
13758   case X86ISD::XOR:
13759   case X86ISD::AND:
13760     return SDValue(Op.getNode(), 1);
13761   default:
13762   default_case:
13763     break;
13764   }
13765
13766   // If we found that truncation is beneficial, perform the truncation and
13767   // update 'Op'.
13768   if (NeedTruncation) {
13769     EVT VT = Op.getValueType();
13770     SDValue WideVal = Op->getOperand(0);
13771     EVT WideVT = WideVal.getValueType();
13772     unsigned ConvertedOp = 0;
13773     // Use a target machine opcode to prevent further DAGCombine
13774     // optimizations that may separate the arithmetic operations
13775     // from the setcc node.
13776     switch (WideVal.getOpcode()) {
13777       default: break;
13778       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13779       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13780       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13781       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13782       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13783     }
13784
13785     if (ConvertedOp) {
13786       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13787       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13788         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13789         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13790         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13791       }
13792     }
13793   }
13794
13795   if (Opcode == 0)
13796     // Emit a CMP with 0, which is the TEST pattern.
13797     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13798                        DAG.getConstant(0, dl, Op.getValueType()));
13799
13800   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13801   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13802
13803   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13804   DAG.ReplaceAllUsesWith(Op, New);
13805   return SDValue(New.getNode(), 1);
13806 }
13807
13808 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13809 /// equivalent.
13810 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13811                                    SDLoc dl, SelectionDAG &DAG) const {
13812   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13813     if (C->getAPIntValue() == 0)
13814       return EmitTest(Op0, X86CC, dl, DAG);
13815
13816      assert(Op0.getValueType() != MVT::i1 &&
13817             "Unexpected comparison operation for MVT::i1 operands");
13818   }
13819
13820   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13821        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13822     // Do the comparison at i32 if it's smaller, besides the Atom case.
13823     // This avoids subregister aliasing issues. Keep the smaller reference
13824     // if we're optimizing for size, however, as that'll allow better folding
13825     // of memory operations.
13826     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13827         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13828         !Subtarget->isAtom()) {
13829       unsigned ExtendOp =
13830           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13831       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13832       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13833     }
13834     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13835     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13836     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13837                               Op0, Op1);
13838     return SDValue(Sub.getNode(), 1);
13839   }
13840   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13841 }
13842
13843 /// Convert a comparison if required by the subtarget.
13844 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13845                                                  SelectionDAG &DAG) const {
13846   // If the subtarget does not support the FUCOMI instruction, floating-point
13847   // comparisons have to be converted.
13848   if (Subtarget->hasCMov() ||
13849       Cmp.getOpcode() != X86ISD::CMP ||
13850       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13851       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13852     return Cmp;
13853
13854   // The instruction selector will select an FUCOM instruction instead of
13855   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13856   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13857   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13858   SDLoc dl(Cmp);
13859   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13860   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13861   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13862                             DAG.getConstant(8, dl, MVT::i8));
13863   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13864   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13865 }
13866
13867 /// The minimum architected relative accuracy is 2^-12. We need one
13868 /// Newton-Raphson step to have a good float result (24 bits of precision).
13869 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13870                                             DAGCombinerInfo &DCI,
13871                                             unsigned &RefinementSteps,
13872                                             bool &UseOneConstNR) const {
13873   EVT VT = Op.getValueType();
13874   const char *RecipOp;
13875
13876   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13877   // TODO: Add support for AVX512 (v16f32).
13878   // It is likely not profitable to do this for f64 because a double-precision
13879   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13880   // instructions: convert to single, rsqrtss, convert back to double, refine
13881   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13882   // along with FMA, this could be a throughput win.
13883   if (VT == MVT::f32 && Subtarget->hasSSE1())
13884     RecipOp = "sqrtf";
13885   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13886            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13887     RecipOp = "vec-sqrtf";
13888   else
13889     return SDValue();
13890
13891   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13892   if (!Recips.isEnabled(RecipOp))
13893     return SDValue();
13894
13895   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13896   UseOneConstNR = false;
13897   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13898 }
13899
13900 /// The minimum architected relative accuracy is 2^-12. We need one
13901 /// Newton-Raphson step to have a good float result (24 bits of precision).
13902 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13903                                             DAGCombinerInfo &DCI,
13904                                             unsigned &RefinementSteps) const {
13905   EVT VT = Op.getValueType();
13906   const char *RecipOp;
13907
13908   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13909   // TODO: Add support for AVX512 (v16f32).
13910   // It is likely not profitable to do this for f64 because a double-precision
13911   // reciprocal estimate with refinement on x86 prior to FMA requires
13912   // 15 instructions: convert to single, rcpss, convert back to double, refine
13913   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13914   // along with FMA, this could be a throughput win.
13915   if (VT == MVT::f32 && Subtarget->hasSSE1())
13916     RecipOp = "divf";
13917   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13918            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13919     RecipOp = "vec-divf";
13920   else
13921     return SDValue();
13922
13923   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13924   if (!Recips.isEnabled(RecipOp))
13925     return SDValue();
13926
13927   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13928   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13929 }
13930
13931 /// If we have at least two divisions that use the same divisor, convert to
13932 /// multplication by a reciprocal. This may need to be adjusted for a given
13933 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13934 /// This is because we still need one division to calculate the reciprocal and
13935 /// then we need two multiplies by that reciprocal as replacements for the
13936 /// original divisions.
13937 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13938   return 2;
13939 }
13940
13941 static bool isAllOnes(SDValue V) {
13942   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13943   return C && C->isAllOnesValue();
13944 }
13945
13946 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13947 /// if it's possible.
13948 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13949                                      SDLoc dl, SelectionDAG &DAG) const {
13950   SDValue Op0 = And.getOperand(0);
13951   SDValue Op1 = And.getOperand(1);
13952   if (Op0.getOpcode() == ISD::TRUNCATE)
13953     Op0 = Op0.getOperand(0);
13954   if (Op1.getOpcode() == ISD::TRUNCATE)
13955     Op1 = Op1.getOperand(0);
13956
13957   SDValue LHS, RHS;
13958   if (Op1.getOpcode() == ISD::SHL)
13959     std::swap(Op0, Op1);
13960   if (Op0.getOpcode() == ISD::SHL) {
13961     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13962       if (And00C->getZExtValue() == 1) {
13963         // If we looked past a truncate, check that it's only truncating away
13964         // known zeros.
13965         unsigned BitWidth = Op0.getValueSizeInBits();
13966         unsigned AndBitWidth = And.getValueSizeInBits();
13967         if (BitWidth > AndBitWidth) {
13968           APInt Zeros, Ones;
13969           DAG.computeKnownBits(Op0, Zeros, Ones);
13970           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13971             return SDValue();
13972         }
13973         LHS = Op1;
13974         RHS = Op0.getOperand(1);
13975       }
13976   } else if (Op1.getOpcode() == ISD::Constant) {
13977     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13978     uint64_t AndRHSVal = AndRHS->getZExtValue();
13979     SDValue AndLHS = Op0;
13980
13981     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13982       LHS = AndLHS.getOperand(0);
13983       RHS = AndLHS.getOperand(1);
13984     }
13985
13986     // Use BT if the immediate can't be encoded in a TEST instruction.
13987     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13988       LHS = AndLHS;
13989       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13990     }
13991   }
13992
13993   if (LHS.getNode()) {
13994     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13995     // instruction.  Since the shift amount is in-range-or-undefined, we know
13996     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13997     // the encoding for the i16 version is larger than the i32 version.
13998     // Also promote i16 to i32 for performance / code size reason.
13999     if (LHS.getValueType() == MVT::i8 ||
14000         LHS.getValueType() == MVT::i16)
14001       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14002
14003     // If the operand types disagree, extend the shift amount to match.  Since
14004     // BT ignores high bits (like shifts) we can use anyextend.
14005     if (LHS.getValueType() != RHS.getValueType())
14006       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14007
14008     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14009     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14010     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14011                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14012   }
14013
14014   return SDValue();
14015 }
14016
14017 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14018 /// mask CMPs.
14019 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14020                               SDValue &Op1) {
14021   unsigned SSECC;
14022   bool Swap = false;
14023
14024   // SSE Condition code mapping:
14025   //  0 - EQ
14026   //  1 - LT
14027   //  2 - LE
14028   //  3 - UNORD
14029   //  4 - NEQ
14030   //  5 - NLT
14031   //  6 - NLE
14032   //  7 - ORD
14033   switch (SetCCOpcode) {
14034   default: llvm_unreachable("Unexpected SETCC condition");
14035   case ISD::SETOEQ:
14036   case ISD::SETEQ:  SSECC = 0; break;
14037   case ISD::SETOGT:
14038   case ISD::SETGT:  Swap = true; // Fallthrough
14039   case ISD::SETLT:
14040   case ISD::SETOLT: SSECC = 1; break;
14041   case ISD::SETOGE:
14042   case ISD::SETGE:  Swap = true; // Fallthrough
14043   case ISD::SETLE:
14044   case ISD::SETOLE: SSECC = 2; break;
14045   case ISD::SETUO:  SSECC = 3; break;
14046   case ISD::SETUNE:
14047   case ISD::SETNE:  SSECC = 4; break;
14048   case ISD::SETULE: Swap = true; // Fallthrough
14049   case ISD::SETUGE: SSECC = 5; break;
14050   case ISD::SETULT: Swap = true; // Fallthrough
14051   case ISD::SETUGT: SSECC = 6; break;
14052   case ISD::SETO:   SSECC = 7; break;
14053   case ISD::SETUEQ:
14054   case ISD::SETONE: SSECC = 8; break;
14055   }
14056   if (Swap)
14057     std::swap(Op0, Op1);
14058
14059   return SSECC;
14060 }
14061
14062 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14063 // ones, and then concatenate the result back.
14064 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14065   MVT VT = Op.getSimpleValueType();
14066
14067   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14068          "Unsupported value type for operation");
14069
14070   unsigned NumElems = VT.getVectorNumElements();
14071   SDLoc dl(Op);
14072   SDValue CC = Op.getOperand(2);
14073
14074   // Extract the LHS vectors
14075   SDValue LHS = Op.getOperand(0);
14076   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14077   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14078
14079   // Extract the RHS vectors
14080   SDValue RHS = Op.getOperand(1);
14081   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14082   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14083
14084   // Issue the operation on the smaller types and concatenate the result back
14085   MVT EltVT = VT.getVectorElementType();
14086   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14087   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14088                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14089                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14090 }
14091
14092 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14093   SDValue Op0 = Op.getOperand(0);
14094   SDValue Op1 = Op.getOperand(1);
14095   SDValue CC = Op.getOperand(2);
14096   MVT VT = Op.getSimpleValueType();
14097   SDLoc dl(Op);
14098
14099   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14100          "Unexpected type for boolean compare operation");
14101   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14102   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14103                                DAG.getConstant(-1, dl, VT));
14104   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14105                                DAG.getConstant(-1, dl, VT));
14106   switch (SetCCOpcode) {
14107   default: llvm_unreachable("Unexpected SETCC condition");
14108   case ISD::SETEQ:
14109     // (x == y) -> ~(x ^ y)
14110     return DAG.getNode(ISD::XOR, dl, VT,
14111                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14112                        DAG.getConstant(-1, dl, VT));
14113   case ISD::SETNE:
14114     // (x != y) -> (x ^ y)
14115     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14116   case ISD::SETUGT:
14117   case ISD::SETGT:
14118     // (x > y) -> (x & ~y)
14119     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14120   case ISD::SETULT:
14121   case ISD::SETLT:
14122     // (x < y) -> (~x & y)
14123     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14124   case ISD::SETULE:
14125   case ISD::SETLE:
14126     // (x <= y) -> (~x | y)
14127     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14128   case ISD::SETUGE:
14129   case ISD::SETGE:
14130     // (x >=y) -> (x | ~y)
14131     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14132   }
14133 }
14134
14135 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14136                                      const X86Subtarget *Subtarget) {
14137   SDValue Op0 = Op.getOperand(0);
14138   SDValue Op1 = Op.getOperand(1);
14139   SDValue CC = Op.getOperand(2);
14140   MVT VT = Op.getSimpleValueType();
14141   SDLoc dl(Op);
14142
14143   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14144          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14145          "Cannot set masked compare for this operation");
14146
14147   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14148   unsigned  Opc = 0;
14149   bool Unsigned = false;
14150   bool Swap = false;
14151   unsigned SSECC;
14152   switch (SetCCOpcode) {
14153   default: llvm_unreachable("Unexpected SETCC condition");
14154   case ISD::SETNE:  SSECC = 4; break;
14155   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14156   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14157   case ISD::SETLT:  Swap = true; //fall-through
14158   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14159   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14160   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14161   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14162   case ISD::SETULE: Unsigned = true; //fall-through
14163   case ISD::SETLE:  SSECC = 2; break;
14164   }
14165
14166   if (Swap)
14167     std::swap(Op0, Op1);
14168   if (Opc)
14169     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14170   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14171   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14172                      DAG.getConstant(SSECC, dl, MVT::i8));
14173 }
14174
14175 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14176 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14177 /// return an empty value.
14178 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14179 {
14180   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14181   if (!BV)
14182     return SDValue();
14183
14184   MVT VT = Op1.getSimpleValueType();
14185   MVT EVT = VT.getVectorElementType();
14186   unsigned n = VT.getVectorNumElements();
14187   SmallVector<SDValue, 8> ULTOp1;
14188
14189   for (unsigned i = 0; i < n; ++i) {
14190     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14191     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14192       return SDValue();
14193
14194     // Avoid underflow.
14195     APInt Val = Elt->getAPIntValue();
14196     if (Val == 0)
14197       return SDValue();
14198
14199     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14200   }
14201
14202   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14203 }
14204
14205 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14206                            SelectionDAG &DAG) {
14207   SDValue Op0 = Op.getOperand(0);
14208   SDValue Op1 = Op.getOperand(1);
14209   SDValue CC = Op.getOperand(2);
14210   MVT VT = Op.getSimpleValueType();
14211   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14212   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14213   SDLoc dl(Op);
14214
14215   if (isFP) {
14216 #ifndef NDEBUG
14217     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14218     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14219 #endif
14220
14221     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14222     unsigned Opc = X86ISD::CMPP;
14223     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14224       assert(VT.getVectorNumElements() <= 16);
14225       Opc = X86ISD::CMPM;
14226     }
14227     // In the two special cases we can't handle, emit two comparisons.
14228     if (SSECC == 8) {
14229       unsigned CC0, CC1;
14230       unsigned CombineOpc;
14231       if (SetCCOpcode == ISD::SETUEQ) {
14232         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14233       } else {
14234         assert(SetCCOpcode == ISD::SETONE);
14235         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14236       }
14237
14238       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14239                                  DAG.getConstant(CC0, dl, MVT::i8));
14240       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14241                                  DAG.getConstant(CC1, dl, MVT::i8));
14242       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14243     }
14244     // Handle all other FP comparisons here.
14245     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14246                        DAG.getConstant(SSECC, dl, MVT::i8));
14247   }
14248
14249   MVT VTOp0 = Op0.getSimpleValueType();
14250   assert(VTOp0 == Op1.getSimpleValueType() &&
14251          "Expected operands with same type!");
14252   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14253          "Invalid number of packed elements for source and destination!");
14254
14255   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14256     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14257     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14258     // legalizer firstly checks if the first operand in input to the setcc has
14259     // a legal type. If so, then it promotes the return type to that same type.
14260     // Otherwise, the return type is promoted to the 'next legal type' which,
14261     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14262     //
14263     // We reach this code only if the following two conditions are met:
14264     // 1. Both return type and operand type have been promoted to wider types
14265     //    by the type legalizer.
14266     // 2. The original operand type has been promoted to a 256-bit vector.
14267     //
14268     // Note that condition 2. only applies for AVX targets.
14269     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14270     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14271   }
14272
14273   // The non-AVX512 code below works under the assumption that source and
14274   // destination types are the same.
14275   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14276          "Value types for source and destination must be the same!");
14277
14278   // Break 256-bit integer vector compare into smaller ones.
14279   if (VT.is256BitVector() && !Subtarget->hasInt256())
14280     return Lower256IntVSETCC(Op, DAG);
14281
14282   MVT OpVT = Op1.getSimpleValueType();
14283   if (OpVT.getVectorElementType() == MVT::i1)
14284     return LowerBoolVSETCC_AVX512(Op, DAG);
14285
14286   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14287   if (Subtarget->hasAVX512()) {
14288     if (Op1.getSimpleValueType().is512BitVector() ||
14289         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14290         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14291       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14292
14293     // In AVX-512 architecture setcc returns mask with i1 elements,
14294     // But there is no compare instruction for i8 and i16 elements in KNL.
14295     // We are not talking about 512-bit operands in this case, these
14296     // types are illegal.
14297     if (MaskResult &&
14298         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14299          OpVT.getVectorElementType().getSizeInBits() >= 8))
14300       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14301                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14302   }
14303
14304   // Lower using XOP integer comparisons.
14305   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14306        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14307     // Translate compare code to XOP PCOM compare mode.
14308     unsigned CmpMode = 0;
14309     switch (SetCCOpcode) {
14310     default: llvm_unreachable("Unexpected SETCC condition");
14311     case ISD::SETULT:
14312     case ISD::SETLT: CmpMode = 0x00; break;
14313     case ISD::SETULE:
14314     case ISD::SETLE: CmpMode = 0x01; break;
14315     case ISD::SETUGT:
14316     case ISD::SETGT: CmpMode = 0x02; break;
14317     case ISD::SETUGE:
14318     case ISD::SETGE: CmpMode = 0x03; break;
14319     case ISD::SETEQ: CmpMode = 0x04; break;
14320     case ISD::SETNE: CmpMode = 0x05; break;
14321     }
14322
14323     // Are we comparing unsigned or signed integers?
14324     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14325       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14326
14327     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14328                        DAG.getConstant(CmpMode, dl, MVT::i8));
14329   }
14330
14331   // We are handling one of the integer comparisons here.  Since SSE only has
14332   // GT and EQ comparisons for integer, swapping operands and multiple
14333   // operations may be required for some comparisons.
14334   unsigned Opc;
14335   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14336   bool Subus = false;
14337
14338   switch (SetCCOpcode) {
14339   default: llvm_unreachable("Unexpected SETCC condition");
14340   case ISD::SETNE:  Invert = true;
14341   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14342   case ISD::SETLT:  Swap = true;
14343   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14344   case ISD::SETGE:  Swap = true;
14345   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14346                     Invert = true; break;
14347   case ISD::SETULT: Swap = true;
14348   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14349                     FlipSigns = true; break;
14350   case ISD::SETUGE: Swap = true;
14351   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14352                     FlipSigns = true; Invert = true; break;
14353   }
14354
14355   // Special case: Use min/max operations for SETULE/SETUGE
14356   MVT VET = VT.getVectorElementType();
14357   bool hasMinMax =
14358        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14359     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14360
14361   if (hasMinMax) {
14362     switch (SetCCOpcode) {
14363     default: break;
14364     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14365     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14366     }
14367
14368     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14369   }
14370
14371   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14372   if (!MinMax && hasSubus) {
14373     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14374     // Op0 u<= Op1:
14375     //   t = psubus Op0, Op1
14376     //   pcmpeq t, <0..0>
14377     switch (SetCCOpcode) {
14378     default: break;
14379     case ISD::SETULT: {
14380       // If the comparison is against a constant we can turn this into a
14381       // setule.  With psubus, setule does not require a swap.  This is
14382       // beneficial because the constant in the register is no longer
14383       // destructed as the destination so it can be hoisted out of a loop.
14384       // Only do this pre-AVX since vpcmp* is no longer destructive.
14385       if (Subtarget->hasAVX())
14386         break;
14387       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14388       if (ULEOp1.getNode()) {
14389         Op1 = ULEOp1;
14390         Subus = true; Invert = false; Swap = false;
14391       }
14392       break;
14393     }
14394     // Psubus is better than flip-sign because it requires no inversion.
14395     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14396     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14397     }
14398
14399     if (Subus) {
14400       Opc = X86ISD::SUBUS;
14401       FlipSigns = false;
14402     }
14403   }
14404
14405   if (Swap)
14406     std::swap(Op0, Op1);
14407
14408   // Check that the operation in question is available (most are plain SSE2,
14409   // but PCMPGTQ and PCMPEQQ have different requirements).
14410   if (VT == MVT::v2i64) {
14411     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14412       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14413
14414       // First cast everything to the right type.
14415       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14416       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14417
14418       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14419       // bits of the inputs before performing those operations. The lower
14420       // compare is always unsigned.
14421       SDValue SB;
14422       if (FlipSigns) {
14423         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14424       } else {
14425         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14426         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14427         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14428                          Sign, Zero, Sign, Zero);
14429       }
14430       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14431       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14432
14433       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14434       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14435       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14436
14437       // Create masks for only the low parts/high parts of the 64 bit integers.
14438       static const int MaskHi[] = { 1, 1, 3, 3 };
14439       static const int MaskLo[] = { 0, 0, 2, 2 };
14440       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14441       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14442       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14443
14444       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14445       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14446
14447       if (Invert)
14448         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14449
14450       return DAG.getBitcast(VT, Result);
14451     }
14452
14453     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14454       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14455       // pcmpeqd + pshufd + pand.
14456       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14457
14458       // First cast everything to the right type.
14459       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14460       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14461
14462       // Do the compare.
14463       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14464
14465       // Make sure the lower and upper halves are both all-ones.
14466       static const int Mask[] = { 1, 0, 3, 2 };
14467       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14468       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14469
14470       if (Invert)
14471         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14472
14473       return DAG.getBitcast(VT, Result);
14474     }
14475   }
14476
14477   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14478   // bits of the inputs before performing those operations.
14479   if (FlipSigns) {
14480     MVT EltVT = VT.getVectorElementType();
14481     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14482                                  VT);
14483     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14484     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14485   }
14486
14487   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14488
14489   // If the logical-not of the result is required, perform that now.
14490   if (Invert)
14491     Result = DAG.getNOT(dl, Result, VT);
14492
14493   if (MinMax)
14494     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14495
14496   if (Subus)
14497     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14498                          getZeroVector(VT, Subtarget, DAG, dl));
14499
14500   return Result;
14501 }
14502
14503 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14504
14505   MVT VT = Op.getSimpleValueType();
14506
14507   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14508
14509   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14510          && "SetCC type must be 8-bit or 1-bit integer");
14511   SDValue Op0 = Op.getOperand(0);
14512   SDValue Op1 = Op.getOperand(1);
14513   SDLoc dl(Op);
14514   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14515
14516   // Optimize to BT if possible.
14517   // Lower (X & (1 << N)) == 0 to BT(X, N).
14518   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14519   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14520   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14521       Op1.getOpcode() == ISD::Constant &&
14522       cast<ConstantSDNode>(Op1)->isNullValue() &&
14523       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14524     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14525     if (NewSetCC.getNode()) {
14526       if (VT == MVT::i1)
14527         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14528       return NewSetCC;
14529     }
14530   }
14531
14532   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14533   // these.
14534   if (Op1.getOpcode() == ISD::Constant &&
14535       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14536        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14537       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14538
14539     // If the input is a setcc, then reuse the input setcc or use a new one with
14540     // the inverted condition.
14541     if (Op0.getOpcode() == X86ISD::SETCC) {
14542       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14543       bool Invert = (CC == ISD::SETNE) ^
14544         cast<ConstantSDNode>(Op1)->isNullValue();
14545       if (!Invert)
14546         return Op0;
14547
14548       CCode = X86::GetOppositeBranchCondition(CCode);
14549       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14550                                   DAG.getConstant(CCode, dl, MVT::i8),
14551                                   Op0.getOperand(1));
14552       if (VT == MVT::i1)
14553         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14554       return SetCC;
14555     }
14556   }
14557   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14558       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14559       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14560
14561     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14562     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14563   }
14564
14565   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14566   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14567   if (X86CC == X86::COND_INVALID)
14568     return SDValue();
14569
14570   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14571   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14572   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14573                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14574   if (VT == MVT::i1)
14575     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14576   return SetCC;
14577 }
14578
14579 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14580 static bool isX86LogicalCmp(SDValue Op) {
14581   unsigned Opc = Op.getNode()->getOpcode();
14582   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14583       Opc == X86ISD::SAHF)
14584     return true;
14585   if (Op.getResNo() == 1 &&
14586       (Opc == X86ISD::ADD ||
14587        Opc == X86ISD::SUB ||
14588        Opc == X86ISD::ADC ||
14589        Opc == X86ISD::SBB ||
14590        Opc == X86ISD::SMUL ||
14591        Opc == X86ISD::UMUL ||
14592        Opc == X86ISD::INC ||
14593        Opc == X86ISD::DEC ||
14594        Opc == X86ISD::OR ||
14595        Opc == X86ISD::XOR ||
14596        Opc == X86ISD::AND))
14597     return true;
14598
14599   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14600     return true;
14601
14602   return false;
14603 }
14604
14605 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14606   if (V.getOpcode() != ISD::TRUNCATE)
14607     return false;
14608
14609   SDValue VOp0 = V.getOperand(0);
14610   unsigned InBits = VOp0.getValueSizeInBits();
14611   unsigned Bits = V.getValueSizeInBits();
14612   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14613 }
14614
14615 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14616   bool addTest = true;
14617   SDValue Cond  = Op.getOperand(0);
14618   SDValue Op1 = Op.getOperand(1);
14619   SDValue Op2 = Op.getOperand(2);
14620   SDLoc DL(Op);
14621   MVT VT = Op1.getSimpleValueType();
14622   SDValue CC;
14623
14624   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14625   // are available or VBLENDV if AVX is available.
14626   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14627   if (Cond.getOpcode() == ISD::SETCC &&
14628       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14629        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14630       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14631     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14632     int SSECC = translateX86FSETCC(
14633         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14634
14635     if (SSECC != 8) {
14636       if (Subtarget->hasAVX512()) {
14637         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14638                                   DAG.getConstant(SSECC, DL, MVT::i8));
14639         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14640       }
14641
14642       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14643                                 DAG.getConstant(SSECC, DL, MVT::i8));
14644
14645       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14646       // of 3 logic instructions for size savings and potentially speed.
14647       // Unfortunately, there is no scalar form of VBLENDV.
14648
14649       // If either operand is a constant, don't try this. We can expect to
14650       // optimize away at least one of the logic instructions later in that
14651       // case, so that sequence would be faster than a variable blend.
14652
14653       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14654       // uses XMM0 as the selection register. That may need just as many
14655       // instructions as the AND/ANDN/OR sequence due to register moves, so
14656       // don't bother.
14657
14658       if (Subtarget->hasAVX() &&
14659           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14660
14661         // Convert to vectors, do a VSELECT, and convert back to scalar.
14662         // All of the conversions should be optimized away.
14663
14664         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14665         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14666         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14667         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14668
14669         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14670         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14671
14672         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14673
14674         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14675                            VSel, DAG.getIntPtrConstant(0, DL));
14676       }
14677       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14678       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14679       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14680     }
14681   }
14682
14683   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14684     SDValue Op1Scalar;
14685     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14686       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14687     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14688       Op1Scalar = Op1.getOperand(0);
14689     SDValue Op2Scalar;
14690     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14691       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14692     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14693       Op2Scalar = Op2.getOperand(0);
14694     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14695       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14696                                       Op1Scalar.getValueType(),
14697                                       Cond, Op1Scalar, Op2Scalar);
14698       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14699         return DAG.getBitcast(VT, newSelect);
14700       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14701       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14702                          DAG.getIntPtrConstant(0, DL));
14703     }
14704   }
14705
14706   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14707     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14708     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14709                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14710     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14711                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14712     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14713                                     Cond, Op1, Op2);
14714     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14715   }
14716
14717   if (Cond.getOpcode() == ISD::SETCC) {
14718     SDValue NewCond = LowerSETCC(Cond, DAG);
14719     if (NewCond.getNode())
14720       Cond = NewCond;
14721   }
14722
14723   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14724   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14725   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14726   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14727   if (Cond.getOpcode() == X86ISD::SETCC &&
14728       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14729       isZero(Cond.getOperand(1).getOperand(1))) {
14730     SDValue Cmp = Cond.getOperand(1);
14731
14732     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14733
14734     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14735         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14736       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14737
14738       SDValue CmpOp0 = Cmp.getOperand(0);
14739       // Apply further optimizations for special cases
14740       // (select (x != 0), -1, 0) -> neg & sbb
14741       // (select (x == 0), 0, -1) -> neg & sbb
14742       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14743         if (YC->isNullValue() &&
14744             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14745           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14746           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14747                                     DAG.getConstant(0, DL,
14748                                                     CmpOp0.getValueType()),
14749                                     CmpOp0);
14750           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14751                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14752                                     SDValue(Neg.getNode(), 1));
14753           return Res;
14754         }
14755
14756       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14757                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14758       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14759
14760       SDValue Res =   // Res = 0 or -1.
14761         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14762                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14763
14764       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14765         Res = DAG.getNOT(DL, Res, Res.getValueType());
14766
14767       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14768       if (!N2C || !N2C->isNullValue())
14769         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14770       return Res;
14771     }
14772   }
14773
14774   // Look past (and (setcc_carry (cmp ...)), 1).
14775   if (Cond.getOpcode() == ISD::AND &&
14776       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14777     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14778     if (C && C->getAPIntValue() == 1)
14779       Cond = Cond.getOperand(0);
14780   }
14781
14782   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14783   // setting operand in place of the X86ISD::SETCC.
14784   unsigned CondOpcode = Cond.getOpcode();
14785   if (CondOpcode == X86ISD::SETCC ||
14786       CondOpcode == X86ISD::SETCC_CARRY) {
14787     CC = Cond.getOperand(0);
14788
14789     SDValue Cmp = Cond.getOperand(1);
14790     unsigned Opc = Cmp.getOpcode();
14791     MVT VT = Op.getSimpleValueType();
14792
14793     bool IllegalFPCMov = false;
14794     if (VT.isFloatingPoint() && !VT.isVector() &&
14795         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14796       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14797
14798     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14799         Opc == X86ISD::BT) { // FIXME
14800       Cond = Cmp;
14801       addTest = false;
14802     }
14803   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14804              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14805              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14806               Cond.getOperand(0).getValueType() != MVT::i8)) {
14807     SDValue LHS = Cond.getOperand(0);
14808     SDValue RHS = Cond.getOperand(1);
14809     unsigned X86Opcode;
14810     unsigned X86Cond;
14811     SDVTList VTs;
14812     switch (CondOpcode) {
14813     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14814     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14815     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14816     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14817     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14818     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14819     default: llvm_unreachable("unexpected overflowing operator");
14820     }
14821     if (CondOpcode == ISD::UMULO)
14822       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14823                           MVT::i32);
14824     else
14825       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14826
14827     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14828
14829     if (CondOpcode == ISD::UMULO)
14830       Cond = X86Op.getValue(2);
14831     else
14832       Cond = X86Op.getValue(1);
14833
14834     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14835     addTest = false;
14836   }
14837
14838   if (addTest) {
14839     // Look past the truncate if the high bits are known zero.
14840     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14841       Cond = Cond.getOperand(0);
14842
14843     // We know the result of AND is compared against zero. Try to match
14844     // it to BT.
14845     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14846       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14847       if (NewSetCC.getNode()) {
14848         CC = NewSetCC.getOperand(0);
14849         Cond = NewSetCC.getOperand(1);
14850         addTest = false;
14851       }
14852     }
14853   }
14854
14855   if (addTest) {
14856     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14857     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14858   }
14859
14860   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14861   // a <  b ?  0 : -1 -> RES = setcc_carry
14862   // a >= b ? -1 :  0 -> RES = setcc_carry
14863   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14864   if (Cond.getOpcode() == X86ISD::SUB) {
14865     Cond = ConvertCmpIfNecessary(Cond, DAG);
14866     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14867
14868     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14869         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14870       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14871                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14872                                 Cond);
14873       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14874         return DAG.getNOT(DL, Res, Res.getValueType());
14875       return Res;
14876     }
14877   }
14878
14879   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14880   // widen the cmov and push the truncate through. This avoids introducing a new
14881   // branch during isel and doesn't add any extensions.
14882   if (Op.getValueType() == MVT::i8 &&
14883       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14884     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14885     if (T1.getValueType() == T2.getValueType() &&
14886         // Blacklist CopyFromReg to avoid partial register stalls.
14887         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14888       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14889       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14890       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14891     }
14892   }
14893
14894   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14895   // condition is true.
14896   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14897   SDValue Ops[] = { Op2, Op1, CC, Cond };
14898   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14899 }
14900
14901 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14902                                        const X86Subtarget *Subtarget,
14903                                        SelectionDAG &DAG) {
14904   MVT VT = Op->getSimpleValueType(0);
14905   SDValue In = Op->getOperand(0);
14906   MVT InVT = In.getSimpleValueType();
14907   MVT VTElt = VT.getVectorElementType();
14908   MVT InVTElt = InVT.getVectorElementType();
14909   SDLoc dl(Op);
14910
14911   // SKX processor
14912   if ((InVTElt == MVT::i1) &&
14913       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14914         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14915
14916        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14917         VTElt.getSizeInBits() <= 16)) ||
14918
14919        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14920         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14921
14922        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14923         VTElt.getSizeInBits() >= 32))))
14924     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14925
14926   unsigned int NumElts = VT.getVectorNumElements();
14927
14928   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14929     return SDValue();
14930
14931   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14932     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14933       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14934     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14935   }
14936
14937   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14938   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14939   SDValue NegOne =
14940    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14941                    ExtVT);
14942   SDValue Zero =
14943    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14944
14945   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14946   if (VT.is512BitVector())
14947     return V;
14948   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14949 }
14950
14951 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14952                                              const X86Subtarget *Subtarget,
14953                                              SelectionDAG &DAG) {
14954   SDValue In = Op->getOperand(0);
14955   MVT VT = Op->getSimpleValueType(0);
14956   MVT InVT = In.getSimpleValueType();
14957   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14958
14959   MVT InSVT = InVT.getVectorElementType();
14960   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
14961
14962   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14963     return SDValue();
14964   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14965     return SDValue();
14966
14967   SDLoc dl(Op);
14968
14969   // SSE41 targets can use the pmovsx* instructions directly.
14970   if (Subtarget->hasSSE41())
14971     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14972
14973   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14974   SDValue Curr = In;
14975   MVT CurrVT = InVT;
14976
14977   // As SRAI is only available on i16/i32 types, we expand only up to i32
14978   // and handle i64 separately.
14979   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
14980     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14981     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14982     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14983     Curr = DAG.getBitcast(CurrVT, Curr);
14984   }
14985
14986   SDValue SignExt = Curr;
14987   if (CurrVT != InVT) {
14988     unsigned SignExtShift =
14989         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
14990     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14991                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14992   }
14993
14994   if (CurrVT == VT)
14995     return SignExt;
14996
14997   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14998     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14999                                DAG.getConstant(31, dl, MVT::i8));
15000     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15001     return DAG.getBitcast(VT, Ext);
15002   }
15003
15004   return SDValue();
15005 }
15006
15007 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15008                                 SelectionDAG &DAG) {
15009   MVT VT = Op->getSimpleValueType(0);
15010   SDValue In = Op->getOperand(0);
15011   MVT InVT = In.getSimpleValueType();
15012   SDLoc dl(Op);
15013
15014   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15015     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15016
15017   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15018       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15019       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15020     return SDValue();
15021
15022   if (Subtarget->hasInt256())
15023     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15024
15025   // Optimize vectors in AVX mode
15026   // Sign extend  v8i16 to v8i32 and
15027   //              v4i32 to v4i64
15028   //
15029   // Divide input vector into two parts
15030   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15031   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15032   // concat the vectors to original VT
15033
15034   unsigned NumElems = InVT.getVectorNumElements();
15035   SDValue Undef = DAG.getUNDEF(InVT);
15036
15037   SmallVector<int,8> ShufMask1(NumElems, -1);
15038   for (unsigned i = 0; i != NumElems/2; ++i)
15039     ShufMask1[i] = i;
15040
15041   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15042
15043   SmallVector<int,8> ShufMask2(NumElems, -1);
15044   for (unsigned i = 0; i != NumElems/2; ++i)
15045     ShufMask2[i] = i + NumElems/2;
15046
15047   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15048
15049   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15050                                 VT.getVectorNumElements()/2);
15051
15052   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15053   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15054
15055   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15056 }
15057
15058 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15059 // may emit an illegal shuffle but the expansion is still better than scalar
15060 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15061 // we'll emit a shuffle and a arithmetic shift.
15062 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15063 // TODO: It is possible to support ZExt by zeroing the undef values during
15064 // the shuffle phase or after the shuffle.
15065 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15066                                  SelectionDAG &DAG) {
15067   MVT RegVT = Op.getSimpleValueType();
15068   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15069   assert(RegVT.isInteger() &&
15070          "We only custom lower integer vector sext loads.");
15071
15072   // Nothing useful we can do without SSE2 shuffles.
15073   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15074
15075   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15076   SDLoc dl(Ld);
15077   EVT MemVT = Ld->getMemoryVT();
15078   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15079   unsigned RegSz = RegVT.getSizeInBits();
15080
15081   ISD::LoadExtType Ext = Ld->getExtensionType();
15082
15083   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15084          && "Only anyext and sext are currently implemented.");
15085   assert(MemVT != RegVT && "Cannot extend to the same type");
15086   assert(MemVT.isVector() && "Must load a vector from memory");
15087
15088   unsigned NumElems = RegVT.getVectorNumElements();
15089   unsigned MemSz = MemVT.getSizeInBits();
15090   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15091
15092   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15093     // The only way in which we have a legal 256-bit vector result but not the
15094     // integer 256-bit operations needed to directly lower a sextload is if we
15095     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15096     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15097     // correctly legalized. We do this late to allow the canonical form of
15098     // sextload to persist throughout the rest of the DAG combiner -- it wants
15099     // to fold together any extensions it can, and so will fuse a sign_extend
15100     // of an sextload into a sextload targeting a wider value.
15101     SDValue Load;
15102     if (MemSz == 128) {
15103       // Just switch this to a normal load.
15104       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15105                                        "it must be a legal 128-bit vector "
15106                                        "type!");
15107       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15108                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15109                   Ld->isInvariant(), Ld->getAlignment());
15110     } else {
15111       assert(MemSz < 128 &&
15112              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15113       // Do an sext load to a 128-bit vector type. We want to use the same
15114       // number of elements, but elements half as wide. This will end up being
15115       // recursively lowered by this routine, but will succeed as we definitely
15116       // have all the necessary features if we're using AVX1.
15117       EVT HalfEltVT =
15118           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15119       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15120       Load =
15121           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15122                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15123                          Ld->isNonTemporal(), Ld->isInvariant(),
15124                          Ld->getAlignment());
15125     }
15126
15127     // Replace chain users with the new chain.
15128     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15129     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15130
15131     // Finally, do a normal sign-extend to the desired register.
15132     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15133   }
15134
15135   // All sizes must be a power of two.
15136   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15137          "Non-power-of-two elements are not custom lowered!");
15138
15139   // Attempt to load the original value using scalar loads.
15140   // Find the largest scalar type that divides the total loaded size.
15141   MVT SclrLoadTy = MVT::i8;
15142   for (MVT Tp : MVT::integer_valuetypes()) {
15143     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15144       SclrLoadTy = Tp;
15145     }
15146   }
15147
15148   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15149   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15150       (64 <= MemSz))
15151     SclrLoadTy = MVT::f64;
15152
15153   // Calculate the number of scalar loads that we need to perform
15154   // in order to load our vector from memory.
15155   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15156
15157   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15158          "Can only lower sext loads with a single scalar load!");
15159
15160   unsigned loadRegZize = RegSz;
15161   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15162     loadRegZize = 128;
15163
15164   // Represent our vector as a sequence of elements which are the
15165   // largest scalar that we can load.
15166   EVT LoadUnitVecVT = EVT::getVectorVT(
15167       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15168
15169   // Represent the data using the same element type that is stored in
15170   // memory. In practice, we ''widen'' MemVT.
15171   EVT WideVecVT =
15172       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15173                        loadRegZize / MemVT.getScalarSizeInBits());
15174
15175   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15176          "Invalid vector type");
15177
15178   // We can't shuffle using an illegal type.
15179   assert(TLI.isTypeLegal(WideVecVT) &&
15180          "We only lower types that form legal widened vector types");
15181
15182   SmallVector<SDValue, 8> Chains;
15183   SDValue Ptr = Ld->getBasePtr();
15184   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15185                                       TLI.getPointerTy(DAG.getDataLayout()));
15186   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15187
15188   for (unsigned i = 0; i < NumLoads; ++i) {
15189     // Perform a single load.
15190     SDValue ScalarLoad =
15191         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15192                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15193                     Ld->getAlignment());
15194     Chains.push_back(ScalarLoad.getValue(1));
15195     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15196     // another round of DAGCombining.
15197     if (i == 0)
15198       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15199     else
15200       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15201                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15202
15203     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15204   }
15205
15206   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15207
15208   // Bitcast the loaded value to a vector of the original element type, in
15209   // the size of the target vector type.
15210   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15211   unsigned SizeRatio = RegSz / MemSz;
15212
15213   if (Ext == ISD::SEXTLOAD) {
15214     // If we have SSE4.1, we can directly emit a VSEXT node.
15215     if (Subtarget->hasSSE41()) {
15216       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15217       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15218       return Sext;
15219     }
15220
15221     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15222     // lanes.
15223     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15224            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15225
15226     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15227     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15228     return Shuff;
15229   }
15230
15231   // Redistribute the loaded elements into the different locations.
15232   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15233   for (unsigned i = 0; i != NumElems; ++i)
15234     ShuffleVec[i * SizeRatio] = i;
15235
15236   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15237                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15238
15239   // Bitcast to the requested type.
15240   Shuff = DAG.getBitcast(RegVT, Shuff);
15241   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15242   return Shuff;
15243 }
15244
15245 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15246 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15247 // from the AND / OR.
15248 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15249   Opc = Op.getOpcode();
15250   if (Opc != ISD::OR && Opc != ISD::AND)
15251     return false;
15252   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15253           Op.getOperand(0).hasOneUse() &&
15254           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15255           Op.getOperand(1).hasOneUse());
15256 }
15257
15258 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15259 // 1 and that the SETCC node has a single use.
15260 static bool isXor1OfSetCC(SDValue Op) {
15261   if (Op.getOpcode() != ISD::XOR)
15262     return false;
15263   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15264   if (N1C && N1C->getAPIntValue() == 1) {
15265     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15266       Op.getOperand(0).hasOneUse();
15267   }
15268   return false;
15269 }
15270
15271 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15272   bool addTest = true;
15273   SDValue Chain = Op.getOperand(0);
15274   SDValue Cond  = Op.getOperand(1);
15275   SDValue Dest  = Op.getOperand(2);
15276   SDLoc dl(Op);
15277   SDValue CC;
15278   bool Inverted = false;
15279
15280   if (Cond.getOpcode() == ISD::SETCC) {
15281     // Check for setcc([su]{add,sub,mul}o == 0).
15282     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15283         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15284         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15285         Cond.getOperand(0).getResNo() == 1 &&
15286         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15287          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15288          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15289          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15290          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15291          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15292       Inverted = true;
15293       Cond = Cond.getOperand(0);
15294     } else {
15295       SDValue NewCond = LowerSETCC(Cond, DAG);
15296       if (NewCond.getNode())
15297         Cond = NewCond;
15298     }
15299   }
15300 #if 0
15301   // FIXME: LowerXALUO doesn't handle these!!
15302   else if (Cond.getOpcode() == X86ISD::ADD  ||
15303            Cond.getOpcode() == X86ISD::SUB  ||
15304            Cond.getOpcode() == X86ISD::SMUL ||
15305            Cond.getOpcode() == X86ISD::UMUL)
15306     Cond = LowerXALUO(Cond, DAG);
15307 #endif
15308
15309   // Look pass (and (setcc_carry (cmp ...)), 1).
15310   if (Cond.getOpcode() == ISD::AND &&
15311       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15312     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15313     if (C && C->getAPIntValue() == 1)
15314       Cond = Cond.getOperand(0);
15315   }
15316
15317   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15318   // setting operand in place of the X86ISD::SETCC.
15319   unsigned CondOpcode = Cond.getOpcode();
15320   if (CondOpcode == X86ISD::SETCC ||
15321       CondOpcode == X86ISD::SETCC_CARRY) {
15322     CC = Cond.getOperand(0);
15323
15324     SDValue Cmp = Cond.getOperand(1);
15325     unsigned Opc = Cmp.getOpcode();
15326     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15327     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15328       Cond = Cmp;
15329       addTest = false;
15330     } else {
15331       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15332       default: break;
15333       case X86::COND_O:
15334       case X86::COND_B:
15335         // These can only come from an arithmetic instruction with overflow,
15336         // e.g. SADDO, UADDO.
15337         Cond = Cond.getNode()->getOperand(1);
15338         addTest = false;
15339         break;
15340       }
15341     }
15342   }
15343   CondOpcode = Cond.getOpcode();
15344   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15345       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15346       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15347        Cond.getOperand(0).getValueType() != MVT::i8)) {
15348     SDValue LHS = Cond.getOperand(0);
15349     SDValue RHS = Cond.getOperand(1);
15350     unsigned X86Opcode;
15351     unsigned X86Cond;
15352     SDVTList VTs;
15353     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15354     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15355     // X86ISD::INC).
15356     switch (CondOpcode) {
15357     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15358     case ISD::SADDO:
15359       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15360         if (C->isOne()) {
15361           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15362           break;
15363         }
15364       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15365     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15366     case ISD::SSUBO:
15367       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15368         if (C->isOne()) {
15369           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15370           break;
15371         }
15372       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15373     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15374     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15375     default: llvm_unreachable("unexpected overflowing operator");
15376     }
15377     if (Inverted)
15378       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15379     if (CondOpcode == ISD::UMULO)
15380       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15381                           MVT::i32);
15382     else
15383       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15384
15385     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15386
15387     if (CondOpcode == ISD::UMULO)
15388       Cond = X86Op.getValue(2);
15389     else
15390       Cond = X86Op.getValue(1);
15391
15392     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15393     addTest = false;
15394   } else {
15395     unsigned CondOpc;
15396     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15397       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15398       if (CondOpc == ISD::OR) {
15399         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15400         // two branches instead of an explicit OR instruction with a
15401         // separate test.
15402         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15403             isX86LogicalCmp(Cmp)) {
15404           CC = Cond.getOperand(0).getOperand(0);
15405           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15406                               Chain, Dest, CC, Cmp);
15407           CC = Cond.getOperand(1).getOperand(0);
15408           Cond = Cmp;
15409           addTest = false;
15410         }
15411       } else { // ISD::AND
15412         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15413         // two branches instead of an explicit AND instruction with a
15414         // separate test. However, we only do this if this block doesn't
15415         // have a fall-through edge, because this requires an explicit
15416         // jmp when the condition is false.
15417         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15418             isX86LogicalCmp(Cmp) &&
15419             Op.getNode()->hasOneUse()) {
15420           X86::CondCode CCode =
15421             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15422           CCode = X86::GetOppositeBranchCondition(CCode);
15423           CC = DAG.getConstant(CCode, dl, MVT::i8);
15424           SDNode *User = *Op.getNode()->use_begin();
15425           // Look for an unconditional branch following this conditional branch.
15426           // We need this because we need to reverse the successors in order
15427           // to implement FCMP_OEQ.
15428           if (User->getOpcode() == ISD::BR) {
15429             SDValue FalseBB = User->getOperand(1);
15430             SDNode *NewBR =
15431               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15432             assert(NewBR == User);
15433             (void)NewBR;
15434             Dest = FalseBB;
15435
15436             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15437                                 Chain, Dest, CC, Cmp);
15438             X86::CondCode CCode =
15439               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15440             CCode = X86::GetOppositeBranchCondition(CCode);
15441             CC = DAG.getConstant(CCode, dl, MVT::i8);
15442             Cond = Cmp;
15443             addTest = false;
15444           }
15445         }
15446       }
15447     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15448       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15449       // It should be transformed during dag combiner except when the condition
15450       // is set by a arithmetics with overflow node.
15451       X86::CondCode CCode =
15452         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15453       CCode = X86::GetOppositeBranchCondition(CCode);
15454       CC = DAG.getConstant(CCode, dl, MVT::i8);
15455       Cond = Cond.getOperand(0).getOperand(1);
15456       addTest = false;
15457     } else if (Cond.getOpcode() == ISD::SETCC &&
15458                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15459       // For FCMP_OEQ, we can emit
15460       // two branches instead of an explicit AND instruction with a
15461       // separate test. However, we only do this if this block doesn't
15462       // have a fall-through edge, because this requires an explicit
15463       // jmp when the condition is false.
15464       if (Op.getNode()->hasOneUse()) {
15465         SDNode *User = *Op.getNode()->use_begin();
15466         // Look for an unconditional branch following this conditional branch.
15467         // We need this because we need to reverse the successors in order
15468         // to implement FCMP_OEQ.
15469         if (User->getOpcode() == ISD::BR) {
15470           SDValue FalseBB = User->getOperand(1);
15471           SDNode *NewBR =
15472             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15473           assert(NewBR == User);
15474           (void)NewBR;
15475           Dest = FalseBB;
15476
15477           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15478                                     Cond.getOperand(0), Cond.getOperand(1));
15479           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15480           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15481           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15482                               Chain, Dest, CC, Cmp);
15483           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15484           Cond = Cmp;
15485           addTest = false;
15486         }
15487       }
15488     } else if (Cond.getOpcode() == ISD::SETCC &&
15489                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15490       // For FCMP_UNE, we can emit
15491       // two branches instead of an explicit AND instruction with a
15492       // separate test. However, we only do this if this block doesn't
15493       // have a fall-through edge, because this requires an explicit
15494       // jmp when the condition is false.
15495       if (Op.getNode()->hasOneUse()) {
15496         SDNode *User = *Op.getNode()->use_begin();
15497         // Look for an unconditional branch following this conditional branch.
15498         // We need this because we need to reverse the successors in order
15499         // to implement FCMP_UNE.
15500         if (User->getOpcode() == ISD::BR) {
15501           SDValue FalseBB = User->getOperand(1);
15502           SDNode *NewBR =
15503             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15504           assert(NewBR == User);
15505           (void)NewBR;
15506
15507           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15508                                     Cond.getOperand(0), Cond.getOperand(1));
15509           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15510           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15511           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15512                               Chain, Dest, CC, Cmp);
15513           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15514           Cond = Cmp;
15515           addTest = false;
15516           Dest = FalseBB;
15517         }
15518       }
15519     }
15520   }
15521
15522   if (addTest) {
15523     // Look pass the truncate if the high bits are known zero.
15524     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15525         Cond = Cond.getOperand(0);
15526
15527     // We know the result of AND is compared against zero. Try to match
15528     // it to BT.
15529     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15530       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15531       if (NewSetCC.getNode()) {
15532         CC = NewSetCC.getOperand(0);
15533         Cond = NewSetCC.getOperand(1);
15534         addTest = false;
15535       }
15536     }
15537   }
15538
15539   if (addTest) {
15540     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15541     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15542     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15543   }
15544   Cond = ConvertCmpIfNecessary(Cond, DAG);
15545   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15546                      Chain, Dest, CC, Cond);
15547 }
15548
15549 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15550 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15551 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15552 // that the guard pages used by the OS virtual memory manager are allocated in
15553 // correct sequence.
15554 SDValue
15555 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15556                                            SelectionDAG &DAG) const {
15557   MachineFunction &MF = DAG.getMachineFunction();
15558   bool SplitStack = MF.shouldSplitStack();
15559   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15560                SplitStack;
15561   SDLoc dl(Op);
15562
15563   if (!Lower) {
15564     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15565     SDNode* Node = Op.getNode();
15566
15567     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15568     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15569         " not tell us which reg is the stack pointer!");
15570     EVT VT = Node->getValueType(0);
15571     SDValue Tmp1 = SDValue(Node, 0);
15572     SDValue Tmp2 = SDValue(Node, 1);
15573     SDValue Tmp3 = Node->getOperand(2);
15574     SDValue Chain = Tmp1.getOperand(0);
15575
15576     // Chain the dynamic stack allocation so that it doesn't modify the stack
15577     // pointer when other instructions are using the stack.
15578     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15579         SDLoc(Node));
15580
15581     SDValue Size = Tmp2.getOperand(1);
15582     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15583     Chain = SP.getValue(1);
15584     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15585     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15586     unsigned StackAlign = TFI.getStackAlignment();
15587     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15588     if (Align > StackAlign)
15589       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15590           DAG.getConstant(-(uint64_t)Align, dl, VT));
15591     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15592
15593     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15594         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15595         SDLoc(Node));
15596
15597     SDValue Ops[2] = { Tmp1, Tmp2 };
15598     return DAG.getMergeValues(Ops, dl);
15599   }
15600
15601   // Get the inputs.
15602   SDValue Chain = Op.getOperand(0);
15603   SDValue Size  = Op.getOperand(1);
15604   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15605   EVT VT = Op.getNode()->getValueType(0);
15606
15607   bool Is64Bit = Subtarget->is64Bit();
15608   MVT SPTy = getPointerTy(DAG.getDataLayout());
15609
15610   if (SplitStack) {
15611     MachineRegisterInfo &MRI = MF.getRegInfo();
15612
15613     if (Is64Bit) {
15614       // The 64 bit implementation of segmented stacks needs to clobber both r10
15615       // r11. This makes it impossible to use it along with nested parameters.
15616       const Function *F = MF.getFunction();
15617
15618       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15619            I != E; ++I)
15620         if (I->hasNestAttr())
15621           report_fatal_error("Cannot use segmented stacks with functions that "
15622                              "have nested arguments.");
15623     }
15624
15625     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15626     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15627     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15628     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15629                                 DAG.getRegister(Vreg, SPTy));
15630     SDValue Ops1[2] = { Value, Chain };
15631     return DAG.getMergeValues(Ops1, dl);
15632   } else {
15633     SDValue Flag;
15634     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15635
15636     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15637     Flag = Chain.getValue(1);
15638     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15639
15640     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15641
15642     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15643     unsigned SPReg = RegInfo->getStackRegister();
15644     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15645     Chain = SP.getValue(1);
15646
15647     if (Align) {
15648       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15649                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15650       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15651     }
15652
15653     SDValue Ops1[2] = { SP, Chain };
15654     return DAG.getMergeValues(Ops1, dl);
15655   }
15656 }
15657
15658 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15659   MachineFunction &MF = DAG.getMachineFunction();
15660   auto PtrVT = getPointerTy(MF.getDataLayout());
15661   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15662
15663   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15664   SDLoc DL(Op);
15665
15666   if (!Subtarget->is64Bit() ||
15667       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15668     // vastart just stores the address of the VarArgsFrameIndex slot into the
15669     // memory location argument.
15670     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15671     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15672                         MachinePointerInfo(SV), false, false, 0);
15673   }
15674
15675   // __va_list_tag:
15676   //   gp_offset         (0 - 6 * 8)
15677   //   fp_offset         (48 - 48 + 8 * 16)
15678   //   overflow_arg_area (point to parameters coming in memory).
15679   //   reg_save_area
15680   SmallVector<SDValue, 8> MemOps;
15681   SDValue FIN = Op.getOperand(1);
15682   // Store gp_offset
15683   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15684                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15685                                                DL, MVT::i32),
15686                                FIN, MachinePointerInfo(SV), false, false, 0);
15687   MemOps.push_back(Store);
15688
15689   // Store fp_offset
15690   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15691   Store = DAG.getStore(Op.getOperand(0), DL,
15692                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15693                                        MVT::i32),
15694                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15695   MemOps.push_back(Store);
15696
15697   // Store ptr to overflow_arg_area
15698   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15699   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15700   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15701                        MachinePointerInfo(SV, 8),
15702                        false, false, 0);
15703   MemOps.push_back(Store);
15704
15705   // Store ptr to reg_save_area.
15706   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15707       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15708   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15709   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15710       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15711   MemOps.push_back(Store);
15712   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15713 }
15714
15715 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15716   assert(Subtarget->is64Bit() &&
15717          "LowerVAARG only handles 64-bit va_arg!");
15718   assert(Op.getNode()->getNumOperands() == 4);
15719
15720   MachineFunction &MF = DAG.getMachineFunction();
15721   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15722     // The Win64 ABI uses char* instead of a structure.
15723     return DAG.expandVAArg(Op.getNode());
15724
15725   SDValue Chain = Op.getOperand(0);
15726   SDValue SrcPtr = Op.getOperand(1);
15727   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15728   unsigned Align = Op.getConstantOperandVal(3);
15729   SDLoc dl(Op);
15730
15731   EVT ArgVT = Op.getNode()->getValueType(0);
15732   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15733   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15734   uint8_t ArgMode;
15735
15736   // Decide which area this value should be read from.
15737   // TODO: Implement the AMD64 ABI in its entirety. This simple
15738   // selection mechanism works only for the basic types.
15739   if (ArgVT == MVT::f80) {
15740     llvm_unreachable("va_arg for f80 not yet implemented");
15741   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15742     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15743   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15744     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15745   } else {
15746     llvm_unreachable("Unhandled argument type in LowerVAARG");
15747   }
15748
15749   if (ArgMode == 2) {
15750     // Sanity Check: Make sure using fp_offset makes sense.
15751     assert(!Subtarget->useSoftFloat() &&
15752            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15753            Subtarget->hasSSE1());
15754   }
15755
15756   // Insert VAARG_64 node into the DAG
15757   // VAARG_64 returns two values: Variable Argument Address, Chain
15758   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15759                        DAG.getConstant(ArgMode, dl, MVT::i8),
15760                        DAG.getConstant(Align, dl, MVT::i32)};
15761   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15762   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15763                                           VTs, InstOps, MVT::i64,
15764                                           MachinePointerInfo(SV),
15765                                           /*Align=*/0,
15766                                           /*Volatile=*/false,
15767                                           /*ReadMem=*/true,
15768                                           /*WriteMem=*/true);
15769   Chain = VAARG.getValue(1);
15770
15771   // Load the next argument and return it
15772   return DAG.getLoad(ArgVT, dl,
15773                      Chain,
15774                      VAARG,
15775                      MachinePointerInfo(),
15776                      false, false, false, 0);
15777 }
15778
15779 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15780                            SelectionDAG &DAG) {
15781   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15782   // where a va_list is still an i8*.
15783   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15784   if (Subtarget->isCallingConvWin64(
15785         DAG.getMachineFunction().getFunction()->getCallingConv()))
15786     // Probably a Win64 va_copy.
15787     return DAG.expandVACopy(Op.getNode());
15788
15789   SDValue Chain = Op.getOperand(0);
15790   SDValue DstPtr = Op.getOperand(1);
15791   SDValue SrcPtr = Op.getOperand(2);
15792   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15793   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15794   SDLoc DL(Op);
15795
15796   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15797                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15798                        false, false,
15799                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15800 }
15801
15802 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15803 // amount is a constant. Takes immediate version of shift as input.
15804 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15805                                           SDValue SrcOp, uint64_t ShiftAmt,
15806                                           SelectionDAG &DAG) {
15807   MVT ElementType = VT.getVectorElementType();
15808
15809   // Fold this packed shift into its first operand if ShiftAmt is 0.
15810   if (ShiftAmt == 0)
15811     return SrcOp;
15812
15813   // Check for ShiftAmt >= element width
15814   if (ShiftAmt >= ElementType.getSizeInBits()) {
15815     if (Opc == X86ISD::VSRAI)
15816       ShiftAmt = ElementType.getSizeInBits() - 1;
15817     else
15818       return DAG.getConstant(0, dl, VT);
15819   }
15820
15821   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15822          && "Unknown target vector shift-by-constant node");
15823
15824   // Fold this packed vector shift into a build vector if SrcOp is a
15825   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15826   if (VT == SrcOp.getSimpleValueType() &&
15827       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15828     SmallVector<SDValue, 8> Elts;
15829     unsigned NumElts = SrcOp->getNumOperands();
15830     ConstantSDNode *ND;
15831
15832     switch(Opc) {
15833     default: llvm_unreachable(nullptr);
15834     case X86ISD::VSHLI:
15835       for (unsigned i=0; i!=NumElts; ++i) {
15836         SDValue CurrentOp = SrcOp->getOperand(i);
15837         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15838           Elts.push_back(CurrentOp);
15839           continue;
15840         }
15841         ND = cast<ConstantSDNode>(CurrentOp);
15842         const APInt &C = ND->getAPIntValue();
15843         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15844       }
15845       break;
15846     case X86ISD::VSRLI:
15847       for (unsigned i=0; i!=NumElts; ++i) {
15848         SDValue CurrentOp = SrcOp->getOperand(i);
15849         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15850           Elts.push_back(CurrentOp);
15851           continue;
15852         }
15853         ND = cast<ConstantSDNode>(CurrentOp);
15854         const APInt &C = ND->getAPIntValue();
15855         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15856       }
15857       break;
15858     case X86ISD::VSRAI:
15859       for (unsigned i=0; i!=NumElts; ++i) {
15860         SDValue CurrentOp = SrcOp->getOperand(i);
15861         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15862           Elts.push_back(CurrentOp);
15863           continue;
15864         }
15865         ND = cast<ConstantSDNode>(CurrentOp);
15866         const APInt &C = ND->getAPIntValue();
15867         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15868       }
15869       break;
15870     }
15871
15872     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15873   }
15874
15875   return DAG.getNode(Opc, dl, VT, SrcOp,
15876                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15877 }
15878
15879 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15880 // may or may not be a constant. Takes immediate version of shift as input.
15881 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15882                                    SDValue SrcOp, SDValue ShAmt,
15883                                    SelectionDAG &DAG) {
15884   MVT SVT = ShAmt.getSimpleValueType();
15885   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15886
15887   // Catch shift-by-constant.
15888   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15889     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15890                                       CShAmt->getZExtValue(), DAG);
15891
15892   // Change opcode to non-immediate version
15893   switch (Opc) {
15894     default: llvm_unreachable("Unknown target vector shift node");
15895     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15896     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15897     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15898   }
15899
15900   const X86Subtarget &Subtarget =
15901       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15902   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15903       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15904     // Let the shuffle legalizer expand this shift amount node.
15905     SDValue Op0 = ShAmt.getOperand(0);
15906     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15907     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15908   } else {
15909     // Need to build a vector containing shift amount.
15910     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15911     SmallVector<SDValue, 4> ShOps;
15912     ShOps.push_back(ShAmt);
15913     if (SVT == MVT::i32) {
15914       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15915       ShOps.push_back(DAG.getUNDEF(SVT));
15916     }
15917     ShOps.push_back(DAG.getUNDEF(SVT));
15918
15919     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15920     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15921   }
15922
15923   // The return type has to be a 128-bit type with the same element
15924   // type as the input type.
15925   MVT EltVT = VT.getVectorElementType();
15926   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15927
15928   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15929   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15930 }
15931
15932 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15933 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15934 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15935 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15936                                     SDValue PreservedSrc,
15937                                     const X86Subtarget *Subtarget,
15938                                     SelectionDAG &DAG) {
15939     MVT VT = Op.getSimpleValueType();
15940     MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
15941     SDValue VMask;
15942     unsigned OpcodeSelect = ISD::VSELECT;
15943     SDLoc dl(Op);
15944
15945     if (isAllOnes(Mask))
15946       return Op;
15947
15948     if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
15949       MVT newMaskVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
15950       VMask = DAG.getBitcast(MaskVT,
15951                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15952     } else {
15953       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
15954                                        Mask.getSimpleValueType().getSizeInBits());
15955       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15956       // are extracted by EXTRACT_SUBVECTOR.
15957       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15958                           DAG.getBitcast(BitcastVT, Mask),
15959                           DAG.getIntPtrConstant(0, dl));
15960     }
15961
15962     switch (Op.getOpcode()) {
15963     default: break;
15964     case X86ISD::PCMPEQM:
15965     case X86ISD::PCMPGTM:
15966     case X86ISD::CMPM:
15967     case X86ISD::CMPMU:
15968       return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15969     case X86ISD::VFPCLASS:
15970       return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15971     case X86ISD::VTRUNC:
15972     case X86ISD::VTRUNCS:
15973     case X86ISD::VTRUNCUS:
15974       // We can't use ISD::VSELECT here because it is not always "Legal"
15975       // for the destination type. For example vpmovqb require only AVX512
15976       // and vselect that can operate on byte element type require BWI
15977       OpcodeSelect = X86ISD::SELECT;
15978       break;
15979     }
15980     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15981       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15982     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15983 }
15984
15985 /// \brief Creates an SDNode for a predicated scalar operation.
15986 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15987 /// The mask is coming as MVT::i8 and it should be truncated
15988 /// to MVT::i1 while lowering masking intrinsics.
15989 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15990 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15991 /// for a scalar instruction.
15992 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15993                                     SDValue PreservedSrc,
15994                                     const X86Subtarget *Subtarget,
15995                                     SelectionDAG &DAG) {
15996   if (isAllOnes(Mask))
15997     return Op;
15998
15999   MVT VT = Op.getSimpleValueType();
16000   SDLoc dl(Op);
16001   // The mask should be of type MVT::i1
16002   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16003
16004   if (Op.getOpcode() == X86ISD::FSETCC)
16005     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16006   if (Op.getOpcode() == X86ISD::VFPCLASS)
16007     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16008
16009   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16010     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16011   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16012 }
16013
16014 static int getSEHRegistrationNodeSize(const Function *Fn) {
16015   if (!Fn->hasPersonalityFn())
16016     report_fatal_error(
16017         "querying registration node size for function without personality");
16018   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16019   // WinEHStatePass for the full struct definition.
16020   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16021   case EHPersonality::MSVC_X86SEH: return 24;
16022   case EHPersonality::MSVC_CXX: return 16;
16023   default: break;
16024   }
16025   report_fatal_error("can only recover FP for MSVC EH personality functions");
16026 }
16027
16028 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16029 /// function or when returning to a parent frame after catching an exception, we
16030 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16031 /// Here's the math:
16032 ///   RegNodeBase = EntryEBP - RegNodeSize
16033 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16034 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16035 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16036 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16037                                    SDValue EntryEBP) {
16038   MachineFunction &MF = DAG.getMachineFunction();
16039   SDLoc dl;
16040
16041   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16042   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16043
16044   // It's possible that the parent function no longer has a personality function
16045   // if the exceptional code was optimized away, in which case we just return
16046   // the incoming EBP.
16047   if (!Fn->hasPersonalityFn())
16048     return EntryEBP;
16049
16050   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16051
16052   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16053   // registration.
16054   MCSymbol *OffsetSym =
16055       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16056           GlobalValue::getRealLinkageName(Fn->getName()));
16057   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16058   SDValue RegNodeFrameOffset =
16059       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16060
16061   // RegNodeBase = EntryEBP - RegNodeSize
16062   // ParentFP = RegNodeBase - RegNodeFrameOffset
16063   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16064                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16065   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16066 }
16067
16068 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16069                                        SelectionDAG &DAG) {
16070   SDLoc dl(Op);
16071   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16072   MVT VT = Op.getSimpleValueType();
16073   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16074   if (IntrData) {
16075     switch(IntrData->Type) {
16076     case INTR_TYPE_1OP:
16077       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16078     case INTR_TYPE_2OP:
16079       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16080         Op.getOperand(2));
16081     case INTR_TYPE_2OP_IMM8:
16082       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16083                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16084     case INTR_TYPE_3OP:
16085       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16086         Op.getOperand(2), Op.getOperand(3));
16087     case INTR_TYPE_4OP:
16088       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16089         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16090     case INTR_TYPE_1OP_MASK_RM: {
16091       SDValue Src = Op.getOperand(1);
16092       SDValue PassThru = Op.getOperand(2);
16093       SDValue Mask = Op.getOperand(3);
16094       SDValue RoundingMode;
16095       // We allways add rounding mode to the Node.
16096       // If the rounding mode is not specified, we add the
16097       // "current direction" mode.
16098       if (Op.getNumOperands() == 4)
16099         RoundingMode =
16100           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16101       else
16102         RoundingMode = Op.getOperand(4);
16103       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16104       if (IntrWithRoundingModeOpcode != 0)
16105         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16106             X86::STATIC_ROUNDING::CUR_DIRECTION)
16107           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16108                                       dl, Op.getValueType(), Src, RoundingMode),
16109                                       Mask, PassThru, Subtarget, DAG);
16110       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16111                                               RoundingMode),
16112                                   Mask, PassThru, Subtarget, DAG);
16113     }
16114     case INTR_TYPE_1OP_MASK: {
16115       SDValue Src = Op.getOperand(1);
16116       SDValue PassThru = Op.getOperand(2);
16117       SDValue Mask = Op.getOperand(3);
16118       // We add rounding mode to the Node when
16119       //   - RM Opcode is specified and
16120       //   - RM is not "current direction".
16121       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16122       if (IntrWithRoundingModeOpcode != 0) {
16123         SDValue Rnd = Op.getOperand(4);
16124         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16125         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16126           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16127                                       dl, Op.getValueType(),
16128                                       Src, Rnd),
16129                                       Mask, PassThru, Subtarget, DAG);
16130         }
16131       }
16132       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16133                                   Mask, PassThru, Subtarget, DAG);
16134     }
16135     case INTR_TYPE_SCALAR_MASK: {
16136       SDValue Src1 = Op.getOperand(1);
16137       SDValue Src2 = Op.getOperand(2);
16138       SDValue passThru = Op.getOperand(3);
16139       SDValue Mask = Op.getOperand(4);
16140       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16141                                   Mask, passThru, Subtarget, DAG);
16142     }
16143     case INTR_TYPE_SCALAR_MASK_RM: {
16144       SDValue Src1 = Op.getOperand(1);
16145       SDValue Src2 = Op.getOperand(2);
16146       SDValue Src0 = Op.getOperand(3);
16147       SDValue Mask = Op.getOperand(4);
16148       // There are 2 kinds of intrinsics in this group:
16149       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16150       // (2) With rounding mode and sae - 7 operands.
16151       if (Op.getNumOperands() == 6) {
16152         SDValue Sae  = Op.getOperand(5);
16153         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16154         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16155                                                 Sae),
16156                                     Mask, Src0, Subtarget, DAG);
16157       }
16158       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16159       SDValue RoundingMode  = Op.getOperand(5);
16160       SDValue Sae  = Op.getOperand(6);
16161       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16162                                               RoundingMode, Sae),
16163                                   Mask, Src0, Subtarget, DAG);
16164     }
16165     case INTR_TYPE_2OP_MASK:
16166     case INTR_TYPE_2OP_IMM8_MASK: {
16167       SDValue Src1 = Op.getOperand(1);
16168       SDValue Src2 = Op.getOperand(2);
16169       SDValue PassThru = Op.getOperand(3);
16170       SDValue Mask = Op.getOperand(4);
16171
16172       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16173         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16174
16175       // We specify 2 possible opcodes for intrinsics with rounding modes.
16176       // First, we check if the intrinsic may have non-default rounding mode,
16177       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16178       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16179       if (IntrWithRoundingModeOpcode != 0) {
16180         SDValue Rnd = Op.getOperand(5);
16181         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16182         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16183           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16184                                       dl, Op.getValueType(),
16185                                       Src1, Src2, Rnd),
16186                                       Mask, PassThru, Subtarget, DAG);
16187         }
16188       }
16189       // TODO: Intrinsics should have fast-math-flags to propagate.
16190       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16191                                   Mask, PassThru, Subtarget, DAG);
16192     }
16193     case INTR_TYPE_2OP_MASK_RM: {
16194       SDValue Src1 = Op.getOperand(1);
16195       SDValue Src2 = Op.getOperand(2);
16196       SDValue PassThru = Op.getOperand(3);
16197       SDValue Mask = Op.getOperand(4);
16198       // We specify 2 possible modes for intrinsics, with/without rounding
16199       // modes.
16200       // First, we check if the intrinsic have rounding mode (6 operands),
16201       // if not, we set rounding mode to "current".
16202       SDValue Rnd;
16203       if (Op.getNumOperands() == 6)
16204         Rnd = Op.getOperand(5);
16205       else
16206         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16207       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16208                                               Src1, Src2, Rnd),
16209                                   Mask, PassThru, Subtarget, DAG);
16210     }
16211     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16212       SDValue Src1 = Op.getOperand(1);
16213       SDValue Src2 = Op.getOperand(2);
16214       SDValue Src3 = Op.getOperand(3);
16215       SDValue PassThru = Op.getOperand(4);
16216       SDValue Mask = Op.getOperand(5);
16217       SDValue Sae  = Op.getOperand(6);
16218
16219       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16220                                               Src2, Src3, Sae),
16221                                   Mask, PassThru, Subtarget, DAG);
16222     }
16223     case INTR_TYPE_3OP_MASK_RM: {
16224       SDValue Src1 = Op.getOperand(1);
16225       SDValue Src2 = Op.getOperand(2);
16226       SDValue Imm = Op.getOperand(3);
16227       SDValue PassThru = Op.getOperand(4);
16228       SDValue Mask = Op.getOperand(5);
16229       // We specify 2 possible modes for intrinsics, with/without rounding
16230       // modes.
16231       // First, we check if the intrinsic have rounding mode (7 operands),
16232       // if not, we set rounding mode to "current".
16233       SDValue Rnd;
16234       if (Op.getNumOperands() == 7)
16235         Rnd = Op.getOperand(6);
16236       else
16237         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16238       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16239         Src1, Src2, Imm, Rnd),
16240         Mask, PassThru, Subtarget, DAG);
16241     }
16242     case INTR_TYPE_3OP_IMM8_MASK:
16243     case INTR_TYPE_3OP_MASK:
16244     case INSERT_SUBVEC: {
16245       SDValue Src1 = Op.getOperand(1);
16246       SDValue Src2 = Op.getOperand(2);
16247       SDValue Src3 = Op.getOperand(3);
16248       SDValue PassThru = Op.getOperand(4);
16249       SDValue Mask = Op.getOperand(5);
16250
16251       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16252         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16253       else if (IntrData->Type == INSERT_SUBVEC) {
16254         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16255         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16256         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16257         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16258         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16259       }
16260
16261       // We specify 2 possible opcodes for intrinsics with rounding modes.
16262       // First, we check if the intrinsic may have non-default rounding mode,
16263       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16264       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16265       if (IntrWithRoundingModeOpcode != 0) {
16266         SDValue Rnd = Op.getOperand(6);
16267         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16268         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16269           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16270                                       dl, Op.getValueType(),
16271                                       Src1, Src2, Src3, Rnd),
16272                                       Mask, PassThru, Subtarget, DAG);
16273         }
16274       }
16275       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16276                                               Src1, Src2, Src3),
16277                                   Mask, PassThru, Subtarget, DAG);
16278     }
16279     case VPERM_3OP_MASKZ:
16280     case VPERM_3OP_MASK:
16281     case FMA_OP_MASK3:
16282     case FMA_OP_MASKZ:
16283     case FMA_OP_MASK: {
16284       SDValue Src1 = Op.getOperand(1);
16285       SDValue Src2 = Op.getOperand(2);
16286       SDValue Src3 = Op.getOperand(3);
16287       SDValue Mask = Op.getOperand(4);
16288       MVT VT = Op.getSimpleValueType();
16289       SDValue PassThru = SDValue();
16290
16291       // set PassThru element
16292       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16293         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16294       else if (IntrData->Type == FMA_OP_MASK3)
16295         PassThru = Src3;
16296       else
16297         PassThru = Src1;
16298
16299       // We specify 2 possible opcodes for intrinsics with rounding modes.
16300       // First, we check if the intrinsic may have non-default rounding mode,
16301       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16302       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16303       if (IntrWithRoundingModeOpcode != 0) {
16304         SDValue Rnd = Op.getOperand(5);
16305         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16306             X86::STATIC_ROUNDING::CUR_DIRECTION)
16307           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16308                                                   dl, Op.getValueType(),
16309                                                   Src1, Src2, Src3, Rnd),
16310                                       Mask, PassThru, Subtarget, DAG);
16311       }
16312       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16313                                               dl, Op.getValueType(),
16314                                               Src1, Src2, Src3),
16315                                   Mask, PassThru, Subtarget, DAG);
16316     }
16317     case TERLOG_OP_MASK:
16318     case TERLOG_OP_MASKZ: {
16319       SDValue Src1 = Op.getOperand(1);
16320       SDValue Src2 = Op.getOperand(2);
16321       SDValue Src3 = Op.getOperand(3);
16322       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16323       SDValue Mask = Op.getOperand(5);
16324       MVT VT = Op.getSimpleValueType();
16325       SDValue PassThru = Src1;
16326       // Set PassThru element.
16327       if (IntrData->Type == TERLOG_OP_MASKZ)
16328         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16329
16330       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16331                                               Src1, Src2, Src3, Src4),
16332                                   Mask, PassThru, Subtarget, DAG);
16333     }
16334     case FPCLASS: {
16335       // FPclass intrinsics with mask
16336        SDValue Src1 = Op.getOperand(1);
16337        MVT VT = Src1.getSimpleValueType();
16338        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16339        SDValue Imm = Op.getOperand(2);
16340        SDValue Mask = Op.getOperand(3);
16341        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16342                                      Mask.getSimpleValueType().getSizeInBits());
16343        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16344        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16345                                                  DAG.getTargetConstant(0, dl, MaskVT),
16346                                                  Subtarget, DAG);
16347        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16348                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16349                                  DAG.getIntPtrConstant(0, dl));
16350        return DAG.getBitcast(Op.getValueType(), Res);
16351     }
16352     case FPCLASSS: {
16353       SDValue Src1 = Op.getOperand(1);
16354       SDValue Imm = Op.getOperand(2);
16355       SDValue Mask = Op.getOperand(3);
16356       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16357       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16358         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16359       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16360     }
16361     case CMP_MASK:
16362     case CMP_MASK_CC: {
16363       // Comparison intrinsics with masks.
16364       // Example of transformation:
16365       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16366       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16367       // (i8 (bitcast
16368       //   (v8i1 (insert_subvector undef,
16369       //           (v2i1 (and (PCMPEQM %a, %b),
16370       //                      (extract_subvector
16371       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16372       MVT VT = Op.getOperand(1).getSimpleValueType();
16373       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16374       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16375       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16376                                        Mask.getSimpleValueType().getSizeInBits());
16377       SDValue Cmp;
16378       if (IntrData->Type == CMP_MASK_CC) {
16379         SDValue CC = Op.getOperand(3);
16380         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16381         // We specify 2 possible opcodes for intrinsics with rounding modes.
16382         // First, we check if the intrinsic may have non-default rounding mode,
16383         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16384         if (IntrData->Opc1 != 0) {
16385           SDValue Rnd = Op.getOperand(5);
16386           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16387               X86::STATIC_ROUNDING::CUR_DIRECTION)
16388             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16389                               Op.getOperand(2), CC, Rnd);
16390         }
16391         //default rounding mode
16392         if(!Cmp.getNode())
16393             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16394                               Op.getOperand(2), CC);
16395
16396       } else {
16397         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16398         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16399                           Op.getOperand(2));
16400       }
16401       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16402                                              DAG.getTargetConstant(0, dl,
16403                                                                    MaskVT),
16404                                              Subtarget, DAG);
16405       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16406                                 DAG.getUNDEF(BitcastVT), CmpMask,
16407                                 DAG.getIntPtrConstant(0, dl));
16408       return DAG.getBitcast(Op.getValueType(), Res);
16409     }
16410     case CMP_MASK_SCALAR_CC: {
16411       SDValue Src1 = Op.getOperand(1);
16412       SDValue Src2 = Op.getOperand(2);
16413       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16414       SDValue Mask = Op.getOperand(4);
16415
16416       SDValue Cmp;
16417       if (IntrData->Opc1 != 0) {
16418         SDValue Rnd = Op.getOperand(5);
16419         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16420             X86::STATIC_ROUNDING::CUR_DIRECTION)
16421           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16422       }
16423       //default rounding mode
16424       if(!Cmp.getNode())
16425         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16426
16427       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16428                                              DAG.getTargetConstant(0, dl,
16429                                                                    MVT::i1),
16430                                              Subtarget, DAG);
16431
16432       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16433                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16434                          DAG.getValueType(MVT::i1));
16435     }
16436     case COMI: { // Comparison intrinsics
16437       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16438       SDValue LHS = Op.getOperand(1);
16439       SDValue RHS = Op.getOperand(2);
16440       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16441       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16442       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16443       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16444                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16445       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16446     }
16447     case VSHIFT:
16448       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16449                                  Op.getOperand(1), Op.getOperand(2), DAG);
16450     case VSHIFT_MASK:
16451       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16452                                                       Op.getSimpleValueType(),
16453                                                       Op.getOperand(1),
16454                                                       Op.getOperand(2), DAG),
16455                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16456                                   DAG);
16457     case COMPRESS_EXPAND_IN_REG: {
16458       SDValue Mask = Op.getOperand(3);
16459       SDValue DataToCompress = Op.getOperand(1);
16460       SDValue PassThru = Op.getOperand(2);
16461       if (isAllOnes(Mask)) // return data as is
16462         return Op.getOperand(1);
16463
16464       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16465                                               DataToCompress),
16466                                   Mask, PassThru, Subtarget, DAG);
16467     }
16468     case BLEND: {
16469       SDValue Mask = Op.getOperand(3);
16470       MVT VT = Op.getSimpleValueType();
16471       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16472       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16473                                        Mask.getSimpleValueType().getSizeInBits());
16474       SDLoc dl(Op);
16475       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16476                                   DAG.getBitcast(BitcastVT, Mask),
16477                                   DAG.getIntPtrConstant(0, dl));
16478       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16479                          Op.getOperand(2));
16480     }
16481     default:
16482       break;
16483     }
16484   }
16485
16486   switch (IntNo) {
16487   default: return SDValue();    // Don't custom lower most intrinsics.
16488
16489   case Intrinsic::x86_avx2_permd:
16490   case Intrinsic::x86_avx2_permps:
16491     // Operands intentionally swapped. Mask is last operand to intrinsic,
16492     // but second operand for node/instruction.
16493     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16494                        Op.getOperand(2), Op.getOperand(1));
16495
16496   // ptest and testp intrinsics. The intrinsic these come from are designed to
16497   // return an integer value, not just an instruction so lower it to the ptest
16498   // or testp pattern and a setcc for the result.
16499   case Intrinsic::x86_sse41_ptestz:
16500   case Intrinsic::x86_sse41_ptestc:
16501   case Intrinsic::x86_sse41_ptestnzc:
16502   case Intrinsic::x86_avx_ptestz_256:
16503   case Intrinsic::x86_avx_ptestc_256:
16504   case Intrinsic::x86_avx_ptestnzc_256:
16505   case Intrinsic::x86_avx_vtestz_ps:
16506   case Intrinsic::x86_avx_vtestc_ps:
16507   case Intrinsic::x86_avx_vtestnzc_ps:
16508   case Intrinsic::x86_avx_vtestz_pd:
16509   case Intrinsic::x86_avx_vtestc_pd:
16510   case Intrinsic::x86_avx_vtestnzc_pd:
16511   case Intrinsic::x86_avx_vtestz_ps_256:
16512   case Intrinsic::x86_avx_vtestc_ps_256:
16513   case Intrinsic::x86_avx_vtestnzc_ps_256:
16514   case Intrinsic::x86_avx_vtestz_pd_256:
16515   case Intrinsic::x86_avx_vtestc_pd_256:
16516   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16517     bool IsTestPacked = false;
16518     unsigned X86CC;
16519     switch (IntNo) {
16520     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16521     case Intrinsic::x86_avx_vtestz_ps:
16522     case Intrinsic::x86_avx_vtestz_pd:
16523     case Intrinsic::x86_avx_vtestz_ps_256:
16524     case Intrinsic::x86_avx_vtestz_pd_256:
16525       IsTestPacked = true; // Fallthrough
16526     case Intrinsic::x86_sse41_ptestz:
16527     case Intrinsic::x86_avx_ptestz_256:
16528       // ZF = 1
16529       X86CC = X86::COND_E;
16530       break;
16531     case Intrinsic::x86_avx_vtestc_ps:
16532     case Intrinsic::x86_avx_vtestc_pd:
16533     case Intrinsic::x86_avx_vtestc_ps_256:
16534     case Intrinsic::x86_avx_vtestc_pd_256:
16535       IsTestPacked = true; // Fallthrough
16536     case Intrinsic::x86_sse41_ptestc:
16537     case Intrinsic::x86_avx_ptestc_256:
16538       // CF = 1
16539       X86CC = X86::COND_B;
16540       break;
16541     case Intrinsic::x86_avx_vtestnzc_ps:
16542     case Intrinsic::x86_avx_vtestnzc_pd:
16543     case Intrinsic::x86_avx_vtestnzc_ps_256:
16544     case Intrinsic::x86_avx_vtestnzc_pd_256:
16545       IsTestPacked = true; // Fallthrough
16546     case Intrinsic::x86_sse41_ptestnzc:
16547     case Intrinsic::x86_avx_ptestnzc_256:
16548       // ZF and CF = 0
16549       X86CC = X86::COND_A;
16550       break;
16551     }
16552
16553     SDValue LHS = Op.getOperand(1);
16554     SDValue RHS = Op.getOperand(2);
16555     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16556     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16557     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16558     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16559     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16560   }
16561   case Intrinsic::x86_avx512_kortestz_w:
16562   case Intrinsic::x86_avx512_kortestc_w: {
16563     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16564     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16565     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16566     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16567     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16568     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16569     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16570   }
16571
16572   case Intrinsic::x86_sse42_pcmpistria128:
16573   case Intrinsic::x86_sse42_pcmpestria128:
16574   case Intrinsic::x86_sse42_pcmpistric128:
16575   case Intrinsic::x86_sse42_pcmpestric128:
16576   case Intrinsic::x86_sse42_pcmpistrio128:
16577   case Intrinsic::x86_sse42_pcmpestrio128:
16578   case Intrinsic::x86_sse42_pcmpistris128:
16579   case Intrinsic::x86_sse42_pcmpestris128:
16580   case Intrinsic::x86_sse42_pcmpistriz128:
16581   case Intrinsic::x86_sse42_pcmpestriz128: {
16582     unsigned Opcode;
16583     unsigned X86CC;
16584     switch (IntNo) {
16585     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16586     case Intrinsic::x86_sse42_pcmpistria128:
16587       Opcode = X86ISD::PCMPISTRI;
16588       X86CC = X86::COND_A;
16589       break;
16590     case Intrinsic::x86_sse42_pcmpestria128:
16591       Opcode = X86ISD::PCMPESTRI;
16592       X86CC = X86::COND_A;
16593       break;
16594     case Intrinsic::x86_sse42_pcmpistric128:
16595       Opcode = X86ISD::PCMPISTRI;
16596       X86CC = X86::COND_B;
16597       break;
16598     case Intrinsic::x86_sse42_pcmpestric128:
16599       Opcode = X86ISD::PCMPESTRI;
16600       X86CC = X86::COND_B;
16601       break;
16602     case Intrinsic::x86_sse42_pcmpistrio128:
16603       Opcode = X86ISD::PCMPISTRI;
16604       X86CC = X86::COND_O;
16605       break;
16606     case Intrinsic::x86_sse42_pcmpestrio128:
16607       Opcode = X86ISD::PCMPESTRI;
16608       X86CC = X86::COND_O;
16609       break;
16610     case Intrinsic::x86_sse42_pcmpistris128:
16611       Opcode = X86ISD::PCMPISTRI;
16612       X86CC = X86::COND_S;
16613       break;
16614     case Intrinsic::x86_sse42_pcmpestris128:
16615       Opcode = X86ISD::PCMPESTRI;
16616       X86CC = X86::COND_S;
16617       break;
16618     case Intrinsic::x86_sse42_pcmpistriz128:
16619       Opcode = X86ISD::PCMPISTRI;
16620       X86CC = X86::COND_E;
16621       break;
16622     case Intrinsic::x86_sse42_pcmpestriz128:
16623       Opcode = X86ISD::PCMPESTRI;
16624       X86CC = X86::COND_E;
16625       break;
16626     }
16627     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16628     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16629     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16630     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16631                                 DAG.getConstant(X86CC, dl, MVT::i8),
16632                                 SDValue(PCMP.getNode(), 1));
16633     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16634   }
16635
16636   case Intrinsic::x86_sse42_pcmpistri128:
16637   case Intrinsic::x86_sse42_pcmpestri128: {
16638     unsigned Opcode;
16639     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16640       Opcode = X86ISD::PCMPISTRI;
16641     else
16642       Opcode = X86ISD::PCMPESTRI;
16643
16644     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16645     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16646     return DAG.getNode(Opcode, dl, VTs, NewOps);
16647   }
16648
16649   case Intrinsic::x86_seh_lsda: {
16650     // Compute the symbol for the LSDA. We know it'll get emitted later.
16651     MachineFunction &MF = DAG.getMachineFunction();
16652     SDValue Op1 = Op.getOperand(1);
16653     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16654     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16655         GlobalValue::getRealLinkageName(Fn->getName()));
16656
16657     // Generate a simple absolute symbol reference. This intrinsic is only
16658     // supported on 32-bit Windows, which isn't PIC.
16659     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16660     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16661   }
16662
16663   case Intrinsic::x86_seh_recoverfp: {
16664     SDValue FnOp = Op.getOperand(1);
16665     SDValue IncomingFPOp = Op.getOperand(2);
16666     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16667     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16668     if (!Fn)
16669       report_fatal_error(
16670           "llvm.x86.seh.recoverfp must take a function as the first argument");
16671     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16672   }
16673
16674   case Intrinsic::localaddress: {
16675     // Returns one of the stack, base, or frame pointer registers, depending on
16676     // which is used to reference local variables.
16677     MachineFunction &MF = DAG.getMachineFunction();
16678     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16679     unsigned Reg;
16680     if (RegInfo->hasBasePointer(MF))
16681       Reg = RegInfo->getBaseRegister();
16682     else // This function handles the SP or FP case.
16683       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16684     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16685   }
16686   }
16687 }
16688
16689 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16690                               SDValue Src, SDValue Mask, SDValue Base,
16691                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16692                               const X86Subtarget * Subtarget) {
16693   SDLoc dl(Op);
16694   auto *C = cast<ConstantSDNode>(ScaleOp);
16695   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16696   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16697                              Index.getSimpleValueType().getVectorNumElements());
16698   SDValue MaskInReg;
16699   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16700   if (MaskC)
16701     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16702   else {
16703     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16704                                      Mask.getSimpleValueType().getSizeInBits());
16705
16706     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16707     // are extracted by EXTRACT_SUBVECTOR.
16708     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16709                             DAG.getBitcast(BitcastVT, Mask),
16710                             DAG.getIntPtrConstant(0, dl));
16711   }
16712   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16713   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16714   SDValue Segment = DAG.getRegister(0, MVT::i32);
16715   if (Src.getOpcode() == ISD::UNDEF)
16716     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16717   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16718   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16719   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16720   return DAG.getMergeValues(RetOps, dl);
16721 }
16722
16723 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16724                                SDValue Src, SDValue Mask, SDValue Base,
16725                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16726   SDLoc dl(Op);
16727   auto *C = cast<ConstantSDNode>(ScaleOp);
16728   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16729   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16730   SDValue Segment = DAG.getRegister(0, MVT::i32);
16731   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16732                              Index.getSimpleValueType().getVectorNumElements());
16733   SDValue MaskInReg;
16734   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16735   if (MaskC)
16736     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16737   else {
16738     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16739                                      Mask.getSimpleValueType().getSizeInBits());
16740
16741     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16742     // are extracted by EXTRACT_SUBVECTOR.
16743     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16744                             DAG.getBitcast(BitcastVT, Mask),
16745                             DAG.getIntPtrConstant(0, dl));
16746   }
16747   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16748   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16749   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16750   return SDValue(Res, 1);
16751 }
16752
16753 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16754                                SDValue Mask, SDValue Base, SDValue Index,
16755                                SDValue ScaleOp, SDValue Chain) {
16756   SDLoc dl(Op);
16757   auto *C = cast<ConstantSDNode>(ScaleOp);
16758   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16759   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16760   SDValue Segment = DAG.getRegister(0, MVT::i32);
16761   MVT MaskVT =
16762     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16763   SDValue MaskInReg;
16764   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16765   if (MaskC)
16766     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16767   else
16768     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16769   //SDVTList VTs = DAG.getVTList(MVT::Other);
16770   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16771   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16772   return SDValue(Res, 0);
16773 }
16774
16775 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16776 // read performance monitor counters (x86_rdpmc).
16777 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16778                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16779                               SmallVectorImpl<SDValue> &Results) {
16780   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16781   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16782   SDValue LO, HI;
16783
16784   // The ECX register is used to select the index of the performance counter
16785   // to read.
16786   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16787                                    N->getOperand(2));
16788   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16789
16790   // Reads the content of a 64-bit performance counter and returns it in the
16791   // registers EDX:EAX.
16792   if (Subtarget->is64Bit()) {
16793     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16794     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16795                             LO.getValue(2));
16796   } else {
16797     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16798     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16799                             LO.getValue(2));
16800   }
16801   Chain = HI.getValue(1);
16802
16803   if (Subtarget->is64Bit()) {
16804     // The EAX register is loaded with the low-order 32 bits. The EDX register
16805     // is loaded with the supported high-order bits of the counter.
16806     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16807                               DAG.getConstant(32, DL, MVT::i8));
16808     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16809     Results.push_back(Chain);
16810     return;
16811   }
16812
16813   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16814   SDValue Ops[] = { LO, HI };
16815   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16816   Results.push_back(Pair);
16817   Results.push_back(Chain);
16818 }
16819
16820 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16821 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16822 // also used to custom lower READCYCLECOUNTER nodes.
16823 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16824                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16825                               SmallVectorImpl<SDValue> &Results) {
16826   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16827   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16828   SDValue LO, HI;
16829
16830   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16831   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16832   // and the EAX register is loaded with the low-order 32 bits.
16833   if (Subtarget->is64Bit()) {
16834     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16835     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16836                             LO.getValue(2));
16837   } else {
16838     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16839     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16840                             LO.getValue(2));
16841   }
16842   SDValue Chain = HI.getValue(1);
16843
16844   if (Opcode == X86ISD::RDTSCP_DAG) {
16845     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16846
16847     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16848     // the ECX register. Add 'ecx' explicitly to the chain.
16849     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16850                                      HI.getValue(2));
16851     // Explicitly store the content of ECX at the location passed in input
16852     // to the 'rdtscp' intrinsic.
16853     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16854                          MachinePointerInfo(), false, false, 0);
16855   }
16856
16857   if (Subtarget->is64Bit()) {
16858     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16859     // the EAX register is loaded with the low-order 32 bits.
16860     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16861                               DAG.getConstant(32, DL, MVT::i8));
16862     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16863     Results.push_back(Chain);
16864     return;
16865   }
16866
16867   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16868   SDValue Ops[] = { LO, HI };
16869   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16870   Results.push_back(Pair);
16871   Results.push_back(Chain);
16872 }
16873
16874 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16875                                      SelectionDAG &DAG) {
16876   SmallVector<SDValue, 2> Results;
16877   SDLoc DL(Op);
16878   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16879                           Results);
16880   return DAG.getMergeValues(Results, DL);
16881 }
16882
16883 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16884                                     SelectionDAG &DAG) {
16885   MachineFunction &MF = DAG.getMachineFunction();
16886   const Function *Fn = MF.getFunction();
16887   SDLoc dl(Op);
16888   SDValue Chain = Op.getOperand(0);
16889
16890   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16891          "using llvm.x86.seh.restoreframe requires a frame pointer");
16892
16893   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16894   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16895
16896   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16897   unsigned FrameReg =
16898       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16899   unsigned SPReg = RegInfo->getStackRegister();
16900   unsigned SlotSize = RegInfo->getSlotSize();
16901
16902   // Get incoming EBP.
16903   SDValue IncomingEBP =
16904       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16905
16906   // SP is saved in the first field of every registration node, so load
16907   // [EBP-RegNodeSize] into SP.
16908   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16909   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16910                                DAG.getConstant(-RegNodeSize, dl, VT));
16911   SDValue NewSP =
16912       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16913                   false, VT.getScalarSizeInBits() / 8);
16914   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16915
16916   if (!RegInfo->needsStackRealignment(MF)) {
16917     // Adjust EBP to point back to the original frame position.
16918     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16919     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16920   } else {
16921     assert(RegInfo->hasBasePointer(MF) &&
16922            "functions with Win32 EH must use frame or base pointer register");
16923
16924     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16925     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16926     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16927
16928     // Reload the spilled EBP value, now that the stack and base pointers are
16929     // set up.
16930     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16931     X86FI->setHasSEHFramePtrSave(true);
16932     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16933     X86FI->setSEHFramePtrSaveIndex(FI);
16934     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16935                                 MachinePointerInfo(), false, false, false,
16936                                 VT.getScalarSizeInBits() / 8);
16937     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16938   }
16939
16940   return Chain;
16941 }
16942
16943 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16944 /// return truncate Store/MaskedStore Node
16945 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16946                                                SelectionDAG &DAG,
16947                                                MVT ElementType) {
16948   SDLoc dl(Op);
16949   SDValue Mask = Op.getOperand(4);
16950   SDValue DataToTruncate = Op.getOperand(3);
16951   SDValue Addr = Op.getOperand(2);
16952   SDValue Chain = Op.getOperand(0);
16953
16954   MVT VT  = DataToTruncate.getSimpleValueType();
16955   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
16956
16957   if (isAllOnes(Mask)) // return just a truncate store
16958     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16959                              MachinePointerInfo(), SVT, false, false,
16960                              SVT.getScalarSizeInBits()/8);
16961
16962   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16963   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16964                                    Mask.getSimpleValueType().getSizeInBits());
16965   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16966   // are extracted by EXTRACT_SUBVECTOR.
16967   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16968                               DAG.getBitcast(BitcastVT, Mask),
16969                               DAG.getIntPtrConstant(0, dl));
16970
16971   MachineMemOperand *MMO = DAG.getMachineFunction().
16972     getMachineMemOperand(MachinePointerInfo(),
16973                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16974                          SVT.getScalarSizeInBits()/8);
16975
16976   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16977                             VMask, SVT, MMO, true);
16978 }
16979
16980 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16981                                       SelectionDAG &DAG) {
16982   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16983
16984   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16985   if (!IntrData) {
16986     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16987       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16988     return SDValue();
16989   }
16990
16991   SDLoc dl(Op);
16992   switch(IntrData->Type) {
16993   default: llvm_unreachable("Unknown Intrinsic Type");
16994   case RDSEED:
16995   case RDRAND: {
16996     // Emit the node with the right value type.
16997     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16998     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16999
17000     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17001     // Otherwise return the value from Rand, which is always 0, casted to i32.
17002     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17003                       DAG.getConstant(1, dl, Op->getValueType(1)),
17004                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17005                       SDValue(Result.getNode(), 1) };
17006     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17007                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17008                                   Ops);
17009
17010     // Return { result, isValid, chain }.
17011     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17012                        SDValue(Result.getNode(), 2));
17013   }
17014   case GATHER: {
17015   //gather(v1, mask, index, base, scale);
17016     SDValue Chain = Op.getOperand(0);
17017     SDValue Src   = Op.getOperand(2);
17018     SDValue Base  = Op.getOperand(3);
17019     SDValue Index = Op.getOperand(4);
17020     SDValue Mask  = Op.getOperand(5);
17021     SDValue Scale = Op.getOperand(6);
17022     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17023                          Chain, Subtarget);
17024   }
17025   case SCATTER: {
17026   //scatter(base, mask, index, v1, scale);
17027     SDValue Chain = Op.getOperand(0);
17028     SDValue Base  = Op.getOperand(2);
17029     SDValue Mask  = Op.getOperand(3);
17030     SDValue Index = Op.getOperand(4);
17031     SDValue Src   = Op.getOperand(5);
17032     SDValue Scale = Op.getOperand(6);
17033     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17034                           Scale, Chain);
17035   }
17036   case PREFETCH: {
17037     SDValue Hint = Op.getOperand(6);
17038     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17039     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17040     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17041     SDValue Chain = Op.getOperand(0);
17042     SDValue Mask  = Op.getOperand(2);
17043     SDValue Index = Op.getOperand(3);
17044     SDValue Base  = Op.getOperand(4);
17045     SDValue Scale = Op.getOperand(5);
17046     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17047   }
17048   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17049   case RDTSC: {
17050     SmallVector<SDValue, 2> Results;
17051     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17052                             Results);
17053     return DAG.getMergeValues(Results, dl);
17054   }
17055   // Read Performance Monitoring Counters.
17056   case RDPMC: {
17057     SmallVector<SDValue, 2> Results;
17058     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17059     return DAG.getMergeValues(Results, dl);
17060   }
17061   // XTEST intrinsics.
17062   case XTEST: {
17063     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17064     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17065     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17066                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17067                                 InTrans);
17068     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17069     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17070                        Ret, SDValue(InTrans.getNode(), 1));
17071   }
17072   // ADC/ADCX/SBB
17073   case ADX: {
17074     SmallVector<SDValue, 2> Results;
17075     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17076     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17077     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17078                                 DAG.getConstant(-1, dl, MVT::i8));
17079     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17080                               Op.getOperand(4), GenCF.getValue(1));
17081     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17082                                  Op.getOperand(5), MachinePointerInfo(),
17083                                  false, false, 0);
17084     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17085                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17086                                 Res.getValue(1));
17087     Results.push_back(SetCC);
17088     Results.push_back(Store);
17089     return DAG.getMergeValues(Results, dl);
17090   }
17091   case COMPRESS_TO_MEM: {
17092     SDLoc dl(Op);
17093     SDValue Mask = Op.getOperand(4);
17094     SDValue DataToCompress = Op.getOperand(3);
17095     SDValue Addr = Op.getOperand(2);
17096     SDValue Chain = Op.getOperand(0);
17097
17098     MVT VT = DataToCompress.getSimpleValueType();
17099     if (isAllOnes(Mask)) // return just a store
17100       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17101                           MachinePointerInfo(), false, false,
17102                           VT.getScalarSizeInBits()/8);
17103
17104     SDValue Compressed =
17105       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17106                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17107     return DAG.getStore(Chain, dl, Compressed, Addr,
17108                         MachinePointerInfo(), false, false,
17109                         VT.getScalarSizeInBits()/8);
17110   }
17111   case TRUNCATE_TO_MEM_VI8:
17112     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17113   case TRUNCATE_TO_MEM_VI16:
17114     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17115   case TRUNCATE_TO_MEM_VI32:
17116     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17117   case EXPAND_FROM_MEM: {
17118     SDLoc dl(Op);
17119     SDValue Mask = Op.getOperand(4);
17120     SDValue PassThru = Op.getOperand(3);
17121     SDValue Addr = Op.getOperand(2);
17122     SDValue Chain = Op.getOperand(0);
17123     MVT VT = Op.getSimpleValueType();
17124
17125     if (isAllOnes(Mask)) // return just a load
17126       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17127                          false, VT.getScalarSizeInBits()/8);
17128
17129     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17130                                        false, false, false,
17131                                        VT.getScalarSizeInBits()/8);
17132
17133     SDValue Results[] = {
17134       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17135                            Mask, PassThru, Subtarget, DAG), Chain};
17136     return DAG.getMergeValues(Results, dl);
17137   }
17138   }
17139 }
17140
17141 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17142                                            SelectionDAG &DAG) const {
17143   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17144   MFI->setReturnAddressIsTaken(true);
17145
17146   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17147     return SDValue();
17148
17149   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17150   SDLoc dl(Op);
17151   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17152
17153   if (Depth > 0) {
17154     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17155     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17156     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17157     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17158                        DAG.getNode(ISD::ADD, dl, PtrVT,
17159                                    FrameAddr, Offset),
17160                        MachinePointerInfo(), false, false, false, 0);
17161   }
17162
17163   // Just load the return address.
17164   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17165   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17166                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17167 }
17168
17169 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17170   MachineFunction &MF = DAG.getMachineFunction();
17171   MachineFrameInfo *MFI = MF.getFrameInfo();
17172   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17173   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17174   EVT VT = Op.getValueType();
17175
17176   MFI->setFrameAddressIsTaken(true);
17177
17178   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17179     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17180     // is not possible to crawl up the stack without looking at the unwind codes
17181     // simultaneously.
17182     int FrameAddrIndex = FuncInfo->getFAIndex();
17183     if (!FrameAddrIndex) {
17184       // Set up a frame object for the return address.
17185       unsigned SlotSize = RegInfo->getSlotSize();
17186       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17187           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17188       FuncInfo->setFAIndex(FrameAddrIndex);
17189     }
17190     return DAG.getFrameIndex(FrameAddrIndex, VT);
17191   }
17192
17193   unsigned FrameReg =
17194       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17195   SDLoc dl(Op);  // FIXME probably not meaningful
17196   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17197   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17198           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17199          "Invalid Frame Register!");
17200   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17201   while (Depth--)
17202     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17203                             MachinePointerInfo(),
17204                             false, false, false, 0);
17205   return FrameAddr;
17206 }
17207
17208 // FIXME? Maybe this could be a TableGen attribute on some registers and
17209 // this table could be generated automatically from RegInfo.
17210 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17211                                               SelectionDAG &DAG) const {
17212   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17213   const MachineFunction &MF = DAG.getMachineFunction();
17214
17215   unsigned Reg = StringSwitch<unsigned>(RegName)
17216                        .Case("esp", X86::ESP)
17217                        .Case("rsp", X86::RSP)
17218                        .Case("ebp", X86::EBP)
17219                        .Case("rbp", X86::RBP)
17220                        .Default(0);
17221
17222   if (Reg == X86::EBP || Reg == X86::RBP) {
17223     if (!TFI.hasFP(MF))
17224       report_fatal_error("register " + StringRef(RegName) +
17225                          " is allocatable: function has no frame pointer");
17226 #ifndef NDEBUG
17227     else {
17228       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17229       unsigned FrameReg =
17230           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17231       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17232              "Invalid Frame Register!");
17233     }
17234 #endif
17235   }
17236
17237   if (Reg)
17238     return Reg;
17239
17240   report_fatal_error("Invalid register name global variable");
17241 }
17242
17243 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17244                                                      SelectionDAG &DAG) const {
17245   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17246   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17247 }
17248
17249 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17250   SDValue Chain     = Op.getOperand(0);
17251   SDValue Offset    = Op.getOperand(1);
17252   SDValue Handler   = Op.getOperand(2);
17253   SDLoc dl      (Op);
17254
17255   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17256   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17257   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17258   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17259           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17260          "Invalid Frame Register!");
17261   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17262   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17263
17264   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17265                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17266                                                        dl));
17267   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17268   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17269                        false, false, 0);
17270   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17271
17272   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17273                      DAG.getRegister(StoreAddrReg, PtrVT));
17274 }
17275
17276 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17277                                                SelectionDAG &DAG) const {
17278   SDLoc DL(Op);
17279   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17280                      DAG.getVTList(MVT::i32, MVT::Other),
17281                      Op.getOperand(0), Op.getOperand(1));
17282 }
17283
17284 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17285                                                 SelectionDAG &DAG) const {
17286   SDLoc DL(Op);
17287   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17288                      Op.getOperand(0), Op.getOperand(1));
17289 }
17290
17291 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17292   return Op.getOperand(0);
17293 }
17294
17295 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17296                                                 SelectionDAG &DAG) const {
17297   SDValue Root = Op.getOperand(0);
17298   SDValue Trmp = Op.getOperand(1); // trampoline
17299   SDValue FPtr = Op.getOperand(2); // nested function
17300   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17301   SDLoc dl (Op);
17302
17303   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17304   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17305
17306   if (Subtarget->is64Bit()) {
17307     SDValue OutChains[6];
17308
17309     // Large code-model.
17310     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17311     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17312
17313     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17314     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17315
17316     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17317
17318     // Load the pointer to the nested function into R11.
17319     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17320     SDValue Addr = Trmp;
17321     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17322                                 Addr, MachinePointerInfo(TrmpAddr),
17323                                 false, false, 0);
17324
17325     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17326                        DAG.getConstant(2, dl, MVT::i64));
17327     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17328                                 MachinePointerInfo(TrmpAddr, 2),
17329                                 false, false, 2);
17330
17331     // Load the 'nest' parameter value into R10.
17332     // R10 is specified in X86CallingConv.td
17333     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17334     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17335                        DAG.getConstant(10, dl, MVT::i64));
17336     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17337                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17338                                 false, false, 0);
17339
17340     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17341                        DAG.getConstant(12, dl, MVT::i64));
17342     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17343                                 MachinePointerInfo(TrmpAddr, 12),
17344                                 false, false, 2);
17345
17346     // Jump to the nested function.
17347     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17348     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17349                        DAG.getConstant(20, dl, MVT::i64));
17350     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17351                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17352                                 false, false, 0);
17353
17354     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17355     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17356                        DAG.getConstant(22, dl, MVT::i64));
17357     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17358                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17359                                 false, false, 0);
17360
17361     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17362   } else {
17363     const Function *Func =
17364       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17365     CallingConv::ID CC = Func->getCallingConv();
17366     unsigned NestReg;
17367
17368     switch (CC) {
17369     default:
17370       llvm_unreachable("Unsupported calling convention");
17371     case CallingConv::C:
17372     case CallingConv::X86_StdCall: {
17373       // Pass 'nest' parameter in ECX.
17374       // Must be kept in sync with X86CallingConv.td
17375       NestReg = X86::ECX;
17376
17377       // Check that ECX wasn't needed by an 'inreg' parameter.
17378       FunctionType *FTy = Func->getFunctionType();
17379       const AttributeSet &Attrs = Func->getAttributes();
17380
17381       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17382         unsigned InRegCount = 0;
17383         unsigned Idx = 1;
17384
17385         for (FunctionType::param_iterator I = FTy->param_begin(),
17386              E = FTy->param_end(); I != E; ++I, ++Idx)
17387           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17388             auto &DL = DAG.getDataLayout();
17389             // FIXME: should only count parameters that are lowered to integers.
17390             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17391           }
17392
17393         if (InRegCount > 2) {
17394           report_fatal_error("Nest register in use - reduce number of inreg"
17395                              " parameters!");
17396         }
17397       }
17398       break;
17399     }
17400     case CallingConv::X86_FastCall:
17401     case CallingConv::X86_ThisCall:
17402     case CallingConv::Fast:
17403       // Pass 'nest' parameter in EAX.
17404       // Must be kept in sync with X86CallingConv.td
17405       NestReg = X86::EAX;
17406       break;
17407     }
17408
17409     SDValue OutChains[4];
17410     SDValue Addr, Disp;
17411
17412     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17413                        DAG.getConstant(10, dl, MVT::i32));
17414     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17415
17416     // This is storing the opcode for MOV32ri.
17417     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17418     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17419     OutChains[0] = DAG.getStore(Root, dl,
17420                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17421                                 Trmp, MachinePointerInfo(TrmpAddr),
17422                                 false, false, 0);
17423
17424     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17425                        DAG.getConstant(1, dl, MVT::i32));
17426     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17427                                 MachinePointerInfo(TrmpAddr, 1),
17428                                 false, false, 1);
17429
17430     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17431     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17432                        DAG.getConstant(5, dl, MVT::i32));
17433     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17434                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17435                                 false, false, 1);
17436
17437     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17438                        DAG.getConstant(6, dl, MVT::i32));
17439     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17440                                 MachinePointerInfo(TrmpAddr, 6),
17441                                 false, false, 1);
17442
17443     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17444   }
17445 }
17446
17447 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17448                                             SelectionDAG &DAG) const {
17449   /*
17450    The rounding mode is in bits 11:10 of FPSR, and has the following
17451    settings:
17452      00 Round to nearest
17453      01 Round to -inf
17454      10 Round to +inf
17455      11 Round to 0
17456
17457   FLT_ROUNDS, on the other hand, expects the following:
17458     -1 Undefined
17459      0 Round to 0
17460      1 Round to nearest
17461      2 Round to +inf
17462      3 Round to -inf
17463
17464   To perform the conversion, we do:
17465     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17466   */
17467
17468   MachineFunction &MF = DAG.getMachineFunction();
17469   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17470   unsigned StackAlignment = TFI.getStackAlignment();
17471   MVT VT = Op.getSimpleValueType();
17472   SDLoc DL(Op);
17473
17474   // Save FP Control Word to stack slot
17475   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17476   SDValue StackSlot =
17477       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17478
17479   MachineMemOperand *MMO =
17480       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17481                               MachineMemOperand::MOStore, 2, 2);
17482
17483   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17484   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17485                                           DAG.getVTList(MVT::Other),
17486                                           Ops, MVT::i16, MMO);
17487
17488   // Load FP Control Word from stack slot
17489   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17490                             MachinePointerInfo(), false, false, false, 0);
17491
17492   // Transform as necessary
17493   SDValue CWD1 =
17494     DAG.getNode(ISD::SRL, DL, MVT::i16,
17495                 DAG.getNode(ISD::AND, DL, MVT::i16,
17496                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17497                 DAG.getConstant(11, DL, MVT::i8));
17498   SDValue CWD2 =
17499     DAG.getNode(ISD::SRL, DL, MVT::i16,
17500                 DAG.getNode(ISD::AND, DL, MVT::i16,
17501                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17502                 DAG.getConstant(9, DL, MVT::i8));
17503
17504   SDValue RetVal =
17505     DAG.getNode(ISD::AND, DL, MVT::i16,
17506                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17507                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17508                             DAG.getConstant(1, DL, MVT::i16)),
17509                 DAG.getConstant(3, DL, MVT::i16));
17510
17511   return DAG.getNode((VT.getSizeInBits() < 16 ?
17512                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17513 }
17514
17515 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17516 //
17517 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17518 //    to 512-bit vector.
17519 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17520 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17521 //    split the vector, perform operation on it's Lo a Hi part and
17522 //    concatenate the results.
17523 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17524   SDLoc dl(Op);
17525   MVT VT = Op.getSimpleValueType();
17526   MVT EltVT = VT.getVectorElementType();
17527   unsigned NumElems = VT.getVectorNumElements();
17528
17529   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17530     // Extend to 512 bit vector.
17531     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17532               "Unsupported value type for operation");
17533
17534     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17535     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17536                                  DAG.getUNDEF(NewVT),
17537                                  Op.getOperand(0),
17538                                  DAG.getIntPtrConstant(0, dl));
17539     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17540
17541     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17542                        DAG.getIntPtrConstant(0, dl));
17543   }
17544
17545   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17546           "Unsupported element type");
17547
17548   if (16 < NumElems) {
17549     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17550     SDValue Lo, Hi;
17551     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17552     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17553
17554     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17555     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17556
17557     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17558   }
17559
17560   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17561
17562   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17563           "Unsupported value type for operation");
17564
17565   // Use native supported vector instruction vplzcntd.
17566   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17567   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17568   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17569   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17570
17571   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17572 }
17573
17574 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17575                          SelectionDAG &DAG) {
17576   MVT VT = Op.getSimpleValueType();
17577   MVT OpVT = VT;
17578   unsigned NumBits = VT.getSizeInBits();
17579   SDLoc dl(Op);
17580
17581   if (VT.isVector() && Subtarget->hasAVX512())
17582     return LowerVectorCTLZ_AVX512(Op, DAG);
17583
17584   Op = Op.getOperand(0);
17585   if (VT == MVT::i8) {
17586     // Zero extend to i32 since there is not an i8 bsr.
17587     OpVT = MVT::i32;
17588     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17589   }
17590
17591   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17592   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17593   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17594
17595   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17596   SDValue Ops[] = {
17597     Op,
17598     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17599     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17600     Op.getValue(1)
17601   };
17602   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17603
17604   // Finally xor with NumBits-1.
17605   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17606                    DAG.getConstant(NumBits - 1, dl, OpVT));
17607
17608   if (VT == MVT::i8)
17609     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17610   return Op;
17611 }
17612
17613 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17614                                     SelectionDAG &DAG) {
17615   MVT VT = Op.getSimpleValueType();
17616   EVT OpVT = VT;
17617   unsigned NumBits = VT.getSizeInBits();
17618   SDLoc dl(Op);
17619
17620   if (VT.isVector() && Subtarget->hasAVX512())
17621     return LowerVectorCTLZ_AVX512(Op, DAG);
17622
17623   Op = Op.getOperand(0);
17624   if (VT == MVT::i8) {
17625     // Zero extend to i32 since there is not an i8 bsr.
17626     OpVT = MVT::i32;
17627     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17628   }
17629
17630   // Issue a bsr (scan bits in reverse).
17631   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17632   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17633
17634   // And xor with NumBits-1.
17635   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17636                    DAG.getConstant(NumBits - 1, dl, OpVT));
17637
17638   if (VT == MVT::i8)
17639     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17640   return Op;
17641 }
17642
17643 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17644   MVT VT = Op.getSimpleValueType();
17645   unsigned NumBits = VT.getScalarSizeInBits();
17646   SDLoc dl(Op);
17647
17648   if (VT.isVector()) {
17649     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17650
17651     SDValue N0 = Op.getOperand(0);
17652     SDValue Zero = DAG.getConstant(0, dl, VT);
17653
17654     // lsb(x) = (x & -x)
17655     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17656                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17657
17658     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17659     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17660         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17661       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17662       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17663                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17664     }
17665
17666     // cttz(x) = ctpop(lsb - 1)
17667     SDValue One = DAG.getConstant(1, dl, VT);
17668     return DAG.getNode(ISD::CTPOP, dl, VT,
17669                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17670   }
17671
17672   assert(Op.getOpcode() == ISD::CTTZ &&
17673          "Only scalar CTTZ requires custom lowering");
17674
17675   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17676   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17677   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17678
17679   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17680   SDValue Ops[] = {
17681     Op,
17682     DAG.getConstant(NumBits, dl, VT),
17683     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17684     Op.getValue(1)
17685   };
17686   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17687 }
17688
17689 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17690 // ones, and then concatenate the result back.
17691 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17692   MVT VT = Op.getSimpleValueType();
17693
17694   assert(VT.is256BitVector() && VT.isInteger() &&
17695          "Unsupported value type for operation");
17696
17697   unsigned NumElems = VT.getVectorNumElements();
17698   SDLoc dl(Op);
17699
17700   // Extract the LHS vectors
17701   SDValue LHS = Op.getOperand(0);
17702   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17703   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17704
17705   // Extract the RHS vectors
17706   SDValue RHS = Op.getOperand(1);
17707   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17708   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17709
17710   MVT EltVT = VT.getVectorElementType();
17711   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17712
17713   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17714                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17715                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17716 }
17717
17718 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17719   if (Op.getValueType() == MVT::i1)
17720     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17721                        Op.getOperand(0), Op.getOperand(1));
17722   assert(Op.getSimpleValueType().is256BitVector() &&
17723          Op.getSimpleValueType().isInteger() &&
17724          "Only handle AVX 256-bit vector integer operation");
17725   return Lower256IntArith(Op, DAG);
17726 }
17727
17728 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17729   if (Op.getValueType() == MVT::i1)
17730     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17731                        Op.getOperand(0), Op.getOperand(1));
17732   assert(Op.getSimpleValueType().is256BitVector() &&
17733          Op.getSimpleValueType().isInteger() &&
17734          "Only handle AVX 256-bit vector integer operation");
17735   return Lower256IntArith(Op, DAG);
17736 }
17737
17738 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17739   assert(Op.getSimpleValueType().is256BitVector() &&
17740          Op.getSimpleValueType().isInteger() &&
17741          "Only handle AVX 256-bit vector integer operation");
17742   return Lower256IntArith(Op, DAG);
17743 }
17744
17745 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17746                         SelectionDAG &DAG) {
17747   SDLoc dl(Op);
17748   MVT VT = Op.getSimpleValueType();
17749
17750   if (VT == MVT::i1)
17751     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17752
17753   // Decompose 256-bit ops into smaller 128-bit ops.
17754   if (VT.is256BitVector() && !Subtarget->hasInt256())
17755     return Lower256IntArith(Op, DAG);
17756
17757   SDValue A = Op.getOperand(0);
17758   SDValue B = Op.getOperand(1);
17759
17760   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17761   // pairs, multiply and truncate.
17762   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17763     if (Subtarget->hasInt256()) {
17764       if (VT == MVT::v32i8) {
17765         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17766         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17767         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17768         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17769         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17770         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17771         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17772         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17773                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17774                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17775       }
17776
17777       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17778       return DAG.getNode(
17779           ISD::TRUNCATE, dl, VT,
17780           DAG.getNode(ISD::MUL, dl, ExVT,
17781                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17782                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17783     }
17784
17785     assert(VT == MVT::v16i8 &&
17786            "Pre-AVX2 support only supports v16i8 multiplication");
17787     MVT ExVT = MVT::v8i16;
17788
17789     // Extract the lo parts and sign extend to i16
17790     SDValue ALo, BLo;
17791     if (Subtarget->hasSSE41()) {
17792       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17793       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17794     } else {
17795       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17796                               -1, 4, -1, 5, -1, 6, -1, 7};
17797       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17798       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17799       ALo = DAG.getBitcast(ExVT, ALo);
17800       BLo = DAG.getBitcast(ExVT, BLo);
17801       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17802       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17803     }
17804
17805     // Extract the hi parts and sign extend to i16
17806     SDValue AHi, BHi;
17807     if (Subtarget->hasSSE41()) {
17808       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17809                               -1, -1, -1, -1, -1, -1, -1, -1};
17810       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17811       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17812       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17813       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17814     } else {
17815       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17816                               -1, 12, -1, 13, -1, 14, -1, 15};
17817       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17818       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17819       AHi = DAG.getBitcast(ExVT, AHi);
17820       BHi = DAG.getBitcast(ExVT, BHi);
17821       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17822       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17823     }
17824
17825     // Multiply, mask the lower 8bits of the lo/hi results and pack
17826     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17827     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17828     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17829     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17830     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17831   }
17832
17833   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17834   if (VT == MVT::v4i32) {
17835     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17836            "Should not custom lower when pmuldq is available!");
17837
17838     // Extract the odd parts.
17839     static const int UnpackMask[] = { 1, -1, 3, -1 };
17840     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17841     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17842
17843     // Multiply the even parts.
17844     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17845     // Now multiply odd parts.
17846     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17847
17848     Evens = DAG.getBitcast(VT, Evens);
17849     Odds = DAG.getBitcast(VT, Odds);
17850
17851     // Merge the two vectors back together with a shuffle. This expands into 2
17852     // shuffles.
17853     static const int ShufMask[] = { 0, 4, 2, 6 };
17854     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17855   }
17856
17857   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17858          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17859
17860   //  Ahi = psrlqi(a, 32);
17861   //  Bhi = psrlqi(b, 32);
17862   //
17863   //  AloBlo = pmuludq(a, b);
17864   //  AloBhi = pmuludq(a, Bhi);
17865   //  AhiBlo = pmuludq(Ahi, b);
17866
17867   //  AloBhi = psllqi(AloBhi, 32);
17868   //  AhiBlo = psllqi(AhiBlo, 32);
17869   //  return AloBlo + AloBhi + AhiBlo;
17870
17871   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17872   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17873
17874   SDValue AhiBlo = Ahi;
17875   SDValue AloBhi = Bhi;
17876   // Bit cast to 32-bit vectors for MULUDQ
17877   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17878                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17879   A = DAG.getBitcast(MulVT, A);
17880   B = DAG.getBitcast(MulVT, B);
17881   Ahi = DAG.getBitcast(MulVT, Ahi);
17882   Bhi = DAG.getBitcast(MulVT, Bhi);
17883
17884   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17885   // After shifting right const values the result may be all-zero.
17886   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17887     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17888     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17889   }
17890   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17891     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17892     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17893   }
17894
17895   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17896   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17897 }
17898
17899 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17900   assert(Subtarget->isTargetWin64() && "Unexpected target");
17901   EVT VT = Op.getValueType();
17902   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17903          "Unexpected return type for lowering");
17904
17905   RTLIB::Libcall LC;
17906   bool isSigned;
17907   switch (Op->getOpcode()) {
17908   default: llvm_unreachable("Unexpected request for libcall!");
17909   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17910   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17911   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17912   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17913   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17914   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17915   }
17916
17917   SDLoc dl(Op);
17918   SDValue InChain = DAG.getEntryNode();
17919
17920   TargetLowering::ArgListTy Args;
17921   TargetLowering::ArgListEntry Entry;
17922   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17923     EVT ArgVT = Op->getOperand(i).getValueType();
17924     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17925            "Unexpected argument type for lowering");
17926     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17927     Entry.Node = StackPtr;
17928     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17929                            false, false, 16);
17930     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17931     Entry.Ty = PointerType::get(ArgTy,0);
17932     Entry.isSExt = false;
17933     Entry.isZExt = false;
17934     Args.push_back(Entry);
17935   }
17936
17937   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17938                                          getPointerTy(DAG.getDataLayout()));
17939
17940   TargetLowering::CallLoweringInfo CLI(DAG);
17941   CLI.setDebugLoc(dl).setChain(InChain)
17942     .setCallee(getLibcallCallingConv(LC),
17943                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17944                Callee, std::move(Args), 0)
17945     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17946
17947   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17948   return DAG.getBitcast(VT, CallInfo.first);
17949 }
17950
17951 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17952                              SelectionDAG &DAG) {
17953   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17954   MVT VT = Op0.getSimpleValueType();
17955   SDLoc dl(Op);
17956
17957   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17958          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17959
17960   // PMULxD operations multiply each even value (starting at 0) of LHS with
17961   // the related value of RHS and produce a widen result.
17962   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17963   // => <2 x i64> <ae|cg>
17964   //
17965   // In other word, to have all the results, we need to perform two PMULxD:
17966   // 1. one with the even values.
17967   // 2. one with the odd values.
17968   // To achieve #2, with need to place the odd values at an even position.
17969   //
17970   // Place the odd value at an even position (basically, shift all values 1
17971   // step to the left):
17972   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17973   // <a|b|c|d> => <b|undef|d|undef>
17974   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17975   // <e|f|g|h> => <f|undef|h|undef>
17976   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17977
17978   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17979   // ints.
17980   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17981   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17982   unsigned Opcode =
17983       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17984   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17985   // => <2 x i64> <ae|cg>
17986   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17987   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17988   // => <2 x i64> <bf|dh>
17989   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17990
17991   // Shuffle it back into the right order.
17992   SDValue Highs, Lows;
17993   if (VT == MVT::v8i32) {
17994     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17995     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17996     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17997     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17998   } else {
17999     const int HighMask[] = {1, 5, 3, 7};
18000     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18001     const int LowMask[] = {0, 4, 2, 6};
18002     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18003   }
18004
18005   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18006   // unsigned multiply.
18007   if (IsSigned && !Subtarget->hasSSE41()) {
18008     SDValue ShAmt = DAG.getConstant(
18009         31, dl,
18010         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18011     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18012                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18013     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18014                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18015
18016     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18017     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18018   }
18019
18020   // The first result of MUL_LOHI is actually the low value, followed by the
18021   // high value.
18022   SDValue Ops[] = {Lows, Highs};
18023   return DAG.getMergeValues(Ops, dl);
18024 }
18025
18026 // Return true if the required (according to Opcode) shift-imm form is natively
18027 // supported by the Subtarget
18028 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18029                                         unsigned Opcode) {
18030   if (VT.getScalarSizeInBits() < 16)
18031     return false;
18032
18033   if (VT.is512BitVector() &&
18034       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18035     return true;
18036
18037   bool LShift = VT.is128BitVector() ||
18038     (VT.is256BitVector() && Subtarget->hasInt256());
18039
18040   bool AShift = LShift && (Subtarget->hasVLX() ||
18041     (VT != MVT::v2i64 && VT != MVT::v4i64));
18042   return (Opcode == ISD::SRA) ? AShift : LShift;
18043 }
18044
18045 // The shift amount is a variable, but it is the same for all vector lanes.
18046 // These instructions are defined together with shift-immediate.
18047 static
18048 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18049                                       unsigned Opcode) {
18050   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18051 }
18052
18053 // Return true if the required (according to Opcode) variable-shift form is
18054 // natively supported by the Subtarget
18055 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18056                                     unsigned Opcode) {
18057
18058   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18059     return false;
18060
18061   // vXi16 supported only on AVX-512, BWI
18062   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18063     return false;
18064
18065   if (VT.is512BitVector() || Subtarget->hasVLX())
18066     return true;
18067
18068   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18069   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18070   return (Opcode == ISD::SRA) ? AShift : LShift;
18071 }
18072
18073 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18074                                          const X86Subtarget *Subtarget) {
18075   MVT VT = Op.getSimpleValueType();
18076   SDLoc dl(Op);
18077   SDValue R = Op.getOperand(0);
18078   SDValue Amt = Op.getOperand(1);
18079
18080   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18081     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18082
18083   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18084     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18085     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18086     SDValue Ex = DAG.getBitcast(ExVT, R);
18087
18088     if (ShiftAmt >= 32) {
18089       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18090       SDValue Upper =
18091           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18092       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18093                                                  ShiftAmt - 32, DAG);
18094       if (VT == MVT::v2i64)
18095         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18096       if (VT == MVT::v4i64)
18097         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18098                                   {9, 1, 11, 3, 13, 5, 15, 7});
18099     } else {
18100       // SRA upper i32, SHL whole i64 and select lower i32.
18101       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18102                                                  ShiftAmt, DAG);
18103       SDValue Lower =
18104           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18105       Lower = DAG.getBitcast(ExVT, Lower);
18106       if (VT == MVT::v2i64)
18107         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18108       if (VT == MVT::v4i64)
18109         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18110                                   {8, 1, 10, 3, 12, 5, 14, 7});
18111     }
18112     return DAG.getBitcast(VT, Ex);
18113   };
18114
18115   // Optimize shl/srl/sra with constant shift amount.
18116   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18117     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18118       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18119
18120       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18121         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18122
18123       // i64 SRA needs to be performed as partial shifts.
18124       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18125           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18126         return ArithmeticShiftRight64(ShiftAmt);
18127
18128       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18129         unsigned NumElts = VT.getVectorNumElements();
18130         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18131
18132         // Simple i8 add case
18133         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18134           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18135
18136         // ashr(R, 7)  === cmp_slt(R, 0)
18137         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18138           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18139           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18140         }
18141
18142         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18143         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18144           return SDValue();
18145
18146         if (Op.getOpcode() == ISD::SHL) {
18147           // Make a large shift.
18148           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18149                                                    R, ShiftAmt, DAG);
18150           SHL = DAG.getBitcast(VT, SHL);
18151           // Zero out the rightmost bits.
18152           SmallVector<SDValue, 32> V(
18153               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18154           return DAG.getNode(ISD::AND, dl, VT, SHL,
18155                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18156         }
18157         if (Op.getOpcode() == ISD::SRL) {
18158           // Make a large shift.
18159           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18160                                                    R, ShiftAmt, DAG);
18161           SRL = DAG.getBitcast(VT, SRL);
18162           // Zero out the leftmost bits.
18163           SmallVector<SDValue, 32> V(
18164               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18165           return DAG.getNode(ISD::AND, dl, VT, SRL,
18166                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18167         }
18168         if (Op.getOpcode() == ISD::SRA) {
18169           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18170           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18171           SmallVector<SDValue, 32> V(NumElts,
18172                                      DAG.getConstant(128 >> ShiftAmt, dl,
18173                                                      MVT::i8));
18174           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18175           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18176           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18177           return Res;
18178         }
18179         llvm_unreachable("Unknown shift opcode.");
18180       }
18181     }
18182   }
18183
18184   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18185   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18186       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18187
18188     // Peek through any splat that was introduced for i64 shift vectorization.
18189     int SplatIndex = -1;
18190     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18191       if (SVN->isSplat()) {
18192         SplatIndex = SVN->getSplatIndex();
18193         Amt = Amt.getOperand(0);
18194         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18195                "Splat shuffle referencing second operand");
18196       }
18197
18198     if (Amt.getOpcode() != ISD::BITCAST ||
18199         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18200       return SDValue();
18201
18202     Amt = Amt.getOperand(0);
18203     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18204                      VT.getVectorNumElements();
18205     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18206     uint64_t ShiftAmt = 0;
18207     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18208     for (unsigned i = 0; i != Ratio; ++i) {
18209       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18210       if (!C)
18211         return SDValue();
18212       // 6 == Log2(64)
18213       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18214     }
18215
18216     // Check remaining shift amounts (if not a splat).
18217     if (SplatIndex < 0) {
18218       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18219         uint64_t ShAmt = 0;
18220         for (unsigned j = 0; j != Ratio; ++j) {
18221           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18222           if (!C)
18223             return SDValue();
18224           // 6 == Log2(64)
18225           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18226         }
18227         if (ShAmt != ShiftAmt)
18228           return SDValue();
18229       }
18230     }
18231
18232     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18233       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18234
18235     if (Op.getOpcode() == ISD::SRA)
18236       return ArithmeticShiftRight64(ShiftAmt);
18237   }
18238
18239   return SDValue();
18240 }
18241
18242 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18243                                         const X86Subtarget* Subtarget) {
18244   MVT VT = Op.getSimpleValueType();
18245   SDLoc dl(Op);
18246   SDValue R = Op.getOperand(0);
18247   SDValue Amt = Op.getOperand(1);
18248
18249   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18250     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18251
18252   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18253     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18254
18255   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18256     SDValue BaseShAmt;
18257     MVT EltVT = VT.getVectorElementType();
18258
18259     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18260       // Check if this build_vector node is doing a splat.
18261       // If so, then set BaseShAmt equal to the splat value.
18262       BaseShAmt = BV->getSplatValue();
18263       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18264         BaseShAmt = SDValue();
18265     } else {
18266       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18267         Amt = Amt.getOperand(0);
18268
18269       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18270       if (SVN && SVN->isSplat()) {
18271         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18272         SDValue InVec = Amt.getOperand(0);
18273         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18274           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18275                  "Unexpected shuffle index found!");
18276           BaseShAmt = InVec.getOperand(SplatIdx);
18277         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18278            if (ConstantSDNode *C =
18279                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18280              if (C->getZExtValue() == SplatIdx)
18281                BaseShAmt = InVec.getOperand(1);
18282            }
18283         }
18284
18285         if (!BaseShAmt)
18286           // Avoid introducing an extract element from a shuffle.
18287           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18288                                   DAG.getIntPtrConstant(SplatIdx, dl));
18289       }
18290     }
18291
18292     if (BaseShAmt.getNode()) {
18293       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18294       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18295         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18296       else if (EltVT.bitsLT(MVT::i32))
18297         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18298
18299       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18300     }
18301   }
18302
18303   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18304   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18305       Amt.getOpcode() == ISD::BITCAST &&
18306       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18307     Amt = Amt.getOperand(0);
18308     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18309                      VT.getVectorNumElements();
18310     std::vector<SDValue> Vals(Ratio);
18311     for (unsigned i = 0; i != Ratio; ++i)
18312       Vals[i] = Amt.getOperand(i);
18313     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18314       for (unsigned j = 0; j != Ratio; ++j)
18315         if (Vals[j] != Amt.getOperand(i + j))
18316           return SDValue();
18317     }
18318
18319     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18320       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18321   }
18322   return SDValue();
18323 }
18324
18325 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18326                           SelectionDAG &DAG) {
18327   MVT VT = Op.getSimpleValueType();
18328   SDLoc dl(Op);
18329   SDValue R = Op.getOperand(0);
18330   SDValue Amt = Op.getOperand(1);
18331
18332   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18333   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18334
18335   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18336     return V;
18337
18338   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18339     return V;
18340
18341   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18342     return Op;
18343
18344   // XOP has 128-bit variable logical/arithmetic shifts.
18345   // +ve/-ve Amt = shift left/right.
18346   if (Subtarget->hasXOP() &&
18347       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18348        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18349     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18350       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18351       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18352     }
18353     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18354       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18355     if (Op.getOpcode() == ISD::SRA)
18356       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18357   }
18358
18359   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18360   // shifts per-lane and then shuffle the partial results back together.
18361   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18362     // Splat the shift amounts so the scalar shifts above will catch it.
18363     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18364     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18365     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18366     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18367     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18368   }
18369
18370   // i64 vector arithmetic shift can be emulated with the transform:
18371   // M = lshr(SIGN_BIT, Amt)
18372   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18373   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18374       Op.getOpcode() == ISD::SRA) {
18375     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18376     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18377     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18378     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18379     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18380     return R;
18381   }
18382
18383   // If possible, lower this packed shift into a vector multiply instead of
18384   // expanding it into a sequence of scalar shifts.
18385   // Do this only if the vector shift count is a constant build_vector.
18386   if (Op.getOpcode() == ISD::SHL &&
18387       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18388        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18389       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18390     SmallVector<SDValue, 8> Elts;
18391     MVT SVT = VT.getVectorElementType();
18392     unsigned SVTBits = SVT.getSizeInBits();
18393     APInt One(SVTBits, 1);
18394     unsigned NumElems = VT.getVectorNumElements();
18395
18396     for (unsigned i=0; i !=NumElems; ++i) {
18397       SDValue Op = Amt->getOperand(i);
18398       if (Op->getOpcode() == ISD::UNDEF) {
18399         Elts.push_back(Op);
18400         continue;
18401       }
18402
18403       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18404       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18405       uint64_t ShAmt = C.getZExtValue();
18406       if (ShAmt >= SVTBits) {
18407         Elts.push_back(DAG.getUNDEF(SVT));
18408         continue;
18409       }
18410       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18411     }
18412     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18413     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18414   }
18415
18416   // Lower SHL with variable shift amount.
18417   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18418     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18419
18420     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18421                      DAG.getConstant(0x3f800000U, dl, VT));
18422     Op = DAG.getBitcast(MVT::v4f32, Op);
18423     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18424     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18425   }
18426
18427   // If possible, lower this shift as a sequence of two shifts by
18428   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18429   // Example:
18430   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18431   //
18432   // Could be rewritten as:
18433   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18434   //
18435   // The advantage is that the two shifts from the example would be
18436   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18437   // the vector shift into four scalar shifts plus four pairs of vector
18438   // insert/extract.
18439   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18440       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18441     unsigned TargetOpcode = X86ISD::MOVSS;
18442     bool CanBeSimplified;
18443     // The splat value for the first packed shift (the 'X' from the example).
18444     SDValue Amt1 = Amt->getOperand(0);
18445     // The splat value for the second packed shift (the 'Y' from the example).
18446     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18447                                         Amt->getOperand(2);
18448
18449     // See if it is possible to replace this node with a sequence of
18450     // two shifts followed by a MOVSS/MOVSD
18451     if (VT == MVT::v4i32) {
18452       // Check if it is legal to use a MOVSS.
18453       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18454                         Amt2 == Amt->getOperand(3);
18455       if (!CanBeSimplified) {
18456         // Otherwise, check if we can still simplify this node using a MOVSD.
18457         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18458                           Amt->getOperand(2) == Amt->getOperand(3);
18459         TargetOpcode = X86ISD::MOVSD;
18460         Amt2 = Amt->getOperand(2);
18461       }
18462     } else {
18463       // Do similar checks for the case where the machine value type
18464       // is MVT::v8i16.
18465       CanBeSimplified = Amt1 == Amt->getOperand(1);
18466       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18467         CanBeSimplified = Amt2 == Amt->getOperand(i);
18468
18469       if (!CanBeSimplified) {
18470         TargetOpcode = X86ISD::MOVSD;
18471         CanBeSimplified = true;
18472         Amt2 = Amt->getOperand(4);
18473         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18474           CanBeSimplified = Amt1 == Amt->getOperand(i);
18475         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18476           CanBeSimplified = Amt2 == Amt->getOperand(j);
18477       }
18478     }
18479
18480     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18481         isa<ConstantSDNode>(Amt2)) {
18482       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18483       MVT CastVT = MVT::v4i32;
18484       SDValue Splat1 =
18485         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18486       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18487       SDValue Splat2 =
18488         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18489       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18490       if (TargetOpcode == X86ISD::MOVSD)
18491         CastVT = MVT::v2i64;
18492       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18493       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18494       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18495                                             BitCast1, DAG);
18496       return DAG.getBitcast(VT, Result);
18497     }
18498   }
18499
18500   // v4i32 Non Uniform Shifts.
18501   // If the shift amount is constant we can shift each lane using the SSE2
18502   // immediate shifts, else we need to zero-extend each lane to the lower i64
18503   // and shift using the SSE2 variable shifts.
18504   // The separate results can then be blended together.
18505   if (VT == MVT::v4i32) {
18506     unsigned Opc = Op.getOpcode();
18507     SDValue Amt0, Amt1, Amt2, Amt3;
18508     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18509       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18510       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18511       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18512       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18513     } else {
18514       // ISD::SHL is handled above but we include it here for completeness.
18515       switch (Opc) {
18516       default:
18517         llvm_unreachable("Unknown target vector shift node");
18518       case ISD::SHL:
18519         Opc = X86ISD::VSHL;
18520         break;
18521       case ISD::SRL:
18522         Opc = X86ISD::VSRL;
18523         break;
18524       case ISD::SRA:
18525         Opc = X86ISD::VSRA;
18526         break;
18527       }
18528       // The SSE2 shifts use the lower i64 as the same shift amount for
18529       // all lanes and the upper i64 is ignored. These shuffle masks
18530       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18531       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18532       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18533       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18534       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18535       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18536     }
18537
18538     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18539     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18540     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18541     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18542     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18543     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18544     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18545   }
18546
18547   if (VT == MVT::v16i8 ||
18548       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18549     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18550     unsigned ShiftOpcode = Op->getOpcode();
18551
18552     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18553       // On SSE41 targets we make use of the fact that VSELECT lowers
18554       // to PBLENDVB which selects bytes based just on the sign bit.
18555       if (Subtarget->hasSSE41()) {
18556         V0 = DAG.getBitcast(VT, V0);
18557         V1 = DAG.getBitcast(VT, V1);
18558         Sel = DAG.getBitcast(VT, Sel);
18559         return DAG.getBitcast(SelVT,
18560                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18561       }
18562       // On pre-SSE41 targets we test for the sign bit by comparing to
18563       // zero - a negative value will set all bits of the lanes to true
18564       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18565       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18566       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18567       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18568     };
18569
18570     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18571     // We can safely do this using i16 shifts as we're only interested in
18572     // the 3 lower bits of each byte.
18573     Amt = DAG.getBitcast(ExtVT, Amt);
18574     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18575     Amt = DAG.getBitcast(VT, Amt);
18576
18577     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18578       // r = VSELECT(r, shift(r, 4), a);
18579       SDValue M =
18580           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18581       R = SignBitSelect(VT, Amt, M, R);
18582
18583       // a += a
18584       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18585
18586       // r = VSELECT(r, shift(r, 2), a);
18587       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18588       R = SignBitSelect(VT, Amt, M, R);
18589
18590       // a += a
18591       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18592
18593       // return VSELECT(r, shift(r, 1), a);
18594       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18595       R = SignBitSelect(VT, Amt, M, R);
18596       return R;
18597     }
18598
18599     if (Op->getOpcode() == ISD::SRA) {
18600       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18601       // so we can correctly sign extend. We don't care what happens to the
18602       // lower byte.
18603       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18604       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18605       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18606       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18607       ALo = DAG.getBitcast(ExtVT, ALo);
18608       AHi = DAG.getBitcast(ExtVT, AHi);
18609       RLo = DAG.getBitcast(ExtVT, RLo);
18610       RHi = DAG.getBitcast(ExtVT, RHi);
18611
18612       // r = VSELECT(r, shift(r, 4), a);
18613       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18614                                 DAG.getConstant(4, dl, ExtVT));
18615       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18616                                 DAG.getConstant(4, dl, ExtVT));
18617       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18618       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18619
18620       // a += a
18621       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18622       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18623
18624       // r = VSELECT(r, shift(r, 2), a);
18625       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18626                         DAG.getConstant(2, dl, ExtVT));
18627       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18628                         DAG.getConstant(2, dl, ExtVT));
18629       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18630       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18631
18632       // a += a
18633       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18634       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18635
18636       // r = VSELECT(r, shift(r, 1), a);
18637       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18638                         DAG.getConstant(1, dl, ExtVT));
18639       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18640                         DAG.getConstant(1, dl, ExtVT));
18641       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18642       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18643
18644       // Logical shift the result back to the lower byte, leaving a zero upper
18645       // byte
18646       // meaning that we can safely pack with PACKUSWB.
18647       RLo =
18648           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18649       RHi =
18650           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18651       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18652     }
18653   }
18654
18655   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18656   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18657   // solution better.
18658   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18659     MVT ExtVT = MVT::v8i32;
18660     unsigned ExtOpc =
18661         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18662     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18663     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18664     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18665                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18666   }
18667
18668   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18669     MVT ExtVT = MVT::v8i32;
18670     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18671     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18672     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18673     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18674     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18675     ALo = DAG.getBitcast(ExtVT, ALo);
18676     AHi = DAG.getBitcast(ExtVT, AHi);
18677     RLo = DAG.getBitcast(ExtVT, RLo);
18678     RHi = DAG.getBitcast(ExtVT, RHi);
18679     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18680     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18681     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18682     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18683     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18684   }
18685
18686   if (VT == MVT::v8i16) {
18687     unsigned ShiftOpcode = Op->getOpcode();
18688
18689     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18690       // On SSE41 targets we make use of the fact that VSELECT lowers
18691       // to PBLENDVB which selects bytes based just on the sign bit.
18692       if (Subtarget->hasSSE41()) {
18693         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18694         V0 = DAG.getBitcast(ExtVT, V0);
18695         V1 = DAG.getBitcast(ExtVT, V1);
18696         Sel = DAG.getBitcast(ExtVT, Sel);
18697         return DAG.getBitcast(
18698             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18699       }
18700       // On pre-SSE41 targets we splat the sign bit - a negative value will
18701       // set all bits of the lanes to true and VSELECT uses that in
18702       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18703       SDValue C =
18704           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18705       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18706     };
18707
18708     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18709     if (Subtarget->hasSSE41()) {
18710       // On SSE41 targets we need to replicate the shift mask in both
18711       // bytes for PBLENDVB.
18712       Amt = DAG.getNode(
18713           ISD::OR, dl, VT,
18714           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18715           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18716     } else {
18717       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18718     }
18719
18720     // r = VSELECT(r, shift(r, 8), a);
18721     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18722     R = SignBitSelect(Amt, M, R);
18723
18724     // a += a
18725     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18726
18727     // r = VSELECT(r, shift(r, 4), a);
18728     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18729     R = SignBitSelect(Amt, M, R);
18730
18731     // a += a
18732     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18733
18734     // r = VSELECT(r, shift(r, 2), a);
18735     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18736     R = SignBitSelect(Amt, M, R);
18737
18738     // a += a
18739     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18740
18741     // return VSELECT(r, shift(r, 1), a);
18742     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18743     R = SignBitSelect(Amt, M, R);
18744     return R;
18745   }
18746
18747   // Decompose 256-bit shifts into smaller 128-bit shifts.
18748   if (VT.is256BitVector()) {
18749     unsigned NumElems = VT.getVectorNumElements();
18750     MVT EltVT = VT.getVectorElementType();
18751     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18752
18753     // Extract the two vectors
18754     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18755     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18756
18757     // Recreate the shift amount vectors
18758     SDValue Amt1, Amt2;
18759     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18760       // Constant shift amount
18761       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18762       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18763       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18764
18765       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18766       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18767     } else {
18768       // Variable shift amount
18769       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18770       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18771     }
18772
18773     // Issue new vector shifts for the smaller types
18774     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18775     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18776
18777     // Concatenate the result back
18778     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18779   }
18780
18781   return SDValue();
18782 }
18783
18784 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18785                            SelectionDAG &DAG) {
18786   MVT VT = Op.getSimpleValueType();
18787   SDLoc DL(Op);
18788   SDValue R = Op.getOperand(0);
18789   SDValue Amt = Op.getOperand(1);
18790
18791   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18792   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18793   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18794
18795   // XOP has 128-bit vector variable + immediate rotates.
18796   // +ve/-ve Amt = rotate left/right.
18797
18798   // Split 256-bit integers.
18799   if (VT.is256BitVector())
18800     return Lower256IntArith(Op, DAG);
18801
18802   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
18803
18804   // Attempt to rotate by immediate.
18805   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18806     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18807       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18808       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18809       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18810                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18811     }
18812   }
18813
18814   // Use general rotate by variable (per-element).
18815   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18816 }
18817
18818 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18819   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18820   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18821   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18822   // has only one use.
18823   SDNode *N = Op.getNode();
18824   SDValue LHS = N->getOperand(0);
18825   SDValue RHS = N->getOperand(1);
18826   unsigned BaseOp = 0;
18827   unsigned Cond = 0;
18828   SDLoc DL(Op);
18829   switch (Op.getOpcode()) {
18830   default: llvm_unreachable("Unknown ovf instruction!");
18831   case ISD::SADDO:
18832     // A subtract of one will be selected as a INC. Note that INC doesn't
18833     // set CF, so we can't do this for UADDO.
18834     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18835       if (C->isOne()) {
18836         BaseOp = X86ISD::INC;
18837         Cond = X86::COND_O;
18838         break;
18839       }
18840     BaseOp = X86ISD::ADD;
18841     Cond = X86::COND_O;
18842     break;
18843   case ISD::UADDO:
18844     BaseOp = X86ISD::ADD;
18845     Cond = X86::COND_B;
18846     break;
18847   case ISD::SSUBO:
18848     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18849     // set CF, so we can't do this for USUBO.
18850     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18851       if (C->isOne()) {
18852         BaseOp = X86ISD::DEC;
18853         Cond = X86::COND_O;
18854         break;
18855       }
18856     BaseOp = X86ISD::SUB;
18857     Cond = X86::COND_O;
18858     break;
18859   case ISD::USUBO:
18860     BaseOp = X86ISD::SUB;
18861     Cond = X86::COND_B;
18862     break;
18863   case ISD::SMULO:
18864     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18865     Cond = X86::COND_O;
18866     break;
18867   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18868     if (N->getValueType(0) == MVT::i8) {
18869       BaseOp = X86ISD::UMUL8;
18870       Cond = X86::COND_O;
18871       break;
18872     }
18873     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18874                                  MVT::i32);
18875     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18876
18877     SDValue SetCC =
18878       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18879                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18880                   SDValue(Sum.getNode(), 2));
18881
18882     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18883   }
18884   }
18885
18886   // Also sets EFLAGS.
18887   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18888   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18889
18890   SDValue SetCC =
18891     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18892                 DAG.getConstant(Cond, DL, MVT::i32),
18893                 SDValue(Sum.getNode(), 1));
18894
18895   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18896 }
18897
18898 /// Returns true if the operand type is exactly twice the native width, and
18899 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18900 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18901 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18902 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18903   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18904
18905   if (OpWidth == 64)
18906     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18907   else if (OpWidth == 128)
18908     return Subtarget->hasCmpxchg16b();
18909   else
18910     return false;
18911 }
18912
18913 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18914   return needsCmpXchgNb(SI->getValueOperand()->getType());
18915 }
18916
18917 // Note: this turns large loads into lock cmpxchg8b/16b.
18918 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18919 TargetLowering::AtomicExpansionKind
18920 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18921   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18922   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18923                                                : AtomicExpansionKind::None;
18924 }
18925
18926 TargetLowering::AtomicExpansionKind
18927 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18928   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18929   Type *MemType = AI->getType();
18930
18931   // If the operand is too big, we must see if cmpxchg8/16b is available
18932   // and default to library calls otherwise.
18933   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18934     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18935                                    : AtomicExpansionKind::None;
18936   }
18937
18938   AtomicRMWInst::BinOp Op = AI->getOperation();
18939   switch (Op) {
18940   default:
18941     llvm_unreachable("Unknown atomic operation");
18942   case AtomicRMWInst::Xchg:
18943   case AtomicRMWInst::Add:
18944   case AtomicRMWInst::Sub:
18945     // It's better to use xadd, xsub or xchg for these in all cases.
18946     return AtomicExpansionKind::None;
18947   case AtomicRMWInst::Or:
18948   case AtomicRMWInst::And:
18949   case AtomicRMWInst::Xor:
18950     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18951     // prefix to a normal instruction for these operations.
18952     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18953                             : AtomicExpansionKind::None;
18954   case AtomicRMWInst::Nand:
18955   case AtomicRMWInst::Max:
18956   case AtomicRMWInst::Min:
18957   case AtomicRMWInst::UMax:
18958   case AtomicRMWInst::UMin:
18959     // These always require a non-trivial set of data operations on x86. We must
18960     // use a cmpxchg loop.
18961     return AtomicExpansionKind::CmpXChg;
18962   }
18963 }
18964
18965 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18966   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18967   // no-sse2). There isn't any reason to disable it if the target processor
18968   // supports it.
18969   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18970 }
18971
18972 LoadInst *
18973 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18974   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18975   Type *MemType = AI->getType();
18976   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18977   // there is no benefit in turning such RMWs into loads, and it is actually
18978   // harmful as it introduces a mfence.
18979   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18980     return nullptr;
18981
18982   auto Builder = IRBuilder<>(AI);
18983   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18984   auto SynchScope = AI->getSynchScope();
18985   // We must restrict the ordering to avoid generating loads with Release or
18986   // ReleaseAcquire orderings.
18987   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18988   auto Ptr = AI->getPointerOperand();
18989
18990   // Before the load we need a fence. Here is an example lifted from
18991   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18992   // is required:
18993   // Thread 0:
18994   //   x.store(1, relaxed);
18995   //   r1 = y.fetch_add(0, release);
18996   // Thread 1:
18997   //   y.fetch_add(42, acquire);
18998   //   r2 = x.load(relaxed);
18999   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19000   // lowered to just a load without a fence. A mfence flushes the store buffer,
19001   // making the optimization clearly correct.
19002   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19003   // otherwise, we might be able to be more aggressive on relaxed idempotent
19004   // rmw. In practice, they do not look useful, so we don't try to be
19005   // especially clever.
19006   if (SynchScope == SingleThread)
19007     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19008     // the IR level, so we must wrap it in an intrinsic.
19009     return nullptr;
19010
19011   if (!hasMFENCE(*Subtarget))
19012     // FIXME: it might make sense to use a locked operation here but on a
19013     // different cache-line to prevent cache-line bouncing. In practice it
19014     // is probably a small win, and x86 processors without mfence are rare
19015     // enough that we do not bother.
19016     return nullptr;
19017
19018   Function *MFence =
19019       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19020   Builder.CreateCall(MFence, {});
19021
19022   // Finally we can emit the atomic load.
19023   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19024           AI->getType()->getPrimitiveSizeInBits());
19025   Loaded->setAtomic(Order, SynchScope);
19026   AI->replaceAllUsesWith(Loaded);
19027   AI->eraseFromParent();
19028   return Loaded;
19029 }
19030
19031 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19032                                  SelectionDAG &DAG) {
19033   SDLoc dl(Op);
19034   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19035     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19036   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19037     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19038
19039   // The only fence that needs an instruction is a sequentially-consistent
19040   // cross-thread fence.
19041   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19042     if (hasMFENCE(*Subtarget))
19043       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19044
19045     SDValue Chain = Op.getOperand(0);
19046     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19047     SDValue Ops[] = {
19048       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19049       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19050       DAG.getRegister(0, MVT::i32),            // Index
19051       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19052       DAG.getRegister(0, MVT::i32),            // Segment.
19053       Zero,
19054       Chain
19055     };
19056     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19057     return SDValue(Res, 0);
19058   }
19059
19060   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19061   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19062 }
19063
19064 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19065                              SelectionDAG &DAG) {
19066   MVT T = Op.getSimpleValueType();
19067   SDLoc DL(Op);
19068   unsigned Reg = 0;
19069   unsigned size = 0;
19070   switch(T.SimpleTy) {
19071   default: llvm_unreachable("Invalid value type!");
19072   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19073   case MVT::i16: Reg = X86::AX;  size = 2; break;
19074   case MVT::i32: Reg = X86::EAX; size = 4; break;
19075   case MVT::i64:
19076     assert(Subtarget->is64Bit() && "Node not type legal!");
19077     Reg = X86::RAX; size = 8;
19078     break;
19079   }
19080   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19081                                   Op.getOperand(2), SDValue());
19082   SDValue Ops[] = { cpIn.getValue(0),
19083                     Op.getOperand(1),
19084                     Op.getOperand(3),
19085                     DAG.getTargetConstant(size, DL, MVT::i8),
19086                     cpIn.getValue(1) };
19087   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19088   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19089   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19090                                            Ops, T, MMO);
19091
19092   SDValue cpOut =
19093     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19094   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19095                                       MVT::i32, cpOut.getValue(2));
19096   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19097                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19098                                 EFLAGS);
19099
19100   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19101   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19102   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19103   return SDValue();
19104 }
19105
19106 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19107                             SelectionDAG &DAG) {
19108   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19109   MVT DstVT = Op.getSimpleValueType();
19110
19111   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19112     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19113     if (DstVT != MVT::f64)
19114       // This conversion needs to be expanded.
19115       return SDValue();
19116
19117     SDValue InVec = Op->getOperand(0);
19118     SDLoc dl(Op);
19119     unsigned NumElts = SrcVT.getVectorNumElements();
19120     MVT SVT = SrcVT.getVectorElementType();
19121
19122     // Widen the vector in input in the case of MVT::v2i32.
19123     // Example: from MVT::v2i32 to MVT::v4i32.
19124     SmallVector<SDValue, 16> Elts;
19125     for (unsigned i = 0, e = NumElts; i != e; ++i)
19126       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19127                                  DAG.getIntPtrConstant(i, dl)));
19128
19129     // Explicitly mark the extra elements as Undef.
19130     Elts.append(NumElts, DAG.getUNDEF(SVT));
19131
19132     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19133     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19134     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19135     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19136                        DAG.getIntPtrConstant(0, dl));
19137   }
19138
19139   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19140          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19141   assert((DstVT == MVT::i64 ||
19142           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19143          "Unexpected custom BITCAST");
19144   // i64 <=> MMX conversions are Legal.
19145   if (SrcVT==MVT::i64 && DstVT.isVector())
19146     return Op;
19147   if (DstVT==MVT::i64 && SrcVT.isVector())
19148     return Op;
19149   // MMX <=> MMX conversions are Legal.
19150   if (SrcVT.isVector() && DstVT.isVector())
19151     return Op;
19152   // All other conversions need to be expanded.
19153   return SDValue();
19154 }
19155
19156 /// Compute the horizontal sum of bytes in V for the elements of VT.
19157 ///
19158 /// Requires V to be a byte vector and VT to be an integer vector type with
19159 /// wider elements than V's type. The width of the elements of VT determines
19160 /// how many bytes of V are summed horizontally to produce each element of the
19161 /// result.
19162 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19163                                       const X86Subtarget *Subtarget,
19164                                       SelectionDAG &DAG) {
19165   SDLoc DL(V);
19166   MVT ByteVecVT = V.getSimpleValueType();
19167   MVT EltVT = VT.getVectorElementType();
19168   int NumElts = VT.getVectorNumElements();
19169   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19170          "Expected value to have byte element type.");
19171   assert(EltVT != MVT::i8 &&
19172          "Horizontal byte sum only makes sense for wider elements!");
19173   unsigned VecSize = VT.getSizeInBits();
19174   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19175
19176   // PSADBW instruction horizontally add all bytes and leave the result in i64
19177   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19178   if (EltVT == MVT::i64) {
19179     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19180     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19181     return DAG.getBitcast(VT, V);
19182   }
19183
19184   if (EltVT == MVT::i32) {
19185     // We unpack the low half and high half into i32s interleaved with zeros so
19186     // that we can use PSADBW to horizontally sum them. The most useful part of
19187     // this is that it lines up the results of two PSADBW instructions to be
19188     // two v2i64 vectors which concatenated are the 4 population counts. We can
19189     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19190     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19191     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19192     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19193
19194     // Do the horizontal sums into two v2i64s.
19195     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19196     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19197                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19198     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19199                        DAG.getBitcast(ByteVecVT, High), Zeros);
19200
19201     // Merge them together.
19202     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19203     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19204                     DAG.getBitcast(ShortVecVT, Low),
19205                     DAG.getBitcast(ShortVecVT, High));
19206
19207     return DAG.getBitcast(VT, V);
19208   }
19209
19210   // The only element type left is i16.
19211   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19212
19213   // To obtain pop count for each i16 element starting from the pop count for
19214   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19215   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19216   // directly supported.
19217   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19218   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19219   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19220   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19221                   DAG.getBitcast(ByteVecVT, V));
19222   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19223 }
19224
19225 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19226                                         const X86Subtarget *Subtarget,
19227                                         SelectionDAG &DAG) {
19228   MVT VT = Op.getSimpleValueType();
19229   MVT EltVT = VT.getVectorElementType();
19230   unsigned VecSize = VT.getSizeInBits();
19231
19232   // Implement a lookup table in register by using an algorithm based on:
19233   // http://wm.ite.pl/articles/sse-popcount.html
19234   //
19235   // The general idea is that every lower byte nibble in the input vector is an
19236   // index into a in-register pre-computed pop count table. We then split up the
19237   // input vector in two new ones: (1) a vector with only the shifted-right
19238   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19239   // masked out higher ones) for each byte. PSHUB is used separately with both
19240   // to index the in-register table. Next, both are added and the result is a
19241   // i8 vector where each element contains the pop count for input byte.
19242   //
19243   // To obtain the pop count for elements != i8, we follow up with the same
19244   // approach and use additional tricks as described below.
19245   //
19246   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19247                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19248                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19249                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19250
19251   int NumByteElts = VecSize / 8;
19252   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19253   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19254   SmallVector<SDValue, 16> LUTVec;
19255   for (int i = 0; i < NumByteElts; ++i)
19256     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19257   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19258   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19259                                   DAG.getConstant(0x0F, DL, MVT::i8));
19260   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19261
19262   // High nibbles
19263   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19264   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19265   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19266
19267   // Low nibbles
19268   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19269
19270   // The input vector is used as the shuffle mask that index elements into the
19271   // LUT. After counting low and high nibbles, add the vector to obtain the
19272   // final pop count per i8 element.
19273   SDValue HighPopCnt =
19274       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19275   SDValue LowPopCnt =
19276       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19277   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19278
19279   if (EltVT == MVT::i8)
19280     return PopCnt;
19281
19282   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19283 }
19284
19285 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19286                                        const X86Subtarget *Subtarget,
19287                                        SelectionDAG &DAG) {
19288   MVT VT = Op.getSimpleValueType();
19289   assert(VT.is128BitVector() &&
19290          "Only 128-bit vector bitmath lowering supported.");
19291
19292   int VecSize = VT.getSizeInBits();
19293   MVT EltVT = VT.getVectorElementType();
19294   int Len = EltVT.getSizeInBits();
19295
19296   // This is the vectorized version of the "best" algorithm from
19297   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19298   // with a minor tweak to use a series of adds + shifts instead of vector
19299   // multiplications. Implemented for all integer vector types. We only use
19300   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19301   // much faster, even faster than using native popcnt instructions.
19302
19303   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19304     MVT VT = V.getSimpleValueType();
19305     SmallVector<SDValue, 32> Shifters(
19306         VT.getVectorNumElements(),
19307         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19308     return DAG.getNode(OpCode, DL, VT, V,
19309                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19310   };
19311   auto GetMask = [&](SDValue V, APInt Mask) {
19312     MVT VT = V.getSimpleValueType();
19313     SmallVector<SDValue, 32> Masks(
19314         VT.getVectorNumElements(),
19315         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19316     return DAG.getNode(ISD::AND, DL, VT, V,
19317                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19318   };
19319
19320   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19321   // x86, so set the SRL type to have elements at least i16 wide. This is
19322   // correct because all of our SRLs are followed immediately by a mask anyways
19323   // that handles any bits that sneak into the high bits of the byte elements.
19324   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19325
19326   SDValue V = Op;
19327
19328   // v = v - ((v >> 1) & 0x55555555...)
19329   SDValue Srl =
19330       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19331   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19332   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19333
19334   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19335   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19336   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19337   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19338   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19339
19340   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19341   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19342   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19343   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19344
19345   // At this point, V contains the byte-wise population count, and we are
19346   // merely doing a horizontal sum if necessary to get the wider element
19347   // counts.
19348   if (EltVT == MVT::i8)
19349     return V;
19350
19351   return LowerHorizontalByteSum(
19352       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19353       DAG);
19354 }
19355
19356 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19357                                 SelectionDAG &DAG) {
19358   MVT VT = Op.getSimpleValueType();
19359   // FIXME: Need to add AVX-512 support here!
19360   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19361          "Unknown CTPOP type to handle");
19362   SDLoc DL(Op.getNode());
19363   SDValue Op0 = Op.getOperand(0);
19364
19365   if (!Subtarget->hasSSSE3()) {
19366     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19367     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19368     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19369   }
19370
19371   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19372     unsigned NumElems = VT.getVectorNumElements();
19373
19374     // Extract each 128-bit vector, compute pop count and concat the result.
19375     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19376     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19377
19378     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19379                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19380                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19381   }
19382
19383   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19384 }
19385
19386 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19387                           SelectionDAG &DAG) {
19388   assert(Op.getSimpleValueType().isVector() &&
19389          "We only do custom lowering for vector population count.");
19390   return LowerVectorCTPOP(Op, Subtarget, DAG);
19391 }
19392
19393 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19394   SDNode *Node = Op.getNode();
19395   SDLoc dl(Node);
19396   EVT T = Node->getValueType(0);
19397   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19398                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19399   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19400                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19401                        Node->getOperand(0),
19402                        Node->getOperand(1), negOp,
19403                        cast<AtomicSDNode>(Node)->getMemOperand(),
19404                        cast<AtomicSDNode>(Node)->getOrdering(),
19405                        cast<AtomicSDNode>(Node)->getSynchScope());
19406 }
19407
19408 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19409   SDNode *Node = Op.getNode();
19410   SDLoc dl(Node);
19411   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19412
19413   // Convert seq_cst store -> xchg
19414   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19415   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19416   //        (The only way to get a 16-byte store is cmpxchg16b)
19417   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19418   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19419       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19420     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19421                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19422                                  Node->getOperand(0),
19423                                  Node->getOperand(1), Node->getOperand(2),
19424                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19425                                  cast<AtomicSDNode>(Node)->getOrdering(),
19426                                  cast<AtomicSDNode>(Node)->getSynchScope());
19427     return Swap.getValue(1);
19428   }
19429   // Other atomic stores have a simple pattern.
19430   return Op;
19431 }
19432
19433 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19434   MVT VT = Op.getNode()->getSimpleValueType(0);
19435
19436   // Let legalize expand this if it isn't a legal type yet.
19437   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19438     return SDValue();
19439
19440   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19441
19442   unsigned Opc;
19443   bool ExtraOp = false;
19444   switch (Op.getOpcode()) {
19445   default: llvm_unreachable("Invalid code");
19446   case ISD::ADDC: Opc = X86ISD::ADD; break;
19447   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19448   case ISD::SUBC: Opc = X86ISD::SUB; break;
19449   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19450   }
19451
19452   if (!ExtraOp)
19453     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19454                        Op.getOperand(1));
19455   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19456                      Op.getOperand(1), Op.getOperand(2));
19457 }
19458
19459 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19460                             SelectionDAG &DAG) {
19461   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19462
19463   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19464   // which returns the values as { float, float } (in XMM0) or
19465   // { double, double } (which is returned in XMM0, XMM1).
19466   SDLoc dl(Op);
19467   SDValue Arg = Op.getOperand(0);
19468   EVT ArgVT = Arg.getValueType();
19469   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19470
19471   TargetLowering::ArgListTy Args;
19472   TargetLowering::ArgListEntry Entry;
19473
19474   Entry.Node = Arg;
19475   Entry.Ty = ArgTy;
19476   Entry.isSExt = false;
19477   Entry.isZExt = false;
19478   Args.push_back(Entry);
19479
19480   bool isF64 = ArgVT == MVT::f64;
19481   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19482   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19483   // the results are returned via SRet in memory.
19484   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19485   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19486   SDValue Callee =
19487       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19488
19489   Type *RetTy = isF64
19490     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19491     : (Type*)VectorType::get(ArgTy, 4);
19492
19493   TargetLowering::CallLoweringInfo CLI(DAG);
19494   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19495     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19496
19497   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19498
19499   if (isF64)
19500     // Returned in xmm0 and xmm1.
19501     return CallResult.first;
19502
19503   // Returned in bits 0:31 and 32:64 xmm0.
19504   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19505                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19506   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19507                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19508   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19509   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19510 }
19511
19512 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19513                              SelectionDAG &DAG) {
19514   assert(Subtarget->hasAVX512() &&
19515          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19516
19517   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19518   MVT VT = N->getValue().getSimpleValueType();
19519   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19520   SDLoc dl(Op);
19521
19522   // X86 scatter kills mask register, so its type should be added to
19523   // the list of return values
19524   if (N->getNumValues() == 1) {
19525     SDValue Index = N->getIndex();
19526     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19527         !Index.getSimpleValueType().is512BitVector())
19528       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19529
19530     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19531     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19532                       N->getOperand(3), Index };
19533
19534     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19535     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19536     return SDValue(NewScatter.getNode(), 0);
19537   }
19538   return Op;
19539 }
19540
19541 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19542                             SelectionDAG &DAG) {
19543   assert(Subtarget->hasAVX512() &&
19544          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19545
19546   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19547   MVT VT = Op.getSimpleValueType();
19548   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19549   SDLoc dl(Op);
19550
19551   SDValue Index = N->getIndex();
19552   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19553       !Index.getSimpleValueType().is512BitVector()) {
19554     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19555     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19556                       N->getOperand(3), Index };
19557     DAG.UpdateNodeOperands(N, Ops);
19558   }
19559   return Op;
19560 }
19561
19562 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19563                                                     SelectionDAG &DAG) const {
19564   // TODO: Eventually, the lowering of these nodes should be informed by or
19565   // deferred to the GC strategy for the function in which they appear. For
19566   // now, however, they must be lowered to something. Since they are logically
19567   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19568   // require special handling for these nodes), lower them as literal NOOPs for
19569   // the time being.
19570   SmallVector<SDValue, 2> Ops;
19571
19572   Ops.push_back(Op.getOperand(0));
19573   if (Op->getGluedNode())
19574     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19575
19576   SDLoc OpDL(Op);
19577   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19578   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19579
19580   return NOOP;
19581 }
19582
19583 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19584                                                   SelectionDAG &DAG) const {
19585   // TODO: Eventually, the lowering of these nodes should be informed by or
19586   // deferred to the GC strategy for the function in which they appear. For
19587   // now, however, they must be lowered to something. Since they are logically
19588   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19589   // require special handling for these nodes), lower them as literal NOOPs for
19590   // the time being.
19591   SmallVector<SDValue, 2> Ops;
19592
19593   Ops.push_back(Op.getOperand(0));
19594   if (Op->getGluedNode())
19595     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19596
19597   SDLoc OpDL(Op);
19598   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19599   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19600
19601   return NOOP;
19602 }
19603
19604 /// LowerOperation - Provide custom lowering hooks for some operations.
19605 ///
19606 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19607   switch (Op.getOpcode()) {
19608   default: llvm_unreachable("Should not custom lower this!");
19609   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19610   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19611     return LowerCMP_SWAP(Op, Subtarget, DAG);
19612   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19613   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19614   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19615   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19616   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19617   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19618   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19619   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19620   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19621   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19622   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19623   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19624   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19625   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19626   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19627   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19628   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19629   case ISD::SHL_PARTS:
19630   case ISD::SRA_PARTS:
19631   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19632   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19633   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19634   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19635   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19636   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19637   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19638   case ISD::SIGN_EXTEND_VECTOR_INREG:
19639     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19640   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19641   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19642   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19643   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19644   case ISD::FABS:
19645   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19646   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19647   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19648   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19649   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19650   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19651   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19652   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19653   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19654   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19655   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19656   case ISD::INTRINSIC_VOID:
19657   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19658   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19659   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19660   case ISD::FRAME_TO_ARGS_OFFSET:
19661                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19662   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19663   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19664   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19665   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19666   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19667   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19668   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19669   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19670   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19671   case ISD::CTTZ:
19672   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19673   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19674   case ISD::UMUL_LOHI:
19675   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19676   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19677   case ISD::SRA:
19678   case ISD::SRL:
19679   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19680   case ISD::SADDO:
19681   case ISD::UADDO:
19682   case ISD::SSUBO:
19683   case ISD::USUBO:
19684   case ISD::SMULO:
19685   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19686   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19687   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19688   case ISD::ADDC:
19689   case ISD::ADDE:
19690   case ISD::SUBC:
19691   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19692   case ISD::ADD:                return LowerADD(Op, DAG);
19693   case ISD::SUB:                return LowerSUB(Op, DAG);
19694   case ISD::SMAX:
19695   case ISD::SMIN:
19696   case ISD::UMAX:
19697   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19698   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19699   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19700   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19701   case ISD::GC_TRANSITION_START:
19702                                 return LowerGC_TRANSITION_START(Op, DAG);
19703   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19704   }
19705 }
19706
19707 /// ReplaceNodeResults - Replace a node with an illegal result type
19708 /// with a new node built out of custom code.
19709 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19710                                            SmallVectorImpl<SDValue>&Results,
19711                                            SelectionDAG &DAG) const {
19712   SDLoc dl(N);
19713   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19714   switch (N->getOpcode()) {
19715   default:
19716     llvm_unreachable("Do not know how to custom type legalize this operation!");
19717   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19718   case X86ISD::FMINC:
19719   case X86ISD::FMIN:
19720   case X86ISD::FMAXC:
19721   case X86ISD::FMAX: {
19722     EVT VT = N->getValueType(0);
19723     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
19724     SDValue UNDEF = DAG.getUNDEF(VT);
19725     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19726                               N->getOperand(0), UNDEF);
19727     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19728                               N->getOperand(1), UNDEF);
19729     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19730     return;
19731   }
19732   case ISD::SIGN_EXTEND_INREG:
19733   case ISD::ADDC:
19734   case ISD::ADDE:
19735   case ISD::SUBC:
19736   case ISD::SUBE:
19737     // We don't want to expand or promote these.
19738     return;
19739   case ISD::SDIV:
19740   case ISD::UDIV:
19741   case ISD::SREM:
19742   case ISD::UREM:
19743   case ISD::SDIVREM:
19744   case ISD::UDIVREM: {
19745     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19746     Results.push_back(V);
19747     return;
19748   }
19749   case ISD::FP_TO_SINT:
19750   case ISD::FP_TO_UINT: {
19751     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19752
19753     std::pair<SDValue,SDValue> Vals =
19754         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19755     SDValue FIST = Vals.first, StackSlot = Vals.second;
19756     if (FIST.getNode()) {
19757       EVT VT = N->getValueType(0);
19758       // Return a load from the stack slot.
19759       if (StackSlot.getNode())
19760         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19761                                       MachinePointerInfo(),
19762                                       false, false, false, 0));
19763       else
19764         Results.push_back(FIST);
19765     }
19766     return;
19767   }
19768   case ISD::UINT_TO_FP: {
19769     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19770     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19771         N->getValueType(0) != MVT::v2f32)
19772       return;
19773     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19774                                  N->getOperand(0));
19775     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19776                                      MVT::f64);
19777     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19778     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19779                              DAG.getBitcast(MVT::v2i64, VBias));
19780     Or = DAG.getBitcast(MVT::v2f64, Or);
19781     // TODO: Are there any fast-math-flags to propagate here?
19782     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19783     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19784     return;
19785   }
19786   case ISD::FP_ROUND: {
19787     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19788         return;
19789     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19790     Results.push_back(V);
19791     return;
19792   }
19793   case ISD::FP_EXTEND: {
19794     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19795     // No other ValueType for FP_EXTEND should reach this point.
19796     assert(N->getValueType(0) == MVT::v2f32 &&
19797            "Do not know how to legalize this Node");
19798     return;
19799   }
19800   case ISD::INTRINSIC_W_CHAIN: {
19801     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19802     switch (IntNo) {
19803     default : llvm_unreachable("Do not know how to custom type "
19804                                "legalize this intrinsic operation!");
19805     case Intrinsic::x86_rdtsc:
19806       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19807                                      Results);
19808     case Intrinsic::x86_rdtscp:
19809       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19810                                      Results);
19811     case Intrinsic::x86_rdpmc:
19812       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19813     }
19814   }
19815   case ISD::READCYCLECOUNTER: {
19816     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19817                                    Results);
19818   }
19819   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19820     EVT T = N->getValueType(0);
19821     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19822     bool Regs64bit = T == MVT::i128;
19823     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19824     SDValue cpInL, cpInH;
19825     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19826                         DAG.getConstant(0, dl, HalfT));
19827     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19828                         DAG.getConstant(1, dl, HalfT));
19829     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19830                              Regs64bit ? X86::RAX : X86::EAX,
19831                              cpInL, SDValue());
19832     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19833                              Regs64bit ? X86::RDX : X86::EDX,
19834                              cpInH, cpInL.getValue(1));
19835     SDValue swapInL, swapInH;
19836     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19837                           DAG.getConstant(0, dl, HalfT));
19838     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19839                           DAG.getConstant(1, dl, HalfT));
19840     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19841                                Regs64bit ? X86::RBX : X86::EBX,
19842                                swapInL, cpInH.getValue(1));
19843     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19844                                Regs64bit ? X86::RCX : X86::ECX,
19845                                swapInH, swapInL.getValue(1));
19846     SDValue Ops[] = { swapInH.getValue(0),
19847                       N->getOperand(1),
19848                       swapInH.getValue(1) };
19849     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19850     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19851     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19852                                   X86ISD::LCMPXCHG8_DAG;
19853     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19854     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19855                                         Regs64bit ? X86::RAX : X86::EAX,
19856                                         HalfT, Result.getValue(1));
19857     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19858                                         Regs64bit ? X86::RDX : X86::EDX,
19859                                         HalfT, cpOutL.getValue(2));
19860     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19861
19862     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19863                                         MVT::i32, cpOutH.getValue(2));
19864     SDValue Success =
19865         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19866                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19867     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19868
19869     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19870     Results.push_back(Success);
19871     Results.push_back(EFLAGS.getValue(1));
19872     return;
19873   }
19874   case ISD::ATOMIC_SWAP:
19875   case ISD::ATOMIC_LOAD_ADD:
19876   case ISD::ATOMIC_LOAD_SUB:
19877   case ISD::ATOMIC_LOAD_AND:
19878   case ISD::ATOMIC_LOAD_OR:
19879   case ISD::ATOMIC_LOAD_XOR:
19880   case ISD::ATOMIC_LOAD_NAND:
19881   case ISD::ATOMIC_LOAD_MIN:
19882   case ISD::ATOMIC_LOAD_MAX:
19883   case ISD::ATOMIC_LOAD_UMIN:
19884   case ISD::ATOMIC_LOAD_UMAX:
19885   case ISD::ATOMIC_LOAD: {
19886     // Delegate to generic TypeLegalization. Situations we can really handle
19887     // should have already been dealt with by AtomicExpandPass.cpp.
19888     break;
19889   }
19890   case ISD::BITCAST: {
19891     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19892     EVT DstVT = N->getValueType(0);
19893     EVT SrcVT = N->getOperand(0)->getValueType(0);
19894
19895     if (SrcVT != MVT::f64 ||
19896         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19897       return;
19898
19899     unsigned NumElts = DstVT.getVectorNumElements();
19900     EVT SVT = DstVT.getVectorElementType();
19901     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19902     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19903                                    MVT::v2f64, N->getOperand(0));
19904     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19905
19906     if (ExperimentalVectorWideningLegalization) {
19907       // If we are legalizing vectors by widening, we already have the desired
19908       // legal vector type, just return it.
19909       Results.push_back(ToVecInt);
19910       return;
19911     }
19912
19913     SmallVector<SDValue, 8> Elts;
19914     for (unsigned i = 0, e = NumElts; i != e; ++i)
19915       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19916                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19917
19918     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19919   }
19920   }
19921 }
19922
19923 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19924   switch ((X86ISD::NodeType)Opcode) {
19925   case X86ISD::FIRST_NUMBER:       break;
19926   case X86ISD::BSF:                return "X86ISD::BSF";
19927   case X86ISD::BSR:                return "X86ISD::BSR";
19928   case X86ISD::SHLD:               return "X86ISD::SHLD";
19929   case X86ISD::SHRD:               return "X86ISD::SHRD";
19930   case X86ISD::FAND:               return "X86ISD::FAND";
19931   case X86ISD::FANDN:              return "X86ISD::FANDN";
19932   case X86ISD::FOR:                return "X86ISD::FOR";
19933   case X86ISD::FXOR:               return "X86ISD::FXOR";
19934   case X86ISD::FILD:               return "X86ISD::FILD";
19935   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19936   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19937   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19938   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19939   case X86ISD::FLD:                return "X86ISD::FLD";
19940   case X86ISD::FST:                return "X86ISD::FST";
19941   case X86ISD::CALL:               return "X86ISD::CALL";
19942   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19943   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19944   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19945   case X86ISD::BT:                 return "X86ISD::BT";
19946   case X86ISD::CMP:                return "X86ISD::CMP";
19947   case X86ISD::COMI:               return "X86ISD::COMI";
19948   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19949   case X86ISD::CMPM:               return "X86ISD::CMPM";
19950   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19951   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19952   case X86ISD::SETCC:              return "X86ISD::SETCC";
19953   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19954   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19955   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19956   case X86ISD::CMOV:               return "X86ISD::CMOV";
19957   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19958   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19959   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19960   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19961   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19962   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19963   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19964   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19965   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19966   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19967   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19968   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19969   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19970   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19971   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19972   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19973   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19974   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19975   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19976   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19977   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19978   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19979   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19980   case X86ISD::HADD:               return "X86ISD::HADD";
19981   case X86ISD::HSUB:               return "X86ISD::HSUB";
19982   case X86ISD::FHADD:              return "X86ISD::FHADD";
19983   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19984   case X86ISD::ABS:                return "X86ISD::ABS";
19985   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19986   case X86ISD::FMAX:               return "X86ISD::FMAX";
19987   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19988   case X86ISD::FMIN:               return "X86ISD::FMIN";
19989   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19990   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19991   case X86ISD::FMINC:              return "X86ISD::FMINC";
19992   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19993   case X86ISD::FRCP:               return "X86ISD::FRCP";
19994   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19995   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19996   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19997   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19998   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19999   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20000   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20001   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20002   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20003   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20004   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20005   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20006   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20007   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20008   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20009   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20010   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20011   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20012   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20013   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20014   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20015   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20016   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20017   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20018   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20019   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20020   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20021   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20022   case X86ISD::VSHL:               return "X86ISD::VSHL";
20023   case X86ISD::VSRL:               return "X86ISD::VSRL";
20024   case X86ISD::VSRA:               return "X86ISD::VSRA";
20025   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20026   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20027   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20028   case X86ISD::CMPP:               return "X86ISD::CMPP";
20029   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20030   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20031   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20032   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20033   case X86ISD::ADD:                return "X86ISD::ADD";
20034   case X86ISD::SUB:                return "X86ISD::SUB";
20035   case X86ISD::ADC:                return "X86ISD::ADC";
20036   case X86ISD::SBB:                return "X86ISD::SBB";
20037   case X86ISD::SMUL:               return "X86ISD::SMUL";
20038   case X86ISD::UMUL:               return "X86ISD::UMUL";
20039   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20040   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20041   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20042   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20043   case X86ISD::INC:                return "X86ISD::INC";
20044   case X86ISD::DEC:                return "X86ISD::DEC";
20045   case X86ISD::OR:                 return "X86ISD::OR";
20046   case X86ISD::XOR:                return "X86ISD::XOR";
20047   case X86ISD::AND:                return "X86ISD::AND";
20048   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20049   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20050   case X86ISD::PTEST:              return "X86ISD::PTEST";
20051   case X86ISD::TESTP:              return "X86ISD::TESTP";
20052   case X86ISD::TESTM:              return "X86ISD::TESTM";
20053   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20054   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20055   case X86ISD::KTEST:              return "X86ISD::KTEST";
20056   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20057   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20058   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20059   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20060   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20061   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20062   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20063   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20064   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20065   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20066   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20067   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20068   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20069   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20070   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20071   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20072   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20073   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20074   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20075   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20076   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20077   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20078   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20079   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20080   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20081   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20082   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20083   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20084   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20085   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20086   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20087   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20088   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20089   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20090   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20091   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20092   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20093   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20094   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20095   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20096   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20097   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20098   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20099   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20100   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20101   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20102   case X86ISD::SAHF:               return "X86ISD::SAHF";
20103   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20104   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20105   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20106   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20107   case X86ISD::VPROT:              return "X86ISD::VPROT";
20108   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20109   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20110   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20111   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20112   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20113   case X86ISD::FMADD:              return "X86ISD::FMADD";
20114   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20115   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20116   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20117   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20118   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20119   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20120   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20121   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20122   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20123   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20124   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20125   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20126   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20127   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20128   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20129   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20130   case X86ISD::XTEST:              return "X86ISD::XTEST";
20131   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20132   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20133   case X86ISD::SELECT:             return "X86ISD::SELECT";
20134   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20135   case X86ISD::RCP28:              return "X86ISD::RCP28";
20136   case X86ISD::EXP2:               return "X86ISD::EXP2";
20137   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20138   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20139   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20140   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20141   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20142   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20143   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20144   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20145   case X86ISD::ADDS:               return "X86ISD::ADDS";
20146   case X86ISD::SUBS:               return "X86ISD::SUBS";
20147   case X86ISD::AVG:                return "X86ISD::AVG";
20148   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20149   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20150   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20151   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20152   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20153   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20154   }
20155   return nullptr;
20156 }
20157
20158 // isLegalAddressingMode - Return true if the addressing mode represented
20159 // by AM is legal for this target, for a load/store of the specified type.
20160 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20161                                               const AddrMode &AM, Type *Ty,
20162                                               unsigned AS) const {
20163   // X86 supports extremely general addressing modes.
20164   CodeModel::Model M = getTargetMachine().getCodeModel();
20165   Reloc::Model R = getTargetMachine().getRelocationModel();
20166
20167   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20168   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20169     return false;
20170
20171   if (AM.BaseGV) {
20172     unsigned GVFlags =
20173       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20174
20175     // If a reference to this global requires an extra load, we can't fold it.
20176     if (isGlobalStubReference(GVFlags))
20177       return false;
20178
20179     // If BaseGV requires a register for the PIC base, we cannot also have a
20180     // BaseReg specified.
20181     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20182       return false;
20183
20184     // If lower 4G is not available, then we must use rip-relative addressing.
20185     if ((M != CodeModel::Small || R != Reloc::Static) &&
20186         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20187       return false;
20188   }
20189
20190   switch (AM.Scale) {
20191   case 0:
20192   case 1:
20193   case 2:
20194   case 4:
20195   case 8:
20196     // These scales always work.
20197     break;
20198   case 3:
20199   case 5:
20200   case 9:
20201     // These scales are formed with basereg+scalereg.  Only accept if there is
20202     // no basereg yet.
20203     if (AM.HasBaseReg)
20204       return false;
20205     break;
20206   default:  // Other stuff never works.
20207     return false;
20208   }
20209
20210   return true;
20211 }
20212
20213 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20214   unsigned Bits = Ty->getScalarSizeInBits();
20215
20216   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20217   // particularly cheaper than those without.
20218   if (Bits == 8)
20219     return false;
20220
20221   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20222   // variable shifts just as cheap as scalar ones.
20223   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20224     return false;
20225
20226   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20227   // fully general vector.
20228   return true;
20229 }
20230
20231 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20232   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20233     return false;
20234   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20235   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20236   return NumBits1 > NumBits2;
20237 }
20238
20239 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20240   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20241     return false;
20242
20243   if (!isTypeLegal(EVT::getEVT(Ty1)))
20244     return false;
20245
20246   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20247
20248   // Assuming the caller doesn't have a zeroext or signext return parameter,
20249   // truncation all the way down to i1 is valid.
20250   return true;
20251 }
20252
20253 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20254   return isInt<32>(Imm);
20255 }
20256
20257 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20258   // Can also use sub to handle negated immediates.
20259   return isInt<32>(Imm);
20260 }
20261
20262 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20263   if (!VT1.isInteger() || !VT2.isInteger())
20264     return false;
20265   unsigned NumBits1 = VT1.getSizeInBits();
20266   unsigned NumBits2 = VT2.getSizeInBits();
20267   return NumBits1 > NumBits2;
20268 }
20269
20270 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20271   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20272   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20273 }
20274
20275 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20276   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20277   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20278 }
20279
20280 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20281   EVT VT1 = Val.getValueType();
20282   if (isZExtFree(VT1, VT2))
20283     return true;
20284
20285   if (Val.getOpcode() != ISD::LOAD)
20286     return false;
20287
20288   if (!VT1.isSimple() || !VT1.isInteger() ||
20289       !VT2.isSimple() || !VT2.isInteger())
20290     return false;
20291
20292   switch (VT1.getSimpleVT().SimpleTy) {
20293   default: break;
20294   case MVT::i8:
20295   case MVT::i16:
20296   case MVT::i32:
20297     // X86 has 8, 16, and 32-bit zero-extending loads.
20298     return true;
20299   }
20300
20301   return false;
20302 }
20303
20304 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20305
20306 bool
20307 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20308   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20309     return false;
20310
20311   VT = VT.getScalarType();
20312
20313   if (!VT.isSimple())
20314     return false;
20315
20316   switch (VT.getSimpleVT().SimpleTy) {
20317   case MVT::f32:
20318   case MVT::f64:
20319     return true;
20320   default:
20321     break;
20322   }
20323
20324   return false;
20325 }
20326
20327 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20328   // i16 instructions are longer (0x66 prefix) and potentially slower.
20329   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20330 }
20331
20332 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20333 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20334 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20335 /// are assumed to be legal.
20336 bool
20337 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20338                                       EVT VT) const {
20339   if (!VT.isSimple())
20340     return false;
20341
20342   // Not for i1 vectors
20343   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20344     return false;
20345
20346   // Very little shuffling can be done for 64-bit vectors right now.
20347   if (VT.getSimpleVT().getSizeInBits() == 64)
20348     return false;
20349
20350   // We only care that the types being shuffled are legal. The lowering can
20351   // handle any possible shuffle mask that results.
20352   return isTypeLegal(VT.getSimpleVT());
20353 }
20354
20355 bool
20356 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20357                                           EVT VT) const {
20358   // Just delegate to the generic legality, clear masks aren't special.
20359   return isShuffleMaskLegal(Mask, VT);
20360 }
20361
20362 //===----------------------------------------------------------------------===//
20363 //                           X86 Scheduler Hooks
20364 //===----------------------------------------------------------------------===//
20365
20366 /// Utility function to emit xbegin specifying the start of an RTM region.
20367 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20368                                      const TargetInstrInfo *TII) {
20369   DebugLoc DL = MI->getDebugLoc();
20370
20371   const BasicBlock *BB = MBB->getBasicBlock();
20372   MachineFunction::iterator I = ++MBB->getIterator();
20373
20374   // For the v = xbegin(), we generate
20375   //
20376   // thisMBB:
20377   //  xbegin sinkMBB
20378   //
20379   // mainMBB:
20380   //  eax = -1
20381   //
20382   // sinkMBB:
20383   //  v = eax
20384
20385   MachineBasicBlock *thisMBB = MBB;
20386   MachineFunction *MF = MBB->getParent();
20387   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20388   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20389   MF->insert(I, mainMBB);
20390   MF->insert(I, sinkMBB);
20391
20392   // Transfer the remainder of BB and its successor edges to sinkMBB.
20393   sinkMBB->splice(sinkMBB->begin(), MBB,
20394                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20395   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20396
20397   // thisMBB:
20398   //  xbegin sinkMBB
20399   //  # fallthrough to mainMBB
20400   //  # abortion to sinkMBB
20401   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20402   thisMBB->addSuccessor(mainMBB);
20403   thisMBB->addSuccessor(sinkMBB);
20404
20405   // mainMBB:
20406   //  EAX = -1
20407   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20408   mainMBB->addSuccessor(sinkMBB);
20409
20410   // sinkMBB:
20411   // EAX is live into the sinkMBB
20412   sinkMBB->addLiveIn(X86::EAX);
20413   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20414           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20415     .addReg(X86::EAX);
20416
20417   MI->eraseFromParent();
20418   return sinkMBB;
20419 }
20420
20421 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20422 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20423 // in the .td file.
20424 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20425                                        const TargetInstrInfo *TII) {
20426   unsigned Opc;
20427   switch (MI->getOpcode()) {
20428   default: llvm_unreachable("illegal opcode!");
20429   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20430   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20431   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20432   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20433   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20434   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20435   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20436   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20437   }
20438
20439   DebugLoc dl = MI->getDebugLoc();
20440   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20441
20442   unsigned NumArgs = MI->getNumOperands();
20443   for (unsigned i = 1; i < NumArgs; ++i) {
20444     MachineOperand &Op = MI->getOperand(i);
20445     if (!(Op.isReg() && Op.isImplicit()))
20446       MIB.addOperand(Op);
20447   }
20448   if (MI->hasOneMemOperand())
20449     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20450
20451   BuildMI(*BB, MI, dl,
20452     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20453     .addReg(X86::XMM0);
20454
20455   MI->eraseFromParent();
20456   return BB;
20457 }
20458
20459 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20460 // defs in an instruction pattern
20461 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20462                                        const TargetInstrInfo *TII) {
20463   unsigned Opc;
20464   switch (MI->getOpcode()) {
20465   default: llvm_unreachable("illegal opcode!");
20466   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20467   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20468   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20469   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20470   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20471   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20472   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20473   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20474   }
20475
20476   DebugLoc dl = MI->getDebugLoc();
20477   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20478
20479   unsigned NumArgs = MI->getNumOperands(); // remove the results
20480   for (unsigned i = 1; i < NumArgs; ++i) {
20481     MachineOperand &Op = MI->getOperand(i);
20482     if (!(Op.isReg() && Op.isImplicit()))
20483       MIB.addOperand(Op);
20484   }
20485   if (MI->hasOneMemOperand())
20486     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20487
20488   BuildMI(*BB, MI, dl,
20489     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20490     .addReg(X86::ECX);
20491
20492   MI->eraseFromParent();
20493   return BB;
20494 }
20495
20496 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20497                                       const X86Subtarget *Subtarget) {
20498   DebugLoc dl = MI->getDebugLoc();
20499   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20500   // Address into RAX/EAX, other two args into ECX, EDX.
20501   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20502   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20503   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20504   for (int i = 0; i < X86::AddrNumOperands; ++i)
20505     MIB.addOperand(MI->getOperand(i));
20506
20507   unsigned ValOps = X86::AddrNumOperands;
20508   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20509     .addReg(MI->getOperand(ValOps).getReg());
20510   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20511     .addReg(MI->getOperand(ValOps+1).getReg());
20512
20513   // The instruction doesn't actually take any operands though.
20514   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20515
20516   MI->eraseFromParent(); // The pseudo is gone now.
20517   return BB;
20518 }
20519
20520 MachineBasicBlock *
20521 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20522                                                  MachineBasicBlock *MBB) const {
20523   // Emit va_arg instruction on X86-64.
20524
20525   // Operands to this pseudo-instruction:
20526   // 0  ) Output        : destination address (reg)
20527   // 1-5) Input         : va_list address (addr, i64mem)
20528   // 6  ) ArgSize       : Size (in bytes) of vararg type
20529   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20530   // 8  ) Align         : Alignment of type
20531   // 9  ) EFLAGS (implicit-def)
20532
20533   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20534   static_assert(X86::AddrNumOperands == 5,
20535                 "VAARG_64 assumes 5 address operands");
20536
20537   unsigned DestReg = MI->getOperand(0).getReg();
20538   MachineOperand &Base = MI->getOperand(1);
20539   MachineOperand &Scale = MI->getOperand(2);
20540   MachineOperand &Index = MI->getOperand(3);
20541   MachineOperand &Disp = MI->getOperand(4);
20542   MachineOperand &Segment = MI->getOperand(5);
20543   unsigned ArgSize = MI->getOperand(6).getImm();
20544   unsigned ArgMode = MI->getOperand(7).getImm();
20545   unsigned Align = MI->getOperand(8).getImm();
20546
20547   // Memory Reference
20548   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20549   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20550   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20551
20552   // Machine Information
20553   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20554   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20555   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20556   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20557   DebugLoc DL = MI->getDebugLoc();
20558
20559   // struct va_list {
20560   //   i32   gp_offset
20561   //   i32   fp_offset
20562   //   i64   overflow_area (address)
20563   //   i64   reg_save_area (address)
20564   // }
20565   // sizeof(va_list) = 24
20566   // alignment(va_list) = 8
20567
20568   unsigned TotalNumIntRegs = 6;
20569   unsigned TotalNumXMMRegs = 8;
20570   bool UseGPOffset = (ArgMode == 1);
20571   bool UseFPOffset = (ArgMode == 2);
20572   unsigned MaxOffset = TotalNumIntRegs * 8 +
20573                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20574
20575   /* Align ArgSize to a multiple of 8 */
20576   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20577   bool NeedsAlign = (Align > 8);
20578
20579   MachineBasicBlock *thisMBB = MBB;
20580   MachineBasicBlock *overflowMBB;
20581   MachineBasicBlock *offsetMBB;
20582   MachineBasicBlock *endMBB;
20583
20584   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20585   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20586   unsigned OffsetReg = 0;
20587
20588   if (!UseGPOffset && !UseFPOffset) {
20589     // If we only pull from the overflow region, we don't create a branch.
20590     // We don't need to alter control flow.
20591     OffsetDestReg = 0; // unused
20592     OverflowDestReg = DestReg;
20593
20594     offsetMBB = nullptr;
20595     overflowMBB = thisMBB;
20596     endMBB = thisMBB;
20597   } else {
20598     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20599     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20600     // If not, pull from overflow_area. (branch to overflowMBB)
20601     //
20602     //       thisMBB
20603     //         |     .
20604     //         |        .
20605     //     offsetMBB   overflowMBB
20606     //         |        .
20607     //         |     .
20608     //        endMBB
20609
20610     // Registers for the PHI in endMBB
20611     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20612     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20613
20614     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20615     MachineFunction *MF = MBB->getParent();
20616     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20617     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20618     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20619
20620     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20621
20622     // Insert the new basic blocks
20623     MF->insert(MBBIter, offsetMBB);
20624     MF->insert(MBBIter, overflowMBB);
20625     MF->insert(MBBIter, endMBB);
20626
20627     // Transfer the remainder of MBB and its successor edges to endMBB.
20628     endMBB->splice(endMBB->begin(), thisMBB,
20629                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20630     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20631
20632     // Make offsetMBB and overflowMBB successors of thisMBB
20633     thisMBB->addSuccessor(offsetMBB);
20634     thisMBB->addSuccessor(overflowMBB);
20635
20636     // endMBB is a successor of both offsetMBB and overflowMBB
20637     offsetMBB->addSuccessor(endMBB);
20638     overflowMBB->addSuccessor(endMBB);
20639
20640     // Load the offset value into a register
20641     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20642     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20643       .addOperand(Base)
20644       .addOperand(Scale)
20645       .addOperand(Index)
20646       .addDisp(Disp, UseFPOffset ? 4 : 0)
20647       .addOperand(Segment)
20648       .setMemRefs(MMOBegin, MMOEnd);
20649
20650     // Check if there is enough room left to pull this argument.
20651     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20652       .addReg(OffsetReg)
20653       .addImm(MaxOffset + 8 - ArgSizeA8);
20654
20655     // Branch to "overflowMBB" if offset >= max
20656     // Fall through to "offsetMBB" otherwise
20657     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20658       .addMBB(overflowMBB);
20659   }
20660
20661   // In offsetMBB, emit code to use the reg_save_area.
20662   if (offsetMBB) {
20663     assert(OffsetReg != 0);
20664
20665     // Read the reg_save_area address.
20666     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20667     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20668       .addOperand(Base)
20669       .addOperand(Scale)
20670       .addOperand(Index)
20671       .addDisp(Disp, 16)
20672       .addOperand(Segment)
20673       .setMemRefs(MMOBegin, MMOEnd);
20674
20675     // Zero-extend the offset
20676     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20677       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20678         .addImm(0)
20679         .addReg(OffsetReg)
20680         .addImm(X86::sub_32bit);
20681
20682     // Add the offset to the reg_save_area to get the final address.
20683     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20684       .addReg(OffsetReg64)
20685       .addReg(RegSaveReg);
20686
20687     // Compute the offset for the next argument
20688     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20689     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20690       .addReg(OffsetReg)
20691       .addImm(UseFPOffset ? 16 : 8);
20692
20693     // Store it back into the va_list.
20694     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20695       .addOperand(Base)
20696       .addOperand(Scale)
20697       .addOperand(Index)
20698       .addDisp(Disp, UseFPOffset ? 4 : 0)
20699       .addOperand(Segment)
20700       .addReg(NextOffsetReg)
20701       .setMemRefs(MMOBegin, MMOEnd);
20702
20703     // Jump to endMBB
20704     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20705       .addMBB(endMBB);
20706   }
20707
20708   //
20709   // Emit code to use overflow area
20710   //
20711
20712   // Load the overflow_area address into a register.
20713   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20714   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20715     .addOperand(Base)
20716     .addOperand(Scale)
20717     .addOperand(Index)
20718     .addDisp(Disp, 8)
20719     .addOperand(Segment)
20720     .setMemRefs(MMOBegin, MMOEnd);
20721
20722   // If we need to align it, do so. Otherwise, just copy the address
20723   // to OverflowDestReg.
20724   if (NeedsAlign) {
20725     // Align the overflow address
20726     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20727     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20728
20729     // aligned_addr = (addr + (align-1)) & ~(align-1)
20730     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20731       .addReg(OverflowAddrReg)
20732       .addImm(Align-1);
20733
20734     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20735       .addReg(TmpReg)
20736       .addImm(~(uint64_t)(Align-1));
20737   } else {
20738     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20739       .addReg(OverflowAddrReg);
20740   }
20741
20742   // Compute the next overflow address after this argument.
20743   // (the overflow address should be kept 8-byte aligned)
20744   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20745   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20746     .addReg(OverflowDestReg)
20747     .addImm(ArgSizeA8);
20748
20749   // Store the new overflow address.
20750   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20751     .addOperand(Base)
20752     .addOperand(Scale)
20753     .addOperand(Index)
20754     .addDisp(Disp, 8)
20755     .addOperand(Segment)
20756     .addReg(NextAddrReg)
20757     .setMemRefs(MMOBegin, MMOEnd);
20758
20759   // If we branched, emit the PHI to the front of endMBB.
20760   if (offsetMBB) {
20761     BuildMI(*endMBB, endMBB->begin(), DL,
20762             TII->get(X86::PHI), DestReg)
20763       .addReg(OffsetDestReg).addMBB(offsetMBB)
20764       .addReg(OverflowDestReg).addMBB(overflowMBB);
20765   }
20766
20767   // Erase the pseudo instruction
20768   MI->eraseFromParent();
20769
20770   return endMBB;
20771 }
20772
20773 MachineBasicBlock *
20774 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20775                                                  MachineInstr *MI,
20776                                                  MachineBasicBlock *MBB) const {
20777   // Emit code to save XMM registers to the stack. The ABI says that the
20778   // number of registers to save is given in %al, so it's theoretically
20779   // possible to do an indirect jump trick to avoid saving all of them,
20780   // however this code takes a simpler approach and just executes all
20781   // of the stores if %al is non-zero. It's less code, and it's probably
20782   // easier on the hardware branch predictor, and stores aren't all that
20783   // expensive anyway.
20784
20785   // Create the new basic blocks. One block contains all the XMM stores,
20786   // and one block is the final destination regardless of whether any
20787   // stores were performed.
20788   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20789   MachineFunction *F = MBB->getParent();
20790   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20791   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20792   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20793   F->insert(MBBIter, XMMSaveMBB);
20794   F->insert(MBBIter, EndMBB);
20795
20796   // Transfer the remainder of MBB and its successor edges to EndMBB.
20797   EndMBB->splice(EndMBB->begin(), MBB,
20798                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20799   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20800
20801   // The original block will now fall through to the XMM save block.
20802   MBB->addSuccessor(XMMSaveMBB);
20803   // The XMMSaveMBB will fall through to the end block.
20804   XMMSaveMBB->addSuccessor(EndMBB);
20805
20806   // Now add the instructions.
20807   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20808   DebugLoc DL = MI->getDebugLoc();
20809
20810   unsigned CountReg = MI->getOperand(0).getReg();
20811   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20812   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20813
20814   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20815     // If %al is 0, branch around the XMM save block.
20816     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20817     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20818     MBB->addSuccessor(EndMBB);
20819   }
20820
20821   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20822   // that was just emitted, but clearly shouldn't be "saved".
20823   assert((MI->getNumOperands() <= 3 ||
20824           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20825           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20826          && "Expected last argument to be EFLAGS");
20827   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20828   // In the XMM save block, save all the XMM argument registers.
20829   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20830     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20831     MachineMemOperand *MMO = F->getMachineMemOperand(
20832         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20833         MachineMemOperand::MOStore,
20834         /*Size=*/16, /*Align=*/16);
20835     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20836       .addFrameIndex(RegSaveFrameIndex)
20837       .addImm(/*Scale=*/1)
20838       .addReg(/*IndexReg=*/0)
20839       .addImm(/*Disp=*/Offset)
20840       .addReg(/*Segment=*/0)
20841       .addReg(MI->getOperand(i).getReg())
20842       .addMemOperand(MMO);
20843   }
20844
20845   MI->eraseFromParent();   // The pseudo instruction is gone now.
20846
20847   return EndMBB;
20848 }
20849
20850 // The EFLAGS operand of SelectItr might be missing a kill marker
20851 // because there were multiple uses of EFLAGS, and ISel didn't know
20852 // which to mark. Figure out whether SelectItr should have had a
20853 // kill marker, and set it if it should. Returns the correct kill
20854 // marker value.
20855 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20856                                      MachineBasicBlock* BB,
20857                                      const TargetRegisterInfo* TRI) {
20858   // Scan forward through BB for a use/def of EFLAGS.
20859   MachineBasicBlock::iterator miI(std::next(SelectItr));
20860   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20861     const MachineInstr& mi = *miI;
20862     if (mi.readsRegister(X86::EFLAGS))
20863       return false;
20864     if (mi.definesRegister(X86::EFLAGS))
20865       break; // Should have kill-flag - update below.
20866   }
20867
20868   // If we hit the end of the block, check whether EFLAGS is live into a
20869   // successor.
20870   if (miI == BB->end()) {
20871     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20872                                           sEnd = BB->succ_end();
20873          sItr != sEnd; ++sItr) {
20874       MachineBasicBlock* succ = *sItr;
20875       if (succ->isLiveIn(X86::EFLAGS))
20876         return false;
20877     }
20878   }
20879
20880   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20881   // out. SelectMI should have a kill flag on EFLAGS.
20882   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20883   return true;
20884 }
20885
20886 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20887 // together with other CMOV pseudo-opcodes into a single basic-block with
20888 // conditional jump around it.
20889 static bool isCMOVPseudo(MachineInstr *MI) {
20890   switch (MI->getOpcode()) {
20891   case X86::CMOV_FR32:
20892   case X86::CMOV_FR64:
20893   case X86::CMOV_GR8:
20894   case X86::CMOV_GR16:
20895   case X86::CMOV_GR32:
20896   case X86::CMOV_RFP32:
20897   case X86::CMOV_RFP64:
20898   case X86::CMOV_RFP80:
20899   case X86::CMOV_V2F64:
20900   case X86::CMOV_V2I64:
20901   case X86::CMOV_V4F32:
20902   case X86::CMOV_V4F64:
20903   case X86::CMOV_V4I64:
20904   case X86::CMOV_V16F32:
20905   case X86::CMOV_V8F32:
20906   case X86::CMOV_V8F64:
20907   case X86::CMOV_V8I64:
20908   case X86::CMOV_V8I1:
20909   case X86::CMOV_V16I1:
20910   case X86::CMOV_V32I1:
20911   case X86::CMOV_V64I1:
20912     return true;
20913
20914   default:
20915     return false;
20916   }
20917 }
20918
20919 MachineBasicBlock *
20920 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20921                                      MachineBasicBlock *BB) const {
20922   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20923   DebugLoc DL = MI->getDebugLoc();
20924
20925   // To "insert" a SELECT_CC instruction, we actually have to insert the
20926   // diamond control-flow pattern.  The incoming instruction knows the
20927   // destination vreg to set, the condition code register to branch on, the
20928   // true/false values to select between, and a branch opcode to use.
20929   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20930   MachineFunction::iterator It = ++BB->getIterator();
20931
20932   //  thisMBB:
20933   //  ...
20934   //   TrueVal = ...
20935   //   cmpTY ccX, r1, r2
20936   //   bCC copy1MBB
20937   //   fallthrough --> copy0MBB
20938   MachineBasicBlock *thisMBB = BB;
20939   MachineFunction *F = BB->getParent();
20940
20941   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20942   // as described above, by inserting a BB, and then making a PHI at the join
20943   // point to select the true and false operands of the CMOV in the PHI.
20944   //
20945   // The code also handles two different cases of multiple CMOV opcodes
20946   // in a row.
20947   //
20948   // Case 1:
20949   // In this case, there are multiple CMOVs in a row, all which are based on
20950   // the same condition setting (or the exact opposite condition setting).
20951   // In this case we can lower all the CMOVs using a single inserted BB, and
20952   // then make a number of PHIs at the join point to model the CMOVs. The only
20953   // trickiness here, is that in a case like:
20954   //
20955   // t2 = CMOV cond1 t1, f1
20956   // t3 = CMOV cond1 t2, f2
20957   //
20958   // when rewriting this into PHIs, we have to perform some renaming on the
20959   // temps since you cannot have a PHI operand refer to a PHI result earlier
20960   // in the same block.  The "simple" but wrong lowering would be:
20961   //
20962   // t2 = PHI t1(BB1), f1(BB2)
20963   // t3 = PHI t2(BB1), f2(BB2)
20964   //
20965   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20966   // renaming is to note that on the path through BB1, t2 is really just a
20967   // copy of t1, and do that renaming, properly generating:
20968   //
20969   // t2 = PHI t1(BB1), f1(BB2)
20970   // t3 = PHI t1(BB1), f2(BB2)
20971   //
20972   // Case 2, we lower cascaded CMOVs such as
20973   //
20974   //   (CMOV (CMOV F, T, cc1), T, cc2)
20975   //
20976   // to two successives branches.  For that, we look for another CMOV as the
20977   // following instruction.
20978   //
20979   // Without this, we would add a PHI between the two jumps, which ends up
20980   // creating a few copies all around. For instance, for
20981   //
20982   //    (sitofp (zext (fcmp une)))
20983   //
20984   // we would generate:
20985   //
20986   //         ucomiss %xmm1, %xmm0
20987   //         movss  <1.0f>, %xmm0
20988   //         movaps  %xmm0, %xmm1
20989   //         jne     .LBB5_2
20990   //         xorps   %xmm1, %xmm1
20991   // .LBB5_2:
20992   //         jp      .LBB5_4
20993   //         movaps  %xmm1, %xmm0
20994   // .LBB5_4:
20995   //         retq
20996   //
20997   // because this custom-inserter would have generated:
20998   //
20999   //   A
21000   //   | \
21001   //   |  B
21002   //   | /
21003   //   C
21004   //   | \
21005   //   |  D
21006   //   | /
21007   //   E
21008   //
21009   // A: X = ...; Y = ...
21010   // B: empty
21011   // C: Z = PHI [X, A], [Y, B]
21012   // D: empty
21013   // E: PHI [X, C], [Z, D]
21014   //
21015   // If we lower both CMOVs in a single step, we can instead generate:
21016   //
21017   //   A
21018   //   | \
21019   //   |  C
21020   //   | /|
21021   //   |/ |
21022   //   |  |
21023   //   |  D
21024   //   | /
21025   //   E
21026   //
21027   // A: X = ...; Y = ...
21028   // D: empty
21029   // E: PHI [X, A], [X, C], [Y, D]
21030   //
21031   // Which, in our sitofp/fcmp example, gives us something like:
21032   //
21033   //         ucomiss %xmm1, %xmm0
21034   //         movss  <1.0f>, %xmm0
21035   //         jne     .LBB5_4
21036   //         jp      .LBB5_4
21037   //         xorps   %xmm0, %xmm0
21038   // .LBB5_4:
21039   //         retq
21040   //
21041   MachineInstr *CascadedCMOV = nullptr;
21042   MachineInstr *LastCMOV = MI;
21043   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21044   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21045   MachineBasicBlock::iterator NextMIIt =
21046       std::next(MachineBasicBlock::iterator(MI));
21047
21048   // Check for case 1, where there are multiple CMOVs with the same condition
21049   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21050   // number of jumps the most.
21051
21052   if (isCMOVPseudo(MI)) {
21053     // See if we have a string of CMOVS with the same condition.
21054     while (NextMIIt != BB->end() &&
21055            isCMOVPseudo(NextMIIt) &&
21056            (NextMIIt->getOperand(3).getImm() == CC ||
21057             NextMIIt->getOperand(3).getImm() == OppCC)) {
21058       LastCMOV = &*NextMIIt;
21059       ++NextMIIt;
21060     }
21061   }
21062
21063   // This checks for case 2, but only do this if we didn't already find
21064   // case 1, as indicated by LastCMOV == MI.
21065   if (LastCMOV == MI &&
21066       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21067       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21068       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21069     CascadedCMOV = &*NextMIIt;
21070   }
21071
21072   MachineBasicBlock *jcc1MBB = nullptr;
21073
21074   // If we have a cascaded CMOV, we lower it to two successive branches to
21075   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21076   if (CascadedCMOV) {
21077     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21078     F->insert(It, jcc1MBB);
21079     jcc1MBB->addLiveIn(X86::EFLAGS);
21080   }
21081
21082   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21083   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21084   F->insert(It, copy0MBB);
21085   F->insert(It, sinkMBB);
21086
21087   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21088   // live into the sink and copy blocks.
21089   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21090
21091   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21092   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21093       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21094     copy0MBB->addLiveIn(X86::EFLAGS);
21095     sinkMBB->addLiveIn(X86::EFLAGS);
21096   }
21097
21098   // Transfer the remainder of BB and its successor edges to sinkMBB.
21099   sinkMBB->splice(sinkMBB->begin(), BB,
21100                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21101   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21102
21103   // Add the true and fallthrough blocks as its successors.
21104   if (CascadedCMOV) {
21105     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21106     BB->addSuccessor(jcc1MBB);
21107
21108     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21109     // jump to the sinkMBB.
21110     jcc1MBB->addSuccessor(copy0MBB);
21111     jcc1MBB->addSuccessor(sinkMBB);
21112   } else {
21113     BB->addSuccessor(copy0MBB);
21114   }
21115
21116   // The true block target of the first (or only) branch is always sinkMBB.
21117   BB->addSuccessor(sinkMBB);
21118
21119   // Create the conditional branch instruction.
21120   unsigned Opc = X86::GetCondBranchFromCond(CC);
21121   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21122
21123   if (CascadedCMOV) {
21124     unsigned Opc2 = X86::GetCondBranchFromCond(
21125         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21126     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21127   }
21128
21129   //  copy0MBB:
21130   //   %FalseValue = ...
21131   //   # fallthrough to sinkMBB
21132   copy0MBB->addSuccessor(sinkMBB);
21133
21134   //  sinkMBB:
21135   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21136   //  ...
21137   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21138   MachineBasicBlock::iterator MIItEnd =
21139     std::next(MachineBasicBlock::iterator(LastCMOV));
21140   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21141   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21142   MachineInstrBuilder MIB;
21143
21144   // As we are creating the PHIs, we have to be careful if there is more than
21145   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21146   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21147   // That also means that PHI construction must work forward from earlier to
21148   // later, and that the code must maintain a mapping from earlier PHI's
21149   // destination registers, and the registers that went into the PHI.
21150
21151   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21152     unsigned DestReg = MIIt->getOperand(0).getReg();
21153     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21154     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21155
21156     // If this CMOV we are generating is the opposite condition from
21157     // the jump we generated, then we have to swap the operands for the
21158     // PHI that is going to be generated.
21159     if (MIIt->getOperand(3).getImm() == OppCC)
21160         std::swap(Op1Reg, Op2Reg);
21161
21162     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21163       Op1Reg = RegRewriteTable[Op1Reg].first;
21164
21165     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21166       Op2Reg = RegRewriteTable[Op2Reg].second;
21167
21168     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21169                   TII->get(X86::PHI), DestReg)
21170           .addReg(Op1Reg).addMBB(copy0MBB)
21171           .addReg(Op2Reg).addMBB(thisMBB);
21172
21173     // Add this PHI to the rewrite table.
21174     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21175   }
21176
21177   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21178   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21179   if (CascadedCMOV) {
21180     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21181     // Copy the PHI result to the register defined by the second CMOV.
21182     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21183             DL, TII->get(TargetOpcode::COPY),
21184             CascadedCMOV->getOperand(0).getReg())
21185         .addReg(MI->getOperand(0).getReg());
21186     CascadedCMOV->eraseFromParent();
21187   }
21188
21189   // Now remove the CMOV(s).
21190   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21191     (MIIt++)->eraseFromParent();
21192
21193   return sinkMBB;
21194 }
21195
21196 MachineBasicBlock *
21197 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21198                                        MachineBasicBlock *BB) const {
21199   // Combine the following atomic floating-point modification pattern:
21200   //   a.store(reg OP a.load(acquire), release)
21201   // Transform them into:
21202   //   OPss (%gpr), %xmm
21203   //   movss %xmm, (%gpr)
21204   // Or sd equivalent for 64-bit operations.
21205   unsigned MOp, FOp;
21206   switch (MI->getOpcode()) {
21207   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21208   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21209   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21210   }
21211   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21212   DebugLoc DL = MI->getDebugLoc();
21213   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21214   MachineOperand MSrc = MI->getOperand(0);
21215   unsigned VSrc = MI->getOperand(5).getReg();
21216   const MachineOperand &Disp = MI->getOperand(3);
21217   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21218   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21219   if (hasDisp && MSrc.isReg())
21220     MSrc.setIsKill(false);
21221   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21222                                 .addOperand(/*Base=*/MSrc)
21223                                 .addImm(/*Scale=*/1)
21224                                 .addReg(/*Index=*/0)
21225                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21226                                 .addReg(0);
21227   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21228                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21229                           .addReg(VSrc)
21230                           .addOperand(/*Base=*/MSrc)
21231                           .addImm(/*Scale=*/1)
21232                           .addReg(/*Index=*/0)
21233                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21234                           .addReg(/*Segment=*/0);
21235   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21236   MI->eraseFromParent(); // The pseudo instruction is gone now.
21237   return BB;
21238 }
21239
21240 MachineBasicBlock *
21241 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21242                                         MachineBasicBlock *BB) const {
21243   MachineFunction *MF = BB->getParent();
21244   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21245   DebugLoc DL = MI->getDebugLoc();
21246   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21247
21248   assert(MF->shouldSplitStack());
21249
21250   const bool Is64Bit = Subtarget->is64Bit();
21251   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21252
21253   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21254   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21255
21256   // BB:
21257   //  ... [Till the alloca]
21258   // If stacklet is not large enough, jump to mallocMBB
21259   //
21260   // bumpMBB:
21261   //  Allocate by subtracting from RSP
21262   //  Jump to continueMBB
21263   //
21264   // mallocMBB:
21265   //  Allocate by call to runtime
21266   //
21267   // continueMBB:
21268   //  ...
21269   //  [rest of original BB]
21270   //
21271
21272   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21273   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21274   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21275
21276   MachineRegisterInfo &MRI = MF->getRegInfo();
21277   const TargetRegisterClass *AddrRegClass =
21278       getRegClassFor(getPointerTy(MF->getDataLayout()));
21279
21280   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21281     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21282     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21283     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21284     sizeVReg = MI->getOperand(1).getReg(),
21285     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21286
21287   MachineFunction::iterator MBBIter = ++BB->getIterator();
21288
21289   MF->insert(MBBIter, bumpMBB);
21290   MF->insert(MBBIter, mallocMBB);
21291   MF->insert(MBBIter, continueMBB);
21292
21293   continueMBB->splice(continueMBB->begin(), BB,
21294                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21295   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21296
21297   // Add code to the main basic block to check if the stack limit has been hit,
21298   // and if so, jump to mallocMBB otherwise to bumpMBB.
21299   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21300   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21301     .addReg(tmpSPVReg).addReg(sizeVReg);
21302   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21303     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21304     .addReg(SPLimitVReg);
21305   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21306
21307   // bumpMBB simply decreases the stack pointer, since we know the current
21308   // stacklet has enough space.
21309   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21310     .addReg(SPLimitVReg);
21311   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21312     .addReg(SPLimitVReg);
21313   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21314
21315   // Calls into a routine in libgcc to allocate more space from the heap.
21316   const uint32_t *RegMask =
21317       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21318   if (IsLP64) {
21319     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21320       .addReg(sizeVReg);
21321     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21322       .addExternalSymbol("__morestack_allocate_stack_space")
21323       .addRegMask(RegMask)
21324       .addReg(X86::RDI, RegState::Implicit)
21325       .addReg(X86::RAX, RegState::ImplicitDefine);
21326   } else if (Is64Bit) {
21327     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21328       .addReg(sizeVReg);
21329     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21330       .addExternalSymbol("__morestack_allocate_stack_space")
21331       .addRegMask(RegMask)
21332       .addReg(X86::EDI, RegState::Implicit)
21333       .addReg(X86::EAX, RegState::ImplicitDefine);
21334   } else {
21335     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21336       .addImm(12);
21337     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21338     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21339       .addExternalSymbol("__morestack_allocate_stack_space")
21340       .addRegMask(RegMask)
21341       .addReg(X86::EAX, RegState::ImplicitDefine);
21342   }
21343
21344   if (!Is64Bit)
21345     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21346       .addImm(16);
21347
21348   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21349     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21350   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21351
21352   // Set up the CFG correctly.
21353   BB->addSuccessor(bumpMBB);
21354   BB->addSuccessor(mallocMBB);
21355   mallocMBB->addSuccessor(continueMBB);
21356   bumpMBB->addSuccessor(continueMBB);
21357
21358   // Take care of the PHI nodes.
21359   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21360           MI->getOperand(0).getReg())
21361     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21362     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21363
21364   // Delete the original pseudo instruction.
21365   MI->eraseFromParent();
21366
21367   // And we're done.
21368   return continueMBB;
21369 }
21370
21371 MachineBasicBlock *
21372 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21373                                         MachineBasicBlock *BB) const {
21374   DebugLoc DL = MI->getDebugLoc();
21375
21376   assert(!Subtarget->isTargetMachO());
21377
21378   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21379                                                     DL);
21380
21381   MI->eraseFromParent();   // The pseudo instruction is gone now.
21382   return BB;
21383 }
21384
21385 MachineBasicBlock *
21386 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
21387                                        MachineBasicBlock *BB) const {
21388   MachineFunction *MF = BB->getParent();
21389   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
21390   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
21391   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21392   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
21393   DebugLoc DL = MI->getDebugLoc();
21394
21395   // SEH does not outline catch bodies into funclets. Turn CATCHRETs into
21396   // JMP_4s, possibly with some extra restoration code for 32-bit EH.
21397   if (IsSEH) {
21398     if (Subtarget->is32Bit())
21399       BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
21400     BuildMI(*BB, MI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21401     MI->eraseFromParent();
21402     return BB;
21403   }
21404
21405   // Only 32-bit EH needs to worry about manually restoring stack pointers.
21406   if (!Subtarget->is32Bit())
21407     return BB;
21408
21409   // C++ EH creates a new target block to hold the restore code, and wires up
21410   // the new block to the return destination with a normal JMP_4.
21411   MachineBasicBlock *RestoreMBB =
21412       MF->CreateMachineBasicBlock(BB->getBasicBlock());
21413   MF->insert(TargetMBB->getIterator(), RestoreMBB);
21414   BB->removeSuccessor(TargetMBB);
21415   BB->addSuccessor(RestoreMBB);
21416   RestoreMBB->addSuccessor(TargetMBB);
21417   MI->getOperand(0).setMBB(RestoreMBB);
21418
21419   auto RestoreMBBI = RestoreMBB->begin();
21420   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
21421   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21422   return BB;
21423 }
21424
21425 MachineBasicBlock *
21426 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21427                                       MachineBasicBlock *BB) const {
21428   // This is pretty easy.  We're taking the value that we received from
21429   // our load from the relocation, sticking it in either RDI (x86-64)
21430   // or EAX and doing an indirect call.  The return value will then
21431   // be in the normal return register.
21432   MachineFunction *F = BB->getParent();
21433   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21434   DebugLoc DL = MI->getDebugLoc();
21435
21436   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21437   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21438
21439   // Get a register mask for the lowered call.
21440   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21441   // proper register mask.
21442   const uint32_t *RegMask =
21443       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21444   if (Subtarget->is64Bit()) {
21445     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21446                                       TII->get(X86::MOV64rm), X86::RDI)
21447     .addReg(X86::RIP)
21448     .addImm(0).addReg(0)
21449     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21450                       MI->getOperand(3).getTargetFlags())
21451     .addReg(0);
21452     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21453     addDirectMem(MIB, X86::RDI);
21454     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21455   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21456     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21457                                       TII->get(X86::MOV32rm), X86::EAX)
21458     .addReg(0)
21459     .addImm(0).addReg(0)
21460     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21461                       MI->getOperand(3).getTargetFlags())
21462     .addReg(0);
21463     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21464     addDirectMem(MIB, X86::EAX);
21465     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21466   } else {
21467     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21468                                       TII->get(X86::MOV32rm), X86::EAX)
21469     .addReg(TII->getGlobalBaseReg(F))
21470     .addImm(0).addReg(0)
21471     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21472                       MI->getOperand(3).getTargetFlags())
21473     .addReg(0);
21474     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21475     addDirectMem(MIB, X86::EAX);
21476     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21477   }
21478
21479   MI->eraseFromParent(); // The pseudo instruction is gone now.
21480   return BB;
21481 }
21482
21483 MachineBasicBlock *
21484 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21485                                     MachineBasicBlock *MBB) const {
21486   DebugLoc DL = MI->getDebugLoc();
21487   MachineFunction *MF = MBB->getParent();
21488   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21489   MachineRegisterInfo &MRI = MF->getRegInfo();
21490
21491   const BasicBlock *BB = MBB->getBasicBlock();
21492   MachineFunction::iterator I = ++MBB->getIterator();
21493
21494   // Memory Reference
21495   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21496   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21497
21498   unsigned DstReg;
21499   unsigned MemOpndSlot = 0;
21500
21501   unsigned CurOp = 0;
21502
21503   DstReg = MI->getOperand(CurOp++).getReg();
21504   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21505   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21506   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21507   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21508
21509   MemOpndSlot = CurOp;
21510
21511   MVT PVT = getPointerTy(MF->getDataLayout());
21512   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21513          "Invalid Pointer Size!");
21514
21515   // For v = setjmp(buf), we generate
21516   //
21517   // thisMBB:
21518   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21519   //  SjLjSetup restoreMBB
21520   //
21521   // mainMBB:
21522   //  v_main = 0
21523   //
21524   // sinkMBB:
21525   //  v = phi(main, restore)
21526   //
21527   // restoreMBB:
21528   //  if base pointer being used, load it from frame
21529   //  v_restore = 1
21530
21531   MachineBasicBlock *thisMBB = MBB;
21532   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21533   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21534   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21535   MF->insert(I, mainMBB);
21536   MF->insert(I, sinkMBB);
21537   MF->push_back(restoreMBB);
21538   restoreMBB->setHasAddressTaken();
21539
21540   MachineInstrBuilder MIB;
21541
21542   // Transfer the remainder of BB and its successor edges to sinkMBB.
21543   sinkMBB->splice(sinkMBB->begin(), MBB,
21544                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21545   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21546
21547   // thisMBB:
21548   unsigned PtrStoreOpc = 0;
21549   unsigned LabelReg = 0;
21550   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21551   Reloc::Model RM = MF->getTarget().getRelocationModel();
21552   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21553                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21554
21555   // Prepare IP either in reg or imm.
21556   if (!UseImmLabel) {
21557     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21558     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21559     LabelReg = MRI.createVirtualRegister(PtrRC);
21560     if (Subtarget->is64Bit()) {
21561       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21562               .addReg(X86::RIP)
21563               .addImm(0)
21564               .addReg(0)
21565               .addMBB(restoreMBB)
21566               .addReg(0);
21567     } else {
21568       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21569       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21570               .addReg(XII->getGlobalBaseReg(MF))
21571               .addImm(0)
21572               .addReg(0)
21573               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21574               .addReg(0);
21575     }
21576   } else
21577     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21578   // Store IP
21579   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21580   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21581     if (i == X86::AddrDisp)
21582       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21583     else
21584       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21585   }
21586   if (!UseImmLabel)
21587     MIB.addReg(LabelReg);
21588   else
21589     MIB.addMBB(restoreMBB);
21590   MIB.setMemRefs(MMOBegin, MMOEnd);
21591   // Setup
21592   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21593           .addMBB(restoreMBB);
21594
21595   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21596   MIB.addRegMask(RegInfo->getNoPreservedMask());
21597   thisMBB->addSuccessor(mainMBB);
21598   thisMBB->addSuccessor(restoreMBB);
21599
21600   // mainMBB:
21601   //  EAX = 0
21602   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21603   mainMBB->addSuccessor(sinkMBB);
21604
21605   // sinkMBB:
21606   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21607           TII->get(X86::PHI), DstReg)
21608     .addReg(mainDstReg).addMBB(mainMBB)
21609     .addReg(restoreDstReg).addMBB(restoreMBB);
21610
21611   // restoreMBB:
21612   if (RegInfo->hasBasePointer(*MF)) {
21613     const bool Uses64BitFramePtr =
21614         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21615     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21616     X86FI->setRestoreBasePointer(MF);
21617     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21618     unsigned BasePtr = RegInfo->getBaseRegister();
21619     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21620     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21621                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21622       .setMIFlag(MachineInstr::FrameSetup);
21623   }
21624   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21625   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21626   restoreMBB->addSuccessor(sinkMBB);
21627
21628   MI->eraseFromParent();
21629   return sinkMBB;
21630 }
21631
21632 MachineBasicBlock *
21633 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21634                                      MachineBasicBlock *MBB) const {
21635   DebugLoc DL = MI->getDebugLoc();
21636   MachineFunction *MF = MBB->getParent();
21637   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21638   MachineRegisterInfo &MRI = MF->getRegInfo();
21639
21640   // Memory Reference
21641   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21642   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21643
21644   MVT PVT = getPointerTy(MF->getDataLayout());
21645   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21646          "Invalid Pointer Size!");
21647
21648   const TargetRegisterClass *RC =
21649     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21650   unsigned Tmp = MRI.createVirtualRegister(RC);
21651   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21652   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21653   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21654   unsigned SP = RegInfo->getStackRegister();
21655
21656   MachineInstrBuilder MIB;
21657
21658   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21659   const int64_t SPOffset = 2 * PVT.getStoreSize();
21660
21661   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21662   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21663
21664   // Reload FP
21665   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21666   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21667     MIB.addOperand(MI->getOperand(i));
21668   MIB.setMemRefs(MMOBegin, MMOEnd);
21669   // Reload IP
21670   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21671   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21672     if (i == X86::AddrDisp)
21673       MIB.addDisp(MI->getOperand(i), LabelOffset);
21674     else
21675       MIB.addOperand(MI->getOperand(i));
21676   }
21677   MIB.setMemRefs(MMOBegin, MMOEnd);
21678   // Reload SP
21679   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21680   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21681     if (i == X86::AddrDisp)
21682       MIB.addDisp(MI->getOperand(i), SPOffset);
21683     else
21684       MIB.addOperand(MI->getOperand(i));
21685   }
21686   MIB.setMemRefs(MMOBegin, MMOEnd);
21687   // Jump
21688   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21689
21690   MI->eraseFromParent();
21691   return MBB;
21692 }
21693
21694 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21695 // accumulator loops. Writing back to the accumulator allows the coalescer
21696 // to remove extra copies in the loop.
21697 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21698 MachineBasicBlock *
21699 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21700                                  MachineBasicBlock *MBB) const {
21701   MachineOperand &AddendOp = MI->getOperand(3);
21702
21703   // Bail out early if the addend isn't a register - we can't switch these.
21704   if (!AddendOp.isReg())
21705     return MBB;
21706
21707   MachineFunction &MF = *MBB->getParent();
21708   MachineRegisterInfo &MRI = MF.getRegInfo();
21709
21710   // Check whether the addend is defined by a PHI:
21711   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21712   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21713   if (!AddendDef.isPHI())
21714     return MBB;
21715
21716   // Look for the following pattern:
21717   // loop:
21718   //   %addend = phi [%entry, 0], [%loop, %result]
21719   //   ...
21720   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21721
21722   // Replace with:
21723   //   loop:
21724   //   %addend = phi [%entry, 0], [%loop, %result]
21725   //   ...
21726   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21727
21728   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21729     assert(AddendDef.getOperand(i).isReg());
21730     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21731     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21732     if (&PHISrcInst == MI) {
21733       // Found a matching instruction.
21734       unsigned NewFMAOpc = 0;
21735       switch (MI->getOpcode()) {
21736         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21737         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21738         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21739         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21740         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21741         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21742         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21743         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21744         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21745         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21746         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21747         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21748         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21749         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21750         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21751         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21752         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21753         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21754         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21755         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21756
21757         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21758         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21759         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21760         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21761         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21762         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21763         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21764         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21765         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21766         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21767         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21768         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21769         default: llvm_unreachable("Unrecognized FMA variant.");
21770       }
21771
21772       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21773       MachineInstrBuilder MIB =
21774         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21775         .addOperand(MI->getOperand(0))
21776         .addOperand(MI->getOperand(3))
21777         .addOperand(MI->getOperand(2))
21778         .addOperand(MI->getOperand(1));
21779       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21780       MI->eraseFromParent();
21781     }
21782   }
21783
21784   return MBB;
21785 }
21786
21787 MachineBasicBlock *
21788 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21789                                                MachineBasicBlock *BB) const {
21790   switch (MI->getOpcode()) {
21791   default: llvm_unreachable("Unexpected instr type to insert");
21792   case X86::TAILJMPd64:
21793   case X86::TAILJMPr64:
21794   case X86::TAILJMPm64:
21795   case X86::TAILJMPd64_REX:
21796   case X86::TAILJMPr64_REX:
21797   case X86::TAILJMPm64_REX:
21798     llvm_unreachable("TAILJMP64 would not be touched here.");
21799   case X86::TCRETURNdi64:
21800   case X86::TCRETURNri64:
21801   case X86::TCRETURNmi64:
21802     return BB;
21803   case X86::WIN_ALLOCA:
21804     return EmitLoweredWinAlloca(MI, BB);
21805   case X86::CATCHRET:
21806     return EmitLoweredCatchRet(MI, BB);
21807   case X86::SEG_ALLOCA_32:
21808   case X86::SEG_ALLOCA_64:
21809     return EmitLoweredSegAlloca(MI, BB);
21810   case X86::TLSCall_32:
21811   case X86::TLSCall_64:
21812     return EmitLoweredTLSCall(MI, BB);
21813   case X86::CMOV_FR32:
21814   case X86::CMOV_FR64:
21815   case X86::CMOV_GR8:
21816   case X86::CMOV_GR16:
21817   case X86::CMOV_GR32:
21818   case X86::CMOV_RFP32:
21819   case X86::CMOV_RFP64:
21820   case X86::CMOV_RFP80:
21821   case X86::CMOV_V2F64:
21822   case X86::CMOV_V2I64:
21823   case X86::CMOV_V4F32:
21824   case X86::CMOV_V4F64:
21825   case X86::CMOV_V4I64:
21826   case X86::CMOV_V16F32:
21827   case X86::CMOV_V8F32:
21828   case X86::CMOV_V8F64:
21829   case X86::CMOV_V8I64:
21830   case X86::CMOV_V8I1:
21831   case X86::CMOV_V16I1:
21832   case X86::CMOV_V32I1:
21833   case X86::CMOV_V64I1:
21834     return EmitLoweredSelect(MI, BB);
21835
21836   case X86::RELEASE_FADD32mr:
21837   case X86::RELEASE_FADD64mr:
21838     return EmitLoweredAtomicFP(MI, BB);
21839
21840   case X86::FP32_TO_INT16_IN_MEM:
21841   case X86::FP32_TO_INT32_IN_MEM:
21842   case X86::FP32_TO_INT64_IN_MEM:
21843   case X86::FP64_TO_INT16_IN_MEM:
21844   case X86::FP64_TO_INT32_IN_MEM:
21845   case X86::FP64_TO_INT64_IN_MEM:
21846   case X86::FP80_TO_INT16_IN_MEM:
21847   case X86::FP80_TO_INT32_IN_MEM:
21848   case X86::FP80_TO_INT64_IN_MEM: {
21849     MachineFunction *F = BB->getParent();
21850     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21851     DebugLoc DL = MI->getDebugLoc();
21852
21853     // Change the floating point control register to use "round towards zero"
21854     // mode when truncating to an integer value.
21855     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21856     addFrameReference(BuildMI(*BB, MI, DL,
21857                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21858
21859     // Load the old value of the high byte of the control word...
21860     unsigned OldCW =
21861       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21862     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21863                       CWFrameIdx);
21864
21865     // Set the high part to be round to zero...
21866     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21867       .addImm(0xC7F);
21868
21869     // Reload the modified control word now...
21870     addFrameReference(BuildMI(*BB, MI, DL,
21871                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21872
21873     // Restore the memory image of control word to original value
21874     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21875       .addReg(OldCW);
21876
21877     // Get the X86 opcode to use.
21878     unsigned Opc;
21879     switch (MI->getOpcode()) {
21880     default: llvm_unreachable("illegal opcode!");
21881     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21882     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21883     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21884     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21885     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21886     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21887     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21888     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21889     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21890     }
21891
21892     X86AddressMode AM;
21893     MachineOperand &Op = MI->getOperand(0);
21894     if (Op.isReg()) {
21895       AM.BaseType = X86AddressMode::RegBase;
21896       AM.Base.Reg = Op.getReg();
21897     } else {
21898       AM.BaseType = X86AddressMode::FrameIndexBase;
21899       AM.Base.FrameIndex = Op.getIndex();
21900     }
21901     Op = MI->getOperand(1);
21902     if (Op.isImm())
21903       AM.Scale = Op.getImm();
21904     Op = MI->getOperand(2);
21905     if (Op.isImm())
21906       AM.IndexReg = Op.getImm();
21907     Op = MI->getOperand(3);
21908     if (Op.isGlobal()) {
21909       AM.GV = Op.getGlobal();
21910     } else {
21911       AM.Disp = Op.getImm();
21912     }
21913     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21914                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21915
21916     // Reload the original control word now.
21917     addFrameReference(BuildMI(*BB, MI, DL,
21918                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21919
21920     MI->eraseFromParent();   // The pseudo instruction is gone now.
21921     return BB;
21922   }
21923     // String/text processing lowering.
21924   case X86::PCMPISTRM128REG:
21925   case X86::VPCMPISTRM128REG:
21926   case X86::PCMPISTRM128MEM:
21927   case X86::VPCMPISTRM128MEM:
21928   case X86::PCMPESTRM128REG:
21929   case X86::VPCMPESTRM128REG:
21930   case X86::PCMPESTRM128MEM:
21931   case X86::VPCMPESTRM128MEM:
21932     assert(Subtarget->hasSSE42() &&
21933            "Target must have SSE4.2 or AVX features enabled");
21934     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21935
21936   // String/text processing lowering.
21937   case X86::PCMPISTRIREG:
21938   case X86::VPCMPISTRIREG:
21939   case X86::PCMPISTRIMEM:
21940   case X86::VPCMPISTRIMEM:
21941   case X86::PCMPESTRIREG:
21942   case X86::VPCMPESTRIREG:
21943   case X86::PCMPESTRIMEM:
21944   case X86::VPCMPESTRIMEM:
21945     assert(Subtarget->hasSSE42() &&
21946            "Target must have SSE4.2 or AVX features enabled");
21947     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21948
21949   // Thread synchronization.
21950   case X86::MONITOR:
21951     return EmitMonitor(MI, BB, Subtarget);
21952
21953   // xbegin
21954   case X86::XBEGIN:
21955     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21956
21957   case X86::VASTART_SAVE_XMM_REGS:
21958     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21959
21960   case X86::VAARG_64:
21961     return EmitVAARG64WithCustomInserter(MI, BB);
21962
21963   case X86::EH_SjLj_SetJmp32:
21964   case X86::EH_SjLj_SetJmp64:
21965     return emitEHSjLjSetJmp(MI, BB);
21966
21967   case X86::EH_SjLj_LongJmp32:
21968   case X86::EH_SjLj_LongJmp64:
21969     return emitEHSjLjLongJmp(MI, BB);
21970
21971   case TargetOpcode::STATEPOINT:
21972     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21973     // this point in the process.  We diverge later.
21974     return emitPatchPoint(MI, BB);
21975
21976   case TargetOpcode::STACKMAP:
21977   case TargetOpcode::PATCHPOINT:
21978     return emitPatchPoint(MI, BB);
21979
21980   case X86::VFMADDPDr213r:
21981   case X86::VFMADDPSr213r:
21982   case X86::VFMADDSDr213r:
21983   case X86::VFMADDSSr213r:
21984   case X86::VFMSUBPDr213r:
21985   case X86::VFMSUBPSr213r:
21986   case X86::VFMSUBSDr213r:
21987   case X86::VFMSUBSSr213r:
21988   case X86::VFNMADDPDr213r:
21989   case X86::VFNMADDPSr213r:
21990   case X86::VFNMADDSDr213r:
21991   case X86::VFNMADDSSr213r:
21992   case X86::VFNMSUBPDr213r:
21993   case X86::VFNMSUBPSr213r:
21994   case X86::VFNMSUBSDr213r:
21995   case X86::VFNMSUBSSr213r:
21996   case X86::VFMADDSUBPDr213r:
21997   case X86::VFMADDSUBPSr213r:
21998   case X86::VFMSUBADDPDr213r:
21999   case X86::VFMSUBADDPSr213r:
22000   case X86::VFMADDPDr213rY:
22001   case X86::VFMADDPSr213rY:
22002   case X86::VFMSUBPDr213rY:
22003   case X86::VFMSUBPSr213rY:
22004   case X86::VFNMADDPDr213rY:
22005   case X86::VFNMADDPSr213rY:
22006   case X86::VFNMSUBPDr213rY:
22007   case X86::VFNMSUBPSr213rY:
22008   case X86::VFMADDSUBPDr213rY:
22009   case X86::VFMADDSUBPSr213rY:
22010   case X86::VFMSUBADDPDr213rY:
22011   case X86::VFMSUBADDPSr213rY:
22012     return emitFMA3Instr(MI, BB);
22013   }
22014 }
22015
22016 //===----------------------------------------------------------------------===//
22017 //                           X86 Optimization Hooks
22018 //===----------------------------------------------------------------------===//
22019
22020 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22021                                                       APInt &KnownZero,
22022                                                       APInt &KnownOne,
22023                                                       const SelectionDAG &DAG,
22024                                                       unsigned Depth) const {
22025   unsigned BitWidth = KnownZero.getBitWidth();
22026   unsigned Opc = Op.getOpcode();
22027   assert((Opc >= ISD::BUILTIN_OP_END ||
22028           Opc == ISD::INTRINSIC_WO_CHAIN ||
22029           Opc == ISD::INTRINSIC_W_CHAIN ||
22030           Opc == ISD::INTRINSIC_VOID) &&
22031          "Should use MaskedValueIsZero if you don't know whether Op"
22032          " is a target node!");
22033
22034   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22035   switch (Opc) {
22036   default: break;
22037   case X86ISD::ADD:
22038   case X86ISD::SUB:
22039   case X86ISD::ADC:
22040   case X86ISD::SBB:
22041   case X86ISD::SMUL:
22042   case X86ISD::UMUL:
22043   case X86ISD::INC:
22044   case X86ISD::DEC:
22045   case X86ISD::OR:
22046   case X86ISD::XOR:
22047   case X86ISD::AND:
22048     // These nodes' second result is a boolean.
22049     if (Op.getResNo() == 0)
22050       break;
22051     // Fallthrough
22052   case X86ISD::SETCC:
22053     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22054     break;
22055   case ISD::INTRINSIC_WO_CHAIN: {
22056     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22057     unsigned NumLoBits = 0;
22058     switch (IntId) {
22059     default: break;
22060     case Intrinsic::x86_sse_movmsk_ps:
22061     case Intrinsic::x86_avx_movmsk_ps_256:
22062     case Intrinsic::x86_sse2_movmsk_pd:
22063     case Intrinsic::x86_avx_movmsk_pd_256:
22064     case Intrinsic::x86_mmx_pmovmskb:
22065     case Intrinsic::x86_sse2_pmovmskb_128:
22066     case Intrinsic::x86_avx2_pmovmskb: {
22067       // High bits of movmskp{s|d}, pmovmskb are known zero.
22068       switch (IntId) {
22069         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22070         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22071         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22072         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22073         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22074         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22075         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22076         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22077       }
22078       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22079       break;
22080     }
22081     }
22082     break;
22083   }
22084   }
22085 }
22086
22087 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22088   SDValue Op,
22089   const SelectionDAG &,
22090   unsigned Depth) const {
22091   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22092   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22093     return Op.getValueType().getScalarSizeInBits();
22094
22095   // Fallback case.
22096   return 1;
22097 }
22098
22099 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22100 /// node is a GlobalAddress + offset.
22101 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22102                                        const GlobalValue* &GA,
22103                                        int64_t &Offset) const {
22104   if (N->getOpcode() == X86ISD::Wrapper) {
22105     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22106       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22107       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22108       return true;
22109     }
22110   }
22111   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22112 }
22113
22114 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22115 /// same as extracting the high 128-bit part of 256-bit vector and then
22116 /// inserting the result into the low part of a new 256-bit vector
22117 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22118   EVT VT = SVOp->getValueType(0);
22119   unsigned NumElems = VT.getVectorNumElements();
22120
22121   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22122   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22123     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22124         SVOp->getMaskElt(j) >= 0)
22125       return false;
22126
22127   return true;
22128 }
22129
22130 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22131 /// same as extracting the low 128-bit part of 256-bit vector and then
22132 /// inserting the result into the high part of a new 256-bit vector
22133 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22134   EVT VT = SVOp->getValueType(0);
22135   unsigned NumElems = VT.getVectorNumElements();
22136
22137   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22138   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22139     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22140         SVOp->getMaskElt(j) >= 0)
22141       return false;
22142
22143   return true;
22144 }
22145
22146 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22147 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22148                                         TargetLowering::DAGCombinerInfo &DCI,
22149                                         const X86Subtarget* Subtarget) {
22150   SDLoc dl(N);
22151   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22152   SDValue V1 = SVOp->getOperand(0);
22153   SDValue V2 = SVOp->getOperand(1);
22154   EVT VT = SVOp->getValueType(0);
22155   unsigned NumElems = VT.getVectorNumElements();
22156
22157   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22158       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22159     //
22160     //                   0,0,0,...
22161     //                      |
22162     //    V      UNDEF    BUILD_VECTOR    UNDEF
22163     //     \      /           \           /
22164     //  CONCAT_VECTOR         CONCAT_VECTOR
22165     //         \                  /
22166     //          \                /
22167     //          RESULT: V + zero extended
22168     //
22169     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22170         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22171         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22172       return SDValue();
22173
22174     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22175       return SDValue();
22176
22177     // To match the shuffle mask, the first half of the mask should
22178     // be exactly the first vector, and all the rest a splat with the
22179     // first element of the second one.
22180     for (unsigned i = 0; i != NumElems/2; ++i)
22181       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22182           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22183         return SDValue();
22184
22185     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22186     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22187       if (Ld->hasNUsesOfValue(1, 0)) {
22188         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22189         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22190         SDValue ResNode =
22191           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22192                                   Ld->getMemoryVT(),
22193                                   Ld->getPointerInfo(),
22194                                   Ld->getAlignment(),
22195                                   false/*isVolatile*/, true/*ReadMem*/,
22196                                   false/*WriteMem*/);
22197
22198         // Make sure the newly-created LOAD is in the same position as Ld in
22199         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22200         // and update uses of Ld's output chain to use the TokenFactor.
22201         if (Ld->hasAnyUseOfValue(1)) {
22202           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22203                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22204           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22205           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22206                                  SDValue(ResNode.getNode(), 1));
22207         }
22208
22209         return DAG.getBitcast(VT, ResNode);
22210       }
22211     }
22212
22213     // Emit a zeroed vector and insert the desired subvector on its
22214     // first half.
22215     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22216     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22217     return DCI.CombineTo(N, InsV);
22218   }
22219
22220   //===--------------------------------------------------------------------===//
22221   // Combine some shuffles into subvector extracts and inserts:
22222   //
22223
22224   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22225   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22226     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22227     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22228     return DCI.CombineTo(N, InsV);
22229   }
22230
22231   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22232   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22233     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22234     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22235     return DCI.CombineTo(N, InsV);
22236   }
22237
22238   return SDValue();
22239 }
22240
22241 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22242 /// possible.
22243 ///
22244 /// This is the leaf of the recursive combinine below. When we have found some
22245 /// chain of single-use x86 shuffle instructions and accumulated the combined
22246 /// shuffle mask represented by them, this will try to pattern match that mask
22247 /// into either a single instruction if there is a special purpose instruction
22248 /// for this operation, or into a PSHUFB instruction which is a fully general
22249 /// instruction but should only be used to replace chains over a certain depth.
22250 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22251                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22252                                    TargetLowering::DAGCombinerInfo &DCI,
22253                                    const X86Subtarget *Subtarget) {
22254   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22255
22256   // Find the operand that enters the chain. Note that multiple uses are OK
22257   // here, we're not going to remove the operand we find.
22258   SDValue Input = Op.getOperand(0);
22259   while (Input.getOpcode() == ISD::BITCAST)
22260     Input = Input.getOperand(0);
22261
22262   MVT VT = Input.getSimpleValueType();
22263   MVT RootVT = Root.getSimpleValueType();
22264   SDLoc DL(Root);
22265
22266   if (Mask.size() == 1) {
22267     int Index = Mask[0];
22268     assert((Index >= 0 || Index == SM_SentinelUndef ||
22269             Index == SM_SentinelZero) &&
22270            "Invalid shuffle index found!");
22271
22272     // We may end up with an accumulated mask of size 1 as a result of
22273     // widening of shuffle operands (see function canWidenShuffleElements).
22274     // If the only shuffle index is equal to SM_SentinelZero then propagate
22275     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22276     // mask, and therefore the entire chain of shuffles can be folded away.
22277     if (Index == SM_SentinelZero)
22278       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22279     else
22280       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22281                     /*AddTo*/ true);
22282     return true;
22283   }
22284
22285   // Use the float domain if the operand type is a floating point type.
22286   bool FloatDomain = VT.isFloatingPoint();
22287
22288   // For floating point shuffles, we don't have free copies in the shuffle
22289   // instructions or the ability to load as part of the instruction, so
22290   // canonicalize their shuffles to UNPCK or MOV variants.
22291   //
22292   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22293   // vectors because it can have a load folded into it that UNPCK cannot. This
22294   // doesn't preclude something switching to the shorter encoding post-RA.
22295   //
22296   // FIXME: Should teach these routines about AVX vector widths.
22297   if (FloatDomain && VT.is128BitVector()) {
22298     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22299       bool Lo = Mask.equals({0, 0});
22300       unsigned Shuffle;
22301       MVT ShuffleVT;
22302       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22303       // is no slower than UNPCKLPD but has the option to fold the input operand
22304       // into even an unaligned memory load.
22305       if (Lo && Subtarget->hasSSE3()) {
22306         Shuffle = X86ISD::MOVDDUP;
22307         ShuffleVT = MVT::v2f64;
22308       } else {
22309         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22310         // than the UNPCK variants.
22311         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22312         ShuffleVT = MVT::v4f32;
22313       }
22314       if (Depth == 1 && Root->getOpcode() == Shuffle)
22315         return false; // Nothing to do!
22316       Op = DAG.getBitcast(ShuffleVT, Input);
22317       DCI.AddToWorklist(Op.getNode());
22318       if (Shuffle == X86ISD::MOVDDUP)
22319         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22320       else
22321         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22322       DCI.AddToWorklist(Op.getNode());
22323       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22324                     /*AddTo*/ true);
22325       return true;
22326     }
22327     if (Subtarget->hasSSE3() &&
22328         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22329       bool Lo = Mask.equals({0, 0, 2, 2});
22330       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22331       MVT ShuffleVT = MVT::v4f32;
22332       if (Depth == 1 && Root->getOpcode() == Shuffle)
22333         return false; // Nothing to do!
22334       Op = DAG.getBitcast(ShuffleVT, Input);
22335       DCI.AddToWorklist(Op.getNode());
22336       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22337       DCI.AddToWorklist(Op.getNode());
22338       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22339                     /*AddTo*/ true);
22340       return true;
22341     }
22342     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22343       bool Lo = Mask.equals({0, 0, 1, 1});
22344       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22345       MVT ShuffleVT = MVT::v4f32;
22346       if (Depth == 1 && Root->getOpcode() == Shuffle)
22347         return false; // Nothing to do!
22348       Op = DAG.getBitcast(ShuffleVT, Input);
22349       DCI.AddToWorklist(Op.getNode());
22350       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22351       DCI.AddToWorklist(Op.getNode());
22352       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22353                     /*AddTo*/ true);
22354       return true;
22355     }
22356   }
22357
22358   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22359   // variants as none of these have single-instruction variants that are
22360   // superior to the UNPCK formulation.
22361   if (!FloatDomain && VT.is128BitVector() &&
22362       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22363        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22364        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22365        Mask.equals(
22366            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22367     bool Lo = Mask[0] == 0;
22368     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22369     if (Depth == 1 && Root->getOpcode() == Shuffle)
22370       return false; // Nothing to do!
22371     MVT ShuffleVT;
22372     switch (Mask.size()) {
22373     case 8:
22374       ShuffleVT = MVT::v8i16;
22375       break;
22376     case 16:
22377       ShuffleVT = MVT::v16i8;
22378       break;
22379     default:
22380       llvm_unreachable("Impossible mask size!");
22381     };
22382     Op = DAG.getBitcast(ShuffleVT, Input);
22383     DCI.AddToWorklist(Op.getNode());
22384     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22385     DCI.AddToWorklist(Op.getNode());
22386     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22387                   /*AddTo*/ true);
22388     return true;
22389   }
22390
22391   // Don't try to re-form single instruction chains under any circumstances now
22392   // that we've done encoding canonicalization for them.
22393   if (Depth < 2)
22394     return false;
22395
22396   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22397   // can replace them with a single PSHUFB instruction profitably. Intel's
22398   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22399   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22400   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22401     SmallVector<SDValue, 16> PSHUFBMask;
22402     int NumBytes = VT.getSizeInBits() / 8;
22403     int Ratio = NumBytes / Mask.size();
22404     for (int i = 0; i < NumBytes; ++i) {
22405       if (Mask[i / Ratio] == SM_SentinelUndef) {
22406         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22407         continue;
22408       }
22409       int M = Mask[i / Ratio] != SM_SentinelZero
22410                   ? Ratio * Mask[i / Ratio] + i % Ratio
22411                   : 255;
22412       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22413     }
22414     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22415     Op = DAG.getBitcast(ByteVT, Input);
22416     DCI.AddToWorklist(Op.getNode());
22417     SDValue PSHUFBMaskOp =
22418         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22419     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22420     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22421     DCI.AddToWorklist(Op.getNode());
22422     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22423                   /*AddTo*/ true);
22424     return true;
22425   }
22426
22427   // Failed to find any combines.
22428   return false;
22429 }
22430
22431 /// \brief Fully generic combining of x86 shuffle instructions.
22432 ///
22433 /// This should be the last combine run over the x86 shuffle instructions. Once
22434 /// they have been fully optimized, this will recursively consider all chains
22435 /// of single-use shuffle instructions, build a generic model of the cumulative
22436 /// shuffle operation, and check for simpler instructions which implement this
22437 /// operation. We use this primarily for two purposes:
22438 ///
22439 /// 1) Collapse generic shuffles to specialized single instructions when
22440 ///    equivalent. In most cases, this is just an encoding size win, but
22441 ///    sometimes we will collapse multiple generic shuffles into a single
22442 ///    special-purpose shuffle.
22443 /// 2) Look for sequences of shuffle instructions with 3 or more total
22444 ///    instructions, and replace them with the slightly more expensive SSSE3
22445 ///    PSHUFB instruction if available. We do this as the last combining step
22446 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22447 ///    a suitable short sequence of other instructions. The PHUFB will either
22448 ///    use a register or have to read from memory and so is slightly (but only
22449 ///    slightly) more expensive than the other shuffle instructions.
22450 ///
22451 /// Because this is inherently a quadratic operation (for each shuffle in
22452 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22453 /// This should never be an issue in practice as the shuffle lowering doesn't
22454 /// produce sequences of more than 8 instructions.
22455 ///
22456 /// FIXME: We will currently miss some cases where the redundant shuffling
22457 /// would simplify under the threshold for PSHUFB formation because of
22458 /// combine-ordering. To fix this, we should do the redundant instruction
22459 /// combining in this recursive walk.
22460 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22461                                           ArrayRef<int> RootMask,
22462                                           int Depth, bool HasPSHUFB,
22463                                           SelectionDAG &DAG,
22464                                           TargetLowering::DAGCombinerInfo &DCI,
22465                                           const X86Subtarget *Subtarget) {
22466   // Bound the depth of our recursive combine because this is ultimately
22467   // quadratic in nature.
22468   if (Depth > 8)
22469     return false;
22470
22471   // Directly rip through bitcasts to find the underlying operand.
22472   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22473     Op = Op.getOperand(0);
22474
22475   MVT VT = Op.getSimpleValueType();
22476   if (!VT.isVector())
22477     return false; // Bail if we hit a non-vector.
22478
22479   assert(Root.getSimpleValueType().isVector() &&
22480          "Shuffles operate on vector types!");
22481   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22482          "Can only combine shuffles of the same vector register size.");
22483
22484   if (!isTargetShuffle(Op.getOpcode()))
22485     return false;
22486   SmallVector<int, 16> OpMask;
22487   bool IsUnary;
22488   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22489   // We only can combine unary shuffles which we can decode the mask for.
22490   if (!HaveMask || !IsUnary)
22491     return false;
22492
22493   assert(VT.getVectorNumElements() == OpMask.size() &&
22494          "Different mask size from vector size!");
22495   assert(((RootMask.size() > OpMask.size() &&
22496            RootMask.size() % OpMask.size() == 0) ||
22497           (OpMask.size() > RootMask.size() &&
22498            OpMask.size() % RootMask.size() == 0) ||
22499           OpMask.size() == RootMask.size()) &&
22500          "The smaller number of elements must divide the larger.");
22501   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22502   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22503   assert(((RootRatio == 1 && OpRatio == 1) ||
22504           (RootRatio == 1) != (OpRatio == 1)) &&
22505          "Must not have a ratio for both incoming and op masks!");
22506
22507   SmallVector<int, 16> Mask;
22508   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22509
22510   // Merge this shuffle operation's mask into our accumulated mask. Note that
22511   // this shuffle's mask will be the first applied to the input, followed by the
22512   // root mask to get us all the way to the root value arrangement. The reason
22513   // for this order is that we are recursing up the operation chain.
22514   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22515     int RootIdx = i / RootRatio;
22516     if (RootMask[RootIdx] < 0) {
22517       // This is a zero or undef lane, we're done.
22518       Mask.push_back(RootMask[RootIdx]);
22519       continue;
22520     }
22521
22522     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22523     int OpIdx = RootMaskedIdx / OpRatio;
22524     if (OpMask[OpIdx] < 0) {
22525       // The incoming lanes are zero or undef, it doesn't matter which ones we
22526       // are using.
22527       Mask.push_back(OpMask[OpIdx]);
22528       continue;
22529     }
22530
22531     // Ok, we have non-zero lanes, map them through.
22532     Mask.push_back(OpMask[OpIdx] * OpRatio +
22533                    RootMaskedIdx % OpRatio);
22534   }
22535
22536   // See if we can recurse into the operand to combine more things.
22537   switch (Op.getOpcode()) {
22538   case X86ISD::PSHUFB:
22539     HasPSHUFB = true;
22540   case X86ISD::PSHUFD:
22541   case X86ISD::PSHUFHW:
22542   case X86ISD::PSHUFLW:
22543     if (Op.getOperand(0).hasOneUse() &&
22544         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22545                                       HasPSHUFB, DAG, DCI, Subtarget))
22546       return true;
22547     break;
22548
22549   case X86ISD::UNPCKL:
22550   case X86ISD::UNPCKH:
22551     assert(Op.getOperand(0) == Op.getOperand(1) &&
22552            "We only combine unary shuffles!");
22553     // We can't check for single use, we have to check that this shuffle is the
22554     // only user.
22555     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22556         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22557                                       HasPSHUFB, DAG, DCI, Subtarget))
22558       return true;
22559     break;
22560   }
22561
22562   // Minor canonicalization of the accumulated shuffle mask to make it easier
22563   // to match below. All this does is detect masks with squential pairs of
22564   // elements, and shrink them to the half-width mask. It does this in a loop
22565   // so it will reduce the size of the mask to the minimal width mask which
22566   // performs an equivalent shuffle.
22567   SmallVector<int, 16> WidenedMask;
22568   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22569     Mask = std::move(WidenedMask);
22570     WidenedMask.clear();
22571   }
22572
22573   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22574                                 Subtarget);
22575 }
22576
22577 /// \brief Get the PSHUF-style mask from PSHUF node.
22578 ///
22579 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22580 /// PSHUF-style masks that can be reused with such instructions.
22581 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22582   MVT VT = N.getSimpleValueType();
22583   SmallVector<int, 4> Mask;
22584   bool IsUnary;
22585   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22586   (void)HaveMask;
22587   assert(HaveMask);
22588
22589   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22590   // matter. Check that the upper masks are repeats and remove them.
22591   if (VT.getSizeInBits() > 128) {
22592     int LaneElts = 128 / VT.getScalarSizeInBits();
22593 #ifndef NDEBUG
22594     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22595       for (int j = 0; j < LaneElts; ++j)
22596         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22597                "Mask doesn't repeat in high 128-bit lanes!");
22598 #endif
22599     Mask.resize(LaneElts);
22600   }
22601
22602   switch (N.getOpcode()) {
22603   case X86ISD::PSHUFD:
22604     return Mask;
22605   case X86ISD::PSHUFLW:
22606     Mask.resize(4);
22607     return Mask;
22608   case X86ISD::PSHUFHW:
22609     Mask.erase(Mask.begin(), Mask.begin() + 4);
22610     for (int &M : Mask)
22611       M -= 4;
22612     return Mask;
22613   default:
22614     llvm_unreachable("No valid shuffle instruction found!");
22615   }
22616 }
22617
22618 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22619 ///
22620 /// We walk up the chain and look for a combinable shuffle, skipping over
22621 /// shuffles that we could hoist this shuffle's transformation past without
22622 /// altering anything.
22623 static SDValue
22624 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22625                              SelectionDAG &DAG,
22626                              TargetLowering::DAGCombinerInfo &DCI) {
22627   assert(N.getOpcode() == X86ISD::PSHUFD &&
22628          "Called with something other than an x86 128-bit half shuffle!");
22629   SDLoc DL(N);
22630
22631   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22632   // of the shuffles in the chain so that we can form a fresh chain to replace
22633   // this one.
22634   SmallVector<SDValue, 8> Chain;
22635   SDValue V = N.getOperand(0);
22636   for (; V.hasOneUse(); V = V.getOperand(0)) {
22637     switch (V.getOpcode()) {
22638     default:
22639       return SDValue(); // Nothing combined!
22640
22641     case ISD::BITCAST:
22642       // Skip bitcasts as we always know the type for the target specific
22643       // instructions.
22644       continue;
22645
22646     case X86ISD::PSHUFD:
22647       // Found another dword shuffle.
22648       break;
22649
22650     case X86ISD::PSHUFLW:
22651       // Check that the low words (being shuffled) are the identity in the
22652       // dword shuffle, and the high words are self-contained.
22653       if (Mask[0] != 0 || Mask[1] != 1 ||
22654           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22655         return SDValue();
22656
22657       Chain.push_back(V);
22658       continue;
22659
22660     case X86ISD::PSHUFHW:
22661       // Check that the high words (being shuffled) are the identity in the
22662       // dword shuffle, and the low words are self-contained.
22663       if (Mask[2] != 2 || Mask[3] != 3 ||
22664           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22665         return SDValue();
22666
22667       Chain.push_back(V);
22668       continue;
22669
22670     case X86ISD::UNPCKL:
22671     case X86ISD::UNPCKH:
22672       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22673       // shuffle into a preceding word shuffle.
22674       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
22675           V.getSimpleValueType().getVectorElementType() != MVT::i16)
22676         return SDValue();
22677
22678       // Search for a half-shuffle which we can combine with.
22679       unsigned CombineOp =
22680           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22681       if (V.getOperand(0) != V.getOperand(1) ||
22682           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22683         return SDValue();
22684       Chain.push_back(V);
22685       V = V.getOperand(0);
22686       do {
22687         switch (V.getOpcode()) {
22688         default:
22689           return SDValue(); // Nothing to combine.
22690
22691         case X86ISD::PSHUFLW:
22692         case X86ISD::PSHUFHW:
22693           if (V.getOpcode() == CombineOp)
22694             break;
22695
22696           Chain.push_back(V);
22697
22698           // Fallthrough!
22699         case ISD::BITCAST:
22700           V = V.getOperand(0);
22701           continue;
22702         }
22703         break;
22704       } while (V.hasOneUse());
22705       break;
22706     }
22707     // Break out of the loop if we break out of the switch.
22708     break;
22709   }
22710
22711   if (!V.hasOneUse())
22712     // We fell out of the loop without finding a viable combining instruction.
22713     return SDValue();
22714
22715   // Merge this node's mask and our incoming mask.
22716   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22717   for (int &M : Mask)
22718     M = VMask[M];
22719   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22720                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22721
22722   // Rebuild the chain around this new shuffle.
22723   while (!Chain.empty()) {
22724     SDValue W = Chain.pop_back_val();
22725
22726     if (V.getValueType() != W.getOperand(0).getValueType())
22727       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22728
22729     switch (W.getOpcode()) {
22730     default:
22731       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22732
22733     case X86ISD::UNPCKL:
22734     case X86ISD::UNPCKH:
22735       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22736       break;
22737
22738     case X86ISD::PSHUFD:
22739     case X86ISD::PSHUFLW:
22740     case X86ISD::PSHUFHW:
22741       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22742       break;
22743     }
22744   }
22745   if (V.getValueType() != N.getValueType())
22746     V = DAG.getBitcast(N.getValueType(), V);
22747
22748   // Return the new chain to replace N.
22749   return V;
22750 }
22751
22752 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22753 /// pshufhw.
22754 ///
22755 /// We walk up the chain, skipping shuffles of the other half and looking
22756 /// through shuffles which switch halves trying to find a shuffle of the same
22757 /// pair of dwords.
22758 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22759                                         SelectionDAG &DAG,
22760                                         TargetLowering::DAGCombinerInfo &DCI) {
22761   assert(
22762       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22763       "Called with something other than an x86 128-bit half shuffle!");
22764   SDLoc DL(N);
22765   unsigned CombineOpcode = N.getOpcode();
22766
22767   // Walk up a single-use chain looking for a combinable shuffle.
22768   SDValue V = N.getOperand(0);
22769   for (; V.hasOneUse(); V = V.getOperand(0)) {
22770     switch (V.getOpcode()) {
22771     default:
22772       return false; // Nothing combined!
22773
22774     case ISD::BITCAST:
22775       // Skip bitcasts as we always know the type for the target specific
22776       // instructions.
22777       continue;
22778
22779     case X86ISD::PSHUFLW:
22780     case X86ISD::PSHUFHW:
22781       if (V.getOpcode() == CombineOpcode)
22782         break;
22783
22784       // Other-half shuffles are no-ops.
22785       continue;
22786     }
22787     // Break out of the loop if we break out of the switch.
22788     break;
22789   }
22790
22791   if (!V.hasOneUse())
22792     // We fell out of the loop without finding a viable combining instruction.
22793     return false;
22794
22795   // Combine away the bottom node as its shuffle will be accumulated into
22796   // a preceding shuffle.
22797   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22798
22799   // Record the old value.
22800   SDValue Old = V;
22801
22802   // Merge this node's mask and our incoming mask (adjusted to account for all
22803   // the pshufd instructions encountered).
22804   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22805   for (int &M : Mask)
22806     M = VMask[M];
22807   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22808                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22809
22810   // Check that the shuffles didn't cancel each other out. If not, we need to
22811   // combine to the new one.
22812   if (Old != V)
22813     // Replace the combinable shuffle with the combined one, updating all users
22814     // so that we re-evaluate the chain here.
22815     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22816
22817   return true;
22818 }
22819
22820 /// \brief Try to combine x86 target specific shuffles.
22821 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22822                                            TargetLowering::DAGCombinerInfo &DCI,
22823                                            const X86Subtarget *Subtarget) {
22824   SDLoc DL(N);
22825   MVT VT = N.getSimpleValueType();
22826   SmallVector<int, 4> Mask;
22827
22828   switch (N.getOpcode()) {
22829   case X86ISD::PSHUFD:
22830   case X86ISD::PSHUFLW:
22831   case X86ISD::PSHUFHW:
22832     Mask = getPSHUFShuffleMask(N);
22833     assert(Mask.size() == 4);
22834     break;
22835   default:
22836     return SDValue();
22837   }
22838
22839   // Nuke no-op shuffles that show up after combining.
22840   if (isNoopShuffleMask(Mask))
22841     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22842
22843   // Look for simplifications involving one or two shuffle instructions.
22844   SDValue V = N.getOperand(0);
22845   switch (N.getOpcode()) {
22846   default:
22847     break;
22848   case X86ISD::PSHUFLW:
22849   case X86ISD::PSHUFHW:
22850     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
22851
22852     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22853       return SDValue(); // We combined away this shuffle, so we're done.
22854
22855     // See if this reduces to a PSHUFD which is no more expensive and can
22856     // combine with more operations. Note that it has to at least flip the
22857     // dwords as otherwise it would have been removed as a no-op.
22858     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22859       int DMask[] = {0, 1, 2, 3};
22860       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22861       DMask[DOffset + 0] = DOffset + 1;
22862       DMask[DOffset + 1] = DOffset + 0;
22863       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22864       V = DAG.getBitcast(DVT, V);
22865       DCI.AddToWorklist(V.getNode());
22866       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22867                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22868       DCI.AddToWorklist(V.getNode());
22869       return DAG.getBitcast(VT, V);
22870     }
22871
22872     // Look for shuffle patterns which can be implemented as a single unpack.
22873     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22874     // only works when we have a PSHUFD followed by two half-shuffles.
22875     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22876         (V.getOpcode() == X86ISD::PSHUFLW ||
22877          V.getOpcode() == X86ISD::PSHUFHW) &&
22878         V.getOpcode() != N.getOpcode() &&
22879         V.hasOneUse()) {
22880       SDValue D = V.getOperand(0);
22881       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22882         D = D.getOperand(0);
22883       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22884         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22885         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22886         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22887         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22888         int WordMask[8];
22889         for (int i = 0; i < 4; ++i) {
22890           WordMask[i + NOffset] = Mask[i] + NOffset;
22891           WordMask[i + VOffset] = VMask[i] + VOffset;
22892         }
22893         // Map the word mask through the DWord mask.
22894         int MappedMask[8];
22895         for (int i = 0; i < 8; ++i)
22896           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22897         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22898             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22899           // We can replace all three shuffles with an unpack.
22900           V = DAG.getBitcast(VT, D.getOperand(0));
22901           DCI.AddToWorklist(V.getNode());
22902           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22903                                                 : X86ISD::UNPCKH,
22904                              DL, VT, V, V);
22905         }
22906       }
22907     }
22908
22909     break;
22910
22911   case X86ISD::PSHUFD:
22912     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22913       return NewN;
22914
22915     break;
22916   }
22917
22918   return SDValue();
22919 }
22920
22921 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22922 ///
22923 /// We combine this directly on the abstract vector shuffle nodes so it is
22924 /// easier to generically match. We also insert dummy vector shuffle nodes for
22925 /// the operands which explicitly discard the lanes which are unused by this
22926 /// operation to try to flow through the rest of the combiner the fact that
22927 /// they're unused.
22928 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22929   SDLoc DL(N);
22930   EVT VT = N->getValueType(0);
22931
22932   // We only handle target-independent shuffles.
22933   // FIXME: It would be easy and harmless to use the target shuffle mask
22934   // extraction tool to support more.
22935   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22936     return SDValue();
22937
22938   auto *SVN = cast<ShuffleVectorSDNode>(N);
22939   ArrayRef<int> Mask = SVN->getMask();
22940   SDValue V1 = N->getOperand(0);
22941   SDValue V2 = N->getOperand(1);
22942
22943   // We require the first shuffle operand to be the SUB node, and the second to
22944   // be the ADD node.
22945   // FIXME: We should support the commuted patterns.
22946   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22947     return SDValue();
22948
22949   // If there are other uses of these operations we can't fold them.
22950   if (!V1->hasOneUse() || !V2->hasOneUse())
22951     return SDValue();
22952
22953   // Ensure that both operations have the same operands. Note that we can
22954   // commute the FADD operands.
22955   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22956   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22957       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22958     return SDValue();
22959
22960   // We're looking for blends between FADD and FSUB nodes. We insist on these
22961   // nodes being lined up in a specific expected pattern.
22962   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22963         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22964         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22965     return SDValue();
22966
22967   // Only specific types are legal at this point, assert so we notice if and
22968   // when these change.
22969   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22970           VT == MVT::v4f64) &&
22971          "Unknown vector type encountered!");
22972
22973   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22974 }
22975
22976 /// PerformShuffleCombine - Performs several different shuffle combines.
22977 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22978                                      TargetLowering::DAGCombinerInfo &DCI,
22979                                      const X86Subtarget *Subtarget) {
22980   SDLoc dl(N);
22981   SDValue N0 = N->getOperand(0);
22982   SDValue N1 = N->getOperand(1);
22983   EVT VT = N->getValueType(0);
22984
22985   // Don't create instructions with illegal types after legalize types has run.
22986   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22987   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22988     return SDValue();
22989
22990   // If we have legalized the vector types, look for blends of FADD and FSUB
22991   // nodes that we can fuse into an ADDSUB node.
22992   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22993     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22994       return AddSub;
22995
22996   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22997   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22998       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22999     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23000
23001   // During Type Legalization, when promoting illegal vector types,
23002   // the backend might introduce new shuffle dag nodes and bitcasts.
23003   //
23004   // This code performs the following transformation:
23005   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23006   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23007   //
23008   // We do this only if both the bitcast and the BINOP dag nodes have
23009   // one use. Also, perform this transformation only if the new binary
23010   // operation is legal. This is to avoid introducing dag nodes that
23011   // potentially need to be further expanded (or custom lowered) into a
23012   // less optimal sequence of dag nodes.
23013   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23014       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23015       N0.getOpcode() == ISD::BITCAST) {
23016     SDValue BC0 = N0.getOperand(0);
23017     EVT SVT = BC0.getValueType();
23018     unsigned Opcode = BC0.getOpcode();
23019     unsigned NumElts = VT.getVectorNumElements();
23020
23021     if (BC0.hasOneUse() && SVT.isVector() &&
23022         SVT.getVectorNumElements() * 2 == NumElts &&
23023         TLI.isOperationLegal(Opcode, VT)) {
23024       bool CanFold = false;
23025       switch (Opcode) {
23026       default : break;
23027       case ISD::ADD :
23028       case ISD::FADD :
23029       case ISD::SUB :
23030       case ISD::FSUB :
23031       case ISD::MUL :
23032       case ISD::FMUL :
23033         CanFold = true;
23034       }
23035
23036       unsigned SVTNumElts = SVT.getVectorNumElements();
23037       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23038       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23039         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23040       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23041         CanFold = SVOp->getMaskElt(i) < 0;
23042
23043       if (CanFold) {
23044         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23045         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23046         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23047         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23048       }
23049     }
23050   }
23051
23052   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23053   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23054   // consecutive, non-overlapping, and in the right order.
23055   SmallVector<SDValue, 16> Elts;
23056   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23057     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23058
23059   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23060     return LD;
23061
23062   if (isTargetShuffle(N->getOpcode())) {
23063     SDValue Shuffle =
23064         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23065     if (Shuffle.getNode())
23066       return Shuffle;
23067
23068     // Try recursively combining arbitrary sequences of x86 shuffle
23069     // instructions into higher-order shuffles. We do this after combining
23070     // specific PSHUF instruction sequences into their minimal form so that we
23071     // can evaluate how many specialized shuffle instructions are involved in
23072     // a particular chain.
23073     SmallVector<int, 1> NonceMask; // Just a placeholder.
23074     NonceMask.push_back(0);
23075     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23076                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23077                                       DCI, Subtarget))
23078       return SDValue(); // This routine will use CombineTo to replace N.
23079   }
23080
23081   return SDValue();
23082 }
23083
23084 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23085 /// specific shuffle of a load can be folded into a single element load.
23086 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23087 /// shuffles have been custom lowered so we need to handle those here.
23088 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23089                                          TargetLowering::DAGCombinerInfo &DCI) {
23090   if (DCI.isBeforeLegalizeOps())
23091     return SDValue();
23092
23093   SDValue InVec = N->getOperand(0);
23094   SDValue EltNo = N->getOperand(1);
23095
23096   if (!isa<ConstantSDNode>(EltNo))
23097     return SDValue();
23098
23099   EVT OriginalVT = InVec.getValueType();
23100
23101   if (InVec.getOpcode() == ISD::BITCAST) {
23102     // Don't duplicate a load with other uses.
23103     if (!InVec.hasOneUse())
23104       return SDValue();
23105     EVT BCVT = InVec.getOperand(0).getValueType();
23106     if (!BCVT.isVector() ||
23107         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23108       return SDValue();
23109     InVec = InVec.getOperand(0);
23110   }
23111
23112   EVT CurrentVT = InVec.getValueType();
23113
23114   if (!isTargetShuffle(InVec.getOpcode()))
23115     return SDValue();
23116
23117   // Don't duplicate a load with other uses.
23118   if (!InVec.hasOneUse())
23119     return SDValue();
23120
23121   SmallVector<int, 16> ShuffleMask;
23122   bool UnaryShuffle;
23123   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23124                             ShuffleMask, UnaryShuffle))
23125     return SDValue();
23126
23127   // Select the input vector, guarding against out of range extract vector.
23128   unsigned NumElems = CurrentVT.getVectorNumElements();
23129   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23130   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23131   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23132                                          : InVec.getOperand(1);
23133
23134   // If inputs to shuffle are the same for both ops, then allow 2 uses
23135   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23136                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23137
23138   if (LdNode.getOpcode() == ISD::BITCAST) {
23139     // Don't duplicate a load with other uses.
23140     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23141       return SDValue();
23142
23143     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23144     LdNode = LdNode.getOperand(0);
23145   }
23146
23147   if (!ISD::isNormalLoad(LdNode.getNode()))
23148     return SDValue();
23149
23150   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23151
23152   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23153     return SDValue();
23154
23155   EVT EltVT = N->getValueType(0);
23156   // If there's a bitcast before the shuffle, check if the load type and
23157   // alignment is valid.
23158   unsigned Align = LN0->getAlignment();
23159   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23160   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23161       EltVT.getTypeForEVT(*DAG.getContext()));
23162
23163   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23164     return SDValue();
23165
23166   // All checks match so transform back to vector_shuffle so that DAG combiner
23167   // can finish the job
23168   SDLoc dl(N);
23169
23170   // Create shuffle node taking into account the case that its a unary shuffle
23171   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23172                                    : InVec.getOperand(1);
23173   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23174                                  InVec.getOperand(0), Shuffle,
23175                                  &ShuffleMask[0]);
23176   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23177   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23178                      EltNo);
23179 }
23180
23181 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23182                                      const X86Subtarget *Subtarget) {
23183   SDValue N0 = N->getOperand(0);
23184   EVT VT = N->getValueType(0);
23185
23186   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23187   // special and don't usually play with other vector types, it's better to
23188   // handle them early to be sure we emit efficient code by avoiding
23189   // store-load conversions.
23190   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23191       N0.getValueType() == MVT::v2i32 &&
23192       isa<ConstantSDNode>(N0.getOperand(1))) {
23193     SDValue N00 = N0->getOperand(0);
23194     if (N0.getConstantOperandVal(1) == 0 && N00.getValueType() == MVT::i32)
23195       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23196   }
23197
23198   // Convert a bitcasted integer logic operation that has one bitcasted
23199   // floating-point operand and one constant operand into a floating-point
23200   // logic operation. This may create a load of the constant, but that is
23201   // cheaper than materializing the constant in an integer register and
23202   // transferring it to an SSE register or transferring the SSE operand to
23203   // integer register and back.
23204   unsigned FPOpcode;
23205   switch (N0.getOpcode()) {
23206     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23207     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23208     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23209     default: return SDValue();
23210   }
23211   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23212        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23213       isa<ConstantSDNode>(N0.getOperand(1)) &&
23214       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23215       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23216     SDValue N000 = N0.getOperand(0).getOperand(0);
23217     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23218     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23219   }
23220
23221   return SDValue();
23222 }
23223
23224 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23225 /// generation and convert it from being a bunch of shuffles and extracts
23226 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23227 /// storing the value and loading scalars back, while for x64 we should
23228 /// use 64-bit extracts and shifts.
23229 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23230                                          TargetLowering::DAGCombinerInfo &DCI) {
23231   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23232     return NewOp;
23233
23234   SDValue InputVector = N->getOperand(0);
23235   SDLoc dl(InputVector);
23236   // Detect mmx to i32 conversion through a v2i32 elt extract.
23237   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23238       N->getValueType(0) == MVT::i32 &&
23239       InputVector.getValueType() == MVT::v2i32) {
23240
23241     // The bitcast source is a direct mmx result.
23242     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23243     if (MMXSrc.getValueType() == MVT::x86mmx)
23244       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23245                          N->getValueType(0),
23246                          InputVector.getNode()->getOperand(0));
23247
23248     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23249     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23250         MMXSrc.getValueType() == MVT::i64) {
23251       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23252       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23253           MMXSrcOp.getValueType() == MVT::v1i64 &&
23254           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23255         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23256                            N->getValueType(0), MMXSrcOp.getOperand(0));
23257     }
23258   }
23259
23260   EVT VT = N->getValueType(0);
23261
23262   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23263       InputVector.getOpcode() == ISD::BITCAST &&
23264       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23265     uint64_t ExtractedElt =
23266         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23267     uint64_t InputValue =
23268         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23269     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23270     return DAG.getConstant(Res, dl, MVT::i1);
23271   }
23272   // Only operate on vectors of 4 elements, where the alternative shuffling
23273   // gets to be more expensive.
23274   if (InputVector.getValueType() != MVT::v4i32)
23275     return SDValue();
23276
23277   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23278   // single use which is a sign-extend or zero-extend, and all elements are
23279   // used.
23280   SmallVector<SDNode *, 4> Uses;
23281   unsigned ExtractedElements = 0;
23282   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23283        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23284     if (UI.getUse().getResNo() != InputVector.getResNo())
23285       return SDValue();
23286
23287     SDNode *Extract = *UI;
23288     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23289       return SDValue();
23290
23291     if (Extract->getValueType(0) != MVT::i32)
23292       return SDValue();
23293     if (!Extract->hasOneUse())
23294       return SDValue();
23295     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23296         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23297       return SDValue();
23298     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23299       return SDValue();
23300
23301     // Record which element was extracted.
23302     ExtractedElements |=
23303       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23304
23305     Uses.push_back(Extract);
23306   }
23307
23308   // If not all the elements were used, this may not be worthwhile.
23309   if (ExtractedElements != 15)
23310     return SDValue();
23311
23312   // Ok, we've now decided to do the transformation.
23313   // If 64-bit shifts are legal, use the extract-shift sequence,
23314   // otherwise bounce the vector off the cache.
23315   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23316   SDValue Vals[4];
23317
23318   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23319     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23320     auto &DL = DAG.getDataLayout();
23321     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23322     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23323       DAG.getConstant(0, dl, VecIdxTy));
23324     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23325       DAG.getConstant(1, dl, VecIdxTy));
23326
23327     SDValue ShAmt = DAG.getConstant(
23328         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23329     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23330     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23331       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23332     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23333     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23334       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23335   } else {
23336     // Store the value to a temporary stack slot.
23337     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23338     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23339       MachinePointerInfo(), false, false, 0);
23340
23341     EVT ElementType = InputVector.getValueType().getVectorElementType();
23342     unsigned EltSize = ElementType.getSizeInBits() / 8;
23343
23344     // Replace each use (extract) with a load of the appropriate element.
23345     for (unsigned i = 0; i < 4; ++i) {
23346       uint64_t Offset = EltSize * i;
23347       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23348       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23349
23350       SDValue ScalarAddr =
23351           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23352
23353       // Load the scalar.
23354       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23355                             ScalarAddr, MachinePointerInfo(),
23356                             false, false, false, 0);
23357
23358     }
23359   }
23360
23361   // Replace the extracts
23362   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23363     UE = Uses.end(); UI != UE; ++UI) {
23364     SDNode *Extract = *UI;
23365
23366     SDValue Idx = Extract->getOperand(1);
23367     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23368     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23369   }
23370
23371   // The replacement was made in place; don't return anything.
23372   return SDValue();
23373 }
23374
23375 static SDValue
23376 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23377                                       const X86Subtarget *Subtarget) {
23378   SDLoc dl(N);
23379   SDValue Cond = N->getOperand(0);
23380   SDValue LHS = N->getOperand(1);
23381   SDValue RHS = N->getOperand(2);
23382
23383   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23384     SDValue CondSrc = Cond->getOperand(0);
23385     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23386       Cond = CondSrc->getOperand(0);
23387   }
23388
23389   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23390     return SDValue();
23391
23392   // A vselect where all conditions and data are constants can be optimized into
23393   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23394   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23395       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23396     return SDValue();
23397
23398   unsigned MaskValue = 0;
23399   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23400     return SDValue();
23401
23402   MVT VT = N->getSimpleValueType(0);
23403   unsigned NumElems = VT.getVectorNumElements();
23404   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23405   for (unsigned i = 0; i < NumElems; ++i) {
23406     // Be sure we emit undef where we can.
23407     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23408       ShuffleMask[i] = -1;
23409     else
23410       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23411   }
23412
23413   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23414   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23415     return SDValue();
23416   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23417 }
23418
23419 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23420 /// nodes.
23421 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23422                                     TargetLowering::DAGCombinerInfo &DCI,
23423                                     const X86Subtarget *Subtarget) {
23424   SDLoc DL(N);
23425   SDValue Cond = N->getOperand(0);
23426   // Get the LHS/RHS of the select.
23427   SDValue LHS = N->getOperand(1);
23428   SDValue RHS = N->getOperand(2);
23429   EVT VT = LHS.getValueType();
23430   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23431
23432   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23433   // instructions match the semantics of the common C idiom x<y?x:y but not
23434   // x<=y?x:y, because of how they handle negative zero (which can be
23435   // ignored in unsafe-math mode).
23436   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23437   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23438       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23439       (Subtarget->hasSSE2() ||
23440        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23441     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23442
23443     unsigned Opcode = 0;
23444     // Check for x CC y ? x : y.
23445     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23446         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23447       switch (CC) {
23448       default: break;
23449       case ISD::SETULT:
23450         // Converting this to a min would handle NaNs incorrectly, and swapping
23451         // the operands would cause it to handle comparisons between positive
23452         // and negative zero incorrectly.
23453         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23454           if (!DAG.getTarget().Options.UnsafeFPMath &&
23455               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23456             break;
23457           std::swap(LHS, RHS);
23458         }
23459         Opcode = X86ISD::FMIN;
23460         break;
23461       case ISD::SETOLE:
23462         // Converting this to a min would handle comparisons between positive
23463         // and negative zero incorrectly.
23464         if (!DAG.getTarget().Options.UnsafeFPMath &&
23465             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23466           break;
23467         Opcode = X86ISD::FMIN;
23468         break;
23469       case ISD::SETULE:
23470         // Converting this to a min would handle both negative zeros and NaNs
23471         // incorrectly, but we can swap the operands to fix both.
23472         std::swap(LHS, RHS);
23473       case ISD::SETOLT:
23474       case ISD::SETLT:
23475       case ISD::SETLE:
23476         Opcode = X86ISD::FMIN;
23477         break;
23478
23479       case ISD::SETOGE:
23480         // Converting this to a max would handle comparisons between positive
23481         // and negative zero incorrectly.
23482         if (!DAG.getTarget().Options.UnsafeFPMath &&
23483             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23484           break;
23485         Opcode = X86ISD::FMAX;
23486         break;
23487       case ISD::SETUGT:
23488         // Converting this to a max would handle NaNs incorrectly, and swapping
23489         // the operands would cause it to handle comparisons between positive
23490         // and negative zero incorrectly.
23491         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23492           if (!DAG.getTarget().Options.UnsafeFPMath &&
23493               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23494             break;
23495           std::swap(LHS, RHS);
23496         }
23497         Opcode = X86ISD::FMAX;
23498         break;
23499       case ISD::SETUGE:
23500         // Converting this to a max would handle both negative zeros and NaNs
23501         // incorrectly, but we can swap the operands to fix both.
23502         std::swap(LHS, RHS);
23503       case ISD::SETOGT:
23504       case ISD::SETGT:
23505       case ISD::SETGE:
23506         Opcode = X86ISD::FMAX;
23507         break;
23508       }
23509     // Check for x CC y ? y : x -- a min/max with reversed arms.
23510     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23511                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23512       switch (CC) {
23513       default: break;
23514       case ISD::SETOGE:
23515         // Converting this to a min would handle comparisons between positive
23516         // and negative zero incorrectly, and swapping the operands would
23517         // cause it to handle NaNs incorrectly.
23518         if (!DAG.getTarget().Options.UnsafeFPMath &&
23519             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23520           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23521             break;
23522           std::swap(LHS, RHS);
23523         }
23524         Opcode = X86ISD::FMIN;
23525         break;
23526       case ISD::SETUGT:
23527         // Converting this to a min would handle NaNs incorrectly.
23528         if (!DAG.getTarget().Options.UnsafeFPMath &&
23529             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23530           break;
23531         Opcode = X86ISD::FMIN;
23532         break;
23533       case ISD::SETUGE:
23534         // Converting this to a min would handle both negative zeros and NaNs
23535         // incorrectly, but we can swap the operands to fix both.
23536         std::swap(LHS, RHS);
23537       case ISD::SETOGT:
23538       case ISD::SETGT:
23539       case ISD::SETGE:
23540         Opcode = X86ISD::FMIN;
23541         break;
23542
23543       case ISD::SETULT:
23544         // Converting this to a max would handle NaNs incorrectly.
23545         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23546           break;
23547         Opcode = X86ISD::FMAX;
23548         break;
23549       case ISD::SETOLE:
23550         // Converting this to a max would handle comparisons between positive
23551         // and negative zero incorrectly, and swapping the operands would
23552         // cause it to handle NaNs incorrectly.
23553         if (!DAG.getTarget().Options.UnsafeFPMath &&
23554             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23555           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23556             break;
23557           std::swap(LHS, RHS);
23558         }
23559         Opcode = X86ISD::FMAX;
23560         break;
23561       case ISD::SETULE:
23562         // Converting this to a max would handle both negative zeros and NaNs
23563         // incorrectly, but we can swap the operands to fix both.
23564         std::swap(LHS, RHS);
23565       case ISD::SETOLT:
23566       case ISD::SETLT:
23567       case ISD::SETLE:
23568         Opcode = X86ISD::FMAX;
23569         break;
23570       }
23571     }
23572
23573     if (Opcode)
23574       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23575   }
23576
23577   EVT CondVT = Cond.getValueType();
23578   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23579       CondVT.getVectorElementType() == MVT::i1) {
23580     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23581     // lowering on KNL. In this case we convert it to
23582     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23583     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23584     // Since SKX these selects have a proper lowering.
23585     EVT OpVT = LHS.getValueType();
23586     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23587         (OpVT.getVectorElementType() == MVT::i8 ||
23588          OpVT.getVectorElementType() == MVT::i16) &&
23589         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23590       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23591       DCI.AddToWorklist(Cond.getNode());
23592       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23593     }
23594   }
23595   // If this is a select between two integer constants, try to do some
23596   // optimizations.
23597   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23598     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23599       // Don't do this for crazy integer types.
23600       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23601         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23602         // so that TrueC (the true value) is larger than FalseC.
23603         bool NeedsCondInvert = false;
23604
23605         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23606             // Efficiently invertible.
23607             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23608              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23609               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23610           NeedsCondInvert = true;
23611           std::swap(TrueC, FalseC);
23612         }
23613
23614         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23615         if (FalseC->getAPIntValue() == 0 &&
23616             TrueC->getAPIntValue().isPowerOf2()) {
23617           if (NeedsCondInvert) // Invert the condition if needed.
23618             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23619                                DAG.getConstant(1, DL, Cond.getValueType()));
23620
23621           // Zero extend the condition if needed.
23622           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23623
23624           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23625           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23626                              DAG.getConstant(ShAmt, DL, MVT::i8));
23627         }
23628
23629         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23630         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23631           if (NeedsCondInvert) // Invert the condition if needed.
23632             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23633                                DAG.getConstant(1, DL, Cond.getValueType()));
23634
23635           // Zero extend the condition if needed.
23636           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23637                              FalseC->getValueType(0), Cond);
23638           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23639                              SDValue(FalseC, 0));
23640         }
23641
23642         // Optimize cases that will turn into an LEA instruction.  This requires
23643         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23644         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23645           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23646           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23647
23648           bool isFastMultiplier = false;
23649           if (Diff < 10) {
23650             switch ((unsigned char)Diff) {
23651               default: break;
23652               case 1:  // result = add base, cond
23653               case 2:  // result = lea base(    , cond*2)
23654               case 3:  // result = lea base(cond, cond*2)
23655               case 4:  // result = lea base(    , cond*4)
23656               case 5:  // result = lea base(cond, cond*4)
23657               case 8:  // result = lea base(    , cond*8)
23658               case 9:  // result = lea base(cond, cond*8)
23659                 isFastMultiplier = true;
23660                 break;
23661             }
23662           }
23663
23664           if (isFastMultiplier) {
23665             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23666             if (NeedsCondInvert) // Invert the condition if needed.
23667               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23668                                  DAG.getConstant(1, DL, Cond.getValueType()));
23669
23670             // Zero extend the condition if needed.
23671             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23672                                Cond);
23673             // Scale the condition by the difference.
23674             if (Diff != 1)
23675               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23676                                  DAG.getConstant(Diff, DL,
23677                                                  Cond.getValueType()));
23678
23679             // Add the base if non-zero.
23680             if (FalseC->getAPIntValue() != 0)
23681               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23682                                  SDValue(FalseC, 0));
23683             return Cond;
23684           }
23685         }
23686       }
23687   }
23688
23689   // Canonicalize max and min:
23690   // (x > y) ? x : y -> (x >= y) ? x : y
23691   // (x < y) ? x : y -> (x <= y) ? x : y
23692   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23693   // the need for an extra compare
23694   // against zero. e.g.
23695   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23696   // subl   %esi, %edi
23697   // testl  %edi, %edi
23698   // movl   $0, %eax
23699   // cmovgl %edi, %eax
23700   // =>
23701   // xorl   %eax, %eax
23702   // subl   %esi, $edi
23703   // cmovsl %eax, %edi
23704   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23705       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23706       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23707     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23708     switch (CC) {
23709     default: break;
23710     case ISD::SETLT:
23711     case ISD::SETGT: {
23712       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23713       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23714                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23715       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23716     }
23717     }
23718   }
23719
23720   // Early exit check
23721   if (!TLI.isTypeLegal(VT))
23722     return SDValue();
23723
23724   // Match VSELECTs into subs with unsigned saturation.
23725   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23726       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23727       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23728        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23729     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23730
23731     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23732     // left side invert the predicate to simplify logic below.
23733     SDValue Other;
23734     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23735       Other = RHS;
23736       CC = ISD::getSetCCInverse(CC, true);
23737     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23738       Other = LHS;
23739     }
23740
23741     if (Other.getNode() && Other->getNumOperands() == 2 &&
23742         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23743       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23744       SDValue CondRHS = Cond->getOperand(1);
23745
23746       // Look for a general sub with unsigned saturation first.
23747       // x >= y ? x-y : 0 --> subus x, y
23748       // x >  y ? x-y : 0 --> subus x, y
23749       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23750           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23751         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23752
23753       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23754         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23755           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23756             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23757               // If the RHS is a constant we have to reverse the const
23758               // canonicalization.
23759               // x > C-1 ? x+-C : 0 --> subus x, C
23760               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23761                   CondRHSConst->getAPIntValue() ==
23762                       (-OpRHSConst->getAPIntValue() - 1))
23763                 return DAG.getNode(
23764                     X86ISD::SUBUS, DL, VT, OpLHS,
23765                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23766
23767           // Another special case: If C was a sign bit, the sub has been
23768           // canonicalized into a xor.
23769           // FIXME: Would it be better to use computeKnownBits to determine
23770           //        whether it's safe to decanonicalize the xor?
23771           // x s< 0 ? x^C : 0 --> subus x, C
23772           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23773               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23774               OpRHSConst->getAPIntValue().isSignBit())
23775             // Note that we have to rebuild the RHS constant here to ensure we
23776             // don't rely on particular values of undef lanes.
23777             return DAG.getNode(
23778                 X86ISD::SUBUS, DL, VT, OpLHS,
23779                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23780         }
23781     }
23782   }
23783
23784   // Simplify vector selection if condition value type matches vselect
23785   // operand type
23786   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23787     assert(Cond.getValueType().isVector() &&
23788            "vector select expects a vector selector!");
23789
23790     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23791     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23792
23793     // Try invert the condition if true value is not all 1s and false value
23794     // is not all 0s.
23795     if (!TValIsAllOnes && !FValIsAllZeros &&
23796         // Check if the selector will be produced by CMPP*/PCMP*
23797         Cond.getOpcode() == ISD::SETCC &&
23798         // Check if SETCC has already been promoted
23799         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23800             CondVT) {
23801       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23802       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23803
23804       if (TValIsAllZeros || FValIsAllOnes) {
23805         SDValue CC = Cond.getOperand(2);
23806         ISD::CondCode NewCC =
23807           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23808                                Cond.getOperand(0).getValueType().isInteger());
23809         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23810         std::swap(LHS, RHS);
23811         TValIsAllOnes = FValIsAllOnes;
23812         FValIsAllZeros = TValIsAllZeros;
23813       }
23814     }
23815
23816     if (TValIsAllOnes || FValIsAllZeros) {
23817       SDValue Ret;
23818
23819       if (TValIsAllOnes && FValIsAllZeros)
23820         Ret = Cond;
23821       else if (TValIsAllOnes)
23822         Ret =
23823             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23824       else if (FValIsAllZeros)
23825         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23826                           DAG.getBitcast(CondVT, LHS));
23827
23828       return DAG.getBitcast(VT, Ret);
23829     }
23830   }
23831
23832   // We should generate an X86ISD::BLENDI from a vselect if its argument
23833   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23834   // constants. This specific pattern gets generated when we split a
23835   // selector for a 512 bit vector in a machine without AVX512 (but with
23836   // 256-bit vectors), during legalization:
23837   //
23838   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23839   //
23840   // Iff we find this pattern and the build_vectors are built from
23841   // constants, we translate the vselect into a shuffle_vector that we
23842   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23843   if ((N->getOpcode() == ISD::VSELECT ||
23844        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23845       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23846     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23847     if (Shuffle.getNode())
23848       return Shuffle;
23849   }
23850
23851   // If this is a *dynamic* select (non-constant condition) and we can match
23852   // this node with one of the variable blend instructions, restructure the
23853   // condition so that the blends can use the high bit of each element and use
23854   // SimplifyDemandedBits to simplify the condition operand.
23855   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23856       !DCI.isBeforeLegalize() &&
23857       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23858     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
23859
23860     // Don't optimize vector selects that map to mask-registers.
23861     if (BitWidth == 1)
23862       return SDValue();
23863
23864     // We can only handle the cases where VSELECT is directly legal on the
23865     // subtarget. We custom lower VSELECT nodes with constant conditions and
23866     // this makes it hard to see whether a dynamic VSELECT will correctly
23867     // lower, so we both check the operation's status and explicitly handle the
23868     // cases where a *dynamic* blend will fail even though a constant-condition
23869     // blend could be custom lowered.
23870     // FIXME: We should find a better way to handle this class of problems.
23871     // Potentially, we should combine constant-condition vselect nodes
23872     // pre-legalization into shuffles and not mark as many types as custom
23873     // lowered.
23874     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23875       return SDValue();
23876     // FIXME: We don't support i16-element blends currently. We could and
23877     // should support them by making *all* the bits in the condition be set
23878     // rather than just the high bit and using an i8-element blend.
23879     if (VT.getVectorElementType() == MVT::i16)
23880       return SDValue();
23881     // Dynamic blending was only available from SSE4.1 onward.
23882     if (VT.is128BitVector() && !Subtarget->hasSSE41())
23883       return SDValue();
23884     // Byte blends are only available in AVX2
23885     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
23886       return SDValue();
23887
23888     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23889     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23890
23891     APInt KnownZero, KnownOne;
23892     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23893                                           DCI.isBeforeLegalizeOps());
23894     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23895         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23896                                  TLO)) {
23897       // If we changed the computation somewhere in the DAG, this change
23898       // will affect all users of Cond.
23899       // Make sure it is fine and update all the nodes so that we do not
23900       // use the generic VSELECT anymore. Otherwise, we may perform
23901       // wrong optimizations as we messed up with the actual expectation
23902       // for the vector boolean values.
23903       if (Cond != TLO.Old) {
23904         // Check all uses of that condition operand to check whether it will be
23905         // consumed by non-BLEND instructions, which may depend on all bits are
23906         // set properly.
23907         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23908              I != E; ++I)
23909           if (I->getOpcode() != ISD::VSELECT)
23910             // TODO: Add other opcodes eventually lowered into BLEND.
23911             return SDValue();
23912
23913         // Update all the users of the condition, before committing the change,
23914         // so that the VSELECT optimizations that expect the correct vector
23915         // boolean value will not be triggered.
23916         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23917              I != E; ++I)
23918           DAG.ReplaceAllUsesOfValueWith(
23919               SDValue(*I, 0),
23920               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23921                           Cond, I->getOperand(1), I->getOperand(2)));
23922         DCI.CommitTargetLoweringOpt(TLO);
23923         return SDValue();
23924       }
23925       // At this point, only Cond is changed. Change the condition
23926       // just for N to keep the opportunity to optimize all other
23927       // users their own way.
23928       DAG.ReplaceAllUsesOfValueWith(
23929           SDValue(N, 0),
23930           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23931                       TLO.New, N->getOperand(1), N->getOperand(2)));
23932       return SDValue();
23933     }
23934   }
23935
23936   return SDValue();
23937 }
23938
23939 // Check whether a boolean test is testing a boolean value generated by
23940 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23941 // code.
23942 //
23943 // Simplify the following patterns:
23944 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23945 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23946 // to (Op EFLAGS Cond)
23947 //
23948 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23949 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23950 // to (Op EFLAGS !Cond)
23951 //
23952 // where Op could be BRCOND or CMOV.
23953 //
23954 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23955   // Quit if not CMP and SUB with its value result used.
23956   if (Cmp.getOpcode() != X86ISD::CMP &&
23957       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23958       return SDValue();
23959
23960   // Quit if not used as a boolean value.
23961   if (CC != X86::COND_E && CC != X86::COND_NE)
23962     return SDValue();
23963
23964   // Check CMP operands. One of them should be 0 or 1 and the other should be
23965   // an SetCC or extended from it.
23966   SDValue Op1 = Cmp.getOperand(0);
23967   SDValue Op2 = Cmp.getOperand(1);
23968
23969   SDValue SetCC;
23970   const ConstantSDNode* C = nullptr;
23971   bool needOppositeCond = (CC == X86::COND_E);
23972   bool checkAgainstTrue = false; // Is it a comparison against 1?
23973
23974   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23975     SetCC = Op2;
23976   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23977     SetCC = Op1;
23978   else // Quit if all operands are not constants.
23979     return SDValue();
23980
23981   if (C->getZExtValue() == 1) {
23982     needOppositeCond = !needOppositeCond;
23983     checkAgainstTrue = true;
23984   } else if (C->getZExtValue() != 0)
23985     // Quit if the constant is neither 0 or 1.
23986     return SDValue();
23987
23988   bool truncatedToBoolWithAnd = false;
23989   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23990   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23991          SetCC.getOpcode() == ISD::TRUNCATE ||
23992          SetCC.getOpcode() == ISD::AND) {
23993     if (SetCC.getOpcode() == ISD::AND) {
23994       int OpIdx = -1;
23995       ConstantSDNode *CS;
23996       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23997           CS->getZExtValue() == 1)
23998         OpIdx = 1;
23999       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
24000           CS->getZExtValue() == 1)
24001         OpIdx = 0;
24002       if (OpIdx == -1)
24003         break;
24004       SetCC = SetCC.getOperand(OpIdx);
24005       truncatedToBoolWithAnd = true;
24006     } else
24007       SetCC = SetCC.getOperand(0);
24008   }
24009
24010   switch (SetCC.getOpcode()) {
24011   case X86ISD::SETCC_CARRY:
24012     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24013     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24014     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24015     // truncated to i1 using 'and'.
24016     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24017       break;
24018     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24019            "Invalid use of SETCC_CARRY!");
24020     // FALL THROUGH
24021   case X86ISD::SETCC:
24022     // Set the condition code or opposite one if necessary.
24023     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24024     if (needOppositeCond)
24025       CC = X86::GetOppositeBranchCondition(CC);
24026     return SetCC.getOperand(1);
24027   case X86ISD::CMOV: {
24028     // Check whether false/true value has canonical one, i.e. 0 or 1.
24029     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24030     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24031     // Quit if true value is not a constant.
24032     if (!TVal)
24033       return SDValue();
24034     // Quit if false value is not a constant.
24035     if (!FVal) {
24036       SDValue Op = SetCC.getOperand(0);
24037       // Skip 'zext' or 'trunc' node.
24038       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24039           Op.getOpcode() == ISD::TRUNCATE)
24040         Op = Op.getOperand(0);
24041       // A special case for rdrand/rdseed, where 0 is set if false cond is
24042       // found.
24043       if ((Op.getOpcode() != X86ISD::RDRAND &&
24044            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24045         return SDValue();
24046     }
24047     // Quit if false value is not the constant 0 or 1.
24048     bool FValIsFalse = true;
24049     if (FVal && FVal->getZExtValue() != 0) {
24050       if (FVal->getZExtValue() != 1)
24051         return SDValue();
24052       // If FVal is 1, opposite cond is needed.
24053       needOppositeCond = !needOppositeCond;
24054       FValIsFalse = false;
24055     }
24056     // Quit if TVal is not the constant opposite of FVal.
24057     if (FValIsFalse && TVal->getZExtValue() != 1)
24058       return SDValue();
24059     if (!FValIsFalse && TVal->getZExtValue() != 0)
24060       return SDValue();
24061     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24062     if (needOppositeCond)
24063       CC = X86::GetOppositeBranchCondition(CC);
24064     return SetCC.getOperand(3);
24065   }
24066   }
24067
24068   return SDValue();
24069 }
24070
24071 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24072 /// Match:
24073 ///   (X86or (X86setcc) (X86setcc))
24074 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24075 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24076                                            X86::CondCode &CC1, SDValue &Flags,
24077                                            bool &isAnd) {
24078   if (Cond->getOpcode() == X86ISD::CMP) {
24079     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
24080     if (!CondOp1C || !CondOp1C->isNullValue())
24081       return false;
24082
24083     Cond = Cond->getOperand(0);
24084   }
24085
24086   isAnd = false;
24087
24088   SDValue SetCC0, SetCC1;
24089   switch (Cond->getOpcode()) {
24090   default: return false;
24091   case ISD::AND:
24092   case X86ISD::AND:
24093     isAnd = true;
24094     // fallthru
24095   case ISD::OR:
24096   case X86ISD::OR:
24097     SetCC0 = Cond->getOperand(0);
24098     SetCC1 = Cond->getOperand(1);
24099     break;
24100   };
24101
24102   // Make sure we have SETCC nodes, using the same flags value.
24103   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24104       SetCC1.getOpcode() != X86ISD::SETCC ||
24105       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24106     return false;
24107
24108   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24109   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24110   Flags = SetCC0->getOperand(1);
24111   return true;
24112 }
24113
24114 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24115 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24116                                   TargetLowering::DAGCombinerInfo &DCI,
24117                                   const X86Subtarget *Subtarget) {
24118   SDLoc DL(N);
24119
24120   // If the flag operand isn't dead, don't touch this CMOV.
24121   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24122     return SDValue();
24123
24124   SDValue FalseOp = N->getOperand(0);
24125   SDValue TrueOp = N->getOperand(1);
24126   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24127   SDValue Cond = N->getOperand(3);
24128
24129   if (CC == X86::COND_E || CC == X86::COND_NE) {
24130     switch (Cond.getOpcode()) {
24131     default: break;
24132     case X86ISD::BSR:
24133     case X86ISD::BSF:
24134       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24135       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24136         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24137     }
24138   }
24139
24140   SDValue Flags;
24141
24142   Flags = checkBoolTestSetCCCombine(Cond, CC);
24143   if (Flags.getNode() &&
24144       // Extra check as FCMOV only supports a subset of X86 cond.
24145       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24146     SDValue Ops[] = { FalseOp, TrueOp,
24147                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24148     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24149   }
24150
24151   // If this is a select between two integer constants, try to do some
24152   // optimizations.  Note that the operands are ordered the opposite of SELECT
24153   // operands.
24154   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24155     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24156       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24157       // larger than FalseC (the false value).
24158       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24159         CC = X86::GetOppositeBranchCondition(CC);
24160         std::swap(TrueC, FalseC);
24161         std::swap(TrueOp, FalseOp);
24162       }
24163
24164       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24165       // This is efficient for any integer data type (including i8/i16) and
24166       // shift amount.
24167       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24168         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24169                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24170
24171         // Zero extend the condition if needed.
24172         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24173
24174         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24175         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24176                            DAG.getConstant(ShAmt, DL, MVT::i8));
24177         if (N->getNumValues() == 2)  // Dead flag value?
24178           return DCI.CombineTo(N, Cond, SDValue());
24179         return Cond;
24180       }
24181
24182       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24183       // for any integer data type, including i8/i16.
24184       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24185         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24186                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24187
24188         // Zero extend the condition if needed.
24189         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24190                            FalseC->getValueType(0), Cond);
24191         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24192                            SDValue(FalseC, 0));
24193
24194         if (N->getNumValues() == 2)  // Dead flag value?
24195           return DCI.CombineTo(N, Cond, SDValue());
24196         return Cond;
24197       }
24198
24199       // Optimize cases that will turn into an LEA instruction.  This requires
24200       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24201       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24202         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24203         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24204
24205         bool isFastMultiplier = false;
24206         if (Diff < 10) {
24207           switch ((unsigned char)Diff) {
24208           default: break;
24209           case 1:  // result = add base, cond
24210           case 2:  // result = lea base(    , cond*2)
24211           case 3:  // result = lea base(cond, cond*2)
24212           case 4:  // result = lea base(    , cond*4)
24213           case 5:  // result = lea base(cond, cond*4)
24214           case 8:  // result = lea base(    , cond*8)
24215           case 9:  // result = lea base(cond, cond*8)
24216             isFastMultiplier = true;
24217             break;
24218           }
24219         }
24220
24221         if (isFastMultiplier) {
24222           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24223           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24224                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24225           // Zero extend the condition if needed.
24226           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24227                              Cond);
24228           // Scale the condition by the difference.
24229           if (Diff != 1)
24230             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24231                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24232
24233           // Add the base if non-zero.
24234           if (FalseC->getAPIntValue() != 0)
24235             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24236                                SDValue(FalseC, 0));
24237           if (N->getNumValues() == 2)  // Dead flag value?
24238             return DCI.CombineTo(N, Cond, SDValue());
24239           return Cond;
24240         }
24241       }
24242     }
24243   }
24244
24245   // Handle these cases:
24246   //   (select (x != c), e, c) -> select (x != c), e, x),
24247   //   (select (x == c), c, e) -> select (x == c), x, e)
24248   // where the c is an integer constant, and the "select" is the combination
24249   // of CMOV and CMP.
24250   //
24251   // The rationale for this change is that the conditional-move from a constant
24252   // needs two instructions, however, conditional-move from a register needs
24253   // only one instruction.
24254   //
24255   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24256   //  some instruction-combining opportunities. This opt needs to be
24257   //  postponed as late as possible.
24258   //
24259   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24260     // the DCI.xxxx conditions are provided to postpone the optimization as
24261     // late as possible.
24262
24263     ConstantSDNode *CmpAgainst = nullptr;
24264     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24265         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24266         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24267
24268       if (CC == X86::COND_NE &&
24269           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24270         CC = X86::GetOppositeBranchCondition(CC);
24271         std::swap(TrueOp, FalseOp);
24272       }
24273
24274       if (CC == X86::COND_E &&
24275           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24276         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24277                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24278         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24279       }
24280     }
24281   }
24282
24283   // Fold and/or of setcc's to double CMOV:
24284   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24285   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24286   //
24287   // This combine lets us generate:
24288   //   cmovcc1 (jcc1 if we don't have CMOV)
24289   //   cmovcc2 (same)
24290   // instead of:
24291   //   setcc1
24292   //   setcc2
24293   //   and/or
24294   //   cmovne (jne if we don't have CMOV)
24295   // When we can't use the CMOV instruction, it might increase branch
24296   // mispredicts.
24297   // When we can use CMOV, or when there is no mispredict, this improves
24298   // throughput and reduces register pressure.
24299   //
24300   if (CC == X86::COND_NE) {
24301     SDValue Flags;
24302     X86::CondCode CC0, CC1;
24303     bool isAndSetCC;
24304     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24305       if (isAndSetCC) {
24306         std::swap(FalseOp, TrueOp);
24307         CC0 = X86::GetOppositeBranchCondition(CC0);
24308         CC1 = X86::GetOppositeBranchCondition(CC1);
24309       }
24310
24311       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24312         Flags};
24313       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24314       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24315       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24316       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24317       return CMOV;
24318     }
24319   }
24320
24321   return SDValue();
24322 }
24323
24324 /// PerformMulCombine - Optimize a single multiply with constant into two
24325 /// in order to implement it with two cheaper instructions, e.g.
24326 /// LEA + SHL, LEA + LEA.
24327 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24328                                  TargetLowering::DAGCombinerInfo &DCI) {
24329   // An imul is usually smaller than the alternative sequence.
24330   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24331     return SDValue();
24332
24333   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24334     return SDValue();
24335
24336   EVT VT = N->getValueType(0);
24337   if (VT != MVT::i64 && VT != MVT::i32)
24338     return SDValue();
24339
24340   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24341   if (!C)
24342     return SDValue();
24343   uint64_t MulAmt = C->getZExtValue();
24344   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24345     return SDValue();
24346
24347   uint64_t MulAmt1 = 0;
24348   uint64_t MulAmt2 = 0;
24349   if ((MulAmt % 9) == 0) {
24350     MulAmt1 = 9;
24351     MulAmt2 = MulAmt / 9;
24352   } else if ((MulAmt % 5) == 0) {
24353     MulAmt1 = 5;
24354     MulAmt2 = MulAmt / 5;
24355   } else if ((MulAmt % 3) == 0) {
24356     MulAmt1 = 3;
24357     MulAmt2 = MulAmt / 3;
24358   }
24359   if (MulAmt2 &&
24360       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24361     SDLoc DL(N);
24362
24363     if (isPowerOf2_64(MulAmt2) &&
24364         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24365       // If second multiplifer is pow2, issue it first. We want the multiply by
24366       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24367       // is an add.
24368       std::swap(MulAmt1, MulAmt2);
24369
24370     SDValue NewMul;
24371     if (isPowerOf2_64(MulAmt1))
24372       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24373                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24374     else
24375       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24376                            DAG.getConstant(MulAmt1, DL, VT));
24377
24378     if (isPowerOf2_64(MulAmt2))
24379       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24380                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24381     else
24382       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24383                            DAG.getConstant(MulAmt2, DL, VT));
24384
24385     // Do not add new nodes to DAG combiner worklist.
24386     DCI.CombineTo(N, NewMul, false);
24387   }
24388   return SDValue();
24389 }
24390
24391 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24392   SDValue N0 = N->getOperand(0);
24393   SDValue N1 = N->getOperand(1);
24394   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24395   EVT VT = N0.getValueType();
24396
24397   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24398   // since the result of setcc_c is all zero's or all ones.
24399   if (VT.isInteger() && !VT.isVector() &&
24400       N1C && N0.getOpcode() == ISD::AND &&
24401       N0.getOperand(1).getOpcode() == ISD::Constant) {
24402     SDValue N00 = N0.getOperand(0);
24403     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24404     APInt ShAmt = N1C->getAPIntValue();
24405     Mask = Mask.shl(ShAmt);
24406     bool MaskOK = false;
24407     // We can handle cases concerning bit-widening nodes containing setcc_c if
24408     // we carefully interrogate the mask to make sure we are semantics
24409     // preserving.
24410     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24411     // of the underlying setcc_c operation if the setcc_c was zero extended.
24412     // Consider the following example:
24413     //   zext(setcc_c)                 -> i32 0x0000FFFF
24414     //   c1                            -> i32 0x0000FFFF
24415     //   c2                            -> i32 0x00000001
24416     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24417     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24418     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24419       MaskOK = true;
24420     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24421                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24422       MaskOK = true;
24423     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24424                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24425                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24426       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24427     }
24428     if (MaskOK && Mask != 0) {
24429       SDLoc DL(N);
24430       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24431     }
24432   }
24433
24434   // Hardware support for vector shifts is sparse which makes us scalarize the
24435   // vector operations in many cases. Also, on sandybridge ADD is faster than
24436   // shl.
24437   // (shl V, 1) -> add V,V
24438   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24439     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24440       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24441       // We shift all of the values by one. In many cases we do not have
24442       // hardware support for this operation. This is better expressed as an ADD
24443       // of two values.
24444       if (N1SplatC->getAPIntValue() == 1)
24445         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24446     }
24447
24448   return SDValue();
24449 }
24450
24451 /// \brief Returns a vector of 0s if the node in input is a vector logical
24452 /// shift by a constant amount which is known to be bigger than or equal
24453 /// to the vector element size in bits.
24454 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24455                                       const X86Subtarget *Subtarget) {
24456   EVT VT = N->getValueType(0);
24457
24458   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24459       (!Subtarget->hasInt256() ||
24460        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24461     return SDValue();
24462
24463   SDValue Amt = N->getOperand(1);
24464   SDLoc DL(N);
24465   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24466     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24467       APInt ShiftAmt = AmtSplat->getAPIntValue();
24468       unsigned MaxAmount =
24469         VT.getSimpleVT().getVectorElementType().getSizeInBits();
24470
24471       // SSE2/AVX2 logical shifts always return a vector of 0s
24472       // if the shift amount is bigger than or equal to
24473       // the element size. The constant shift amount will be
24474       // encoded as a 8-bit immediate.
24475       if (ShiftAmt.trunc(8).uge(MaxAmount))
24476         return getZeroVector(VT, Subtarget, DAG, DL);
24477     }
24478
24479   return SDValue();
24480 }
24481
24482 /// PerformShiftCombine - Combine shifts.
24483 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24484                                    TargetLowering::DAGCombinerInfo &DCI,
24485                                    const X86Subtarget *Subtarget) {
24486   if (N->getOpcode() == ISD::SHL)
24487     if (SDValue V = PerformSHLCombine(N, DAG))
24488       return V;
24489
24490   // Try to fold this logical shift into a zero vector.
24491   if (N->getOpcode() != ISD::SRA)
24492     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24493       return V;
24494
24495   return SDValue();
24496 }
24497
24498 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24499 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24500 // and friends.  Likewise for OR -> CMPNEQSS.
24501 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24502                             TargetLowering::DAGCombinerInfo &DCI,
24503                             const X86Subtarget *Subtarget) {
24504   unsigned opcode;
24505
24506   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24507   // we're requiring SSE2 for both.
24508   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24509     SDValue N0 = N->getOperand(0);
24510     SDValue N1 = N->getOperand(1);
24511     SDValue CMP0 = N0->getOperand(1);
24512     SDValue CMP1 = N1->getOperand(1);
24513     SDLoc DL(N);
24514
24515     // The SETCCs should both refer to the same CMP.
24516     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24517       return SDValue();
24518
24519     SDValue CMP00 = CMP0->getOperand(0);
24520     SDValue CMP01 = CMP0->getOperand(1);
24521     EVT     VT    = CMP00.getValueType();
24522
24523     if (VT == MVT::f32 || VT == MVT::f64) {
24524       bool ExpectingFlags = false;
24525       // Check for any users that want flags:
24526       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24527            !ExpectingFlags && UI != UE; ++UI)
24528         switch (UI->getOpcode()) {
24529         default:
24530         case ISD::BR_CC:
24531         case ISD::BRCOND:
24532         case ISD::SELECT:
24533           ExpectingFlags = true;
24534           break;
24535         case ISD::CopyToReg:
24536         case ISD::SIGN_EXTEND:
24537         case ISD::ZERO_EXTEND:
24538         case ISD::ANY_EXTEND:
24539           break;
24540         }
24541
24542       if (!ExpectingFlags) {
24543         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24544         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24545
24546         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24547           X86::CondCode tmp = cc0;
24548           cc0 = cc1;
24549           cc1 = tmp;
24550         }
24551
24552         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24553             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24554           // FIXME: need symbolic constants for these magic numbers.
24555           // See X86ATTInstPrinter.cpp:printSSECC().
24556           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24557           if (Subtarget->hasAVX512()) {
24558             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24559                                          CMP01,
24560                                          DAG.getConstant(x86cc, DL, MVT::i8));
24561             if (N->getValueType(0) != MVT::i1)
24562               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24563                                  FSetCC);
24564             return FSetCC;
24565           }
24566           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24567                                               CMP00.getValueType(), CMP00, CMP01,
24568                                               DAG.getConstant(x86cc, DL,
24569                                                               MVT::i8));
24570
24571           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24572           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24573
24574           if (is64BitFP && !Subtarget->is64Bit()) {
24575             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24576             // 64-bit integer, since that's not a legal type. Since
24577             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24578             // bits, but can do this little dance to extract the lowest 32 bits
24579             // and work with those going forward.
24580             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24581                                            OnesOrZeroesF);
24582             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24583             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24584                                         Vector32, DAG.getIntPtrConstant(0, DL));
24585             IntVT = MVT::i32;
24586           }
24587
24588           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24589           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24590                                       DAG.getConstant(1, DL, IntVT));
24591           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24592                                               ANDed);
24593           return OneBitOfTruth;
24594         }
24595       }
24596     }
24597   }
24598   return SDValue();
24599 }
24600
24601 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24602 /// so it can be folded inside ANDNP.
24603 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24604   EVT VT = N->getValueType(0);
24605
24606   // Match direct AllOnes for 128 and 256-bit vectors
24607   if (ISD::isBuildVectorAllOnes(N))
24608     return true;
24609
24610   // Look through a bit convert.
24611   if (N->getOpcode() == ISD::BITCAST)
24612     N = N->getOperand(0).getNode();
24613
24614   // Sometimes the operand may come from a insert_subvector building a 256-bit
24615   // allones vector
24616   if (VT.is256BitVector() &&
24617       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24618     SDValue V1 = N->getOperand(0);
24619     SDValue V2 = N->getOperand(1);
24620
24621     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24622         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24623         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24624         ISD::isBuildVectorAllOnes(V2.getNode()))
24625       return true;
24626   }
24627
24628   return false;
24629 }
24630
24631 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24632 // register. In most cases we actually compare or select YMM-sized registers
24633 // and mixing the two types creates horrible code. This method optimizes
24634 // some of the transition sequences.
24635 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24636                                  TargetLowering::DAGCombinerInfo &DCI,
24637                                  const X86Subtarget *Subtarget) {
24638   EVT VT = N->getValueType(0);
24639   if (!VT.is256BitVector())
24640     return SDValue();
24641
24642   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24643           N->getOpcode() == ISD::ZERO_EXTEND ||
24644           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24645
24646   SDValue Narrow = N->getOperand(0);
24647   EVT NarrowVT = Narrow->getValueType(0);
24648   if (!NarrowVT.is128BitVector())
24649     return SDValue();
24650
24651   if (Narrow->getOpcode() != ISD::XOR &&
24652       Narrow->getOpcode() != ISD::AND &&
24653       Narrow->getOpcode() != ISD::OR)
24654     return SDValue();
24655
24656   SDValue N0  = Narrow->getOperand(0);
24657   SDValue N1  = Narrow->getOperand(1);
24658   SDLoc DL(Narrow);
24659
24660   // The Left side has to be a trunc.
24661   if (N0.getOpcode() != ISD::TRUNCATE)
24662     return SDValue();
24663
24664   // The type of the truncated inputs.
24665   EVT WideVT = N0->getOperand(0)->getValueType(0);
24666   if (WideVT != VT)
24667     return SDValue();
24668
24669   // The right side has to be a 'trunc' or a constant vector.
24670   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24671   ConstantSDNode *RHSConstSplat = nullptr;
24672   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24673     RHSConstSplat = RHSBV->getConstantSplatNode();
24674   if (!RHSTrunc && !RHSConstSplat)
24675     return SDValue();
24676
24677   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24678
24679   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24680     return SDValue();
24681
24682   // Set N0 and N1 to hold the inputs to the new wide operation.
24683   N0 = N0->getOperand(0);
24684   if (RHSConstSplat) {
24685     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
24686                      SDValue(RHSConstSplat, 0));
24687     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24688     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24689   } else if (RHSTrunc) {
24690     N1 = N1->getOperand(0);
24691   }
24692
24693   // Generate the wide operation.
24694   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24695   unsigned Opcode = N->getOpcode();
24696   switch (Opcode) {
24697   case ISD::ANY_EXTEND:
24698     return Op;
24699   case ISD::ZERO_EXTEND: {
24700     unsigned InBits = NarrowVT.getScalarSizeInBits();
24701     APInt Mask = APInt::getAllOnesValue(InBits);
24702     Mask = Mask.zext(VT.getScalarSizeInBits());
24703     return DAG.getNode(ISD::AND, DL, VT,
24704                        Op, DAG.getConstant(Mask, DL, VT));
24705   }
24706   case ISD::SIGN_EXTEND:
24707     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24708                        Op, DAG.getValueType(NarrowVT));
24709   default:
24710     llvm_unreachable("Unexpected opcode");
24711   }
24712 }
24713
24714 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24715                                  TargetLowering::DAGCombinerInfo &DCI,
24716                                  const X86Subtarget *Subtarget) {
24717   SDValue N0 = N->getOperand(0);
24718   SDValue N1 = N->getOperand(1);
24719   SDLoc DL(N);
24720
24721   // A vector zext_in_reg may be represented as a shuffle,
24722   // feeding into a bitcast (this represents anyext) feeding into
24723   // an and with a mask.
24724   // We'd like to try to combine that into a shuffle with zero
24725   // plus a bitcast, removing the and.
24726   if (N0.getOpcode() != ISD::BITCAST ||
24727       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24728     return SDValue();
24729
24730   // The other side of the AND should be a splat of 2^C, where C
24731   // is the number of bits in the source type.
24732   if (N1.getOpcode() == ISD::BITCAST)
24733     N1 = N1.getOperand(0);
24734   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24735     return SDValue();
24736   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24737
24738   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24739   EVT SrcType = Shuffle->getValueType(0);
24740
24741   // We expect a single-source shuffle
24742   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24743     return SDValue();
24744
24745   unsigned SrcSize = SrcType.getScalarSizeInBits();
24746
24747   APInt SplatValue, SplatUndef;
24748   unsigned SplatBitSize;
24749   bool HasAnyUndefs;
24750   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24751                                 SplatBitSize, HasAnyUndefs))
24752     return SDValue();
24753
24754   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24755   // Make sure the splat matches the mask we expect
24756   if (SplatBitSize > ResSize ||
24757       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24758     return SDValue();
24759
24760   // Make sure the input and output size make sense
24761   if (SrcSize >= ResSize || ResSize % SrcSize)
24762     return SDValue();
24763
24764   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24765   // The number of u's between each two values depends on the ratio between
24766   // the source and dest type.
24767   unsigned ZextRatio = ResSize / SrcSize;
24768   bool IsZext = true;
24769   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24770     if (i % ZextRatio) {
24771       if (Shuffle->getMaskElt(i) > 0) {
24772         // Expected undef
24773         IsZext = false;
24774         break;
24775       }
24776     } else {
24777       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24778         // Expected element number
24779         IsZext = false;
24780         break;
24781       }
24782     }
24783   }
24784
24785   if (!IsZext)
24786     return SDValue();
24787
24788   // Ok, perform the transformation - replace the shuffle with
24789   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24790   // (instead of undef) where the k elements come from the zero vector.
24791   SmallVector<int, 8> Mask;
24792   unsigned NumElems = SrcType.getVectorNumElements();
24793   for (unsigned i = 0; i < NumElems; ++i)
24794     if (i % ZextRatio)
24795       Mask.push_back(NumElems);
24796     else
24797       Mask.push_back(i / ZextRatio);
24798
24799   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24800     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24801   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24802 }
24803
24804 /// If both input operands of a logic op are being cast from floating point
24805 /// types, try to convert this into a floating point logic node to avoid
24806 /// unnecessary moves from SSE to integer registers.
24807 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24808                                         const X86Subtarget *Subtarget) {
24809   unsigned FPOpcode = ISD::DELETED_NODE;
24810   if (N->getOpcode() == ISD::AND)
24811     FPOpcode = X86ISD::FAND;
24812   else if (N->getOpcode() == ISD::OR)
24813     FPOpcode = X86ISD::FOR;
24814   else if (N->getOpcode() == ISD::XOR)
24815     FPOpcode = X86ISD::FXOR;
24816
24817   assert(FPOpcode != ISD::DELETED_NODE &&
24818          "Unexpected input node for FP logic conversion");
24819
24820   EVT VT = N->getValueType(0);
24821   SDValue N0 = N->getOperand(0);
24822   SDValue N1 = N->getOperand(1);
24823   SDLoc DL(N);
24824   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24825       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24826        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24827     SDValue N00 = N0.getOperand(0);
24828     SDValue N10 = N1.getOperand(0);
24829     EVT N00Type = N00.getValueType();
24830     EVT N10Type = N10.getValueType();
24831     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24832       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24833       return DAG.getBitcast(VT, FPLogic);
24834     }
24835   }
24836   return SDValue();
24837 }
24838
24839 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24840                                  TargetLowering::DAGCombinerInfo &DCI,
24841                                  const X86Subtarget *Subtarget) {
24842   if (DCI.isBeforeLegalizeOps())
24843     return SDValue();
24844
24845   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24846     return Zext;
24847
24848   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24849     return R;
24850
24851   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24852     return FPLogic;
24853
24854   EVT VT = N->getValueType(0);
24855   SDValue N0 = N->getOperand(0);
24856   SDValue N1 = N->getOperand(1);
24857   SDLoc DL(N);
24858
24859   // Create BEXTR instructions
24860   // BEXTR is ((X >> imm) & (2**size-1))
24861   if (VT == MVT::i32 || VT == MVT::i64) {
24862     // Check for BEXTR.
24863     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24864         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24865       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24866       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24867       if (MaskNode && ShiftNode) {
24868         uint64_t Mask = MaskNode->getZExtValue();
24869         uint64_t Shift = ShiftNode->getZExtValue();
24870         if (isMask_64(Mask)) {
24871           uint64_t MaskSize = countPopulation(Mask);
24872           if (Shift + MaskSize <= VT.getSizeInBits())
24873             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24874                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24875                                                VT));
24876         }
24877       }
24878     } // BEXTR
24879
24880     return SDValue();
24881   }
24882
24883   // Want to form ANDNP nodes:
24884   // 1) In the hopes of then easily combining them with OR and AND nodes
24885   //    to form PBLEND/PSIGN.
24886   // 2) To match ANDN packed intrinsics
24887   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24888     return SDValue();
24889
24890   // Check LHS for vnot
24891   if (N0.getOpcode() == ISD::XOR &&
24892       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24893       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24894     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24895
24896   // Check RHS for vnot
24897   if (N1.getOpcode() == ISD::XOR &&
24898       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24899       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24900     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24901
24902   return SDValue();
24903 }
24904
24905 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24906                                 TargetLowering::DAGCombinerInfo &DCI,
24907                                 const X86Subtarget *Subtarget) {
24908   if (DCI.isBeforeLegalizeOps())
24909     return SDValue();
24910
24911   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24912     return R;
24913
24914   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24915     return FPLogic;
24916
24917   SDValue N0 = N->getOperand(0);
24918   SDValue N1 = N->getOperand(1);
24919   EVT VT = N->getValueType(0);
24920
24921   // look for psign/blend
24922   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24923     if (!Subtarget->hasSSSE3() ||
24924         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24925       return SDValue();
24926
24927     // Canonicalize pandn to RHS
24928     if (N0.getOpcode() == X86ISD::ANDNP)
24929       std::swap(N0, N1);
24930     // or (and (m, y), (pandn m, x))
24931     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24932       SDValue Mask = N1.getOperand(0);
24933       SDValue X    = N1.getOperand(1);
24934       SDValue Y;
24935       if (N0.getOperand(0) == Mask)
24936         Y = N0.getOperand(1);
24937       if (N0.getOperand(1) == Mask)
24938         Y = N0.getOperand(0);
24939
24940       // Check to see if the mask appeared in both the AND and ANDNP and
24941       if (!Y.getNode())
24942         return SDValue();
24943
24944       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24945       // Look through mask bitcast.
24946       if (Mask.getOpcode() == ISD::BITCAST)
24947         Mask = Mask.getOperand(0);
24948       if (X.getOpcode() == ISD::BITCAST)
24949         X = X.getOperand(0);
24950       if (Y.getOpcode() == ISD::BITCAST)
24951         Y = Y.getOperand(0);
24952
24953       EVT MaskVT = Mask.getValueType();
24954
24955       // Validate that the Mask operand is a vector sra node.
24956       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24957       // there is no psrai.b
24958       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24959       unsigned SraAmt = ~0;
24960       if (Mask.getOpcode() == ISD::SRA) {
24961         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24962           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24963             SraAmt = AmtConst->getZExtValue();
24964       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24965         SDValue SraC = Mask.getOperand(1);
24966         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24967       }
24968       if ((SraAmt + 1) != EltBits)
24969         return SDValue();
24970
24971       SDLoc DL(N);
24972
24973       // Now we know we at least have a plendvb with the mask val.  See if
24974       // we can form a psignb/w/d.
24975       // psign = x.type == y.type == mask.type && y = sub(0, x);
24976       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24977           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24978           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24979         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24980                "Unsupported VT for PSIGN");
24981         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24982         return DAG.getBitcast(VT, Mask);
24983       }
24984       // PBLENDVB only available on SSE 4.1
24985       if (!Subtarget->hasSSE41())
24986         return SDValue();
24987
24988       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24989
24990       X = DAG.getBitcast(BlendVT, X);
24991       Y = DAG.getBitcast(BlendVT, Y);
24992       Mask = DAG.getBitcast(BlendVT, Mask);
24993       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24994       return DAG.getBitcast(VT, Mask);
24995     }
24996   }
24997
24998   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24999     return SDValue();
25000
25001   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25002   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25003
25004   // SHLD/SHRD instructions have lower register pressure, but on some
25005   // platforms they have higher latency than the equivalent
25006   // series of shifts/or that would otherwise be generated.
25007   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25008   // have higher latencies and we are not optimizing for size.
25009   if (!OptForSize && Subtarget->isSHLDSlow())
25010     return SDValue();
25011
25012   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25013     std::swap(N0, N1);
25014   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25015     return SDValue();
25016   if (!N0.hasOneUse() || !N1.hasOneUse())
25017     return SDValue();
25018
25019   SDValue ShAmt0 = N0.getOperand(1);
25020   if (ShAmt0.getValueType() != MVT::i8)
25021     return SDValue();
25022   SDValue ShAmt1 = N1.getOperand(1);
25023   if (ShAmt1.getValueType() != MVT::i8)
25024     return SDValue();
25025   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25026     ShAmt0 = ShAmt0.getOperand(0);
25027   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25028     ShAmt1 = ShAmt1.getOperand(0);
25029
25030   SDLoc DL(N);
25031   unsigned Opc = X86ISD::SHLD;
25032   SDValue Op0 = N0.getOperand(0);
25033   SDValue Op1 = N1.getOperand(0);
25034   if (ShAmt0.getOpcode() == ISD::SUB) {
25035     Opc = X86ISD::SHRD;
25036     std::swap(Op0, Op1);
25037     std::swap(ShAmt0, ShAmt1);
25038   }
25039
25040   unsigned Bits = VT.getSizeInBits();
25041   if (ShAmt1.getOpcode() == ISD::SUB) {
25042     SDValue Sum = ShAmt1.getOperand(0);
25043     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25044       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25045       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25046         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25047       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25048         return DAG.getNode(Opc, DL, VT,
25049                            Op0, Op1,
25050                            DAG.getNode(ISD::TRUNCATE, DL,
25051                                        MVT::i8, ShAmt0));
25052     }
25053   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25054     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25055     if (ShAmt0C &&
25056         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25057       return DAG.getNode(Opc, DL, VT,
25058                          N0.getOperand(0), N1.getOperand(0),
25059                          DAG.getNode(ISD::TRUNCATE, DL,
25060                                        MVT::i8, ShAmt0));
25061   }
25062
25063   return SDValue();
25064 }
25065
25066 // Generate NEG and CMOV for integer abs.
25067 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25068   EVT VT = N->getValueType(0);
25069
25070   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25071   // 8-bit integer abs to NEG and CMOV.
25072   if (VT.isInteger() && VT.getSizeInBits() == 8)
25073     return SDValue();
25074
25075   SDValue N0 = N->getOperand(0);
25076   SDValue N1 = N->getOperand(1);
25077   SDLoc DL(N);
25078
25079   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25080   // and change it to SUB and CMOV.
25081   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25082       N0.getOpcode() == ISD::ADD &&
25083       N0.getOperand(1) == N1 &&
25084       N1.getOpcode() == ISD::SRA &&
25085       N1.getOperand(0) == N0.getOperand(0))
25086     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25087       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25088         // Generate SUB & CMOV.
25089         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25090                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25091
25092         SDValue Ops[] = { N0.getOperand(0), Neg,
25093                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25094                           SDValue(Neg.getNode(), 1) };
25095         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25096       }
25097   return SDValue();
25098 }
25099
25100 // Try to turn tests against the signbit in the form of:
25101 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25102 // into:
25103 //   SETGT(X, -1)
25104 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25105   // This is only worth doing if the output type is i8.
25106   if (N->getValueType(0) != MVT::i8)
25107     return SDValue();
25108
25109   SDValue N0 = N->getOperand(0);
25110   SDValue N1 = N->getOperand(1);
25111
25112   // We should be performing an xor against a truncated shift.
25113   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25114     return SDValue();
25115
25116   // Make sure we are performing an xor against one.
25117   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25118     return SDValue();
25119
25120   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25121   SDValue Shift = N0.getOperand(0);
25122   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25123     return SDValue();
25124
25125   // Make sure we are truncating from one of i16, i32 or i64.
25126   EVT ShiftTy = Shift.getValueType();
25127   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25128     return SDValue();
25129
25130   // Make sure the shift amount extracts the sign bit.
25131   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25132       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25133     return SDValue();
25134
25135   // Create a greater-than comparison against -1.
25136   // N.B. Using SETGE against 0 works but we want a canonical looking
25137   // comparison, using SETGT matches up with what TranslateX86CC.
25138   SDLoc DL(N);
25139   SDValue ShiftOp = Shift.getOperand(0);
25140   EVT ShiftOpTy = ShiftOp.getValueType();
25141   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25142                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25143   return Cond;
25144 }
25145
25146 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25147                                  TargetLowering::DAGCombinerInfo &DCI,
25148                                  const X86Subtarget *Subtarget) {
25149   if (DCI.isBeforeLegalizeOps())
25150     return SDValue();
25151
25152   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25153     return RV;
25154
25155   if (Subtarget->hasCMov())
25156     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25157       return RV;
25158
25159   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25160     return FPLogic;
25161
25162   return SDValue();
25163 }
25164
25165 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25166 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25167                                   TargetLowering::DAGCombinerInfo &DCI,
25168                                   const X86Subtarget *Subtarget) {
25169   LoadSDNode *Ld = cast<LoadSDNode>(N);
25170   EVT RegVT = Ld->getValueType(0);
25171   EVT MemVT = Ld->getMemoryVT();
25172   SDLoc dl(Ld);
25173   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25174
25175   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25176   // into two 16-byte operations.
25177   ISD::LoadExtType Ext = Ld->getExtensionType();
25178   bool Fast;
25179   unsigned AddressSpace = Ld->getAddressSpace();
25180   unsigned Alignment = Ld->getAlignment();
25181   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25182       Ext == ISD::NON_EXTLOAD &&
25183       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25184                              AddressSpace, Alignment, &Fast) && !Fast) {
25185     unsigned NumElems = RegVT.getVectorNumElements();
25186     if (NumElems < 2)
25187       return SDValue();
25188
25189     SDValue Ptr = Ld->getBasePtr();
25190     SDValue Increment =
25191         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25192
25193     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25194                                   NumElems/2);
25195     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25196                                 Ld->getPointerInfo(), Ld->isVolatile(),
25197                                 Ld->isNonTemporal(), Ld->isInvariant(),
25198                                 Alignment);
25199     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25200     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25201                                 Ld->getPointerInfo(), Ld->isVolatile(),
25202                                 Ld->isNonTemporal(), Ld->isInvariant(),
25203                                 std::min(16U, Alignment));
25204     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25205                              Load1.getValue(1),
25206                              Load2.getValue(1));
25207
25208     SDValue NewVec = DAG.getUNDEF(RegVT);
25209     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25210     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25211     return DCI.CombineTo(N, NewVec, TF, true);
25212   }
25213
25214   return SDValue();
25215 }
25216
25217 /// PerformMLOADCombine - Resolve extending loads
25218 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25219                                    TargetLowering::DAGCombinerInfo &DCI,
25220                                    const X86Subtarget *Subtarget) {
25221   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25222   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25223     return SDValue();
25224
25225   EVT VT = Mld->getValueType(0);
25226   unsigned NumElems = VT.getVectorNumElements();
25227   EVT LdVT = Mld->getMemoryVT();
25228   SDLoc dl(Mld);
25229
25230   assert(LdVT != VT && "Cannot extend to the same type");
25231   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25232   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25233   // From, To sizes and ElemCount must be pow of two
25234   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25235     "Unexpected size for extending masked load");
25236
25237   unsigned SizeRatio  = ToSz / FromSz;
25238   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25239
25240   // Create a type on which we perform the shuffle
25241   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25242           LdVT.getScalarType(), NumElems*SizeRatio);
25243   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25244
25245   // Convert Src0 value
25246   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25247   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25248     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25249     for (unsigned i = 0; i != NumElems; ++i)
25250       ShuffleVec[i] = i * SizeRatio;
25251
25252     // Can't shuffle using an illegal type.
25253     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25254            "WideVecVT should be legal");
25255     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25256                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25257   }
25258   // Prepare the new mask
25259   SDValue NewMask;
25260   SDValue Mask = Mld->getMask();
25261   if (Mask.getValueType() == VT) {
25262     // Mask and original value have the same type
25263     NewMask = DAG.getBitcast(WideVecVT, Mask);
25264     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25265     for (unsigned i = 0; i != NumElems; ++i)
25266       ShuffleVec[i] = i * SizeRatio;
25267     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25268       ShuffleVec[i] = NumElems*SizeRatio;
25269     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25270                                    DAG.getConstant(0, dl, WideVecVT),
25271                                    &ShuffleVec[0]);
25272   }
25273   else {
25274     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25275     unsigned WidenNumElts = NumElems*SizeRatio;
25276     unsigned MaskNumElts = VT.getVectorNumElements();
25277     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25278                                      WidenNumElts);
25279
25280     unsigned NumConcat = WidenNumElts / MaskNumElts;
25281     SmallVector<SDValue, 16> Ops(NumConcat);
25282     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25283     Ops[0] = Mask;
25284     for (unsigned i = 1; i != NumConcat; ++i)
25285       Ops[i] = ZeroVal;
25286
25287     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25288   }
25289
25290   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25291                                      Mld->getBasePtr(), NewMask, WideSrc0,
25292                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25293                                      ISD::NON_EXTLOAD);
25294   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25295   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25296 }
25297 /// PerformMSTORECombine - Resolve truncating stores
25298 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25299                                     const X86Subtarget *Subtarget) {
25300   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25301   if (!Mst->isTruncatingStore())
25302     return SDValue();
25303
25304   EVT VT = Mst->getValue().getValueType();
25305   unsigned NumElems = VT.getVectorNumElements();
25306   EVT StVT = Mst->getMemoryVT();
25307   SDLoc dl(Mst);
25308
25309   assert(StVT != VT && "Cannot truncate to the same type");
25310   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25311   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25312
25313   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25314
25315   // The truncating store is legal in some cases. For example
25316   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25317   // are designated for truncate store.
25318   // In this case we don't need any further transformations.
25319   if (TLI.isTruncStoreLegal(VT, StVT))
25320     return SDValue();
25321
25322   // From, To sizes and ElemCount must be pow of two
25323   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25324     "Unexpected size for truncating masked store");
25325   // We are going to use the original vector elt for storing.
25326   // Accumulated smaller vector elements must be a multiple of the store size.
25327   assert (((NumElems * FromSz) % ToSz) == 0 &&
25328           "Unexpected ratio for truncating masked store");
25329
25330   unsigned SizeRatio  = FromSz / ToSz;
25331   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25332
25333   // Create a type on which we perform the shuffle
25334   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25335           StVT.getScalarType(), NumElems*SizeRatio);
25336
25337   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25338
25339   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25340   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25341   for (unsigned i = 0; i != NumElems; ++i)
25342     ShuffleVec[i] = i * SizeRatio;
25343
25344   // Can't shuffle using an illegal type.
25345   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25346          "WideVecVT should be legal");
25347
25348   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25349                                         DAG.getUNDEF(WideVecVT),
25350                                         &ShuffleVec[0]);
25351
25352   SDValue NewMask;
25353   SDValue Mask = Mst->getMask();
25354   if (Mask.getValueType() == VT) {
25355     // Mask and original value have the same type
25356     NewMask = DAG.getBitcast(WideVecVT, Mask);
25357     for (unsigned i = 0; i != NumElems; ++i)
25358       ShuffleVec[i] = i * SizeRatio;
25359     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25360       ShuffleVec[i] = NumElems*SizeRatio;
25361     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25362                                    DAG.getConstant(0, dl, WideVecVT),
25363                                    &ShuffleVec[0]);
25364   }
25365   else {
25366     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25367     unsigned WidenNumElts = NumElems*SizeRatio;
25368     unsigned MaskNumElts = VT.getVectorNumElements();
25369     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25370                                      WidenNumElts);
25371
25372     unsigned NumConcat = WidenNumElts / MaskNumElts;
25373     SmallVector<SDValue, 16> Ops(NumConcat);
25374     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25375     Ops[0] = Mask;
25376     for (unsigned i = 1; i != NumConcat; ++i)
25377       Ops[i] = ZeroVal;
25378
25379     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25380   }
25381
25382   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25383                             NewMask, StVT, Mst->getMemOperand(), false);
25384 }
25385 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25386 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25387                                    const X86Subtarget *Subtarget) {
25388   StoreSDNode *St = cast<StoreSDNode>(N);
25389   EVT VT = St->getValue().getValueType();
25390   EVT StVT = St->getMemoryVT();
25391   SDLoc dl(St);
25392   SDValue StoredVal = St->getOperand(1);
25393   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25394
25395   // If we are saving a concatenation of two XMM registers and 32-byte stores
25396   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25397   bool Fast;
25398   unsigned AddressSpace = St->getAddressSpace();
25399   unsigned Alignment = St->getAlignment();
25400   if (VT.is256BitVector() && StVT == VT &&
25401       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25402                              AddressSpace, Alignment, &Fast) && !Fast) {
25403     unsigned NumElems = VT.getVectorNumElements();
25404     if (NumElems < 2)
25405       return SDValue();
25406
25407     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25408     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25409
25410     SDValue Stride =
25411         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25412     SDValue Ptr0 = St->getBasePtr();
25413     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25414
25415     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25416                                 St->getPointerInfo(), St->isVolatile(),
25417                                 St->isNonTemporal(), Alignment);
25418     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25419                                 St->getPointerInfo(), St->isVolatile(),
25420                                 St->isNonTemporal(),
25421                                 std::min(16U, Alignment));
25422     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25423   }
25424
25425   // Optimize trunc store (of multiple scalars) to shuffle and store.
25426   // First, pack all of the elements in one place. Next, store to memory
25427   // in fewer chunks.
25428   if (St->isTruncatingStore() && VT.isVector()) {
25429     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25430     unsigned NumElems = VT.getVectorNumElements();
25431     assert(StVT != VT && "Cannot truncate to the same type");
25432     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25433     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25434
25435     // The truncating store is legal in some cases. For example
25436     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25437     // are designated for truncate store.
25438     // In this case we don't need any further transformations.
25439     if (TLI.isTruncStoreLegal(VT, StVT))
25440       return SDValue();
25441
25442     // From, To sizes and ElemCount must be pow of two
25443     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25444     // We are going to use the original vector elt for storing.
25445     // Accumulated smaller vector elements must be a multiple of the store size.
25446     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25447
25448     unsigned SizeRatio  = FromSz / ToSz;
25449
25450     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25451
25452     // Create a type on which we perform the shuffle
25453     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25454             StVT.getScalarType(), NumElems*SizeRatio);
25455
25456     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25457
25458     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25459     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25460     for (unsigned i = 0; i != NumElems; ++i)
25461       ShuffleVec[i] = i * SizeRatio;
25462
25463     // Can't shuffle using an illegal type.
25464     if (!TLI.isTypeLegal(WideVecVT))
25465       return SDValue();
25466
25467     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25468                                          DAG.getUNDEF(WideVecVT),
25469                                          &ShuffleVec[0]);
25470     // At this point all of the data is stored at the bottom of the
25471     // register. We now need to save it to mem.
25472
25473     // Find the largest store unit
25474     MVT StoreType = MVT::i8;
25475     for (MVT Tp : MVT::integer_valuetypes()) {
25476       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25477         StoreType = Tp;
25478     }
25479
25480     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25481     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25482         (64 <= NumElems * ToSz))
25483       StoreType = MVT::f64;
25484
25485     // Bitcast the original vector into a vector of store-size units
25486     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25487             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25488     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25489     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25490     SmallVector<SDValue, 8> Chains;
25491     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25492                                         TLI.getPointerTy(DAG.getDataLayout()));
25493     SDValue Ptr = St->getBasePtr();
25494
25495     // Perform one or more big stores into memory.
25496     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25497       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25498                                    StoreType, ShuffWide,
25499                                    DAG.getIntPtrConstant(i, dl));
25500       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25501                                 St->getPointerInfo(), St->isVolatile(),
25502                                 St->isNonTemporal(), St->getAlignment());
25503       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25504       Chains.push_back(Ch);
25505     }
25506
25507     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25508   }
25509
25510   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25511   // the FP state in cases where an emms may be missing.
25512   // A preferable solution to the general problem is to figure out the right
25513   // places to insert EMMS.  This qualifies as a quick hack.
25514
25515   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25516   if (VT.getSizeInBits() != 64)
25517     return SDValue();
25518
25519   const Function *F = DAG.getMachineFunction().getFunction();
25520   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25521   bool F64IsLegal =
25522       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25523   if ((VT.isVector() ||
25524        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25525       isa<LoadSDNode>(St->getValue()) &&
25526       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25527       St->getChain().hasOneUse() && !St->isVolatile()) {
25528     SDNode* LdVal = St->getValue().getNode();
25529     LoadSDNode *Ld = nullptr;
25530     int TokenFactorIndex = -1;
25531     SmallVector<SDValue, 8> Ops;
25532     SDNode* ChainVal = St->getChain().getNode();
25533     // Must be a store of a load.  We currently handle two cases:  the load
25534     // is a direct child, and it's under an intervening TokenFactor.  It is
25535     // possible to dig deeper under nested TokenFactors.
25536     if (ChainVal == LdVal)
25537       Ld = cast<LoadSDNode>(St->getChain());
25538     else if (St->getValue().hasOneUse() &&
25539              ChainVal->getOpcode() == ISD::TokenFactor) {
25540       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25541         if (ChainVal->getOperand(i).getNode() == LdVal) {
25542           TokenFactorIndex = i;
25543           Ld = cast<LoadSDNode>(St->getValue());
25544         } else
25545           Ops.push_back(ChainVal->getOperand(i));
25546       }
25547     }
25548
25549     if (!Ld || !ISD::isNormalLoad(Ld))
25550       return SDValue();
25551
25552     // If this is not the MMX case, i.e. we are just turning i64 load/store
25553     // into f64 load/store, avoid the transformation if there are multiple
25554     // uses of the loaded value.
25555     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25556       return SDValue();
25557
25558     SDLoc LdDL(Ld);
25559     SDLoc StDL(N);
25560     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25561     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25562     // pair instead.
25563     if (Subtarget->is64Bit() || F64IsLegal) {
25564       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25565       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25566                                   Ld->getPointerInfo(), Ld->isVolatile(),
25567                                   Ld->isNonTemporal(), Ld->isInvariant(),
25568                                   Ld->getAlignment());
25569       SDValue NewChain = NewLd.getValue(1);
25570       if (TokenFactorIndex != -1) {
25571         Ops.push_back(NewChain);
25572         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25573       }
25574       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25575                           St->getPointerInfo(),
25576                           St->isVolatile(), St->isNonTemporal(),
25577                           St->getAlignment());
25578     }
25579
25580     // Otherwise, lower to two pairs of 32-bit loads / stores.
25581     SDValue LoAddr = Ld->getBasePtr();
25582     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25583                                  DAG.getConstant(4, LdDL, MVT::i32));
25584
25585     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25586                                Ld->getPointerInfo(),
25587                                Ld->isVolatile(), Ld->isNonTemporal(),
25588                                Ld->isInvariant(), Ld->getAlignment());
25589     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25590                                Ld->getPointerInfo().getWithOffset(4),
25591                                Ld->isVolatile(), Ld->isNonTemporal(),
25592                                Ld->isInvariant(),
25593                                MinAlign(Ld->getAlignment(), 4));
25594
25595     SDValue NewChain = LoLd.getValue(1);
25596     if (TokenFactorIndex != -1) {
25597       Ops.push_back(LoLd);
25598       Ops.push_back(HiLd);
25599       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25600     }
25601
25602     LoAddr = St->getBasePtr();
25603     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25604                          DAG.getConstant(4, StDL, MVT::i32));
25605
25606     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25607                                 St->getPointerInfo(),
25608                                 St->isVolatile(), St->isNonTemporal(),
25609                                 St->getAlignment());
25610     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25611                                 St->getPointerInfo().getWithOffset(4),
25612                                 St->isVolatile(),
25613                                 St->isNonTemporal(),
25614                                 MinAlign(St->getAlignment(), 4));
25615     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25616   }
25617
25618   // This is similar to the above case, but here we handle a scalar 64-bit
25619   // integer store that is extracted from a vector on a 32-bit target.
25620   // If we have SSE2, then we can treat it like a floating-point double
25621   // to get past legalization. The execution dependencies fixup pass will
25622   // choose the optimal machine instruction for the store if this really is
25623   // an integer or v2f32 rather than an f64.
25624   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25625       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25626     SDValue OldExtract = St->getOperand(1);
25627     SDValue ExtOp0 = OldExtract.getOperand(0);
25628     unsigned VecSize = ExtOp0.getValueSizeInBits();
25629     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25630     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25631     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25632                                      BitCast, OldExtract.getOperand(1));
25633     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25634                         St->getPointerInfo(), St->isVolatile(),
25635                         St->isNonTemporal(), St->getAlignment());
25636   }
25637
25638   return SDValue();
25639 }
25640
25641 /// Return 'true' if this vector operation is "horizontal"
25642 /// and return the operands for the horizontal operation in LHS and RHS.  A
25643 /// horizontal operation performs the binary operation on successive elements
25644 /// of its first operand, then on successive elements of its second operand,
25645 /// returning the resulting values in a vector.  For example, if
25646 ///   A = < float a0, float a1, float a2, float a3 >
25647 /// and
25648 ///   B = < float b0, float b1, float b2, float b3 >
25649 /// then the result of doing a horizontal operation on A and B is
25650 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25651 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25652 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25653 /// set to A, RHS to B, and the routine returns 'true'.
25654 /// Note that the binary operation should have the property that if one of the
25655 /// operands is UNDEF then the result is UNDEF.
25656 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25657   // Look for the following pattern: if
25658   //   A = < float a0, float a1, float a2, float a3 >
25659   //   B = < float b0, float b1, float b2, float b3 >
25660   // and
25661   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25662   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25663   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25664   // which is A horizontal-op B.
25665
25666   // At least one of the operands should be a vector shuffle.
25667   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25668       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25669     return false;
25670
25671   MVT VT = LHS.getSimpleValueType();
25672
25673   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25674          "Unsupported vector type for horizontal add/sub");
25675
25676   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25677   // operate independently on 128-bit lanes.
25678   unsigned NumElts = VT.getVectorNumElements();
25679   unsigned NumLanes = VT.getSizeInBits()/128;
25680   unsigned NumLaneElts = NumElts / NumLanes;
25681   assert((NumLaneElts % 2 == 0) &&
25682          "Vector type should have an even number of elements in each lane");
25683   unsigned HalfLaneElts = NumLaneElts/2;
25684
25685   // View LHS in the form
25686   //   LHS = VECTOR_SHUFFLE A, B, LMask
25687   // If LHS is not a shuffle then pretend it is the shuffle
25688   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25689   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25690   // type VT.
25691   SDValue A, B;
25692   SmallVector<int, 16> LMask(NumElts);
25693   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25694     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25695       A = LHS.getOperand(0);
25696     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25697       B = LHS.getOperand(1);
25698     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25699     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25700   } else {
25701     if (LHS.getOpcode() != ISD::UNDEF)
25702       A = LHS;
25703     for (unsigned i = 0; i != NumElts; ++i)
25704       LMask[i] = i;
25705   }
25706
25707   // Likewise, view RHS in the form
25708   //   RHS = VECTOR_SHUFFLE C, D, RMask
25709   SDValue C, D;
25710   SmallVector<int, 16> RMask(NumElts);
25711   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25712     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25713       C = RHS.getOperand(0);
25714     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25715       D = RHS.getOperand(1);
25716     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25717     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25718   } else {
25719     if (RHS.getOpcode() != ISD::UNDEF)
25720       C = RHS;
25721     for (unsigned i = 0; i != NumElts; ++i)
25722       RMask[i] = i;
25723   }
25724
25725   // Check that the shuffles are both shuffling the same vectors.
25726   if (!(A == C && B == D) && !(A == D && B == C))
25727     return false;
25728
25729   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25730   if (!A.getNode() && !B.getNode())
25731     return false;
25732
25733   // If A and B occur in reverse order in RHS, then "swap" them (which means
25734   // rewriting the mask).
25735   if (A != C)
25736     ShuffleVectorSDNode::commuteMask(RMask);
25737
25738   // At this point LHS and RHS are equivalent to
25739   //   LHS = VECTOR_SHUFFLE A, B, LMask
25740   //   RHS = VECTOR_SHUFFLE A, B, RMask
25741   // Check that the masks correspond to performing a horizontal operation.
25742   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25743     for (unsigned i = 0; i != NumLaneElts; ++i) {
25744       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25745
25746       // Ignore any UNDEF components.
25747       if (LIdx < 0 || RIdx < 0 ||
25748           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25749           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25750         continue;
25751
25752       // Check that successive elements are being operated on.  If not, this is
25753       // not a horizontal operation.
25754       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25755       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25756       if (!(LIdx == Index && RIdx == Index + 1) &&
25757           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25758         return false;
25759     }
25760   }
25761
25762   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25763   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25764   return true;
25765 }
25766
25767 /// Do target-specific dag combines on floating point adds.
25768 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25769                                   const X86Subtarget *Subtarget) {
25770   EVT VT = N->getValueType(0);
25771   SDValue LHS = N->getOperand(0);
25772   SDValue RHS = N->getOperand(1);
25773
25774   // Try to synthesize horizontal adds from adds of shuffles.
25775   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25776        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25777       isHorizontalBinOp(LHS, RHS, true))
25778     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25779   return SDValue();
25780 }
25781
25782 /// Do target-specific dag combines on floating point subs.
25783 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25784                                   const X86Subtarget *Subtarget) {
25785   EVT VT = N->getValueType(0);
25786   SDValue LHS = N->getOperand(0);
25787   SDValue RHS = N->getOperand(1);
25788
25789   // Try to synthesize horizontal subs from subs of shuffles.
25790   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25791        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25792       isHorizontalBinOp(LHS, RHS, false))
25793     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25794   return SDValue();
25795 }
25796
25797 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25798 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25799                                  const X86Subtarget *Subtarget) {
25800   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25801
25802   // F[X]OR(0.0, x) -> x
25803   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25804     if (C->getValueAPF().isPosZero())
25805       return N->getOperand(1);
25806
25807   // F[X]OR(x, 0.0) -> x
25808   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25809     if (C->getValueAPF().isPosZero())
25810       return N->getOperand(0);
25811
25812   EVT VT = N->getValueType(0);
25813   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25814     SDLoc dl(N);
25815     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25816     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25817
25818     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25819     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25820     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25821     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25822     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25823   }
25824   return SDValue();
25825 }
25826
25827 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25828 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25829   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25830
25831   // Only perform optimizations if UnsafeMath is used.
25832   if (!DAG.getTarget().Options.UnsafeFPMath)
25833     return SDValue();
25834
25835   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25836   // into FMINC and FMAXC, which are Commutative operations.
25837   unsigned NewOp = 0;
25838   switch (N->getOpcode()) {
25839     default: llvm_unreachable("unknown opcode");
25840     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25841     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25842   }
25843
25844   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25845                      N->getOperand(0), N->getOperand(1));
25846 }
25847
25848 /// Do target-specific dag combines on X86ISD::FAND nodes.
25849 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25850   // FAND(0.0, x) -> 0.0
25851   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25852     if (C->getValueAPF().isPosZero())
25853       return N->getOperand(0);
25854
25855   // FAND(x, 0.0) -> 0.0
25856   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25857     if (C->getValueAPF().isPosZero())
25858       return N->getOperand(1);
25859
25860   return SDValue();
25861 }
25862
25863 /// Do target-specific dag combines on X86ISD::FANDN nodes
25864 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25865   // FANDN(0.0, x) -> x
25866   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25867     if (C->getValueAPF().isPosZero())
25868       return N->getOperand(1);
25869
25870   // FANDN(x, 0.0) -> 0.0
25871   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25872     if (C->getValueAPF().isPosZero())
25873       return N->getOperand(1);
25874
25875   return SDValue();
25876 }
25877
25878 static SDValue PerformBTCombine(SDNode *N,
25879                                 SelectionDAG &DAG,
25880                                 TargetLowering::DAGCombinerInfo &DCI) {
25881   // BT ignores high bits in the bit index operand.
25882   SDValue Op1 = N->getOperand(1);
25883   if (Op1.hasOneUse()) {
25884     unsigned BitWidth = Op1.getValueSizeInBits();
25885     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25886     APInt KnownZero, KnownOne;
25887     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25888                                           !DCI.isBeforeLegalizeOps());
25889     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25890     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25891         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25892       DCI.CommitTargetLoweringOpt(TLO);
25893   }
25894   return SDValue();
25895 }
25896
25897 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25898   SDValue Op = N->getOperand(0);
25899   if (Op.getOpcode() == ISD::BITCAST)
25900     Op = Op.getOperand(0);
25901   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25902   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25903       VT.getVectorElementType().getSizeInBits() ==
25904       OpVT.getVectorElementType().getSizeInBits()) {
25905     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25906   }
25907   return SDValue();
25908 }
25909
25910 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25911                                                const X86Subtarget *Subtarget) {
25912   EVT VT = N->getValueType(0);
25913   if (!VT.isVector())
25914     return SDValue();
25915
25916   SDValue N0 = N->getOperand(0);
25917   SDValue N1 = N->getOperand(1);
25918   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25919   SDLoc dl(N);
25920
25921   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25922   // both SSE and AVX2 since there is no sign-extended shift right
25923   // operation on a vector with 64-bit elements.
25924   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25925   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25926   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25927       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25928     SDValue N00 = N0.getOperand(0);
25929
25930     // EXTLOAD has a better solution on AVX2,
25931     // it may be replaced with X86ISD::VSEXT node.
25932     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25933       if (!ISD::isNormalLoad(N00.getNode()))
25934         return SDValue();
25935
25936     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25937         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25938                                   N00, N1);
25939       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25940     }
25941   }
25942   return SDValue();
25943 }
25944
25945 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25946 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25947 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25948 /// eliminate extend, add, and shift instructions.
25949 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25950                                        const X86Subtarget *Subtarget) {
25951   // TODO: This should be valid for other integer types.
25952   EVT VT = Sext->getValueType(0);
25953   if (VT != MVT::i64)
25954     return SDValue();
25955
25956   // We need an 'add nsw' feeding into the 'sext'.
25957   SDValue Add = Sext->getOperand(0);
25958   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25959     return SDValue();
25960
25961   // Having a constant operand to the 'add' ensures that we are not increasing
25962   // the instruction count because the constant is extended for free below.
25963   // A constant operand can also become the displacement field of an LEA.
25964   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25965   if (!AddOp1)
25966     return SDValue();
25967
25968   // Don't make the 'add' bigger if there's no hope of combining it with some
25969   // other 'add' or 'shl' instruction.
25970   // TODO: It may be profitable to generate simpler LEA instructions in place
25971   // of single 'add' instructions, but the cost model for selecting an LEA
25972   // currently has a high threshold.
25973   bool HasLEAPotential = false;
25974   for (auto *User : Sext->uses()) {
25975     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25976       HasLEAPotential = true;
25977       break;
25978     }
25979   }
25980   if (!HasLEAPotential)
25981     return SDValue();
25982
25983   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25984   int64_t AddConstant = AddOp1->getSExtValue();
25985   SDValue AddOp0 = Add.getOperand(0);
25986   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25987   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25988
25989   // The wider add is guaranteed to not wrap because both operands are
25990   // sign-extended.
25991   SDNodeFlags Flags;
25992   Flags.setNoSignedWrap(true);
25993   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25994 }
25995
25996 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25997                                   TargetLowering::DAGCombinerInfo &DCI,
25998                                   const X86Subtarget *Subtarget) {
25999   SDValue N0 = N->getOperand(0);
26000   EVT VT = N->getValueType(0);
26001   EVT SVT = VT.getScalarType();
26002   EVT InVT = N0.getValueType();
26003   EVT InSVT = InVT.getScalarType();
26004   SDLoc DL(N);
26005
26006   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26007   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26008   // This exposes the sext to the sdivrem lowering, so that it directly extends
26009   // from AH (which we otherwise need to do contortions to access).
26010   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26011       InVT == MVT::i8 && VT == MVT::i32) {
26012     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26013     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26014                             N0.getOperand(0), N0.getOperand(1));
26015     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26016     return R.getValue(1);
26017   }
26018
26019   if (!DCI.isBeforeLegalizeOps()) {
26020     if (InVT == MVT::i1) {
26021       SDValue Zero = DAG.getConstant(0, DL, VT);
26022       SDValue AllOnes =
26023         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26024       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26025     }
26026     return SDValue();
26027   }
26028
26029   if (VT.isVector() && Subtarget->hasSSE2()) {
26030     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26031       EVT InVT = N.getValueType();
26032       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26033                                    Size / InVT.getScalarSizeInBits());
26034       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26035                                     DAG.getUNDEF(InVT));
26036       Opnds[0] = N;
26037       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26038     };
26039
26040     // If target-size is less than 128-bits, extend to a type that would extend
26041     // to 128 bits, extend that and extract the original target vector.
26042     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26043         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26044         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26045       unsigned Scale = 128 / VT.getSizeInBits();
26046       EVT ExVT =
26047           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26048       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26049       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26050       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26051                          DAG.getIntPtrConstant(0, DL));
26052     }
26053
26054     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26055     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26056     if (VT.getSizeInBits() == 128 &&
26057         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26058         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26059       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26060       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26061     }
26062
26063     // On pre-AVX2 targets, split into 128-bit nodes of
26064     // ISD::SIGN_EXTEND_VECTOR_INREG.
26065     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26066         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26067         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26068       unsigned NumVecs = VT.getSizeInBits() / 128;
26069       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26070       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26071       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26072
26073       SmallVector<SDValue, 8> Opnds;
26074       for (unsigned i = 0, Offset = 0; i != NumVecs;
26075            ++i, Offset += NumSubElts) {
26076         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26077                                      DAG.getIntPtrConstant(Offset, DL));
26078         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26079         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26080         Opnds.push_back(SrcVec);
26081       }
26082       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26083     }
26084   }
26085
26086   if (Subtarget->hasAVX() && VT.is256BitVector())
26087     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26088       return R;
26089
26090   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26091     return NewAdd;
26092
26093   return SDValue();
26094 }
26095
26096 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26097                                  const X86Subtarget* Subtarget) {
26098   SDLoc dl(N);
26099   EVT VT = N->getValueType(0);
26100
26101   // Let legalize expand this if it isn't a legal type yet.
26102   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26103     return SDValue();
26104
26105   EVT ScalarVT = VT.getScalarType();
26106   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26107       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26108        !Subtarget->hasAVX512()))
26109     return SDValue();
26110
26111   SDValue A = N->getOperand(0);
26112   SDValue B = N->getOperand(1);
26113   SDValue C = N->getOperand(2);
26114
26115   bool NegA = (A.getOpcode() == ISD::FNEG);
26116   bool NegB = (B.getOpcode() == ISD::FNEG);
26117   bool NegC = (C.getOpcode() == ISD::FNEG);
26118
26119   // Negative multiplication when NegA xor NegB
26120   bool NegMul = (NegA != NegB);
26121   if (NegA)
26122     A = A.getOperand(0);
26123   if (NegB)
26124     B = B.getOperand(0);
26125   if (NegC)
26126     C = C.getOperand(0);
26127
26128   unsigned Opcode;
26129   if (!NegMul)
26130     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26131   else
26132     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26133
26134   return DAG.getNode(Opcode, dl, VT, A, B, C);
26135 }
26136
26137 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26138                                   TargetLowering::DAGCombinerInfo &DCI,
26139                                   const X86Subtarget *Subtarget) {
26140   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26141   //           (and (i32 x86isd::setcc_carry), 1)
26142   // This eliminates the zext. This transformation is necessary because
26143   // ISD::SETCC is always legalized to i8.
26144   SDLoc dl(N);
26145   SDValue N0 = N->getOperand(0);
26146   EVT VT = N->getValueType(0);
26147
26148   if (N0.getOpcode() == ISD::AND &&
26149       N0.hasOneUse() &&
26150       N0.getOperand(0).hasOneUse()) {
26151     SDValue N00 = N0.getOperand(0);
26152     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26153       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26154       if (!C || C->getZExtValue() != 1)
26155         return SDValue();
26156       return DAG.getNode(ISD::AND, dl, VT,
26157                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26158                                      N00.getOperand(0), N00.getOperand(1)),
26159                          DAG.getConstant(1, dl, VT));
26160     }
26161   }
26162
26163   if (N0.getOpcode() == ISD::TRUNCATE &&
26164       N0.hasOneUse() &&
26165       N0.getOperand(0).hasOneUse()) {
26166     SDValue N00 = N0.getOperand(0);
26167     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26168       return DAG.getNode(ISD::AND, dl, VT,
26169                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26170                                      N00.getOperand(0), N00.getOperand(1)),
26171                          DAG.getConstant(1, dl, VT));
26172     }
26173   }
26174
26175   if (VT.is256BitVector())
26176     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26177       return R;
26178
26179   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26180   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26181   // This exposes the zext to the udivrem lowering, so that it directly extends
26182   // from AH (which we otherwise need to do contortions to access).
26183   if (N0.getOpcode() == ISD::UDIVREM &&
26184       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26185       (VT == MVT::i32 || VT == MVT::i64)) {
26186     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26187     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26188                             N0.getOperand(0), N0.getOperand(1));
26189     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26190     return R.getValue(1);
26191   }
26192
26193   return SDValue();
26194 }
26195
26196 // Optimize x == -y --> x+y == 0
26197 //          x != -y --> x+y != 0
26198 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26199                                       const X86Subtarget* Subtarget) {
26200   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26201   SDValue LHS = N->getOperand(0);
26202   SDValue RHS = N->getOperand(1);
26203   EVT VT = N->getValueType(0);
26204   SDLoc DL(N);
26205
26206   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26207     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26208       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26209         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26210                                    LHS.getOperand(1));
26211         return DAG.getSetCC(DL, N->getValueType(0), addV,
26212                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26213       }
26214   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26215     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26216       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26217         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26218                                    RHS.getOperand(1));
26219         return DAG.getSetCC(DL, N->getValueType(0), addV,
26220                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26221       }
26222
26223   if (VT.getScalarType() == MVT::i1 &&
26224       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26225     bool IsSEXT0 =
26226         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26227         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26228     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26229
26230     if (!IsSEXT0 || !IsVZero1) {
26231       // Swap the operands and update the condition code.
26232       std::swap(LHS, RHS);
26233       CC = ISD::getSetCCSwappedOperands(CC);
26234
26235       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26236                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26237       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26238     }
26239
26240     if (IsSEXT0 && IsVZero1) {
26241       assert(VT == LHS.getOperand(0).getValueType() &&
26242              "Uexpected operand type");
26243       if (CC == ISD::SETGT)
26244         return DAG.getConstant(0, DL, VT);
26245       if (CC == ISD::SETLE)
26246         return DAG.getConstant(1, DL, VT);
26247       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26248         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26249
26250       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26251              "Unexpected condition code!");
26252       return LHS.getOperand(0);
26253     }
26254   }
26255
26256   return SDValue();
26257 }
26258
26259 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26260   SDValue V0 = N->getOperand(0);
26261   SDValue V1 = N->getOperand(1);
26262   SDLoc DL(N);
26263   EVT VT = N->getValueType(0);
26264
26265   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26266   // operands and changing the mask to 1. This saves us a bunch of
26267   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26268   // x86InstrInfo knows how to commute this back after instruction selection
26269   // if it would help register allocation.
26270
26271   // TODO: If optimizing for size or a processor that doesn't suffer from
26272   // partial register update stalls, this should be transformed into a MOVSD
26273   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26274
26275   if (VT == MVT::v2f64)
26276     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26277       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26278         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26279         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26280       }
26281
26282   return SDValue();
26283 }
26284
26285 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26286 // as "sbb reg,reg", since it can be extended without zext and produces
26287 // an all-ones bit which is more useful than 0/1 in some cases.
26288 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26289                                MVT VT) {
26290   if (VT == MVT::i8)
26291     return DAG.getNode(ISD::AND, DL, VT,
26292                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26293                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26294                                    EFLAGS),
26295                        DAG.getConstant(1, DL, VT));
26296   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26297   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26298                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26299                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26300                                  EFLAGS));
26301 }
26302
26303 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26304 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26305                                    TargetLowering::DAGCombinerInfo &DCI,
26306                                    const X86Subtarget *Subtarget) {
26307   SDLoc DL(N);
26308   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26309   SDValue EFLAGS = N->getOperand(1);
26310
26311   if (CC == X86::COND_A) {
26312     // Try to convert COND_A into COND_B in an attempt to facilitate
26313     // materializing "setb reg".
26314     //
26315     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26316     // cannot take an immediate as its first operand.
26317     //
26318     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26319         EFLAGS.getValueType().isInteger() &&
26320         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26321       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26322                                    EFLAGS.getNode()->getVTList(),
26323                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26324       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26325       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26326     }
26327   }
26328
26329   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26330   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26331   // cases.
26332   if (CC == X86::COND_B)
26333     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26334
26335   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26336     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26337     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26338   }
26339
26340   return SDValue();
26341 }
26342
26343 // Optimize branch condition evaluation.
26344 //
26345 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26346                                     TargetLowering::DAGCombinerInfo &DCI,
26347                                     const X86Subtarget *Subtarget) {
26348   SDLoc DL(N);
26349   SDValue Chain = N->getOperand(0);
26350   SDValue Dest = N->getOperand(1);
26351   SDValue EFLAGS = N->getOperand(3);
26352   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26353
26354   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26355     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26356     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26357                        Flags);
26358   }
26359
26360   return SDValue();
26361 }
26362
26363 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26364                                                          SelectionDAG &DAG) {
26365   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26366   // optimize away operation when it's from a constant.
26367   //
26368   // The general transformation is:
26369   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26370   //       AND(VECTOR_CMP(x,y), constant2)
26371   //    constant2 = UNARYOP(constant)
26372
26373   // Early exit if this isn't a vector operation, the operand of the
26374   // unary operation isn't a bitwise AND, or if the sizes of the operations
26375   // aren't the same.
26376   EVT VT = N->getValueType(0);
26377   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26378       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26379       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26380     return SDValue();
26381
26382   // Now check that the other operand of the AND is a constant. We could
26383   // make the transformation for non-constant splats as well, but it's unclear
26384   // that would be a benefit as it would not eliminate any operations, just
26385   // perform one more step in scalar code before moving to the vector unit.
26386   if (BuildVectorSDNode *BV =
26387           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26388     // Bail out if the vector isn't a constant.
26389     if (!BV->isConstant())
26390       return SDValue();
26391
26392     // Everything checks out. Build up the new and improved node.
26393     SDLoc DL(N);
26394     EVT IntVT = BV->getValueType(0);
26395     // Create a new constant of the appropriate type for the transformed
26396     // DAG.
26397     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26398     // The AND node needs bitcasts to/from an integer vector type around it.
26399     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26400     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26401                                  N->getOperand(0)->getOperand(0), MaskConst);
26402     SDValue Res = DAG.getBitcast(VT, NewAnd);
26403     return Res;
26404   }
26405
26406   return SDValue();
26407 }
26408
26409 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26410                                         const X86Subtarget *Subtarget) {
26411   SDValue Op0 = N->getOperand(0);
26412   EVT VT = N->getValueType(0);
26413   EVT InVT = Op0.getValueType();
26414   EVT InSVT = InVT.getScalarType();
26415   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26416
26417   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26418   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26419   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26420     SDLoc dl(N);
26421     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26422                                  InVT.getVectorNumElements());
26423     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26424
26425     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26426       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26427
26428     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26429   }
26430
26431   return SDValue();
26432 }
26433
26434 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26435                                         const X86Subtarget *Subtarget) {
26436   // First try to optimize away the conversion entirely when it's
26437   // conditionally from a constant. Vectors only.
26438   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26439     return Res;
26440
26441   // Now move on to more general possibilities.
26442   SDValue Op0 = N->getOperand(0);
26443   EVT VT = N->getValueType(0);
26444   EVT InVT = Op0.getValueType();
26445   EVT InSVT = InVT.getScalarType();
26446
26447   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26448   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26449   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26450     SDLoc dl(N);
26451     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26452                                  InVT.getVectorNumElements());
26453     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26454     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26455   }
26456
26457   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26458   // a 32-bit target where SSE doesn't support i64->FP operations.
26459   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
26460     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26461     EVT LdVT = Ld->getValueType(0);
26462
26463     // This transformation is not supported if the result type is f16
26464     if (VT == MVT::f16)
26465       return SDValue();
26466
26467     if (!Ld->isVolatile() && !VT.isVector() &&
26468         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26469         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26470       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26471           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26472       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26473       return FILDChain;
26474     }
26475   }
26476   return SDValue();
26477 }
26478
26479 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26480 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26481                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26482   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26483   // the result is either zero or one (depending on the input carry bit).
26484   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26485   if (X86::isZeroNode(N->getOperand(0)) &&
26486       X86::isZeroNode(N->getOperand(1)) &&
26487       // We don't have a good way to replace an EFLAGS use, so only do this when
26488       // dead right now.
26489       SDValue(N, 1).use_empty()) {
26490     SDLoc DL(N);
26491     EVT VT = N->getValueType(0);
26492     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26493     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26494                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26495                                            DAG.getConstant(X86::COND_B, DL,
26496                                                            MVT::i8),
26497                                            N->getOperand(2)),
26498                                DAG.getConstant(1, DL, VT));
26499     return DCI.CombineTo(N, Res1, CarryOut);
26500   }
26501
26502   return SDValue();
26503 }
26504
26505 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26506 //      (add Y, (setne X, 0)) -> sbb -1, Y
26507 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26508 //      (sub (setne X, 0), Y) -> adc -1, Y
26509 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26510   SDLoc DL(N);
26511
26512   // Look through ZExts.
26513   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26514   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26515     return SDValue();
26516
26517   SDValue SetCC = Ext.getOperand(0);
26518   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26519     return SDValue();
26520
26521   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26522   if (CC != X86::COND_E && CC != X86::COND_NE)
26523     return SDValue();
26524
26525   SDValue Cmp = SetCC.getOperand(1);
26526   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26527       !X86::isZeroNode(Cmp.getOperand(1)) ||
26528       !Cmp.getOperand(0).getValueType().isInteger())
26529     return SDValue();
26530
26531   SDValue CmpOp0 = Cmp.getOperand(0);
26532   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26533                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26534
26535   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26536   if (CC == X86::COND_NE)
26537     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26538                        DL, OtherVal.getValueType(), OtherVal,
26539                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26540                        NewCmp);
26541   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26542                      DL, OtherVal.getValueType(), OtherVal,
26543                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26544 }
26545
26546 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26547 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26548                                  const X86Subtarget *Subtarget) {
26549   EVT VT = N->getValueType(0);
26550   SDValue Op0 = N->getOperand(0);
26551   SDValue Op1 = N->getOperand(1);
26552
26553   // Try to synthesize horizontal adds from adds of shuffles.
26554   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26555        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26556       isHorizontalBinOp(Op0, Op1, true))
26557     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26558
26559   return OptimizeConditionalInDecrement(N, DAG);
26560 }
26561
26562 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26563                                  const X86Subtarget *Subtarget) {
26564   SDValue Op0 = N->getOperand(0);
26565   SDValue Op1 = N->getOperand(1);
26566
26567   // X86 can't encode an immediate LHS of a sub. See if we can push the
26568   // negation into a preceding instruction.
26569   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26570     // If the RHS of the sub is a XOR with one use and a constant, invert the
26571     // immediate. Then add one to the LHS of the sub so we can turn
26572     // X-Y -> X+~Y+1, saving one register.
26573     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26574         isa<ConstantSDNode>(Op1.getOperand(1))) {
26575       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26576       EVT VT = Op0.getValueType();
26577       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26578                                    Op1.getOperand(0),
26579                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26580       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26581                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26582     }
26583   }
26584
26585   // Try to synthesize horizontal adds from adds of shuffles.
26586   EVT VT = N->getValueType(0);
26587   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26588        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26589       isHorizontalBinOp(Op0, Op1, true))
26590     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26591
26592   return OptimizeConditionalInDecrement(N, DAG);
26593 }
26594
26595 /// performVZEXTCombine - Performs build vector combines
26596 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26597                                    TargetLowering::DAGCombinerInfo &DCI,
26598                                    const X86Subtarget *Subtarget) {
26599   SDLoc DL(N);
26600   MVT VT = N->getSimpleValueType(0);
26601   SDValue Op = N->getOperand(0);
26602   MVT OpVT = Op.getSimpleValueType();
26603   MVT OpEltVT = OpVT.getVectorElementType();
26604   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26605
26606   // (vzext (bitcast (vzext (x)) -> (vzext x)
26607   SDValue V = Op;
26608   while (V.getOpcode() == ISD::BITCAST)
26609     V = V.getOperand(0);
26610
26611   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26612     MVT InnerVT = V.getSimpleValueType();
26613     MVT InnerEltVT = InnerVT.getVectorElementType();
26614
26615     // If the element sizes match exactly, we can just do one larger vzext. This
26616     // is always an exact type match as vzext operates on integer types.
26617     if (OpEltVT == InnerEltVT) {
26618       assert(OpVT == InnerVT && "Types must match for vzext!");
26619       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26620     }
26621
26622     // The only other way we can combine them is if only a single element of the
26623     // inner vzext is used in the input to the outer vzext.
26624     if (InnerEltVT.getSizeInBits() < InputBits)
26625       return SDValue();
26626
26627     // In this case, the inner vzext is completely dead because we're going to
26628     // only look at bits inside of the low element. Just do the outer vzext on
26629     // a bitcast of the input to the inner.
26630     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26631   }
26632
26633   // Check if we can bypass extracting and re-inserting an element of an input
26634   // vector. Essentially:
26635   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26636   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26637       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26638       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26639     SDValue ExtractedV = V.getOperand(0);
26640     SDValue OrigV = ExtractedV.getOperand(0);
26641     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26642       if (ExtractIdx->getZExtValue() == 0) {
26643         MVT OrigVT = OrigV.getSimpleValueType();
26644         // Extract a subvector if necessary...
26645         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26646           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26647           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26648                                     OrigVT.getVectorNumElements() / Ratio);
26649           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26650                               DAG.getIntPtrConstant(0, DL));
26651         }
26652         Op = DAG.getBitcast(OpVT, OrigV);
26653         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26654       }
26655   }
26656
26657   return SDValue();
26658 }
26659
26660 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26661                                              DAGCombinerInfo &DCI) const {
26662   SelectionDAG &DAG = DCI.DAG;
26663   switch (N->getOpcode()) {
26664   default: break;
26665   case ISD::EXTRACT_VECTOR_ELT:
26666     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26667   case ISD::VSELECT:
26668   case ISD::SELECT:
26669   case X86ISD::SHRUNKBLEND:
26670     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26671   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
26672   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26673   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26674   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26675   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26676   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26677   case ISD::SHL:
26678   case ISD::SRA:
26679   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26680   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26681   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26682   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26683   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26684   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26685   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26686   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26687   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26688   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26689   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26690   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26691   case X86ISD::FXOR:
26692   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26693   case X86ISD::FMIN:
26694   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26695   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26696   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26697   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26698   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26699   case ISD::ANY_EXTEND:
26700   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26701   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26702   case ISD::SIGN_EXTEND_INREG:
26703     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26704   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26705   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26706   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26707   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26708   case X86ISD::SHUFP:       // Handle all target specific shuffles
26709   case X86ISD::PALIGNR:
26710   case X86ISD::UNPCKH:
26711   case X86ISD::UNPCKL:
26712   case X86ISD::MOVHLPS:
26713   case X86ISD::MOVLHPS:
26714   case X86ISD::PSHUFB:
26715   case X86ISD::PSHUFD:
26716   case X86ISD::PSHUFHW:
26717   case X86ISD::PSHUFLW:
26718   case X86ISD::MOVSS:
26719   case X86ISD::MOVSD:
26720   case X86ISD::VPERMILPI:
26721   case X86ISD::VPERM2X128:
26722   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26723   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26724   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26725   }
26726
26727   return SDValue();
26728 }
26729
26730 /// isTypeDesirableForOp - Return true if the target has native support for
26731 /// the specified value type and it is 'desirable' to use the type for the
26732 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26733 /// instruction encodings are longer and some i16 instructions are slow.
26734 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26735   if (!isTypeLegal(VT))
26736     return false;
26737   if (VT != MVT::i16)
26738     return true;
26739
26740   switch (Opc) {
26741   default:
26742     return true;
26743   case ISD::LOAD:
26744   case ISD::SIGN_EXTEND:
26745   case ISD::ZERO_EXTEND:
26746   case ISD::ANY_EXTEND:
26747   case ISD::SHL:
26748   case ISD::SRL:
26749   case ISD::SUB:
26750   case ISD::ADD:
26751   case ISD::MUL:
26752   case ISD::AND:
26753   case ISD::OR:
26754   case ISD::XOR:
26755     return false;
26756   }
26757 }
26758
26759 /// IsDesirableToPromoteOp - This method query the target whether it is
26760 /// beneficial for dag combiner to promote the specified node. If true, it
26761 /// should return the desired promotion type by reference.
26762 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26763   EVT VT = Op.getValueType();
26764   if (VT != MVT::i16)
26765     return false;
26766
26767   bool Promote = false;
26768   bool Commute = false;
26769   switch (Op.getOpcode()) {
26770   default: break;
26771   case ISD::LOAD: {
26772     LoadSDNode *LD = cast<LoadSDNode>(Op);
26773     // If the non-extending load has a single use and it's not live out, then it
26774     // might be folded.
26775     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26776                                                      Op.hasOneUse()*/) {
26777       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26778              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26779         // The only case where we'd want to promote LOAD (rather then it being
26780         // promoted as an operand is when it's only use is liveout.
26781         if (UI->getOpcode() != ISD::CopyToReg)
26782           return false;
26783       }
26784     }
26785     Promote = true;
26786     break;
26787   }
26788   case ISD::SIGN_EXTEND:
26789   case ISD::ZERO_EXTEND:
26790   case ISD::ANY_EXTEND:
26791     Promote = true;
26792     break;
26793   case ISD::SHL:
26794   case ISD::SRL: {
26795     SDValue N0 = Op.getOperand(0);
26796     // Look out for (store (shl (load), x)).
26797     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26798       return false;
26799     Promote = true;
26800     break;
26801   }
26802   case ISD::ADD:
26803   case ISD::MUL:
26804   case ISD::AND:
26805   case ISD::OR:
26806   case ISD::XOR:
26807     Commute = true;
26808     // fallthrough
26809   case ISD::SUB: {
26810     SDValue N0 = Op.getOperand(0);
26811     SDValue N1 = Op.getOperand(1);
26812     if (!Commute && MayFoldLoad(N1))
26813       return false;
26814     // Avoid disabling potential load folding opportunities.
26815     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26816       return false;
26817     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26818       return false;
26819     Promote = true;
26820   }
26821   }
26822
26823   PVT = MVT::i32;
26824   return Promote;
26825 }
26826
26827 //===----------------------------------------------------------------------===//
26828 //                           X86 Inline Assembly Support
26829 //===----------------------------------------------------------------------===//
26830
26831 // Helper to match a string separated by whitespace.
26832 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26833   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26834
26835   for (StringRef Piece : Pieces) {
26836     if (!S.startswith(Piece)) // Check if the piece matches.
26837       return false;
26838
26839     S = S.substr(Piece.size());
26840     StringRef::size_type Pos = S.find_first_not_of(" \t");
26841     if (Pos == 0) // We matched a prefix.
26842       return false;
26843
26844     S = S.substr(Pos);
26845   }
26846
26847   return S.empty();
26848 }
26849
26850 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26851
26852   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26853     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26854         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26855         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26856
26857       if (AsmPieces.size() == 3)
26858         return true;
26859       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26860         return true;
26861     }
26862   }
26863   return false;
26864 }
26865
26866 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26867   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26868
26869   std::string AsmStr = IA->getAsmString();
26870
26871   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26872   if (!Ty || Ty->getBitWidth() % 16 != 0)
26873     return false;
26874
26875   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26876   SmallVector<StringRef, 4> AsmPieces;
26877   SplitString(AsmStr, AsmPieces, ";\n");
26878
26879   switch (AsmPieces.size()) {
26880   default: return false;
26881   case 1:
26882     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26883     // we will turn this bswap into something that will be lowered to logical
26884     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26885     // lower so don't worry about this.
26886     // bswap $0
26887     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26888         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26889         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26890         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26891         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26892         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26893       // No need to check constraints, nothing other than the equivalent of
26894       // "=r,0" would be valid here.
26895       return IntrinsicLowering::LowerToByteSwap(CI);
26896     }
26897
26898     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26899     if (CI->getType()->isIntegerTy(16) &&
26900         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26901         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26902          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26903       AsmPieces.clear();
26904       StringRef ConstraintsStr = IA->getConstraintString();
26905       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26906       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26907       if (clobbersFlagRegisters(AsmPieces))
26908         return IntrinsicLowering::LowerToByteSwap(CI);
26909     }
26910     break;
26911   case 3:
26912     if (CI->getType()->isIntegerTy(32) &&
26913         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26914         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26915         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26916         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26917       AsmPieces.clear();
26918       StringRef ConstraintsStr = IA->getConstraintString();
26919       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26920       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26921       if (clobbersFlagRegisters(AsmPieces))
26922         return IntrinsicLowering::LowerToByteSwap(CI);
26923     }
26924
26925     if (CI->getType()->isIntegerTy(64)) {
26926       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26927       if (Constraints.size() >= 2 &&
26928           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26929           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26930         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26931         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26932             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26933             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26934           return IntrinsicLowering::LowerToByteSwap(CI);
26935       }
26936     }
26937     break;
26938   }
26939   return false;
26940 }
26941
26942 /// getConstraintType - Given a constraint letter, return the type of
26943 /// constraint it is for this target.
26944 X86TargetLowering::ConstraintType
26945 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26946   if (Constraint.size() == 1) {
26947     switch (Constraint[0]) {
26948     case 'R':
26949     case 'q':
26950     case 'Q':
26951     case 'f':
26952     case 't':
26953     case 'u':
26954     case 'y':
26955     case 'x':
26956     case 'Y':
26957     case 'l':
26958       return C_RegisterClass;
26959     case 'a':
26960     case 'b':
26961     case 'c':
26962     case 'd':
26963     case 'S':
26964     case 'D':
26965     case 'A':
26966       return C_Register;
26967     case 'I':
26968     case 'J':
26969     case 'K':
26970     case 'L':
26971     case 'M':
26972     case 'N':
26973     case 'G':
26974     case 'C':
26975     case 'e':
26976     case 'Z':
26977       return C_Other;
26978     default:
26979       break;
26980     }
26981   }
26982   return TargetLowering::getConstraintType(Constraint);
26983 }
26984
26985 /// Examine constraint type and operand type and determine a weight value.
26986 /// This object must already have been set up with the operand type
26987 /// and the current alternative constraint selected.
26988 TargetLowering::ConstraintWeight
26989   X86TargetLowering::getSingleConstraintMatchWeight(
26990     AsmOperandInfo &info, const char *constraint) const {
26991   ConstraintWeight weight = CW_Invalid;
26992   Value *CallOperandVal = info.CallOperandVal;
26993     // If we don't have a value, we can't do a match,
26994     // but allow it at the lowest weight.
26995   if (!CallOperandVal)
26996     return CW_Default;
26997   Type *type = CallOperandVal->getType();
26998   // Look at the constraint type.
26999   switch (*constraint) {
27000   default:
27001     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27002   case 'R':
27003   case 'q':
27004   case 'Q':
27005   case 'a':
27006   case 'b':
27007   case 'c':
27008   case 'd':
27009   case 'S':
27010   case 'D':
27011   case 'A':
27012     if (CallOperandVal->getType()->isIntegerTy())
27013       weight = CW_SpecificReg;
27014     break;
27015   case 'f':
27016   case 't':
27017   case 'u':
27018     if (type->isFloatingPointTy())
27019       weight = CW_SpecificReg;
27020     break;
27021   case 'y':
27022     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27023       weight = CW_SpecificReg;
27024     break;
27025   case 'x':
27026   case 'Y':
27027     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27028         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27029       weight = CW_Register;
27030     break;
27031   case 'I':
27032     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27033       if (C->getZExtValue() <= 31)
27034         weight = CW_Constant;
27035     }
27036     break;
27037   case 'J':
27038     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27039       if (C->getZExtValue() <= 63)
27040         weight = CW_Constant;
27041     }
27042     break;
27043   case 'K':
27044     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27045       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27046         weight = CW_Constant;
27047     }
27048     break;
27049   case 'L':
27050     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27051       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27052         weight = CW_Constant;
27053     }
27054     break;
27055   case 'M':
27056     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27057       if (C->getZExtValue() <= 3)
27058         weight = CW_Constant;
27059     }
27060     break;
27061   case 'N':
27062     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27063       if (C->getZExtValue() <= 0xff)
27064         weight = CW_Constant;
27065     }
27066     break;
27067   case 'G':
27068   case 'C':
27069     if (isa<ConstantFP>(CallOperandVal)) {
27070       weight = CW_Constant;
27071     }
27072     break;
27073   case 'e':
27074     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27075       if ((C->getSExtValue() >= -0x80000000LL) &&
27076           (C->getSExtValue() <= 0x7fffffffLL))
27077         weight = CW_Constant;
27078     }
27079     break;
27080   case 'Z':
27081     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27082       if (C->getZExtValue() <= 0xffffffff)
27083         weight = CW_Constant;
27084     }
27085     break;
27086   }
27087   return weight;
27088 }
27089
27090 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27091 /// with another that has more specific requirements based on the type of the
27092 /// corresponding operand.
27093 const char *X86TargetLowering::
27094 LowerXConstraint(EVT ConstraintVT) const {
27095   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27096   // 'f' like normal targets.
27097   if (ConstraintVT.isFloatingPoint()) {
27098     if (Subtarget->hasSSE2())
27099       return "Y";
27100     if (Subtarget->hasSSE1())
27101       return "x";
27102   }
27103
27104   return TargetLowering::LowerXConstraint(ConstraintVT);
27105 }
27106
27107 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27108 /// vector.  If it is invalid, don't add anything to Ops.
27109 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27110                                                      std::string &Constraint,
27111                                                      std::vector<SDValue>&Ops,
27112                                                      SelectionDAG &DAG) const {
27113   SDValue Result;
27114
27115   // Only support length 1 constraints for now.
27116   if (Constraint.length() > 1) return;
27117
27118   char ConstraintLetter = Constraint[0];
27119   switch (ConstraintLetter) {
27120   default: break;
27121   case 'I':
27122     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27123       if (C->getZExtValue() <= 31) {
27124         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27125                                        Op.getValueType());
27126         break;
27127       }
27128     }
27129     return;
27130   case 'J':
27131     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27132       if (C->getZExtValue() <= 63) {
27133         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27134                                        Op.getValueType());
27135         break;
27136       }
27137     }
27138     return;
27139   case 'K':
27140     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27141       if (isInt<8>(C->getSExtValue())) {
27142         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27143                                        Op.getValueType());
27144         break;
27145       }
27146     }
27147     return;
27148   case 'L':
27149     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27150       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27151           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27152         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27153                                        Op.getValueType());
27154         break;
27155       }
27156     }
27157     return;
27158   case 'M':
27159     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27160       if (C->getZExtValue() <= 3) {
27161         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27162                                        Op.getValueType());
27163         break;
27164       }
27165     }
27166     return;
27167   case 'N':
27168     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27169       if (C->getZExtValue() <= 255) {
27170         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27171                                        Op.getValueType());
27172         break;
27173       }
27174     }
27175     return;
27176   case 'O':
27177     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27178       if (C->getZExtValue() <= 127) {
27179         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27180                                        Op.getValueType());
27181         break;
27182       }
27183     }
27184     return;
27185   case 'e': {
27186     // 32-bit signed value
27187     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27188       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27189                                            C->getSExtValue())) {
27190         // Widen to 64 bits here to get it sign extended.
27191         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27192         break;
27193       }
27194     // FIXME gcc accepts some relocatable values here too, but only in certain
27195     // memory models; it's complicated.
27196     }
27197     return;
27198   }
27199   case 'Z': {
27200     // 32-bit unsigned value
27201     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27202       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27203                                            C->getZExtValue())) {
27204         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27205                                        Op.getValueType());
27206         break;
27207       }
27208     }
27209     // FIXME gcc accepts some relocatable values here too, but only in certain
27210     // memory models; it's complicated.
27211     return;
27212   }
27213   case 'i': {
27214     // Literal immediates are always ok.
27215     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27216       // Widen to 64 bits here to get it sign extended.
27217       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27218       break;
27219     }
27220
27221     // In any sort of PIC mode addresses need to be computed at runtime by
27222     // adding in a register or some sort of table lookup.  These can't
27223     // be used as immediates.
27224     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27225       return;
27226
27227     // If we are in non-pic codegen mode, we allow the address of a global (with
27228     // an optional displacement) to be used with 'i'.
27229     GlobalAddressSDNode *GA = nullptr;
27230     int64_t Offset = 0;
27231
27232     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27233     while (1) {
27234       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27235         Offset += GA->getOffset();
27236         break;
27237       } else if (Op.getOpcode() == ISD::ADD) {
27238         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27239           Offset += C->getZExtValue();
27240           Op = Op.getOperand(0);
27241           continue;
27242         }
27243       } else if (Op.getOpcode() == ISD::SUB) {
27244         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27245           Offset += -C->getZExtValue();
27246           Op = Op.getOperand(0);
27247           continue;
27248         }
27249       }
27250
27251       // Otherwise, this isn't something we can handle, reject it.
27252       return;
27253     }
27254
27255     const GlobalValue *GV = GA->getGlobal();
27256     // If we require an extra load to get this address, as in PIC mode, we
27257     // can't accept it.
27258     if (isGlobalStubReference(
27259             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27260       return;
27261
27262     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27263                                         GA->getValueType(0), Offset);
27264     break;
27265   }
27266   }
27267
27268   if (Result.getNode()) {
27269     Ops.push_back(Result);
27270     return;
27271   }
27272   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27273 }
27274
27275 std::pair<unsigned, const TargetRegisterClass *>
27276 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27277                                                 StringRef Constraint,
27278                                                 MVT VT) const {
27279   // First, see if this is a constraint that directly corresponds to an LLVM
27280   // register class.
27281   if (Constraint.size() == 1) {
27282     // GCC Constraint Letters
27283     switch (Constraint[0]) {
27284     default: break;
27285       // TODO: Slight differences here in allocation order and leaving
27286       // RIP in the class. Do they matter any more here than they do
27287       // in the normal allocation?
27288     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27289       if (Subtarget->is64Bit()) {
27290         if (VT == MVT::i32 || VT == MVT::f32)
27291           return std::make_pair(0U, &X86::GR32RegClass);
27292         if (VT == MVT::i16)
27293           return std::make_pair(0U, &X86::GR16RegClass);
27294         if (VT == MVT::i8 || VT == MVT::i1)
27295           return std::make_pair(0U, &X86::GR8RegClass);
27296         if (VT == MVT::i64 || VT == MVT::f64)
27297           return std::make_pair(0U, &X86::GR64RegClass);
27298         break;
27299       }
27300       // 32-bit fallthrough
27301     case 'Q':   // Q_REGS
27302       if (VT == MVT::i32 || VT == MVT::f32)
27303         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27304       if (VT == MVT::i16)
27305         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27306       if (VT == MVT::i8 || VT == MVT::i1)
27307         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27308       if (VT == MVT::i64)
27309         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27310       break;
27311     case 'r':   // GENERAL_REGS
27312     case 'l':   // INDEX_REGS
27313       if (VT == MVT::i8 || VT == MVT::i1)
27314         return std::make_pair(0U, &X86::GR8RegClass);
27315       if (VT == MVT::i16)
27316         return std::make_pair(0U, &X86::GR16RegClass);
27317       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27318         return std::make_pair(0U, &X86::GR32RegClass);
27319       return std::make_pair(0U, &X86::GR64RegClass);
27320     case 'R':   // LEGACY_REGS
27321       if (VT == MVT::i8 || VT == MVT::i1)
27322         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27323       if (VT == MVT::i16)
27324         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27325       if (VT == MVT::i32 || !Subtarget->is64Bit())
27326         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27327       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27328     case 'f':  // FP Stack registers.
27329       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27330       // value to the correct fpstack register class.
27331       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27332         return std::make_pair(0U, &X86::RFP32RegClass);
27333       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27334         return std::make_pair(0U, &X86::RFP64RegClass);
27335       return std::make_pair(0U, &X86::RFP80RegClass);
27336     case 'y':   // MMX_REGS if MMX allowed.
27337       if (!Subtarget->hasMMX()) break;
27338       return std::make_pair(0U, &X86::VR64RegClass);
27339     case 'Y':   // SSE_REGS if SSE2 allowed
27340       if (!Subtarget->hasSSE2()) break;
27341       // FALL THROUGH.
27342     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27343       if (!Subtarget->hasSSE1()) break;
27344
27345       switch (VT.SimpleTy) {
27346       default: break;
27347       // Scalar SSE types.
27348       case MVT::f32:
27349       case MVT::i32:
27350         return std::make_pair(0U, &X86::FR32RegClass);
27351       case MVT::f64:
27352       case MVT::i64:
27353         return std::make_pair(0U, &X86::FR64RegClass);
27354       // Vector types.
27355       case MVT::v16i8:
27356       case MVT::v8i16:
27357       case MVT::v4i32:
27358       case MVT::v2i64:
27359       case MVT::v4f32:
27360       case MVT::v2f64:
27361         return std::make_pair(0U, &X86::VR128RegClass);
27362       // AVX types.
27363       case MVT::v32i8:
27364       case MVT::v16i16:
27365       case MVT::v8i32:
27366       case MVT::v4i64:
27367       case MVT::v8f32:
27368       case MVT::v4f64:
27369         return std::make_pair(0U, &X86::VR256RegClass);
27370       case MVT::v8f64:
27371       case MVT::v16f32:
27372       case MVT::v16i32:
27373       case MVT::v8i64:
27374         return std::make_pair(0U, &X86::VR512RegClass);
27375       }
27376       break;
27377     }
27378   }
27379
27380   // Use the default implementation in TargetLowering to convert the register
27381   // constraint into a member of a register class.
27382   std::pair<unsigned, const TargetRegisterClass*> Res;
27383   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27384
27385   // Not found as a standard register?
27386   if (!Res.second) {
27387     // Map st(0) -> st(7) -> ST0
27388     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27389         tolower(Constraint[1]) == 's' &&
27390         tolower(Constraint[2]) == 't' &&
27391         Constraint[3] == '(' &&
27392         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27393         Constraint[5] == ')' &&
27394         Constraint[6] == '}') {
27395
27396       Res.first = X86::FP0+Constraint[4]-'0';
27397       Res.second = &X86::RFP80RegClass;
27398       return Res;
27399     }
27400
27401     // GCC allows "st(0)" to be called just plain "st".
27402     if (StringRef("{st}").equals_lower(Constraint)) {
27403       Res.first = X86::FP0;
27404       Res.second = &X86::RFP80RegClass;
27405       return Res;
27406     }
27407
27408     // flags -> EFLAGS
27409     if (StringRef("{flags}").equals_lower(Constraint)) {
27410       Res.first = X86::EFLAGS;
27411       Res.second = &X86::CCRRegClass;
27412       return Res;
27413     }
27414
27415     // 'A' means EAX + EDX.
27416     if (Constraint == "A") {
27417       Res.first = X86::EAX;
27418       Res.second = &X86::GR32_ADRegClass;
27419       return Res;
27420     }
27421     return Res;
27422   }
27423
27424   // Otherwise, check to see if this is a register class of the wrong value
27425   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27426   // turn into {ax},{dx}.
27427   // MVT::Other is used to specify clobber names.
27428   if (Res.second->hasType(VT) || VT == MVT::Other)
27429     return Res;   // Correct type already, nothing to do.
27430
27431   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27432   // return "eax". This should even work for things like getting 64bit integer
27433   // registers when given an f64 type.
27434   const TargetRegisterClass *Class = Res.second;
27435   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27436       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27437     unsigned Size = VT.getSizeInBits();
27438     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27439                                   : Size == 16 ? MVT::i16
27440                                   : Size == 32 ? MVT::i32
27441                                   : Size == 64 ? MVT::i64
27442                                   : MVT::Other;
27443     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27444     if (DestReg > 0) {
27445       Res.first = DestReg;
27446       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27447                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27448                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27449                  : &X86::GR64RegClass;
27450       assert(Res.second->contains(Res.first) && "Register in register class");
27451     } else {
27452       // No register found/type mismatch.
27453       Res.first = 0;
27454       Res.second = nullptr;
27455     }
27456   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27457              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27458              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27459              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27460              Class == &X86::VR512RegClass) {
27461     // Handle references to XMM physical registers that got mapped into the
27462     // wrong class.  This can happen with constraints like {xmm0} where the
27463     // target independent register mapper will just pick the first match it can
27464     // find, ignoring the required type.
27465
27466     if (VT == MVT::f32 || VT == MVT::i32)
27467       Res.second = &X86::FR32RegClass;
27468     else if (VT == MVT::f64 || VT == MVT::i64)
27469       Res.second = &X86::FR64RegClass;
27470     else if (X86::VR128RegClass.hasType(VT))
27471       Res.second = &X86::VR128RegClass;
27472     else if (X86::VR256RegClass.hasType(VT))
27473       Res.second = &X86::VR256RegClass;
27474     else if (X86::VR512RegClass.hasType(VT))
27475       Res.second = &X86::VR512RegClass;
27476     else {
27477       // Type mismatch and not a clobber: Return an error;
27478       Res.first = 0;
27479       Res.second = nullptr;
27480     }
27481   }
27482
27483   return Res;
27484 }
27485
27486 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27487                                             const AddrMode &AM, Type *Ty,
27488                                             unsigned AS) const {
27489   // Scaling factors are not free at all.
27490   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27491   // will take 2 allocations in the out of order engine instead of 1
27492   // for plain addressing mode, i.e. inst (reg1).
27493   // E.g.,
27494   // vaddps (%rsi,%drx), %ymm0, %ymm1
27495   // Requires two allocations (one for the load, one for the computation)
27496   // whereas:
27497   // vaddps (%rsi), %ymm0, %ymm1
27498   // Requires just 1 allocation, i.e., freeing allocations for other operations
27499   // and having less micro operations to execute.
27500   //
27501   // For some X86 architectures, this is even worse because for instance for
27502   // stores, the complex addressing mode forces the instruction to use the
27503   // "load" ports instead of the dedicated "store" port.
27504   // E.g., on Haswell:
27505   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27506   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27507   if (isLegalAddressingMode(DL, AM, Ty, AS))
27508     // Scale represents reg2 * scale, thus account for 1
27509     // as soon as we use a second register.
27510     return AM.Scale != 0;
27511   return -1;
27512 }
27513
27514 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27515   // Integer division on x86 is expensive. However, when aggressively optimizing
27516   // for code size, we prefer to use a div instruction, as it is usually smaller
27517   // than the alternative sequence.
27518   // The exception to this is vector division. Since x86 doesn't have vector
27519   // integer division, leaving the division as-is is a loss even in terms of
27520   // size, because it will have to be scalarized, while the alternative code
27521   // sequence can be performed in vector form.
27522   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27523                                    Attribute::MinSize);
27524   return OptSize && !VT.isVector();
27525 }
27526
27527 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27528        TargetLowering::ArgListTy& Args) const {
27529   // The MCU psABI requires some arguments to be passed in-register.
27530   // For regular calls, the inreg arguments are marked by the front-end.
27531   // However, for compiler generated library calls, we have to patch this
27532   // up here.
27533   if (!Subtarget->isTargetMCU() || !Args.size())
27534     return;
27535
27536   unsigned FreeRegs = 3;
27537   for (auto &Arg : Args) {
27538     // For library functions, we do not expect any fancy types.
27539     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27540     unsigned SizeInRegs = (Size + 31) / 32;
27541     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27542       continue;
27543
27544     Arg.isInReg = true;
27545     FreeRegs -= SizeInRegs;
27546     if (!FreeRegs)
27547       break;
27548   }
27549 }