lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/LLVMContext.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/ADT/VectorExtras.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/PseudoSourceValue.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Target/TargetOptions.h"
  40 #include "llvm/ADT/SmallSet.h"
  41 #include "llvm/ADT/StringExtras.h"
  42 #include "llvm/Support/CommandLine.h"
  43 #include "llvm/Support/raw_ostream.h"
  44 using namespace llvm;
  45
  46 static cl::opt<bool>
  47 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  48
  49 // Forward declarations.
  50 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  51                        SDValue V2);
  52
  53 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  54   : TargetLowering(TM) {
  55   Subtarget = &TM.getSubtarget<X86Subtarget>();
  56   X86ScalarSSEf64 = Subtarget->hasSSE2();
  57   X86ScalarSSEf32 = Subtarget->hasSSE1();
  58   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  59
  60   RegInfo = TM.getRegisterInfo();
  61   TD = getTargetData();
  62
  63   // Set up the TargetLowering object.
  64
  65   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  66   setShiftAmountType(MVT::i8);
  67   setBooleanContents(ZeroOrOneBooleanContent);
  68   setSchedulingPreference(SchedulingForRegPressure);
  69   setStackPointerRegisterToSaveRestore(X86StackPtr);
  70
  71   if (Subtarget->isTargetDarwin()) {
  72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  73     setUseUnderscoreSetJmp(false);
  74     setUseUnderscoreLongJmp(false);
  75   } else if (Subtarget->isTargetMingw()) {
  76     // MS runtime is weird: it exports _setjmp, but longjmp!
  77     setUseUnderscoreSetJmp(true);
  78     setUseUnderscoreLongJmp(false);
  79   } else {
  80     setUseUnderscoreSetJmp(true);
  81     setUseUnderscoreLongJmp(true);
  82   }
  83
  84   // Set up the register classes.
  85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  88   if (Subtarget->is64Bit())
  89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  90
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  92
  93   // We don't accept any truncstore of integer registers.
  94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 100
 101   // SETOEQ and SETUNE require checking two conditions.
 102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 108
 109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 110   // operation.
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 114
 115   if (Subtarget->is64Bit()) {
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 117     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 118   } else if (!UseSoftFloat) {
 119     if (X86ScalarSSEf64) {
 120       // We have an impenetrably clever algorithm for ui64->double only.
 121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 122     }
 123     // We have an algorithm for SSE2, and we turn this into a 64-bit
 124     // FILD for other targets.
 125     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 126   }
 127
 128   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 129   // this operation.
 130   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 131   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 132
 133   if (!UseSoftFloat) {
 134     // SSE has no i16 to fp conversion, only i32
 135     if (X86ScalarSSEf32) {
 136       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 137       // f32 and f64 cases are Legal, f80 case is not
 138       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 139     } else {
 140       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 141       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 142     }
 143   } else {
 144     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 145     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 146   }
 147
 148   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 149   // are Legal, f80 is custom lowered.
 150   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 151   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 152
 153   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 154   // this operation.
 155   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 156   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 157
 158   if (X86ScalarSSEf32) {
 159     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 160     // f32 and f64 cases are Legal, f80 case is not
 161     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 162   } else {
 163     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 164     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 165   }
 166
 167   // Handle FP_TO_UINT by promoting the destination to a larger signed
 168   // conversion.
 169   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 170   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 171   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 172
 173   if (Subtarget->is64Bit()) {
 174     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 175     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 176   } else if (!UseSoftFloat) {
 177     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 178       // Expand FP_TO_UINT into a select.
 179       // FIXME: We would like to use a Custom expander here eventually to do
 180       // the optimal thing for SSE vs. the default expansion in the legalizer.
 181       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 182     else
 183       // With SSE3 we can use fisttpll to convert to a signed i64; without
 184       // SSE, we're stuck with a fistpll.
 185       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 186   }
 187
 188   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 189   if (!X86ScalarSSEf64) {
 190     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 191     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 192   }
 193
 194   // Scalar integer divide and remainder are lowered to use operations that
 195   // produce two results, to match the available instructions. This exposes
 196   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 197   // into a single instruction.
 198   //
 199   // Scalar integer multiply-high is also lowered to use two-result
 200   // operations, to match the available instructions. However, plain multiply
 201   // (low) operations are left as Legal, as there are single-result
 202   // instructions for this in x86. Using the two-result multiply instructions
 203   // when both high and low results are needed must be arranged by dagcombine.
 204   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 205   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 206   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 207   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 208   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 209   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 210   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 211   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 212   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 213   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 214   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 215   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 216   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 217   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 218   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 219   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 220   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 221   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 222   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 223   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 224   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 225   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 226   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 227   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 228
 229   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 230   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 231   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 232   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 233   if (Subtarget->is64Bit())
 234     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 235   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 236   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 237   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 238   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 239   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 240   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 241   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 242   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 243
 244   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 245   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 246   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 247   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 248   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 249   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 250   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 251   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 252   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 253   if (Subtarget->is64Bit()) {
 254     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 255     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 256     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 257   }
 258
 259   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 260   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 261
 262   // These should be promoted to a larger select which is supported.
 263   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 264   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 265   // X86 wants to expand cmov itself.
 266   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 267   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 268   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 270   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 271   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 276   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 277   if (Subtarget->is64Bit()) {
 278     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 279     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 280   }
 281   // X86 ret instruction may pop stack.
 282   setOperationAction(ISD::RET             , MVT::Other, Custom);
 283   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 284
 285   // Darwin ABI issue.
 286   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 287   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 288   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 289   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 290   if (Subtarget->is64Bit())
 291     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 292   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 293   if (Subtarget->is64Bit()) {
 294     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 295     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 296     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 297     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 298   }
 299   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 300   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 301   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 302   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 303   if (Subtarget->is64Bit()) {
 304     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 305     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 306     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 307   }
 308
 309   if (Subtarget->hasSSE1())
 310     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 311
 312   if (!Subtarget->hasSSE2())
 313     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 314
 315   // Expand certain atomics
 316   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 317   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 319   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 320
 321   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 322   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 324   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 325
 326   if (!Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 328     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 333     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 334   }
 335
 336   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 337   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 338   // FIXME - use subtarget debug flags
 339   if (!Subtarget->isTargetDarwin() &&
 340       !Subtarget->isTargetELF() &&
 341       !Subtarget->isTargetCygMing()) {
 342     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 343     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 344   }
 345
 346   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 347   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 348   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 349   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 350   if (Subtarget->is64Bit()) {
 351     setExceptionPointerRegister(X86::RAX);
 352     setExceptionSelectorRegister(X86::RDX);
 353   } else {
 354     setExceptionPointerRegister(X86::EAX);
 355     setExceptionSelectorRegister(X86::EDX);
 356   }
 357   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 358   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 359
 360   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 361
 362   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 363
 364   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 365   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 366   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 367   if (Subtarget->is64Bit()) {
 368     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 369     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 370   } else {
 371     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 372     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 373   }
 374
 375   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 376   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 377   if (Subtarget->is64Bit())
 378     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 379   if (Subtarget->isTargetCygMing())
 380     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 381   else
 382     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 383
 384   if (!UseSoftFloat && X86ScalarSSEf64) {
 385     // f32 and f64 use SSE.
 386     // Set up the FP register classes.
 387     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 388     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 389
 390     // Use ANDPD to simulate FABS.
 391     setOperationAction(ISD::FABS , MVT::f64, Custom);
 392     setOperationAction(ISD::FABS , MVT::f32, Custom);
 393
 394     // Use XORP to simulate FNEG.
 395     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 396     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 397
 398     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 399     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 400     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 401
 402     // We don't support sin/cos/fmod
 403     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 404     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 405     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 406     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 407
 408     // Expand FP immediates into loads from the stack, except for the special
 409     // cases we handle.
 410     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 411     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 412   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 413     // Use SSE for f32, x87 for f64.
 414     // Set up the FP register classes.
 415     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 416     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 417
 418     // Use ANDPS to simulate FABS.
 419     setOperationAction(ISD::FABS , MVT::f32, Custom);
 420
 421     // Use XORP to simulate FNEG.
 422     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 423
 424     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 425
 426     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 427     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 428     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 429
 430     // We don't support sin/cos/fmod
 431     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 432     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 433
 434     // Special cases we handle for FP constants.
 435     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 436     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 437     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 438     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 439     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 440
 441     if (!UnsafeFPMath) {
 442       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 443       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 444     }
 445   } else if (!UseSoftFloat) {
 446     // f32 and f64 in x87.
 447     // Set up the FP register classes.
 448     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 449     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 450
 451     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 452     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 453     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 454     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 455
 456     if (!UnsafeFPMath) {
 457       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 458       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 459     }
 460     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 461     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 462     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 463     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 464     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 465     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 466     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 467     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 468   }
 469
 470   // Long double always uses X87.
 471   if (!UseSoftFloat) {
 472     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 473     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 474     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 475     {
 476       bool ignored;
 477       APFloat TmpFlt(+0.0);
 478       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 479                      &ignored);
 480       addLegalFPImmediate(TmpFlt);  // FLD0
 481       TmpFlt.changeSign();
 482       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 483       APFloat TmpFlt2(+1.0);
 484       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 485                       &ignored);
 486       addLegalFPImmediate(TmpFlt2);  // FLD1
 487       TmpFlt2.changeSign();
 488       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 489     }
 490
 491     if (!UnsafeFPMath) {
 492       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 493       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 494     }
 495   }
 496
 497   // Always use a library call for pow.
 498   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 499   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 500   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 501
 502   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 503   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 504   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 505   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 506   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 507
 508   // First set operation action for all vector types to either promote
 509   // (for widening) or expand (for scalarization). Then we will selectively
 510   // turn on ones that can be effectively codegen'd.
 511   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 512        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 513     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 514     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 515     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 516     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 517     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 525     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 526     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 527     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 528     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 529     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 561   }
 562
 563   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 564   // with -msoft-float, disable use of MMX as well.
 565   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 566     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 567     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 568     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 569     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 570     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 571
 572     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 573     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 574     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 575     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 576
 577     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 578     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 579     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 580     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 581
 582     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 583     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 584
 585     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 586     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 587     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 588     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 589     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 590     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 591     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 592
 593     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 594     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 595     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 596     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 597     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 598     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 599     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 600
 601     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 602     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 603     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 604     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 605     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 606     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 607     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 608
 609     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 610     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 611     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 612     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 613     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 614     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 615     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 616     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 617     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 618
 619     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 620     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 621     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 622     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 623     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 624
 625     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 628     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 629
 630     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 631     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 632     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 633     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 634
 635     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 636
 637     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 638     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 639     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 640     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 641     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 642     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 643     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 644     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 645     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 646   }
 647
 648   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 649     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 650
 651     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 652     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 653     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 654     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 655     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 656     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 657     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 658     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 659     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 660     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 661     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 662     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 663   }
 664
 665   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 666     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 667
 668     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 669     // registers cannot be used even for integer operations.
 670     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 671     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 672     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 673     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 674
 675     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 676     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 677     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 678     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 679     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 680     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 681     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 682     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 683     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 684     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 685     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 686     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 687     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 688     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 689     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 690     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 691
 692     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 693     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 694     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 695     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 696
 697     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 698     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 699     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 700     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 701     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 702
 703     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 704     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 705       MVT VT = (MVT::SimpleValueType)i;
 706       // Do not attempt to custom lower non-power-of-2 vectors
 707       if (!isPowerOf2_32(VT.getVectorNumElements()))
 708         continue;
 709       // Do not attempt to custom lower non-128-bit vectors
 710       if (!VT.is128BitVector())
 711         continue;
 712       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 713       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 714       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 715     }
 716
 717     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 718     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 719     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 720     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 721     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 722     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 723
 724     if (Subtarget->is64Bit()) {
 725       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 726       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 727     }
 728
 729     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 730     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 731       MVT VT = (MVT::SimpleValueType)i;
 732
 733       // Do not attempt to promote non-128-bit vectors
 734       if (!VT.is128BitVector()) {
 735         continue;
 736       }
 737       setOperationAction(ISD::AND,    VT, Promote);
 738       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 739       setOperationAction(ISD::OR,     VT, Promote);
 740       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 741       setOperationAction(ISD::XOR,    VT, Promote);
 742       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 743       setOperationAction(ISD::LOAD,   VT, Promote);
 744       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 745       setOperationAction(ISD::SELECT, VT, Promote);
 746       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 747     }
 748
 749     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 750
 751     // Custom lower v2i64 and v2f64 selects.
 752     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 753     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 754     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 755     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 756
 757     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 758     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 759     if (!DisableMMX && Subtarget->hasMMX()) {
 760       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 761       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 762     }
 763   }
 764
 765   if (Subtarget->hasSSE41()) {
 766     // FIXME: Do we need to handle scalar-to-vector here?
 767     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 768
 769     // i8 and i16 vectors are custom , because the source register and source
 770     // source memory operand types are not the same width.  f32 vectors are
 771     // custom since the immediate controlling the insert encodes additional
 772     // information.
 773     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 774     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 775     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 776     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 777
 778     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 779     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 780     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 781     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 782
 783     if (Subtarget->is64Bit()) {
 784       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 785       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 786     }
 787   }
 788
 789   if (Subtarget->hasSSE42()) {
 790     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 791   }
 792
 793   if (!UseSoftFloat && Subtarget->hasAVX()) {
 794     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 795     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 796     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 797     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 798
 799     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 800     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 801     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 802     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 803     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 804     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 805     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 806     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 807     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 808     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 809     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 810     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 811     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 812     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 813     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 814
 815     // Operations to consider commented out -v16i16 v32i8
 816     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 817     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 818     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 819     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 820     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 822     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 823     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 824     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 825     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 826     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 827     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 828     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 829     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 830
 831     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 832     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 833     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 834     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 835
 836     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 837     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 838     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 841
 842     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 843     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 844     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 845     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 847     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 848
 849 #if 0
 850     // Not sure we want to do this since there are no 256-bit integer
 851     // operations in AVX
 852
 853     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 854     // This includes 256-bit vectors
 855     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 856       MVT VT = (MVT::SimpleValueType)i;
 857
 858       // Do not attempt to custom lower non-power-of-2 vectors
 859       if (!isPowerOf2_32(VT.getVectorNumElements()))
 860         continue;
 861
 862       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 863       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 864       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 865     }
 866
 867     if (Subtarget->is64Bit()) {
 868       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 869       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 870     }
 871 #endif
 872
 873 #if 0
 874     // Not sure we want to do this since there are no 256-bit integer
 875     // operations in AVX
 876
 877     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 878     // Including 256-bit vectors
 879     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 880       MVT VT = (MVT::SimpleValueType)i;
 881
 882       if (!VT.is256BitVector()) {
 883         continue;
 884       }
 885       setOperationAction(ISD::AND,    VT, Promote);
 886       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 887       setOperationAction(ISD::OR,     VT, Promote);
 888       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 889       setOperationAction(ISD::XOR,    VT, Promote);
 890       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 891       setOperationAction(ISD::LOAD,   VT, Promote);
 892       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 893       setOperationAction(ISD::SELECT, VT, Promote);
 894       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 895     }
 896
 897     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 898 #endif
 899   }
 900
 901   // We want to custom lower some of our intrinsics.
 902   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 903
 904   // Add/Sub/Mul with overflow operations are custom lowered.
 905   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 906   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 907   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 908   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 909   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 910   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 911   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 912   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 913   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 914   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 915
 916   if (!Subtarget->is64Bit()) {
 917     // These libcalls are not available in 32-bit.
 918     setLibcallName(RTLIB::SHL_I128, 0);
 919     setLibcallName(RTLIB::SRL_I128, 0);
 920     setLibcallName(RTLIB::SRA_I128, 0);
 921   }
 922
 923   // We have target-specific dag combine patterns for the following nodes:
 924   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 925   setTargetDAGCombine(ISD::BUILD_VECTOR);
 926   setTargetDAGCombine(ISD::SELECT);
 927   setTargetDAGCombine(ISD::SHL);
 928   setTargetDAGCombine(ISD::SRA);
 929   setTargetDAGCombine(ISD::SRL);
 930   setTargetDAGCombine(ISD::STORE);
 931   setTargetDAGCombine(ISD::MEMBARRIER);
 932   if (Subtarget->is64Bit())
 933     setTargetDAGCombine(ISD::MUL);
 934
 935   computeRegisterProperties();
 936
 937   // FIXME: These should be based on subtarget info. Plus, the values should
 938   // be smaller when we are in optimizing for size mode.
 939   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 940   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 941   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 942   allowUnalignedMemoryAccesses = true; // x86 supports it!
 943   setPrefLoopAlignment(16);
 944   benefitFromCodePlacementOpt = true;
 945 }
 946
 947
 948 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 949   return MVT::i8;
 950 }
 951
 952
 953 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 954 /// the desired ByVal argument alignment.
 955 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 956   if (MaxAlign == 16)
 957     return;
 958   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 959     if (VTy->getBitWidth() == 128)
 960       MaxAlign = 16;
 961   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 962     unsigned EltAlign = 0;
 963     getMaxByValAlign(ATy->getElementType(), EltAlign);
 964     if (EltAlign > MaxAlign)
 965       MaxAlign = EltAlign;
 966   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 967     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 968       unsigned EltAlign = 0;
 969       getMaxByValAlign(STy->getElementType(i), EltAlign);
 970       if (EltAlign > MaxAlign)
 971         MaxAlign = EltAlign;
 972       if (MaxAlign == 16)
 973         break;
 974     }
 975   }
 976   return;
 977 }
 978
 979 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 980 /// function arguments in the caller parameter area. For X86, aggregates
 981 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 982 /// are at 4-byte boundaries.
 983 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 984   if (Subtarget->is64Bit()) {
 985     // Max of 8 and alignment of type.
 986     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 987     if (TyAlign > 8)
 988       return TyAlign;
 989     return 8;
 990   }
 991
 992   unsigned Align = 4;
 993   if (Subtarget->hasSSE1())
 994     getMaxByValAlign(Ty, Align);
 995   return Align;
 996 }
 997
 998 /// getOptimalMemOpType - Returns the target specific optimal type for load
 999 /// and store operations as a result of memset, memcpy, and memmove
1000 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1001 /// determining it.
1002 MVT
1003 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1004                                        bool isSrcConst, bool isSrcStr,
1005                                        SelectionDAG &DAG) const {
1006   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1007   // linux.  This is because the stack realignment code can't handle certain
1008   // cases like PR2962.  This should be removed when PR2962 is fixed.
1009   const Function *F = DAG.getMachineFunction().getFunction();
1010   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1011   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1012     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1013       return MVT::v4i32;
1014     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1015       return MVT::v4f32;
1016   }
1017   if (Subtarget->is64Bit() && Size >= 8)
1018     return MVT::i64;
1019   return MVT::i32;
1020 }
1021
1022 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1023 /// jumptable.
1024 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1025                                                       SelectionDAG &DAG) const {
1026   if (usesGlobalOffsetTable())
1027     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1028   if (!Subtarget->is64Bit())
1029     // This doesn't have DebugLoc associated with it, but is not really the
1030     // same as a Register.
1031     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1032                        getPointerTy());
1033   return Table;
1034 }
1035
1036 /// getFunctionAlignment - Return the Log2 alignment of this function.
1037 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1038   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1039 }
1040
1041 //===----------------------------------------------------------------------===//
1042 //               Return Value Calling Convention Implementation
1043 //===----------------------------------------------------------------------===//
1044
1045 #include "X86GenCallingConv.inc"
1046
1047 /// LowerRET - Lower an ISD::RET node.
1048 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1049   DebugLoc dl = Op.getDebugLoc();
1050   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1051
1052   SmallVector<CCValAssign, 16> RVLocs;
1053   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1054   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1055   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs, *DAG.getContext());
1056   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1057
1058   // If this is the first return lowered for this function, add the regs to the
1059   // liveout set for the function.
1060   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1061     for (unsigned i = 0; i != RVLocs.size(); ++i)
1062       if (RVLocs[i].isRegLoc())
1063         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1064   }
1065   SDValue Chain = Op.getOperand(0);
1066
1067   // Handle tail call return.
1068   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1069   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1070     SDValue TailCall = Chain;
1071     SDValue TargetAddress = TailCall.getOperand(1);
1072     SDValue StackAdjustment = TailCall.getOperand(2);
1073     assert(((TargetAddress.getOpcode() == ISD::Register &&
1074                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1075                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1076               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1077               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1078              "Expecting an global address, external symbol, or register");
1079     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1080            "Expecting a const value");
1081
1082     SmallVector<SDValue,8> Operands;
1083     Operands.push_back(Chain.getOperand(0));
1084     Operands.push_back(TargetAddress);
1085     Operands.push_back(StackAdjustment);
1086     // Copy registers used by the call. Last operand is a flag so it is not
1087     // copied.
1088     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1089       Operands.push_back(Chain.getOperand(i));
1090     }
1091     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1092                        Operands.size());
1093   }
1094
1095   // Regular return.
1096   SDValue Flag;
1097
1098   SmallVector<SDValue, 6> RetOps;
1099   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1100   // Operand #1 = Bytes To Pop
1101   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1102
1103   // Copy the result values into the output registers.
1104   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1105     CCValAssign &VA = RVLocs[i];
1106     assert(VA.isRegLoc() && "Can only return in registers!");
1107     SDValue ValToCopy = Op.getOperand(i*2+1);
1108
1109     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1110     // the RET instruction and handled by the FP Stackifier.
1111     if (VA.getLocReg() == X86::ST0 ||
1112         VA.getLocReg() == X86::ST1) {
1113       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1114       // change the value to the FP stack register class.
1115       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1116         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1117       RetOps.push_back(ValToCopy);
1118       // Don't emit a copytoreg.
1119       continue;
1120     }
1121
1122     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1123     // which is returned in RAX / RDX.
1124     if (Subtarget->is64Bit()) {
1125       MVT ValVT = ValToCopy.getValueType();
1126       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1127         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1128         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1129           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1130       }
1131     }
1132
1133     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1134     Flag = Chain.getValue(1);
1135   }
1136
1137   // The x86-64 ABI for returning structs by value requires that we copy
1138   // the sret argument into %rax for the return. We saved the argument into
1139   // a virtual register in the entry block, so now we copy the value out
1140   // and into %rax.
1141   if (Subtarget->is64Bit() &&
1142       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1143     MachineFunction &MF = DAG.getMachineFunction();
1144     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1145     unsigned Reg = FuncInfo->getSRetReturnReg();
1146     if (!Reg) {
1147       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1148       FuncInfo->setSRetReturnReg(Reg);
1149     }
1150     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1151
1152     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1153     Flag = Chain.getValue(1);
1154   }
1155
1156   RetOps[0] = Chain;  // Update chain.
1157
1158   // Add the flag if we have it.
1159   if (Flag.getNode())
1160     RetOps.push_back(Flag);
1161
1162   return DAG.getNode(X86ISD::RET_FLAG, dl,
1163                      MVT::Other, &RetOps[0], RetOps.size());
1164 }
1165
1166
1167 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1168 /// appropriate copies out of appropriate physical registers.  This assumes that
1169 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1170 /// being lowered.  The returns a SDNode with the same number of values as the
1171 /// ISD::CALL.
1172 SDNode *X86TargetLowering::
1173 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1174                 unsigned CallingConv, SelectionDAG &DAG) {
1175
1176   DebugLoc dl = TheCall->getDebugLoc();
1177   // Assign locations to each value returned by this call.
1178   SmallVector<CCValAssign, 16> RVLocs;
1179   bool isVarArg = TheCall->isVarArg();
1180   bool Is64Bit = Subtarget->is64Bit();
1181   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(),
1182                  RVLocs, *DAG.getContext());
1183   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1184
1185   SmallVector<SDValue, 8> ResultVals;
1186
1187   // Copy all of the result registers out of their specified physreg.
1188   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1189     CCValAssign &VA = RVLocs[i];
1190     MVT CopyVT = VA.getValVT();
1191
1192     // If this is x86-64, and we disabled SSE, we can't return FP values
1193     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1194         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1195       llvm_report_error("SSE register return with SSE disabled");
1196     }
1197
1198     // If this is a call to a function that returns an fp value on the floating
1199     // point stack, but where we prefer to use the value in xmm registers, copy
1200     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1201     if ((VA.getLocReg() == X86::ST0 ||
1202          VA.getLocReg() == X86::ST1) &&
1203         isScalarFPTypeInSSEReg(VA.getValVT())) {
1204       CopyVT = MVT::f80;
1205     }
1206
1207     SDValue Val;
1208     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1209       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1210       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1211         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1212                                    MVT::v2i64, InFlag).getValue(1);
1213         Val = Chain.getValue(0);
1214         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1215                           Val, DAG.getConstant(0, MVT::i64));
1216       } else {
1217         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1218                                    MVT::i64, InFlag).getValue(1);
1219         Val = Chain.getValue(0);
1220       }
1221       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1222     } else {
1223       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1224                                  CopyVT, InFlag).getValue(1);
1225       Val = Chain.getValue(0);
1226     }
1227     InFlag = Chain.getValue(2);
1228
1229     if (CopyVT != VA.getValVT()) {
1230       // Round the F80 the right size, which also moves to the appropriate xmm
1231       // register.
1232       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1233                         // This truncation won't change the value.
1234                         DAG.getIntPtrConstant(1));
1235     }
1236
1237     ResultVals.push_back(Val);
1238   }
1239
1240   // Merge everything together with a MERGE_VALUES node.
1241   ResultVals.push_back(Chain);
1242   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1243                      &ResultVals[0], ResultVals.size()).getNode();
1244 }
1245
1246
1247 //===----------------------------------------------------------------------===//
1248 //                C & StdCall & Fast Calling Convention implementation
1249 //===----------------------------------------------------------------------===//
1250 //  StdCall calling convention seems to be standard for many Windows' API
1251 //  routines and around. It differs from C calling convention just a little:
1252 //  callee should clean up the stack, not caller. Symbols should be also
1253 //  decorated in some fancy way :) It doesn't support any vector arguments.
1254 //  For info on fast calling convention see Fast Calling Convention (tail call)
1255 //  implementation LowerX86_32FastCCCallTo.
1256
1257 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1258 /// semantics.
1259 static bool CallIsStructReturn(CallSDNode *TheCall) {
1260   unsigned NumOps = TheCall->getNumArgs();
1261   if (!NumOps)
1262     return false;
1263
1264   return TheCall->getArgFlags(0).isSRet();
1265 }
1266
1267 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1268 /// return semantics.
1269 static bool ArgsAreStructReturn(SDValue Op) {
1270   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1271   if (!NumArgs)
1272     return false;
1273
1274   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1275 }
1276
1277 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1278 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1279 /// calls.
1280 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1281   if (IsVarArg)
1282     return false;
1283
1284   switch (CallingConv) {
1285   default:
1286     return false;
1287   case CallingConv::X86_StdCall:
1288     return !Subtarget->is64Bit();
1289   case CallingConv::X86_FastCall:
1290     return !Subtarget->is64Bit();
1291   case CallingConv::Fast:
1292     return PerformTailCallOpt;
1293   }
1294 }
1295
1296 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1297 /// given CallingConvention value.
1298 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1299   if (Subtarget->is64Bit()) {
1300     if (Subtarget->isTargetWin64())
1301       return CC_X86_Win64_C;
1302     else
1303       return CC_X86_64_C;
1304   }
1305
1306   if (CC == CallingConv::X86_FastCall)
1307     return CC_X86_32_FastCall;
1308   else if (CC == CallingConv::Fast)
1309     return CC_X86_32_FastCC;
1310   else
1311     return CC_X86_32_C;
1312 }
1313
1314 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1315 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1316 NameDecorationStyle
1317 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1318   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1319   if (CC == CallingConv::X86_FastCall)
1320     return FastCall;
1321   else if (CC == CallingConv::X86_StdCall)
1322     return StdCall;
1323   return None;
1324 }
1325
1326
1327 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1328 /// by "Src" to address "Dst" with size and alignment information specified by
1329 /// the specific parameter attribute. The copy will be passed as a byval
1330 /// function parameter.
1331 static SDValue
1332 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1333                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1334                           DebugLoc dl) {
1335   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1336   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1337                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1338 }
1339
1340 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1341                                               const CCValAssign &VA,
1342                                               MachineFrameInfo *MFI,
1343                                               unsigned CC,
1344                                               SDValue Root, unsigned i) {
1345   // Create the nodes corresponding to a load from this parameter slot.
1346   ISD::ArgFlagsTy Flags =
1347     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1348   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1349   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1350
1351   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1352   // changed with more analysis.
1353   // In case of tail call optimization mark all arguments mutable. Since they
1354   // could be overwritten by lowering of arguments in case of a tail call.
1355   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1356                                   VA.getLocMemOffset(), isImmutable);
1357   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1358   if (Flags.isByVal())
1359     return FIN;
1360   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1361                      PseudoSourceValue::getFixedStack(FI), 0);
1362 }
1363
1364 SDValue
1365 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1366   MachineFunction &MF = DAG.getMachineFunction();
1367   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1368   DebugLoc dl = Op.getDebugLoc();
1369
1370   const Function* Fn = MF.getFunction();
1371   if (Fn->hasExternalLinkage() &&
1372       Subtarget->isTargetCygMing() &&
1373       Fn->getName() == "main")
1374     FuncInfo->setForceFramePointer(true);
1375
1376   // Decorate the function name.
1377   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1378
1379   MachineFrameInfo *MFI = MF.getFrameInfo();
1380   SDValue Root = Op.getOperand(0);
1381   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1382   unsigned CC = MF.getFunction()->getCallingConv();
1383   bool Is64Bit = Subtarget->is64Bit();
1384   bool IsWin64 = Subtarget->isTargetWin64();
1385
1386   assert(!(isVarArg && CC == CallingConv::Fast) &&
1387          "Var args not supported with calling convention fastcc");
1388
1389   // Assign locations to all of the incoming arguments.
1390   SmallVector<CCValAssign, 16> ArgLocs;
1391   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1392   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1393
1394   SmallVector<SDValue, 8> ArgValues;
1395   unsigned LastVal = ~0U;
1396   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1397     CCValAssign &VA = ArgLocs[i];
1398     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1399     // places.
1400     assert(VA.getValNo() != LastVal &&
1401            "Don't support value assigned to multiple locs yet");
1402     LastVal = VA.getValNo();
1403
1404     if (VA.isRegLoc()) {
1405       MVT RegVT = VA.getLocVT();
1406       TargetRegisterClass *RC = NULL;
1407       if (RegVT == MVT::i32)
1408         RC = X86::GR32RegisterClass;
1409       else if (Is64Bit && RegVT == MVT::i64)
1410         RC = X86::GR64RegisterClass;
1411       else if (RegVT == MVT::f32)
1412         RC = X86::FR32RegisterClass;
1413       else if (RegVT == MVT::f64)
1414         RC = X86::FR64RegisterClass;
1415       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1416         RC = X86::VR128RegisterClass;
1417       else if (RegVT.isVector()) {
1418         assert(RegVT.getSizeInBits() == 64);
1419         if (!Is64Bit)
1420           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1421         else {
1422           // Darwin calling convention passes MMX values in either GPRs or
1423           // XMMs in x86-64. Other targets pass them in memory.
1424           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1425             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1426             RegVT = MVT::v2i64;
1427           } else {
1428             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1429             RegVT = MVT::i64;
1430           }
1431         }
1432       } else {
1433         llvm_unreachable("Unknown argument type!");
1434       }
1435
1436       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1437       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1438
1439       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1440       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1441       // right size.
1442       if (VA.getLocInfo() == CCValAssign::SExt)
1443         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1444                                DAG.getValueType(VA.getValVT()));
1445       else if (VA.getLocInfo() == CCValAssign::ZExt)
1446         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1447                                DAG.getValueType(VA.getValVT()));
1448
1449       if (VA.getLocInfo() != CCValAssign::Full)
1450         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1451
1452       // Handle MMX values passed in GPRs.
1453       if (Is64Bit && RegVT != VA.getLocVT()) {
1454         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1455           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1456         else if (RC == X86::VR128RegisterClass) {
1457           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1458                                  ArgValue, DAG.getConstant(0, MVT::i64));
1459           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1460         }
1461       }
1462
1463       ArgValues.push_back(ArgValue);
1464     } else {
1465       assert(VA.isMemLoc());
1466       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1467     }
1468   }
1469
1470   // The x86-64 ABI for returning structs by value requires that we copy
1471   // the sret argument into %rax for the return. Save the argument into
1472   // a virtual register so that we can access it from the return points.
1473   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1474     MachineFunction &MF = DAG.getMachineFunction();
1475     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1476     unsigned Reg = FuncInfo->getSRetReturnReg();
1477     if (!Reg) {
1478       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1479       FuncInfo->setSRetReturnReg(Reg);
1480     }
1481     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1482     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1483   }
1484
1485   unsigned StackSize = CCInfo.getNextStackOffset();
1486   // align stack specially for tail calls
1487   if (PerformTailCallOpt && CC == CallingConv::Fast)
1488     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1489
1490   // If the function takes variable number of arguments, make a frame index for
1491   // the start of the first vararg value... for expansion of llvm.va_start.
1492   if (isVarArg) {
1493     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1494       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1495     }
1496     if (Is64Bit) {
1497       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1498
1499       // FIXME: We should really autogenerate these arrays
1500       static const unsigned GPR64ArgRegsWin64[] = {
1501         X86::RCX, X86::RDX, X86::R8,  X86::R9
1502       };
1503       static const unsigned XMMArgRegsWin64[] = {
1504         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1505       };
1506       static const unsigned GPR64ArgRegs64Bit[] = {
1507         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1508       };
1509       static const unsigned XMMArgRegs64Bit[] = {
1510         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1511         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1512       };
1513       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1514
1515       if (IsWin64) {
1516         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1517         GPR64ArgRegs = GPR64ArgRegsWin64;
1518         XMMArgRegs = XMMArgRegsWin64;
1519       } else {
1520         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1521         GPR64ArgRegs = GPR64ArgRegs64Bit;
1522         XMMArgRegs = XMMArgRegs64Bit;
1523       }
1524       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1525                                                        TotalNumIntRegs);
1526       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1527                                                        TotalNumXMMRegs);
1528
1529       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1530       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1531              "SSE register cannot be used when SSE is disabled!");
1532       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1533              "SSE register cannot be used when SSE is disabled!");
1534       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1535         // Kernel mode asks for SSE to be disabled, so don't push them
1536         // on the stack.
1537         TotalNumXMMRegs = 0;
1538
1539       // For X86-64, if there are vararg parameters that are passed via
1540       // registers, then we must store them to their spots on the stack so they
1541       // may be loaded by deferencing the result of va_next.
1542       VarArgsGPOffset = NumIntRegs * 8;
1543       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1544       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1545                                                  TotalNumXMMRegs * 16, 16);
1546
1547       // Store the integer parameter registers.
1548       SmallVector<SDValue, 8> MemOps;
1549       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1550       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1551                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1552       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1553         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1554                                      X86::GR64RegisterClass);
1555         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1556         SDValue Store =
1557           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1558                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1559         MemOps.push_back(Store);
1560         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1561                           DAG.getIntPtrConstant(8));
1562       }
1563
1564       // Now store the XMM (fp + vector) parameter registers.
1565       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1566                         DAG.getIntPtrConstant(VarArgsFPOffset));
1567       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1568         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1569                                      X86::VR128RegisterClass);
1570         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1571         SDValue Store =
1572           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1573                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1574         MemOps.push_back(Store);
1575         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1576                           DAG.getIntPtrConstant(16));
1577       }
1578       if (!MemOps.empty())
1579           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1580                              &MemOps[0], MemOps.size());
1581     }
1582   }
1583
1584   ArgValues.push_back(Root);
1585
1586   // Some CCs need callee pop.
1587   if (IsCalleePop(isVarArg, CC)) {
1588     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1589     BytesCallerReserves = 0;
1590   } else {
1591     BytesToPopOnReturn  = 0; // Callee pops nothing.
1592     // If this is an sret function, the return should pop the hidden pointer.
1593     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1594       BytesToPopOnReturn = 4;
1595     BytesCallerReserves = StackSize;
1596   }
1597
1598   if (!Is64Bit) {
1599     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1600     if (CC == CallingConv::X86_FastCall)
1601       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1602   }
1603
1604   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1605
1606   // Return the new list of results.
1607   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1608                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1609 }
1610
1611 SDValue
1612 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1613                                     const SDValue &StackPtr,
1614                                     const CCValAssign &VA,
1615                                     SDValue Chain,
1616                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1617   DebugLoc dl = TheCall->getDebugLoc();
1618   unsigned LocMemOffset = VA.getLocMemOffset();
1619   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1620   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1621   if (Flags.isByVal()) {
1622     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1623   }
1624   return DAG.getStore(Chain, dl, Arg, PtrOff,
1625                       PseudoSourceValue::getStack(), LocMemOffset);
1626 }
1627
1628 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1629 /// optimization is performed and it is required.
1630 SDValue
1631 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1632                                            SDValue &OutRetAddr,
1633                                            SDValue Chain,
1634                                            bool IsTailCall,
1635                                            bool Is64Bit,
1636                                            int FPDiff,
1637                                            DebugLoc dl) {
1638   if (!IsTailCall || FPDiff==0) return Chain;
1639
1640   // Adjust the Return address stack slot.
1641   MVT VT = getPointerTy();
1642   OutRetAddr = getReturnAddressFrameIndex(DAG);
1643
1644   // Load the "old" Return address.
1645   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1646   return SDValue(OutRetAddr.getNode(), 1);
1647 }
1648
1649 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1650 /// optimization is performed and it is required (FPDiff!=0).
1651 static SDValue
1652 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1653                          SDValue Chain, SDValue RetAddrFrIdx,
1654                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1655   // Store the return address to the appropriate stack slot.
1656   if (!FPDiff) return Chain;
1657   // Calculate the new stack slot for the return address.
1658   int SlotSize = Is64Bit ? 8 : 4;
1659   int NewReturnAddrFI =
1660     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1661   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1662   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1663   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1664                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1665   return Chain;
1666 }
1667
1668 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1669   MachineFunction &MF = DAG.getMachineFunction();
1670   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1671   SDValue Chain       = TheCall->getChain();
1672   unsigned CC         = TheCall->getCallingConv();
1673   bool isVarArg       = TheCall->isVarArg();
1674   bool IsTailCall     = TheCall->isTailCall() &&
1675                         CC == CallingConv::Fast && PerformTailCallOpt;
1676   SDValue Callee      = TheCall->getCallee();
1677   bool Is64Bit        = Subtarget->is64Bit();
1678   bool IsStructRet    = CallIsStructReturn(TheCall);
1679   DebugLoc dl         = TheCall->getDebugLoc();
1680
1681   assert(!(isVarArg && CC == CallingConv::Fast) &&
1682          "Var args not supported with calling convention fastcc");
1683
1684   // Analyze operands of the call, assigning locations to each operand.
1685   SmallVector<CCValAssign, 16> ArgLocs;
1686   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1687   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1688
1689   // Get a count of how many bytes are to be pushed on the stack.
1690   unsigned NumBytes = CCInfo.getNextStackOffset();
1691   if (PerformTailCallOpt && CC == CallingConv::Fast)
1692     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1693
1694   int FPDiff = 0;
1695   if (IsTailCall) {
1696     // Lower arguments at fp - stackoffset + fpdiff.
1697     unsigned NumBytesCallerPushed =
1698       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1699     FPDiff = NumBytesCallerPushed - NumBytes;
1700
1701     // Set the delta of movement of the returnaddr stackslot.
1702     // But only set if delta is greater than previous delta.
1703     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1704       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1705   }
1706
1707   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1708
1709   SDValue RetAddrFrIdx;
1710   // Load return adress for tail calls.
1711   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1712                                   FPDiff, dl);
1713
1714   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1715   SmallVector<SDValue, 8> MemOpChains;
1716   SDValue StackPtr;
1717
1718   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1719   // of tail call optimization arguments are handle later.
1720   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1721     CCValAssign &VA = ArgLocs[i];
1722     SDValue Arg = TheCall->getArg(i);
1723     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1724     bool isByVal = Flags.isByVal();
1725
1726     // Promote the value if needed.
1727     switch (VA.getLocInfo()) {
1728     default: llvm_unreachable("Unknown loc info!");
1729     case CCValAssign::Full: break;
1730     case CCValAssign::SExt:
1731       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1732       break;
1733     case CCValAssign::ZExt:
1734       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1735       break;
1736     case CCValAssign::AExt:
1737       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1738       break;
1739     }
1740
1741     if (VA.isRegLoc()) {
1742       if (Is64Bit) {
1743         MVT RegVT = VA.getLocVT();
1744         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1745           switch (VA.getLocReg()) {
1746           default:
1747             break;
1748           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1749           case X86::R8: {
1750             // Special case: passing MMX values in GPR registers.
1751             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1752             break;
1753           }
1754           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1755           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1756             // Special case: passing MMX values in XMM registers.
1757             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1758             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1759             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1760             break;
1761           }
1762           }
1763       }
1764       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1765     } else {
1766       if (!IsTailCall || (IsTailCall && isByVal)) {
1767         assert(VA.isMemLoc());
1768         if (StackPtr.getNode() == 0)
1769           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1770
1771         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1772                                                Chain, Arg, Flags));
1773       }
1774     }
1775   }
1776
1777   if (!MemOpChains.empty())
1778     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1779                         &MemOpChains[0], MemOpChains.size());
1780
1781   // Build a sequence of copy-to-reg nodes chained together with token chain
1782   // and flag operands which copy the outgoing args into registers.
1783   SDValue InFlag;
1784   // Tail call byval lowering might overwrite argument registers so in case of
1785   // tail call optimization the copies to registers are lowered later.
1786   if (!IsTailCall)
1787     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1788       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1789                                RegsToPass[i].second, InFlag);
1790       InFlag = Chain.getValue(1);
1791     }
1792
1793
1794   if (Subtarget->isPICStyleGOT()) {
1795     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1796     // GOT pointer.
1797     if (!IsTailCall) {
1798       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1799                                DAG.getNode(X86ISD::GlobalBaseReg,
1800                                            DebugLoc::getUnknownLoc(),
1801                                            getPointerTy()),
1802                                InFlag);
1803       InFlag = Chain.getValue(1);
1804     } else {
1805       // If we are tail calling and generating PIC/GOT style code load the
1806       // address of the callee into ECX. The value in ecx is used as target of
1807       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1808       // for tail calls on PIC/GOT architectures. Normally we would just put the
1809       // address of GOT into ebx and then call target@PLT. But for tail calls
1810       // ebx would be restored (since ebx is callee saved) before jumping to the
1811       // target@PLT.
1812
1813       // Note: The actual moving to ECX is done further down.
1814       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1815       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1816           !G->getGlobal()->hasProtectedVisibility())
1817         Callee = LowerGlobalAddress(Callee, DAG);
1818       else if (isa<ExternalSymbolSDNode>(Callee))
1819         Callee = LowerExternalSymbol(Callee, DAG);
1820     }
1821   }
1822
1823   if (Is64Bit && isVarArg) {
1824     // From AMD64 ABI document:
1825     // For calls that may call functions that use varargs or stdargs
1826     // (prototype-less calls or calls to functions containing ellipsis (...) in
1827     // the declaration) %al is used as hidden argument to specify the number
1828     // of SSE registers used. The contents of %al do not need to match exactly
1829     // the number of registers, but must be an ubound on the number of SSE
1830     // registers used and is in the range 0 - 8 inclusive.
1831
1832     // FIXME: Verify this on Win64
1833     // Count the number of XMM registers allocated.
1834     static const unsigned XMMArgRegs[] = {
1835       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1836       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1837     };
1838     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1839     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1840            && "SSE registers cannot be used when SSE is disabled");
1841
1842     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1843                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1844     InFlag = Chain.getValue(1);
1845   }
1846
1847
1848   // For tail calls lower the arguments to the 'real' stack slot.
1849   if (IsTailCall) {
1850     SmallVector<SDValue, 8> MemOpChains2;
1851     SDValue FIN;
1852     int FI = 0;
1853     // Do not flag preceeding copytoreg stuff together with the following stuff.
1854     InFlag = SDValue();
1855     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1856       CCValAssign &VA = ArgLocs[i];
1857       if (!VA.isRegLoc()) {
1858         assert(VA.isMemLoc());
1859         SDValue Arg = TheCall->getArg(i);
1860         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1861         // Create frame index.
1862         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1863         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1864         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1865         FIN = DAG.getFrameIndex(FI, getPointerTy());
1866
1867         if (Flags.isByVal()) {
1868           // Copy relative to framepointer.
1869           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1870           if (StackPtr.getNode() == 0)
1871             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1872                                           getPointerTy());
1873           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1874
1875           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1876                                                            Flags, DAG, dl));
1877         } else {
1878           // Store relative to framepointer.
1879           MemOpChains2.push_back(
1880             DAG.getStore(Chain, dl, Arg, FIN,
1881                          PseudoSourceValue::getFixedStack(FI), 0));
1882         }
1883       }
1884     }
1885
1886     if (!MemOpChains2.empty())
1887       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1888                           &MemOpChains2[0], MemOpChains2.size());
1889
1890     // Copy arguments to their registers.
1891     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1892       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1893                                RegsToPass[i].second, InFlag);
1894       InFlag = Chain.getValue(1);
1895     }
1896     InFlag =SDValue();
1897
1898     // Store the return address to the appropriate stack slot.
1899     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1900                                      FPDiff, dl);
1901   }
1902
1903   // If the callee is a GlobalAddress node (quite common, every direct call is)
1904   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1905   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1906     // We should use extra load for direct calls to dllimported functions in
1907     // non-JIT mode.
1908     GlobalValue *GV = G->getGlobal();
1909     if (!GV->hasDLLImportLinkage()) {
1910       unsigned char OpFlags = 0;
1911
1912       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1913       // external symbols most go through the PLT in PIC mode.  If the symbol
1914       // has hidden or protected visibility, or if it is static or local, then
1915       // we don't need to use the PLT - we can directly call it.
1916       if (Subtarget->isTargetELF() &&
1917           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1918           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1919         OpFlags = X86II::MO_PLT;
1920       } else if (Subtarget->isPICStyleStubAny() &&
1921                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1922                Subtarget->getDarwinVers() < 9) {
1923         // PC-relative references to external symbols should go through $stub,
1924         // unless we're building with the leopard linker or later, which
1925         // automatically synthesizes these stubs.
1926         OpFlags = X86II::MO_DARWIN_STUB;
1927       }
1928
1929       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1930                                           G->getOffset(), OpFlags);
1931     }
1932   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1933     unsigned char OpFlags = 0;
1934
1935     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1936     // symbols should go through the PLT.
1937     if (Subtarget->isTargetELF() &&
1938         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1939       OpFlags = X86II::MO_PLT;
1940     } else if (Subtarget->isPICStyleStubAny() &&
1941              Subtarget->getDarwinVers() < 9) {
1942       // PC-relative references to external symbols should go through $stub,
1943       // unless we're building with the leopard linker or later, which
1944       // automatically synthesizes these stubs.
1945       OpFlags = X86II::MO_DARWIN_STUB;
1946     }
1947
1948     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1949                                          OpFlags);
1950   } else if (IsTailCall) {
1951     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1952
1953     Chain = DAG.getCopyToReg(Chain,  dl,
1954                              DAG.getRegister(Opc, getPointerTy()),
1955                              Callee,InFlag);
1956     Callee = DAG.getRegister(Opc, getPointerTy());
1957     // Add register as live out.
1958     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1959   }
1960
1961   // Returns a chain & a flag for retval copy to use.
1962   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1963   SmallVector<SDValue, 8> Ops;
1964
1965   if (IsTailCall) {
1966     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1967                            DAG.getIntPtrConstant(0, true), InFlag);
1968     InFlag = Chain.getValue(1);
1969
1970     // Returns a chain & a flag for retval copy to use.
1971     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1972     Ops.clear();
1973   }
1974
1975   Ops.push_back(Chain);
1976   Ops.push_back(Callee);
1977
1978   if (IsTailCall)
1979     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1980
1981   // Add argument registers to the end of the list so that they are known live
1982   // into the call.
1983   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1984     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1985                                   RegsToPass[i].second.getValueType()));
1986
1987   // Add an implicit use GOT pointer in EBX.
1988   if (!IsTailCall && Subtarget->isPICStyleGOT())
1989     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1990
1991   // Add an implicit use of AL for x86 vararg functions.
1992   if (Is64Bit && isVarArg)
1993     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1994
1995   if (InFlag.getNode())
1996     Ops.push_back(InFlag);
1997
1998   if (IsTailCall) {
1999     assert(InFlag.getNode() &&
2000            "Flag must be set. Depend on flag being set in LowerRET");
2001     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
2002                         TheCall->getVTList(), &Ops[0], Ops.size());
2003
2004     return SDValue(Chain.getNode(), Op.getResNo());
2005   }
2006
2007   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2008   InFlag = Chain.getValue(1);
2009
2010   // Create the CALLSEQ_END node.
2011   unsigned NumBytesForCalleeToPush;
2012   if (IsCalleePop(isVarArg, CC))
2013     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2014   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
2015     // If this is is a call to a struct-return function, the callee
2016     // pops the hidden struct pointer, so we have to push it back.
2017     // This is common for Darwin/X86, Linux & Mingw32 targets.
2018     NumBytesForCalleeToPush = 4;
2019   else
2020     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2021
2022   // Returns a flag for retval copy to use.
2023   Chain = DAG.getCALLSEQ_END(Chain,
2024                              DAG.getIntPtrConstant(NumBytes, true),
2025                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2026                                                    true),
2027                              InFlag);
2028   InFlag = Chain.getValue(1);
2029
2030   // Handle result values, copying them out of physregs into vregs that we
2031   // return.
2032   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2033                  Op.getResNo());
2034 }
2035
2036
2037 //===----------------------------------------------------------------------===//
2038 //                Fast Calling Convention (tail call) implementation
2039 //===----------------------------------------------------------------------===//
2040
2041 //  Like std call, callee cleans arguments, convention except that ECX is
2042 //  reserved for storing the tail called function address. Only 2 registers are
2043 //  free for argument passing (inreg). Tail call optimization is performed
2044 //  provided:
2045 //                * tailcallopt is enabled
2046 //                * caller/callee are fastcc
2047 //  On X86_64 architecture with GOT-style position independent code only local
2048 //  (within module) calls are supported at the moment.
2049 //  To keep the stack aligned according to platform abi the function
2050 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2051 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2052 //  If a tail called function callee has more arguments than the caller the
2053 //  caller needs to make sure that there is room to move the RETADDR to. This is
2054 //  achieved by reserving an area the size of the argument delta right after the
2055 //  original REtADDR, but before the saved framepointer or the spilled registers
2056 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2057 //  stack layout:
2058 //    arg1
2059 //    arg2
2060 //    RETADDR
2061 //    [ new RETADDR
2062 //      move area ]
2063 //    (possible EBP)
2064 //    ESI
2065 //    EDI
2066 //    local1 ..
2067
2068 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2069 /// for a 16 byte align requirement.
2070 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2071                                                         SelectionDAG& DAG) {
2072   MachineFunction &MF = DAG.getMachineFunction();
2073   const TargetMachine &TM = MF.getTarget();
2074   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2075   unsigned StackAlignment = TFI.getStackAlignment();
2076   uint64_t AlignMask = StackAlignment - 1;
2077   int64_t Offset = StackSize;
2078   uint64_t SlotSize = TD->getPointerSize();
2079   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2080     // Number smaller than 12 so just add the difference.
2081     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2082   } else {
2083     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2084     Offset = ((~AlignMask) & Offset) + StackAlignment +
2085       (StackAlignment-SlotSize);
2086   }
2087   return Offset;
2088 }
2089
2090 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2091 /// following the call is a return. A function is eligible if caller/callee
2092 /// calling conventions match, currently only fastcc supports tail calls, and
2093 /// the function CALL is immediatly followed by a RET.
2094 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2095                                                       SDValue Ret,
2096                                                       SelectionDAG& DAG) const {
2097   if (!PerformTailCallOpt)
2098     return false;
2099
2100   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2101     unsigned CallerCC =
2102       DAG.getMachineFunction().getFunction()->getCallingConv();
2103     unsigned CalleeCC = TheCall->getCallingConv();
2104     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC)
2105       return true;
2106   }
2107
2108   return false;
2109 }
2110
2111 FastISel *
2112 X86TargetLowering::createFastISel(MachineFunction &mf,
2113                                   MachineModuleInfo *mmo,
2114                                   DwarfWriter *dw,
2115                                   DenseMap<const Value *, unsigned> &vm,
2116                                   DenseMap<const BasicBlock *,
2117                                            MachineBasicBlock *> &bm,
2118                                   DenseMap<const AllocaInst *, int> &am
2119 #ifndef NDEBUG
2120                                   , SmallSet<Instruction*, 8> &cil
2121 #endif
2122                                   ) {
2123   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2124 #ifndef NDEBUG
2125                              , cil
2126 #endif
2127                              );
2128 }
2129
2130
2131 //===----------------------------------------------------------------------===//
2132 //                           Other Lowering Hooks
2133 //===----------------------------------------------------------------------===//
2134
2135
2136 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2137   MachineFunction &MF = DAG.getMachineFunction();
2138   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2139   int ReturnAddrIndex = FuncInfo->getRAIndex();
2140
2141   if (ReturnAddrIndex == 0) {
2142     // Set up a frame object for the return address.
2143     uint64_t SlotSize = TD->getPointerSize();
2144     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2145     FuncInfo->setRAIndex(ReturnAddrIndex);
2146   }
2147
2148   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2149 }
2150
2151
2152 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2153 /// specific condition code, returning the condition code and the LHS/RHS of the
2154 /// comparison to make.
2155 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2156                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2157   if (!isFP) {
2158     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2159       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2160         // X > -1   -> X == 0, jump !sign.
2161         RHS = DAG.getConstant(0, RHS.getValueType());
2162         return X86::COND_NS;
2163       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2164         // X < 0   -> X == 0, jump on sign.
2165         return X86::COND_S;
2166       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2167         // X < 1   -> X <= 0
2168         RHS = DAG.getConstant(0, RHS.getValueType());
2169         return X86::COND_LE;
2170       }
2171     }
2172
2173     switch (SetCCOpcode) {
2174     default: llvm_unreachable("Invalid integer condition!");
2175     case ISD::SETEQ:  return X86::COND_E;
2176     case ISD::SETGT:  return X86::COND_G;
2177     case ISD::SETGE:  return X86::COND_GE;
2178     case ISD::SETLT:  return X86::COND_L;
2179     case ISD::SETLE:  return X86::COND_LE;
2180     case ISD::SETNE:  return X86::COND_NE;
2181     case ISD::SETULT: return X86::COND_B;
2182     case ISD::SETUGT: return X86::COND_A;
2183     case ISD::SETULE: return X86::COND_BE;
2184     case ISD::SETUGE: return X86::COND_AE;
2185     }
2186   }
2187
2188   // First determine if it is required or is profitable to flip the operands.
2189
2190   // If LHS is a foldable load, but RHS is not, flip the condition.
2191   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2192       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2193     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2194     std::swap(LHS, RHS);
2195   }
2196
2197   switch (SetCCOpcode) {
2198   default: break;
2199   case ISD::SETOLT:
2200   case ISD::SETOLE:
2201   case ISD::SETUGT:
2202   case ISD::SETUGE:
2203     std::swap(LHS, RHS);
2204     break;
2205   }
2206
2207   // On a floating point condition, the flags are set as follows:
2208   // ZF  PF  CF   op
2209   //  0 | 0 | 0 | X > Y
2210   //  0 | 0 | 1 | X < Y
2211   //  1 | 0 | 0 | X == Y
2212   //  1 | 1 | 1 | unordered
2213   switch (SetCCOpcode) {
2214   default: llvm_unreachable("Condcode should be pre-legalized away");
2215   case ISD::SETUEQ:
2216   case ISD::SETEQ:   return X86::COND_E;
2217   case ISD::SETOLT:              // flipped
2218   case ISD::SETOGT:
2219   case ISD::SETGT:   return X86::COND_A;
2220   case ISD::SETOLE:              // flipped
2221   case ISD::SETOGE:
2222   case ISD::SETGE:   return X86::COND_AE;
2223   case ISD::SETUGT:              // flipped
2224   case ISD::SETULT:
2225   case ISD::SETLT:   return X86::COND_B;
2226   case ISD::SETUGE:              // flipped
2227   case ISD::SETULE:
2228   case ISD::SETLE:   return X86::COND_BE;
2229   case ISD::SETONE:
2230   case ISD::SETNE:   return X86::COND_NE;
2231   case ISD::SETUO:   return X86::COND_P;
2232   case ISD::SETO:    return X86::COND_NP;
2233   }
2234 }
2235
2236 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2237 /// code. Current x86 isa includes the following FP cmov instructions:
2238 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2239 static bool hasFPCMov(unsigned X86CC) {
2240   switch (X86CC) {
2241   default:
2242     return false;
2243   case X86::COND_B:
2244   case X86::COND_BE:
2245   case X86::COND_E:
2246   case X86::COND_P:
2247   case X86::COND_A:
2248   case X86::COND_AE:
2249   case X86::COND_NE:
2250   case X86::COND_NP:
2251     return true;
2252   }
2253 }
2254
2255 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2256 /// the specified range (L, H].
2257 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2258   return (Val < 0) || (Val >= Low && Val < Hi);
2259 }
2260
2261 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2262 /// specified value.
2263 static bool isUndefOrEqual(int Val, int CmpVal) {
2264   if (Val < 0 || Val == CmpVal)
2265     return true;
2266   return false;
2267 }
2268
2269 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2270 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2271 /// the second operand.
2272 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2273   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2274     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2275   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2276     return (Mask[0] < 2 && Mask[1] < 2);
2277   return false;
2278 }
2279
2280 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2281   SmallVector<int, 8> M;
2282   N->getMask(M);
2283   return ::isPSHUFDMask(M, N->getValueType(0));
2284 }
2285
2286 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2287 /// is suitable for input to PSHUFHW.
2288 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2289   if (VT != MVT::v8i16)
2290     return false;
2291
2292   // Lower quadword copied in order or undef.
2293   for (int i = 0; i != 4; ++i)
2294     if (Mask[i] >= 0 && Mask[i] != i)
2295       return false;
2296
2297   // Upper quadword shuffled.
2298   for (int i = 4; i != 8; ++i)
2299     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2300       return false;
2301
2302   return true;
2303 }
2304
2305 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2306   SmallVector<int, 8> M;
2307   N->getMask(M);
2308   return ::isPSHUFHWMask(M, N->getValueType(0));
2309 }
2310
2311 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2312 /// is suitable for input to PSHUFLW.
2313 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2314   if (VT != MVT::v8i16)
2315     return false;
2316
2317   // Upper quadword copied in order.
2318   for (int i = 4; i != 8; ++i)
2319     if (Mask[i] >= 0 && Mask[i] != i)
2320       return false;
2321
2322   // Lower quadword shuffled.
2323   for (int i = 0; i != 4; ++i)
2324     if (Mask[i] >= 4)
2325       return false;
2326
2327   return true;
2328 }
2329
2330 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2331   SmallVector<int, 8> M;
2332   N->getMask(M);
2333   return ::isPSHUFLWMask(M, N->getValueType(0));
2334 }
2335
2336 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2337 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2338 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2339   int NumElems = VT.getVectorNumElements();
2340   if (NumElems != 2 && NumElems != 4)
2341     return false;
2342
2343   int Half = NumElems / 2;
2344   for (int i = 0; i < Half; ++i)
2345     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2346       return false;
2347   for (int i = Half; i < NumElems; ++i)
2348     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2349       return false;
2350
2351   return true;
2352 }
2353
2354 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2355   SmallVector<int, 8> M;
2356   N->getMask(M);
2357   return ::isSHUFPMask(M, N->getValueType(0));
2358 }
2359
2360 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2361 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2362 /// half elements to come from vector 1 (which would equal the dest.) and
2363 /// the upper half to come from vector 2.
2364 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2365   int NumElems = VT.getVectorNumElements();
2366
2367   if (NumElems != 2 && NumElems != 4)
2368     return false;
2369
2370   int Half = NumElems / 2;
2371   for (int i = 0; i < Half; ++i)
2372     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2373       return false;
2374   for (int i = Half; i < NumElems; ++i)
2375     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2376       return false;
2377   return true;
2378 }
2379
2380 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2381   SmallVector<int, 8> M;
2382   N->getMask(M);
2383   return isCommutedSHUFPMask(M, N->getValueType(0));
2384 }
2385
2386 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2387 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2388 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2389   if (N->getValueType(0).getVectorNumElements() != 4)
2390     return false;
2391
2392   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2393   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2394          isUndefOrEqual(N->getMaskElt(1), 7) &&
2395          isUndefOrEqual(N->getMaskElt(2), 2) &&
2396          isUndefOrEqual(N->getMaskElt(3), 3);
2397 }
2398
2399 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2400 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2401 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2402   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2403
2404   if (NumElems != 2 && NumElems != 4)
2405     return false;
2406
2407   for (unsigned i = 0; i < NumElems/2; ++i)
2408     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2409       return false;
2410
2411   for (unsigned i = NumElems/2; i < NumElems; ++i)
2412     if (!isUndefOrEqual(N->getMaskElt(i), i))
2413       return false;
2414
2415   return true;
2416 }
2417
2418 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2419 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2420 /// and MOVLHPS.
2421 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2422   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2423
2424   if (NumElems != 2 && NumElems != 4)
2425     return false;
2426
2427   for (unsigned i = 0; i < NumElems/2; ++i)
2428     if (!isUndefOrEqual(N->getMaskElt(i), i))
2429       return false;
2430
2431   for (unsigned i = 0; i < NumElems/2; ++i)
2432     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2433       return false;
2434
2435   return true;
2436 }
2437
2438 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2439 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2440 /// <2, 3, 2, 3>
2441 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2442   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2443
2444   if (NumElems != 4)
2445     return false;
2446
2447   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2448          isUndefOrEqual(N->getMaskElt(1), 3) &&
2449          isUndefOrEqual(N->getMaskElt(2), 2) &&
2450          isUndefOrEqual(N->getMaskElt(3), 3);
2451 }
2452
2453 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2454 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2455 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2456                          bool V2IsSplat = false) {
2457   int NumElts = VT.getVectorNumElements();
2458   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2459     return false;
2460
2461   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2462     int BitI  = Mask[i];
2463     int BitI1 = Mask[i+1];
2464     if (!isUndefOrEqual(BitI, j))
2465       return false;
2466     if (V2IsSplat) {
2467       if (!isUndefOrEqual(BitI1, NumElts))
2468         return false;
2469     } else {
2470       if (!isUndefOrEqual(BitI1, j + NumElts))
2471         return false;
2472     }
2473   }
2474   return true;
2475 }
2476
2477 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2478   SmallVector<int, 8> M;
2479   N->getMask(M);
2480   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2481 }
2482
2483 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2484 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2485 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2486                          bool V2IsSplat = false) {
2487   int NumElts = VT.getVectorNumElements();
2488   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2489     return false;
2490
2491   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2492     int BitI  = Mask[i];
2493     int BitI1 = Mask[i+1];
2494     if (!isUndefOrEqual(BitI, j + NumElts/2))
2495       return false;
2496     if (V2IsSplat) {
2497       if (isUndefOrEqual(BitI1, NumElts))
2498         return false;
2499     } else {
2500       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2501         return false;
2502     }
2503   }
2504   return true;
2505 }
2506
2507 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2508   SmallVector<int, 8> M;
2509   N->getMask(M);
2510   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2511 }
2512
2513 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2514 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2515 /// <0, 0, 1, 1>
2516 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2517   int NumElems = VT.getVectorNumElements();
2518   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2519     return false;
2520
2521   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2522     int BitI  = Mask[i];
2523     int BitI1 = Mask[i+1];
2524     if (!isUndefOrEqual(BitI, j))
2525       return false;
2526     if (!isUndefOrEqual(BitI1, j))
2527       return false;
2528   }
2529   return true;
2530 }
2531
2532 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2533   SmallVector<int, 8> M;
2534   N->getMask(M);
2535   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2536 }
2537
2538 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2539 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2540 /// <2, 2, 3, 3>
2541 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2542   int NumElems = VT.getVectorNumElements();
2543   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2544     return false;
2545
2546   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2547     int BitI  = Mask[i];
2548     int BitI1 = Mask[i+1];
2549     if (!isUndefOrEqual(BitI, j))
2550       return false;
2551     if (!isUndefOrEqual(BitI1, j))
2552       return false;
2553   }
2554   return true;
2555 }
2556
2557 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2558   SmallVector<int, 8> M;
2559   N->getMask(M);
2560   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2561 }
2562
2563 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2564 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2565 /// MOVSD, and MOVD, i.e. setting the lowest element.
2566 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2567   if (VT.getVectorElementType().getSizeInBits() < 32)
2568     return false;
2569
2570   int NumElts = VT.getVectorNumElements();
2571
2572   if (!isUndefOrEqual(Mask[0], NumElts))
2573     return false;
2574
2575   for (int i = 1; i < NumElts; ++i)
2576     if (!isUndefOrEqual(Mask[i], i))
2577       return false;
2578
2579   return true;
2580 }
2581
2582 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2583   SmallVector<int, 8> M;
2584   N->getMask(M);
2585   return ::isMOVLMask(M, N->getValueType(0));
2586 }
2587
2588 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2589 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2590 /// element of vector 2 and the other elements to come from vector 1 in order.
2591 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2592                                bool V2IsSplat = false, bool V2IsUndef = false) {
2593   int NumOps = VT.getVectorNumElements();
2594   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2595     return false;
2596
2597   if (!isUndefOrEqual(Mask[0], 0))
2598     return false;
2599
2600   for (int i = 1; i < NumOps; ++i)
2601     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2602           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2603           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2604       return false;
2605
2606   return true;
2607 }
2608
2609 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2610                            bool V2IsUndef = false) {
2611   SmallVector<int, 8> M;
2612   N->getMask(M);
2613   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2614 }
2615
2616 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2617 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2618 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2619   if (N->getValueType(0).getVectorNumElements() != 4)
2620     return false;
2621
2622   // Expect 1, 1, 3, 3
2623   for (unsigned i = 0; i < 2; ++i) {
2624     int Elt = N->getMaskElt(i);
2625     if (Elt >= 0 && Elt != 1)
2626       return false;
2627   }
2628
2629   bool HasHi = false;
2630   for (unsigned i = 2; i < 4; ++i) {
2631     int Elt = N->getMaskElt(i);
2632     if (Elt >= 0 && Elt != 3)
2633       return false;
2634     if (Elt == 3)
2635       HasHi = true;
2636   }
2637   // Don't use movshdup if it can be done with a shufps.
2638   // FIXME: verify that matching u, u, 3, 3 is what we want.
2639   return HasHi;
2640 }
2641
2642 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2643 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2644 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2645   if (N->getValueType(0).getVectorNumElements() != 4)
2646     return false;
2647
2648   // Expect 0, 0, 2, 2
2649   for (unsigned i = 0; i < 2; ++i)
2650     if (N->getMaskElt(i) > 0)
2651       return false;
2652
2653   bool HasHi = false;
2654   for (unsigned i = 2; i < 4; ++i) {
2655     int Elt = N->getMaskElt(i);
2656     if (Elt >= 0 && Elt != 2)
2657       return false;
2658     if (Elt == 2)
2659       HasHi = true;
2660   }
2661   // Don't use movsldup if it can be done with a shufps.
2662   return HasHi;
2663 }
2664
2665 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2666 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2667 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2668   int e = N->getValueType(0).getVectorNumElements() / 2;
2669
2670   for (int i = 0; i < e; ++i)
2671     if (!isUndefOrEqual(N->getMaskElt(i), i))
2672       return false;
2673   for (int i = 0; i < e; ++i)
2674     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2675       return false;
2676   return true;
2677 }
2678
2679 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2680 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2681 /// instructions.
2682 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2683   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2684   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2685
2686   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2687   unsigned Mask = 0;
2688   for (int i = 0; i < NumOperands; ++i) {
2689     int Val = SVOp->getMaskElt(NumOperands-i-1);
2690     if (Val < 0) Val = 0;
2691     if (Val >= NumOperands) Val -= NumOperands;
2692     Mask |= Val;
2693     if (i != NumOperands - 1)
2694       Mask <<= Shift;
2695   }
2696   return Mask;
2697 }
2698
2699 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2700 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2701 /// instructions.
2702 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2703   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2704   unsigned Mask = 0;
2705   // 8 nodes, but we only care about the last 4.
2706   for (unsigned i = 7; i >= 4; --i) {
2707     int Val = SVOp->getMaskElt(i);
2708     if (Val >= 0)
2709       Mask |= (Val - 4);
2710     if (i != 4)
2711       Mask <<= 2;
2712   }
2713   return Mask;
2714 }
2715
2716 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2717 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2718 /// instructions.
2719 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2720   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2721   unsigned Mask = 0;
2722   // 8 nodes, but we only care about the first 4.
2723   for (int i = 3; i >= 0; --i) {
2724     int Val = SVOp->getMaskElt(i);
2725     if (Val >= 0)
2726       Mask |= Val;
2727     if (i != 0)
2728       Mask <<= 2;
2729   }
2730   return Mask;
2731 }
2732
2733 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2734 /// their permute mask.
2735 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2736                                     SelectionDAG &DAG) {
2737   MVT VT = SVOp->getValueType(0);
2738   unsigned NumElems = VT.getVectorNumElements();
2739   SmallVector<int, 8> MaskVec;
2740
2741   for (unsigned i = 0; i != NumElems; ++i) {
2742     int idx = SVOp->getMaskElt(i);
2743     if (idx < 0)
2744       MaskVec.push_back(idx);
2745     else if (idx < (int)NumElems)
2746       MaskVec.push_back(idx + NumElems);
2747     else
2748       MaskVec.push_back(idx - NumElems);
2749   }
2750   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2751                               SVOp->getOperand(0), &MaskVec[0]);
2752 }
2753
2754 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2755 /// the two vector operands have swapped position.
2756 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2757   unsigned NumElems = VT.getVectorNumElements();
2758   for (unsigned i = 0; i != NumElems; ++i) {
2759     int idx = Mask[i];
2760     if (idx < 0)
2761       continue;
2762     else if (idx < (int)NumElems)
2763       Mask[i] = idx + NumElems;
2764     else
2765       Mask[i] = idx - NumElems;
2766   }
2767 }
2768
2769 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2770 /// match movhlps. The lower half elements should come from upper half of
2771 /// V1 (and in order), and the upper half elements should come from the upper
2772 /// half of V2 (and in order).
2773 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2774   if (Op->getValueType(0).getVectorNumElements() != 4)
2775     return false;
2776   for (unsigned i = 0, e = 2; i != e; ++i)
2777     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2778       return false;
2779   for (unsigned i = 2; i != 4; ++i)
2780     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2781       return false;
2782   return true;
2783 }
2784
2785 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2786 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2787 /// required.
2788 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2789   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2790     return false;
2791   N = N->getOperand(0).getNode();
2792   if (!ISD::isNON_EXTLoad(N))
2793     return false;
2794   if (LD)
2795     *LD = cast<LoadSDNode>(N);
2796   return true;
2797 }
2798
2799 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2800 /// match movlp{s|d}. The lower half elements should come from lower half of
2801 /// V1 (and in order), and the upper half elements should come from the upper
2802 /// half of V2 (and in order). And since V1 will become the source of the
2803 /// MOVLP, it must be either a vector load or a scalar load to vector.
2804 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2805                                ShuffleVectorSDNode *Op) {
2806   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2807     return false;
2808   // Is V2 is a vector load, don't do this transformation. We will try to use
2809   // load folding shufps op.
2810   if (ISD::isNON_EXTLoad(V2))
2811     return false;
2812
2813   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2814
2815   if (NumElems != 2 && NumElems != 4)
2816     return false;
2817   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2818     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2819       return false;
2820   for (unsigned i = NumElems/2; i != NumElems; ++i)
2821     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2822       return false;
2823   return true;
2824 }
2825
2826 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2827 /// all the same.
2828 static bool isSplatVector(SDNode *N) {
2829   if (N->getOpcode() != ISD::BUILD_VECTOR)
2830     return false;
2831
2832   SDValue SplatValue = N->getOperand(0);
2833   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2834     if (N->getOperand(i) != SplatValue)
2835       return false;
2836   return true;
2837 }
2838
2839 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2840 /// constant +0.0.
2841 static inline bool isZeroNode(SDValue Elt) {
2842   return ((isa<ConstantSDNode>(Elt) &&
2843            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2844           (isa<ConstantFPSDNode>(Elt) &&
2845            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2846 }
2847
2848 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2849 /// to an zero vector.
2850 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2851 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2852   SDValue V1 = N->getOperand(0);
2853   SDValue V2 = N->getOperand(1);
2854   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2855   for (unsigned i = 0; i != NumElems; ++i) {
2856     int Idx = N->getMaskElt(i);
2857     if (Idx >= (int)NumElems) {
2858       unsigned Opc = V2.getOpcode();
2859       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2860         continue;
2861       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2862         return false;
2863     } else if (Idx >= 0) {
2864       unsigned Opc = V1.getOpcode();
2865       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2866         continue;
2867       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2868         return false;
2869     }
2870   }
2871   return true;
2872 }
2873
2874 /// getZeroVector - Returns a vector of specified type with all zero elements.
2875 ///
2876 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2877                              DebugLoc dl) {
2878   assert(VT.isVector() && "Expected a vector type");
2879
2880   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2881   // type.  This ensures they get CSE'd.
2882   SDValue Vec;
2883   if (VT.getSizeInBits() == 64) { // MMX
2884     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2885     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2886   } else if (HasSSE2) {  // SSE2
2887     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2888     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2889   } else { // SSE1
2890     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2891     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2892   }
2893   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2894 }
2895
2896 /// getOnesVector - Returns a vector of specified type with all bits set.
2897 ///
2898 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2899   assert(VT.isVector() && "Expected a vector type");
2900
2901   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2902   // type.  This ensures they get CSE'd.
2903   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2904   SDValue Vec;
2905   if (VT.getSizeInBits() == 64)  // MMX
2906     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2907   else                                              // SSE
2908     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2909   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2910 }
2911
2912
2913 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2914 /// that point to V2 points to its first element.
2915 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2916   MVT VT = SVOp->getValueType(0);
2917   unsigned NumElems = VT.getVectorNumElements();
2918
2919   bool Changed = false;
2920   SmallVector<int, 8> MaskVec;
2921   SVOp->getMask(MaskVec);
2922
2923   for (unsigned i = 0; i != NumElems; ++i) {
2924     if (MaskVec[i] > (int)NumElems) {
2925       MaskVec[i] = NumElems;
2926       Changed = true;
2927     }
2928   }
2929   if (Changed)
2930     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2931                                 SVOp->getOperand(1), &MaskVec[0]);
2932   return SDValue(SVOp, 0);
2933 }
2934
2935 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2936 /// operation of specified width.
2937 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2938                        SDValue V2) {
2939   unsigned NumElems = VT.getVectorNumElements();
2940   SmallVector<int, 8> Mask;
2941   Mask.push_back(NumElems);
2942   for (unsigned i = 1; i != NumElems; ++i)
2943     Mask.push_back(i);
2944   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2945 }
2946
2947 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2948 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2949                           SDValue V2) {
2950   unsigned NumElems = VT.getVectorNumElements();
2951   SmallVector<int, 8> Mask;
2952   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2953     Mask.push_back(i);
2954     Mask.push_back(i + NumElems);
2955   }
2956   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2957 }
2958
2959 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2960 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2961                           SDValue V2) {
2962   unsigned NumElems = VT.getVectorNumElements();
2963   unsigned Half = NumElems/2;
2964   SmallVector<int, 8> Mask;
2965   for (unsigned i = 0; i != Half; ++i) {
2966     Mask.push_back(i + Half);
2967     Mask.push_back(i + NumElems + Half);
2968   }
2969   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2970 }
2971
2972 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2973 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2974                             bool HasSSE2) {
2975   if (SV->getValueType(0).getVectorNumElements() <= 4)
2976     return SDValue(SV, 0);
2977
2978   MVT PVT = MVT::v4f32;
2979   MVT VT = SV->getValueType(0);
2980   DebugLoc dl = SV->getDebugLoc();
2981   SDValue V1 = SV->getOperand(0);
2982   int NumElems = VT.getVectorNumElements();
2983   int EltNo = SV->getSplatIndex();
2984
2985   // unpack elements to the correct location
2986   while (NumElems > 4) {
2987     if (EltNo < NumElems/2) {
2988       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2989     } else {
2990       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2991       EltNo -= NumElems/2;
2992     }
2993     NumElems >>= 1;
2994   }
2995
2996   // Perform the splat.
2997   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2998   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2999   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3000   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3001 }
3002
3003 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3004 /// vector of zero or undef vector.  This produces a shuffle where the low
3005 /// element of V2 is swizzled into the zero/undef vector, landing at element
3006 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3007 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3008                                              bool isZero, bool HasSSE2,
3009                                              SelectionDAG &DAG) {
3010   MVT VT = V2.getValueType();
3011   SDValue V1 = isZero
3012     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3013   unsigned NumElems = VT.getVectorNumElements();
3014   SmallVector<int, 16> MaskVec;
3015   for (unsigned i = 0; i != NumElems; ++i)
3016     // If this is the insertion idx, put the low elt of V2 here.
3017     MaskVec.push_back(i == Idx ? NumElems : i);
3018   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3019 }
3020
3021 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3022 /// a shuffle that is zero.
3023 static
3024 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3025                                   bool Low, SelectionDAG &DAG) {
3026   unsigned NumZeros = 0;
3027   for (int i = 0; i < NumElems; ++i) {
3028     unsigned Index = Low ? i : NumElems-i-1;
3029     int Idx = SVOp->getMaskElt(Index);
3030     if (Idx < 0) {
3031       ++NumZeros;
3032       continue;
3033     }
3034     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3035     if (Elt.getNode() && isZeroNode(Elt))
3036       ++NumZeros;
3037     else
3038       break;
3039   }
3040   return NumZeros;
3041 }
3042
3043 /// isVectorShift - Returns true if the shuffle can be implemented as a
3044 /// logical left or right shift of a vector.
3045 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3046 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3047                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3048   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3049
3050   isLeft = true;
3051   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3052   if (!NumZeros) {
3053     isLeft = false;
3054     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3055     if (!NumZeros)
3056       return false;
3057   }
3058   bool SeenV1 = false;
3059   bool SeenV2 = false;
3060   for (int i = NumZeros; i < NumElems; ++i) {
3061     int Val = isLeft ? (i - NumZeros) : i;
3062     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3063     if (Idx < 0)
3064       continue;
3065     if (Idx < NumElems)
3066       SeenV1 = true;
3067     else {
3068       Idx -= NumElems;
3069       SeenV2 = true;
3070     }
3071     if (Idx != Val)
3072       return false;
3073   }
3074   if (SeenV1 && SeenV2)
3075     return false;
3076
3077   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3078   ShAmt = NumZeros;
3079   return true;
3080 }
3081
3082
3083 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3084 ///
3085 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3086                                        unsigned NumNonZero, unsigned NumZero,
3087                                        SelectionDAG &DAG, TargetLowering &TLI) {
3088   if (NumNonZero > 8)
3089     return SDValue();
3090
3091   DebugLoc dl = Op.getDebugLoc();
3092   SDValue V(0, 0);
3093   bool First = true;
3094   for (unsigned i = 0; i < 16; ++i) {
3095     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3096     if (ThisIsNonZero && First) {
3097       if (NumZero)
3098         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3099       else
3100         V = DAG.getUNDEF(MVT::v8i16);
3101       First = false;
3102     }
3103
3104     if ((i & 1) != 0) {
3105       SDValue ThisElt(0, 0), LastElt(0, 0);
3106       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3107       if (LastIsNonZero) {
3108         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3109                               MVT::i16, Op.getOperand(i-1));
3110       }
3111       if (ThisIsNonZero) {
3112         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3113         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3114                               ThisElt, DAG.getConstant(8, MVT::i8));
3115         if (LastIsNonZero)
3116           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3117       } else
3118         ThisElt = LastElt;
3119
3120       if (ThisElt.getNode())
3121         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3122                         DAG.getIntPtrConstant(i/2));
3123     }
3124   }
3125
3126   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3127 }
3128
3129 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3130 ///
3131 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3132                                        unsigned NumNonZero, unsigned NumZero,
3133                                        SelectionDAG &DAG, TargetLowering &TLI) {
3134   if (NumNonZero > 4)
3135     return SDValue();
3136
3137   DebugLoc dl = Op.getDebugLoc();
3138   SDValue V(0, 0);
3139   bool First = true;
3140   for (unsigned i = 0; i < 8; ++i) {
3141     bool isNonZero = (NonZeros & (1 << i)) != 0;
3142     if (isNonZero) {
3143       if (First) {
3144         if (NumZero)
3145           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3146         else
3147           V = DAG.getUNDEF(MVT::v8i16);
3148         First = false;
3149       }
3150       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3151                       MVT::v8i16, V, Op.getOperand(i),
3152                       DAG.getIntPtrConstant(i));
3153     }
3154   }
3155
3156   return V;
3157 }
3158
3159 /// getVShift - Return a vector logical shift node.
3160 ///
3161 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3162                          unsigned NumBits, SelectionDAG &DAG,
3163                          const TargetLowering &TLI, DebugLoc dl) {
3164   bool isMMX = VT.getSizeInBits() == 64;
3165   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3166   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3167   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3168   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3169                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3170                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3171 }
3172
3173 SDValue
3174 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3175   DebugLoc dl = Op.getDebugLoc();
3176   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3177   if (ISD::isBuildVectorAllZeros(Op.getNode())
3178       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3179     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3180     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3181     // eliminated on x86-32 hosts.
3182     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3183       return Op;
3184
3185     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3186       return getOnesVector(Op.getValueType(), DAG, dl);
3187     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3188   }
3189
3190   MVT VT = Op.getValueType();
3191   MVT EVT = VT.getVectorElementType();
3192   unsigned EVTBits = EVT.getSizeInBits();
3193
3194   unsigned NumElems = Op.getNumOperands();
3195   unsigned NumZero  = 0;
3196   unsigned NumNonZero = 0;
3197   unsigned NonZeros = 0;
3198   bool IsAllConstants = true;
3199   SmallSet<SDValue, 8> Values;
3200   for (unsigned i = 0; i < NumElems; ++i) {
3201     SDValue Elt = Op.getOperand(i);
3202     if (Elt.getOpcode() == ISD::UNDEF)
3203       continue;
3204     Values.insert(Elt);
3205     if (Elt.getOpcode() != ISD::Constant &&
3206         Elt.getOpcode() != ISD::ConstantFP)
3207       IsAllConstants = false;
3208     if (isZeroNode(Elt))
3209       NumZero++;
3210     else {
3211       NonZeros |= (1 << i);
3212       NumNonZero++;
3213     }
3214   }
3215
3216   if (NumNonZero == 0) {
3217     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3218     return DAG.getUNDEF(VT);
3219   }
3220
3221   // Special case for single non-zero, non-undef, element.
3222   if (NumNonZero == 1) {
3223     unsigned Idx = CountTrailingZeros_32(NonZeros);
3224     SDValue Item = Op.getOperand(Idx);
3225
3226     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3227     // the value are obviously zero, truncate the value to i32 and do the
3228     // insertion that way.  Only do this if the value is non-constant or if the
3229     // value is a constant being inserted into element 0.  It is cheaper to do
3230     // a constant pool load than it is to do a movd + shuffle.
3231     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3232         (!IsAllConstants || Idx == 0)) {
3233       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3234         // Handle MMX and SSE both.
3235         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3236         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3237
3238         // Truncate the value (which may itself be a constant) to i32, and
3239         // convert it to a vector with movd (S2V+shuffle to zero extend).
3240         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3241         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3242         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3243                                            Subtarget->hasSSE2(), DAG);
3244
3245         // Now we have our 32-bit value zero extended in the low element of
3246         // a vector.  If Idx != 0, swizzle it into place.
3247         if (Idx != 0) {
3248           SmallVector<int, 4> Mask;
3249           Mask.push_back(Idx);
3250           for (unsigned i = 1; i != VecElts; ++i)
3251             Mask.push_back(i);
3252           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3253                                       DAG.getUNDEF(Item.getValueType()),
3254                                       &Mask[0]);
3255         }
3256         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3257       }
3258     }
3259
3260     // If we have a constant or non-constant insertion into the low element of
3261     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3262     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3263     // depending on what the source datatype is.
3264     if (Idx == 0) {
3265       if (NumZero == 0) {
3266         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3267       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3268           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3269         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3270         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3271         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3272                                            DAG);
3273       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3274         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3275         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3276         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3277         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3278                                            Subtarget->hasSSE2(), DAG);
3279         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3280       }
3281     }
3282
3283     // Is it a vector logical left shift?
3284     if (NumElems == 2 && Idx == 1 &&
3285         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3286       unsigned NumBits = VT.getSizeInBits();
3287       return getVShift(true, VT,
3288                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3289                                    VT, Op.getOperand(1)),
3290                        NumBits/2, DAG, *this, dl);
3291     }
3292
3293     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3294       return SDValue();
3295
3296     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3297     // is a non-constant being inserted into an element other than the low one,
3298     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3299     // movd/movss) to move this into the low element, then shuffle it into
3300     // place.
3301     if (EVTBits == 32) {
3302       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3303
3304       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3305       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3306                                          Subtarget->hasSSE2(), DAG);
3307       SmallVector<int, 8> MaskVec;
3308       for (unsigned i = 0; i < NumElems; i++)
3309         MaskVec.push_back(i == Idx ? 0 : 1);
3310       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3311     }
3312   }
3313
3314   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3315   if (Values.size() == 1)
3316     return SDValue();
3317
3318   // A vector full of immediates; various special cases are already
3319   // handled, so this is best done with a single constant-pool load.
3320   if (IsAllConstants)
3321     return SDValue();
3322
3323   // Let legalizer expand 2-wide build_vectors.
3324   if (EVTBits == 64) {
3325     if (NumNonZero == 1) {
3326       // One half is zero or undef.
3327       unsigned Idx = CountTrailingZeros_32(NonZeros);
3328       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3329                                  Op.getOperand(Idx));
3330       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3331                                          Subtarget->hasSSE2(), DAG);
3332     }
3333     return SDValue();
3334   }
3335
3336   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3337   if (EVTBits == 8 && NumElems == 16) {
3338     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3339                                         *this);
3340     if (V.getNode()) return V;
3341   }
3342
3343   if (EVTBits == 16 && NumElems == 8) {
3344     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3345                                         *this);
3346     if (V.getNode()) return V;
3347   }
3348
3349   // If element VT is == 32 bits, turn it into a number of shuffles.
3350   SmallVector<SDValue, 8> V;
3351   V.resize(NumElems);
3352   if (NumElems == 4 && NumZero > 0) {
3353     for (unsigned i = 0; i < 4; ++i) {
3354       bool isZero = !(NonZeros & (1 << i));
3355       if (isZero)
3356         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3357       else
3358         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3359     }
3360
3361     for (unsigned i = 0; i < 2; ++i) {
3362       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3363         default: break;
3364         case 0:
3365           V[i] = V[i*2];  // Must be a zero vector.
3366           break;
3367         case 1:
3368           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3369           break;
3370         case 2:
3371           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3372           break;
3373         case 3:
3374           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3375           break;
3376       }
3377     }
3378
3379     SmallVector<int, 8> MaskVec;
3380     bool Reverse = (NonZeros & 0x3) == 2;
3381     for (unsigned i = 0; i < 2; ++i)
3382       MaskVec.push_back(Reverse ? 1-i : i);
3383     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3384     for (unsigned i = 0; i < 2; ++i)
3385       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3386     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3387   }
3388
3389   if (Values.size() > 2) {
3390     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3391     // values to be inserted is equal to the number of elements, in which case
3392     // use the unpack code below in the hopes of matching the consecutive elts
3393     // load merge pattern for shuffles.
3394     // FIXME: We could probably just check that here directly.
3395     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3396         getSubtarget()->hasSSE41()) {
3397       V[0] = DAG.getUNDEF(VT);
3398       for (unsigned i = 0; i < NumElems; ++i)
3399         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3400           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3401                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3402       return V[0];
3403     }
3404     // Expand into a number of unpckl*.
3405     // e.g. for v4f32
3406     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3407     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3408     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3409     for (unsigned i = 0; i < NumElems; ++i)
3410       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3411     NumElems >>= 1;
3412     while (NumElems != 0) {
3413       for (unsigned i = 0; i < NumElems; ++i)
3414         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3415       NumElems >>= 1;
3416     }
3417     return V[0];
3418   }
3419
3420   return SDValue();
3421 }
3422
3423 // v8i16 shuffles - Prefer shuffles in the following order:
3424 // 1. [all]   pshuflw, pshufhw, optional move
3425 // 2. [ssse3] 1 x pshufb
3426 // 3. [ssse3] 2 x pshufb + 1 x por
3427 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3428 static
3429 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3430                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3431   SDValue V1 = SVOp->getOperand(0);
3432   SDValue V2 = SVOp->getOperand(1);
3433   DebugLoc dl = SVOp->getDebugLoc();
3434   SmallVector<int, 8> MaskVals;
3435
3436   // Determine if more than 1 of the words in each of the low and high quadwords
3437   // of the result come from the same quadword of one of the two inputs.  Undef
3438   // mask values count as coming from any quadword, for better codegen.
3439   SmallVector<unsigned, 4> LoQuad(4);
3440   SmallVector<unsigned, 4> HiQuad(4);
3441   BitVector InputQuads(4);
3442   for (unsigned i = 0; i < 8; ++i) {
3443     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3444     int EltIdx = SVOp->getMaskElt(i);
3445     MaskVals.push_back(EltIdx);
3446     if (EltIdx < 0) {
3447       ++Quad[0];
3448       ++Quad[1];
3449       ++Quad[2];
3450       ++Quad[3];
3451       continue;
3452     }
3453     ++Quad[EltIdx / 4];
3454     InputQuads.set(EltIdx / 4);
3455   }
3456
3457   int BestLoQuad = -1;
3458   unsigned MaxQuad = 1;
3459   for (unsigned i = 0; i < 4; ++i) {
3460     if (LoQuad[i] > MaxQuad) {
3461       BestLoQuad = i;
3462       MaxQuad = LoQuad[i];
3463     }
3464   }
3465
3466   int BestHiQuad = -1;
3467   MaxQuad = 1;
3468   for (unsigned i = 0; i < 4; ++i) {
3469     if (HiQuad[i] > MaxQuad) {
3470       BestHiQuad = i;
3471       MaxQuad = HiQuad[i];
3472     }
3473   }
3474
3475   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3476   // of the two input vectors, shuffle them into one input vector so only a
3477   // single pshufb instruction is necessary. If There are more than 2 input
3478   // quads, disable the next transformation since it does not help SSSE3.
3479   bool V1Used = InputQuads[0] || InputQuads[1];
3480   bool V2Used = InputQuads[2] || InputQuads[3];
3481   if (TLI.getSubtarget()->hasSSSE3()) {
3482     if (InputQuads.count() == 2 && V1Used && V2Used) {
3483       BestLoQuad = InputQuads.find_first();
3484       BestHiQuad = InputQuads.find_next(BestLoQuad);
3485     }
3486     if (InputQuads.count() > 2) {
3487       BestLoQuad = -1;
3488       BestHiQuad = -1;
3489     }
3490   }
3491
3492   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3493   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3494   // words from all 4 input quadwords.
3495   SDValue NewV;
3496   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3497     SmallVector<int, 8> MaskV;
3498     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3499     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3500     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3501                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3502                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3503     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3504
3505     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3506     // source words for the shuffle, to aid later transformations.
3507     bool AllWordsInNewV = true;
3508     bool InOrder[2] = { true, true };
3509     for (unsigned i = 0; i != 8; ++i) {
3510       int idx = MaskVals[i];
3511       if (idx != (int)i)
3512         InOrder[i/4] = false;
3513       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3514         continue;
3515       AllWordsInNewV = false;
3516       break;
3517     }
3518
3519     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3520     if (AllWordsInNewV) {
3521       for (int i = 0; i != 8; ++i) {
3522         int idx = MaskVals[i];
3523         if (idx < 0)
3524           continue;
3525         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3526         if ((idx != i) && idx < 4)
3527           pshufhw = false;
3528         if ((idx != i) && idx > 3)
3529           pshuflw = false;
3530       }
3531       V1 = NewV;
3532       V2Used = false;
3533       BestLoQuad = 0;
3534       BestHiQuad = 1;
3535     }
3536
3537     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3538     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3539     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3540       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3541                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3542     }
3543   }
3544
3545   // If we have SSSE3, and all words of the result are from 1 input vector,
3546   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3547   // is present, fall back to case 4.
3548   if (TLI.getSubtarget()->hasSSSE3()) {
3549     SmallVector<SDValue,16> pshufbMask;
3550
3551     // If we have elements from both input vectors, set the high bit of the
3552     // shuffle mask element to zero out elements that come from V2 in the V1
3553     // mask, and elements that come from V1 in the V2 mask, so that the two
3554     // results can be OR'd together.
3555     bool TwoInputs = V1Used && V2Used;
3556     for (unsigned i = 0; i != 8; ++i) {
3557       int EltIdx = MaskVals[i] * 2;
3558       if (TwoInputs && (EltIdx >= 16)) {
3559         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3560         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3561         continue;
3562       }
3563       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3564       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3565     }
3566     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3567     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3568                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3569                                  MVT::v16i8, &pshufbMask[0], 16));
3570     if (!TwoInputs)
3571       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3572
3573     // Calculate the shuffle mask for the second input, shuffle it, and
3574     // OR it with the first shuffled input.
3575     pshufbMask.clear();
3576     for (unsigned i = 0; i != 8; ++i) {
3577       int EltIdx = MaskVals[i] * 2;
3578       if (EltIdx < 16) {
3579         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3580         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3581         continue;
3582       }
3583       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3584       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3585     }
3586     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3587     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3588                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3589                                  MVT::v16i8, &pshufbMask[0], 16));
3590     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3591     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3592   }
3593
3594   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3595   // and update MaskVals with new element order.
3596   BitVector InOrder(8);
3597   if (BestLoQuad >= 0) {
3598     SmallVector<int, 8> MaskV;
3599     for (int i = 0; i != 4; ++i) {
3600       int idx = MaskVals[i];
3601       if (idx < 0) {
3602         MaskV.push_back(-1);
3603         InOrder.set(i);
3604       } else if ((idx / 4) == BestLoQuad) {
3605         MaskV.push_back(idx & 3);
3606         InOrder.set(i);
3607       } else {
3608         MaskV.push_back(-1);
3609       }
3610     }
3611     for (unsigned i = 4; i != 8; ++i)
3612       MaskV.push_back(i);
3613     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3614                                 &MaskV[0]);
3615   }
3616
3617   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3618   // and update MaskVals with the new element order.
3619   if (BestHiQuad >= 0) {
3620     SmallVector<int, 8> MaskV;
3621     for (unsigned i = 0; i != 4; ++i)
3622       MaskV.push_back(i);
3623     for (unsigned i = 4; i != 8; ++i) {
3624       int idx = MaskVals[i];
3625       if (idx < 0) {
3626         MaskV.push_back(-1);
3627         InOrder.set(i);
3628       } else if ((idx / 4) == BestHiQuad) {
3629         MaskV.push_back((idx & 3) + 4);
3630         InOrder.set(i);
3631       } else {
3632         MaskV.push_back(-1);
3633       }
3634     }
3635     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3636                                 &MaskV[0]);
3637   }
3638
3639   // In case BestHi & BestLo were both -1, which means each quadword has a word
3640   // from each of the four input quadwords, calculate the InOrder bitvector now
3641   // before falling through to the insert/extract cleanup.
3642   if (BestLoQuad == -1 && BestHiQuad == -1) {
3643     NewV = V1;
3644     for (int i = 0; i != 8; ++i)
3645       if (MaskVals[i] < 0 || MaskVals[i] == i)
3646         InOrder.set(i);
3647   }
3648
3649   // The other elements are put in the right place using pextrw and pinsrw.
3650   for (unsigned i = 0; i != 8; ++i) {
3651     if (InOrder[i])
3652       continue;
3653     int EltIdx = MaskVals[i];
3654     if (EltIdx < 0)
3655       continue;
3656     SDValue ExtOp = (EltIdx < 8)
3657     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3658                   DAG.getIntPtrConstant(EltIdx))
3659     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3660                   DAG.getIntPtrConstant(EltIdx - 8));
3661     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3662                        DAG.getIntPtrConstant(i));
3663   }
3664   return NewV;
3665 }
3666
3667 // v16i8 shuffles - Prefer shuffles in the following order:
3668 // 1. [ssse3] 1 x pshufb
3669 // 2. [ssse3] 2 x pshufb + 1 x por
3670 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3671 static
3672 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3673                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3674   SDValue V1 = SVOp->getOperand(0);
3675   SDValue V2 = SVOp->getOperand(1);
3676   DebugLoc dl = SVOp->getDebugLoc();
3677   SmallVector<int, 16> MaskVals;
3678   SVOp->getMask(MaskVals);
3679
3680   // If we have SSSE3, case 1 is generated when all result bytes come from
3681   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3682   // present, fall back to case 3.
3683   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3684   bool V1Only = true;
3685   bool V2Only = true;
3686   for (unsigned i = 0; i < 16; ++i) {
3687     int EltIdx = MaskVals[i];
3688     if (EltIdx < 0)
3689       continue;
3690     if (EltIdx < 16)
3691       V2Only = false;
3692     else
3693       V1Only = false;
3694   }
3695
3696   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3697   if (TLI.getSubtarget()->hasSSSE3()) {
3698     SmallVector<SDValue,16> pshufbMask;
3699
3700     // If all result elements are from one input vector, then only translate
3701     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3702     //
3703     // Otherwise, we have elements from both input vectors, and must zero out
3704     // elements that come from V2 in the first mask, and V1 in the second mask
3705     // so that we can OR them together.
3706     bool TwoInputs = !(V1Only || V2Only);
3707     for (unsigned i = 0; i != 16; ++i) {
3708       int EltIdx = MaskVals[i];
3709       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3710         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3711         continue;
3712       }
3713       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3714     }
3715     // If all the elements are from V2, assign it to V1 and return after
3716     // building the first pshufb.
3717     if (V2Only)
3718       V1 = V2;
3719     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3720                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3721                                  MVT::v16i8, &pshufbMask[0], 16));
3722     if (!TwoInputs)
3723       return V1;
3724
3725     // Calculate the shuffle mask for the second input, shuffle it, and
3726     // OR it with the first shuffled input.
3727     pshufbMask.clear();
3728     for (unsigned i = 0; i != 16; ++i) {
3729       int EltIdx = MaskVals[i];
3730       if (EltIdx < 16) {
3731         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3732         continue;
3733       }
3734       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3735     }
3736     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3737                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3738                                  MVT::v16i8, &pshufbMask[0], 16));
3739     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3740   }
3741
3742   // No SSSE3 - Calculate in place words and then fix all out of place words
3743   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3744   // the 16 different words that comprise the two doublequadword input vectors.
3745   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3746   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3747   SDValue NewV = V2Only ? V2 : V1;
3748   for (int i = 0; i != 8; ++i) {
3749     int Elt0 = MaskVals[i*2];
3750     int Elt1 = MaskVals[i*2+1];
3751
3752     // This word of the result is all undef, skip it.
3753     if (Elt0 < 0 && Elt1 < 0)
3754       continue;
3755
3756     // This word of the result is already in the correct place, skip it.
3757     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3758       continue;
3759     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3760       continue;
3761
3762     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3763     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3764     SDValue InsElt;
3765
3766     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3767     // using a single extract together, load it and store it.
3768     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3769       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3770                            DAG.getIntPtrConstant(Elt1 / 2));
3771       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3772                         DAG.getIntPtrConstant(i));
3773       continue;
3774     }
3775
3776     // If Elt1 is defined, extract it from the appropriate source.  If the
3777     // source byte is not also odd, shift the extracted word left 8 bits
3778     // otherwise clear the bottom 8 bits if we need to do an or.
3779     if (Elt1 >= 0) {
3780       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3781                            DAG.getIntPtrConstant(Elt1 / 2));
3782       if ((Elt1 & 1) == 0)
3783         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3784                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3785       else if (Elt0 >= 0)
3786         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3787                              DAG.getConstant(0xFF00, MVT::i16));
3788     }
3789     // If Elt0 is defined, extract it from the appropriate source.  If the
3790     // source byte is not also even, shift the extracted word right 8 bits. If
3791     // Elt1 was also defined, OR the extracted values together before
3792     // inserting them in the result.
3793     if (Elt0 >= 0) {
3794       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3795                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3796       if ((Elt0 & 1) != 0)
3797         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3798                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3799       else if (Elt1 >= 0)
3800         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3801                              DAG.getConstant(0x00FF, MVT::i16));
3802       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3803                          : InsElt0;
3804     }
3805     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3806                        DAG.getIntPtrConstant(i));
3807   }
3808   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3809 }
3810
3811 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3812 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3813 /// done when every pair / quad of shuffle mask elements point to elements in
3814 /// the right sequence. e.g.
3815 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3816 static
3817 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3818                                  SelectionDAG &DAG,
3819                                  TargetLowering &TLI, DebugLoc dl) {
3820   MVT VT = SVOp->getValueType(0);
3821   SDValue V1 = SVOp->getOperand(0);
3822   SDValue V2 = SVOp->getOperand(1);
3823   unsigned NumElems = VT.getVectorNumElements();
3824   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3825   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3826   MVT MaskEltVT = MaskVT.getVectorElementType();
3827   MVT NewVT = MaskVT;
3828   switch (VT.getSimpleVT()) {
3829   default: assert(false && "Unexpected!");
3830   case MVT::v4f32: NewVT = MVT::v2f64; break;
3831   case MVT::v4i32: NewVT = MVT::v2i64; break;
3832   case MVT::v8i16: NewVT = MVT::v4i32; break;
3833   case MVT::v16i8: NewVT = MVT::v4i32; break;
3834   }
3835
3836   if (NewWidth == 2) {
3837     if (VT.isInteger())
3838       NewVT = MVT::v2i64;
3839     else
3840       NewVT = MVT::v2f64;
3841   }
3842   int Scale = NumElems / NewWidth;
3843   SmallVector<int, 8> MaskVec;
3844   for (unsigned i = 0; i < NumElems; i += Scale) {
3845     int StartIdx = -1;
3846     for (int j = 0; j < Scale; ++j) {
3847       int EltIdx = SVOp->getMaskElt(i+j);
3848       if (EltIdx < 0)
3849         continue;
3850       if (StartIdx == -1)
3851         StartIdx = EltIdx - (EltIdx % Scale);
3852       if (EltIdx != StartIdx + j)
3853         return SDValue();
3854     }
3855     if (StartIdx == -1)
3856       MaskVec.push_back(-1);
3857     else
3858       MaskVec.push_back(StartIdx / Scale);
3859   }
3860
3861   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3862   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3863   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3864 }
3865
3866 /// getVZextMovL - Return a zero-extending vector move low node.
3867 ///
3868 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3869                             SDValue SrcOp, SelectionDAG &DAG,
3870                             const X86Subtarget *Subtarget, DebugLoc dl) {
3871   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3872     LoadSDNode *LD = NULL;
3873     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3874       LD = dyn_cast<LoadSDNode>(SrcOp);
3875     if (!LD) {
3876       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3877       // instead.
3878       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3879       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3880           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3881           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3882           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3883         // PR2108
3884         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3885         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3886                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3887                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3888                                                    OpVT,
3889                                                    SrcOp.getOperand(0)
3890                                                           .getOperand(0))));
3891       }
3892     }
3893   }
3894
3895   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3896                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3897                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3898                                              OpVT, SrcOp)));
3899 }
3900
3901 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3902 /// shuffles.
3903 static SDValue
3904 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3905   SDValue V1 = SVOp->getOperand(0);
3906   SDValue V2 = SVOp->getOperand(1);
3907   DebugLoc dl = SVOp->getDebugLoc();
3908   MVT VT = SVOp->getValueType(0);
3909
3910   SmallVector<std::pair<int, int>, 8> Locs;
3911   Locs.resize(4);
3912   SmallVector<int, 8> Mask1(4U, -1);
3913   SmallVector<int, 8> PermMask;
3914   SVOp->getMask(PermMask);
3915
3916   unsigned NumHi = 0;
3917   unsigned NumLo = 0;
3918   for (unsigned i = 0; i != 4; ++i) {
3919     int Idx = PermMask[i];
3920     if (Idx < 0) {
3921       Locs[i] = std::make_pair(-1, -1);
3922     } else {
3923       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3924       if (Idx < 4) {
3925         Locs[i] = std::make_pair(0, NumLo);
3926         Mask1[NumLo] = Idx;
3927         NumLo++;
3928       } else {
3929         Locs[i] = std::make_pair(1, NumHi);
3930         if (2+NumHi < 4)
3931           Mask1[2+NumHi] = Idx;
3932         NumHi++;
3933       }
3934     }
3935   }
3936
3937   if (NumLo <= 2 && NumHi <= 2) {
3938     // If no more than two elements come from either vector. This can be
3939     // implemented with two shuffles. First shuffle gather the elements.
3940     // The second shuffle, which takes the first shuffle as both of its
3941     // vector operands, put the elements into the right order.
3942     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3943
3944     SmallVector<int, 8> Mask2(4U, -1);
3945
3946     for (unsigned i = 0; i != 4; ++i) {
3947       if (Locs[i].first == -1)
3948         continue;
3949       else {
3950         unsigned Idx = (i < 2) ? 0 : 4;
3951         Idx += Locs[i].first * 2 + Locs[i].second;
3952         Mask2[i] = Idx;
3953       }
3954     }
3955
3956     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3957   } else if (NumLo == 3 || NumHi == 3) {
3958     // Otherwise, we must have three elements from one vector, call it X, and
3959     // one element from the other, call it Y.  First, use a shufps to build an
3960     // intermediate vector with the one element from Y and the element from X
3961     // that will be in the same half in the final destination (the indexes don't
3962     // matter). Then, use a shufps to build the final vector, taking the half
3963     // containing the element from Y from the intermediate, and the other half
3964     // from X.
3965     if (NumHi == 3) {
3966       // Normalize it so the 3 elements come from V1.
3967       CommuteVectorShuffleMask(PermMask, VT);
3968       std::swap(V1, V2);
3969     }
3970
3971     // Find the element from V2.
3972     unsigned HiIndex;
3973     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3974       int Val = PermMask[HiIndex];
3975       if (Val < 0)
3976         continue;
3977       if (Val >= 4)
3978         break;
3979     }
3980
3981     Mask1[0] = PermMask[HiIndex];
3982     Mask1[1] = -1;
3983     Mask1[2] = PermMask[HiIndex^1];
3984     Mask1[3] = -1;
3985     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3986
3987     if (HiIndex >= 2) {
3988       Mask1[0] = PermMask[0];
3989       Mask1[1] = PermMask[1];
3990       Mask1[2] = HiIndex & 1 ? 6 : 4;
3991       Mask1[3] = HiIndex & 1 ? 4 : 6;
3992       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3993     } else {
3994       Mask1[0] = HiIndex & 1 ? 2 : 0;
3995       Mask1[1] = HiIndex & 1 ? 0 : 2;
3996       Mask1[2] = PermMask[2];
3997       Mask1[3] = PermMask[3];
3998       if (Mask1[2] >= 0)
3999         Mask1[2] += 4;
4000       if (Mask1[3] >= 0)
4001         Mask1[3] += 4;
4002       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4003     }
4004   }
4005
4006   // Break it into (shuffle shuffle_hi, shuffle_lo).
4007   Locs.clear();
4008   SmallVector<int,8> LoMask(4U, -1);
4009   SmallVector<int,8> HiMask(4U, -1);
4010
4011   SmallVector<int,8> *MaskPtr = &LoMask;
4012   unsigned MaskIdx = 0;
4013   unsigned LoIdx = 0;
4014   unsigned HiIdx = 2;
4015   for (unsigned i = 0; i != 4; ++i) {
4016     if (i == 2) {
4017       MaskPtr = &HiMask;
4018       MaskIdx = 1;
4019       LoIdx = 0;
4020       HiIdx = 2;
4021     }
4022     int Idx = PermMask[i];
4023     if (Idx < 0) {
4024       Locs[i] = std::make_pair(-1, -1);
4025     } else if (Idx < 4) {
4026       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4027       (*MaskPtr)[LoIdx] = Idx;
4028       LoIdx++;
4029     } else {
4030       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4031       (*MaskPtr)[HiIdx] = Idx;
4032       HiIdx++;
4033     }
4034   }
4035
4036   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4037   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4038   SmallVector<int, 8> MaskOps;
4039   for (unsigned i = 0; i != 4; ++i) {
4040     if (Locs[i].first == -1) {
4041       MaskOps.push_back(-1);
4042     } else {
4043       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4044       MaskOps.push_back(Idx);
4045     }
4046   }
4047   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4048 }
4049
4050 SDValue
4051 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4052   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4053   SDValue V1 = Op.getOperand(0);
4054   SDValue V2 = Op.getOperand(1);
4055   MVT VT = Op.getValueType();
4056   DebugLoc dl = Op.getDebugLoc();
4057   unsigned NumElems = VT.getVectorNumElements();
4058   bool isMMX = VT.getSizeInBits() == 64;
4059   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4060   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4061   bool V1IsSplat = false;
4062   bool V2IsSplat = false;
4063
4064   if (isZeroShuffle(SVOp))
4065     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4066
4067   // Promote splats to v4f32.
4068   if (SVOp->isSplat()) {
4069     if (isMMX || NumElems < 4)
4070       return Op;
4071     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4072   }
4073
4074   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4075   // do it!
4076   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4077     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4078     if (NewOp.getNode())
4079       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4080                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4081   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4082     // FIXME: Figure out a cleaner way to do this.
4083     // Try to make use of movq to zero out the top part.
4084     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4085       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4086       if (NewOp.getNode()) {
4087         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4088           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4089                               DAG, Subtarget, dl);
4090       }
4091     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4092       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4093       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4094         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4095                             DAG, Subtarget, dl);
4096     }
4097   }
4098
4099   if (X86::isPSHUFDMask(SVOp))
4100     return Op;
4101
4102   // Check if this can be converted into a logical shift.
4103   bool isLeft = false;
4104   unsigned ShAmt = 0;
4105   SDValue ShVal;
4106   bool isShift = getSubtarget()->hasSSE2() &&
4107   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4108   if (isShift && ShVal.hasOneUse()) {
4109     // If the shifted value has multiple uses, it may be cheaper to use
4110     // v_set0 + movlhps or movhlps, etc.
4111     MVT EVT = VT.getVectorElementType();
4112     ShAmt *= EVT.getSizeInBits();
4113     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4114   }
4115
4116   if (X86::isMOVLMask(SVOp)) {
4117     if (V1IsUndef)
4118       return V2;
4119     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4120       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4121     if (!isMMX)
4122       return Op;
4123   }
4124
4125   // FIXME: fold these into legal mask.
4126   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4127                  X86::isMOVSLDUPMask(SVOp) ||
4128                  X86::isMOVHLPSMask(SVOp) ||
4129                  X86::isMOVHPMask(SVOp) ||
4130                  X86::isMOVLPMask(SVOp)))
4131     return Op;
4132
4133   if (ShouldXformToMOVHLPS(SVOp) ||
4134       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4135     return CommuteVectorShuffle(SVOp, DAG);
4136
4137   if (isShift) {
4138     // No better options. Use a vshl / vsrl.
4139     MVT EVT = VT.getVectorElementType();
4140     ShAmt *= EVT.getSizeInBits();
4141     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4142   }
4143
4144   bool Commuted = false;
4145   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4146   // 1,1,1,1 -> v8i16 though.
4147   V1IsSplat = isSplatVector(V1.getNode());
4148   V2IsSplat = isSplatVector(V2.getNode());
4149
4150   // Canonicalize the splat or undef, if present, to be on the RHS.
4151   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4152     Op = CommuteVectorShuffle(SVOp, DAG);
4153     SVOp = cast<ShuffleVectorSDNode>(Op);
4154     V1 = SVOp->getOperand(0);
4155     V2 = SVOp->getOperand(1);
4156     std::swap(V1IsSplat, V2IsSplat);
4157     std::swap(V1IsUndef, V2IsUndef);
4158     Commuted = true;
4159   }
4160
4161   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4162     // Shuffling low element of v1 into undef, just return v1.
4163     if (V2IsUndef)
4164       return V1;
4165     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4166     // the instruction selector will not match, so get a canonical MOVL with
4167     // swapped operands to undo the commute.
4168     return getMOVL(DAG, dl, VT, V2, V1);
4169   }
4170
4171   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4172       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4173       X86::isUNPCKLMask(SVOp) ||
4174       X86::isUNPCKHMask(SVOp))
4175     return Op;
4176
4177   if (V2IsSplat) {
4178     // Normalize mask so all entries that point to V2 points to its first
4179     // element then try to match unpck{h|l} again. If match, return a
4180     // new vector_shuffle with the corrected mask.
4181     SDValue NewMask = NormalizeMask(SVOp, DAG);
4182     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4183     if (NSVOp != SVOp) {
4184       if (X86::isUNPCKLMask(NSVOp, true)) {
4185         return NewMask;
4186       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4187         return NewMask;
4188       }
4189     }
4190   }
4191
4192   if (Commuted) {
4193     // Commute is back and try unpck* again.
4194     // FIXME: this seems wrong.
4195     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4196     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4197     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4198         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4199         X86::isUNPCKLMask(NewSVOp) ||
4200         X86::isUNPCKHMask(NewSVOp))
4201       return NewOp;
4202   }
4203
4204   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4205
4206   // Normalize the node to match x86 shuffle ops if needed
4207   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4208     return CommuteVectorShuffle(SVOp, DAG);
4209
4210   // Check for legal shuffle and return?
4211   SmallVector<int, 16> PermMask;
4212   SVOp->getMask(PermMask);
4213   if (isShuffleMaskLegal(PermMask, VT))
4214     return Op;
4215
4216   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4217   if (VT == MVT::v8i16) {
4218     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4219     if (NewOp.getNode())
4220       return NewOp;
4221   }
4222
4223   if (VT == MVT::v16i8) {
4224     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4225     if (NewOp.getNode())
4226       return NewOp;
4227   }
4228
4229   // Handle all 4 wide cases with a number of shuffles except for MMX.
4230   if (NumElems == 4 && !isMMX)
4231     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4232
4233   return SDValue();
4234 }
4235
4236 SDValue
4237 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4238                                                 SelectionDAG &DAG) {
4239   MVT VT = Op.getValueType();
4240   DebugLoc dl = Op.getDebugLoc();
4241   if (VT.getSizeInBits() == 8) {
4242     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4243                                     Op.getOperand(0), Op.getOperand(1));
4244     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4245                                     DAG.getValueType(VT));
4246     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4247   } else if (VT.getSizeInBits() == 16) {
4248     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4249     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4250     if (Idx == 0)
4251       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4252                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4253                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4254                                                  MVT::v4i32,
4255                                                  Op.getOperand(0)),
4256                                      Op.getOperand(1)));
4257     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4258                                     Op.getOperand(0), Op.getOperand(1));
4259     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4260                                     DAG.getValueType(VT));
4261     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4262   } else if (VT == MVT::f32) {
4263     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4264     // the result back to FR32 register. It's only worth matching if the
4265     // result has a single use which is a store or a bitcast to i32.  And in
4266     // the case of a store, it's not worth it if the index is a constant 0,
4267     // because a MOVSSmr can be used instead, which is smaller and faster.
4268     if (!Op.hasOneUse())
4269       return SDValue();
4270     SDNode *User = *Op.getNode()->use_begin();
4271     if ((User->getOpcode() != ISD::STORE ||
4272          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4273           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4274         (User->getOpcode() != ISD::BIT_CONVERT ||
4275          User->getValueType(0) != MVT::i32))
4276       return SDValue();
4277     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4278                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4279                                               Op.getOperand(0)),
4280                                               Op.getOperand(1));
4281     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4282   } else if (VT == MVT::i32) {
4283     // ExtractPS works with constant index.
4284     if (isa<ConstantSDNode>(Op.getOperand(1)))
4285       return Op;
4286   }
4287   return SDValue();
4288 }
4289
4290
4291 SDValue
4292 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4293   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4294     return SDValue();
4295
4296   if (Subtarget->hasSSE41()) {
4297     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4298     if (Res.getNode())
4299       return Res;
4300   }
4301
4302   MVT VT = Op.getValueType();
4303   DebugLoc dl = Op.getDebugLoc();
4304   // TODO: handle v16i8.
4305   if (VT.getSizeInBits() == 16) {
4306     SDValue Vec = Op.getOperand(0);
4307     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4308     if (Idx == 0)
4309       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4310                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4311                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4312                                                  MVT::v4i32, Vec),
4313                                      Op.getOperand(1)));
4314     // Transform it so it match pextrw which produces a 32-bit result.
4315     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4316     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4317                                     Op.getOperand(0), Op.getOperand(1));
4318     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4319                                     DAG.getValueType(VT));
4320     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4321   } else if (VT.getSizeInBits() == 32) {
4322     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4323     if (Idx == 0)
4324       return Op;
4325
4326     // SHUFPS the element to the lowest double word, then movss.
4327     int Mask[4] = { Idx, -1, -1, -1 };
4328     MVT VVT = Op.getOperand(0).getValueType();
4329     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4330                                        DAG.getUNDEF(VVT), Mask);
4331     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4332                        DAG.getIntPtrConstant(0));
4333   } else if (VT.getSizeInBits() == 64) {
4334     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4335     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4336     //        to match extract_elt for f64.
4337     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4338     if (Idx == 0)
4339       return Op;
4340
4341     // UNPCKHPD the element to the lowest double word, then movsd.
4342     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4343     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4344     int Mask[2] = { 1, -1 };
4345     MVT VVT = Op.getOperand(0).getValueType();
4346     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4347                                        DAG.getUNDEF(VVT), Mask);
4348     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4349                        DAG.getIntPtrConstant(0));
4350   }
4351
4352   return SDValue();
4353 }
4354
4355 SDValue
4356 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4357   MVT VT = Op.getValueType();
4358   MVT EVT = VT.getVectorElementType();
4359   DebugLoc dl = Op.getDebugLoc();
4360
4361   SDValue N0 = Op.getOperand(0);
4362   SDValue N1 = Op.getOperand(1);
4363   SDValue N2 = Op.getOperand(2);
4364
4365   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4366       isa<ConstantSDNode>(N2)) {
4367     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4368                                               : X86ISD::PINSRW;
4369     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4370     // argument.
4371     if (N1.getValueType() != MVT::i32)
4372       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4373     if (N2.getValueType() != MVT::i32)
4374       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4375     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4376   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4377     // Bits [7:6] of the constant are the source select.  This will always be
4378     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4379     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4380     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4381     // Bits [5:4] of the constant are the destination select.  This is the
4382     //  value of the incoming immediate.
4383     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4384     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4385     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4386     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4387   } else if (EVT == MVT::i32) {
4388     // InsertPS works with constant index.
4389     if (isa<ConstantSDNode>(N2))
4390       return Op;
4391   }
4392   return SDValue();
4393 }
4394
4395 SDValue
4396 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4397   MVT VT = Op.getValueType();
4398   MVT EVT = VT.getVectorElementType();
4399
4400   if (Subtarget->hasSSE41())
4401     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4402
4403   if (EVT == MVT::i8)
4404     return SDValue();
4405
4406   DebugLoc dl = Op.getDebugLoc();
4407   SDValue N0 = Op.getOperand(0);
4408   SDValue N1 = Op.getOperand(1);
4409   SDValue N2 = Op.getOperand(2);
4410
4411   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4412     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4413     // as its second argument.
4414     if (N1.getValueType() != MVT::i32)
4415       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4416     if (N2.getValueType() != MVT::i32)
4417       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4418     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4419   }
4420   return SDValue();
4421 }
4422
4423 SDValue
4424 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4425   DebugLoc dl = Op.getDebugLoc();
4426   if (Op.getValueType() == MVT::v2f32)
4427     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4428                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4429                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4430                                                Op.getOperand(0))));
4431
4432   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4433   MVT VT = MVT::v2i32;
4434   switch (Op.getValueType().getSimpleVT()) {
4435   default: break;
4436   case MVT::v16i8:
4437   case MVT::v8i16:
4438     VT = MVT::v4i32;
4439     break;
4440   }
4441   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4442                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4443 }
4444
4445 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4446 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4447 // one of the above mentioned nodes. It has to be wrapped because otherwise
4448 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4449 // be used to form addressing mode. These wrapped nodes will be selected
4450 // into MOV32ri.
4451 SDValue
4452 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4453   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4454
4455   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4456   // global base reg.
4457   unsigned char OpFlag = 0;
4458   unsigned WrapperKind = X86ISD::Wrapper;
4459
4460   if (Subtarget->isPICStyleRIPRel() &&
4461       getTargetMachine().getCodeModel() == CodeModel::Small)
4462     WrapperKind = X86ISD::WrapperRIP;
4463   else if (Subtarget->isPICStyleGOT())
4464     OpFlag = X86II::MO_GOTOFF;
4465   else if (Subtarget->isPICStyleStubPIC())
4466     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4467
4468   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4469                                              CP->getAlignment(),
4470                                              CP->getOffset(), OpFlag);
4471   DebugLoc DL = CP->getDebugLoc();
4472   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4473   // With PIC, the address is actually $g + Offset.
4474   if (OpFlag) {
4475     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4476                          DAG.getNode(X86ISD::GlobalBaseReg,
4477                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4478                          Result);
4479   }
4480
4481   return Result;
4482 }
4483
4484 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4485   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4486
4487   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4488   // global base reg.
4489   unsigned char OpFlag = 0;
4490   unsigned WrapperKind = X86ISD::Wrapper;
4491
4492   if (Subtarget->isPICStyleRIPRel() &&
4493       getTargetMachine().getCodeModel() == CodeModel::Small)
4494     WrapperKind = X86ISD::WrapperRIP;
4495   else if (Subtarget->isPICStyleGOT())
4496     OpFlag = X86II::MO_GOTOFF;
4497   else if (Subtarget->isPICStyleStubPIC())
4498     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4499
4500   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4501                                           OpFlag);
4502   DebugLoc DL = JT->getDebugLoc();
4503   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4504
4505   // With PIC, the address is actually $g + Offset.
4506   if (OpFlag) {
4507     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4508                          DAG.getNode(X86ISD::GlobalBaseReg,
4509                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4510                          Result);
4511   }
4512
4513   return Result;
4514 }
4515
4516 SDValue
4517 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4518   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4519
4520   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4521   // global base reg.
4522   unsigned char OpFlag = 0;
4523   unsigned WrapperKind = X86ISD::Wrapper;
4524   if (Subtarget->isPICStyleRIPRel() &&
4525       getTargetMachine().getCodeModel() == CodeModel::Small)
4526     WrapperKind = X86ISD::WrapperRIP;
4527   else if (Subtarget->isPICStyleGOT())
4528     OpFlag = X86II::MO_GOTOFF;
4529   else if (Subtarget->isPICStyleStubPIC())
4530     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4531
4532   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4533
4534   DebugLoc DL = Op.getDebugLoc();
4535   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4536
4537
4538   // With PIC, the address is actually $g + Offset.
4539   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4540       !Subtarget->is64Bit()) {
4541     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4542                          DAG.getNode(X86ISD::GlobalBaseReg,
4543                                      DebugLoc::getUnknownLoc(),
4544                                      getPointerTy()),
4545                          Result);
4546   }
4547
4548   return Result;
4549 }
4550
4551 SDValue
4552 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4553                                       int64_t Offset,
4554                                       SelectionDAG &DAG) const {
4555   // Create the TargetGlobalAddress node, folding in the constant
4556   // offset if it is legal.
4557   unsigned char OpFlags =
4558     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4559   SDValue Result;
4560   if (OpFlags == X86II::MO_NO_FLAG && isInt32(Offset)) {
4561     // A direct static reference to a global.
4562     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4563     Offset = 0;
4564   } else {
4565     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4566   }
4567
4568   if (Subtarget->isPICStyleRIPRel() &&
4569       getTargetMachine().getCodeModel() == CodeModel::Small)
4570     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4571   else
4572     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4573
4574   // With PIC, the address is actually $g + Offset.
4575   if (isGlobalRelativeToPICBase(OpFlags)) {
4576     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4577                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4578                          Result);
4579   }
4580
4581   // For globals that require a load from a stub to get the address, emit the
4582   // load.
4583   if (isGlobalStubReference(OpFlags))
4584     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4585                          PseudoSourceValue::getGOT(), 0);
4586
4587   // If there was a non-zero offset that we didn't fold, create an explicit
4588   // addition for it.
4589   if (Offset != 0)
4590     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4591                          DAG.getConstant(Offset, getPointerTy()));
4592
4593   return Result;
4594 }
4595
4596 SDValue
4597 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4598   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4599   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4600   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4601 }
4602
4603 static SDValue
4604 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4605            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4606            unsigned char OperandFlags) {
4607   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4608   DebugLoc dl = GA->getDebugLoc();
4609   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4610                                            GA->getValueType(0),
4611                                            GA->getOffset(),
4612                                            OperandFlags);
4613   if (InFlag) {
4614     SDValue Ops[] = { Chain,  TGA, *InFlag };
4615     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4616   } else {
4617     SDValue Ops[]  = { Chain, TGA };
4618     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4619   }
4620   SDValue Flag = Chain.getValue(1);
4621   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4622 }
4623
4624 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4625 static SDValue
4626 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4627                                 const MVT PtrVT) {
4628   SDValue InFlag;
4629   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4630   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4631                                      DAG.getNode(X86ISD::GlobalBaseReg,
4632                                                  DebugLoc::getUnknownLoc(),
4633                                                  PtrVT), InFlag);
4634   InFlag = Chain.getValue(1);
4635
4636   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4637 }
4638
4639 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4640 static SDValue
4641 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4642                                 const MVT PtrVT) {
4643   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4644                     X86::RAX, X86II::MO_TLSGD);
4645 }
4646
4647 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4648 // "local exec" model.
4649 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4650                                    const MVT PtrVT, TLSModel::Model model,
4651                                    bool is64Bit) {
4652   DebugLoc dl = GA->getDebugLoc();
4653   // Get the Thread Pointer
4654   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4655                              DebugLoc::getUnknownLoc(), PtrVT,
4656                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4657                                              MVT::i32));
4658
4659   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4660                                       NULL, 0);
4661
4662   unsigned char OperandFlags = 0;
4663   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4664   // initialexec.
4665   unsigned WrapperKind = X86ISD::Wrapper;
4666   if (model == TLSModel::LocalExec) {
4667     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4668   } else if (is64Bit) {
4669     assert(model == TLSModel::InitialExec);
4670     OperandFlags = X86II::MO_GOTTPOFF;
4671     WrapperKind = X86ISD::WrapperRIP;
4672   } else {
4673     assert(model == TLSModel::InitialExec);
4674     OperandFlags = X86II::MO_INDNTPOFF;
4675   }
4676
4677   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4678   // exec)
4679   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4680                                            GA->getOffset(), OperandFlags);
4681   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4682
4683   if (model == TLSModel::InitialExec)
4684     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4685                          PseudoSourceValue::getGOT(), 0);
4686
4687   // The address of the thread local variable is the add of the thread
4688   // pointer with the offset of the variable.
4689   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4690 }
4691
4692 SDValue
4693 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4694   // TODO: implement the "local dynamic" model
4695   // TODO: implement the "initial exec"model for pic executables
4696   assert(Subtarget->isTargetELF() &&
4697          "TLS not implemented for non-ELF targets");
4698   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4699   const GlobalValue *GV = GA->getGlobal();
4700
4701   // If GV is an alias then use the aliasee for determining
4702   // thread-localness.
4703   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4704     GV = GA->resolveAliasedGlobal(false);
4705
4706   TLSModel::Model model = getTLSModel(GV,
4707                                       getTargetMachine().getRelocationModel());
4708
4709   switch (model) {
4710   case TLSModel::GeneralDynamic:
4711   case TLSModel::LocalDynamic: // not implemented
4712     if (Subtarget->is64Bit())
4713       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4714     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4715
4716   case TLSModel::InitialExec:
4717   case TLSModel::LocalExec:
4718     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4719                                Subtarget->is64Bit());
4720   }
4721
4722   llvm_unreachable("Unreachable");
4723   return SDValue();
4724 }
4725
4726
4727 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4728 /// take a 2 x i32 value to shift plus a shift amount.
4729 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4730   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4731   MVT VT = Op.getValueType();
4732   unsigned VTBits = VT.getSizeInBits();
4733   DebugLoc dl = Op.getDebugLoc();
4734   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4735   SDValue ShOpLo = Op.getOperand(0);
4736   SDValue ShOpHi = Op.getOperand(1);
4737   SDValue ShAmt  = Op.getOperand(2);
4738   SDValue Tmp1 = isSRA ?
4739     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4740                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4741     DAG.getConstant(0, VT);
4742
4743   SDValue Tmp2, Tmp3;
4744   if (Op.getOpcode() == ISD::SHL_PARTS) {
4745     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4746     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4747   } else {
4748     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4749     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4750   }
4751
4752   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4753                                   DAG.getConstant(VTBits, MVT::i8));
4754   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4755                                AndNode, DAG.getConstant(0, MVT::i8));
4756
4757   SDValue Hi, Lo;
4758   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4759   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4760   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4761
4762   if (Op.getOpcode() == ISD::SHL_PARTS) {
4763     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4764     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4765   } else {
4766     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4767     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4768   }
4769
4770   SDValue Ops[2] = { Lo, Hi };
4771   return DAG.getMergeValues(Ops, 2, dl);
4772 }
4773
4774 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4775   MVT SrcVT = Op.getOperand(0).getValueType();
4776
4777   if (SrcVT.isVector()) {
4778     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4779       return Op;
4780     }
4781     return SDValue();
4782   }
4783
4784   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4785          "Unknown SINT_TO_FP to lower!");
4786
4787   // These are really Legal; return the operand so the caller accepts it as
4788   // Legal.
4789   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4790     return Op;
4791   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4792       Subtarget->is64Bit()) {
4793     return Op;
4794   }
4795
4796   DebugLoc dl = Op.getDebugLoc();
4797   unsigned Size = SrcVT.getSizeInBits()/8;
4798   MachineFunction &MF = DAG.getMachineFunction();
4799   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4800   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4801   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4802                                StackSlot,
4803                                PseudoSourceValue::getFixedStack(SSFI), 0);
4804   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4805 }
4806
4807 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4808                                      SDValue StackSlot,
4809                                      SelectionDAG &DAG) {
4810   // Build the FILD
4811   DebugLoc dl = Op.getDebugLoc();
4812   SDVTList Tys;
4813   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4814   if (useSSE)
4815     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4816   else
4817     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4818   SmallVector<SDValue, 8> Ops;
4819   Ops.push_back(Chain);
4820   Ops.push_back(StackSlot);
4821   Ops.push_back(DAG.getValueType(SrcVT));
4822   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4823                                  Tys, &Ops[0], Ops.size());
4824
4825   if (useSSE) {
4826     Chain = Result.getValue(1);
4827     SDValue InFlag = Result.getValue(2);
4828
4829     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4830     // shouldn't be necessary except that RFP cannot be live across
4831     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4832     MachineFunction &MF = DAG.getMachineFunction();
4833     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4834     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4835     Tys = DAG.getVTList(MVT::Other);
4836     SmallVector<SDValue, 8> Ops;
4837     Ops.push_back(Chain);
4838     Ops.push_back(Result);
4839     Ops.push_back(StackSlot);
4840     Ops.push_back(DAG.getValueType(Op.getValueType()));
4841     Ops.push_back(InFlag);
4842     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4843     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4844                          PseudoSourceValue::getFixedStack(SSFI), 0);
4845   }
4846
4847   return Result;
4848 }
4849
4850 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4851 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4852   // This algorithm is not obvious. Here it is in C code, more or less:
4853   /*
4854     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4855       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4856       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4857
4858       // Copy ints to xmm registers.
4859       __m128i xh = _mm_cvtsi32_si128( hi );
4860       __m128i xl = _mm_cvtsi32_si128( lo );
4861
4862       // Combine into low half of a single xmm register.
4863       __m128i x = _mm_unpacklo_epi32( xh, xl );
4864       __m128d d;
4865       double sd;
4866
4867       // Merge in appropriate exponents to give the integer bits the right
4868       // magnitude.
4869       x = _mm_unpacklo_epi32( x, exp );
4870
4871       // Subtract away the biases to deal with the IEEE-754 double precision
4872       // implicit 1.
4873       d = _mm_sub_pd( (__m128d) x, bias );
4874
4875       // All conversions up to here are exact. The correctly rounded result is
4876       // calculated using the current rounding mode using the following
4877       // horizontal add.
4878       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4879       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4880                                 // store doesn't really need to be here (except
4881                                 // maybe to zero the other double)
4882       return sd;
4883     }
4884   */
4885
4886   DebugLoc dl = Op.getDebugLoc();
4887   LLVMContext *Context = DAG.getContext();
4888
4889   // Build some magic constants.
4890   std::vector<Constant*> CV0;
4891   CV0.push_back(Context->getConstantInt(APInt(32, 0x45300000)));
4892   CV0.push_back(Context->getConstantInt(APInt(32, 0x43300000)));
4893   CV0.push_back(Context->getConstantInt(APInt(32, 0)));
4894   CV0.push_back(Context->getConstantInt(APInt(32, 0)));
4895   Constant *C0 = Context->getConstantVector(CV0);
4896   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4897
4898   std::vector<Constant*> CV1;
4899   CV1.push_back(
4900     Context->getConstantFP(APFloat(APInt(64, 0x4530000000000000ULL))));
4901   CV1.push_back(
4902     Context->getConstantFP(APFloat(APInt(64, 0x4330000000000000ULL))));
4903   Constant *C1 = Context->getConstantVector(CV1);
4904   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4905
4906   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4907                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4908                                         Op.getOperand(0),
4909                                         DAG.getIntPtrConstant(1)));
4910   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4911                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4912                                         Op.getOperand(0),
4913                                         DAG.getIntPtrConstant(0)));
4914   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4915   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4916                               PseudoSourceValue::getConstantPool(), 0,
4917                               false, 16);
4918   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4919   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4920   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4921                               PseudoSourceValue::getConstantPool(), 0,
4922                               false, 16);
4923   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4924
4925   // Add the halves; easiest way is to swap them into another reg first.
4926   int ShufMask[2] = { 1, -1 };
4927   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4928                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4929   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4930   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4931                      DAG.getIntPtrConstant(0));
4932 }
4933
4934 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4935 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4936   DebugLoc dl = Op.getDebugLoc();
4937   // FP constant to bias correct the final result.
4938   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4939                                    MVT::f64);
4940
4941   // Load the 32-bit value into an XMM register.
4942   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4943                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4944                                          Op.getOperand(0),
4945                                          DAG.getIntPtrConstant(0)));
4946
4947   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4948                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4949                      DAG.getIntPtrConstant(0));
4950
4951   // Or the load with the bias.
4952   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4953                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4954                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4955                                                    MVT::v2f64, Load)),
4956                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4957                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4958                                                    MVT::v2f64, Bias)));
4959   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4960                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4961                    DAG.getIntPtrConstant(0));
4962
4963   // Subtract the bias.
4964   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4965
4966   // Handle final rounding.
4967   MVT DestVT = Op.getValueType();
4968
4969   if (DestVT.bitsLT(MVT::f64)) {
4970     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4971                        DAG.getIntPtrConstant(0));
4972   } else if (DestVT.bitsGT(MVT::f64)) {
4973     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4974   }
4975
4976   // Handle final rounding.
4977   return Sub;
4978 }
4979
4980 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4981   SDValue N0 = Op.getOperand(0);
4982   DebugLoc dl = Op.getDebugLoc();
4983
4984   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4985   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4986   // the optimization here.
4987   if (DAG.SignBitIsZero(N0))
4988     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4989
4990   MVT SrcVT = N0.getValueType();
4991   if (SrcVT == MVT::i64) {
4992     // We only handle SSE2 f64 target here; caller can expand the rest.
4993     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4994       return SDValue();
4995
4996     return LowerUINT_TO_FP_i64(Op, DAG);
4997   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
4998     return LowerUINT_TO_FP_i32(Op, DAG);
4999   }
5000
5001   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5002
5003   // Make a 64-bit buffer, and use it to build an FILD.
5004   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5005   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5006   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5007                                    getPointerTy(), StackSlot, WordOff);
5008   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5009                                 StackSlot, NULL, 0);
5010   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5011                                 OffsetSlot, NULL, 0);
5012   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5013 }
5014
5015 std::pair<SDValue,SDValue> X86TargetLowering::
5016 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5017   DebugLoc dl = Op.getDebugLoc();
5018
5019   MVT DstTy = Op.getValueType();
5020
5021   if (!IsSigned) {
5022     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5023     DstTy = MVT::i64;
5024   }
5025
5026   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5027          DstTy.getSimpleVT() >= MVT::i16 &&
5028          "Unknown FP_TO_SINT to lower!");
5029
5030   // These are really Legal.
5031   if (DstTy == MVT::i32 &&
5032       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5033     return std::make_pair(SDValue(), SDValue());
5034   if (Subtarget->is64Bit() &&
5035       DstTy == MVT::i64 &&
5036       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5037     return std::make_pair(SDValue(), SDValue());
5038
5039   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5040   // stack slot.
5041   MachineFunction &MF = DAG.getMachineFunction();
5042   unsigned MemSize = DstTy.getSizeInBits()/8;
5043   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5044   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5045
5046   unsigned Opc;
5047   switch (DstTy.getSimpleVT()) {
5048   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5049   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5050   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5051   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5052   }
5053
5054   SDValue Chain = DAG.getEntryNode();
5055   SDValue Value = Op.getOperand(0);
5056   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5057     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5058     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5059                          PseudoSourceValue::getFixedStack(SSFI), 0);
5060     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5061     SDValue Ops[] = {
5062       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5063     };
5064     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5065     Chain = Value.getValue(1);
5066     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5067     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5068   }
5069
5070   // Build the FP_TO_INT*_IN_MEM
5071   SDValue Ops[] = { Chain, Value, StackSlot };
5072   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5073
5074   return std::make_pair(FIST, StackSlot);
5075 }
5076
5077 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5078   if (Op.getValueType().isVector()) {
5079     if (Op.getValueType() == MVT::v2i32 &&
5080         Op.getOperand(0).getValueType() == MVT::v2f64) {
5081       return Op;
5082     }
5083     return SDValue();
5084   }
5085
5086   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5087   SDValue FIST = Vals.first, StackSlot = Vals.second;
5088   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5089   if (FIST.getNode() == 0) return Op;
5090
5091   // Load the result.
5092   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5093                      FIST, StackSlot, NULL, 0);
5094 }
5095
5096 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5097   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5098   SDValue FIST = Vals.first, StackSlot = Vals.second;
5099   assert(FIST.getNode() && "Unexpected failure");
5100
5101   // Load the result.
5102   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5103                      FIST, StackSlot, NULL, 0);
5104 }
5105
5106 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5107   LLVMContext *Context = DAG.getContext();
5108   DebugLoc dl = Op.getDebugLoc();
5109   MVT VT = Op.getValueType();
5110   MVT EltVT = VT;
5111   if (VT.isVector())
5112     EltVT = VT.getVectorElementType();
5113   std::vector<Constant*> CV;
5114   if (EltVT == MVT::f64) {
5115     Constant *C = Context->getConstantFP(APFloat(APInt(64, ~(1ULL << 63))));
5116     CV.push_back(C);
5117     CV.push_back(C);
5118   } else {
5119     Constant *C = Context->getConstantFP(APFloat(APInt(32, ~(1U << 31))));
5120     CV.push_back(C);
5121     CV.push_back(C);
5122     CV.push_back(C);
5123     CV.push_back(C);
5124   }
5125   Constant *C = Context->getConstantVector(CV);
5126   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5127   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5128                                PseudoSourceValue::getConstantPool(), 0,
5129                                false, 16);
5130   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5131 }
5132
5133 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5134   LLVMContext *Context = DAG.getContext();
5135   DebugLoc dl = Op.getDebugLoc();
5136   MVT VT = Op.getValueType();
5137   MVT EltVT = VT;
5138   unsigned EltNum = 1;
5139   if (VT.isVector()) {
5140     EltVT = VT.getVectorElementType();
5141     EltNum = VT.getVectorNumElements();
5142   }
5143   std::vector<Constant*> CV;
5144   if (EltVT == MVT::f64) {
5145     Constant *C = Context->getConstantFP(APFloat(APInt(64, 1ULL << 63)));
5146     CV.push_back(C);
5147     CV.push_back(C);
5148   } else {
5149     Constant *C = Context->getConstantFP(APFloat(APInt(32, 1U << 31)));
5150     CV.push_back(C);
5151     CV.push_back(C);
5152     CV.push_back(C);
5153     CV.push_back(C);
5154   }
5155   Constant *C = Context->getConstantVector(CV);
5156   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5157   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5158                                PseudoSourceValue::getConstantPool(), 0,
5159                                false, 16);
5160   if (VT.isVector()) {
5161     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5162                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5163                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5164                                 Op.getOperand(0)),
5165                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5166   } else {
5167     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5168   }
5169 }
5170
5171 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5172   LLVMContext *Context = DAG.getContext();
5173   SDValue Op0 = Op.getOperand(0);
5174   SDValue Op1 = Op.getOperand(1);
5175   DebugLoc dl = Op.getDebugLoc();
5176   MVT VT = Op.getValueType();
5177   MVT SrcVT = Op1.getValueType();
5178
5179   // If second operand is smaller, extend it first.
5180   if (SrcVT.bitsLT(VT)) {
5181     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5182     SrcVT = VT;
5183   }
5184   // And if it is bigger, shrink it first.
5185   if (SrcVT.bitsGT(VT)) {
5186     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5187     SrcVT = VT;
5188   }
5189
5190   // At this point the operands and the result should have the same
5191   // type, and that won't be f80 since that is not custom lowered.
5192
5193   // First get the sign bit of second operand.
5194   std::vector<Constant*> CV;
5195   if (SrcVT == MVT::f64) {
5196     CV.push_back(Context->getConstantFP(APFloat(APInt(64, 1ULL << 63))));
5197     CV.push_back(Context->getConstantFP(APFloat(APInt(64, 0))));
5198   } else {
5199     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 1U << 31))));
5200     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5201     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5202     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5203   }
5204   Constant *C = Context->getConstantVector(CV);
5205   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5206   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5207                                 PseudoSourceValue::getConstantPool(), 0,
5208                                 false, 16);
5209   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5210
5211   // Shift sign bit right or left if the two operands have different types.
5212   if (SrcVT.bitsGT(VT)) {
5213     // Op0 is MVT::f32, Op1 is MVT::f64.
5214     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5215     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5216                           DAG.getConstant(32, MVT::i32));
5217     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5218     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5219                           DAG.getIntPtrConstant(0));
5220   }
5221
5222   // Clear first operand sign bit.
5223   CV.clear();
5224   if (VT == MVT::f64) {
5225     CV.push_back(Context->getConstantFP(APFloat(APInt(64, ~(1ULL << 63)))));
5226     CV.push_back(Context->getConstantFP(APFloat(APInt(64, 0))));
5227   } else {
5228     CV.push_back(Context->getConstantFP(APFloat(APInt(32, ~(1U << 31)))));
5229     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5230     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5231     CV.push_back(Context->getConstantFP(APFloat(APInt(32, 0))));
5232   }
5233   C = Context->getConstantVector(CV);
5234   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5235   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5236                                 PseudoSourceValue::getConstantPool(), 0,
5237                                 false, 16);
5238   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5239
5240   // Or the value with the sign bit.
5241   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5242 }
5243
5244 /// Emit nodes that will be selected as "test Op0,Op0", or something
5245 /// equivalent.
5246 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5247                                     SelectionDAG &DAG) {
5248   DebugLoc dl = Op.getDebugLoc();
5249
5250   // CF and OF aren't always set the way we want. Determine which
5251   // of these we need.
5252   bool NeedCF = false;
5253   bool NeedOF = false;
5254   switch (X86CC) {
5255   case X86::COND_A: case X86::COND_AE:
5256   case X86::COND_B: case X86::COND_BE:
5257     NeedCF = true;
5258     break;
5259   case X86::COND_G: case X86::COND_GE:
5260   case X86::COND_L: case X86::COND_LE:
5261   case X86::COND_O: case X86::COND_NO:
5262     NeedOF = true;
5263     break;
5264   default: break;
5265   }
5266
5267   // See if we can use the EFLAGS value from the operand instead of
5268   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5269   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5270   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5271     unsigned Opcode = 0;
5272     unsigned NumOperands = 0;
5273     switch (Op.getNode()->getOpcode()) {
5274     case ISD::ADD:
5275       // Due to an isel shortcoming, be conservative if this add is likely to
5276       // be selected as part of a load-modify-store instruction. When the root
5277       // node in a match is a store, isel doesn't know how to remap non-chain
5278       // non-flag uses of other nodes in the match, such as the ADD in this
5279       // case. This leads to the ADD being left around and reselected, with
5280       // the result being two adds in the output.
5281       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5282            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5283         if (UI->getOpcode() == ISD::STORE)
5284           goto default_case;
5285       if (ConstantSDNode *C =
5286             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5287         // An add of one will be selected as an INC.
5288         if (C->getAPIntValue() == 1) {
5289           Opcode = X86ISD::INC;
5290           NumOperands = 1;
5291           break;
5292         }
5293         // An add of negative one (subtract of one) will be selected as a DEC.
5294         if (C->getAPIntValue().isAllOnesValue()) {
5295           Opcode = X86ISD::DEC;
5296           NumOperands = 1;
5297           break;
5298         }
5299       }
5300       // Otherwise use a regular EFLAGS-setting add.
5301       Opcode = X86ISD::ADD;
5302       NumOperands = 2;
5303       break;
5304     case ISD::SUB:
5305       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5306       // likely to be selected as part of a load-modify-store instruction.
5307       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5308            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5309         if (UI->getOpcode() == ISD::STORE)
5310           goto default_case;
5311       // Otherwise use a regular EFLAGS-setting sub.
5312       Opcode = X86ISD::SUB;
5313       NumOperands = 2;
5314       break;
5315     case X86ISD::ADD:
5316     case X86ISD::SUB:
5317     case X86ISD::INC:
5318     case X86ISD::DEC:
5319       return SDValue(Op.getNode(), 1);
5320     default:
5321     default_case:
5322       break;
5323     }
5324     if (Opcode != 0) {
5325       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5326       SmallVector<SDValue, 4> Ops;
5327       for (unsigned i = 0; i != NumOperands; ++i)
5328         Ops.push_back(Op.getOperand(i));
5329       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5330       DAG.ReplaceAllUsesWith(Op, New);
5331       return SDValue(New.getNode(), 1);
5332     }
5333   }
5334
5335   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5336   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5337                      DAG.getConstant(0, Op.getValueType()));
5338 }
5339
5340 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5341 /// equivalent.
5342 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5343                                    SelectionDAG &DAG) {
5344   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5345     if (C->getAPIntValue() == 0)
5346       return EmitTest(Op0, X86CC, DAG);
5347
5348   DebugLoc dl = Op0.getDebugLoc();
5349   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5350 }
5351
5352 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5353   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5354   SDValue Op0 = Op.getOperand(0);
5355   SDValue Op1 = Op.getOperand(1);
5356   DebugLoc dl = Op.getDebugLoc();
5357   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5358
5359   // Lower (X & (1 << N)) == 0 to BT(X, N).
5360   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5361   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5362   if (Op0.getOpcode() == ISD::AND &&
5363       Op0.hasOneUse() &&
5364       Op1.getOpcode() == ISD::Constant &&
5365       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5366       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5367     SDValue LHS, RHS;
5368     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5369       if (ConstantSDNode *Op010C =
5370             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5371         if (Op010C->getZExtValue() == 1) {
5372           LHS = Op0.getOperand(0);
5373           RHS = Op0.getOperand(1).getOperand(1);
5374         }
5375     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5376       if (ConstantSDNode *Op000C =
5377             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5378         if (Op000C->getZExtValue() == 1) {
5379           LHS = Op0.getOperand(1);
5380           RHS = Op0.getOperand(0).getOperand(1);
5381         }
5382     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5383       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5384       SDValue AndLHS = Op0.getOperand(0);
5385       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5386         LHS = AndLHS.getOperand(0);
5387         RHS = AndLHS.getOperand(1);
5388       }
5389     }
5390
5391     if (LHS.getNode()) {
5392       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5393       // instruction.  Since the shift amount is in-range-or-undefined, we know
5394       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5395       // the encoding for the i16 version is larger than the i32 version.
5396       if (LHS.getValueType() == MVT::i8)
5397         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5398
5399       // If the operand types disagree, extend the shift amount to match.  Since
5400       // BT ignores high bits (like shifts) we can use anyextend.
5401       if (LHS.getValueType() != RHS.getValueType())
5402         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5403
5404       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5405       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5406       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5407                          DAG.getConstant(Cond, MVT::i8), BT);
5408     }
5409   }
5410
5411   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5412   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5413
5414   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5415   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5416                      DAG.getConstant(X86CC, MVT::i8), Cond);
5417 }
5418
5419 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5420   SDValue Cond;
5421   SDValue Op0 = Op.getOperand(0);
5422   SDValue Op1 = Op.getOperand(1);
5423   SDValue CC = Op.getOperand(2);
5424   MVT VT = Op.getValueType();
5425   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5426   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5427   DebugLoc dl = Op.getDebugLoc();
5428
5429   if (isFP) {
5430     unsigned SSECC = 8;
5431     MVT VT0 = Op0.getValueType();
5432     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5433     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5434     bool Swap = false;
5435
5436     switch (SetCCOpcode) {
5437     default: break;
5438     case ISD::SETOEQ:
5439     case ISD::SETEQ:  SSECC = 0; break;
5440     case ISD::SETOGT:
5441     case ISD::SETGT: Swap = true; // Fallthrough
5442     case ISD::SETLT:
5443     case ISD::SETOLT: SSECC = 1; break;
5444     case ISD::SETOGE:
5445     case ISD::SETGE: Swap = true; // Fallthrough
5446     case ISD::SETLE:
5447     case ISD::SETOLE: SSECC = 2; break;
5448     case ISD::SETUO:  SSECC = 3; break;
5449     case ISD::SETUNE:
5450     case ISD::SETNE:  SSECC = 4; break;
5451     case ISD::SETULE: Swap = true;
5452     case ISD::SETUGE: SSECC = 5; break;
5453     case ISD::SETULT: Swap = true;
5454     case ISD::SETUGT: SSECC = 6; break;
5455     case ISD::SETO:   SSECC = 7; break;
5456     }
5457     if (Swap)
5458       std::swap(Op0, Op1);
5459
5460     // In the two special cases we can't handle, emit two comparisons.
5461     if (SSECC == 8) {
5462       if (SetCCOpcode == ISD::SETUEQ) {
5463         SDValue UNORD, EQ;
5464         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5465         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5466         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5467       }
5468       else if (SetCCOpcode == ISD::SETONE) {
5469         SDValue ORD, NEQ;
5470         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5471         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5472         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5473       }
5474       llvm_unreachable("Illegal FP comparison");
5475     }
5476     // Handle all other FP comparisons here.
5477     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5478   }
5479
5480   // We are handling one of the integer comparisons here.  Since SSE only has
5481   // GT and EQ comparisons for integer, swapping operands and multiple
5482   // operations may be required for some comparisons.
5483   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5484   bool Swap = false, Invert = false, FlipSigns = false;
5485
5486   switch (VT.getSimpleVT()) {
5487   default: break;
5488   case MVT::v8i8:
5489   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5490   case MVT::v4i16:
5491   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5492   case MVT::v2i32:
5493   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5494   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5495   }
5496
5497   switch (SetCCOpcode) {
5498   default: break;
5499   case ISD::SETNE:  Invert = true;
5500   case ISD::SETEQ:  Opc = EQOpc; break;
5501   case ISD::SETLT:  Swap = true;
5502   case ISD::SETGT:  Opc = GTOpc; break;
5503   case ISD::SETGE:  Swap = true;
5504   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5505   case ISD::SETULT: Swap = true;
5506   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5507   case ISD::SETUGE: Swap = true;
5508   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5509   }
5510   if (Swap)
5511     std::swap(Op0, Op1);
5512
5513   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5514   // bits of the inputs before performing those operations.
5515   if (FlipSigns) {
5516     MVT EltVT = VT.getVectorElementType();
5517     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5518                                       EltVT);
5519     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5520     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5521                                     SignBits.size());
5522     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5523     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5524   }
5525
5526   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5527
5528   // If the logical-not of the result is required, perform that now.
5529   if (Invert)
5530     Result = DAG.getNOT(dl, Result, VT);
5531
5532   return Result;
5533 }
5534
5535 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5536 static bool isX86LogicalCmp(SDValue Op) {
5537   unsigned Opc = Op.getNode()->getOpcode();
5538   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5539     return true;
5540   if (Op.getResNo() == 1 &&
5541       (Opc == X86ISD::ADD ||
5542        Opc == X86ISD::SUB ||
5543        Opc == X86ISD::SMUL ||
5544        Opc == X86ISD::UMUL ||
5545        Opc == X86ISD::INC ||
5546        Opc == X86ISD::DEC))
5547     return true;
5548
5549   return false;
5550 }
5551
5552 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5553   bool addTest = true;
5554   SDValue Cond  = Op.getOperand(0);
5555   DebugLoc dl = Op.getDebugLoc();
5556   SDValue CC;
5557
5558   if (Cond.getOpcode() == ISD::SETCC)
5559     Cond = LowerSETCC(Cond, DAG);
5560
5561   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5562   // setting operand in place of the X86ISD::SETCC.
5563   if (Cond.getOpcode() == X86ISD::SETCC) {
5564     CC = Cond.getOperand(0);
5565
5566     SDValue Cmp = Cond.getOperand(1);
5567     unsigned Opc = Cmp.getOpcode();
5568     MVT VT = Op.getValueType();
5569
5570     bool IllegalFPCMov = false;
5571     if (VT.isFloatingPoint() && !VT.isVector() &&
5572         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5573       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5574
5575     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5576         Opc == X86ISD::BT) { // FIXME
5577       Cond = Cmp;
5578       addTest = false;
5579     }
5580   }
5581
5582   if (addTest) {
5583     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5584     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5585   }
5586
5587   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5588   SmallVector<SDValue, 4> Ops;
5589   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5590   // condition is true.
5591   Ops.push_back(Op.getOperand(2));
5592   Ops.push_back(Op.getOperand(1));
5593   Ops.push_back(CC);
5594   Ops.push_back(Cond);
5595   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5596 }
5597
5598 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5599 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5600 // from the AND / OR.
5601 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5602   Opc = Op.getOpcode();
5603   if (Opc != ISD::OR && Opc != ISD::AND)
5604     return false;
5605   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5606           Op.getOperand(0).hasOneUse() &&
5607           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5608           Op.getOperand(1).hasOneUse());
5609 }
5610
5611 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5612 // 1 and that the SETCC node has a single use.
5613 static bool isXor1OfSetCC(SDValue Op) {
5614   if (Op.getOpcode() != ISD::XOR)
5615     return false;
5616   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5617   if (N1C && N1C->getAPIntValue() == 1) {
5618     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5619       Op.getOperand(0).hasOneUse();
5620   }
5621   return false;
5622 }
5623
5624 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5625   bool addTest = true;
5626   SDValue Chain = Op.getOperand(0);
5627   SDValue Cond  = Op.getOperand(1);
5628   SDValue Dest  = Op.getOperand(2);
5629   DebugLoc dl = Op.getDebugLoc();
5630   SDValue CC;
5631
5632   if (Cond.getOpcode() == ISD::SETCC)
5633     Cond = LowerSETCC(Cond, DAG);
5634 #if 0
5635   // FIXME: LowerXALUO doesn't handle these!!
5636   else if (Cond.getOpcode() == X86ISD::ADD  ||
5637            Cond.getOpcode() == X86ISD::SUB  ||
5638            Cond.getOpcode() == X86ISD::SMUL ||
5639            Cond.getOpcode() == X86ISD::UMUL)
5640     Cond = LowerXALUO(Cond, DAG);
5641 #endif
5642
5643   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5644   // setting operand in place of the X86ISD::SETCC.
5645   if (Cond.getOpcode() == X86ISD::SETCC) {
5646     CC = Cond.getOperand(0);
5647
5648     SDValue Cmp = Cond.getOperand(1);
5649     unsigned Opc = Cmp.getOpcode();
5650     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5651     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5652       Cond = Cmp;
5653       addTest = false;
5654     } else {
5655       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5656       default: break;
5657       case X86::COND_O:
5658       case X86::COND_B:
5659         // These can only come from an arithmetic instruction with overflow,
5660         // e.g. SADDO, UADDO.
5661         Cond = Cond.getNode()->getOperand(1);
5662         addTest = false;
5663         break;
5664       }
5665     }
5666   } else {
5667     unsigned CondOpc;
5668     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5669       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5670       if (CondOpc == ISD::OR) {
5671         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5672         // two branches instead of an explicit OR instruction with a
5673         // separate test.
5674         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5675             isX86LogicalCmp(Cmp)) {
5676           CC = Cond.getOperand(0).getOperand(0);
5677           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5678                               Chain, Dest, CC, Cmp);
5679           CC = Cond.getOperand(1).getOperand(0);
5680           Cond = Cmp;
5681           addTest = false;
5682         }
5683       } else { // ISD::AND
5684         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5685         // two branches instead of an explicit AND instruction with a
5686         // separate test. However, we only do this if this block doesn't
5687         // have a fall-through edge, because this requires an explicit
5688         // jmp when the condition is false.
5689         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5690             isX86LogicalCmp(Cmp) &&
5691             Op.getNode()->hasOneUse()) {
5692           X86::CondCode CCode =
5693             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5694           CCode = X86::GetOppositeBranchCondition(CCode);
5695           CC = DAG.getConstant(CCode, MVT::i8);
5696           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5697           // Look for an unconditional branch following this conditional branch.
5698           // We need this because we need to reverse the successors in order
5699           // to implement FCMP_OEQ.
5700           if (User.getOpcode() == ISD::BR) {
5701             SDValue FalseBB = User.getOperand(1);
5702             SDValue NewBR =
5703               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5704             assert(NewBR == User);
5705             Dest = FalseBB;
5706
5707             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5708                                 Chain, Dest, CC, Cmp);
5709             X86::CondCode CCode =
5710               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5711             CCode = X86::GetOppositeBranchCondition(CCode);
5712             CC = DAG.getConstant(CCode, MVT::i8);
5713             Cond = Cmp;
5714             addTest = false;
5715           }
5716         }
5717       }
5718     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5719       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5720       // It should be transformed during dag combiner except when the condition
5721       // is set by a arithmetics with overflow node.
5722       X86::CondCode CCode =
5723         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5724       CCode = X86::GetOppositeBranchCondition(CCode);
5725       CC = DAG.getConstant(CCode, MVT::i8);
5726       Cond = Cond.getOperand(0).getOperand(1);
5727       addTest = false;
5728     }
5729   }
5730
5731   if (addTest) {
5732     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5733     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5734   }
5735   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5736                      Chain, Dest, CC, Cond);
5737 }
5738
5739
5740 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5741 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5742 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5743 // that the guard pages used by the OS virtual memory manager are allocated in
5744 // correct sequence.
5745 SDValue
5746 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5747                                            SelectionDAG &DAG) {
5748   assert(Subtarget->isTargetCygMing() &&
5749          "This should be used only on Cygwin/Mingw targets");
5750   DebugLoc dl = Op.getDebugLoc();
5751
5752   // Get the inputs.
5753   SDValue Chain = Op.getOperand(0);
5754   SDValue Size  = Op.getOperand(1);
5755   // FIXME: Ensure alignment here
5756
5757   SDValue Flag;
5758
5759   MVT IntPtr = getPointerTy();
5760   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5761
5762   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5763
5764   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5765   Flag = Chain.getValue(1);
5766
5767   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5768   SDValue Ops[] = { Chain,
5769                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5770                       DAG.getRegister(X86::EAX, IntPtr),
5771                       DAG.getRegister(X86StackPtr, SPTy),
5772                       Flag };
5773   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5774   Flag = Chain.getValue(1);
5775
5776   Chain = DAG.getCALLSEQ_END(Chain,
5777                              DAG.getIntPtrConstant(0, true),
5778                              DAG.getIntPtrConstant(0, true),
5779                              Flag);
5780
5781   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5782
5783   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5784   return DAG.getMergeValues(Ops1, 2, dl);
5785 }
5786
5787 SDValue
5788 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5789                                            SDValue Chain,
5790                                            SDValue Dst, SDValue Src,
5791                                            SDValue Size, unsigned Align,
5792                                            const Value *DstSV,
5793                                            uint64_t DstSVOff) {
5794   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5795
5796   // If not DWORD aligned or size is more than the threshold, call the library.
5797   // The libc version is likely to be faster for these cases. It can use the
5798   // address value and run time information about the CPU.
5799   if ((Align & 3) != 0 ||
5800       !ConstantSize ||
5801       ConstantSize->getZExtValue() >
5802         getSubtarget()->getMaxInlineSizeThreshold()) {
5803     SDValue InFlag(0, 0);
5804
5805     // Check to see if there is a specialized entry-point for memory zeroing.
5806     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5807
5808     if (const char *bzeroEntry =  V &&
5809         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5810       MVT IntPtr = getPointerTy();
5811       const Type *IntPtrTy = TD->getIntPtrType();
5812       TargetLowering::ArgListTy Args;
5813       TargetLowering::ArgListEntry Entry;
5814       Entry.Node = Dst;
5815       Entry.Ty = IntPtrTy;
5816       Args.push_back(Entry);
5817       Entry.Node = Size;
5818       Args.push_back(Entry);
5819       std::pair<SDValue,SDValue> CallResult =
5820         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5821                     0, CallingConv::C, false,
5822                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5823       return CallResult.second;
5824     }
5825
5826     // Otherwise have the target-independent code call memset.
5827     return SDValue();
5828   }
5829
5830   uint64_t SizeVal = ConstantSize->getZExtValue();
5831   SDValue InFlag(0, 0);
5832   MVT AVT;
5833   SDValue Count;
5834   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5835   unsigned BytesLeft = 0;
5836   bool TwoRepStos = false;
5837   if (ValC) {
5838     unsigned ValReg;
5839     uint64_t Val = ValC->getZExtValue() & 255;
5840
5841     // If the value is a constant, then we can potentially use larger sets.
5842     switch (Align & 3) {
5843     case 2:   // WORD aligned
5844       AVT = MVT::i16;
5845       ValReg = X86::AX;
5846       Val = (Val << 8) | Val;
5847       break;
5848     case 0:  // DWORD aligned
5849       AVT = MVT::i32;
5850       ValReg = X86::EAX;
5851       Val = (Val << 8)  | Val;
5852       Val = (Val << 16) | Val;
5853       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5854         AVT = MVT::i64;
5855         ValReg = X86::RAX;
5856         Val = (Val << 32) | Val;
5857       }
5858       break;
5859     default:  // Byte aligned
5860       AVT = MVT::i8;
5861       ValReg = X86::AL;
5862       Count = DAG.getIntPtrConstant(SizeVal);
5863       break;
5864     }
5865
5866     if (AVT.bitsGT(MVT::i8)) {
5867       unsigned UBytes = AVT.getSizeInBits() / 8;
5868       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5869       BytesLeft = SizeVal % UBytes;
5870     }
5871
5872     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5873                               InFlag);
5874     InFlag = Chain.getValue(1);
5875   } else {
5876     AVT = MVT::i8;
5877     Count  = DAG.getIntPtrConstant(SizeVal);
5878     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5879     InFlag = Chain.getValue(1);
5880   }
5881
5882   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5883                                                               X86::ECX,
5884                             Count, InFlag);
5885   InFlag = Chain.getValue(1);
5886   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5887                                                               X86::EDI,
5888                             Dst, InFlag);
5889   InFlag = Chain.getValue(1);
5890
5891   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5892   SmallVector<SDValue, 8> Ops;
5893   Ops.push_back(Chain);
5894   Ops.push_back(DAG.getValueType(AVT));
5895   Ops.push_back(InFlag);
5896   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5897
5898   if (TwoRepStos) {
5899     InFlag = Chain.getValue(1);
5900     Count  = Size;
5901     MVT CVT = Count.getValueType();
5902     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5903                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5904     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5905                                                              X86::ECX,
5906                               Left, InFlag);
5907     InFlag = Chain.getValue(1);
5908     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5909     Ops.clear();
5910     Ops.push_back(Chain);
5911     Ops.push_back(DAG.getValueType(MVT::i8));
5912     Ops.push_back(InFlag);
5913     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5914   } else if (BytesLeft) {
5915     // Handle the last 1 - 7 bytes.
5916     unsigned Offset = SizeVal - BytesLeft;
5917     MVT AddrVT = Dst.getValueType();
5918     MVT SizeVT = Size.getValueType();
5919
5920     Chain = DAG.getMemset(Chain, dl,
5921                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5922                                       DAG.getConstant(Offset, AddrVT)),
5923                           Src,
5924                           DAG.getConstant(BytesLeft, SizeVT),
5925                           Align, DstSV, DstSVOff + Offset);
5926   }
5927
5928   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5929   return Chain;
5930 }
5931
5932 SDValue
5933 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5934                                       SDValue Chain, SDValue Dst, SDValue Src,
5935                                       SDValue Size, unsigned Align,
5936                                       bool AlwaysInline,
5937                                       const Value *DstSV, uint64_t DstSVOff,
5938                                       const Value *SrcSV, uint64_t SrcSVOff) {
5939   // This requires the copy size to be a constant, preferrably
5940   // within a subtarget-specific limit.
5941   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5942   if (!ConstantSize)
5943     return SDValue();
5944   uint64_t SizeVal = ConstantSize->getZExtValue();
5945   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5946     return SDValue();
5947
5948   /// If not DWORD aligned, call the library.
5949   if ((Align & 3) != 0)
5950     return SDValue();
5951
5952   // DWORD aligned
5953   MVT AVT = MVT::i32;
5954   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5955     AVT = MVT::i64;
5956
5957   unsigned UBytes = AVT.getSizeInBits() / 8;
5958   unsigned CountVal = SizeVal / UBytes;
5959   SDValue Count = DAG.getIntPtrConstant(CountVal);
5960   unsigned BytesLeft = SizeVal % UBytes;
5961
5962   SDValue InFlag(0, 0);
5963   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5964                                                               X86::ECX,
5965                             Count, InFlag);
5966   InFlag = Chain.getValue(1);
5967   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5968                                                              X86::EDI,
5969                             Dst, InFlag);
5970   InFlag = Chain.getValue(1);
5971   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5972                                                               X86::ESI,
5973                             Src, InFlag);
5974   InFlag = Chain.getValue(1);
5975
5976   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5977   SmallVector<SDValue, 8> Ops;
5978   Ops.push_back(Chain);
5979   Ops.push_back(DAG.getValueType(AVT));
5980   Ops.push_back(InFlag);
5981   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5982
5983   SmallVector<SDValue, 4> Results;
5984   Results.push_back(RepMovs);
5985   if (BytesLeft) {
5986     // Handle the last 1 - 7 bytes.
5987     unsigned Offset = SizeVal - BytesLeft;
5988     MVT DstVT = Dst.getValueType();
5989     MVT SrcVT = Src.getValueType();
5990     MVT SizeVT = Size.getValueType();
5991     Results.push_back(DAG.getMemcpy(Chain, dl,
5992                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5993                                                 DAG.getConstant(Offset, DstVT)),
5994                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5995                                                 DAG.getConstant(Offset, SrcVT)),
5996                                     DAG.getConstant(BytesLeft, SizeVT),
5997                                     Align, AlwaysInline,
5998                                     DstSV, DstSVOff + Offset,
5999                                     SrcSV, SrcSVOff + Offset));
6000   }
6001
6002   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6003                      &Results[0], Results.size());
6004 }
6005
6006 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6007   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6008   DebugLoc dl = Op.getDebugLoc();
6009
6010   if (!Subtarget->is64Bit()) {
6011     // vastart just stores the address of the VarArgsFrameIndex slot into the
6012     // memory location argument.
6013     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6014     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6015   }
6016
6017   // __va_list_tag:
6018   //   gp_offset         (0 - 6 * 8)
6019   //   fp_offset         (48 - 48 + 8 * 16)
6020   //   overflow_arg_area (point to parameters coming in memory).
6021   //   reg_save_area
6022   SmallVector<SDValue, 8> MemOps;
6023   SDValue FIN = Op.getOperand(1);
6024   // Store gp_offset
6025   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6026                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6027                                  FIN, SV, 0);
6028   MemOps.push_back(Store);
6029
6030   // Store fp_offset
6031   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6032                     FIN, DAG.getIntPtrConstant(4));
6033   Store = DAG.getStore(Op.getOperand(0), dl,
6034                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6035                        FIN, SV, 0);
6036   MemOps.push_back(Store);
6037
6038   // Store ptr to overflow_arg_area
6039   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6040                     FIN, DAG.getIntPtrConstant(4));
6041   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6042   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6043   MemOps.push_back(Store);
6044
6045   // Store ptr to reg_save_area.
6046   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6047                     FIN, DAG.getIntPtrConstant(8));
6048   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6049   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6050   MemOps.push_back(Store);
6051   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6052                      &MemOps[0], MemOps.size());
6053 }
6054
6055 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6056   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6057   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6058   SDValue Chain = Op.getOperand(0);
6059   SDValue SrcPtr = Op.getOperand(1);
6060   SDValue SrcSV = Op.getOperand(2);
6061
6062   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6063   return SDValue();
6064 }
6065
6066 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6067   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6068   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6069   SDValue Chain = Op.getOperand(0);
6070   SDValue DstPtr = Op.getOperand(1);
6071   SDValue SrcPtr = Op.getOperand(2);
6072   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6073   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6074   DebugLoc dl = Op.getDebugLoc();
6075
6076   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6077                        DAG.getIntPtrConstant(24), 8, false,
6078                        DstSV, 0, SrcSV, 0);
6079 }
6080
6081 SDValue
6082 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6083   DebugLoc dl = Op.getDebugLoc();
6084   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6085   switch (IntNo) {
6086   default: return SDValue();    // Don't custom lower most intrinsics.
6087   // Comparison intrinsics.
6088   case Intrinsic::x86_sse_comieq_ss:
6089   case Intrinsic::x86_sse_comilt_ss:
6090   case Intrinsic::x86_sse_comile_ss:
6091   case Intrinsic::x86_sse_comigt_ss:
6092   case Intrinsic::x86_sse_comige_ss:
6093   case Intrinsic::x86_sse_comineq_ss:
6094   case Intrinsic::x86_sse_ucomieq_ss:
6095   case Intrinsic::x86_sse_ucomilt_ss:
6096   case Intrinsic::x86_sse_ucomile_ss:
6097   case Intrinsic::x86_sse_ucomigt_ss:
6098   case Intrinsic::x86_sse_ucomige_ss:
6099   case Intrinsic::x86_sse_ucomineq_ss:
6100   case Intrinsic::x86_sse2_comieq_sd:
6101   case Intrinsic::x86_sse2_comilt_sd:
6102   case Intrinsic::x86_sse2_comile_sd:
6103   case Intrinsic::x86_sse2_comigt_sd:
6104   case Intrinsic::x86_sse2_comige_sd:
6105   case Intrinsic::x86_sse2_comineq_sd:
6106   case Intrinsic::x86_sse2_ucomieq_sd:
6107   case Intrinsic::x86_sse2_ucomilt_sd:
6108   case Intrinsic::x86_sse2_ucomile_sd:
6109   case Intrinsic::x86_sse2_ucomigt_sd:
6110   case Intrinsic::x86_sse2_ucomige_sd:
6111   case Intrinsic::x86_sse2_ucomineq_sd: {
6112     unsigned Opc = 0;
6113     ISD::CondCode CC = ISD::SETCC_INVALID;
6114     switch (IntNo) {
6115     default: break;
6116     case Intrinsic::x86_sse_comieq_ss:
6117     case Intrinsic::x86_sse2_comieq_sd:
6118       Opc = X86ISD::COMI;
6119       CC = ISD::SETEQ;
6120       break;
6121     case Intrinsic::x86_sse_comilt_ss:
6122     case Intrinsic::x86_sse2_comilt_sd:
6123       Opc = X86ISD::COMI;
6124       CC = ISD::SETLT;
6125       break;
6126     case Intrinsic::x86_sse_comile_ss:
6127     case Intrinsic::x86_sse2_comile_sd:
6128       Opc = X86ISD::COMI;
6129       CC = ISD::SETLE;
6130       break;
6131     case Intrinsic::x86_sse_comigt_ss:
6132     case Intrinsic::x86_sse2_comigt_sd:
6133       Opc = X86ISD::COMI;
6134       CC = ISD::SETGT;
6135       break;
6136     case Intrinsic::x86_sse_comige_ss:
6137     case Intrinsic::x86_sse2_comige_sd:
6138       Opc = X86ISD::COMI;
6139       CC = ISD::SETGE;
6140       break;
6141     case Intrinsic::x86_sse_comineq_ss:
6142     case Intrinsic::x86_sse2_comineq_sd:
6143       Opc = X86ISD::COMI;
6144       CC = ISD::SETNE;
6145       break;
6146     case Intrinsic::x86_sse_ucomieq_ss:
6147     case Intrinsic::x86_sse2_ucomieq_sd:
6148       Opc = X86ISD::UCOMI;
6149       CC = ISD::SETEQ;
6150       break;
6151     case Intrinsic::x86_sse_ucomilt_ss:
6152     case Intrinsic::x86_sse2_ucomilt_sd:
6153       Opc = X86ISD::UCOMI;
6154       CC = ISD::SETLT;
6155       break;
6156     case Intrinsic::x86_sse_ucomile_ss:
6157     case Intrinsic::x86_sse2_ucomile_sd:
6158       Opc = X86ISD::UCOMI;
6159       CC = ISD::SETLE;
6160       break;
6161     case Intrinsic::x86_sse_ucomigt_ss:
6162     case Intrinsic::x86_sse2_ucomigt_sd:
6163       Opc = X86ISD::UCOMI;
6164       CC = ISD::SETGT;
6165       break;
6166     case Intrinsic::x86_sse_ucomige_ss:
6167     case Intrinsic::x86_sse2_ucomige_sd:
6168       Opc = X86ISD::UCOMI;
6169       CC = ISD::SETGE;
6170       break;
6171     case Intrinsic::x86_sse_ucomineq_ss:
6172     case Intrinsic::x86_sse2_ucomineq_sd:
6173       Opc = X86ISD::UCOMI;
6174       CC = ISD::SETNE;
6175       break;
6176     }
6177
6178     SDValue LHS = Op.getOperand(1);
6179     SDValue RHS = Op.getOperand(2);
6180     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6181     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6182     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6183                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6184     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6185   }
6186
6187   // Fix vector shift instructions where the last operand is a non-immediate
6188   // i32 value.
6189   case Intrinsic::x86_sse2_pslli_w:
6190   case Intrinsic::x86_sse2_pslli_d:
6191   case Intrinsic::x86_sse2_pslli_q:
6192   case Intrinsic::x86_sse2_psrli_w:
6193   case Intrinsic::x86_sse2_psrli_d:
6194   case Intrinsic::x86_sse2_psrli_q:
6195   case Intrinsic::x86_sse2_psrai_w:
6196   case Intrinsic::x86_sse2_psrai_d:
6197   case Intrinsic::x86_mmx_pslli_w:
6198   case Intrinsic::x86_mmx_pslli_d:
6199   case Intrinsic::x86_mmx_pslli_q:
6200   case Intrinsic::x86_mmx_psrli_w:
6201   case Intrinsic::x86_mmx_psrli_d:
6202   case Intrinsic::x86_mmx_psrli_q:
6203   case Intrinsic::x86_mmx_psrai_w:
6204   case Intrinsic::x86_mmx_psrai_d: {
6205     SDValue ShAmt = Op.getOperand(2);
6206     if (isa<ConstantSDNode>(ShAmt))
6207       return SDValue();
6208
6209     unsigned NewIntNo = 0;
6210     MVT ShAmtVT = MVT::v4i32;
6211     switch (IntNo) {
6212     case Intrinsic::x86_sse2_pslli_w:
6213       NewIntNo = Intrinsic::x86_sse2_psll_w;
6214       break;
6215     case Intrinsic::x86_sse2_pslli_d:
6216       NewIntNo = Intrinsic::x86_sse2_psll_d;
6217       break;
6218     case Intrinsic::x86_sse2_pslli_q:
6219       NewIntNo = Intrinsic::x86_sse2_psll_q;
6220       break;
6221     case Intrinsic::x86_sse2_psrli_w:
6222       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6223       break;
6224     case Intrinsic::x86_sse2_psrli_d:
6225       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6226       break;
6227     case Intrinsic::x86_sse2_psrli_q:
6228       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6229       break;
6230     case Intrinsic::x86_sse2_psrai_w:
6231       NewIntNo = Intrinsic::x86_sse2_psra_w;
6232       break;
6233     case Intrinsic::x86_sse2_psrai_d:
6234       NewIntNo = Intrinsic::x86_sse2_psra_d;
6235       break;
6236     default: {
6237       ShAmtVT = MVT::v2i32;
6238       switch (IntNo) {
6239       case Intrinsic::x86_mmx_pslli_w:
6240         NewIntNo = Intrinsic::x86_mmx_psll_w;
6241         break;
6242       case Intrinsic::x86_mmx_pslli_d:
6243         NewIntNo = Intrinsic::x86_mmx_psll_d;
6244         break;
6245       case Intrinsic::x86_mmx_pslli_q:
6246         NewIntNo = Intrinsic::x86_mmx_psll_q;
6247         break;
6248       case Intrinsic::x86_mmx_psrli_w:
6249         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6250         break;
6251       case Intrinsic::x86_mmx_psrli_d:
6252         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6253         break;
6254       case Intrinsic::x86_mmx_psrli_q:
6255         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6256         break;
6257       case Intrinsic::x86_mmx_psrai_w:
6258         NewIntNo = Intrinsic::x86_mmx_psra_w;
6259         break;
6260       case Intrinsic::x86_mmx_psrai_d:
6261         NewIntNo = Intrinsic::x86_mmx_psra_d;
6262         break;
6263       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6264       }
6265       break;
6266     }
6267     }
6268     MVT VT = Op.getValueType();
6269     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6270                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6271     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6272                        DAG.getConstant(NewIntNo, MVT::i32),
6273                        Op.getOperand(1), ShAmt);
6274   }
6275   }
6276 }
6277
6278 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6279   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6280   DebugLoc dl = Op.getDebugLoc();
6281
6282   if (Depth > 0) {
6283     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6284     SDValue Offset =
6285       DAG.getConstant(TD->getPointerSize(),
6286                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6287     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6288                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6289                                    FrameAddr, Offset),
6290                        NULL, 0);
6291   }
6292
6293   // Just load the return address.
6294   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6295   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6296                      RetAddrFI, NULL, 0);
6297 }
6298
6299 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6300   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6301   MFI->setFrameAddressIsTaken(true);
6302   MVT VT = Op.getValueType();
6303   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6304   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6305   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6306   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6307   while (Depth--)
6308     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6309   return FrameAddr;
6310 }
6311
6312 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6313                                                      SelectionDAG &DAG) {
6314   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6315 }
6316
6317 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6318 {
6319   MachineFunction &MF = DAG.getMachineFunction();
6320   SDValue Chain     = Op.getOperand(0);
6321   SDValue Offset    = Op.getOperand(1);
6322   SDValue Handler   = Op.getOperand(2);
6323   DebugLoc dl       = Op.getDebugLoc();
6324
6325   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6326                                   getPointerTy());
6327   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6328
6329   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6330                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6331   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6332   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6333   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6334   MF.getRegInfo().addLiveOut(StoreAddrReg);
6335
6336   return DAG.getNode(X86ISD::EH_RETURN, dl,
6337                      MVT::Other,
6338                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6339 }
6340
6341 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6342                                              SelectionDAG &DAG) {
6343   SDValue Root = Op.getOperand(0);
6344   SDValue Trmp = Op.getOperand(1); // trampoline
6345   SDValue FPtr = Op.getOperand(2); // nested function
6346   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6347   DebugLoc dl  = Op.getDebugLoc();
6348
6349   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6350
6351   const X86InstrInfo *TII =
6352     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6353
6354   if (Subtarget->is64Bit()) {
6355     SDValue OutChains[6];
6356
6357     // Large code-model.
6358
6359     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6360     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6361
6362     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6363     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6364
6365     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6366
6367     // Load the pointer to the nested function into R11.
6368     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6369     SDValue Addr = Trmp;
6370     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6371                                 Addr, TrmpAddr, 0);
6372
6373     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6374                        DAG.getConstant(2, MVT::i64));
6375     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6376
6377     // Load the 'nest' parameter value into R10.
6378     // R10 is specified in X86CallingConv.td
6379     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6380     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6381                        DAG.getConstant(10, MVT::i64));
6382     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6383                                 Addr, TrmpAddr, 10);
6384
6385     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6386                        DAG.getConstant(12, MVT::i64));
6387     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6388
6389     // Jump to the nested function.
6390     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6391     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6392                        DAG.getConstant(20, MVT::i64));
6393     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6394                                 Addr, TrmpAddr, 20);
6395
6396     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6397     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6398                        DAG.getConstant(22, MVT::i64));
6399     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6400                                 TrmpAddr, 22);
6401
6402     SDValue Ops[] =
6403       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6404     return DAG.getMergeValues(Ops, 2, dl);
6405   } else {
6406     const Function *Func =
6407       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6408     unsigned CC = Func->getCallingConv();
6409     unsigned NestReg;
6410
6411     switch (CC) {
6412     default:
6413       llvm_unreachable("Unsupported calling convention");
6414     case CallingConv::C:
6415     case CallingConv::X86_StdCall: {
6416       // Pass 'nest' parameter in ECX.
6417       // Must be kept in sync with X86CallingConv.td
6418       NestReg = X86::ECX;
6419
6420       // Check that ECX wasn't needed by an 'inreg' parameter.
6421       const FunctionType *FTy = Func->getFunctionType();
6422       const AttrListPtr &Attrs = Func->getAttributes();
6423
6424       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6425         unsigned InRegCount = 0;
6426         unsigned Idx = 1;
6427
6428         for (FunctionType::param_iterator I = FTy->param_begin(),
6429              E = FTy->param_end(); I != E; ++I, ++Idx)
6430           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6431             // FIXME: should only count parameters that are lowered to integers.
6432             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6433
6434         if (InRegCount > 2) {
6435           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6436         }
6437       }
6438       break;
6439     }
6440     case CallingConv::X86_FastCall:
6441     case CallingConv::Fast:
6442       // Pass 'nest' parameter in EAX.
6443       // Must be kept in sync with X86CallingConv.td
6444       NestReg = X86::EAX;
6445       break;
6446     }
6447
6448     SDValue OutChains[4];
6449     SDValue Addr, Disp;
6450
6451     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6452                        DAG.getConstant(10, MVT::i32));
6453     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6454
6455     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6456     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6457     OutChains[0] = DAG.getStore(Root, dl,
6458                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6459                                 Trmp, TrmpAddr, 0);
6460
6461     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6462                        DAG.getConstant(1, MVT::i32));
6463     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6464
6465     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6466     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6467                        DAG.getConstant(5, MVT::i32));
6468     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6469                                 TrmpAddr, 5, false, 1);
6470
6471     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6472                        DAG.getConstant(6, MVT::i32));
6473     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6474
6475     SDValue Ops[] =
6476       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6477     return DAG.getMergeValues(Ops, 2, dl);
6478   }
6479 }
6480
6481 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6482   /*
6483    The rounding mode is in bits 11:10 of FPSR, and has the following
6484    settings:
6485      00 Round to nearest
6486      01 Round to -inf
6487      10 Round to +inf
6488      11 Round to 0
6489
6490   FLT_ROUNDS, on the other hand, expects the following:
6491     -1 Undefined
6492      0 Round to 0
6493      1 Round to nearest
6494      2 Round to +inf
6495      3 Round to -inf
6496
6497   To perform the conversion, we do:
6498     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6499   */
6500
6501   MachineFunction &MF = DAG.getMachineFunction();
6502   const TargetMachine &TM = MF.getTarget();
6503   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6504   unsigned StackAlignment = TFI.getStackAlignment();
6505   MVT VT = Op.getValueType();
6506   DebugLoc dl = Op.getDebugLoc();
6507
6508   // Save FP Control Word to stack slot
6509   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6510   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6511
6512   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6513                               DAG.getEntryNode(), StackSlot);
6514
6515   // Load FP Control Word from stack slot
6516   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6517
6518   // Transform as necessary
6519   SDValue CWD1 =
6520     DAG.getNode(ISD::SRL, dl, MVT::i16,
6521                 DAG.getNode(ISD::AND, dl, MVT::i16,
6522                             CWD, DAG.getConstant(0x800, MVT::i16)),
6523                 DAG.getConstant(11, MVT::i8));
6524   SDValue CWD2 =
6525     DAG.getNode(ISD::SRL, dl, MVT::i16,
6526                 DAG.getNode(ISD::AND, dl, MVT::i16,
6527                             CWD, DAG.getConstant(0x400, MVT::i16)),
6528                 DAG.getConstant(9, MVT::i8));
6529
6530   SDValue RetVal =
6531     DAG.getNode(ISD::AND, dl, MVT::i16,
6532                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6533                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6534                             DAG.getConstant(1, MVT::i16)),
6535                 DAG.getConstant(3, MVT::i16));
6536
6537
6538   return DAG.getNode((VT.getSizeInBits() < 16 ?
6539                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6540 }
6541
6542 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6543   MVT VT = Op.getValueType();
6544   MVT OpVT = VT;
6545   unsigned NumBits = VT.getSizeInBits();
6546   DebugLoc dl = Op.getDebugLoc();
6547
6548   Op = Op.getOperand(0);
6549   if (VT == MVT::i8) {
6550     // Zero extend to i32 since there is not an i8 bsr.
6551     OpVT = MVT::i32;
6552     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6553   }
6554
6555   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6556   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6557   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6558
6559   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6560   SmallVector<SDValue, 4> Ops;
6561   Ops.push_back(Op);
6562   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6563   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6564   Ops.push_back(Op.getValue(1));
6565   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6566
6567   // Finally xor with NumBits-1.
6568   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6569
6570   if (VT == MVT::i8)
6571     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6572   return Op;
6573 }
6574
6575 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6576   MVT VT = Op.getValueType();
6577   MVT OpVT = VT;
6578   unsigned NumBits = VT.getSizeInBits();
6579   DebugLoc dl = Op.getDebugLoc();
6580
6581   Op = Op.getOperand(0);
6582   if (VT == MVT::i8) {
6583     OpVT = MVT::i32;
6584     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6585   }
6586
6587   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6588   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6589   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6590
6591   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6592   SmallVector<SDValue, 4> Ops;
6593   Ops.push_back(Op);
6594   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6595   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6596   Ops.push_back(Op.getValue(1));
6597   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6598
6599   if (VT == MVT::i8)
6600     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6601   return Op;
6602 }
6603
6604 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6605   MVT VT = Op.getValueType();
6606   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6607   DebugLoc dl = Op.getDebugLoc();
6608
6609   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6610   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6611   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6612   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6613   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6614   //
6615   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6616   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6617   //  return AloBlo + AloBhi + AhiBlo;
6618
6619   SDValue A = Op.getOperand(0);
6620   SDValue B = Op.getOperand(1);
6621
6622   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6623                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6624                        A, DAG.getConstant(32, MVT::i32));
6625   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6626                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6627                        B, DAG.getConstant(32, MVT::i32));
6628   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6629                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6630                        A, B);
6631   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6632                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6633                        A, Bhi);
6634   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6635                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6636                        Ahi, B);
6637   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6638                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6639                        AloBhi, DAG.getConstant(32, MVT::i32));
6640   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6641                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6642                        AhiBlo, DAG.getConstant(32, MVT::i32));
6643   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6644   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6645   return Res;
6646 }
6647
6648
6649 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6650   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6651   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6652   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6653   // has only one use.
6654   SDNode *N = Op.getNode();
6655   SDValue LHS = N->getOperand(0);
6656   SDValue RHS = N->getOperand(1);
6657   unsigned BaseOp = 0;
6658   unsigned Cond = 0;
6659   DebugLoc dl = Op.getDebugLoc();
6660
6661   switch (Op.getOpcode()) {
6662   default: llvm_unreachable("Unknown ovf instruction!");
6663   case ISD::SADDO:
6664     // A subtract of one will be selected as a INC. Note that INC doesn't
6665     // set CF, so we can't do this for UADDO.
6666     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6667       if (C->getAPIntValue() == 1) {
6668         BaseOp = X86ISD::INC;
6669         Cond = X86::COND_O;
6670         break;
6671       }
6672     BaseOp = X86ISD::ADD;
6673     Cond = X86::COND_O;
6674     break;
6675   case ISD::UADDO:
6676     BaseOp = X86ISD::ADD;
6677     Cond = X86::COND_B;
6678     break;
6679   case ISD::SSUBO:
6680     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6681     // set CF, so we can't do this for USUBO.
6682     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6683       if (C->getAPIntValue() == 1) {
6684         BaseOp = X86ISD::DEC;
6685         Cond = X86::COND_O;
6686         break;
6687       }
6688     BaseOp = X86ISD::SUB;
6689     Cond = X86::COND_O;
6690     break;
6691   case ISD::USUBO:
6692     BaseOp = X86ISD::SUB;
6693     Cond = X86::COND_B;
6694     break;
6695   case ISD::SMULO:
6696     BaseOp = X86ISD::SMUL;
6697     Cond = X86::COND_O;
6698     break;
6699   case ISD::UMULO:
6700     BaseOp = X86ISD::UMUL;
6701     Cond = X86::COND_B;
6702     break;
6703   }
6704
6705   // Also sets EFLAGS.
6706   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6707   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6708
6709   SDValue SetCC =
6710     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6711                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6712
6713   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6714   return Sum;
6715 }
6716
6717 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6718   MVT T = Op.getValueType();
6719   DebugLoc dl = Op.getDebugLoc();
6720   unsigned Reg = 0;
6721   unsigned size = 0;
6722   switch(T.getSimpleVT()) {
6723   default:
6724     assert(false && "Invalid value type!");
6725   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6726   case MVT::i16: Reg = X86::AX;  size = 2; break;
6727   case MVT::i32: Reg = X86::EAX; size = 4; break;
6728   case MVT::i64:
6729     assert(Subtarget->is64Bit() && "Node not type legal!");
6730     Reg = X86::RAX; size = 8;
6731     break;
6732   }
6733   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6734                                     Op.getOperand(2), SDValue());
6735   SDValue Ops[] = { cpIn.getValue(0),
6736                     Op.getOperand(1),
6737                     Op.getOperand(3),
6738                     DAG.getTargetConstant(size, MVT::i8),
6739                     cpIn.getValue(1) };
6740   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6741   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6742   SDValue cpOut =
6743     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6744   return cpOut;
6745 }
6746
6747 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6748                                                  SelectionDAG &DAG) {
6749   assert(Subtarget->is64Bit() && "Result not type legalized?");
6750   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6751   SDValue TheChain = Op.getOperand(0);
6752   DebugLoc dl = Op.getDebugLoc();
6753   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6754   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6755   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6756                                    rax.getValue(2));
6757   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6758                             DAG.getConstant(32, MVT::i8));
6759   SDValue Ops[] = {
6760     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6761     rdx.getValue(1)
6762   };
6763   return DAG.getMergeValues(Ops, 2, dl);
6764 }
6765
6766 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6767   SDNode *Node = Op.getNode();
6768   DebugLoc dl = Node->getDebugLoc();
6769   MVT T = Node->getValueType(0);
6770   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6771                               DAG.getConstant(0, T), Node->getOperand(2));
6772   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6773                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6774                        Node->getOperand(0),
6775                        Node->getOperand(1), negOp,
6776                        cast<AtomicSDNode>(Node)->getSrcValue(),
6777                        cast<AtomicSDNode>(Node)->getAlignment());
6778 }
6779
6780 /// LowerOperation - Provide custom lowering hooks for some operations.
6781 ///
6782 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6783   switch (Op.getOpcode()) {
6784   default: llvm_unreachable("Should not custom lower this!");
6785   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6786   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6787   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6788   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6789   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6790   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6791   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6792   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6793   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6794   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6795   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6796   case ISD::SHL_PARTS:
6797   case ISD::SRA_PARTS:
6798   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6799   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6800   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6801   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6802   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6803   case ISD::FABS:               return LowerFABS(Op, DAG);
6804   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6805   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6806   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6807   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6808   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6809   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6810   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6811   case ISD::CALL:               return LowerCALL(Op, DAG);
6812   case ISD::RET:                return LowerRET(Op, DAG);
6813   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6814   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6815   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6816   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6817   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6818   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6819   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6820   case ISD::FRAME_TO_ARGS_OFFSET:
6821                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6822   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6823   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6824   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6825   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6826   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6827   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6828   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6829   case ISD::SADDO:
6830   case ISD::UADDO:
6831   case ISD::SSUBO:
6832   case ISD::USUBO:
6833   case ISD::SMULO:
6834   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6835   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6836   }
6837 }
6838
6839 void X86TargetLowering::
6840 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6841                         SelectionDAG &DAG, unsigned NewOp) {
6842   MVT T = Node->getValueType(0);
6843   DebugLoc dl = Node->getDebugLoc();
6844   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6845
6846   SDValue Chain = Node->getOperand(0);
6847   SDValue In1 = Node->getOperand(1);
6848   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6849                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6850   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6851                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6852   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6853   // have a MemOperand.  Pass the info through as a normal operand.
6854   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6855   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6856   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6857   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6858   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6859   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6860   Results.push_back(Result.getValue(2));
6861 }
6862
6863 /// ReplaceNodeResults - Replace a node with an illegal result type
6864 /// with a new node built out of custom code.
6865 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6866                                            SmallVectorImpl<SDValue>&Results,
6867                                            SelectionDAG &DAG) {
6868   DebugLoc dl = N->getDebugLoc();
6869   switch (N->getOpcode()) {
6870   default:
6871     assert(false && "Do not know how to custom type legalize this operation!");
6872     return;
6873   case ISD::FP_TO_SINT: {
6874     std::pair<SDValue,SDValue> Vals =
6875         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6876     SDValue FIST = Vals.first, StackSlot = Vals.second;
6877     if (FIST.getNode() != 0) {
6878       MVT VT = N->getValueType(0);
6879       // Return a load from the stack slot.
6880       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6881     }
6882     return;
6883   }
6884   case ISD::READCYCLECOUNTER: {
6885     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6886     SDValue TheChain = N->getOperand(0);
6887     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6888     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6889                                      rd.getValue(1));
6890     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6891                                      eax.getValue(2));
6892     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6893     SDValue Ops[] = { eax, edx };
6894     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6895     Results.push_back(edx.getValue(1));
6896     return;
6897   }
6898   case ISD::ATOMIC_CMP_SWAP: {
6899     MVT T = N->getValueType(0);
6900     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6901     SDValue cpInL, cpInH;
6902     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6903                         DAG.getConstant(0, MVT::i32));
6904     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6905                         DAG.getConstant(1, MVT::i32));
6906     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6907     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6908                              cpInL.getValue(1));
6909     SDValue swapInL, swapInH;
6910     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6911                           DAG.getConstant(0, MVT::i32));
6912     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6913                           DAG.getConstant(1, MVT::i32));
6914     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6915                                cpInH.getValue(1));
6916     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6917                                swapInL.getValue(1));
6918     SDValue Ops[] = { swapInH.getValue(0),
6919                       N->getOperand(1),
6920                       swapInH.getValue(1) };
6921     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6922     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6923     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6924                                         MVT::i32, Result.getValue(1));
6925     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6926                                         MVT::i32, cpOutL.getValue(2));
6927     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6928     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6929     Results.push_back(cpOutH.getValue(1));
6930     return;
6931   }
6932   case ISD::ATOMIC_LOAD_ADD:
6933     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6934     return;
6935   case ISD::ATOMIC_LOAD_AND:
6936     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6937     return;
6938   case ISD::ATOMIC_LOAD_NAND:
6939     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6940     return;
6941   case ISD::ATOMIC_LOAD_OR:
6942     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6943     return;
6944   case ISD::ATOMIC_LOAD_SUB:
6945     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6946     return;
6947   case ISD::ATOMIC_LOAD_XOR:
6948     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6949     return;
6950   case ISD::ATOMIC_SWAP:
6951     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6952     return;
6953   }
6954 }
6955
6956 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6957   switch (Opcode) {
6958   default: return NULL;
6959   case X86ISD::BSF:                return "X86ISD::BSF";
6960   case X86ISD::BSR:                return "X86ISD::BSR";
6961   case X86ISD::SHLD:               return "X86ISD::SHLD";
6962   case X86ISD::SHRD:               return "X86ISD::SHRD";
6963   case X86ISD::FAND:               return "X86ISD::FAND";
6964   case X86ISD::FOR:                return "X86ISD::FOR";
6965   case X86ISD::FXOR:               return "X86ISD::FXOR";
6966   case X86ISD::FSRL:               return "X86ISD::FSRL";
6967   case X86ISD::FILD:               return "X86ISD::FILD";
6968   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6969   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6970   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6971   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6972   case X86ISD::FLD:                return "X86ISD::FLD";
6973   case X86ISD::FST:                return "X86ISD::FST";
6974   case X86ISD::CALL:               return "X86ISD::CALL";
6975   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6976   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6977   case X86ISD::BT:                 return "X86ISD::BT";
6978   case X86ISD::CMP:                return "X86ISD::CMP";
6979   case X86ISD::COMI:               return "X86ISD::COMI";
6980   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6981   case X86ISD::SETCC:              return "X86ISD::SETCC";
6982   case X86ISD::CMOV:               return "X86ISD::CMOV";
6983   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6984   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6985   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6986   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6987   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6988   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6989   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
6990   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6991   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6992   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6993   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6994   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6995   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
6996   case X86ISD::FMAX:               return "X86ISD::FMAX";
6997   case X86ISD::FMIN:               return "X86ISD::FMIN";
6998   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6999   case X86ISD::FRCP:               return "X86ISD::FRCP";
7000   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7001   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7002   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7003   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7004   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7005   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7006   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7007   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7008   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7009   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7010   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7011   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7012   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7013   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7014   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7015   case X86ISD::VSHL:               return "X86ISD::VSHL";
7016   case X86ISD::VSRL:               return "X86ISD::VSRL";
7017   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7018   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7019   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7020   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7021   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7022   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7023   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7024   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7025   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7026   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7027   case X86ISD::ADD:                return "X86ISD::ADD";
7028   case X86ISD::SUB:                return "X86ISD::SUB";
7029   case X86ISD::SMUL:               return "X86ISD::SMUL";
7030   case X86ISD::UMUL:               return "X86ISD::UMUL";
7031   case X86ISD::INC:                return "X86ISD::INC";
7032   case X86ISD::DEC:                return "X86ISD::DEC";
7033   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7034   }
7035 }
7036
7037 // isLegalAddressingMode - Return true if the addressing mode represented
7038 // by AM is legal for this target, for a load/store of the specified type.
7039 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7040                                               const Type *Ty) const {
7041   // X86 supports extremely general addressing modes.
7042
7043   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7044   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7045     return false;
7046
7047   if (AM.BaseGV) {
7048     unsigned GVFlags =
7049       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7050
7051     // If a reference to this global requires an extra load, we can't fold it.
7052     if (isGlobalStubReference(GVFlags))
7053       return false;
7054
7055     // If BaseGV requires a register for the PIC base, we cannot also have a
7056     // BaseReg specified.
7057     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7058       return false;
7059
7060     // X86-64 only supports addr of globals in small code model.
7061     if (Subtarget->is64Bit()) {
7062       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7063         return false;
7064       // If lower 4G is not available, then we must use rip-relative addressing.
7065       if (AM.BaseOffs || AM.Scale > 1)
7066         return false;
7067     }
7068   }
7069
7070   switch (AM.Scale) {
7071   case 0:
7072   case 1:
7073   case 2:
7074   case 4:
7075   case 8:
7076     // These scales always work.
7077     break;
7078   case 3:
7079   case 5:
7080   case 9:
7081     // These scales are formed with basereg+scalereg.  Only accept if there is
7082     // no basereg yet.
7083     if (AM.HasBaseReg)
7084       return false;
7085     break;
7086   default:  // Other stuff never works.
7087     return false;
7088   }
7089
7090   return true;
7091 }
7092
7093
7094 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7095   if (!Ty1->isInteger() || !Ty2->isInteger())
7096     return false;
7097   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7098   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7099   if (NumBits1 <= NumBits2)
7100     return false;
7101   return Subtarget->is64Bit() || NumBits1 < 64;
7102 }
7103
7104 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7105   if (!VT1.isInteger() || !VT2.isInteger())
7106     return false;
7107   unsigned NumBits1 = VT1.getSizeInBits();
7108   unsigned NumBits2 = VT2.getSizeInBits();
7109   if (NumBits1 <= NumBits2)
7110     return false;
7111   return Subtarget->is64Bit() || NumBits1 < 64;
7112 }
7113
7114 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7115   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7116   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7117 }
7118
7119 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7120   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7121   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7122 }
7123
7124 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7125   // i16 instructions are longer (0x66 prefix) and potentially slower.
7126   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7127 }
7128
7129 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7130 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7131 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7132 /// are assumed to be legal.
7133 bool
7134 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7135                                       MVT VT) const {
7136   // Only do shuffles on 128-bit vector types for now.
7137   if (VT.getSizeInBits() == 64)
7138     return false;
7139
7140   // FIXME: pshufb, blends, palignr, shifts.
7141   return (VT.getVectorNumElements() == 2 ||
7142           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7143           isMOVLMask(M, VT) ||
7144           isSHUFPMask(M, VT) ||
7145           isPSHUFDMask(M, VT) ||
7146           isPSHUFHWMask(M, VT) ||
7147           isPSHUFLWMask(M, VT) ||
7148           isUNPCKLMask(M, VT) ||
7149           isUNPCKHMask(M, VT) ||
7150           isUNPCKL_v_undef_Mask(M, VT) ||
7151           isUNPCKH_v_undef_Mask(M, VT));
7152 }
7153
7154 bool
7155 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7156                                           MVT VT) const {
7157   unsigned NumElts = VT.getVectorNumElements();
7158   // FIXME: This collection of masks seems suspect.
7159   if (NumElts == 2)
7160     return true;
7161   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7162     return (isMOVLMask(Mask, VT)  ||
7163             isCommutedMOVLMask(Mask, VT, true) ||
7164             isSHUFPMask(Mask, VT) ||
7165             isCommutedSHUFPMask(Mask, VT));
7166   }
7167   return false;
7168 }
7169
7170 //===----------------------------------------------------------------------===//
7171 //                           X86 Scheduler Hooks
7172 //===----------------------------------------------------------------------===//
7173
7174 // private utility function
7175 MachineBasicBlock *
7176 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7177                                                        MachineBasicBlock *MBB,
7178                                                        unsigned regOpc,
7179                                                        unsigned immOpc,
7180                                                        unsigned LoadOpc,
7181                                                        unsigned CXchgOpc,
7182                                                        unsigned copyOpc,
7183                                                        unsigned notOpc,
7184                                                        unsigned EAXreg,
7185                                                        TargetRegisterClass *RC,
7186                                                        bool invSrc) const {
7187   // For the atomic bitwise operator, we generate
7188   //   thisMBB:
7189   //   newMBB:
7190   //     ld  t1 = [bitinstr.addr]
7191   //     op  t2 = t1, [bitinstr.val]
7192   //     mov EAX = t1
7193   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7194   //     bz  newMBB
7195   //     fallthrough -->nextMBB
7196   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7197   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7198   MachineFunction::iterator MBBIter = MBB;
7199   ++MBBIter;
7200
7201   /// First build the CFG
7202   MachineFunction *F = MBB->getParent();
7203   MachineBasicBlock *thisMBB = MBB;
7204   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7205   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7206   F->insert(MBBIter, newMBB);
7207   F->insert(MBBIter, nextMBB);
7208
7209   // Move all successors to thisMBB to nextMBB
7210   nextMBB->transferSuccessors(thisMBB);
7211
7212   // Update thisMBB to fall through to newMBB
7213   thisMBB->addSuccessor(newMBB);
7214
7215   // newMBB jumps to itself and fall through to nextMBB
7216   newMBB->addSuccessor(nextMBB);
7217   newMBB->addSuccessor(newMBB);
7218
7219   // Insert instructions into newMBB based on incoming instruction
7220   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7221          "unexpected number of operands");
7222   DebugLoc dl = bInstr->getDebugLoc();
7223   MachineOperand& destOper = bInstr->getOperand(0);
7224   MachineOperand* argOpers[2 + X86AddrNumOperands];
7225   int numArgs = bInstr->getNumOperands() - 1;
7226   for (int i=0; i < numArgs; ++i)
7227     argOpers[i] = &bInstr->getOperand(i+1);
7228
7229   // x86 address has 4 operands: base, index, scale, and displacement
7230   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7231   int valArgIndx = lastAddrIndx + 1;
7232
7233   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7234   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7235   for (int i=0; i <= lastAddrIndx; ++i)
7236     (*MIB).addOperand(*argOpers[i]);
7237
7238   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7239   if (invSrc) {
7240     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7241   }
7242   else
7243     tt = t1;
7244
7245   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7246   assert((argOpers[valArgIndx]->isReg() ||
7247           argOpers[valArgIndx]->isImm()) &&
7248          "invalid operand");
7249   if (argOpers[valArgIndx]->isReg())
7250     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7251   else
7252     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7253   MIB.addReg(tt);
7254   (*MIB).addOperand(*argOpers[valArgIndx]);
7255
7256   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7257   MIB.addReg(t1);
7258
7259   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7260   for (int i=0; i <= lastAddrIndx; ++i)
7261     (*MIB).addOperand(*argOpers[i]);
7262   MIB.addReg(t2);
7263   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7264   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7265
7266   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7267   MIB.addReg(EAXreg);
7268
7269   // insert branch
7270   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7271
7272   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7273   return nextMBB;
7274 }
7275
7276 // private utility function:  64 bit atomics on 32 bit host.
7277 MachineBasicBlock *
7278 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7279                                                        MachineBasicBlock *MBB,
7280                                                        unsigned regOpcL,
7281                                                        unsigned regOpcH,
7282                                                        unsigned immOpcL,
7283                                                        unsigned immOpcH,
7284                                                        bool invSrc) const {
7285   // For the atomic bitwise operator, we generate
7286   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7287   //     ld t1,t2 = [bitinstr.addr]
7288   //   newMBB:
7289   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7290   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7291   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7292   //     mov ECX, EBX <- t5, t6
7293   //     mov EAX, EDX <- t1, t2
7294   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7295   //     mov t3, t4 <- EAX, EDX
7296   //     bz  newMBB
7297   //     result in out1, out2
7298   //     fallthrough -->nextMBB
7299
7300   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7301   const unsigned LoadOpc = X86::MOV32rm;
7302   const unsigned copyOpc = X86::MOV32rr;
7303   const unsigned NotOpc = X86::NOT32r;
7304   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7305   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7306   MachineFunction::iterator MBBIter = MBB;
7307   ++MBBIter;
7308
7309   /// First build the CFG
7310   MachineFunction *F = MBB->getParent();
7311   MachineBasicBlock *thisMBB = MBB;
7312   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7313   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7314   F->insert(MBBIter, newMBB);
7315   F->insert(MBBIter, nextMBB);
7316
7317   // Move all successors to thisMBB to nextMBB
7318   nextMBB->transferSuccessors(thisMBB);
7319
7320   // Update thisMBB to fall through to newMBB
7321   thisMBB->addSuccessor(newMBB);
7322
7323   // newMBB jumps to itself and fall through to nextMBB
7324   newMBB->addSuccessor(nextMBB);
7325   newMBB->addSuccessor(newMBB);
7326
7327   DebugLoc dl = bInstr->getDebugLoc();
7328   // Insert instructions into newMBB based on incoming instruction
7329   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7330   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7331          "unexpected number of operands");
7332   MachineOperand& dest1Oper = bInstr->getOperand(0);
7333   MachineOperand& dest2Oper = bInstr->getOperand(1);
7334   MachineOperand* argOpers[2 + X86AddrNumOperands];
7335   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7336     argOpers[i] = &bInstr->getOperand(i+2);
7337
7338   // x86 address has 4 operands: base, index, scale, and displacement
7339   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7340
7341   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7342   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7343   for (int i=0; i <= lastAddrIndx; ++i)
7344     (*MIB).addOperand(*argOpers[i]);
7345   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7346   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7347   // add 4 to displacement.
7348   for (int i=0; i <= lastAddrIndx-2; ++i)
7349     (*MIB).addOperand(*argOpers[i]);
7350   MachineOperand newOp3 = *(argOpers[3]);
7351   if (newOp3.isImm())
7352     newOp3.setImm(newOp3.getImm()+4);
7353   else
7354     newOp3.setOffset(newOp3.getOffset()+4);
7355   (*MIB).addOperand(newOp3);
7356   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7357
7358   // t3/4 are defined later, at the bottom of the loop
7359   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7360   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7361   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7362     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7363   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7364     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7365
7366   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7367   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7368   if (invSrc) {
7369     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7370     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7371   } else {
7372     tt1 = t1;
7373     tt2 = t2;
7374   }
7375
7376   int valArgIndx = lastAddrIndx + 1;
7377   assert((argOpers[valArgIndx]->isReg() ||
7378           argOpers[valArgIndx]->isImm()) &&
7379          "invalid operand");
7380   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7381   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7382   if (argOpers[valArgIndx]->isReg())
7383     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7384   else
7385     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7386   if (regOpcL != X86::MOV32rr)
7387     MIB.addReg(tt1);
7388   (*MIB).addOperand(*argOpers[valArgIndx]);
7389   assert(argOpers[valArgIndx + 1]->isReg() ==
7390          argOpers[valArgIndx]->isReg());
7391   assert(argOpers[valArgIndx + 1]->isImm() ==
7392          argOpers[valArgIndx]->isImm());
7393   if (argOpers[valArgIndx + 1]->isReg())
7394     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7395   else
7396     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7397   if (regOpcH != X86::MOV32rr)
7398     MIB.addReg(tt2);
7399   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7400
7401   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7402   MIB.addReg(t1);
7403   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7404   MIB.addReg(t2);
7405
7406   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7407   MIB.addReg(t5);
7408   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7409   MIB.addReg(t6);
7410
7411   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7412   for (int i=0; i <= lastAddrIndx; ++i)
7413     (*MIB).addOperand(*argOpers[i]);
7414
7415   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7416   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7417
7418   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7419   MIB.addReg(X86::EAX);
7420   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7421   MIB.addReg(X86::EDX);
7422
7423   // insert branch
7424   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7425
7426   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7427   return nextMBB;
7428 }
7429
7430 // private utility function
7431 MachineBasicBlock *
7432 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7433                                                       MachineBasicBlock *MBB,
7434                                                       unsigned cmovOpc) const {
7435   // For the atomic min/max operator, we generate
7436   //   thisMBB:
7437   //   newMBB:
7438   //     ld t1 = [min/max.addr]
7439   //     mov t2 = [min/max.val]
7440   //     cmp  t1, t2
7441   //     cmov[cond] t2 = t1
7442   //     mov EAX = t1
7443   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7444   //     bz   newMBB
7445   //     fallthrough -->nextMBB
7446   //
7447   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7448   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7449   MachineFunction::iterator MBBIter = MBB;
7450   ++MBBIter;
7451
7452   /// First build the CFG
7453   MachineFunction *F = MBB->getParent();
7454   MachineBasicBlock *thisMBB = MBB;
7455   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7456   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7457   F->insert(MBBIter, newMBB);
7458   F->insert(MBBIter, nextMBB);
7459
7460   // Move all successors to thisMBB to nextMBB
7461   nextMBB->transferSuccessors(thisMBB);
7462
7463   // Update thisMBB to fall through to newMBB
7464   thisMBB->addSuccessor(newMBB);
7465
7466   // newMBB jumps to newMBB and fall through to nextMBB
7467   newMBB->addSuccessor(nextMBB);
7468   newMBB->addSuccessor(newMBB);
7469
7470   DebugLoc dl = mInstr->getDebugLoc();
7471   // Insert instructions into newMBB based on incoming instruction
7472   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7473          "unexpected number of operands");
7474   MachineOperand& destOper = mInstr->getOperand(0);
7475   MachineOperand* argOpers[2 + X86AddrNumOperands];
7476   int numArgs = mInstr->getNumOperands() - 1;
7477   for (int i=0; i < numArgs; ++i)
7478     argOpers[i] = &mInstr->getOperand(i+1);
7479
7480   // x86 address has 4 operands: base, index, scale, and displacement
7481   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7482   int valArgIndx = lastAddrIndx + 1;
7483
7484   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7485   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7486   for (int i=0; i <= lastAddrIndx; ++i)
7487     (*MIB).addOperand(*argOpers[i]);
7488
7489   // We only support register and immediate values
7490   assert((argOpers[valArgIndx]->isReg() ||
7491           argOpers[valArgIndx]->isImm()) &&
7492          "invalid operand");
7493
7494   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7495   if (argOpers[valArgIndx]->isReg())
7496     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7497   else
7498     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7499   (*MIB).addOperand(*argOpers[valArgIndx]);
7500
7501   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7502   MIB.addReg(t1);
7503
7504   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7505   MIB.addReg(t1);
7506   MIB.addReg(t2);
7507
7508   // Generate movc
7509   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7510   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7511   MIB.addReg(t2);
7512   MIB.addReg(t1);
7513
7514   // Cmp and exchange if none has modified the memory location
7515   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7516   for (int i=0; i <= lastAddrIndx; ++i)
7517     (*MIB).addOperand(*argOpers[i]);
7518   MIB.addReg(t3);
7519   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7520   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7521
7522   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7523   MIB.addReg(X86::EAX);
7524
7525   // insert branch
7526   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7527
7528   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7529   return nextMBB;
7530 }
7531
7532
7533 MachineBasicBlock *
7534 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7535                                                MachineBasicBlock *BB) const {
7536   DebugLoc dl = MI->getDebugLoc();
7537   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7538   switch (MI->getOpcode()) {
7539   default: assert(false && "Unexpected instr type to insert");
7540   case X86::CMOV_V1I64:
7541   case X86::CMOV_FR32:
7542   case X86::CMOV_FR64:
7543   case X86::CMOV_V4F32:
7544   case X86::CMOV_V2F64:
7545   case X86::CMOV_V2I64: {
7546     // To "insert" a SELECT_CC instruction, we actually have to insert the
7547     // diamond control-flow pattern.  The incoming instruction knows the
7548     // destination vreg to set, the condition code register to branch on, the
7549     // true/false values to select between, and a branch opcode to use.
7550     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7551     MachineFunction::iterator It = BB;
7552     ++It;
7553
7554     //  thisMBB:
7555     //  ...
7556     //   TrueVal = ...
7557     //   cmpTY ccX, r1, r2
7558     //   bCC copy1MBB
7559     //   fallthrough --> copy0MBB
7560     MachineBasicBlock *thisMBB = BB;
7561     MachineFunction *F = BB->getParent();
7562     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7563     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7564     unsigned Opc =
7565       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7566     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7567     F->insert(It, copy0MBB);
7568     F->insert(It, sinkMBB);
7569     // Update machine-CFG edges by transferring all successors of the current
7570     // block to the new block which will contain the Phi node for the select.
7571     sinkMBB->transferSuccessors(BB);
7572
7573     // Add the true and fallthrough blocks as its successors.
7574     BB->addSuccessor(copy0MBB);
7575     BB->addSuccessor(sinkMBB);
7576
7577     //  copy0MBB:
7578     //   %FalseValue = ...
7579     //   # fallthrough to sinkMBB
7580     BB = copy0MBB;
7581
7582     // Update machine-CFG edges
7583     BB->addSuccessor(sinkMBB);
7584
7585     //  sinkMBB:
7586     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7587     //  ...
7588     BB = sinkMBB;
7589     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7590       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7591       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7592
7593     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7594     return BB;
7595   }
7596
7597   case X86::FP32_TO_INT16_IN_MEM:
7598   case X86::FP32_TO_INT32_IN_MEM:
7599   case X86::FP32_TO_INT64_IN_MEM:
7600   case X86::FP64_TO_INT16_IN_MEM:
7601   case X86::FP64_TO_INT32_IN_MEM:
7602   case X86::FP64_TO_INT64_IN_MEM:
7603   case X86::FP80_TO_INT16_IN_MEM:
7604   case X86::FP80_TO_INT32_IN_MEM:
7605   case X86::FP80_TO_INT64_IN_MEM: {
7606     // Change the floating point control register to use "round towards zero"
7607     // mode when truncating to an integer value.
7608     MachineFunction *F = BB->getParent();
7609     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7610     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7611
7612     // Load the old value of the high byte of the control word...
7613     unsigned OldCW =
7614       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7615     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7616                       CWFrameIdx);
7617
7618     // Set the high part to be round to zero...
7619     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7620       .addImm(0xC7F);
7621
7622     // Reload the modified control word now...
7623     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7624
7625     // Restore the memory image of control word to original value
7626     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7627       .addReg(OldCW);
7628
7629     // Get the X86 opcode to use.
7630     unsigned Opc;
7631     switch (MI->getOpcode()) {
7632     default: llvm_unreachable("illegal opcode!");
7633     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7634     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7635     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7636     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7637     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7638     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7639     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7640     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7641     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7642     }
7643
7644     X86AddressMode AM;
7645     MachineOperand &Op = MI->getOperand(0);
7646     if (Op.isReg()) {
7647       AM.BaseType = X86AddressMode::RegBase;
7648       AM.Base.Reg = Op.getReg();
7649     } else {
7650       AM.BaseType = X86AddressMode::FrameIndexBase;
7651       AM.Base.FrameIndex = Op.getIndex();
7652     }
7653     Op = MI->getOperand(1);
7654     if (Op.isImm())
7655       AM.Scale = Op.getImm();
7656     Op = MI->getOperand(2);
7657     if (Op.isImm())
7658       AM.IndexReg = Op.getImm();
7659     Op = MI->getOperand(3);
7660     if (Op.isGlobal()) {
7661       AM.GV = Op.getGlobal();
7662     } else {
7663       AM.Disp = Op.getImm();
7664     }
7665     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7666                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7667
7668     // Reload the original control word now.
7669     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7670
7671     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7672     return BB;
7673   }
7674   case X86::ATOMAND32:
7675     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7676                                                X86::AND32ri, X86::MOV32rm,
7677                                                X86::LCMPXCHG32, X86::MOV32rr,
7678                                                X86::NOT32r, X86::EAX,
7679                                                X86::GR32RegisterClass);
7680   case X86::ATOMOR32:
7681     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7682                                                X86::OR32ri, X86::MOV32rm,
7683                                                X86::LCMPXCHG32, X86::MOV32rr,
7684                                                X86::NOT32r, X86::EAX,
7685                                                X86::GR32RegisterClass);
7686   case X86::ATOMXOR32:
7687     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7688                                                X86::XOR32ri, X86::MOV32rm,
7689                                                X86::LCMPXCHG32, X86::MOV32rr,
7690                                                X86::NOT32r, X86::EAX,
7691                                                X86::GR32RegisterClass);
7692   case X86::ATOMNAND32:
7693     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7694                                                X86::AND32ri, X86::MOV32rm,
7695                                                X86::LCMPXCHG32, X86::MOV32rr,
7696                                                X86::NOT32r, X86::EAX,
7697                                                X86::GR32RegisterClass, true);
7698   case X86::ATOMMIN32:
7699     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7700   case X86::ATOMMAX32:
7701     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7702   case X86::ATOMUMIN32:
7703     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7704   case X86::ATOMUMAX32:
7705     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7706
7707   case X86::ATOMAND16:
7708     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7709                                                X86::AND16ri, X86::MOV16rm,
7710                                                X86::LCMPXCHG16, X86::MOV16rr,
7711                                                X86::NOT16r, X86::AX,
7712                                                X86::GR16RegisterClass);
7713   case X86::ATOMOR16:
7714     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7715                                                X86::OR16ri, X86::MOV16rm,
7716                                                X86::LCMPXCHG16, X86::MOV16rr,
7717                                                X86::NOT16r, X86::AX,
7718                                                X86::GR16RegisterClass);
7719   case X86::ATOMXOR16:
7720     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7721                                                X86::XOR16ri, X86::MOV16rm,
7722                                                X86::LCMPXCHG16, X86::MOV16rr,
7723                                                X86::NOT16r, X86::AX,
7724                                                X86::GR16RegisterClass);
7725   case X86::ATOMNAND16:
7726     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7727                                                X86::AND16ri, X86::MOV16rm,
7728                                                X86::LCMPXCHG16, X86::MOV16rr,
7729                                                X86::NOT16r, X86::AX,
7730                                                X86::GR16RegisterClass, true);
7731   case X86::ATOMMIN16:
7732     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7733   case X86::ATOMMAX16:
7734     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7735   case X86::ATOMUMIN16:
7736     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7737   case X86::ATOMUMAX16:
7738     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7739
7740   case X86::ATOMAND8:
7741     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7742                                                X86::AND8ri, X86::MOV8rm,
7743                                                X86::LCMPXCHG8, X86::MOV8rr,
7744                                                X86::NOT8r, X86::AL,
7745                                                X86::GR8RegisterClass);
7746   case X86::ATOMOR8:
7747     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7748                                                X86::OR8ri, X86::MOV8rm,
7749                                                X86::LCMPXCHG8, X86::MOV8rr,
7750                                                X86::NOT8r, X86::AL,
7751                                                X86::GR8RegisterClass);
7752   case X86::ATOMXOR8:
7753     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7754                                                X86::XOR8ri, X86::MOV8rm,
7755                                                X86::LCMPXCHG8, X86::MOV8rr,
7756                                                X86::NOT8r, X86::AL,
7757                                                X86::GR8RegisterClass);
7758   case X86::ATOMNAND8:
7759     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7760                                                X86::AND8ri, X86::MOV8rm,
7761                                                X86::LCMPXCHG8, X86::MOV8rr,
7762                                                X86::NOT8r, X86::AL,
7763                                                X86::GR8RegisterClass, true);
7764   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7765   // This group is for 64-bit host.
7766   case X86::ATOMAND64:
7767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7768                                                X86::AND64ri32, X86::MOV64rm,
7769                                                X86::LCMPXCHG64, X86::MOV64rr,
7770                                                X86::NOT64r, X86::RAX,
7771                                                X86::GR64RegisterClass);
7772   case X86::ATOMOR64:
7773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7774                                                X86::OR64ri32, X86::MOV64rm,
7775                                                X86::LCMPXCHG64, X86::MOV64rr,
7776                                                X86::NOT64r, X86::RAX,
7777                                                X86::GR64RegisterClass);
7778   case X86::ATOMXOR64:
7779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7780                                                X86::XOR64ri32, X86::MOV64rm,
7781                                                X86::LCMPXCHG64, X86::MOV64rr,
7782                                                X86::NOT64r, X86::RAX,
7783                                                X86::GR64RegisterClass);
7784   case X86::ATOMNAND64:
7785     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7786                                                X86::AND64ri32, X86::MOV64rm,
7787                                                X86::LCMPXCHG64, X86::MOV64rr,
7788                                                X86::NOT64r, X86::RAX,
7789                                                X86::GR64RegisterClass, true);
7790   case X86::ATOMMIN64:
7791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7792   case X86::ATOMMAX64:
7793     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7794   case X86::ATOMUMIN64:
7795     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7796   case X86::ATOMUMAX64:
7797     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7798
7799   // This group does 64-bit operations on a 32-bit host.
7800   case X86::ATOMAND6432:
7801     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7802                                                X86::AND32rr, X86::AND32rr,
7803                                                X86::AND32ri, X86::AND32ri,
7804                                                false);
7805   case X86::ATOMOR6432:
7806     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7807                                                X86::OR32rr, X86::OR32rr,
7808                                                X86::OR32ri, X86::OR32ri,
7809                                                false);
7810   case X86::ATOMXOR6432:
7811     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7812                                                X86::XOR32rr, X86::XOR32rr,
7813                                                X86::XOR32ri, X86::XOR32ri,
7814                                                false);
7815   case X86::ATOMNAND6432:
7816     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7817                                                X86::AND32rr, X86::AND32rr,
7818                                                X86::AND32ri, X86::AND32ri,
7819                                                true);
7820   case X86::ATOMADD6432:
7821     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7822                                                X86::ADD32rr, X86::ADC32rr,
7823                                                X86::ADD32ri, X86::ADC32ri,
7824                                                false);
7825   case X86::ATOMSUB6432:
7826     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7827                                                X86::SUB32rr, X86::SBB32rr,
7828                                                X86::SUB32ri, X86::SBB32ri,
7829                                                false);
7830   case X86::ATOMSWAP6432:
7831     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7832                                                X86::MOV32rr, X86::MOV32rr,
7833                                                X86::MOV32ri, X86::MOV32ri,
7834                                                false);
7835   }
7836 }
7837
7838 //===----------------------------------------------------------------------===//
7839 //                           X86 Optimization Hooks
7840 //===----------------------------------------------------------------------===//
7841
7842 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7843                                                        const APInt &Mask,
7844                                                        APInt &KnownZero,
7845                                                        APInt &KnownOne,
7846                                                        const SelectionDAG &DAG,
7847                                                        unsigned Depth) const {
7848   unsigned Opc = Op.getOpcode();
7849   assert((Opc >= ISD::BUILTIN_OP_END ||
7850           Opc == ISD::INTRINSIC_WO_CHAIN ||
7851           Opc == ISD::INTRINSIC_W_CHAIN ||
7852           Opc == ISD::INTRINSIC_VOID) &&
7853          "Should use MaskedValueIsZero if you don't know whether Op"
7854          " is a target node!");
7855
7856   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7857   switch (Opc) {
7858   default: break;
7859   case X86ISD::ADD:
7860   case X86ISD::SUB:
7861   case X86ISD::SMUL:
7862   case X86ISD::UMUL:
7863   case X86ISD::INC:
7864   case X86ISD::DEC:
7865     // These nodes' second result is a boolean.
7866     if (Op.getResNo() == 0)
7867       break;
7868     // Fallthrough
7869   case X86ISD::SETCC:
7870     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7871                                        Mask.getBitWidth() - 1);
7872     break;
7873   }
7874 }
7875
7876 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7877 /// node is a GlobalAddress + offset.
7878 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7879                                        GlobalValue* &GA, int64_t &Offset) const{
7880   if (N->getOpcode() == X86ISD::Wrapper) {
7881     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7882       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7883       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7884       return true;
7885     }
7886   }
7887   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7888 }
7889
7890 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7891                                const TargetLowering &TLI) {
7892   GlobalValue *GV;
7893   int64_t Offset = 0;
7894   if (TLI.isGAPlusOffset(Base, GV, Offset))
7895     return (GV->getAlignment() >= N && (Offset % N) == 0);
7896   // DAG combine handles the stack object case.
7897   return false;
7898 }
7899
7900 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7901                                      MVT EVT, LoadSDNode *&LDBase,
7902                                      unsigned &LastLoadedElt,
7903                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7904                                      const TargetLowering &TLI) {
7905   LDBase = NULL;
7906   LastLoadedElt = -1U;
7907   for (unsigned i = 0; i < NumElems; ++i) {
7908     if (N->getMaskElt(i) < 0) {
7909       if (!LDBase)
7910         return false;
7911       continue;
7912     }
7913
7914     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7915     if (!Elt.getNode() ||
7916         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7917       return false;
7918     if (!LDBase) {
7919       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7920         return false;
7921       LDBase = cast<LoadSDNode>(Elt.getNode());
7922       LastLoadedElt = i;
7923       continue;
7924     }
7925     if (Elt.getOpcode() == ISD::UNDEF)
7926       continue;
7927
7928     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7929     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7930       return false;
7931     LastLoadedElt = i;
7932   }
7933   return true;
7934 }
7935
7936 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7937 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7938 /// if the load addresses are consecutive, non-overlapping, and in the right
7939 /// order.  In the case of v2i64, it will see if it can rewrite the
7940 /// shuffle to be an appropriate build vector so it can take advantage of
7941 // performBuildVectorCombine.
7942 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7943                                      const TargetLowering &TLI) {
7944   DebugLoc dl = N->getDebugLoc();
7945   MVT VT = N->getValueType(0);
7946   MVT EVT = VT.getVectorElementType();
7947   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7948   unsigned NumElems = VT.getVectorNumElements();
7949
7950   if (VT.getSizeInBits() != 128)
7951     return SDValue();
7952
7953   // Try to combine a vector_shuffle into a 128-bit load.
7954   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7955   LoadSDNode *LD = NULL;
7956   unsigned LastLoadedElt;
7957   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7958                                 MFI, TLI))
7959     return SDValue();
7960
7961   if (LastLoadedElt == NumElems - 1) {
7962     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7963       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7964                          LD->getSrcValue(), LD->getSrcValueOffset(),
7965                          LD->isVolatile());
7966     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7967                        LD->getSrcValue(), LD->getSrcValueOffset(),
7968                        LD->isVolatile(), LD->getAlignment());
7969   } else if (NumElems == 4 && LastLoadedElt == 1) {
7970     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7971     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7972     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7973     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
7974   }
7975   return SDValue();
7976 }
7977
7978 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7979 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7980                                     const X86Subtarget *Subtarget) {
7981   DebugLoc DL = N->getDebugLoc();
7982   SDValue Cond = N->getOperand(0);
7983   // Get the LHS/RHS of the select.
7984   SDValue LHS = N->getOperand(1);
7985   SDValue RHS = N->getOperand(2);
7986
7987   // If we have SSE[12] support, try to form min/max nodes.
7988   if (Subtarget->hasSSE2() &&
7989       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
7990       Cond.getOpcode() == ISD::SETCC) {
7991     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7992
7993     unsigned Opcode = 0;
7994     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7995       switch (CC) {
7996       default: break;
7997       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7998       case ISD::SETULE:
7999       case ISD::SETLE:
8000         if (!UnsafeFPMath) break;
8001         // FALL THROUGH.
8002       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8003       case ISD::SETLT:
8004         Opcode = X86ISD::FMIN;
8005         break;
8006
8007       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8008       case ISD::SETUGT:
8009       case ISD::SETGT:
8010         if (!UnsafeFPMath) break;
8011         // FALL THROUGH.
8012       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8013       case ISD::SETGE:
8014         Opcode = X86ISD::FMAX;
8015         break;
8016       }
8017     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8018       switch (CC) {
8019       default: break;
8020       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8021       case ISD::SETUGT:
8022       case ISD::SETGT:
8023         if (!UnsafeFPMath) break;
8024         // FALL THROUGH.
8025       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8026       case ISD::SETGE:
8027         Opcode = X86ISD::FMIN;
8028         break;
8029
8030       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8031       case ISD::SETULE:
8032       case ISD::SETLE:
8033         if (!UnsafeFPMath) break;
8034         // FALL THROUGH.
8035       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8036       case ISD::SETLT:
8037         Opcode = X86ISD::FMAX;
8038         break;
8039       }
8040     }
8041
8042     if (Opcode)
8043       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8044   }
8045
8046   // If this is a select between two integer constants, try to do some
8047   // optimizations.
8048   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8049     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8050       // Don't do this for crazy integer types.
8051       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8052         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8053         // so that TrueC (the true value) is larger than FalseC.
8054         bool NeedsCondInvert = false;
8055
8056         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8057             // Efficiently invertible.
8058             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8059              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8060               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8061           NeedsCondInvert = true;
8062           std::swap(TrueC, FalseC);
8063         }
8064
8065         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8066         if (FalseC->getAPIntValue() == 0 &&
8067             TrueC->getAPIntValue().isPowerOf2()) {
8068           if (NeedsCondInvert) // Invert the condition if needed.
8069             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8070                                DAG.getConstant(1, Cond.getValueType()));
8071
8072           // Zero extend the condition if needed.
8073           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8074
8075           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8076           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8077                              DAG.getConstant(ShAmt, MVT::i8));
8078         }
8079
8080         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8081         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8082           if (NeedsCondInvert) // Invert the condition if needed.
8083             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8084                                DAG.getConstant(1, Cond.getValueType()));
8085
8086           // Zero extend the condition if needed.
8087           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8088                              FalseC->getValueType(0), Cond);
8089           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8090                              SDValue(FalseC, 0));
8091         }
8092
8093         // Optimize cases that will turn into an LEA instruction.  This requires
8094         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8095         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8096           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8097           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8098
8099           bool isFastMultiplier = false;
8100           if (Diff < 10) {
8101             switch ((unsigned char)Diff) {
8102               default: break;
8103               case 1:  // result = add base, cond
8104               case 2:  // result = lea base(    , cond*2)
8105               case 3:  // result = lea base(cond, cond*2)
8106               case 4:  // result = lea base(    , cond*4)
8107               case 5:  // result = lea base(cond, cond*4)
8108               case 8:  // result = lea base(    , cond*8)
8109               case 9:  // result = lea base(cond, cond*8)
8110                 isFastMultiplier = true;
8111                 break;
8112             }
8113           }
8114
8115           if (isFastMultiplier) {
8116             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8117             if (NeedsCondInvert) // Invert the condition if needed.
8118               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8119                                  DAG.getConstant(1, Cond.getValueType()));
8120
8121             // Zero extend the condition if needed.
8122             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8123                                Cond);
8124             // Scale the condition by the difference.
8125             if (Diff != 1)
8126               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8127                                  DAG.getConstant(Diff, Cond.getValueType()));
8128
8129             // Add the base if non-zero.
8130             if (FalseC->getAPIntValue() != 0)
8131               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8132                                  SDValue(FalseC, 0));
8133             return Cond;
8134           }
8135         }
8136       }
8137   }
8138
8139   return SDValue();
8140 }
8141
8142 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8143 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8144                                   TargetLowering::DAGCombinerInfo &DCI) {
8145   DebugLoc DL = N->getDebugLoc();
8146
8147   // If the flag operand isn't dead, don't touch this CMOV.
8148   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8149     return SDValue();
8150
8151   // If this is a select between two integer constants, try to do some
8152   // optimizations.  Note that the operands are ordered the opposite of SELECT
8153   // operands.
8154   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8155     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8156       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8157       // larger than FalseC (the false value).
8158       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8159
8160       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8161         CC = X86::GetOppositeBranchCondition(CC);
8162         std::swap(TrueC, FalseC);
8163       }
8164
8165       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8166       // This is efficient for any integer data type (including i8/i16) and
8167       // shift amount.
8168       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8169         SDValue Cond = N->getOperand(3);
8170         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8171                            DAG.getConstant(CC, MVT::i8), Cond);
8172
8173         // Zero extend the condition if needed.
8174         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8175
8176         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8177         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8178                            DAG.getConstant(ShAmt, MVT::i8));
8179         if (N->getNumValues() == 2)  // Dead flag value?
8180           return DCI.CombineTo(N, Cond, SDValue());
8181         return Cond;
8182       }
8183
8184       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8185       // for any integer data type, including i8/i16.
8186       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8187         SDValue Cond = N->getOperand(3);
8188         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8189                            DAG.getConstant(CC, MVT::i8), Cond);
8190
8191         // Zero extend the condition if needed.
8192         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8193                            FalseC->getValueType(0), Cond);
8194         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8195                            SDValue(FalseC, 0));
8196
8197         if (N->getNumValues() == 2)  // Dead flag value?
8198           return DCI.CombineTo(N, Cond, SDValue());
8199         return Cond;
8200       }
8201
8202       // Optimize cases that will turn into an LEA instruction.  This requires
8203       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8204       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8205         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8206         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8207
8208         bool isFastMultiplier = false;
8209         if (Diff < 10) {
8210           switch ((unsigned char)Diff) {
8211           default: break;
8212           case 1:  // result = add base, cond
8213           case 2:  // result = lea base(    , cond*2)
8214           case 3:  // result = lea base(cond, cond*2)
8215           case 4:  // result = lea base(    , cond*4)
8216           case 5:  // result = lea base(cond, cond*4)
8217           case 8:  // result = lea base(    , cond*8)
8218           case 9:  // result = lea base(cond, cond*8)
8219             isFastMultiplier = true;
8220             break;
8221           }
8222         }
8223
8224         if (isFastMultiplier) {
8225           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8226           SDValue Cond = N->getOperand(3);
8227           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8228                              DAG.getConstant(CC, MVT::i8), Cond);
8229           // Zero extend the condition if needed.
8230           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8231                              Cond);
8232           // Scale the condition by the difference.
8233           if (Diff != 1)
8234             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8235                                DAG.getConstant(Diff, Cond.getValueType()));
8236
8237           // Add the base if non-zero.
8238           if (FalseC->getAPIntValue() != 0)
8239             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8240                                SDValue(FalseC, 0));
8241           if (N->getNumValues() == 2)  // Dead flag value?
8242             return DCI.CombineTo(N, Cond, SDValue());
8243           return Cond;
8244         }
8245       }
8246     }
8247   }
8248   return SDValue();
8249 }
8250
8251
8252 /// PerformMulCombine - Optimize a single multiply with constant into two
8253 /// in order to implement it with two cheaper instructions, e.g.
8254 /// LEA + SHL, LEA + LEA.
8255 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8256                                  TargetLowering::DAGCombinerInfo &DCI) {
8257   if (DAG.getMachineFunction().
8258       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8259     return SDValue();
8260
8261   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8262     return SDValue();
8263
8264   MVT VT = N->getValueType(0);
8265   if (VT != MVT::i64)
8266     return SDValue();
8267
8268   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8269   if (!C)
8270     return SDValue();
8271   uint64_t MulAmt = C->getZExtValue();
8272   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8273     return SDValue();
8274
8275   uint64_t MulAmt1 = 0;
8276   uint64_t MulAmt2 = 0;
8277   if ((MulAmt % 9) == 0) {
8278     MulAmt1 = 9;
8279     MulAmt2 = MulAmt / 9;
8280   } else if ((MulAmt % 5) == 0) {
8281     MulAmt1 = 5;
8282     MulAmt2 = MulAmt / 5;
8283   } else if ((MulAmt % 3) == 0) {
8284     MulAmt1 = 3;
8285     MulAmt2 = MulAmt / 3;
8286   }
8287   if (MulAmt2 &&
8288       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8289     DebugLoc DL = N->getDebugLoc();
8290
8291     if (isPowerOf2_64(MulAmt2) &&
8292         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8293       // If second multiplifer is pow2, issue it first. We want the multiply by
8294       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8295       // is an add.
8296       std::swap(MulAmt1, MulAmt2);
8297
8298     SDValue NewMul;
8299     if (isPowerOf2_64(MulAmt1))
8300       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8301                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8302     else
8303       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8304                            DAG.getConstant(MulAmt1, VT));
8305
8306     if (isPowerOf2_64(MulAmt2))
8307       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8308                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8309     else
8310       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8311                            DAG.getConstant(MulAmt2, VT));
8312
8313     // Do not add new nodes to DAG combiner worklist.
8314     DCI.CombineTo(N, NewMul, false);
8315   }
8316   return SDValue();
8317 }
8318
8319
8320 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8321 ///                       when possible.
8322 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8323                                    const X86Subtarget *Subtarget) {
8324   // On X86 with SSE2 support, we can transform this to a vector shift if
8325   // all elements are shifted by the same amount.  We can't do this in legalize
8326   // because the a constant vector is typically transformed to a constant pool
8327   // so we have no knowledge of the shift amount.
8328   if (!Subtarget->hasSSE2())
8329     return SDValue();
8330
8331   MVT VT = N->getValueType(0);
8332   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8333     return SDValue();
8334
8335   SDValue ShAmtOp = N->getOperand(1);
8336   MVT EltVT = VT.getVectorElementType();
8337   DebugLoc DL = N->getDebugLoc();
8338   SDValue BaseShAmt;
8339   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8340     unsigned NumElts = VT.getVectorNumElements();
8341     unsigned i = 0;
8342     for (; i != NumElts; ++i) {
8343       SDValue Arg = ShAmtOp.getOperand(i);
8344       if (Arg.getOpcode() == ISD::UNDEF) continue;
8345       BaseShAmt = Arg;
8346       break;
8347     }
8348     for (; i != NumElts; ++i) {
8349       SDValue Arg = ShAmtOp.getOperand(i);
8350       if (Arg.getOpcode() == ISD::UNDEF) continue;
8351       if (Arg != BaseShAmt) {
8352         return SDValue();
8353       }
8354     }
8355   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8356              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8357     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8358                             DAG.getIntPtrConstant(0));
8359   } else
8360     return SDValue();
8361
8362   if (EltVT.bitsGT(MVT::i32))
8363     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8364   else if (EltVT.bitsLT(MVT::i32))
8365     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8366
8367   // The shift amount is identical so we can do a vector shift.
8368   SDValue  ValOp = N->getOperand(0);
8369   switch (N->getOpcode()) {
8370   default:
8371     llvm_unreachable("Unknown shift opcode!");
8372     break;
8373   case ISD::SHL:
8374     if (VT == MVT::v2i64)
8375       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8376                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8377                          ValOp, BaseShAmt);
8378     if (VT == MVT::v4i32)
8379       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8380                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8381                          ValOp, BaseShAmt);
8382     if (VT == MVT::v8i16)
8383       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8384                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8385                          ValOp, BaseShAmt);
8386     break;
8387   case ISD::SRA:
8388     if (VT == MVT::v4i32)
8389       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8390                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8391                          ValOp, BaseShAmt);
8392     if (VT == MVT::v8i16)
8393       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8394                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8395                          ValOp, BaseShAmt);
8396     break;
8397   case ISD::SRL:
8398     if (VT == MVT::v2i64)
8399       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8400                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8401                          ValOp, BaseShAmt);
8402     if (VT == MVT::v4i32)
8403       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8404                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8405                          ValOp, BaseShAmt);
8406     if (VT ==  MVT::v8i16)
8407       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8408                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8409                          ValOp, BaseShAmt);
8410     break;
8411   }
8412   return SDValue();
8413 }
8414
8415 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8416 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8417                                    const X86Subtarget *Subtarget) {
8418   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8419   // the FP state in cases where an emms may be missing.
8420   // A preferable solution to the general problem is to figure out the right
8421   // places to insert EMMS.  This qualifies as a quick hack.
8422
8423   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8424   StoreSDNode *St = cast<StoreSDNode>(N);
8425   MVT VT = St->getValue().getValueType();
8426   if (VT.getSizeInBits() != 64)
8427     return SDValue();
8428
8429   const Function *F = DAG.getMachineFunction().getFunction();
8430   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8431   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8432     && Subtarget->hasSSE2();
8433   if ((VT.isVector() ||
8434        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8435       isa<LoadSDNode>(St->getValue()) &&
8436       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8437       St->getChain().hasOneUse() && !St->isVolatile()) {
8438     SDNode* LdVal = St->getValue().getNode();
8439     LoadSDNode *Ld = 0;
8440     int TokenFactorIndex = -1;
8441     SmallVector<SDValue, 8> Ops;
8442     SDNode* ChainVal = St->getChain().getNode();
8443     // Must be a store of a load.  We currently handle two cases:  the load
8444     // is a direct child, and it's under an intervening TokenFactor.  It is
8445     // possible to dig deeper under nested TokenFactors.
8446     if (ChainVal == LdVal)
8447       Ld = cast<LoadSDNode>(St->getChain());
8448     else if (St->getValue().hasOneUse() &&
8449              ChainVal->getOpcode() == ISD::TokenFactor) {
8450       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8451         if (ChainVal->getOperand(i).getNode() == LdVal) {
8452           TokenFactorIndex = i;
8453           Ld = cast<LoadSDNode>(St->getValue());
8454         } else
8455           Ops.push_back(ChainVal->getOperand(i));
8456       }
8457     }
8458
8459     if (!Ld || !ISD::isNormalLoad(Ld))
8460       return SDValue();
8461
8462     // If this is not the MMX case, i.e. we are just turning i64 load/store
8463     // into f64 load/store, avoid the transformation if there are multiple
8464     // uses of the loaded value.
8465     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8466       return SDValue();
8467
8468     DebugLoc LdDL = Ld->getDebugLoc();
8469     DebugLoc StDL = N->getDebugLoc();
8470     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8471     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8472     // pair instead.
8473     if (Subtarget->is64Bit() || F64IsLegal) {
8474       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8475       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8476                                   Ld->getBasePtr(), Ld->getSrcValue(),
8477                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8478                                   Ld->getAlignment());
8479       SDValue NewChain = NewLd.getValue(1);
8480       if (TokenFactorIndex != -1) {
8481         Ops.push_back(NewChain);
8482         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8483                                Ops.size());
8484       }
8485       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8486                           St->getSrcValue(), St->getSrcValueOffset(),
8487                           St->isVolatile(), St->getAlignment());
8488     }
8489
8490     // Otherwise, lower to two pairs of 32-bit loads / stores.
8491     SDValue LoAddr = Ld->getBasePtr();
8492     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8493                                  DAG.getConstant(4, MVT::i32));
8494
8495     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8496                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8497                                Ld->isVolatile(), Ld->getAlignment());
8498     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8499                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8500                                Ld->isVolatile(),
8501                                MinAlign(Ld->getAlignment(), 4));
8502
8503     SDValue NewChain = LoLd.getValue(1);
8504     if (TokenFactorIndex != -1) {
8505       Ops.push_back(LoLd);
8506       Ops.push_back(HiLd);
8507       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8508                              Ops.size());
8509     }
8510
8511     LoAddr = St->getBasePtr();
8512     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8513                          DAG.getConstant(4, MVT::i32));
8514
8515     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8516                                 St->getSrcValue(), St->getSrcValueOffset(),
8517                                 St->isVolatile(), St->getAlignment());
8518     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8519                                 St->getSrcValue(),
8520                                 St->getSrcValueOffset() + 4,
8521                                 St->isVolatile(),
8522                                 MinAlign(St->getAlignment(), 4));
8523     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8524   }
8525   return SDValue();
8526 }
8527
8528 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8529 /// X86ISD::FXOR nodes.
8530 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8531   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8532   // F[X]OR(0.0, x) -> x
8533   // F[X]OR(x, 0.0) -> x
8534   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8535     if (C->getValueAPF().isPosZero())
8536       return N->getOperand(1);
8537   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8538     if (C->getValueAPF().isPosZero())
8539       return N->getOperand(0);
8540   return SDValue();
8541 }
8542
8543 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8544 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8545   // FAND(0.0, x) -> 0.0
8546   // FAND(x, 0.0) -> 0.0
8547   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8548     if (C->getValueAPF().isPosZero())
8549       return N->getOperand(0);
8550   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8551     if (C->getValueAPF().isPosZero())
8552       return N->getOperand(1);
8553   return SDValue();
8554 }
8555
8556 static SDValue PerformBTCombine(SDNode *N,
8557                                 SelectionDAG &DAG,
8558                                 TargetLowering::DAGCombinerInfo &DCI) {
8559   // BT ignores high bits in the bit index operand.
8560   SDValue Op1 = N->getOperand(1);
8561   if (Op1.hasOneUse()) {
8562     unsigned BitWidth = Op1.getValueSizeInBits();
8563     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8564     APInt KnownZero, KnownOne;
8565     TargetLowering::TargetLoweringOpt TLO(DAG);
8566     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8567     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8568         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8569       DCI.CommitTargetLoweringOpt(TLO);
8570   }
8571   return SDValue();
8572 }
8573
8574 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8575   SDValue Op = N->getOperand(0);
8576   if (Op.getOpcode() == ISD::BIT_CONVERT)
8577     Op = Op.getOperand(0);
8578   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8579   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8580       VT.getVectorElementType().getSizeInBits() ==
8581       OpVT.getVectorElementType().getSizeInBits()) {
8582     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8583   }
8584   return SDValue();
8585 }
8586
8587 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8588 // Locked instructions, in turn, have implicit fence semantics (all memory
8589 // operations are flushed before issuing the locked instruction, and the
8590 // are not buffered), so we can fold away the common pattern of
8591 // fence-atomic-fence.
8592 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8593   SDValue atomic = N->getOperand(0);
8594   switch (atomic.getOpcode()) {
8595     case ISD::ATOMIC_CMP_SWAP:
8596     case ISD::ATOMIC_SWAP:
8597     case ISD::ATOMIC_LOAD_ADD:
8598     case ISD::ATOMIC_LOAD_SUB:
8599     case ISD::ATOMIC_LOAD_AND:
8600     case ISD::ATOMIC_LOAD_OR:
8601     case ISD::ATOMIC_LOAD_XOR:
8602     case ISD::ATOMIC_LOAD_NAND:
8603     case ISD::ATOMIC_LOAD_MIN:
8604     case ISD::ATOMIC_LOAD_MAX:
8605     case ISD::ATOMIC_LOAD_UMIN:
8606     case ISD::ATOMIC_LOAD_UMAX:
8607       break;
8608     default:
8609       return SDValue();
8610   }
8611
8612   SDValue fence = atomic.getOperand(0);
8613   if (fence.getOpcode() != ISD::MEMBARRIER)
8614     return SDValue();
8615
8616   switch (atomic.getOpcode()) {
8617     case ISD::ATOMIC_CMP_SWAP:
8618       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8619                                     atomic.getOperand(1), atomic.getOperand(2),
8620                                     atomic.getOperand(3));
8621     case ISD::ATOMIC_SWAP:
8622     case ISD::ATOMIC_LOAD_ADD:
8623     case ISD::ATOMIC_LOAD_SUB:
8624     case ISD::ATOMIC_LOAD_AND:
8625     case ISD::ATOMIC_LOAD_OR:
8626     case ISD::ATOMIC_LOAD_XOR:
8627     case ISD::ATOMIC_LOAD_NAND:
8628     case ISD::ATOMIC_LOAD_MIN:
8629     case ISD::ATOMIC_LOAD_MAX:
8630     case ISD::ATOMIC_LOAD_UMIN:
8631     case ISD::ATOMIC_LOAD_UMAX:
8632       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8633                                     atomic.getOperand(1), atomic.getOperand(2));
8634     default:
8635       return SDValue();
8636   }
8637 }
8638
8639 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8640                                              DAGCombinerInfo &DCI) const {
8641   SelectionDAG &DAG = DCI.DAG;
8642   switch (N->getOpcode()) {
8643   default: break;
8644   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8645   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8646   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8647   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8648   case ISD::SHL:
8649   case ISD::SRA:
8650   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8651   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8652   case X86ISD::FXOR:
8653   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8654   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8655   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8656   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8657   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8658   }
8659
8660   return SDValue();
8661 }
8662
8663 //===----------------------------------------------------------------------===//
8664 //                           X86 Inline Assembly Support
8665 //===----------------------------------------------------------------------===//
8666
8667 static bool LowerToBSwap(CallInst *CI) {
8668   // FIXME: this should verify that we are targetting a 486 or better.  If not,
8669   // we will turn this bswap into something that will be lowered to logical ops
8670   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
8671   // so don't worry about this.
8672
8673   // Verify this is a simple bswap.
8674   if (CI->getNumOperands() != 2 ||
8675       CI->getType() != CI->getOperand(1)->getType() ||
8676       !CI->getType()->isInteger())
8677     return false;
8678
8679   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
8680   if (!Ty || Ty->getBitWidth() % 16 != 0)
8681     return false;
8682
8683   // Okay, we can do this xform, do so now.
8684   const Type *Tys[] = { Ty };
8685   Module *M = CI->getParent()->getParent()->getParent();
8686   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
8687
8688   Value *Op = CI->getOperand(1);
8689   Op = CallInst::Create(Int, Op, CI->getName(), CI);
8690
8691   CI->replaceAllUsesWith(Op);
8692   CI->eraseFromParent();
8693   return true;
8694 }
8695
8696 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
8697   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
8698   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
8699
8700   std::string AsmStr = IA->getAsmString();
8701
8702   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
8703   std::vector<std::string> AsmPieces;
8704   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
8705
8706   switch (AsmPieces.size()) {
8707   default: return false;
8708   case 1:
8709     AsmStr = AsmPieces[0];
8710     AsmPieces.clear();
8711     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
8712
8713     // bswap $0
8714     if (AsmPieces.size() == 2 &&
8715         (AsmPieces[0] == "bswap" ||
8716          AsmPieces[0] == "bswapq" ||
8717          AsmPieces[0] == "bswapl") &&
8718         (AsmPieces[1] == "$0" ||
8719          AsmPieces[1] == "${0:q}")) {
8720       // No need to check constraints, nothing other than the equivalent of
8721       // "=r,0" would be valid here.
8722       return LowerToBSwap(CI);
8723     }
8724     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
8725     if (CI->getType() == Type::Int16Ty &&
8726         AsmPieces.size() == 3 &&
8727         AsmPieces[0] == "rorw" &&
8728         AsmPieces[1] == "$$8," &&
8729         AsmPieces[2] == "${0:w}" &&
8730         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
8731       return LowerToBSwap(CI);
8732     }
8733     break;
8734   case 3:
8735     if (CI->getType() == Type::Int64Ty && Constraints.size() >= 2 &&
8736         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
8737         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
8738       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
8739       std::vector<std::string> Words;
8740       SplitString(AsmPieces[0], Words, " \t");
8741       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
8742         Words.clear();
8743         SplitString(AsmPieces[1], Words, " \t");
8744         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
8745           Words.clear();
8746           SplitString(AsmPieces[2], Words, " \t,");
8747           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
8748               Words[2] == "%edx") {
8749             return LowerToBSwap(CI);
8750           }
8751         }
8752       }
8753     }
8754     break;
8755   }
8756   return false;
8757 }
8758
8759
8760
8761 /// getConstraintType - Given a constraint letter, return the type of
8762 /// constraint it is for this target.
8763 X86TargetLowering::ConstraintType
8764 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8765   if (Constraint.size() == 1) {
8766     switch (Constraint[0]) {
8767     case 'A':
8768       return C_Register;
8769     case 'f':
8770     case 'r':
8771     case 'R':
8772     case 'l':
8773     case 'q':
8774     case 'Q':
8775     case 'x':
8776     case 'y':
8777     case 'Y':
8778       return C_RegisterClass;
8779     case 'e':
8780     case 'Z':
8781       return C_Other;
8782     default:
8783       break;
8784     }
8785   }
8786   return TargetLowering::getConstraintType(Constraint);
8787 }
8788
8789 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8790 /// with another that has more specific requirements based on the type of the
8791 /// corresponding operand.
8792 const char *X86TargetLowering::
8793 LowerXConstraint(MVT ConstraintVT) const {
8794   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8795   // 'f' like normal targets.
8796   if (ConstraintVT.isFloatingPoint()) {
8797     if (Subtarget->hasSSE2())
8798       return "Y";
8799     if (Subtarget->hasSSE1())
8800       return "x";
8801   }
8802
8803   return TargetLowering::LowerXConstraint(ConstraintVT);
8804 }
8805
8806 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8807 /// vector.  If it is invalid, don't add anything to Ops.
8808 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8809                                                      char Constraint,
8810                                                      bool hasMemory,
8811                                                      std::vector<SDValue>&Ops,
8812                                                      SelectionDAG &DAG) const {
8813   SDValue Result(0, 0);
8814
8815   switch (Constraint) {
8816   default: break;
8817   case 'I':
8818     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8819       if (C->getZExtValue() <= 31) {
8820         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8821         break;
8822       }
8823     }
8824     return;
8825   case 'J':
8826     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8827       if (C->getZExtValue() <= 63) {
8828         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8829         break;
8830       }
8831     }
8832     return;
8833   case 'K':
8834     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8835       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8836         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8837         break;
8838       }
8839     }
8840     return;
8841   case 'N':
8842     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8843       if (C->getZExtValue() <= 255) {
8844         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8845         break;
8846       }
8847     }
8848     return;
8849   case 'e': {
8850     // 32-bit signed value
8851     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8852       const ConstantInt *CI = C->getConstantIntValue();
8853       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8854         // Widen to 64 bits here to get it sign extended.
8855         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8856         break;
8857       }
8858     // FIXME gcc accepts some relocatable values here too, but only in certain
8859     // memory models; it's complicated.
8860     }
8861     return;
8862   }
8863   case 'Z': {
8864     // 32-bit unsigned value
8865     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8866       const ConstantInt *CI = C->getConstantIntValue();
8867       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8868         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8869         break;
8870       }
8871     }
8872     // FIXME gcc accepts some relocatable values here too, but only in certain
8873     // memory models; it's complicated.
8874     return;
8875   }
8876   case 'i': {
8877     // Literal immediates are always ok.
8878     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8879       // Widen to 64 bits here to get it sign extended.
8880       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8881       break;
8882     }
8883
8884     // If we are in non-pic codegen mode, we allow the address of a global (with
8885     // an optional displacement) to be used with 'i'.
8886     GlobalAddressSDNode *GA = 0;
8887     int64_t Offset = 0;
8888
8889     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8890     while (1) {
8891       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8892         Offset += GA->getOffset();
8893         break;
8894       } else if (Op.getOpcode() == ISD::ADD) {
8895         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8896           Offset += C->getZExtValue();
8897           Op = Op.getOperand(0);
8898           continue;
8899         }
8900       } else if (Op.getOpcode() == ISD::SUB) {
8901         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8902           Offset += -C->getZExtValue();
8903           Op = Op.getOperand(0);
8904           continue;
8905         }
8906       }
8907
8908       // Otherwise, this isn't something we can handle, reject it.
8909       return;
8910     }
8911
8912     GlobalValue *GV = GA->getGlobal();
8913     // If we require an extra load to get this address, as in PIC mode, we
8914     // can't accept it.
8915     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
8916                                                         getTargetMachine())))
8917       return;
8918
8919     if (hasMemory)
8920       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
8921     else
8922       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
8923     Result = Op;
8924     break;
8925   }
8926   }
8927
8928   if (Result.getNode()) {
8929     Ops.push_back(Result);
8930     return;
8931   }
8932   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8933                                                       Ops, DAG);
8934 }
8935
8936 std::vector<unsigned> X86TargetLowering::
8937 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8938                                   MVT VT) const {
8939   if (Constraint.size() == 1) {
8940     // FIXME: not handling fp-stack yet!
8941     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8942     default: break;  // Unknown constraint letter
8943     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
8944       if (Subtarget->is64Bit()) {
8945         if (VT == MVT::i32)
8946           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
8947                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
8948                                        X86::R10D,X86::R11D,X86::R12D,
8949                                        X86::R13D,X86::R14D,X86::R15D,
8950                                        X86::EBP, X86::ESP, 0);
8951         else if (VT == MVT::i16)
8952           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
8953                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
8954                                        X86::R10W,X86::R11W,X86::R12W,
8955                                        X86::R13W,X86::R14W,X86::R15W,
8956                                        X86::BP,  X86::SP, 0);
8957         else if (VT == MVT::i8)
8958           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
8959                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
8960                                        X86::R10B,X86::R11B,X86::R12B,
8961                                        X86::R13B,X86::R14B,X86::R15B,
8962                                        X86::BPL, X86::SPL, 0);
8963
8964         else if (VT == MVT::i64)
8965           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
8966                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
8967                                        X86::R10, X86::R11, X86::R12,
8968                                        X86::R13, X86::R14, X86::R15,
8969                                        X86::RBP, X86::RSP, 0);
8970
8971         break;
8972       }
8973       // 32-bit fallthrough
8974     case 'Q':   // Q_REGS
8975       if (VT == MVT::i32)
8976         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8977       else if (VT == MVT::i16)
8978         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8979       else if (VT == MVT::i8)
8980         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8981       else if (VT == MVT::i64)
8982         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8983       break;
8984     }
8985   }
8986
8987   return std::vector<unsigned>();
8988 }
8989
8990 std::pair<unsigned, const TargetRegisterClass*>
8991 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8992                                                 MVT VT) const {
8993   // First, see if this is a constraint that directly corresponds to an LLVM
8994   // register class.
8995   if (Constraint.size() == 1) {
8996     // GCC Constraint Letters
8997     switch (Constraint[0]) {
8998     default: break;
8999     case 'r':   // GENERAL_REGS
9000     case 'R':   // LEGACY_REGS
9001     case 'l':   // INDEX_REGS
9002       if (VT == MVT::i8)
9003         return std::make_pair(0U, X86::GR8RegisterClass);
9004       if (VT == MVT::i16)
9005         return std::make_pair(0U, X86::GR16RegisterClass);
9006       if (VT == MVT::i32 || !Subtarget->is64Bit())
9007         return std::make_pair(0U, X86::GR32RegisterClass);
9008       return std::make_pair(0U, X86::GR64RegisterClass);
9009     case 'f':  // FP Stack registers.
9010       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9011       // value to the correct fpstack register class.
9012       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9013         return std::make_pair(0U, X86::RFP32RegisterClass);
9014       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9015         return std::make_pair(0U, X86::RFP64RegisterClass);
9016       return std::make_pair(0U, X86::RFP80RegisterClass);
9017     case 'y':   // MMX_REGS if MMX allowed.
9018       if (!Subtarget->hasMMX()) break;
9019       return std::make_pair(0U, X86::VR64RegisterClass);
9020     case 'Y':   // SSE_REGS if SSE2 allowed
9021       if (!Subtarget->hasSSE2()) break;
9022       // FALL THROUGH.
9023     case 'x':   // SSE_REGS if SSE1 allowed
9024       if (!Subtarget->hasSSE1()) break;
9025
9026       switch (VT.getSimpleVT()) {
9027       default: break;
9028       // Scalar SSE types.
9029       case MVT::f32:
9030       case MVT::i32:
9031         return std::make_pair(0U, X86::FR32RegisterClass);
9032       case MVT::f64:
9033       case MVT::i64:
9034         return std::make_pair(0U, X86::FR64RegisterClass);
9035       // Vector types.
9036       case MVT::v16i8:
9037       case MVT::v8i16:
9038       case MVT::v4i32:
9039       case MVT::v2i64:
9040       case MVT::v4f32:
9041       case MVT::v2f64:
9042         return std::make_pair(0U, X86::VR128RegisterClass);
9043       }
9044       break;
9045     }
9046   }
9047
9048   // Use the default implementation in TargetLowering to convert the register
9049   // constraint into a member of a register class.
9050   std::pair<unsigned, const TargetRegisterClass*> Res;
9051   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9052
9053   // Not found as a standard register?
9054   if (Res.second == 0) {
9055     // GCC calls "st(0)" just plain "st".
9056     if (StringsEqualNoCase("{st}", Constraint)) {
9057       Res.first = X86::ST0;
9058       Res.second = X86::RFP80RegisterClass;
9059     }
9060     // 'A' means EAX + EDX.
9061     if (Constraint == "A") {
9062       Res.first = X86::EAX;
9063       Res.second = X86::GRADRegisterClass;
9064     }
9065     return Res;
9066   }
9067
9068   // Otherwise, check to see if this is a register class of the wrong value
9069   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9070   // turn into {ax},{dx}.
9071   if (Res.second->hasType(VT))
9072     return Res;   // Correct type already, nothing to do.
9073
9074   // All of the single-register GCC register classes map their values onto
9075   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9076   // really want an 8-bit or 32-bit register, map to the appropriate register
9077   // class and return the appropriate register.
9078   if (Res.second == X86::GR16RegisterClass) {
9079     if (VT == MVT::i8) {
9080       unsigned DestReg = 0;
9081       switch (Res.first) {
9082       default: break;
9083       case X86::AX: DestReg = X86::AL; break;
9084       case X86::DX: DestReg = X86::DL; break;
9085       case X86::CX: DestReg = X86::CL; break;
9086       case X86::BX: DestReg = X86::BL; break;
9087       }
9088       if (DestReg) {
9089         Res.first = DestReg;
9090         Res.second = X86::GR8RegisterClass;
9091       }
9092     } else if (VT == MVT::i32) {
9093       unsigned DestReg = 0;
9094       switch (Res.first) {
9095       default: break;
9096       case X86::AX: DestReg = X86::EAX; break;
9097       case X86::DX: DestReg = X86::EDX; break;
9098       case X86::CX: DestReg = X86::ECX; break;
9099       case X86::BX: DestReg = X86::EBX; break;
9100       case X86::SI: DestReg = X86::ESI; break;
9101       case X86::DI: DestReg = X86::EDI; break;
9102       case X86::BP: DestReg = X86::EBP; break;
9103       case X86::SP: DestReg = X86::ESP; break;
9104       }
9105       if (DestReg) {
9106         Res.first = DestReg;
9107         Res.second = X86::GR32RegisterClass;
9108       }
9109     } else if (VT == MVT::i64) {
9110       unsigned DestReg = 0;
9111       switch (Res.first) {
9112       default: break;
9113       case X86::AX: DestReg = X86::RAX; break;
9114       case X86::DX: DestReg = X86::RDX; break;
9115       case X86::CX: DestReg = X86::RCX; break;
9116       case X86::BX: DestReg = X86::RBX; break;
9117       case X86::SI: DestReg = X86::RSI; break;
9118       case X86::DI: DestReg = X86::RDI; break;
9119       case X86::BP: DestReg = X86::RBP; break;
9120       case X86::SP: DestReg = X86::RSP; break;
9121       }
9122       if (DestReg) {
9123         Res.first = DestReg;
9124         Res.second = X86::GR64RegisterClass;
9125       }
9126     }
9127   } else if (Res.second == X86::FR32RegisterClass ||
9128              Res.second == X86::FR64RegisterClass ||
9129              Res.second == X86::VR128RegisterClass) {
9130     // Handle references to XMM physical registers that got mapped into the
9131     // wrong class.  This can happen with constraints like {xmm0} where the
9132     // target independent register mapper will just pick the first match it can
9133     // find, ignoring the required type.
9134     if (VT == MVT::f32)
9135       Res.second = X86::FR32RegisterClass;
9136     else if (VT == MVT::f64)
9137       Res.second = X86::FR64RegisterClass;
9138     else if (X86::VR128RegisterClass->hasType(VT))
9139       Res.second = X86::VR128RegisterClass;
9140   }
9141
9142   return Res;
9143 }
9144
9145 //===----------------------------------------------------------------------===//
9146 //                           X86 Widen vector type
9147 //===----------------------------------------------------------------------===//
9148
9149 /// getWidenVectorType: given a vector type, returns the type to widen
9150 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9151 /// If there is no vector type that we want to widen to, returns MVT::Other
9152 /// When and where to widen is target dependent based on the cost of
9153 /// scalarizing vs using the wider vector type.
9154
9155 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9156   assert(VT.isVector());
9157   if (isTypeLegal(VT))
9158     return VT;
9159
9160   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9161   //       type based on element type.  This would speed up our search (though
9162   //       it may not be worth it since the size of the list is relatively
9163   //       small).
9164   MVT EltVT = VT.getVectorElementType();
9165   unsigned NElts = VT.getVectorNumElements();
9166
9167   // On X86, it make sense to widen any vector wider than 1
9168   if (NElts <= 1)
9169     return MVT::Other;
9170
9171   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9172        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9173     MVT SVT = (MVT::SimpleValueType)nVT;
9174
9175     if (isTypeLegal(SVT) &&
9176         SVT.getVectorElementType() == EltVT &&
9177         SVT.getVectorNumElements() > NElts)
9178       return SVT;
9179   }
9180   return MVT::Other;
9181 }