lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 // Forward declarations.
  60 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  61                        SDValue V2);
  62
  63 static SDValue Insert128BitVector(SDValue Result,
  64                                   SDValue Vec,
  65                                   SDValue Idx,
  66                                   SelectionDAG &DAG,
  67                                   DebugLoc dl);
  68
  69 static SDValue Extract128BitVector(SDValue Vec,
  70                                    SDValue Idx,
  71                                    SelectionDAG &DAG,
  72                                    DebugLoc dl);
  73
  74 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  75 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  76 /// simple subregister reference.  Idx is an index in the 128 bits we
  77 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  78 /// lowering EXTRACT_VECTOR_ELT operations easier.
  79 static SDValue Extract128BitVector(SDValue Vec,
  80                                    SDValue Idx,
  81                                    SelectionDAG &DAG,
  82                                    DebugLoc dl) {
  83   EVT VT = Vec.getValueType();
  84   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  85   EVT ElVT = VT.getVectorElementType();
  86   int Factor = VT.getSizeInBits()/128;
  87   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  88                                   VT.getVectorNumElements()/Factor);
  89
  90   // Extract from UNDEF is UNDEF.
  91   if (Vec.getOpcode() == ISD::UNDEF)
  92     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
  93
  94   if (isa<ConstantSDNode>(Idx)) {
  95     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
  96
  97     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
  98     // we can match to VEXTRACTF128.
  99     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 100
 101     // This is the index of the first element of the 128-bit chunk
 102     // we want.
 103     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 104                                  * ElemsPerChunk);
 105
 106     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 107     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 108                                  VecIdx);
 109
 110     return Result;
 111   }
 112
 113   return SDValue();
 114 }
 115
 116 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 117 /// sets things up to match to an AVX VINSERTF128 instruction or a
 118 /// simple superregister reference.  Idx is an index in the 128 bits
 119 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 120 /// lowering INSERT_VECTOR_ELT operations easier.
 121 static SDValue Insert128BitVector(SDValue Result,
 122                                   SDValue Vec,
 123                                   SDValue Idx,
 124                                   SelectionDAG &DAG,
 125                                   DebugLoc dl) {
 126   if (isa<ConstantSDNode>(Idx)) {
 127     EVT VT = Vec.getValueType();
 128     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 129
 130     EVT ElVT = VT.getVectorElementType();
 131     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 132     EVT ResultVT = Result.getValueType();
 133
 134     // Insert the relevant 128 bits.
 135     unsigned ElemsPerChunk = 128/ElVT.getSizeInBits();
 136
 137     // This is the index of the first element of the 128-bit chunk
 138     // we want.
 139     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/128)
 140                                  * ElemsPerChunk);
 141
 142     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 143     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 144                          VecIdx);
 145     return Result;
 146   }
 147
 148   return SDValue();
 149 }
 150
 151 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 152   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 153   bool is64Bit = Subtarget->is64Bit();
 154
 155   if (Subtarget->isTargetEnvMacho()) {
 156     if (is64Bit)
 157       return new X8664_MachoTargetObjectFile();
 158     return new TargetLoweringObjectFileMachO();
 159   }
 160
 161   if (Subtarget->isTargetELF())
 162     return new TargetLoweringObjectFileELF();
 163   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 164     return new TargetLoweringObjectFileCOFF();
 165   llvm_unreachable("unknown subtarget type");
 166 }
 167
 168 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 169   : TargetLowering(TM, createTLOF(TM)) {
 170   Subtarget = &TM.getSubtarget<X86Subtarget>();
 171   X86ScalarSSEf64 = Subtarget->hasXMMInt() || Subtarget->hasAVX();
 172   X86ScalarSSEf32 = Subtarget->hasXMM() || Subtarget->hasAVX();
 173   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 174
 175   RegInfo = TM.getRegisterInfo();
 176   TD = getTargetData();
 177
 178   // Set up the TargetLowering object.
 179   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 180
 181   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 182   setBooleanContents(ZeroOrOneBooleanContent);
 183
 184   // For 64-bit since we have so many registers use the ILP scheduler, for
 185   // 32-bit code use the register pressure specific scheduling.
 186   if (Subtarget->is64Bit())
 187     setSchedulingPreference(Sched::ILP);
 188   else
 189     setSchedulingPreference(Sched::RegPressure);
 190   setStackPointerRegisterToSaveRestore(X86StackPtr);
 191
 192   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 193     // Setup Windows compiler runtime calls.
 194     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 195     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 196     setLibcallName(RTLIB::SREM_I64, "_allrem");
 197     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 198     setLibcallName(RTLIB::MUL_I64, "_allmul");
 199     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 200     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 201     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 202     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 203     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 204     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 205     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 206     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 207     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 208   }
 209
 210   if (Subtarget->isTargetDarwin()) {
 211     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 212     setUseUnderscoreSetJmp(false);
 213     setUseUnderscoreLongJmp(false);
 214   } else if (Subtarget->isTargetMingw()) {
 215     // MS runtime is weird: it exports _setjmp, but longjmp!
 216     setUseUnderscoreSetJmp(true);
 217     setUseUnderscoreLongJmp(false);
 218   } else {
 219     setUseUnderscoreSetJmp(true);
 220     setUseUnderscoreLongJmp(true);
 221   }
 222
 223   // Set up the register classes.
 224   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 225   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 226   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 227   if (Subtarget->is64Bit())
 228     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 229
 230   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 231
 232   // We don't accept any truncstore of integer registers.
 233   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 234   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 235   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 236   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 237   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 238   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 239
 240   // SETOEQ and SETUNE require checking two conditions.
 241   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 244   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 247
 248   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 249   // operation.
 250   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 251   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 252   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 253
 254   if (Subtarget->is64Bit()) {
 255     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 256     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 257   } else if (!UseSoftFloat) {
 258     // We have an algorithm for SSE2->double, and we turn this into a
 259     // 64-bit FILD followed by conditional FADD for other targets.
 260     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 261     // We have an algorithm for SSE2, and we turn this into a 64-bit
 262     // FILD for other targets.
 263     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 264   }
 265
 266   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 267   // this operation.
 268   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 269   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 270
 271   if (!UseSoftFloat) {
 272     // SSE has no i16 to fp conversion, only i32
 273     if (X86ScalarSSEf32) {
 274       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 275       // f32 and f64 cases are Legal, f80 case is not
 276       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 277     } else {
 278       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 279       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 280     }
 281   } else {
 282     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 283     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 284   }
 285
 286   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 287   // are Legal, f80 is custom lowered.
 288   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 289   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 290
 291   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 292   // this operation.
 293   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 294   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 295
 296   if (X86ScalarSSEf32) {
 297     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 298     // f32 and f64 cases are Legal, f80 case is not
 299     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 300   } else {
 301     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 302     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 303   }
 304
 305   // Handle FP_TO_UINT by promoting the destination to a larger signed
 306   // conversion.
 307   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 308   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 309   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 310
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 313     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 314   } else if (!UseSoftFloat) {
 315     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 316       // Expand FP_TO_UINT into a select.
 317       // FIXME: We would like to use a Custom expander here eventually to do
 318       // the optimal thing for SSE vs. the default expansion in the legalizer.
 319       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 320     else
 321       // With SSE3 we can use fisttpll to convert to a signed i64; without
 322       // SSE, we're stuck with a fistpll.
 323       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 324   }
 325
 326   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 327   if (!X86ScalarSSEf64) {
 328     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 329     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 330     if (Subtarget->is64Bit()) {
 331       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 332       // Without SSE, i64->f64 goes through memory.
 333       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 334     }
 335   }
 336
 337   // Scalar integer divide and remainder are lowered to use operations that
 338   // produce two results, to match the available instructions. This exposes
 339   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 340   // into a single instruction.
 341   //
 342   // Scalar integer multiply-high is also lowered to use two-result
 343   // operations, to match the available instructions. However, plain multiply
 344   // (low) operations are left as Legal, as there are single-result
 345   // instructions for this in x86. Using the two-result multiply instructions
 346   // when both high and low results are needed must be arranged by dagcombine.
 347   for (unsigned i = 0, e = 4; i != e; ++i) {
 348     MVT VT = IntVTs[i];
 349     setOperationAction(ISD::MULHS, VT, Expand);
 350     setOperationAction(ISD::MULHU, VT, Expand);
 351     setOperationAction(ISD::SDIV, VT, Expand);
 352     setOperationAction(ISD::UDIV, VT, Expand);
 353     setOperationAction(ISD::SREM, VT, Expand);
 354     setOperationAction(ISD::UREM, VT, Expand);
 355
 356     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 357     setOperationAction(ISD::ADDC, VT, Custom);
 358     setOperationAction(ISD::ADDE, VT, Custom);
 359     setOperationAction(ISD::SUBC, VT, Custom);
 360     setOperationAction(ISD::SUBE, VT, Custom);
 361   }
 362
 363   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 364   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 365   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 366   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 367   if (Subtarget->is64Bit())
 368     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 369   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 370   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 371   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 372   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 373   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 374   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 375   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 376   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 377
 378   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 379   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 380   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 381   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 382   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 383   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 384   if (Subtarget->is64Bit()) {
 385     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 386     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 387   }
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422
 423   // Darwin ABI issue.
 424   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 425   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 426   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 430   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 431   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 434     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 435     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 436     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 437     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 438   }
 439   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 440   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 441   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 443   if (Subtarget->is64Bit()) {
 444     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 445     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 447   }
 448
 449   if (Subtarget->hasXMM())
 450     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 451
 452   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 453   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 454
 455   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 456   // Locked instructions, in turn, have implicit fence semantics (all memory
 457   // operations are flushed before issuing the locked instruction, and they
 458   // are not buffered), so we can fold away the common pattern of
 459   // fence-atomic-fence.
 460   setShouldFoldAtomicFences(true);
 461
 462   // Expand certain atomics
 463   for (unsigned i = 0, e = 4; i != e; ++i) {
 464     MVT VT = IntVTs[i];
 465     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 467   }
 468
 469   if (!Subtarget->is64Bit()) {
 470     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 471     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 472     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 473     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 474     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 475     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 476     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 477   }
 478
 479   // FIXME - use subtarget debug flags
 480   if (!Subtarget->isTargetDarwin() &&
 481       !Subtarget->isTargetELF() &&
 482       !Subtarget->isTargetCygMing()) {
 483     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 484   }
 485
 486   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 487   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 488   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 489   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 490   if (Subtarget->is64Bit()) {
 491     setExceptionPointerRegister(X86::RAX);
 492     setExceptionSelectorRegister(X86::RDX);
 493   } else {
 494     setExceptionPointerRegister(X86::EAX);
 495     setExceptionSelectorRegister(X86::EDX);
 496   }
 497   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 498   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 499
 500   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 501
 502   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 503
 504   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 505   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 506   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 507   if (Subtarget->is64Bit()) {
 508     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 509     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 510   } else {
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 518                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 519                      (Subtarget->isTargetCOFF()
 520                       && !Subtarget->isTargetEnvMacho()
 521                       ? Custom : Expand));
 522
 523   if (!UseSoftFloat && X86ScalarSSEf64) {
 524     // f32 and f64 use SSE.
 525     // Set up the FP register classes.
 526     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 527     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 528
 529     // Use ANDPD to simulate FABS.
 530     setOperationAction(ISD::FABS , MVT::f64, Custom);
 531     setOperationAction(ISD::FABS , MVT::f32, Custom);
 532
 533     // Use XORP to simulate FNEG.
 534     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 535     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 536
 537     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 538     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 540
 541     // Lower this to FGETSIGNx86 plus an AND.
 542     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 543     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 544
 545     // We don't support sin/cos/fmod
 546     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 547     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 548     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 549     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 550
 551     // Expand FP immediates into loads from the stack, except for the special
 552     // cases we handle.
 553     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 554     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 555   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 556     // Use SSE for f32, x87 for f64.
 557     // Set up the FP register classes.
 558     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 559     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 560
 561     // Use ANDPS to simulate FABS.
 562     setOperationAction(ISD::FABS , MVT::f32, Custom);
 563
 564     // Use XORP to simulate FNEG.
 565     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 566
 567     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 568
 569     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 571     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 572
 573     // We don't support sin/cos/fmod
 574     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 575     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 586       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 587     }
 588   } else if (!UseSoftFloat) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 601       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 602     }
 603     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 604     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 605     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 606     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 607     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 611   }
 612
 613   // We don't support FMA.
 614   setOperationAction(ISD::FMA, MVT::f64, Expand);
 615   setOperationAction(ISD::FMA, MVT::f32, Expand);
 616
 617   // Long double always uses X87.
 618   if (!UseSoftFloat) {
 619     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 620     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 621     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 622     {
 623       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 624       addLegalFPImmediate(TmpFlt);  // FLD0
 625       TmpFlt.changeSign();
 626       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 627
 628       bool ignored;
 629       APFloat TmpFlt2(+1.0);
 630       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 631                       &ignored);
 632       addLegalFPImmediate(TmpFlt2);  // FLD1
 633       TmpFlt2.changeSign();
 634       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 635     }
 636
 637     if (!UnsafeFPMath) {
 638       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 639       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 640     }
 641
 642     setOperationAction(ISD::FMA, MVT::f80, Expand);
 643   }
 644
 645   // Always use a library call for pow.
 646   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 647   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 648   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 649
 650   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 651   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 652   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 653   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 654   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 655
 656   // First set operation action for all vector types to either promote
 657   // (for widening) or expand (for scalarization). Then we will selectively
 658   // turn on ones that can be effectively codegen'd.
 659   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 660        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 661     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 662     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 663     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 664     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 665     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 666     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 667     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 668     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 669     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 670     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 671     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 672     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 673     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 674     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 675     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 676     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 677     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 678     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 679     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 680     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 681     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 682     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 683     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 684     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 686     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 687     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 702     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 705     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 711     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 715     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 716          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 717       setTruncStoreAction((MVT::SimpleValueType)VT,
 718                           (MVT::SimpleValueType)InnerVT, Expand);
 719     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 720     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 721     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 722   }
 723
 724   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 725   // with -msoft-float, disable use of MMX as well.
 726   if (!UseSoftFloat && Subtarget->hasMMX()) {
 727     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 728     // No operations on x86mmx supported, everything uses intrinsics.
 729   }
 730
 731   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 732   // into smaller operations.
 733   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 734   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 735   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 736   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 737   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 738   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 739   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 740   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 741   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 742   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 743   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 744   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 745   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 746   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 747   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 748   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 749   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 750   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 751   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 752   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 753   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 754   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 755   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 756   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 757   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 758   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 759   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 760   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 761   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 762
 763   if (!UseSoftFloat && Subtarget->hasXMM()) {
 764     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 765
 766     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 767     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 768     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 769     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 770     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 771     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 772     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 773     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 774     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 776     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 777     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 778   }
 779
 780   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 781     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 782
 783     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 784     // registers cannot be used even for integer operations.
 785     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 786     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 787     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 788     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 789
 790     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 791     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 792     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 793     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 794     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 795     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 796     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 797     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 798     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 799     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 800     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 801     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 802     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 803     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 805     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 806
 807     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 808     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 809     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 810     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 811
 812     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 813     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 817
 818     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 819     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 820     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 821     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 822     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 823
 824     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 825     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 826       EVT VT = (MVT::SimpleValueType)i;
 827       // Do not attempt to custom lower non-power-of-2 vectors
 828       if (!isPowerOf2_32(VT.getVectorNumElements()))
 829         continue;
 830       // Do not attempt to custom lower non-128-bit vectors
 831       if (!VT.is128BitVector())
 832         continue;
 833       setOperationAction(ISD::BUILD_VECTOR,
 834                          VT.getSimpleVT().SimpleTy, Custom);
 835       setOperationAction(ISD::VECTOR_SHUFFLE,
 836                          VT.getSimpleVT().SimpleTy, Custom);
 837       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 838                          VT.getSimpleVT().SimpleTy, Custom);
 839     }
 840
 841     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 842     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 843     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 844     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 851     }
 852
 853     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 854     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 855       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 856       EVT VT = SVT;
 857
 858       // Do not attempt to promote non-128-bit vectors
 859       if (!VT.is128BitVector())
 860         continue;
 861
 862       setOperationAction(ISD::AND,    SVT, Promote);
 863       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 864       setOperationAction(ISD::OR,     SVT, Promote);
 865       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 866       setOperationAction(ISD::XOR,    SVT, Promote);
 867       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 868       setOperationAction(ISD::LOAD,   SVT, Promote);
 869       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 870       setOperationAction(ISD::SELECT, SVT, Promote);
 871       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 872     }
 873
 874     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 875
 876     // Custom lower v2i64 and v2f64 selects.
 877     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 879     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 880     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 881
 882     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 883     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 884   }
 885
 886   if (Subtarget->hasSSE41()) {
 887     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 888     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 889     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 890     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 891     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 892     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 893     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 894     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 895     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 896     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 897
 898     // FIXME: Do we need to handle scalar-to-vector here?
 899     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 900
 901     // Can turn SHL into an integer multiply.
 902     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 903     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 904
 905     // i8 and i16 vectors are custom , because the source register and source
 906     // source memory operand types are not the same width.  f32 vectors are
 907     // custom since the immediate controlling the insert encodes additional
 908     // information.
 909     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 913
 914     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 915     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 916     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 917     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 918
 919     if (Subtarget->is64Bit()) {
 920       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 921       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 922     }
 923   }
 924
 925   if (Subtarget->hasSSE2()) {
 926     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 927     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 928     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 929
 930     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 931     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 932     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 933
 934     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 935     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 936   }
 937
 938   if (Subtarget->hasSSE42())
 939     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 940
 941   if (!UseSoftFloat && Subtarget->hasAVX()) {
 942     addRegisterClass(MVT::v32i8,  X86::VR256RegisterClass);
 943     addRegisterClass(MVT::v16i16, X86::VR256RegisterClass);
 944     addRegisterClass(MVT::v8i32,  X86::VR256RegisterClass);
 945     addRegisterClass(MVT::v8f32,  X86::VR256RegisterClass);
 946     addRegisterClass(MVT::v4i64,  X86::VR256RegisterClass);
 947     addRegisterClass(MVT::v4f64,  X86::VR256RegisterClass);
 948
 949     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 950     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 951     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 952
 953     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 954     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 955     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 956     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 957     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 958     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 959
 960     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 961     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 962     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 963     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 965     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 966
 967     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
 968     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
 969     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
 970
 971     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4f64,  Custom);
 972     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i64,  Custom);
 973     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f32,  Custom);
 974     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i32,  Custom);
 975     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i8,  Custom);
 976     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i16, Custom);
 977
 978     // Custom lower several nodes for 256-bit types.
 979     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 980                   i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 981       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 982       EVT VT = SVT;
 983
 984       // Extract subvector is special because the value type
 985       // (result) is 128-bit but the source is 256-bit wide.
 986       if (VT.is128BitVector())
 987         setOperationAction(ISD::EXTRACT_SUBVECTOR, SVT, Custom);
 988
 989       // Do not attempt to custom lower other non-256-bit vectors
 990       if (!VT.is256BitVector())
 991         continue;
 992
 993       setOperationAction(ISD::BUILD_VECTOR,       SVT, Custom);
 994       setOperationAction(ISD::VECTOR_SHUFFLE,     SVT, Custom);
 995       setOperationAction(ISD::INSERT_VECTOR_ELT,  SVT, Custom);
 996       setOperationAction(ISD::EXTRACT_VECTOR_ELT, SVT, Custom);
 997       setOperationAction(ISD::SCALAR_TO_VECTOR,   SVT, Custom);
 998       setOperationAction(ISD::INSERT_SUBVECTOR,   SVT, Custom);
 999     }
1000
1001     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1002     for (unsigned i = (unsigned)MVT::v32i8; i != (unsigned)MVT::v4i64; ++i) {
1003       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1004       EVT VT = SVT;
1005
1006       // Do not attempt to promote non-256-bit vectors
1007       if (!VT.is256BitVector())
1008         continue;
1009
1010       setOperationAction(ISD::AND,    SVT, Promote);
1011       AddPromotedToType (ISD::AND,    SVT, MVT::v4i64);
1012       setOperationAction(ISD::OR,     SVT, Promote);
1013       AddPromotedToType (ISD::OR,     SVT, MVT::v4i64);
1014       setOperationAction(ISD::XOR,    SVT, Promote);
1015       AddPromotedToType (ISD::XOR,    SVT, MVT::v4i64);
1016       setOperationAction(ISD::LOAD,   SVT, Promote);
1017       AddPromotedToType (ISD::LOAD,   SVT, MVT::v4i64);
1018       setOperationAction(ISD::SELECT, SVT, Promote);
1019       AddPromotedToType (ISD::SELECT, SVT, MVT::v4i64);
1020     }
1021   }
1022
1023   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1024   // of this type with custom code.
1025   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1026          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE; VT++) {
1027     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT, Custom);
1028   }
1029
1030   // We want to custom lower some of our intrinsics.
1031   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1032
1033
1034   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1035   // handle type legalization for these operations here.
1036   //
1037   // FIXME: We really should do custom legalization for addition and
1038   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1039   // than generic legalization for 64-bit multiplication-with-overflow, though.
1040   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1041     // Add/Sub/Mul with overflow operations are custom lowered.
1042     MVT VT = IntVTs[i];
1043     setOperationAction(ISD::SADDO, VT, Custom);
1044     setOperationAction(ISD::UADDO, VT, Custom);
1045     setOperationAction(ISD::SSUBO, VT, Custom);
1046     setOperationAction(ISD::USUBO, VT, Custom);
1047     setOperationAction(ISD::SMULO, VT, Custom);
1048     setOperationAction(ISD::UMULO, VT, Custom);
1049   }
1050
1051   // There are no 8-bit 3-address imul/mul instructions
1052   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1053   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1054
1055   if (!Subtarget->is64Bit()) {
1056     // These libcalls are not available in 32-bit.
1057     setLibcallName(RTLIB::SHL_I128, 0);
1058     setLibcallName(RTLIB::SRL_I128, 0);
1059     setLibcallName(RTLIB::SRA_I128, 0);
1060   }
1061
1062   // We have target-specific dag combine patterns for the following nodes:
1063   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1064   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1065   setTargetDAGCombine(ISD::BUILD_VECTOR);
1066   setTargetDAGCombine(ISD::SELECT);
1067   setTargetDAGCombine(ISD::SHL);
1068   setTargetDAGCombine(ISD::SRA);
1069   setTargetDAGCombine(ISD::SRL);
1070   setTargetDAGCombine(ISD::OR);
1071   setTargetDAGCombine(ISD::AND);
1072   setTargetDAGCombine(ISD::ADD);
1073   setTargetDAGCombine(ISD::SUB);
1074   setTargetDAGCombine(ISD::STORE);
1075   setTargetDAGCombine(ISD::ZERO_EXTEND);
1076   setTargetDAGCombine(ISD::SINT_TO_FP);
1077   if (Subtarget->is64Bit())
1078     setTargetDAGCombine(ISD::MUL);
1079
1080   computeRegisterProperties();
1081
1082   // On Darwin, -Os means optimize for size without hurting performance,
1083   // do not reduce the limit.
1084   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1085   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1086   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1087   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1088   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1089   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1090   setPrefLoopAlignment(16);
1091   benefitFromCodePlacementOpt = true;
1092
1093   setPrefFunctionAlignment(4);
1094 }
1095
1096
1097 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1098   return MVT::i8;
1099 }
1100
1101
1102 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1103 /// the desired ByVal argument alignment.
1104 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1105   if (MaxAlign == 16)
1106     return;
1107   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1108     if (VTy->getBitWidth() == 128)
1109       MaxAlign = 16;
1110   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1111     unsigned EltAlign = 0;
1112     getMaxByValAlign(ATy->getElementType(), EltAlign);
1113     if (EltAlign > MaxAlign)
1114       MaxAlign = EltAlign;
1115   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1116     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1117       unsigned EltAlign = 0;
1118       getMaxByValAlign(STy->getElementType(i), EltAlign);
1119       if (EltAlign > MaxAlign)
1120         MaxAlign = EltAlign;
1121       if (MaxAlign == 16)
1122         break;
1123     }
1124   }
1125   return;
1126 }
1127
1128 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1129 /// function arguments in the caller parameter area. For X86, aggregates
1130 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1131 /// are at 4-byte boundaries.
1132 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1133   if (Subtarget->is64Bit()) {
1134     // Max of 8 and alignment of type.
1135     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1136     if (TyAlign > 8)
1137       return TyAlign;
1138     return 8;
1139   }
1140
1141   unsigned Align = 4;
1142   if (Subtarget->hasXMM())
1143     getMaxByValAlign(Ty, Align);
1144   return Align;
1145 }
1146
1147 /// getOptimalMemOpType - Returns the target specific optimal type for load
1148 /// and store operations as a result of memset, memcpy, and memmove
1149 /// lowering. If DstAlign is zero that means it's safe to destination
1150 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1151 /// means there isn't a need to check it against alignment requirement,
1152 /// probably because the source does not need to be loaded. If
1153 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1154 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1155 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1156 /// constant so it does not need to be loaded.
1157 /// It returns EVT::Other if the type should be determined using generic
1158 /// target-independent logic.
1159 EVT
1160 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1161                                        unsigned DstAlign, unsigned SrcAlign,
1162                                        bool NonScalarIntSafe,
1163                                        bool MemcpyStrSrc,
1164                                        MachineFunction &MF) const {
1165   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1166   // linux.  This is because the stack realignment code can't handle certain
1167   // cases like PR2962.  This should be removed when PR2962 is fixed.
1168   const Function *F = MF.getFunction();
1169   if (NonScalarIntSafe &&
1170       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1171     if (Size >= 16 &&
1172         (Subtarget->isUnalignedMemAccessFast() ||
1173          ((DstAlign == 0 || DstAlign >= 16) &&
1174           (SrcAlign == 0 || SrcAlign >= 16))) &&
1175         Subtarget->getStackAlignment() >= 16) {
1176       if (Subtarget->hasSSE2())
1177         return MVT::v4i32;
1178       if (Subtarget->hasSSE1())
1179         return MVT::v4f32;
1180     } else if (!MemcpyStrSrc && Size >= 8 &&
1181                !Subtarget->is64Bit() &&
1182                Subtarget->getStackAlignment() >= 8 &&
1183                Subtarget->hasXMMInt()) {
1184       // Do not use f64 to lower memcpy if source is string constant. It's
1185       // better to use i32 to avoid the loads.
1186       return MVT::f64;
1187     }
1188   }
1189   if (Subtarget->is64Bit() && Size >= 8)
1190     return MVT::i64;
1191   return MVT::i32;
1192 }
1193
1194 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1195 /// current function.  The returned value is a member of the
1196 /// MachineJumpTableInfo::JTEntryKind enum.
1197 unsigned X86TargetLowering::getJumpTableEncoding() const {
1198   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1199   // symbol.
1200   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1201       Subtarget->isPICStyleGOT())
1202     return MachineJumpTableInfo::EK_Custom32;
1203
1204   // Otherwise, use the normal jump table encoding heuristics.
1205   return TargetLowering::getJumpTableEncoding();
1206 }
1207
1208 const MCExpr *
1209 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1210                                              const MachineBasicBlock *MBB,
1211                                              unsigned uid,MCContext &Ctx) const{
1212   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1213          Subtarget->isPICStyleGOT());
1214   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1215   // entries.
1216   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1217                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1218 }
1219
1220 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1221 /// jumptable.
1222 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1223                                                     SelectionDAG &DAG) const {
1224   if (!Subtarget->is64Bit())
1225     // This doesn't have DebugLoc associated with it, but is not really the
1226     // same as a Register.
1227     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1228   return Table;
1229 }
1230
1231 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1232 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1233 /// MCExpr.
1234 const MCExpr *X86TargetLowering::
1235 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1236                              MCContext &Ctx) const {
1237   // X86-64 uses RIP relative addressing based on the jump table label.
1238   if (Subtarget->isPICStyleRIPRel())
1239     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1240
1241   // Otherwise, the reference is relative to the PIC base.
1242   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1243 }
1244
1245 // FIXME: Why this routine is here? Move to RegInfo!
1246 std::pair<const TargetRegisterClass*, uint8_t>
1247 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1248   const TargetRegisterClass *RRC = 0;
1249   uint8_t Cost = 1;
1250   switch (VT.getSimpleVT().SimpleTy) {
1251   default:
1252     return TargetLowering::findRepresentativeClass(VT);
1253   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1254     RRC = (Subtarget->is64Bit()
1255            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1256     break;
1257   case MVT::x86mmx:
1258     RRC = X86::VR64RegisterClass;
1259     break;
1260   case MVT::f32: case MVT::f64:
1261   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1262   case MVT::v4f32: case MVT::v2f64:
1263   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1264   case MVT::v4f64:
1265     RRC = X86::VR128RegisterClass;
1266     break;
1267   }
1268   return std::make_pair(RRC, Cost);
1269 }
1270
1271 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1272                                                unsigned &Offset) const {
1273   if (!Subtarget->isTargetLinux())
1274     return false;
1275
1276   if (Subtarget->is64Bit()) {
1277     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1278     Offset = 0x28;
1279     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1280       AddressSpace = 256;
1281     else
1282       AddressSpace = 257;
1283   } else {
1284     // %gs:0x14 on i386
1285     Offset = 0x14;
1286     AddressSpace = 256;
1287   }
1288   return true;
1289 }
1290
1291
1292 //===----------------------------------------------------------------------===//
1293 //               Return Value Calling Convention Implementation
1294 //===----------------------------------------------------------------------===//
1295
1296 #include "X86GenCallingConv.inc"
1297
1298 bool
1299 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1300                                   MachineFunction &MF, bool isVarArg,
1301                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1302                         LLVMContext &Context) const {
1303   SmallVector<CCValAssign, 16> RVLocs;
1304   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1305                  RVLocs, Context);
1306   return CCInfo.CheckReturn(Outs, RetCC_X86);
1307 }
1308
1309 SDValue
1310 X86TargetLowering::LowerReturn(SDValue Chain,
1311                                CallingConv::ID CallConv, bool isVarArg,
1312                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1313                                const SmallVectorImpl<SDValue> &OutVals,
1314                                DebugLoc dl, SelectionDAG &DAG) const {
1315   MachineFunction &MF = DAG.getMachineFunction();
1316   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1317
1318   SmallVector<CCValAssign, 16> RVLocs;
1319   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1320                  RVLocs, *DAG.getContext());
1321   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1322
1323   // Add the regs to the liveout set for the function.
1324   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1325   for (unsigned i = 0; i != RVLocs.size(); ++i)
1326     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1327       MRI.addLiveOut(RVLocs[i].getLocReg());
1328
1329   SDValue Flag;
1330
1331   SmallVector<SDValue, 6> RetOps;
1332   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1333   // Operand #1 = Bytes To Pop
1334   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1335                    MVT::i16));
1336
1337   // Copy the result values into the output registers.
1338   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1339     CCValAssign &VA = RVLocs[i];
1340     assert(VA.isRegLoc() && "Can only return in registers!");
1341     SDValue ValToCopy = OutVals[i];
1342     EVT ValVT = ValToCopy.getValueType();
1343
1344     // If this is x86-64, and we disabled SSE, we can't return FP values,
1345     // or SSE or MMX vectors.
1346     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1347          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1348           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1349       report_fatal_error("SSE register return with SSE disabled");
1350     }
1351     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1352     // llvm-gcc has never done it right and no one has noticed, so this
1353     // should be OK for now.
1354     if (ValVT == MVT::f64 &&
1355         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1356       report_fatal_error("SSE2 register return with SSE2 disabled");
1357
1358     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1359     // the RET instruction and handled by the FP Stackifier.
1360     if (VA.getLocReg() == X86::ST0 ||
1361         VA.getLocReg() == X86::ST1) {
1362       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1363       // change the value to the FP stack register class.
1364       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1365         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1366       RetOps.push_back(ValToCopy);
1367       // Don't emit a copytoreg.
1368       continue;
1369     }
1370
1371     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1372     // which is returned in RAX / RDX.
1373     if (Subtarget->is64Bit()) {
1374       if (ValVT == MVT::x86mmx) {
1375         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1376           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1377           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1378                                   ValToCopy);
1379           // If we don't have SSE2 available, convert to v4f32 so the generated
1380           // register is legal.
1381           if (!Subtarget->hasSSE2())
1382             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1383         }
1384       }
1385     }
1386
1387     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1388     Flag = Chain.getValue(1);
1389   }
1390
1391   // The x86-64 ABI for returning structs by value requires that we copy
1392   // the sret argument into %rax for the return. We saved the argument into
1393   // a virtual register in the entry block, so now we copy the value out
1394   // and into %rax.
1395   if (Subtarget->is64Bit() &&
1396       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1397     MachineFunction &MF = DAG.getMachineFunction();
1398     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1399     unsigned Reg = FuncInfo->getSRetReturnReg();
1400     assert(Reg &&
1401            "SRetReturnReg should have been set in LowerFormalArguments().");
1402     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1403
1404     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1405     Flag = Chain.getValue(1);
1406
1407     // RAX now acts like a return value.
1408     MRI.addLiveOut(X86::RAX);
1409   }
1410
1411   RetOps[0] = Chain;  // Update chain.
1412
1413   // Add the flag if we have it.
1414   if (Flag.getNode())
1415     RetOps.push_back(Flag);
1416
1417   return DAG.getNode(X86ISD::RET_FLAG, dl,
1418                      MVT::Other, &RetOps[0], RetOps.size());
1419 }
1420
1421 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1422   if (N->getNumValues() != 1)
1423     return false;
1424   if (!N->hasNUsesOfValue(1, 0))
1425     return false;
1426
1427   SDNode *Copy = *N->use_begin();
1428   if (Copy->getOpcode() != ISD::CopyToReg &&
1429       Copy->getOpcode() != ISD::FP_EXTEND)
1430     return false;
1431
1432   bool HasRet = false;
1433   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1434        UI != UE; ++UI) {
1435     if (UI->getOpcode() != X86ISD::RET_FLAG)
1436       return false;
1437     HasRet = true;
1438   }
1439
1440   return HasRet;
1441 }
1442
1443 EVT
1444 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1445                                             ISD::NodeType ExtendKind) const {
1446   MVT ReturnMVT;
1447   // TODO: Is this also valid on 32-bit?
1448   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1449     ReturnMVT = MVT::i8;
1450   else
1451     ReturnMVT = MVT::i32;
1452
1453   EVT MinVT = getRegisterType(Context, ReturnMVT);
1454   return VT.bitsLT(MinVT) ? MinVT : VT;
1455 }
1456
1457 /// LowerCallResult - Lower the result values of a call into the
1458 /// appropriate copies out of appropriate physical registers.
1459 ///
1460 SDValue
1461 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1462                                    CallingConv::ID CallConv, bool isVarArg,
1463                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1464                                    DebugLoc dl, SelectionDAG &DAG,
1465                                    SmallVectorImpl<SDValue> &InVals) const {
1466
1467   // Assign locations to each value returned by this call.
1468   SmallVector<CCValAssign, 16> RVLocs;
1469   bool Is64Bit = Subtarget->is64Bit();
1470   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1471                  getTargetMachine(), RVLocs, *DAG.getContext());
1472   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1473
1474   // Copy all of the result registers out of their specified physreg.
1475   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1476     CCValAssign &VA = RVLocs[i];
1477     EVT CopyVT = VA.getValVT();
1478
1479     // If this is x86-64, and we disabled SSE, we can't return FP values
1480     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1481         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1482       report_fatal_error("SSE register return with SSE disabled");
1483     }
1484
1485     SDValue Val;
1486
1487     // If this is a call to a function that returns an fp value on the floating
1488     // point stack, we must guarantee the the value is popped from the stack, so
1489     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1490     // if the return value is not used. We use the FpPOP_RETVAL instruction
1491     // instead.
1492     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1493       // If we prefer to use the value in xmm registers, copy it out as f80 and
1494       // use a truncate to move it from fp stack reg to xmm reg.
1495       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1496       SDValue Ops[] = { Chain, InFlag };
1497       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
1498                                          MVT::Other, MVT::Glue, Ops, 2), 1);
1499       Val = Chain.getValue(0);
1500
1501       // Round the f80 to the right size, which also moves it to the appropriate
1502       // xmm register.
1503       if (CopyVT != VA.getValVT())
1504         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1505                           // This truncation won't change the value.
1506                           DAG.getIntPtrConstant(1));
1507     } else {
1508       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1509                                  CopyVT, InFlag).getValue(1);
1510       Val = Chain.getValue(0);
1511     }
1512     InFlag = Chain.getValue(2);
1513     InVals.push_back(Val);
1514   }
1515
1516   return Chain;
1517 }
1518
1519
1520 //===----------------------------------------------------------------------===//
1521 //                C & StdCall & Fast Calling Convention implementation
1522 //===----------------------------------------------------------------------===//
1523 //  StdCall calling convention seems to be standard for many Windows' API
1524 //  routines and around. It differs from C calling convention just a little:
1525 //  callee should clean up the stack, not caller. Symbols should be also
1526 //  decorated in some fancy way :) It doesn't support any vector arguments.
1527 //  For info on fast calling convention see Fast Calling Convention (tail call)
1528 //  implementation LowerX86_32FastCCCallTo.
1529
1530 /// CallIsStructReturn - Determines whether a call uses struct return
1531 /// semantics.
1532 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1533   if (Outs.empty())
1534     return false;
1535
1536   return Outs[0].Flags.isSRet();
1537 }
1538
1539 /// ArgsAreStructReturn - Determines whether a function uses struct
1540 /// return semantics.
1541 static bool
1542 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1543   if (Ins.empty())
1544     return false;
1545
1546   return Ins[0].Flags.isSRet();
1547 }
1548
1549 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1550 /// by "Src" to address "Dst" with size and alignment information specified by
1551 /// the specific parameter attribute. The copy will be passed as a byval
1552 /// function parameter.
1553 static SDValue
1554 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1555                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1556                           DebugLoc dl) {
1557   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1558
1559   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1560                        /*isVolatile*/false, /*AlwaysInline=*/true,
1561                        MachinePointerInfo(), MachinePointerInfo());
1562 }
1563
1564 /// IsTailCallConvention - Return true if the calling convention is one that
1565 /// supports tail call optimization.
1566 static bool IsTailCallConvention(CallingConv::ID CC) {
1567   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1568 }
1569
1570 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1571   if (!CI->isTailCall())
1572     return false;
1573
1574   CallSite CS(CI);
1575   CallingConv::ID CalleeCC = CS.getCallingConv();
1576   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1577     return false;
1578
1579   return true;
1580 }
1581
1582 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1583 /// a tailcall target by changing its ABI.
1584 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1585   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1586 }
1587
1588 SDValue
1589 X86TargetLowering::LowerMemArgument(SDValue Chain,
1590                                     CallingConv::ID CallConv,
1591                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1592                                     DebugLoc dl, SelectionDAG &DAG,
1593                                     const CCValAssign &VA,
1594                                     MachineFrameInfo *MFI,
1595                                     unsigned i) const {
1596   // Create the nodes corresponding to a load from this parameter slot.
1597   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1598   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1599   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1600   EVT ValVT;
1601
1602   // If value is passed by pointer we have address passed instead of the value
1603   // itself.
1604   if (VA.getLocInfo() == CCValAssign::Indirect)
1605     ValVT = VA.getLocVT();
1606   else
1607     ValVT = VA.getValVT();
1608
1609   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1610   // changed with more analysis.
1611   // In case of tail call optimization mark all arguments mutable. Since they
1612   // could be overwritten by lowering of arguments in case of a tail call.
1613   if (Flags.isByVal()) {
1614     unsigned Bytes = Flags.getByValSize();
1615     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1616     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1617     return DAG.getFrameIndex(FI, getPointerTy());
1618   } else {
1619     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1620                                     VA.getLocMemOffset(), isImmutable);
1621     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1622     return DAG.getLoad(ValVT, dl, Chain, FIN,
1623                        MachinePointerInfo::getFixedStack(FI),
1624                        false, false, 0);
1625   }
1626 }
1627
1628 SDValue
1629 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1630                                         CallingConv::ID CallConv,
1631                                         bool isVarArg,
1632                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1633                                         DebugLoc dl,
1634                                         SelectionDAG &DAG,
1635                                         SmallVectorImpl<SDValue> &InVals)
1636                                           const {
1637   MachineFunction &MF = DAG.getMachineFunction();
1638   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1639
1640   const Function* Fn = MF.getFunction();
1641   if (Fn->hasExternalLinkage() &&
1642       Subtarget->isTargetCygMing() &&
1643       Fn->getName() == "main")
1644     FuncInfo->setForceFramePointer(true);
1645
1646   MachineFrameInfo *MFI = MF.getFrameInfo();
1647   bool Is64Bit = Subtarget->is64Bit();
1648   bool IsWin64 = Subtarget->isTargetWin64();
1649
1650   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1651          "Var args not supported with calling convention fastcc or ghc");
1652
1653   // Assign locations to all of the incoming arguments.
1654   SmallVector<CCValAssign, 16> ArgLocs;
1655   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1656                  ArgLocs, *DAG.getContext());
1657
1658   // Allocate shadow area for Win64
1659   if (IsWin64) {
1660     CCInfo.AllocateStack(32, 8);
1661   }
1662
1663   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1664
1665   unsigned LastVal = ~0U;
1666   SDValue ArgValue;
1667   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1668     CCValAssign &VA = ArgLocs[i];
1669     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1670     // places.
1671     assert(VA.getValNo() != LastVal &&
1672            "Don't support value assigned to multiple locs yet");
1673     LastVal = VA.getValNo();
1674
1675     if (VA.isRegLoc()) {
1676       EVT RegVT = VA.getLocVT();
1677       TargetRegisterClass *RC = NULL;
1678       if (RegVT == MVT::i32)
1679         RC = X86::GR32RegisterClass;
1680       else if (Is64Bit && RegVT == MVT::i64)
1681         RC = X86::GR64RegisterClass;
1682       else if (RegVT == MVT::f32)
1683         RC = X86::FR32RegisterClass;
1684       else if (RegVT == MVT::f64)
1685         RC = X86::FR64RegisterClass;
1686       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1687         RC = X86::VR256RegisterClass;
1688       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1689         RC = X86::VR128RegisterClass;
1690       else if (RegVT == MVT::x86mmx)
1691         RC = X86::VR64RegisterClass;
1692       else
1693         llvm_unreachable("Unknown argument type!");
1694
1695       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1696       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1697
1698       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1699       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1700       // right size.
1701       if (VA.getLocInfo() == CCValAssign::SExt)
1702         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1703                                DAG.getValueType(VA.getValVT()));
1704       else if (VA.getLocInfo() == CCValAssign::ZExt)
1705         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1706                                DAG.getValueType(VA.getValVT()));
1707       else if (VA.getLocInfo() == CCValAssign::BCvt)
1708         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1709
1710       if (VA.isExtInLoc()) {
1711         // Handle MMX values passed in XMM regs.
1712         if (RegVT.isVector()) {
1713           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1714                                  ArgValue);
1715         } else
1716           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1717       }
1718     } else {
1719       assert(VA.isMemLoc());
1720       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1721     }
1722
1723     // If value is passed via pointer - do a load.
1724     if (VA.getLocInfo() == CCValAssign::Indirect)
1725       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1726                              MachinePointerInfo(), false, false, 0);
1727
1728     InVals.push_back(ArgValue);
1729   }
1730
1731   // The x86-64 ABI for returning structs by value requires that we copy
1732   // the sret argument into %rax for the return. Save the argument into
1733   // a virtual register so that we can access it from the return points.
1734   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1735     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1736     unsigned Reg = FuncInfo->getSRetReturnReg();
1737     if (!Reg) {
1738       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1739       FuncInfo->setSRetReturnReg(Reg);
1740     }
1741     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1742     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1743   }
1744
1745   unsigned StackSize = CCInfo.getNextStackOffset();
1746   // Align stack specially for tail calls.
1747   if (FuncIsMadeTailCallSafe(CallConv))
1748     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1749
1750   // If the function takes variable number of arguments, make a frame index for
1751   // the start of the first vararg value... for expansion of llvm.va_start.
1752   if (isVarArg) {
1753     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1754                     CallConv != CallingConv::X86_ThisCall)) {
1755       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1756     }
1757     if (Is64Bit) {
1758       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1759
1760       // FIXME: We should really autogenerate these arrays
1761       static const unsigned GPR64ArgRegsWin64[] = {
1762         X86::RCX, X86::RDX, X86::R8,  X86::R9
1763       };
1764       static const unsigned GPR64ArgRegs64Bit[] = {
1765         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1766       };
1767       static const unsigned XMMArgRegs64Bit[] = {
1768         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1769         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1770       };
1771       const unsigned *GPR64ArgRegs;
1772       unsigned NumXMMRegs = 0;
1773
1774       if (IsWin64) {
1775         // The XMM registers which might contain var arg parameters are shadowed
1776         // in their paired GPR.  So we only need to save the GPR to their home
1777         // slots.
1778         TotalNumIntRegs = 4;
1779         GPR64ArgRegs = GPR64ArgRegsWin64;
1780       } else {
1781         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1782         GPR64ArgRegs = GPR64ArgRegs64Bit;
1783
1784         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1785       }
1786       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1787                                                        TotalNumIntRegs);
1788
1789       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1790       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1791              "SSE register cannot be used when SSE is disabled!");
1792       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1793              "SSE register cannot be used when SSE is disabled!");
1794       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1795         // Kernel mode asks for SSE to be disabled, so don't push them
1796         // on the stack.
1797         TotalNumXMMRegs = 0;
1798
1799       if (IsWin64) {
1800         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1801         // Get to the caller-allocated home save location.  Add 8 to account
1802         // for the return address.
1803         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1804         FuncInfo->setRegSaveFrameIndex(
1805           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1806         // Fixup to set vararg frame on shadow area (4 x i64).
1807         if (NumIntRegs < 4)
1808           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1809       } else {
1810         // For X86-64, if there are vararg parameters that are passed via
1811         // registers, then we must store them to their spots on the stack so they
1812         // may be loaded by deferencing the result of va_next.
1813         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1814         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1815         FuncInfo->setRegSaveFrameIndex(
1816           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1817                                false));
1818       }
1819
1820       // Store the integer parameter registers.
1821       SmallVector<SDValue, 8> MemOps;
1822       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1823                                         getPointerTy());
1824       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1825       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1826         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1827                                   DAG.getIntPtrConstant(Offset));
1828         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1829                                      X86::GR64RegisterClass);
1830         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1831         SDValue Store =
1832           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1833                        MachinePointerInfo::getFixedStack(
1834                          FuncInfo->getRegSaveFrameIndex(), Offset),
1835                        false, false, 0);
1836         MemOps.push_back(Store);
1837         Offset += 8;
1838       }
1839
1840       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1841         // Now store the XMM (fp + vector) parameter registers.
1842         SmallVector<SDValue, 11> SaveXMMOps;
1843         SaveXMMOps.push_back(Chain);
1844
1845         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1846         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1847         SaveXMMOps.push_back(ALVal);
1848
1849         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1850                                FuncInfo->getRegSaveFrameIndex()));
1851         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1852                                FuncInfo->getVarArgsFPOffset()));
1853
1854         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1855           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1856                                        X86::VR128RegisterClass);
1857           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1858           SaveXMMOps.push_back(Val);
1859         }
1860         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1861                                      MVT::Other,
1862                                      &SaveXMMOps[0], SaveXMMOps.size()));
1863       }
1864
1865       if (!MemOps.empty())
1866         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1867                             &MemOps[0], MemOps.size());
1868     }
1869   }
1870
1871   // Some CCs need callee pop.
1872   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt)) {
1873     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1874   } else {
1875     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1876     // If this is an sret function, the return should pop the hidden pointer.
1877     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1878       FuncInfo->setBytesToPopOnReturn(4);
1879   }
1880
1881   if (!Is64Bit) {
1882     // RegSaveFrameIndex is X86-64 only.
1883     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1884     if (CallConv == CallingConv::X86_FastCall ||
1885         CallConv == CallingConv::X86_ThisCall)
1886       // fastcc functions can't have varargs.
1887       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1888   }
1889
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1895                                     SDValue StackPtr, SDValue Arg,
1896                                     DebugLoc dl, SelectionDAG &DAG,
1897                                     const CCValAssign &VA,
1898                                     ISD::ArgFlagsTy Flags) const {
1899   unsigned LocMemOffset = VA.getLocMemOffset();
1900   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1901   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1902   if (Flags.isByVal())
1903     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1904
1905   return DAG.getStore(Chain, dl, Arg, PtrOff,
1906                       MachinePointerInfo::getStack(LocMemOffset),
1907                       false, false, 0);
1908 }
1909
1910 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1911 /// optimization is performed and it is required.
1912 SDValue
1913 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1914                                            SDValue &OutRetAddr, SDValue Chain,
1915                                            bool IsTailCall, bool Is64Bit,
1916                                            int FPDiff, DebugLoc dl) const {
1917   // Adjust the Return address stack slot.
1918   EVT VT = getPointerTy();
1919   OutRetAddr = getReturnAddressFrameIndex(DAG);
1920
1921   // Load the "old" Return address.
1922   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1923                            false, false, 0);
1924   return SDValue(OutRetAddr.getNode(), 1);
1925 }
1926
1927 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1928 /// optimization is performed and it is required (FPDiff!=0).
1929 static SDValue
1930 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1931                          SDValue Chain, SDValue RetAddrFrIdx,
1932                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1933   // Store the return address to the appropriate stack slot.
1934   if (!FPDiff) return Chain;
1935   // Calculate the new stack slot for the return address.
1936   int SlotSize = Is64Bit ? 8 : 4;
1937   int NewReturnAddrFI =
1938     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1939   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1940   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1941   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1942                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1943                        false, false, 0);
1944   return Chain;
1945 }
1946
1947 SDValue
1948 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1949                              CallingConv::ID CallConv, bool isVarArg,
1950                              bool &isTailCall,
1951                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1952                              const SmallVectorImpl<SDValue> &OutVals,
1953                              const SmallVectorImpl<ISD::InputArg> &Ins,
1954                              DebugLoc dl, SelectionDAG &DAG,
1955                              SmallVectorImpl<SDValue> &InVals) const {
1956   MachineFunction &MF = DAG.getMachineFunction();
1957   bool Is64Bit        = Subtarget->is64Bit();
1958   bool IsWin64        = Subtarget->isTargetWin64();
1959   bool IsStructRet    = CallIsStructReturn(Outs);
1960   bool IsSibcall      = false;
1961
1962   if (isTailCall) {
1963     // Check if it's really possible to do a tail call.
1964     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1965                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1966                                                    Outs, OutVals, Ins, DAG);
1967
1968     // Sibcalls are automatically detected tailcalls which do not require
1969     // ABI changes.
1970     if (!GuaranteedTailCallOpt && isTailCall)
1971       IsSibcall = true;
1972
1973     if (isTailCall)
1974       ++NumTailCalls;
1975   }
1976
1977   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1978          "Var args not supported with calling convention fastcc or ghc");
1979
1980   // Analyze operands of the call, assigning locations to each operand.
1981   SmallVector<CCValAssign, 16> ArgLocs;
1982   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1983                  ArgLocs, *DAG.getContext());
1984
1985   // Allocate shadow area for Win64
1986   if (IsWin64) {
1987     CCInfo.AllocateStack(32, 8);
1988   }
1989
1990   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
1991
1992   // Get a count of how many bytes are to be pushed on the stack.
1993   unsigned NumBytes = CCInfo.getNextStackOffset();
1994   if (IsSibcall)
1995     // This is a sibcall. The memory operands are available in caller's
1996     // own caller's stack.
1997     NumBytes = 0;
1998   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1999     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2000
2001   int FPDiff = 0;
2002   if (isTailCall && !IsSibcall) {
2003     // Lower arguments at fp - stackoffset + fpdiff.
2004     unsigned NumBytesCallerPushed =
2005       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2006     FPDiff = NumBytesCallerPushed - NumBytes;
2007
2008     // Set the delta of movement of the returnaddr stackslot.
2009     // But only set if delta is greater than previous delta.
2010     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2011       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2012   }
2013
2014   if (!IsSibcall)
2015     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2016
2017   SDValue RetAddrFrIdx;
2018   // Load return address for tail calls.
2019   if (isTailCall && FPDiff)
2020     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2021                                     Is64Bit, FPDiff, dl);
2022
2023   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2024   SmallVector<SDValue, 8> MemOpChains;
2025   SDValue StackPtr;
2026
2027   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2028   // of tail call optimization arguments are handle later.
2029   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2030     CCValAssign &VA = ArgLocs[i];
2031     EVT RegVT = VA.getLocVT();
2032     SDValue Arg = OutVals[i];
2033     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2034     bool isByVal = Flags.isByVal();
2035
2036     // Promote the value if needed.
2037     switch (VA.getLocInfo()) {
2038     default: llvm_unreachable("Unknown loc info!");
2039     case CCValAssign::Full: break;
2040     case CCValAssign::SExt:
2041       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2042       break;
2043     case CCValAssign::ZExt:
2044       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2045       break;
2046     case CCValAssign::AExt:
2047       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2048         // Special case: passing MMX values in XMM registers.
2049         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2050         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2051         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2052       } else
2053         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2054       break;
2055     case CCValAssign::BCvt:
2056       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2057       break;
2058     case CCValAssign::Indirect: {
2059       // Store the argument.
2060       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2061       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2062       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2063                            MachinePointerInfo::getFixedStack(FI),
2064                            false, false, 0);
2065       Arg = SpillSlot;
2066       break;
2067     }
2068     }
2069
2070     if (VA.isRegLoc()) {
2071       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2072       if (isVarArg && IsWin64) {
2073         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2074         // shadow reg if callee is a varargs function.
2075         unsigned ShadowReg = 0;
2076         switch (VA.getLocReg()) {
2077         case X86::XMM0: ShadowReg = X86::RCX; break;
2078         case X86::XMM1: ShadowReg = X86::RDX; break;
2079         case X86::XMM2: ShadowReg = X86::R8; break;
2080         case X86::XMM3: ShadowReg = X86::R9; break;
2081         }
2082         if (ShadowReg)
2083           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2084       }
2085     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2086       assert(VA.isMemLoc());
2087       if (StackPtr.getNode() == 0)
2088         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2089       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2090                                              dl, DAG, VA, Flags));
2091     }
2092   }
2093
2094   if (!MemOpChains.empty())
2095     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2096                         &MemOpChains[0], MemOpChains.size());
2097
2098   // Build a sequence of copy-to-reg nodes chained together with token chain
2099   // and flag operands which copy the outgoing args into registers.
2100   SDValue InFlag;
2101   // Tail call byval lowering might overwrite argument registers so in case of
2102   // tail call optimization the copies to registers are lowered later.
2103   if (!isTailCall)
2104     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2105       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2106                                RegsToPass[i].second, InFlag);
2107       InFlag = Chain.getValue(1);
2108     }
2109
2110   if (Subtarget->isPICStyleGOT()) {
2111     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2112     // GOT pointer.
2113     if (!isTailCall) {
2114       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2115                                DAG.getNode(X86ISD::GlobalBaseReg,
2116                                            DebugLoc(), getPointerTy()),
2117                                InFlag);
2118       InFlag = Chain.getValue(1);
2119     } else {
2120       // If we are tail calling and generating PIC/GOT style code load the
2121       // address of the callee into ECX. The value in ecx is used as target of
2122       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2123       // for tail calls on PIC/GOT architectures. Normally we would just put the
2124       // address of GOT into ebx and then call target@PLT. But for tail calls
2125       // ebx would be restored (since ebx is callee saved) before jumping to the
2126       // target@PLT.
2127
2128       // Note: The actual moving to ECX is done further down.
2129       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2130       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2131           !G->getGlobal()->hasProtectedVisibility())
2132         Callee = LowerGlobalAddress(Callee, DAG);
2133       else if (isa<ExternalSymbolSDNode>(Callee))
2134         Callee = LowerExternalSymbol(Callee, DAG);
2135     }
2136   }
2137
2138   if (Is64Bit && isVarArg && !IsWin64) {
2139     // From AMD64 ABI document:
2140     // For calls that may call functions that use varargs or stdargs
2141     // (prototype-less calls or calls to functions containing ellipsis (...) in
2142     // the declaration) %al is used as hidden argument to specify the number
2143     // of SSE registers used. The contents of %al do not need to match exactly
2144     // the number of registers, but must be an ubound on the number of SSE
2145     // registers used and is in the range 0 - 8 inclusive.
2146
2147     // Count the number of XMM registers allocated.
2148     static const unsigned XMMArgRegs[] = {
2149       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2150       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2151     };
2152     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2153     assert((Subtarget->hasXMM() || !NumXMMRegs)
2154            && "SSE registers cannot be used when SSE is disabled");
2155
2156     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2157                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2158     InFlag = Chain.getValue(1);
2159   }
2160
2161
2162   // For tail calls lower the arguments to the 'real' stack slot.
2163   if (isTailCall) {
2164     // Force all the incoming stack arguments to be loaded from the stack
2165     // before any new outgoing arguments are stored to the stack, because the
2166     // outgoing stack slots may alias the incoming argument stack slots, and
2167     // the alias isn't otherwise explicit. This is slightly more conservative
2168     // than necessary, because it means that each store effectively depends
2169     // on every argument instead of just those arguments it would clobber.
2170     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2171
2172     SmallVector<SDValue, 8> MemOpChains2;
2173     SDValue FIN;
2174     int FI = 0;
2175     // Do not flag preceding copytoreg stuff together with the following stuff.
2176     InFlag = SDValue();
2177     if (GuaranteedTailCallOpt) {
2178       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2179         CCValAssign &VA = ArgLocs[i];
2180         if (VA.isRegLoc())
2181           continue;
2182         assert(VA.isMemLoc());
2183         SDValue Arg = OutVals[i];
2184         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2185         // Create frame index.
2186         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2187         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2188         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2189         FIN = DAG.getFrameIndex(FI, getPointerTy());
2190
2191         if (Flags.isByVal()) {
2192           // Copy relative to framepointer.
2193           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2194           if (StackPtr.getNode() == 0)
2195             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2196                                           getPointerTy());
2197           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2198
2199           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2200                                                            ArgChain,
2201                                                            Flags, DAG, dl));
2202         } else {
2203           // Store relative to framepointer.
2204           MemOpChains2.push_back(
2205             DAG.getStore(ArgChain, dl, Arg, FIN,
2206                          MachinePointerInfo::getFixedStack(FI),
2207                          false, false, 0));
2208         }
2209       }
2210     }
2211
2212     if (!MemOpChains2.empty())
2213       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2214                           &MemOpChains2[0], MemOpChains2.size());
2215
2216     // Copy arguments to their registers.
2217     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2218       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2219                                RegsToPass[i].second, InFlag);
2220       InFlag = Chain.getValue(1);
2221     }
2222     InFlag =SDValue();
2223
2224     // Store the return address to the appropriate stack slot.
2225     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2226                                      FPDiff, dl);
2227   }
2228
2229   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2230     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2231     // In the 64-bit large code model, we have to make all calls
2232     // through a register, since the call instruction's 32-bit
2233     // pc-relative offset may not be large enough to hold the whole
2234     // address.
2235   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2236     // If the callee is a GlobalAddress node (quite common, every direct call
2237     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2238     // it.
2239
2240     // We should use extra load for direct calls to dllimported functions in
2241     // non-JIT mode.
2242     const GlobalValue *GV = G->getGlobal();
2243     if (!GV->hasDLLImportLinkage()) {
2244       unsigned char OpFlags = 0;
2245       bool ExtraLoad = false;
2246       unsigned WrapperKind = ISD::DELETED_NODE;
2247
2248       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2249       // external symbols most go through the PLT in PIC mode.  If the symbol
2250       // has hidden or protected visibility, or if it is static or local, then
2251       // we don't need to use the PLT - we can directly call it.
2252       if (Subtarget->isTargetELF() &&
2253           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2254           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2255         OpFlags = X86II::MO_PLT;
2256       } else if (Subtarget->isPICStyleStubAny() &&
2257                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2258                  (!Subtarget->getTargetTriple().isMacOSX() ||
2259                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2260         // PC-relative references to external symbols should go through $stub,
2261         // unless we're building with the leopard linker or later, which
2262         // automatically synthesizes these stubs.
2263         OpFlags = X86II::MO_DARWIN_STUB;
2264       } else if (Subtarget->isPICStyleRIPRel() &&
2265                  isa<Function>(GV) &&
2266                  cast<Function>(GV)->hasFnAttr(Attribute::NonLazyBind)) {
2267         // If the function is marked as non-lazy, generate an indirect call
2268         // which loads from the GOT directly. This avoids runtime overhead
2269         // at the cost of eager binding (and one extra byte of encoding).
2270         OpFlags = X86II::MO_GOTPCREL;
2271         WrapperKind = X86ISD::WrapperRIP;
2272         ExtraLoad = true;
2273       }
2274
2275       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2276                                           G->getOffset(), OpFlags);
2277
2278       // Add a wrapper if needed.
2279       if (WrapperKind != ISD::DELETED_NODE)
2280         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2281       // Add extra indirection if needed.
2282       if (ExtraLoad)
2283         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2284                              MachinePointerInfo::getGOT(),
2285                              false, false, 0);
2286     }
2287   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2288     unsigned char OpFlags = 0;
2289
2290     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2291     // external symbols should go through the PLT.
2292     if (Subtarget->isTargetELF() &&
2293         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2294       OpFlags = X86II::MO_PLT;
2295     } else if (Subtarget->isPICStyleStubAny() &&
2296                (!Subtarget->getTargetTriple().isMacOSX() ||
2297                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2298       // PC-relative references to external symbols should go through $stub,
2299       // unless we're building with the leopard linker or later, which
2300       // automatically synthesizes these stubs.
2301       OpFlags = X86II::MO_DARWIN_STUB;
2302     }
2303
2304     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2305                                          OpFlags);
2306   }
2307
2308   // Returns a chain & a flag for retval copy to use.
2309   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2310   SmallVector<SDValue, 8> Ops;
2311
2312   if (!IsSibcall && isTailCall) {
2313     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2314                            DAG.getIntPtrConstant(0, true), InFlag);
2315     InFlag = Chain.getValue(1);
2316   }
2317
2318   Ops.push_back(Chain);
2319   Ops.push_back(Callee);
2320
2321   if (isTailCall)
2322     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2323
2324   // Add argument registers to the end of the list so that they are known live
2325   // into the call.
2326   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2327     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2328                                   RegsToPass[i].second.getValueType()));
2329
2330   // Add an implicit use GOT pointer in EBX.
2331   if (!isTailCall && Subtarget->isPICStyleGOT())
2332     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2333
2334   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2335   if (Is64Bit && isVarArg && !IsWin64)
2336     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2337
2338   if (InFlag.getNode())
2339     Ops.push_back(InFlag);
2340
2341   if (isTailCall) {
2342     // We used to do:
2343     //// If this is the first return lowered for this function, add the regs
2344     //// to the liveout set for the function.
2345     // This isn't right, although it's probably harmless on x86; liveouts
2346     // should be computed from returns not tail calls.  Consider a void
2347     // function making a tail call to a function returning int.
2348     return DAG.getNode(X86ISD::TC_RETURN, dl,
2349                        NodeTys, &Ops[0], Ops.size());
2350   }
2351
2352   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2353   InFlag = Chain.getValue(1);
2354
2355   // Create the CALLSEQ_END node.
2356   unsigned NumBytesForCalleeToPush;
2357   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt))
2358     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2359   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2360     // If this is a call to a struct-return function, the callee
2361     // pops the hidden struct pointer, so we have to push it back.
2362     // This is common for Darwin/X86, Linux & Mingw32 targets.
2363     NumBytesForCalleeToPush = 4;
2364   else
2365     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2366
2367   // Returns a flag for retval copy to use.
2368   if (!IsSibcall) {
2369     Chain = DAG.getCALLSEQ_END(Chain,
2370                                DAG.getIntPtrConstant(NumBytes, true),
2371                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2372                                                      true),
2373                                InFlag);
2374     InFlag = Chain.getValue(1);
2375   }
2376
2377   // Handle result values, copying them out of physregs into vregs that we
2378   // return.
2379   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2380                          Ins, dl, DAG, InVals);
2381 }
2382
2383
2384 //===----------------------------------------------------------------------===//
2385 //                Fast Calling Convention (tail call) implementation
2386 //===----------------------------------------------------------------------===//
2387
2388 //  Like std call, callee cleans arguments, convention except that ECX is
2389 //  reserved for storing the tail called function address. Only 2 registers are
2390 //  free for argument passing (inreg). Tail call optimization is performed
2391 //  provided:
2392 //                * tailcallopt is enabled
2393 //                * caller/callee are fastcc
2394 //  On X86_64 architecture with GOT-style position independent code only local
2395 //  (within module) calls are supported at the moment.
2396 //  To keep the stack aligned according to platform abi the function
2397 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2398 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2399 //  If a tail called function callee has more arguments than the caller the
2400 //  caller needs to make sure that there is room to move the RETADDR to. This is
2401 //  achieved by reserving an area the size of the argument delta right after the
2402 //  original REtADDR, but before the saved framepointer or the spilled registers
2403 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2404 //  stack layout:
2405 //    arg1
2406 //    arg2
2407 //    RETADDR
2408 //    [ new RETADDR
2409 //      move area ]
2410 //    (possible EBP)
2411 //    ESI
2412 //    EDI
2413 //    local1 ..
2414
2415 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2416 /// for a 16 byte align requirement.
2417 unsigned
2418 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2419                                                SelectionDAG& DAG) const {
2420   MachineFunction &MF = DAG.getMachineFunction();
2421   const TargetMachine &TM = MF.getTarget();
2422   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2423   unsigned StackAlignment = TFI.getStackAlignment();
2424   uint64_t AlignMask = StackAlignment - 1;
2425   int64_t Offset = StackSize;
2426   uint64_t SlotSize = TD->getPointerSize();
2427   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2428     // Number smaller than 12 so just add the difference.
2429     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2430   } else {
2431     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2432     Offset = ((~AlignMask) & Offset) + StackAlignment +
2433       (StackAlignment-SlotSize);
2434   }
2435   return Offset;
2436 }
2437
2438 /// MatchingStackOffset - Return true if the given stack call argument is
2439 /// already available in the same position (relatively) of the caller's
2440 /// incoming argument stack.
2441 static
2442 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2443                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2444                          const X86InstrInfo *TII) {
2445   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2446   int FI = INT_MAX;
2447   if (Arg.getOpcode() == ISD::CopyFromReg) {
2448     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2449     if (!TargetRegisterInfo::isVirtualRegister(VR))
2450       return false;
2451     MachineInstr *Def = MRI->getVRegDef(VR);
2452     if (!Def)
2453       return false;
2454     if (!Flags.isByVal()) {
2455       if (!TII->isLoadFromStackSlot(Def, FI))
2456         return false;
2457     } else {
2458       unsigned Opcode = Def->getOpcode();
2459       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2460           Def->getOperand(1).isFI()) {
2461         FI = Def->getOperand(1).getIndex();
2462         Bytes = Flags.getByValSize();
2463       } else
2464         return false;
2465     }
2466   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2467     if (Flags.isByVal())
2468       // ByVal argument is passed in as a pointer but it's now being
2469       // dereferenced. e.g.
2470       // define @foo(%struct.X* %A) {
2471       //   tail call @bar(%struct.X* byval %A)
2472       // }
2473       return false;
2474     SDValue Ptr = Ld->getBasePtr();
2475     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2476     if (!FINode)
2477       return false;
2478     FI = FINode->getIndex();
2479   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
2480     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
2481     FI = FINode->getIndex();
2482     Bytes = Flags.getByValSize();
2483   } else
2484     return false;
2485
2486   assert(FI != INT_MAX);
2487   if (!MFI->isFixedObjectIndex(FI))
2488     return false;
2489   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2490 }
2491
2492 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2493 /// for tail call optimization. Targets which want to do tail call
2494 /// optimization should implement this function.
2495 bool
2496 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2497                                                      CallingConv::ID CalleeCC,
2498                                                      bool isVarArg,
2499                                                      bool isCalleeStructRet,
2500                                                      bool isCallerStructRet,
2501                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2502                                     const SmallVectorImpl<SDValue> &OutVals,
2503                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2504                                                      SelectionDAG& DAG) const {
2505   if (!IsTailCallConvention(CalleeCC) &&
2506       CalleeCC != CallingConv::C)
2507     return false;
2508
2509   // If -tailcallopt is specified, make fastcc functions tail-callable.
2510   const MachineFunction &MF = DAG.getMachineFunction();
2511   const Function *CallerF = DAG.getMachineFunction().getFunction();
2512   CallingConv::ID CallerCC = CallerF->getCallingConv();
2513   bool CCMatch = CallerCC == CalleeCC;
2514
2515   if (GuaranteedTailCallOpt) {
2516     if (IsTailCallConvention(CalleeCC) && CCMatch)
2517       return true;
2518     return false;
2519   }
2520
2521   // Look for obvious safe cases to perform tail call optimization that do not
2522   // require ABI changes. This is what gcc calls sibcall.
2523
2524   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2525   // emit a special epilogue.
2526   if (RegInfo->needsStackRealignment(MF))
2527     return false;
2528
2529   // Also avoid sibcall optimization if either caller or callee uses struct
2530   // return semantics.
2531   if (isCalleeStructRet || isCallerStructRet)
2532     return false;
2533
2534   // An stdcall caller is expected to clean up its arguments; the callee
2535   // isn't going to do that.
2536   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2537     return false;
2538
2539   // Do not sibcall optimize vararg calls unless all arguments are passed via
2540   // registers.
2541   if (isVarArg && !Outs.empty()) {
2542
2543     // Optimizing for varargs on Win64 is unlikely to be safe without
2544     // additional testing.
2545     if (Subtarget->isTargetWin64())
2546       return false;
2547
2548     SmallVector<CCValAssign, 16> ArgLocs;
2549     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2550                    getTargetMachine(), ArgLocs, *DAG.getContext());
2551
2552     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2553     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2554       if (!ArgLocs[i].isRegLoc())
2555         return false;
2556   }
2557
2558   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2559   // Therefore if it's not used by the call it is not safe to optimize this into
2560   // a sibcall.
2561   bool Unused = false;
2562   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2563     if (!Ins[i].Used) {
2564       Unused = true;
2565       break;
2566     }
2567   }
2568   if (Unused) {
2569     SmallVector<CCValAssign, 16> RVLocs;
2570     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
2571                    getTargetMachine(), RVLocs, *DAG.getContext());
2572     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2573     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2574       CCValAssign &VA = RVLocs[i];
2575       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2576         return false;
2577     }
2578   }
2579
2580   // If the calling conventions do not match, then we'd better make sure the
2581   // results are returned in the same way as what the caller expects.
2582   if (!CCMatch) {
2583     SmallVector<CCValAssign, 16> RVLocs1;
2584     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2585                     getTargetMachine(), RVLocs1, *DAG.getContext());
2586     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2587
2588     SmallVector<CCValAssign, 16> RVLocs2;
2589     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2590                     getTargetMachine(), RVLocs2, *DAG.getContext());
2591     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2592
2593     if (RVLocs1.size() != RVLocs2.size())
2594       return false;
2595     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2596       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2597         return false;
2598       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2599         return false;
2600       if (RVLocs1[i].isRegLoc()) {
2601         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2602           return false;
2603       } else {
2604         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2605           return false;
2606       }
2607     }
2608   }
2609
2610   // If the callee takes no arguments then go on to check the results of the
2611   // call.
2612   if (!Outs.empty()) {
2613     // Check if stack adjustment is needed. For now, do not do this if any
2614     // argument is passed on the stack.
2615     SmallVector<CCValAssign, 16> ArgLocs;
2616     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2617                    getTargetMachine(), ArgLocs, *DAG.getContext());
2618
2619     // Allocate shadow area for Win64
2620     if (Subtarget->isTargetWin64()) {
2621       CCInfo.AllocateStack(32, 8);
2622     }
2623
2624     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2625     if (CCInfo.getNextStackOffset()) {
2626       MachineFunction &MF = DAG.getMachineFunction();
2627       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2628         return false;
2629
2630       // Check if the arguments are already laid out in the right way as
2631       // the caller's fixed stack objects.
2632       MachineFrameInfo *MFI = MF.getFrameInfo();
2633       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2634       const X86InstrInfo *TII =
2635         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2636       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2637         CCValAssign &VA = ArgLocs[i];
2638         SDValue Arg = OutVals[i];
2639         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2640         if (VA.getLocInfo() == CCValAssign::Indirect)
2641           return false;
2642         if (!VA.isRegLoc()) {
2643           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2644                                    MFI, MRI, TII))
2645             return false;
2646         }
2647       }
2648     }
2649
2650     // If the tailcall address may be in a register, then make sure it's
2651     // possible to register allocate for it. In 32-bit, the call address can
2652     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2653     // callee-saved registers are restored. These happen to be the same
2654     // registers used to pass 'inreg' arguments so watch out for those.
2655     if (!Subtarget->is64Bit() &&
2656         !isa<GlobalAddressSDNode>(Callee) &&
2657         !isa<ExternalSymbolSDNode>(Callee)) {
2658       unsigned NumInRegs = 0;
2659       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2660         CCValAssign &VA = ArgLocs[i];
2661         if (!VA.isRegLoc())
2662           continue;
2663         unsigned Reg = VA.getLocReg();
2664         switch (Reg) {
2665         default: break;
2666         case X86::EAX: case X86::EDX: case X86::ECX:
2667           if (++NumInRegs == 3)
2668             return false;
2669           break;
2670         }
2671       }
2672     }
2673   }
2674
2675   return true;
2676 }
2677
2678 FastISel *
2679 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2680   return X86::createFastISel(funcInfo);
2681 }
2682
2683
2684 //===----------------------------------------------------------------------===//
2685 //                           Other Lowering Hooks
2686 //===----------------------------------------------------------------------===//
2687
2688 static bool MayFoldLoad(SDValue Op) {
2689   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2690 }
2691
2692 static bool MayFoldIntoStore(SDValue Op) {
2693   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2694 }
2695
2696 static bool isTargetShuffle(unsigned Opcode) {
2697   switch(Opcode) {
2698   default: return false;
2699   case X86ISD::PSHUFD:
2700   case X86ISD::PSHUFHW:
2701   case X86ISD::PSHUFLW:
2702   case X86ISD::SHUFPD:
2703   case X86ISD::PALIGN:
2704   case X86ISD::SHUFPS:
2705   case X86ISD::MOVLHPS:
2706   case X86ISD::MOVLHPD:
2707   case X86ISD::MOVHLPS:
2708   case X86ISD::MOVLPS:
2709   case X86ISD::MOVLPD:
2710   case X86ISD::MOVSHDUP:
2711   case X86ISD::MOVSLDUP:
2712   case X86ISD::MOVDDUP:
2713   case X86ISD::MOVSS:
2714   case X86ISD::MOVSD:
2715   case X86ISD::UNPCKLPS:
2716   case X86ISD::UNPCKLPD:
2717   case X86ISD::VUNPCKLPSY:
2718   case X86ISD::VUNPCKLPDY:
2719   case X86ISD::PUNPCKLWD:
2720   case X86ISD::PUNPCKLBW:
2721   case X86ISD::PUNPCKLDQ:
2722   case X86ISD::PUNPCKLQDQ:
2723   case X86ISD::UNPCKHPS:
2724   case X86ISD::UNPCKHPD:
2725   case X86ISD::VUNPCKHPSY:
2726   case X86ISD::VUNPCKHPDY:
2727   case X86ISD::PUNPCKHWD:
2728   case X86ISD::PUNPCKHBW:
2729   case X86ISD::PUNPCKHDQ:
2730   case X86ISD::PUNPCKHQDQ:
2731   case X86ISD::VPERMILPS:
2732   case X86ISD::VPERMILPSY:
2733   case X86ISD::VPERMILPD:
2734   case X86ISD::VPERMILPDY:
2735     return true;
2736   }
2737   return false;
2738 }
2739
2740 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2741                                                SDValue V1, SelectionDAG &DAG) {
2742   switch(Opc) {
2743   default: llvm_unreachable("Unknown x86 shuffle node");
2744   case X86ISD::MOVSHDUP:
2745   case X86ISD::MOVSLDUP:
2746   case X86ISD::MOVDDUP:
2747     return DAG.getNode(Opc, dl, VT, V1);
2748   }
2749
2750   return SDValue();
2751 }
2752
2753 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2754                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2755   switch(Opc) {
2756   default: llvm_unreachable("Unknown x86 shuffle node");
2757   case X86ISD::PSHUFD:
2758   case X86ISD::PSHUFHW:
2759   case X86ISD::PSHUFLW:
2760   case X86ISD::VPERMILPS:
2761   case X86ISD::VPERMILPSY:
2762   case X86ISD::VPERMILPD:
2763   case X86ISD::VPERMILPDY:
2764     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2765   }
2766
2767   return SDValue();
2768 }
2769
2770 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2771                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2772   switch(Opc) {
2773   default: llvm_unreachable("Unknown x86 shuffle node");
2774   case X86ISD::PALIGN:
2775   case X86ISD::SHUFPD:
2776   case X86ISD::SHUFPS:
2777     return DAG.getNode(Opc, dl, VT, V1, V2,
2778                        DAG.getConstant(TargetMask, MVT::i8));
2779   }
2780   return SDValue();
2781 }
2782
2783 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2784                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2785   switch(Opc) {
2786   default: llvm_unreachable("Unknown x86 shuffle node");
2787   case X86ISD::MOVLHPS:
2788   case X86ISD::MOVLHPD:
2789   case X86ISD::MOVHLPS:
2790   case X86ISD::MOVLPS:
2791   case X86ISD::MOVLPD:
2792   case X86ISD::MOVSS:
2793   case X86ISD::MOVSD:
2794   case X86ISD::UNPCKLPS:
2795   case X86ISD::UNPCKLPD:
2796   case X86ISD::VUNPCKLPSY:
2797   case X86ISD::VUNPCKLPDY:
2798   case X86ISD::PUNPCKLWD:
2799   case X86ISD::PUNPCKLBW:
2800   case X86ISD::PUNPCKLDQ:
2801   case X86ISD::PUNPCKLQDQ:
2802   case X86ISD::UNPCKHPS:
2803   case X86ISD::UNPCKHPD:
2804   case X86ISD::VUNPCKHPSY:
2805   case X86ISD::VUNPCKHPDY:
2806   case X86ISD::PUNPCKHWD:
2807   case X86ISD::PUNPCKHBW:
2808   case X86ISD::PUNPCKHDQ:
2809   case X86ISD::PUNPCKHQDQ:
2810     return DAG.getNode(Opc, dl, VT, V1, V2);
2811   }
2812   return SDValue();
2813 }
2814
2815 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2816   MachineFunction &MF = DAG.getMachineFunction();
2817   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2818   int ReturnAddrIndex = FuncInfo->getRAIndex();
2819
2820   if (ReturnAddrIndex == 0) {
2821     // Set up a frame object for the return address.
2822     uint64_t SlotSize = TD->getPointerSize();
2823     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2824                                                            false);
2825     FuncInfo->setRAIndex(ReturnAddrIndex);
2826   }
2827
2828   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2829 }
2830
2831
2832 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2833                                        bool hasSymbolicDisplacement) {
2834   // Offset should fit into 32 bit immediate field.
2835   if (!isInt<32>(Offset))
2836     return false;
2837
2838   // If we don't have a symbolic displacement - we don't have any extra
2839   // restrictions.
2840   if (!hasSymbolicDisplacement)
2841     return true;
2842
2843   // FIXME: Some tweaks might be needed for medium code model.
2844   if (M != CodeModel::Small && M != CodeModel::Kernel)
2845     return false;
2846
2847   // For small code model we assume that latest object is 16MB before end of 31
2848   // bits boundary. We may also accept pretty large negative constants knowing
2849   // that all objects are in the positive half of address space.
2850   if (M == CodeModel::Small && Offset < 16*1024*1024)
2851     return true;
2852
2853   // For kernel code model we know that all object resist in the negative half
2854   // of 32bits address space. We may not accept negative offsets, since they may
2855   // be just off and we may accept pretty large positive ones.
2856   if (M == CodeModel::Kernel && Offset > 0)
2857     return true;
2858
2859   return false;
2860 }
2861
2862 /// isCalleePop - Determines whether the callee is required to pop its
2863 /// own arguments. Callee pop is necessary to support tail calls.
2864 bool X86::isCalleePop(CallingConv::ID CallingConv,
2865                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
2866   if (IsVarArg)
2867     return false;
2868
2869   switch (CallingConv) {
2870   default:
2871     return false;
2872   case CallingConv::X86_StdCall:
2873     return !is64Bit;
2874   case CallingConv::X86_FastCall:
2875     return !is64Bit;
2876   case CallingConv::X86_ThisCall:
2877     return !is64Bit;
2878   case CallingConv::Fast:
2879     return TailCallOpt;
2880   case CallingConv::GHC:
2881     return TailCallOpt;
2882   }
2883 }
2884
2885 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2886 /// specific condition code, returning the condition code and the LHS/RHS of the
2887 /// comparison to make.
2888 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2889                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2890   if (!isFP) {
2891     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2892       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2893         // X > -1   -> X == 0, jump !sign.
2894         RHS = DAG.getConstant(0, RHS.getValueType());
2895         return X86::COND_NS;
2896       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2897         // X < 0   -> X == 0, jump on sign.
2898         return X86::COND_S;
2899       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2900         // X < 1   -> X <= 0
2901         RHS = DAG.getConstant(0, RHS.getValueType());
2902         return X86::COND_LE;
2903       }
2904     }
2905
2906     switch (SetCCOpcode) {
2907     default: llvm_unreachable("Invalid integer condition!");
2908     case ISD::SETEQ:  return X86::COND_E;
2909     case ISD::SETGT:  return X86::COND_G;
2910     case ISD::SETGE:  return X86::COND_GE;
2911     case ISD::SETLT:  return X86::COND_L;
2912     case ISD::SETLE:  return X86::COND_LE;
2913     case ISD::SETNE:  return X86::COND_NE;
2914     case ISD::SETULT: return X86::COND_B;
2915     case ISD::SETUGT: return X86::COND_A;
2916     case ISD::SETULE: return X86::COND_BE;
2917     case ISD::SETUGE: return X86::COND_AE;
2918     }
2919   }
2920
2921   // First determine if it is required or is profitable to flip the operands.
2922
2923   // If LHS is a foldable load, but RHS is not, flip the condition.
2924   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2925       !ISD::isNON_EXTLoad(RHS.getNode())) {
2926     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2927     std::swap(LHS, RHS);
2928   }
2929
2930   switch (SetCCOpcode) {
2931   default: break;
2932   case ISD::SETOLT:
2933   case ISD::SETOLE:
2934   case ISD::SETUGT:
2935   case ISD::SETUGE:
2936     std::swap(LHS, RHS);
2937     break;
2938   }
2939
2940   // On a floating point condition, the flags are set as follows:
2941   // ZF  PF  CF   op
2942   //  0 | 0 | 0 | X > Y
2943   //  0 | 0 | 1 | X < Y
2944   //  1 | 0 | 0 | X == Y
2945   //  1 | 1 | 1 | unordered
2946   switch (SetCCOpcode) {
2947   default: llvm_unreachable("Condcode should be pre-legalized away");
2948   case ISD::SETUEQ:
2949   case ISD::SETEQ:   return X86::COND_E;
2950   case ISD::SETOLT:              // flipped
2951   case ISD::SETOGT:
2952   case ISD::SETGT:   return X86::COND_A;
2953   case ISD::SETOLE:              // flipped
2954   case ISD::SETOGE:
2955   case ISD::SETGE:   return X86::COND_AE;
2956   case ISD::SETUGT:              // flipped
2957   case ISD::SETULT:
2958   case ISD::SETLT:   return X86::COND_B;
2959   case ISD::SETUGE:              // flipped
2960   case ISD::SETULE:
2961   case ISD::SETLE:   return X86::COND_BE;
2962   case ISD::SETONE:
2963   case ISD::SETNE:   return X86::COND_NE;
2964   case ISD::SETUO:   return X86::COND_P;
2965   case ISD::SETO:    return X86::COND_NP;
2966   case ISD::SETOEQ:
2967   case ISD::SETUNE:  return X86::COND_INVALID;
2968   }
2969 }
2970
2971 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2972 /// code. Current x86 isa includes the following FP cmov instructions:
2973 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2974 static bool hasFPCMov(unsigned X86CC) {
2975   switch (X86CC) {
2976   default:
2977     return false;
2978   case X86::COND_B:
2979   case X86::COND_BE:
2980   case X86::COND_E:
2981   case X86::COND_P:
2982   case X86::COND_A:
2983   case X86::COND_AE:
2984   case X86::COND_NE:
2985   case X86::COND_NP:
2986     return true;
2987   }
2988 }
2989
2990 /// isFPImmLegal - Returns true if the target can instruction select the
2991 /// specified FP immediate natively. If false, the legalizer will
2992 /// materialize the FP immediate as a load from a constant pool.
2993 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2994   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2995     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2996       return true;
2997   }
2998   return false;
2999 }
3000
3001 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3002 /// the specified range (L, H].
3003 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3004   return (Val < 0) || (Val >= Low && Val < Hi);
3005 }
3006
3007 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3008 /// specified value.
3009 static bool isUndefOrEqual(int Val, int CmpVal) {
3010   if (Val < 0 || Val == CmpVal)
3011     return true;
3012   return false;
3013 }
3014
3015 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3016 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
3017 /// the second operand.
3018 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3019   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
3020     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3021   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3022     return (Mask[0] < 2 && Mask[1] < 2);
3023   return false;
3024 }
3025
3026 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
3027   SmallVector<int, 8> M;
3028   N->getMask(M);
3029   return ::isPSHUFDMask(M, N->getValueType(0));
3030 }
3031
3032 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3033 /// is suitable for input to PSHUFHW.
3034 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3035   if (VT != MVT::v8i16)
3036     return false;
3037
3038   // Lower quadword copied in order or undef.
3039   for (int i = 0; i != 4; ++i)
3040     if (Mask[i] >= 0 && Mask[i] != i)
3041       return false;
3042
3043   // Upper quadword shuffled.
3044   for (int i = 4; i != 8; ++i)
3045     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3046       return false;
3047
3048   return true;
3049 }
3050
3051 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3052   SmallVector<int, 8> M;
3053   N->getMask(M);
3054   return ::isPSHUFHWMask(M, N->getValueType(0));
3055 }
3056
3057 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3058 /// is suitable for input to PSHUFLW.
3059 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3060   if (VT != MVT::v8i16)
3061     return false;
3062
3063   // Upper quadword copied in order.
3064   for (int i = 4; i != 8; ++i)
3065     if (Mask[i] >= 0 && Mask[i] != i)
3066       return false;
3067
3068   // Lower quadword shuffled.
3069   for (int i = 0; i != 4; ++i)
3070     if (Mask[i] >= 4)
3071       return false;
3072
3073   return true;
3074 }
3075
3076 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3077   SmallVector<int, 8> M;
3078   N->getMask(M);
3079   return ::isPSHUFLWMask(M, N->getValueType(0));
3080 }
3081
3082 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3083 /// is suitable for input to PALIGNR.
3084 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3085                           bool hasSSSE3) {
3086   int i, e = VT.getVectorNumElements();
3087   if (VT.getSizeInBits() != 128 && VT.getSizeInBits() != 64)
3088     return false;
3089
3090   // Do not handle v2i64 / v2f64 shuffles with palignr.
3091   if (e < 4 || !hasSSSE3)
3092     return false;
3093
3094   for (i = 0; i != e; ++i)
3095     if (Mask[i] >= 0)
3096       break;
3097
3098   // All undef, not a palignr.
3099   if (i == e)
3100     return false;
3101
3102   // Make sure we're shifting in the right direction.
3103   if (Mask[i] <= i)
3104     return false;
3105
3106   int s = Mask[i] - i;
3107
3108   // Check the rest of the elements to see if they are consecutive.
3109   for (++i; i != e; ++i) {
3110     int m = Mask[i];
3111     if (m >= 0 && m != s+i)
3112       return false;
3113   }
3114   return true;
3115 }
3116
3117 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3118 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3119 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3120   int NumElems = VT.getVectorNumElements();
3121   if (NumElems != 2 && NumElems != 4)
3122     return false;
3123
3124   int Half = NumElems / 2;
3125   for (int i = 0; i < Half; ++i)
3126     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3127       return false;
3128   for (int i = Half; i < NumElems; ++i)
3129     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3130       return false;
3131
3132   return true;
3133 }
3134
3135 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3136   SmallVector<int, 8> M;
3137   N->getMask(M);
3138   return ::isSHUFPMask(M, N->getValueType(0));
3139 }
3140
3141 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3142 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3143 /// half elements to come from vector 1 (which would equal the dest.) and
3144 /// the upper half to come from vector 2.
3145 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3146   int NumElems = VT.getVectorNumElements();
3147
3148   if (NumElems != 2 && NumElems != 4)
3149     return false;
3150
3151   int Half = NumElems / 2;
3152   for (int i = 0; i < Half; ++i)
3153     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3154       return false;
3155   for (int i = Half; i < NumElems; ++i)
3156     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3157       return false;
3158   return true;
3159 }
3160
3161 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3162   SmallVector<int, 8> M;
3163   N->getMask(M);
3164   return isCommutedSHUFPMask(M, N->getValueType(0));
3165 }
3166
3167 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3168 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3169 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3170   EVT VT = N->getValueType(0);
3171   unsigned NumElems = VT.getVectorNumElements();
3172
3173   if (VT.getSizeInBits() != 128)
3174     return false;
3175
3176   if (NumElems != 4)
3177     return false;
3178
3179   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3180   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3181          isUndefOrEqual(N->getMaskElt(1), 7) &&
3182          isUndefOrEqual(N->getMaskElt(2), 2) &&
3183          isUndefOrEqual(N->getMaskElt(3), 3);
3184 }
3185
3186 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3187 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3188 /// <2, 3, 2, 3>
3189 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3190   EVT VT = N->getValueType(0);
3191   unsigned NumElems = VT.getVectorNumElements();
3192
3193   if (VT.getSizeInBits() != 128)
3194     return false;
3195
3196   if (NumElems != 4)
3197     return false;
3198
3199   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3200          isUndefOrEqual(N->getMaskElt(1), 3) &&
3201          isUndefOrEqual(N->getMaskElt(2), 2) &&
3202          isUndefOrEqual(N->getMaskElt(3), 3);
3203 }
3204
3205 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3206 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3207 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3208   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3209
3210   if (NumElems != 2 && NumElems != 4)
3211     return false;
3212
3213   for (unsigned i = 0; i < NumElems/2; ++i)
3214     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3215       return false;
3216
3217   for (unsigned i = NumElems/2; i < NumElems; ++i)
3218     if (!isUndefOrEqual(N->getMaskElt(i), i))
3219       return false;
3220
3221   return true;
3222 }
3223
3224 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3225 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3226 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3227   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3228
3229   if ((NumElems != 2 && NumElems != 4)
3230       || N->getValueType(0).getSizeInBits() > 128)
3231     return false;
3232
3233   for (unsigned i = 0; i < NumElems/2; ++i)
3234     if (!isUndefOrEqual(N->getMaskElt(i), i))
3235       return false;
3236
3237   for (unsigned i = 0; i < NumElems/2; ++i)
3238     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3239       return false;
3240
3241   return true;
3242 }
3243
3244 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3245 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3246 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3247                          bool V2IsSplat = false) {
3248   int NumElts = VT.getVectorNumElements();
3249
3250   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3251          "Unsupported vector type for unpckh");
3252
3253   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3254     return false;
3255
3256   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3257   // independently on 128-bit lanes.
3258   unsigned NumLanes = VT.getSizeInBits()/128;
3259   unsigned NumLaneElts = NumElts/NumLanes;
3260
3261   unsigned Start = 0;
3262   unsigned End = NumLaneElts;
3263   for (unsigned s = 0; s < NumLanes; ++s) {
3264     for (unsigned i = Start, j = s * NumLaneElts;
3265          i != End;
3266          i += 2, ++j) {
3267       int BitI  = Mask[i];
3268       int BitI1 = Mask[i+1];
3269       if (!isUndefOrEqual(BitI, j))
3270         return false;
3271       if (V2IsSplat) {
3272         if (!isUndefOrEqual(BitI1, NumElts))
3273           return false;
3274       } else {
3275         if (!isUndefOrEqual(BitI1, j + NumElts))
3276           return false;
3277       }
3278     }
3279     // Process the next 128 bits.
3280     Start += NumLaneElts;
3281     End += NumLaneElts;
3282   }
3283
3284   return true;
3285 }
3286
3287 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3288   SmallVector<int, 8> M;
3289   N->getMask(M);
3290   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3291 }
3292
3293 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3294 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3295 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3296                          bool V2IsSplat = false) {
3297   int NumElts = VT.getVectorNumElements();
3298
3299   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3300          "Unsupported vector type for unpckh");
3301
3302   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3303     return false;
3304
3305   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3306   // independently on 128-bit lanes.
3307   unsigned NumLanes = VT.getSizeInBits()/128;
3308   unsigned NumLaneElts = NumElts/NumLanes;
3309
3310   unsigned Start = 0;
3311   unsigned End = NumLaneElts;
3312   for (unsigned l = 0; l != NumLanes; ++l) {
3313     for (unsigned i = Start, j = (l*NumLaneElts)+NumLaneElts/2;
3314                              i != End; i += 2, ++j) {
3315       int BitI  = Mask[i];
3316       int BitI1 = Mask[i+1];
3317       if (!isUndefOrEqual(BitI, j))
3318         return false;
3319       if (V2IsSplat) {
3320         if (isUndefOrEqual(BitI1, NumElts))
3321           return false;
3322       } else {
3323         if (!isUndefOrEqual(BitI1, j+NumElts))
3324           return false;
3325       }
3326     }
3327     // Process the next 128 bits.
3328     Start += NumLaneElts;
3329     End += NumLaneElts;
3330   }
3331   return true;
3332 }
3333
3334 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3335   SmallVector<int, 8> M;
3336   N->getMask(M);
3337   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3338 }
3339
3340 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3341 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3342 /// <0, 0, 1, 1>
3343 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3344   int NumElems = VT.getVectorNumElements();
3345   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3346     return false;
3347
3348   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3349   // independently on 128-bit lanes.
3350   unsigned NumLanes = VT.getSizeInBits() / 128;
3351   unsigned NumLaneElts = NumElems / NumLanes;
3352
3353   for (unsigned s = 0; s < NumLanes; ++s) {
3354     for (unsigned i = s * NumLaneElts, j = s * NumLaneElts;
3355          i != NumLaneElts * (s + 1);
3356          i += 2, ++j) {
3357       int BitI  = Mask[i];
3358       int BitI1 = Mask[i+1];
3359
3360       if (!isUndefOrEqual(BitI, j))
3361         return false;
3362       if (!isUndefOrEqual(BitI1, j))
3363         return false;
3364     }
3365   }
3366
3367   return true;
3368 }
3369
3370 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3371   SmallVector<int, 8> M;
3372   N->getMask(M);
3373   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3374 }
3375
3376 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3377 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3378 /// <2, 2, 3, 3>
3379 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3380   int NumElems = VT.getVectorNumElements();
3381   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3382     return false;
3383
3384   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3385     int BitI  = Mask[i];
3386     int BitI1 = Mask[i+1];
3387     if (!isUndefOrEqual(BitI, j))
3388       return false;
3389     if (!isUndefOrEqual(BitI1, j))
3390       return false;
3391   }
3392   return true;
3393 }
3394
3395 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3396   SmallVector<int, 8> M;
3397   N->getMask(M);
3398   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3399 }
3400
3401 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3402 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3403 /// MOVSD, and MOVD, i.e. setting the lowest element.
3404 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3405   if (VT.getVectorElementType().getSizeInBits() < 32)
3406     return false;
3407
3408   int NumElts = VT.getVectorNumElements();
3409
3410   if (!isUndefOrEqual(Mask[0], NumElts))
3411     return false;
3412
3413   for (int i = 1; i < NumElts; ++i)
3414     if (!isUndefOrEqual(Mask[i], i))
3415       return false;
3416
3417   return true;
3418 }
3419
3420 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3421   SmallVector<int, 8> M;
3422   N->getMask(M);
3423   return ::isMOVLMask(M, N->getValueType(0));
3424 }
3425
3426 /// isVPERMILPDMask - Return true if the specified VECTOR_SHUFFLE operand
3427 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
3428 /// Note that VPERMIL mask matching is different depending whether theunderlying
3429 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3430 /// to the same elements of the low, but to the higher half of the source.
3431 /// In VPERMILPD the two lanes could be shuffled independently of each other
3432 /// with the same restriction that lanes can't be crossed.
3433 static bool isVPERMILPDMask(const SmallVectorImpl<int> &Mask, EVT VT,
3434                             const X86Subtarget *Subtarget) {
3435   int NumElts = VT.getVectorNumElements();
3436   int NumLanes = VT.getSizeInBits()/128;
3437
3438   if (!Subtarget->hasAVX())
3439     return false;
3440
3441   // Match any permutation of 128-bit vector with 64-bit types
3442   if (NumLanes == 1 && NumElts != 2)
3443     return false;
3444
3445   // Only match 256-bit with 32 types
3446   if (VT.getSizeInBits() == 256 && NumElts != 4)
3447     return false;
3448
3449   // The mask on the high lane is independent of the low. Both can match
3450   // any element in inside its own lane, but can't cross.
3451   int LaneSize = NumElts/NumLanes;
3452   for (int l = 0; l < NumLanes; ++l)
3453     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3454       int LaneStart = l*LaneSize;
3455       if (!isUndefOrInRange(Mask[i], LaneStart, LaneStart+LaneSize))
3456         return false;
3457     }
3458
3459   return true;
3460 }
3461
3462 /// isVPERMILPSMask - Return true if the specified VECTOR_SHUFFLE operand
3463 /// specifies a shuffle of elements that is suitable for input to VPERMILPS*.
3464 /// Note that VPERMIL mask matching is different depending whether theunderlying
3465 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3466 /// to the same elements of the low, but to the higher half of the source.
3467 /// In VPERMILPD the two lanes could be shuffled independently of each other
3468 /// with the same restriction that lanes can't be crossed.
3469 static bool isVPERMILPSMask(const SmallVectorImpl<int> &Mask, EVT VT,
3470                             const X86Subtarget *Subtarget) {
3471   unsigned NumElts = VT.getVectorNumElements();
3472   unsigned NumLanes = VT.getSizeInBits()/128;
3473
3474   if (!Subtarget->hasAVX())
3475     return false;
3476
3477   // Match any permutation of 128-bit vector with 32-bit types
3478   if (NumLanes == 1 && NumElts != 4)
3479     return false;
3480
3481   // Only match 256-bit with 32 types
3482   if (VT.getSizeInBits() == 256 && NumElts != 8)
3483     return false;
3484
3485   // The mask on the high lane should be the same as the low. Actually,
3486   // they can differ if any of the corresponding index in a lane is undef
3487   // and the other stays in range.
3488   int LaneSize = NumElts/NumLanes;
3489   for (int i = 0; i < LaneSize; ++i) {
3490     int HighElt = i+LaneSize;
3491     if (Mask[i] < 0 && (isUndefOrInRange(Mask[HighElt], LaneSize, NumElts)))
3492       continue;
3493     if (Mask[HighElt] < 0 && (isUndefOrInRange(Mask[i], 0, LaneSize)))
3494       continue;
3495     if (Mask[HighElt]-Mask[i] != LaneSize)
3496       return false;
3497   }
3498
3499   return true;
3500 }
3501
3502 /// getShuffleVPERMILPSImmediate - Return the appropriate immediate to shuffle
3503 /// the specified VECTOR_MASK mask with VPERMILPS* instructions.
3504 static unsigned getShuffleVPERMILPSImmediate(SDNode *N) {
3505   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3506   EVT VT = SVOp->getValueType(0);
3507
3508   int NumElts = VT.getVectorNumElements();
3509   int NumLanes = VT.getSizeInBits()/128;
3510   int LaneSize = NumElts/NumLanes;
3511
3512   // Although the mask is equal for both lanes do it twice to get the cases
3513   // where a mask will match because the same mask element is undef on the
3514   // first half but valid on the second. This would get pathological cases
3515   // such as: shuffle <u, 0, 1, 2, 4, 4, 5, 6>, which is completely valid.
3516   unsigned Mask = 0;
3517   for (int l = 0; l < NumLanes; ++l) {
3518     for (int i = 0; i < LaneSize; ++i) {
3519       int MaskElt = SVOp->getMaskElt(i+(l*LaneSize));
3520       if (MaskElt < 0)
3521         continue;
3522       if (MaskElt >= LaneSize)
3523         MaskElt -= LaneSize;
3524       Mask |= MaskElt << (i*2);
3525     }
3526   }
3527
3528   return Mask;
3529 }
3530
3531 /// getShuffleVPERMILPDImmediate - Return the appropriate immediate to shuffle
3532 /// the specified VECTOR_MASK mask with VPERMILPD* instructions.
3533 static unsigned getShuffleVPERMILPDImmediate(SDNode *N) {
3534   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3535   EVT VT = SVOp->getValueType(0);
3536
3537   int NumElts = VT.getVectorNumElements();
3538   int NumLanes = VT.getSizeInBits()/128;
3539
3540   unsigned Mask = 0;
3541   int LaneSize = NumElts/NumLanes;
3542   for (int l = 0; l < NumLanes; ++l)
3543     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3544       int MaskElt = SVOp->getMaskElt(i);
3545       if (MaskElt < 0)
3546         continue;
3547       Mask |= (MaskElt-l*LaneSize) << i;
3548     }
3549
3550   return Mask;
3551 }
3552
3553 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3554 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3555 /// element of vector 2 and the other elements to come from vector 1 in order.
3556 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3557                                bool V2IsSplat = false, bool V2IsUndef = false) {
3558   int NumOps = VT.getVectorNumElements();
3559   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3560     return false;
3561
3562   if (!isUndefOrEqual(Mask[0], 0))
3563     return false;
3564
3565   for (int i = 1; i < NumOps; ++i)
3566     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3567           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3568           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3569       return false;
3570
3571   return true;
3572 }
3573
3574 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3575                            bool V2IsUndef = false) {
3576   SmallVector<int, 8> M;
3577   N->getMask(M);
3578   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3579 }
3580
3581 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3582 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3583 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
3584 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N,
3585                          const X86Subtarget *Subtarget) {
3586   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3587     return false;
3588
3589   // The second vector must be undef
3590   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3591     return false;
3592
3593   EVT VT = N->getValueType(0);
3594   unsigned NumElems = VT.getVectorNumElements();
3595
3596   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3597       (VT.getSizeInBits() == 256 && NumElems != 8))
3598     return false;
3599
3600   // "i+1" is the value the indexed mask element must have
3601   for (unsigned i = 0; i < NumElems; i += 2)
3602     if (!isUndefOrEqual(N->getMaskElt(i), i+1) ||
3603         !isUndefOrEqual(N->getMaskElt(i+1), i+1))
3604       return false;
3605
3606   return true;
3607 }
3608
3609 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3610 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3611 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
3612 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N,
3613                          const X86Subtarget *Subtarget) {
3614   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3615     return false;
3616
3617   // The second vector must be undef
3618   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3619     return false;
3620
3621   EVT VT = N->getValueType(0);
3622   unsigned NumElems = VT.getVectorNumElements();
3623
3624   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3625       (VT.getSizeInBits() == 256 && NumElems != 8))
3626     return false;
3627
3628   // "i" is the value the indexed mask element must have
3629   for (unsigned i = 0; i < NumElems; i += 2)
3630     if (!isUndefOrEqual(N->getMaskElt(i), i) ||
3631         !isUndefOrEqual(N->getMaskElt(i+1), i))
3632       return false;
3633
3634   return true;
3635 }
3636
3637 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3638 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3639 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3640   int e = N->getValueType(0).getVectorNumElements() / 2;
3641
3642   for (int i = 0; i < e; ++i)
3643     if (!isUndefOrEqual(N->getMaskElt(i), i))
3644       return false;
3645   for (int i = 0; i < e; ++i)
3646     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3647       return false;
3648   return true;
3649 }
3650
3651 /// isVEXTRACTF128Index - Return true if the specified
3652 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3653 /// suitable for input to VEXTRACTF128.
3654 bool X86::isVEXTRACTF128Index(SDNode *N) {
3655   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3656     return false;
3657
3658   // The index should be aligned on a 128-bit boundary.
3659   uint64_t Index =
3660     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3661
3662   unsigned VL = N->getValueType(0).getVectorNumElements();
3663   unsigned VBits = N->getValueType(0).getSizeInBits();
3664   unsigned ElSize = VBits / VL;
3665   bool Result = (Index * ElSize) % 128 == 0;
3666
3667   return Result;
3668 }
3669
3670 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3671 /// operand specifies a subvector insert that is suitable for input to
3672 /// VINSERTF128.
3673 bool X86::isVINSERTF128Index(SDNode *N) {
3674   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3675     return false;
3676
3677   // The index should be aligned on a 128-bit boundary.
3678   uint64_t Index =
3679     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3680
3681   unsigned VL = N->getValueType(0).getVectorNumElements();
3682   unsigned VBits = N->getValueType(0).getSizeInBits();
3683   unsigned ElSize = VBits / VL;
3684   bool Result = (Index * ElSize) % 128 == 0;
3685
3686   return Result;
3687 }
3688
3689 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3690 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3691 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3692   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3693   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3694
3695   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3696   unsigned Mask = 0;
3697   for (int i = 0; i < NumOperands; ++i) {
3698     int Val = SVOp->getMaskElt(NumOperands-i-1);
3699     if (Val < 0) Val = 0;
3700     if (Val >= NumOperands) Val -= NumOperands;
3701     Mask |= Val;
3702     if (i != NumOperands - 1)
3703       Mask <<= Shift;
3704   }
3705   return Mask;
3706 }
3707
3708 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3709 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3710 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3711   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3712   unsigned Mask = 0;
3713   // 8 nodes, but we only care about the last 4.
3714   for (unsigned i = 7; i >= 4; --i) {
3715     int Val = SVOp->getMaskElt(i);
3716     if (Val >= 0)
3717       Mask |= (Val - 4);
3718     if (i != 4)
3719       Mask <<= 2;
3720   }
3721   return Mask;
3722 }
3723
3724 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3725 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3726 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3727   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3728   unsigned Mask = 0;
3729   // 8 nodes, but we only care about the first 4.
3730   for (int i = 3; i >= 0; --i) {
3731     int Val = SVOp->getMaskElt(i);
3732     if (Val >= 0)
3733       Mask |= Val;
3734     if (i != 0)
3735       Mask <<= 2;
3736   }
3737   return Mask;
3738 }
3739
3740 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3741 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3742 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3743   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3744   EVT VVT = N->getValueType(0);
3745   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3746   int Val = 0;
3747
3748   unsigned i, e;
3749   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3750     Val = SVOp->getMaskElt(i);
3751     if (Val >= 0)
3752       break;
3753   }
3754   assert(Val - i > 0 && "PALIGNR imm should be positive");
3755   return (Val - i) * EltSize;
3756 }
3757
3758 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3759 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3760 /// instructions.
3761 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3762   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3763     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3764
3765   uint64_t Index =
3766     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3767
3768   EVT VecVT = N->getOperand(0).getValueType();
3769   EVT ElVT = VecVT.getVectorElementType();
3770
3771   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3772   return Index / NumElemsPerChunk;
3773 }
3774
3775 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3776 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3777 /// instructions.
3778 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3779   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3780     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3781
3782   uint64_t Index =
3783     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3784
3785   EVT VecVT = N->getValueType(0);
3786   EVT ElVT = VecVT.getVectorElementType();
3787
3788   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3789   return Index / NumElemsPerChunk;
3790 }
3791
3792 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3793 /// constant +0.0.
3794 bool X86::isZeroNode(SDValue Elt) {
3795   return ((isa<ConstantSDNode>(Elt) &&
3796            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3797           (isa<ConstantFPSDNode>(Elt) &&
3798            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3799 }
3800
3801 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3802 /// their permute mask.
3803 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3804                                     SelectionDAG &DAG) {
3805   EVT VT = SVOp->getValueType(0);
3806   unsigned NumElems = VT.getVectorNumElements();
3807   SmallVector<int, 8> MaskVec;
3808
3809   for (unsigned i = 0; i != NumElems; ++i) {
3810     int idx = SVOp->getMaskElt(i);
3811     if (idx < 0)
3812       MaskVec.push_back(idx);
3813     else if (idx < (int)NumElems)
3814       MaskVec.push_back(idx + NumElems);
3815     else
3816       MaskVec.push_back(idx - NumElems);
3817   }
3818   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3819                               SVOp->getOperand(0), &MaskVec[0]);
3820 }
3821
3822 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3823 /// the two vector operands have swapped position.
3824 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3825   unsigned NumElems = VT.getVectorNumElements();
3826   for (unsigned i = 0; i != NumElems; ++i) {
3827     int idx = Mask[i];
3828     if (idx < 0)
3829       continue;
3830     else if (idx < (int)NumElems)
3831       Mask[i] = idx + NumElems;
3832     else
3833       Mask[i] = idx - NumElems;
3834   }
3835 }
3836
3837 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3838 /// match movhlps. The lower half elements should come from upper half of
3839 /// V1 (and in order), and the upper half elements should come from the upper
3840 /// half of V2 (and in order).
3841 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3842   if (Op->getValueType(0).getVectorNumElements() != 4)
3843     return false;
3844   for (unsigned i = 0, e = 2; i != e; ++i)
3845     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3846       return false;
3847   for (unsigned i = 2; i != 4; ++i)
3848     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3849       return false;
3850   return true;
3851 }
3852
3853 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3854 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3855 /// required.
3856 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3857   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3858     return false;
3859   N = N->getOperand(0).getNode();
3860   if (!ISD::isNON_EXTLoad(N))
3861     return false;
3862   if (LD)
3863     *LD = cast<LoadSDNode>(N);
3864   return true;
3865 }
3866
3867 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3868 /// match movlp{s|d}. The lower half elements should come from lower half of
3869 /// V1 (and in order), and the upper half elements should come from the upper
3870 /// half of V2 (and in order). And since V1 will become the source of the
3871 /// MOVLP, it must be either a vector load or a scalar load to vector.
3872 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3873                                ShuffleVectorSDNode *Op) {
3874   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3875     return false;
3876   // Is V2 is a vector load, don't do this transformation. We will try to use
3877   // load folding shufps op.
3878   if (ISD::isNON_EXTLoad(V2))
3879     return false;
3880
3881   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3882
3883   if (NumElems != 2 && NumElems != 4)
3884     return false;
3885   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3886     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3887       return false;
3888   for (unsigned i = NumElems/2; i != NumElems; ++i)
3889     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3890       return false;
3891   return true;
3892 }
3893
3894 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3895 /// all the same.
3896 static bool isSplatVector(SDNode *N) {
3897   if (N->getOpcode() != ISD::BUILD_VECTOR)
3898     return false;
3899
3900   SDValue SplatValue = N->getOperand(0);
3901   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3902     if (N->getOperand(i) != SplatValue)
3903       return false;
3904   return true;
3905 }
3906
3907 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3908 /// to an zero vector.
3909 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3910 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3911   SDValue V1 = N->getOperand(0);
3912   SDValue V2 = N->getOperand(1);
3913   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3914   for (unsigned i = 0; i != NumElems; ++i) {
3915     int Idx = N->getMaskElt(i);
3916     if (Idx >= (int)NumElems) {
3917       unsigned Opc = V2.getOpcode();
3918       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3919         continue;
3920       if (Opc != ISD::BUILD_VECTOR ||
3921           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3922         return false;
3923     } else if (Idx >= 0) {
3924       unsigned Opc = V1.getOpcode();
3925       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3926         continue;
3927       if (Opc != ISD::BUILD_VECTOR ||
3928           !X86::isZeroNode(V1.getOperand(Idx)))
3929         return false;
3930     }
3931   }
3932   return true;
3933 }
3934
3935 /// getZeroVector - Returns a vector of specified type with all zero elements.
3936 ///
3937 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3938                              DebugLoc dl) {
3939   assert(VT.isVector() && "Expected a vector type");
3940
3941   // Always build SSE zero vectors as <4 x i32> bitcasted
3942   // to their dest type. This ensures they get CSE'd.
3943   SDValue Vec;
3944   if (VT.getSizeInBits() == 128) {  // SSE
3945     if (HasSSE2) {  // SSE2
3946       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3947       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3948     } else { // SSE1
3949       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3950       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3951     }
3952   } else if (VT.getSizeInBits() == 256) { // AVX
3953     // 256-bit logic and arithmetic instructions in AVX are
3954     // all floating-point, no support for integer ops. Default
3955     // to emitting fp zeroed vectors then.
3956     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3957     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3958     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3959   }
3960   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3961 }
3962
3963 /// getOnesVector - Returns a vector of specified type with all bits set.
3964 /// Always build ones vectors as <4 x i32>. For 256-bit types, use two
3965 /// <4 x i32> inserted in a <8 x i32> appropriately. Then bitcast to their
3966 /// original type, ensuring they get CSE'd.
3967 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3968   assert(VT.isVector() && "Expected a vector type");
3969   assert((VT.is128BitVector() || VT.is256BitVector())
3970          && "Expected a 128-bit or 256-bit vector type");
3971
3972   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3973   SDValue Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
3974                             Cst, Cst, Cst, Cst);
3975
3976   if (VT.is256BitVector()) {
3977     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, MVT::v8i32),
3978                               Vec, DAG.getConstant(0, MVT::i32), DAG, dl);
3979     Vec = Insert128BitVector(InsV, Vec,
3980                   DAG.getConstant(4 /* NumElems/2 */, MVT::i32), DAG, dl);
3981   }
3982
3983   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3984 }
3985
3986 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3987 /// that point to V2 points to its first element.
3988 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3989   EVT VT = SVOp->getValueType(0);
3990   unsigned NumElems = VT.getVectorNumElements();
3991
3992   bool Changed = false;
3993   SmallVector<int, 8> MaskVec;
3994   SVOp->getMask(MaskVec);
3995
3996   for (unsigned i = 0; i != NumElems; ++i) {
3997     if (MaskVec[i] > (int)NumElems) {
3998       MaskVec[i] = NumElems;
3999       Changed = true;
4000     }
4001   }
4002   if (Changed)
4003     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
4004                                 SVOp->getOperand(1), &MaskVec[0]);
4005   return SDValue(SVOp, 0);
4006 }
4007
4008 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4009 /// operation of specified width.
4010 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4011                        SDValue V2) {
4012   unsigned NumElems = VT.getVectorNumElements();
4013   SmallVector<int, 8> Mask;
4014   Mask.push_back(NumElems);
4015   for (unsigned i = 1; i != NumElems; ++i)
4016     Mask.push_back(i);
4017   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4018 }
4019
4020 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4021 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4022                           SDValue V2) {
4023   unsigned NumElems = VT.getVectorNumElements();
4024   SmallVector<int, 8> Mask;
4025   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4026     Mask.push_back(i);
4027     Mask.push_back(i + NumElems);
4028   }
4029   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4030 }
4031
4032 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4033 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4034                           SDValue V2) {
4035   unsigned NumElems = VT.getVectorNumElements();
4036   unsigned Half = NumElems/2;
4037   SmallVector<int, 8> Mask;
4038   for (unsigned i = 0; i != Half; ++i) {
4039     Mask.push_back(i + Half);
4040     Mask.push_back(i + NumElems + Half);
4041   }
4042   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4043 }
4044
4045 // PromoteSplatv8v16 - All i16 and i8 vector types can't be used directly by
4046 // a generic shuffle instruction because the target has no such instructions.
4047 // Generate shuffles which repeat i16 and i8 several times until they can be
4048 // represented by v4f32 and then be manipulated by target suported shuffles.
4049 static SDValue PromoteSplatv8v16(SDValue V, SelectionDAG &DAG, int &EltNo) {
4050   EVT VT = V.getValueType();
4051   int NumElems = VT.getVectorNumElements();
4052   DebugLoc dl = V.getDebugLoc();
4053
4054   while (NumElems > 4) {
4055     if (EltNo < NumElems/2) {
4056       V = getUnpackl(DAG, dl, VT, V, V);
4057     } else {
4058       V = getUnpackh(DAG, dl, VT, V, V);
4059       EltNo -= NumElems/2;
4060     }
4061     NumElems >>= 1;
4062   }
4063   return V;
4064 }
4065
4066 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
4067 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
4068   EVT VT = V.getValueType();
4069   DebugLoc dl = V.getDebugLoc();
4070   assert((VT.getSizeInBits() == 128 || VT.getSizeInBits() == 256)
4071          && "Vector size not supported");
4072
4073   bool Is128 = VT.getSizeInBits() == 128;
4074   EVT NVT = Is128 ? MVT::v4f32 : MVT::v8f32;
4075   V = DAG.getNode(ISD::BITCAST, dl, NVT, V);
4076
4077   if (Is128) {
4078     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
4079     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4080   } else {
4081     // The second half of indicies refer to the higher part, which is a
4082     // duplication of the lower one. This makes this shuffle a perfect match
4083     // for the VPERM instruction.
4084     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
4085                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
4086     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4087   }
4088
4089   return DAG.getNode(ISD::BITCAST, dl, VT, V);
4090 }
4091
4092 /// PromoteVectorToScalarSplat - Since there's no native support for
4093 /// scalar_to_vector for 256-bit AVX, a 128-bit scalar_to_vector +
4094 /// INSERT_SUBVECTOR is generated. Recognize this idiom and do the
4095 /// shuffle before the insertion, this yields less instructions in the end.
4096 static SDValue PromoteVectorToScalarSplat(ShuffleVectorSDNode *SV,
4097                                           SelectionDAG &DAG) {
4098   EVT SrcVT = SV->getValueType(0);
4099   SDValue V1 = SV->getOperand(0);
4100   DebugLoc dl = SV->getDebugLoc();
4101   int NumElems = SrcVT.getVectorNumElements();
4102
4103   assert(SrcVT.is256BitVector() && "unknown howto handle vector type");
4104
4105   SmallVector<int, 4> Mask;
4106   for (int i = 0; i < NumElems/2; ++i)
4107     Mask.push_back(SV->getMaskElt(i));
4108
4109   EVT SVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
4110                              NumElems/2);
4111   SDValue SV1 = DAG.getVectorShuffle(SVT, dl, V1.getOperand(1),
4112                                      DAG.getUNDEF(SVT), &Mask[0]);
4113   SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), SV1,
4114                                     DAG.getConstant(0, MVT::i32), DAG, dl);
4115
4116   return Insert128BitVector(InsV, SV1,
4117                        DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4118 }
4119
4120 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32 and
4121 /// v8i32, v16i16 or v32i8 to v8f32.
4122 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
4123   EVT SrcVT = SV->getValueType(0);
4124   SDValue V1 = SV->getOperand(0);
4125   DebugLoc dl = SV->getDebugLoc();
4126
4127   int EltNo = SV->getSplatIndex();
4128   int NumElems = SrcVT.getVectorNumElements();
4129   unsigned Size = SrcVT.getSizeInBits();
4130
4131   // Extract the 128-bit part containing the splat element and update
4132   // the splat element index when it refers to the higher register.
4133   if (Size == 256) {
4134     unsigned Idx = (EltNo > NumElems/2) ? NumElems/2 : 0;
4135     V1 = Extract128BitVector(V1, DAG.getConstant(Idx, MVT::i32), DAG, dl);
4136     if (Idx > 0)
4137       EltNo -= NumElems/2;
4138   }
4139
4140   // Make this 128-bit vector duplicate i8 and i16 elements
4141   if (NumElems > 4)
4142     V1 = PromoteSplatv8v16(V1, DAG, EltNo);
4143
4144   // Recreate the 256-bit vector and place the same 128-bit vector
4145   // into the low and high part. This is necessary because we want
4146   // to use VPERM to shuffle the v8f32 vector, and VPERM only shuffles
4147   // inside each separate v4f32 lane.
4148   if (Size == 256) {
4149     SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), V1,
4150                          DAG.getConstant(0, MVT::i32), DAG, dl);
4151     V1 = Insert128BitVector(InsV, V1,
4152                DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4153   }
4154
4155   return getLegalSplat(DAG, V1, EltNo);
4156 }
4157
4158 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4159 /// vector of zero or undef vector.  This produces a shuffle where the low
4160 /// element of V2 is swizzled into the zero/undef vector, landing at element
4161 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4162 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4163                                              bool isZero, bool HasSSE2,
4164                                              SelectionDAG &DAG) {
4165   EVT VT = V2.getValueType();
4166   SDValue V1 = isZero
4167     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
4168   unsigned NumElems = VT.getVectorNumElements();
4169   SmallVector<int, 16> MaskVec;
4170   for (unsigned i = 0; i != NumElems; ++i)
4171     // If this is the insertion idx, put the low elt of V2 here.
4172     MaskVec.push_back(i == Idx ? NumElems : i);
4173   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
4174 }
4175
4176 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4177 /// element of the result of the vector shuffle.
4178 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
4179                                    unsigned Depth) {
4180   if (Depth == 6)
4181     return SDValue();  // Limit search depth.
4182
4183   SDValue V = SDValue(N, 0);
4184   EVT VT = V.getValueType();
4185   unsigned Opcode = V.getOpcode();
4186
4187   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4188   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4189     Index = SV->getMaskElt(Index);
4190
4191     if (Index < 0)
4192       return DAG.getUNDEF(VT.getVectorElementType());
4193
4194     int NumElems = VT.getVectorNumElements();
4195     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
4196     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
4197   }
4198
4199   // Recurse into target specific vector shuffles to find scalars.
4200   if (isTargetShuffle(Opcode)) {
4201     int NumElems = VT.getVectorNumElements();
4202     SmallVector<unsigned, 16> ShuffleMask;
4203     SDValue ImmN;
4204
4205     switch(Opcode) {
4206     case X86ISD::SHUFPS:
4207     case X86ISD::SHUFPD:
4208       ImmN = N->getOperand(N->getNumOperands()-1);
4209       DecodeSHUFPSMask(NumElems,
4210                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
4211                        ShuffleMask);
4212       break;
4213     case X86ISD::PUNPCKHBW:
4214     case X86ISD::PUNPCKHWD:
4215     case X86ISD::PUNPCKHDQ:
4216     case X86ISD::PUNPCKHQDQ:
4217       DecodePUNPCKHMask(NumElems, ShuffleMask);
4218       break;
4219     case X86ISD::UNPCKHPS:
4220     case X86ISD::UNPCKHPD:
4221     case X86ISD::VUNPCKHPSY:
4222     case X86ISD::VUNPCKHPDY:
4223       DecodeUNPCKHPMask(NumElems, ShuffleMask);
4224       break;
4225     case X86ISD::PUNPCKLBW:
4226     case X86ISD::PUNPCKLWD:
4227     case X86ISD::PUNPCKLDQ:
4228     case X86ISD::PUNPCKLQDQ:
4229       DecodePUNPCKLMask(VT, ShuffleMask);
4230       break;
4231     case X86ISD::UNPCKLPS:
4232     case X86ISD::UNPCKLPD:
4233     case X86ISD::VUNPCKLPSY:
4234     case X86ISD::VUNPCKLPDY:
4235       DecodeUNPCKLPMask(VT, ShuffleMask);
4236       break;
4237     case X86ISD::MOVHLPS:
4238       DecodeMOVHLPSMask(NumElems, ShuffleMask);
4239       break;
4240     case X86ISD::MOVLHPS:
4241       DecodeMOVLHPSMask(NumElems, ShuffleMask);
4242       break;
4243     case X86ISD::PSHUFD:
4244       ImmN = N->getOperand(N->getNumOperands()-1);
4245       DecodePSHUFMask(NumElems,
4246                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
4247                       ShuffleMask);
4248       break;
4249     case X86ISD::PSHUFHW:
4250       ImmN = N->getOperand(N->getNumOperands()-1);
4251       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4252                         ShuffleMask);
4253       break;
4254     case X86ISD::PSHUFLW:
4255       ImmN = N->getOperand(N->getNumOperands()-1);
4256       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4257                         ShuffleMask);
4258       break;
4259     case X86ISD::MOVSS:
4260     case X86ISD::MOVSD: {
4261       // The index 0 always comes from the first element of the second source,
4262       // this is why MOVSS and MOVSD are used in the first place. The other
4263       // elements come from the other positions of the first source vector.
4264       unsigned OpNum = (Index == 0) ? 1 : 0;
4265       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
4266                                  Depth+1);
4267     }
4268     case X86ISD::VPERMILPS:
4269       ImmN = N->getOperand(N->getNumOperands()-1);
4270       DecodeVPERMILPSMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4271                         ShuffleMask);
4272       break;
4273     case X86ISD::VPERMILPSY:
4274       ImmN = N->getOperand(N->getNumOperands()-1);
4275       DecodeVPERMILPSMask(8, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4276                         ShuffleMask);
4277       break;
4278     case X86ISD::VPERMILPD:
4279       ImmN = N->getOperand(N->getNumOperands()-1);
4280       DecodeVPERMILPDMask(2, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4281                         ShuffleMask);
4282       break;
4283     case X86ISD::VPERMILPDY:
4284       ImmN = N->getOperand(N->getNumOperands()-1);
4285       DecodeVPERMILPDMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4286                         ShuffleMask);
4287       break;
4288     default:
4289       assert("not implemented for target shuffle node");
4290       return SDValue();
4291     }
4292
4293     Index = ShuffleMask[Index];
4294     if (Index < 0)
4295       return DAG.getUNDEF(VT.getVectorElementType());
4296
4297     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4298     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4299                                Depth+1);
4300   }
4301
4302   // Actual nodes that may contain scalar elements
4303   if (Opcode == ISD::BITCAST) {
4304     V = V.getOperand(0);
4305     EVT SrcVT = V.getValueType();
4306     unsigned NumElems = VT.getVectorNumElements();
4307
4308     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4309       return SDValue();
4310   }
4311
4312   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4313     return (Index == 0) ? V.getOperand(0)
4314                           : DAG.getUNDEF(VT.getVectorElementType());
4315
4316   if (V.getOpcode() == ISD::BUILD_VECTOR)
4317     return V.getOperand(Index);
4318
4319   return SDValue();
4320 }
4321
4322 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4323 /// shuffle operation which come from a consecutively from a zero. The
4324 /// search can start in two different directions, from left or right.
4325 static
4326 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4327                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4328   int i = 0;
4329
4330   while (i < NumElems) {
4331     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4332     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4333     if (!(Elt.getNode() &&
4334          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4335       break;
4336     ++i;
4337   }
4338
4339   return i;
4340 }
4341
4342 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4343 /// MaskE correspond consecutively to elements from one of the vector operands,
4344 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4345 static
4346 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4347                               int OpIdx, int NumElems, unsigned &OpNum) {
4348   bool SeenV1 = false;
4349   bool SeenV2 = false;
4350
4351   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4352     int Idx = SVOp->getMaskElt(i);
4353     // Ignore undef indicies
4354     if (Idx < 0)
4355       continue;
4356
4357     if (Idx < NumElems)
4358       SeenV1 = true;
4359     else
4360       SeenV2 = true;
4361
4362     // Only accept consecutive elements from the same vector
4363     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4364       return false;
4365   }
4366
4367   OpNum = SeenV1 ? 0 : 1;
4368   return true;
4369 }
4370
4371 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4372 /// logical left shift of a vector.
4373 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4374                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4375   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4376   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4377               false /* check zeros from right */, DAG);
4378   unsigned OpSrc;
4379
4380   if (!NumZeros)
4381     return false;
4382
4383   // Considering the elements in the mask that are not consecutive zeros,
4384   // check if they consecutively come from only one of the source vectors.
4385   //
4386   //               V1 = {X, A, B, C}     0
4387   //                         \  \  \    /
4388   //   vector_shuffle V1, V2 <1, 2, 3, X>
4389   //
4390   if (!isShuffleMaskConsecutive(SVOp,
4391             0,                   // Mask Start Index
4392             NumElems-NumZeros-1, // Mask End Index
4393             NumZeros,            // Where to start looking in the src vector
4394             NumElems,            // Number of elements in vector
4395             OpSrc))              // Which source operand ?
4396     return false;
4397
4398   isLeft = false;
4399   ShAmt = NumZeros;
4400   ShVal = SVOp->getOperand(OpSrc);
4401   return true;
4402 }
4403
4404 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4405 /// logical left shift of a vector.
4406 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4407                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4408   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4409   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4410               true /* check zeros from left */, DAG);
4411   unsigned OpSrc;
4412
4413   if (!NumZeros)
4414     return false;
4415
4416   // Considering the elements in the mask that are not consecutive zeros,
4417   // check if they consecutively come from only one of the source vectors.
4418   //
4419   //                           0    { A, B, X, X } = V2
4420   //                          / \    /  /
4421   //   vector_shuffle V1, V2 <X, X, 4, 5>
4422   //
4423   if (!isShuffleMaskConsecutive(SVOp,
4424             NumZeros,     // Mask Start Index
4425             NumElems-1,   // Mask End Index
4426             0,            // Where to start looking in the src vector
4427             NumElems,     // Number of elements in vector
4428             OpSrc))       // Which source operand ?
4429     return false;
4430
4431   isLeft = true;
4432   ShAmt = NumZeros;
4433   ShVal = SVOp->getOperand(OpSrc);
4434   return true;
4435 }
4436
4437 /// isVectorShift - Returns true if the shuffle can be implemented as a
4438 /// logical left or right shift of a vector.
4439 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4440                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4441   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4442       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4443     return true;
4444
4445   return false;
4446 }
4447
4448 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4449 ///
4450 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4451                                        unsigned NumNonZero, unsigned NumZero,
4452                                        SelectionDAG &DAG,
4453                                        const TargetLowering &TLI) {
4454   if (NumNonZero > 8)
4455     return SDValue();
4456
4457   DebugLoc dl = Op.getDebugLoc();
4458   SDValue V(0, 0);
4459   bool First = true;
4460   for (unsigned i = 0; i < 16; ++i) {
4461     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4462     if (ThisIsNonZero && First) {
4463       if (NumZero)
4464         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4465       else
4466         V = DAG.getUNDEF(MVT::v8i16);
4467       First = false;
4468     }
4469
4470     if ((i & 1) != 0) {
4471       SDValue ThisElt(0, 0), LastElt(0, 0);
4472       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4473       if (LastIsNonZero) {
4474         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4475                               MVT::i16, Op.getOperand(i-1));
4476       }
4477       if (ThisIsNonZero) {
4478         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4479         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4480                               ThisElt, DAG.getConstant(8, MVT::i8));
4481         if (LastIsNonZero)
4482           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4483       } else
4484         ThisElt = LastElt;
4485
4486       if (ThisElt.getNode())
4487         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4488                         DAG.getIntPtrConstant(i/2));
4489     }
4490   }
4491
4492   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4493 }
4494
4495 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4496 ///
4497 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4498                                      unsigned NumNonZero, unsigned NumZero,
4499                                      SelectionDAG &DAG,
4500                                      const TargetLowering &TLI) {
4501   if (NumNonZero > 4)
4502     return SDValue();
4503
4504   DebugLoc dl = Op.getDebugLoc();
4505   SDValue V(0, 0);
4506   bool First = true;
4507   for (unsigned i = 0; i < 8; ++i) {
4508     bool isNonZero = (NonZeros & (1 << i)) != 0;
4509     if (isNonZero) {
4510       if (First) {
4511         if (NumZero)
4512           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4513         else
4514           V = DAG.getUNDEF(MVT::v8i16);
4515         First = false;
4516       }
4517       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4518                       MVT::v8i16, V, Op.getOperand(i),
4519                       DAG.getIntPtrConstant(i));
4520     }
4521   }
4522
4523   return V;
4524 }
4525
4526 /// getVShift - Return a vector logical shift node.
4527 ///
4528 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4529                          unsigned NumBits, SelectionDAG &DAG,
4530                          const TargetLowering &TLI, DebugLoc dl) {
4531   EVT ShVT = MVT::v2i64;
4532   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4533   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4534   return DAG.getNode(ISD::BITCAST, dl, VT,
4535                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4536                              DAG.getConstant(NumBits,
4537                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4538 }
4539
4540 SDValue
4541 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4542                                           SelectionDAG &DAG) const {
4543
4544   // Check if the scalar load can be widened into a vector load. And if
4545   // the address is "base + cst" see if the cst can be "absorbed" into
4546   // the shuffle mask.
4547   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4548     SDValue Ptr = LD->getBasePtr();
4549     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4550       return SDValue();
4551     EVT PVT = LD->getValueType(0);
4552     if (PVT != MVT::i32 && PVT != MVT::f32)
4553       return SDValue();
4554
4555     int FI = -1;
4556     int64_t Offset = 0;
4557     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4558       FI = FINode->getIndex();
4559       Offset = 0;
4560     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4561                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4562       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4563       Offset = Ptr.getConstantOperandVal(1);
4564       Ptr = Ptr.getOperand(0);
4565     } else {
4566       return SDValue();
4567     }
4568
4569     SDValue Chain = LD->getChain();
4570     // Make sure the stack object alignment is at least 16.
4571     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4572     if (DAG.InferPtrAlignment(Ptr) < 16) {
4573       if (MFI->isFixedObjectIndex(FI)) {
4574         // Can't change the alignment. FIXME: It's possible to compute
4575         // the exact stack offset and reference FI + adjust offset instead.
4576         // If someone *really* cares about this. That's the way to implement it.
4577         return SDValue();
4578       } else {
4579         MFI->setObjectAlignment(FI, 16);
4580       }
4581     }
4582
4583     // (Offset % 16) must be multiple of 4. Then address is then
4584     // Ptr + (Offset & ~15).
4585     if (Offset < 0)
4586       return SDValue();
4587     if ((Offset % 16) & 3)
4588       return SDValue();
4589     int64_t StartOffset = Offset & ~15;
4590     if (StartOffset)
4591       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4592                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4593
4594     int EltNo = (Offset - StartOffset) >> 2;
4595     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4596     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4597     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4598                              LD->getPointerInfo().getWithOffset(StartOffset),
4599                              false, false, 0);
4600     // Canonicalize it to a v4i32 shuffle.
4601     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, V1);
4602     return DAG.getNode(ISD::BITCAST, dl, VT,
4603                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4604                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4605   }
4606
4607   return SDValue();
4608 }
4609
4610 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4611 /// vector of type 'VT', see if the elements can be replaced by a single large
4612 /// load which has the same value as a build_vector whose operands are 'elts'.
4613 ///
4614 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4615 ///
4616 /// FIXME: we'd also like to handle the case where the last elements are zero
4617 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4618 /// There's even a handy isZeroNode for that purpose.
4619 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4620                                         DebugLoc &DL, SelectionDAG &DAG) {
4621   EVT EltVT = VT.getVectorElementType();
4622   unsigned NumElems = Elts.size();
4623
4624   LoadSDNode *LDBase = NULL;
4625   unsigned LastLoadedElt = -1U;
4626
4627   // For each element in the initializer, see if we've found a load or an undef.
4628   // If we don't find an initial load element, or later load elements are
4629   // non-consecutive, bail out.
4630   for (unsigned i = 0; i < NumElems; ++i) {
4631     SDValue Elt = Elts[i];
4632
4633     if (!Elt.getNode() ||
4634         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4635       return SDValue();
4636     if (!LDBase) {
4637       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4638         return SDValue();
4639       LDBase = cast<LoadSDNode>(Elt.getNode());
4640       LastLoadedElt = i;
4641       continue;
4642     }
4643     if (Elt.getOpcode() == ISD::UNDEF)
4644       continue;
4645
4646     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4647     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4648       return SDValue();
4649     LastLoadedElt = i;
4650   }
4651
4652   // If we have found an entire vector of loads and undefs, then return a large
4653   // load of the entire vector width starting at the base pointer.  If we found
4654   // consecutive loads for the low half, generate a vzext_load node.
4655   if (LastLoadedElt == NumElems - 1) {
4656     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4657       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4658                          LDBase->getPointerInfo(),
4659                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4660     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4661                        LDBase->getPointerInfo(),
4662                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4663                        LDBase->getAlignment());
4664   } else if (NumElems == 4 && LastLoadedElt == 1 &&
4665              DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4666     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4667     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4668     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4669                                               Ops, 2, MVT::i32,
4670                                               LDBase->getMemOperand());
4671     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4672   }
4673   return SDValue();
4674 }
4675
4676 SDValue
4677 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4678   DebugLoc dl = Op.getDebugLoc();
4679
4680   EVT VT = Op.getValueType();
4681   EVT ExtVT = VT.getVectorElementType();
4682   unsigned NumElems = Op.getNumOperands();
4683
4684   // Vectors containing all zeros can be matched by pxor and xorps later
4685   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
4686     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
4687     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
4688     if (Op.getValueType() == MVT::v4i32 ||
4689         Op.getValueType() == MVT::v8i32)
4690       return Op;
4691
4692     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4693   }
4694
4695   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
4696   // vectors or broken into v4i32 operations on 256-bit vectors.
4697   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
4698     if (Op.getValueType() == MVT::v4i32)
4699       return Op;
4700
4701     return getOnesVector(Op.getValueType(), DAG, dl);
4702   }
4703
4704   unsigned EVTBits = ExtVT.getSizeInBits();
4705
4706   unsigned NumZero  = 0;
4707   unsigned NumNonZero = 0;
4708   unsigned NonZeros = 0;
4709   bool IsAllConstants = true;
4710   SmallSet<SDValue, 8> Values;
4711   for (unsigned i = 0; i < NumElems; ++i) {
4712     SDValue Elt = Op.getOperand(i);
4713     if (Elt.getOpcode() == ISD::UNDEF)
4714       continue;
4715     Values.insert(Elt);
4716     if (Elt.getOpcode() != ISD::Constant &&
4717         Elt.getOpcode() != ISD::ConstantFP)
4718       IsAllConstants = false;
4719     if (X86::isZeroNode(Elt))
4720       NumZero++;
4721     else {
4722       NonZeros |= (1 << i);
4723       NumNonZero++;
4724     }
4725   }
4726
4727   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4728   if (NumNonZero == 0)
4729     return DAG.getUNDEF(VT);
4730
4731   // Special case for single non-zero, non-undef, element.
4732   if (NumNonZero == 1) {
4733     unsigned Idx = CountTrailingZeros_32(NonZeros);
4734     SDValue Item = Op.getOperand(Idx);
4735
4736     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4737     // the value are obviously zero, truncate the value to i32 and do the
4738     // insertion that way.  Only do this if the value is non-constant or if the
4739     // value is a constant being inserted into element 0.  It is cheaper to do
4740     // a constant pool load than it is to do a movd + shuffle.
4741     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4742         (!IsAllConstants || Idx == 0)) {
4743       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4744         // Handle SSE only.
4745         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4746         EVT VecVT = MVT::v4i32;
4747         unsigned VecElts = 4;
4748
4749         // Truncate the value (which may itself be a constant) to i32, and
4750         // convert it to a vector with movd (S2V+shuffle to zero extend).
4751         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4752         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4753         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4754                                            Subtarget->hasSSE2(), DAG);
4755
4756         // Now we have our 32-bit value zero extended in the low element of
4757         // a vector.  If Idx != 0, swizzle it into place.
4758         if (Idx != 0) {
4759           SmallVector<int, 4> Mask;
4760           Mask.push_back(Idx);
4761           for (unsigned i = 1; i != VecElts; ++i)
4762             Mask.push_back(i);
4763           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4764                                       DAG.getUNDEF(Item.getValueType()),
4765                                       &Mask[0]);
4766         }
4767         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4768       }
4769     }
4770
4771     // If we have a constant or non-constant insertion into the low element of
4772     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4773     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4774     // depending on what the source datatype is.
4775     if (Idx == 0) {
4776       if (NumZero == 0) {
4777         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4778       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4779           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4780         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4781         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4782         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4783                                            DAG);
4784       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4785         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4786         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4787         EVT MiddleVT = MVT::v4i32;
4788         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4789         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4790                                            Subtarget->hasSSE2(), DAG);
4791         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4792       }
4793     }
4794
4795     // Is it a vector logical left shift?
4796     if (NumElems == 2 && Idx == 1 &&
4797         X86::isZeroNode(Op.getOperand(0)) &&
4798         !X86::isZeroNode(Op.getOperand(1))) {
4799       unsigned NumBits = VT.getSizeInBits();
4800       return getVShift(true, VT,
4801                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4802                                    VT, Op.getOperand(1)),
4803                        NumBits/2, DAG, *this, dl);
4804     }
4805
4806     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4807       return SDValue();
4808
4809     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4810     // is a non-constant being inserted into an element other than the low one,
4811     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4812     // movd/movss) to move this into the low element, then shuffle it into
4813     // place.
4814     if (EVTBits == 32) {
4815       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4816
4817       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4818       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4819                                          Subtarget->hasSSE2(), DAG);
4820       SmallVector<int, 8> MaskVec;
4821       for (unsigned i = 0; i < NumElems; i++)
4822         MaskVec.push_back(i == Idx ? 0 : 1);
4823       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4824     }
4825   }
4826
4827   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4828   if (Values.size() == 1) {
4829     if (EVTBits == 32) {
4830       // Instead of a shuffle like this:
4831       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4832       // Check if it's possible to issue this instead.
4833       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4834       unsigned Idx = CountTrailingZeros_32(NonZeros);
4835       SDValue Item = Op.getOperand(Idx);
4836       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4837         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4838     }
4839     return SDValue();
4840   }
4841
4842   // A vector full of immediates; various special cases are already
4843   // handled, so this is best done with a single constant-pool load.
4844   if (IsAllConstants)
4845     return SDValue();
4846
4847   // For AVX-length vectors, build the individual 128-bit pieces and use
4848   // shuffles to put them in place.
4849   if (VT.getSizeInBits() == 256 && !ISD::isBuildVectorAllZeros(Op.getNode())) {
4850     SmallVector<SDValue, 32> V;
4851     for (unsigned i = 0; i < NumElems; ++i)
4852       V.push_back(Op.getOperand(i));
4853
4854     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4855
4856     // Build both the lower and upper subvector.
4857     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4858     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4859                                 NumElems/2);
4860
4861     // Recreate the wider vector with the lower and upper part.
4862     SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Lower,
4863                                 DAG.getConstant(0, MVT::i32), DAG, dl);
4864     return Insert128BitVector(Vec, Upper, DAG.getConstant(NumElems/2, MVT::i32),
4865                               DAG, dl);
4866   }
4867
4868   // Let legalizer expand 2-wide build_vectors.
4869   if (EVTBits == 64) {
4870     if (NumNonZero == 1) {
4871       // One half is zero or undef.
4872       unsigned Idx = CountTrailingZeros_32(NonZeros);
4873       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4874                                  Op.getOperand(Idx));
4875       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4876                                          Subtarget->hasSSE2(), DAG);
4877     }
4878     return SDValue();
4879   }
4880
4881   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4882   if (EVTBits == 8 && NumElems == 16) {
4883     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4884                                         *this);
4885     if (V.getNode()) return V;
4886   }
4887
4888   if (EVTBits == 16 && NumElems == 8) {
4889     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4890                                       *this);
4891     if (V.getNode()) return V;
4892   }
4893
4894   // If element VT is == 32 bits, turn it into a number of shuffles.
4895   SmallVector<SDValue, 8> V;
4896   V.resize(NumElems);
4897   if (NumElems == 4 && NumZero > 0) {
4898     for (unsigned i = 0; i < 4; ++i) {
4899       bool isZero = !(NonZeros & (1 << i));
4900       if (isZero)
4901         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4902       else
4903         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4904     }
4905
4906     for (unsigned i = 0; i < 2; ++i) {
4907       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4908         default: break;
4909         case 0:
4910           V[i] = V[i*2];  // Must be a zero vector.
4911           break;
4912         case 1:
4913           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4914           break;
4915         case 2:
4916           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4917           break;
4918         case 3:
4919           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4920           break;
4921       }
4922     }
4923
4924     SmallVector<int, 8> MaskVec;
4925     bool Reverse = (NonZeros & 0x3) == 2;
4926     for (unsigned i = 0; i < 2; ++i)
4927       MaskVec.push_back(Reverse ? 1-i : i);
4928     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4929     for (unsigned i = 0; i < 2; ++i)
4930       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4931     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4932   }
4933
4934   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4935     // Check for a build vector of consecutive loads.
4936     for (unsigned i = 0; i < NumElems; ++i)
4937       V[i] = Op.getOperand(i);
4938
4939     // Check for elements which are consecutive loads.
4940     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4941     if (LD.getNode())
4942       return LD;
4943
4944     // For SSE 4.1, use insertps to put the high elements into the low element.
4945     if (getSubtarget()->hasSSE41()) {
4946       SDValue Result;
4947       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4948         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4949       else
4950         Result = DAG.getUNDEF(VT);
4951
4952       for (unsigned i = 1; i < NumElems; ++i) {
4953         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4954         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4955                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4956       }
4957       return Result;
4958     }
4959
4960     // Otherwise, expand into a number of unpckl*, start by extending each of
4961     // our (non-undef) elements to the full vector width with the element in the
4962     // bottom slot of the vector (which generates no code for SSE).
4963     for (unsigned i = 0; i < NumElems; ++i) {
4964       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4965         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4966       else
4967         V[i] = DAG.getUNDEF(VT);
4968     }
4969
4970     // Next, we iteratively mix elements, e.g. for v4f32:
4971     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4972     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4973     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4974     unsigned EltStride = NumElems >> 1;
4975     while (EltStride != 0) {
4976       for (unsigned i = 0; i < EltStride; ++i) {
4977         // If V[i+EltStride] is undef and this is the first round of mixing,
4978         // then it is safe to just drop this shuffle: V[i] is already in the
4979         // right place, the one element (since it's the first round) being
4980         // inserted as undef can be dropped.  This isn't safe for successive
4981         // rounds because they will permute elements within both vectors.
4982         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4983             EltStride == NumElems/2)
4984           continue;
4985
4986         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4987       }
4988       EltStride >>= 1;
4989     }
4990     return V[0];
4991   }
4992   return SDValue();
4993 }
4994
4995 // LowerMMXCONCAT_VECTORS - We support concatenate two MMX registers and place
4996 // them in a MMX register.  This is better than doing a stack convert.
4997 static SDValue LowerMMXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4998   DebugLoc dl = Op.getDebugLoc();
4999   EVT ResVT = Op.getValueType();
5000
5001   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
5002          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
5003   int Mask[2];
5004   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
5005   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5006   InVec = Op.getOperand(1);
5007   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5008     unsigned NumElts = ResVT.getVectorNumElements();
5009     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5010     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
5011                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
5012   } else {
5013     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
5014     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5015     Mask[0] = 0; Mask[1] = 2;
5016     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
5017   }
5018   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5019 }
5020
5021 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5022 // to create 256-bit vectors from two other 128-bit ones.
5023 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5024   DebugLoc dl = Op.getDebugLoc();
5025   EVT ResVT = Op.getValueType();
5026
5027   assert(ResVT.getSizeInBits() == 256 && "Value type must be 256-bit wide");
5028
5029   SDValue V1 = Op.getOperand(0);
5030   SDValue V2 = Op.getOperand(1);
5031   unsigned NumElems = ResVT.getVectorNumElements();
5032
5033   SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, ResVT), V1,
5034                                  DAG.getConstant(0, MVT::i32), DAG, dl);
5035   return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5036                             DAG, dl);
5037 }
5038
5039 SDValue
5040 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
5041   DebugLoc dl = Op.getDebugLoc();
5042   EVT ResVT = Op.getValueType();
5043
5044   assert(Op.getNumOperands() == 2);
5045   assert((ResVT.getSizeInBits() == 128 || ResVT.getSizeInBits() == 256) &&
5046          "Unsupported CONCAT_VECTORS for value type");
5047
5048   // We support concatenate two MMX registers and place them in a MMX register.
5049   // This is better than doing a stack convert.
5050   if (ResVT.is128BitVector())
5051     return LowerMMXCONCAT_VECTORS(Op, DAG);
5052
5053   // 256-bit AVX can use the vinsertf128 instruction to create 256-bit vectors
5054   // from two other 128-bit ones.
5055   return LowerAVXCONCAT_VECTORS(Op, DAG);
5056 }
5057
5058 // v8i16 shuffles - Prefer shuffles in the following order:
5059 // 1. [all]   pshuflw, pshufhw, optional move
5060 // 2. [ssse3] 1 x pshufb
5061 // 3. [ssse3] 2 x pshufb + 1 x por
5062 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
5063 SDValue
5064 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
5065                                             SelectionDAG &DAG) const {
5066   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5067   SDValue V1 = SVOp->getOperand(0);
5068   SDValue V2 = SVOp->getOperand(1);
5069   DebugLoc dl = SVOp->getDebugLoc();
5070   SmallVector<int, 8> MaskVals;
5071
5072   // Determine if more than 1 of the words in each of the low and high quadwords
5073   // of the result come from the same quadword of one of the two inputs.  Undef
5074   // mask values count as coming from any quadword, for better codegen.
5075   SmallVector<unsigned, 4> LoQuad(4);
5076   SmallVector<unsigned, 4> HiQuad(4);
5077   BitVector InputQuads(4);
5078   for (unsigned i = 0; i < 8; ++i) {
5079     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
5080     int EltIdx = SVOp->getMaskElt(i);
5081     MaskVals.push_back(EltIdx);
5082     if (EltIdx < 0) {
5083       ++Quad[0];
5084       ++Quad[1];
5085       ++Quad[2];
5086       ++Quad[3];
5087       continue;
5088     }
5089     ++Quad[EltIdx / 4];
5090     InputQuads.set(EltIdx / 4);
5091   }
5092
5093   int BestLoQuad = -1;
5094   unsigned MaxQuad = 1;
5095   for (unsigned i = 0; i < 4; ++i) {
5096     if (LoQuad[i] > MaxQuad) {
5097       BestLoQuad = i;
5098       MaxQuad = LoQuad[i];
5099     }
5100   }
5101
5102   int BestHiQuad = -1;
5103   MaxQuad = 1;
5104   for (unsigned i = 0; i < 4; ++i) {
5105     if (HiQuad[i] > MaxQuad) {
5106       BestHiQuad = i;
5107       MaxQuad = HiQuad[i];
5108     }
5109   }
5110
5111   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
5112   // of the two input vectors, shuffle them into one input vector so only a
5113   // single pshufb instruction is necessary. If There are more than 2 input
5114   // quads, disable the next transformation since it does not help SSSE3.
5115   bool V1Used = InputQuads[0] || InputQuads[1];
5116   bool V2Used = InputQuads[2] || InputQuads[3];
5117   if (Subtarget->hasSSSE3()) {
5118     if (InputQuads.count() == 2 && V1Used && V2Used) {
5119       BestLoQuad = InputQuads.find_first();
5120       BestHiQuad = InputQuads.find_next(BestLoQuad);
5121     }
5122     if (InputQuads.count() > 2) {
5123       BestLoQuad = -1;
5124       BestHiQuad = -1;
5125     }
5126   }
5127
5128   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
5129   // the shuffle mask.  If a quad is scored as -1, that means that it contains
5130   // words from all 4 input quadwords.
5131   SDValue NewV;
5132   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
5133     SmallVector<int, 8> MaskV;
5134     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
5135     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
5136     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
5137                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
5138                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
5139     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
5140
5141     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
5142     // source words for the shuffle, to aid later transformations.
5143     bool AllWordsInNewV = true;
5144     bool InOrder[2] = { true, true };
5145     for (unsigned i = 0; i != 8; ++i) {
5146       int idx = MaskVals[i];
5147       if (idx != (int)i)
5148         InOrder[i/4] = false;
5149       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
5150         continue;
5151       AllWordsInNewV = false;
5152       break;
5153     }
5154
5155     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
5156     if (AllWordsInNewV) {
5157       for (int i = 0; i != 8; ++i) {
5158         int idx = MaskVals[i];
5159         if (idx < 0)
5160           continue;
5161         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
5162         if ((idx != i) && idx < 4)
5163           pshufhw = false;
5164         if ((idx != i) && idx > 3)
5165           pshuflw = false;
5166       }
5167       V1 = NewV;
5168       V2Used = false;
5169       BestLoQuad = 0;
5170       BestHiQuad = 1;
5171     }
5172
5173     // If we've eliminated the use of V2, and the new mask is a pshuflw or
5174     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
5175     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
5176       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
5177       unsigned TargetMask = 0;
5178       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
5179                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
5180       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
5181                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
5182       V1 = NewV.getOperand(0);
5183       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
5184     }
5185   }
5186
5187   // If we have SSSE3, and all words of the result are from 1 input vector,
5188   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
5189   // is present, fall back to case 4.
5190   if (Subtarget->hasSSSE3()) {
5191     SmallVector<SDValue,16> pshufbMask;
5192
5193     // If we have elements from both input vectors, set the high bit of the
5194     // shuffle mask element to zero out elements that come from V2 in the V1
5195     // mask, and elements that come from V1 in the V2 mask, so that the two
5196     // results can be OR'd together.
5197     bool TwoInputs = V1Used && V2Used;
5198     for (unsigned i = 0; i != 8; ++i) {
5199       int EltIdx = MaskVals[i] * 2;
5200       if (TwoInputs && (EltIdx >= 16)) {
5201         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5202         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5203         continue;
5204       }
5205       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
5206       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
5207     }
5208     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
5209     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5210                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5211                                  MVT::v16i8, &pshufbMask[0], 16));
5212     if (!TwoInputs)
5213       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5214
5215     // Calculate the shuffle mask for the second input, shuffle it, and
5216     // OR it with the first shuffled input.
5217     pshufbMask.clear();
5218     for (unsigned i = 0; i != 8; ++i) {
5219       int EltIdx = MaskVals[i] * 2;
5220       if (EltIdx < 16) {
5221         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5222         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5223         continue;
5224       }
5225       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5226       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
5227     }
5228     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
5229     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5230                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5231                                  MVT::v16i8, &pshufbMask[0], 16));
5232     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5233     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5234   }
5235
5236   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
5237   // and update MaskVals with new element order.
5238   BitVector InOrder(8);
5239   if (BestLoQuad >= 0) {
5240     SmallVector<int, 8> MaskV;
5241     for (int i = 0; i != 4; ++i) {
5242       int idx = MaskVals[i];
5243       if (idx < 0) {
5244         MaskV.push_back(-1);
5245         InOrder.set(i);
5246       } else if ((idx / 4) == BestLoQuad) {
5247         MaskV.push_back(idx & 3);
5248         InOrder.set(i);
5249       } else {
5250         MaskV.push_back(-1);
5251       }
5252     }
5253     for (unsigned i = 4; i != 8; ++i)
5254       MaskV.push_back(i);
5255     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5256                                 &MaskV[0]);
5257
5258     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5259       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
5260                                NewV.getOperand(0),
5261                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
5262                                DAG);
5263   }
5264
5265   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
5266   // and update MaskVals with the new element order.
5267   if (BestHiQuad >= 0) {
5268     SmallVector<int, 8> MaskV;
5269     for (unsigned i = 0; i != 4; ++i)
5270       MaskV.push_back(i);
5271     for (unsigned i = 4; i != 8; ++i) {
5272       int idx = MaskVals[i];
5273       if (idx < 0) {
5274         MaskV.push_back(-1);
5275         InOrder.set(i);
5276       } else if ((idx / 4) == BestHiQuad) {
5277         MaskV.push_back((idx & 3) + 4);
5278         InOrder.set(i);
5279       } else {
5280         MaskV.push_back(-1);
5281       }
5282     }
5283     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5284                                 &MaskV[0]);
5285
5286     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5287       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
5288                               NewV.getOperand(0),
5289                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
5290                               DAG);
5291   }
5292
5293   // In case BestHi & BestLo were both -1, which means each quadword has a word
5294   // from each of the four input quadwords, calculate the InOrder bitvector now
5295   // before falling through to the insert/extract cleanup.
5296   if (BestLoQuad == -1 && BestHiQuad == -1) {
5297     NewV = V1;
5298     for (int i = 0; i != 8; ++i)
5299       if (MaskVals[i] < 0 || MaskVals[i] == i)
5300         InOrder.set(i);
5301   }
5302
5303   // The other elements are put in the right place using pextrw and pinsrw.
5304   for (unsigned i = 0; i != 8; ++i) {
5305     if (InOrder[i])
5306       continue;
5307     int EltIdx = MaskVals[i];
5308     if (EltIdx < 0)
5309       continue;
5310     SDValue ExtOp = (EltIdx < 8)
5311     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
5312                   DAG.getIntPtrConstant(EltIdx))
5313     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
5314                   DAG.getIntPtrConstant(EltIdx - 8));
5315     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
5316                        DAG.getIntPtrConstant(i));
5317   }
5318   return NewV;
5319 }
5320
5321 // v16i8 shuffles - Prefer shuffles in the following order:
5322 // 1. [ssse3] 1 x pshufb
5323 // 2. [ssse3] 2 x pshufb + 1 x por
5324 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
5325 static
5326 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
5327                                  SelectionDAG &DAG,
5328                                  const X86TargetLowering &TLI) {
5329   SDValue V1 = SVOp->getOperand(0);
5330   SDValue V2 = SVOp->getOperand(1);
5331   DebugLoc dl = SVOp->getDebugLoc();
5332   SmallVector<int, 16> MaskVals;
5333   SVOp->getMask(MaskVals);
5334
5335   // If we have SSSE3, case 1 is generated when all result bytes come from
5336   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5337   // present, fall back to case 3.
5338   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5339   bool V1Only = true;
5340   bool V2Only = true;
5341   for (unsigned i = 0; i < 16; ++i) {
5342     int EltIdx = MaskVals[i];
5343     if (EltIdx < 0)
5344       continue;
5345     if (EltIdx < 16)
5346       V2Only = false;
5347     else
5348       V1Only = false;
5349   }
5350
5351   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5352   if (TLI.getSubtarget()->hasSSSE3()) {
5353     SmallVector<SDValue,16> pshufbMask;
5354
5355     // If all result elements are from one input vector, then only translate
5356     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5357     //
5358     // Otherwise, we have elements from both input vectors, and must zero out
5359     // elements that come from V2 in the first mask, and V1 in the second mask
5360     // so that we can OR them together.
5361     bool TwoInputs = !(V1Only || V2Only);
5362     for (unsigned i = 0; i != 16; ++i) {
5363       int EltIdx = MaskVals[i];
5364       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5365         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5366         continue;
5367       }
5368       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5369     }
5370     // If all the elements are from V2, assign it to V1 and return after
5371     // building the first pshufb.
5372     if (V2Only)
5373       V1 = V2;
5374     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5375                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5376                                  MVT::v16i8, &pshufbMask[0], 16));
5377     if (!TwoInputs)
5378       return V1;
5379
5380     // Calculate the shuffle mask for the second input, shuffle it, and
5381     // OR it with the first shuffled input.
5382     pshufbMask.clear();
5383     for (unsigned i = 0; i != 16; ++i) {
5384       int EltIdx = MaskVals[i];
5385       if (EltIdx < 16) {
5386         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5387         continue;
5388       }
5389       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5390     }
5391     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5392                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5393                                  MVT::v16i8, &pshufbMask[0], 16));
5394     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5395   }
5396
5397   // No SSSE3 - Calculate in place words and then fix all out of place words
5398   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5399   // the 16 different words that comprise the two doublequadword input vectors.
5400   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5401   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5402   SDValue NewV = V2Only ? V2 : V1;
5403   for (int i = 0; i != 8; ++i) {
5404     int Elt0 = MaskVals[i*2];
5405     int Elt1 = MaskVals[i*2+1];
5406
5407     // This word of the result is all undef, skip it.
5408     if (Elt0 < 0 && Elt1 < 0)
5409       continue;
5410
5411     // This word of the result is already in the correct place, skip it.
5412     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5413       continue;
5414     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5415       continue;
5416
5417     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5418     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5419     SDValue InsElt;
5420
5421     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5422     // using a single extract together, load it and store it.
5423     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5424       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5425                            DAG.getIntPtrConstant(Elt1 / 2));
5426       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5427                         DAG.getIntPtrConstant(i));
5428       continue;
5429     }
5430
5431     // If Elt1 is defined, extract it from the appropriate source.  If the
5432     // source byte is not also odd, shift the extracted word left 8 bits
5433     // otherwise clear the bottom 8 bits if we need to do an or.
5434     if (Elt1 >= 0) {
5435       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5436                            DAG.getIntPtrConstant(Elt1 / 2));
5437       if ((Elt1 & 1) == 0)
5438         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5439                              DAG.getConstant(8,
5440                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5441       else if (Elt0 >= 0)
5442         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5443                              DAG.getConstant(0xFF00, MVT::i16));
5444     }
5445     // If Elt0 is defined, extract it from the appropriate source.  If the
5446     // source byte is not also even, shift the extracted word right 8 bits. If
5447     // Elt1 was also defined, OR the extracted values together before
5448     // inserting them in the result.
5449     if (Elt0 >= 0) {
5450       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5451                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5452       if ((Elt0 & 1) != 0)
5453         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5454                               DAG.getConstant(8,
5455                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5456       else if (Elt1 >= 0)
5457         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5458                              DAG.getConstant(0x00FF, MVT::i16));
5459       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5460                          : InsElt0;
5461     }
5462     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5463                        DAG.getIntPtrConstant(i));
5464   }
5465   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5466 }
5467
5468 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5469 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5470 /// done when every pair / quad of shuffle mask elements point to elements in
5471 /// the right sequence. e.g.
5472 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5473 static
5474 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5475                                  SelectionDAG &DAG, DebugLoc dl) {
5476   EVT VT = SVOp->getValueType(0);
5477   SDValue V1 = SVOp->getOperand(0);
5478   SDValue V2 = SVOp->getOperand(1);
5479   unsigned NumElems = VT.getVectorNumElements();
5480   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5481   EVT NewVT;
5482   switch (VT.getSimpleVT().SimpleTy) {
5483   default: assert(false && "Unexpected!");
5484   case MVT::v4f32: NewVT = MVT::v2f64; break;
5485   case MVT::v4i32: NewVT = MVT::v2i64; break;
5486   case MVT::v8i16: NewVT = MVT::v4i32; break;
5487   case MVT::v16i8: NewVT = MVT::v4i32; break;
5488   }
5489
5490   int Scale = NumElems / NewWidth;
5491   SmallVector<int, 8> MaskVec;
5492   for (unsigned i = 0; i < NumElems; i += Scale) {
5493     int StartIdx = -1;
5494     for (int j = 0; j < Scale; ++j) {
5495       int EltIdx = SVOp->getMaskElt(i+j);
5496       if (EltIdx < 0)
5497         continue;
5498       if (StartIdx == -1)
5499         StartIdx = EltIdx - (EltIdx % Scale);
5500       if (EltIdx != StartIdx + j)
5501         return SDValue();
5502     }
5503     if (StartIdx == -1)
5504       MaskVec.push_back(-1);
5505     else
5506       MaskVec.push_back(StartIdx / Scale);
5507   }
5508
5509   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5510   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5511   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5512 }
5513
5514 /// getVZextMovL - Return a zero-extending vector move low node.
5515 ///
5516 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5517                             SDValue SrcOp, SelectionDAG &DAG,
5518                             const X86Subtarget *Subtarget, DebugLoc dl) {
5519   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5520     LoadSDNode *LD = NULL;
5521     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5522       LD = dyn_cast<LoadSDNode>(SrcOp);
5523     if (!LD) {
5524       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5525       // instead.
5526       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5527       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5528           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5529           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5530           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5531         // PR2108
5532         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5533         return DAG.getNode(ISD::BITCAST, dl, VT,
5534                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5535                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5536                                                    OpVT,
5537                                                    SrcOp.getOperand(0)
5538                                                           .getOperand(0))));
5539       }
5540     }
5541   }
5542
5543   return DAG.getNode(ISD::BITCAST, dl, VT,
5544                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5545                                  DAG.getNode(ISD::BITCAST, dl,
5546                                              OpVT, SrcOp)));
5547 }
5548
5549 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
5550 /// which could not be matched by any known target speficic shuffle
5551 static SDValue
5552 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5553   return SDValue();
5554 }
5555
5556 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
5557 /// 4 elements, and match them with several different shuffle types.
5558 static SDValue
5559 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5560   SDValue V1 = SVOp->getOperand(0);
5561   SDValue V2 = SVOp->getOperand(1);
5562   DebugLoc dl = SVOp->getDebugLoc();
5563   EVT VT = SVOp->getValueType(0);
5564
5565   assert(VT.getSizeInBits() == 128 && "Unsupported vector size");
5566
5567   SmallVector<std::pair<int, int>, 8> Locs;
5568   Locs.resize(4);
5569   SmallVector<int, 8> Mask1(4U, -1);
5570   SmallVector<int, 8> PermMask;
5571   SVOp->getMask(PermMask);
5572
5573   unsigned NumHi = 0;
5574   unsigned NumLo = 0;
5575   for (unsigned i = 0; i != 4; ++i) {
5576     int Idx = PermMask[i];
5577     if (Idx < 0) {
5578       Locs[i] = std::make_pair(-1, -1);
5579     } else {
5580       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5581       if (Idx < 4) {
5582         Locs[i] = std::make_pair(0, NumLo);
5583         Mask1[NumLo] = Idx;
5584         NumLo++;
5585       } else {
5586         Locs[i] = std::make_pair(1, NumHi);
5587         if (2+NumHi < 4)
5588           Mask1[2+NumHi] = Idx;
5589         NumHi++;
5590       }
5591     }
5592   }
5593
5594   if (NumLo <= 2 && NumHi <= 2) {
5595     // If no more than two elements come from either vector. This can be
5596     // implemented with two shuffles. First shuffle gather the elements.
5597     // The second shuffle, which takes the first shuffle as both of its
5598     // vector operands, put the elements into the right order.
5599     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5600
5601     SmallVector<int, 8> Mask2(4U, -1);
5602
5603     for (unsigned i = 0; i != 4; ++i) {
5604       if (Locs[i].first == -1)
5605         continue;
5606       else {
5607         unsigned Idx = (i < 2) ? 0 : 4;
5608         Idx += Locs[i].first * 2 + Locs[i].second;
5609         Mask2[i] = Idx;
5610       }
5611     }
5612
5613     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5614   } else if (NumLo == 3 || NumHi == 3) {
5615     // Otherwise, we must have three elements from one vector, call it X, and
5616     // one element from the other, call it Y.  First, use a shufps to build an
5617     // intermediate vector with the one element from Y and the element from X
5618     // that will be in the same half in the final destination (the indexes don't
5619     // matter). Then, use a shufps to build the final vector, taking the half
5620     // containing the element from Y from the intermediate, and the other half
5621     // from X.
5622     if (NumHi == 3) {
5623       // Normalize it so the 3 elements come from V1.
5624       CommuteVectorShuffleMask(PermMask, VT);
5625       std::swap(V1, V2);
5626     }
5627
5628     // Find the element from V2.
5629     unsigned HiIndex;
5630     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5631       int Val = PermMask[HiIndex];
5632       if (Val < 0)
5633         continue;
5634       if (Val >= 4)
5635         break;
5636     }
5637
5638     Mask1[0] = PermMask[HiIndex];
5639     Mask1[1] = -1;
5640     Mask1[2] = PermMask[HiIndex^1];
5641     Mask1[3] = -1;
5642     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5643
5644     if (HiIndex >= 2) {
5645       Mask1[0] = PermMask[0];
5646       Mask1[1] = PermMask[1];
5647       Mask1[2] = HiIndex & 1 ? 6 : 4;
5648       Mask1[3] = HiIndex & 1 ? 4 : 6;
5649       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5650     } else {
5651       Mask1[0] = HiIndex & 1 ? 2 : 0;
5652       Mask1[1] = HiIndex & 1 ? 0 : 2;
5653       Mask1[2] = PermMask[2];
5654       Mask1[3] = PermMask[3];
5655       if (Mask1[2] >= 0)
5656         Mask1[2] += 4;
5657       if (Mask1[3] >= 0)
5658         Mask1[3] += 4;
5659       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5660     }
5661   }
5662
5663   // Break it into (shuffle shuffle_hi, shuffle_lo).
5664   Locs.clear();
5665   Locs.resize(4);
5666   SmallVector<int,8> LoMask(4U, -1);
5667   SmallVector<int,8> HiMask(4U, -1);
5668
5669   SmallVector<int,8> *MaskPtr = &LoMask;
5670   unsigned MaskIdx = 0;
5671   unsigned LoIdx = 0;
5672   unsigned HiIdx = 2;
5673   for (unsigned i = 0; i != 4; ++i) {
5674     if (i == 2) {
5675       MaskPtr = &HiMask;
5676       MaskIdx = 1;
5677       LoIdx = 0;
5678       HiIdx = 2;
5679     }
5680     int Idx = PermMask[i];
5681     if (Idx < 0) {
5682       Locs[i] = std::make_pair(-1, -1);
5683     } else if (Idx < 4) {
5684       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5685       (*MaskPtr)[LoIdx] = Idx;
5686       LoIdx++;
5687     } else {
5688       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5689       (*MaskPtr)[HiIdx] = Idx;
5690       HiIdx++;
5691     }
5692   }
5693
5694   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5695   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5696   SmallVector<int, 8> MaskOps;
5697   for (unsigned i = 0; i != 4; ++i) {
5698     if (Locs[i].first == -1) {
5699       MaskOps.push_back(-1);
5700     } else {
5701       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5702       MaskOps.push_back(Idx);
5703     }
5704   }
5705   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5706 }
5707
5708 static bool MayFoldVectorLoad(SDValue V) {
5709   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5710     V = V.getOperand(0);
5711   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5712     V = V.getOperand(0);
5713   if (MayFoldLoad(V))
5714     return true;
5715   return false;
5716 }
5717
5718 // FIXME: the version above should always be used. Since there's
5719 // a bug where several vector shuffles can't be folded because the
5720 // DAG is not updated during lowering and a node claims to have two
5721 // uses while it only has one, use this version, and let isel match
5722 // another instruction if the load really happens to have more than
5723 // one use. Remove this version after this bug get fixed.
5724 // rdar://8434668, PR8156
5725 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5726   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5727     V = V.getOperand(0);
5728   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5729     V = V.getOperand(0);
5730   if (ISD::isNormalLoad(V.getNode()))
5731     return true;
5732   return false;
5733 }
5734
5735 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5736 /// a vector extract, and if both can be later optimized into a single load.
5737 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5738 /// here because otherwise a target specific shuffle node is going to be
5739 /// emitted for this shuffle, and the optimization not done.
5740 /// FIXME: This is probably not the best approach, but fix the problem
5741 /// until the right path is decided.
5742 static
5743 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5744                                          const TargetLowering &TLI) {
5745   EVT VT = V.getValueType();
5746   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5747
5748   // Be sure that the vector shuffle is present in a pattern like this:
5749   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5750   if (!V.hasOneUse())
5751     return false;
5752
5753   SDNode *N = *V.getNode()->use_begin();
5754   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5755     return false;
5756
5757   SDValue EltNo = N->getOperand(1);
5758   if (!isa<ConstantSDNode>(EltNo))
5759     return false;
5760
5761   // If the bit convert changed the number of elements, it is unsafe
5762   // to examine the mask.
5763   bool HasShuffleIntoBitcast = false;
5764   if (V.getOpcode() == ISD::BITCAST) {
5765     EVT SrcVT = V.getOperand(0).getValueType();
5766     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5767       return false;
5768     V = V.getOperand(0);
5769     HasShuffleIntoBitcast = true;
5770   }
5771
5772   // Select the input vector, guarding against out of range extract vector.
5773   unsigned NumElems = VT.getVectorNumElements();
5774   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5775   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5776   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5777
5778   // Skip one more bit_convert if necessary
5779   if (V.getOpcode() == ISD::BITCAST)
5780     V = V.getOperand(0);
5781
5782   if (ISD::isNormalLoad(V.getNode())) {
5783     // Is the original load suitable?
5784     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5785
5786     // FIXME: avoid the multi-use bug that is preventing lots of
5787     // of foldings to be detected, this is still wrong of course, but
5788     // give the temporary desired behavior, and if it happens that
5789     // the load has real more uses, during isel it will not fold, and
5790     // will generate poor code.
5791     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5792       return false;
5793
5794     if (!HasShuffleIntoBitcast)
5795       return true;
5796
5797     // If there's a bitcast before the shuffle, check if the load type and
5798     // alignment is valid.
5799     unsigned Align = LN0->getAlignment();
5800     unsigned NewAlign =
5801       TLI.getTargetData()->getABITypeAlignment(
5802                                     VT.getTypeForEVT(*DAG.getContext()));
5803
5804     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5805       return false;
5806   }
5807
5808   return true;
5809 }
5810
5811 static
5812 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5813   EVT VT = Op.getValueType();
5814
5815   // Canonizalize to v2f64.
5816   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5817   return DAG.getNode(ISD::BITCAST, dl, VT,
5818                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5819                                           V1, DAG));
5820 }
5821
5822 static
5823 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5824                         bool HasSSE2) {
5825   SDValue V1 = Op.getOperand(0);
5826   SDValue V2 = Op.getOperand(1);
5827   EVT VT = Op.getValueType();
5828
5829   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5830
5831   if (HasSSE2 && VT == MVT::v2f64)
5832     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5833
5834   // v4f32 or v4i32
5835   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5836 }
5837
5838 static
5839 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5840   SDValue V1 = Op.getOperand(0);
5841   SDValue V2 = Op.getOperand(1);
5842   EVT VT = Op.getValueType();
5843
5844   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5845          "unsupported shuffle type");
5846
5847   if (V2.getOpcode() == ISD::UNDEF)
5848     V2 = V1;
5849
5850   // v4i32 or v4f32
5851   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5852 }
5853
5854 static
5855 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5856   SDValue V1 = Op.getOperand(0);
5857   SDValue V2 = Op.getOperand(1);
5858   EVT VT = Op.getValueType();
5859   unsigned NumElems = VT.getVectorNumElements();
5860
5861   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5862   // operand of these instructions is only memory, so check if there's a
5863   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5864   // same masks.
5865   bool CanFoldLoad = false;
5866
5867   // Trivial case, when V2 comes from a load.
5868   if (MayFoldVectorLoad(V2))
5869     CanFoldLoad = true;
5870
5871   // When V1 is a load, it can be folded later into a store in isel, example:
5872   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5873   //    turns into:
5874   //  (MOVLPSmr addr:$src1, VR128:$src2)
5875   // So, recognize this potential and also use MOVLPS or MOVLPD
5876   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5877     CanFoldLoad = true;
5878
5879   // Both of them can't be memory operations though.
5880   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
5881     CanFoldLoad = false;
5882
5883   if (CanFoldLoad) {
5884     if (HasSSE2 && NumElems == 2)
5885       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5886
5887     if (NumElems == 4)
5888       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5889   }
5890
5891   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5892   // movl and movlp will both match v2i64, but v2i64 is never matched by
5893   // movl earlier because we make it strict to avoid messing with the movlp load
5894   // folding logic (see the code above getMOVLP call). Match it here then,
5895   // this is horrible, but will stay like this until we move all shuffle
5896   // matching to x86 specific nodes. Note that for the 1st condition all
5897   // types are matched with movsd.
5898   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5899     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5900   else if (HasSSE2)
5901     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5902
5903
5904   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5905
5906   // Invert the operand order and use SHUFPS to match it.
5907   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5908                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5909 }
5910
5911 static inline unsigned getUNPCKLOpcode(EVT VT) {
5912   switch(VT.getSimpleVT().SimpleTy) {
5913   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5914   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5915   case MVT::v4f32: return X86ISD::UNPCKLPS;
5916   case MVT::v2f64: return X86ISD::UNPCKLPD;
5917   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
5918   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
5919   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5920   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5921   default:
5922     llvm_unreachable("Unknown type for unpckl");
5923   }
5924   return 0;
5925 }
5926
5927 static inline unsigned getUNPCKHOpcode(EVT VT) {
5928   switch(VT.getSimpleVT().SimpleTy) {
5929   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5930   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5931   case MVT::v4f32: return X86ISD::UNPCKHPS;
5932   case MVT::v2f64: return X86ISD::UNPCKHPD;
5933   case MVT::v8f32: return X86ISD::VUNPCKHPSY;
5934   case MVT::v4f64: return X86ISD::VUNPCKHPDY;
5935   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5936   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5937   default:
5938     llvm_unreachable("Unknown type for unpckh");
5939   }
5940   return 0;
5941 }
5942
5943 static inline unsigned getVPERMILOpcode(EVT VT) {
5944   switch(VT.getSimpleVT().SimpleTy) {
5945   case MVT::v4i32:
5946   case MVT::v4f32: return X86ISD::VPERMILPS;
5947   case MVT::v2i64:
5948   case MVT::v2f64: return X86ISD::VPERMILPD;
5949   case MVT::v8i32:
5950   case MVT::v8f32: return X86ISD::VPERMILPSY;
5951   case MVT::v4i64:
5952   case MVT::v4f64: return X86ISD::VPERMILPDY;
5953   default:
5954     llvm_unreachable("Unknown type for vpermil");
5955   }
5956   return 0;
5957 }
5958
5959 static
5960 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5961                                const TargetLowering &TLI,
5962                                const X86Subtarget *Subtarget) {
5963   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5964   EVT VT = Op.getValueType();
5965   DebugLoc dl = Op.getDebugLoc();
5966   SDValue V1 = Op.getOperand(0);
5967   SDValue V2 = Op.getOperand(1);
5968
5969   if (isZeroShuffle(SVOp))
5970     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5971
5972   // Handle splat operations
5973   if (SVOp->isSplat()) {
5974     unsigned NumElem = VT.getVectorNumElements();
5975     // Special case, this is the only place now where it's allowed to return
5976     // a vector_shuffle operation without using a target specific node, because
5977     // *hopefully* it will be optimized away by the dag combiner. FIXME: should
5978     // this be moved to DAGCombine instead?
5979     if (NumElem <= 4 && CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5980       return Op;
5981
5982     // Since there's no native support for scalar_to_vector for 256-bit AVX, a
5983     // 128-bit scalar_to_vector + INSERT_SUBVECTOR is generated. Recognize this
5984     // idiom and do the shuffle before the insertion, this yields less
5985     // instructions in the end.
5986     if (VT.is256BitVector() &&
5987         V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
5988         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
5989         V1.getOperand(1).getOpcode() == ISD::SCALAR_TO_VECTOR)
5990       return PromoteVectorToScalarSplat(SVOp, DAG);
5991
5992     // Handle splats by matching through known shuffle masks
5993     if ((VT.is128BitVector() && NumElem <= 4) ||
5994         (VT.is256BitVector() && NumElem <= 8))
5995       return SDValue();
5996
5997     // All i16 and i8 vector types can't be used directly by a generic shuffle
5998     // instruction because the target has no such instruction. Generate shuffles
5999     // which repeat i16 and i8 several times until they fit in i32, and then can
6000     // be manipulated by target suported shuffles. After the insertion of the
6001     // necessary shuffles, the result is bitcasted back to v4f32 or v8f32.
6002     return PromoteSplat(SVOp, DAG);
6003   }
6004
6005   // If the shuffle can be profitably rewritten as a narrower shuffle, then
6006   // do it!
6007   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
6008     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6009     if (NewOp.getNode())
6010       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
6011   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
6012     // FIXME: Figure out a cleaner way to do this.
6013     // Try to make use of movq to zero out the top part.
6014     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
6015       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6016       if (NewOp.getNode()) {
6017         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
6018           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
6019                               DAG, Subtarget, dl);
6020       }
6021     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
6022       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6023       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
6024         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
6025                             DAG, Subtarget, dl);
6026     }
6027   }
6028   return SDValue();
6029 }
6030
6031 SDValue
6032 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
6033   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6034   SDValue V1 = Op.getOperand(0);
6035   SDValue V2 = Op.getOperand(1);
6036   EVT VT = Op.getValueType();
6037   DebugLoc dl = Op.getDebugLoc();
6038   unsigned NumElems = VT.getVectorNumElements();
6039   bool isMMX = VT.getSizeInBits() == 64;
6040   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
6041   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
6042   bool V1IsSplat = false;
6043   bool V2IsSplat = false;
6044   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
6045   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
6046   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
6047   MachineFunction &MF = DAG.getMachineFunction();
6048   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
6049
6050   // Shuffle operations on MMX not supported.
6051   if (isMMX)
6052     return Op;
6053
6054   // Vector shuffle lowering takes 3 steps:
6055   //
6056   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
6057   //    narrowing and commutation of operands should be handled.
6058   // 2) Matching of shuffles with known shuffle masks to x86 target specific
6059   //    shuffle nodes.
6060   // 3) Rewriting of unmatched masks into new generic shuffle operations,
6061   //    so the shuffle can be broken into other shuffles and the legalizer can
6062   //    try the lowering again.
6063   //
6064   // The general ideia is that no vector_shuffle operation should be left to
6065   // be matched during isel, all of them must be converted to a target specific
6066   // node here.
6067
6068   // Normalize the input vectors. Here splats, zeroed vectors, profitable
6069   // narrowing and commutation of operands should be handled. The actual code
6070   // doesn't include all of those, work in progress...
6071   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
6072   if (NewOp.getNode())
6073     return NewOp;
6074
6075   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
6076   // unpckh_undef). Only use pshufd if speed is more important than size.
6077   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
6078     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6079   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
6080     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6081
6082   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
6083       RelaxedMayFoldVectorLoad(V1))
6084     return getMOVDDup(Op, dl, V1, DAG);
6085
6086   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
6087     return getMOVHighToLow(Op, dl, DAG);
6088
6089   // Use to match splats
6090   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
6091       (VT == MVT::v2f64 || VT == MVT::v2i64))
6092     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6093
6094   if (X86::isPSHUFDMask(SVOp)) {
6095     // The actual implementation will match the mask in the if above and then
6096     // during isel it can match several different instructions, not only pshufd
6097     // as its name says, sad but true, emulate the behavior for now...
6098     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
6099         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
6100
6101     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6102
6103     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
6104       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
6105
6106     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6107       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
6108                                   TargetMask, DAG);
6109
6110     if (VT == MVT::v4f32)
6111       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
6112                                   TargetMask, DAG);
6113   }
6114
6115   // Check if this can be converted into a logical shift.
6116   bool isLeft = false;
6117   unsigned ShAmt = 0;
6118   SDValue ShVal;
6119   bool isShift = getSubtarget()->hasSSE2() &&
6120     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
6121   if (isShift && ShVal.hasOneUse()) {
6122     // If the shifted value has multiple uses, it may be cheaper to use
6123     // v_set0 + movlhps or movhlps, etc.
6124     EVT EltVT = VT.getVectorElementType();
6125     ShAmt *= EltVT.getSizeInBits();
6126     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6127   }
6128
6129   if (X86::isMOVLMask(SVOp)) {
6130     if (V1IsUndef)
6131       return V2;
6132     if (ISD::isBuildVectorAllZeros(V1.getNode()))
6133       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
6134     if (!X86::isMOVLPMask(SVOp)) {
6135       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6136         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6137
6138       if (VT == MVT::v4i32 || VT == MVT::v4f32)
6139         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6140     }
6141   }
6142
6143   // FIXME: fold these into legal mask.
6144   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
6145     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
6146
6147   if (X86::isMOVHLPSMask(SVOp))
6148     return getMOVHighToLow(Op, dl, DAG);
6149
6150   if (X86::isMOVSHDUPMask(SVOp, Subtarget))
6151     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
6152
6153   if (X86::isMOVSLDUPMask(SVOp, Subtarget))
6154     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
6155
6156   if (X86::isMOVLPMask(SVOp))
6157     return getMOVLP(Op, dl, DAG, HasSSE2);
6158
6159   if (ShouldXformToMOVHLPS(SVOp) ||
6160       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
6161     return CommuteVectorShuffle(SVOp, DAG);
6162
6163   if (isShift) {
6164     // No better options. Use a vshl / vsrl.
6165     EVT EltVT = VT.getVectorElementType();
6166     ShAmt *= EltVT.getSizeInBits();
6167     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6168   }
6169
6170   bool Commuted = false;
6171   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
6172   // 1,1,1,1 -> v8i16 though.
6173   V1IsSplat = isSplatVector(V1.getNode());
6174   V2IsSplat = isSplatVector(V2.getNode());
6175
6176   // Canonicalize the splat or undef, if present, to be on the RHS.
6177   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
6178     Op = CommuteVectorShuffle(SVOp, DAG);
6179     SVOp = cast<ShuffleVectorSDNode>(Op);
6180     V1 = SVOp->getOperand(0);
6181     V2 = SVOp->getOperand(1);
6182     std::swap(V1IsSplat, V2IsSplat);
6183     std::swap(V1IsUndef, V2IsUndef);
6184     Commuted = true;
6185   }
6186
6187   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
6188     // Shuffling low element of v1 into undef, just return v1.
6189     if (V2IsUndef)
6190       return V1;
6191     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
6192     // the instruction selector will not match, so get a canonical MOVL with
6193     // swapped operands to undo the commute.
6194     return getMOVL(DAG, dl, VT, V2, V1);
6195   }
6196
6197   if (X86::isUNPCKLMask(SVOp))
6198     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
6199
6200   if (X86::isUNPCKHMask(SVOp))
6201     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
6202
6203   if (V2IsSplat) {
6204     // Normalize mask so all entries that point to V2 points to its first
6205     // element then try to match unpck{h|l} again. If match, return a
6206     // new vector_shuffle with the corrected mask.
6207     SDValue NewMask = NormalizeMask(SVOp, DAG);
6208     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
6209     if (NSVOp != SVOp) {
6210       if (X86::isUNPCKLMask(NSVOp, true)) {
6211         return NewMask;
6212       } else if (X86::isUNPCKHMask(NSVOp, true)) {
6213         return NewMask;
6214       }
6215     }
6216   }
6217
6218   if (Commuted) {
6219     // Commute is back and try unpck* again.
6220     // FIXME: this seems wrong.
6221     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
6222     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
6223
6224     if (X86::isUNPCKLMask(NewSVOp))
6225       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
6226
6227     if (X86::isUNPCKHMask(NewSVOp))
6228       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
6229   }
6230
6231   // Normalize the node to match x86 shuffle ops if needed
6232   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
6233     return CommuteVectorShuffle(SVOp, DAG);
6234
6235   // The checks below are all present in isShuffleMaskLegal, but they are
6236   // inlined here right now to enable us to directly emit target specific
6237   // nodes, and remove one by one until they don't return Op anymore.
6238   SmallVector<int, 16> M;
6239   SVOp->getMask(M);
6240
6241   if (isPALIGNRMask(M, VT, HasSSSE3))
6242     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
6243                                 X86::getShufflePALIGNRImmediate(SVOp),
6244                                 DAG);
6245
6246   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
6247       SVOp->getSplatIndex() == 0 && V2IsUndef) {
6248     if (VT == MVT::v2f64)
6249       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
6250     if (VT == MVT::v2i64)
6251       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
6252   }
6253
6254   if (isPSHUFHWMask(M, VT))
6255     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
6256                                 X86::getShufflePSHUFHWImmediate(SVOp),
6257                                 DAG);
6258
6259   if (isPSHUFLWMask(M, VT))
6260     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
6261                                 X86::getShufflePSHUFLWImmediate(SVOp),
6262                                 DAG);
6263
6264   if (isSHUFPMask(M, VT)) {
6265     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6266     if (VT == MVT::v4f32 || VT == MVT::v4i32)
6267       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
6268                                   TargetMask, DAG);
6269     if (VT == MVT::v2f64 || VT == MVT::v2i64)
6270       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
6271                                   TargetMask, DAG);
6272   }
6273
6274   if (X86::isUNPCKL_v_undef_Mask(SVOp))
6275     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6276   if (X86::isUNPCKH_v_undef_Mask(SVOp))
6277     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6278
6279   //===--------------------------------------------------------------------===//
6280   // Generate target specific nodes for 128 or 256-bit shuffles only
6281   // supported in the AVX instruction set.
6282   //
6283
6284   // Handle VPERMILPS* permutations
6285   if (isVPERMILPSMask(M, VT, Subtarget))
6286     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6287                                 getShuffleVPERMILPSImmediate(SVOp), DAG);
6288
6289   // Handle VPERMILPD* permutations
6290   if (isVPERMILPDMask(M, VT, Subtarget))
6291     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6292                                 getShuffleVPERMILPDImmediate(SVOp), DAG);
6293
6294   //===--------------------------------------------------------------------===//
6295   // Since no target specific shuffle was selected for this generic one,
6296   // lower it into other known shuffles. FIXME: this isn't true yet, but
6297   // this is the plan.
6298   //
6299
6300   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
6301   if (VT == MVT::v8i16) {
6302     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
6303     if (NewOp.getNode())
6304       return NewOp;
6305   }
6306
6307   if (VT == MVT::v16i8) {
6308     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
6309     if (NewOp.getNode())
6310       return NewOp;
6311   }
6312
6313   // Handle all 128-bit wide vectors with 4 elements, and match them with
6314   // several different shuffle types.
6315   if (NumElems == 4 && VT.getSizeInBits() == 128)
6316     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
6317
6318   // Handle general 256-bit shuffles
6319   if (VT.is256BitVector())
6320     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
6321
6322   return SDValue();
6323 }
6324
6325 SDValue
6326 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
6327                                                 SelectionDAG &DAG) const {
6328   EVT VT = Op.getValueType();
6329   DebugLoc dl = Op.getDebugLoc();
6330
6331   if (Op.getOperand(0).getValueType().getSizeInBits() != 128)
6332     return SDValue();
6333
6334   if (VT.getSizeInBits() == 8) {
6335     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
6336                                     Op.getOperand(0), Op.getOperand(1));
6337     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6338                                     DAG.getValueType(VT));
6339     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6340   } else if (VT.getSizeInBits() == 16) {
6341     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6342     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
6343     if (Idx == 0)
6344       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6345                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6346                                      DAG.getNode(ISD::BITCAST, dl,
6347                                                  MVT::v4i32,
6348                                                  Op.getOperand(0)),
6349                                      Op.getOperand(1)));
6350     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
6351                                     Op.getOperand(0), Op.getOperand(1));
6352     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6353                                     DAG.getValueType(VT));
6354     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6355   } else if (VT == MVT::f32) {
6356     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
6357     // the result back to FR32 register. It's only worth matching if the
6358     // result has a single use which is a store or a bitcast to i32.  And in
6359     // the case of a store, it's not worth it if the index is a constant 0,
6360     // because a MOVSSmr can be used instead, which is smaller and faster.
6361     if (!Op.hasOneUse())
6362       return SDValue();
6363     SDNode *User = *Op.getNode()->use_begin();
6364     if ((User->getOpcode() != ISD::STORE ||
6365          (isa<ConstantSDNode>(Op.getOperand(1)) &&
6366           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
6367         (User->getOpcode() != ISD::BITCAST ||
6368          User->getValueType(0) != MVT::i32))
6369       return SDValue();
6370     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6371                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
6372                                               Op.getOperand(0)),
6373                                               Op.getOperand(1));
6374     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
6375   } else if (VT == MVT::i32) {
6376     // ExtractPS works with constant index.
6377     if (isa<ConstantSDNode>(Op.getOperand(1)))
6378       return Op;
6379   }
6380   return SDValue();
6381 }
6382
6383
6384 SDValue
6385 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6386                                            SelectionDAG &DAG) const {
6387   if (!isa<ConstantSDNode>(Op.getOperand(1)))
6388     return SDValue();
6389
6390   SDValue Vec = Op.getOperand(0);
6391   EVT VecVT = Vec.getValueType();
6392
6393   // If this is a 256-bit vector result, first extract the 128-bit vector and
6394   // then extract the element from the 128-bit vector.
6395   if (VecVT.getSizeInBits() == 256) {
6396     DebugLoc dl = Op.getNode()->getDebugLoc();
6397     unsigned NumElems = VecVT.getVectorNumElements();
6398     SDValue Idx = Op.getOperand(1);
6399     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6400
6401     // Get the 128-bit vector.
6402     bool Upper = IdxVal >= NumElems/2;
6403     Vec = Extract128BitVector(Vec,
6404                     DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32), DAG, dl);
6405
6406     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6407                     Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : Idx);
6408   }
6409
6410   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6411
6412   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
6413     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6414     if (Res.getNode())
6415       return Res;
6416   }
6417
6418   EVT VT = Op.getValueType();
6419   DebugLoc dl = Op.getDebugLoc();
6420   // TODO: handle v16i8.
6421   if (VT.getSizeInBits() == 16) {
6422     SDValue Vec = Op.getOperand(0);
6423     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6424     if (Idx == 0)
6425       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6426                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6427                                      DAG.getNode(ISD::BITCAST, dl,
6428                                                  MVT::v4i32, Vec),
6429                                      Op.getOperand(1)));
6430     // Transform it so it match pextrw which produces a 32-bit result.
6431     EVT EltVT = MVT::i32;
6432     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6433                                     Op.getOperand(0), Op.getOperand(1));
6434     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6435                                     DAG.getValueType(VT));
6436     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6437   } else if (VT.getSizeInBits() == 32) {
6438     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6439     if (Idx == 0)
6440       return Op;
6441
6442     // SHUFPS the element to the lowest double word, then movss.
6443     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
6444     EVT VVT = Op.getOperand(0).getValueType();
6445     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6446                                        DAG.getUNDEF(VVT), Mask);
6447     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6448                        DAG.getIntPtrConstant(0));
6449   } else if (VT.getSizeInBits() == 64) {
6450     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6451     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6452     //        to match extract_elt for f64.
6453     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6454     if (Idx == 0)
6455       return Op;
6456
6457     // UNPCKHPD the element to the lowest double word, then movsd.
6458     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6459     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6460     int Mask[2] = { 1, -1 };
6461     EVT VVT = Op.getOperand(0).getValueType();
6462     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6463                                        DAG.getUNDEF(VVT), Mask);
6464     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6465                        DAG.getIntPtrConstant(0));
6466   }
6467
6468   return SDValue();
6469 }
6470
6471 SDValue
6472 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6473                                                SelectionDAG &DAG) const {
6474   EVT VT = Op.getValueType();
6475   EVT EltVT = VT.getVectorElementType();
6476   DebugLoc dl = Op.getDebugLoc();
6477
6478   SDValue N0 = Op.getOperand(0);
6479   SDValue N1 = Op.getOperand(1);
6480   SDValue N2 = Op.getOperand(2);
6481
6482   if (VT.getSizeInBits() == 256)
6483     return SDValue();
6484
6485   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6486       isa<ConstantSDNode>(N2)) {
6487     unsigned Opc;
6488     if (VT == MVT::v8i16)
6489       Opc = X86ISD::PINSRW;
6490     else if (VT == MVT::v16i8)
6491       Opc = X86ISD::PINSRB;
6492     else
6493       Opc = X86ISD::PINSRB;
6494
6495     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6496     // argument.
6497     if (N1.getValueType() != MVT::i32)
6498       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6499     if (N2.getValueType() != MVT::i32)
6500       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6501     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6502   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6503     // Bits [7:6] of the constant are the source select.  This will always be
6504     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6505     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6506     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6507     // Bits [5:4] of the constant are the destination select.  This is the
6508     //  value of the incoming immediate.
6509     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6510     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6511     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6512     // Create this as a scalar to vector..
6513     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6514     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6515   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6516     // PINSR* works with constant index.
6517     return Op;
6518   }
6519   return SDValue();
6520 }
6521
6522 SDValue
6523 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6524   EVT VT = Op.getValueType();
6525   EVT EltVT = VT.getVectorElementType();
6526
6527   DebugLoc dl = Op.getDebugLoc();
6528   SDValue N0 = Op.getOperand(0);
6529   SDValue N1 = Op.getOperand(1);
6530   SDValue N2 = Op.getOperand(2);
6531
6532   // If this is a 256-bit vector result, first extract the 128-bit vector,
6533   // insert the element into the extracted half and then place it back.
6534   if (VT.getSizeInBits() == 256) {
6535     if (!isa<ConstantSDNode>(N2))
6536       return SDValue();
6537
6538     // Get the desired 128-bit vector half.
6539     unsigned NumElems = VT.getVectorNumElements();
6540     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6541     bool Upper = IdxVal >= NumElems/2;
6542     SDValue Ins128Idx = DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32);
6543     SDValue V = Extract128BitVector(N0, Ins128Idx, DAG, dl);
6544
6545     // Insert the element into the desired half.
6546     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V,
6547                  N1, Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : N2);
6548
6549     // Insert the changed part back to the 256-bit vector
6550     return Insert128BitVector(N0, V, Ins128Idx, DAG, dl);
6551   }
6552
6553   if (Subtarget->hasSSE41() || Subtarget->hasAVX())
6554     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6555
6556   if (EltVT == MVT::i8)
6557     return SDValue();
6558
6559   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6560     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6561     // as its second argument.
6562     if (N1.getValueType() != MVT::i32)
6563       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6564     if (N2.getValueType() != MVT::i32)
6565       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6566     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6567   }
6568   return SDValue();
6569 }
6570
6571 SDValue
6572 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6573   LLVMContext *Context = DAG.getContext();
6574   DebugLoc dl = Op.getDebugLoc();
6575   EVT OpVT = Op.getValueType();
6576
6577   // If this is a 256-bit vector result, first insert into a 128-bit
6578   // vector and then insert into the 256-bit vector.
6579   if (OpVT.getSizeInBits() > 128) {
6580     // Insert into a 128-bit vector.
6581     EVT VT128 = EVT::getVectorVT(*Context,
6582                                  OpVT.getVectorElementType(),
6583                                  OpVT.getVectorNumElements() / 2);
6584
6585     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6586
6587     // Insert the 128-bit vector.
6588     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6589                               DAG.getConstant(0, MVT::i32),
6590                               DAG, dl);
6591   }
6592
6593   if (Op.getValueType() == MVT::v1i64 &&
6594       Op.getOperand(0).getValueType() == MVT::i64)
6595     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6596
6597   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6598   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6599          "Expected an SSE type!");
6600   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6601                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6602 }
6603
6604 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6605 // a simple subregister reference or explicit instructions to grab
6606 // upper bits of a vector.
6607 SDValue
6608 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6609   if (Subtarget->hasAVX()) {
6610     DebugLoc dl = Op.getNode()->getDebugLoc();
6611     SDValue Vec = Op.getNode()->getOperand(0);
6612     SDValue Idx = Op.getNode()->getOperand(1);
6613
6614     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6615         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6616         return Extract128BitVector(Vec, Idx, DAG, dl);
6617     }
6618   }
6619   return SDValue();
6620 }
6621
6622 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6623 // simple superregister reference or explicit instructions to insert
6624 // the upper bits of a vector.
6625 SDValue
6626 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6627   if (Subtarget->hasAVX()) {
6628     DebugLoc dl = Op.getNode()->getDebugLoc();
6629     SDValue Vec = Op.getNode()->getOperand(0);
6630     SDValue SubVec = Op.getNode()->getOperand(1);
6631     SDValue Idx = Op.getNode()->getOperand(2);
6632
6633     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6634         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6635       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6636     }
6637   }
6638   return SDValue();
6639 }
6640
6641 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6642 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6643 // one of the above mentioned nodes. It has to be wrapped because otherwise
6644 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6645 // be used to form addressing mode. These wrapped nodes will be selected
6646 // into MOV32ri.
6647 SDValue
6648 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6649   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6650
6651   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6652   // global base reg.
6653   unsigned char OpFlag = 0;
6654   unsigned WrapperKind = X86ISD::Wrapper;
6655   CodeModel::Model M = getTargetMachine().getCodeModel();
6656
6657   if (Subtarget->isPICStyleRIPRel() &&
6658       (M == CodeModel::Small || M == CodeModel::Kernel))
6659     WrapperKind = X86ISD::WrapperRIP;
6660   else if (Subtarget->isPICStyleGOT())
6661     OpFlag = X86II::MO_GOTOFF;
6662   else if (Subtarget->isPICStyleStubPIC())
6663     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6664
6665   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6666                                              CP->getAlignment(),
6667                                              CP->getOffset(), OpFlag);
6668   DebugLoc DL = CP->getDebugLoc();
6669   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6670   // With PIC, the address is actually $g + Offset.
6671   if (OpFlag) {
6672     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6673                          DAG.getNode(X86ISD::GlobalBaseReg,
6674                                      DebugLoc(), getPointerTy()),
6675                          Result);
6676   }
6677
6678   return Result;
6679 }
6680
6681 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6682   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6683
6684   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6685   // global base reg.
6686   unsigned char OpFlag = 0;
6687   unsigned WrapperKind = X86ISD::Wrapper;
6688   CodeModel::Model M = getTargetMachine().getCodeModel();
6689
6690   if (Subtarget->isPICStyleRIPRel() &&
6691       (M == CodeModel::Small || M == CodeModel::Kernel))
6692     WrapperKind = X86ISD::WrapperRIP;
6693   else if (Subtarget->isPICStyleGOT())
6694     OpFlag = X86II::MO_GOTOFF;
6695   else if (Subtarget->isPICStyleStubPIC())
6696     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6697
6698   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6699                                           OpFlag);
6700   DebugLoc DL = JT->getDebugLoc();
6701   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6702
6703   // With PIC, the address is actually $g + Offset.
6704   if (OpFlag)
6705     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6706                          DAG.getNode(X86ISD::GlobalBaseReg,
6707                                      DebugLoc(), getPointerTy()),
6708                          Result);
6709
6710   return Result;
6711 }
6712
6713 SDValue
6714 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6715   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6716
6717   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6718   // global base reg.
6719   unsigned char OpFlag = 0;
6720   unsigned WrapperKind = X86ISD::Wrapper;
6721   CodeModel::Model M = getTargetMachine().getCodeModel();
6722
6723   if (Subtarget->isPICStyleRIPRel() &&
6724       (M == CodeModel::Small || M == CodeModel::Kernel))
6725     WrapperKind = X86ISD::WrapperRIP;
6726   else if (Subtarget->isPICStyleGOT())
6727     OpFlag = X86II::MO_GOTOFF;
6728   else if (Subtarget->isPICStyleStubPIC())
6729     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6730
6731   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6732
6733   DebugLoc DL = Op.getDebugLoc();
6734   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6735
6736
6737   // With PIC, the address is actually $g + Offset.
6738   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6739       !Subtarget->is64Bit()) {
6740     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6741                          DAG.getNode(X86ISD::GlobalBaseReg,
6742                                      DebugLoc(), getPointerTy()),
6743                          Result);
6744   }
6745
6746   return Result;
6747 }
6748
6749 SDValue
6750 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6751   // Create the TargetBlockAddressAddress node.
6752   unsigned char OpFlags =
6753     Subtarget->ClassifyBlockAddressReference();
6754   CodeModel::Model M = getTargetMachine().getCodeModel();
6755   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6756   DebugLoc dl = Op.getDebugLoc();
6757   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6758                                        /*isTarget=*/true, OpFlags);
6759
6760   if (Subtarget->isPICStyleRIPRel() &&
6761       (M == CodeModel::Small || M == CodeModel::Kernel))
6762     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6763   else
6764     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6765
6766   // With PIC, the address is actually $g + Offset.
6767   if (isGlobalRelativeToPICBase(OpFlags)) {
6768     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6769                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6770                          Result);
6771   }
6772
6773   return Result;
6774 }
6775
6776 SDValue
6777 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6778                                       int64_t Offset,
6779                                       SelectionDAG &DAG) const {
6780   // Create the TargetGlobalAddress node, folding in the constant
6781   // offset if it is legal.
6782   unsigned char OpFlags =
6783     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6784   CodeModel::Model M = getTargetMachine().getCodeModel();
6785   SDValue Result;
6786   if (OpFlags == X86II::MO_NO_FLAG &&
6787       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6788     // A direct static reference to a global.
6789     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6790     Offset = 0;
6791   } else {
6792     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6793   }
6794
6795   if (Subtarget->isPICStyleRIPRel() &&
6796       (M == CodeModel::Small || M == CodeModel::Kernel))
6797     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6798   else
6799     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6800
6801   // With PIC, the address is actually $g + Offset.
6802   if (isGlobalRelativeToPICBase(OpFlags)) {
6803     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6804                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6805                          Result);
6806   }
6807
6808   // For globals that require a load from a stub to get the address, emit the
6809   // load.
6810   if (isGlobalStubReference(OpFlags))
6811     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6812                          MachinePointerInfo::getGOT(), false, false, 0);
6813
6814   // If there was a non-zero offset that we didn't fold, create an explicit
6815   // addition for it.
6816   if (Offset != 0)
6817     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6818                          DAG.getConstant(Offset, getPointerTy()));
6819
6820   return Result;
6821 }
6822
6823 SDValue
6824 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6825   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6826   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6827   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6828 }
6829
6830 static SDValue
6831 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6832            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6833            unsigned char OperandFlags) {
6834   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6835   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6836   DebugLoc dl = GA->getDebugLoc();
6837   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6838                                            GA->getValueType(0),
6839                                            GA->getOffset(),
6840                                            OperandFlags);
6841   if (InFlag) {
6842     SDValue Ops[] = { Chain,  TGA, *InFlag };
6843     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6844   } else {
6845     SDValue Ops[]  = { Chain, TGA };
6846     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6847   }
6848
6849   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6850   MFI->setAdjustsStack(true);
6851
6852   SDValue Flag = Chain.getValue(1);
6853   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6854 }
6855
6856 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6857 static SDValue
6858 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6859                                 const EVT PtrVT) {
6860   SDValue InFlag;
6861   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6862   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6863                                      DAG.getNode(X86ISD::GlobalBaseReg,
6864                                                  DebugLoc(), PtrVT), InFlag);
6865   InFlag = Chain.getValue(1);
6866
6867   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6868 }
6869
6870 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6871 static SDValue
6872 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6873                                 const EVT PtrVT) {
6874   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6875                     X86::RAX, X86II::MO_TLSGD);
6876 }
6877
6878 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6879 // "local exec" model.
6880 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6881                                    const EVT PtrVT, TLSModel::Model model,
6882                                    bool is64Bit) {
6883   DebugLoc dl = GA->getDebugLoc();
6884
6885   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6886   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6887                                                          is64Bit ? 257 : 256));
6888
6889   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6890                                       DAG.getIntPtrConstant(0),
6891                                       MachinePointerInfo(Ptr), false, false, 0);
6892
6893   unsigned char OperandFlags = 0;
6894   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6895   // initialexec.
6896   unsigned WrapperKind = X86ISD::Wrapper;
6897   if (model == TLSModel::LocalExec) {
6898     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6899   } else if (is64Bit) {
6900     assert(model == TLSModel::InitialExec);
6901     OperandFlags = X86II::MO_GOTTPOFF;
6902     WrapperKind = X86ISD::WrapperRIP;
6903   } else {
6904     assert(model == TLSModel::InitialExec);
6905     OperandFlags = X86II::MO_INDNTPOFF;
6906   }
6907
6908   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6909   // exec)
6910   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6911                                            GA->getValueType(0),
6912                                            GA->getOffset(), OperandFlags);
6913   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6914
6915   if (model == TLSModel::InitialExec)
6916     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6917                          MachinePointerInfo::getGOT(), false, false, 0);
6918
6919   // The address of the thread local variable is the add of the thread
6920   // pointer with the offset of the variable.
6921   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6922 }
6923
6924 SDValue
6925 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6926
6927   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6928   const GlobalValue *GV = GA->getGlobal();
6929
6930   if (Subtarget->isTargetELF()) {
6931     // TODO: implement the "local dynamic" model
6932     // TODO: implement the "initial exec"model for pic executables
6933
6934     // If GV is an alias then use the aliasee for determining
6935     // thread-localness.
6936     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6937       GV = GA->resolveAliasedGlobal(false);
6938
6939     TLSModel::Model model
6940       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6941
6942     switch (model) {
6943       case TLSModel::GeneralDynamic:
6944       case TLSModel::LocalDynamic: // not implemented
6945         if (Subtarget->is64Bit())
6946           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6947         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6948
6949       case TLSModel::InitialExec:
6950       case TLSModel::LocalExec:
6951         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6952                                    Subtarget->is64Bit());
6953     }
6954   } else if (Subtarget->isTargetDarwin()) {
6955     // Darwin only has one model of TLS.  Lower to that.
6956     unsigned char OpFlag = 0;
6957     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6958                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6959
6960     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6961     // global base reg.
6962     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6963                   !Subtarget->is64Bit();
6964     if (PIC32)
6965       OpFlag = X86II::MO_TLVP_PIC_BASE;
6966     else
6967       OpFlag = X86II::MO_TLVP;
6968     DebugLoc DL = Op.getDebugLoc();
6969     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6970                                                 GA->getValueType(0),
6971                                                 GA->getOffset(), OpFlag);
6972     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6973
6974     // With PIC32, the address is actually $g + Offset.
6975     if (PIC32)
6976       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6977                            DAG.getNode(X86ISD::GlobalBaseReg,
6978                                        DebugLoc(), getPointerTy()),
6979                            Offset);
6980
6981     // Lowering the machine isd will make sure everything is in the right
6982     // location.
6983     SDValue Chain = DAG.getEntryNode();
6984     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6985     SDValue Args[] = { Chain, Offset };
6986     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6987
6988     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6989     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6990     MFI->setAdjustsStack(true);
6991
6992     // And our return value (tls address) is in the standard call return value
6993     // location.
6994     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6995     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6996   }
6997
6998   assert(false &&
6999          "TLS not implemented for this target.");
7000
7001   llvm_unreachable("Unreachable");
7002   return SDValue();
7003 }
7004
7005
7006 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
7007 /// take a 2 x i32 value to shift plus a shift amount.
7008 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
7009   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
7010   EVT VT = Op.getValueType();
7011   unsigned VTBits = VT.getSizeInBits();
7012   DebugLoc dl = Op.getDebugLoc();
7013   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
7014   SDValue ShOpLo = Op.getOperand(0);
7015   SDValue ShOpHi = Op.getOperand(1);
7016   SDValue ShAmt  = Op.getOperand(2);
7017   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
7018                                      DAG.getConstant(VTBits - 1, MVT::i8))
7019                        : DAG.getConstant(0, VT);
7020
7021   SDValue Tmp2, Tmp3;
7022   if (Op.getOpcode() == ISD::SHL_PARTS) {
7023     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
7024     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
7025   } else {
7026     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
7027     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
7028   }
7029
7030   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
7031                                 DAG.getConstant(VTBits, MVT::i8));
7032   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7033                              AndNode, DAG.getConstant(0, MVT::i8));
7034
7035   SDValue Hi, Lo;
7036   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7037   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
7038   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
7039
7040   if (Op.getOpcode() == ISD::SHL_PARTS) {
7041     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7042     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7043   } else {
7044     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7045     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7046   }
7047
7048   SDValue Ops[2] = { Lo, Hi };
7049   return DAG.getMergeValues(Ops, 2, dl);
7050 }
7051
7052 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
7053                                            SelectionDAG &DAG) const {
7054   EVT SrcVT = Op.getOperand(0).getValueType();
7055
7056   if (SrcVT.isVector())
7057     return SDValue();
7058
7059   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
7060          "Unknown SINT_TO_FP to lower!");
7061
7062   // These are really Legal; return the operand so the caller accepts it as
7063   // Legal.
7064   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
7065     return Op;
7066   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
7067       Subtarget->is64Bit()) {
7068     return Op;
7069   }
7070
7071   DebugLoc dl = Op.getDebugLoc();
7072   unsigned Size = SrcVT.getSizeInBits()/8;
7073   MachineFunction &MF = DAG.getMachineFunction();
7074   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
7075   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7076   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7077                                StackSlot,
7078                                MachinePointerInfo::getFixedStack(SSFI),
7079                                false, false, 0);
7080   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
7081 }
7082
7083 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
7084                                      SDValue StackSlot,
7085                                      SelectionDAG &DAG) const {
7086   // Build the FILD
7087   DebugLoc DL = Op.getDebugLoc();
7088   SDVTList Tys;
7089   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
7090   if (useSSE)
7091     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
7092   else
7093     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
7094
7095   unsigned ByteSize = SrcVT.getSizeInBits()/8;
7096
7097   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
7098   MachineMemOperand *MMO;
7099   if (FI) {
7100     int SSFI = FI->getIndex();
7101     MMO =
7102       DAG.getMachineFunction()
7103       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7104                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
7105   } else {
7106     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
7107     StackSlot = StackSlot.getOperand(1);
7108   }
7109   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
7110   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
7111                                            X86ISD::FILD, DL,
7112                                            Tys, Ops, array_lengthof(Ops),
7113                                            SrcVT, MMO);
7114
7115   if (useSSE) {
7116     Chain = Result.getValue(1);
7117     SDValue InFlag = Result.getValue(2);
7118
7119     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
7120     // shouldn't be necessary except that RFP cannot be live across
7121     // multiple blocks. When stackifier is fixed, they can be uncoupled.
7122     MachineFunction &MF = DAG.getMachineFunction();
7123     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
7124     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
7125     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7126     Tys = DAG.getVTList(MVT::Other);
7127     SDValue Ops[] = {
7128       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
7129     };
7130     MachineMemOperand *MMO =
7131       DAG.getMachineFunction()
7132       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7133                             MachineMemOperand::MOStore, SSFISize, SSFISize);
7134
7135     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
7136                                     Ops, array_lengthof(Ops),
7137                                     Op.getValueType(), MMO);
7138     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
7139                          MachinePointerInfo::getFixedStack(SSFI),
7140                          false, false, 0);
7141   }
7142
7143   return Result;
7144 }
7145
7146 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
7147 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
7148                                                SelectionDAG &DAG) const {
7149   // This algorithm is not obvious. Here it is in C code, more or less:
7150   /*
7151     double uint64_to_double( uint32_t hi, uint32_t lo ) {
7152       static const __m128i exp = { 0x4330000045300000ULL, 0 };
7153       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
7154
7155       // Copy ints to xmm registers.
7156       __m128i xh = _mm_cvtsi32_si128( hi );
7157       __m128i xl = _mm_cvtsi32_si128( lo );
7158
7159       // Combine into low half of a single xmm register.
7160       __m128i x = _mm_unpacklo_epi32( xh, xl );
7161       __m128d d;
7162       double sd;
7163
7164       // Merge in appropriate exponents to give the integer bits the right
7165       // magnitude.
7166       x = _mm_unpacklo_epi32( x, exp );
7167
7168       // Subtract away the biases to deal with the IEEE-754 double precision
7169       // implicit 1.
7170       d = _mm_sub_pd( (__m128d) x, bias );
7171
7172       // All conversions up to here are exact. The correctly rounded result is
7173       // calculated using the current rounding mode using the following
7174       // horizontal add.
7175       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
7176       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
7177                                 // store doesn't really need to be here (except
7178                                 // maybe to zero the other double)
7179       return sd;
7180     }
7181   */
7182
7183   DebugLoc dl = Op.getDebugLoc();
7184   LLVMContext *Context = DAG.getContext();
7185
7186   // Build some magic constants.
7187   std::vector<Constant*> CV0;
7188   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
7189   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
7190   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7191   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7192   Constant *C0 = ConstantVector::get(CV0);
7193   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
7194
7195   std::vector<Constant*> CV1;
7196   CV1.push_back(
7197     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
7198   CV1.push_back(
7199     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
7200   Constant *C1 = ConstantVector::get(CV1);
7201   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
7202
7203   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7204                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7205                                         Op.getOperand(0),
7206                                         DAG.getIntPtrConstant(1)));
7207   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7208                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7209                                         Op.getOperand(0),
7210                                         DAG.getIntPtrConstant(0)));
7211   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
7212   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
7213                               MachinePointerInfo::getConstantPool(),
7214                               false, false, 16);
7215   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
7216   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
7217   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
7218                               MachinePointerInfo::getConstantPool(),
7219                               false, false, 16);
7220   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
7221
7222   // Add the halves; easiest way is to swap them into another reg first.
7223   int ShufMask[2] = { 1, -1 };
7224   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
7225                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
7226   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
7227   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
7228                      DAG.getIntPtrConstant(0));
7229 }
7230
7231 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
7232 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
7233                                                SelectionDAG &DAG) const {
7234   DebugLoc dl = Op.getDebugLoc();
7235   // FP constant to bias correct the final result.
7236   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
7237                                    MVT::f64);
7238
7239   // Load the 32-bit value into an XMM register.
7240   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7241                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7242                                          Op.getOperand(0),
7243                                          DAG.getIntPtrConstant(0)));
7244
7245   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7246                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
7247                      DAG.getIntPtrConstant(0));
7248
7249   // Or the load with the bias.
7250   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
7251                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7252                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7253                                                    MVT::v2f64, Load)),
7254                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7255                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7256                                                    MVT::v2f64, Bias)));
7257   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7258                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
7259                    DAG.getIntPtrConstant(0));
7260
7261   // Subtract the bias.
7262   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
7263
7264   // Handle final rounding.
7265   EVT DestVT = Op.getValueType();
7266
7267   if (DestVT.bitsLT(MVT::f64)) {
7268     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
7269                        DAG.getIntPtrConstant(0));
7270   } else if (DestVT.bitsGT(MVT::f64)) {
7271     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
7272   }
7273
7274   // Handle final rounding.
7275   return Sub;
7276 }
7277
7278 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
7279                                            SelectionDAG &DAG) const {
7280   SDValue N0 = Op.getOperand(0);
7281   DebugLoc dl = Op.getDebugLoc();
7282
7283   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
7284   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
7285   // the optimization here.
7286   if (DAG.SignBitIsZero(N0))
7287     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
7288
7289   EVT SrcVT = N0.getValueType();
7290   EVT DstVT = Op.getValueType();
7291   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
7292     return LowerUINT_TO_FP_i64(Op, DAG);
7293   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
7294     return LowerUINT_TO_FP_i32(Op, DAG);
7295
7296   // Make a 64-bit buffer, and use it to build an FILD.
7297   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
7298   if (SrcVT == MVT::i32) {
7299     SDValue WordOff = DAG.getConstant(4, getPointerTy());
7300     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
7301                                      getPointerTy(), StackSlot, WordOff);
7302     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7303                                   StackSlot, MachinePointerInfo(),
7304                                   false, false, 0);
7305     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
7306                                   OffsetSlot, MachinePointerInfo(),
7307                                   false, false, 0);
7308     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
7309     return Fild;
7310   }
7311
7312   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
7313   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7314                                 StackSlot, MachinePointerInfo(),
7315                                false, false, 0);
7316   // For i64 source, we need to add the appropriate power of 2 if the input
7317   // was negative.  This is the same as the optimization in
7318   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
7319   // we must be careful to do the computation in x87 extended precision, not
7320   // in SSE. (The generic code can't know it's OK to do this, or how to.)
7321   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
7322   MachineMemOperand *MMO =
7323     DAG.getMachineFunction()
7324     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7325                           MachineMemOperand::MOLoad, 8, 8);
7326
7327   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
7328   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
7329   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
7330                                          MVT::i64, MMO);
7331
7332   APInt FF(32, 0x5F800000ULL);
7333
7334   // Check whether the sign bit is set.
7335   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
7336                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
7337                                  ISD::SETLT);
7338
7339   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
7340   SDValue FudgePtr = DAG.getConstantPool(
7341                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
7342                                          getPointerTy());
7343
7344   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
7345   SDValue Zero = DAG.getIntPtrConstant(0);
7346   SDValue Four = DAG.getIntPtrConstant(4);
7347   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
7348                                Zero, Four);
7349   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
7350
7351   // Load the value out, extending it from f32 to f80.
7352   // FIXME: Avoid the extend by constructing the right constant pool?
7353   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
7354                                  FudgePtr, MachinePointerInfo::getConstantPool(),
7355                                  MVT::f32, false, false, 4);
7356   // Extend everything to 80 bits to force it to be done on x87.
7357   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
7358   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
7359 }
7360
7361 std::pair<SDValue,SDValue> X86TargetLowering::
7362 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
7363   DebugLoc DL = Op.getDebugLoc();
7364
7365   EVT DstTy = Op.getValueType();
7366
7367   if (!IsSigned) {
7368     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
7369     DstTy = MVT::i64;
7370   }
7371
7372   assert(DstTy.getSimpleVT() <= MVT::i64 &&
7373          DstTy.getSimpleVT() >= MVT::i16 &&
7374          "Unknown FP_TO_SINT to lower!");
7375
7376   // These are really Legal.
7377   if (DstTy == MVT::i32 &&
7378       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7379     return std::make_pair(SDValue(), SDValue());
7380   if (Subtarget->is64Bit() &&
7381       DstTy == MVT::i64 &&
7382       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7383     return std::make_pair(SDValue(), SDValue());
7384
7385   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7386   // stack slot.
7387   MachineFunction &MF = DAG.getMachineFunction();
7388   unsigned MemSize = DstTy.getSizeInBits()/8;
7389   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7390   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7391
7392
7393
7394   unsigned Opc;
7395   switch (DstTy.getSimpleVT().SimpleTy) {
7396   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7397   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7398   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7399   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7400   }
7401
7402   SDValue Chain = DAG.getEntryNode();
7403   SDValue Value = Op.getOperand(0);
7404   EVT TheVT = Op.getOperand(0).getValueType();
7405   if (isScalarFPTypeInSSEReg(TheVT)) {
7406     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7407     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7408                          MachinePointerInfo::getFixedStack(SSFI),
7409                          false, false, 0);
7410     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7411     SDValue Ops[] = {
7412       Chain, StackSlot, DAG.getValueType(TheVT)
7413     };
7414
7415     MachineMemOperand *MMO =
7416       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7417                               MachineMemOperand::MOLoad, MemSize, MemSize);
7418     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7419                                     DstTy, MMO);
7420     Chain = Value.getValue(1);
7421     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7422     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7423   }
7424
7425   MachineMemOperand *MMO =
7426     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7427                             MachineMemOperand::MOStore, MemSize, MemSize);
7428
7429   // Build the FP_TO_INT*_IN_MEM
7430   SDValue Ops[] = { Chain, Value, StackSlot };
7431   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7432                                          Ops, 3, DstTy, MMO);
7433
7434   return std::make_pair(FIST, StackSlot);
7435 }
7436
7437 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7438                                            SelectionDAG &DAG) const {
7439   if (Op.getValueType().isVector())
7440     return SDValue();
7441
7442   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7443   SDValue FIST = Vals.first, StackSlot = Vals.second;
7444   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7445   if (FIST.getNode() == 0) return Op;
7446
7447   // Load the result.
7448   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7449                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7450 }
7451
7452 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7453                                            SelectionDAG &DAG) const {
7454   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7455   SDValue FIST = Vals.first, StackSlot = Vals.second;
7456   assert(FIST.getNode() && "Unexpected failure");
7457
7458   // Load the result.
7459   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7460                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7461 }
7462
7463 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7464                                      SelectionDAG &DAG) const {
7465   LLVMContext *Context = DAG.getContext();
7466   DebugLoc dl = Op.getDebugLoc();
7467   EVT VT = Op.getValueType();
7468   EVT EltVT = VT;
7469   if (VT.isVector())
7470     EltVT = VT.getVectorElementType();
7471   std::vector<Constant*> CV;
7472   if (EltVT == MVT::f64) {
7473     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7474     CV.push_back(C);
7475     CV.push_back(C);
7476   } else {
7477     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7478     CV.push_back(C);
7479     CV.push_back(C);
7480     CV.push_back(C);
7481     CV.push_back(C);
7482   }
7483   Constant *C = ConstantVector::get(CV);
7484   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7485   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7486                              MachinePointerInfo::getConstantPool(),
7487                              false, false, 16);
7488   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7489 }
7490
7491 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7492   LLVMContext *Context = DAG.getContext();
7493   DebugLoc dl = Op.getDebugLoc();
7494   EVT VT = Op.getValueType();
7495   EVT EltVT = VT;
7496   if (VT.isVector())
7497     EltVT = VT.getVectorElementType();
7498   std::vector<Constant*> CV;
7499   if (EltVT == MVT::f64) {
7500     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7501     CV.push_back(C);
7502     CV.push_back(C);
7503   } else {
7504     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7505     CV.push_back(C);
7506     CV.push_back(C);
7507     CV.push_back(C);
7508     CV.push_back(C);
7509   }
7510   Constant *C = ConstantVector::get(CV);
7511   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7512   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7513                              MachinePointerInfo::getConstantPool(),
7514                              false, false, 16);
7515   if (VT.isVector()) {
7516     return DAG.getNode(ISD::BITCAST, dl, VT,
7517                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7518                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7519                                 Op.getOperand(0)),
7520                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7521   } else {
7522     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7523   }
7524 }
7525
7526 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7527   LLVMContext *Context = DAG.getContext();
7528   SDValue Op0 = Op.getOperand(0);
7529   SDValue Op1 = Op.getOperand(1);
7530   DebugLoc dl = Op.getDebugLoc();
7531   EVT VT = Op.getValueType();
7532   EVT SrcVT = Op1.getValueType();
7533
7534   // If second operand is smaller, extend it first.
7535   if (SrcVT.bitsLT(VT)) {
7536     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7537     SrcVT = VT;
7538   }
7539   // And if it is bigger, shrink it first.
7540   if (SrcVT.bitsGT(VT)) {
7541     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7542     SrcVT = VT;
7543   }
7544
7545   // At this point the operands and the result should have the same
7546   // type, and that won't be f80 since that is not custom lowered.
7547
7548   // First get the sign bit of second operand.
7549   std::vector<Constant*> CV;
7550   if (SrcVT == MVT::f64) {
7551     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7552     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7553   } else {
7554     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7555     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7556     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7557     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7558   }
7559   Constant *C = ConstantVector::get(CV);
7560   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7561   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7562                               MachinePointerInfo::getConstantPool(),
7563                               false, false, 16);
7564   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7565
7566   // Shift sign bit right or left if the two operands have different types.
7567   if (SrcVT.bitsGT(VT)) {
7568     // Op0 is MVT::f32, Op1 is MVT::f64.
7569     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7570     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7571                           DAG.getConstant(32, MVT::i32));
7572     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7573     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7574                           DAG.getIntPtrConstant(0));
7575   }
7576
7577   // Clear first operand sign bit.
7578   CV.clear();
7579   if (VT == MVT::f64) {
7580     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7581     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7582   } else {
7583     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7584     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7585     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7586     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7587   }
7588   C = ConstantVector::get(CV);
7589   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7590   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7591                               MachinePointerInfo::getConstantPool(),
7592                               false, false, 16);
7593   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7594
7595   // Or the value with the sign bit.
7596   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7597 }
7598
7599 SDValue X86TargetLowering::LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const {
7600   SDValue N0 = Op.getOperand(0);
7601   DebugLoc dl = Op.getDebugLoc();
7602   EVT VT = Op.getValueType();
7603
7604   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
7605   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
7606                                   DAG.getConstant(1, VT));
7607   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
7608 }
7609
7610 /// Emit nodes that will be selected as "test Op0,Op0", or something
7611 /// equivalent.
7612 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7613                                     SelectionDAG &DAG) const {
7614   DebugLoc dl = Op.getDebugLoc();
7615
7616   // CF and OF aren't always set the way we want. Determine which
7617   // of these we need.
7618   bool NeedCF = false;
7619   bool NeedOF = false;
7620   switch (X86CC) {
7621   default: break;
7622   case X86::COND_A: case X86::COND_AE:
7623   case X86::COND_B: case X86::COND_BE:
7624     NeedCF = true;
7625     break;
7626   case X86::COND_G: case X86::COND_GE:
7627   case X86::COND_L: case X86::COND_LE:
7628   case X86::COND_O: case X86::COND_NO:
7629     NeedOF = true;
7630     break;
7631   }
7632
7633   // See if we can use the EFLAGS value from the operand instead of
7634   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7635   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7636   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7637     // Emit a CMP with 0, which is the TEST pattern.
7638     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7639                        DAG.getConstant(0, Op.getValueType()));
7640
7641   unsigned Opcode = 0;
7642   unsigned NumOperands = 0;
7643   switch (Op.getNode()->getOpcode()) {
7644   case ISD::ADD:
7645     // Due to an isel shortcoming, be conservative if this add is likely to be
7646     // selected as part of a load-modify-store instruction. When the root node
7647     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7648     // uses of other nodes in the match, such as the ADD in this case. This
7649     // leads to the ADD being left around and reselected, with the result being
7650     // two adds in the output.  Alas, even if none our users are stores, that
7651     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7652     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7653     // climbing the DAG back to the root, and it doesn't seem to be worth the
7654     // effort.
7655     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7656            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7657       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7658         goto default_case;
7659
7660     if (ConstantSDNode *C =
7661         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7662       // An add of one will be selected as an INC.
7663       if (C->getAPIntValue() == 1) {
7664         Opcode = X86ISD::INC;
7665         NumOperands = 1;
7666         break;
7667       }
7668
7669       // An add of negative one (subtract of one) will be selected as a DEC.
7670       if (C->getAPIntValue().isAllOnesValue()) {
7671         Opcode = X86ISD::DEC;
7672         NumOperands = 1;
7673         break;
7674       }
7675     }
7676
7677     // Otherwise use a regular EFLAGS-setting add.
7678     Opcode = X86ISD::ADD;
7679     NumOperands = 2;
7680     break;
7681   case ISD::AND: {
7682     // If the primary and result isn't used, don't bother using X86ISD::AND,
7683     // because a TEST instruction will be better.
7684     bool NonFlagUse = false;
7685     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7686            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7687       SDNode *User = *UI;
7688       unsigned UOpNo = UI.getOperandNo();
7689       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7690         // Look pass truncate.
7691         UOpNo = User->use_begin().getOperandNo();
7692         User = *User->use_begin();
7693       }
7694
7695       if (User->getOpcode() != ISD::BRCOND &&
7696           User->getOpcode() != ISD::SETCC &&
7697           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7698         NonFlagUse = true;
7699         break;
7700       }
7701     }
7702
7703     if (!NonFlagUse)
7704       break;
7705   }
7706     // FALL THROUGH
7707   case ISD::SUB:
7708   case ISD::OR:
7709   case ISD::XOR:
7710     // Due to the ISEL shortcoming noted above, be conservative if this op is
7711     // likely to be selected as part of a load-modify-store instruction.
7712     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7713            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7714       if (UI->getOpcode() == ISD::STORE)
7715         goto default_case;
7716
7717     // Otherwise use a regular EFLAGS-setting instruction.
7718     switch (Op.getNode()->getOpcode()) {
7719     default: llvm_unreachable("unexpected operator!");
7720     case ISD::SUB: Opcode = X86ISD::SUB; break;
7721     case ISD::OR:  Opcode = X86ISD::OR;  break;
7722     case ISD::XOR: Opcode = X86ISD::XOR; break;
7723     case ISD::AND: Opcode = X86ISD::AND; break;
7724     }
7725
7726     NumOperands = 2;
7727     break;
7728   case X86ISD::ADD:
7729   case X86ISD::SUB:
7730   case X86ISD::INC:
7731   case X86ISD::DEC:
7732   case X86ISD::OR:
7733   case X86ISD::XOR:
7734   case X86ISD::AND:
7735     return SDValue(Op.getNode(), 1);
7736   default:
7737   default_case:
7738     break;
7739   }
7740
7741   if (Opcode == 0)
7742     // Emit a CMP with 0, which is the TEST pattern.
7743     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7744                        DAG.getConstant(0, Op.getValueType()));
7745
7746   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7747   SmallVector<SDValue, 4> Ops;
7748   for (unsigned i = 0; i != NumOperands; ++i)
7749     Ops.push_back(Op.getOperand(i));
7750
7751   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7752   DAG.ReplaceAllUsesWith(Op, New);
7753   return SDValue(New.getNode(), 1);
7754 }
7755
7756 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7757 /// equivalent.
7758 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7759                                    SelectionDAG &DAG) const {
7760   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7761     if (C->getAPIntValue() == 0)
7762       return EmitTest(Op0, X86CC, DAG);
7763
7764   DebugLoc dl = Op0.getDebugLoc();
7765   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7766 }
7767
7768 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7769 /// if it's possible.
7770 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7771                                      DebugLoc dl, SelectionDAG &DAG) const {
7772   SDValue Op0 = And.getOperand(0);
7773   SDValue Op1 = And.getOperand(1);
7774   if (Op0.getOpcode() == ISD::TRUNCATE)
7775     Op0 = Op0.getOperand(0);
7776   if (Op1.getOpcode() == ISD::TRUNCATE)
7777     Op1 = Op1.getOperand(0);
7778
7779   SDValue LHS, RHS;
7780   if (Op1.getOpcode() == ISD::SHL)
7781     std::swap(Op0, Op1);
7782   if (Op0.getOpcode() == ISD::SHL) {
7783     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7784       if (And00C->getZExtValue() == 1) {
7785         // If we looked past a truncate, check that it's only truncating away
7786         // known zeros.
7787         unsigned BitWidth = Op0.getValueSizeInBits();
7788         unsigned AndBitWidth = And.getValueSizeInBits();
7789         if (BitWidth > AndBitWidth) {
7790           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7791           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7792           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7793             return SDValue();
7794         }
7795         LHS = Op1;
7796         RHS = Op0.getOperand(1);
7797       }
7798   } else if (Op1.getOpcode() == ISD::Constant) {
7799     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7800     SDValue AndLHS = Op0;
7801     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7802       LHS = AndLHS.getOperand(0);
7803       RHS = AndLHS.getOperand(1);
7804     }
7805   }
7806
7807   if (LHS.getNode()) {
7808     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7809     // instruction.  Since the shift amount is in-range-or-undefined, we know
7810     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7811     // the encoding for the i16 version is larger than the i32 version.
7812     // Also promote i16 to i32 for performance / code size reason.
7813     if (LHS.getValueType() == MVT::i8 ||
7814         LHS.getValueType() == MVT::i16)
7815       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7816
7817     // If the operand types disagree, extend the shift amount to match.  Since
7818     // BT ignores high bits (like shifts) we can use anyextend.
7819     if (LHS.getValueType() != RHS.getValueType())
7820       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7821
7822     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7823     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7824     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7825                        DAG.getConstant(Cond, MVT::i8), BT);
7826   }
7827
7828   return SDValue();
7829 }
7830
7831 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7832   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7833   SDValue Op0 = Op.getOperand(0);
7834   SDValue Op1 = Op.getOperand(1);
7835   DebugLoc dl = Op.getDebugLoc();
7836   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7837
7838   // Optimize to BT if possible.
7839   // Lower (X & (1 << N)) == 0 to BT(X, N).
7840   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7841   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7842   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7843       Op1.getOpcode() == ISD::Constant &&
7844       cast<ConstantSDNode>(Op1)->isNullValue() &&
7845       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7846     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7847     if (NewSetCC.getNode())
7848       return NewSetCC;
7849   }
7850
7851   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7852   // these.
7853   if (Op1.getOpcode() == ISD::Constant &&
7854       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7855        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7856       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7857
7858     // If the input is a setcc, then reuse the input setcc or use a new one with
7859     // the inverted condition.
7860     if (Op0.getOpcode() == X86ISD::SETCC) {
7861       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7862       bool Invert = (CC == ISD::SETNE) ^
7863         cast<ConstantSDNode>(Op1)->isNullValue();
7864       if (!Invert) return Op0;
7865
7866       CCode = X86::GetOppositeBranchCondition(CCode);
7867       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7868                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7869     }
7870   }
7871
7872   bool isFP = Op1.getValueType().isFloatingPoint();
7873   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7874   if (X86CC == X86::COND_INVALID)
7875     return SDValue();
7876
7877   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7878   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7879                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7880 }
7881
7882 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7883   SDValue Cond;
7884   SDValue Op0 = Op.getOperand(0);
7885   SDValue Op1 = Op.getOperand(1);
7886   SDValue CC = Op.getOperand(2);
7887   EVT VT = Op.getValueType();
7888   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7889   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7890   DebugLoc dl = Op.getDebugLoc();
7891
7892   if (isFP) {
7893     unsigned SSECC = 8;
7894     EVT VT0 = Op0.getValueType();
7895     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7896     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7897     bool Swap = false;
7898
7899     switch (SetCCOpcode) {
7900     default: break;
7901     case ISD::SETOEQ:
7902     case ISD::SETEQ:  SSECC = 0; break;
7903     case ISD::SETOGT:
7904     case ISD::SETGT: Swap = true; // Fallthrough
7905     case ISD::SETLT:
7906     case ISD::SETOLT: SSECC = 1; break;
7907     case ISD::SETOGE:
7908     case ISD::SETGE: Swap = true; // Fallthrough
7909     case ISD::SETLE:
7910     case ISD::SETOLE: SSECC = 2; break;
7911     case ISD::SETUO:  SSECC = 3; break;
7912     case ISD::SETUNE:
7913     case ISD::SETNE:  SSECC = 4; break;
7914     case ISD::SETULE: Swap = true;
7915     case ISD::SETUGE: SSECC = 5; break;
7916     case ISD::SETULT: Swap = true;
7917     case ISD::SETUGT: SSECC = 6; break;
7918     case ISD::SETO:   SSECC = 7; break;
7919     }
7920     if (Swap)
7921       std::swap(Op0, Op1);
7922
7923     // In the two special cases we can't handle, emit two comparisons.
7924     if (SSECC == 8) {
7925       if (SetCCOpcode == ISD::SETUEQ) {
7926         SDValue UNORD, EQ;
7927         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7928         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7929         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7930       }
7931       else if (SetCCOpcode == ISD::SETONE) {
7932         SDValue ORD, NEQ;
7933         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7934         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7935         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7936       }
7937       llvm_unreachable("Illegal FP comparison");
7938     }
7939     // Handle all other FP comparisons here.
7940     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7941   }
7942
7943   // We are handling one of the integer comparisons here.  Since SSE only has
7944   // GT and EQ comparisons for integer, swapping operands and multiple
7945   // operations may be required for some comparisons.
7946   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7947   bool Swap = false, Invert = false, FlipSigns = false;
7948
7949   switch (VT.getSimpleVT().SimpleTy) {
7950   default: break;
7951   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7952   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7953   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7954   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7955   }
7956
7957   switch (SetCCOpcode) {
7958   default: break;
7959   case ISD::SETNE:  Invert = true;
7960   case ISD::SETEQ:  Opc = EQOpc; break;
7961   case ISD::SETLT:  Swap = true;
7962   case ISD::SETGT:  Opc = GTOpc; break;
7963   case ISD::SETGE:  Swap = true;
7964   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7965   case ISD::SETULT: Swap = true;
7966   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7967   case ISD::SETUGE: Swap = true;
7968   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7969   }
7970   if (Swap)
7971     std::swap(Op0, Op1);
7972
7973   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7974   // bits of the inputs before performing those operations.
7975   if (FlipSigns) {
7976     EVT EltVT = VT.getVectorElementType();
7977     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7978                                       EltVT);
7979     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7980     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7981                                     SignBits.size());
7982     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7983     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7984   }
7985
7986   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7987
7988   // If the logical-not of the result is required, perform that now.
7989   if (Invert)
7990     Result = DAG.getNOT(dl, Result, VT);
7991
7992   return Result;
7993 }
7994
7995 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7996 static bool isX86LogicalCmp(SDValue Op) {
7997   unsigned Opc = Op.getNode()->getOpcode();
7998   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7999     return true;
8000   if (Op.getResNo() == 1 &&
8001       (Opc == X86ISD::ADD ||
8002        Opc == X86ISD::SUB ||
8003        Opc == X86ISD::ADC ||
8004        Opc == X86ISD::SBB ||
8005        Opc == X86ISD::SMUL ||
8006        Opc == X86ISD::UMUL ||
8007        Opc == X86ISD::INC ||
8008        Opc == X86ISD::DEC ||
8009        Opc == X86ISD::OR ||
8010        Opc == X86ISD::XOR ||
8011        Opc == X86ISD::AND))
8012     return true;
8013
8014   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
8015     return true;
8016
8017   return false;
8018 }
8019
8020 static bool isZero(SDValue V) {
8021   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8022   return C && C->isNullValue();
8023 }
8024
8025 static bool isAllOnes(SDValue V) {
8026   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8027   return C && C->isAllOnesValue();
8028 }
8029
8030 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
8031   bool addTest = true;
8032   SDValue Cond  = Op.getOperand(0);
8033   SDValue Op1 = Op.getOperand(1);
8034   SDValue Op2 = Op.getOperand(2);
8035   DebugLoc DL = Op.getDebugLoc();
8036   SDValue CC;
8037
8038   if (Cond.getOpcode() == ISD::SETCC) {
8039     SDValue NewCond = LowerSETCC(Cond, DAG);
8040     if (NewCond.getNode())
8041       Cond = NewCond;
8042   }
8043
8044   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
8045   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
8046   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
8047   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
8048   if (Cond.getOpcode() == X86ISD::SETCC &&
8049       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
8050       isZero(Cond.getOperand(1).getOperand(1))) {
8051     SDValue Cmp = Cond.getOperand(1);
8052
8053     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
8054
8055     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
8056         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
8057       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
8058
8059       SDValue CmpOp0 = Cmp.getOperand(0);
8060       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
8061                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
8062
8063       SDValue Res =   // Res = 0 or -1.
8064         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8065                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
8066
8067       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
8068         Res = DAG.getNOT(DL, Res, Res.getValueType());
8069
8070       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
8071       if (N2C == 0 || !N2C->isNullValue())
8072         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
8073       return Res;
8074     }
8075   }
8076
8077   // Look past (and (setcc_carry (cmp ...)), 1).
8078   if (Cond.getOpcode() == ISD::AND &&
8079       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8080     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8081     if (C && C->getAPIntValue() == 1)
8082       Cond = Cond.getOperand(0);
8083   }
8084
8085   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8086   // setting operand in place of the X86ISD::SETCC.
8087   if (Cond.getOpcode() == X86ISD::SETCC ||
8088       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8089     CC = Cond.getOperand(0);
8090
8091     SDValue Cmp = Cond.getOperand(1);
8092     unsigned Opc = Cmp.getOpcode();
8093     EVT VT = Op.getValueType();
8094
8095     bool IllegalFPCMov = false;
8096     if (VT.isFloatingPoint() && !VT.isVector() &&
8097         !isScalarFPTypeInSSEReg(VT))  // FPStack?
8098       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
8099
8100     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
8101         Opc == X86ISD::BT) { // FIXME
8102       Cond = Cmp;
8103       addTest = false;
8104     }
8105   }
8106
8107   if (addTest) {
8108     // Look pass the truncate.
8109     if (Cond.getOpcode() == ISD::TRUNCATE)
8110       Cond = Cond.getOperand(0);
8111
8112     // We know the result of AND is compared against zero. Try to match
8113     // it to BT.
8114     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8115       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
8116       if (NewSetCC.getNode()) {
8117         CC = NewSetCC.getOperand(0);
8118         Cond = NewSetCC.getOperand(1);
8119         addTest = false;
8120       }
8121     }
8122   }
8123
8124   if (addTest) {
8125     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8126     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8127   }
8128
8129   // a <  b ? -1 :  0 -> RES = ~setcc_carry
8130   // a <  b ?  0 : -1 -> RES = setcc_carry
8131   // a >= b ? -1 :  0 -> RES = setcc_carry
8132   // a >= b ?  0 : -1 -> RES = ~setcc_carry
8133   if (Cond.getOpcode() == X86ISD::CMP) {
8134     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
8135
8136     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
8137         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
8138       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8139                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
8140       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
8141         return DAG.getNOT(DL, Res, Res.getValueType());
8142       return Res;
8143     }
8144   }
8145
8146   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
8147   // condition is true.
8148   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
8149   SDValue Ops[] = { Op2, Op1, CC, Cond };
8150   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
8151 }
8152
8153 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
8154 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
8155 // from the AND / OR.
8156 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
8157   Opc = Op.getOpcode();
8158   if (Opc != ISD::OR && Opc != ISD::AND)
8159     return false;
8160   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8161           Op.getOperand(0).hasOneUse() &&
8162           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
8163           Op.getOperand(1).hasOneUse());
8164 }
8165
8166 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
8167 // 1 and that the SETCC node has a single use.
8168 static bool isXor1OfSetCC(SDValue Op) {
8169   if (Op.getOpcode() != ISD::XOR)
8170     return false;
8171   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8172   if (N1C && N1C->getAPIntValue() == 1) {
8173     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8174       Op.getOperand(0).hasOneUse();
8175   }
8176   return false;
8177 }
8178
8179 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
8180   bool addTest = true;
8181   SDValue Chain = Op.getOperand(0);
8182   SDValue Cond  = Op.getOperand(1);
8183   SDValue Dest  = Op.getOperand(2);
8184   DebugLoc dl = Op.getDebugLoc();
8185   SDValue CC;
8186
8187   if (Cond.getOpcode() == ISD::SETCC) {
8188     SDValue NewCond = LowerSETCC(Cond, DAG);
8189     if (NewCond.getNode())
8190       Cond = NewCond;
8191   }
8192 #if 0
8193   // FIXME: LowerXALUO doesn't handle these!!
8194   else if (Cond.getOpcode() == X86ISD::ADD  ||
8195            Cond.getOpcode() == X86ISD::SUB  ||
8196            Cond.getOpcode() == X86ISD::SMUL ||
8197            Cond.getOpcode() == X86ISD::UMUL)
8198     Cond = LowerXALUO(Cond, DAG);
8199 #endif
8200
8201   // Look pass (and (setcc_carry (cmp ...)), 1).
8202   if (Cond.getOpcode() == ISD::AND &&
8203       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8204     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8205     if (C && C->getAPIntValue() == 1)
8206       Cond = Cond.getOperand(0);
8207   }
8208
8209   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8210   // setting operand in place of the X86ISD::SETCC.
8211   if (Cond.getOpcode() == X86ISD::SETCC ||
8212       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8213     CC = Cond.getOperand(0);
8214
8215     SDValue Cmp = Cond.getOperand(1);
8216     unsigned Opc = Cmp.getOpcode();
8217     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
8218     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
8219       Cond = Cmp;
8220       addTest = false;
8221     } else {
8222       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
8223       default: break;
8224       case X86::COND_O:
8225       case X86::COND_B:
8226         // These can only come from an arithmetic instruction with overflow,
8227         // e.g. SADDO, UADDO.
8228         Cond = Cond.getNode()->getOperand(1);
8229         addTest = false;
8230         break;
8231       }
8232     }
8233   } else {
8234     unsigned CondOpc;
8235     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
8236       SDValue Cmp = Cond.getOperand(0).getOperand(1);
8237       if (CondOpc == ISD::OR) {
8238         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
8239         // two branches instead of an explicit OR instruction with a
8240         // separate test.
8241         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8242             isX86LogicalCmp(Cmp)) {
8243           CC = Cond.getOperand(0).getOperand(0);
8244           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8245                               Chain, Dest, CC, Cmp);
8246           CC = Cond.getOperand(1).getOperand(0);
8247           Cond = Cmp;
8248           addTest = false;
8249         }
8250       } else { // ISD::AND
8251         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
8252         // two branches instead of an explicit AND instruction with a
8253         // separate test. However, we only do this if this block doesn't
8254         // have a fall-through edge, because this requires an explicit
8255         // jmp when the condition is false.
8256         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8257             isX86LogicalCmp(Cmp) &&
8258             Op.getNode()->hasOneUse()) {
8259           X86::CondCode CCode =
8260             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8261           CCode = X86::GetOppositeBranchCondition(CCode);
8262           CC = DAG.getConstant(CCode, MVT::i8);
8263           SDNode *User = *Op.getNode()->use_begin();
8264           // Look for an unconditional branch following this conditional branch.
8265           // We need this because we need to reverse the successors in order
8266           // to implement FCMP_OEQ.
8267           if (User->getOpcode() == ISD::BR) {
8268             SDValue FalseBB = User->getOperand(1);
8269             SDNode *NewBR =
8270               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
8271             assert(NewBR == User);
8272             (void)NewBR;
8273             Dest = FalseBB;
8274
8275             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8276                                 Chain, Dest, CC, Cmp);
8277             X86::CondCode CCode =
8278               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
8279             CCode = X86::GetOppositeBranchCondition(CCode);
8280             CC = DAG.getConstant(CCode, MVT::i8);
8281             Cond = Cmp;
8282             addTest = false;
8283           }
8284         }
8285       }
8286     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
8287       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
8288       // It should be transformed during dag combiner except when the condition
8289       // is set by a arithmetics with overflow node.
8290       X86::CondCode CCode =
8291         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8292       CCode = X86::GetOppositeBranchCondition(CCode);
8293       CC = DAG.getConstant(CCode, MVT::i8);
8294       Cond = Cond.getOperand(0).getOperand(1);
8295       addTest = false;
8296     }
8297   }
8298
8299   if (addTest) {
8300     // Look pass the truncate.
8301     if (Cond.getOpcode() == ISD::TRUNCATE)
8302       Cond = Cond.getOperand(0);
8303
8304     // We know the result of AND is compared against zero. Try to match
8305     // it to BT.
8306     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8307       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
8308       if (NewSetCC.getNode()) {
8309         CC = NewSetCC.getOperand(0);
8310         Cond = NewSetCC.getOperand(1);
8311         addTest = false;
8312       }
8313     }
8314   }
8315
8316   if (addTest) {
8317     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8318     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8319   }
8320   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8321                      Chain, Dest, CC, Cond);
8322 }
8323
8324
8325 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
8326 // Calls to _alloca is needed to probe the stack when allocating more than 4k
8327 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
8328 // that the guard pages used by the OS virtual memory manager are allocated in
8329 // correct sequence.
8330 SDValue
8331 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
8332                                            SelectionDAG &DAG) const {
8333   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
8334          "This should be used only on Windows targets");
8335   assert(!Subtarget->isTargetEnvMacho());
8336   DebugLoc dl = Op.getDebugLoc();
8337
8338   // Get the inputs.
8339   SDValue Chain = Op.getOperand(0);
8340   SDValue Size  = Op.getOperand(1);
8341   // FIXME: Ensure alignment here
8342
8343   SDValue Flag;
8344
8345   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
8346   unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
8347
8348   Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
8349   Flag = Chain.getValue(1);
8350
8351   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
8352
8353   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
8354   Flag = Chain.getValue(1);
8355
8356   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
8357
8358   SDValue Ops1[2] = { Chain.getValue(0), Chain };
8359   return DAG.getMergeValues(Ops1, 2, dl);
8360 }
8361
8362 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
8363   MachineFunction &MF = DAG.getMachineFunction();
8364   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
8365
8366   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8367   DebugLoc DL = Op.getDebugLoc();
8368
8369   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
8370     // vastart just stores the address of the VarArgsFrameIndex slot into the
8371     // memory location argument.
8372     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8373                                    getPointerTy());
8374     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
8375                         MachinePointerInfo(SV), false, false, 0);
8376   }
8377
8378   // __va_list_tag:
8379   //   gp_offset         (0 - 6 * 8)
8380   //   fp_offset         (48 - 48 + 8 * 16)
8381   //   overflow_arg_area (point to parameters coming in memory).
8382   //   reg_save_area
8383   SmallVector<SDValue, 8> MemOps;
8384   SDValue FIN = Op.getOperand(1);
8385   // Store gp_offset
8386   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
8387                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
8388                                                MVT::i32),
8389                                FIN, MachinePointerInfo(SV), false, false, 0);
8390   MemOps.push_back(Store);
8391
8392   // Store fp_offset
8393   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8394                     FIN, DAG.getIntPtrConstant(4));
8395   Store = DAG.getStore(Op.getOperand(0), DL,
8396                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8397                                        MVT::i32),
8398                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8399   MemOps.push_back(Store);
8400
8401   // Store ptr to overflow_arg_area
8402   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8403                     FIN, DAG.getIntPtrConstant(4));
8404   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8405                                     getPointerTy());
8406   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8407                        MachinePointerInfo(SV, 8),
8408                        false, false, 0);
8409   MemOps.push_back(Store);
8410
8411   // Store ptr to reg_save_area.
8412   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8413                     FIN, DAG.getIntPtrConstant(8));
8414   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8415                                     getPointerTy());
8416   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8417                        MachinePointerInfo(SV, 16), false, false, 0);
8418   MemOps.push_back(Store);
8419   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8420                      &MemOps[0], MemOps.size());
8421 }
8422
8423 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8424   assert(Subtarget->is64Bit() &&
8425          "LowerVAARG only handles 64-bit va_arg!");
8426   assert((Subtarget->isTargetLinux() ||
8427           Subtarget->isTargetDarwin()) &&
8428           "Unhandled target in LowerVAARG");
8429   assert(Op.getNode()->getNumOperands() == 4);
8430   SDValue Chain = Op.getOperand(0);
8431   SDValue SrcPtr = Op.getOperand(1);
8432   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8433   unsigned Align = Op.getConstantOperandVal(3);
8434   DebugLoc dl = Op.getDebugLoc();
8435
8436   EVT ArgVT = Op.getNode()->getValueType(0);
8437   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8438   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8439   uint8_t ArgMode;
8440
8441   // Decide which area this value should be read from.
8442   // TODO: Implement the AMD64 ABI in its entirety. This simple
8443   // selection mechanism works only for the basic types.
8444   if (ArgVT == MVT::f80) {
8445     llvm_unreachable("va_arg for f80 not yet implemented");
8446   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8447     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8448   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8449     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8450   } else {
8451     llvm_unreachable("Unhandled argument type in LowerVAARG");
8452   }
8453
8454   if (ArgMode == 2) {
8455     // Sanity Check: Make sure using fp_offset makes sense.
8456     assert(!UseSoftFloat &&
8457            !(DAG.getMachineFunction()
8458                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
8459            Subtarget->hasXMM());
8460   }
8461
8462   // Insert VAARG_64 node into the DAG
8463   // VAARG_64 returns two values: Variable Argument Address, Chain
8464   SmallVector<SDValue, 11> InstOps;
8465   InstOps.push_back(Chain);
8466   InstOps.push_back(SrcPtr);
8467   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
8468   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
8469   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8470   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8471   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8472                                           VTs, &InstOps[0], InstOps.size(),
8473                                           MVT::i64,
8474                                           MachinePointerInfo(SV),
8475                                           /*Align=*/0,
8476                                           /*Volatile=*/false,
8477                                           /*ReadMem=*/true,
8478                                           /*WriteMem=*/true);
8479   Chain = VAARG.getValue(1);
8480
8481   // Load the next argument and return it
8482   return DAG.getLoad(ArgVT, dl,
8483                      Chain,
8484                      VAARG,
8485                      MachinePointerInfo(),
8486                      false, false, 0);
8487 }
8488
8489 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8490   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8491   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8492   SDValue Chain = Op.getOperand(0);
8493   SDValue DstPtr = Op.getOperand(1);
8494   SDValue SrcPtr = Op.getOperand(2);
8495   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8496   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8497   DebugLoc DL = Op.getDebugLoc();
8498
8499   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8500                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8501                        false,
8502                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8503 }
8504
8505 SDValue
8506 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8507   DebugLoc dl = Op.getDebugLoc();
8508   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8509   switch (IntNo) {
8510   default: return SDValue();    // Don't custom lower most intrinsics.
8511   // Comparison intrinsics.
8512   case Intrinsic::x86_sse_comieq_ss:
8513   case Intrinsic::x86_sse_comilt_ss:
8514   case Intrinsic::x86_sse_comile_ss:
8515   case Intrinsic::x86_sse_comigt_ss:
8516   case Intrinsic::x86_sse_comige_ss:
8517   case Intrinsic::x86_sse_comineq_ss:
8518   case Intrinsic::x86_sse_ucomieq_ss:
8519   case Intrinsic::x86_sse_ucomilt_ss:
8520   case Intrinsic::x86_sse_ucomile_ss:
8521   case Intrinsic::x86_sse_ucomigt_ss:
8522   case Intrinsic::x86_sse_ucomige_ss:
8523   case Intrinsic::x86_sse_ucomineq_ss:
8524   case Intrinsic::x86_sse2_comieq_sd:
8525   case Intrinsic::x86_sse2_comilt_sd:
8526   case Intrinsic::x86_sse2_comile_sd:
8527   case Intrinsic::x86_sse2_comigt_sd:
8528   case Intrinsic::x86_sse2_comige_sd:
8529   case Intrinsic::x86_sse2_comineq_sd:
8530   case Intrinsic::x86_sse2_ucomieq_sd:
8531   case Intrinsic::x86_sse2_ucomilt_sd:
8532   case Intrinsic::x86_sse2_ucomile_sd:
8533   case Intrinsic::x86_sse2_ucomigt_sd:
8534   case Intrinsic::x86_sse2_ucomige_sd:
8535   case Intrinsic::x86_sse2_ucomineq_sd: {
8536     unsigned Opc = 0;
8537     ISD::CondCode CC = ISD::SETCC_INVALID;
8538     switch (IntNo) {
8539     default: break;
8540     case Intrinsic::x86_sse_comieq_ss:
8541     case Intrinsic::x86_sse2_comieq_sd:
8542       Opc = X86ISD::COMI;
8543       CC = ISD::SETEQ;
8544       break;
8545     case Intrinsic::x86_sse_comilt_ss:
8546     case Intrinsic::x86_sse2_comilt_sd:
8547       Opc = X86ISD::COMI;
8548       CC = ISD::SETLT;
8549       break;
8550     case Intrinsic::x86_sse_comile_ss:
8551     case Intrinsic::x86_sse2_comile_sd:
8552       Opc = X86ISD::COMI;
8553       CC = ISD::SETLE;
8554       break;
8555     case Intrinsic::x86_sse_comigt_ss:
8556     case Intrinsic::x86_sse2_comigt_sd:
8557       Opc = X86ISD::COMI;
8558       CC = ISD::SETGT;
8559       break;
8560     case Intrinsic::x86_sse_comige_ss:
8561     case Intrinsic::x86_sse2_comige_sd:
8562       Opc = X86ISD::COMI;
8563       CC = ISD::SETGE;
8564       break;
8565     case Intrinsic::x86_sse_comineq_ss:
8566     case Intrinsic::x86_sse2_comineq_sd:
8567       Opc = X86ISD::COMI;
8568       CC = ISD::SETNE;
8569       break;
8570     case Intrinsic::x86_sse_ucomieq_ss:
8571     case Intrinsic::x86_sse2_ucomieq_sd:
8572       Opc = X86ISD::UCOMI;
8573       CC = ISD::SETEQ;
8574       break;
8575     case Intrinsic::x86_sse_ucomilt_ss:
8576     case Intrinsic::x86_sse2_ucomilt_sd:
8577       Opc = X86ISD::UCOMI;
8578       CC = ISD::SETLT;
8579       break;
8580     case Intrinsic::x86_sse_ucomile_ss:
8581     case Intrinsic::x86_sse2_ucomile_sd:
8582       Opc = X86ISD::UCOMI;
8583       CC = ISD::SETLE;
8584       break;
8585     case Intrinsic::x86_sse_ucomigt_ss:
8586     case Intrinsic::x86_sse2_ucomigt_sd:
8587       Opc = X86ISD::UCOMI;
8588       CC = ISD::SETGT;
8589       break;
8590     case Intrinsic::x86_sse_ucomige_ss:
8591     case Intrinsic::x86_sse2_ucomige_sd:
8592       Opc = X86ISD::UCOMI;
8593       CC = ISD::SETGE;
8594       break;
8595     case Intrinsic::x86_sse_ucomineq_ss:
8596     case Intrinsic::x86_sse2_ucomineq_sd:
8597       Opc = X86ISD::UCOMI;
8598       CC = ISD::SETNE;
8599       break;
8600     }
8601
8602     SDValue LHS = Op.getOperand(1);
8603     SDValue RHS = Op.getOperand(2);
8604     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8605     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8606     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8607     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8608                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8609     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8610   }
8611   // ptest and testp intrinsics. The intrinsic these come from are designed to
8612   // return an integer value, not just an instruction so lower it to the ptest
8613   // or testp pattern and a setcc for the result.
8614   case Intrinsic::x86_sse41_ptestz:
8615   case Intrinsic::x86_sse41_ptestc:
8616   case Intrinsic::x86_sse41_ptestnzc:
8617   case Intrinsic::x86_avx_ptestz_256:
8618   case Intrinsic::x86_avx_ptestc_256:
8619   case Intrinsic::x86_avx_ptestnzc_256:
8620   case Intrinsic::x86_avx_vtestz_ps:
8621   case Intrinsic::x86_avx_vtestc_ps:
8622   case Intrinsic::x86_avx_vtestnzc_ps:
8623   case Intrinsic::x86_avx_vtestz_pd:
8624   case Intrinsic::x86_avx_vtestc_pd:
8625   case Intrinsic::x86_avx_vtestnzc_pd:
8626   case Intrinsic::x86_avx_vtestz_ps_256:
8627   case Intrinsic::x86_avx_vtestc_ps_256:
8628   case Intrinsic::x86_avx_vtestnzc_ps_256:
8629   case Intrinsic::x86_avx_vtestz_pd_256:
8630   case Intrinsic::x86_avx_vtestc_pd_256:
8631   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8632     bool IsTestPacked = false;
8633     unsigned X86CC = 0;
8634     switch (IntNo) {
8635     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8636     case Intrinsic::x86_avx_vtestz_ps:
8637     case Intrinsic::x86_avx_vtestz_pd:
8638     case Intrinsic::x86_avx_vtestz_ps_256:
8639     case Intrinsic::x86_avx_vtestz_pd_256:
8640       IsTestPacked = true; // Fallthrough
8641     case Intrinsic::x86_sse41_ptestz:
8642     case Intrinsic::x86_avx_ptestz_256:
8643       // ZF = 1
8644       X86CC = X86::COND_E;
8645       break;
8646     case Intrinsic::x86_avx_vtestc_ps:
8647     case Intrinsic::x86_avx_vtestc_pd:
8648     case Intrinsic::x86_avx_vtestc_ps_256:
8649     case Intrinsic::x86_avx_vtestc_pd_256:
8650       IsTestPacked = true; // Fallthrough
8651     case Intrinsic::x86_sse41_ptestc:
8652     case Intrinsic::x86_avx_ptestc_256:
8653       // CF = 1
8654       X86CC = X86::COND_B;
8655       break;
8656     case Intrinsic::x86_avx_vtestnzc_ps:
8657     case Intrinsic::x86_avx_vtestnzc_pd:
8658     case Intrinsic::x86_avx_vtestnzc_ps_256:
8659     case Intrinsic::x86_avx_vtestnzc_pd_256:
8660       IsTestPacked = true; // Fallthrough
8661     case Intrinsic::x86_sse41_ptestnzc:
8662     case Intrinsic::x86_avx_ptestnzc_256:
8663       // ZF and CF = 0
8664       X86CC = X86::COND_A;
8665       break;
8666     }
8667
8668     SDValue LHS = Op.getOperand(1);
8669     SDValue RHS = Op.getOperand(2);
8670     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8671     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8672     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8673     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8674     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8675   }
8676
8677   // Fix vector shift instructions where the last operand is a non-immediate
8678   // i32 value.
8679   case Intrinsic::x86_sse2_pslli_w:
8680   case Intrinsic::x86_sse2_pslli_d:
8681   case Intrinsic::x86_sse2_pslli_q:
8682   case Intrinsic::x86_sse2_psrli_w:
8683   case Intrinsic::x86_sse2_psrli_d:
8684   case Intrinsic::x86_sse2_psrli_q:
8685   case Intrinsic::x86_sse2_psrai_w:
8686   case Intrinsic::x86_sse2_psrai_d:
8687   case Intrinsic::x86_mmx_pslli_w:
8688   case Intrinsic::x86_mmx_pslli_d:
8689   case Intrinsic::x86_mmx_pslli_q:
8690   case Intrinsic::x86_mmx_psrli_w:
8691   case Intrinsic::x86_mmx_psrli_d:
8692   case Intrinsic::x86_mmx_psrli_q:
8693   case Intrinsic::x86_mmx_psrai_w:
8694   case Intrinsic::x86_mmx_psrai_d: {
8695     SDValue ShAmt = Op.getOperand(2);
8696     if (isa<ConstantSDNode>(ShAmt))
8697       return SDValue();
8698
8699     unsigned NewIntNo = 0;
8700     EVT ShAmtVT = MVT::v4i32;
8701     switch (IntNo) {
8702     case Intrinsic::x86_sse2_pslli_w:
8703       NewIntNo = Intrinsic::x86_sse2_psll_w;
8704       break;
8705     case Intrinsic::x86_sse2_pslli_d:
8706       NewIntNo = Intrinsic::x86_sse2_psll_d;
8707       break;
8708     case Intrinsic::x86_sse2_pslli_q:
8709       NewIntNo = Intrinsic::x86_sse2_psll_q;
8710       break;
8711     case Intrinsic::x86_sse2_psrli_w:
8712       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8713       break;
8714     case Intrinsic::x86_sse2_psrli_d:
8715       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8716       break;
8717     case Intrinsic::x86_sse2_psrli_q:
8718       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8719       break;
8720     case Intrinsic::x86_sse2_psrai_w:
8721       NewIntNo = Intrinsic::x86_sse2_psra_w;
8722       break;
8723     case Intrinsic::x86_sse2_psrai_d:
8724       NewIntNo = Intrinsic::x86_sse2_psra_d;
8725       break;
8726     default: {
8727       ShAmtVT = MVT::v2i32;
8728       switch (IntNo) {
8729       case Intrinsic::x86_mmx_pslli_w:
8730         NewIntNo = Intrinsic::x86_mmx_psll_w;
8731         break;
8732       case Intrinsic::x86_mmx_pslli_d:
8733         NewIntNo = Intrinsic::x86_mmx_psll_d;
8734         break;
8735       case Intrinsic::x86_mmx_pslli_q:
8736         NewIntNo = Intrinsic::x86_mmx_psll_q;
8737         break;
8738       case Intrinsic::x86_mmx_psrli_w:
8739         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8740         break;
8741       case Intrinsic::x86_mmx_psrli_d:
8742         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8743         break;
8744       case Intrinsic::x86_mmx_psrli_q:
8745         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8746         break;
8747       case Intrinsic::x86_mmx_psrai_w:
8748         NewIntNo = Intrinsic::x86_mmx_psra_w;
8749         break;
8750       case Intrinsic::x86_mmx_psrai_d:
8751         NewIntNo = Intrinsic::x86_mmx_psra_d;
8752         break;
8753       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8754       }
8755       break;
8756     }
8757     }
8758
8759     // The vector shift intrinsics with scalars uses 32b shift amounts but
8760     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8761     // to be zero.
8762     SDValue ShOps[4];
8763     ShOps[0] = ShAmt;
8764     ShOps[1] = DAG.getConstant(0, MVT::i32);
8765     if (ShAmtVT == MVT::v4i32) {
8766       ShOps[2] = DAG.getUNDEF(MVT::i32);
8767       ShOps[3] = DAG.getUNDEF(MVT::i32);
8768       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8769     } else {
8770       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8771 // FIXME this must be lowered to get rid of the invalid type.
8772     }
8773
8774     EVT VT = Op.getValueType();
8775     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8776     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8777                        DAG.getConstant(NewIntNo, MVT::i32),
8778                        Op.getOperand(1), ShAmt);
8779   }
8780   }
8781 }
8782
8783 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8784                                            SelectionDAG &DAG) const {
8785   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8786   MFI->setReturnAddressIsTaken(true);
8787
8788   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8789   DebugLoc dl = Op.getDebugLoc();
8790
8791   if (Depth > 0) {
8792     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8793     SDValue Offset =
8794       DAG.getConstant(TD->getPointerSize(),
8795                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8796     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8797                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8798                                    FrameAddr, Offset),
8799                        MachinePointerInfo(), false, false, 0);
8800   }
8801
8802   // Just load the return address.
8803   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
8804   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8805                      RetAddrFI, MachinePointerInfo(), false, false, 0);
8806 }
8807
8808 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
8809   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8810   MFI->setFrameAddressIsTaken(true);
8811
8812   EVT VT = Op.getValueType();
8813   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
8814   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8815   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
8816   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
8817   while (Depth--)
8818     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
8819                             MachinePointerInfo(),
8820                             false, false, 0);
8821   return FrameAddr;
8822 }
8823
8824 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
8825                                                      SelectionDAG &DAG) const {
8826   return DAG.getIntPtrConstant(2*TD->getPointerSize());
8827 }
8828
8829 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
8830   MachineFunction &MF = DAG.getMachineFunction();
8831   SDValue Chain     = Op.getOperand(0);
8832   SDValue Offset    = Op.getOperand(1);
8833   SDValue Handler   = Op.getOperand(2);
8834   DebugLoc dl       = Op.getDebugLoc();
8835
8836   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8837                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8838                                      getPointerTy());
8839   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8840
8841   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8842                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8843   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8844   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8845                        false, false, 0);
8846   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8847   MF.getRegInfo().addLiveOut(StoreAddrReg);
8848
8849   return DAG.getNode(X86ISD::EH_RETURN, dl,
8850                      MVT::Other,
8851                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8852 }
8853
8854 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8855                                              SelectionDAG &DAG) const {
8856   SDValue Root = Op.getOperand(0);
8857   SDValue Trmp = Op.getOperand(1); // trampoline
8858   SDValue FPtr = Op.getOperand(2); // nested function
8859   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8860   DebugLoc dl  = Op.getDebugLoc();
8861
8862   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8863
8864   if (Subtarget->is64Bit()) {
8865     SDValue OutChains[6];
8866
8867     // Large code-model.
8868     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8869     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8870
8871     const unsigned char N86R10 = X86_MC::getX86RegNum(X86::R10);
8872     const unsigned char N86R11 = X86_MC::getX86RegNum(X86::R11);
8873
8874     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8875
8876     // Load the pointer to the nested function into R11.
8877     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8878     SDValue Addr = Trmp;
8879     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8880                                 Addr, MachinePointerInfo(TrmpAddr),
8881                                 false, false, 0);
8882
8883     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8884                        DAG.getConstant(2, MVT::i64));
8885     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8886                                 MachinePointerInfo(TrmpAddr, 2),
8887                                 false, false, 2);
8888
8889     // Load the 'nest' parameter value into R10.
8890     // R10 is specified in X86CallingConv.td
8891     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8892     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8893                        DAG.getConstant(10, MVT::i64));
8894     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8895                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8896                                 false, false, 0);
8897
8898     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8899                        DAG.getConstant(12, MVT::i64));
8900     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8901                                 MachinePointerInfo(TrmpAddr, 12),
8902                                 false, false, 2);
8903
8904     // Jump to the nested function.
8905     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8906     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8907                        DAG.getConstant(20, MVT::i64));
8908     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8909                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8910                                 false, false, 0);
8911
8912     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8913     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8914                        DAG.getConstant(22, MVT::i64));
8915     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8916                                 MachinePointerInfo(TrmpAddr, 22),
8917                                 false, false, 0);
8918
8919     SDValue Ops[] =
8920       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8921     return DAG.getMergeValues(Ops, 2, dl);
8922   } else {
8923     const Function *Func =
8924       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8925     CallingConv::ID CC = Func->getCallingConv();
8926     unsigned NestReg;
8927
8928     switch (CC) {
8929     default:
8930       llvm_unreachable("Unsupported calling convention");
8931     case CallingConv::C:
8932     case CallingConv::X86_StdCall: {
8933       // Pass 'nest' parameter in ECX.
8934       // Must be kept in sync with X86CallingConv.td
8935       NestReg = X86::ECX;
8936
8937       // Check that ECX wasn't needed by an 'inreg' parameter.
8938       FunctionType *FTy = Func->getFunctionType();
8939       const AttrListPtr &Attrs = Func->getAttributes();
8940
8941       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8942         unsigned InRegCount = 0;
8943         unsigned Idx = 1;
8944
8945         for (FunctionType::param_iterator I = FTy->param_begin(),
8946              E = FTy->param_end(); I != E; ++I, ++Idx)
8947           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8948             // FIXME: should only count parameters that are lowered to integers.
8949             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8950
8951         if (InRegCount > 2) {
8952           report_fatal_error("Nest register in use - reduce number of inreg"
8953                              " parameters!");
8954         }
8955       }
8956       break;
8957     }
8958     case CallingConv::X86_FastCall:
8959     case CallingConv::X86_ThisCall:
8960     case CallingConv::Fast:
8961       // Pass 'nest' parameter in EAX.
8962       // Must be kept in sync with X86CallingConv.td
8963       NestReg = X86::EAX;
8964       break;
8965     }
8966
8967     SDValue OutChains[4];
8968     SDValue Addr, Disp;
8969
8970     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8971                        DAG.getConstant(10, MVT::i32));
8972     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8973
8974     // This is storing the opcode for MOV32ri.
8975     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8976     const unsigned char N86Reg = X86_MC::getX86RegNum(NestReg);
8977     OutChains[0] = DAG.getStore(Root, dl,
8978                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8979                                 Trmp, MachinePointerInfo(TrmpAddr),
8980                                 false, false, 0);
8981
8982     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8983                        DAG.getConstant(1, MVT::i32));
8984     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8985                                 MachinePointerInfo(TrmpAddr, 1),
8986                                 false, false, 1);
8987
8988     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8989     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8990                        DAG.getConstant(5, MVT::i32));
8991     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8992                                 MachinePointerInfo(TrmpAddr, 5),
8993                                 false, false, 1);
8994
8995     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8996                        DAG.getConstant(6, MVT::i32));
8997     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8998                                 MachinePointerInfo(TrmpAddr, 6),
8999                                 false, false, 1);
9000
9001     SDValue Ops[] =
9002       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
9003     return DAG.getMergeValues(Ops, 2, dl);
9004   }
9005 }
9006
9007 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
9008                                             SelectionDAG &DAG) const {
9009   /*
9010    The rounding mode is in bits 11:10 of FPSR, and has the following
9011    settings:
9012      00 Round to nearest
9013      01 Round to -inf
9014      10 Round to +inf
9015      11 Round to 0
9016
9017   FLT_ROUNDS, on the other hand, expects the following:
9018     -1 Undefined
9019      0 Round to 0
9020      1 Round to nearest
9021      2 Round to +inf
9022      3 Round to -inf
9023
9024   To perform the conversion, we do:
9025     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
9026   */
9027
9028   MachineFunction &MF = DAG.getMachineFunction();
9029   const TargetMachine &TM = MF.getTarget();
9030   const TargetFrameLowering &TFI = *TM.getFrameLowering();
9031   unsigned StackAlignment = TFI.getStackAlignment();
9032   EVT VT = Op.getValueType();
9033   DebugLoc DL = Op.getDebugLoc();
9034
9035   // Save FP Control Word to stack slot
9036   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
9037   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
9038
9039
9040   MachineMemOperand *MMO =
9041    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
9042                            MachineMemOperand::MOStore, 2, 2);
9043
9044   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
9045   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
9046                                           DAG.getVTList(MVT::Other),
9047                                           Ops, 2, MVT::i16, MMO);
9048
9049   // Load FP Control Word from stack slot
9050   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
9051                             MachinePointerInfo(), false, false, 0);
9052
9053   // Transform as necessary
9054   SDValue CWD1 =
9055     DAG.getNode(ISD::SRL, DL, MVT::i16,
9056                 DAG.getNode(ISD::AND, DL, MVT::i16,
9057                             CWD, DAG.getConstant(0x800, MVT::i16)),
9058                 DAG.getConstant(11, MVT::i8));
9059   SDValue CWD2 =
9060     DAG.getNode(ISD::SRL, DL, MVT::i16,
9061                 DAG.getNode(ISD::AND, DL, MVT::i16,
9062                             CWD, DAG.getConstant(0x400, MVT::i16)),
9063                 DAG.getConstant(9, MVT::i8));
9064
9065   SDValue RetVal =
9066     DAG.getNode(ISD::AND, DL, MVT::i16,
9067                 DAG.getNode(ISD::ADD, DL, MVT::i16,
9068                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
9069                             DAG.getConstant(1, MVT::i16)),
9070                 DAG.getConstant(3, MVT::i16));
9071
9072
9073   return DAG.getNode((VT.getSizeInBits() < 16 ?
9074                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
9075 }
9076
9077 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
9078   EVT VT = Op.getValueType();
9079   EVT OpVT = VT;
9080   unsigned NumBits = VT.getSizeInBits();
9081   DebugLoc dl = Op.getDebugLoc();
9082
9083   Op = Op.getOperand(0);
9084   if (VT == MVT::i8) {
9085     // Zero extend to i32 since there is not an i8 bsr.
9086     OpVT = MVT::i32;
9087     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9088   }
9089
9090   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
9091   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9092   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
9093
9094   // If src is zero (i.e. bsr sets ZF), returns NumBits.
9095   SDValue Ops[] = {
9096     Op,
9097     DAG.getConstant(NumBits+NumBits-1, OpVT),
9098     DAG.getConstant(X86::COND_E, MVT::i8),
9099     Op.getValue(1)
9100   };
9101   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9102
9103   // Finally xor with NumBits-1.
9104   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
9105
9106   if (VT == MVT::i8)
9107     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9108   return Op;
9109 }
9110
9111 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
9112   EVT VT = Op.getValueType();
9113   EVT OpVT = VT;
9114   unsigned NumBits = VT.getSizeInBits();
9115   DebugLoc dl = Op.getDebugLoc();
9116
9117   Op = Op.getOperand(0);
9118   if (VT == MVT::i8) {
9119     OpVT = MVT::i32;
9120     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9121   }
9122
9123   // Issue a bsf (scan bits forward) which also sets EFLAGS.
9124   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9125   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
9126
9127   // If src is zero (i.e. bsf sets ZF), returns NumBits.
9128   SDValue Ops[] = {
9129     Op,
9130     DAG.getConstant(NumBits, OpVT),
9131     DAG.getConstant(X86::COND_E, MVT::i8),
9132     Op.getValue(1)
9133   };
9134   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9135
9136   if (VT == MVT::i8)
9137     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9138   return Op;
9139 }
9140
9141 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
9142   EVT VT = Op.getValueType();
9143   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
9144   DebugLoc dl = Op.getDebugLoc();
9145
9146   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
9147   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
9148   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
9149   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
9150   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
9151   //
9152   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
9153   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
9154   //  return AloBlo + AloBhi + AhiBlo;
9155
9156   SDValue A = Op.getOperand(0);
9157   SDValue B = Op.getOperand(1);
9158
9159   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9160                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9161                        A, DAG.getConstant(32, MVT::i32));
9162   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9163                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9164                        B, DAG.getConstant(32, MVT::i32));
9165   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9166                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9167                        A, B);
9168   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9169                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9170                        A, Bhi);
9171   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9172                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9173                        Ahi, B);
9174   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9175                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9176                        AloBhi, DAG.getConstant(32, MVT::i32));
9177   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9178                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9179                        AhiBlo, DAG.getConstant(32, MVT::i32));
9180   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
9181   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
9182   return Res;
9183 }
9184
9185 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
9186
9187   EVT VT = Op.getValueType();
9188   DebugLoc dl = Op.getDebugLoc();
9189   SDValue R = Op.getOperand(0);
9190   SDValue Amt = Op.getOperand(1);
9191
9192   LLVMContext *Context = DAG.getContext();
9193
9194   // Must have SSE2.
9195   if (!Subtarget->hasSSE2()) return SDValue();
9196
9197   // Optimize shl/srl/sra with constant shift amount.
9198   if (isSplatVector(Amt.getNode())) {
9199     SDValue SclrAmt = Amt->getOperand(0);
9200     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
9201       uint64_t ShiftAmt = C->getZExtValue();
9202
9203       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
9204        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9205                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9206                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9207
9208       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
9209        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9210                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9211                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9212
9213       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
9214        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9215                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9216                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9217
9218       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
9219        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9220                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9221                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9222
9223       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
9224        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9225                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9226                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9227
9228       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
9229        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9230                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9231                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9232
9233       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
9234        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9235                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9236                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9237
9238       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
9239        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9240                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9241                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9242     }
9243   }
9244
9245   // Lower SHL with variable shift amount.
9246   // Cannot lower SHL without SSE2 or later.
9247   if (!Subtarget->hasSSE2()) return SDValue();
9248
9249   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
9250     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9251                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9252                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
9253
9254     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
9255
9256     std::vector<Constant*> CV(4, CI);
9257     Constant *C = ConstantVector::get(CV);
9258     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9259     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9260                                  MachinePointerInfo::getConstantPool(),
9261                                  false, false, 16);
9262
9263     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
9264     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
9265     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
9266     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
9267   }
9268   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
9269     // a = a << 5;
9270     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9271                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9272                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
9273
9274     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
9275     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
9276
9277     std::vector<Constant*> CVM1(16, CM1);
9278     std::vector<Constant*> CVM2(16, CM2);
9279     Constant *C = ConstantVector::get(CVM1);
9280     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9281     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9282                             MachinePointerInfo::getConstantPool(),
9283                             false, false, 16);
9284
9285     // r = pblendv(r, psllw(r & (char16)15, 4), a);
9286     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9287     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9288                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9289                     DAG.getConstant(4, MVT::i32));
9290     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9291     // a += a
9292     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9293
9294     C = ConstantVector::get(CVM2);
9295     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9296     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9297                     MachinePointerInfo::getConstantPool(),
9298                     false, false, 16);
9299
9300     // r = pblendv(r, psllw(r & (char16)63, 2), a);
9301     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9302     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9303                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9304                     DAG.getConstant(2, MVT::i32));
9305     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9306     // a += a
9307     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9308
9309     // return pblendv(r, r+r, a);
9310     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
9311                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
9312     return R;
9313   }
9314   return SDValue();
9315 }
9316
9317 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
9318   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
9319   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
9320   // looks for this combo and may remove the "setcc" instruction if the "setcc"
9321   // has only one use.
9322   SDNode *N = Op.getNode();
9323   SDValue LHS = N->getOperand(0);
9324   SDValue RHS = N->getOperand(1);
9325   unsigned BaseOp = 0;
9326   unsigned Cond = 0;
9327   DebugLoc DL = Op.getDebugLoc();
9328   switch (Op.getOpcode()) {
9329   default: llvm_unreachable("Unknown ovf instruction!");
9330   case ISD::SADDO:
9331     // A subtract of one will be selected as a INC. Note that INC doesn't
9332     // set CF, so we can't do this for UADDO.
9333     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9334       if (C->isOne()) {
9335         BaseOp = X86ISD::INC;
9336         Cond = X86::COND_O;
9337         break;
9338       }
9339     BaseOp = X86ISD::ADD;
9340     Cond = X86::COND_O;
9341     break;
9342   case ISD::UADDO:
9343     BaseOp = X86ISD::ADD;
9344     Cond = X86::COND_B;
9345     break;
9346   case ISD::SSUBO:
9347     // A subtract of one will be selected as a DEC. Note that DEC doesn't
9348     // set CF, so we can't do this for USUBO.
9349     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9350       if (C->isOne()) {
9351         BaseOp = X86ISD::DEC;
9352         Cond = X86::COND_O;
9353         break;
9354       }
9355     BaseOp = X86ISD::SUB;
9356     Cond = X86::COND_O;
9357     break;
9358   case ISD::USUBO:
9359     BaseOp = X86ISD::SUB;
9360     Cond = X86::COND_B;
9361     break;
9362   case ISD::SMULO:
9363     BaseOp = X86ISD::SMUL;
9364     Cond = X86::COND_O;
9365     break;
9366   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
9367     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
9368                                  MVT::i32);
9369     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
9370
9371     SDValue SetCC =
9372       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9373                   DAG.getConstant(X86::COND_O, MVT::i32),
9374                   SDValue(Sum.getNode(), 2));
9375
9376     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9377   }
9378   }
9379
9380   // Also sets EFLAGS.
9381   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
9382   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
9383
9384   SDValue SetCC =
9385     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
9386                 DAG.getConstant(Cond, MVT::i32),
9387                 SDValue(Sum.getNode(), 1));
9388
9389   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9390 }
9391
9392 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const{
9393   DebugLoc dl = Op.getDebugLoc();
9394   SDNode* Node = Op.getNode();
9395   EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
9396   EVT VT = Node->getValueType(0);
9397
9398   if (Subtarget->hasSSE2() && VT.isVector()) {
9399     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
9400                         ExtraVT.getScalarType().getSizeInBits();
9401     SDValue ShAmt = DAG.getConstant(BitsDiff, MVT::i32);
9402
9403     unsigned SHLIntrinsicsID = 0;
9404     unsigned SRAIntrinsicsID = 0;
9405     switch (VT.getSimpleVT().SimpleTy) {
9406       default:
9407         return SDValue();
9408       case MVT::v2i64: {
9409         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_q;
9410         SRAIntrinsicsID = 0;
9411         break;
9412       }
9413       case MVT::v4i32: {
9414         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_d;
9415         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_d;
9416         break;
9417       }
9418       case MVT::v8i16: {
9419         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_w;
9420         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_w;
9421         break;
9422       }
9423     }
9424
9425     SDValue Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9426                          DAG.getConstant(SHLIntrinsicsID, MVT::i32),
9427                          Node->getOperand(0), ShAmt);
9428
9429     // In case of 1 bit sext, no need to shr
9430     if (ExtraVT.getScalarType().getSizeInBits() == 1) return Tmp1;
9431
9432     if (SRAIntrinsicsID) {
9433       Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9434                          DAG.getConstant(SRAIntrinsicsID, MVT::i32),
9435                          Tmp1, ShAmt);
9436     }
9437     return Tmp1;
9438   }
9439
9440   return SDValue();
9441 }
9442
9443
9444 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
9445   DebugLoc dl = Op.getDebugLoc();
9446
9447   // Go ahead and emit the fence on x86-64 even if we asked for no-sse2.
9448   // There isn't any reason to disable it if the target processor supports it.
9449   if (!Subtarget->hasSSE2() && !Subtarget->is64Bit()) {
9450     SDValue Chain = Op.getOperand(0);
9451     SDValue Zero = DAG.getConstant(0, MVT::i32);
9452     SDValue Ops[] = {
9453       DAG.getRegister(X86::ESP, MVT::i32), // Base
9454       DAG.getTargetConstant(1, MVT::i8),   // Scale
9455       DAG.getRegister(0, MVT::i32),        // Index
9456       DAG.getTargetConstant(0, MVT::i32),  // Disp
9457       DAG.getRegister(0, MVT::i32),        // Segment.
9458       Zero,
9459       Chain
9460     };
9461     SDNode *Res =
9462       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9463                           array_lengthof(Ops));
9464     return SDValue(Res, 0);
9465   }
9466
9467   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
9468   if (!isDev)
9469     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9470
9471   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9472   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
9473   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
9474   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
9475
9476   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
9477   if (!Op1 && !Op2 && !Op3 && Op4)
9478     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
9479
9480   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
9481   if (Op1 && !Op2 && !Op3 && !Op4)
9482     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
9483
9484   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
9485   //           (MFENCE)>;
9486   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9487 }
9488
9489 SDValue X86TargetLowering::LowerATOMIC_FENCE(SDValue Op,
9490                                              SelectionDAG &DAG) const {
9491   DebugLoc dl = Op.getDebugLoc();
9492   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
9493     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
9494   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
9495     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
9496
9497   // The only fence that needs an instruction is a sequentially-consistent
9498   // cross-thread fence.
9499   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
9500     // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
9501     // no-sse2). There isn't any reason to disable it if the target processor
9502     // supports it.
9503     if (Subtarget->hasSSE2() || Subtarget->is64Bit())
9504       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9505
9506     SDValue Chain = Op.getOperand(0);
9507     SDValue Zero = DAG.getConstant(0, MVT::i32);
9508     SDValue Ops[] = {
9509       DAG.getRegister(X86::ESP, MVT::i32), // Base
9510       DAG.getTargetConstant(1, MVT::i8),   // Scale
9511       DAG.getRegister(0, MVT::i32),        // Index
9512       DAG.getTargetConstant(0, MVT::i32),  // Disp
9513       DAG.getRegister(0, MVT::i32),        // Segment.
9514       Zero,
9515       Chain
9516     };
9517     SDNode *Res =
9518       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9519                          array_lengthof(Ops));
9520     return SDValue(Res, 0);
9521   }
9522
9523   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
9524   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9525 }
9526
9527
9528 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
9529   EVT T = Op.getValueType();
9530   DebugLoc DL = Op.getDebugLoc();
9531   unsigned Reg = 0;
9532   unsigned size = 0;
9533   switch(T.getSimpleVT().SimpleTy) {
9534   default:
9535     assert(false && "Invalid value type!");
9536   case MVT::i8:  Reg = X86::AL;  size = 1; break;
9537   case MVT::i16: Reg = X86::AX;  size = 2; break;
9538   case MVT::i32: Reg = X86::EAX; size = 4; break;
9539   case MVT::i64:
9540     assert(Subtarget->is64Bit() && "Node not type legal!");
9541     Reg = X86::RAX; size = 8;
9542     break;
9543   }
9544   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
9545                                     Op.getOperand(2), SDValue());
9546   SDValue Ops[] = { cpIn.getValue(0),
9547                     Op.getOperand(1),
9548                     Op.getOperand(3),
9549                     DAG.getTargetConstant(size, MVT::i8),
9550                     cpIn.getValue(1) };
9551   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9552   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
9553   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
9554                                            Ops, 5, T, MMO);
9555   SDValue cpOut =
9556     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
9557   return cpOut;
9558 }
9559
9560 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
9561                                                  SelectionDAG &DAG) const {
9562   assert(Subtarget->is64Bit() && "Result not type legalized?");
9563   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9564   SDValue TheChain = Op.getOperand(0);
9565   DebugLoc dl = Op.getDebugLoc();
9566   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9567   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
9568   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
9569                                    rax.getValue(2));
9570   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
9571                             DAG.getConstant(32, MVT::i8));
9572   SDValue Ops[] = {
9573     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
9574     rdx.getValue(1)
9575   };
9576   return DAG.getMergeValues(Ops, 2, dl);
9577 }
9578
9579 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
9580                                             SelectionDAG &DAG) const {
9581   EVT SrcVT = Op.getOperand(0).getValueType();
9582   EVT DstVT = Op.getValueType();
9583   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
9584          Subtarget->hasMMX() && "Unexpected custom BITCAST");
9585   assert((DstVT == MVT::i64 ||
9586           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
9587          "Unexpected custom BITCAST");
9588   // i64 <=> MMX conversions are Legal.
9589   if (SrcVT==MVT::i64 && DstVT.isVector())
9590     return Op;
9591   if (DstVT==MVT::i64 && SrcVT.isVector())
9592     return Op;
9593   // MMX <=> MMX conversions are Legal.
9594   if (SrcVT.isVector() && DstVT.isVector())
9595     return Op;
9596   // All other conversions need to be expanded.
9597   return SDValue();
9598 }
9599
9600 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
9601   SDNode *Node = Op.getNode();
9602   DebugLoc dl = Node->getDebugLoc();
9603   EVT T = Node->getValueType(0);
9604   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
9605                               DAG.getConstant(0, T), Node->getOperand(2));
9606   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
9607                        cast<AtomicSDNode>(Node)->getMemoryVT(),
9608                        Node->getOperand(0),
9609                        Node->getOperand(1), negOp,
9610                        cast<AtomicSDNode>(Node)->getSrcValue(),
9611                        cast<AtomicSDNode>(Node)->getAlignment(),
9612                        cast<AtomicSDNode>(Node)->getOrdering(),
9613                        cast<AtomicSDNode>(Node)->getSynchScope());
9614 }
9615
9616 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9617   EVT VT = Op.getNode()->getValueType(0);
9618
9619   // Let legalize expand this if it isn't a legal type yet.
9620   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9621     return SDValue();
9622
9623   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9624
9625   unsigned Opc;
9626   bool ExtraOp = false;
9627   switch (Op.getOpcode()) {
9628   default: assert(0 && "Invalid code");
9629   case ISD::ADDC: Opc = X86ISD::ADD; break;
9630   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9631   case ISD::SUBC: Opc = X86ISD::SUB; break;
9632   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9633   }
9634
9635   if (!ExtraOp)
9636     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9637                        Op.getOperand(1));
9638   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9639                      Op.getOperand(1), Op.getOperand(2));
9640 }
9641
9642 /// LowerOperation - Provide custom lowering hooks for some operations.
9643 ///
9644 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9645   switch (Op.getOpcode()) {
9646   default: llvm_unreachable("Should not custom lower this!");
9647   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
9648   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9649   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op,DAG);
9650   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9651   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9652   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9653   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9654   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9655   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9656   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9657   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9658   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9659   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9660   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9661   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9662   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9663   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9664   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9665   case ISD::SHL_PARTS:
9666   case ISD::SRA_PARTS:
9667   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
9668   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9669   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9670   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9671   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9672   case ISD::FABS:               return LowerFABS(Op, DAG);
9673   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9674   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9675   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
9676   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9677   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9678   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9679   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9680   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9681   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9682   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9683   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9684   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9685   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9686   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9687   case ISD::FRAME_TO_ARGS_OFFSET:
9688                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9689   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9690   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9691   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9692   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9693   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9694   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9695   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9696   case ISD::SRA:
9697   case ISD::SRL:
9698   case ISD::SHL:                return LowerShift(Op, DAG);
9699   case ISD::SADDO:
9700   case ISD::UADDO:
9701   case ISD::SSUBO:
9702   case ISD::USUBO:
9703   case ISD::SMULO:
9704   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9705   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9706   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9707   case ISD::ADDC:
9708   case ISD::ADDE:
9709   case ISD::SUBC:
9710   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9711   }
9712 }
9713
9714 void X86TargetLowering::
9715 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9716                         SelectionDAG &DAG, unsigned NewOp) const {
9717   EVT T = Node->getValueType(0);
9718   DebugLoc dl = Node->getDebugLoc();
9719   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9720
9721   SDValue Chain = Node->getOperand(0);
9722   SDValue In1 = Node->getOperand(1);
9723   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9724                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9725   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9726                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9727   SDValue Ops[] = { Chain, In1, In2L, In2H };
9728   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9729   SDValue Result =
9730     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9731                             cast<MemSDNode>(Node)->getMemOperand());
9732   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9733   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9734   Results.push_back(Result.getValue(2));
9735 }
9736
9737 /// ReplaceNodeResults - Replace a node with an illegal result type
9738 /// with a new node built out of custom code.
9739 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9740                                            SmallVectorImpl<SDValue>&Results,
9741                                            SelectionDAG &DAG) const {
9742   DebugLoc dl = N->getDebugLoc();
9743   switch (N->getOpcode()) {
9744   default:
9745     assert(false && "Do not know how to custom type legalize this operation!");
9746     return;
9747   case ISD::SIGN_EXTEND_INREG:
9748   case ISD::ADDC:
9749   case ISD::ADDE:
9750   case ISD::SUBC:
9751   case ISD::SUBE:
9752     // We don't want to expand or promote these.
9753     return;
9754   case ISD::FP_TO_SINT: {
9755     std::pair<SDValue,SDValue> Vals =
9756         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9757     SDValue FIST = Vals.first, StackSlot = Vals.second;
9758     if (FIST.getNode() != 0) {
9759       EVT VT = N->getValueType(0);
9760       // Return a load from the stack slot.
9761       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9762                                     MachinePointerInfo(), false, false, 0));
9763     }
9764     return;
9765   }
9766   case ISD::READCYCLECOUNTER: {
9767     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9768     SDValue TheChain = N->getOperand(0);
9769     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9770     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9771                                      rd.getValue(1));
9772     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9773                                      eax.getValue(2));
9774     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
9775     SDValue Ops[] = { eax, edx };
9776     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
9777     Results.push_back(edx.getValue(1));
9778     return;
9779   }
9780   case ISD::ATOMIC_CMP_SWAP: {
9781     EVT T = N->getValueType(0);
9782     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
9783     SDValue cpInL, cpInH;
9784     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9785                         DAG.getConstant(0, MVT::i32));
9786     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9787                         DAG.getConstant(1, MVT::i32));
9788     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
9789     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
9790                              cpInL.getValue(1));
9791     SDValue swapInL, swapInH;
9792     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9793                           DAG.getConstant(0, MVT::i32));
9794     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9795                           DAG.getConstant(1, MVT::i32));
9796     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
9797                                cpInH.getValue(1));
9798     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
9799                                swapInL.getValue(1));
9800     SDValue Ops[] = { swapInH.getValue(0),
9801                       N->getOperand(1),
9802                       swapInH.getValue(1) };
9803     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9804     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
9805     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
9806                                              Ops, 3, T, MMO);
9807     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
9808                                         MVT::i32, Result.getValue(1));
9809     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
9810                                         MVT::i32, cpOutL.getValue(2));
9811     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
9812     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9813     Results.push_back(cpOutH.getValue(1));
9814     return;
9815   }
9816   case ISD::ATOMIC_LOAD_ADD:
9817     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
9818     return;
9819   case ISD::ATOMIC_LOAD_AND:
9820     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
9821     return;
9822   case ISD::ATOMIC_LOAD_NAND:
9823     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
9824     return;
9825   case ISD::ATOMIC_LOAD_OR:
9826     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
9827     return;
9828   case ISD::ATOMIC_LOAD_SUB:
9829     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
9830     return;
9831   case ISD::ATOMIC_LOAD_XOR:
9832     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
9833     return;
9834   case ISD::ATOMIC_SWAP:
9835     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
9836     return;
9837   }
9838 }
9839
9840 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
9841   switch (Opcode) {
9842   default: return NULL;
9843   case X86ISD::BSF:                return "X86ISD::BSF";
9844   case X86ISD::BSR:                return "X86ISD::BSR";
9845   case X86ISD::SHLD:               return "X86ISD::SHLD";
9846   case X86ISD::SHRD:               return "X86ISD::SHRD";
9847   case X86ISD::FAND:               return "X86ISD::FAND";
9848   case X86ISD::FOR:                return "X86ISD::FOR";
9849   case X86ISD::FXOR:               return "X86ISD::FXOR";
9850   case X86ISD::FSRL:               return "X86ISD::FSRL";
9851   case X86ISD::FILD:               return "X86ISD::FILD";
9852   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
9853   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
9854   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
9855   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
9856   case X86ISD::FLD:                return "X86ISD::FLD";
9857   case X86ISD::FST:                return "X86ISD::FST";
9858   case X86ISD::CALL:               return "X86ISD::CALL";
9859   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
9860   case X86ISD::BT:                 return "X86ISD::BT";
9861   case X86ISD::CMP:                return "X86ISD::CMP";
9862   case X86ISD::COMI:               return "X86ISD::COMI";
9863   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
9864   case X86ISD::SETCC:              return "X86ISD::SETCC";
9865   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
9866   case X86ISD::FSETCCsd:           return "X86ISD::FSETCCsd";
9867   case X86ISD::FSETCCss:           return "X86ISD::FSETCCss";
9868   case X86ISD::CMOV:               return "X86ISD::CMOV";
9869   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
9870   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
9871   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
9872   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
9873   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
9874   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
9875   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
9876   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
9877   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
9878   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
9879   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
9880   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
9881   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
9882   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
9883   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
9884   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
9885   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
9886   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
9887   case X86ISD::FMAX:               return "X86ISD::FMAX";
9888   case X86ISD::FMIN:               return "X86ISD::FMIN";
9889   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
9890   case X86ISD::FRCP:               return "X86ISD::FRCP";
9891   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
9892   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
9893   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
9894   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
9895   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
9896   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
9897   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
9898   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
9899   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
9900   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
9901   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
9902   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
9903   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
9904   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
9905   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
9906   case X86ISD::VSHL:               return "X86ISD::VSHL";
9907   case X86ISD::VSRL:               return "X86ISD::VSRL";
9908   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
9909   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
9910   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
9911   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
9912   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
9913   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
9914   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
9915   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
9916   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
9917   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
9918   case X86ISD::ADD:                return "X86ISD::ADD";
9919   case X86ISD::SUB:                return "X86ISD::SUB";
9920   case X86ISD::ADC:                return "X86ISD::ADC";
9921   case X86ISD::SBB:                return "X86ISD::SBB";
9922   case X86ISD::SMUL:               return "X86ISD::SMUL";
9923   case X86ISD::UMUL:               return "X86ISD::UMUL";
9924   case X86ISD::INC:                return "X86ISD::INC";
9925   case X86ISD::DEC:                return "X86ISD::DEC";
9926   case X86ISD::OR:                 return "X86ISD::OR";
9927   case X86ISD::XOR:                return "X86ISD::XOR";
9928   case X86ISD::AND:                return "X86ISD::AND";
9929   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
9930   case X86ISD::PTEST:              return "X86ISD::PTEST";
9931   case X86ISD::TESTP:              return "X86ISD::TESTP";
9932   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
9933   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
9934   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
9935   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
9936   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
9937   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
9938   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
9939   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
9940   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
9941   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
9942   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
9943   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
9944   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
9945   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
9946   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
9947   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
9948   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
9949   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
9950   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
9951   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
9952   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
9953   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
9954   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
9955   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
9956   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
9957   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
9958   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
9959   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
9960   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
9961   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
9962   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
9963   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
9964   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
9965   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
9966   case X86ISD::VPERMILPS:          return "X86ISD::VPERMILPS";
9967   case X86ISD::VPERMILPSY:         return "X86ISD::VPERMILPSY";
9968   case X86ISD::VPERMILPD:          return "X86ISD::VPERMILPD";
9969   case X86ISD::VPERMILPDY:         return "X86ISD::VPERMILPDY";
9970   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
9971   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
9972   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
9973   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
9974   }
9975 }
9976
9977 // isLegalAddressingMode - Return true if the addressing mode represented
9978 // by AM is legal for this target, for a load/store of the specified type.
9979 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
9980                                               Type *Ty) const {
9981   // X86 supports extremely general addressing modes.
9982   CodeModel::Model M = getTargetMachine().getCodeModel();
9983   Reloc::Model R = getTargetMachine().getRelocationModel();
9984
9985   // X86 allows a sign-extended 32-bit immediate field as a displacement.
9986   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
9987     return false;
9988
9989   if (AM.BaseGV) {
9990     unsigned GVFlags =
9991       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
9992
9993     // If a reference to this global requires an extra load, we can't fold it.
9994     if (isGlobalStubReference(GVFlags))
9995       return false;
9996
9997     // If BaseGV requires a register for the PIC base, we cannot also have a
9998     // BaseReg specified.
9999     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
10000       return false;
10001
10002     // If lower 4G is not available, then we must use rip-relative addressing.
10003     if ((M != CodeModel::Small || R != Reloc::Static) &&
10004         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
10005       return false;
10006   }
10007
10008   switch (AM.Scale) {
10009   case 0:
10010   case 1:
10011   case 2:
10012   case 4:
10013   case 8:
10014     // These scales always work.
10015     break;
10016   case 3:
10017   case 5:
10018   case 9:
10019     // These scales are formed with basereg+scalereg.  Only accept if there is
10020     // no basereg yet.
10021     if (AM.HasBaseReg)
10022       return false;
10023     break;
10024   default:  // Other stuff never works.
10025     return false;
10026   }
10027
10028   return true;
10029 }
10030
10031
10032 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
10033   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
10034     return false;
10035   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
10036   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
10037   if (NumBits1 <= NumBits2)
10038     return false;
10039   return true;
10040 }
10041
10042 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
10043   if (!VT1.isInteger() || !VT2.isInteger())
10044     return false;
10045   unsigned NumBits1 = VT1.getSizeInBits();
10046   unsigned NumBits2 = VT2.getSizeInBits();
10047   if (NumBits1 <= NumBits2)
10048     return false;
10049   return true;
10050 }
10051
10052 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
10053   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10054   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
10055 }
10056
10057 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
10058   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10059   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
10060 }
10061
10062 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
10063   // i16 instructions are longer (0x66 prefix) and potentially slower.
10064   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
10065 }
10066
10067 /// isShuffleMaskLegal - Targets can use this to indicate that they only
10068 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
10069 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
10070 /// are assumed to be legal.
10071 bool
10072 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
10073                                       EVT VT) const {
10074   // Very little shuffling can be done for 64-bit vectors right now.
10075   if (VT.getSizeInBits() == 64)
10076     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
10077
10078   // FIXME: pshufb, blends, shifts.
10079   return (VT.getVectorNumElements() == 2 ||
10080           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
10081           isMOVLMask(M, VT) ||
10082           isSHUFPMask(M, VT) ||
10083           isPSHUFDMask(M, VT) ||
10084           isPSHUFHWMask(M, VT) ||
10085           isPSHUFLWMask(M, VT) ||
10086           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
10087           isUNPCKLMask(M, VT) ||
10088           isUNPCKHMask(M, VT) ||
10089           isUNPCKL_v_undef_Mask(M, VT) ||
10090           isUNPCKH_v_undef_Mask(M, VT));
10091 }
10092
10093 bool
10094 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
10095                                           EVT VT) const {
10096   unsigned NumElts = VT.getVectorNumElements();
10097   // FIXME: This collection of masks seems suspect.
10098   if (NumElts == 2)
10099     return true;
10100   if (NumElts == 4 && VT.getSizeInBits() == 128) {
10101     return (isMOVLMask(Mask, VT)  ||
10102             isCommutedMOVLMask(Mask, VT, true) ||
10103             isSHUFPMask(Mask, VT) ||
10104             isCommutedSHUFPMask(Mask, VT));
10105   }
10106   return false;
10107 }
10108
10109 //===----------------------------------------------------------------------===//
10110 //                           X86 Scheduler Hooks
10111 //===----------------------------------------------------------------------===//
10112
10113 // private utility function
10114 MachineBasicBlock *
10115 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
10116                                                        MachineBasicBlock *MBB,
10117                                                        unsigned regOpc,
10118                                                        unsigned immOpc,
10119                                                        unsigned LoadOpc,
10120                                                        unsigned CXchgOpc,
10121                                                        unsigned notOpc,
10122                                                        unsigned EAXreg,
10123                                                        TargetRegisterClass *RC,
10124                                                        bool invSrc) const {
10125   // For the atomic bitwise operator, we generate
10126   //   thisMBB:
10127   //   newMBB:
10128   //     ld  t1 = [bitinstr.addr]
10129   //     op  t2 = t1, [bitinstr.val]
10130   //     mov EAX = t1
10131   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10132   //     bz  newMBB
10133   //     fallthrough -->nextMBB
10134   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10135   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10136   MachineFunction::iterator MBBIter = MBB;
10137   ++MBBIter;
10138
10139   /// First build the CFG
10140   MachineFunction *F = MBB->getParent();
10141   MachineBasicBlock *thisMBB = MBB;
10142   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10143   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10144   F->insert(MBBIter, newMBB);
10145   F->insert(MBBIter, nextMBB);
10146
10147   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10148   nextMBB->splice(nextMBB->begin(), thisMBB,
10149                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10150                   thisMBB->end());
10151   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10152
10153   // Update thisMBB to fall through to newMBB
10154   thisMBB->addSuccessor(newMBB);
10155
10156   // newMBB jumps to itself and fall through to nextMBB
10157   newMBB->addSuccessor(nextMBB);
10158   newMBB->addSuccessor(newMBB);
10159
10160   // Insert instructions into newMBB based on incoming instruction
10161   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10162          "unexpected number of operands");
10163   DebugLoc dl = bInstr->getDebugLoc();
10164   MachineOperand& destOper = bInstr->getOperand(0);
10165   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10166   int numArgs = bInstr->getNumOperands() - 1;
10167   for (int i=0; i < numArgs; ++i)
10168     argOpers[i] = &bInstr->getOperand(i+1);
10169
10170   // x86 address has 4 operands: base, index, scale, and displacement
10171   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10172   int valArgIndx = lastAddrIndx + 1;
10173
10174   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10175   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
10176   for (int i=0; i <= lastAddrIndx; ++i)
10177     (*MIB).addOperand(*argOpers[i]);
10178
10179   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
10180   if (invSrc) {
10181     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
10182   }
10183   else
10184     tt = t1;
10185
10186   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10187   assert((argOpers[valArgIndx]->isReg() ||
10188           argOpers[valArgIndx]->isImm()) &&
10189          "invalid operand");
10190   if (argOpers[valArgIndx]->isReg())
10191     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
10192   else
10193     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
10194   MIB.addReg(tt);
10195   (*MIB).addOperand(*argOpers[valArgIndx]);
10196
10197   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
10198   MIB.addReg(t1);
10199
10200   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
10201   for (int i=0; i <= lastAddrIndx; ++i)
10202     (*MIB).addOperand(*argOpers[i]);
10203   MIB.addReg(t2);
10204   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10205   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10206                     bInstr->memoperands_end());
10207
10208   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10209   MIB.addReg(EAXreg);
10210
10211   // insert branch
10212   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10213
10214   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10215   return nextMBB;
10216 }
10217
10218 // private utility function:  64 bit atomics on 32 bit host.
10219 MachineBasicBlock *
10220 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
10221                                                        MachineBasicBlock *MBB,
10222                                                        unsigned regOpcL,
10223                                                        unsigned regOpcH,
10224                                                        unsigned immOpcL,
10225                                                        unsigned immOpcH,
10226                                                        bool invSrc) const {
10227   // For the atomic bitwise operator, we generate
10228   //   thisMBB (instructions are in pairs, except cmpxchg8b)
10229   //     ld t1,t2 = [bitinstr.addr]
10230   //   newMBB:
10231   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
10232   //     op  t5, t6 <- out1, out2, [bitinstr.val]
10233   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
10234   //     mov ECX, EBX <- t5, t6
10235   //     mov EAX, EDX <- t1, t2
10236   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
10237   //     mov t3, t4 <- EAX, EDX
10238   //     bz  newMBB
10239   //     result in out1, out2
10240   //     fallthrough -->nextMBB
10241
10242   const TargetRegisterClass *RC = X86::GR32RegisterClass;
10243   const unsigned LoadOpc = X86::MOV32rm;
10244   const unsigned NotOpc = X86::NOT32r;
10245   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10246   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10247   MachineFunction::iterator MBBIter = MBB;
10248   ++MBBIter;
10249
10250   /// First build the CFG
10251   MachineFunction *F = MBB->getParent();
10252   MachineBasicBlock *thisMBB = MBB;
10253   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10254   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10255   F->insert(MBBIter, newMBB);
10256   F->insert(MBBIter, nextMBB);
10257
10258   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10259   nextMBB->splice(nextMBB->begin(), thisMBB,
10260                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10261                   thisMBB->end());
10262   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10263
10264   // Update thisMBB to fall through to newMBB
10265   thisMBB->addSuccessor(newMBB);
10266
10267   // newMBB jumps to itself and fall through to nextMBB
10268   newMBB->addSuccessor(nextMBB);
10269   newMBB->addSuccessor(newMBB);
10270
10271   DebugLoc dl = bInstr->getDebugLoc();
10272   // Insert instructions into newMBB based on incoming instruction
10273   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
10274   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
10275          "unexpected number of operands");
10276   MachineOperand& dest1Oper = bInstr->getOperand(0);
10277   MachineOperand& dest2Oper = bInstr->getOperand(1);
10278   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10279   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
10280     argOpers[i] = &bInstr->getOperand(i+2);
10281
10282     // We use some of the operands multiple times, so conservatively just
10283     // clear any kill flags that might be present.
10284     if (argOpers[i]->isReg() && argOpers[i]->isUse())
10285       argOpers[i]->setIsKill(false);
10286   }
10287
10288   // x86 address has 5 operands: base, index, scale, displacement, and segment.
10289   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10290
10291   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10292   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
10293   for (int i=0; i <= lastAddrIndx; ++i)
10294     (*MIB).addOperand(*argOpers[i]);
10295   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10296   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
10297   // add 4 to displacement.
10298   for (int i=0; i <= lastAddrIndx-2; ++i)
10299     (*MIB).addOperand(*argOpers[i]);
10300   MachineOperand newOp3 = *(argOpers[3]);
10301   if (newOp3.isImm())
10302     newOp3.setImm(newOp3.getImm()+4);
10303   else
10304     newOp3.setOffset(newOp3.getOffset()+4);
10305   (*MIB).addOperand(newOp3);
10306   (*MIB).addOperand(*argOpers[lastAddrIndx]);
10307
10308   // t3/4 are defined later, at the bottom of the loop
10309   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
10310   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
10311   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
10312     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
10313   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
10314     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
10315
10316   // The subsequent operations should be using the destination registers of
10317   //the PHI instructions.
10318   if (invSrc) {
10319     t1 = F->getRegInfo().createVirtualRegister(RC);
10320     t2 = F->getRegInfo().createVirtualRegister(RC);
10321     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
10322     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
10323   } else {
10324     t1 = dest1Oper.getReg();
10325     t2 = dest2Oper.getReg();
10326   }
10327
10328   int valArgIndx = lastAddrIndx + 1;
10329   assert((argOpers[valArgIndx]->isReg() ||
10330           argOpers[valArgIndx]->isImm()) &&
10331          "invalid operand");
10332   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
10333   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
10334   if (argOpers[valArgIndx]->isReg())
10335     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
10336   else
10337     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
10338   if (regOpcL != X86::MOV32rr)
10339     MIB.addReg(t1);
10340   (*MIB).addOperand(*argOpers[valArgIndx]);
10341   assert(argOpers[valArgIndx + 1]->isReg() ==
10342          argOpers[valArgIndx]->isReg());
10343   assert(argOpers[valArgIndx + 1]->isImm() ==
10344          argOpers[valArgIndx]->isImm());
10345   if (argOpers[valArgIndx + 1]->isReg())
10346     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
10347   else
10348     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
10349   if (regOpcH != X86::MOV32rr)
10350     MIB.addReg(t2);
10351   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
10352
10353   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10354   MIB.addReg(t1);
10355   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
10356   MIB.addReg(t2);
10357
10358   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
10359   MIB.addReg(t5);
10360   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
10361   MIB.addReg(t6);
10362
10363   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
10364   for (int i=0; i <= lastAddrIndx; ++i)
10365     (*MIB).addOperand(*argOpers[i]);
10366
10367   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10368   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10369                     bInstr->memoperands_end());
10370
10371   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
10372   MIB.addReg(X86::EAX);
10373   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
10374   MIB.addReg(X86::EDX);
10375
10376   // insert branch
10377   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10378
10379   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10380   return nextMBB;
10381 }
10382
10383 // private utility function
10384 MachineBasicBlock *
10385 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
10386                                                       MachineBasicBlock *MBB,
10387                                                       unsigned cmovOpc) const {
10388   // For the atomic min/max operator, we generate
10389   //   thisMBB:
10390   //   newMBB:
10391   //     ld t1 = [min/max.addr]
10392   //     mov t2 = [min/max.val]
10393   //     cmp  t1, t2
10394   //     cmov[cond] t2 = t1
10395   //     mov EAX = t1
10396   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10397   //     bz   newMBB
10398   //     fallthrough -->nextMBB
10399   //
10400   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10401   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10402   MachineFunction::iterator MBBIter = MBB;
10403   ++MBBIter;
10404
10405   /// First build the CFG
10406   MachineFunction *F = MBB->getParent();
10407   MachineBasicBlock *thisMBB = MBB;
10408   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10409   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10410   F->insert(MBBIter, newMBB);
10411   F->insert(MBBIter, nextMBB);
10412
10413   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10414   nextMBB->splice(nextMBB->begin(), thisMBB,
10415                   llvm::next(MachineBasicBlock::iterator(mInstr)),
10416                   thisMBB->end());
10417   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10418
10419   // Update thisMBB to fall through to newMBB
10420   thisMBB->addSuccessor(newMBB);
10421
10422   // newMBB jumps to newMBB and fall through to nextMBB
10423   newMBB->addSuccessor(nextMBB);
10424   newMBB->addSuccessor(newMBB);
10425
10426   DebugLoc dl = mInstr->getDebugLoc();
10427   // Insert instructions into newMBB based on incoming instruction
10428   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10429          "unexpected number of operands");
10430   MachineOperand& destOper = mInstr->getOperand(0);
10431   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10432   int numArgs = mInstr->getNumOperands() - 1;
10433   for (int i=0; i < numArgs; ++i)
10434     argOpers[i] = &mInstr->getOperand(i+1);
10435
10436   // x86 address has 4 operands: base, index, scale, and displacement
10437   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10438   int valArgIndx = lastAddrIndx + 1;
10439
10440   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10441   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
10442   for (int i=0; i <= lastAddrIndx; ++i)
10443     (*MIB).addOperand(*argOpers[i]);
10444
10445   // We only support register and immediate values
10446   assert((argOpers[valArgIndx]->isReg() ||
10447           argOpers[valArgIndx]->isImm()) &&
10448          "invalid operand");
10449
10450   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10451   if (argOpers[valArgIndx]->isReg())
10452     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
10453   else
10454     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
10455   (*MIB).addOperand(*argOpers[valArgIndx]);
10456
10457   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10458   MIB.addReg(t1);
10459
10460   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
10461   MIB.addReg(t1);
10462   MIB.addReg(t2);
10463
10464   // Generate movc
10465   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10466   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
10467   MIB.addReg(t2);
10468   MIB.addReg(t1);
10469
10470   // Cmp and exchange if none has modified the memory location
10471   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
10472   for (int i=0; i <= lastAddrIndx; ++i)
10473     (*MIB).addOperand(*argOpers[i]);
10474   MIB.addReg(t3);
10475   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10476   (*MIB).setMemRefs(mInstr->memoperands_begin(),
10477                     mInstr->memoperands_end());
10478
10479   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10480   MIB.addReg(X86::EAX);
10481
10482   // insert branch
10483   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10484
10485   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
10486   return nextMBB;
10487 }
10488
10489 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
10490 // or XMM0_V32I8 in AVX all of this code can be replaced with that
10491 // in the .td file.
10492 MachineBasicBlock *
10493 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
10494                             unsigned numArgs, bool memArg) const {
10495   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
10496          "Target must have SSE4.2 or AVX features enabled");
10497
10498   DebugLoc dl = MI->getDebugLoc();
10499   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10500   unsigned Opc;
10501   if (!Subtarget->hasAVX()) {
10502     if (memArg)
10503       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
10504     else
10505       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
10506   } else {
10507     if (memArg)
10508       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
10509     else
10510       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
10511   }
10512
10513   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
10514   for (unsigned i = 0; i < numArgs; ++i) {
10515     MachineOperand &Op = MI->getOperand(i+1);
10516     if (!(Op.isReg() && Op.isImplicit()))
10517       MIB.addOperand(Op);
10518   }
10519   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
10520     .addReg(X86::XMM0);
10521
10522   MI->eraseFromParent();
10523   return BB;
10524 }
10525
10526 MachineBasicBlock *
10527 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
10528   DebugLoc dl = MI->getDebugLoc();
10529   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10530
10531   // Address into RAX/EAX, other two args into ECX, EDX.
10532   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
10533   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10534   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
10535   for (int i = 0; i < X86::AddrNumOperands; ++i)
10536     MIB.addOperand(MI->getOperand(i));
10537
10538   unsigned ValOps = X86::AddrNumOperands;
10539   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10540     .addReg(MI->getOperand(ValOps).getReg());
10541   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
10542     .addReg(MI->getOperand(ValOps+1).getReg());
10543
10544   // The instruction doesn't actually take any operands though.
10545   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
10546
10547   MI->eraseFromParent(); // The pseudo is gone now.
10548   return BB;
10549 }
10550
10551 MachineBasicBlock *
10552 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
10553   DebugLoc dl = MI->getDebugLoc();
10554   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10555
10556   // First arg in ECX, the second in EAX.
10557   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10558     .addReg(MI->getOperand(0).getReg());
10559   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
10560     .addReg(MI->getOperand(1).getReg());
10561
10562   // The instruction doesn't actually take any operands though.
10563   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
10564
10565   MI->eraseFromParent(); // The pseudo is gone now.
10566   return BB;
10567 }
10568
10569 MachineBasicBlock *
10570 X86TargetLowering::EmitVAARG64WithCustomInserter(
10571                    MachineInstr *MI,
10572                    MachineBasicBlock *MBB) const {
10573   // Emit va_arg instruction on X86-64.
10574
10575   // Operands to this pseudo-instruction:
10576   // 0  ) Output        : destination address (reg)
10577   // 1-5) Input         : va_list address (addr, i64mem)
10578   // 6  ) ArgSize       : Size (in bytes) of vararg type
10579   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
10580   // 8  ) Align         : Alignment of type
10581   // 9  ) EFLAGS (implicit-def)
10582
10583   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
10584   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
10585
10586   unsigned DestReg = MI->getOperand(0).getReg();
10587   MachineOperand &Base = MI->getOperand(1);
10588   MachineOperand &Scale = MI->getOperand(2);
10589   MachineOperand &Index = MI->getOperand(3);
10590   MachineOperand &Disp = MI->getOperand(4);
10591   MachineOperand &Segment = MI->getOperand(5);
10592   unsigned ArgSize = MI->getOperand(6).getImm();
10593   unsigned ArgMode = MI->getOperand(7).getImm();
10594   unsigned Align = MI->getOperand(8).getImm();
10595
10596   // Memory Reference
10597   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
10598   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
10599   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
10600
10601   // Machine Information
10602   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10603   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
10604   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
10605   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
10606   DebugLoc DL = MI->getDebugLoc();
10607
10608   // struct va_list {
10609   //   i32   gp_offset
10610   //   i32   fp_offset
10611   //   i64   overflow_area (address)
10612   //   i64   reg_save_area (address)
10613   // }
10614   // sizeof(va_list) = 24
10615   // alignment(va_list) = 8
10616
10617   unsigned TotalNumIntRegs = 6;
10618   unsigned TotalNumXMMRegs = 8;
10619   bool UseGPOffset = (ArgMode == 1);
10620   bool UseFPOffset = (ArgMode == 2);
10621   unsigned MaxOffset = TotalNumIntRegs * 8 +
10622                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
10623
10624   /* Align ArgSize to a multiple of 8 */
10625   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
10626   bool NeedsAlign = (Align > 8);
10627
10628   MachineBasicBlock *thisMBB = MBB;
10629   MachineBasicBlock *overflowMBB;
10630   MachineBasicBlock *offsetMBB;
10631   MachineBasicBlock *endMBB;
10632
10633   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10634   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10635   unsigned OffsetReg = 0;
10636
10637   if (!UseGPOffset && !UseFPOffset) {
10638     // If we only pull from the overflow region, we don't create a branch.
10639     // We don't need to alter control flow.
10640     OffsetDestReg = 0; // unused
10641     OverflowDestReg = DestReg;
10642
10643     offsetMBB = NULL;
10644     overflowMBB = thisMBB;
10645     endMBB = thisMBB;
10646   } else {
10647     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10648     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10649     // If not, pull from overflow_area. (branch to overflowMBB)
10650     //
10651     //       thisMBB
10652     //         |     .
10653     //         |        .
10654     //     offsetMBB   overflowMBB
10655     //         |        .
10656     //         |     .
10657     //        endMBB
10658
10659     // Registers for the PHI in endMBB
10660     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10661     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10662
10663     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10664     MachineFunction *MF = MBB->getParent();
10665     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10666     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10667     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10668
10669     MachineFunction::iterator MBBIter = MBB;
10670     ++MBBIter;
10671
10672     // Insert the new basic blocks
10673     MF->insert(MBBIter, offsetMBB);
10674     MF->insert(MBBIter, overflowMBB);
10675     MF->insert(MBBIter, endMBB);
10676
10677     // Transfer the remainder of MBB and its successor edges to endMBB.
10678     endMBB->splice(endMBB->begin(), thisMBB,
10679                     llvm::next(MachineBasicBlock::iterator(MI)),
10680                     thisMBB->end());
10681     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10682
10683     // Make offsetMBB and overflowMBB successors of thisMBB
10684     thisMBB->addSuccessor(offsetMBB);
10685     thisMBB->addSuccessor(overflowMBB);
10686
10687     // endMBB is a successor of both offsetMBB and overflowMBB
10688     offsetMBB->addSuccessor(endMBB);
10689     overflowMBB->addSuccessor(endMBB);
10690
10691     // Load the offset value into a register
10692     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10693     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10694       .addOperand(Base)
10695       .addOperand(Scale)
10696       .addOperand(Index)
10697       .addDisp(Disp, UseFPOffset ? 4 : 0)
10698       .addOperand(Segment)
10699       .setMemRefs(MMOBegin, MMOEnd);
10700
10701     // Check if there is enough room left to pull this argument.
10702     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10703       .addReg(OffsetReg)
10704       .addImm(MaxOffset + 8 - ArgSizeA8);
10705
10706     // Branch to "overflowMBB" if offset >= max
10707     // Fall through to "offsetMBB" otherwise
10708     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10709       .addMBB(overflowMBB);
10710   }
10711
10712   // In offsetMBB, emit code to use the reg_save_area.
10713   if (offsetMBB) {
10714     assert(OffsetReg != 0);
10715
10716     // Read the reg_save_area address.
10717     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10718     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10719       .addOperand(Base)
10720       .addOperand(Scale)
10721       .addOperand(Index)
10722       .addDisp(Disp, 16)
10723       .addOperand(Segment)
10724       .setMemRefs(MMOBegin, MMOEnd);
10725
10726     // Zero-extend the offset
10727     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10728       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10729         .addImm(0)
10730         .addReg(OffsetReg)
10731         .addImm(X86::sub_32bit);
10732
10733     // Add the offset to the reg_save_area to get the final address.
10734     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10735       .addReg(OffsetReg64)
10736       .addReg(RegSaveReg);
10737
10738     // Compute the offset for the next argument
10739     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10740     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10741       .addReg(OffsetReg)
10742       .addImm(UseFPOffset ? 16 : 8);
10743
10744     // Store it back into the va_list.
10745     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10746       .addOperand(Base)
10747       .addOperand(Scale)
10748       .addOperand(Index)
10749       .addDisp(Disp, UseFPOffset ? 4 : 0)
10750       .addOperand(Segment)
10751       .addReg(NextOffsetReg)
10752       .setMemRefs(MMOBegin, MMOEnd);
10753
10754     // Jump to endMBB
10755     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10756       .addMBB(endMBB);
10757   }
10758
10759   //
10760   // Emit code to use overflow area
10761   //
10762
10763   // Load the overflow_area address into a register.
10764   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10765   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10766     .addOperand(Base)
10767     .addOperand(Scale)
10768     .addOperand(Index)
10769     .addDisp(Disp, 8)
10770     .addOperand(Segment)
10771     .setMemRefs(MMOBegin, MMOEnd);
10772
10773   // If we need to align it, do so. Otherwise, just copy the address
10774   // to OverflowDestReg.
10775   if (NeedsAlign) {
10776     // Align the overflow address
10777     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
10778     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
10779
10780     // aligned_addr = (addr + (align-1)) & ~(align-1)
10781     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
10782       .addReg(OverflowAddrReg)
10783       .addImm(Align-1);
10784
10785     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
10786       .addReg(TmpReg)
10787       .addImm(~(uint64_t)(Align-1));
10788   } else {
10789     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
10790       .addReg(OverflowAddrReg);
10791   }
10792
10793   // Compute the next overflow address after this argument.
10794   // (the overflow address should be kept 8-byte aligned)
10795   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
10796   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
10797     .addReg(OverflowDestReg)
10798     .addImm(ArgSizeA8);
10799
10800   // Store the new overflow address.
10801   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
10802     .addOperand(Base)
10803     .addOperand(Scale)
10804     .addOperand(Index)
10805     .addDisp(Disp, 8)
10806     .addOperand(Segment)
10807     .addReg(NextAddrReg)
10808     .setMemRefs(MMOBegin, MMOEnd);
10809
10810   // If we branched, emit the PHI to the front of endMBB.
10811   if (offsetMBB) {
10812     BuildMI(*endMBB, endMBB->begin(), DL,
10813             TII->get(X86::PHI), DestReg)
10814       .addReg(OffsetDestReg).addMBB(offsetMBB)
10815       .addReg(OverflowDestReg).addMBB(overflowMBB);
10816   }
10817
10818   // Erase the pseudo instruction
10819   MI->eraseFromParent();
10820
10821   return endMBB;
10822 }
10823
10824 MachineBasicBlock *
10825 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
10826                                                  MachineInstr *MI,
10827                                                  MachineBasicBlock *MBB) const {
10828   // Emit code to save XMM registers to the stack. The ABI says that the
10829   // number of registers to save is given in %al, so it's theoretically
10830   // possible to do an indirect jump trick to avoid saving all of them,
10831   // however this code takes a simpler approach and just executes all
10832   // of the stores if %al is non-zero. It's less code, and it's probably
10833   // easier on the hardware branch predictor, and stores aren't all that
10834   // expensive anyway.
10835
10836   // Create the new basic blocks. One block contains all the XMM stores,
10837   // and one block is the final destination regardless of whether any
10838   // stores were performed.
10839   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10840   MachineFunction *F = MBB->getParent();
10841   MachineFunction::iterator MBBIter = MBB;
10842   ++MBBIter;
10843   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
10844   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
10845   F->insert(MBBIter, XMMSaveMBB);
10846   F->insert(MBBIter, EndMBB);
10847
10848   // Transfer the remainder of MBB and its successor edges to EndMBB.
10849   EndMBB->splice(EndMBB->begin(), MBB,
10850                  llvm::next(MachineBasicBlock::iterator(MI)),
10851                  MBB->end());
10852   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
10853
10854   // The original block will now fall through to the XMM save block.
10855   MBB->addSuccessor(XMMSaveMBB);
10856   // The XMMSaveMBB will fall through to the end block.
10857   XMMSaveMBB->addSuccessor(EndMBB);
10858
10859   // Now add the instructions.
10860   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10861   DebugLoc DL = MI->getDebugLoc();
10862
10863   unsigned CountReg = MI->getOperand(0).getReg();
10864   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
10865   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
10866
10867   if (!Subtarget->isTargetWin64()) {
10868     // If %al is 0, branch around the XMM save block.
10869     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
10870     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
10871     MBB->addSuccessor(EndMBB);
10872   }
10873
10874   // In the XMM save block, save all the XMM argument registers.
10875   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
10876     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
10877     MachineMemOperand *MMO =
10878       F->getMachineMemOperand(
10879           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
10880         MachineMemOperand::MOStore,
10881         /*Size=*/16, /*Align=*/16);
10882     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
10883       .addFrameIndex(RegSaveFrameIndex)
10884       .addImm(/*Scale=*/1)
10885       .addReg(/*IndexReg=*/0)
10886       .addImm(/*Disp=*/Offset)
10887       .addReg(/*Segment=*/0)
10888       .addReg(MI->getOperand(i).getReg())
10889       .addMemOperand(MMO);
10890   }
10891
10892   MI->eraseFromParent();   // The pseudo instruction is gone now.
10893
10894   return EndMBB;
10895 }
10896
10897 MachineBasicBlock *
10898 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
10899                                      MachineBasicBlock *BB) const {
10900   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10901   DebugLoc DL = MI->getDebugLoc();
10902
10903   // To "insert" a SELECT_CC instruction, we actually have to insert the
10904   // diamond control-flow pattern.  The incoming instruction knows the
10905   // destination vreg to set, the condition code register to branch on, the
10906   // true/false values to select between, and a branch opcode to use.
10907   const BasicBlock *LLVM_BB = BB->getBasicBlock();
10908   MachineFunction::iterator It = BB;
10909   ++It;
10910
10911   //  thisMBB:
10912   //  ...
10913   //   TrueVal = ...
10914   //   cmpTY ccX, r1, r2
10915   //   bCC copy1MBB
10916   //   fallthrough --> copy0MBB
10917   MachineBasicBlock *thisMBB = BB;
10918   MachineFunction *F = BB->getParent();
10919   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
10920   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
10921   F->insert(It, copy0MBB);
10922   F->insert(It, sinkMBB);
10923
10924   // If the EFLAGS register isn't dead in the terminator, then claim that it's
10925   // live into the sink and copy blocks.
10926   const MachineFunction *MF = BB->getParent();
10927   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
10928   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
10929
10930   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
10931     const MachineOperand &MO = MI->getOperand(I);
10932     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
10933     unsigned Reg = MO.getReg();
10934     if (Reg != X86::EFLAGS) continue;
10935     copy0MBB->addLiveIn(Reg);
10936     sinkMBB->addLiveIn(Reg);
10937   }
10938
10939   // Transfer the remainder of BB and its successor edges to sinkMBB.
10940   sinkMBB->splice(sinkMBB->begin(), BB,
10941                   llvm::next(MachineBasicBlock::iterator(MI)),
10942                   BB->end());
10943   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
10944
10945   // Add the true and fallthrough blocks as its successors.
10946   BB->addSuccessor(copy0MBB);
10947   BB->addSuccessor(sinkMBB);
10948
10949   // Create the conditional branch instruction.
10950   unsigned Opc =
10951     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
10952   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
10953
10954   //  copy0MBB:
10955   //   %FalseValue = ...
10956   //   # fallthrough to sinkMBB
10957   copy0MBB->addSuccessor(sinkMBB);
10958
10959   //  sinkMBB:
10960   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
10961   //  ...
10962   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
10963           TII->get(X86::PHI), MI->getOperand(0).getReg())
10964     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
10965     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
10966
10967   MI->eraseFromParent();   // The pseudo instruction is gone now.
10968   return sinkMBB;
10969 }
10970
10971 MachineBasicBlock *
10972 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
10973                                           MachineBasicBlock *BB) const {
10974   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10975   DebugLoc DL = MI->getDebugLoc();
10976
10977   assert(!Subtarget->isTargetEnvMacho());
10978
10979   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
10980   // non-trivial part is impdef of ESP.
10981
10982   if (Subtarget->isTargetWin64()) {
10983     if (Subtarget->isTargetCygMing()) {
10984       // ___chkstk(Mingw64):
10985       // Clobbers R10, R11, RAX and EFLAGS.
10986       // Updates RSP.
10987       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10988         .addExternalSymbol("___chkstk")
10989         .addReg(X86::RAX, RegState::Implicit)
10990         .addReg(X86::RSP, RegState::Implicit)
10991         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
10992         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
10993         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10994     } else {
10995       // __chkstk(MSVCRT): does not update stack pointer.
10996       // Clobbers R10, R11 and EFLAGS.
10997       // FIXME: RAX(allocated size) might be reused and not killed.
10998       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10999         .addExternalSymbol("__chkstk")
11000         .addReg(X86::RAX, RegState::Implicit)
11001         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11002       // RAX has the offset to subtracted from RSP.
11003       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
11004         .addReg(X86::RSP)
11005         .addReg(X86::RAX);
11006     }
11007   } else {
11008     const char *StackProbeSymbol =
11009       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
11010
11011     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
11012       .addExternalSymbol(StackProbeSymbol)
11013       .addReg(X86::EAX, RegState::Implicit)
11014       .addReg(X86::ESP, RegState::Implicit)
11015       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
11016       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
11017       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11018   }
11019
11020   MI->eraseFromParent();   // The pseudo instruction is gone now.
11021   return BB;
11022 }
11023
11024 MachineBasicBlock *
11025 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
11026                                       MachineBasicBlock *BB) const {
11027   // This is pretty easy.  We're taking the value that we received from
11028   // our load from the relocation, sticking it in either RDI (x86-64)
11029   // or EAX and doing an indirect call.  The return value will then
11030   // be in the normal return register.
11031   const X86InstrInfo *TII
11032     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
11033   DebugLoc DL = MI->getDebugLoc();
11034   MachineFunction *F = BB->getParent();
11035
11036   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
11037   assert(MI->getOperand(3).isGlobal() && "This should be a global");
11038
11039   if (Subtarget->is64Bit()) {
11040     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11041                                       TII->get(X86::MOV64rm), X86::RDI)
11042     .addReg(X86::RIP)
11043     .addImm(0).addReg(0)
11044     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11045                       MI->getOperand(3).getTargetFlags())
11046     .addReg(0);
11047     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
11048     addDirectMem(MIB, X86::RDI);
11049   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
11050     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11051                                       TII->get(X86::MOV32rm), X86::EAX)
11052     .addReg(0)
11053     .addImm(0).addReg(0)
11054     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11055                       MI->getOperand(3).getTargetFlags())
11056     .addReg(0);
11057     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11058     addDirectMem(MIB, X86::EAX);
11059   } else {
11060     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11061                                       TII->get(X86::MOV32rm), X86::EAX)
11062     .addReg(TII->getGlobalBaseReg(F))
11063     .addImm(0).addReg(0)
11064     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11065                       MI->getOperand(3).getTargetFlags())
11066     .addReg(0);
11067     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11068     addDirectMem(MIB, X86::EAX);
11069   }
11070
11071   MI->eraseFromParent(); // The pseudo instruction is gone now.
11072   return BB;
11073 }
11074
11075 MachineBasicBlock *
11076 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
11077                                                MachineBasicBlock *BB) const {
11078   switch (MI->getOpcode()) {
11079   default: assert(false && "Unexpected instr type to insert");
11080   case X86::TAILJMPd64:
11081   case X86::TAILJMPr64:
11082   case X86::TAILJMPm64:
11083     assert(!"TAILJMP64 would not be touched here.");
11084   case X86::TCRETURNdi64:
11085   case X86::TCRETURNri64:
11086   case X86::TCRETURNmi64:
11087     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
11088     // On AMD64, additional defs should be added before register allocation.
11089     if (!Subtarget->isTargetWin64()) {
11090       MI->addRegisterDefined(X86::RSI);
11091       MI->addRegisterDefined(X86::RDI);
11092       MI->addRegisterDefined(X86::XMM6);
11093       MI->addRegisterDefined(X86::XMM7);
11094       MI->addRegisterDefined(X86::XMM8);
11095       MI->addRegisterDefined(X86::XMM9);
11096       MI->addRegisterDefined(X86::XMM10);
11097       MI->addRegisterDefined(X86::XMM11);
11098       MI->addRegisterDefined(X86::XMM12);
11099       MI->addRegisterDefined(X86::XMM13);
11100       MI->addRegisterDefined(X86::XMM14);
11101       MI->addRegisterDefined(X86::XMM15);
11102     }
11103     return BB;
11104   case X86::WIN_ALLOCA:
11105     return EmitLoweredWinAlloca(MI, BB);
11106   case X86::TLSCall_32:
11107   case X86::TLSCall_64:
11108     return EmitLoweredTLSCall(MI, BB);
11109   case X86::CMOV_GR8:
11110   case X86::CMOV_FR32:
11111   case X86::CMOV_FR64:
11112   case X86::CMOV_V4F32:
11113   case X86::CMOV_V2F64:
11114   case X86::CMOV_V2I64:
11115   case X86::CMOV_GR16:
11116   case X86::CMOV_GR32:
11117   case X86::CMOV_RFP32:
11118   case X86::CMOV_RFP64:
11119   case X86::CMOV_RFP80:
11120     return EmitLoweredSelect(MI, BB);
11121
11122   case X86::FP32_TO_INT16_IN_MEM:
11123   case X86::FP32_TO_INT32_IN_MEM:
11124   case X86::FP32_TO_INT64_IN_MEM:
11125   case X86::FP64_TO_INT16_IN_MEM:
11126   case X86::FP64_TO_INT32_IN_MEM:
11127   case X86::FP64_TO_INT64_IN_MEM:
11128   case X86::FP80_TO_INT16_IN_MEM:
11129   case X86::FP80_TO_INT32_IN_MEM:
11130   case X86::FP80_TO_INT64_IN_MEM: {
11131     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11132     DebugLoc DL = MI->getDebugLoc();
11133
11134     // Change the floating point control register to use "round towards zero"
11135     // mode when truncating to an integer value.
11136     MachineFunction *F = BB->getParent();
11137     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
11138     addFrameReference(BuildMI(*BB, MI, DL,
11139                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
11140
11141     // Load the old value of the high byte of the control word...
11142     unsigned OldCW =
11143       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
11144     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
11145                       CWFrameIdx);
11146
11147     // Set the high part to be round to zero...
11148     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
11149       .addImm(0xC7F);
11150
11151     // Reload the modified control word now...
11152     addFrameReference(BuildMI(*BB, MI, DL,
11153                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11154
11155     // Restore the memory image of control word to original value
11156     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
11157       .addReg(OldCW);
11158
11159     // Get the X86 opcode to use.
11160     unsigned Opc;
11161     switch (MI->getOpcode()) {
11162     default: llvm_unreachable("illegal opcode!");
11163     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
11164     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
11165     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
11166     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
11167     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
11168     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
11169     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
11170     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
11171     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
11172     }
11173
11174     X86AddressMode AM;
11175     MachineOperand &Op = MI->getOperand(0);
11176     if (Op.isReg()) {
11177       AM.BaseType = X86AddressMode::RegBase;
11178       AM.Base.Reg = Op.getReg();
11179     } else {
11180       AM.BaseType = X86AddressMode::FrameIndexBase;
11181       AM.Base.FrameIndex = Op.getIndex();
11182     }
11183     Op = MI->getOperand(1);
11184     if (Op.isImm())
11185       AM.Scale = Op.getImm();
11186     Op = MI->getOperand(2);
11187     if (Op.isImm())
11188       AM.IndexReg = Op.getImm();
11189     Op = MI->getOperand(3);
11190     if (Op.isGlobal()) {
11191       AM.GV = Op.getGlobal();
11192     } else {
11193       AM.Disp = Op.getImm();
11194     }
11195     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
11196                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
11197
11198     // Reload the original control word now.
11199     addFrameReference(BuildMI(*BB, MI, DL,
11200                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11201
11202     MI->eraseFromParent();   // The pseudo instruction is gone now.
11203     return BB;
11204   }
11205     // String/text processing lowering.
11206   case X86::PCMPISTRM128REG:
11207   case X86::VPCMPISTRM128REG:
11208     return EmitPCMP(MI, BB, 3, false /* in-mem */);
11209   case X86::PCMPISTRM128MEM:
11210   case X86::VPCMPISTRM128MEM:
11211     return EmitPCMP(MI, BB, 3, true /* in-mem */);
11212   case X86::PCMPESTRM128REG:
11213   case X86::VPCMPESTRM128REG:
11214     return EmitPCMP(MI, BB, 5, false /* in mem */);
11215   case X86::PCMPESTRM128MEM:
11216   case X86::VPCMPESTRM128MEM:
11217     return EmitPCMP(MI, BB, 5, true /* in mem */);
11218
11219     // Thread synchronization.
11220   case X86::MONITOR:
11221     return EmitMonitor(MI, BB);
11222   case X86::MWAIT:
11223     return EmitMwait(MI, BB);
11224
11225     // Atomic Lowering.
11226   case X86::ATOMAND32:
11227     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11228                                                X86::AND32ri, X86::MOV32rm,
11229                                                X86::LCMPXCHG32,
11230                                                X86::NOT32r, X86::EAX,
11231                                                X86::GR32RegisterClass);
11232   case X86::ATOMOR32:
11233     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
11234                                                X86::OR32ri, X86::MOV32rm,
11235                                                X86::LCMPXCHG32,
11236                                                X86::NOT32r, X86::EAX,
11237                                                X86::GR32RegisterClass);
11238   case X86::ATOMXOR32:
11239     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
11240                                                X86::XOR32ri, X86::MOV32rm,
11241                                                X86::LCMPXCHG32,
11242                                                X86::NOT32r, X86::EAX,
11243                                                X86::GR32RegisterClass);
11244   case X86::ATOMNAND32:
11245     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11246                                                X86::AND32ri, X86::MOV32rm,
11247                                                X86::LCMPXCHG32,
11248                                                X86::NOT32r, X86::EAX,
11249                                                X86::GR32RegisterClass, true);
11250   case X86::ATOMMIN32:
11251     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
11252   case X86::ATOMMAX32:
11253     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
11254   case X86::ATOMUMIN32:
11255     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
11256   case X86::ATOMUMAX32:
11257     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
11258
11259   case X86::ATOMAND16:
11260     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11261                                                X86::AND16ri, X86::MOV16rm,
11262                                                X86::LCMPXCHG16,
11263                                                X86::NOT16r, X86::AX,
11264                                                X86::GR16RegisterClass);
11265   case X86::ATOMOR16:
11266     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
11267                                                X86::OR16ri, X86::MOV16rm,
11268                                                X86::LCMPXCHG16,
11269                                                X86::NOT16r, X86::AX,
11270                                                X86::GR16RegisterClass);
11271   case X86::ATOMXOR16:
11272     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
11273                                                X86::XOR16ri, X86::MOV16rm,
11274                                                X86::LCMPXCHG16,
11275                                                X86::NOT16r, X86::AX,
11276                                                X86::GR16RegisterClass);
11277   case X86::ATOMNAND16:
11278     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11279                                                X86::AND16ri, X86::MOV16rm,
11280                                                X86::LCMPXCHG16,
11281                                                X86::NOT16r, X86::AX,
11282                                                X86::GR16RegisterClass, true);
11283   case X86::ATOMMIN16:
11284     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
11285   case X86::ATOMMAX16:
11286     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
11287   case X86::ATOMUMIN16:
11288     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
11289   case X86::ATOMUMAX16:
11290     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
11291
11292   case X86::ATOMAND8:
11293     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11294                                                X86::AND8ri, X86::MOV8rm,
11295                                                X86::LCMPXCHG8,
11296                                                X86::NOT8r, X86::AL,
11297                                                X86::GR8RegisterClass);
11298   case X86::ATOMOR8:
11299     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
11300                                                X86::OR8ri, X86::MOV8rm,
11301                                                X86::LCMPXCHG8,
11302                                                X86::NOT8r, X86::AL,
11303                                                X86::GR8RegisterClass);
11304   case X86::ATOMXOR8:
11305     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
11306                                                X86::XOR8ri, X86::MOV8rm,
11307                                                X86::LCMPXCHG8,
11308                                                X86::NOT8r, X86::AL,
11309                                                X86::GR8RegisterClass);
11310   case X86::ATOMNAND8:
11311     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11312                                                X86::AND8ri, X86::MOV8rm,
11313                                                X86::LCMPXCHG8,
11314                                                X86::NOT8r, X86::AL,
11315                                                X86::GR8RegisterClass, true);
11316   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
11317   // This group is for 64-bit host.
11318   case X86::ATOMAND64:
11319     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11320                                                X86::AND64ri32, X86::MOV64rm,
11321                                                X86::LCMPXCHG64,
11322                                                X86::NOT64r, X86::RAX,
11323                                                X86::GR64RegisterClass);
11324   case X86::ATOMOR64:
11325     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
11326                                                X86::OR64ri32, X86::MOV64rm,
11327                                                X86::LCMPXCHG64,
11328                                                X86::NOT64r, X86::RAX,
11329                                                X86::GR64RegisterClass);
11330   case X86::ATOMXOR64:
11331     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
11332                                                X86::XOR64ri32, X86::MOV64rm,
11333                                                X86::LCMPXCHG64,
11334                                                X86::NOT64r, X86::RAX,
11335                                                X86::GR64RegisterClass);
11336   case X86::ATOMNAND64:
11337     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11338                                                X86::AND64ri32, X86::MOV64rm,
11339                                                X86::LCMPXCHG64,
11340                                                X86::NOT64r, X86::RAX,
11341                                                X86::GR64RegisterClass, true);
11342   case X86::ATOMMIN64:
11343     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
11344   case X86::ATOMMAX64:
11345     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
11346   case X86::ATOMUMIN64:
11347     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
11348   case X86::ATOMUMAX64:
11349     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
11350
11351   // This group does 64-bit operations on a 32-bit host.
11352   case X86::ATOMAND6432:
11353     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11354                                                X86::AND32rr, X86::AND32rr,
11355                                                X86::AND32ri, X86::AND32ri,
11356                                                false);
11357   case X86::ATOMOR6432:
11358     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11359                                                X86::OR32rr, X86::OR32rr,
11360                                                X86::OR32ri, X86::OR32ri,
11361                                                false);
11362   case X86::ATOMXOR6432:
11363     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11364                                                X86::XOR32rr, X86::XOR32rr,
11365                                                X86::XOR32ri, X86::XOR32ri,
11366                                                false);
11367   case X86::ATOMNAND6432:
11368     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11369                                                X86::AND32rr, X86::AND32rr,
11370                                                X86::AND32ri, X86::AND32ri,
11371                                                true);
11372   case X86::ATOMADD6432:
11373     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11374                                                X86::ADD32rr, X86::ADC32rr,
11375                                                X86::ADD32ri, X86::ADC32ri,
11376                                                false);
11377   case X86::ATOMSUB6432:
11378     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11379                                                X86::SUB32rr, X86::SBB32rr,
11380                                                X86::SUB32ri, X86::SBB32ri,
11381                                                false);
11382   case X86::ATOMSWAP6432:
11383     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11384                                                X86::MOV32rr, X86::MOV32rr,
11385                                                X86::MOV32ri, X86::MOV32ri,
11386                                                false);
11387   case X86::VASTART_SAVE_XMM_REGS:
11388     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
11389
11390   case X86::VAARG_64:
11391     return EmitVAARG64WithCustomInserter(MI, BB);
11392   }
11393 }
11394
11395 //===----------------------------------------------------------------------===//
11396 //                           X86 Optimization Hooks
11397 //===----------------------------------------------------------------------===//
11398
11399 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
11400                                                        const APInt &Mask,
11401                                                        APInt &KnownZero,
11402                                                        APInt &KnownOne,
11403                                                        const SelectionDAG &DAG,
11404                                                        unsigned Depth) const {
11405   unsigned Opc = Op.getOpcode();
11406   assert((Opc >= ISD::BUILTIN_OP_END ||
11407           Opc == ISD::INTRINSIC_WO_CHAIN ||
11408           Opc == ISD::INTRINSIC_W_CHAIN ||
11409           Opc == ISD::INTRINSIC_VOID) &&
11410          "Should use MaskedValueIsZero if you don't know whether Op"
11411          " is a target node!");
11412
11413   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
11414   switch (Opc) {
11415   default: break;
11416   case X86ISD::ADD:
11417   case X86ISD::SUB:
11418   case X86ISD::ADC:
11419   case X86ISD::SBB:
11420   case X86ISD::SMUL:
11421   case X86ISD::UMUL:
11422   case X86ISD::INC:
11423   case X86ISD::DEC:
11424   case X86ISD::OR:
11425   case X86ISD::XOR:
11426   case X86ISD::AND:
11427     // These nodes' second result is a boolean.
11428     if (Op.getResNo() == 0)
11429       break;
11430     // Fallthrough
11431   case X86ISD::SETCC:
11432     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
11433                                        Mask.getBitWidth() - 1);
11434     break;
11435   }
11436 }
11437
11438 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
11439                                                          unsigned Depth) const {
11440   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
11441   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
11442     return Op.getValueType().getScalarType().getSizeInBits();
11443
11444   // Fallback case.
11445   return 1;
11446 }
11447
11448 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
11449 /// node is a GlobalAddress + offset.
11450 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
11451                                        const GlobalValue* &GA,
11452                                        int64_t &Offset) const {
11453   if (N->getOpcode() == X86ISD::Wrapper) {
11454     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
11455       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
11456       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
11457       return true;
11458     }
11459   }
11460   return TargetLowering::isGAPlusOffset(N, GA, Offset);
11461 }
11462
11463 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
11464 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
11465                                         TargetLowering::DAGCombinerInfo &DCI) {
11466   DebugLoc dl = N->getDebugLoc();
11467   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
11468   SDValue V1 = SVOp->getOperand(0);
11469   SDValue V2 = SVOp->getOperand(1);
11470   EVT VT = SVOp->getValueType(0);
11471
11472   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
11473       V2.getOpcode() == ISD::CONCAT_VECTORS) {
11474     //
11475     //                   0,0,0,...
11476     //                      |
11477     //    V      UNDEF    BUILD_VECTOR    UNDEF
11478     //     \      /           \           /
11479     //  CONCAT_VECTOR         CONCAT_VECTOR
11480     //         \                  /
11481     //          \                /
11482     //          RESULT: V + zero extended
11483     //
11484     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
11485         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
11486         V1.getOperand(1).getOpcode() != ISD::UNDEF)
11487       return SDValue();
11488
11489     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
11490       return SDValue();
11491
11492     // To match the shuffle mask, the first half of the mask should
11493     // be exactly the first vector, and all the rest a splat with the
11494     // first element of the second one.
11495     int NumElems = VT.getVectorNumElements();
11496     for (int i = 0; i < NumElems/2; ++i)
11497       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
11498           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
11499         return SDValue();
11500
11501     // Emit a zeroed vector and insert the desired subvector on its
11502     // first half.
11503     SDValue Zeros = getZeroVector(VT, true /* HasSSE2 */, DAG, dl);
11504     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0),
11505                          DAG.getConstant(0, MVT::i32), DAG, dl);
11506     return DCI.CombineTo(N, InsV);
11507   }
11508
11509   return SDValue();
11510 }
11511
11512 /// PerformShuffleCombine - Performs several different shuffle combines.
11513 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
11514                                      TargetLowering::DAGCombinerInfo &DCI) {
11515   DebugLoc dl = N->getDebugLoc();
11516   EVT VT = N->getValueType(0);
11517
11518   // Don't create instructions with illegal types after legalize types has run.
11519   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11520   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
11521     return SDValue();
11522
11523   // Only handle pure VECTOR_SHUFFLE nodes.
11524   if (VT.getSizeInBits() == 256 && N->getOpcode() == ISD::VECTOR_SHUFFLE)
11525     return PerformShuffleCombine256(N, DAG, DCI);
11526
11527   // Only handle 128 wide vector from here on.
11528   if (VT.getSizeInBits() != 128)
11529     return SDValue();
11530
11531   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
11532   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
11533   // consecutive, non-overlapping, and in the right order.
11534   SmallVector<SDValue, 16> Elts;
11535   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
11536     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
11537
11538   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
11539 }
11540
11541 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
11542 /// generation and convert it from being a bunch of shuffles and extracts
11543 /// to a simple store and scalar loads to extract the elements.
11544 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
11545                                                 const TargetLowering &TLI) {
11546   SDValue InputVector = N->getOperand(0);
11547
11548   // Only operate on vectors of 4 elements, where the alternative shuffling
11549   // gets to be more expensive.
11550   if (InputVector.getValueType() != MVT::v4i32)
11551     return SDValue();
11552
11553   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
11554   // single use which is a sign-extend or zero-extend, and all elements are
11555   // used.
11556   SmallVector<SDNode *, 4> Uses;
11557   unsigned ExtractedElements = 0;
11558   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
11559        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
11560     if (UI.getUse().getResNo() != InputVector.getResNo())
11561       return SDValue();
11562
11563     SDNode *Extract = *UI;
11564     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11565       return SDValue();
11566
11567     if (Extract->getValueType(0) != MVT::i32)
11568       return SDValue();
11569     if (!Extract->hasOneUse())
11570       return SDValue();
11571     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
11572         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
11573       return SDValue();
11574     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
11575       return SDValue();
11576
11577     // Record which element was extracted.
11578     ExtractedElements |=
11579       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
11580
11581     Uses.push_back(Extract);
11582   }
11583
11584   // If not all the elements were used, this may not be worthwhile.
11585   if (ExtractedElements != 15)
11586     return SDValue();
11587
11588   // Ok, we've now decided to do the transformation.
11589   DebugLoc dl = InputVector.getDebugLoc();
11590
11591   // Store the value to a temporary stack slot.
11592   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
11593   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
11594                             MachinePointerInfo(), false, false, 0);
11595
11596   // Replace each use (extract) with a load of the appropriate element.
11597   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
11598        UE = Uses.end(); UI != UE; ++UI) {
11599     SDNode *Extract = *UI;
11600
11601     // cOMpute the element's address.
11602     SDValue Idx = Extract->getOperand(1);
11603     unsigned EltSize =
11604         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
11605     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
11606     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
11607
11608     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
11609                                      StackPtr, OffsetVal);
11610
11611     // Load the scalar.
11612     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
11613                                      ScalarAddr, MachinePointerInfo(),
11614                                      false, false, 0);
11615
11616     // Replace the exact with the load.
11617     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
11618   }
11619
11620   // The replacement was made in place; don't return anything.
11621   return SDValue();
11622 }
11623
11624 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
11625 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
11626                                     const X86Subtarget *Subtarget) {
11627   DebugLoc DL = N->getDebugLoc();
11628   SDValue Cond = N->getOperand(0);
11629   // Get the LHS/RHS of the select.
11630   SDValue LHS = N->getOperand(1);
11631   SDValue RHS = N->getOperand(2);
11632
11633   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
11634   // instructions match the semantics of the common C idiom x<y?x:y but not
11635   // x<=y?x:y, because of how they handle negative zero (which can be
11636   // ignored in unsafe-math mode).
11637   if (Subtarget->hasSSE2() &&
11638       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
11639       Cond.getOpcode() == ISD::SETCC) {
11640     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
11641
11642     unsigned Opcode = 0;
11643     // Check for x CC y ? x : y.
11644     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
11645         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
11646       switch (CC) {
11647       default: break;
11648       case ISD::SETULT:
11649         // Converting this to a min would handle NaNs incorrectly, and swapping
11650         // the operands would cause it to handle comparisons between positive
11651         // and negative zero incorrectly.
11652         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11653           if (!UnsafeFPMath &&
11654               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11655             break;
11656           std::swap(LHS, RHS);
11657         }
11658         Opcode = X86ISD::FMIN;
11659         break;
11660       case ISD::SETOLE:
11661         // Converting this to a min would handle comparisons between positive
11662         // and negative zero incorrectly.
11663         if (!UnsafeFPMath &&
11664             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11665           break;
11666         Opcode = X86ISD::FMIN;
11667         break;
11668       case ISD::SETULE:
11669         // Converting this to a min would handle both negative zeros and NaNs
11670         // incorrectly, but we can swap the operands to fix both.
11671         std::swap(LHS, RHS);
11672       case ISD::SETOLT:
11673       case ISD::SETLT:
11674       case ISD::SETLE:
11675         Opcode = X86ISD::FMIN;
11676         break;
11677
11678       case ISD::SETOGE:
11679         // Converting this to a max would handle comparisons between positive
11680         // and negative zero incorrectly.
11681         if (!UnsafeFPMath &&
11682             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
11683           break;
11684         Opcode = X86ISD::FMAX;
11685         break;
11686       case ISD::SETUGT:
11687         // Converting this to a max would handle NaNs incorrectly, and swapping
11688         // the operands would cause it to handle comparisons between positive
11689         // and negative zero incorrectly.
11690         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11691           if (!UnsafeFPMath &&
11692               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11693             break;
11694           std::swap(LHS, RHS);
11695         }
11696         Opcode = X86ISD::FMAX;
11697         break;
11698       case ISD::SETUGE:
11699         // Converting this to a max would handle both negative zeros and NaNs
11700         // incorrectly, but we can swap the operands to fix both.
11701         std::swap(LHS, RHS);
11702       case ISD::SETOGT:
11703       case ISD::SETGT:
11704       case ISD::SETGE:
11705         Opcode = X86ISD::FMAX;
11706         break;
11707       }
11708     // Check for x CC y ? y : x -- a min/max with reversed arms.
11709     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
11710                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
11711       switch (CC) {
11712       default: break;
11713       case ISD::SETOGE:
11714         // Converting this to a min would handle comparisons between positive
11715         // and negative zero incorrectly, and swapping the operands would
11716         // cause it to handle NaNs incorrectly.
11717         if (!UnsafeFPMath &&
11718             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
11719           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11720             break;
11721           std::swap(LHS, RHS);
11722         }
11723         Opcode = X86ISD::FMIN;
11724         break;
11725       case ISD::SETUGT:
11726         // Converting this to a min would handle NaNs incorrectly.
11727         if (!UnsafeFPMath &&
11728             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
11729           break;
11730         Opcode = X86ISD::FMIN;
11731         break;
11732       case ISD::SETUGE:
11733         // Converting this to a min would handle both negative zeros and NaNs
11734         // incorrectly, but we can swap the operands to fix both.
11735         std::swap(LHS, RHS);
11736       case ISD::SETOGT:
11737       case ISD::SETGT:
11738       case ISD::SETGE:
11739         Opcode = X86ISD::FMIN;
11740         break;
11741
11742       case ISD::SETULT:
11743         // Converting this to a max would handle NaNs incorrectly.
11744         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11745           break;
11746         Opcode = X86ISD::FMAX;
11747         break;
11748       case ISD::SETOLE:
11749         // Converting this to a max would handle comparisons between positive
11750         // and negative zero incorrectly, and swapping the operands would
11751         // cause it to handle NaNs incorrectly.
11752         if (!UnsafeFPMath &&
11753             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
11754           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11755             break;
11756           std::swap(LHS, RHS);
11757         }
11758         Opcode = X86ISD::FMAX;
11759         break;
11760       case ISD::SETULE:
11761         // Converting this to a max would handle both negative zeros and NaNs
11762         // incorrectly, but we can swap the operands to fix both.
11763         std::swap(LHS, RHS);
11764       case ISD::SETOLT:
11765       case ISD::SETLT:
11766       case ISD::SETLE:
11767         Opcode = X86ISD::FMAX;
11768         break;
11769       }
11770     }
11771
11772     if (Opcode)
11773       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
11774   }
11775
11776   // If this is a select between two integer constants, try to do some
11777   // optimizations.
11778   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
11779     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
11780       // Don't do this for crazy integer types.
11781       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
11782         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
11783         // so that TrueC (the true value) is larger than FalseC.
11784         bool NeedsCondInvert = false;
11785
11786         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
11787             // Efficiently invertible.
11788             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
11789              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
11790               isa<ConstantSDNode>(Cond.getOperand(1))))) {
11791           NeedsCondInvert = true;
11792           std::swap(TrueC, FalseC);
11793         }
11794
11795         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
11796         if (FalseC->getAPIntValue() == 0 &&
11797             TrueC->getAPIntValue().isPowerOf2()) {
11798           if (NeedsCondInvert) // Invert the condition if needed.
11799             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11800                                DAG.getConstant(1, Cond.getValueType()));
11801
11802           // Zero extend the condition if needed.
11803           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
11804
11805           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11806           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
11807                              DAG.getConstant(ShAmt, MVT::i8));
11808         }
11809
11810         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
11811         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11812           if (NeedsCondInvert) // Invert the condition if needed.
11813             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11814                                DAG.getConstant(1, Cond.getValueType()));
11815
11816           // Zero extend the condition if needed.
11817           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11818                              FalseC->getValueType(0), Cond);
11819           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11820                              SDValue(FalseC, 0));
11821         }
11822
11823         // Optimize cases that will turn into an LEA instruction.  This requires
11824         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11825         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11826           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11827           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11828
11829           bool isFastMultiplier = false;
11830           if (Diff < 10) {
11831             switch ((unsigned char)Diff) {
11832               default: break;
11833               case 1:  // result = add base, cond
11834               case 2:  // result = lea base(    , cond*2)
11835               case 3:  // result = lea base(cond, cond*2)
11836               case 4:  // result = lea base(    , cond*4)
11837               case 5:  // result = lea base(cond, cond*4)
11838               case 8:  // result = lea base(    , cond*8)
11839               case 9:  // result = lea base(cond, cond*8)
11840                 isFastMultiplier = true;
11841                 break;
11842             }
11843           }
11844
11845           if (isFastMultiplier) {
11846             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11847             if (NeedsCondInvert) // Invert the condition if needed.
11848               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11849                                  DAG.getConstant(1, Cond.getValueType()));
11850
11851             // Zero extend the condition if needed.
11852             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11853                                Cond);
11854             // Scale the condition by the difference.
11855             if (Diff != 1)
11856               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11857                                  DAG.getConstant(Diff, Cond.getValueType()));
11858
11859             // Add the base if non-zero.
11860             if (FalseC->getAPIntValue() != 0)
11861               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11862                                  SDValue(FalseC, 0));
11863             return Cond;
11864           }
11865         }
11866       }
11867   }
11868
11869   return SDValue();
11870 }
11871
11872 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
11873 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
11874                                   TargetLowering::DAGCombinerInfo &DCI) {
11875   DebugLoc DL = N->getDebugLoc();
11876
11877   // If the flag operand isn't dead, don't touch this CMOV.
11878   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
11879     return SDValue();
11880
11881   SDValue FalseOp = N->getOperand(0);
11882   SDValue TrueOp = N->getOperand(1);
11883   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
11884   SDValue Cond = N->getOperand(3);
11885   if (CC == X86::COND_E || CC == X86::COND_NE) {
11886     switch (Cond.getOpcode()) {
11887     default: break;
11888     case X86ISD::BSR:
11889     case X86ISD::BSF:
11890       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
11891       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
11892         return (CC == X86::COND_E) ? FalseOp : TrueOp;
11893     }
11894   }
11895
11896   // If this is a select between two integer constants, try to do some
11897   // optimizations.  Note that the operands are ordered the opposite of SELECT
11898   // operands.
11899   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
11900     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
11901       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
11902       // larger than FalseC (the false value).
11903       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
11904         CC = X86::GetOppositeBranchCondition(CC);
11905         std::swap(TrueC, FalseC);
11906       }
11907
11908       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
11909       // This is efficient for any integer data type (including i8/i16) and
11910       // shift amount.
11911       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
11912         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11913                            DAG.getConstant(CC, MVT::i8), Cond);
11914
11915         // Zero extend the condition if needed.
11916         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
11917
11918         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11919         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
11920                            DAG.getConstant(ShAmt, MVT::i8));
11921         if (N->getNumValues() == 2)  // Dead flag value?
11922           return DCI.CombineTo(N, Cond, SDValue());
11923         return Cond;
11924       }
11925
11926       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
11927       // for any integer data type, including i8/i16.
11928       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11929         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11930                            DAG.getConstant(CC, MVT::i8), Cond);
11931
11932         // Zero extend the condition if needed.
11933         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11934                            FalseC->getValueType(0), Cond);
11935         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11936                            SDValue(FalseC, 0));
11937
11938         if (N->getNumValues() == 2)  // Dead flag value?
11939           return DCI.CombineTo(N, Cond, SDValue());
11940         return Cond;
11941       }
11942
11943       // Optimize cases that will turn into an LEA instruction.  This requires
11944       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11945       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11946         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11947         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11948
11949         bool isFastMultiplier = false;
11950         if (Diff < 10) {
11951           switch ((unsigned char)Diff) {
11952           default: break;
11953           case 1:  // result = add base, cond
11954           case 2:  // result = lea base(    , cond*2)
11955           case 3:  // result = lea base(cond, cond*2)
11956           case 4:  // result = lea base(    , cond*4)
11957           case 5:  // result = lea base(cond, cond*4)
11958           case 8:  // result = lea base(    , cond*8)
11959           case 9:  // result = lea base(cond, cond*8)
11960             isFastMultiplier = true;
11961             break;
11962           }
11963         }
11964
11965         if (isFastMultiplier) {
11966           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11967           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11968                              DAG.getConstant(CC, MVT::i8), Cond);
11969           // Zero extend the condition if needed.
11970           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11971                              Cond);
11972           // Scale the condition by the difference.
11973           if (Diff != 1)
11974             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11975                                DAG.getConstant(Diff, Cond.getValueType()));
11976
11977           // Add the base if non-zero.
11978           if (FalseC->getAPIntValue() != 0)
11979             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11980                                SDValue(FalseC, 0));
11981           if (N->getNumValues() == 2)  // Dead flag value?
11982             return DCI.CombineTo(N, Cond, SDValue());
11983           return Cond;
11984         }
11985       }
11986     }
11987   }
11988   return SDValue();
11989 }
11990
11991
11992 /// PerformMulCombine - Optimize a single multiply with constant into two
11993 /// in order to implement it with two cheaper instructions, e.g.
11994 /// LEA + SHL, LEA + LEA.
11995 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
11996                                  TargetLowering::DAGCombinerInfo &DCI) {
11997   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
11998     return SDValue();
11999
12000   EVT VT = N->getValueType(0);
12001   if (VT != MVT::i64)
12002     return SDValue();
12003
12004   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
12005   if (!C)
12006     return SDValue();
12007   uint64_t MulAmt = C->getZExtValue();
12008   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
12009     return SDValue();
12010
12011   uint64_t MulAmt1 = 0;
12012   uint64_t MulAmt2 = 0;
12013   if ((MulAmt % 9) == 0) {
12014     MulAmt1 = 9;
12015     MulAmt2 = MulAmt / 9;
12016   } else if ((MulAmt % 5) == 0) {
12017     MulAmt1 = 5;
12018     MulAmt2 = MulAmt / 5;
12019   } else if ((MulAmt % 3) == 0) {
12020     MulAmt1 = 3;
12021     MulAmt2 = MulAmt / 3;
12022   }
12023   if (MulAmt2 &&
12024       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
12025     DebugLoc DL = N->getDebugLoc();
12026
12027     if (isPowerOf2_64(MulAmt2) &&
12028         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
12029       // If second multiplifer is pow2, issue it first. We want the multiply by
12030       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
12031       // is an add.
12032       std::swap(MulAmt1, MulAmt2);
12033
12034     SDValue NewMul;
12035     if (isPowerOf2_64(MulAmt1))
12036       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
12037                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
12038     else
12039       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
12040                            DAG.getConstant(MulAmt1, VT));
12041
12042     if (isPowerOf2_64(MulAmt2))
12043       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
12044                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
12045     else
12046       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
12047                            DAG.getConstant(MulAmt2, VT));
12048
12049     // Do not add new nodes to DAG combiner worklist.
12050     DCI.CombineTo(N, NewMul, false);
12051   }
12052   return SDValue();
12053 }
12054
12055 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
12056   SDValue N0 = N->getOperand(0);
12057   SDValue N1 = N->getOperand(1);
12058   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
12059   EVT VT = N0.getValueType();
12060
12061   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
12062   // since the result of setcc_c is all zero's or all ones.
12063   if (N1C && N0.getOpcode() == ISD::AND &&
12064       N0.getOperand(1).getOpcode() == ISD::Constant) {
12065     SDValue N00 = N0.getOperand(0);
12066     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
12067         ((N00.getOpcode() == ISD::ANY_EXTEND ||
12068           N00.getOpcode() == ISD::ZERO_EXTEND) &&
12069          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
12070       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
12071       APInt ShAmt = N1C->getAPIntValue();
12072       Mask = Mask.shl(ShAmt);
12073       if (Mask != 0)
12074         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
12075                            N00, DAG.getConstant(Mask, VT));
12076     }
12077   }
12078
12079   return SDValue();
12080 }
12081
12082 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
12083 ///                       when possible.
12084 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
12085                                    const X86Subtarget *Subtarget) {
12086   EVT VT = N->getValueType(0);
12087   if (!VT.isVector() && VT.isInteger() &&
12088       N->getOpcode() == ISD::SHL)
12089     return PerformSHLCombine(N, DAG);
12090
12091   // On X86 with SSE2 support, we can transform this to a vector shift if
12092   // all elements are shifted by the same amount.  We can't do this in legalize
12093   // because the a constant vector is typically transformed to a constant pool
12094   // so we have no knowledge of the shift amount.
12095   if (!Subtarget->hasSSE2())
12096     return SDValue();
12097
12098   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
12099     return SDValue();
12100
12101   SDValue ShAmtOp = N->getOperand(1);
12102   EVT EltVT = VT.getVectorElementType();
12103   DebugLoc DL = N->getDebugLoc();
12104   SDValue BaseShAmt = SDValue();
12105   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
12106     unsigned NumElts = VT.getVectorNumElements();
12107     unsigned i = 0;
12108     for (; i != NumElts; ++i) {
12109       SDValue Arg = ShAmtOp.getOperand(i);
12110       if (Arg.getOpcode() == ISD::UNDEF) continue;
12111       BaseShAmt = Arg;
12112       break;
12113     }
12114     for (; i != NumElts; ++i) {
12115       SDValue Arg = ShAmtOp.getOperand(i);
12116       if (Arg.getOpcode() == ISD::UNDEF) continue;
12117       if (Arg != BaseShAmt) {
12118         return SDValue();
12119       }
12120     }
12121   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
12122              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
12123     SDValue InVec = ShAmtOp.getOperand(0);
12124     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
12125       unsigned NumElts = InVec.getValueType().getVectorNumElements();
12126       unsigned i = 0;
12127       for (; i != NumElts; ++i) {
12128         SDValue Arg = InVec.getOperand(i);
12129         if (Arg.getOpcode() == ISD::UNDEF) continue;
12130         BaseShAmt = Arg;
12131         break;
12132       }
12133     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
12134        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
12135          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
12136          if (C->getZExtValue() == SplatIdx)
12137            BaseShAmt = InVec.getOperand(1);
12138        }
12139     }
12140     if (BaseShAmt.getNode() == 0)
12141       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
12142                               DAG.getIntPtrConstant(0));
12143   } else
12144     return SDValue();
12145
12146   // The shift amount is an i32.
12147   if (EltVT.bitsGT(MVT::i32))
12148     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
12149   else if (EltVT.bitsLT(MVT::i32))
12150     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
12151
12152   // The shift amount is identical so we can do a vector shift.
12153   SDValue  ValOp = N->getOperand(0);
12154   switch (N->getOpcode()) {
12155   default:
12156     llvm_unreachable("Unknown shift opcode!");
12157     break;
12158   case ISD::SHL:
12159     if (VT == MVT::v2i64)
12160       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12161                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
12162                          ValOp, BaseShAmt);
12163     if (VT == MVT::v4i32)
12164       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12165                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
12166                          ValOp, BaseShAmt);
12167     if (VT == MVT::v8i16)
12168       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12169                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
12170                          ValOp, BaseShAmt);
12171     break;
12172   case ISD::SRA:
12173     if (VT == MVT::v4i32)
12174       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12175                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
12176                          ValOp, BaseShAmt);
12177     if (VT == MVT::v8i16)
12178       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12179                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
12180                          ValOp, BaseShAmt);
12181     break;
12182   case ISD::SRL:
12183     if (VT == MVT::v2i64)
12184       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12185                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
12186                          ValOp, BaseShAmt);
12187     if (VT == MVT::v4i32)
12188       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12189                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
12190                          ValOp, BaseShAmt);
12191     if (VT ==  MVT::v8i16)
12192       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12193                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
12194                          ValOp, BaseShAmt);
12195     break;
12196   }
12197   return SDValue();
12198 }
12199
12200
12201 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
12202 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
12203 // and friends.  Likewise for OR -> CMPNEQSS.
12204 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
12205                             TargetLowering::DAGCombinerInfo &DCI,
12206                             const X86Subtarget *Subtarget) {
12207   unsigned opcode;
12208
12209   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
12210   // we're requiring SSE2 for both.
12211   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
12212     SDValue N0 = N->getOperand(0);
12213     SDValue N1 = N->getOperand(1);
12214     SDValue CMP0 = N0->getOperand(1);
12215     SDValue CMP1 = N1->getOperand(1);
12216     DebugLoc DL = N->getDebugLoc();
12217
12218     // The SETCCs should both refer to the same CMP.
12219     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
12220       return SDValue();
12221
12222     SDValue CMP00 = CMP0->getOperand(0);
12223     SDValue CMP01 = CMP0->getOperand(1);
12224     EVT     VT    = CMP00.getValueType();
12225
12226     if (VT == MVT::f32 || VT == MVT::f64) {
12227       bool ExpectingFlags = false;
12228       // Check for any users that want flags:
12229       for (SDNode::use_iterator UI = N->use_begin(),
12230              UE = N->use_end();
12231            !ExpectingFlags && UI != UE; ++UI)
12232         switch (UI->getOpcode()) {
12233         default:
12234         case ISD::BR_CC:
12235         case ISD::BRCOND:
12236         case ISD::SELECT:
12237           ExpectingFlags = true;
12238           break;
12239         case ISD::CopyToReg:
12240         case ISD::SIGN_EXTEND:
12241         case ISD::ZERO_EXTEND:
12242         case ISD::ANY_EXTEND:
12243           break;
12244         }
12245
12246       if (!ExpectingFlags) {
12247         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
12248         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
12249
12250         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
12251           X86::CondCode tmp = cc0;
12252           cc0 = cc1;
12253           cc1 = tmp;
12254         }
12255
12256         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
12257             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
12258           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
12259           X86ISD::NodeType NTOperator = is64BitFP ?
12260             X86ISD::FSETCCsd : X86ISD::FSETCCss;
12261           // FIXME: need symbolic constants for these magic numbers.
12262           // See X86ATTInstPrinter.cpp:printSSECC().
12263           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
12264           SDValue OnesOrZeroesF = DAG.getNode(NTOperator, DL, MVT::f32, CMP00, CMP01,
12265                                               DAG.getConstant(x86cc, MVT::i8));
12266           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, MVT::i32,
12267                                               OnesOrZeroesF);
12268           SDValue ANDed = DAG.getNode(ISD::AND, DL, MVT::i32, OnesOrZeroesI,
12269                                       DAG.getConstant(1, MVT::i32));
12270           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
12271           return OneBitOfTruth;
12272         }
12273       }
12274     }
12275   }
12276   return SDValue();
12277 }
12278
12279 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
12280 /// so it can be folded inside ANDNP.
12281 static bool CanFoldXORWithAllOnes(const SDNode *N) {
12282   EVT VT = N->getValueType(0);
12283
12284   // Match direct AllOnes for 128 and 256-bit vectors
12285   if (ISD::isBuildVectorAllOnes(N))
12286     return true;
12287
12288   // Look through a bit convert.
12289   if (N->getOpcode() == ISD::BITCAST)
12290     N = N->getOperand(0).getNode();
12291
12292   // Sometimes the operand may come from a insert_subvector building a 256-bit
12293   // allones vector
12294   SDValue V1 = N->getOperand(0);
12295   SDValue V2 = N->getOperand(1);
12296
12297   if (VT.getSizeInBits() == 256 &&
12298       N->getOpcode() == ISD::INSERT_SUBVECTOR &&
12299       V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
12300       V1.getOperand(0).getOpcode() == ISD::UNDEF &&
12301       ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
12302       ISD::isBuildVectorAllOnes(V2.getNode()))
12303     return true;
12304
12305   return false;
12306 }
12307
12308 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
12309                                  TargetLowering::DAGCombinerInfo &DCI,
12310                                  const X86Subtarget *Subtarget) {
12311   if (DCI.isBeforeLegalizeOps())
12312     return SDValue();
12313
12314   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12315   if (R.getNode())
12316     return R;
12317
12318   // Want to form ANDNP nodes:
12319   // 1) In the hopes of then easily combining them with OR and AND nodes
12320   //    to form PBLEND/PSIGN.
12321   // 2) To match ANDN packed intrinsics
12322   EVT VT = N->getValueType(0);
12323   if (VT != MVT::v2i64 && VT != MVT::v4i64)
12324     return SDValue();
12325
12326   SDValue N0 = N->getOperand(0);
12327   SDValue N1 = N->getOperand(1);
12328   DebugLoc DL = N->getDebugLoc();
12329
12330   // Check LHS for vnot
12331   if (N0.getOpcode() == ISD::XOR &&
12332       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
12333       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
12334     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
12335
12336   // Check RHS for vnot
12337   if (N1.getOpcode() == ISD::XOR &&
12338       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
12339       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
12340     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
12341
12342   return SDValue();
12343 }
12344
12345 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
12346                                 TargetLowering::DAGCombinerInfo &DCI,
12347                                 const X86Subtarget *Subtarget) {
12348   if (DCI.isBeforeLegalizeOps())
12349     return SDValue();
12350
12351   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12352   if (R.getNode())
12353     return R;
12354
12355   EVT VT = N->getValueType(0);
12356   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
12357     return SDValue();
12358
12359   SDValue N0 = N->getOperand(0);
12360   SDValue N1 = N->getOperand(1);
12361
12362   // look for psign/blend
12363   if (Subtarget->hasSSSE3()) {
12364     if (VT == MVT::v2i64) {
12365       // Canonicalize pandn to RHS
12366       if (N0.getOpcode() == X86ISD::ANDNP)
12367         std::swap(N0, N1);
12368       // or (and (m, x), (pandn m, y))
12369       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
12370         SDValue Mask = N1.getOperand(0);
12371         SDValue X    = N1.getOperand(1);
12372         SDValue Y;
12373         if (N0.getOperand(0) == Mask)
12374           Y = N0.getOperand(1);
12375         if (N0.getOperand(1) == Mask)
12376           Y = N0.getOperand(0);
12377
12378         // Check to see if the mask appeared in both the AND and ANDNP and
12379         if (!Y.getNode())
12380           return SDValue();
12381
12382         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
12383         if (Mask.getOpcode() != ISD::BITCAST ||
12384             X.getOpcode() != ISD::BITCAST ||
12385             Y.getOpcode() != ISD::BITCAST)
12386           return SDValue();
12387
12388         // Look through mask bitcast.
12389         Mask = Mask.getOperand(0);
12390         EVT MaskVT = Mask.getValueType();
12391
12392         // Validate that the Mask operand is a vector sra node.  The sra node
12393         // will be an intrinsic.
12394         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
12395           return SDValue();
12396
12397         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
12398         // there is no psrai.b
12399         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
12400         case Intrinsic::x86_sse2_psrai_w:
12401         case Intrinsic::x86_sse2_psrai_d:
12402           break;
12403         default: return SDValue();
12404         }
12405
12406         // Check that the SRA is all signbits.
12407         SDValue SraC = Mask.getOperand(2);
12408         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
12409         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
12410         if ((SraAmt + 1) != EltBits)
12411           return SDValue();
12412
12413         DebugLoc DL = N->getDebugLoc();
12414
12415         // Now we know we at least have a plendvb with the mask val.  See if
12416         // we can form a psignb/w/d.
12417         // psign = x.type == y.type == mask.type && y = sub(0, x);
12418         X = X.getOperand(0);
12419         Y = Y.getOperand(0);
12420         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
12421             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
12422             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
12423           unsigned Opc = 0;
12424           switch (EltBits) {
12425           case 8: Opc = X86ISD::PSIGNB; break;
12426           case 16: Opc = X86ISD::PSIGNW; break;
12427           case 32: Opc = X86ISD::PSIGND; break;
12428           default: break;
12429           }
12430           if (Opc) {
12431             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
12432             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
12433           }
12434         }
12435         // PBLENDVB only available on SSE 4.1
12436         if (!Subtarget->hasSSE41())
12437           return SDValue();
12438
12439         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
12440         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
12441         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
12442         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
12443         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
12444       }
12445     }
12446   }
12447
12448   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
12449   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
12450     std::swap(N0, N1);
12451   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
12452     return SDValue();
12453   if (!N0.hasOneUse() || !N1.hasOneUse())
12454     return SDValue();
12455
12456   SDValue ShAmt0 = N0.getOperand(1);
12457   if (ShAmt0.getValueType() != MVT::i8)
12458     return SDValue();
12459   SDValue ShAmt1 = N1.getOperand(1);
12460   if (ShAmt1.getValueType() != MVT::i8)
12461     return SDValue();
12462   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
12463     ShAmt0 = ShAmt0.getOperand(0);
12464   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
12465     ShAmt1 = ShAmt1.getOperand(0);
12466
12467   DebugLoc DL = N->getDebugLoc();
12468   unsigned Opc = X86ISD::SHLD;
12469   SDValue Op0 = N0.getOperand(0);
12470   SDValue Op1 = N1.getOperand(0);
12471   if (ShAmt0.getOpcode() == ISD::SUB) {
12472     Opc = X86ISD::SHRD;
12473     std::swap(Op0, Op1);
12474     std::swap(ShAmt0, ShAmt1);
12475   }
12476
12477   unsigned Bits = VT.getSizeInBits();
12478   if (ShAmt1.getOpcode() == ISD::SUB) {
12479     SDValue Sum = ShAmt1.getOperand(0);
12480     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
12481       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
12482       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
12483         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
12484       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
12485         return DAG.getNode(Opc, DL, VT,
12486                            Op0, Op1,
12487                            DAG.getNode(ISD::TRUNCATE, DL,
12488                                        MVT::i8, ShAmt0));
12489     }
12490   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
12491     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
12492     if (ShAmt0C &&
12493         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
12494       return DAG.getNode(Opc, DL, VT,
12495                          N0.getOperand(0), N1.getOperand(0),
12496                          DAG.getNode(ISD::TRUNCATE, DL,
12497                                        MVT::i8, ShAmt0));
12498   }
12499
12500   return SDValue();
12501 }
12502
12503 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
12504 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
12505                                    const X86Subtarget *Subtarget) {
12506   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
12507   // the FP state in cases where an emms may be missing.
12508   // A preferable solution to the general problem is to figure out the right
12509   // places to insert EMMS.  This qualifies as a quick hack.
12510
12511   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
12512   StoreSDNode *St = cast<StoreSDNode>(N);
12513   EVT VT = St->getValue().getValueType();
12514   if (VT.getSizeInBits() != 64)
12515     return SDValue();
12516
12517   const Function *F = DAG.getMachineFunction().getFunction();
12518   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
12519   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
12520     && Subtarget->hasSSE2();
12521   if ((VT.isVector() ||
12522        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
12523       isa<LoadSDNode>(St->getValue()) &&
12524       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
12525       St->getChain().hasOneUse() && !St->isVolatile()) {
12526     SDNode* LdVal = St->getValue().getNode();
12527     LoadSDNode *Ld = 0;
12528     int TokenFactorIndex = -1;
12529     SmallVector<SDValue, 8> Ops;
12530     SDNode* ChainVal = St->getChain().getNode();
12531     // Must be a store of a load.  We currently handle two cases:  the load
12532     // is a direct child, and it's under an intervening TokenFactor.  It is
12533     // possible to dig deeper under nested TokenFactors.
12534     if (ChainVal == LdVal)
12535       Ld = cast<LoadSDNode>(St->getChain());
12536     else if (St->getValue().hasOneUse() &&
12537              ChainVal->getOpcode() == ISD::TokenFactor) {
12538       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
12539         if (ChainVal->getOperand(i).getNode() == LdVal) {
12540           TokenFactorIndex = i;
12541           Ld = cast<LoadSDNode>(St->getValue());
12542         } else
12543           Ops.push_back(ChainVal->getOperand(i));
12544       }
12545     }
12546
12547     if (!Ld || !ISD::isNormalLoad(Ld))
12548       return SDValue();
12549
12550     // If this is not the MMX case, i.e. we are just turning i64 load/store
12551     // into f64 load/store, avoid the transformation if there are multiple
12552     // uses of the loaded value.
12553     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
12554       return SDValue();
12555
12556     DebugLoc LdDL = Ld->getDebugLoc();
12557     DebugLoc StDL = N->getDebugLoc();
12558     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
12559     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
12560     // pair instead.
12561     if (Subtarget->is64Bit() || F64IsLegal) {
12562       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
12563       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
12564                                   Ld->getPointerInfo(), Ld->isVolatile(),
12565                                   Ld->isNonTemporal(), Ld->getAlignment());
12566       SDValue NewChain = NewLd.getValue(1);
12567       if (TokenFactorIndex != -1) {
12568         Ops.push_back(NewChain);
12569         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12570                                Ops.size());
12571       }
12572       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
12573                           St->getPointerInfo(),
12574                           St->isVolatile(), St->isNonTemporal(),
12575                           St->getAlignment());
12576     }
12577
12578     // Otherwise, lower to two pairs of 32-bit loads / stores.
12579     SDValue LoAddr = Ld->getBasePtr();
12580     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
12581                                  DAG.getConstant(4, MVT::i32));
12582
12583     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
12584                                Ld->getPointerInfo(),
12585                                Ld->isVolatile(), Ld->isNonTemporal(),
12586                                Ld->getAlignment());
12587     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
12588                                Ld->getPointerInfo().getWithOffset(4),
12589                                Ld->isVolatile(), Ld->isNonTemporal(),
12590                                MinAlign(Ld->getAlignment(), 4));
12591
12592     SDValue NewChain = LoLd.getValue(1);
12593     if (TokenFactorIndex != -1) {
12594       Ops.push_back(LoLd);
12595       Ops.push_back(HiLd);
12596       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12597                              Ops.size());
12598     }
12599
12600     LoAddr = St->getBasePtr();
12601     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
12602                          DAG.getConstant(4, MVT::i32));
12603
12604     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
12605                                 St->getPointerInfo(),
12606                                 St->isVolatile(), St->isNonTemporal(),
12607                                 St->getAlignment());
12608     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
12609                                 St->getPointerInfo().getWithOffset(4),
12610                                 St->isVolatile(),
12611                                 St->isNonTemporal(),
12612                                 MinAlign(St->getAlignment(), 4));
12613     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
12614   }
12615   return SDValue();
12616 }
12617
12618 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
12619 /// X86ISD::FXOR nodes.
12620 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
12621   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
12622   // F[X]OR(0.0, x) -> x
12623   // F[X]OR(x, 0.0) -> x
12624   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12625     if (C->getValueAPF().isPosZero())
12626       return N->getOperand(1);
12627   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12628     if (C->getValueAPF().isPosZero())
12629       return N->getOperand(0);
12630   return SDValue();
12631 }
12632
12633 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
12634 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
12635   // FAND(0.0, x) -> 0.0
12636   // FAND(x, 0.0) -> 0.0
12637   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12638     if (C->getValueAPF().isPosZero())
12639       return N->getOperand(0);
12640   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12641     if (C->getValueAPF().isPosZero())
12642       return N->getOperand(1);
12643   return SDValue();
12644 }
12645
12646 static SDValue PerformBTCombine(SDNode *N,
12647                                 SelectionDAG &DAG,
12648                                 TargetLowering::DAGCombinerInfo &DCI) {
12649   // BT ignores high bits in the bit index operand.
12650   SDValue Op1 = N->getOperand(1);
12651   if (Op1.hasOneUse()) {
12652     unsigned BitWidth = Op1.getValueSizeInBits();
12653     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
12654     APInt KnownZero, KnownOne;
12655     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
12656                                           !DCI.isBeforeLegalizeOps());
12657     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12658     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
12659         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
12660       DCI.CommitTargetLoweringOpt(TLO);
12661   }
12662   return SDValue();
12663 }
12664
12665 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
12666   SDValue Op = N->getOperand(0);
12667   if (Op.getOpcode() == ISD::BITCAST)
12668     Op = Op.getOperand(0);
12669   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
12670   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
12671       VT.getVectorElementType().getSizeInBits() ==
12672       OpVT.getVectorElementType().getSizeInBits()) {
12673     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
12674   }
12675   return SDValue();
12676 }
12677
12678 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
12679   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
12680   //           (and (i32 x86isd::setcc_carry), 1)
12681   // This eliminates the zext. This transformation is necessary because
12682   // ISD::SETCC is always legalized to i8.
12683   DebugLoc dl = N->getDebugLoc();
12684   SDValue N0 = N->getOperand(0);
12685   EVT VT = N->getValueType(0);
12686   if (N0.getOpcode() == ISD::AND &&
12687       N0.hasOneUse() &&
12688       N0.getOperand(0).hasOneUse()) {
12689     SDValue N00 = N0.getOperand(0);
12690     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
12691       return SDValue();
12692     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
12693     if (!C || C->getZExtValue() != 1)
12694       return SDValue();
12695     return DAG.getNode(ISD::AND, dl, VT,
12696                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
12697                                    N00.getOperand(0), N00.getOperand(1)),
12698                        DAG.getConstant(1, VT));
12699   }
12700
12701   return SDValue();
12702 }
12703
12704 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
12705 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
12706   unsigned X86CC = N->getConstantOperandVal(0);
12707   SDValue EFLAG = N->getOperand(1);
12708   DebugLoc DL = N->getDebugLoc();
12709
12710   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
12711   // a zext and produces an all-ones bit which is more useful than 0/1 in some
12712   // cases.
12713   if (X86CC == X86::COND_B)
12714     return DAG.getNode(ISD::AND, DL, MVT::i8,
12715                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
12716                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
12717                        DAG.getConstant(1, MVT::i8));
12718
12719   return SDValue();
12720 }
12721
12722 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
12723                                         const X86TargetLowering *XTLI) {
12724   SDValue Op0 = N->getOperand(0);
12725   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
12726   // a 32-bit target where SSE doesn't support i64->FP operations.
12727   if (Op0.getOpcode() == ISD::LOAD) {
12728     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
12729     EVT VT = Ld->getValueType(0);
12730     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
12731         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
12732         !XTLI->getSubtarget()->is64Bit() &&
12733         !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
12734       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
12735                                           Ld->getChain(), Op0, DAG);
12736       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
12737       return FILDChain;
12738     }
12739   }
12740   return SDValue();
12741 }
12742
12743 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
12744 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
12745                                  X86TargetLowering::DAGCombinerInfo &DCI) {
12746   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
12747   // the result is either zero or one (depending on the input carry bit).
12748   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
12749   if (X86::isZeroNode(N->getOperand(0)) &&
12750       X86::isZeroNode(N->getOperand(1)) &&
12751       // We don't have a good way to replace an EFLAGS use, so only do this when
12752       // dead right now.
12753       SDValue(N, 1).use_empty()) {
12754     DebugLoc DL = N->getDebugLoc();
12755     EVT VT = N->getValueType(0);
12756     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
12757     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
12758                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
12759                                            DAG.getConstant(X86::COND_B,MVT::i8),
12760                                            N->getOperand(2)),
12761                                DAG.getConstant(1, VT));
12762     return DCI.CombineTo(N, Res1, CarryOut);
12763   }
12764
12765   return SDValue();
12766 }
12767
12768 // fold (add Y, (sete  X, 0)) -> adc  0, Y
12769 //      (add Y, (setne X, 0)) -> sbb -1, Y
12770 //      (sub (sete  X, 0), Y) -> sbb  0, Y
12771 //      (sub (setne X, 0), Y) -> adc -1, Y
12772 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
12773   DebugLoc DL = N->getDebugLoc();
12774
12775   // Look through ZExts.
12776   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
12777   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
12778     return SDValue();
12779
12780   SDValue SetCC = Ext.getOperand(0);
12781   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
12782     return SDValue();
12783
12784   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
12785   if (CC != X86::COND_E && CC != X86::COND_NE)
12786     return SDValue();
12787
12788   SDValue Cmp = SetCC.getOperand(1);
12789   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
12790       !X86::isZeroNode(Cmp.getOperand(1)) ||
12791       !Cmp.getOperand(0).getValueType().isInteger())
12792     return SDValue();
12793
12794   SDValue CmpOp0 = Cmp.getOperand(0);
12795   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
12796                                DAG.getConstant(1, CmpOp0.getValueType()));
12797
12798   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
12799   if (CC == X86::COND_NE)
12800     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
12801                        DL, OtherVal.getValueType(), OtherVal,
12802                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
12803   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
12804                      DL, OtherVal.getValueType(), OtherVal,
12805                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
12806 }
12807
12808 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG) {
12809   SDValue Op0 = N->getOperand(0);
12810   SDValue Op1 = N->getOperand(1);
12811
12812   // X86 can't encode an immediate LHS of a sub. See if we can push the
12813   // negation into a preceding instruction.
12814   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
12815     uint64_t Op0C = C->getSExtValue();
12816
12817     // If the RHS of the sub is a XOR with one use and a constant, invert the
12818     // immediate. Then add one to the LHS of the sub so we can turn
12819     // X-Y -> X+~Y+1, saving one register.
12820     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
12821         isa<ConstantSDNode>(Op1.getOperand(1))) {
12822       uint64_t XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getSExtValue();
12823       EVT VT = Op0.getValueType();
12824       SDValue NewXor = DAG.getNode(ISD::XOR, Op1.getDebugLoc(), VT,
12825                                    Op1.getOperand(0),
12826                                    DAG.getConstant(~XorC, VT));
12827       return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, NewXor,
12828                          DAG.getConstant(Op0C+1, VT));
12829     }
12830   }
12831
12832   return OptimizeConditionalInDecrement(N, DAG);
12833 }
12834
12835 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
12836                                              DAGCombinerInfo &DCI) const {
12837   SelectionDAG &DAG = DCI.DAG;
12838   switch (N->getOpcode()) {
12839   default: break;
12840   case ISD::EXTRACT_VECTOR_ELT:
12841     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
12842   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
12843   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
12844   case ISD::ADD:            return OptimizeConditionalInDecrement(N, DAG);
12845   case ISD::SUB:            return PerformSubCombine(N, DAG);
12846   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
12847   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
12848   case ISD::SHL:
12849   case ISD::SRA:
12850   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
12851   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
12852   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
12853   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
12854   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
12855   case X86ISD::FXOR:
12856   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
12857   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
12858   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
12859   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
12860   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
12861   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
12862   case X86ISD::SHUFPS:      // Handle all target specific shuffles
12863   case X86ISD::SHUFPD:
12864   case X86ISD::PALIGN:
12865   case X86ISD::PUNPCKHBW:
12866   case X86ISD::PUNPCKHWD:
12867   case X86ISD::PUNPCKHDQ:
12868   case X86ISD::PUNPCKHQDQ:
12869   case X86ISD::UNPCKHPS:
12870   case X86ISD::UNPCKHPD:
12871   case X86ISD::VUNPCKHPSY:
12872   case X86ISD::VUNPCKHPDY:
12873   case X86ISD::PUNPCKLBW:
12874   case X86ISD::PUNPCKLWD:
12875   case X86ISD::PUNPCKLDQ:
12876   case X86ISD::PUNPCKLQDQ:
12877   case X86ISD::UNPCKLPS:
12878   case X86ISD::UNPCKLPD:
12879   case X86ISD::VUNPCKLPSY:
12880   case X86ISD::VUNPCKLPDY:
12881   case X86ISD::MOVHLPS:
12882   case X86ISD::MOVLHPS:
12883   case X86ISD::PSHUFD:
12884   case X86ISD::PSHUFHW:
12885   case X86ISD::PSHUFLW:
12886   case X86ISD::MOVSS:
12887   case X86ISD::MOVSD:
12888   case X86ISD::VPERMILPS:
12889   case X86ISD::VPERMILPSY:
12890   case X86ISD::VPERMILPD:
12891   case X86ISD::VPERMILPDY:
12892   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
12893   }
12894
12895   return SDValue();
12896 }
12897
12898 /// isTypeDesirableForOp - Return true if the target has native support for
12899 /// the specified value type and it is 'desirable' to use the type for the
12900 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
12901 /// instruction encodings are longer and some i16 instructions are slow.
12902 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
12903   if (!isTypeLegal(VT))
12904     return false;
12905   if (VT != MVT::i16)
12906     return true;
12907
12908   switch (Opc) {
12909   default:
12910     return true;
12911   case ISD::LOAD:
12912   case ISD::SIGN_EXTEND:
12913   case ISD::ZERO_EXTEND:
12914   case ISD::ANY_EXTEND:
12915   case ISD::SHL:
12916   case ISD::SRL:
12917   case ISD::SUB:
12918   case ISD::ADD:
12919   case ISD::MUL:
12920   case ISD::AND:
12921   case ISD::OR:
12922   case ISD::XOR:
12923     return false;
12924   }
12925 }
12926
12927 /// IsDesirableToPromoteOp - This method query the target whether it is
12928 /// beneficial for dag combiner to promote the specified node. If true, it
12929 /// should return the desired promotion type by reference.
12930 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
12931   EVT VT = Op.getValueType();
12932   if (VT != MVT::i16)
12933     return false;
12934
12935   bool Promote = false;
12936   bool Commute = false;
12937   switch (Op.getOpcode()) {
12938   default: break;
12939   case ISD::LOAD: {
12940     LoadSDNode *LD = cast<LoadSDNode>(Op);
12941     // If the non-extending load has a single use and it's not live out, then it
12942     // might be folded.
12943     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
12944                                                      Op.hasOneUse()*/) {
12945       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12946              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
12947         // The only case where we'd want to promote LOAD (rather then it being
12948         // promoted as an operand is when it's only use is liveout.
12949         if (UI->getOpcode() != ISD::CopyToReg)
12950           return false;
12951       }
12952     }
12953     Promote = true;
12954     break;
12955   }
12956   case ISD::SIGN_EXTEND:
12957   case ISD::ZERO_EXTEND:
12958   case ISD::ANY_EXTEND:
12959     Promote = true;
12960     break;
12961   case ISD::SHL:
12962   case ISD::SRL: {
12963     SDValue N0 = Op.getOperand(0);
12964     // Look out for (store (shl (load), x)).
12965     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
12966       return false;
12967     Promote = true;
12968     break;
12969   }
12970   case ISD::ADD:
12971   case ISD::MUL:
12972   case ISD::AND:
12973   case ISD::OR:
12974   case ISD::XOR:
12975     Commute = true;
12976     // fallthrough
12977   case ISD::SUB: {
12978     SDValue N0 = Op.getOperand(0);
12979     SDValue N1 = Op.getOperand(1);
12980     if (!Commute && MayFoldLoad(N1))
12981       return false;
12982     // Avoid disabling potential load folding opportunities.
12983     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
12984       return false;
12985     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
12986       return false;
12987     Promote = true;
12988   }
12989   }
12990
12991   PVT = MVT::i32;
12992   return Promote;
12993 }
12994
12995 //===----------------------------------------------------------------------===//
12996 //                           X86 Inline Assembly Support
12997 //===----------------------------------------------------------------------===//
12998
12999 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
13000   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
13001
13002   std::string AsmStr = IA->getAsmString();
13003
13004   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
13005   SmallVector<StringRef, 4> AsmPieces;
13006   SplitString(AsmStr, AsmPieces, ";\n");
13007
13008   switch (AsmPieces.size()) {
13009   default: return false;
13010   case 1:
13011     AsmStr = AsmPieces[0];
13012     AsmPieces.clear();
13013     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
13014
13015     // FIXME: this should verify that we are targeting a 486 or better.  If not,
13016     // we will turn this bswap into something that will be lowered to logical ops
13017     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
13018     // so don't worry about this.
13019     // bswap $0
13020     if (AsmPieces.size() == 2 &&
13021         (AsmPieces[0] == "bswap" ||
13022          AsmPieces[0] == "bswapq" ||
13023          AsmPieces[0] == "bswapl") &&
13024         (AsmPieces[1] == "$0" ||
13025          AsmPieces[1] == "${0:q}")) {
13026       // No need to check constraints, nothing other than the equivalent of
13027       // "=r,0" would be valid here.
13028       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13029       if (!Ty || Ty->getBitWidth() % 16 != 0)
13030         return false;
13031       return IntrinsicLowering::LowerToByteSwap(CI);
13032     }
13033     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
13034     if (CI->getType()->isIntegerTy(16) &&
13035         AsmPieces.size() == 3 &&
13036         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
13037         AsmPieces[1] == "$$8," &&
13038         AsmPieces[2] == "${0:w}" &&
13039         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13040       AsmPieces.clear();
13041       const std::string &ConstraintsStr = IA->getConstraintString();
13042       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13043       std::sort(AsmPieces.begin(), AsmPieces.end());
13044       if (AsmPieces.size() == 4 &&
13045           AsmPieces[0] == "~{cc}" &&
13046           AsmPieces[1] == "~{dirflag}" &&
13047           AsmPieces[2] == "~{flags}" &&
13048           AsmPieces[3] == "~{fpsr}") {
13049         IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13050         if (!Ty || Ty->getBitWidth() % 16 != 0)
13051           return false;
13052         return IntrinsicLowering::LowerToByteSwap(CI);
13053       }
13054     }
13055     break;
13056   case 3:
13057     if (CI->getType()->isIntegerTy(32) &&
13058         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13059       SmallVector<StringRef, 4> Words;
13060       SplitString(AsmPieces[0], Words, " \t,");
13061       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13062           Words[2] == "${0:w}") {
13063         Words.clear();
13064         SplitString(AsmPieces[1], Words, " \t,");
13065         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
13066             Words[2] == "$0") {
13067           Words.clear();
13068           SplitString(AsmPieces[2], Words, " \t,");
13069           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13070               Words[2] == "${0:w}") {
13071             AsmPieces.clear();
13072             const std::string &ConstraintsStr = IA->getConstraintString();
13073             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13074             std::sort(AsmPieces.begin(), AsmPieces.end());
13075             if (AsmPieces.size() == 4 &&
13076                 AsmPieces[0] == "~{cc}" &&
13077                 AsmPieces[1] == "~{dirflag}" &&
13078                 AsmPieces[2] == "~{flags}" &&
13079                 AsmPieces[3] == "~{fpsr}") {
13080               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13081               if (!Ty || Ty->getBitWidth() % 16 != 0)
13082                 return false;
13083               return IntrinsicLowering::LowerToByteSwap(CI);
13084             }
13085           }
13086         }
13087       }
13088     }
13089
13090     if (CI->getType()->isIntegerTy(64)) {
13091       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
13092       if (Constraints.size() >= 2 &&
13093           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
13094           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
13095         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
13096         SmallVector<StringRef, 4> Words;
13097         SplitString(AsmPieces[0], Words, " \t");
13098         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
13099           Words.clear();
13100           SplitString(AsmPieces[1], Words, " \t");
13101           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
13102             Words.clear();
13103             SplitString(AsmPieces[2], Words, " \t,");
13104             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
13105                 Words[2] == "%edx") {
13106               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13107               if (!Ty || Ty->getBitWidth() % 16 != 0)
13108                 return false;
13109               return IntrinsicLowering::LowerToByteSwap(CI);
13110             }
13111           }
13112         }
13113       }
13114     }
13115     break;
13116   }
13117   return false;
13118 }
13119
13120
13121
13122 /// getConstraintType - Given a constraint letter, return the type of
13123 /// constraint it is for this target.
13124 X86TargetLowering::ConstraintType
13125 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
13126   if (Constraint.size() == 1) {
13127     switch (Constraint[0]) {
13128     case 'R':
13129     case 'q':
13130     case 'Q':
13131     case 'f':
13132     case 't':
13133     case 'u':
13134     case 'y':
13135     case 'x':
13136     case 'Y':
13137     case 'l':
13138       return C_RegisterClass;
13139     case 'a':
13140     case 'b':
13141     case 'c':
13142     case 'd':
13143     case 'S':
13144     case 'D':
13145     case 'A':
13146       return C_Register;
13147     case 'I':
13148     case 'J':
13149     case 'K':
13150     case 'L':
13151     case 'M':
13152     case 'N':
13153     case 'G':
13154     case 'C':
13155     case 'e':
13156     case 'Z':
13157       return C_Other;
13158     default:
13159       break;
13160     }
13161   }
13162   return TargetLowering::getConstraintType(Constraint);
13163 }
13164
13165 /// Examine constraint type and operand type and determine a weight value.
13166 /// This object must already have been set up with the operand type
13167 /// and the current alternative constraint selected.
13168 TargetLowering::ConstraintWeight
13169   X86TargetLowering::getSingleConstraintMatchWeight(
13170     AsmOperandInfo &info, const char *constraint) const {
13171   ConstraintWeight weight = CW_Invalid;
13172   Value *CallOperandVal = info.CallOperandVal;
13173     // If we don't have a value, we can't do a match,
13174     // but allow it at the lowest weight.
13175   if (CallOperandVal == NULL)
13176     return CW_Default;
13177   Type *type = CallOperandVal->getType();
13178   // Look at the constraint type.
13179   switch (*constraint) {
13180   default:
13181     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
13182   case 'R':
13183   case 'q':
13184   case 'Q':
13185   case 'a':
13186   case 'b':
13187   case 'c':
13188   case 'd':
13189   case 'S':
13190   case 'D':
13191   case 'A':
13192     if (CallOperandVal->getType()->isIntegerTy())
13193       weight = CW_SpecificReg;
13194     break;
13195   case 'f':
13196   case 't':
13197   case 'u':
13198       if (type->isFloatingPointTy())
13199         weight = CW_SpecificReg;
13200       break;
13201   case 'y':
13202       if (type->isX86_MMXTy() && Subtarget->hasMMX())
13203         weight = CW_SpecificReg;
13204       break;
13205   case 'x':
13206   case 'Y':
13207     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
13208       weight = CW_Register;
13209     break;
13210   case 'I':
13211     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
13212       if (C->getZExtValue() <= 31)
13213         weight = CW_Constant;
13214     }
13215     break;
13216   case 'J':
13217     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13218       if (C->getZExtValue() <= 63)
13219         weight = CW_Constant;
13220     }
13221     break;
13222   case 'K':
13223     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13224       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
13225         weight = CW_Constant;
13226     }
13227     break;
13228   case 'L':
13229     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13230       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
13231         weight = CW_Constant;
13232     }
13233     break;
13234   case 'M':
13235     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13236       if (C->getZExtValue() <= 3)
13237         weight = CW_Constant;
13238     }
13239     break;
13240   case 'N':
13241     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13242       if (C->getZExtValue() <= 0xff)
13243         weight = CW_Constant;
13244     }
13245     break;
13246   case 'G':
13247   case 'C':
13248     if (dyn_cast<ConstantFP>(CallOperandVal)) {
13249       weight = CW_Constant;
13250     }
13251     break;
13252   case 'e':
13253     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13254       if ((C->getSExtValue() >= -0x80000000LL) &&
13255           (C->getSExtValue() <= 0x7fffffffLL))
13256         weight = CW_Constant;
13257     }
13258     break;
13259   case 'Z':
13260     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13261       if (C->getZExtValue() <= 0xffffffff)
13262         weight = CW_Constant;
13263     }
13264     break;
13265   }
13266   return weight;
13267 }
13268
13269 /// LowerXConstraint - try to replace an X constraint, which matches anything,
13270 /// with another that has more specific requirements based on the type of the
13271 /// corresponding operand.
13272 const char *X86TargetLowering::
13273 LowerXConstraint(EVT ConstraintVT) const {
13274   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
13275   // 'f' like normal targets.
13276   if (ConstraintVT.isFloatingPoint()) {
13277     if (Subtarget->hasXMMInt())
13278       return "Y";
13279     if (Subtarget->hasXMM())
13280       return "x";
13281   }
13282
13283   return TargetLowering::LowerXConstraint(ConstraintVT);
13284 }
13285
13286 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
13287 /// vector.  If it is invalid, don't add anything to Ops.
13288 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
13289                                                      std::string &Constraint,
13290                                                      std::vector<SDValue>&Ops,
13291                                                      SelectionDAG &DAG) const {
13292   SDValue Result(0, 0);
13293
13294   // Only support length 1 constraints for now.
13295   if (Constraint.length() > 1) return;
13296
13297   char ConstraintLetter = Constraint[0];
13298   switch (ConstraintLetter) {
13299   default: break;
13300   case 'I':
13301     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13302       if (C->getZExtValue() <= 31) {
13303         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13304         break;
13305       }
13306     }
13307     return;
13308   case 'J':
13309     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13310       if (C->getZExtValue() <= 63) {
13311         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13312         break;
13313       }
13314     }
13315     return;
13316   case 'K':
13317     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13318       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
13319         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13320         break;
13321       }
13322     }
13323     return;
13324   case 'N':
13325     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13326       if (C->getZExtValue() <= 255) {
13327         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13328         break;
13329       }
13330     }
13331     return;
13332   case 'e': {
13333     // 32-bit signed value
13334     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13335       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13336                                            C->getSExtValue())) {
13337         // Widen to 64 bits here to get it sign extended.
13338         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
13339         break;
13340       }
13341     // FIXME gcc accepts some relocatable values here too, but only in certain
13342     // memory models; it's complicated.
13343     }
13344     return;
13345   }
13346   case 'Z': {
13347     // 32-bit unsigned value
13348     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13349       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13350                                            C->getZExtValue())) {
13351         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13352         break;
13353       }
13354     }
13355     // FIXME gcc accepts some relocatable values here too, but only in certain
13356     // memory models; it's complicated.
13357     return;
13358   }
13359   case 'i': {
13360     // Literal immediates are always ok.
13361     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
13362       // Widen to 64 bits here to get it sign extended.
13363       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
13364       break;
13365     }
13366
13367     // In any sort of PIC mode addresses need to be computed at runtime by
13368     // adding in a register or some sort of table lookup.  These can't
13369     // be used as immediates.
13370     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
13371       return;
13372
13373     // If we are in non-pic codegen mode, we allow the address of a global (with
13374     // an optional displacement) to be used with 'i'.
13375     GlobalAddressSDNode *GA = 0;
13376     int64_t Offset = 0;
13377
13378     // Match either (GA), (GA+C), (GA+C1+C2), etc.
13379     while (1) {
13380       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
13381         Offset += GA->getOffset();
13382         break;
13383       } else if (Op.getOpcode() == ISD::ADD) {
13384         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13385           Offset += C->getZExtValue();
13386           Op = Op.getOperand(0);
13387           continue;
13388         }
13389       } else if (Op.getOpcode() == ISD::SUB) {
13390         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13391           Offset += -C->getZExtValue();
13392           Op = Op.getOperand(0);
13393           continue;
13394         }
13395       }
13396
13397       // Otherwise, this isn't something we can handle, reject it.
13398       return;
13399     }
13400
13401     const GlobalValue *GV = GA->getGlobal();
13402     // If we require an extra load to get this address, as in PIC mode, we
13403     // can't accept it.
13404     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
13405                                                         getTargetMachine())))
13406       return;
13407
13408     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
13409                                         GA->getValueType(0), Offset);
13410     break;
13411   }
13412   }
13413
13414   if (Result.getNode()) {
13415     Ops.push_back(Result);
13416     return;
13417   }
13418   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
13419 }
13420
13421 std::pair<unsigned, const TargetRegisterClass*>
13422 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
13423                                                 EVT VT) const {
13424   // First, see if this is a constraint that directly corresponds to an LLVM
13425   // register class.
13426   if (Constraint.size() == 1) {
13427     // GCC Constraint Letters
13428     switch (Constraint[0]) {
13429     default: break;
13430       // TODO: Slight differences here in allocation order and leaving
13431       // RIP in the class. Do they matter any more here than they do
13432       // in the normal allocation?
13433     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
13434       if (Subtarget->is64Bit()) {
13435         if (VT == MVT::i32 || VT == MVT::f32)
13436           return std::make_pair(0U, X86::GR32RegisterClass);
13437         else if (VT == MVT::i16)
13438           return std::make_pair(0U, X86::GR16RegisterClass);
13439         else if (VT == MVT::i8 || VT == MVT::i1)
13440           return std::make_pair(0U, X86::GR8RegisterClass);
13441         else if (VT == MVT::i64 || VT == MVT::f64)
13442           return std::make_pair(0U, X86::GR64RegisterClass);
13443         break;
13444       }
13445       // 32-bit fallthrough
13446     case 'Q':   // Q_REGS
13447       if (VT == MVT::i32 || VT == MVT::f32)
13448         return std::make_pair(0U, X86::GR32_ABCDRegisterClass);
13449       else if (VT == MVT::i16)
13450         return std::make_pair(0U, X86::GR16_ABCDRegisterClass);
13451       else if (VT == MVT::i8 || VT == MVT::i1)
13452         return std::make_pair(0U, X86::GR8_ABCD_LRegisterClass);
13453       else if (VT == MVT::i64)
13454         return std::make_pair(0U, X86::GR64_ABCDRegisterClass);
13455       break;
13456     case 'r':   // GENERAL_REGS
13457     case 'l':   // INDEX_REGS
13458       if (VT == MVT::i8 || VT == MVT::i1)
13459         return std::make_pair(0U, X86::GR8RegisterClass);
13460       if (VT == MVT::i16)
13461         return std::make_pair(0U, X86::GR16RegisterClass);
13462       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
13463         return std::make_pair(0U, X86::GR32RegisterClass);
13464       return std::make_pair(0U, X86::GR64RegisterClass);
13465     case 'R':   // LEGACY_REGS
13466       if (VT == MVT::i8 || VT == MVT::i1)
13467         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
13468       if (VT == MVT::i16)
13469         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
13470       if (VT == MVT::i32 || !Subtarget->is64Bit())
13471         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
13472       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
13473     case 'f':  // FP Stack registers.
13474       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
13475       // value to the correct fpstack register class.
13476       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
13477         return std::make_pair(0U, X86::RFP32RegisterClass);
13478       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
13479         return std::make_pair(0U, X86::RFP64RegisterClass);
13480       return std::make_pair(0U, X86::RFP80RegisterClass);
13481     case 'y':   // MMX_REGS if MMX allowed.
13482       if (!Subtarget->hasMMX()) break;
13483       return std::make_pair(0U, X86::VR64RegisterClass);
13484     case 'Y':   // SSE_REGS if SSE2 allowed
13485       if (!Subtarget->hasXMMInt()) break;
13486       // FALL THROUGH.
13487     case 'x':   // SSE_REGS if SSE1 allowed
13488       if (!Subtarget->hasXMM()) break;
13489
13490       switch (VT.getSimpleVT().SimpleTy) {
13491       default: break;
13492       // Scalar SSE types.
13493       case MVT::f32:
13494       case MVT::i32:
13495         return std::make_pair(0U, X86::FR32RegisterClass);
13496       case MVT::f64:
13497       case MVT::i64:
13498         return std::make_pair(0U, X86::FR64RegisterClass);
13499       // Vector types.
13500       case MVT::v16i8:
13501       case MVT::v8i16:
13502       case MVT::v4i32:
13503       case MVT::v2i64:
13504       case MVT::v4f32:
13505       case MVT::v2f64:
13506         return std::make_pair(0U, X86::VR128RegisterClass);
13507       }
13508       break;
13509     }
13510   }
13511
13512   // Use the default implementation in TargetLowering to convert the register
13513   // constraint into a member of a register class.
13514   std::pair<unsigned, const TargetRegisterClass*> Res;
13515   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
13516
13517   // Not found as a standard register?
13518   if (Res.second == 0) {
13519     // Map st(0) -> st(7) -> ST0
13520     if (Constraint.size() == 7 && Constraint[0] == '{' &&
13521         tolower(Constraint[1]) == 's' &&
13522         tolower(Constraint[2]) == 't' &&
13523         Constraint[3] == '(' &&
13524         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
13525         Constraint[5] == ')' &&
13526         Constraint[6] == '}') {
13527
13528       Res.first = X86::ST0+Constraint[4]-'0';
13529       Res.second = X86::RFP80RegisterClass;
13530       return Res;
13531     }
13532
13533     // GCC allows "st(0)" to be called just plain "st".
13534     if (StringRef("{st}").equals_lower(Constraint)) {
13535       Res.first = X86::ST0;
13536       Res.second = X86::RFP80RegisterClass;
13537       return Res;
13538     }
13539
13540     // flags -> EFLAGS
13541     if (StringRef("{flags}").equals_lower(Constraint)) {
13542       Res.first = X86::EFLAGS;
13543       Res.second = X86::CCRRegisterClass;
13544       return Res;
13545     }
13546
13547     // 'A' means EAX + EDX.
13548     if (Constraint == "A") {
13549       Res.first = X86::EAX;
13550       Res.second = X86::GR32_ADRegisterClass;
13551       return Res;
13552     }
13553     return Res;
13554   }
13555
13556   // Otherwise, check to see if this is a register class of the wrong value
13557   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
13558   // turn into {ax},{dx}.
13559   if (Res.second->hasType(VT))
13560     return Res;   // Correct type already, nothing to do.
13561
13562   // All of the single-register GCC register classes map their values onto
13563   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
13564   // really want an 8-bit or 32-bit register, map to the appropriate register
13565   // class and return the appropriate register.
13566   if (Res.second == X86::GR16RegisterClass) {
13567     if (VT == MVT::i8) {
13568       unsigned DestReg = 0;
13569       switch (Res.first) {
13570       default: break;
13571       case X86::AX: DestReg = X86::AL; break;
13572       case X86::DX: DestReg = X86::DL; break;
13573       case X86::CX: DestReg = X86::CL; break;
13574       case X86::BX: DestReg = X86::BL; break;
13575       }
13576       if (DestReg) {
13577         Res.first = DestReg;
13578         Res.second = X86::GR8RegisterClass;
13579       }
13580     } else if (VT == MVT::i32) {
13581       unsigned DestReg = 0;
13582       switch (Res.first) {
13583       default: break;
13584       case X86::AX: DestReg = X86::EAX; break;
13585       case X86::DX: DestReg = X86::EDX; break;
13586       case X86::CX: DestReg = X86::ECX; break;
13587       case X86::BX: DestReg = X86::EBX; break;
13588       case X86::SI: DestReg = X86::ESI; break;
13589       case X86::DI: DestReg = X86::EDI; break;
13590       case X86::BP: DestReg = X86::EBP; break;
13591       case X86::SP: DestReg = X86::ESP; break;
13592       }
13593       if (DestReg) {
13594         Res.first = DestReg;
13595         Res.second = X86::GR32RegisterClass;
13596       }
13597     } else if (VT == MVT::i64) {
13598       unsigned DestReg = 0;
13599       switch (Res.first) {
13600       default: break;
13601       case X86::AX: DestReg = X86::RAX; break;
13602       case X86::DX: DestReg = X86::RDX; break;
13603       case X86::CX: DestReg = X86::RCX; break;
13604       case X86::BX: DestReg = X86::RBX; break;
13605       case X86::SI: DestReg = X86::RSI; break;
13606       case X86::DI: DestReg = X86::RDI; break;
13607       case X86::BP: DestReg = X86::RBP; break;
13608       case X86::SP: DestReg = X86::RSP; break;
13609       }
13610       if (DestReg) {
13611         Res.first = DestReg;
13612         Res.second = X86::GR64RegisterClass;
13613       }
13614     }
13615   } else if (Res.second == X86::FR32RegisterClass ||
13616              Res.second == X86::FR64RegisterClass ||
13617              Res.second == X86::VR128RegisterClass) {
13618     // Handle references to XMM physical registers that got mapped into the
13619     // wrong class.  This can happen with constraints like {xmm0} where the
13620     // target independent register mapper will just pick the first match it can
13621     // find, ignoring the required type.
13622     if (VT == MVT::f32)
13623       Res.second = X86::FR32RegisterClass;
13624     else if (VT == MVT::f64)
13625       Res.second = X86::FR64RegisterClass;
13626     else if (X86::VR128RegisterClass->hasType(VT))
13627       Res.second = X86::VR128RegisterClass;
13628   }
13629
13630   return Res;
13631 }