lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 // Forward declarations.
  60 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  61                        SDValue V2);
  62
  63 static SDValue Insert128BitVector(SDValue Result,
  64                                   SDValue Vec,
  65                                   SDValue Idx,
  66                                   SelectionDAG &DAG,
  67                                   DebugLoc dl);
  68
  69 static SDValue Extract128BitVector(SDValue Vec,
  70                                    SDValue Idx,
  71                                    SelectionDAG &DAG,
  72                                    DebugLoc dl);
  73
  74 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  75 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  76 /// simple subregister reference.  Idx is an index in the 128 bits we
  77 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  78 /// lowering EXTRACT_VECTOR_ELT operations easier.
  79 static SDValue Extract128BitVector(SDValue Vec,
  80                                    SDValue Idx,
  81                                    SelectionDAG &DAG,
  82                                    DebugLoc dl) {
  83   EVT VT = Vec.getValueType();
  84   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  85   EVT ElVT = VT.getVectorElementType();
  86   int Factor = VT.getSizeInBits()/128;
  87   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  88                                   VT.getVectorNumElements()/Factor);
  89
  90   // Extract from UNDEF is UNDEF.
  91   if (Vec.getOpcode() == ISD::UNDEF)
  92     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
  93
  94   if (isa<ConstantSDNode>(Idx)) {
  95     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
  96
  97     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
  98     // we can match to VEXTRACTF128.
  99     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 100
 101     // This is the index of the first element of the 128-bit chunk
 102     // we want.
 103     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 104                                  * ElemsPerChunk);
 105
 106     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 107     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 108                                  VecIdx);
 109
 110     return Result;
 111   }
 112
 113   return SDValue();
 114 }
 115
 116 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 117 /// sets things up to match to an AVX VINSERTF128 instruction or a
 118 /// simple superregister reference.  Idx is an index in the 128 bits
 119 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 120 /// lowering INSERT_VECTOR_ELT operations easier.
 121 static SDValue Insert128BitVector(SDValue Result,
 122                                   SDValue Vec,
 123                                   SDValue Idx,
 124                                   SelectionDAG &DAG,
 125                                   DebugLoc dl) {
 126   if (isa<ConstantSDNode>(Idx)) {
 127     EVT VT = Vec.getValueType();
 128     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 129
 130     EVT ElVT = VT.getVectorElementType();
 131     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 132     EVT ResultVT = Result.getValueType();
 133
 134     // Insert the relevant 128 bits.
 135     unsigned ElemsPerChunk = 128/ElVT.getSizeInBits();
 136
 137     // This is the index of the first element of the 128-bit chunk
 138     // we want.
 139     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/128)
 140                                  * ElemsPerChunk);
 141
 142     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 143     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 144                          VecIdx);
 145     return Result;
 146   }
 147
 148   return SDValue();
 149 }
 150
 151 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 152   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 153   bool is64Bit = Subtarget->is64Bit();
 154
 155   if (Subtarget->isTargetEnvMacho()) {
 156     if (is64Bit)
 157       return new X8664_MachoTargetObjectFile();
 158     return new TargetLoweringObjectFileMachO();
 159   }
 160
 161   if (Subtarget->isTargetELF())
 162     return new TargetLoweringObjectFileELF();
 163   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 164     return new TargetLoweringObjectFileCOFF();
 165   llvm_unreachable("unknown subtarget type");
 166 }
 167
 168 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 169   : TargetLowering(TM, createTLOF(TM)) {
 170   Subtarget = &TM.getSubtarget<X86Subtarget>();
 171   X86ScalarSSEf64 = Subtarget->hasXMMInt();
 172   X86ScalarSSEf32 = Subtarget->hasXMM();
 173   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 174
 175   RegInfo = TM.getRegisterInfo();
 176   TD = getTargetData();
 177
 178   // Set up the TargetLowering object.
 179   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 180
 181   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 182   setBooleanContents(ZeroOrOneBooleanContent);
 183
 184   // For 64-bit since we have so many registers use the ILP scheduler, for
 185   // 32-bit code use the register pressure specific scheduling.
 186   if (Subtarget->is64Bit())
 187     setSchedulingPreference(Sched::ILP);
 188   else
 189     setSchedulingPreference(Sched::RegPressure);
 190   setStackPointerRegisterToSaveRestore(X86StackPtr);
 191
 192   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 193     // Setup Windows compiler runtime calls.
 194     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 195     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 196     setLibcallName(RTLIB::SREM_I64, "_allrem");
 197     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 198     setLibcallName(RTLIB::MUL_I64, "_allmul");
 199     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 200     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 201     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 202     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 203     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 204     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 205     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 206     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 207     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 208   }
 209
 210   if (Subtarget->isTargetDarwin()) {
 211     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 212     setUseUnderscoreSetJmp(false);
 213     setUseUnderscoreLongJmp(false);
 214   } else if (Subtarget->isTargetMingw()) {
 215     // MS runtime is weird: it exports _setjmp, but longjmp!
 216     setUseUnderscoreSetJmp(true);
 217     setUseUnderscoreLongJmp(false);
 218   } else {
 219     setUseUnderscoreSetJmp(true);
 220     setUseUnderscoreLongJmp(true);
 221   }
 222
 223   // Set up the register classes.
 224   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 225   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 226   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 227   if (Subtarget->is64Bit())
 228     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 229
 230   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 231
 232   // We don't accept any truncstore of integer registers.
 233   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 234   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 235   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 236   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 237   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 238   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 239
 240   // SETOEQ and SETUNE require checking two conditions.
 241   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 244   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 247
 248   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 249   // operation.
 250   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 251   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 252   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 253
 254   if (Subtarget->is64Bit()) {
 255     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 256     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 257   } else if (!UseSoftFloat) {
 258     // We have an algorithm for SSE2->double, and we turn this into a
 259     // 64-bit FILD followed by conditional FADD for other targets.
 260     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 261     // We have an algorithm for SSE2, and we turn this into a 64-bit
 262     // FILD for other targets.
 263     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 264   }
 265
 266   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 267   // this operation.
 268   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 269   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 270
 271   if (!UseSoftFloat) {
 272     // SSE has no i16 to fp conversion, only i32
 273     if (X86ScalarSSEf32) {
 274       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 275       // f32 and f64 cases are Legal, f80 case is not
 276       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 277     } else {
 278       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 279       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 280     }
 281   } else {
 282     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 283     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 284   }
 285
 286   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 287   // are Legal, f80 is custom lowered.
 288   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 289   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 290
 291   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 292   // this operation.
 293   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 294   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 295
 296   if (X86ScalarSSEf32) {
 297     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 298     // f32 and f64 cases are Legal, f80 case is not
 299     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 300   } else {
 301     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 302     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 303   }
 304
 305   // Handle FP_TO_UINT by promoting the destination to a larger signed
 306   // conversion.
 307   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 308   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 309   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 310
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 313     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 314   } else if (!UseSoftFloat) {
 315     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 316       // Expand FP_TO_UINT into a select.
 317       // FIXME: We would like to use a Custom expander here eventually to do
 318       // the optimal thing for SSE vs. the default expansion in the legalizer.
 319       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 320     else
 321       // With SSE3 we can use fisttpll to convert to a signed i64; without
 322       // SSE, we're stuck with a fistpll.
 323       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 324   }
 325
 326   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 327   if (!X86ScalarSSEf64) {
 328     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 329     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 330     if (Subtarget->is64Bit()) {
 331       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 332       // Without SSE, i64->f64 goes through memory.
 333       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 334     }
 335   }
 336
 337   // Scalar integer divide and remainder are lowered to use operations that
 338   // produce two results, to match the available instructions. This exposes
 339   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 340   // into a single instruction.
 341   //
 342   // Scalar integer multiply-high is also lowered to use two-result
 343   // operations, to match the available instructions. However, plain multiply
 344   // (low) operations are left as Legal, as there are single-result
 345   // instructions for this in x86. Using the two-result multiply instructions
 346   // when both high and low results are needed must be arranged by dagcombine.
 347   for (unsigned i = 0, e = 4; i != e; ++i) {
 348     MVT VT = IntVTs[i];
 349     setOperationAction(ISD::MULHS, VT, Expand);
 350     setOperationAction(ISD::MULHU, VT, Expand);
 351     setOperationAction(ISD::SDIV, VT, Expand);
 352     setOperationAction(ISD::UDIV, VT, Expand);
 353     setOperationAction(ISD::SREM, VT, Expand);
 354     setOperationAction(ISD::UREM, VT, Expand);
 355
 356     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 357     setOperationAction(ISD::ADDC, VT, Custom);
 358     setOperationAction(ISD::ADDE, VT, Custom);
 359     setOperationAction(ISD::SUBC, VT, Custom);
 360     setOperationAction(ISD::SUBE, VT, Custom);
 361   }
 362
 363   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 364   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 365   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 366   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 367   if (Subtarget->is64Bit())
 368     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 369   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 370   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 371   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 372   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 373   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 374   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 375   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 376   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 377
 378   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 379   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 380   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 381   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 382   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 383   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 384   if (Subtarget->is64Bit()) {
 385     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 386     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 387   }
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422
 423   // Darwin ABI issue.
 424   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 425   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 426   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 430   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 431   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 434     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 435     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 436     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 437     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 438   }
 439   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 440   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 441   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 443   if (Subtarget->is64Bit()) {
 444     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 445     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 447   }
 448
 449   if (Subtarget->hasXMM())
 450     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 451
 452   // We may not have a libcall for MEMBARRIER so we should lower this.
 453   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 454
 455   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 456   // Locked instructions, in turn, have implicit fence semantics (all memory
 457   // operations are flushed before issuing the locked instruction, and they
 458   // are not buffered), so we can fold away the common pattern of
 459   // fence-atomic-fence.
 460   setShouldFoldAtomicFences(true);
 461
 462   // Expand certain atomics
 463   for (unsigned i = 0, e = 4; i != e; ++i) {
 464     MVT VT = IntVTs[i];
 465     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 467   }
 468
 469   if (!Subtarget->is64Bit()) {
 470     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 471     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 472     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 473     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 474     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 475     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 476     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 477   }
 478
 479   // FIXME - use subtarget debug flags
 480   if (!Subtarget->isTargetDarwin() &&
 481       !Subtarget->isTargetELF() &&
 482       !Subtarget->isTargetCygMing()) {
 483     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 484   }
 485
 486   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 487   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 488   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 489   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 490   if (Subtarget->is64Bit()) {
 491     setExceptionPointerRegister(X86::RAX);
 492     setExceptionSelectorRegister(X86::RDX);
 493   } else {
 494     setExceptionPointerRegister(X86::EAX);
 495     setExceptionSelectorRegister(X86::EDX);
 496   }
 497   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 498   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 499
 500   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 501
 502   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 503
 504   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 505   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 506   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 507   if (Subtarget->is64Bit()) {
 508     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 509     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 510   } else {
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 518                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 519                      (Subtarget->isTargetCOFF()
 520                       && !Subtarget->isTargetEnvMacho()
 521                       ? Custom : Expand));
 522
 523   if (!UseSoftFloat && X86ScalarSSEf64) {
 524     // f32 and f64 use SSE.
 525     // Set up the FP register classes.
 526     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 527     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 528
 529     // Use ANDPD to simulate FABS.
 530     setOperationAction(ISD::FABS , MVT::f64, Custom);
 531     setOperationAction(ISD::FABS , MVT::f32, Custom);
 532
 533     // Use XORP to simulate FNEG.
 534     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 535     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 536
 537     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 538     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 540
 541     // Lower this to FGETSIGNx86 plus an AND.
 542     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 543     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 544
 545     // We don't support sin/cos/fmod
 546     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 547     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 548     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 549     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 550
 551     // Expand FP immediates into loads from the stack, except for the special
 552     // cases we handle.
 553     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 554     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 555   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 556     // Use SSE for f32, x87 for f64.
 557     // Set up the FP register classes.
 558     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 559     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 560
 561     // Use ANDPS to simulate FABS.
 562     setOperationAction(ISD::FABS , MVT::f32, Custom);
 563
 564     // Use XORP to simulate FNEG.
 565     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 566
 567     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 568
 569     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 571     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 572
 573     // We don't support sin/cos/fmod
 574     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 575     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 586       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 587     }
 588   } else if (!UseSoftFloat) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 601       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 602     }
 603     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 604     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 605     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 606     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 607     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 611   }
 612
 613   // We don't support FMA.
 614   setOperationAction(ISD::FMA, MVT::f64, Expand);
 615   setOperationAction(ISD::FMA, MVT::f32, Expand);
 616
 617   // Long double always uses X87.
 618   if (!UseSoftFloat) {
 619     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 620     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 621     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 622     {
 623       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 624       addLegalFPImmediate(TmpFlt);  // FLD0
 625       TmpFlt.changeSign();
 626       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 627
 628       bool ignored;
 629       APFloat TmpFlt2(+1.0);
 630       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 631                       &ignored);
 632       addLegalFPImmediate(TmpFlt2);  // FLD1
 633       TmpFlt2.changeSign();
 634       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 635     }
 636
 637     if (!UnsafeFPMath) {
 638       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 639       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 640     }
 641
 642     setOperationAction(ISD::FMA, MVT::f80, Expand);
 643   }
 644
 645   // Always use a library call for pow.
 646   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 647   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 648   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 649
 650   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 651   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 652   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 653   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 654   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 655
 656   // First set operation action for all vector types to either promote
 657   // (for widening) or expand (for scalarization). Then we will selectively
 658   // turn on ones that can be effectively codegen'd.
 659   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 660        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 661     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 662     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 663     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 664     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 665     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 666     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 667     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 668     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 669     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 670     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 671     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 672     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 673     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 674     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 675     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 676     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 677     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 678     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 679     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 680     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 681     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 682     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 683     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 684     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 686     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 687     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 702     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 705     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 711     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 715     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 716          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 717       setTruncStoreAction((MVT::SimpleValueType)VT,
 718                           (MVT::SimpleValueType)InnerVT, Expand);
 719     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 720     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 721     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 722   }
 723
 724   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 725   // with -msoft-float, disable use of MMX as well.
 726   if (!UseSoftFloat && Subtarget->hasMMX()) {
 727     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 728     // No operations on x86mmx supported, everything uses intrinsics.
 729   }
 730
 731   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 732   // into smaller operations.
 733   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 734   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 735   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 736   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 737   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 738   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 739   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 740   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 741   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 742   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 743   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 744   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 745   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 746   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 747   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 748   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 749   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 750   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 751   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 752   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 753   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 754   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 755   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 756   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 757   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 758   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 759   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 760   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 761   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 762
 763   if (!UseSoftFloat && Subtarget->hasXMM()) {
 764     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 765
 766     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 767     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 768     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 769     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 770     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 771     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 772     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 773     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 774     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 776     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 777     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 778   }
 779
 780   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 781     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 782
 783     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 784     // registers cannot be used even for integer operations.
 785     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 786     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 787     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 788     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 789
 790     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 791     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 792     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 793     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 794     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 795     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 796     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 797     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 798     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 799     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 800     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 801     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 802     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 803     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 805     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 806
 807     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 808     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 809     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 810     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 811
 812     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 813     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 817
 818     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 819     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 820     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 821     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 822     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 823
 824     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 825     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 826       EVT VT = (MVT::SimpleValueType)i;
 827       // Do not attempt to custom lower non-power-of-2 vectors
 828       if (!isPowerOf2_32(VT.getVectorNumElements()))
 829         continue;
 830       // Do not attempt to custom lower non-128-bit vectors
 831       if (!VT.is128BitVector())
 832         continue;
 833       setOperationAction(ISD::BUILD_VECTOR,
 834                          VT.getSimpleVT().SimpleTy, Custom);
 835       setOperationAction(ISD::VECTOR_SHUFFLE,
 836                          VT.getSimpleVT().SimpleTy, Custom);
 837       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 838                          VT.getSimpleVT().SimpleTy, Custom);
 839     }
 840
 841     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 842     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 843     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 844     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 851     }
 852
 853     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 854     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 855       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 856       EVT VT = SVT;
 857
 858       // Do not attempt to promote non-128-bit vectors
 859       if (!VT.is128BitVector())
 860         continue;
 861
 862       setOperationAction(ISD::AND,    SVT, Promote);
 863       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 864       setOperationAction(ISD::OR,     SVT, Promote);
 865       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 866       setOperationAction(ISD::XOR,    SVT, Promote);
 867       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 868       setOperationAction(ISD::LOAD,   SVT, Promote);
 869       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 870       setOperationAction(ISD::SELECT, SVT, Promote);
 871       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 872     }
 873
 874     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 875
 876     // Custom lower v2i64 and v2f64 selects.
 877     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 879     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 880     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 881
 882     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 883     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 884   }
 885
 886   if (Subtarget->hasSSE41()) {
 887     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 888     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 889     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 890     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 891     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 892     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 893     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 894     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 895     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 896     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 897
 898     // FIXME: Do we need to handle scalar-to-vector here?
 899     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 900
 901     // Can turn SHL into an integer multiply.
 902     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 903     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 904
 905     // i8 and i16 vectors are custom , because the source register and source
 906     // source memory operand types are not the same width.  f32 vectors are
 907     // custom since the immediate controlling the insert encodes additional
 908     // information.
 909     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 913
 914     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 915     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 916     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 917     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 918
 919     if (Subtarget->is64Bit()) {
 920       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 921       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 922     }
 923   }
 924
 925   if (Subtarget->hasSSE2()) {
 926     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 927     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 928     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 929
 930     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 931     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 932     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 933
 934     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 935     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 936   }
 937
 938   if (Subtarget->hasSSE42())
 939     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 940
 941   if (!UseSoftFloat && Subtarget->hasAVX()) {
 942     addRegisterClass(MVT::v32i8,  X86::VR256RegisterClass);
 943     addRegisterClass(MVT::v16i16, X86::VR256RegisterClass);
 944     addRegisterClass(MVT::v8i32,  X86::VR256RegisterClass);
 945     addRegisterClass(MVT::v8f32,  X86::VR256RegisterClass);
 946     addRegisterClass(MVT::v4i64,  X86::VR256RegisterClass);
 947     addRegisterClass(MVT::v4f64,  X86::VR256RegisterClass);
 948
 949     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 950     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 951     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 952
 953     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 954     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 955     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 956     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 957     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 958     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 959
 960     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 961     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 962     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 963     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 965     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 966
 967     // Custom lower several nodes for 256-bit types.
 968     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 969                   i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 970       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 971       EVT VT = SVT;
 972
 973       // Extract subvector is special because the value type
 974       // (result) is 128-bit but the source is 256-bit wide.
 975       if (VT.is128BitVector())
 976         setOperationAction(ISD::EXTRACT_SUBVECTOR, SVT, Custom);
 977
 978       // Do not attempt to custom lower other non-256-bit vectors
 979       if (!VT.is256BitVector())
 980         continue;
 981
 982       setOperationAction(ISD::BUILD_VECTOR,       SVT, Custom);
 983       setOperationAction(ISD::VECTOR_SHUFFLE,     SVT, Custom);
 984       setOperationAction(ISD::INSERT_VECTOR_ELT,  SVT, Custom);
 985       setOperationAction(ISD::EXTRACT_VECTOR_ELT, SVT, Custom);
 986       setOperationAction(ISD::SCALAR_TO_VECTOR,   SVT, Custom);
 987       setOperationAction(ISD::INSERT_SUBVECTOR,   SVT, Custom);
 988     }
 989
 990     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
 991     for (unsigned i = (unsigned)MVT::v32i8; i != (unsigned)MVT::v4i64; ++i) {
 992       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 993       EVT VT = SVT;
 994
 995       // Do not attempt to promote non-256-bit vectors
 996       if (!VT.is256BitVector())
 997         continue;
 998
 999       setOperationAction(ISD::AND,    SVT, Promote);
1000       AddPromotedToType (ISD::AND,    SVT, MVT::v4i64);
1001       setOperationAction(ISD::OR,     SVT, Promote);
1002       AddPromotedToType (ISD::OR,     SVT, MVT::v4i64);
1003       setOperationAction(ISD::XOR,    SVT, Promote);
1004       AddPromotedToType (ISD::XOR,    SVT, MVT::v4i64);
1005       setOperationAction(ISD::LOAD,   SVT, Promote);
1006       AddPromotedToType (ISD::LOAD,   SVT, MVT::v4i64);
1007       setOperationAction(ISD::SELECT, SVT, Promote);
1008       AddPromotedToType (ISD::SELECT, SVT, MVT::v4i64);
1009     }
1010   }
1011
1012   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1013   // of this type with custom code.
1014   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1015          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE; VT++) {
1016     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT, Custom);
1017   }
1018
1019   // We want to custom lower some of our intrinsics.
1020   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1021
1022
1023   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1024   // handle type legalization for these operations here.
1025   //
1026   // FIXME: We really should do custom legalization for addition and
1027   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1028   // than generic legalization for 64-bit multiplication-with-overflow, though.
1029   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1030     // Add/Sub/Mul with overflow operations are custom lowered.
1031     MVT VT = IntVTs[i];
1032     setOperationAction(ISD::SADDO, VT, Custom);
1033     setOperationAction(ISD::UADDO, VT, Custom);
1034     setOperationAction(ISD::SSUBO, VT, Custom);
1035     setOperationAction(ISD::USUBO, VT, Custom);
1036     setOperationAction(ISD::SMULO, VT, Custom);
1037     setOperationAction(ISD::UMULO, VT, Custom);
1038   }
1039
1040   // There are no 8-bit 3-address imul/mul instructions
1041   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1042   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1043
1044   if (!Subtarget->is64Bit()) {
1045     // These libcalls are not available in 32-bit.
1046     setLibcallName(RTLIB::SHL_I128, 0);
1047     setLibcallName(RTLIB::SRL_I128, 0);
1048     setLibcallName(RTLIB::SRA_I128, 0);
1049   }
1050
1051   // We have target-specific dag combine patterns for the following nodes:
1052   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1053   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1054   setTargetDAGCombine(ISD::BUILD_VECTOR);
1055   setTargetDAGCombine(ISD::SELECT);
1056   setTargetDAGCombine(ISD::SHL);
1057   setTargetDAGCombine(ISD::SRA);
1058   setTargetDAGCombine(ISD::SRL);
1059   setTargetDAGCombine(ISD::OR);
1060   setTargetDAGCombine(ISD::AND);
1061   setTargetDAGCombine(ISD::ADD);
1062   setTargetDAGCombine(ISD::SUB);
1063   setTargetDAGCombine(ISD::STORE);
1064   setTargetDAGCombine(ISD::ZERO_EXTEND);
1065   setTargetDAGCombine(ISD::SINT_TO_FP);
1066   if (Subtarget->is64Bit())
1067     setTargetDAGCombine(ISD::MUL);
1068
1069   computeRegisterProperties();
1070
1071   // On Darwin, -Os means optimize for size without hurting performance,
1072   // do not reduce the limit.
1073   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1074   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1075   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1076   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1077   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1078   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1079   setPrefLoopAlignment(16);
1080   benefitFromCodePlacementOpt = true;
1081
1082   setPrefFunctionAlignment(4);
1083 }
1084
1085
1086 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1087   return MVT::i8;
1088 }
1089
1090
1091 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1092 /// the desired ByVal argument alignment.
1093 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1094   if (MaxAlign == 16)
1095     return;
1096   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1097     if (VTy->getBitWidth() == 128)
1098       MaxAlign = 16;
1099   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1100     unsigned EltAlign = 0;
1101     getMaxByValAlign(ATy->getElementType(), EltAlign);
1102     if (EltAlign > MaxAlign)
1103       MaxAlign = EltAlign;
1104   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1105     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1106       unsigned EltAlign = 0;
1107       getMaxByValAlign(STy->getElementType(i), EltAlign);
1108       if (EltAlign > MaxAlign)
1109         MaxAlign = EltAlign;
1110       if (MaxAlign == 16)
1111         break;
1112     }
1113   }
1114   return;
1115 }
1116
1117 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1118 /// function arguments in the caller parameter area. For X86, aggregates
1119 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1120 /// are at 4-byte boundaries.
1121 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1122   if (Subtarget->is64Bit()) {
1123     // Max of 8 and alignment of type.
1124     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1125     if (TyAlign > 8)
1126       return TyAlign;
1127     return 8;
1128   }
1129
1130   unsigned Align = 4;
1131   if (Subtarget->hasXMM())
1132     getMaxByValAlign(Ty, Align);
1133   return Align;
1134 }
1135
1136 /// getOptimalMemOpType - Returns the target specific optimal type for load
1137 /// and store operations as a result of memset, memcpy, and memmove
1138 /// lowering. If DstAlign is zero that means it's safe to destination
1139 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1140 /// means there isn't a need to check it against alignment requirement,
1141 /// probably because the source does not need to be loaded. If
1142 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1143 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1144 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1145 /// constant so it does not need to be loaded.
1146 /// It returns EVT::Other if the type should be determined using generic
1147 /// target-independent logic.
1148 EVT
1149 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1150                                        unsigned DstAlign, unsigned SrcAlign,
1151                                        bool NonScalarIntSafe,
1152                                        bool MemcpyStrSrc,
1153                                        MachineFunction &MF) const {
1154   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1155   // linux.  This is because the stack realignment code can't handle certain
1156   // cases like PR2962.  This should be removed when PR2962 is fixed.
1157   const Function *F = MF.getFunction();
1158   if (NonScalarIntSafe &&
1159       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1160     if (Size >= 16 &&
1161         (Subtarget->isUnalignedMemAccessFast() ||
1162          ((DstAlign == 0 || DstAlign >= 16) &&
1163           (SrcAlign == 0 || SrcAlign >= 16))) &&
1164         Subtarget->getStackAlignment() >= 16) {
1165       if (Subtarget->hasSSE2())
1166         return MVT::v4i32;
1167       if (Subtarget->hasSSE1())
1168         return MVT::v4f32;
1169     } else if (!MemcpyStrSrc && Size >= 8 &&
1170                !Subtarget->is64Bit() &&
1171                Subtarget->getStackAlignment() >= 8 &&
1172                Subtarget->hasXMMInt()) {
1173       // Do not use f64 to lower memcpy if source is string constant. It's
1174       // better to use i32 to avoid the loads.
1175       return MVT::f64;
1176     }
1177   }
1178   if (Subtarget->is64Bit() && Size >= 8)
1179     return MVT::i64;
1180   return MVT::i32;
1181 }
1182
1183 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1184 /// current function.  The returned value is a member of the
1185 /// MachineJumpTableInfo::JTEntryKind enum.
1186 unsigned X86TargetLowering::getJumpTableEncoding() const {
1187   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1188   // symbol.
1189   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1190       Subtarget->isPICStyleGOT())
1191     return MachineJumpTableInfo::EK_Custom32;
1192
1193   // Otherwise, use the normal jump table encoding heuristics.
1194   return TargetLowering::getJumpTableEncoding();
1195 }
1196
1197 const MCExpr *
1198 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1199                                              const MachineBasicBlock *MBB,
1200                                              unsigned uid,MCContext &Ctx) const{
1201   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1202          Subtarget->isPICStyleGOT());
1203   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1204   // entries.
1205   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1206                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1207 }
1208
1209 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1210 /// jumptable.
1211 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1212                                                     SelectionDAG &DAG) const {
1213   if (!Subtarget->is64Bit())
1214     // This doesn't have DebugLoc associated with it, but is not really the
1215     // same as a Register.
1216     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1217   return Table;
1218 }
1219
1220 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1221 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1222 /// MCExpr.
1223 const MCExpr *X86TargetLowering::
1224 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1225                              MCContext &Ctx) const {
1226   // X86-64 uses RIP relative addressing based on the jump table label.
1227   if (Subtarget->isPICStyleRIPRel())
1228     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1229
1230   // Otherwise, the reference is relative to the PIC base.
1231   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1232 }
1233
1234 // FIXME: Why this routine is here? Move to RegInfo!
1235 std::pair<const TargetRegisterClass*, uint8_t>
1236 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1237   const TargetRegisterClass *RRC = 0;
1238   uint8_t Cost = 1;
1239   switch (VT.getSimpleVT().SimpleTy) {
1240   default:
1241     return TargetLowering::findRepresentativeClass(VT);
1242   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1243     RRC = (Subtarget->is64Bit()
1244            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1245     break;
1246   case MVT::x86mmx:
1247     RRC = X86::VR64RegisterClass;
1248     break;
1249   case MVT::f32: case MVT::f64:
1250   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1251   case MVT::v4f32: case MVT::v2f64:
1252   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1253   case MVT::v4f64:
1254     RRC = X86::VR128RegisterClass;
1255     break;
1256   }
1257   return std::make_pair(RRC, Cost);
1258 }
1259
1260 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1261                                                unsigned &Offset) const {
1262   if (!Subtarget->isTargetLinux())
1263     return false;
1264
1265   if (Subtarget->is64Bit()) {
1266     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1267     Offset = 0x28;
1268     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1269       AddressSpace = 256;
1270     else
1271       AddressSpace = 257;
1272   } else {
1273     // %gs:0x14 on i386
1274     Offset = 0x14;
1275     AddressSpace = 256;
1276   }
1277   return true;
1278 }
1279
1280
1281 //===----------------------------------------------------------------------===//
1282 //               Return Value Calling Convention Implementation
1283 //===----------------------------------------------------------------------===//
1284
1285 #include "X86GenCallingConv.inc"
1286
1287 bool
1288 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1289                                   MachineFunction &MF, bool isVarArg,
1290                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1291                         LLVMContext &Context) const {
1292   SmallVector<CCValAssign, 16> RVLocs;
1293   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1294                  RVLocs, Context);
1295   return CCInfo.CheckReturn(Outs, RetCC_X86);
1296 }
1297
1298 SDValue
1299 X86TargetLowering::LowerReturn(SDValue Chain,
1300                                CallingConv::ID CallConv, bool isVarArg,
1301                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1302                                const SmallVectorImpl<SDValue> &OutVals,
1303                                DebugLoc dl, SelectionDAG &DAG) const {
1304   MachineFunction &MF = DAG.getMachineFunction();
1305   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1306
1307   SmallVector<CCValAssign, 16> RVLocs;
1308   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1309                  RVLocs, *DAG.getContext());
1310   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1311
1312   // Add the regs to the liveout set for the function.
1313   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1314   for (unsigned i = 0; i != RVLocs.size(); ++i)
1315     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1316       MRI.addLiveOut(RVLocs[i].getLocReg());
1317
1318   SDValue Flag;
1319
1320   SmallVector<SDValue, 6> RetOps;
1321   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1322   // Operand #1 = Bytes To Pop
1323   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1324                    MVT::i16));
1325
1326   // Copy the result values into the output registers.
1327   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1328     CCValAssign &VA = RVLocs[i];
1329     assert(VA.isRegLoc() && "Can only return in registers!");
1330     SDValue ValToCopy = OutVals[i];
1331     EVT ValVT = ValToCopy.getValueType();
1332
1333     // If this is x86-64, and we disabled SSE, we can't return FP values,
1334     // or SSE or MMX vectors.
1335     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1336          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1337           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1338       report_fatal_error("SSE register return with SSE disabled");
1339     }
1340     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1341     // llvm-gcc has never done it right and no one has noticed, so this
1342     // should be OK for now.
1343     if (ValVT == MVT::f64 &&
1344         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1345       report_fatal_error("SSE2 register return with SSE2 disabled");
1346
1347     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1348     // the RET instruction and handled by the FP Stackifier.
1349     if (VA.getLocReg() == X86::ST0 ||
1350         VA.getLocReg() == X86::ST1) {
1351       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1352       // change the value to the FP stack register class.
1353       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1354         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1355       RetOps.push_back(ValToCopy);
1356       // Don't emit a copytoreg.
1357       continue;
1358     }
1359
1360     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1361     // which is returned in RAX / RDX.
1362     if (Subtarget->is64Bit()) {
1363       if (ValVT == MVT::x86mmx) {
1364         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1365           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1366           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1367                                   ValToCopy);
1368           // If we don't have SSE2 available, convert to v4f32 so the generated
1369           // register is legal.
1370           if (!Subtarget->hasSSE2())
1371             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1372         }
1373       }
1374     }
1375
1376     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1377     Flag = Chain.getValue(1);
1378   }
1379
1380   // The x86-64 ABI for returning structs by value requires that we copy
1381   // the sret argument into %rax for the return. We saved the argument into
1382   // a virtual register in the entry block, so now we copy the value out
1383   // and into %rax.
1384   if (Subtarget->is64Bit() &&
1385       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1386     MachineFunction &MF = DAG.getMachineFunction();
1387     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1388     unsigned Reg = FuncInfo->getSRetReturnReg();
1389     assert(Reg &&
1390            "SRetReturnReg should have been set in LowerFormalArguments().");
1391     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1392
1393     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1394     Flag = Chain.getValue(1);
1395
1396     // RAX now acts like a return value.
1397     MRI.addLiveOut(X86::RAX);
1398   }
1399
1400   RetOps[0] = Chain;  // Update chain.
1401
1402   // Add the flag if we have it.
1403   if (Flag.getNode())
1404     RetOps.push_back(Flag);
1405
1406   return DAG.getNode(X86ISD::RET_FLAG, dl,
1407                      MVT::Other, &RetOps[0], RetOps.size());
1408 }
1409
1410 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1411   if (N->getNumValues() != 1)
1412     return false;
1413   if (!N->hasNUsesOfValue(1, 0))
1414     return false;
1415
1416   SDNode *Copy = *N->use_begin();
1417   if (Copy->getOpcode() != ISD::CopyToReg &&
1418       Copy->getOpcode() != ISD::FP_EXTEND)
1419     return false;
1420
1421   bool HasRet = false;
1422   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1423        UI != UE; ++UI) {
1424     if (UI->getOpcode() != X86ISD::RET_FLAG)
1425       return false;
1426     HasRet = true;
1427   }
1428
1429   return HasRet;
1430 }
1431
1432 EVT
1433 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1434                                             ISD::NodeType ExtendKind) const {
1435   MVT ReturnMVT;
1436   // TODO: Is this also valid on 32-bit?
1437   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1438     ReturnMVT = MVT::i8;
1439   else
1440     ReturnMVT = MVT::i32;
1441
1442   EVT MinVT = getRegisterType(Context, ReturnMVT);
1443   return VT.bitsLT(MinVT) ? MinVT : VT;
1444 }
1445
1446 /// LowerCallResult - Lower the result values of a call into the
1447 /// appropriate copies out of appropriate physical registers.
1448 ///
1449 SDValue
1450 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1451                                    CallingConv::ID CallConv, bool isVarArg,
1452                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1453                                    DebugLoc dl, SelectionDAG &DAG,
1454                                    SmallVectorImpl<SDValue> &InVals) const {
1455
1456   // Assign locations to each value returned by this call.
1457   SmallVector<CCValAssign, 16> RVLocs;
1458   bool Is64Bit = Subtarget->is64Bit();
1459   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1460                  getTargetMachine(), RVLocs, *DAG.getContext());
1461   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1462
1463   // Copy all of the result registers out of their specified physreg.
1464   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1465     CCValAssign &VA = RVLocs[i];
1466     EVT CopyVT = VA.getValVT();
1467
1468     // If this is x86-64, and we disabled SSE, we can't return FP values
1469     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1470         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1471       report_fatal_error("SSE register return with SSE disabled");
1472     }
1473
1474     SDValue Val;
1475
1476     // If this is a call to a function that returns an fp value on the floating
1477     // point stack, we must guarantee the the value is popped from the stack, so
1478     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1479     // if the return value is not used. We use the FpPOP_RETVAL instruction
1480     // instead.
1481     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1482       // If we prefer to use the value in xmm registers, copy it out as f80 and
1483       // use a truncate to move it from fp stack reg to xmm reg.
1484       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1485       SDValue Ops[] = { Chain, InFlag };
1486       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
1487                                          MVT::Other, MVT::Glue, Ops, 2), 1);
1488       Val = Chain.getValue(0);
1489
1490       // Round the f80 to the right size, which also moves it to the appropriate
1491       // xmm register.
1492       if (CopyVT != VA.getValVT())
1493         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1494                           // This truncation won't change the value.
1495                           DAG.getIntPtrConstant(1));
1496     } else {
1497       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1498                                  CopyVT, InFlag).getValue(1);
1499       Val = Chain.getValue(0);
1500     }
1501     InFlag = Chain.getValue(2);
1502     InVals.push_back(Val);
1503   }
1504
1505   return Chain;
1506 }
1507
1508
1509 //===----------------------------------------------------------------------===//
1510 //                C & StdCall & Fast Calling Convention implementation
1511 //===----------------------------------------------------------------------===//
1512 //  StdCall calling convention seems to be standard for many Windows' API
1513 //  routines and around. It differs from C calling convention just a little:
1514 //  callee should clean up the stack, not caller. Symbols should be also
1515 //  decorated in some fancy way :) It doesn't support any vector arguments.
1516 //  For info on fast calling convention see Fast Calling Convention (tail call)
1517 //  implementation LowerX86_32FastCCCallTo.
1518
1519 /// CallIsStructReturn - Determines whether a call uses struct return
1520 /// semantics.
1521 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1522   if (Outs.empty())
1523     return false;
1524
1525   return Outs[0].Flags.isSRet();
1526 }
1527
1528 /// ArgsAreStructReturn - Determines whether a function uses struct
1529 /// return semantics.
1530 static bool
1531 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1532   if (Ins.empty())
1533     return false;
1534
1535   return Ins[0].Flags.isSRet();
1536 }
1537
1538 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1539 /// by "Src" to address "Dst" with size and alignment information specified by
1540 /// the specific parameter attribute. The copy will be passed as a byval
1541 /// function parameter.
1542 static SDValue
1543 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1544                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1545                           DebugLoc dl) {
1546   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1547
1548   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1549                        /*isVolatile*/false, /*AlwaysInline=*/true,
1550                        MachinePointerInfo(), MachinePointerInfo());
1551 }
1552
1553 /// IsTailCallConvention - Return true if the calling convention is one that
1554 /// supports tail call optimization.
1555 static bool IsTailCallConvention(CallingConv::ID CC) {
1556   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1557 }
1558
1559 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1560   if (!CI->isTailCall())
1561     return false;
1562
1563   CallSite CS(CI);
1564   CallingConv::ID CalleeCC = CS.getCallingConv();
1565   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1566     return false;
1567
1568   return true;
1569 }
1570
1571 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1572 /// a tailcall target by changing its ABI.
1573 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1574   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1575 }
1576
1577 SDValue
1578 X86TargetLowering::LowerMemArgument(SDValue Chain,
1579                                     CallingConv::ID CallConv,
1580                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1581                                     DebugLoc dl, SelectionDAG &DAG,
1582                                     const CCValAssign &VA,
1583                                     MachineFrameInfo *MFI,
1584                                     unsigned i) const {
1585   // Create the nodes corresponding to a load from this parameter slot.
1586   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1587   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1588   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1589   EVT ValVT;
1590
1591   // If value is passed by pointer we have address passed instead of the value
1592   // itself.
1593   if (VA.getLocInfo() == CCValAssign::Indirect)
1594     ValVT = VA.getLocVT();
1595   else
1596     ValVT = VA.getValVT();
1597
1598   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1599   // changed with more analysis.
1600   // In case of tail call optimization mark all arguments mutable. Since they
1601   // could be overwritten by lowering of arguments in case of a tail call.
1602   if (Flags.isByVal()) {
1603     unsigned Bytes = Flags.getByValSize();
1604     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1605     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1606     return DAG.getFrameIndex(FI, getPointerTy());
1607   } else {
1608     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1609                                     VA.getLocMemOffset(), isImmutable);
1610     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1611     return DAG.getLoad(ValVT, dl, Chain, FIN,
1612                        MachinePointerInfo::getFixedStack(FI),
1613                        false, false, 0);
1614   }
1615 }
1616
1617 SDValue
1618 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1619                                         CallingConv::ID CallConv,
1620                                         bool isVarArg,
1621                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1622                                         DebugLoc dl,
1623                                         SelectionDAG &DAG,
1624                                         SmallVectorImpl<SDValue> &InVals)
1625                                           const {
1626   MachineFunction &MF = DAG.getMachineFunction();
1627   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1628
1629   const Function* Fn = MF.getFunction();
1630   if (Fn->hasExternalLinkage() &&
1631       Subtarget->isTargetCygMing() &&
1632       Fn->getName() == "main")
1633     FuncInfo->setForceFramePointer(true);
1634
1635   MachineFrameInfo *MFI = MF.getFrameInfo();
1636   bool Is64Bit = Subtarget->is64Bit();
1637   bool IsWin64 = Subtarget->isTargetWin64();
1638
1639   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1640          "Var args not supported with calling convention fastcc or ghc");
1641
1642   // Assign locations to all of the incoming arguments.
1643   SmallVector<CCValAssign, 16> ArgLocs;
1644   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1645                  ArgLocs, *DAG.getContext());
1646
1647   // Allocate shadow area for Win64
1648   if (IsWin64) {
1649     CCInfo.AllocateStack(32, 8);
1650   }
1651
1652   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1653
1654   unsigned LastVal = ~0U;
1655   SDValue ArgValue;
1656   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1657     CCValAssign &VA = ArgLocs[i];
1658     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1659     // places.
1660     assert(VA.getValNo() != LastVal &&
1661            "Don't support value assigned to multiple locs yet");
1662     LastVal = VA.getValNo();
1663
1664     if (VA.isRegLoc()) {
1665       EVT RegVT = VA.getLocVT();
1666       TargetRegisterClass *RC = NULL;
1667       if (RegVT == MVT::i32)
1668         RC = X86::GR32RegisterClass;
1669       else if (Is64Bit && RegVT == MVT::i64)
1670         RC = X86::GR64RegisterClass;
1671       else if (RegVT == MVT::f32)
1672         RC = X86::FR32RegisterClass;
1673       else if (RegVT == MVT::f64)
1674         RC = X86::FR64RegisterClass;
1675       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1676         RC = X86::VR256RegisterClass;
1677       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1678         RC = X86::VR128RegisterClass;
1679       else if (RegVT == MVT::x86mmx)
1680         RC = X86::VR64RegisterClass;
1681       else
1682         llvm_unreachable("Unknown argument type!");
1683
1684       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1685       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1686
1687       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1688       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1689       // right size.
1690       if (VA.getLocInfo() == CCValAssign::SExt)
1691         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1692                                DAG.getValueType(VA.getValVT()));
1693       else if (VA.getLocInfo() == CCValAssign::ZExt)
1694         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1695                                DAG.getValueType(VA.getValVT()));
1696       else if (VA.getLocInfo() == CCValAssign::BCvt)
1697         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1698
1699       if (VA.isExtInLoc()) {
1700         // Handle MMX values passed in XMM regs.
1701         if (RegVT.isVector()) {
1702           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1703                                  ArgValue);
1704         } else
1705           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1706       }
1707     } else {
1708       assert(VA.isMemLoc());
1709       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1710     }
1711
1712     // If value is passed via pointer - do a load.
1713     if (VA.getLocInfo() == CCValAssign::Indirect)
1714       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1715                              MachinePointerInfo(), false, false, 0);
1716
1717     InVals.push_back(ArgValue);
1718   }
1719
1720   // The x86-64 ABI for returning structs by value requires that we copy
1721   // the sret argument into %rax for the return. Save the argument into
1722   // a virtual register so that we can access it from the return points.
1723   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1724     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1725     unsigned Reg = FuncInfo->getSRetReturnReg();
1726     if (!Reg) {
1727       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1728       FuncInfo->setSRetReturnReg(Reg);
1729     }
1730     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1731     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1732   }
1733
1734   unsigned StackSize = CCInfo.getNextStackOffset();
1735   // Align stack specially for tail calls.
1736   if (FuncIsMadeTailCallSafe(CallConv))
1737     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1738
1739   // If the function takes variable number of arguments, make a frame index for
1740   // the start of the first vararg value... for expansion of llvm.va_start.
1741   if (isVarArg) {
1742     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1743                     CallConv != CallingConv::X86_ThisCall)) {
1744       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1745     }
1746     if (Is64Bit) {
1747       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1748
1749       // FIXME: We should really autogenerate these arrays
1750       static const unsigned GPR64ArgRegsWin64[] = {
1751         X86::RCX, X86::RDX, X86::R8,  X86::R9
1752       };
1753       static const unsigned GPR64ArgRegs64Bit[] = {
1754         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1755       };
1756       static const unsigned XMMArgRegs64Bit[] = {
1757         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1758         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1759       };
1760       const unsigned *GPR64ArgRegs;
1761       unsigned NumXMMRegs = 0;
1762
1763       if (IsWin64) {
1764         // The XMM registers which might contain var arg parameters are shadowed
1765         // in their paired GPR.  So we only need to save the GPR to their home
1766         // slots.
1767         TotalNumIntRegs = 4;
1768         GPR64ArgRegs = GPR64ArgRegsWin64;
1769       } else {
1770         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1771         GPR64ArgRegs = GPR64ArgRegs64Bit;
1772
1773         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1774       }
1775       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1776                                                        TotalNumIntRegs);
1777
1778       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1779       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1780              "SSE register cannot be used when SSE is disabled!");
1781       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1782              "SSE register cannot be used when SSE is disabled!");
1783       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1784         // Kernel mode asks for SSE to be disabled, so don't push them
1785         // on the stack.
1786         TotalNumXMMRegs = 0;
1787
1788       if (IsWin64) {
1789         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1790         // Get to the caller-allocated home save location.  Add 8 to account
1791         // for the return address.
1792         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1793         FuncInfo->setRegSaveFrameIndex(
1794           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1795         // Fixup to set vararg frame on shadow area (4 x i64).
1796         if (NumIntRegs < 4)
1797           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1798       } else {
1799         // For X86-64, if there are vararg parameters that are passed via
1800         // registers, then we must store them to their spots on the stack so they
1801         // may be loaded by deferencing the result of va_next.
1802         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1803         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1804         FuncInfo->setRegSaveFrameIndex(
1805           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1806                                false));
1807       }
1808
1809       // Store the integer parameter registers.
1810       SmallVector<SDValue, 8> MemOps;
1811       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1812                                         getPointerTy());
1813       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1814       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1815         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1816                                   DAG.getIntPtrConstant(Offset));
1817         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1818                                      X86::GR64RegisterClass);
1819         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1820         SDValue Store =
1821           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1822                        MachinePointerInfo::getFixedStack(
1823                          FuncInfo->getRegSaveFrameIndex(), Offset),
1824                        false, false, 0);
1825         MemOps.push_back(Store);
1826         Offset += 8;
1827       }
1828
1829       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1830         // Now store the XMM (fp + vector) parameter registers.
1831         SmallVector<SDValue, 11> SaveXMMOps;
1832         SaveXMMOps.push_back(Chain);
1833
1834         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1835         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1836         SaveXMMOps.push_back(ALVal);
1837
1838         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1839                                FuncInfo->getRegSaveFrameIndex()));
1840         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1841                                FuncInfo->getVarArgsFPOffset()));
1842
1843         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1844           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1845                                        X86::VR128RegisterClass);
1846           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1847           SaveXMMOps.push_back(Val);
1848         }
1849         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1850                                      MVT::Other,
1851                                      &SaveXMMOps[0], SaveXMMOps.size()));
1852       }
1853
1854       if (!MemOps.empty())
1855         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1856                             &MemOps[0], MemOps.size());
1857     }
1858   }
1859
1860   // Some CCs need callee pop.
1861   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt)) {
1862     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1863   } else {
1864     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1865     // If this is an sret function, the return should pop the hidden pointer.
1866     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1867       FuncInfo->setBytesToPopOnReturn(4);
1868   }
1869
1870   if (!Is64Bit) {
1871     // RegSaveFrameIndex is X86-64 only.
1872     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1873     if (CallConv == CallingConv::X86_FastCall ||
1874         CallConv == CallingConv::X86_ThisCall)
1875       // fastcc functions can't have varargs.
1876       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1877   }
1878
1879   return Chain;
1880 }
1881
1882 SDValue
1883 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1884                                     SDValue StackPtr, SDValue Arg,
1885                                     DebugLoc dl, SelectionDAG &DAG,
1886                                     const CCValAssign &VA,
1887                                     ISD::ArgFlagsTy Flags) const {
1888   unsigned LocMemOffset = VA.getLocMemOffset();
1889   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1890   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1891   if (Flags.isByVal())
1892     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1893
1894   return DAG.getStore(Chain, dl, Arg, PtrOff,
1895                       MachinePointerInfo::getStack(LocMemOffset),
1896                       false, false, 0);
1897 }
1898
1899 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1900 /// optimization is performed and it is required.
1901 SDValue
1902 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1903                                            SDValue &OutRetAddr, SDValue Chain,
1904                                            bool IsTailCall, bool Is64Bit,
1905                                            int FPDiff, DebugLoc dl) const {
1906   // Adjust the Return address stack slot.
1907   EVT VT = getPointerTy();
1908   OutRetAddr = getReturnAddressFrameIndex(DAG);
1909
1910   // Load the "old" Return address.
1911   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1912                            false, false, 0);
1913   return SDValue(OutRetAddr.getNode(), 1);
1914 }
1915
1916 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1917 /// optimization is performed and it is required (FPDiff!=0).
1918 static SDValue
1919 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1920                          SDValue Chain, SDValue RetAddrFrIdx,
1921                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1922   // Store the return address to the appropriate stack slot.
1923   if (!FPDiff) return Chain;
1924   // Calculate the new stack slot for the return address.
1925   int SlotSize = Is64Bit ? 8 : 4;
1926   int NewReturnAddrFI =
1927     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1928   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1929   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1930   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1931                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1932                        false, false, 0);
1933   return Chain;
1934 }
1935
1936 SDValue
1937 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1938                              CallingConv::ID CallConv, bool isVarArg,
1939                              bool &isTailCall,
1940                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1941                              const SmallVectorImpl<SDValue> &OutVals,
1942                              const SmallVectorImpl<ISD::InputArg> &Ins,
1943                              DebugLoc dl, SelectionDAG &DAG,
1944                              SmallVectorImpl<SDValue> &InVals) const {
1945   MachineFunction &MF = DAG.getMachineFunction();
1946   bool Is64Bit        = Subtarget->is64Bit();
1947   bool IsWin64        = Subtarget->isTargetWin64();
1948   bool IsStructRet    = CallIsStructReturn(Outs);
1949   bool IsSibcall      = false;
1950
1951   if (isTailCall) {
1952     // Check if it's really possible to do a tail call.
1953     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1954                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1955                                                    Outs, OutVals, Ins, DAG);
1956
1957     // Sibcalls are automatically detected tailcalls which do not require
1958     // ABI changes.
1959     if (!GuaranteedTailCallOpt && isTailCall)
1960       IsSibcall = true;
1961
1962     if (isTailCall)
1963       ++NumTailCalls;
1964   }
1965
1966   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1967          "Var args not supported with calling convention fastcc or ghc");
1968
1969   // Analyze operands of the call, assigning locations to each operand.
1970   SmallVector<CCValAssign, 16> ArgLocs;
1971   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1972                  ArgLocs, *DAG.getContext());
1973
1974   // Allocate shadow area for Win64
1975   if (IsWin64) {
1976     CCInfo.AllocateStack(32, 8);
1977   }
1978
1979   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
1980
1981   // Get a count of how many bytes are to be pushed on the stack.
1982   unsigned NumBytes = CCInfo.getNextStackOffset();
1983   if (IsSibcall)
1984     // This is a sibcall. The memory operands are available in caller's
1985     // own caller's stack.
1986     NumBytes = 0;
1987   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1988     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1989
1990   int FPDiff = 0;
1991   if (isTailCall && !IsSibcall) {
1992     // Lower arguments at fp - stackoffset + fpdiff.
1993     unsigned NumBytesCallerPushed =
1994       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1995     FPDiff = NumBytesCallerPushed - NumBytes;
1996
1997     // Set the delta of movement of the returnaddr stackslot.
1998     // But only set if delta is greater than previous delta.
1999     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2000       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2001   }
2002
2003   if (!IsSibcall)
2004     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2005
2006   SDValue RetAddrFrIdx;
2007   // Load return address for tail calls.
2008   if (isTailCall && FPDiff)
2009     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2010                                     Is64Bit, FPDiff, dl);
2011
2012   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2013   SmallVector<SDValue, 8> MemOpChains;
2014   SDValue StackPtr;
2015
2016   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2017   // of tail call optimization arguments are handle later.
2018   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2019     CCValAssign &VA = ArgLocs[i];
2020     EVT RegVT = VA.getLocVT();
2021     SDValue Arg = OutVals[i];
2022     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2023     bool isByVal = Flags.isByVal();
2024
2025     // Promote the value if needed.
2026     switch (VA.getLocInfo()) {
2027     default: llvm_unreachable("Unknown loc info!");
2028     case CCValAssign::Full: break;
2029     case CCValAssign::SExt:
2030       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2031       break;
2032     case CCValAssign::ZExt:
2033       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2034       break;
2035     case CCValAssign::AExt:
2036       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2037         // Special case: passing MMX values in XMM registers.
2038         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2039         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2040         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2041       } else
2042         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2043       break;
2044     case CCValAssign::BCvt:
2045       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2046       break;
2047     case CCValAssign::Indirect: {
2048       // Store the argument.
2049       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2050       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2051       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2052                            MachinePointerInfo::getFixedStack(FI),
2053                            false, false, 0);
2054       Arg = SpillSlot;
2055       break;
2056     }
2057     }
2058
2059     if (VA.isRegLoc()) {
2060       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2061       if (isVarArg && IsWin64) {
2062         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2063         // shadow reg if callee is a varargs function.
2064         unsigned ShadowReg = 0;
2065         switch (VA.getLocReg()) {
2066         case X86::XMM0: ShadowReg = X86::RCX; break;
2067         case X86::XMM1: ShadowReg = X86::RDX; break;
2068         case X86::XMM2: ShadowReg = X86::R8; break;
2069         case X86::XMM3: ShadowReg = X86::R9; break;
2070         }
2071         if (ShadowReg)
2072           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2073       }
2074     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2075       assert(VA.isMemLoc());
2076       if (StackPtr.getNode() == 0)
2077         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2078       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2079                                              dl, DAG, VA, Flags));
2080     }
2081   }
2082
2083   if (!MemOpChains.empty())
2084     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2085                         &MemOpChains[0], MemOpChains.size());
2086
2087   // Build a sequence of copy-to-reg nodes chained together with token chain
2088   // and flag operands which copy the outgoing args into registers.
2089   SDValue InFlag;
2090   // Tail call byval lowering might overwrite argument registers so in case of
2091   // tail call optimization the copies to registers are lowered later.
2092   if (!isTailCall)
2093     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2094       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2095                                RegsToPass[i].second, InFlag);
2096       InFlag = Chain.getValue(1);
2097     }
2098
2099   if (Subtarget->isPICStyleGOT()) {
2100     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2101     // GOT pointer.
2102     if (!isTailCall) {
2103       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2104                                DAG.getNode(X86ISD::GlobalBaseReg,
2105                                            DebugLoc(), getPointerTy()),
2106                                InFlag);
2107       InFlag = Chain.getValue(1);
2108     } else {
2109       // If we are tail calling and generating PIC/GOT style code load the
2110       // address of the callee into ECX. The value in ecx is used as target of
2111       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2112       // for tail calls on PIC/GOT architectures. Normally we would just put the
2113       // address of GOT into ebx and then call target@PLT. But for tail calls
2114       // ebx would be restored (since ebx is callee saved) before jumping to the
2115       // target@PLT.
2116
2117       // Note: The actual moving to ECX is done further down.
2118       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2119       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2120           !G->getGlobal()->hasProtectedVisibility())
2121         Callee = LowerGlobalAddress(Callee, DAG);
2122       else if (isa<ExternalSymbolSDNode>(Callee))
2123         Callee = LowerExternalSymbol(Callee, DAG);
2124     }
2125   }
2126
2127   if (Is64Bit && isVarArg && !IsWin64) {
2128     // From AMD64 ABI document:
2129     // For calls that may call functions that use varargs or stdargs
2130     // (prototype-less calls or calls to functions containing ellipsis (...) in
2131     // the declaration) %al is used as hidden argument to specify the number
2132     // of SSE registers used. The contents of %al do not need to match exactly
2133     // the number of registers, but must be an ubound on the number of SSE
2134     // registers used and is in the range 0 - 8 inclusive.
2135
2136     // Count the number of XMM registers allocated.
2137     static const unsigned XMMArgRegs[] = {
2138       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2139       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2140     };
2141     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2142     assert((Subtarget->hasXMM() || !NumXMMRegs)
2143            && "SSE registers cannot be used when SSE is disabled");
2144
2145     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2146                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2147     InFlag = Chain.getValue(1);
2148   }
2149
2150
2151   // For tail calls lower the arguments to the 'real' stack slot.
2152   if (isTailCall) {
2153     // Force all the incoming stack arguments to be loaded from the stack
2154     // before any new outgoing arguments are stored to the stack, because the
2155     // outgoing stack slots may alias the incoming argument stack slots, and
2156     // the alias isn't otherwise explicit. This is slightly more conservative
2157     // than necessary, because it means that each store effectively depends
2158     // on every argument instead of just those arguments it would clobber.
2159     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2160
2161     SmallVector<SDValue, 8> MemOpChains2;
2162     SDValue FIN;
2163     int FI = 0;
2164     // Do not flag preceding copytoreg stuff together with the following stuff.
2165     InFlag = SDValue();
2166     if (GuaranteedTailCallOpt) {
2167       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2168         CCValAssign &VA = ArgLocs[i];
2169         if (VA.isRegLoc())
2170           continue;
2171         assert(VA.isMemLoc());
2172         SDValue Arg = OutVals[i];
2173         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2174         // Create frame index.
2175         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2176         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2177         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2178         FIN = DAG.getFrameIndex(FI, getPointerTy());
2179
2180         if (Flags.isByVal()) {
2181           // Copy relative to framepointer.
2182           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2183           if (StackPtr.getNode() == 0)
2184             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2185                                           getPointerTy());
2186           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2187
2188           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2189                                                            ArgChain,
2190                                                            Flags, DAG, dl));
2191         } else {
2192           // Store relative to framepointer.
2193           MemOpChains2.push_back(
2194             DAG.getStore(ArgChain, dl, Arg, FIN,
2195                          MachinePointerInfo::getFixedStack(FI),
2196                          false, false, 0));
2197         }
2198       }
2199     }
2200
2201     if (!MemOpChains2.empty())
2202       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2203                           &MemOpChains2[0], MemOpChains2.size());
2204
2205     // Copy arguments to their registers.
2206     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2207       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2208                                RegsToPass[i].second, InFlag);
2209       InFlag = Chain.getValue(1);
2210     }
2211     InFlag =SDValue();
2212
2213     // Store the return address to the appropriate stack slot.
2214     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2215                                      FPDiff, dl);
2216   }
2217
2218   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2219     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2220     // In the 64-bit large code model, we have to make all calls
2221     // through a register, since the call instruction's 32-bit
2222     // pc-relative offset may not be large enough to hold the whole
2223     // address.
2224   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2225     // If the callee is a GlobalAddress node (quite common, every direct call
2226     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2227     // it.
2228
2229     // We should use extra load for direct calls to dllimported functions in
2230     // non-JIT mode.
2231     const GlobalValue *GV = G->getGlobal();
2232     if (!GV->hasDLLImportLinkage()) {
2233       unsigned char OpFlags = 0;
2234       bool ExtraLoad = false;
2235       unsigned WrapperKind = ISD::DELETED_NODE;
2236
2237       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2238       // external symbols most go through the PLT in PIC mode.  If the symbol
2239       // has hidden or protected visibility, or if it is static or local, then
2240       // we don't need to use the PLT - we can directly call it.
2241       if (Subtarget->isTargetELF() &&
2242           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2243           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2244         OpFlags = X86II::MO_PLT;
2245       } else if (Subtarget->isPICStyleStubAny() &&
2246                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2247                  (!Subtarget->getTargetTriple().isMacOSX() ||
2248                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2249         // PC-relative references to external symbols should go through $stub,
2250         // unless we're building with the leopard linker or later, which
2251         // automatically synthesizes these stubs.
2252         OpFlags = X86II::MO_DARWIN_STUB;
2253       } else if (Subtarget->isPICStyleRIPRel() &&
2254                  isa<Function>(GV) &&
2255                  cast<Function>(GV)->hasFnAttr(Attribute::NonLazyBind)) {
2256         // If the function is marked as non-lazy, generate an indirect call
2257         // which loads from the GOT directly. This avoids runtime overhead
2258         // at the cost of eager binding (and one extra byte of encoding).
2259         OpFlags = X86II::MO_GOTPCREL;
2260         WrapperKind = X86ISD::WrapperRIP;
2261         ExtraLoad = true;
2262       }
2263
2264       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2265                                           G->getOffset(), OpFlags);
2266
2267       // Add a wrapper if needed.
2268       if (WrapperKind != ISD::DELETED_NODE)
2269         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2270       // Add extra indirection if needed.
2271       if (ExtraLoad)
2272         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2273                              MachinePointerInfo::getGOT(),
2274                              false, false, 0);
2275     }
2276   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2277     unsigned char OpFlags = 0;
2278
2279     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2280     // external symbols should go through the PLT.
2281     if (Subtarget->isTargetELF() &&
2282         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2283       OpFlags = X86II::MO_PLT;
2284     } else if (Subtarget->isPICStyleStubAny() &&
2285                (!Subtarget->getTargetTriple().isMacOSX() ||
2286                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2287       // PC-relative references to external symbols should go through $stub,
2288       // unless we're building with the leopard linker or later, which
2289       // automatically synthesizes these stubs.
2290       OpFlags = X86II::MO_DARWIN_STUB;
2291     }
2292
2293     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2294                                          OpFlags);
2295   }
2296
2297   // Returns a chain & a flag for retval copy to use.
2298   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2299   SmallVector<SDValue, 8> Ops;
2300
2301   if (!IsSibcall && isTailCall) {
2302     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2303                            DAG.getIntPtrConstant(0, true), InFlag);
2304     InFlag = Chain.getValue(1);
2305   }
2306
2307   Ops.push_back(Chain);
2308   Ops.push_back(Callee);
2309
2310   if (isTailCall)
2311     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2312
2313   // Add argument registers to the end of the list so that they are known live
2314   // into the call.
2315   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2316     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2317                                   RegsToPass[i].second.getValueType()));
2318
2319   // Add an implicit use GOT pointer in EBX.
2320   if (!isTailCall && Subtarget->isPICStyleGOT())
2321     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2322
2323   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2324   if (Is64Bit && isVarArg && !IsWin64)
2325     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2326
2327   if (InFlag.getNode())
2328     Ops.push_back(InFlag);
2329
2330   if (isTailCall) {
2331     // We used to do:
2332     //// If this is the first return lowered for this function, add the regs
2333     //// to the liveout set for the function.
2334     // This isn't right, although it's probably harmless on x86; liveouts
2335     // should be computed from returns not tail calls.  Consider a void
2336     // function making a tail call to a function returning int.
2337     return DAG.getNode(X86ISD::TC_RETURN, dl,
2338                        NodeTys, &Ops[0], Ops.size());
2339   }
2340
2341   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2342   InFlag = Chain.getValue(1);
2343
2344   // Create the CALLSEQ_END node.
2345   unsigned NumBytesForCalleeToPush;
2346   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt))
2347     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2348   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2349     // If this is a call to a struct-return function, the callee
2350     // pops the hidden struct pointer, so we have to push it back.
2351     // This is common for Darwin/X86, Linux & Mingw32 targets.
2352     NumBytesForCalleeToPush = 4;
2353   else
2354     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2355
2356   // Returns a flag for retval copy to use.
2357   if (!IsSibcall) {
2358     Chain = DAG.getCALLSEQ_END(Chain,
2359                                DAG.getIntPtrConstant(NumBytes, true),
2360                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2361                                                      true),
2362                                InFlag);
2363     InFlag = Chain.getValue(1);
2364   }
2365
2366   // Handle result values, copying them out of physregs into vregs that we
2367   // return.
2368   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2369                          Ins, dl, DAG, InVals);
2370 }
2371
2372
2373 //===----------------------------------------------------------------------===//
2374 //                Fast Calling Convention (tail call) implementation
2375 //===----------------------------------------------------------------------===//
2376
2377 //  Like std call, callee cleans arguments, convention except that ECX is
2378 //  reserved for storing the tail called function address. Only 2 registers are
2379 //  free for argument passing (inreg). Tail call optimization is performed
2380 //  provided:
2381 //                * tailcallopt is enabled
2382 //                * caller/callee are fastcc
2383 //  On X86_64 architecture with GOT-style position independent code only local
2384 //  (within module) calls are supported at the moment.
2385 //  To keep the stack aligned according to platform abi the function
2386 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2387 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2388 //  If a tail called function callee has more arguments than the caller the
2389 //  caller needs to make sure that there is room to move the RETADDR to. This is
2390 //  achieved by reserving an area the size of the argument delta right after the
2391 //  original REtADDR, but before the saved framepointer or the spilled registers
2392 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2393 //  stack layout:
2394 //    arg1
2395 //    arg2
2396 //    RETADDR
2397 //    [ new RETADDR
2398 //      move area ]
2399 //    (possible EBP)
2400 //    ESI
2401 //    EDI
2402 //    local1 ..
2403
2404 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2405 /// for a 16 byte align requirement.
2406 unsigned
2407 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2408                                                SelectionDAG& DAG) const {
2409   MachineFunction &MF = DAG.getMachineFunction();
2410   const TargetMachine &TM = MF.getTarget();
2411   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2412   unsigned StackAlignment = TFI.getStackAlignment();
2413   uint64_t AlignMask = StackAlignment - 1;
2414   int64_t Offset = StackSize;
2415   uint64_t SlotSize = TD->getPointerSize();
2416   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2417     // Number smaller than 12 so just add the difference.
2418     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2419   } else {
2420     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2421     Offset = ((~AlignMask) & Offset) + StackAlignment +
2422       (StackAlignment-SlotSize);
2423   }
2424   return Offset;
2425 }
2426
2427 /// MatchingStackOffset - Return true if the given stack call argument is
2428 /// already available in the same position (relatively) of the caller's
2429 /// incoming argument stack.
2430 static
2431 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2432                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2433                          const X86InstrInfo *TII) {
2434   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2435   int FI = INT_MAX;
2436   if (Arg.getOpcode() == ISD::CopyFromReg) {
2437     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2438     if (!TargetRegisterInfo::isVirtualRegister(VR))
2439       return false;
2440     MachineInstr *Def = MRI->getVRegDef(VR);
2441     if (!Def)
2442       return false;
2443     if (!Flags.isByVal()) {
2444       if (!TII->isLoadFromStackSlot(Def, FI))
2445         return false;
2446     } else {
2447       unsigned Opcode = Def->getOpcode();
2448       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2449           Def->getOperand(1).isFI()) {
2450         FI = Def->getOperand(1).getIndex();
2451         Bytes = Flags.getByValSize();
2452       } else
2453         return false;
2454     }
2455   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2456     if (Flags.isByVal())
2457       // ByVal argument is passed in as a pointer but it's now being
2458       // dereferenced. e.g.
2459       // define @foo(%struct.X* %A) {
2460       //   tail call @bar(%struct.X* byval %A)
2461       // }
2462       return false;
2463     SDValue Ptr = Ld->getBasePtr();
2464     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2465     if (!FINode)
2466       return false;
2467     FI = FINode->getIndex();
2468   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
2469     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
2470     FI = FINode->getIndex();
2471     Bytes = Flags.getByValSize();
2472   } else
2473     return false;
2474
2475   assert(FI != INT_MAX);
2476   if (!MFI->isFixedObjectIndex(FI))
2477     return false;
2478   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2479 }
2480
2481 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2482 /// for tail call optimization. Targets which want to do tail call
2483 /// optimization should implement this function.
2484 bool
2485 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2486                                                      CallingConv::ID CalleeCC,
2487                                                      bool isVarArg,
2488                                                      bool isCalleeStructRet,
2489                                                      bool isCallerStructRet,
2490                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2491                                     const SmallVectorImpl<SDValue> &OutVals,
2492                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2493                                                      SelectionDAG& DAG) const {
2494   if (!IsTailCallConvention(CalleeCC) &&
2495       CalleeCC != CallingConv::C)
2496     return false;
2497
2498   // If -tailcallopt is specified, make fastcc functions tail-callable.
2499   const MachineFunction &MF = DAG.getMachineFunction();
2500   const Function *CallerF = DAG.getMachineFunction().getFunction();
2501   CallingConv::ID CallerCC = CallerF->getCallingConv();
2502   bool CCMatch = CallerCC == CalleeCC;
2503
2504   if (GuaranteedTailCallOpt) {
2505     if (IsTailCallConvention(CalleeCC) && CCMatch)
2506       return true;
2507     return false;
2508   }
2509
2510   // Look for obvious safe cases to perform tail call optimization that do not
2511   // require ABI changes. This is what gcc calls sibcall.
2512
2513   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2514   // emit a special epilogue.
2515   if (RegInfo->needsStackRealignment(MF))
2516     return false;
2517
2518   // Also avoid sibcall optimization if either caller or callee uses struct
2519   // return semantics.
2520   if (isCalleeStructRet || isCallerStructRet)
2521     return false;
2522
2523   // An stdcall caller is expected to clean up its arguments; the callee
2524   // isn't going to do that.
2525   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2526     return false;
2527
2528   // Do not sibcall optimize vararg calls unless all arguments are passed via
2529   // registers.
2530   if (isVarArg && !Outs.empty()) {
2531
2532     // Optimizing for varargs on Win64 is unlikely to be safe without
2533     // additional testing.
2534     if (Subtarget->isTargetWin64())
2535       return false;
2536
2537     SmallVector<CCValAssign, 16> ArgLocs;
2538     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2539                    getTargetMachine(), ArgLocs, *DAG.getContext());
2540
2541     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2542     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2543       if (!ArgLocs[i].isRegLoc())
2544         return false;
2545   }
2546
2547   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2548   // Therefore if it's not used by the call it is not safe to optimize this into
2549   // a sibcall.
2550   bool Unused = false;
2551   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2552     if (!Ins[i].Used) {
2553       Unused = true;
2554       break;
2555     }
2556   }
2557   if (Unused) {
2558     SmallVector<CCValAssign, 16> RVLocs;
2559     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
2560                    getTargetMachine(), RVLocs, *DAG.getContext());
2561     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2562     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2563       CCValAssign &VA = RVLocs[i];
2564       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2565         return false;
2566     }
2567   }
2568
2569   // If the calling conventions do not match, then we'd better make sure the
2570   // results are returned in the same way as what the caller expects.
2571   if (!CCMatch) {
2572     SmallVector<CCValAssign, 16> RVLocs1;
2573     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2574                     getTargetMachine(), RVLocs1, *DAG.getContext());
2575     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2576
2577     SmallVector<CCValAssign, 16> RVLocs2;
2578     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2579                     getTargetMachine(), RVLocs2, *DAG.getContext());
2580     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2581
2582     if (RVLocs1.size() != RVLocs2.size())
2583       return false;
2584     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2585       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2586         return false;
2587       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2588         return false;
2589       if (RVLocs1[i].isRegLoc()) {
2590         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2591           return false;
2592       } else {
2593         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2594           return false;
2595       }
2596     }
2597   }
2598
2599   // If the callee takes no arguments then go on to check the results of the
2600   // call.
2601   if (!Outs.empty()) {
2602     // Check if stack adjustment is needed. For now, do not do this if any
2603     // argument is passed on the stack.
2604     SmallVector<CCValAssign, 16> ArgLocs;
2605     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2606                    getTargetMachine(), ArgLocs, *DAG.getContext());
2607
2608     // Allocate shadow area for Win64
2609     if (Subtarget->isTargetWin64()) {
2610       CCInfo.AllocateStack(32, 8);
2611     }
2612
2613     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2614     if (CCInfo.getNextStackOffset()) {
2615       MachineFunction &MF = DAG.getMachineFunction();
2616       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2617         return false;
2618
2619       // Check if the arguments are already laid out in the right way as
2620       // the caller's fixed stack objects.
2621       MachineFrameInfo *MFI = MF.getFrameInfo();
2622       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2623       const X86InstrInfo *TII =
2624         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2625       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2626         CCValAssign &VA = ArgLocs[i];
2627         SDValue Arg = OutVals[i];
2628         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2629         if (VA.getLocInfo() == CCValAssign::Indirect)
2630           return false;
2631         if (!VA.isRegLoc()) {
2632           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2633                                    MFI, MRI, TII))
2634             return false;
2635         }
2636       }
2637     }
2638
2639     // If the tailcall address may be in a register, then make sure it's
2640     // possible to register allocate for it. In 32-bit, the call address can
2641     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2642     // callee-saved registers are restored. These happen to be the same
2643     // registers used to pass 'inreg' arguments so watch out for those.
2644     if (!Subtarget->is64Bit() &&
2645         !isa<GlobalAddressSDNode>(Callee) &&
2646         !isa<ExternalSymbolSDNode>(Callee)) {
2647       unsigned NumInRegs = 0;
2648       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2649         CCValAssign &VA = ArgLocs[i];
2650         if (!VA.isRegLoc())
2651           continue;
2652         unsigned Reg = VA.getLocReg();
2653         switch (Reg) {
2654         default: break;
2655         case X86::EAX: case X86::EDX: case X86::ECX:
2656           if (++NumInRegs == 3)
2657             return false;
2658           break;
2659         }
2660       }
2661     }
2662   }
2663
2664   return true;
2665 }
2666
2667 FastISel *
2668 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2669   return X86::createFastISel(funcInfo);
2670 }
2671
2672
2673 //===----------------------------------------------------------------------===//
2674 //                           Other Lowering Hooks
2675 //===----------------------------------------------------------------------===//
2676
2677 static bool MayFoldLoad(SDValue Op) {
2678   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2679 }
2680
2681 static bool MayFoldIntoStore(SDValue Op) {
2682   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2683 }
2684
2685 static bool isTargetShuffle(unsigned Opcode) {
2686   switch(Opcode) {
2687   default: return false;
2688   case X86ISD::PSHUFD:
2689   case X86ISD::PSHUFHW:
2690   case X86ISD::PSHUFLW:
2691   case X86ISD::SHUFPD:
2692   case X86ISD::PALIGN:
2693   case X86ISD::SHUFPS:
2694   case X86ISD::MOVLHPS:
2695   case X86ISD::MOVLHPD:
2696   case X86ISD::MOVHLPS:
2697   case X86ISD::MOVLPS:
2698   case X86ISD::MOVLPD:
2699   case X86ISD::MOVSHDUP:
2700   case X86ISD::MOVSLDUP:
2701   case X86ISD::MOVDDUP:
2702   case X86ISD::MOVSS:
2703   case X86ISD::MOVSD:
2704   case X86ISD::UNPCKLPS:
2705   case X86ISD::UNPCKLPD:
2706   case X86ISD::VUNPCKLPSY:
2707   case X86ISD::VUNPCKLPDY:
2708   case X86ISD::PUNPCKLWD:
2709   case X86ISD::PUNPCKLBW:
2710   case X86ISD::PUNPCKLDQ:
2711   case X86ISD::PUNPCKLQDQ:
2712   case X86ISD::UNPCKHPS:
2713   case X86ISD::UNPCKHPD:
2714   case X86ISD::PUNPCKHWD:
2715   case X86ISD::PUNPCKHBW:
2716   case X86ISD::PUNPCKHDQ:
2717   case X86ISD::PUNPCKHQDQ:
2718   case X86ISD::VPERMIL:
2719     return true;
2720   }
2721   return false;
2722 }
2723
2724 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2725                                                SDValue V1, SelectionDAG &DAG) {
2726   switch(Opc) {
2727   default: llvm_unreachable("Unknown x86 shuffle node");
2728   case X86ISD::MOVSHDUP:
2729   case X86ISD::MOVSLDUP:
2730   case X86ISD::MOVDDUP:
2731     return DAG.getNode(Opc, dl, VT, V1);
2732   }
2733
2734   return SDValue();
2735 }
2736
2737 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2738                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2739   switch(Opc) {
2740   default: llvm_unreachable("Unknown x86 shuffle node");
2741   case X86ISD::PSHUFD:
2742   case X86ISD::PSHUFHW:
2743   case X86ISD::PSHUFLW:
2744   case X86ISD::VPERMIL:
2745     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2746   }
2747
2748   return SDValue();
2749 }
2750
2751 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2752                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2753   switch(Opc) {
2754   default: llvm_unreachable("Unknown x86 shuffle node");
2755   case X86ISD::PALIGN:
2756   case X86ISD::SHUFPD:
2757   case X86ISD::SHUFPS:
2758     return DAG.getNode(Opc, dl, VT, V1, V2,
2759                        DAG.getConstant(TargetMask, MVT::i8));
2760   }
2761   return SDValue();
2762 }
2763
2764 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2765                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2766   switch(Opc) {
2767   default: llvm_unreachable("Unknown x86 shuffle node");
2768   case X86ISD::MOVLHPS:
2769   case X86ISD::MOVLHPD:
2770   case X86ISD::MOVHLPS:
2771   case X86ISD::MOVLPS:
2772   case X86ISD::MOVLPD:
2773   case X86ISD::MOVSS:
2774   case X86ISD::MOVSD:
2775   case X86ISD::UNPCKLPS:
2776   case X86ISD::UNPCKLPD:
2777   case X86ISD::VUNPCKLPSY:
2778   case X86ISD::VUNPCKLPDY:
2779   case X86ISD::PUNPCKLWD:
2780   case X86ISD::PUNPCKLBW:
2781   case X86ISD::PUNPCKLDQ:
2782   case X86ISD::PUNPCKLQDQ:
2783   case X86ISD::UNPCKHPS:
2784   case X86ISD::UNPCKHPD:
2785   case X86ISD::PUNPCKHWD:
2786   case X86ISD::PUNPCKHBW:
2787   case X86ISD::PUNPCKHDQ:
2788   case X86ISD::PUNPCKHQDQ:
2789     return DAG.getNode(Opc, dl, VT, V1, V2);
2790   }
2791   return SDValue();
2792 }
2793
2794 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2795   MachineFunction &MF = DAG.getMachineFunction();
2796   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2797   int ReturnAddrIndex = FuncInfo->getRAIndex();
2798
2799   if (ReturnAddrIndex == 0) {
2800     // Set up a frame object for the return address.
2801     uint64_t SlotSize = TD->getPointerSize();
2802     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2803                                                            false);
2804     FuncInfo->setRAIndex(ReturnAddrIndex);
2805   }
2806
2807   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2808 }
2809
2810
2811 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2812                                        bool hasSymbolicDisplacement) {
2813   // Offset should fit into 32 bit immediate field.
2814   if (!isInt<32>(Offset))
2815     return false;
2816
2817   // If we don't have a symbolic displacement - we don't have any extra
2818   // restrictions.
2819   if (!hasSymbolicDisplacement)
2820     return true;
2821
2822   // FIXME: Some tweaks might be needed for medium code model.
2823   if (M != CodeModel::Small && M != CodeModel::Kernel)
2824     return false;
2825
2826   // For small code model we assume that latest object is 16MB before end of 31
2827   // bits boundary. We may also accept pretty large negative constants knowing
2828   // that all objects are in the positive half of address space.
2829   if (M == CodeModel::Small && Offset < 16*1024*1024)
2830     return true;
2831
2832   // For kernel code model we know that all object resist in the negative half
2833   // of 32bits address space. We may not accept negative offsets, since they may
2834   // be just off and we may accept pretty large positive ones.
2835   if (M == CodeModel::Kernel && Offset > 0)
2836     return true;
2837
2838   return false;
2839 }
2840
2841 /// isCalleePop - Determines whether the callee is required to pop its
2842 /// own arguments. Callee pop is necessary to support tail calls.
2843 bool X86::isCalleePop(CallingConv::ID CallingConv,
2844                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
2845   if (IsVarArg)
2846     return false;
2847
2848   switch (CallingConv) {
2849   default:
2850     return false;
2851   case CallingConv::X86_StdCall:
2852     return !is64Bit;
2853   case CallingConv::X86_FastCall:
2854     return !is64Bit;
2855   case CallingConv::X86_ThisCall:
2856     return !is64Bit;
2857   case CallingConv::Fast:
2858     return TailCallOpt;
2859   case CallingConv::GHC:
2860     return TailCallOpt;
2861   }
2862 }
2863
2864 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2865 /// specific condition code, returning the condition code and the LHS/RHS of the
2866 /// comparison to make.
2867 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2868                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2869   if (!isFP) {
2870     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2871       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2872         // X > -1   -> X == 0, jump !sign.
2873         RHS = DAG.getConstant(0, RHS.getValueType());
2874         return X86::COND_NS;
2875       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2876         // X < 0   -> X == 0, jump on sign.
2877         return X86::COND_S;
2878       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2879         // X < 1   -> X <= 0
2880         RHS = DAG.getConstant(0, RHS.getValueType());
2881         return X86::COND_LE;
2882       }
2883     }
2884
2885     switch (SetCCOpcode) {
2886     default: llvm_unreachable("Invalid integer condition!");
2887     case ISD::SETEQ:  return X86::COND_E;
2888     case ISD::SETGT:  return X86::COND_G;
2889     case ISD::SETGE:  return X86::COND_GE;
2890     case ISD::SETLT:  return X86::COND_L;
2891     case ISD::SETLE:  return X86::COND_LE;
2892     case ISD::SETNE:  return X86::COND_NE;
2893     case ISD::SETULT: return X86::COND_B;
2894     case ISD::SETUGT: return X86::COND_A;
2895     case ISD::SETULE: return X86::COND_BE;
2896     case ISD::SETUGE: return X86::COND_AE;
2897     }
2898   }
2899
2900   // First determine if it is required or is profitable to flip the operands.
2901
2902   // If LHS is a foldable load, but RHS is not, flip the condition.
2903   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2904       !ISD::isNON_EXTLoad(RHS.getNode())) {
2905     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2906     std::swap(LHS, RHS);
2907   }
2908
2909   switch (SetCCOpcode) {
2910   default: break;
2911   case ISD::SETOLT:
2912   case ISD::SETOLE:
2913   case ISD::SETUGT:
2914   case ISD::SETUGE:
2915     std::swap(LHS, RHS);
2916     break;
2917   }
2918
2919   // On a floating point condition, the flags are set as follows:
2920   // ZF  PF  CF   op
2921   //  0 | 0 | 0 | X > Y
2922   //  0 | 0 | 1 | X < Y
2923   //  1 | 0 | 0 | X == Y
2924   //  1 | 1 | 1 | unordered
2925   switch (SetCCOpcode) {
2926   default: llvm_unreachable("Condcode should be pre-legalized away");
2927   case ISD::SETUEQ:
2928   case ISD::SETEQ:   return X86::COND_E;
2929   case ISD::SETOLT:              // flipped
2930   case ISD::SETOGT:
2931   case ISD::SETGT:   return X86::COND_A;
2932   case ISD::SETOLE:              // flipped
2933   case ISD::SETOGE:
2934   case ISD::SETGE:   return X86::COND_AE;
2935   case ISD::SETUGT:              // flipped
2936   case ISD::SETULT:
2937   case ISD::SETLT:   return X86::COND_B;
2938   case ISD::SETUGE:              // flipped
2939   case ISD::SETULE:
2940   case ISD::SETLE:   return X86::COND_BE;
2941   case ISD::SETONE:
2942   case ISD::SETNE:   return X86::COND_NE;
2943   case ISD::SETUO:   return X86::COND_P;
2944   case ISD::SETO:    return X86::COND_NP;
2945   case ISD::SETOEQ:
2946   case ISD::SETUNE:  return X86::COND_INVALID;
2947   }
2948 }
2949
2950 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2951 /// code. Current x86 isa includes the following FP cmov instructions:
2952 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2953 static bool hasFPCMov(unsigned X86CC) {
2954   switch (X86CC) {
2955   default:
2956     return false;
2957   case X86::COND_B:
2958   case X86::COND_BE:
2959   case X86::COND_E:
2960   case X86::COND_P:
2961   case X86::COND_A:
2962   case X86::COND_AE:
2963   case X86::COND_NE:
2964   case X86::COND_NP:
2965     return true;
2966   }
2967 }
2968
2969 /// isFPImmLegal - Returns true if the target can instruction select the
2970 /// specified FP immediate natively. If false, the legalizer will
2971 /// materialize the FP immediate as a load from a constant pool.
2972 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2973   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2974     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2975       return true;
2976   }
2977   return false;
2978 }
2979
2980 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2981 /// the specified range (L, H].
2982 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2983   return (Val < 0) || (Val >= Low && Val < Hi);
2984 }
2985
2986 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2987 /// specified value.
2988 static bool isUndefOrEqual(int Val, int CmpVal) {
2989   if (Val < 0 || Val == CmpVal)
2990     return true;
2991   return false;
2992 }
2993
2994 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2995 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2996 /// the second operand.
2997 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2998   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2999     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3000   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3001     return (Mask[0] < 2 && Mask[1] < 2);
3002   return false;
3003 }
3004
3005 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
3006   SmallVector<int, 8> M;
3007   N->getMask(M);
3008   return ::isPSHUFDMask(M, N->getValueType(0));
3009 }
3010
3011 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3012 /// is suitable for input to PSHUFHW.
3013 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3014   if (VT != MVT::v8i16)
3015     return false;
3016
3017   // Lower quadword copied in order or undef.
3018   for (int i = 0; i != 4; ++i)
3019     if (Mask[i] >= 0 && Mask[i] != i)
3020       return false;
3021
3022   // Upper quadword shuffled.
3023   for (int i = 4; i != 8; ++i)
3024     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3025       return false;
3026
3027   return true;
3028 }
3029
3030 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3031   SmallVector<int, 8> M;
3032   N->getMask(M);
3033   return ::isPSHUFHWMask(M, N->getValueType(0));
3034 }
3035
3036 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3037 /// is suitable for input to PSHUFLW.
3038 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3039   if (VT != MVT::v8i16)
3040     return false;
3041
3042   // Upper quadword copied in order.
3043   for (int i = 4; i != 8; ++i)
3044     if (Mask[i] >= 0 && Mask[i] != i)
3045       return false;
3046
3047   // Lower quadword shuffled.
3048   for (int i = 0; i != 4; ++i)
3049     if (Mask[i] >= 4)
3050       return false;
3051
3052   return true;
3053 }
3054
3055 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3056   SmallVector<int, 8> M;
3057   N->getMask(M);
3058   return ::isPSHUFLWMask(M, N->getValueType(0));
3059 }
3060
3061 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3062 /// is suitable for input to PALIGNR.
3063 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3064                           bool hasSSSE3) {
3065   int i, e = VT.getVectorNumElements();
3066
3067   // Do not handle v2i64 / v2f64 shuffles with palignr.
3068   if (e < 4 || !hasSSSE3)
3069     return false;
3070
3071   for (i = 0; i != e; ++i)
3072     if (Mask[i] >= 0)
3073       break;
3074
3075   // All undef, not a palignr.
3076   if (i == e)
3077     return false;
3078
3079   // Make sure we're shifting in the right direction.
3080   if (Mask[i] <= i)
3081     return false;
3082
3083   int s = Mask[i] - i;
3084
3085   // Check the rest of the elements to see if they are consecutive.
3086   for (++i; i != e; ++i) {
3087     int m = Mask[i];
3088     if (m >= 0 && m != s+i)
3089       return false;
3090   }
3091   return true;
3092 }
3093
3094 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
3095   SmallVector<int, 8> M;
3096   N->getMask(M);
3097   return ::isPALIGNRMask(M, N->getValueType(0), true);
3098 }
3099
3100 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3101 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3102 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3103   int NumElems = VT.getVectorNumElements();
3104   if (NumElems != 2 && NumElems != 4)
3105     return false;
3106
3107   int Half = NumElems / 2;
3108   for (int i = 0; i < Half; ++i)
3109     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3110       return false;
3111   for (int i = Half; i < NumElems; ++i)
3112     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3113       return false;
3114
3115   return true;
3116 }
3117
3118 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3119   SmallVector<int, 8> M;
3120   N->getMask(M);
3121   return ::isSHUFPMask(M, N->getValueType(0));
3122 }
3123
3124 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3125 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3126 /// half elements to come from vector 1 (which would equal the dest.) and
3127 /// the upper half to come from vector 2.
3128 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3129   int NumElems = VT.getVectorNumElements();
3130
3131   if (NumElems != 2 && NumElems != 4)
3132     return false;
3133
3134   int Half = NumElems / 2;
3135   for (int i = 0; i < Half; ++i)
3136     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3137       return false;
3138   for (int i = Half; i < NumElems; ++i)
3139     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3140       return false;
3141   return true;
3142 }
3143
3144 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3145   SmallVector<int, 8> M;
3146   N->getMask(M);
3147   return isCommutedSHUFPMask(M, N->getValueType(0));
3148 }
3149
3150 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3151 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3152 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3153   if (N->getValueType(0).getVectorNumElements() != 4)
3154     return false;
3155
3156   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3157   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3158          isUndefOrEqual(N->getMaskElt(1), 7) &&
3159          isUndefOrEqual(N->getMaskElt(2), 2) &&
3160          isUndefOrEqual(N->getMaskElt(3), 3);
3161 }
3162
3163 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3164 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3165 /// <2, 3, 2, 3>
3166 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3167   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3168
3169   if (NumElems != 4)
3170     return false;
3171
3172   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3173   isUndefOrEqual(N->getMaskElt(1), 3) &&
3174   isUndefOrEqual(N->getMaskElt(2), 2) &&
3175   isUndefOrEqual(N->getMaskElt(3), 3);
3176 }
3177
3178 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3179 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3180 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3181   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3182
3183   if (NumElems != 2 && NumElems != 4)
3184     return false;
3185
3186   for (unsigned i = 0; i < NumElems/2; ++i)
3187     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3188       return false;
3189
3190   for (unsigned i = NumElems/2; i < NumElems; ++i)
3191     if (!isUndefOrEqual(N->getMaskElt(i), i))
3192       return false;
3193
3194   return true;
3195 }
3196
3197 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3198 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3199 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3200   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3201
3202   if ((NumElems != 2 && NumElems != 4)
3203       || N->getValueType(0).getSizeInBits() > 128)
3204     return false;
3205
3206   for (unsigned i = 0; i < NumElems/2; ++i)
3207     if (!isUndefOrEqual(N->getMaskElt(i), i))
3208       return false;
3209
3210   for (unsigned i = 0; i < NumElems/2; ++i)
3211     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3212       return false;
3213
3214   return true;
3215 }
3216
3217 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3218 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3219 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3220                          bool V2IsSplat = false) {
3221   int NumElts = VT.getVectorNumElements();
3222   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3223     return false;
3224
3225   // Handle vector lengths > 128 bits.  Define a "section" as a set of
3226   // 128 bits.  AVX defines UNPCK* to operate independently on 128-bit
3227   // sections.
3228   unsigned NumSections = VT.getSizeInBits() / 128;
3229   if (NumSections == 0 ) NumSections = 1;  // Handle MMX
3230   unsigned NumSectionElts = NumElts / NumSections;
3231
3232   unsigned Start = 0;
3233   unsigned End = NumSectionElts;
3234   for (unsigned s = 0; s < NumSections; ++s) {
3235     for (unsigned i = Start, j = s * NumSectionElts;
3236          i != End;
3237          i += 2, ++j) {
3238       int BitI  = Mask[i];
3239       int BitI1 = Mask[i+1];
3240       if (!isUndefOrEqual(BitI, j))
3241         return false;
3242       if (V2IsSplat) {
3243         if (!isUndefOrEqual(BitI1, NumElts))
3244           return false;
3245       } else {
3246         if (!isUndefOrEqual(BitI1, j + NumElts))
3247           return false;
3248       }
3249     }
3250     // Process the next 128 bits.
3251     Start += NumSectionElts;
3252     End += NumSectionElts;
3253   }
3254
3255   return true;
3256 }
3257
3258 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3259   SmallVector<int, 8> M;
3260   N->getMask(M);
3261   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3262 }
3263
3264 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3265 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3266 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3267                          bool V2IsSplat = false) {
3268   int NumElts = VT.getVectorNumElements();
3269   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3270     return false;
3271
3272   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3273     int BitI  = Mask[i];
3274     int BitI1 = Mask[i+1];
3275     if (!isUndefOrEqual(BitI, j + NumElts/2))
3276       return false;
3277     if (V2IsSplat) {
3278       if (isUndefOrEqual(BitI1, NumElts))
3279         return false;
3280     } else {
3281       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3282         return false;
3283     }
3284   }
3285   return true;
3286 }
3287
3288 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3289   SmallVector<int, 8> M;
3290   N->getMask(M);
3291   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3292 }
3293
3294 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3295 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3296 /// <0, 0, 1, 1>
3297 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3298   int NumElems = VT.getVectorNumElements();
3299   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3300     return false;
3301
3302   // Handle vector lengths > 128 bits.  Define a "section" as a set of
3303   // 128 bits.  AVX defines UNPCK* to operate independently on 128-bit
3304   // sections.
3305   unsigned NumSections = VT.getSizeInBits() / 128;
3306   if (NumSections == 0 ) NumSections = 1;  // Handle MMX
3307   unsigned NumSectionElts = NumElems / NumSections;
3308
3309   for (unsigned s = 0; s < NumSections; ++s) {
3310     for (unsigned i = s * NumSectionElts, j = s * NumSectionElts;
3311          i != NumSectionElts * (s + 1);
3312          i += 2, ++j) {
3313       int BitI  = Mask[i];
3314       int BitI1 = Mask[i+1];
3315
3316       if (!isUndefOrEqual(BitI, j))
3317         return false;
3318       if (!isUndefOrEqual(BitI1, j))
3319         return false;
3320     }
3321   }
3322
3323   return true;
3324 }
3325
3326 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3327   SmallVector<int, 8> M;
3328   N->getMask(M);
3329   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3330 }
3331
3332 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3333 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3334 /// <2, 2, 3, 3>
3335 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3336   int NumElems = VT.getVectorNumElements();
3337   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3338     return false;
3339
3340   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3341     int BitI  = Mask[i];
3342     int BitI1 = Mask[i+1];
3343     if (!isUndefOrEqual(BitI, j))
3344       return false;
3345     if (!isUndefOrEqual(BitI1, j))
3346       return false;
3347   }
3348   return true;
3349 }
3350
3351 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3352   SmallVector<int, 8> M;
3353   N->getMask(M);
3354   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3355 }
3356
3357 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3358 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3359 /// MOVSD, and MOVD, i.e. setting the lowest element.
3360 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3361   if (VT.getVectorElementType().getSizeInBits() < 32)
3362     return false;
3363
3364   int NumElts = VT.getVectorNumElements();
3365
3366   if (!isUndefOrEqual(Mask[0], NumElts))
3367     return false;
3368
3369   for (int i = 1; i < NumElts; ++i)
3370     if (!isUndefOrEqual(Mask[i], i))
3371       return false;
3372
3373   return true;
3374 }
3375
3376 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3377   SmallVector<int, 8> M;
3378   N->getMask(M);
3379   return ::isMOVLMask(M, N->getValueType(0));
3380 }
3381
3382 /// isVPERMILMask - Return true if the specified VECTOR_SHUFFLE operand
3383 /// specifies a shuffle of elements that is suitable for input to VPERMIL*.
3384 static bool isVPERMILMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3385   unsigned NumElts = VT.getVectorNumElements();
3386   unsigned NumLanes = VT.getSizeInBits()/128;
3387
3388   // Match any permutation of 128-bit vector with 32/64-bit types
3389   if (NumLanes == 1) {
3390     if (NumElts == 4 || NumElts == 2)
3391       return true;
3392     return false;
3393   }
3394
3395   // Only match 256-bit with 32/64-bit types
3396   if (NumElts != 8 && NumElts != 4)
3397     return false;
3398
3399   // The mask on the high lane should be the same as the low. Actually,
3400   // they can differ if any of the corresponding index in a lane is undef.
3401   int LaneSize = NumElts/NumLanes;
3402   for (int i = 0; i < LaneSize; ++i) {
3403     int HighElt = i+LaneSize;
3404     if (Mask[i] < 0 || Mask[HighElt] < 0)
3405       continue;
3406
3407     if (Mask[HighElt]-Mask[i] != LaneSize)
3408       return false;
3409   }
3410
3411   return true;
3412 }
3413
3414 /// getShuffleVPERMILImmediateediate - Return the appropriate immediate to shuffle
3415 /// the specified VECTOR_MASK mask with VPERMIL* instructions.
3416 static unsigned getShuffleVPERMILImmediate(SDNode *N) {
3417   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3418   EVT VT = SVOp->getValueType(0);
3419
3420   int NumElts = VT.getVectorNumElements();
3421   int NumLanes = VT.getSizeInBits()/128;
3422
3423   unsigned Mask = 0;
3424   for (int i = 0; i < NumElts/NumLanes /* lane size */; ++i)
3425     Mask |= SVOp->getMaskElt(i) << (i*2);
3426
3427   return Mask;
3428 }
3429
3430 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3431 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3432 /// element of vector 2 and the other elements to come from vector 1 in order.
3433 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3434                                bool V2IsSplat = false, bool V2IsUndef = false) {
3435   int NumOps = VT.getVectorNumElements();
3436   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3437     return false;
3438
3439   if (!isUndefOrEqual(Mask[0], 0))
3440     return false;
3441
3442   for (int i = 1; i < NumOps; ++i)
3443     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3444           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3445           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3446       return false;
3447
3448   return true;
3449 }
3450
3451 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3452                            bool V2IsUndef = false) {
3453   SmallVector<int, 8> M;
3454   N->getMask(M);
3455   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3456 }
3457
3458 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3459 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3460 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3461   if (N->getValueType(0).getVectorNumElements() != 4)
3462     return false;
3463
3464   // Expect 1, 1, 3, 3
3465   for (unsigned i = 0; i < 2; ++i) {
3466     int Elt = N->getMaskElt(i);
3467     if (Elt >= 0 && Elt != 1)
3468       return false;
3469   }
3470
3471   bool HasHi = false;
3472   for (unsigned i = 2; i < 4; ++i) {
3473     int Elt = N->getMaskElt(i);
3474     if (Elt >= 0 && Elt != 3)
3475       return false;
3476     if (Elt == 3)
3477       HasHi = true;
3478   }
3479   // Don't use movshdup if it can be done with a shufps.
3480   // FIXME: verify that matching u, u, 3, 3 is what we want.
3481   return HasHi;
3482 }
3483
3484 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3485 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3486 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3487   if (N->getValueType(0).getVectorNumElements() != 4)
3488     return false;
3489
3490   // Expect 0, 0, 2, 2
3491   for (unsigned i = 0; i < 2; ++i)
3492     if (N->getMaskElt(i) > 0)
3493       return false;
3494
3495   bool HasHi = false;
3496   for (unsigned i = 2; i < 4; ++i) {
3497     int Elt = N->getMaskElt(i);
3498     if (Elt >= 0 && Elt != 2)
3499       return false;
3500     if (Elt == 2)
3501       HasHi = true;
3502   }
3503   // Don't use movsldup if it can be done with a shufps.
3504   return HasHi;
3505 }
3506
3507 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3508 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3509 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3510   int e = N->getValueType(0).getVectorNumElements() / 2;
3511
3512   for (int i = 0; i < e; ++i)
3513     if (!isUndefOrEqual(N->getMaskElt(i), i))
3514       return false;
3515   for (int i = 0; i < e; ++i)
3516     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3517       return false;
3518   return true;
3519 }
3520
3521 /// isVEXTRACTF128Index - Return true if the specified
3522 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3523 /// suitable for input to VEXTRACTF128.
3524 bool X86::isVEXTRACTF128Index(SDNode *N) {
3525   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3526     return false;
3527
3528   // The index should be aligned on a 128-bit boundary.
3529   uint64_t Index =
3530     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3531
3532   unsigned VL = N->getValueType(0).getVectorNumElements();
3533   unsigned VBits = N->getValueType(0).getSizeInBits();
3534   unsigned ElSize = VBits / VL;
3535   bool Result = (Index * ElSize) % 128 == 0;
3536
3537   return Result;
3538 }
3539
3540 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3541 /// operand specifies a subvector insert that is suitable for input to
3542 /// VINSERTF128.
3543 bool X86::isVINSERTF128Index(SDNode *N) {
3544   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3545     return false;
3546
3547   // The index should be aligned on a 128-bit boundary.
3548   uint64_t Index =
3549     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3550
3551   unsigned VL = N->getValueType(0).getVectorNumElements();
3552   unsigned VBits = N->getValueType(0).getSizeInBits();
3553   unsigned ElSize = VBits / VL;
3554   bool Result = (Index * ElSize) % 128 == 0;
3555
3556   return Result;
3557 }
3558
3559 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3560 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3561 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3562   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3563   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3564
3565   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3566   unsigned Mask = 0;
3567   for (int i = 0; i < NumOperands; ++i) {
3568     int Val = SVOp->getMaskElt(NumOperands-i-1);
3569     if (Val < 0) Val = 0;
3570     if (Val >= NumOperands) Val -= NumOperands;
3571     Mask |= Val;
3572     if (i != NumOperands - 1)
3573       Mask <<= Shift;
3574   }
3575   return Mask;
3576 }
3577
3578 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3579 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3580 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3582   unsigned Mask = 0;
3583   // 8 nodes, but we only care about the last 4.
3584   for (unsigned i = 7; i >= 4; --i) {
3585     int Val = SVOp->getMaskElt(i);
3586     if (Val >= 0)
3587       Mask |= (Val - 4);
3588     if (i != 4)
3589       Mask <<= 2;
3590   }
3591   return Mask;
3592 }
3593
3594 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3595 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3596 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3597   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3598   unsigned Mask = 0;
3599   // 8 nodes, but we only care about the first 4.
3600   for (int i = 3; i >= 0; --i) {
3601     int Val = SVOp->getMaskElt(i);
3602     if (Val >= 0)
3603       Mask |= Val;
3604     if (i != 0)
3605       Mask <<= 2;
3606   }
3607   return Mask;
3608 }
3609
3610 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3611 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3612 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3613   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3614   EVT VVT = N->getValueType(0);
3615   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3616   int Val = 0;
3617
3618   unsigned i, e;
3619   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3620     Val = SVOp->getMaskElt(i);
3621     if (Val >= 0)
3622       break;
3623   }
3624   assert(Val - i > 0 && "PALIGNR imm should be positive");
3625   return (Val - i) * EltSize;
3626 }
3627
3628 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3629 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3630 /// instructions.
3631 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3632   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3633     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3634
3635   uint64_t Index =
3636     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3637
3638   EVT VecVT = N->getOperand(0).getValueType();
3639   EVT ElVT = VecVT.getVectorElementType();
3640
3641   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3642   return Index / NumElemsPerChunk;
3643 }
3644
3645 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3646 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3647 /// instructions.
3648 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3649   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3650     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3651
3652   uint64_t Index =
3653     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3654
3655   EVT VecVT = N->getValueType(0);
3656   EVT ElVT = VecVT.getVectorElementType();
3657
3658   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3659   return Index / NumElemsPerChunk;
3660 }
3661
3662 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3663 /// constant +0.0.
3664 bool X86::isZeroNode(SDValue Elt) {
3665   return ((isa<ConstantSDNode>(Elt) &&
3666            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3667           (isa<ConstantFPSDNode>(Elt) &&
3668            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3669 }
3670
3671 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3672 /// their permute mask.
3673 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3674                                     SelectionDAG &DAG) {
3675   EVT VT = SVOp->getValueType(0);
3676   unsigned NumElems = VT.getVectorNumElements();
3677   SmallVector<int, 8> MaskVec;
3678
3679   for (unsigned i = 0; i != NumElems; ++i) {
3680     int idx = SVOp->getMaskElt(i);
3681     if (idx < 0)
3682       MaskVec.push_back(idx);
3683     else if (idx < (int)NumElems)
3684       MaskVec.push_back(idx + NumElems);
3685     else
3686       MaskVec.push_back(idx - NumElems);
3687   }
3688   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3689                               SVOp->getOperand(0), &MaskVec[0]);
3690 }
3691
3692 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3693 /// the two vector operands have swapped position.
3694 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3695   unsigned NumElems = VT.getVectorNumElements();
3696   for (unsigned i = 0; i != NumElems; ++i) {
3697     int idx = Mask[i];
3698     if (idx < 0)
3699       continue;
3700     else if (idx < (int)NumElems)
3701       Mask[i] = idx + NumElems;
3702     else
3703       Mask[i] = idx - NumElems;
3704   }
3705 }
3706
3707 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3708 /// match movhlps. The lower half elements should come from upper half of
3709 /// V1 (and in order), and the upper half elements should come from the upper
3710 /// half of V2 (and in order).
3711 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3712   if (Op->getValueType(0).getVectorNumElements() != 4)
3713     return false;
3714   for (unsigned i = 0, e = 2; i != e; ++i)
3715     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3716       return false;
3717   for (unsigned i = 2; i != 4; ++i)
3718     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3719       return false;
3720   return true;
3721 }
3722
3723 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3724 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3725 /// required.
3726 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3727   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3728     return false;
3729   N = N->getOperand(0).getNode();
3730   if (!ISD::isNON_EXTLoad(N))
3731     return false;
3732   if (LD)
3733     *LD = cast<LoadSDNode>(N);
3734   return true;
3735 }
3736
3737 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3738 /// match movlp{s|d}. The lower half elements should come from lower half of
3739 /// V1 (and in order), and the upper half elements should come from the upper
3740 /// half of V2 (and in order). And since V1 will become the source of the
3741 /// MOVLP, it must be either a vector load or a scalar load to vector.
3742 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3743                                ShuffleVectorSDNode *Op) {
3744   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3745     return false;
3746   // Is V2 is a vector load, don't do this transformation. We will try to use
3747   // load folding shufps op.
3748   if (ISD::isNON_EXTLoad(V2))
3749     return false;
3750
3751   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3752
3753   if (NumElems != 2 && NumElems != 4)
3754     return false;
3755   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3756     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3757       return false;
3758   for (unsigned i = NumElems/2; i != NumElems; ++i)
3759     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3760       return false;
3761   return true;
3762 }
3763
3764 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3765 /// all the same.
3766 static bool isSplatVector(SDNode *N) {
3767   if (N->getOpcode() != ISD::BUILD_VECTOR)
3768     return false;
3769
3770   SDValue SplatValue = N->getOperand(0);
3771   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3772     if (N->getOperand(i) != SplatValue)
3773       return false;
3774   return true;
3775 }
3776
3777 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3778 /// to an zero vector.
3779 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3780 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3781   SDValue V1 = N->getOperand(0);
3782   SDValue V2 = N->getOperand(1);
3783   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3784   for (unsigned i = 0; i != NumElems; ++i) {
3785     int Idx = N->getMaskElt(i);
3786     if (Idx >= (int)NumElems) {
3787       unsigned Opc = V2.getOpcode();
3788       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3789         continue;
3790       if (Opc != ISD::BUILD_VECTOR ||
3791           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3792         return false;
3793     } else if (Idx >= 0) {
3794       unsigned Opc = V1.getOpcode();
3795       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3796         continue;
3797       if (Opc != ISD::BUILD_VECTOR ||
3798           !X86::isZeroNode(V1.getOperand(Idx)))
3799         return false;
3800     }
3801   }
3802   return true;
3803 }
3804
3805 /// getZeroVector - Returns a vector of specified type with all zero elements.
3806 ///
3807 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3808                              DebugLoc dl) {
3809   assert(VT.isVector() && "Expected a vector type");
3810
3811   // Always build SSE zero vectors as <4 x i32> bitcasted
3812   // to their dest type. This ensures they get CSE'd.
3813   SDValue Vec;
3814   if (VT.getSizeInBits() == 128) {  // SSE
3815     if (HasSSE2) {  // SSE2
3816       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3817       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3818     } else { // SSE1
3819       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3820       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3821     }
3822   } else if (VT.getSizeInBits() == 256) { // AVX
3823     // 256-bit logic and arithmetic instructions in AVX are
3824     // all floating-point, no support for integer ops. Default
3825     // to emitting fp zeroed vectors then.
3826     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3827     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3828     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3829   }
3830   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3831 }
3832
3833 /// getOnesVector - Returns a vector of specified type with all bits set.
3834 /// Always build ones vectors as <4 x i32>. For 256-bit types, use two
3835 /// <4 x i32> inserted in a <8 x i32> appropriately. Then bitcast to their
3836 /// original type, ensuring they get CSE'd.
3837 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3838   assert(VT.isVector() && "Expected a vector type");
3839   assert((VT.is128BitVector() || VT.is256BitVector())
3840          && "Expected a 128-bit or 256-bit vector type");
3841
3842   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3843   SDValue Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
3844                             Cst, Cst, Cst, Cst);
3845
3846   if (VT.is256BitVector()) {
3847     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, MVT::v8i32),
3848                               Vec, DAG.getConstant(0, MVT::i32), DAG, dl);
3849     Vec = Insert128BitVector(InsV, Vec,
3850                   DAG.getConstant(4 /* NumElems/2 */, MVT::i32), DAG, dl);
3851   }
3852
3853   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3854 }
3855
3856 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3857 /// that point to V2 points to its first element.
3858 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3859   EVT VT = SVOp->getValueType(0);
3860   unsigned NumElems = VT.getVectorNumElements();
3861
3862   bool Changed = false;
3863   SmallVector<int, 8> MaskVec;
3864   SVOp->getMask(MaskVec);
3865
3866   for (unsigned i = 0; i != NumElems; ++i) {
3867     if (MaskVec[i] > (int)NumElems) {
3868       MaskVec[i] = NumElems;
3869       Changed = true;
3870     }
3871   }
3872   if (Changed)
3873     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3874                                 SVOp->getOperand(1), &MaskVec[0]);
3875   return SDValue(SVOp, 0);
3876 }
3877
3878 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3879 /// operation of specified width.
3880 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3881                        SDValue V2) {
3882   unsigned NumElems = VT.getVectorNumElements();
3883   SmallVector<int, 8> Mask;
3884   Mask.push_back(NumElems);
3885   for (unsigned i = 1; i != NumElems; ++i)
3886     Mask.push_back(i);
3887   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3888 }
3889
3890 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3891 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3892                           SDValue V2) {
3893   unsigned NumElems = VT.getVectorNumElements();
3894   SmallVector<int, 8> Mask;
3895   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3896     Mask.push_back(i);
3897     Mask.push_back(i + NumElems);
3898   }
3899   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3900 }
3901
3902 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
3903 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3904                           SDValue V2) {
3905   unsigned NumElems = VT.getVectorNumElements();
3906   unsigned Half = NumElems/2;
3907   SmallVector<int, 8> Mask;
3908   for (unsigned i = 0; i != Half; ++i) {
3909     Mask.push_back(i + Half);
3910     Mask.push_back(i + NumElems + Half);
3911   }
3912   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3913 }
3914
3915 // PromoteSplatv8v16 - All i16 and i8 vector types can't be used directly by
3916 // a generic shuffle instruction because the target has no such instructions.
3917 // Generate shuffles which repeat i16 and i8 several times until they can be
3918 // represented by v4f32 and then be manipulated by target suported shuffles.
3919 static SDValue PromoteSplatv8v16(SDValue V, SelectionDAG &DAG, int &EltNo) {
3920   EVT VT = V.getValueType();
3921   int NumElems = VT.getVectorNumElements();
3922   DebugLoc dl = V.getDebugLoc();
3923
3924   while (NumElems > 4) {
3925     if (EltNo < NumElems/2) {
3926       V = getUnpackl(DAG, dl, VT, V, V);
3927     } else {
3928       V = getUnpackh(DAG, dl, VT, V, V);
3929       EltNo -= NumElems/2;
3930     }
3931     NumElems >>= 1;
3932   }
3933   return V;
3934 }
3935
3936 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
3937 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
3938   EVT VT = V.getValueType();
3939   DebugLoc dl = V.getDebugLoc();
3940   assert((VT.getSizeInBits() == 128 || VT.getSizeInBits() == 256)
3941          && "Vector size not supported");
3942
3943   bool Is128 = VT.getSizeInBits() == 128;
3944   EVT NVT = Is128 ? MVT::v4f32 : MVT::v8f32;
3945   V = DAG.getNode(ISD::BITCAST, dl, NVT, V);
3946
3947   if (Is128) {
3948     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3949     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
3950   } else {
3951     // The second half of indicies refer to the higher part, which is a
3952     // duplication of the lower one. This makes this shuffle a perfect match
3953     // for the VPERM instruction.
3954     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
3955                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
3956     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
3957   }
3958
3959   return DAG.getNode(ISD::BITCAST, dl, VT, V);
3960 }
3961
3962 /// PromoteVectorToScalarSplat - Since there's no native support for
3963 /// scalar_to_vector for 256-bit AVX, a 128-bit scalar_to_vector +
3964 /// INSERT_SUBVECTOR is generated. Recognize this idiom and do the
3965 /// shuffle before the insertion, this yields less instructions in the end.
3966 static SDValue PromoteVectorToScalarSplat(ShuffleVectorSDNode *SV,
3967                                           SelectionDAG &DAG) {
3968   EVT SrcVT = SV->getValueType(0);
3969   SDValue V1 = SV->getOperand(0);
3970   DebugLoc dl = SV->getDebugLoc();
3971   int NumElems = SrcVT.getVectorNumElements();
3972
3973   assert(SrcVT.is256BitVector() && "unknown howto handle vector type");
3974
3975   SmallVector<int, 4> Mask;
3976   for (int i = 0; i < NumElems/2; ++i)
3977     Mask.push_back(SV->getMaskElt(i));
3978
3979   EVT SVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
3980                              NumElems/2);
3981   SDValue SV1 = DAG.getVectorShuffle(SVT, dl, V1.getOperand(1),
3982                                      DAG.getUNDEF(SVT), &Mask[0]);
3983   SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), SV1,
3984                                     DAG.getConstant(0, MVT::i32), DAG, dl);
3985
3986   return Insert128BitVector(InsV, SV1,
3987                        DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
3988 }
3989
3990 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32 and
3991 /// v8i32, v16i16 or v32i8 to v8f32.
3992 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3993   EVT SrcVT = SV->getValueType(0);
3994   SDValue V1 = SV->getOperand(0);
3995   DebugLoc dl = SV->getDebugLoc();
3996
3997   int EltNo = SV->getSplatIndex();
3998   int NumElems = SrcVT.getVectorNumElements();
3999   unsigned Size = SrcVT.getSizeInBits();
4000
4001   // Extract the 128-bit part containing the splat element and update
4002   // the splat element index when it refers to the higher register.
4003   if (Size == 256) {
4004     unsigned Idx = (EltNo > NumElems/2) ? NumElems/2 : 0;
4005     V1 = Extract128BitVector(V1, DAG.getConstant(Idx, MVT::i32), DAG, dl);
4006     if (Idx > 0)
4007       EltNo -= NumElems/2;
4008   }
4009
4010   // Make this 128-bit vector duplicate i8 and i16 elements
4011   if (NumElems > 4)
4012     V1 = PromoteSplatv8v16(V1, DAG, EltNo);
4013
4014   // Recreate the 256-bit vector and place the same 128-bit vector
4015   // into the low and high part. This is necessary because we want
4016   // to use VPERM to shuffle the v8f32 vector, and VPERM only shuffles
4017   // inside each separate v4f32 lane.
4018   if (Size == 256) {
4019     SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), V1,
4020                          DAG.getConstant(0, MVT::i32), DAG, dl);
4021     V1 = Insert128BitVector(InsV, V1,
4022                DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4023   }
4024
4025   return getLegalSplat(DAG, V1, EltNo);
4026 }
4027
4028 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4029 /// vector of zero or undef vector.  This produces a shuffle where the low
4030 /// element of V2 is swizzled into the zero/undef vector, landing at element
4031 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4032 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4033                                              bool isZero, bool HasSSE2,
4034                                              SelectionDAG &DAG) {
4035   EVT VT = V2.getValueType();
4036   SDValue V1 = isZero
4037     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
4038   unsigned NumElems = VT.getVectorNumElements();
4039   SmallVector<int, 16> MaskVec;
4040   for (unsigned i = 0; i != NumElems; ++i)
4041     // If this is the insertion idx, put the low elt of V2 here.
4042     MaskVec.push_back(i == Idx ? NumElems : i);
4043   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
4044 }
4045
4046 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4047 /// element of the result of the vector shuffle.
4048 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
4049                                    unsigned Depth) {
4050   if (Depth == 6)
4051     return SDValue();  // Limit search depth.
4052
4053   SDValue V = SDValue(N, 0);
4054   EVT VT = V.getValueType();
4055   unsigned Opcode = V.getOpcode();
4056
4057   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4058   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4059     Index = SV->getMaskElt(Index);
4060
4061     if (Index < 0)
4062       return DAG.getUNDEF(VT.getVectorElementType());
4063
4064     int NumElems = VT.getVectorNumElements();
4065     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
4066     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
4067   }
4068
4069   // Recurse into target specific vector shuffles to find scalars.
4070   if (isTargetShuffle(Opcode)) {
4071     int NumElems = VT.getVectorNumElements();
4072     SmallVector<unsigned, 16> ShuffleMask;
4073     SDValue ImmN;
4074
4075     switch(Opcode) {
4076     case X86ISD::SHUFPS:
4077     case X86ISD::SHUFPD:
4078       ImmN = N->getOperand(N->getNumOperands()-1);
4079       DecodeSHUFPSMask(NumElems,
4080                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
4081                        ShuffleMask);
4082       break;
4083     case X86ISD::PUNPCKHBW:
4084     case X86ISD::PUNPCKHWD:
4085     case X86ISD::PUNPCKHDQ:
4086     case X86ISD::PUNPCKHQDQ:
4087       DecodePUNPCKHMask(NumElems, ShuffleMask);
4088       break;
4089     case X86ISD::UNPCKHPS:
4090     case X86ISD::UNPCKHPD:
4091       DecodeUNPCKHPMask(NumElems, ShuffleMask);
4092       break;
4093     case X86ISD::PUNPCKLBW:
4094     case X86ISD::PUNPCKLWD:
4095     case X86ISD::PUNPCKLDQ:
4096     case X86ISD::PUNPCKLQDQ:
4097       DecodePUNPCKLMask(VT, ShuffleMask);
4098       break;
4099     case X86ISD::UNPCKLPS:
4100     case X86ISD::UNPCKLPD:
4101     case X86ISD::VUNPCKLPSY:
4102     case X86ISD::VUNPCKLPDY:
4103       DecodeUNPCKLPMask(VT, ShuffleMask);
4104       break;
4105     case X86ISD::MOVHLPS:
4106       DecodeMOVHLPSMask(NumElems, ShuffleMask);
4107       break;
4108     case X86ISD::MOVLHPS:
4109       DecodeMOVLHPSMask(NumElems, ShuffleMask);
4110       break;
4111     case X86ISD::PSHUFD:
4112       ImmN = N->getOperand(N->getNumOperands()-1);
4113       DecodePSHUFMask(NumElems,
4114                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
4115                       ShuffleMask);
4116       break;
4117     case X86ISD::PSHUFHW:
4118       ImmN = N->getOperand(N->getNumOperands()-1);
4119       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4120                         ShuffleMask);
4121       break;
4122     case X86ISD::PSHUFLW:
4123       ImmN = N->getOperand(N->getNumOperands()-1);
4124       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4125                         ShuffleMask);
4126       break;
4127     case X86ISD::MOVSS:
4128     case X86ISD::MOVSD: {
4129       // The index 0 always comes from the first element of the second source,
4130       // this is why MOVSS and MOVSD are used in the first place. The other
4131       // elements come from the other positions of the first source vector.
4132       unsigned OpNum = (Index == 0) ? 1 : 0;
4133       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
4134                                  Depth+1);
4135     }
4136     case X86ISD::VPERMIL:
4137       ImmN = N->getOperand(N->getNumOperands()-1);
4138       DecodeVPERMILMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4139                         ShuffleMask);
4140     default:
4141       assert("not implemented for target shuffle node");
4142       return SDValue();
4143     }
4144
4145     Index = ShuffleMask[Index];
4146     if (Index < 0)
4147       return DAG.getUNDEF(VT.getVectorElementType());
4148
4149     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4150     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4151                                Depth+1);
4152   }
4153
4154   // Actual nodes that may contain scalar elements
4155   if (Opcode == ISD::BITCAST) {
4156     V = V.getOperand(0);
4157     EVT SrcVT = V.getValueType();
4158     unsigned NumElems = VT.getVectorNumElements();
4159
4160     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4161       return SDValue();
4162   }
4163
4164   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4165     return (Index == 0) ? V.getOperand(0)
4166                           : DAG.getUNDEF(VT.getVectorElementType());
4167
4168   if (V.getOpcode() == ISD::BUILD_VECTOR)
4169     return V.getOperand(Index);
4170
4171   return SDValue();
4172 }
4173
4174 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4175 /// shuffle operation which come from a consecutively from a zero. The
4176 /// search can start in two different directions, from left or right.
4177 static
4178 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4179                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4180   int i = 0;
4181
4182   while (i < NumElems) {
4183     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4184     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4185     if (!(Elt.getNode() &&
4186          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4187       break;
4188     ++i;
4189   }
4190
4191   return i;
4192 }
4193
4194 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4195 /// MaskE correspond consecutively to elements from one of the vector operands,
4196 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4197 static
4198 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4199                               int OpIdx, int NumElems, unsigned &OpNum) {
4200   bool SeenV1 = false;
4201   bool SeenV2 = false;
4202
4203   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4204     int Idx = SVOp->getMaskElt(i);
4205     // Ignore undef indicies
4206     if (Idx < 0)
4207       continue;
4208
4209     if (Idx < NumElems)
4210       SeenV1 = true;
4211     else
4212       SeenV2 = true;
4213
4214     // Only accept consecutive elements from the same vector
4215     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4216       return false;
4217   }
4218
4219   OpNum = SeenV1 ? 0 : 1;
4220   return true;
4221 }
4222
4223 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4224 /// logical left shift of a vector.
4225 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4226                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4227   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4228   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4229               false /* check zeros from right */, DAG);
4230   unsigned OpSrc;
4231
4232   if (!NumZeros)
4233     return false;
4234
4235   // Considering the elements in the mask that are not consecutive zeros,
4236   // check if they consecutively come from only one of the source vectors.
4237   //
4238   //               V1 = {X, A, B, C}     0
4239   //                         \  \  \    /
4240   //   vector_shuffle V1, V2 <1, 2, 3, X>
4241   //
4242   if (!isShuffleMaskConsecutive(SVOp,
4243             0,                   // Mask Start Index
4244             NumElems-NumZeros-1, // Mask End Index
4245             NumZeros,            // Where to start looking in the src vector
4246             NumElems,            // Number of elements in vector
4247             OpSrc))              // Which source operand ?
4248     return false;
4249
4250   isLeft = false;
4251   ShAmt = NumZeros;
4252   ShVal = SVOp->getOperand(OpSrc);
4253   return true;
4254 }
4255
4256 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4257 /// logical left shift of a vector.
4258 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4259                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4260   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4261   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4262               true /* check zeros from left */, DAG);
4263   unsigned OpSrc;
4264
4265   if (!NumZeros)
4266     return false;
4267
4268   // Considering the elements in the mask that are not consecutive zeros,
4269   // check if they consecutively come from only one of the source vectors.
4270   //
4271   //                           0    { A, B, X, X } = V2
4272   //                          / \    /  /
4273   //   vector_shuffle V1, V2 <X, X, 4, 5>
4274   //
4275   if (!isShuffleMaskConsecutive(SVOp,
4276             NumZeros,     // Mask Start Index
4277             NumElems-1,   // Mask End Index
4278             0,            // Where to start looking in the src vector
4279             NumElems,     // Number of elements in vector
4280             OpSrc))       // Which source operand ?
4281     return false;
4282
4283   isLeft = true;
4284   ShAmt = NumZeros;
4285   ShVal = SVOp->getOperand(OpSrc);
4286   return true;
4287 }
4288
4289 /// isVectorShift - Returns true if the shuffle can be implemented as a
4290 /// logical left or right shift of a vector.
4291 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4292                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4293   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4294       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4295     return true;
4296
4297   return false;
4298 }
4299
4300 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4301 ///
4302 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4303                                        unsigned NumNonZero, unsigned NumZero,
4304                                        SelectionDAG &DAG,
4305                                        const TargetLowering &TLI) {
4306   if (NumNonZero > 8)
4307     return SDValue();
4308
4309   DebugLoc dl = Op.getDebugLoc();
4310   SDValue V(0, 0);
4311   bool First = true;
4312   for (unsigned i = 0; i < 16; ++i) {
4313     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4314     if (ThisIsNonZero && First) {
4315       if (NumZero)
4316         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4317       else
4318         V = DAG.getUNDEF(MVT::v8i16);
4319       First = false;
4320     }
4321
4322     if ((i & 1) != 0) {
4323       SDValue ThisElt(0, 0), LastElt(0, 0);
4324       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4325       if (LastIsNonZero) {
4326         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4327                               MVT::i16, Op.getOperand(i-1));
4328       }
4329       if (ThisIsNonZero) {
4330         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4331         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4332                               ThisElt, DAG.getConstant(8, MVT::i8));
4333         if (LastIsNonZero)
4334           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4335       } else
4336         ThisElt = LastElt;
4337
4338       if (ThisElt.getNode())
4339         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4340                         DAG.getIntPtrConstant(i/2));
4341     }
4342   }
4343
4344   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4345 }
4346
4347 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4348 ///
4349 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4350                                      unsigned NumNonZero, unsigned NumZero,
4351                                      SelectionDAG &DAG,
4352                                      const TargetLowering &TLI) {
4353   if (NumNonZero > 4)
4354     return SDValue();
4355
4356   DebugLoc dl = Op.getDebugLoc();
4357   SDValue V(0, 0);
4358   bool First = true;
4359   for (unsigned i = 0; i < 8; ++i) {
4360     bool isNonZero = (NonZeros & (1 << i)) != 0;
4361     if (isNonZero) {
4362       if (First) {
4363         if (NumZero)
4364           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4365         else
4366           V = DAG.getUNDEF(MVT::v8i16);
4367         First = false;
4368       }
4369       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4370                       MVT::v8i16, V, Op.getOperand(i),
4371                       DAG.getIntPtrConstant(i));
4372     }
4373   }
4374
4375   return V;
4376 }
4377
4378 /// getVShift - Return a vector logical shift node.
4379 ///
4380 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4381                          unsigned NumBits, SelectionDAG &DAG,
4382                          const TargetLowering &TLI, DebugLoc dl) {
4383   EVT ShVT = MVT::v2i64;
4384   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4385   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4386   return DAG.getNode(ISD::BITCAST, dl, VT,
4387                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4388                              DAG.getConstant(NumBits,
4389                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4390 }
4391
4392 SDValue
4393 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4394                                           SelectionDAG &DAG) const {
4395
4396   // Check if the scalar load can be widened into a vector load. And if
4397   // the address is "base + cst" see if the cst can be "absorbed" into
4398   // the shuffle mask.
4399   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4400     SDValue Ptr = LD->getBasePtr();
4401     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4402       return SDValue();
4403     EVT PVT = LD->getValueType(0);
4404     if (PVT != MVT::i32 && PVT != MVT::f32)
4405       return SDValue();
4406
4407     int FI = -1;
4408     int64_t Offset = 0;
4409     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4410       FI = FINode->getIndex();
4411       Offset = 0;
4412     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4413                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4414       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4415       Offset = Ptr.getConstantOperandVal(1);
4416       Ptr = Ptr.getOperand(0);
4417     } else {
4418       return SDValue();
4419     }
4420
4421     SDValue Chain = LD->getChain();
4422     // Make sure the stack object alignment is at least 16.
4423     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4424     if (DAG.InferPtrAlignment(Ptr) < 16) {
4425       if (MFI->isFixedObjectIndex(FI)) {
4426         // Can't change the alignment. FIXME: It's possible to compute
4427         // the exact stack offset and reference FI + adjust offset instead.
4428         // If someone *really* cares about this. That's the way to implement it.
4429         return SDValue();
4430       } else {
4431         MFI->setObjectAlignment(FI, 16);
4432       }
4433     }
4434
4435     // (Offset % 16) must be multiple of 4. Then address is then
4436     // Ptr + (Offset & ~15).
4437     if (Offset < 0)
4438       return SDValue();
4439     if ((Offset % 16) & 3)
4440       return SDValue();
4441     int64_t StartOffset = Offset & ~15;
4442     if (StartOffset)
4443       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4444                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4445
4446     int EltNo = (Offset - StartOffset) >> 2;
4447     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4448     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4449     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4450                              LD->getPointerInfo().getWithOffset(StartOffset),
4451                              false, false, 0);
4452     // Canonicalize it to a v4i32 shuffle.
4453     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, V1);
4454     return DAG.getNode(ISD::BITCAST, dl, VT,
4455                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4456                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4457   }
4458
4459   return SDValue();
4460 }
4461
4462 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4463 /// vector of type 'VT', see if the elements can be replaced by a single large
4464 /// load which has the same value as a build_vector whose operands are 'elts'.
4465 ///
4466 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4467 ///
4468 /// FIXME: we'd also like to handle the case where the last elements are zero
4469 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4470 /// There's even a handy isZeroNode for that purpose.
4471 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4472                                         DebugLoc &DL, SelectionDAG &DAG) {
4473   EVT EltVT = VT.getVectorElementType();
4474   unsigned NumElems = Elts.size();
4475
4476   LoadSDNode *LDBase = NULL;
4477   unsigned LastLoadedElt = -1U;
4478
4479   // For each element in the initializer, see if we've found a load or an undef.
4480   // If we don't find an initial load element, or later load elements are
4481   // non-consecutive, bail out.
4482   for (unsigned i = 0; i < NumElems; ++i) {
4483     SDValue Elt = Elts[i];
4484
4485     if (!Elt.getNode() ||
4486         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4487       return SDValue();
4488     if (!LDBase) {
4489       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4490         return SDValue();
4491       LDBase = cast<LoadSDNode>(Elt.getNode());
4492       LastLoadedElt = i;
4493       continue;
4494     }
4495     if (Elt.getOpcode() == ISD::UNDEF)
4496       continue;
4497
4498     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4499     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4500       return SDValue();
4501     LastLoadedElt = i;
4502   }
4503
4504   // If we have found an entire vector of loads and undefs, then return a large
4505   // load of the entire vector width starting at the base pointer.  If we found
4506   // consecutive loads for the low half, generate a vzext_load node.
4507   if (LastLoadedElt == NumElems - 1) {
4508     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4509       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4510                          LDBase->getPointerInfo(),
4511                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4512     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4513                        LDBase->getPointerInfo(),
4514                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4515                        LDBase->getAlignment());
4516   } else if (NumElems == 4 && LastLoadedElt == 1) {
4517     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4518     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4519     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4520                                               Ops, 2, MVT::i32,
4521                                               LDBase->getMemOperand());
4522     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4523   }
4524   return SDValue();
4525 }
4526
4527 SDValue
4528 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4529   DebugLoc dl = Op.getDebugLoc();
4530
4531   EVT VT = Op.getValueType();
4532   EVT ExtVT = VT.getVectorElementType();
4533   unsigned NumElems = Op.getNumOperands();
4534
4535   // All zero's:
4536   //  - pxor (SSE2), xorps (SSE1), vpxor (128 AVX), xorp[s|d] (256 AVX)
4537   // All one's:
4538   //  - pcmpeqd (SSE2 and 128 AVX), fallback to constant pools (256 AVX)
4539   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4540       ISD::isBuildVectorAllOnes(Op.getNode())) {
4541     // Canonicalize this to <4 x i32> or <8 x 32> (SSE) to
4542     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4543     // eliminated on x86-32 hosts.
4544     if (Op.getValueType() == MVT::v4i32 ||
4545         Op.getValueType() == MVT::v8i32)
4546       return Op;
4547
4548     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4549       return getOnesVector(Op.getValueType(), DAG, dl);
4550     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4551   }
4552
4553   unsigned EVTBits = ExtVT.getSizeInBits();
4554
4555   unsigned NumZero  = 0;
4556   unsigned NumNonZero = 0;
4557   unsigned NonZeros = 0;
4558   bool IsAllConstants = true;
4559   SmallSet<SDValue, 8> Values;
4560   for (unsigned i = 0; i < NumElems; ++i) {
4561     SDValue Elt = Op.getOperand(i);
4562     if (Elt.getOpcode() == ISD::UNDEF)
4563       continue;
4564     Values.insert(Elt);
4565     if (Elt.getOpcode() != ISD::Constant &&
4566         Elt.getOpcode() != ISD::ConstantFP)
4567       IsAllConstants = false;
4568     if (X86::isZeroNode(Elt))
4569       NumZero++;
4570     else {
4571       NonZeros |= (1 << i);
4572       NumNonZero++;
4573     }
4574   }
4575
4576   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4577   if (NumNonZero == 0)
4578     return DAG.getUNDEF(VT);
4579
4580   // Special case for single non-zero, non-undef, element.
4581   if (NumNonZero == 1) {
4582     unsigned Idx = CountTrailingZeros_32(NonZeros);
4583     SDValue Item = Op.getOperand(Idx);
4584
4585     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4586     // the value are obviously zero, truncate the value to i32 and do the
4587     // insertion that way.  Only do this if the value is non-constant or if the
4588     // value is a constant being inserted into element 0.  It is cheaper to do
4589     // a constant pool load than it is to do a movd + shuffle.
4590     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4591         (!IsAllConstants || Idx == 0)) {
4592       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4593         // Handle SSE only.
4594         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4595         EVT VecVT = MVT::v4i32;
4596         unsigned VecElts = 4;
4597
4598         // Truncate the value (which may itself be a constant) to i32, and
4599         // convert it to a vector with movd (S2V+shuffle to zero extend).
4600         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4601         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4602         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4603                                            Subtarget->hasSSE2(), DAG);
4604
4605         // Now we have our 32-bit value zero extended in the low element of
4606         // a vector.  If Idx != 0, swizzle it into place.
4607         if (Idx != 0) {
4608           SmallVector<int, 4> Mask;
4609           Mask.push_back(Idx);
4610           for (unsigned i = 1; i != VecElts; ++i)
4611             Mask.push_back(i);
4612           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4613                                       DAG.getUNDEF(Item.getValueType()),
4614                                       &Mask[0]);
4615         }
4616         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4617       }
4618     }
4619
4620     // If we have a constant or non-constant insertion into the low element of
4621     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4622     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4623     // depending on what the source datatype is.
4624     if (Idx == 0) {
4625       if (NumZero == 0) {
4626         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4627       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4628           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4629         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4630         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4631         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4632                                            DAG);
4633       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4634         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4635         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4636         EVT MiddleVT = MVT::v4i32;
4637         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4638         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4639                                            Subtarget->hasSSE2(), DAG);
4640         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4641       }
4642     }
4643
4644     // Is it a vector logical left shift?
4645     if (NumElems == 2 && Idx == 1 &&
4646         X86::isZeroNode(Op.getOperand(0)) &&
4647         !X86::isZeroNode(Op.getOperand(1))) {
4648       unsigned NumBits = VT.getSizeInBits();
4649       return getVShift(true, VT,
4650                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4651                                    VT, Op.getOperand(1)),
4652                        NumBits/2, DAG, *this, dl);
4653     }
4654
4655     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4656       return SDValue();
4657
4658     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4659     // is a non-constant being inserted into an element other than the low one,
4660     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4661     // movd/movss) to move this into the low element, then shuffle it into
4662     // place.
4663     if (EVTBits == 32) {
4664       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4665
4666       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4667       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4668                                          Subtarget->hasSSE2(), DAG);
4669       SmallVector<int, 8> MaskVec;
4670       for (unsigned i = 0; i < NumElems; i++)
4671         MaskVec.push_back(i == Idx ? 0 : 1);
4672       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4673     }
4674   }
4675
4676   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4677   if (Values.size() == 1) {
4678     if (EVTBits == 32) {
4679       // Instead of a shuffle like this:
4680       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4681       // Check if it's possible to issue this instead.
4682       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4683       unsigned Idx = CountTrailingZeros_32(NonZeros);
4684       SDValue Item = Op.getOperand(Idx);
4685       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4686         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4687     }
4688     return SDValue();
4689   }
4690
4691   // A vector full of immediates; various special cases are already
4692   // handled, so this is best done with a single constant-pool load.
4693   if (IsAllConstants)
4694     return SDValue();
4695
4696   // For AVX-length vectors, build the individual 128-bit pieces and use
4697   // shuffles to put them in place.
4698   if (VT.getSizeInBits() == 256 && !ISD::isBuildVectorAllZeros(Op.getNode())) {
4699     SmallVector<SDValue, 32> V;
4700     for (unsigned i = 0; i < NumElems; ++i)
4701       V.push_back(Op.getOperand(i));
4702
4703     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4704
4705     // Build both the lower and upper subvector.
4706     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4707     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4708                                 NumElems/2);
4709
4710     // Recreate the wider vector with the lower and upper part.
4711     SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Upper,
4712                                 DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4713     return Insert128BitVector(Vec, Lower, DAG.getConstant(0, MVT::i32),
4714                               DAG, dl);
4715   }
4716
4717   // Let legalizer expand 2-wide build_vectors.
4718   if (EVTBits == 64) {
4719     if (NumNonZero == 1) {
4720       // One half is zero or undef.
4721       unsigned Idx = CountTrailingZeros_32(NonZeros);
4722       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4723                                  Op.getOperand(Idx));
4724       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4725                                          Subtarget->hasSSE2(), DAG);
4726     }
4727     return SDValue();
4728   }
4729
4730   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4731   if (EVTBits == 8 && NumElems == 16) {
4732     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4733                                         *this);
4734     if (V.getNode()) return V;
4735   }
4736
4737   if (EVTBits == 16 && NumElems == 8) {
4738     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4739                                       *this);
4740     if (V.getNode()) return V;
4741   }
4742
4743   // If element VT is == 32 bits, turn it into a number of shuffles.
4744   SmallVector<SDValue, 8> V;
4745   V.resize(NumElems);
4746   if (NumElems == 4 && NumZero > 0) {
4747     for (unsigned i = 0; i < 4; ++i) {
4748       bool isZero = !(NonZeros & (1 << i));
4749       if (isZero)
4750         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4751       else
4752         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4753     }
4754
4755     for (unsigned i = 0; i < 2; ++i) {
4756       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4757         default: break;
4758         case 0:
4759           V[i] = V[i*2];  // Must be a zero vector.
4760           break;
4761         case 1:
4762           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4763           break;
4764         case 2:
4765           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4766           break;
4767         case 3:
4768           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4769           break;
4770       }
4771     }
4772
4773     SmallVector<int, 8> MaskVec;
4774     bool Reverse = (NonZeros & 0x3) == 2;
4775     for (unsigned i = 0; i < 2; ++i)
4776       MaskVec.push_back(Reverse ? 1-i : i);
4777     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4778     for (unsigned i = 0; i < 2; ++i)
4779       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4780     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4781   }
4782
4783   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4784     // Check for a build vector of consecutive loads.
4785     for (unsigned i = 0; i < NumElems; ++i)
4786       V[i] = Op.getOperand(i);
4787
4788     // Check for elements which are consecutive loads.
4789     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4790     if (LD.getNode())
4791       return LD;
4792
4793     // For SSE 4.1, use insertps to put the high elements into the low element.
4794     if (getSubtarget()->hasSSE41()) {
4795       SDValue Result;
4796       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4797         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4798       else
4799         Result = DAG.getUNDEF(VT);
4800
4801       for (unsigned i = 1; i < NumElems; ++i) {
4802         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4803         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4804                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4805       }
4806       return Result;
4807     }
4808
4809     // Otherwise, expand into a number of unpckl*, start by extending each of
4810     // our (non-undef) elements to the full vector width with the element in the
4811     // bottom slot of the vector (which generates no code for SSE).
4812     for (unsigned i = 0; i < NumElems; ++i) {
4813       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4814         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4815       else
4816         V[i] = DAG.getUNDEF(VT);
4817     }
4818
4819     // Next, we iteratively mix elements, e.g. for v4f32:
4820     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4821     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4822     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4823     unsigned EltStride = NumElems >> 1;
4824     while (EltStride != 0) {
4825       for (unsigned i = 0; i < EltStride; ++i) {
4826         // If V[i+EltStride] is undef and this is the first round of mixing,
4827         // then it is safe to just drop this shuffle: V[i] is already in the
4828         // right place, the one element (since it's the first round) being
4829         // inserted as undef can be dropped.  This isn't safe for successive
4830         // rounds because they will permute elements within both vectors.
4831         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4832             EltStride == NumElems/2)
4833           continue;
4834
4835         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4836       }
4837       EltStride >>= 1;
4838     }
4839     return V[0];
4840   }
4841   return SDValue();
4842 }
4843
4844 SDValue
4845 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4846   // We support concatenate two MMX registers and place them in a MMX
4847   // register.  This is better than doing a stack convert.
4848   DebugLoc dl = Op.getDebugLoc();
4849   EVT ResVT = Op.getValueType();
4850   assert(Op.getNumOperands() == 2);
4851   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4852          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4853   int Mask[2];
4854   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
4855   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4856   InVec = Op.getOperand(1);
4857   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4858     unsigned NumElts = ResVT.getVectorNumElements();
4859     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4860     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4861                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4862   } else {
4863     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
4864     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4865     Mask[0] = 0; Mask[1] = 2;
4866     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4867   }
4868   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4869 }
4870
4871 // v8i16 shuffles - Prefer shuffles in the following order:
4872 // 1. [all]   pshuflw, pshufhw, optional move
4873 // 2. [ssse3] 1 x pshufb
4874 // 3. [ssse3] 2 x pshufb + 1 x por
4875 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4876 SDValue
4877 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4878                                             SelectionDAG &DAG) const {
4879   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4880   SDValue V1 = SVOp->getOperand(0);
4881   SDValue V2 = SVOp->getOperand(1);
4882   DebugLoc dl = SVOp->getDebugLoc();
4883   SmallVector<int, 8> MaskVals;
4884
4885   // Determine if more than 1 of the words in each of the low and high quadwords
4886   // of the result come from the same quadword of one of the two inputs.  Undef
4887   // mask values count as coming from any quadword, for better codegen.
4888   SmallVector<unsigned, 4> LoQuad(4);
4889   SmallVector<unsigned, 4> HiQuad(4);
4890   BitVector InputQuads(4);
4891   for (unsigned i = 0; i < 8; ++i) {
4892     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4893     int EltIdx = SVOp->getMaskElt(i);
4894     MaskVals.push_back(EltIdx);
4895     if (EltIdx < 0) {
4896       ++Quad[0];
4897       ++Quad[1];
4898       ++Quad[2];
4899       ++Quad[3];
4900       continue;
4901     }
4902     ++Quad[EltIdx / 4];
4903     InputQuads.set(EltIdx / 4);
4904   }
4905
4906   int BestLoQuad = -1;
4907   unsigned MaxQuad = 1;
4908   for (unsigned i = 0; i < 4; ++i) {
4909     if (LoQuad[i] > MaxQuad) {
4910       BestLoQuad = i;
4911       MaxQuad = LoQuad[i];
4912     }
4913   }
4914
4915   int BestHiQuad = -1;
4916   MaxQuad = 1;
4917   for (unsigned i = 0; i < 4; ++i) {
4918     if (HiQuad[i] > MaxQuad) {
4919       BestHiQuad = i;
4920       MaxQuad = HiQuad[i];
4921     }
4922   }
4923
4924   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4925   // of the two input vectors, shuffle them into one input vector so only a
4926   // single pshufb instruction is necessary. If There are more than 2 input
4927   // quads, disable the next transformation since it does not help SSSE3.
4928   bool V1Used = InputQuads[0] || InputQuads[1];
4929   bool V2Used = InputQuads[2] || InputQuads[3];
4930   if (Subtarget->hasSSSE3()) {
4931     if (InputQuads.count() == 2 && V1Used && V2Used) {
4932       BestLoQuad = InputQuads.find_first();
4933       BestHiQuad = InputQuads.find_next(BestLoQuad);
4934     }
4935     if (InputQuads.count() > 2) {
4936       BestLoQuad = -1;
4937       BestHiQuad = -1;
4938     }
4939   }
4940
4941   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4942   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4943   // words from all 4 input quadwords.
4944   SDValue NewV;
4945   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4946     SmallVector<int, 8> MaskV;
4947     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4948     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4949     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4950                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
4951                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
4952     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
4953
4954     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4955     // source words for the shuffle, to aid later transformations.
4956     bool AllWordsInNewV = true;
4957     bool InOrder[2] = { true, true };
4958     for (unsigned i = 0; i != 8; ++i) {
4959       int idx = MaskVals[i];
4960       if (idx != (int)i)
4961         InOrder[i/4] = false;
4962       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4963         continue;
4964       AllWordsInNewV = false;
4965       break;
4966     }
4967
4968     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4969     if (AllWordsInNewV) {
4970       for (int i = 0; i != 8; ++i) {
4971         int idx = MaskVals[i];
4972         if (idx < 0)
4973           continue;
4974         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4975         if ((idx != i) && idx < 4)
4976           pshufhw = false;
4977         if ((idx != i) && idx > 3)
4978           pshuflw = false;
4979       }
4980       V1 = NewV;
4981       V2Used = false;
4982       BestLoQuad = 0;
4983       BestHiQuad = 1;
4984     }
4985
4986     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4987     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4988     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4989       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4990       unsigned TargetMask = 0;
4991       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4992                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4993       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4994                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4995       V1 = NewV.getOperand(0);
4996       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4997     }
4998   }
4999
5000   // If we have SSSE3, and all words of the result are from 1 input vector,
5001   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
5002   // is present, fall back to case 4.
5003   if (Subtarget->hasSSSE3()) {
5004     SmallVector<SDValue,16> pshufbMask;
5005
5006     // If we have elements from both input vectors, set the high bit of the
5007     // shuffle mask element to zero out elements that come from V2 in the V1
5008     // mask, and elements that come from V1 in the V2 mask, so that the two
5009     // results can be OR'd together.
5010     bool TwoInputs = V1Used && V2Used;
5011     for (unsigned i = 0; i != 8; ++i) {
5012       int EltIdx = MaskVals[i] * 2;
5013       if (TwoInputs && (EltIdx >= 16)) {
5014         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5015         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5016         continue;
5017       }
5018       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
5019       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
5020     }
5021     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
5022     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5023                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5024                                  MVT::v16i8, &pshufbMask[0], 16));
5025     if (!TwoInputs)
5026       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5027
5028     // Calculate the shuffle mask for the second input, shuffle it, and
5029     // OR it with the first shuffled input.
5030     pshufbMask.clear();
5031     for (unsigned i = 0; i != 8; ++i) {
5032       int EltIdx = MaskVals[i] * 2;
5033       if (EltIdx < 16) {
5034         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5035         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5036         continue;
5037       }
5038       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5039       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
5040     }
5041     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
5042     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5043                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5044                                  MVT::v16i8, &pshufbMask[0], 16));
5045     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5046     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5047   }
5048
5049   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
5050   // and update MaskVals with new element order.
5051   BitVector InOrder(8);
5052   if (BestLoQuad >= 0) {
5053     SmallVector<int, 8> MaskV;
5054     for (int i = 0; i != 4; ++i) {
5055       int idx = MaskVals[i];
5056       if (idx < 0) {
5057         MaskV.push_back(-1);
5058         InOrder.set(i);
5059       } else if ((idx / 4) == BestLoQuad) {
5060         MaskV.push_back(idx & 3);
5061         InOrder.set(i);
5062       } else {
5063         MaskV.push_back(-1);
5064       }
5065     }
5066     for (unsigned i = 4; i != 8; ++i)
5067       MaskV.push_back(i);
5068     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5069                                 &MaskV[0]);
5070
5071     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5072       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
5073                                NewV.getOperand(0),
5074                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
5075                                DAG);
5076   }
5077
5078   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
5079   // and update MaskVals with the new element order.
5080   if (BestHiQuad >= 0) {
5081     SmallVector<int, 8> MaskV;
5082     for (unsigned i = 0; i != 4; ++i)
5083       MaskV.push_back(i);
5084     for (unsigned i = 4; i != 8; ++i) {
5085       int idx = MaskVals[i];
5086       if (idx < 0) {
5087         MaskV.push_back(-1);
5088         InOrder.set(i);
5089       } else if ((idx / 4) == BestHiQuad) {
5090         MaskV.push_back((idx & 3) + 4);
5091         InOrder.set(i);
5092       } else {
5093         MaskV.push_back(-1);
5094       }
5095     }
5096     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5097                                 &MaskV[0]);
5098
5099     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5100       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
5101                               NewV.getOperand(0),
5102                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
5103                               DAG);
5104   }
5105
5106   // In case BestHi & BestLo were both -1, which means each quadword has a word
5107   // from each of the four input quadwords, calculate the InOrder bitvector now
5108   // before falling through to the insert/extract cleanup.
5109   if (BestLoQuad == -1 && BestHiQuad == -1) {
5110     NewV = V1;
5111     for (int i = 0; i != 8; ++i)
5112       if (MaskVals[i] < 0 || MaskVals[i] == i)
5113         InOrder.set(i);
5114   }
5115
5116   // The other elements are put in the right place using pextrw and pinsrw.
5117   for (unsigned i = 0; i != 8; ++i) {
5118     if (InOrder[i])
5119       continue;
5120     int EltIdx = MaskVals[i];
5121     if (EltIdx < 0)
5122       continue;
5123     SDValue ExtOp = (EltIdx < 8)
5124     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
5125                   DAG.getIntPtrConstant(EltIdx))
5126     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
5127                   DAG.getIntPtrConstant(EltIdx - 8));
5128     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
5129                        DAG.getIntPtrConstant(i));
5130   }
5131   return NewV;
5132 }
5133
5134 // v16i8 shuffles - Prefer shuffles in the following order:
5135 // 1. [ssse3] 1 x pshufb
5136 // 2. [ssse3] 2 x pshufb + 1 x por
5137 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
5138 static
5139 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
5140                                  SelectionDAG &DAG,
5141                                  const X86TargetLowering &TLI) {
5142   SDValue V1 = SVOp->getOperand(0);
5143   SDValue V2 = SVOp->getOperand(1);
5144   DebugLoc dl = SVOp->getDebugLoc();
5145   SmallVector<int, 16> MaskVals;
5146   SVOp->getMask(MaskVals);
5147
5148   // If we have SSSE3, case 1 is generated when all result bytes come from
5149   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5150   // present, fall back to case 3.
5151   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5152   bool V1Only = true;
5153   bool V2Only = true;
5154   for (unsigned i = 0; i < 16; ++i) {
5155     int EltIdx = MaskVals[i];
5156     if (EltIdx < 0)
5157       continue;
5158     if (EltIdx < 16)
5159       V2Only = false;
5160     else
5161       V1Only = false;
5162   }
5163
5164   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5165   if (TLI.getSubtarget()->hasSSSE3()) {
5166     SmallVector<SDValue,16> pshufbMask;
5167
5168     // If all result elements are from one input vector, then only translate
5169     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5170     //
5171     // Otherwise, we have elements from both input vectors, and must zero out
5172     // elements that come from V2 in the first mask, and V1 in the second mask
5173     // so that we can OR them together.
5174     bool TwoInputs = !(V1Only || V2Only);
5175     for (unsigned i = 0; i != 16; ++i) {
5176       int EltIdx = MaskVals[i];
5177       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5178         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5179         continue;
5180       }
5181       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5182     }
5183     // If all the elements are from V2, assign it to V1 and return after
5184     // building the first pshufb.
5185     if (V2Only)
5186       V1 = V2;
5187     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5188                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5189                                  MVT::v16i8, &pshufbMask[0], 16));
5190     if (!TwoInputs)
5191       return V1;
5192
5193     // Calculate the shuffle mask for the second input, shuffle it, and
5194     // OR it with the first shuffled input.
5195     pshufbMask.clear();
5196     for (unsigned i = 0; i != 16; ++i) {
5197       int EltIdx = MaskVals[i];
5198       if (EltIdx < 16) {
5199         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5200         continue;
5201       }
5202       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5203     }
5204     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5205                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5206                                  MVT::v16i8, &pshufbMask[0], 16));
5207     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5208   }
5209
5210   // No SSSE3 - Calculate in place words and then fix all out of place words
5211   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5212   // the 16 different words that comprise the two doublequadword input vectors.
5213   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5214   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5215   SDValue NewV = V2Only ? V2 : V1;
5216   for (int i = 0; i != 8; ++i) {
5217     int Elt0 = MaskVals[i*2];
5218     int Elt1 = MaskVals[i*2+1];
5219
5220     // This word of the result is all undef, skip it.
5221     if (Elt0 < 0 && Elt1 < 0)
5222       continue;
5223
5224     // This word of the result is already in the correct place, skip it.
5225     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5226       continue;
5227     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5228       continue;
5229
5230     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5231     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5232     SDValue InsElt;
5233
5234     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5235     // using a single extract together, load it and store it.
5236     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5237       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5238                            DAG.getIntPtrConstant(Elt1 / 2));
5239       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5240                         DAG.getIntPtrConstant(i));
5241       continue;
5242     }
5243
5244     // If Elt1 is defined, extract it from the appropriate source.  If the
5245     // source byte is not also odd, shift the extracted word left 8 bits
5246     // otherwise clear the bottom 8 bits if we need to do an or.
5247     if (Elt1 >= 0) {
5248       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5249                            DAG.getIntPtrConstant(Elt1 / 2));
5250       if ((Elt1 & 1) == 0)
5251         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5252                              DAG.getConstant(8,
5253                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5254       else if (Elt0 >= 0)
5255         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5256                              DAG.getConstant(0xFF00, MVT::i16));
5257     }
5258     // If Elt0 is defined, extract it from the appropriate source.  If the
5259     // source byte is not also even, shift the extracted word right 8 bits. If
5260     // Elt1 was also defined, OR the extracted values together before
5261     // inserting them in the result.
5262     if (Elt0 >= 0) {
5263       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5264                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5265       if ((Elt0 & 1) != 0)
5266         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5267                               DAG.getConstant(8,
5268                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5269       else if (Elt1 >= 0)
5270         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5271                              DAG.getConstant(0x00FF, MVT::i16));
5272       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5273                          : InsElt0;
5274     }
5275     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5276                        DAG.getIntPtrConstant(i));
5277   }
5278   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5279 }
5280
5281 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5282 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5283 /// done when every pair / quad of shuffle mask elements point to elements in
5284 /// the right sequence. e.g.
5285 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5286 static
5287 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5288                                  SelectionDAG &DAG, DebugLoc dl) {
5289   EVT VT = SVOp->getValueType(0);
5290   SDValue V1 = SVOp->getOperand(0);
5291   SDValue V2 = SVOp->getOperand(1);
5292   unsigned NumElems = VT.getVectorNumElements();
5293   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5294   EVT NewVT;
5295   switch (VT.getSimpleVT().SimpleTy) {
5296   default: assert(false && "Unexpected!");
5297   case MVT::v4f32: NewVT = MVT::v2f64; break;
5298   case MVT::v4i32: NewVT = MVT::v2i64; break;
5299   case MVT::v8i16: NewVT = MVT::v4i32; break;
5300   case MVT::v16i8: NewVT = MVT::v4i32; break;
5301   }
5302
5303   int Scale = NumElems / NewWidth;
5304   SmallVector<int, 8> MaskVec;
5305   for (unsigned i = 0; i < NumElems; i += Scale) {
5306     int StartIdx = -1;
5307     for (int j = 0; j < Scale; ++j) {
5308       int EltIdx = SVOp->getMaskElt(i+j);
5309       if (EltIdx < 0)
5310         continue;
5311       if (StartIdx == -1)
5312         StartIdx = EltIdx - (EltIdx % Scale);
5313       if (EltIdx != StartIdx + j)
5314         return SDValue();
5315     }
5316     if (StartIdx == -1)
5317       MaskVec.push_back(-1);
5318     else
5319       MaskVec.push_back(StartIdx / Scale);
5320   }
5321
5322   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5323   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5324   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5325 }
5326
5327 /// getVZextMovL - Return a zero-extending vector move low node.
5328 ///
5329 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5330                             SDValue SrcOp, SelectionDAG &DAG,
5331                             const X86Subtarget *Subtarget, DebugLoc dl) {
5332   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5333     LoadSDNode *LD = NULL;
5334     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5335       LD = dyn_cast<LoadSDNode>(SrcOp);
5336     if (!LD) {
5337       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5338       // instead.
5339       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5340       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5341           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5342           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5343           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5344         // PR2108
5345         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5346         return DAG.getNode(ISD::BITCAST, dl, VT,
5347                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5348                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5349                                                    OpVT,
5350                                                    SrcOp.getOperand(0)
5351                                                           .getOperand(0))));
5352       }
5353     }
5354   }
5355
5356   return DAG.getNode(ISD::BITCAST, dl, VT,
5357                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5358                                  DAG.getNode(ISD::BITCAST, dl,
5359                                              OpVT, SrcOp)));
5360 }
5361
5362 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
5363 /// which could not be matched by any known target speficic shuffle
5364 static SDValue
5365 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5366   return SDValue();
5367 }
5368
5369 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
5370 /// 4 elements, and match them with several different shuffle types.
5371 static SDValue
5372 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5373   SDValue V1 = SVOp->getOperand(0);
5374   SDValue V2 = SVOp->getOperand(1);
5375   DebugLoc dl = SVOp->getDebugLoc();
5376   EVT VT = SVOp->getValueType(0);
5377
5378   assert(VT.getSizeInBits() == 128 && "Unsupported vector size");
5379
5380   SmallVector<std::pair<int, int>, 8> Locs;
5381   Locs.resize(4);
5382   SmallVector<int, 8> Mask1(4U, -1);
5383   SmallVector<int, 8> PermMask;
5384   SVOp->getMask(PermMask);
5385
5386   unsigned NumHi = 0;
5387   unsigned NumLo = 0;
5388   for (unsigned i = 0; i != 4; ++i) {
5389     int Idx = PermMask[i];
5390     if (Idx < 0) {
5391       Locs[i] = std::make_pair(-1, -1);
5392     } else {
5393       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5394       if (Idx < 4) {
5395         Locs[i] = std::make_pair(0, NumLo);
5396         Mask1[NumLo] = Idx;
5397         NumLo++;
5398       } else {
5399         Locs[i] = std::make_pair(1, NumHi);
5400         if (2+NumHi < 4)
5401           Mask1[2+NumHi] = Idx;
5402         NumHi++;
5403       }
5404     }
5405   }
5406
5407   if (NumLo <= 2 && NumHi <= 2) {
5408     // If no more than two elements come from either vector. This can be
5409     // implemented with two shuffles. First shuffle gather the elements.
5410     // The second shuffle, which takes the first shuffle as both of its
5411     // vector operands, put the elements into the right order.
5412     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5413
5414     SmallVector<int, 8> Mask2(4U, -1);
5415
5416     for (unsigned i = 0; i != 4; ++i) {
5417       if (Locs[i].first == -1)
5418         continue;
5419       else {
5420         unsigned Idx = (i < 2) ? 0 : 4;
5421         Idx += Locs[i].first * 2 + Locs[i].second;
5422         Mask2[i] = Idx;
5423       }
5424     }
5425
5426     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5427   } else if (NumLo == 3 || NumHi == 3) {
5428     // Otherwise, we must have three elements from one vector, call it X, and
5429     // one element from the other, call it Y.  First, use a shufps to build an
5430     // intermediate vector with the one element from Y and the element from X
5431     // that will be in the same half in the final destination (the indexes don't
5432     // matter). Then, use a shufps to build the final vector, taking the half
5433     // containing the element from Y from the intermediate, and the other half
5434     // from X.
5435     if (NumHi == 3) {
5436       // Normalize it so the 3 elements come from V1.
5437       CommuteVectorShuffleMask(PermMask, VT);
5438       std::swap(V1, V2);
5439     }
5440
5441     // Find the element from V2.
5442     unsigned HiIndex;
5443     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5444       int Val = PermMask[HiIndex];
5445       if (Val < 0)
5446         continue;
5447       if (Val >= 4)
5448         break;
5449     }
5450
5451     Mask1[0] = PermMask[HiIndex];
5452     Mask1[1] = -1;
5453     Mask1[2] = PermMask[HiIndex^1];
5454     Mask1[3] = -1;
5455     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5456
5457     if (HiIndex >= 2) {
5458       Mask1[0] = PermMask[0];
5459       Mask1[1] = PermMask[1];
5460       Mask1[2] = HiIndex & 1 ? 6 : 4;
5461       Mask1[3] = HiIndex & 1 ? 4 : 6;
5462       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5463     } else {
5464       Mask1[0] = HiIndex & 1 ? 2 : 0;
5465       Mask1[1] = HiIndex & 1 ? 0 : 2;
5466       Mask1[2] = PermMask[2];
5467       Mask1[3] = PermMask[3];
5468       if (Mask1[2] >= 0)
5469         Mask1[2] += 4;
5470       if (Mask1[3] >= 0)
5471         Mask1[3] += 4;
5472       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5473     }
5474   }
5475
5476   // Break it into (shuffle shuffle_hi, shuffle_lo).
5477   Locs.clear();
5478   Locs.resize(4);
5479   SmallVector<int,8> LoMask(4U, -1);
5480   SmallVector<int,8> HiMask(4U, -1);
5481
5482   SmallVector<int,8> *MaskPtr = &LoMask;
5483   unsigned MaskIdx = 0;
5484   unsigned LoIdx = 0;
5485   unsigned HiIdx = 2;
5486   for (unsigned i = 0; i != 4; ++i) {
5487     if (i == 2) {
5488       MaskPtr = &HiMask;
5489       MaskIdx = 1;
5490       LoIdx = 0;
5491       HiIdx = 2;
5492     }
5493     int Idx = PermMask[i];
5494     if (Idx < 0) {
5495       Locs[i] = std::make_pair(-1, -1);
5496     } else if (Idx < 4) {
5497       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5498       (*MaskPtr)[LoIdx] = Idx;
5499       LoIdx++;
5500     } else {
5501       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5502       (*MaskPtr)[HiIdx] = Idx;
5503       HiIdx++;
5504     }
5505   }
5506
5507   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5508   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5509   SmallVector<int, 8> MaskOps;
5510   for (unsigned i = 0; i != 4; ++i) {
5511     if (Locs[i].first == -1) {
5512       MaskOps.push_back(-1);
5513     } else {
5514       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5515       MaskOps.push_back(Idx);
5516     }
5517   }
5518   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5519 }
5520
5521 static bool MayFoldVectorLoad(SDValue V) {
5522   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5523     V = V.getOperand(0);
5524   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5525     V = V.getOperand(0);
5526   if (MayFoldLoad(V))
5527     return true;
5528   return false;
5529 }
5530
5531 // FIXME: the version above should always be used. Since there's
5532 // a bug where several vector shuffles can't be folded because the
5533 // DAG is not updated during lowering and a node claims to have two
5534 // uses while it only has one, use this version, and let isel match
5535 // another instruction if the load really happens to have more than
5536 // one use. Remove this version after this bug get fixed.
5537 // rdar://8434668, PR8156
5538 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5539   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5540     V = V.getOperand(0);
5541   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5542     V = V.getOperand(0);
5543   if (ISD::isNormalLoad(V.getNode()))
5544     return true;
5545   return false;
5546 }
5547
5548 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5549 /// a vector extract, and if both can be later optimized into a single load.
5550 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5551 /// here because otherwise a target specific shuffle node is going to be
5552 /// emitted for this shuffle, and the optimization not done.
5553 /// FIXME: This is probably not the best approach, but fix the problem
5554 /// until the right path is decided.
5555 static
5556 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5557                                          const TargetLowering &TLI) {
5558   EVT VT = V.getValueType();
5559   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5560
5561   // Be sure that the vector shuffle is present in a pattern like this:
5562   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5563   if (!V.hasOneUse())
5564     return false;
5565
5566   SDNode *N = *V.getNode()->use_begin();
5567   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5568     return false;
5569
5570   SDValue EltNo = N->getOperand(1);
5571   if (!isa<ConstantSDNode>(EltNo))
5572     return false;
5573
5574   // If the bit convert changed the number of elements, it is unsafe
5575   // to examine the mask.
5576   bool HasShuffleIntoBitcast = false;
5577   if (V.getOpcode() == ISD::BITCAST) {
5578     EVT SrcVT = V.getOperand(0).getValueType();
5579     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5580       return false;
5581     V = V.getOperand(0);
5582     HasShuffleIntoBitcast = true;
5583   }
5584
5585   // Select the input vector, guarding against out of range extract vector.
5586   unsigned NumElems = VT.getVectorNumElements();
5587   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5588   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5589   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5590
5591   // Skip one more bit_convert if necessary
5592   if (V.getOpcode() == ISD::BITCAST)
5593     V = V.getOperand(0);
5594
5595   if (ISD::isNormalLoad(V.getNode())) {
5596     // Is the original load suitable?
5597     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5598
5599     // FIXME: avoid the multi-use bug that is preventing lots of
5600     // of foldings to be detected, this is still wrong of course, but
5601     // give the temporary desired behavior, and if it happens that
5602     // the load has real more uses, during isel it will not fold, and
5603     // will generate poor code.
5604     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5605       return false;
5606
5607     if (!HasShuffleIntoBitcast)
5608       return true;
5609
5610     // If there's a bitcast before the shuffle, check if the load type and
5611     // alignment is valid.
5612     unsigned Align = LN0->getAlignment();
5613     unsigned NewAlign =
5614       TLI.getTargetData()->getABITypeAlignment(
5615                                     VT.getTypeForEVT(*DAG.getContext()));
5616
5617     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5618       return false;
5619   }
5620
5621   return true;
5622 }
5623
5624 static
5625 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5626   EVT VT = Op.getValueType();
5627
5628   // Canonizalize to v2f64.
5629   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5630   return DAG.getNode(ISD::BITCAST, dl, VT,
5631                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5632                                           V1, DAG));
5633 }
5634
5635 static
5636 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5637                         bool HasSSE2) {
5638   SDValue V1 = Op.getOperand(0);
5639   SDValue V2 = Op.getOperand(1);
5640   EVT VT = Op.getValueType();
5641
5642   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5643
5644   if (HasSSE2 && VT == MVT::v2f64)
5645     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5646
5647   // v4f32 or v4i32
5648   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5649 }
5650
5651 static
5652 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5653   SDValue V1 = Op.getOperand(0);
5654   SDValue V2 = Op.getOperand(1);
5655   EVT VT = Op.getValueType();
5656
5657   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5658          "unsupported shuffle type");
5659
5660   if (V2.getOpcode() == ISD::UNDEF)
5661     V2 = V1;
5662
5663   // v4i32 or v4f32
5664   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5665 }
5666
5667 static
5668 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5669   SDValue V1 = Op.getOperand(0);
5670   SDValue V2 = Op.getOperand(1);
5671   EVT VT = Op.getValueType();
5672   unsigned NumElems = VT.getVectorNumElements();
5673
5674   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5675   // operand of these instructions is only memory, so check if there's a
5676   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5677   // same masks.
5678   bool CanFoldLoad = false;
5679
5680   // Trivial case, when V2 comes from a load.
5681   if (MayFoldVectorLoad(V2))
5682     CanFoldLoad = true;
5683
5684   // When V1 is a load, it can be folded later into a store in isel, example:
5685   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5686   //    turns into:
5687   //  (MOVLPSmr addr:$src1, VR128:$src2)
5688   // So, recognize this potential and also use MOVLPS or MOVLPD
5689   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5690     CanFoldLoad = true;
5691
5692   // Both of them can't be memory operations though.
5693   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
5694     CanFoldLoad = false;
5695
5696   if (CanFoldLoad) {
5697     if (HasSSE2 && NumElems == 2)
5698       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5699
5700     if (NumElems == 4)
5701       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5702   }
5703
5704   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5705   // movl and movlp will both match v2i64, but v2i64 is never matched by
5706   // movl earlier because we make it strict to avoid messing with the movlp load
5707   // folding logic (see the code above getMOVLP call). Match it here then,
5708   // this is horrible, but will stay like this until we move all shuffle
5709   // matching to x86 specific nodes. Note that for the 1st condition all
5710   // types are matched with movsd.
5711   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5712     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5713   else if (HasSSE2)
5714     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5715
5716
5717   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5718
5719   // Invert the operand order and use SHUFPS to match it.
5720   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5721                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5722 }
5723
5724 static inline unsigned getUNPCKLOpcode(EVT VT) {
5725   switch(VT.getSimpleVT().SimpleTy) {
5726   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5727   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5728   case MVT::v4f32: return X86ISD::UNPCKLPS;
5729   case MVT::v2f64: return X86ISD::UNPCKLPD;
5730   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
5731   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
5732   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5733   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5734   default:
5735     llvm_unreachable("Unknown type for unpckl");
5736   }
5737   return 0;
5738 }
5739
5740 static inline unsigned getUNPCKHOpcode(EVT VT) {
5741   switch(VT.getSimpleVT().SimpleTy) {
5742   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5743   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5744   case MVT::v4f32: return X86ISD::UNPCKHPS;
5745   case MVT::v2f64: return X86ISD::UNPCKHPD;
5746   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5747   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5748   default:
5749     llvm_unreachable("Unknown type for unpckh");
5750   }
5751   return 0;
5752 }
5753
5754 static
5755 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5756                                const TargetLowering &TLI,
5757                                const X86Subtarget *Subtarget) {
5758   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5759   EVT VT = Op.getValueType();
5760   DebugLoc dl = Op.getDebugLoc();
5761   SDValue V1 = Op.getOperand(0);
5762   SDValue V2 = Op.getOperand(1);
5763
5764   if (isZeroShuffle(SVOp))
5765     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5766
5767   // Handle splat operations
5768   if (SVOp->isSplat()) {
5769     unsigned NumElem = VT.getVectorNumElements();
5770     // Special case, this is the only place now where it's allowed to return
5771     // a vector_shuffle operation without using a target specific node, because
5772     // *hopefully* it will be optimized away by the dag combiner. FIXME: should
5773     // this be moved to DAGCombine instead?
5774     if (NumElem <= 4 && CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5775       return Op;
5776
5777     // Since there's no native support for scalar_to_vector for 256-bit AVX, a
5778     // 128-bit scalar_to_vector + INSERT_SUBVECTOR is generated. Recognize this
5779     // idiom and do the shuffle before the insertion, this yields less
5780     // instructions in the end.
5781     if (VT.is256BitVector() &&
5782         V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
5783         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
5784         V1.getOperand(1).getOpcode() == ISD::SCALAR_TO_VECTOR)
5785       return PromoteVectorToScalarSplat(SVOp, DAG);
5786
5787     // Handle splats by matching through known shuffle masks
5788     if ((VT.is128BitVector() && NumElem <= 4) ||
5789         (VT.is256BitVector() && NumElem <= 8))
5790       return SDValue();
5791
5792     // All i16 and i8 vector types can't be used directly by a generic shuffle
5793     // instruction because the target has no such instruction. Generate shuffles
5794     // which repeat i16 and i8 several times until they fit in i32, and then can
5795     // be manipulated by target suported shuffles. After the insertion of the
5796     // necessary shuffles, the result is bitcasted back to v4f32 or v8f32.
5797     return PromoteSplat(SVOp, DAG);
5798   }
5799
5800   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5801   // do it!
5802   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5803     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5804     if (NewOp.getNode())
5805       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
5806   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5807     // FIXME: Figure out a cleaner way to do this.
5808     // Try to make use of movq to zero out the top part.
5809     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5810       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5811       if (NewOp.getNode()) {
5812         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5813           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5814                               DAG, Subtarget, dl);
5815       }
5816     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5817       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5818       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5819         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5820                             DAG, Subtarget, dl);
5821     }
5822   }
5823   return SDValue();
5824 }
5825
5826 SDValue
5827 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5828   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5829   SDValue V1 = Op.getOperand(0);
5830   SDValue V2 = Op.getOperand(1);
5831   EVT VT = Op.getValueType();
5832   DebugLoc dl = Op.getDebugLoc();
5833   unsigned NumElems = VT.getVectorNumElements();
5834   bool isMMX = VT.getSizeInBits() == 64;
5835   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5836   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5837   bool V1IsSplat = false;
5838   bool V2IsSplat = false;
5839   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5840   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5841   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5842   MachineFunction &MF = DAG.getMachineFunction();
5843   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5844
5845   // Shuffle operations on MMX not supported.
5846   if (isMMX)
5847     return Op;
5848
5849   // Vector shuffle lowering takes 3 steps:
5850   //
5851   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5852   //    narrowing and commutation of operands should be handled.
5853   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5854   //    shuffle nodes.
5855   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5856   //    so the shuffle can be broken into other shuffles and the legalizer can
5857   //    try the lowering again.
5858   //
5859   // The general ideia is that no vector_shuffle operation should be left to
5860   // be matched during isel, all of them must be converted to a target specific
5861   // node here.
5862
5863   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5864   // narrowing and commutation of operands should be handled. The actual code
5865   // doesn't include all of those, work in progress...
5866   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5867   if (NewOp.getNode())
5868     return NewOp;
5869
5870   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5871   // unpckh_undef). Only use pshufd if speed is more important than size.
5872   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5873     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5874   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5875     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5876
5877   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5878       RelaxedMayFoldVectorLoad(V1))
5879     return getMOVDDup(Op, dl, V1, DAG);
5880
5881   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5882     return getMOVHighToLow(Op, dl, DAG);
5883
5884   // Use to match splats
5885   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5886       (VT == MVT::v2f64 || VT == MVT::v2i64))
5887     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5888
5889   if (X86::isPSHUFDMask(SVOp)) {
5890     // The actual implementation will match the mask in the if above and then
5891     // during isel it can match several different instructions, not only pshufd
5892     // as its name says, sad but true, emulate the behavior for now...
5893     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5894         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5895
5896     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5897
5898     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5899       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5900
5901     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5902       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5903                                   TargetMask, DAG);
5904
5905     if (VT == MVT::v4f32)
5906       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5907                                   TargetMask, DAG);
5908   }
5909
5910   // Check if this can be converted into a logical shift.
5911   bool isLeft = false;
5912   unsigned ShAmt = 0;
5913   SDValue ShVal;
5914   bool isShift = getSubtarget()->hasSSE2() &&
5915     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5916   if (isShift && ShVal.hasOneUse()) {
5917     // If the shifted value has multiple uses, it may be cheaper to use
5918     // v_set0 + movlhps or movhlps, etc.
5919     EVT EltVT = VT.getVectorElementType();
5920     ShAmt *= EltVT.getSizeInBits();
5921     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5922   }
5923
5924   if (X86::isMOVLMask(SVOp)) {
5925     if (V1IsUndef)
5926       return V2;
5927     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5928       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5929     if (!X86::isMOVLPMask(SVOp)) {
5930       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5931         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5932
5933       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5934         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5935     }
5936   }
5937
5938   // FIXME: fold these into legal mask.
5939   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5940     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5941
5942   if (X86::isMOVHLPSMask(SVOp))
5943     return getMOVHighToLow(Op, dl, DAG);
5944
5945   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5946     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5947
5948   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5949     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5950
5951   if (X86::isMOVLPMask(SVOp))
5952     return getMOVLP(Op, dl, DAG, HasSSE2);
5953
5954   if (ShouldXformToMOVHLPS(SVOp) ||
5955       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5956     return CommuteVectorShuffle(SVOp, DAG);
5957
5958   if (isShift) {
5959     // No better options. Use a vshl / vsrl.
5960     EVT EltVT = VT.getVectorElementType();
5961     ShAmt *= EltVT.getSizeInBits();
5962     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5963   }
5964
5965   bool Commuted = false;
5966   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5967   // 1,1,1,1 -> v8i16 though.
5968   V1IsSplat = isSplatVector(V1.getNode());
5969   V2IsSplat = isSplatVector(V2.getNode());
5970
5971   // Canonicalize the splat or undef, if present, to be on the RHS.
5972   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5973     Op = CommuteVectorShuffle(SVOp, DAG);
5974     SVOp = cast<ShuffleVectorSDNode>(Op);
5975     V1 = SVOp->getOperand(0);
5976     V2 = SVOp->getOperand(1);
5977     std::swap(V1IsSplat, V2IsSplat);
5978     std::swap(V1IsUndef, V2IsUndef);
5979     Commuted = true;
5980   }
5981
5982   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5983     // Shuffling low element of v1 into undef, just return v1.
5984     if (V2IsUndef)
5985       return V1;
5986     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5987     // the instruction selector will not match, so get a canonical MOVL with
5988     // swapped operands to undo the commute.
5989     return getMOVL(DAG, dl, VT, V2, V1);
5990   }
5991
5992   if (X86::isUNPCKLMask(SVOp))
5993     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5994
5995   if (X86::isUNPCKHMask(SVOp))
5996     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5997
5998   if (V2IsSplat) {
5999     // Normalize mask so all entries that point to V2 points to its first
6000     // element then try to match unpck{h|l} again. If match, return a
6001     // new vector_shuffle with the corrected mask.
6002     SDValue NewMask = NormalizeMask(SVOp, DAG);
6003     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
6004     if (NSVOp != SVOp) {
6005       if (X86::isUNPCKLMask(NSVOp, true)) {
6006         return NewMask;
6007       } else if (X86::isUNPCKHMask(NSVOp, true)) {
6008         return NewMask;
6009       }
6010     }
6011   }
6012
6013   if (Commuted) {
6014     // Commute is back and try unpck* again.
6015     // FIXME: this seems wrong.
6016     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
6017     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
6018
6019     if (X86::isUNPCKLMask(NewSVOp))
6020       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
6021
6022     if (X86::isUNPCKHMask(NewSVOp))
6023       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
6024   }
6025
6026   // Normalize the node to match x86 shuffle ops if needed
6027   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
6028     return CommuteVectorShuffle(SVOp, DAG);
6029
6030   // The checks below are all present in isShuffleMaskLegal, but they are
6031   // inlined here right now to enable us to directly emit target specific
6032   // nodes, and remove one by one until they don't return Op anymore.
6033   SmallVector<int, 16> M;
6034   SVOp->getMask(M);
6035
6036   if (isPALIGNRMask(M, VT, HasSSSE3))
6037     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
6038                                 X86::getShufflePALIGNRImmediate(SVOp),
6039                                 DAG);
6040
6041   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
6042       SVOp->getSplatIndex() == 0 && V2IsUndef) {
6043     if (VT == MVT::v2f64)
6044       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
6045     if (VT == MVT::v2i64)
6046       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
6047   }
6048
6049   if (isPSHUFHWMask(M, VT))
6050     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
6051                                 X86::getShufflePSHUFHWImmediate(SVOp),
6052                                 DAG);
6053
6054   if (isPSHUFLWMask(M, VT))
6055     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
6056                                 X86::getShufflePSHUFLWImmediate(SVOp),
6057                                 DAG);
6058
6059   if (isSHUFPMask(M, VT)) {
6060     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6061     if (VT == MVT::v4f32 || VT == MVT::v4i32)
6062       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
6063                                   TargetMask, DAG);
6064     if (VT == MVT::v2f64 || VT == MVT::v2i64)
6065       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
6066                                   TargetMask, DAG);
6067   }
6068
6069   if (X86::isUNPCKL_v_undef_Mask(SVOp))
6070     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6071   if (X86::isUNPCKH_v_undef_Mask(SVOp))
6072     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6073
6074   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
6075   if (VT == MVT::v8i16) {
6076     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
6077     if (NewOp.getNode())
6078       return NewOp;
6079   }
6080
6081   if (VT == MVT::v16i8) {
6082     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
6083     if (NewOp.getNode())
6084       return NewOp;
6085   }
6086
6087   // Handle all 128-bit wide vectors with 4 elements, and match them with
6088   // several different shuffle types.
6089   if (NumElems == 4 && VT.getSizeInBits() == 128)
6090     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
6091
6092   //===--------------------------------------------------------------------===//
6093   //  Custom lower or generate target specific nodes for 256-bit shuffles.
6094
6095   // Handle VPERMIL permutations
6096   if (isVPERMILMask(M, VT)) {
6097     unsigned TargetMask = getShuffleVPERMILImmediate(SVOp);
6098     if (VT == MVT::v8f32)
6099       return getTargetShuffleNode(X86ISD::VPERMIL, dl, VT, V1, TargetMask, DAG);
6100   }
6101
6102   // Handle general 256-bit shuffles
6103   if (VT.is256BitVector())
6104     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
6105
6106   return SDValue();
6107 }
6108
6109 SDValue
6110 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
6111                                                 SelectionDAG &DAG) const {
6112   EVT VT = Op.getValueType();
6113   DebugLoc dl = Op.getDebugLoc();
6114   if (VT.getSizeInBits() == 8) {
6115     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
6116                                     Op.getOperand(0), Op.getOperand(1));
6117     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6118                                     DAG.getValueType(VT));
6119     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6120   } else if (VT.getSizeInBits() == 16) {
6121     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6122     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
6123     if (Idx == 0)
6124       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6125                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6126                                      DAG.getNode(ISD::BITCAST, dl,
6127                                                  MVT::v4i32,
6128                                                  Op.getOperand(0)),
6129                                      Op.getOperand(1)));
6130     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
6131                                     Op.getOperand(0), Op.getOperand(1));
6132     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6133                                     DAG.getValueType(VT));
6134     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6135   } else if (VT == MVT::f32) {
6136     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
6137     // the result back to FR32 register. It's only worth matching if the
6138     // result has a single use which is a store or a bitcast to i32.  And in
6139     // the case of a store, it's not worth it if the index is a constant 0,
6140     // because a MOVSSmr can be used instead, which is smaller and faster.
6141     if (!Op.hasOneUse())
6142       return SDValue();
6143     SDNode *User = *Op.getNode()->use_begin();
6144     if ((User->getOpcode() != ISD::STORE ||
6145          (isa<ConstantSDNode>(Op.getOperand(1)) &&
6146           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
6147         (User->getOpcode() != ISD::BITCAST ||
6148          User->getValueType(0) != MVT::i32))
6149       return SDValue();
6150     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6151                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
6152                                               Op.getOperand(0)),
6153                                               Op.getOperand(1));
6154     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
6155   } else if (VT == MVT::i32) {
6156     // ExtractPS works with constant index.
6157     if (isa<ConstantSDNode>(Op.getOperand(1)))
6158       return Op;
6159   }
6160   return SDValue();
6161 }
6162
6163
6164 SDValue
6165 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6166                                            SelectionDAG &DAG) const {
6167   if (!isa<ConstantSDNode>(Op.getOperand(1)))
6168     return SDValue();
6169
6170   SDValue Vec = Op.getOperand(0);
6171   EVT VecVT = Vec.getValueType();
6172
6173   // If this is a 256-bit vector result, first extract the 128-bit
6174   // vector and then extract from the 128-bit vector.
6175   if (VecVT.getSizeInBits() > 128) {
6176     DebugLoc dl = Op.getNode()->getDebugLoc();
6177     unsigned NumElems = VecVT.getVectorNumElements();
6178     SDValue Idx = Op.getOperand(1);
6179
6180     if (!isa<ConstantSDNode>(Idx))
6181       return SDValue();
6182
6183     unsigned ExtractNumElems = NumElems / (VecVT.getSizeInBits() / 128);
6184     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6185
6186     // Get the 128-bit vector.
6187     bool Upper = IdxVal >= ExtractNumElems;
6188     Vec = Extract128BitVector(Vec, Idx, DAG, dl);
6189
6190     // Extract from it.
6191     SDValue ScaledIdx = Idx;
6192     if (Upper)
6193       ScaledIdx = DAG.getNode(ISD::SUB, dl, Idx.getValueType(), Idx,
6194                               DAG.getConstant(ExtractNumElems,
6195                                               Idx.getValueType()));
6196     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6197                        ScaledIdx);
6198   }
6199
6200   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6201
6202   if (Subtarget->hasSSE41()) {
6203     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6204     if (Res.getNode())
6205       return Res;
6206   }
6207
6208   EVT VT = Op.getValueType();
6209   DebugLoc dl = Op.getDebugLoc();
6210   // TODO: handle v16i8.
6211   if (VT.getSizeInBits() == 16) {
6212     SDValue Vec = Op.getOperand(0);
6213     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6214     if (Idx == 0)
6215       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6216                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6217                                      DAG.getNode(ISD::BITCAST, dl,
6218                                                  MVT::v4i32, Vec),
6219                                      Op.getOperand(1)));
6220     // Transform it so it match pextrw which produces a 32-bit result.
6221     EVT EltVT = MVT::i32;
6222     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6223                                     Op.getOperand(0), Op.getOperand(1));
6224     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6225                                     DAG.getValueType(VT));
6226     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6227   } else if (VT.getSizeInBits() == 32) {
6228     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6229     if (Idx == 0)
6230       return Op;
6231
6232     // SHUFPS the element to the lowest double word, then movss.
6233     int Mask[4] = { Idx, -1, -1, -1 };
6234     EVT VVT = Op.getOperand(0).getValueType();
6235     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6236                                        DAG.getUNDEF(VVT), Mask);
6237     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6238                        DAG.getIntPtrConstant(0));
6239   } else if (VT.getSizeInBits() == 64) {
6240     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6241     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6242     //        to match extract_elt for f64.
6243     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6244     if (Idx == 0)
6245       return Op;
6246
6247     // UNPCKHPD the element to the lowest double word, then movsd.
6248     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6249     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6250     int Mask[2] = { 1, -1 };
6251     EVT VVT = Op.getOperand(0).getValueType();
6252     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6253                                        DAG.getUNDEF(VVT), Mask);
6254     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6255                        DAG.getIntPtrConstant(0));
6256   }
6257
6258   return SDValue();
6259 }
6260
6261 SDValue
6262 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6263                                                SelectionDAG &DAG) const {
6264   EVT VT = Op.getValueType();
6265   EVT EltVT = VT.getVectorElementType();
6266   DebugLoc dl = Op.getDebugLoc();
6267
6268   SDValue N0 = Op.getOperand(0);
6269   SDValue N1 = Op.getOperand(1);
6270   SDValue N2 = Op.getOperand(2);
6271
6272   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6273       isa<ConstantSDNode>(N2)) {
6274     unsigned Opc;
6275     if (VT == MVT::v8i16)
6276       Opc = X86ISD::PINSRW;
6277     else if (VT == MVT::v16i8)
6278       Opc = X86ISD::PINSRB;
6279     else
6280       Opc = X86ISD::PINSRB;
6281
6282     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6283     // argument.
6284     if (N1.getValueType() != MVT::i32)
6285       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6286     if (N2.getValueType() != MVT::i32)
6287       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6288     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6289   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6290     // Bits [7:6] of the constant are the source select.  This will always be
6291     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6292     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6293     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6294     // Bits [5:4] of the constant are the destination select.  This is the
6295     //  value of the incoming immediate.
6296     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6297     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6298     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6299     // Create this as a scalar to vector..
6300     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6301     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6302   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6303     // PINSR* works with constant index.
6304     return Op;
6305   }
6306   return SDValue();
6307 }
6308
6309 SDValue
6310 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6311   EVT VT = Op.getValueType();
6312   EVT EltVT = VT.getVectorElementType();
6313
6314   DebugLoc dl = Op.getDebugLoc();
6315   SDValue N0 = Op.getOperand(0);
6316   SDValue N1 = Op.getOperand(1);
6317   SDValue N2 = Op.getOperand(2);
6318
6319   // If this is a 256-bit vector result, first insert into a 128-bit
6320   // vector and then insert into the 256-bit vector.
6321   if (VT.getSizeInBits() > 128) {
6322     if (!isa<ConstantSDNode>(N2))
6323       return SDValue();
6324
6325     // Get the 128-bit vector.
6326     unsigned NumElems = VT.getVectorNumElements();
6327     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6328     bool Upper = IdxVal >= NumElems / 2;
6329
6330     SDValue SubN0 = Extract128BitVector(N0, N2, DAG, dl);
6331
6332     // Insert into it.
6333     SDValue ScaledN2 = N2;
6334     if (Upper)
6335       ScaledN2 = DAG.getNode(ISD::SUB, dl, N2.getValueType(), N2,
6336                              DAG.getConstant(NumElems /
6337                                              (VT.getSizeInBits() / 128),
6338                                              N2.getValueType()));
6339     Op = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, SubN0.getValueType(), SubN0,
6340                      N1, ScaledN2);
6341
6342     // Insert the 128-bit vector
6343     // FIXME: Why UNDEF?
6344     return Insert128BitVector(N0, Op, N2, DAG, dl);
6345   }
6346
6347   if (Subtarget->hasSSE41())
6348     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6349
6350   if (EltVT == MVT::i8)
6351     return SDValue();
6352
6353   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6354     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6355     // as its second argument.
6356     if (N1.getValueType() != MVT::i32)
6357       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6358     if (N2.getValueType() != MVT::i32)
6359       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6360     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6361   }
6362   return SDValue();
6363 }
6364
6365 SDValue
6366 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6367   LLVMContext *Context = DAG.getContext();
6368   DebugLoc dl = Op.getDebugLoc();
6369   EVT OpVT = Op.getValueType();
6370
6371   // If this is a 256-bit vector result, first insert into a 128-bit
6372   // vector and then insert into the 256-bit vector.
6373   if (OpVT.getSizeInBits() > 128) {
6374     // Insert into a 128-bit vector.
6375     EVT VT128 = EVT::getVectorVT(*Context,
6376                                  OpVT.getVectorElementType(),
6377                                  OpVT.getVectorNumElements() / 2);
6378
6379     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6380
6381     // Insert the 128-bit vector.
6382     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6383                               DAG.getConstant(0, MVT::i32),
6384                               DAG, dl);
6385   }
6386
6387   if (Op.getValueType() == MVT::v1i64 &&
6388       Op.getOperand(0).getValueType() == MVT::i64)
6389     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6390
6391   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6392   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6393          "Expected an SSE type!");
6394   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6395                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6396 }
6397
6398 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6399 // a simple subregister reference or explicit instructions to grab
6400 // upper bits of a vector.
6401 SDValue
6402 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6403   if (Subtarget->hasAVX()) {
6404     DebugLoc dl = Op.getNode()->getDebugLoc();
6405     SDValue Vec = Op.getNode()->getOperand(0);
6406     SDValue Idx = Op.getNode()->getOperand(1);
6407
6408     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6409         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6410         return Extract128BitVector(Vec, Idx, DAG, dl);
6411     }
6412   }
6413   return SDValue();
6414 }
6415
6416 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6417 // simple superregister reference or explicit instructions to insert
6418 // the upper bits of a vector.
6419 SDValue
6420 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6421   if (Subtarget->hasAVX()) {
6422     DebugLoc dl = Op.getNode()->getDebugLoc();
6423     SDValue Vec = Op.getNode()->getOperand(0);
6424     SDValue SubVec = Op.getNode()->getOperand(1);
6425     SDValue Idx = Op.getNode()->getOperand(2);
6426
6427     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6428         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6429       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6430     }
6431   }
6432   return SDValue();
6433 }
6434
6435 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6436 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6437 // one of the above mentioned nodes. It has to be wrapped because otherwise
6438 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6439 // be used to form addressing mode. These wrapped nodes will be selected
6440 // into MOV32ri.
6441 SDValue
6442 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6443   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6444
6445   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6446   // global base reg.
6447   unsigned char OpFlag = 0;
6448   unsigned WrapperKind = X86ISD::Wrapper;
6449   CodeModel::Model M = getTargetMachine().getCodeModel();
6450
6451   if (Subtarget->isPICStyleRIPRel() &&
6452       (M == CodeModel::Small || M == CodeModel::Kernel))
6453     WrapperKind = X86ISD::WrapperRIP;
6454   else if (Subtarget->isPICStyleGOT())
6455     OpFlag = X86II::MO_GOTOFF;
6456   else if (Subtarget->isPICStyleStubPIC())
6457     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6458
6459   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6460                                              CP->getAlignment(),
6461                                              CP->getOffset(), OpFlag);
6462   DebugLoc DL = CP->getDebugLoc();
6463   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6464   // With PIC, the address is actually $g + Offset.
6465   if (OpFlag) {
6466     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6467                          DAG.getNode(X86ISD::GlobalBaseReg,
6468                                      DebugLoc(), getPointerTy()),
6469                          Result);
6470   }
6471
6472   return Result;
6473 }
6474
6475 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6476   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6477
6478   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6479   // global base reg.
6480   unsigned char OpFlag = 0;
6481   unsigned WrapperKind = X86ISD::Wrapper;
6482   CodeModel::Model M = getTargetMachine().getCodeModel();
6483
6484   if (Subtarget->isPICStyleRIPRel() &&
6485       (M == CodeModel::Small || M == CodeModel::Kernel))
6486     WrapperKind = X86ISD::WrapperRIP;
6487   else if (Subtarget->isPICStyleGOT())
6488     OpFlag = X86II::MO_GOTOFF;
6489   else if (Subtarget->isPICStyleStubPIC())
6490     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6491
6492   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6493                                           OpFlag);
6494   DebugLoc DL = JT->getDebugLoc();
6495   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6496
6497   // With PIC, the address is actually $g + Offset.
6498   if (OpFlag)
6499     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6500                          DAG.getNode(X86ISD::GlobalBaseReg,
6501                                      DebugLoc(), getPointerTy()),
6502                          Result);
6503
6504   return Result;
6505 }
6506
6507 SDValue
6508 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6509   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6510
6511   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6512   // global base reg.
6513   unsigned char OpFlag = 0;
6514   unsigned WrapperKind = X86ISD::Wrapper;
6515   CodeModel::Model M = getTargetMachine().getCodeModel();
6516
6517   if (Subtarget->isPICStyleRIPRel() &&
6518       (M == CodeModel::Small || M == CodeModel::Kernel))
6519     WrapperKind = X86ISD::WrapperRIP;
6520   else if (Subtarget->isPICStyleGOT())
6521     OpFlag = X86II::MO_GOTOFF;
6522   else if (Subtarget->isPICStyleStubPIC())
6523     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6524
6525   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6526
6527   DebugLoc DL = Op.getDebugLoc();
6528   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6529
6530
6531   // With PIC, the address is actually $g + Offset.
6532   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6533       !Subtarget->is64Bit()) {
6534     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6535                          DAG.getNode(X86ISD::GlobalBaseReg,
6536                                      DebugLoc(), getPointerTy()),
6537                          Result);
6538   }
6539
6540   return Result;
6541 }
6542
6543 SDValue
6544 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6545   // Create the TargetBlockAddressAddress node.
6546   unsigned char OpFlags =
6547     Subtarget->ClassifyBlockAddressReference();
6548   CodeModel::Model M = getTargetMachine().getCodeModel();
6549   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6550   DebugLoc dl = Op.getDebugLoc();
6551   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6552                                        /*isTarget=*/true, OpFlags);
6553
6554   if (Subtarget->isPICStyleRIPRel() &&
6555       (M == CodeModel::Small || M == CodeModel::Kernel))
6556     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6557   else
6558     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6559
6560   // With PIC, the address is actually $g + Offset.
6561   if (isGlobalRelativeToPICBase(OpFlags)) {
6562     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6563                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6564                          Result);
6565   }
6566
6567   return Result;
6568 }
6569
6570 SDValue
6571 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6572                                       int64_t Offset,
6573                                       SelectionDAG &DAG) const {
6574   // Create the TargetGlobalAddress node, folding in the constant
6575   // offset if it is legal.
6576   unsigned char OpFlags =
6577     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6578   CodeModel::Model M = getTargetMachine().getCodeModel();
6579   SDValue Result;
6580   if (OpFlags == X86II::MO_NO_FLAG &&
6581       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6582     // A direct static reference to a global.
6583     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6584     Offset = 0;
6585   } else {
6586     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6587   }
6588
6589   if (Subtarget->isPICStyleRIPRel() &&
6590       (M == CodeModel::Small || M == CodeModel::Kernel))
6591     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6592   else
6593     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6594
6595   // With PIC, the address is actually $g + Offset.
6596   if (isGlobalRelativeToPICBase(OpFlags)) {
6597     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6598                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6599                          Result);
6600   }
6601
6602   // For globals that require a load from a stub to get the address, emit the
6603   // load.
6604   if (isGlobalStubReference(OpFlags))
6605     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6606                          MachinePointerInfo::getGOT(), false, false, 0);
6607
6608   // If there was a non-zero offset that we didn't fold, create an explicit
6609   // addition for it.
6610   if (Offset != 0)
6611     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6612                          DAG.getConstant(Offset, getPointerTy()));
6613
6614   return Result;
6615 }
6616
6617 SDValue
6618 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6619   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6620   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6621   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6622 }
6623
6624 static SDValue
6625 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6626            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6627            unsigned char OperandFlags) {
6628   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6629   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6630   DebugLoc dl = GA->getDebugLoc();
6631   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6632                                            GA->getValueType(0),
6633                                            GA->getOffset(),
6634                                            OperandFlags);
6635   if (InFlag) {
6636     SDValue Ops[] = { Chain,  TGA, *InFlag };
6637     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6638   } else {
6639     SDValue Ops[]  = { Chain, TGA };
6640     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6641   }
6642
6643   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6644   MFI->setAdjustsStack(true);
6645
6646   SDValue Flag = Chain.getValue(1);
6647   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6648 }
6649
6650 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6651 static SDValue
6652 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6653                                 const EVT PtrVT) {
6654   SDValue InFlag;
6655   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6656   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6657                                      DAG.getNode(X86ISD::GlobalBaseReg,
6658                                                  DebugLoc(), PtrVT), InFlag);
6659   InFlag = Chain.getValue(1);
6660
6661   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6662 }
6663
6664 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6665 static SDValue
6666 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6667                                 const EVT PtrVT) {
6668   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6669                     X86::RAX, X86II::MO_TLSGD);
6670 }
6671
6672 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6673 // "local exec" model.
6674 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6675                                    const EVT PtrVT, TLSModel::Model model,
6676                                    bool is64Bit) {
6677   DebugLoc dl = GA->getDebugLoc();
6678
6679   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6680   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6681                                                          is64Bit ? 257 : 256));
6682
6683   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6684                                       DAG.getIntPtrConstant(0),
6685                                       MachinePointerInfo(Ptr), false, false, 0);
6686
6687   unsigned char OperandFlags = 0;
6688   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6689   // initialexec.
6690   unsigned WrapperKind = X86ISD::Wrapper;
6691   if (model == TLSModel::LocalExec) {
6692     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6693   } else if (is64Bit) {
6694     assert(model == TLSModel::InitialExec);
6695     OperandFlags = X86II::MO_GOTTPOFF;
6696     WrapperKind = X86ISD::WrapperRIP;
6697   } else {
6698     assert(model == TLSModel::InitialExec);
6699     OperandFlags = X86II::MO_INDNTPOFF;
6700   }
6701
6702   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6703   // exec)
6704   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6705                                            GA->getValueType(0),
6706                                            GA->getOffset(), OperandFlags);
6707   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6708
6709   if (model == TLSModel::InitialExec)
6710     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6711                          MachinePointerInfo::getGOT(), false, false, 0);
6712
6713   // The address of the thread local variable is the add of the thread
6714   // pointer with the offset of the variable.
6715   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6716 }
6717
6718 SDValue
6719 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6720
6721   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6722   const GlobalValue *GV = GA->getGlobal();
6723
6724   if (Subtarget->isTargetELF()) {
6725     // TODO: implement the "local dynamic" model
6726     // TODO: implement the "initial exec"model for pic executables
6727
6728     // If GV is an alias then use the aliasee for determining
6729     // thread-localness.
6730     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6731       GV = GA->resolveAliasedGlobal(false);
6732
6733     TLSModel::Model model
6734       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6735
6736     switch (model) {
6737       case TLSModel::GeneralDynamic:
6738       case TLSModel::LocalDynamic: // not implemented
6739         if (Subtarget->is64Bit())
6740           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6741         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6742
6743       case TLSModel::InitialExec:
6744       case TLSModel::LocalExec:
6745         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6746                                    Subtarget->is64Bit());
6747     }
6748   } else if (Subtarget->isTargetDarwin()) {
6749     // Darwin only has one model of TLS.  Lower to that.
6750     unsigned char OpFlag = 0;
6751     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6752                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6753
6754     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6755     // global base reg.
6756     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6757                   !Subtarget->is64Bit();
6758     if (PIC32)
6759       OpFlag = X86II::MO_TLVP_PIC_BASE;
6760     else
6761       OpFlag = X86II::MO_TLVP;
6762     DebugLoc DL = Op.getDebugLoc();
6763     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6764                                                 GA->getValueType(0),
6765                                                 GA->getOffset(), OpFlag);
6766     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6767
6768     // With PIC32, the address is actually $g + Offset.
6769     if (PIC32)
6770       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6771                            DAG.getNode(X86ISD::GlobalBaseReg,
6772                                        DebugLoc(), getPointerTy()),
6773                            Offset);
6774
6775     // Lowering the machine isd will make sure everything is in the right
6776     // location.
6777     SDValue Chain = DAG.getEntryNode();
6778     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6779     SDValue Args[] = { Chain, Offset };
6780     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6781
6782     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6783     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6784     MFI->setAdjustsStack(true);
6785
6786     // And our return value (tls address) is in the standard call return value
6787     // location.
6788     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6789     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6790   }
6791
6792   assert(false &&
6793          "TLS not implemented for this target.");
6794
6795   llvm_unreachable("Unreachable");
6796   return SDValue();
6797 }
6798
6799
6800 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
6801 /// take a 2 x i32 value to shift plus a shift amount.
6802 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
6803   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6804   EVT VT = Op.getValueType();
6805   unsigned VTBits = VT.getSizeInBits();
6806   DebugLoc dl = Op.getDebugLoc();
6807   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6808   SDValue ShOpLo = Op.getOperand(0);
6809   SDValue ShOpHi = Op.getOperand(1);
6810   SDValue ShAmt  = Op.getOperand(2);
6811   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6812                                      DAG.getConstant(VTBits - 1, MVT::i8))
6813                        : DAG.getConstant(0, VT);
6814
6815   SDValue Tmp2, Tmp3;
6816   if (Op.getOpcode() == ISD::SHL_PARTS) {
6817     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6818     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6819   } else {
6820     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6821     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6822   }
6823
6824   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6825                                 DAG.getConstant(VTBits, MVT::i8));
6826   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6827                              AndNode, DAG.getConstant(0, MVT::i8));
6828
6829   SDValue Hi, Lo;
6830   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6831   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6832   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6833
6834   if (Op.getOpcode() == ISD::SHL_PARTS) {
6835     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6836     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6837   } else {
6838     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6839     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6840   }
6841
6842   SDValue Ops[2] = { Lo, Hi };
6843   return DAG.getMergeValues(Ops, 2, dl);
6844 }
6845
6846 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6847                                            SelectionDAG &DAG) const {
6848   EVT SrcVT = Op.getOperand(0).getValueType();
6849
6850   if (SrcVT.isVector())
6851     return SDValue();
6852
6853   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6854          "Unknown SINT_TO_FP to lower!");
6855
6856   // These are really Legal; return the operand so the caller accepts it as
6857   // Legal.
6858   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6859     return Op;
6860   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6861       Subtarget->is64Bit()) {
6862     return Op;
6863   }
6864
6865   DebugLoc dl = Op.getDebugLoc();
6866   unsigned Size = SrcVT.getSizeInBits()/8;
6867   MachineFunction &MF = DAG.getMachineFunction();
6868   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6869   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6870   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6871                                StackSlot,
6872                                MachinePointerInfo::getFixedStack(SSFI),
6873                                false, false, 0);
6874   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6875 }
6876
6877 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6878                                      SDValue StackSlot,
6879                                      SelectionDAG &DAG) const {
6880   // Build the FILD
6881   DebugLoc DL = Op.getDebugLoc();
6882   SDVTList Tys;
6883   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6884   if (useSSE)
6885     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
6886   else
6887     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6888
6889   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6890
6891   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
6892   MachineMemOperand *MMO;
6893   if (FI) {
6894     int SSFI = FI->getIndex();
6895     MMO =
6896       DAG.getMachineFunction()
6897       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6898                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
6899   } else {
6900     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
6901     StackSlot = StackSlot.getOperand(1);
6902   }
6903   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6904   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6905                                            X86ISD::FILD, DL,
6906                                            Tys, Ops, array_lengthof(Ops),
6907                                            SrcVT, MMO);
6908
6909   if (useSSE) {
6910     Chain = Result.getValue(1);
6911     SDValue InFlag = Result.getValue(2);
6912
6913     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6914     // shouldn't be necessary except that RFP cannot be live across
6915     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6916     MachineFunction &MF = DAG.getMachineFunction();
6917     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6918     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6919     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6920     Tys = DAG.getVTList(MVT::Other);
6921     SDValue Ops[] = {
6922       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6923     };
6924     MachineMemOperand *MMO =
6925       DAG.getMachineFunction()
6926       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6927                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6928
6929     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6930                                     Ops, array_lengthof(Ops),
6931                                     Op.getValueType(), MMO);
6932     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6933                          MachinePointerInfo::getFixedStack(SSFI),
6934                          false, false, 0);
6935   }
6936
6937   return Result;
6938 }
6939
6940 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6941 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6942                                                SelectionDAG &DAG) const {
6943   // This algorithm is not obvious. Here it is in C code, more or less:
6944   /*
6945     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6946       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6947       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6948
6949       // Copy ints to xmm registers.
6950       __m128i xh = _mm_cvtsi32_si128( hi );
6951       __m128i xl = _mm_cvtsi32_si128( lo );
6952
6953       // Combine into low half of a single xmm register.
6954       __m128i x = _mm_unpacklo_epi32( xh, xl );
6955       __m128d d;
6956       double sd;
6957
6958       // Merge in appropriate exponents to give the integer bits the right
6959       // magnitude.
6960       x = _mm_unpacklo_epi32( x, exp );
6961
6962       // Subtract away the biases to deal with the IEEE-754 double precision
6963       // implicit 1.
6964       d = _mm_sub_pd( (__m128d) x, bias );
6965
6966       // All conversions up to here are exact. The correctly rounded result is
6967       // calculated using the current rounding mode using the following
6968       // horizontal add.
6969       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6970       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6971                                 // store doesn't really need to be here (except
6972                                 // maybe to zero the other double)
6973       return sd;
6974     }
6975   */
6976
6977   DebugLoc dl = Op.getDebugLoc();
6978   LLVMContext *Context = DAG.getContext();
6979
6980   // Build some magic constants.
6981   std::vector<Constant*> CV0;
6982   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6983   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6984   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6985   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6986   Constant *C0 = ConstantVector::get(CV0);
6987   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6988
6989   std::vector<Constant*> CV1;
6990   CV1.push_back(
6991     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6992   CV1.push_back(
6993     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6994   Constant *C1 = ConstantVector::get(CV1);
6995   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6996
6997   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6998                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6999                                         Op.getOperand(0),
7000                                         DAG.getIntPtrConstant(1)));
7001   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7002                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7003                                         Op.getOperand(0),
7004                                         DAG.getIntPtrConstant(0)));
7005   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
7006   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
7007                               MachinePointerInfo::getConstantPool(),
7008                               false, false, 16);
7009   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
7010   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
7011   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
7012                               MachinePointerInfo::getConstantPool(),
7013                               false, false, 16);
7014   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
7015
7016   // Add the halves; easiest way is to swap them into another reg first.
7017   int ShufMask[2] = { 1, -1 };
7018   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
7019                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
7020   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
7021   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
7022                      DAG.getIntPtrConstant(0));
7023 }
7024
7025 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
7026 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
7027                                                SelectionDAG &DAG) const {
7028   DebugLoc dl = Op.getDebugLoc();
7029   // FP constant to bias correct the final result.
7030   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
7031                                    MVT::f64);
7032
7033   // Load the 32-bit value into an XMM register.
7034   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7035                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7036                                          Op.getOperand(0),
7037                                          DAG.getIntPtrConstant(0)));
7038
7039   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7040                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
7041                      DAG.getIntPtrConstant(0));
7042
7043   // Or the load with the bias.
7044   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
7045                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7046                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7047                                                    MVT::v2f64, Load)),
7048                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7049                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7050                                                    MVT::v2f64, Bias)));
7051   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7052                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
7053                    DAG.getIntPtrConstant(0));
7054
7055   // Subtract the bias.
7056   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
7057
7058   // Handle final rounding.
7059   EVT DestVT = Op.getValueType();
7060
7061   if (DestVT.bitsLT(MVT::f64)) {
7062     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
7063                        DAG.getIntPtrConstant(0));
7064   } else if (DestVT.bitsGT(MVT::f64)) {
7065     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
7066   }
7067
7068   // Handle final rounding.
7069   return Sub;
7070 }
7071
7072 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
7073                                            SelectionDAG &DAG) const {
7074   SDValue N0 = Op.getOperand(0);
7075   DebugLoc dl = Op.getDebugLoc();
7076
7077   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
7078   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
7079   // the optimization here.
7080   if (DAG.SignBitIsZero(N0))
7081     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
7082
7083   EVT SrcVT = N0.getValueType();
7084   EVT DstVT = Op.getValueType();
7085   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
7086     return LowerUINT_TO_FP_i64(Op, DAG);
7087   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
7088     return LowerUINT_TO_FP_i32(Op, DAG);
7089
7090   // Make a 64-bit buffer, and use it to build an FILD.
7091   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
7092   if (SrcVT == MVT::i32) {
7093     SDValue WordOff = DAG.getConstant(4, getPointerTy());
7094     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
7095                                      getPointerTy(), StackSlot, WordOff);
7096     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7097                                   StackSlot, MachinePointerInfo(),
7098                                   false, false, 0);
7099     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
7100                                   OffsetSlot, MachinePointerInfo(),
7101                                   false, false, 0);
7102     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
7103     return Fild;
7104   }
7105
7106   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
7107   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7108                                 StackSlot, MachinePointerInfo(),
7109                                false, false, 0);
7110   // For i64 source, we need to add the appropriate power of 2 if the input
7111   // was negative.  This is the same as the optimization in
7112   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
7113   // we must be careful to do the computation in x87 extended precision, not
7114   // in SSE. (The generic code can't know it's OK to do this, or how to.)
7115   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
7116   MachineMemOperand *MMO =
7117     DAG.getMachineFunction()
7118     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7119                           MachineMemOperand::MOLoad, 8, 8);
7120
7121   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
7122   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
7123   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
7124                                          MVT::i64, MMO);
7125
7126   APInt FF(32, 0x5F800000ULL);
7127
7128   // Check whether the sign bit is set.
7129   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
7130                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
7131                                  ISD::SETLT);
7132
7133   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
7134   SDValue FudgePtr = DAG.getConstantPool(
7135                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
7136                                          getPointerTy());
7137
7138   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
7139   SDValue Zero = DAG.getIntPtrConstant(0);
7140   SDValue Four = DAG.getIntPtrConstant(4);
7141   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
7142                                Zero, Four);
7143   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
7144
7145   // Load the value out, extending it from f32 to f80.
7146   // FIXME: Avoid the extend by constructing the right constant pool?
7147   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
7148                                  FudgePtr, MachinePointerInfo::getConstantPool(),
7149                                  MVT::f32, false, false, 4);
7150   // Extend everything to 80 bits to force it to be done on x87.
7151   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
7152   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
7153 }
7154
7155 std::pair<SDValue,SDValue> X86TargetLowering::
7156 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
7157   DebugLoc DL = Op.getDebugLoc();
7158
7159   EVT DstTy = Op.getValueType();
7160
7161   if (!IsSigned) {
7162     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
7163     DstTy = MVT::i64;
7164   }
7165
7166   assert(DstTy.getSimpleVT() <= MVT::i64 &&
7167          DstTy.getSimpleVT() >= MVT::i16 &&
7168          "Unknown FP_TO_SINT to lower!");
7169
7170   // These are really Legal.
7171   if (DstTy == MVT::i32 &&
7172       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7173     return std::make_pair(SDValue(), SDValue());
7174   if (Subtarget->is64Bit() &&
7175       DstTy == MVT::i64 &&
7176       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7177     return std::make_pair(SDValue(), SDValue());
7178
7179   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7180   // stack slot.
7181   MachineFunction &MF = DAG.getMachineFunction();
7182   unsigned MemSize = DstTy.getSizeInBits()/8;
7183   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7184   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7185
7186
7187
7188   unsigned Opc;
7189   switch (DstTy.getSimpleVT().SimpleTy) {
7190   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7191   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7192   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7193   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7194   }
7195
7196   SDValue Chain = DAG.getEntryNode();
7197   SDValue Value = Op.getOperand(0);
7198   EVT TheVT = Op.getOperand(0).getValueType();
7199   if (isScalarFPTypeInSSEReg(TheVT)) {
7200     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7201     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7202                          MachinePointerInfo::getFixedStack(SSFI),
7203                          false, false, 0);
7204     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7205     SDValue Ops[] = {
7206       Chain, StackSlot, DAG.getValueType(TheVT)
7207     };
7208
7209     MachineMemOperand *MMO =
7210       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7211                               MachineMemOperand::MOLoad, MemSize, MemSize);
7212     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7213                                     DstTy, MMO);
7214     Chain = Value.getValue(1);
7215     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7216     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7217   }
7218
7219   MachineMemOperand *MMO =
7220     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7221                             MachineMemOperand::MOStore, MemSize, MemSize);
7222
7223   // Build the FP_TO_INT*_IN_MEM
7224   SDValue Ops[] = { Chain, Value, StackSlot };
7225   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7226                                          Ops, 3, DstTy, MMO);
7227
7228   return std::make_pair(FIST, StackSlot);
7229 }
7230
7231 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7232                                            SelectionDAG &DAG) const {
7233   if (Op.getValueType().isVector())
7234     return SDValue();
7235
7236   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7237   SDValue FIST = Vals.first, StackSlot = Vals.second;
7238   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7239   if (FIST.getNode() == 0) return Op;
7240
7241   // Load the result.
7242   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7243                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7244 }
7245
7246 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7247                                            SelectionDAG &DAG) const {
7248   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7249   SDValue FIST = Vals.first, StackSlot = Vals.second;
7250   assert(FIST.getNode() && "Unexpected failure");
7251
7252   // Load the result.
7253   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7254                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7255 }
7256
7257 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7258                                      SelectionDAG &DAG) const {
7259   LLVMContext *Context = DAG.getContext();
7260   DebugLoc dl = Op.getDebugLoc();
7261   EVT VT = Op.getValueType();
7262   EVT EltVT = VT;
7263   if (VT.isVector())
7264     EltVT = VT.getVectorElementType();
7265   std::vector<Constant*> CV;
7266   if (EltVT == MVT::f64) {
7267     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7268     CV.push_back(C);
7269     CV.push_back(C);
7270   } else {
7271     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7272     CV.push_back(C);
7273     CV.push_back(C);
7274     CV.push_back(C);
7275     CV.push_back(C);
7276   }
7277   Constant *C = ConstantVector::get(CV);
7278   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7279   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7280                              MachinePointerInfo::getConstantPool(),
7281                              false, false, 16);
7282   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7283 }
7284
7285 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7286   LLVMContext *Context = DAG.getContext();
7287   DebugLoc dl = Op.getDebugLoc();
7288   EVT VT = Op.getValueType();
7289   EVT EltVT = VT;
7290   if (VT.isVector())
7291     EltVT = VT.getVectorElementType();
7292   std::vector<Constant*> CV;
7293   if (EltVT == MVT::f64) {
7294     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7295     CV.push_back(C);
7296     CV.push_back(C);
7297   } else {
7298     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7299     CV.push_back(C);
7300     CV.push_back(C);
7301     CV.push_back(C);
7302     CV.push_back(C);
7303   }
7304   Constant *C = ConstantVector::get(CV);
7305   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7306   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7307                              MachinePointerInfo::getConstantPool(),
7308                              false, false, 16);
7309   if (VT.isVector()) {
7310     return DAG.getNode(ISD::BITCAST, dl, VT,
7311                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7312                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7313                                 Op.getOperand(0)),
7314                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7315   } else {
7316     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7317   }
7318 }
7319
7320 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7321   LLVMContext *Context = DAG.getContext();
7322   SDValue Op0 = Op.getOperand(0);
7323   SDValue Op1 = Op.getOperand(1);
7324   DebugLoc dl = Op.getDebugLoc();
7325   EVT VT = Op.getValueType();
7326   EVT SrcVT = Op1.getValueType();
7327
7328   // If second operand is smaller, extend it first.
7329   if (SrcVT.bitsLT(VT)) {
7330     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7331     SrcVT = VT;
7332   }
7333   // And if it is bigger, shrink it first.
7334   if (SrcVT.bitsGT(VT)) {
7335     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7336     SrcVT = VT;
7337   }
7338
7339   // At this point the operands and the result should have the same
7340   // type, and that won't be f80 since that is not custom lowered.
7341
7342   // First get the sign bit of second operand.
7343   std::vector<Constant*> CV;
7344   if (SrcVT == MVT::f64) {
7345     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7346     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7347   } else {
7348     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7349     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7350     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7351     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7352   }
7353   Constant *C = ConstantVector::get(CV);
7354   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7355   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7356                               MachinePointerInfo::getConstantPool(),
7357                               false, false, 16);
7358   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7359
7360   // Shift sign bit right or left if the two operands have different types.
7361   if (SrcVT.bitsGT(VT)) {
7362     // Op0 is MVT::f32, Op1 is MVT::f64.
7363     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7364     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7365                           DAG.getConstant(32, MVT::i32));
7366     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7367     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7368                           DAG.getIntPtrConstant(0));
7369   }
7370
7371   // Clear first operand sign bit.
7372   CV.clear();
7373   if (VT == MVT::f64) {
7374     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7375     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7376   } else {
7377     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7378     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7379     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7380     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7381   }
7382   C = ConstantVector::get(CV);
7383   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7384   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7385                               MachinePointerInfo::getConstantPool(),
7386                               false, false, 16);
7387   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7388
7389   // Or the value with the sign bit.
7390   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7391 }
7392
7393 SDValue X86TargetLowering::LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const {
7394   SDValue N0 = Op.getOperand(0);
7395   DebugLoc dl = Op.getDebugLoc();
7396   EVT VT = Op.getValueType();
7397
7398   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
7399   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
7400                                   DAG.getConstant(1, VT));
7401   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
7402 }
7403
7404 /// Emit nodes that will be selected as "test Op0,Op0", or something
7405 /// equivalent.
7406 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7407                                     SelectionDAG &DAG) const {
7408   DebugLoc dl = Op.getDebugLoc();
7409
7410   // CF and OF aren't always set the way we want. Determine which
7411   // of these we need.
7412   bool NeedCF = false;
7413   bool NeedOF = false;
7414   switch (X86CC) {
7415   default: break;
7416   case X86::COND_A: case X86::COND_AE:
7417   case X86::COND_B: case X86::COND_BE:
7418     NeedCF = true;
7419     break;
7420   case X86::COND_G: case X86::COND_GE:
7421   case X86::COND_L: case X86::COND_LE:
7422   case X86::COND_O: case X86::COND_NO:
7423     NeedOF = true;
7424     break;
7425   }
7426
7427   // See if we can use the EFLAGS value from the operand instead of
7428   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7429   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7430   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7431     // Emit a CMP with 0, which is the TEST pattern.
7432     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7433                        DAG.getConstant(0, Op.getValueType()));
7434
7435   unsigned Opcode = 0;
7436   unsigned NumOperands = 0;
7437   switch (Op.getNode()->getOpcode()) {
7438   case ISD::ADD:
7439     // Due to an isel shortcoming, be conservative if this add is likely to be
7440     // selected as part of a load-modify-store instruction. When the root node
7441     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7442     // uses of other nodes in the match, such as the ADD in this case. This
7443     // leads to the ADD being left around and reselected, with the result being
7444     // two adds in the output.  Alas, even if none our users are stores, that
7445     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7446     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7447     // climbing the DAG back to the root, and it doesn't seem to be worth the
7448     // effort.
7449     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7450            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7451       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7452         goto default_case;
7453
7454     if (ConstantSDNode *C =
7455         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7456       // An add of one will be selected as an INC.
7457       if (C->getAPIntValue() == 1) {
7458         Opcode = X86ISD::INC;
7459         NumOperands = 1;
7460         break;
7461       }
7462
7463       // An add of negative one (subtract of one) will be selected as a DEC.
7464       if (C->getAPIntValue().isAllOnesValue()) {
7465         Opcode = X86ISD::DEC;
7466         NumOperands = 1;
7467         break;
7468       }
7469     }
7470
7471     // Otherwise use a regular EFLAGS-setting add.
7472     Opcode = X86ISD::ADD;
7473     NumOperands = 2;
7474     break;
7475   case ISD::AND: {
7476     // If the primary and result isn't used, don't bother using X86ISD::AND,
7477     // because a TEST instruction will be better.
7478     bool NonFlagUse = false;
7479     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7480            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7481       SDNode *User = *UI;
7482       unsigned UOpNo = UI.getOperandNo();
7483       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7484         // Look pass truncate.
7485         UOpNo = User->use_begin().getOperandNo();
7486         User = *User->use_begin();
7487       }
7488
7489       if (User->getOpcode() != ISD::BRCOND &&
7490           User->getOpcode() != ISD::SETCC &&
7491           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7492         NonFlagUse = true;
7493         break;
7494       }
7495     }
7496
7497     if (!NonFlagUse)
7498       break;
7499   }
7500     // FALL THROUGH
7501   case ISD::SUB:
7502   case ISD::OR:
7503   case ISD::XOR:
7504     // Due to the ISEL shortcoming noted above, be conservative if this op is
7505     // likely to be selected as part of a load-modify-store instruction.
7506     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7507            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7508       if (UI->getOpcode() == ISD::STORE)
7509         goto default_case;
7510
7511     // Otherwise use a regular EFLAGS-setting instruction.
7512     switch (Op.getNode()->getOpcode()) {
7513     default: llvm_unreachable("unexpected operator!");
7514     case ISD::SUB: Opcode = X86ISD::SUB; break;
7515     case ISD::OR:  Opcode = X86ISD::OR;  break;
7516     case ISD::XOR: Opcode = X86ISD::XOR; break;
7517     case ISD::AND: Opcode = X86ISD::AND; break;
7518     }
7519
7520     NumOperands = 2;
7521     break;
7522   case X86ISD::ADD:
7523   case X86ISD::SUB:
7524   case X86ISD::INC:
7525   case X86ISD::DEC:
7526   case X86ISD::OR:
7527   case X86ISD::XOR:
7528   case X86ISD::AND:
7529     return SDValue(Op.getNode(), 1);
7530   default:
7531   default_case:
7532     break;
7533   }
7534
7535   if (Opcode == 0)
7536     // Emit a CMP with 0, which is the TEST pattern.
7537     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7538                        DAG.getConstant(0, Op.getValueType()));
7539
7540   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7541   SmallVector<SDValue, 4> Ops;
7542   for (unsigned i = 0; i != NumOperands; ++i)
7543     Ops.push_back(Op.getOperand(i));
7544
7545   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7546   DAG.ReplaceAllUsesWith(Op, New);
7547   return SDValue(New.getNode(), 1);
7548 }
7549
7550 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7551 /// equivalent.
7552 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7553                                    SelectionDAG &DAG) const {
7554   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7555     if (C->getAPIntValue() == 0)
7556       return EmitTest(Op0, X86CC, DAG);
7557
7558   DebugLoc dl = Op0.getDebugLoc();
7559   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7560 }
7561
7562 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7563 /// if it's possible.
7564 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7565                                      DebugLoc dl, SelectionDAG &DAG) const {
7566   SDValue Op0 = And.getOperand(0);
7567   SDValue Op1 = And.getOperand(1);
7568   if (Op0.getOpcode() == ISD::TRUNCATE)
7569     Op0 = Op0.getOperand(0);
7570   if (Op1.getOpcode() == ISD::TRUNCATE)
7571     Op1 = Op1.getOperand(0);
7572
7573   SDValue LHS, RHS;
7574   if (Op1.getOpcode() == ISD::SHL)
7575     std::swap(Op0, Op1);
7576   if (Op0.getOpcode() == ISD::SHL) {
7577     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7578       if (And00C->getZExtValue() == 1) {
7579         // If we looked past a truncate, check that it's only truncating away
7580         // known zeros.
7581         unsigned BitWidth = Op0.getValueSizeInBits();
7582         unsigned AndBitWidth = And.getValueSizeInBits();
7583         if (BitWidth > AndBitWidth) {
7584           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7585           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7586           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7587             return SDValue();
7588         }
7589         LHS = Op1;
7590         RHS = Op0.getOperand(1);
7591       }
7592   } else if (Op1.getOpcode() == ISD::Constant) {
7593     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7594     SDValue AndLHS = Op0;
7595     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7596       LHS = AndLHS.getOperand(0);
7597       RHS = AndLHS.getOperand(1);
7598     }
7599   }
7600
7601   if (LHS.getNode()) {
7602     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7603     // instruction.  Since the shift amount is in-range-or-undefined, we know
7604     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7605     // the encoding for the i16 version is larger than the i32 version.
7606     // Also promote i16 to i32 for performance / code size reason.
7607     if (LHS.getValueType() == MVT::i8 ||
7608         LHS.getValueType() == MVT::i16)
7609       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7610
7611     // If the operand types disagree, extend the shift amount to match.  Since
7612     // BT ignores high bits (like shifts) we can use anyextend.
7613     if (LHS.getValueType() != RHS.getValueType())
7614       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7615
7616     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7617     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7618     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7619                        DAG.getConstant(Cond, MVT::i8), BT);
7620   }
7621
7622   return SDValue();
7623 }
7624
7625 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7626   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7627   SDValue Op0 = Op.getOperand(0);
7628   SDValue Op1 = Op.getOperand(1);
7629   DebugLoc dl = Op.getDebugLoc();
7630   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7631
7632   // Optimize to BT if possible.
7633   // Lower (X & (1 << N)) == 0 to BT(X, N).
7634   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7635   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7636   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7637       Op1.getOpcode() == ISD::Constant &&
7638       cast<ConstantSDNode>(Op1)->isNullValue() &&
7639       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7640     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7641     if (NewSetCC.getNode())
7642       return NewSetCC;
7643   }
7644
7645   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7646   // these.
7647   if (Op1.getOpcode() == ISD::Constant &&
7648       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7649        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7650       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7651
7652     // If the input is a setcc, then reuse the input setcc or use a new one with
7653     // the inverted condition.
7654     if (Op0.getOpcode() == X86ISD::SETCC) {
7655       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7656       bool Invert = (CC == ISD::SETNE) ^
7657         cast<ConstantSDNode>(Op1)->isNullValue();
7658       if (!Invert) return Op0;
7659
7660       CCode = X86::GetOppositeBranchCondition(CCode);
7661       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7662                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7663     }
7664   }
7665
7666   bool isFP = Op1.getValueType().isFloatingPoint();
7667   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7668   if (X86CC == X86::COND_INVALID)
7669     return SDValue();
7670
7671   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7672   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7673                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7674 }
7675
7676 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7677   SDValue Cond;
7678   SDValue Op0 = Op.getOperand(0);
7679   SDValue Op1 = Op.getOperand(1);
7680   SDValue CC = Op.getOperand(2);
7681   EVT VT = Op.getValueType();
7682   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7683   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7684   DebugLoc dl = Op.getDebugLoc();
7685
7686   if (isFP) {
7687     unsigned SSECC = 8;
7688     EVT VT0 = Op0.getValueType();
7689     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7690     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7691     bool Swap = false;
7692
7693     switch (SetCCOpcode) {
7694     default: break;
7695     case ISD::SETOEQ:
7696     case ISD::SETEQ:  SSECC = 0; break;
7697     case ISD::SETOGT:
7698     case ISD::SETGT: Swap = true; // Fallthrough
7699     case ISD::SETLT:
7700     case ISD::SETOLT: SSECC = 1; break;
7701     case ISD::SETOGE:
7702     case ISD::SETGE: Swap = true; // Fallthrough
7703     case ISD::SETLE:
7704     case ISD::SETOLE: SSECC = 2; break;
7705     case ISD::SETUO:  SSECC = 3; break;
7706     case ISD::SETUNE:
7707     case ISD::SETNE:  SSECC = 4; break;
7708     case ISD::SETULE: Swap = true;
7709     case ISD::SETUGE: SSECC = 5; break;
7710     case ISD::SETULT: Swap = true;
7711     case ISD::SETUGT: SSECC = 6; break;
7712     case ISD::SETO:   SSECC = 7; break;
7713     }
7714     if (Swap)
7715       std::swap(Op0, Op1);
7716
7717     // In the two special cases we can't handle, emit two comparisons.
7718     if (SSECC == 8) {
7719       if (SetCCOpcode == ISD::SETUEQ) {
7720         SDValue UNORD, EQ;
7721         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7722         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7723         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7724       }
7725       else if (SetCCOpcode == ISD::SETONE) {
7726         SDValue ORD, NEQ;
7727         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7728         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7729         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7730       }
7731       llvm_unreachable("Illegal FP comparison");
7732     }
7733     // Handle all other FP comparisons here.
7734     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7735   }
7736
7737   // We are handling one of the integer comparisons here.  Since SSE only has
7738   // GT and EQ comparisons for integer, swapping operands and multiple
7739   // operations may be required for some comparisons.
7740   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7741   bool Swap = false, Invert = false, FlipSigns = false;
7742
7743   switch (VT.getSimpleVT().SimpleTy) {
7744   default: break;
7745   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7746   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7747   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7748   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7749   }
7750
7751   switch (SetCCOpcode) {
7752   default: break;
7753   case ISD::SETNE:  Invert = true;
7754   case ISD::SETEQ:  Opc = EQOpc; break;
7755   case ISD::SETLT:  Swap = true;
7756   case ISD::SETGT:  Opc = GTOpc; break;
7757   case ISD::SETGE:  Swap = true;
7758   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7759   case ISD::SETULT: Swap = true;
7760   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7761   case ISD::SETUGE: Swap = true;
7762   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7763   }
7764   if (Swap)
7765     std::swap(Op0, Op1);
7766
7767   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7768   // bits of the inputs before performing those operations.
7769   if (FlipSigns) {
7770     EVT EltVT = VT.getVectorElementType();
7771     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7772                                       EltVT);
7773     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7774     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7775                                     SignBits.size());
7776     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7777     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7778   }
7779
7780   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7781
7782   // If the logical-not of the result is required, perform that now.
7783   if (Invert)
7784     Result = DAG.getNOT(dl, Result, VT);
7785
7786   return Result;
7787 }
7788
7789 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7790 static bool isX86LogicalCmp(SDValue Op) {
7791   unsigned Opc = Op.getNode()->getOpcode();
7792   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7793     return true;
7794   if (Op.getResNo() == 1 &&
7795       (Opc == X86ISD::ADD ||
7796        Opc == X86ISD::SUB ||
7797        Opc == X86ISD::ADC ||
7798        Opc == X86ISD::SBB ||
7799        Opc == X86ISD::SMUL ||
7800        Opc == X86ISD::UMUL ||
7801        Opc == X86ISD::INC ||
7802        Opc == X86ISD::DEC ||
7803        Opc == X86ISD::OR ||
7804        Opc == X86ISD::XOR ||
7805        Opc == X86ISD::AND))
7806     return true;
7807
7808   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
7809     return true;
7810
7811   return false;
7812 }
7813
7814 static bool isZero(SDValue V) {
7815   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7816   return C && C->isNullValue();
7817 }
7818
7819 static bool isAllOnes(SDValue V) {
7820   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7821   return C && C->isAllOnesValue();
7822 }
7823
7824 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7825   bool addTest = true;
7826   SDValue Cond  = Op.getOperand(0);
7827   SDValue Op1 = Op.getOperand(1);
7828   SDValue Op2 = Op.getOperand(2);
7829   DebugLoc DL = Op.getDebugLoc();
7830   SDValue CC;
7831
7832   if (Cond.getOpcode() == ISD::SETCC) {
7833     SDValue NewCond = LowerSETCC(Cond, DAG);
7834     if (NewCond.getNode())
7835       Cond = NewCond;
7836   }
7837
7838   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
7839   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
7840   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
7841   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
7842   if (Cond.getOpcode() == X86ISD::SETCC &&
7843       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
7844       isZero(Cond.getOperand(1).getOperand(1))) {
7845     SDValue Cmp = Cond.getOperand(1);
7846
7847     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
7848
7849     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
7850         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
7851       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
7852
7853       SDValue CmpOp0 = Cmp.getOperand(0);
7854       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
7855                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7856
7857       SDValue Res =   // Res = 0 or -1.
7858         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7859                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7860
7861       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
7862         Res = DAG.getNOT(DL, Res, Res.getValueType());
7863
7864       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7865       if (N2C == 0 || !N2C->isNullValue())
7866         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
7867       return Res;
7868     }
7869   }
7870
7871   // Look past (and (setcc_carry (cmp ...)), 1).
7872   if (Cond.getOpcode() == ISD::AND &&
7873       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7874     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7875     if (C && C->getAPIntValue() == 1)
7876       Cond = Cond.getOperand(0);
7877   }
7878
7879   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7880   // setting operand in place of the X86ISD::SETCC.
7881   if (Cond.getOpcode() == X86ISD::SETCC ||
7882       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7883     CC = Cond.getOperand(0);
7884
7885     SDValue Cmp = Cond.getOperand(1);
7886     unsigned Opc = Cmp.getOpcode();
7887     EVT VT = Op.getValueType();
7888
7889     bool IllegalFPCMov = false;
7890     if (VT.isFloatingPoint() && !VT.isVector() &&
7891         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7892       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7893
7894     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7895         Opc == X86ISD::BT) { // FIXME
7896       Cond = Cmp;
7897       addTest = false;
7898     }
7899   }
7900
7901   if (addTest) {
7902     // Look pass the truncate.
7903     if (Cond.getOpcode() == ISD::TRUNCATE)
7904       Cond = Cond.getOperand(0);
7905
7906     // We know the result of AND is compared against zero. Try to match
7907     // it to BT.
7908     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7909       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
7910       if (NewSetCC.getNode()) {
7911         CC = NewSetCC.getOperand(0);
7912         Cond = NewSetCC.getOperand(1);
7913         addTest = false;
7914       }
7915     }
7916   }
7917
7918   if (addTest) {
7919     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7920     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7921   }
7922
7923   // a <  b ? -1 :  0 -> RES = ~setcc_carry
7924   // a <  b ?  0 : -1 -> RES = setcc_carry
7925   // a >= b ? -1 :  0 -> RES = setcc_carry
7926   // a >= b ?  0 : -1 -> RES = ~setcc_carry
7927   if (Cond.getOpcode() == X86ISD::CMP) {
7928     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
7929
7930     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
7931         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
7932       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7933                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
7934       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
7935         return DAG.getNOT(DL, Res, Res.getValueType());
7936       return Res;
7937     }
7938   }
7939
7940   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7941   // condition is true.
7942   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
7943   SDValue Ops[] = { Op2, Op1, CC, Cond };
7944   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
7945 }
7946
7947 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7948 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7949 // from the AND / OR.
7950 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7951   Opc = Op.getOpcode();
7952   if (Opc != ISD::OR && Opc != ISD::AND)
7953     return false;
7954   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7955           Op.getOperand(0).hasOneUse() &&
7956           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7957           Op.getOperand(1).hasOneUse());
7958 }
7959
7960 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7961 // 1 and that the SETCC node has a single use.
7962 static bool isXor1OfSetCC(SDValue Op) {
7963   if (Op.getOpcode() != ISD::XOR)
7964     return false;
7965   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7966   if (N1C && N1C->getAPIntValue() == 1) {
7967     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7968       Op.getOperand(0).hasOneUse();
7969   }
7970   return false;
7971 }
7972
7973 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7974   bool addTest = true;
7975   SDValue Chain = Op.getOperand(0);
7976   SDValue Cond  = Op.getOperand(1);
7977   SDValue Dest  = Op.getOperand(2);
7978   DebugLoc dl = Op.getDebugLoc();
7979   SDValue CC;
7980
7981   if (Cond.getOpcode() == ISD::SETCC) {
7982     SDValue NewCond = LowerSETCC(Cond, DAG);
7983     if (NewCond.getNode())
7984       Cond = NewCond;
7985   }
7986 #if 0
7987   // FIXME: LowerXALUO doesn't handle these!!
7988   else if (Cond.getOpcode() == X86ISD::ADD  ||
7989            Cond.getOpcode() == X86ISD::SUB  ||
7990            Cond.getOpcode() == X86ISD::SMUL ||
7991            Cond.getOpcode() == X86ISD::UMUL)
7992     Cond = LowerXALUO(Cond, DAG);
7993 #endif
7994
7995   // Look pass (and (setcc_carry (cmp ...)), 1).
7996   if (Cond.getOpcode() == ISD::AND &&
7997       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7998     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7999     if (C && C->getAPIntValue() == 1)
8000       Cond = Cond.getOperand(0);
8001   }
8002
8003   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8004   // setting operand in place of the X86ISD::SETCC.
8005   if (Cond.getOpcode() == X86ISD::SETCC ||
8006       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8007     CC = Cond.getOperand(0);
8008
8009     SDValue Cmp = Cond.getOperand(1);
8010     unsigned Opc = Cmp.getOpcode();
8011     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
8012     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
8013       Cond = Cmp;
8014       addTest = false;
8015     } else {
8016       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
8017       default: break;
8018       case X86::COND_O:
8019       case X86::COND_B:
8020         // These can only come from an arithmetic instruction with overflow,
8021         // e.g. SADDO, UADDO.
8022         Cond = Cond.getNode()->getOperand(1);
8023         addTest = false;
8024         break;
8025       }
8026     }
8027   } else {
8028     unsigned CondOpc;
8029     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
8030       SDValue Cmp = Cond.getOperand(0).getOperand(1);
8031       if (CondOpc == ISD::OR) {
8032         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
8033         // two branches instead of an explicit OR instruction with a
8034         // separate test.
8035         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8036             isX86LogicalCmp(Cmp)) {
8037           CC = Cond.getOperand(0).getOperand(0);
8038           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8039                               Chain, Dest, CC, Cmp);
8040           CC = Cond.getOperand(1).getOperand(0);
8041           Cond = Cmp;
8042           addTest = false;
8043         }
8044       } else { // ISD::AND
8045         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
8046         // two branches instead of an explicit AND instruction with a
8047         // separate test. However, we only do this if this block doesn't
8048         // have a fall-through edge, because this requires an explicit
8049         // jmp when the condition is false.
8050         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8051             isX86LogicalCmp(Cmp) &&
8052             Op.getNode()->hasOneUse()) {
8053           X86::CondCode CCode =
8054             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8055           CCode = X86::GetOppositeBranchCondition(CCode);
8056           CC = DAG.getConstant(CCode, MVT::i8);
8057           SDNode *User = *Op.getNode()->use_begin();
8058           // Look for an unconditional branch following this conditional branch.
8059           // We need this because we need to reverse the successors in order
8060           // to implement FCMP_OEQ.
8061           if (User->getOpcode() == ISD::BR) {
8062             SDValue FalseBB = User->getOperand(1);
8063             SDNode *NewBR =
8064               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
8065             assert(NewBR == User);
8066             (void)NewBR;
8067             Dest = FalseBB;
8068
8069             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8070                                 Chain, Dest, CC, Cmp);
8071             X86::CondCode CCode =
8072               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
8073             CCode = X86::GetOppositeBranchCondition(CCode);
8074             CC = DAG.getConstant(CCode, MVT::i8);
8075             Cond = Cmp;
8076             addTest = false;
8077           }
8078         }
8079       }
8080     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
8081       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
8082       // It should be transformed during dag combiner except when the condition
8083       // is set by a arithmetics with overflow node.
8084       X86::CondCode CCode =
8085         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8086       CCode = X86::GetOppositeBranchCondition(CCode);
8087       CC = DAG.getConstant(CCode, MVT::i8);
8088       Cond = Cond.getOperand(0).getOperand(1);
8089       addTest = false;
8090     }
8091   }
8092
8093   if (addTest) {
8094     // Look pass the truncate.
8095     if (Cond.getOpcode() == ISD::TRUNCATE)
8096       Cond = Cond.getOperand(0);
8097
8098     // We know the result of AND is compared against zero. Try to match
8099     // it to BT.
8100     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8101       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
8102       if (NewSetCC.getNode()) {
8103         CC = NewSetCC.getOperand(0);
8104         Cond = NewSetCC.getOperand(1);
8105         addTest = false;
8106       }
8107     }
8108   }
8109
8110   if (addTest) {
8111     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8112     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8113   }
8114   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8115                      Chain, Dest, CC, Cond);
8116 }
8117
8118
8119 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
8120 // Calls to _alloca is needed to probe the stack when allocating more than 4k
8121 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
8122 // that the guard pages used by the OS virtual memory manager are allocated in
8123 // correct sequence.
8124 SDValue
8125 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
8126                                            SelectionDAG &DAG) const {
8127   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
8128          "This should be used only on Windows targets");
8129   assert(!Subtarget->isTargetEnvMacho());
8130   DebugLoc dl = Op.getDebugLoc();
8131
8132   // Get the inputs.
8133   SDValue Chain = Op.getOperand(0);
8134   SDValue Size  = Op.getOperand(1);
8135   // FIXME: Ensure alignment here
8136
8137   SDValue Flag;
8138
8139   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
8140   unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
8141
8142   Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
8143   Flag = Chain.getValue(1);
8144
8145   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
8146
8147   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
8148   Flag = Chain.getValue(1);
8149
8150   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
8151
8152   SDValue Ops1[2] = { Chain.getValue(0), Chain };
8153   return DAG.getMergeValues(Ops1, 2, dl);
8154 }
8155
8156 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
8157   MachineFunction &MF = DAG.getMachineFunction();
8158   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
8159
8160   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8161   DebugLoc DL = Op.getDebugLoc();
8162
8163   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
8164     // vastart just stores the address of the VarArgsFrameIndex slot into the
8165     // memory location argument.
8166     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8167                                    getPointerTy());
8168     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
8169                         MachinePointerInfo(SV), false, false, 0);
8170   }
8171
8172   // __va_list_tag:
8173   //   gp_offset         (0 - 6 * 8)
8174   //   fp_offset         (48 - 48 + 8 * 16)
8175   //   overflow_arg_area (point to parameters coming in memory).
8176   //   reg_save_area
8177   SmallVector<SDValue, 8> MemOps;
8178   SDValue FIN = Op.getOperand(1);
8179   // Store gp_offset
8180   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
8181                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
8182                                                MVT::i32),
8183                                FIN, MachinePointerInfo(SV), false, false, 0);
8184   MemOps.push_back(Store);
8185
8186   // Store fp_offset
8187   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8188                     FIN, DAG.getIntPtrConstant(4));
8189   Store = DAG.getStore(Op.getOperand(0), DL,
8190                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8191                                        MVT::i32),
8192                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8193   MemOps.push_back(Store);
8194
8195   // Store ptr to overflow_arg_area
8196   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8197                     FIN, DAG.getIntPtrConstant(4));
8198   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8199                                     getPointerTy());
8200   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8201                        MachinePointerInfo(SV, 8),
8202                        false, false, 0);
8203   MemOps.push_back(Store);
8204
8205   // Store ptr to reg_save_area.
8206   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8207                     FIN, DAG.getIntPtrConstant(8));
8208   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8209                                     getPointerTy());
8210   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8211                        MachinePointerInfo(SV, 16), false, false, 0);
8212   MemOps.push_back(Store);
8213   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8214                      &MemOps[0], MemOps.size());
8215 }
8216
8217 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8218   assert(Subtarget->is64Bit() &&
8219          "LowerVAARG only handles 64-bit va_arg!");
8220   assert((Subtarget->isTargetLinux() ||
8221           Subtarget->isTargetDarwin()) &&
8222           "Unhandled target in LowerVAARG");
8223   assert(Op.getNode()->getNumOperands() == 4);
8224   SDValue Chain = Op.getOperand(0);
8225   SDValue SrcPtr = Op.getOperand(1);
8226   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8227   unsigned Align = Op.getConstantOperandVal(3);
8228   DebugLoc dl = Op.getDebugLoc();
8229
8230   EVT ArgVT = Op.getNode()->getValueType(0);
8231   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8232   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8233   uint8_t ArgMode;
8234
8235   // Decide which area this value should be read from.
8236   // TODO: Implement the AMD64 ABI in its entirety. This simple
8237   // selection mechanism works only for the basic types.
8238   if (ArgVT == MVT::f80) {
8239     llvm_unreachable("va_arg for f80 not yet implemented");
8240   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8241     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8242   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8243     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8244   } else {
8245     llvm_unreachable("Unhandled argument type in LowerVAARG");
8246   }
8247
8248   if (ArgMode == 2) {
8249     // Sanity Check: Make sure using fp_offset makes sense.
8250     assert(!UseSoftFloat &&
8251            !(DAG.getMachineFunction()
8252                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
8253            Subtarget->hasXMM());
8254   }
8255
8256   // Insert VAARG_64 node into the DAG
8257   // VAARG_64 returns two values: Variable Argument Address, Chain
8258   SmallVector<SDValue, 11> InstOps;
8259   InstOps.push_back(Chain);
8260   InstOps.push_back(SrcPtr);
8261   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
8262   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
8263   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8264   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8265   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8266                                           VTs, &InstOps[0], InstOps.size(),
8267                                           MVT::i64,
8268                                           MachinePointerInfo(SV),
8269                                           /*Align=*/0,
8270                                           /*Volatile=*/false,
8271                                           /*ReadMem=*/true,
8272                                           /*WriteMem=*/true);
8273   Chain = VAARG.getValue(1);
8274
8275   // Load the next argument and return it
8276   return DAG.getLoad(ArgVT, dl,
8277                      Chain,
8278                      VAARG,
8279                      MachinePointerInfo(),
8280                      false, false, 0);
8281 }
8282
8283 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8284   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8285   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8286   SDValue Chain = Op.getOperand(0);
8287   SDValue DstPtr = Op.getOperand(1);
8288   SDValue SrcPtr = Op.getOperand(2);
8289   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8290   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8291   DebugLoc DL = Op.getDebugLoc();
8292
8293   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8294                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8295                        false,
8296                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8297 }
8298
8299 SDValue
8300 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8301   DebugLoc dl = Op.getDebugLoc();
8302   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8303   switch (IntNo) {
8304   default: return SDValue();    // Don't custom lower most intrinsics.
8305   // Comparison intrinsics.
8306   case Intrinsic::x86_sse_comieq_ss:
8307   case Intrinsic::x86_sse_comilt_ss:
8308   case Intrinsic::x86_sse_comile_ss:
8309   case Intrinsic::x86_sse_comigt_ss:
8310   case Intrinsic::x86_sse_comige_ss:
8311   case Intrinsic::x86_sse_comineq_ss:
8312   case Intrinsic::x86_sse_ucomieq_ss:
8313   case Intrinsic::x86_sse_ucomilt_ss:
8314   case Intrinsic::x86_sse_ucomile_ss:
8315   case Intrinsic::x86_sse_ucomigt_ss:
8316   case Intrinsic::x86_sse_ucomige_ss:
8317   case Intrinsic::x86_sse_ucomineq_ss:
8318   case Intrinsic::x86_sse2_comieq_sd:
8319   case Intrinsic::x86_sse2_comilt_sd:
8320   case Intrinsic::x86_sse2_comile_sd:
8321   case Intrinsic::x86_sse2_comigt_sd:
8322   case Intrinsic::x86_sse2_comige_sd:
8323   case Intrinsic::x86_sse2_comineq_sd:
8324   case Intrinsic::x86_sse2_ucomieq_sd:
8325   case Intrinsic::x86_sse2_ucomilt_sd:
8326   case Intrinsic::x86_sse2_ucomile_sd:
8327   case Intrinsic::x86_sse2_ucomigt_sd:
8328   case Intrinsic::x86_sse2_ucomige_sd:
8329   case Intrinsic::x86_sse2_ucomineq_sd: {
8330     unsigned Opc = 0;
8331     ISD::CondCode CC = ISD::SETCC_INVALID;
8332     switch (IntNo) {
8333     default: break;
8334     case Intrinsic::x86_sse_comieq_ss:
8335     case Intrinsic::x86_sse2_comieq_sd:
8336       Opc = X86ISD::COMI;
8337       CC = ISD::SETEQ;
8338       break;
8339     case Intrinsic::x86_sse_comilt_ss:
8340     case Intrinsic::x86_sse2_comilt_sd:
8341       Opc = X86ISD::COMI;
8342       CC = ISD::SETLT;
8343       break;
8344     case Intrinsic::x86_sse_comile_ss:
8345     case Intrinsic::x86_sse2_comile_sd:
8346       Opc = X86ISD::COMI;
8347       CC = ISD::SETLE;
8348       break;
8349     case Intrinsic::x86_sse_comigt_ss:
8350     case Intrinsic::x86_sse2_comigt_sd:
8351       Opc = X86ISD::COMI;
8352       CC = ISD::SETGT;
8353       break;
8354     case Intrinsic::x86_sse_comige_ss:
8355     case Intrinsic::x86_sse2_comige_sd:
8356       Opc = X86ISD::COMI;
8357       CC = ISD::SETGE;
8358       break;
8359     case Intrinsic::x86_sse_comineq_ss:
8360     case Intrinsic::x86_sse2_comineq_sd:
8361       Opc = X86ISD::COMI;
8362       CC = ISD::SETNE;
8363       break;
8364     case Intrinsic::x86_sse_ucomieq_ss:
8365     case Intrinsic::x86_sse2_ucomieq_sd:
8366       Opc = X86ISD::UCOMI;
8367       CC = ISD::SETEQ;
8368       break;
8369     case Intrinsic::x86_sse_ucomilt_ss:
8370     case Intrinsic::x86_sse2_ucomilt_sd:
8371       Opc = X86ISD::UCOMI;
8372       CC = ISD::SETLT;
8373       break;
8374     case Intrinsic::x86_sse_ucomile_ss:
8375     case Intrinsic::x86_sse2_ucomile_sd:
8376       Opc = X86ISD::UCOMI;
8377       CC = ISD::SETLE;
8378       break;
8379     case Intrinsic::x86_sse_ucomigt_ss:
8380     case Intrinsic::x86_sse2_ucomigt_sd:
8381       Opc = X86ISD::UCOMI;
8382       CC = ISD::SETGT;
8383       break;
8384     case Intrinsic::x86_sse_ucomige_ss:
8385     case Intrinsic::x86_sse2_ucomige_sd:
8386       Opc = X86ISD::UCOMI;
8387       CC = ISD::SETGE;
8388       break;
8389     case Intrinsic::x86_sse_ucomineq_ss:
8390     case Intrinsic::x86_sse2_ucomineq_sd:
8391       Opc = X86ISD::UCOMI;
8392       CC = ISD::SETNE;
8393       break;
8394     }
8395
8396     SDValue LHS = Op.getOperand(1);
8397     SDValue RHS = Op.getOperand(2);
8398     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8399     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8400     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8401     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8402                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8403     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8404   }
8405   // ptest and testp intrinsics. The intrinsic these come from are designed to
8406   // return an integer value, not just an instruction so lower it to the ptest
8407   // or testp pattern and a setcc for the result.
8408   case Intrinsic::x86_sse41_ptestz:
8409   case Intrinsic::x86_sse41_ptestc:
8410   case Intrinsic::x86_sse41_ptestnzc:
8411   case Intrinsic::x86_avx_ptestz_256:
8412   case Intrinsic::x86_avx_ptestc_256:
8413   case Intrinsic::x86_avx_ptestnzc_256:
8414   case Intrinsic::x86_avx_vtestz_ps:
8415   case Intrinsic::x86_avx_vtestc_ps:
8416   case Intrinsic::x86_avx_vtestnzc_ps:
8417   case Intrinsic::x86_avx_vtestz_pd:
8418   case Intrinsic::x86_avx_vtestc_pd:
8419   case Intrinsic::x86_avx_vtestnzc_pd:
8420   case Intrinsic::x86_avx_vtestz_ps_256:
8421   case Intrinsic::x86_avx_vtestc_ps_256:
8422   case Intrinsic::x86_avx_vtestnzc_ps_256:
8423   case Intrinsic::x86_avx_vtestz_pd_256:
8424   case Intrinsic::x86_avx_vtestc_pd_256:
8425   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8426     bool IsTestPacked = false;
8427     unsigned X86CC = 0;
8428     switch (IntNo) {
8429     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8430     case Intrinsic::x86_avx_vtestz_ps:
8431     case Intrinsic::x86_avx_vtestz_pd:
8432     case Intrinsic::x86_avx_vtestz_ps_256:
8433     case Intrinsic::x86_avx_vtestz_pd_256:
8434       IsTestPacked = true; // Fallthrough
8435     case Intrinsic::x86_sse41_ptestz:
8436     case Intrinsic::x86_avx_ptestz_256:
8437       // ZF = 1
8438       X86CC = X86::COND_E;
8439       break;
8440     case Intrinsic::x86_avx_vtestc_ps:
8441     case Intrinsic::x86_avx_vtestc_pd:
8442     case Intrinsic::x86_avx_vtestc_ps_256:
8443     case Intrinsic::x86_avx_vtestc_pd_256:
8444       IsTestPacked = true; // Fallthrough
8445     case Intrinsic::x86_sse41_ptestc:
8446     case Intrinsic::x86_avx_ptestc_256:
8447       // CF = 1
8448       X86CC = X86::COND_B;
8449       break;
8450     case Intrinsic::x86_avx_vtestnzc_ps:
8451     case Intrinsic::x86_avx_vtestnzc_pd:
8452     case Intrinsic::x86_avx_vtestnzc_ps_256:
8453     case Intrinsic::x86_avx_vtestnzc_pd_256:
8454       IsTestPacked = true; // Fallthrough
8455     case Intrinsic::x86_sse41_ptestnzc:
8456     case Intrinsic::x86_avx_ptestnzc_256:
8457       // ZF and CF = 0
8458       X86CC = X86::COND_A;
8459       break;
8460     }
8461
8462     SDValue LHS = Op.getOperand(1);
8463     SDValue RHS = Op.getOperand(2);
8464     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8465     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8466     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8467     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8468     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8469   }
8470
8471   // Fix vector shift instructions where the last operand is a non-immediate
8472   // i32 value.
8473   case Intrinsic::x86_sse2_pslli_w:
8474   case Intrinsic::x86_sse2_pslli_d:
8475   case Intrinsic::x86_sse2_pslli_q:
8476   case Intrinsic::x86_sse2_psrli_w:
8477   case Intrinsic::x86_sse2_psrli_d:
8478   case Intrinsic::x86_sse2_psrli_q:
8479   case Intrinsic::x86_sse2_psrai_w:
8480   case Intrinsic::x86_sse2_psrai_d:
8481   case Intrinsic::x86_mmx_pslli_w:
8482   case Intrinsic::x86_mmx_pslli_d:
8483   case Intrinsic::x86_mmx_pslli_q:
8484   case Intrinsic::x86_mmx_psrli_w:
8485   case Intrinsic::x86_mmx_psrli_d:
8486   case Intrinsic::x86_mmx_psrli_q:
8487   case Intrinsic::x86_mmx_psrai_w:
8488   case Intrinsic::x86_mmx_psrai_d: {
8489     SDValue ShAmt = Op.getOperand(2);
8490     if (isa<ConstantSDNode>(ShAmt))
8491       return SDValue();
8492
8493     unsigned NewIntNo = 0;
8494     EVT ShAmtVT = MVT::v4i32;
8495     switch (IntNo) {
8496     case Intrinsic::x86_sse2_pslli_w:
8497       NewIntNo = Intrinsic::x86_sse2_psll_w;
8498       break;
8499     case Intrinsic::x86_sse2_pslli_d:
8500       NewIntNo = Intrinsic::x86_sse2_psll_d;
8501       break;
8502     case Intrinsic::x86_sse2_pslli_q:
8503       NewIntNo = Intrinsic::x86_sse2_psll_q;
8504       break;
8505     case Intrinsic::x86_sse2_psrli_w:
8506       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8507       break;
8508     case Intrinsic::x86_sse2_psrli_d:
8509       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8510       break;
8511     case Intrinsic::x86_sse2_psrli_q:
8512       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8513       break;
8514     case Intrinsic::x86_sse2_psrai_w:
8515       NewIntNo = Intrinsic::x86_sse2_psra_w;
8516       break;
8517     case Intrinsic::x86_sse2_psrai_d:
8518       NewIntNo = Intrinsic::x86_sse2_psra_d;
8519       break;
8520     default: {
8521       ShAmtVT = MVT::v2i32;
8522       switch (IntNo) {
8523       case Intrinsic::x86_mmx_pslli_w:
8524         NewIntNo = Intrinsic::x86_mmx_psll_w;
8525         break;
8526       case Intrinsic::x86_mmx_pslli_d:
8527         NewIntNo = Intrinsic::x86_mmx_psll_d;
8528         break;
8529       case Intrinsic::x86_mmx_pslli_q:
8530         NewIntNo = Intrinsic::x86_mmx_psll_q;
8531         break;
8532       case Intrinsic::x86_mmx_psrli_w:
8533         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8534         break;
8535       case Intrinsic::x86_mmx_psrli_d:
8536         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8537         break;
8538       case Intrinsic::x86_mmx_psrli_q:
8539         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8540         break;
8541       case Intrinsic::x86_mmx_psrai_w:
8542         NewIntNo = Intrinsic::x86_mmx_psra_w;
8543         break;
8544       case Intrinsic::x86_mmx_psrai_d:
8545         NewIntNo = Intrinsic::x86_mmx_psra_d;
8546         break;
8547       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8548       }
8549       break;
8550     }
8551     }
8552
8553     // The vector shift intrinsics with scalars uses 32b shift amounts but
8554     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8555     // to be zero.
8556     SDValue ShOps[4];
8557     ShOps[0] = ShAmt;
8558     ShOps[1] = DAG.getConstant(0, MVT::i32);
8559     if (ShAmtVT == MVT::v4i32) {
8560       ShOps[2] = DAG.getUNDEF(MVT::i32);
8561       ShOps[3] = DAG.getUNDEF(MVT::i32);
8562       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8563     } else {
8564       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8565 // FIXME this must be lowered to get rid of the invalid type.
8566     }
8567
8568     EVT VT = Op.getValueType();
8569     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8570     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8571                        DAG.getConstant(NewIntNo, MVT::i32),
8572                        Op.getOperand(1), ShAmt);
8573   }
8574   }
8575 }
8576
8577 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8578                                            SelectionDAG &DAG) const {
8579   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8580   MFI->setReturnAddressIsTaken(true);
8581
8582   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8583   DebugLoc dl = Op.getDebugLoc();
8584
8585   if (Depth > 0) {
8586     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8587     SDValue Offset =
8588       DAG.getConstant(TD->getPointerSize(),
8589                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8590     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8591                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8592                                    FrameAddr, Offset),
8593                        MachinePointerInfo(), false, false, 0);
8594   }
8595
8596   // Just load the return address.
8597   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
8598   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8599                      RetAddrFI, MachinePointerInfo(), false, false, 0);
8600 }
8601
8602 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
8603   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8604   MFI->setFrameAddressIsTaken(true);
8605
8606   EVT VT = Op.getValueType();
8607   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
8608   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8609   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
8610   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
8611   while (Depth--)
8612     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
8613                             MachinePointerInfo(),
8614                             false, false, 0);
8615   return FrameAddr;
8616 }
8617
8618 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
8619                                                      SelectionDAG &DAG) const {
8620   return DAG.getIntPtrConstant(2*TD->getPointerSize());
8621 }
8622
8623 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
8624   MachineFunction &MF = DAG.getMachineFunction();
8625   SDValue Chain     = Op.getOperand(0);
8626   SDValue Offset    = Op.getOperand(1);
8627   SDValue Handler   = Op.getOperand(2);
8628   DebugLoc dl       = Op.getDebugLoc();
8629
8630   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8631                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8632                                      getPointerTy());
8633   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8634
8635   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8636                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8637   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8638   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8639                        false, false, 0);
8640   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8641   MF.getRegInfo().addLiveOut(StoreAddrReg);
8642
8643   return DAG.getNode(X86ISD::EH_RETURN, dl,
8644                      MVT::Other,
8645                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8646 }
8647
8648 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8649                                              SelectionDAG &DAG) const {
8650   SDValue Root = Op.getOperand(0);
8651   SDValue Trmp = Op.getOperand(1); // trampoline
8652   SDValue FPtr = Op.getOperand(2); // nested function
8653   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8654   DebugLoc dl  = Op.getDebugLoc();
8655
8656   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8657
8658   if (Subtarget->is64Bit()) {
8659     SDValue OutChains[6];
8660
8661     // Large code-model.
8662     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8663     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8664
8665     const unsigned char N86R10 = X86_MC::getX86RegNum(X86::R10);
8666     const unsigned char N86R11 = X86_MC::getX86RegNum(X86::R11);
8667
8668     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8669
8670     // Load the pointer to the nested function into R11.
8671     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8672     SDValue Addr = Trmp;
8673     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8674                                 Addr, MachinePointerInfo(TrmpAddr),
8675                                 false, false, 0);
8676
8677     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8678                        DAG.getConstant(2, MVT::i64));
8679     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8680                                 MachinePointerInfo(TrmpAddr, 2),
8681                                 false, false, 2);
8682
8683     // Load the 'nest' parameter value into R10.
8684     // R10 is specified in X86CallingConv.td
8685     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8686     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8687                        DAG.getConstant(10, MVT::i64));
8688     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8689                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8690                                 false, false, 0);
8691
8692     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8693                        DAG.getConstant(12, MVT::i64));
8694     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8695                                 MachinePointerInfo(TrmpAddr, 12),
8696                                 false, false, 2);
8697
8698     // Jump to the nested function.
8699     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8700     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8701                        DAG.getConstant(20, MVT::i64));
8702     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8703                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8704                                 false, false, 0);
8705
8706     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8707     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8708                        DAG.getConstant(22, MVT::i64));
8709     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8710                                 MachinePointerInfo(TrmpAddr, 22),
8711                                 false, false, 0);
8712
8713     SDValue Ops[] =
8714       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8715     return DAG.getMergeValues(Ops, 2, dl);
8716   } else {
8717     const Function *Func =
8718       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8719     CallingConv::ID CC = Func->getCallingConv();
8720     unsigned NestReg;
8721
8722     switch (CC) {
8723     default:
8724       llvm_unreachable("Unsupported calling convention");
8725     case CallingConv::C:
8726     case CallingConv::X86_StdCall: {
8727       // Pass 'nest' parameter in ECX.
8728       // Must be kept in sync with X86CallingConv.td
8729       NestReg = X86::ECX;
8730
8731       // Check that ECX wasn't needed by an 'inreg' parameter.
8732       FunctionType *FTy = Func->getFunctionType();
8733       const AttrListPtr &Attrs = Func->getAttributes();
8734
8735       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8736         unsigned InRegCount = 0;
8737         unsigned Idx = 1;
8738
8739         for (FunctionType::param_iterator I = FTy->param_begin(),
8740              E = FTy->param_end(); I != E; ++I, ++Idx)
8741           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8742             // FIXME: should only count parameters that are lowered to integers.
8743             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8744
8745         if (InRegCount > 2) {
8746           report_fatal_error("Nest register in use - reduce number of inreg"
8747                              " parameters!");
8748         }
8749       }
8750       break;
8751     }
8752     case CallingConv::X86_FastCall:
8753     case CallingConv::X86_ThisCall:
8754     case CallingConv::Fast:
8755       // Pass 'nest' parameter in EAX.
8756       // Must be kept in sync with X86CallingConv.td
8757       NestReg = X86::EAX;
8758       break;
8759     }
8760
8761     SDValue OutChains[4];
8762     SDValue Addr, Disp;
8763
8764     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8765                        DAG.getConstant(10, MVT::i32));
8766     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8767
8768     // This is storing the opcode for MOV32ri.
8769     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8770     const unsigned char N86Reg = X86_MC::getX86RegNum(NestReg);
8771     OutChains[0] = DAG.getStore(Root, dl,
8772                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8773                                 Trmp, MachinePointerInfo(TrmpAddr),
8774                                 false, false, 0);
8775
8776     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8777                        DAG.getConstant(1, MVT::i32));
8778     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8779                                 MachinePointerInfo(TrmpAddr, 1),
8780                                 false, false, 1);
8781
8782     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8783     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8784                        DAG.getConstant(5, MVT::i32));
8785     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8786                                 MachinePointerInfo(TrmpAddr, 5),
8787                                 false, false, 1);
8788
8789     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8790                        DAG.getConstant(6, MVT::i32));
8791     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8792                                 MachinePointerInfo(TrmpAddr, 6),
8793                                 false, false, 1);
8794
8795     SDValue Ops[] =
8796       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8797     return DAG.getMergeValues(Ops, 2, dl);
8798   }
8799 }
8800
8801 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8802                                             SelectionDAG &DAG) const {
8803   /*
8804    The rounding mode is in bits 11:10 of FPSR, and has the following
8805    settings:
8806      00 Round to nearest
8807      01 Round to -inf
8808      10 Round to +inf
8809      11 Round to 0
8810
8811   FLT_ROUNDS, on the other hand, expects the following:
8812     -1 Undefined
8813      0 Round to 0
8814      1 Round to nearest
8815      2 Round to +inf
8816      3 Round to -inf
8817
8818   To perform the conversion, we do:
8819     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8820   */
8821
8822   MachineFunction &MF = DAG.getMachineFunction();
8823   const TargetMachine &TM = MF.getTarget();
8824   const TargetFrameLowering &TFI = *TM.getFrameLowering();
8825   unsigned StackAlignment = TFI.getStackAlignment();
8826   EVT VT = Op.getValueType();
8827   DebugLoc DL = Op.getDebugLoc();
8828
8829   // Save FP Control Word to stack slot
8830   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8831   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8832
8833
8834   MachineMemOperand *MMO =
8835    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8836                            MachineMemOperand::MOStore, 2, 2);
8837
8838   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8839   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8840                                           DAG.getVTList(MVT::Other),
8841                                           Ops, 2, MVT::i16, MMO);
8842
8843   // Load FP Control Word from stack slot
8844   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8845                             MachinePointerInfo(), false, false, 0);
8846
8847   // Transform as necessary
8848   SDValue CWD1 =
8849     DAG.getNode(ISD::SRL, DL, MVT::i16,
8850                 DAG.getNode(ISD::AND, DL, MVT::i16,
8851                             CWD, DAG.getConstant(0x800, MVT::i16)),
8852                 DAG.getConstant(11, MVT::i8));
8853   SDValue CWD2 =
8854     DAG.getNode(ISD::SRL, DL, MVT::i16,
8855                 DAG.getNode(ISD::AND, DL, MVT::i16,
8856                             CWD, DAG.getConstant(0x400, MVT::i16)),
8857                 DAG.getConstant(9, MVT::i8));
8858
8859   SDValue RetVal =
8860     DAG.getNode(ISD::AND, DL, MVT::i16,
8861                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8862                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8863                             DAG.getConstant(1, MVT::i16)),
8864                 DAG.getConstant(3, MVT::i16));
8865
8866
8867   return DAG.getNode((VT.getSizeInBits() < 16 ?
8868                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8869 }
8870
8871 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8872   EVT VT = Op.getValueType();
8873   EVT OpVT = VT;
8874   unsigned NumBits = VT.getSizeInBits();
8875   DebugLoc dl = Op.getDebugLoc();
8876
8877   Op = Op.getOperand(0);
8878   if (VT == MVT::i8) {
8879     // Zero extend to i32 since there is not an i8 bsr.
8880     OpVT = MVT::i32;
8881     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8882   }
8883
8884   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8885   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8886   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8887
8888   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8889   SDValue Ops[] = {
8890     Op,
8891     DAG.getConstant(NumBits+NumBits-1, OpVT),
8892     DAG.getConstant(X86::COND_E, MVT::i8),
8893     Op.getValue(1)
8894   };
8895   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8896
8897   // Finally xor with NumBits-1.
8898   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8899
8900   if (VT == MVT::i8)
8901     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8902   return Op;
8903 }
8904
8905 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8906   EVT VT = Op.getValueType();
8907   EVT OpVT = VT;
8908   unsigned NumBits = VT.getSizeInBits();
8909   DebugLoc dl = Op.getDebugLoc();
8910
8911   Op = Op.getOperand(0);
8912   if (VT == MVT::i8) {
8913     OpVT = MVT::i32;
8914     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8915   }
8916
8917   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8918   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8919   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8920
8921   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8922   SDValue Ops[] = {
8923     Op,
8924     DAG.getConstant(NumBits, OpVT),
8925     DAG.getConstant(X86::COND_E, MVT::i8),
8926     Op.getValue(1)
8927   };
8928   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8929
8930   if (VT == MVT::i8)
8931     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8932   return Op;
8933 }
8934
8935 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8936   EVT VT = Op.getValueType();
8937   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8938   DebugLoc dl = Op.getDebugLoc();
8939
8940   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8941   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8942   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8943   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8944   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8945   //
8946   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8947   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8948   //  return AloBlo + AloBhi + AhiBlo;
8949
8950   SDValue A = Op.getOperand(0);
8951   SDValue B = Op.getOperand(1);
8952
8953   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8954                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8955                        A, DAG.getConstant(32, MVT::i32));
8956   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8957                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8958                        B, DAG.getConstant(32, MVT::i32));
8959   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8960                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8961                        A, B);
8962   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8963                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8964                        A, Bhi);
8965   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8966                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8967                        Ahi, B);
8968   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8969                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8970                        AloBhi, DAG.getConstant(32, MVT::i32));
8971   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8972                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8973                        AhiBlo, DAG.getConstant(32, MVT::i32));
8974   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8975   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8976   return Res;
8977 }
8978
8979 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
8980
8981   EVT VT = Op.getValueType();
8982   DebugLoc dl = Op.getDebugLoc();
8983   SDValue R = Op.getOperand(0);
8984   SDValue Amt = Op.getOperand(1);
8985
8986   LLVMContext *Context = DAG.getContext();
8987
8988   // Must have SSE2.
8989   if (!Subtarget->hasSSE2()) return SDValue();
8990
8991   // Optimize shl/srl/sra with constant shift amount.
8992   if (isSplatVector(Amt.getNode())) {
8993     SDValue SclrAmt = Amt->getOperand(0);
8994     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
8995       uint64_t ShiftAmt = C->getZExtValue();
8996
8997       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
8998        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8999                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9000                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9001
9002       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
9003        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9004                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9005                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9006
9007       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
9008        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9009                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9010                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9011
9012       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
9013        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9014                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9015                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9016
9017       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
9018        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9019                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9020                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9021
9022       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
9023        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9024                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9025                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9026
9027       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
9028        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9029                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9030                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9031
9032       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
9033        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9034                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9035                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9036     }
9037   }
9038
9039   // Lower SHL with variable shift amount.
9040   // Cannot lower SHL without SSE2 or later.
9041   if (!Subtarget->hasSSE2()) return SDValue();
9042
9043   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
9044     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9045                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9046                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
9047
9048     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
9049
9050     std::vector<Constant*> CV(4, CI);
9051     Constant *C = ConstantVector::get(CV);
9052     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9053     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9054                                  MachinePointerInfo::getConstantPool(),
9055                                  false, false, 16);
9056
9057     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
9058     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
9059     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
9060     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
9061   }
9062   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
9063     // a = a << 5;
9064     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9065                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9066                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
9067
9068     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
9069     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
9070
9071     std::vector<Constant*> CVM1(16, CM1);
9072     std::vector<Constant*> CVM2(16, CM2);
9073     Constant *C = ConstantVector::get(CVM1);
9074     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9075     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9076                             MachinePointerInfo::getConstantPool(),
9077                             false, false, 16);
9078
9079     // r = pblendv(r, psllw(r & (char16)15, 4), a);
9080     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9081     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9082                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9083                     DAG.getConstant(4, MVT::i32));
9084     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9085     // a += a
9086     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9087
9088     C = ConstantVector::get(CVM2);
9089     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9090     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9091                     MachinePointerInfo::getConstantPool(),
9092                     false, false, 16);
9093
9094     // r = pblendv(r, psllw(r & (char16)63, 2), a);
9095     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9096     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9097                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9098                     DAG.getConstant(2, MVT::i32));
9099     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9100     // a += a
9101     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9102
9103     // return pblendv(r, r+r, a);
9104     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
9105                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
9106     return R;
9107   }
9108   return SDValue();
9109 }
9110
9111 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
9112   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
9113   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
9114   // looks for this combo and may remove the "setcc" instruction if the "setcc"
9115   // has only one use.
9116   SDNode *N = Op.getNode();
9117   SDValue LHS = N->getOperand(0);
9118   SDValue RHS = N->getOperand(1);
9119   unsigned BaseOp = 0;
9120   unsigned Cond = 0;
9121   DebugLoc DL = Op.getDebugLoc();
9122   switch (Op.getOpcode()) {
9123   default: llvm_unreachable("Unknown ovf instruction!");
9124   case ISD::SADDO:
9125     // A subtract of one will be selected as a INC. Note that INC doesn't
9126     // set CF, so we can't do this for UADDO.
9127     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9128       if (C->isOne()) {
9129         BaseOp = X86ISD::INC;
9130         Cond = X86::COND_O;
9131         break;
9132       }
9133     BaseOp = X86ISD::ADD;
9134     Cond = X86::COND_O;
9135     break;
9136   case ISD::UADDO:
9137     BaseOp = X86ISD::ADD;
9138     Cond = X86::COND_B;
9139     break;
9140   case ISD::SSUBO:
9141     // A subtract of one will be selected as a DEC. Note that DEC doesn't
9142     // set CF, so we can't do this for USUBO.
9143     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9144       if (C->isOne()) {
9145         BaseOp = X86ISD::DEC;
9146         Cond = X86::COND_O;
9147         break;
9148       }
9149     BaseOp = X86ISD::SUB;
9150     Cond = X86::COND_O;
9151     break;
9152   case ISD::USUBO:
9153     BaseOp = X86ISD::SUB;
9154     Cond = X86::COND_B;
9155     break;
9156   case ISD::SMULO:
9157     BaseOp = X86ISD::SMUL;
9158     Cond = X86::COND_O;
9159     break;
9160   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
9161     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
9162                                  MVT::i32);
9163     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
9164
9165     SDValue SetCC =
9166       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9167                   DAG.getConstant(X86::COND_O, MVT::i32),
9168                   SDValue(Sum.getNode(), 2));
9169
9170     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9171   }
9172   }
9173
9174   // Also sets EFLAGS.
9175   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
9176   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
9177
9178   SDValue SetCC =
9179     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
9180                 DAG.getConstant(Cond, MVT::i32),
9181                 SDValue(Sum.getNode(), 1));
9182
9183   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9184 }
9185
9186 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const{
9187   DebugLoc dl = Op.getDebugLoc();
9188   SDNode* Node = Op.getNode();
9189   EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
9190   EVT VT = Node->getValueType(0);
9191
9192   if (Subtarget->hasSSE2() && VT.isVector()) {
9193     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
9194                         ExtraVT.getScalarType().getSizeInBits();
9195     SDValue ShAmt = DAG.getConstant(BitsDiff, MVT::i32);
9196
9197     unsigned SHLIntrinsicsID = 0;
9198     unsigned SRAIntrinsicsID = 0;
9199     switch (VT.getSimpleVT().SimpleTy) {
9200       default:
9201         return SDValue();
9202       case MVT::v2i64: {
9203         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_q;
9204         SRAIntrinsicsID = 0;
9205         break;
9206       }
9207       case MVT::v4i32: {
9208         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_d;
9209         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_d;
9210         break;
9211       }
9212       case MVT::v8i16: {
9213         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_w;
9214         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_w;
9215         break;
9216       }
9217     }
9218
9219     SDValue Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9220                          DAG.getConstant(SHLIntrinsicsID, MVT::i32),
9221                          Node->getOperand(0), ShAmt);
9222
9223     // In case of 1 bit sext, no need to shr
9224     if (ExtraVT.getScalarType().getSizeInBits() == 1) return Tmp1;
9225
9226     if (SRAIntrinsicsID) {
9227       Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9228                          DAG.getConstant(SRAIntrinsicsID, MVT::i32),
9229                          Tmp1, ShAmt);
9230     }
9231     return Tmp1;
9232   }
9233
9234   return SDValue();
9235 }
9236
9237
9238 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
9239   DebugLoc dl = Op.getDebugLoc();
9240
9241   // Go ahead and emit the fence on x86-64 even if we asked for no-sse2.
9242   // There isn't any reason to disable it if the target processor supports it.
9243   if (!Subtarget->hasSSE2() && !Subtarget->is64Bit()) {
9244     SDValue Chain = Op.getOperand(0);
9245     SDValue Zero = DAG.getConstant(0, MVT::i32);
9246     SDValue Ops[] = {
9247       DAG.getRegister(X86::ESP, MVT::i32), // Base
9248       DAG.getTargetConstant(1, MVT::i8),   // Scale
9249       DAG.getRegister(0, MVT::i32),        // Index
9250       DAG.getTargetConstant(0, MVT::i32),  // Disp
9251       DAG.getRegister(0, MVT::i32),        // Segment.
9252       Zero,
9253       Chain
9254     };
9255     SDNode *Res =
9256       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9257                           array_lengthof(Ops));
9258     return SDValue(Res, 0);
9259   }
9260
9261   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
9262   if (!isDev)
9263     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9264
9265   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9266   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
9267   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
9268   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
9269
9270   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
9271   if (!Op1 && !Op2 && !Op3 && Op4)
9272     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
9273
9274   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
9275   if (Op1 && !Op2 && !Op3 && !Op4)
9276     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
9277
9278   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
9279   //           (MFENCE)>;
9280   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9281 }
9282
9283 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
9284   EVT T = Op.getValueType();
9285   DebugLoc DL = Op.getDebugLoc();
9286   unsigned Reg = 0;
9287   unsigned size = 0;
9288   switch(T.getSimpleVT().SimpleTy) {
9289   default:
9290     assert(false && "Invalid value type!");
9291   case MVT::i8:  Reg = X86::AL;  size = 1; break;
9292   case MVT::i16: Reg = X86::AX;  size = 2; break;
9293   case MVT::i32: Reg = X86::EAX; size = 4; break;
9294   case MVT::i64:
9295     assert(Subtarget->is64Bit() && "Node not type legal!");
9296     Reg = X86::RAX; size = 8;
9297     break;
9298   }
9299   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
9300                                     Op.getOperand(2), SDValue());
9301   SDValue Ops[] = { cpIn.getValue(0),
9302                     Op.getOperand(1),
9303                     Op.getOperand(3),
9304                     DAG.getTargetConstant(size, MVT::i8),
9305                     cpIn.getValue(1) };
9306   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9307   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
9308   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
9309                                            Ops, 5, T, MMO);
9310   SDValue cpOut =
9311     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
9312   return cpOut;
9313 }
9314
9315 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
9316                                                  SelectionDAG &DAG) const {
9317   assert(Subtarget->is64Bit() && "Result not type legalized?");
9318   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9319   SDValue TheChain = Op.getOperand(0);
9320   DebugLoc dl = Op.getDebugLoc();
9321   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9322   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
9323   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
9324                                    rax.getValue(2));
9325   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
9326                             DAG.getConstant(32, MVT::i8));
9327   SDValue Ops[] = {
9328     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
9329     rdx.getValue(1)
9330   };
9331   return DAG.getMergeValues(Ops, 2, dl);
9332 }
9333
9334 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
9335                                             SelectionDAG &DAG) const {
9336   EVT SrcVT = Op.getOperand(0).getValueType();
9337   EVT DstVT = Op.getValueType();
9338   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
9339          Subtarget->hasMMX() && "Unexpected custom BITCAST");
9340   assert((DstVT == MVT::i64 ||
9341           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
9342          "Unexpected custom BITCAST");
9343   // i64 <=> MMX conversions are Legal.
9344   if (SrcVT==MVT::i64 && DstVT.isVector())
9345     return Op;
9346   if (DstVT==MVT::i64 && SrcVT.isVector())
9347     return Op;
9348   // MMX <=> MMX conversions are Legal.
9349   if (SrcVT.isVector() && DstVT.isVector())
9350     return Op;
9351   // All other conversions need to be expanded.
9352   return SDValue();
9353 }
9354
9355 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
9356   SDNode *Node = Op.getNode();
9357   DebugLoc dl = Node->getDebugLoc();
9358   EVT T = Node->getValueType(0);
9359   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
9360                               DAG.getConstant(0, T), Node->getOperand(2));
9361   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
9362                        cast<AtomicSDNode>(Node)->getMemoryVT(),
9363                        Node->getOperand(0),
9364                        Node->getOperand(1), negOp,
9365                        cast<AtomicSDNode>(Node)->getSrcValue(),
9366                        cast<AtomicSDNode>(Node)->getAlignment());
9367 }
9368
9369 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9370   EVT VT = Op.getNode()->getValueType(0);
9371
9372   // Let legalize expand this if it isn't a legal type yet.
9373   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9374     return SDValue();
9375
9376   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9377
9378   unsigned Opc;
9379   bool ExtraOp = false;
9380   switch (Op.getOpcode()) {
9381   default: assert(0 && "Invalid code");
9382   case ISD::ADDC: Opc = X86ISD::ADD; break;
9383   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9384   case ISD::SUBC: Opc = X86ISD::SUB; break;
9385   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9386   }
9387
9388   if (!ExtraOp)
9389     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9390                        Op.getOperand(1));
9391   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9392                      Op.getOperand(1), Op.getOperand(2));
9393 }
9394
9395 /// LowerOperation - Provide custom lowering hooks for some operations.
9396 ///
9397 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9398   switch (Op.getOpcode()) {
9399   default: llvm_unreachable("Should not custom lower this!");
9400   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
9401   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9402   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9403   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9404   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9405   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9406   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9407   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9408   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9409   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9410   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9411   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9412   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9413   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9414   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9415   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9416   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9417   case ISD::SHL_PARTS:
9418   case ISD::SRA_PARTS:
9419   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
9420   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9421   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9422   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9423   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9424   case ISD::FABS:               return LowerFABS(Op, DAG);
9425   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9426   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9427   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
9428   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9429   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9430   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9431   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9432   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9433   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9434   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9435   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9436   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9437   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9438   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9439   case ISD::FRAME_TO_ARGS_OFFSET:
9440                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9441   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9442   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9443   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9444   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9445   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9446   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9447   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9448   case ISD::SRA:
9449   case ISD::SRL:
9450   case ISD::SHL:                return LowerShift(Op, DAG);
9451   case ISD::SADDO:
9452   case ISD::UADDO:
9453   case ISD::SSUBO:
9454   case ISD::USUBO:
9455   case ISD::SMULO:
9456   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9457   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9458   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9459   case ISD::ADDC:
9460   case ISD::ADDE:
9461   case ISD::SUBC:
9462   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9463   }
9464 }
9465
9466 void X86TargetLowering::
9467 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9468                         SelectionDAG &DAG, unsigned NewOp) const {
9469   EVT T = Node->getValueType(0);
9470   DebugLoc dl = Node->getDebugLoc();
9471   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9472
9473   SDValue Chain = Node->getOperand(0);
9474   SDValue In1 = Node->getOperand(1);
9475   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9476                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9477   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9478                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9479   SDValue Ops[] = { Chain, In1, In2L, In2H };
9480   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9481   SDValue Result =
9482     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9483                             cast<MemSDNode>(Node)->getMemOperand());
9484   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9485   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9486   Results.push_back(Result.getValue(2));
9487 }
9488
9489 /// ReplaceNodeResults - Replace a node with an illegal result type
9490 /// with a new node built out of custom code.
9491 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9492                                            SmallVectorImpl<SDValue>&Results,
9493                                            SelectionDAG &DAG) const {
9494   DebugLoc dl = N->getDebugLoc();
9495   switch (N->getOpcode()) {
9496   default:
9497     assert(false && "Do not know how to custom type legalize this operation!");
9498     return;
9499   case ISD::SIGN_EXTEND_INREG:
9500   case ISD::ADDC:
9501   case ISD::ADDE:
9502   case ISD::SUBC:
9503   case ISD::SUBE:
9504     // We don't want to expand or promote these.
9505     return;
9506   case ISD::FP_TO_SINT: {
9507     std::pair<SDValue,SDValue> Vals =
9508         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9509     SDValue FIST = Vals.first, StackSlot = Vals.second;
9510     if (FIST.getNode() != 0) {
9511       EVT VT = N->getValueType(0);
9512       // Return a load from the stack slot.
9513       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9514                                     MachinePointerInfo(), false, false, 0));
9515     }
9516     return;
9517   }
9518   case ISD::READCYCLECOUNTER: {
9519     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9520     SDValue TheChain = N->getOperand(0);
9521     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9522     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9523                                      rd.getValue(1));
9524     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9525                                      eax.getValue(2));
9526     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
9527     SDValue Ops[] = { eax, edx };
9528     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
9529     Results.push_back(edx.getValue(1));
9530     return;
9531   }
9532   case ISD::ATOMIC_CMP_SWAP: {
9533     EVT T = N->getValueType(0);
9534     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
9535     SDValue cpInL, cpInH;
9536     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9537                         DAG.getConstant(0, MVT::i32));
9538     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9539                         DAG.getConstant(1, MVT::i32));
9540     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
9541     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
9542                              cpInL.getValue(1));
9543     SDValue swapInL, swapInH;
9544     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9545                           DAG.getConstant(0, MVT::i32));
9546     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9547                           DAG.getConstant(1, MVT::i32));
9548     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
9549                                cpInH.getValue(1));
9550     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
9551                                swapInL.getValue(1));
9552     SDValue Ops[] = { swapInH.getValue(0),
9553                       N->getOperand(1),
9554                       swapInH.getValue(1) };
9555     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9556     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
9557     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
9558                                              Ops, 3, T, MMO);
9559     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
9560                                         MVT::i32, Result.getValue(1));
9561     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
9562                                         MVT::i32, cpOutL.getValue(2));
9563     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
9564     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9565     Results.push_back(cpOutH.getValue(1));
9566     return;
9567   }
9568   case ISD::ATOMIC_LOAD_ADD:
9569     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
9570     return;
9571   case ISD::ATOMIC_LOAD_AND:
9572     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
9573     return;
9574   case ISD::ATOMIC_LOAD_NAND:
9575     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
9576     return;
9577   case ISD::ATOMIC_LOAD_OR:
9578     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
9579     return;
9580   case ISD::ATOMIC_LOAD_SUB:
9581     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
9582     return;
9583   case ISD::ATOMIC_LOAD_XOR:
9584     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
9585     return;
9586   case ISD::ATOMIC_SWAP:
9587     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
9588     return;
9589   }
9590 }
9591
9592 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
9593   switch (Opcode) {
9594   default: return NULL;
9595   case X86ISD::BSF:                return "X86ISD::BSF";
9596   case X86ISD::BSR:                return "X86ISD::BSR";
9597   case X86ISD::SHLD:               return "X86ISD::SHLD";
9598   case X86ISD::SHRD:               return "X86ISD::SHRD";
9599   case X86ISD::FAND:               return "X86ISD::FAND";
9600   case X86ISD::FOR:                return "X86ISD::FOR";
9601   case X86ISD::FXOR:               return "X86ISD::FXOR";
9602   case X86ISD::FSRL:               return "X86ISD::FSRL";
9603   case X86ISD::FILD:               return "X86ISD::FILD";
9604   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
9605   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
9606   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
9607   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
9608   case X86ISD::FLD:                return "X86ISD::FLD";
9609   case X86ISD::FST:                return "X86ISD::FST";
9610   case X86ISD::CALL:               return "X86ISD::CALL";
9611   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
9612   case X86ISD::BT:                 return "X86ISD::BT";
9613   case X86ISD::CMP:                return "X86ISD::CMP";
9614   case X86ISD::COMI:               return "X86ISD::COMI";
9615   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
9616   case X86ISD::SETCC:              return "X86ISD::SETCC";
9617   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
9618   case X86ISD::FSETCCsd:           return "X86ISD::FSETCCsd";
9619   case X86ISD::FSETCCss:           return "X86ISD::FSETCCss";
9620   case X86ISD::CMOV:               return "X86ISD::CMOV";
9621   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
9622   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
9623   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
9624   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
9625   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
9626   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
9627   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
9628   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
9629   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
9630   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
9631   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
9632   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
9633   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
9634   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
9635   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
9636   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
9637   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
9638   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
9639   case X86ISD::FMAX:               return "X86ISD::FMAX";
9640   case X86ISD::FMIN:               return "X86ISD::FMIN";
9641   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
9642   case X86ISD::FRCP:               return "X86ISD::FRCP";
9643   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
9644   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
9645   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
9646   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
9647   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
9648   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
9649   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
9650   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
9651   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
9652   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
9653   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
9654   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
9655   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
9656   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
9657   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
9658   case X86ISD::VSHL:               return "X86ISD::VSHL";
9659   case X86ISD::VSRL:               return "X86ISD::VSRL";
9660   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
9661   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
9662   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
9663   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
9664   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
9665   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
9666   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
9667   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
9668   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
9669   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
9670   case X86ISD::ADD:                return "X86ISD::ADD";
9671   case X86ISD::SUB:                return "X86ISD::SUB";
9672   case X86ISD::ADC:                return "X86ISD::ADC";
9673   case X86ISD::SBB:                return "X86ISD::SBB";
9674   case X86ISD::SMUL:               return "X86ISD::SMUL";
9675   case X86ISD::UMUL:               return "X86ISD::UMUL";
9676   case X86ISD::INC:                return "X86ISD::INC";
9677   case X86ISD::DEC:                return "X86ISD::DEC";
9678   case X86ISD::OR:                 return "X86ISD::OR";
9679   case X86ISD::XOR:                return "X86ISD::XOR";
9680   case X86ISD::AND:                return "X86ISD::AND";
9681   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
9682   case X86ISD::PTEST:              return "X86ISD::PTEST";
9683   case X86ISD::TESTP:              return "X86ISD::TESTP";
9684   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
9685   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
9686   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
9687   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
9688   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
9689   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
9690   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
9691   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
9692   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
9693   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
9694   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
9695   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
9696   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
9697   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
9698   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
9699   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
9700   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
9701   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
9702   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
9703   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
9704   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
9705   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
9706   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
9707   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
9708   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
9709   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
9710   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
9711   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
9712   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
9713   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
9714   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
9715   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
9716   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
9717   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
9718   case X86ISD::VPERMIL:            return "X86ISD::VPERMIL";
9719   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
9720   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
9721   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
9722   }
9723 }
9724
9725 // isLegalAddressingMode - Return true if the addressing mode represented
9726 // by AM is legal for this target, for a load/store of the specified type.
9727 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
9728                                               Type *Ty) const {
9729   // X86 supports extremely general addressing modes.
9730   CodeModel::Model M = getTargetMachine().getCodeModel();
9731   Reloc::Model R = getTargetMachine().getRelocationModel();
9732
9733   // X86 allows a sign-extended 32-bit immediate field as a displacement.
9734   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
9735     return false;
9736
9737   if (AM.BaseGV) {
9738     unsigned GVFlags =
9739       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
9740
9741     // If a reference to this global requires an extra load, we can't fold it.
9742     if (isGlobalStubReference(GVFlags))
9743       return false;
9744
9745     // If BaseGV requires a register for the PIC base, we cannot also have a
9746     // BaseReg specified.
9747     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
9748       return false;
9749
9750     // If lower 4G is not available, then we must use rip-relative addressing.
9751     if ((M != CodeModel::Small || R != Reloc::Static) &&
9752         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
9753       return false;
9754   }
9755
9756   switch (AM.Scale) {
9757   case 0:
9758   case 1:
9759   case 2:
9760   case 4:
9761   case 8:
9762     // These scales always work.
9763     break;
9764   case 3:
9765   case 5:
9766   case 9:
9767     // These scales are formed with basereg+scalereg.  Only accept if there is
9768     // no basereg yet.
9769     if (AM.HasBaseReg)
9770       return false;
9771     break;
9772   default:  // Other stuff never works.
9773     return false;
9774   }
9775
9776   return true;
9777 }
9778
9779
9780 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
9781   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9782     return false;
9783   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9784   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9785   if (NumBits1 <= NumBits2)
9786     return false;
9787   return true;
9788 }
9789
9790 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
9791   if (!VT1.isInteger() || !VT2.isInteger())
9792     return false;
9793   unsigned NumBits1 = VT1.getSizeInBits();
9794   unsigned NumBits2 = VT2.getSizeInBits();
9795   if (NumBits1 <= NumBits2)
9796     return false;
9797   return true;
9798 }
9799
9800 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
9801   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9802   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
9803 }
9804
9805 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9806   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9807   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
9808 }
9809
9810 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9811   // i16 instructions are longer (0x66 prefix) and potentially slower.
9812   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9813 }
9814
9815 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9816 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9817 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9818 /// are assumed to be legal.
9819 bool
9820 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9821                                       EVT VT) const {
9822   // Very little shuffling can be done for 64-bit vectors right now.
9823   if (VT.getSizeInBits() == 64)
9824     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9825
9826   // FIXME: pshufb, blends, shifts.
9827   return (VT.getVectorNumElements() == 2 ||
9828           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9829           isMOVLMask(M, VT) ||
9830           isSHUFPMask(M, VT) ||
9831           isPSHUFDMask(M, VT) ||
9832           isPSHUFHWMask(M, VT) ||
9833           isPSHUFLWMask(M, VT) ||
9834           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
9835           isUNPCKLMask(M, VT) ||
9836           isUNPCKHMask(M, VT) ||
9837           isUNPCKL_v_undef_Mask(M, VT) ||
9838           isUNPCKH_v_undef_Mask(M, VT));
9839 }
9840
9841 bool
9842 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9843                                           EVT VT) const {
9844   unsigned NumElts = VT.getVectorNumElements();
9845   // FIXME: This collection of masks seems suspect.
9846   if (NumElts == 2)
9847     return true;
9848   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9849     return (isMOVLMask(Mask, VT)  ||
9850             isCommutedMOVLMask(Mask, VT, true) ||
9851             isSHUFPMask(Mask, VT) ||
9852             isCommutedSHUFPMask(Mask, VT));
9853   }
9854   return false;
9855 }
9856
9857 //===----------------------------------------------------------------------===//
9858 //                           X86 Scheduler Hooks
9859 //===----------------------------------------------------------------------===//
9860
9861 // private utility function
9862 MachineBasicBlock *
9863 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9864                                                        MachineBasicBlock *MBB,
9865                                                        unsigned regOpc,
9866                                                        unsigned immOpc,
9867                                                        unsigned LoadOpc,
9868                                                        unsigned CXchgOpc,
9869                                                        unsigned notOpc,
9870                                                        unsigned EAXreg,
9871                                                        TargetRegisterClass *RC,
9872                                                        bool invSrc) const {
9873   // For the atomic bitwise operator, we generate
9874   //   thisMBB:
9875   //   newMBB:
9876   //     ld  t1 = [bitinstr.addr]
9877   //     op  t2 = t1, [bitinstr.val]
9878   //     mov EAX = t1
9879   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9880   //     bz  newMBB
9881   //     fallthrough -->nextMBB
9882   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9883   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9884   MachineFunction::iterator MBBIter = MBB;
9885   ++MBBIter;
9886
9887   /// First build the CFG
9888   MachineFunction *F = MBB->getParent();
9889   MachineBasicBlock *thisMBB = MBB;
9890   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9891   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9892   F->insert(MBBIter, newMBB);
9893   F->insert(MBBIter, nextMBB);
9894
9895   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9896   nextMBB->splice(nextMBB->begin(), thisMBB,
9897                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9898                   thisMBB->end());
9899   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9900
9901   // Update thisMBB to fall through to newMBB
9902   thisMBB->addSuccessor(newMBB);
9903
9904   // newMBB jumps to itself and fall through to nextMBB
9905   newMBB->addSuccessor(nextMBB);
9906   newMBB->addSuccessor(newMBB);
9907
9908   // Insert instructions into newMBB based on incoming instruction
9909   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9910          "unexpected number of operands");
9911   DebugLoc dl = bInstr->getDebugLoc();
9912   MachineOperand& destOper = bInstr->getOperand(0);
9913   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9914   int numArgs = bInstr->getNumOperands() - 1;
9915   for (int i=0; i < numArgs; ++i)
9916     argOpers[i] = &bInstr->getOperand(i+1);
9917
9918   // x86 address has 4 operands: base, index, scale, and displacement
9919   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9920   int valArgIndx = lastAddrIndx + 1;
9921
9922   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9923   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9924   for (int i=0; i <= lastAddrIndx; ++i)
9925     (*MIB).addOperand(*argOpers[i]);
9926
9927   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9928   if (invSrc) {
9929     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9930   }
9931   else
9932     tt = t1;
9933
9934   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9935   assert((argOpers[valArgIndx]->isReg() ||
9936           argOpers[valArgIndx]->isImm()) &&
9937          "invalid operand");
9938   if (argOpers[valArgIndx]->isReg())
9939     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9940   else
9941     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9942   MIB.addReg(tt);
9943   (*MIB).addOperand(*argOpers[valArgIndx]);
9944
9945   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9946   MIB.addReg(t1);
9947
9948   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9949   for (int i=0; i <= lastAddrIndx; ++i)
9950     (*MIB).addOperand(*argOpers[i]);
9951   MIB.addReg(t2);
9952   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9953   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9954                     bInstr->memoperands_end());
9955
9956   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9957   MIB.addReg(EAXreg);
9958
9959   // insert branch
9960   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9961
9962   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9963   return nextMBB;
9964 }
9965
9966 // private utility function:  64 bit atomics on 32 bit host.
9967 MachineBasicBlock *
9968 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9969                                                        MachineBasicBlock *MBB,
9970                                                        unsigned regOpcL,
9971                                                        unsigned regOpcH,
9972                                                        unsigned immOpcL,
9973                                                        unsigned immOpcH,
9974                                                        bool invSrc) const {
9975   // For the atomic bitwise operator, we generate
9976   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9977   //     ld t1,t2 = [bitinstr.addr]
9978   //   newMBB:
9979   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9980   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9981   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9982   //     mov ECX, EBX <- t5, t6
9983   //     mov EAX, EDX <- t1, t2
9984   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9985   //     mov t3, t4 <- EAX, EDX
9986   //     bz  newMBB
9987   //     result in out1, out2
9988   //     fallthrough -->nextMBB
9989
9990   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9991   const unsigned LoadOpc = X86::MOV32rm;
9992   const unsigned NotOpc = X86::NOT32r;
9993   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9994   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9995   MachineFunction::iterator MBBIter = MBB;
9996   ++MBBIter;
9997
9998   /// First build the CFG
9999   MachineFunction *F = MBB->getParent();
10000   MachineBasicBlock *thisMBB = MBB;
10001   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10002   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10003   F->insert(MBBIter, newMBB);
10004   F->insert(MBBIter, nextMBB);
10005
10006   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10007   nextMBB->splice(nextMBB->begin(), thisMBB,
10008                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10009                   thisMBB->end());
10010   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10011
10012   // Update thisMBB to fall through to newMBB
10013   thisMBB->addSuccessor(newMBB);
10014
10015   // newMBB jumps to itself and fall through to nextMBB
10016   newMBB->addSuccessor(nextMBB);
10017   newMBB->addSuccessor(newMBB);
10018
10019   DebugLoc dl = bInstr->getDebugLoc();
10020   // Insert instructions into newMBB based on incoming instruction
10021   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
10022   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
10023          "unexpected number of operands");
10024   MachineOperand& dest1Oper = bInstr->getOperand(0);
10025   MachineOperand& dest2Oper = bInstr->getOperand(1);
10026   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10027   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
10028     argOpers[i] = &bInstr->getOperand(i+2);
10029
10030     // We use some of the operands multiple times, so conservatively just
10031     // clear any kill flags that might be present.
10032     if (argOpers[i]->isReg() && argOpers[i]->isUse())
10033       argOpers[i]->setIsKill(false);
10034   }
10035
10036   // x86 address has 5 operands: base, index, scale, displacement, and segment.
10037   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10038
10039   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10040   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
10041   for (int i=0; i <= lastAddrIndx; ++i)
10042     (*MIB).addOperand(*argOpers[i]);
10043   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10044   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
10045   // add 4 to displacement.
10046   for (int i=0; i <= lastAddrIndx-2; ++i)
10047     (*MIB).addOperand(*argOpers[i]);
10048   MachineOperand newOp3 = *(argOpers[3]);
10049   if (newOp3.isImm())
10050     newOp3.setImm(newOp3.getImm()+4);
10051   else
10052     newOp3.setOffset(newOp3.getOffset()+4);
10053   (*MIB).addOperand(newOp3);
10054   (*MIB).addOperand(*argOpers[lastAddrIndx]);
10055
10056   // t3/4 are defined later, at the bottom of the loop
10057   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
10058   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
10059   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
10060     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
10061   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
10062     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
10063
10064   // The subsequent operations should be using the destination registers of
10065   //the PHI instructions.
10066   if (invSrc) {
10067     t1 = F->getRegInfo().createVirtualRegister(RC);
10068     t2 = F->getRegInfo().createVirtualRegister(RC);
10069     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
10070     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
10071   } else {
10072     t1 = dest1Oper.getReg();
10073     t2 = dest2Oper.getReg();
10074   }
10075
10076   int valArgIndx = lastAddrIndx + 1;
10077   assert((argOpers[valArgIndx]->isReg() ||
10078           argOpers[valArgIndx]->isImm()) &&
10079          "invalid operand");
10080   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
10081   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
10082   if (argOpers[valArgIndx]->isReg())
10083     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
10084   else
10085     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
10086   if (regOpcL != X86::MOV32rr)
10087     MIB.addReg(t1);
10088   (*MIB).addOperand(*argOpers[valArgIndx]);
10089   assert(argOpers[valArgIndx + 1]->isReg() ==
10090          argOpers[valArgIndx]->isReg());
10091   assert(argOpers[valArgIndx + 1]->isImm() ==
10092          argOpers[valArgIndx]->isImm());
10093   if (argOpers[valArgIndx + 1]->isReg())
10094     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
10095   else
10096     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
10097   if (regOpcH != X86::MOV32rr)
10098     MIB.addReg(t2);
10099   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
10100
10101   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10102   MIB.addReg(t1);
10103   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
10104   MIB.addReg(t2);
10105
10106   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
10107   MIB.addReg(t5);
10108   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
10109   MIB.addReg(t6);
10110
10111   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
10112   for (int i=0; i <= lastAddrIndx; ++i)
10113     (*MIB).addOperand(*argOpers[i]);
10114
10115   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10116   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10117                     bInstr->memoperands_end());
10118
10119   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
10120   MIB.addReg(X86::EAX);
10121   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
10122   MIB.addReg(X86::EDX);
10123
10124   // insert branch
10125   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10126
10127   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10128   return nextMBB;
10129 }
10130
10131 // private utility function
10132 MachineBasicBlock *
10133 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
10134                                                       MachineBasicBlock *MBB,
10135                                                       unsigned cmovOpc) const {
10136   // For the atomic min/max operator, we generate
10137   //   thisMBB:
10138   //   newMBB:
10139   //     ld t1 = [min/max.addr]
10140   //     mov t2 = [min/max.val]
10141   //     cmp  t1, t2
10142   //     cmov[cond] t2 = t1
10143   //     mov EAX = t1
10144   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10145   //     bz   newMBB
10146   //     fallthrough -->nextMBB
10147   //
10148   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10149   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10150   MachineFunction::iterator MBBIter = MBB;
10151   ++MBBIter;
10152
10153   /// First build the CFG
10154   MachineFunction *F = MBB->getParent();
10155   MachineBasicBlock *thisMBB = MBB;
10156   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10157   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10158   F->insert(MBBIter, newMBB);
10159   F->insert(MBBIter, nextMBB);
10160
10161   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10162   nextMBB->splice(nextMBB->begin(), thisMBB,
10163                   llvm::next(MachineBasicBlock::iterator(mInstr)),
10164                   thisMBB->end());
10165   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10166
10167   // Update thisMBB to fall through to newMBB
10168   thisMBB->addSuccessor(newMBB);
10169
10170   // newMBB jumps to newMBB and fall through to nextMBB
10171   newMBB->addSuccessor(nextMBB);
10172   newMBB->addSuccessor(newMBB);
10173
10174   DebugLoc dl = mInstr->getDebugLoc();
10175   // Insert instructions into newMBB based on incoming instruction
10176   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10177          "unexpected number of operands");
10178   MachineOperand& destOper = mInstr->getOperand(0);
10179   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10180   int numArgs = mInstr->getNumOperands() - 1;
10181   for (int i=0; i < numArgs; ++i)
10182     argOpers[i] = &mInstr->getOperand(i+1);
10183
10184   // x86 address has 4 operands: base, index, scale, and displacement
10185   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10186   int valArgIndx = lastAddrIndx + 1;
10187
10188   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10189   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
10190   for (int i=0; i <= lastAddrIndx; ++i)
10191     (*MIB).addOperand(*argOpers[i]);
10192
10193   // We only support register and immediate values
10194   assert((argOpers[valArgIndx]->isReg() ||
10195           argOpers[valArgIndx]->isImm()) &&
10196          "invalid operand");
10197
10198   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10199   if (argOpers[valArgIndx]->isReg())
10200     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
10201   else
10202     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
10203   (*MIB).addOperand(*argOpers[valArgIndx]);
10204
10205   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10206   MIB.addReg(t1);
10207
10208   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
10209   MIB.addReg(t1);
10210   MIB.addReg(t2);
10211
10212   // Generate movc
10213   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10214   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
10215   MIB.addReg(t2);
10216   MIB.addReg(t1);
10217
10218   // Cmp and exchange if none has modified the memory location
10219   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
10220   for (int i=0; i <= lastAddrIndx; ++i)
10221     (*MIB).addOperand(*argOpers[i]);
10222   MIB.addReg(t3);
10223   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10224   (*MIB).setMemRefs(mInstr->memoperands_begin(),
10225                     mInstr->memoperands_end());
10226
10227   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10228   MIB.addReg(X86::EAX);
10229
10230   // insert branch
10231   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10232
10233   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
10234   return nextMBB;
10235 }
10236
10237 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
10238 // or XMM0_V32I8 in AVX all of this code can be replaced with that
10239 // in the .td file.
10240 MachineBasicBlock *
10241 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
10242                             unsigned numArgs, bool memArg) const {
10243   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
10244          "Target must have SSE4.2 or AVX features enabled");
10245
10246   DebugLoc dl = MI->getDebugLoc();
10247   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10248   unsigned Opc;
10249   if (!Subtarget->hasAVX()) {
10250     if (memArg)
10251       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
10252     else
10253       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
10254   } else {
10255     if (memArg)
10256       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
10257     else
10258       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
10259   }
10260
10261   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
10262   for (unsigned i = 0; i < numArgs; ++i) {
10263     MachineOperand &Op = MI->getOperand(i+1);
10264     if (!(Op.isReg() && Op.isImplicit()))
10265       MIB.addOperand(Op);
10266   }
10267   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
10268     .addReg(X86::XMM0);
10269
10270   MI->eraseFromParent();
10271   return BB;
10272 }
10273
10274 MachineBasicBlock *
10275 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
10276   DebugLoc dl = MI->getDebugLoc();
10277   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10278
10279   // Address into RAX/EAX, other two args into ECX, EDX.
10280   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
10281   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10282   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
10283   for (int i = 0; i < X86::AddrNumOperands; ++i)
10284     MIB.addOperand(MI->getOperand(i));
10285
10286   unsigned ValOps = X86::AddrNumOperands;
10287   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10288     .addReg(MI->getOperand(ValOps).getReg());
10289   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
10290     .addReg(MI->getOperand(ValOps+1).getReg());
10291
10292   // The instruction doesn't actually take any operands though.
10293   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
10294
10295   MI->eraseFromParent(); // The pseudo is gone now.
10296   return BB;
10297 }
10298
10299 MachineBasicBlock *
10300 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
10301   DebugLoc dl = MI->getDebugLoc();
10302   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10303
10304   // First arg in ECX, the second in EAX.
10305   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10306     .addReg(MI->getOperand(0).getReg());
10307   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
10308     .addReg(MI->getOperand(1).getReg());
10309
10310   // The instruction doesn't actually take any operands though.
10311   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
10312
10313   MI->eraseFromParent(); // The pseudo is gone now.
10314   return BB;
10315 }
10316
10317 MachineBasicBlock *
10318 X86TargetLowering::EmitVAARG64WithCustomInserter(
10319                    MachineInstr *MI,
10320                    MachineBasicBlock *MBB) const {
10321   // Emit va_arg instruction on X86-64.
10322
10323   // Operands to this pseudo-instruction:
10324   // 0  ) Output        : destination address (reg)
10325   // 1-5) Input         : va_list address (addr, i64mem)
10326   // 6  ) ArgSize       : Size (in bytes) of vararg type
10327   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
10328   // 8  ) Align         : Alignment of type
10329   // 9  ) EFLAGS (implicit-def)
10330
10331   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
10332   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
10333
10334   unsigned DestReg = MI->getOperand(0).getReg();
10335   MachineOperand &Base = MI->getOperand(1);
10336   MachineOperand &Scale = MI->getOperand(2);
10337   MachineOperand &Index = MI->getOperand(3);
10338   MachineOperand &Disp = MI->getOperand(4);
10339   MachineOperand &Segment = MI->getOperand(5);
10340   unsigned ArgSize = MI->getOperand(6).getImm();
10341   unsigned ArgMode = MI->getOperand(7).getImm();
10342   unsigned Align = MI->getOperand(8).getImm();
10343
10344   // Memory Reference
10345   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
10346   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
10347   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
10348
10349   // Machine Information
10350   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10351   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
10352   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
10353   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
10354   DebugLoc DL = MI->getDebugLoc();
10355
10356   // struct va_list {
10357   //   i32   gp_offset
10358   //   i32   fp_offset
10359   //   i64   overflow_area (address)
10360   //   i64   reg_save_area (address)
10361   // }
10362   // sizeof(va_list) = 24
10363   // alignment(va_list) = 8
10364
10365   unsigned TotalNumIntRegs = 6;
10366   unsigned TotalNumXMMRegs = 8;
10367   bool UseGPOffset = (ArgMode == 1);
10368   bool UseFPOffset = (ArgMode == 2);
10369   unsigned MaxOffset = TotalNumIntRegs * 8 +
10370                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
10371
10372   /* Align ArgSize to a multiple of 8 */
10373   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
10374   bool NeedsAlign = (Align > 8);
10375
10376   MachineBasicBlock *thisMBB = MBB;
10377   MachineBasicBlock *overflowMBB;
10378   MachineBasicBlock *offsetMBB;
10379   MachineBasicBlock *endMBB;
10380
10381   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10382   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10383   unsigned OffsetReg = 0;
10384
10385   if (!UseGPOffset && !UseFPOffset) {
10386     // If we only pull from the overflow region, we don't create a branch.
10387     // We don't need to alter control flow.
10388     OffsetDestReg = 0; // unused
10389     OverflowDestReg = DestReg;
10390
10391     offsetMBB = NULL;
10392     overflowMBB = thisMBB;
10393     endMBB = thisMBB;
10394   } else {
10395     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10396     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10397     // If not, pull from overflow_area. (branch to overflowMBB)
10398     //
10399     //       thisMBB
10400     //         |     .
10401     //         |        .
10402     //     offsetMBB   overflowMBB
10403     //         |        .
10404     //         |     .
10405     //        endMBB
10406
10407     // Registers for the PHI in endMBB
10408     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10409     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10410
10411     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10412     MachineFunction *MF = MBB->getParent();
10413     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10414     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10415     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10416
10417     MachineFunction::iterator MBBIter = MBB;
10418     ++MBBIter;
10419
10420     // Insert the new basic blocks
10421     MF->insert(MBBIter, offsetMBB);
10422     MF->insert(MBBIter, overflowMBB);
10423     MF->insert(MBBIter, endMBB);
10424
10425     // Transfer the remainder of MBB and its successor edges to endMBB.
10426     endMBB->splice(endMBB->begin(), thisMBB,
10427                     llvm::next(MachineBasicBlock::iterator(MI)),
10428                     thisMBB->end());
10429     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10430
10431     // Make offsetMBB and overflowMBB successors of thisMBB
10432     thisMBB->addSuccessor(offsetMBB);
10433     thisMBB->addSuccessor(overflowMBB);
10434
10435     // endMBB is a successor of both offsetMBB and overflowMBB
10436     offsetMBB->addSuccessor(endMBB);
10437     overflowMBB->addSuccessor(endMBB);
10438
10439     // Load the offset value into a register
10440     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10441     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10442       .addOperand(Base)
10443       .addOperand(Scale)
10444       .addOperand(Index)
10445       .addDisp(Disp, UseFPOffset ? 4 : 0)
10446       .addOperand(Segment)
10447       .setMemRefs(MMOBegin, MMOEnd);
10448
10449     // Check if there is enough room left to pull this argument.
10450     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10451       .addReg(OffsetReg)
10452       .addImm(MaxOffset + 8 - ArgSizeA8);
10453
10454     // Branch to "overflowMBB" if offset >= max
10455     // Fall through to "offsetMBB" otherwise
10456     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10457       .addMBB(overflowMBB);
10458   }
10459
10460   // In offsetMBB, emit code to use the reg_save_area.
10461   if (offsetMBB) {
10462     assert(OffsetReg != 0);
10463
10464     // Read the reg_save_area address.
10465     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10466     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10467       .addOperand(Base)
10468       .addOperand(Scale)
10469       .addOperand(Index)
10470       .addDisp(Disp, 16)
10471       .addOperand(Segment)
10472       .setMemRefs(MMOBegin, MMOEnd);
10473
10474     // Zero-extend the offset
10475     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10476       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10477         .addImm(0)
10478         .addReg(OffsetReg)
10479         .addImm(X86::sub_32bit);
10480
10481     // Add the offset to the reg_save_area to get the final address.
10482     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10483       .addReg(OffsetReg64)
10484       .addReg(RegSaveReg);
10485
10486     // Compute the offset for the next argument
10487     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10488     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10489       .addReg(OffsetReg)
10490       .addImm(UseFPOffset ? 16 : 8);
10491
10492     // Store it back into the va_list.
10493     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10494       .addOperand(Base)
10495       .addOperand(Scale)
10496       .addOperand(Index)
10497       .addDisp(Disp, UseFPOffset ? 4 : 0)
10498       .addOperand(Segment)
10499       .addReg(NextOffsetReg)
10500       .setMemRefs(MMOBegin, MMOEnd);
10501
10502     // Jump to endMBB
10503     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10504       .addMBB(endMBB);
10505   }
10506
10507   //
10508   // Emit code to use overflow area
10509   //
10510
10511   // Load the overflow_area address into a register.
10512   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10513   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10514     .addOperand(Base)
10515     .addOperand(Scale)
10516     .addOperand(Index)
10517     .addDisp(Disp, 8)
10518     .addOperand(Segment)
10519     .setMemRefs(MMOBegin, MMOEnd);
10520
10521   // If we need to align it, do so. Otherwise, just copy the address
10522   // to OverflowDestReg.
10523   if (NeedsAlign) {
10524     // Align the overflow address
10525     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
10526     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
10527
10528     // aligned_addr = (addr + (align-1)) & ~(align-1)
10529     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
10530       .addReg(OverflowAddrReg)
10531       .addImm(Align-1);
10532
10533     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
10534       .addReg(TmpReg)
10535       .addImm(~(uint64_t)(Align-1));
10536   } else {
10537     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
10538       .addReg(OverflowAddrReg);
10539   }
10540
10541   // Compute the next overflow address after this argument.
10542   // (the overflow address should be kept 8-byte aligned)
10543   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
10544   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
10545     .addReg(OverflowDestReg)
10546     .addImm(ArgSizeA8);
10547
10548   // Store the new overflow address.
10549   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
10550     .addOperand(Base)
10551     .addOperand(Scale)
10552     .addOperand(Index)
10553     .addDisp(Disp, 8)
10554     .addOperand(Segment)
10555     .addReg(NextAddrReg)
10556     .setMemRefs(MMOBegin, MMOEnd);
10557
10558   // If we branched, emit the PHI to the front of endMBB.
10559   if (offsetMBB) {
10560     BuildMI(*endMBB, endMBB->begin(), DL,
10561             TII->get(X86::PHI), DestReg)
10562       .addReg(OffsetDestReg).addMBB(offsetMBB)
10563       .addReg(OverflowDestReg).addMBB(overflowMBB);
10564   }
10565
10566   // Erase the pseudo instruction
10567   MI->eraseFromParent();
10568
10569   return endMBB;
10570 }
10571
10572 MachineBasicBlock *
10573 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
10574                                                  MachineInstr *MI,
10575                                                  MachineBasicBlock *MBB) const {
10576   // Emit code to save XMM registers to the stack. The ABI says that the
10577   // number of registers to save is given in %al, so it's theoretically
10578   // possible to do an indirect jump trick to avoid saving all of them,
10579   // however this code takes a simpler approach and just executes all
10580   // of the stores if %al is non-zero. It's less code, and it's probably
10581   // easier on the hardware branch predictor, and stores aren't all that
10582   // expensive anyway.
10583
10584   // Create the new basic blocks. One block contains all the XMM stores,
10585   // and one block is the final destination regardless of whether any
10586   // stores were performed.
10587   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10588   MachineFunction *F = MBB->getParent();
10589   MachineFunction::iterator MBBIter = MBB;
10590   ++MBBIter;
10591   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
10592   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
10593   F->insert(MBBIter, XMMSaveMBB);
10594   F->insert(MBBIter, EndMBB);
10595
10596   // Transfer the remainder of MBB and its successor edges to EndMBB.
10597   EndMBB->splice(EndMBB->begin(), MBB,
10598                  llvm::next(MachineBasicBlock::iterator(MI)),
10599                  MBB->end());
10600   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
10601
10602   // The original block will now fall through to the XMM save block.
10603   MBB->addSuccessor(XMMSaveMBB);
10604   // The XMMSaveMBB will fall through to the end block.
10605   XMMSaveMBB->addSuccessor(EndMBB);
10606
10607   // Now add the instructions.
10608   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10609   DebugLoc DL = MI->getDebugLoc();
10610
10611   unsigned CountReg = MI->getOperand(0).getReg();
10612   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
10613   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
10614
10615   if (!Subtarget->isTargetWin64()) {
10616     // If %al is 0, branch around the XMM save block.
10617     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
10618     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
10619     MBB->addSuccessor(EndMBB);
10620   }
10621
10622   // In the XMM save block, save all the XMM argument registers.
10623   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
10624     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
10625     MachineMemOperand *MMO =
10626       F->getMachineMemOperand(
10627           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
10628         MachineMemOperand::MOStore,
10629         /*Size=*/16, /*Align=*/16);
10630     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
10631       .addFrameIndex(RegSaveFrameIndex)
10632       .addImm(/*Scale=*/1)
10633       .addReg(/*IndexReg=*/0)
10634       .addImm(/*Disp=*/Offset)
10635       .addReg(/*Segment=*/0)
10636       .addReg(MI->getOperand(i).getReg())
10637       .addMemOperand(MMO);
10638   }
10639
10640   MI->eraseFromParent();   // The pseudo instruction is gone now.
10641
10642   return EndMBB;
10643 }
10644
10645 MachineBasicBlock *
10646 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
10647                                      MachineBasicBlock *BB) const {
10648   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10649   DebugLoc DL = MI->getDebugLoc();
10650
10651   // To "insert" a SELECT_CC instruction, we actually have to insert the
10652   // diamond control-flow pattern.  The incoming instruction knows the
10653   // destination vreg to set, the condition code register to branch on, the
10654   // true/false values to select between, and a branch opcode to use.
10655   const BasicBlock *LLVM_BB = BB->getBasicBlock();
10656   MachineFunction::iterator It = BB;
10657   ++It;
10658
10659   //  thisMBB:
10660   //  ...
10661   //   TrueVal = ...
10662   //   cmpTY ccX, r1, r2
10663   //   bCC copy1MBB
10664   //   fallthrough --> copy0MBB
10665   MachineBasicBlock *thisMBB = BB;
10666   MachineFunction *F = BB->getParent();
10667   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
10668   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
10669   F->insert(It, copy0MBB);
10670   F->insert(It, sinkMBB);
10671
10672   // If the EFLAGS register isn't dead in the terminator, then claim that it's
10673   // live into the sink and copy blocks.
10674   const MachineFunction *MF = BB->getParent();
10675   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
10676   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
10677
10678   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
10679     const MachineOperand &MO = MI->getOperand(I);
10680     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
10681     unsigned Reg = MO.getReg();
10682     if (Reg != X86::EFLAGS) continue;
10683     copy0MBB->addLiveIn(Reg);
10684     sinkMBB->addLiveIn(Reg);
10685   }
10686
10687   // Transfer the remainder of BB and its successor edges to sinkMBB.
10688   sinkMBB->splice(sinkMBB->begin(), BB,
10689                   llvm::next(MachineBasicBlock::iterator(MI)),
10690                   BB->end());
10691   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
10692
10693   // Add the true and fallthrough blocks as its successors.
10694   BB->addSuccessor(copy0MBB);
10695   BB->addSuccessor(sinkMBB);
10696
10697   // Create the conditional branch instruction.
10698   unsigned Opc =
10699     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
10700   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
10701
10702   //  copy0MBB:
10703   //   %FalseValue = ...
10704   //   # fallthrough to sinkMBB
10705   copy0MBB->addSuccessor(sinkMBB);
10706
10707   //  sinkMBB:
10708   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
10709   //  ...
10710   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
10711           TII->get(X86::PHI), MI->getOperand(0).getReg())
10712     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
10713     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
10714
10715   MI->eraseFromParent();   // The pseudo instruction is gone now.
10716   return sinkMBB;
10717 }
10718
10719 MachineBasicBlock *
10720 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
10721                                           MachineBasicBlock *BB) const {
10722   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10723   DebugLoc DL = MI->getDebugLoc();
10724
10725   assert(!Subtarget->isTargetEnvMacho());
10726
10727   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
10728   // non-trivial part is impdef of ESP.
10729
10730   if (Subtarget->isTargetWin64()) {
10731     if (Subtarget->isTargetCygMing()) {
10732       // ___chkstk(Mingw64):
10733       // Clobbers R10, R11, RAX and EFLAGS.
10734       // Updates RSP.
10735       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10736         .addExternalSymbol("___chkstk")
10737         .addReg(X86::RAX, RegState::Implicit)
10738         .addReg(X86::RSP, RegState::Implicit)
10739         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
10740         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
10741         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10742     } else {
10743       // __chkstk(MSVCRT): does not update stack pointer.
10744       // Clobbers R10, R11 and EFLAGS.
10745       // FIXME: RAX(allocated size) might be reused and not killed.
10746       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10747         .addExternalSymbol("__chkstk")
10748         .addReg(X86::RAX, RegState::Implicit)
10749         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10750       // RAX has the offset to subtracted from RSP.
10751       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
10752         .addReg(X86::RSP)
10753         .addReg(X86::RAX);
10754     }
10755   } else {
10756     const char *StackProbeSymbol =
10757       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
10758
10759     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
10760       .addExternalSymbol(StackProbeSymbol)
10761       .addReg(X86::EAX, RegState::Implicit)
10762       .addReg(X86::ESP, RegState::Implicit)
10763       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
10764       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
10765       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10766   }
10767
10768   MI->eraseFromParent();   // The pseudo instruction is gone now.
10769   return BB;
10770 }
10771
10772 MachineBasicBlock *
10773 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
10774                                       MachineBasicBlock *BB) const {
10775   // This is pretty easy.  We're taking the value that we received from
10776   // our load from the relocation, sticking it in either RDI (x86-64)
10777   // or EAX and doing an indirect call.  The return value will then
10778   // be in the normal return register.
10779   const X86InstrInfo *TII
10780     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
10781   DebugLoc DL = MI->getDebugLoc();
10782   MachineFunction *F = BB->getParent();
10783
10784   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
10785   assert(MI->getOperand(3).isGlobal() && "This should be a global");
10786
10787   if (Subtarget->is64Bit()) {
10788     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10789                                       TII->get(X86::MOV64rm), X86::RDI)
10790     .addReg(X86::RIP)
10791     .addImm(0).addReg(0)
10792     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10793                       MI->getOperand(3).getTargetFlags())
10794     .addReg(0);
10795     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
10796     addDirectMem(MIB, X86::RDI);
10797   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
10798     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10799                                       TII->get(X86::MOV32rm), X86::EAX)
10800     .addReg(0)
10801     .addImm(0).addReg(0)
10802     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10803                       MI->getOperand(3).getTargetFlags())
10804     .addReg(0);
10805     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10806     addDirectMem(MIB, X86::EAX);
10807   } else {
10808     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10809                                       TII->get(X86::MOV32rm), X86::EAX)
10810     .addReg(TII->getGlobalBaseReg(F))
10811     .addImm(0).addReg(0)
10812     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10813                       MI->getOperand(3).getTargetFlags())
10814     .addReg(0);
10815     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10816     addDirectMem(MIB, X86::EAX);
10817   }
10818
10819   MI->eraseFromParent(); // The pseudo instruction is gone now.
10820   return BB;
10821 }
10822
10823 MachineBasicBlock *
10824 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
10825                                                MachineBasicBlock *BB) const {
10826   switch (MI->getOpcode()) {
10827   default: assert(false && "Unexpected instr type to insert");
10828   case X86::TAILJMPd64:
10829   case X86::TAILJMPr64:
10830   case X86::TAILJMPm64:
10831     assert(!"TAILJMP64 would not be touched here.");
10832   case X86::TCRETURNdi64:
10833   case X86::TCRETURNri64:
10834   case X86::TCRETURNmi64:
10835     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
10836     // On AMD64, additional defs should be added before register allocation.
10837     if (!Subtarget->isTargetWin64()) {
10838       MI->addRegisterDefined(X86::RSI);
10839       MI->addRegisterDefined(X86::RDI);
10840       MI->addRegisterDefined(X86::XMM6);
10841       MI->addRegisterDefined(X86::XMM7);
10842       MI->addRegisterDefined(X86::XMM8);
10843       MI->addRegisterDefined(X86::XMM9);
10844       MI->addRegisterDefined(X86::XMM10);
10845       MI->addRegisterDefined(X86::XMM11);
10846       MI->addRegisterDefined(X86::XMM12);
10847       MI->addRegisterDefined(X86::XMM13);
10848       MI->addRegisterDefined(X86::XMM14);
10849       MI->addRegisterDefined(X86::XMM15);
10850     }
10851     return BB;
10852   case X86::WIN_ALLOCA:
10853     return EmitLoweredWinAlloca(MI, BB);
10854   case X86::TLSCall_32:
10855   case X86::TLSCall_64:
10856     return EmitLoweredTLSCall(MI, BB);
10857   case X86::CMOV_GR8:
10858   case X86::CMOV_FR32:
10859   case X86::CMOV_FR64:
10860   case X86::CMOV_V4F32:
10861   case X86::CMOV_V2F64:
10862   case X86::CMOV_V2I64:
10863   case X86::CMOV_GR16:
10864   case X86::CMOV_GR32:
10865   case X86::CMOV_RFP32:
10866   case X86::CMOV_RFP64:
10867   case X86::CMOV_RFP80:
10868     return EmitLoweredSelect(MI, BB);
10869
10870   case X86::FP32_TO_INT16_IN_MEM:
10871   case X86::FP32_TO_INT32_IN_MEM:
10872   case X86::FP32_TO_INT64_IN_MEM:
10873   case X86::FP64_TO_INT16_IN_MEM:
10874   case X86::FP64_TO_INT32_IN_MEM:
10875   case X86::FP64_TO_INT64_IN_MEM:
10876   case X86::FP80_TO_INT16_IN_MEM:
10877   case X86::FP80_TO_INT32_IN_MEM:
10878   case X86::FP80_TO_INT64_IN_MEM: {
10879     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10880     DebugLoc DL = MI->getDebugLoc();
10881
10882     // Change the floating point control register to use "round towards zero"
10883     // mode when truncating to an integer value.
10884     MachineFunction *F = BB->getParent();
10885     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
10886     addFrameReference(BuildMI(*BB, MI, DL,
10887                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
10888
10889     // Load the old value of the high byte of the control word...
10890     unsigned OldCW =
10891       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
10892     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
10893                       CWFrameIdx);
10894
10895     // Set the high part to be round to zero...
10896     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
10897       .addImm(0xC7F);
10898
10899     // Reload the modified control word now...
10900     addFrameReference(BuildMI(*BB, MI, DL,
10901                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10902
10903     // Restore the memory image of control word to original value
10904     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
10905       .addReg(OldCW);
10906
10907     // Get the X86 opcode to use.
10908     unsigned Opc;
10909     switch (MI->getOpcode()) {
10910     default: llvm_unreachable("illegal opcode!");
10911     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
10912     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
10913     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
10914     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
10915     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
10916     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
10917     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
10918     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
10919     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
10920     }
10921
10922     X86AddressMode AM;
10923     MachineOperand &Op = MI->getOperand(0);
10924     if (Op.isReg()) {
10925       AM.BaseType = X86AddressMode::RegBase;
10926       AM.Base.Reg = Op.getReg();
10927     } else {
10928       AM.BaseType = X86AddressMode::FrameIndexBase;
10929       AM.Base.FrameIndex = Op.getIndex();
10930     }
10931     Op = MI->getOperand(1);
10932     if (Op.isImm())
10933       AM.Scale = Op.getImm();
10934     Op = MI->getOperand(2);
10935     if (Op.isImm())
10936       AM.IndexReg = Op.getImm();
10937     Op = MI->getOperand(3);
10938     if (Op.isGlobal()) {
10939       AM.GV = Op.getGlobal();
10940     } else {
10941       AM.Disp = Op.getImm();
10942     }
10943     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10944                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10945
10946     // Reload the original control word now.
10947     addFrameReference(BuildMI(*BB, MI, DL,
10948                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10949
10950     MI->eraseFromParent();   // The pseudo instruction is gone now.
10951     return BB;
10952   }
10953     // String/text processing lowering.
10954   case X86::PCMPISTRM128REG:
10955   case X86::VPCMPISTRM128REG:
10956     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10957   case X86::PCMPISTRM128MEM:
10958   case X86::VPCMPISTRM128MEM:
10959     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10960   case X86::PCMPESTRM128REG:
10961   case X86::VPCMPESTRM128REG:
10962     return EmitPCMP(MI, BB, 5, false /* in mem */);
10963   case X86::PCMPESTRM128MEM:
10964   case X86::VPCMPESTRM128MEM:
10965     return EmitPCMP(MI, BB, 5, true /* in mem */);
10966
10967     // Thread synchronization.
10968   case X86::MONITOR:
10969     return EmitMonitor(MI, BB);
10970   case X86::MWAIT:
10971     return EmitMwait(MI, BB);
10972
10973     // Atomic Lowering.
10974   case X86::ATOMAND32:
10975     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10976                                                X86::AND32ri, X86::MOV32rm,
10977                                                X86::LCMPXCHG32,
10978                                                X86::NOT32r, X86::EAX,
10979                                                X86::GR32RegisterClass);
10980   case X86::ATOMOR32:
10981     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10982                                                X86::OR32ri, X86::MOV32rm,
10983                                                X86::LCMPXCHG32,
10984                                                X86::NOT32r, X86::EAX,
10985                                                X86::GR32RegisterClass);
10986   case X86::ATOMXOR32:
10987     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10988                                                X86::XOR32ri, X86::MOV32rm,
10989                                                X86::LCMPXCHG32,
10990                                                X86::NOT32r, X86::EAX,
10991                                                X86::GR32RegisterClass);
10992   case X86::ATOMNAND32:
10993     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10994                                                X86::AND32ri, X86::MOV32rm,
10995                                                X86::LCMPXCHG32,
10996                                                X86::NOT32r, X86::EAX,
10997                                                X86::GR32RegisterClass, true);
10998   case X86::ATOMMIN32:
10999     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
11000   case X86::ATOMMAX32:
11001     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
11002   case X86::ATOMUMIN32:
11003     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
11004   case X86::ATOMUMAX32:
11005     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
11006
11007   case X86::ATOMAND16:
11008     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11009                                                X86::AND16ri, X86::MOV16rm,
11010                                                X86::LCMPXCHG16,
11011                                                X86::NOT16r, X86::AX,
11012                                                X86::GR16RegisterClass);
11013   case X86::ATOMOR16:
11014     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
11015                                                X86::OR16ri, X86::MOV16rm,
11016                                                X86::LCMPXCHG16,
11017                                                X86::NOT16r, X86::AX,
11018                                                X86::GR16RegisterClass);
11019   case X86::ATOMXOR16:
11020     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
11021                                                X86::XOR16ri, X86::MOV16rm,
11022                                                X86::LCMPXCHG16,
11023                                                X86::NOT16r, X86::AX,
11024                                                X86::GR16RegisterClass);
11025   case X86::ATOMNAND16:
11026     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11027                                                X86::AND16ri, X86::MOV16rm,
11028                                                X86::LCMPXCHG16,
11029                                                X86::NOT16r, X86::AX,
11030                                                X86::GR16RegisterClass, true);
11031   case X86::ATOMMIN16:
11032     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
11033   case X86::ATOMMAX16:
11034     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
11035   case X86::ATOMUMIN16:
11036     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
11037   case X86::ATOMUMAX16:
11038     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
11039
11040   case X86::ATOMAND8:
11041     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11042                                                X86::AND8ri, X86::MOV8rm,
11043                                                X86::LCMPXCHG8,
11044                                                X86::NOT8r, X86::AL,
11045                                                X86::GR8RegisterClass);
11046   case X86::ATOMOR8:
11047     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
11048                                                X86::OR8ri, X86::MOV8rm,
11049                                                X86::LCMPXCHG8,
11050                                                X86::NOT8r, X86::AL,
11051                                                X86::GR8RegisterClass);
11052   case X86::ATOMXOR8:
11053     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
11054                                                X86::XOR8ri, X86::MOV8rm,
11055                                                X86::LCMPXCHG8,
11056                                                X86::NOT8r, X86::AL,
11057                                                X86::GR8RegisterClass);
11058   case X86::ATOMNAND8:
11059     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11060                                                X86::AND8ri, X86::MOV8rm,
11061                                                X86::LCMPXCHG8,
11062                                                X86::NOT8r, X86::AL,
11063                                                X86::GR8RegisterClass, true);
11064   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
11065   // This group is for 64-bit host.
11066   case X86::ATOMAND64:
11067     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11068                                                X86::AND64ri32, X86::MOV64rm,
11069                                                X86::LCMPXCHG64,
11070                                                X86::NOT64r, X86::RAX,
11071                                                X86::GR64RegisterClass);
11072   case X86::ATOMOR64:
11073     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
11074                                                X86::OR64ri32, X86::MOV64rm,
11075                                                X86::LCMPXCHG64,
11076                                                X86::NOT64r, X86::RAX,
11077                                                X86::GR64RegisterClass);
11078   case X86::ATOMXOR64:
11079     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
11080                                                X86::XOR64ri32, X86::MOV64rm,
11081                                                X86::LCMPXCHG64,
11082                                                X86::NOT64r, X86::RAX,
11083                                                X86::GR64RegisterClass);
11084   case X86::ATOMNAND64:
11085     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11086                                                X86::AND64ri32, X86::MOV64rm,
11087                                                X86::LCMPXCHG64,
11088                                                X86::NOT64r, X86::RAX,
11089                                                X86::GR64RegisterClass, true);
11090   case X86::ATOMMIN64:
11091     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
11092   case X86::ATOMMAX64:
11093     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
11094   case X86::ATOMUMIN64:
11095     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
11096   case X86::ATOMUMAX64:
11097     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
11098
11099   // This group does 64-bit operations on a 32-bit host.
11100   case X86::ATOMAND6432:
11101     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11102                                                X86::AND32rr, X86::AND32rr,
11103                                                X86::AND32ri, X86::AND32ri,
11104                                                false);
11105   case X86::ATOMOR6432:
11106     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11107                                                X86::OR32rr, X86::OR32rr,
11108                                                X86::OR32ri, X86::OR32ri,
11109                                                false);
11110   case X86::ATOMXOR6432:
11111     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11112                                                X86::XOR32rr, X86::XOR32rr,
11113                                                X86::XOR32ri, X86::XOR32ri,
11114                                                false);
11115   case X86::ATOMNAND6432:
11116     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11117                                                X86::AND32rr, X86::AND32rr,
11118                                                X86::AND32ri, X86::AND32ri,
11119                                                true);
11120   case X86::ATOMADD6432:
11121     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11122                                                X86::ADD32rr, X86::ADC32rr,
11123                                                X86::ADD32ri, X86::ADC32ri,
11124                                                false);
11125   case X86::ATOMSUB6432:
11126     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11127                                                X86::SUB32rr, X86::SBB32rr,
11128                                                X86::SUB32ri, X86::SBB32ri,
11129                                                false);
11130   case X86::ATOMSWAP6432:
11131     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11132                                                X86::MOV32rr, X86::MOV32rr,
11133                                                X86::MOV32ri, X86::MOV32ri,
11134                                                false);
11135   case X86::VASTART_SAVE_XMM_REGS:
11136     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
11137
11138   case X86::VAARG_64:
11139     return EmitVAARG64WithCustomInserter(MI, BB);
11140   }
11141 }
11142
11143 //===----------------------------------------------------------------------===//
11144 //                           X86 Optimization Hooks
11145 //===----------------------------------------------------------------------===//
11146
11147 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
11148                                                        const APInt &Mask,
11149                                                        APInt &KnownZero,
11150                                                        APInt &KnownOne,
11151                                                        const SelectionDAG &DAG,
11152                                                        unsigned Depth) const {
11153   unsigned Opc = Op.getOpcode();
11154   assert((Opc >= ISD::BUILTIN_OP_END ||
11155           Opc == ISD::INTRINSIC_WO_CHAIN ||
11156           Opc == ISD::INTRINSIC_W_CHAIN ||
11157           Opc == ISD::INTRINSIC_VOID) &&
11158          "Should use MaskedValueIsZero if you don't know whether Op"
11159          " is a target node!");
11160
11161   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
11162   switch (Opc) {
11163   default: break;
11164   case X86ISD::ADD:
11165   case X86ISD::SUB:
11166   case X86ISD::ADC:
11167   case X86ISD::SBB:
11168   case X86ISD::SMUL:
11169   case X86ISD::UMUL:
11170   case X86ISD::INC:
11171   case X86ISD::DEC:
11172   case X86ISD::OR:
11173   case X86ISD::XOR:
11174   case X86ISD::AND:
11175     // These nodes' second result is a boolean.
11176     if (Op.getResNo() == 0)
11177       break;
11178     // Fallthrough
11179   case X86ISD::SETCC:
11180     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
11181                                        Mask.getBitWidth() - 1);
11182     break;
11183   }
11184 }
11185
11186 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
11187                                                          unsigned Depth) const {
11188   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
11189   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
11190     return Op.getValueType().getScalarType().getSizeInBits();
11191
11192   // Fallback case.
11193   return 1;
11194 }
11195
11196 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
11197 /// node is a GlobalAddress + offset.
11198 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
11199                                        const GlobalValue* &GA,
11200                                        int64_t &Offset) const {
11201   if (N->getOpcode() == X86ISD::Wrapper) {
11202     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
11203       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
11204       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
11205       return true;
11206     }
11207   }
11208   return TargetLowering::isGAPlusOffset(N, GA, Offset);
11209 }
11210
11211 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
11212 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
11213                                         TargetLowering::DAGCombinerInfo &DCI) {
11214   DebugLoc dl = N->getDebugLoc();
11215   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
11216   SDValue V1 = SVOp->getOperand(0);
11217   SDValue V2 = SVOp->getOperand(1);
11218   EVT VT = SVOp->getValueType(0);
11219
11220   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
11221       V2.getOpcode() == ISD::CONCAT_VECTORS) {
11222     //
11223     //                   0,0,0,...
11224     //                      |
11225     //    V      UNDEF    BUILD_VECTOR    UNDEF
11226     //     \      /           \           /
11227     //  CONCAT_VECTOR         CONCAT_VECTOR
11228     //         \                  /
11229     //          \                /
11230     //          RESULT: V + zero extended
11231     //
11232     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
11233         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
11234         V1.getOperand(1).getOpcode() != ISD::UNDEF)
11235       return SDValue();
11236
11237     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
11238       return SDValue();
11239
11240     // To match the shuffle mask, the first half of the mask should
11241     // be exactly the first vector, and all the rest a splat with the
11242     // first element of the second one.
11243     int NumElems = VT.getVectorNumElements();
11244     for (int i = 0; i < NumElems/2; ++i)
11245       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
11246           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
11247         return SDValue();
11248
11249     // Emit a zeroed vector and insert the desired subvector on its
11250     // first half.
11251     SDValue Zeros = getZeroVector(VT, true /* HasSSE2 */, DAG, dl);
11252     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0),
11253                          DAG.getConstant(0, MVT::i32), DAG, dl);
11254     return DCI.CombineTo(N, InsV);
11255   }
11256
11257   return SDValue();
11258 }
11259
11260 /// PerformShuffleCombine - Performs several different shuffle combines.
11261 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
11262                                      TargetLowering::DAGCombinerInfo &DCI) {
11263   DebugLoc dl = N->getDebugLoc();
11264   EVT VT = N->getValueType(0);
11265
11266   // Don't create instructions with illegal types after legalize types has run.
11267   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11268   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
11269     return SDValue();
11270
11271   // Only handle pure VECTOR_SHUFFLE nodes.
11272   if (VT.getSizeInBits() == 256 && N->getOpcode() == ISD::VECTOR_SHUFFLE)
11273     return PerformShuffleCombine256(N, DAG, DCI);
11274
11275   // Only handle 128 wide vector from here on.
11276   if (VT.getSizeInBits() != 128)
11277     return SDValue();
11278
11279   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
11280   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
11281   // consecutive, non-overlapping, and in the right order.
11282   SmallVector<SDValue, 16> Elts;
11283   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
11284     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
11285
11286   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
11287 }
11288
11289 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
11290 /// generation and convert it from being a bunch of shuffles and extracts
11291 /// to a simple store and scalar loads to extract the elements.
11292 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
11293                                                 const TargetLowering &TLI) {
11294   SDValue InputVector = N->getOperand(0);
11295
11296   // Only operate on vectors of 4 elements, where the alternative shuffling
11297   // gets to be more expensive.
11298   if (InputVector.getValueType() != MVT::v4i32)
11299     return SDValue();
11300
11301   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
11302   // single use which is a sign-extend or zero-extend, and all elements are
11303   // used.
11304   SmallVector<SDNode *, 4> Uses;
11305   unsigned ExtractedElements = 0;
11306   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
11307        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
11308     if (UI.getUse().getResNo() != InputVector.getResNo())
11309       return SDValue();
11310
11311     SDNode *Extract = *UI;
11312     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11313       return SDValue();
11314
11315     if (Extract->getValueType(0) != MVT::i32)
11316       return SDValue();
11317     if (!Extract->hasOneUse())
11318       return SDValue();
11319     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
11320         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
11321       return SDValue();
11322     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
11323       return SDValue();
11324
11325     // Record which element was extracted.
11326     ExtractedElements |=
11327       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
11328
11329     Uses.push_back(Extract);
11330   }
11331
11332   // If not all the elements were used, this may not be worthwhile.
11333   if (ExtractedElements != 15)
11334     return SDValue();
11335
11336   // Ok, we've now decided to do the transformation.
11337   DebugLoc dl = InputVector.getDebugLoc();
11338
11339   // Store the value to a temporary stack slot.
11340   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
11341   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
11342                             MachinePointerInfo(), false, false, 0);
11343
11344   // Replace each use (extract) with a load of the appropriate element.
11345   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
11346        UE = Uses.end(); UI != UE; ++UI) {
11347     SDNode *Extract = *UI;
11348
11349     // cOMpute the element's address.
11350     SDValue Idx = Extract->getOperand(1);
11351     unsigned EltSize =
11352         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
11353     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
11354     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
11355
11356     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
11357                                      StackPtr, OffsetVal);
11358
11359     // Load the scalar.
11360     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
11361                                      ScalarAddr, MachinePointerInfo(),
11362                                      false, false, 0);
11363
11364     // Replace the exact with the load.
11365     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
11366   }
11367
11368   // The replacement was made in place; don't return anything.
11369   return SDValue();
11370 }
11371
11372 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
11373 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
11374                                     const X86Subtarget *Subtarget) {
11375   DebugLoc DL = N->getDebugLoc();
11376   SDValue Cond = N->getOperand(0);
11377   // Get the LHS/RHS of the select.
11378   SDValue LHS = N->getOperand(1);
11379   SDValue RHS = N->getOperand(2);
11380
11381   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
11382   // instructions match the semantics of the common C idiom x<y?x:y but not
11383   // x<=y?x:y, because of how they handle negative zero (which can be
11384   // ignored in unsafe-math mode).
11385   if (Subtarget->hasSSE2() &&
11386       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
11387       Cond.getOpcode() == ISD::SETCC) {
11388     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
11389
11390     unsigned Opcode = 0;
11391     // Check for x CC y ? x : y.
11392     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
11393         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
11394       switch (CC) {
11395       default: break;
11396       case ISD::SETULT:
11397         // Converting this to a min would handle NaNs incorrectly, and swapping
11398         // the operands would cause it to handle comparisons between positive
11399         // and negative zero incorrectly.
11400         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11401           if (!UnsafeFPMath &&
11402               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11403             break;
11404           std::swap(LHS, RHS);
11405         }
11406         Opcode = X86ISD::FMIN;
11407         break;
11408       case ISD::SETOLE:
11409         // Converting this to a min would handle comparisons between positive
11410         // and negative zero incorrectly.
11411         if (!UnsafeFPMath &&
11412             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11413           break;
11414         Opcode = X86ISD::FMIN;
11415         break;
11416       case ISD::SETULE:
11417         // Converting this to a min would handle both negative zeros and NaNs
11418         // incorrectly, but we can swap the operands to fix both.
11419         std::swap(LHS, RHS);
11420       case ISD::SETOLT:
11421       case ISD::SETLT:
11422       case ISD::SETLE:
11423         Opcode = X86ISD::FMIN;
11424         break;
11425
11426       case ISD::SETOGE:
11427         // Converting this to a max would handle comparisons between positive
11428         // and negative zero incorrectly.
11429         if (!UnsafeFPMath &&
11430             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
11431           break;
11432         Opcode = X86ISD::FMAX;
11433         break;
11434       case ISD::SETUGT:
11435         // Converting this to a max would handle NaNs incorrectly, and swapping
11436         // the operands would cause it to handle comparisons between positive
11437         // and negative zero incorrectly.
11438         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11439           if (!UnsafeFPMath &&
11440               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11441             break;
11442           std::swap(LHS, RHS);
11443         }
11444         Opcode = X86ISD::FMAX;
11445         break;
11446       case ISD::SETUGE:
11447         // Converting this to a max would handle both negative zeros and NaNs
11448         // incorrectly, but we can swap the operands to fix both.
11449         std::swap(LHS, RHS);
11450       case ISD::SETOGT:
11451       case ISD::SETGT:
11452       case ISD::SETGE:
11453         Opcode = X86ISD::FMAX;
11454         break;
11455       }
11456     // Check for x CC y ? y : x -- a min/max with reversed arms.
11457     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
11458                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
11459       switch (CC) {
11460       default: break;
11461       case ISD::SETOGE:
11462         // Converting this to a min would handle comparisons between positive
11463         // and negative zero incorrectly, and swapping the operands would
11464         // cause it to handle NaNs incorrectly.
11465         if (!UnsafeFPMath &&
11466             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
11467           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11468             break;
11469           std::swap(LHS, RHS);
11470         }
11471         Opcode = X86ISD::FMIN;
11472         break;
11473       case ISD::SETUGT:
11474         // Converting this to a min would handle NaNs incorrectly.
11475         if (!UnsafeFPMath &&
11476             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
11477           break;
11478         Opcode = X86ISD::FMIN;
11479         break;
11480       case ISD::SETUGE:
11481         // Converting this to a min would handle both negative zeros and NaNs
11482         // incorrectly, but we can swap the operands to fix both.
11483         std::swap(LHS, RHS);
11484       case ISD::SETOGT:
11485       case ISD::SETGT:
11486       case ISD::SETGE:
11487         Opcode = X86ISD::FMIN;
11488         break;
11489
11490       case ISD::SETULT:
11491         // Converting this to a max would handle NaNs incorrectly.
11492         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11493           break;
11494         Opcode = X86ISD::FMAX;
11495         break;
11496       case ISD::SETOLE:
11497         // Converting this to a max would handle comparisons between positive
11498         // and negative zero incorrectly, and swapping the operands would
11499         // cause it to handle NaNs incorrectly.
11500         if (!UnsafeFPMath &&
11501             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
11502           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11503             break;
11504           std::swap(LHS, RHS);
11505         }
11506         Opcode = X86ISD::FMAX;
11507         break;
11508       case ISD::SETULE:
11509         // Converting this to a max would handle both negative zeros and NaNs
11510         // incorrectly, but we can swap the operands to fix both.
11511         std::swap(LHS, RHS);
11512       case ISD::SETOLT:
11513       case ISD::SETLT:
11514       case ISD::SETLE:
11515         Opcode = X86ISD::FMAX;
11516         break;
11517       }
11518     }
11519
11520     if (Opcode)
11521       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
11522   }
11523
11524   // If this is a select between two integer constants, try to do some
11525   // optimizations.
11526   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
11527     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
11528       // Don't do this for crazy integer types.
11529       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
11530         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
11531         // so that TrueC (the true value) is larger than FalseC.
11532         bool NeedsCondInvert = false;
11533
11534         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
11535             // Efficiently invertible.
11536             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
11537              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
11538               isa<ConstantSDNode>(Cond.getOperand(1))))) {
11539           NeedsCondInvert = true;
11540           std::swap(TrueC, FalseC);
11541         }
11542
11543         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
11544         if (FalseC->getAPIntValue() == 0 &&
11545             TrueC->getAPIntValue().isPowerOf2()) {
11546           if (NeedsCondInvert) // Invert the condition if needed.
11547             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11548                                DAG.getConstant(1, Cond.getValueType()));
11549
11550           // Zero extend the condition if needed.
11551           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
11552
11553           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11554           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
11555                              DAG.getConstant(ShAmt, MVT::i8));
11556         }
11557
11558         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
11559         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11560           if (NeedsCondInvert) // Invert the condition if needed.
11561             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11562                                DAG.getConstant(1, Cond.getValueType()));
11563
11564           // Zero extend the condition if needed.
11565           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11566                              FalseC->getValueType(0), Cond);
11567           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11568                              SDValue(FalseC, 0));
11569         }
11570
11571         // Optimize cases that will turn into an LEA instruction.  This requires
11572         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11573         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11574           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11575           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11576
11577           bool isFastMultiplier = false;
11578           if (Diff < 10) {
11579             switch ((unsigned char)Diff) {
11580               default: break;
11581               case 1:  // result = add base, cond
11582               case 2:  // result = lea base(    , cond*2)
11583               case 3:  // result = lea base(cond, cond*2)
11584               case 4:  // result = lea base(    , cond*4)
11585               case 5:  // result = lea base(cond, cond*4)
11586               case 8:  // result = lea base(    , cond*8)
11587               case 9:  // result = lea base(cond, cond*8)
11588                 isFastMultiplier = true;
11589                 break;
11590             }
11591           }
11592
11593           if (isFastMultiplier) {
11594             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11595             if (NeedsCondInvert) // Invert the condition if needed.
11596               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11597                                  DAG.getConstant(1, Cond.getValueType()));
11598
11599             // Zero extend the condition if needed.
11600             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11601                                Cond);
11602             // Scale the condition by the difference.
11603             if (Diff != 1)
11604               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11605                                  DAG.getConstant(Diff, Cond.getValueType()));
11606
11607             // Add the base if non-zero.
11608             if (FalseC->getAPIntValue() != 0)
11609               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11610                                  SDValue(FalseC, 0));
11611             return Cond;
11612           }
11613         }
11614       }
11615   }
11616
11617   return SDValue();
11618 }
11619
11620 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
11621 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
11622                                   TargetLowering::DAGCombinerInfo &DCI) {
11623   DebugLoc DL = N->getDebugLoc();
11624
11625   // If the flag operand isn't dead, don't touch this CMOV.
11626   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
11627     return SDValue();
11628
11629   SDValue FalseOp = N->getOperand(0);
11630   SDValue TrueOp = N->getOperand(1);
11631   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
11632   SDValue Cond = N->getOperand(3);
11633   if (CC == X86::COND_E || CC == X86::COND_NE) {
11634     switch (Cond.getOpcode()) {
11635     default: break;
11636     case X86ISD::BSR:
11637     case X86ISD::BSF:
11638       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
11639       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
11640         return (CC == X86::COND_E) ? FalseOp : TrueOp;
11641     }
11642   }
11643
11644   // If this is a select between two integer constants, try to do some
11645   // optimizations.  Note that the operands are ordered the opposite of SELECT
11646   // operands.
11647   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
11648     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
11649       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
11650       // larger than FalseC (the false value).
11651       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
11652         CC = X86::GetOppositeBranchCondition(CC);
11653         std::swap(TrueC, FalseC);
11654       }
11655
11656       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
11657       // This is efficient for any integer data type (including i8/i16) and
11658       // shift amount.
11659       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
11660         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11661                            DAG.getConstant(CC, MVT::i8), Cond);
11662
11663         // Zero extend the condition if needed.
11664         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
11665
11666         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11667         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
11668                            DAG.getConstant(ShAmt, MVT::i8));
11669         if (N->getNumValues() == 2)  // Dead flag value?
11670           return DCI.CombineTo(N, Cond, SDValue());
11671         return Cond;
11672       }
11673
11674       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
11675       // for any integer data type, including i8/i16.
11676       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11677         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11678                            DAG.getConstant(CC, MVT::i8), Cond);
11679
11680         // Zero extend the condition if needed.
11681         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11682                            FalseC->getValueType(0), Cond);
11683         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11684                            SDValue(FalseC, 0));
11685
11686         if (N->getNumValues() == 2)  // Dead flag value?
11687           return DCI.CombineTo(N, Cond, SDValue());
11688         return Cond;
11689       }
11690
11691       // Optimize cases that will turn into an LEA instruction.  This requires
11692       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11693       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11694         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11695         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11696
11697         bool isFastMultiplier = false;
11698         if (Diff < 10) {
11699           switch ((unsigned char)Diff) {
11700           default: break;
11701           case 1:  // result = add base, cond
11702           case 2:  // result = lea base(    , cond*2)
11703           case 3:  // result = lea base(cond, cond*2)
11704           case 4:  // result = lea base(    , cond*4)
11705           case 5:  // result = lea base(cond, cond*4)
11706           case 8:  // result = lea base(    , cond*8)
11707           case 9:  // result = lea base(cond, cond*8)
11708             isFastMultiplier = true;
11709             break;
11710           }
11711         }
11712
11713         if (isFastMultiplier) {
11714           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11715           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11716                              DAG.getConstant(CC, MVT::i8), Cond);
11717           // Zero extend the condition if needed.
11718           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11719                              Cond);
11720           // Scale the condition by the difference.
11721           if (Diff != 1)
11722             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11723                                DAG.getConstant(Diff, Cond.getValueType()));
11724
11725           // Add the base if non-zero.
11726           if (FalseC->getAPIntValue() != 0)
11727             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11728                                SDValue(FalseC, 0));
11729           if (N->getNumValues() == 2)  // Dead flag value?
11730             return DCI.CombineTo(N, Cond, SDValue());
11731           return Cond;
11732         }
11733       }
11734     }
11735   }
11736   return SDValue();
11737 }
11738
11739
11740 /// PerformMulCombine - Optimize a single multiply with constant into two
11741 /// in order to implement it with two cheaper instructions, e.g.
11742 /// LEA + SHL, LEA + LEA.
11743 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
11744                                  TargetLowering::DAGCombinerInfo &DCI) {
11745   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
11746     return SDValue();
11747
11748   EVT VT = N->getValueType(0);
11749   if (VT != MVT::i64)
11750     return SDValue();
11751
11752   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
11753   if (!C)
11754     return SDValue();
11755   uint64_t MulAmt = C->getZExtValue();
11756   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
11757     return SDValue();
11758
11759   uint64_t MulAmt1 = 0;
11760   uint64_t MulAmt2 = 0;
11761   if ((MulAmt % 9) == 0) {
11762     MulAmt1 = 9;
11763     MulAmt2 = MulAmt / 9;
11764   } else if ((MulAmt % 5) == 0) {
11765     MulAmt1 = 5;
11766     MulAmt2 = MulAmt / 5;
11767   } else if ((MulAmt % 3) == 0) {
11768     MulAmt1 = 3;
11769     MulAmt2 = MulAmt / 3;
11770   }
11771   if (MulAmt2 &&
11772       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
11773     DebugLoc DL = N->getDebugLoc();
11774
11775     if (isPowerOf2_64(MulAmt2) &&
11776         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
11777       // If second multiplifer is pow2, issue it first. We want the multiply by
11778       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
11779       // is an add.
11780       std::swap(MulAmt1, MulAmt2);
11781
11782     SDValue NewMul;
11783     if (isPowerOf2_64(MulAmt1))
11784       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
11785                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
11786     else
11787       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
11788                            DAG.getConstant(MulAmt1, VT));
11789
11790     if (isPowerOf2_64(MulAmt2))
11791       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
11792                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
11793     else
11794       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
11795                            DAG.getConstant(MulAmt2, VT));
11796
11797     // Do not add new nodes to DAG combiner worklist.
11798     DCI.CombineTo(N, NewMul, false);
11799   }
11800   return SDValue();
11801 }
11802
11803 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
11804   SDValue N0 = N->getOperand(0);
11805   SDValue N1 = N->getOperand(1);
11806   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
11807   EVT VT = N0.getValueType();
11808
11809   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
11810   // since the result of setcc_c is all zero's or all ones.
11811   if (N1C && N0.getOpcode() == ISD::AND &&
11812       N0.getOperand(1).getOpcode() == ISD::Constant) {
11813     SDValue N00 = N0.getOperand(0);
11814     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
11815         ((N00.getOpcode() == ISD::ANY_EXTEND ||
11816           N00.getOpcode() == ISD::ZERO_EXTEND) &&
11817          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
11818       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
11819       APInt ShAmt = N1C->getAPIntValue();
11820       Mask = Mask.shl(ShAmt);
11821       if (Mask != 0)
11822         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
11823                            N00, DAG.getConstant(Mask, VT));
11824     }
11825   }
11826
11827   return SDValue();
11828 }
11829
11830 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
11831 ///                       when possible.
11832 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
11833                                    const X86Subtarget *Subtarget) {
11834   EVT VT = N->getValueType(0);
11835   if (!VT.isVector() && VT.isInteger() &&
11836       N->getOpcode() == ISD::SHL)
11837     return PerformSHLCombine(N, DAG);
11838
11839   // On X86 with SSE2 support, we can transform this to a vector shift if
11840   // all elements are shifted by the same amount.  We can't do this in legalize
11841   // because the a constant vector is typically transformed to a constant pool
11842   // so we have no knowledge of the shift amount.
11843   if (!Subtarget->hasSSE2())
11844     return SDValue();
11845
11846   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
11847     return SDValue();
11848
11849   SDValue ShAmtOp = N->getOperand(1);
11850   EVT EltVT = VT.getVectorElementType();
11851   DebugLoc DL = N->getDebugLoc();
11852   SDValue BaseShAmt = SDValue();
11853   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
11854     unsigned NumElts = VT.getVectorNumElements();
11855     unsigned i = 0;
11856     for (; i != NumElts; ++i) {
11857       SDValue Arg = ShAmtOp.getOperand(i);
11858       if (Arg.getOpcode() == ISD::UNDEF) continue;
11859       BaseShAmt = Arg;
11860       break;
11861     }
11862     for (; i != NumElts; ++i) {
11863       SDValue Arg = ShAmtOp.getOperand(i);
11864       if (Arg.getOpcode() == ISD::UNDEF) continue;
11865       if (Arg != BaseShAmt) {
11866         return SDValue();
11867       }
11868     }
11869   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
11870              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
11871     SDValue InVec = ShAmtOp.getOperand(0);
11872     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
11873       unsigned NumElts = InVec.getValueType().getVectorNumElements();
11874       unsigned i = 0;
11875       for (; i != NumElts; ++i) {
11876         SDValue Arg = InVec.getOperand(i);
11877         if (Arg.getOpcode() == ISD::UNDEF) continue;
11878         BaseShAmt = Arg;
11879         break;
11880       }
11881     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
11882        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
11883          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
11884          if (C->getZExtValue() == SplatIdx)
11885            BaseShAmt = InVec.getOperand(1);
11886        }
11887     }
11888     if (BaseShAmt.getNode() == 0)
11889       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
11890                               DAG.getIntPtrConstant(0));
11891   } else
11892     return SDValue();
11893
11894   // The shift amount is an i32.
11895   if (EltVT.bitsGT(MVT::i32))
11896     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
11897   else if (EltVT.bitsLT(MVT::i32))
11898     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
11899
11900   // The shift amount is identical so we can do a vector shift.
11901   SDValue  ValOp = N->getOperand(0);
11902   switch (N->getOpcode()) {
11903   default:
11904     llvm_unreachable("Unknown shift opcode!");
11905     break;
11906   case ISD::SHL:
11907     if (VT == MVT::v2i64)
11908       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11909                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
11910                          ValOp, BaseShAmt);
11911     if (VT == MVT::v4i32)
11912       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11913                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
11914                          ValOp, BaseShAmt);
11915     if (VT == MVT::v8i16)
11916       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11917                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
11918                          ValOp, BaseShAmt);
11919     break;
11920   case ISD::SRA:
11921     if (VT == MVT::v4i32)
11922       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11923                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
11924                          ValOp, BaseShAmt);
11925     if (VT == MVT::v8i16)
11926       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11927                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
11928                          ValOp, BaseShAmt);
11929     break;
11930   case ISD::SRL:
11931     if (VT == MVT::v2i64)
11932       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11933                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
11934                          ValOp, BaseShAmt);
11935     if (VT == MVT::v4i32)
11936       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11937                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
11938                          ValOp, BaseShAmt);
11939     if (VT ==  MVT::v8i16)
11940       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11941                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
11942                          ValOp, BaseShAmt);
11943     break;
11944   }
11945   return SDValue();
11946 }
11947
11948
11949 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
11950 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
11951 // and friends.  Likewise for OR -> CMPNEQSS.
11952 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
11953                             TargetLowering::DAGCombinerInfo &DCI,
11954                             const X86Subtarget *Subtarget) {
11955   unsigned opcode;
11956
11957   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
11958   // we're requiring SSE2 for both.
11959   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
11960     SDValue N0 = N->getOperand(0);
11961     SDValue N1 = N->getOperand(1);
11962     SDValue CMP0 = N0->getOperand(1);
11963     SDValue CMP1 = N1->getOperand(1);
11964     DebugLoc DL = N->getDebugLoc();
11965
11966     // The SETCCs should both refer to the same CMP.
11967     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
11968       return SDValue();
11969
11970     SDValue CMP00 = CMP0->getOperand(0);
11971     SDValue CMP01 = CMP0->getOperand(1);
11972     EVT     VT    = CMP00.getValueType();
11973
11974     if (VT == MVT::f32 || VT == MVT::f64) {
11975       bool ExpectingFlags = false;
11976       // Check for any users that want flags:
11977       for (SDNode::use_iterator UI = N->use_begin(),
11978              UE = N->use_end();
11979            !ExpectingFlags && UI != UE; ++UI)
11980         switch (UI->getOpcode()) {
11981         default:
11982         case ISD::BR_CC:
11983         case ISD::BRCOND:
11984         case ISD::SELECT:
11985           ExpectingFlags = true;
11986           break;
11987         case ISD::CopyToReg:
11988         case ISD::SIGN_EXTEND:
11989         case ISD::ZERO_EXTEND:
11990         case ISD::ANY_EXTEND:
11991           break;
11992         }
11993
11994       if (!ExpectingFlags) {
11995         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
11996         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
11997
11998         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
11999           X86::CondCode tmp = cc0;
12000           cc0 = cc1;
12001           cc1 = tmp;
12002         }
12003
12004         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
12005             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
12006           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
12007           X86ISD::NodeType NTOperator = is64BitFP ?
12008             X86ISD::FSETCCsd : X86ISD::FSETCCss;
12009           // FIXME: need symbolic constants for these magic numbers.
12010           // See X86ATTInstPrinter.cpp:printSSECC().
12011           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
12012           SDValue OnesOrZeroesF = DAG.getNode(NTOperator, DL, MVT::f32, CMP00, CMP01,
12013                                               DAG.getConstant(x86cc, MVT::i8));
12014           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, MVT::i32,
12015                                               OnesOrZeroesF);
12016           SDValue ANDed = DAG.getNode(ISD::AND, DL, MVT::i32, OnesOrZeroesI,
12017                                       DAG.getConstant(1, MVT::i32));
12018           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
12019           return OneBitOfTruth;
12020         }
12021       }
12022     }
12023   }
12024   return SDValue();
12025 }
12026
12027 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
12028 /// so it can be folded inside ANDNP.
12029 static bool CanFoldXORWithAllOnes(const SDNode *N) {
12030   EVT VT = N->getValueType(0);
12031
12032   // Match direct AllOnes for 128 and 256-bit vectors
12033   if (ISD::isBuildVectorAllOnes(N))
12034     return true;
12035
12036   // Look through a bit convert.
12037   if (N->getOpcode() == ISD::BITCAST)
12038     N = N->getOperand(0).getNode();
12039
12040   // Sometimes the operand may come from a insert_subvector building a 256-bit
12041   // allones vector
12042   SDValue V1 = N->getOperand(0);
12043   SDValue V2 = N->getOperand(1);
12044
12045   if (VT.getSizeInBits() == 256 &&
12046       N->getOpcode() == ISD::INSERT_SUBVECTOR &&
12047       V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
12048       V1.getOperand(0).getOpcode() == ISD::UNDEF &&
12049       ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
12050       ISD::isBuildVectorAllOnes(V2.getNode()))
12051     return true;
12052
12053   return false;
12054 }
12055
12056 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
12057                                  TargetLowering::DAGCombinerInfo &DCI,
12058                                  const X86Subtarget *Subtarget) {
12059   if (DCI.isBeforeLegalizeOps())
12060     return SDValue();
12061
12062   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12063   if (R.getNode())
12064     return R;
12065
12066   // Want to form ANDNP nodes:
12067   // 1) In the hopes of then easily combining them with OR and AND nodes
12068   //    to form PBLEND/PSIGN.
12069   // 2) To match ANDN packed intrinsics
12070   EVT VT = N->getValueType(0);
12071   if (VT != MVT::v2i64 && VT != MVT::v4i64)
12072     return SDValue();
12073
12074   SDValue N0 = N->getOperand(0);
12075   SDValue N1 = N->getOperand(1);
12076   DebugLoc DL = N->getDebugLoc();
12077
12078   // Check LHS for vnot
12079   if (N0.getOpcode() == ISD::XOR &&
12080       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
12081       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
12082     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
12083
12084   // Check RHS for vnot
12085   if (N1.getOpcode() == ISD::XOR &&
12086       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
12087       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
12088     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
12089
12090   return SDValue();
12091 }
12092
12093 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
12094                                 TargetLowering::DAGCombinerInfo &DCI,
12095                                 const X86Subtarget *Subtarget) {
12096   if (DCI.isBeforeLegalizeOps())
12097     return SDValue();
12098
12099   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12100   if (R.getNode())
12101     return R;
12102
12103   EVT VT = N->getValueType(0);
12104   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
12105     return SDValue();
12106
12107   SDValue N0 = N->getOperand(0);
12108   SDValue N1 = N->getOperand(1);
12109
12110   // look for psign/blend
12111   if (Subtarget->hasSSSE3()) {
12112     if (VT == MVT::v2i64) {
12113       // Canonicalize pandn to RHS
12114       if (N0.getOpcode() == X86ISD::ANDNP)
12115         std::swap(N0, N1);
12116       // or (and (m, x), (pandn m, y))
12117       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
12118         SDValue Mask = N1.getOperand(0);
12119         SDValue X    = N1.getOperand(1);
12120         SDValue Y;
12121         if (N0.getOperand(0) == Mask)
12122           Y = N0.getOperand(1);
12123         if (N0.getOperand(1) == Mask)
12124           Y = N0.getOperand(0);
12125
12126         // Check to see if the mask appeared in both the AND and ANDNP and
12127         if (!Y.getNode())
12128           return SDValue();
12129
12130         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
12131         if (Mask.getOpcode() != ISD::BITCAST ||
12132             X.getOpcode() != ISD::BITCAST ||
12133             Y.getOpcode() != ISD::BITCAST)
12134           return SDValue();
12135
12136         // Look through mask bitcast.
12137         Mask = Mask.getOperand(0);
12138         EVT MaskVT = Mask.getValueType();
12139
12140         // Validate that the Mask operand is a vector sra node.  The sra node
12141         // will be an intrinsic.
12142         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
12143           return SDValue();
12144
12145         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
12146         // there is no psrai.b
12147         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
12148         case Intrinsic::x86_sse2_psrai_w:
12149         case Intrinsic::x86_sse2_psrai_d:
12150           break;
12151         default: return SDValue();
12152         }
12153
12154         // Check that the SRA is all signbits.
12155         SDValue SraC = Mask.getOperand(2);
12156         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
12157         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
12158         if ((SraAmt + 1) != EltBits)
12159           return SDValue();
12160
12161         DebugLoc DL = N->getDebugLoc();
12162
12163         // Now we know we at least have a plendvb with the mask val.  See if
12164         // we can form a psignb/w/d.
12165         // psign = x.type == y.type == mask.type && y = sub(0, x);
12166         X = X.getOperand(0);
12167         Y = Y.getOperand(0);
12168         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
12169             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
12170             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
12171           unsigned Opc = 0;
12172           switch (EltBits) {
12173           case 8: Opc = X86ISD::PSIGNB; break;
12174           case 16: Opc = X86ISD::PSIGNW; break;
12175           case 32: Opc = X86ISD::PSIGND; break;
12176           default: break;
12177           }
12178           if (Opc) {
12179             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
12180             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
12181           }
12182         }
12183         // PBLENDVB only available on SSE 4.1
12184         if (!Subtarget->hasSSE41())
12185           return SDValue();
12186
12187         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
12188         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
12189         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
12190         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
12191         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
12192       }
12193     }
12194   }
12195
12196   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
12197   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
12198     std::swap(N0, N1);
12199   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
12200     return SDValue();
12201   if (!N0.hasOneUse() || !N1.hasOneUse())
12202     return SDValue();
12203
12204   SDValue ShAmt0 = N0.getOperand(1);
12205   if (ShAmt0.getValueType() != MVT::i8)
12206     return SDValue();
12207   SDValue ShAmt1 = N1.getOperand(1);
12208   if (ShAmt1.getValueType() != MVT::i8)
12209     return SDValue();
12210   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
12211     ShAmt0 = ShAmt0.getOperand(0);
12212   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
12213     ShAmt1 = ShAmt1.getOperand(0);
12214
12215   DebugLoc DL = N->getDebugLoc();
12216   unsigned Opc = X86ISD::SHLD;
12217   SDValue Op0 = N0.getOperand(0);
12218   SDValue Op1 = N1.getOperand(0);
12219   if (ShAmt0.getOpcode() == ISD::SUB) {
12220     Opc = X86ISD::SHRD;
12221     std::swap(Op0, Op1);
12222     std::swap(ShAmt0, ShAmt1);
12223   }
12224
12225   unsigned Bits = VT.getSizeInBits();
12226   if (ShAmt1.getOpcode() == ISD::SUB) {
12227     SDValue Sum = ShAmt1.getOperand(0);
12228     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
12229       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
12230       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
12231         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
12232       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
12233         return DAG.getNode(Opc, DL, VT,
12234                            Op0, Op1,
12235                            DAG.getNode(ISD::TRUNCATE, DL,
12236                                        MVT::i8, ShAmt0));
12237     }
12238   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
12239     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
12240     if (ShAmt0C &&
12241         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
12242       return DAG.getNode(Opc, DL, VT,
12243                          N0.getOperand(0), N1.getOperand(0),
12244                          DAG.getNode(ISD::TRUNCATE, DL,
12245                                        MVT::i8, ShAmt0));
12246   }
12247
12248   return SDValue();
12249 }
12250
12251 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
12252 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
12253                                    const X86Subtarget *Subtarget) {
12254   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
12255   // the FP state in cases where an emms may be missing.
12256   // A preferable solution to the general problem is to figure out the right
12257   // places to insert EMMS.  This qualifies as a quick hack.
12258
12259   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
12260   StoreSDNode *St = cast<StoreSDNode>(N);
12261   EVT VT = St->getValue().getValueType();
12262   if (VT.getSizeInBits() != 64)
12263     return SDValue();
12264
12265   const Function *F = DAG.getMachineFunction().getFunction();
12266   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
12267   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
12268     && Subtarget->hasSSE2();
12269   if ((VT.isVector() ||
12270        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
12271       isa<LoadSDNode>(St->getValue()) &&
12272       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
12273       St->getChain().hasOneUse() && !St->isVolatile()) {
12274     SDNode* LdVal = St->getValue().getNode();
12275     LoadSDNode *Ld = 0;
12276     int TokenFactorIndex = -1;
12277     SmallVector<SDValue, 8> Ops;
12278     SDNode* ChainVal = St->getChain().getNode();
12279     // Must be a store of a load.  We currently handle two cases:  the load
12280     // is a direct child, and it's under an intervening TokenFactor.  It is
12281     // possible to dig deeper under nested TokenFactors.
12282     if (ChainVal == LdVal)
12283       Ld = cast<LoadSDNode>(St->getChain());
12284     else if (St->getValue().hasOneUse() &&
12285              ChainVal->getOpcode() == ISD::TokenFactor) {
12286       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
12287         if (ChainVal->getOperand(i).getNode() == LdVal) {
12288           TokenFactorIndex = i;
12289           Ld = cast<LoadSDNode>(St->getValue());
12290         } else
12291           Ops.push_back(ChainVal->getOperand(i));
12292       }
12293     }
12294
12295     if (!Ld || !ISD::isNormalLoad(Ld))
12296       return SDValue();
12297
12298     // If this is not the MMX case, i.e. we are just turning i64 load/store
12299     // into f64 load/store, avoid the transformation if there are multiple
12300     // uses of the loaded value.
12301     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
12302       return SDValue();
12303
12304     DebugLoc LdDL = Ld->getDebugLoc();
12305     DebugLoc StDL = N->getDebugLoc();
12306     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
12307     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
12308     // pair instead.
12309     if (Subtarget->is64Bit() || F64IsLegal) {
12310       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
12311       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
12312                                   Ld->getPointerInfo(), Ld->isVolatile(),
12313                                   Ld->isNonTemporal(), Ld->getAlignment());
12314       SDValue NewChain = NewLd.getValue(1);
12315       if (TokenFactorIndex != -1) {
12316         Ops.push_back(NewChain);
12317         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12318                                Ops.size());
12319       }
12320       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
12321                           St->getPointerInfo(),
12322                           St->isVolatile(), St->isNonTemporal(),
12323                           St->getAlignment());
12324     }
12325
12326     // Otherwise, lower to two pairs of 32-bit loads / stores.
12327     SDValue LoAddr = Ld->getBasePtr();
12328     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
12329                                  DAG.getConstant(4, MVT::i32));
12330
12331     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
12332                                Ld->getPointerInfo(),
12333                                Ld->isVolatile(), Ld->isNonTemporal(),
12334                                Ld->getAlignment());
12335     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
12336                                Ld->getPointerInfo().getWithOffset(4),
12337                                Ld->isVolatile(), Ld->isNonTemporal(),
12338                                MinAlign(Ld->getAlignment(), 4));
12339
12340     SDValue NewChain = LoLd.getValue(1);
12341     if (TokenFactorIndex != -1) {
12342       Ops.push_back(LoLd);
12343       Ops.push_back(HiLd);
12344       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12345                              Ops.size());
12346     }
12347
12348     LoAddr = St->getBasePtr();
12349     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
12350                          DAG.getConstant(4, MVT::i32));
12351
12352     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
12353                                 St->getPointerInfo(),
12354                                 St->isVolatile(), St->isNonTemporal(),
12355                                 St->getAlignment());
12356     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
12357                                 St->getPointerInfo().getWithOffset(4),
12358                                 St->isVolatile(),
12359                                 St->isNonTemporal(),
12360                                 MinAlign(St->getAlignment(), 4));
12361     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
12362   }
12363   return SDValue();
12364 }
12365
12366 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
12367 /// X86ISD::FXOR nodes.
12368 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
12369   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
12370   // F[X]OR(0.0, x) -> x
12371   // F[X]OR(x, 0.0) -> x
12372   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12373     if (C->getValueAPF().isPosZero())
12374       return N->getOperand(1);
12375   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12376     if (C->getValueAPF().isPosZero())
12377       return N->getOperand(0);
12378   return SDValue();
12379 }
12380
12381 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
12382 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
12383   // FAND(0.0, x) -> 0.0
12384   // FAND(x, 0.0) -> 0.0
12385   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
12386     if (C->getValueAPF().isPosZero())
12387       return N->getOperand(0);
12388   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
12389     if (C->getValueAPF().isPosZero())
12390       return N->getOperand(1);
12391   return SDValue();
12392 }
12393
12394 static SDValue PerformBTCombine(SDNode *N,
12395                                 SelectionDAG &DAG,
12396                                 TargetLowering::DAGCombinerInfo &DCI) {
12397   // BT ignores high bits in the bit index operand.
12398   SDValue Op1 = N->getOperand(1);
12399   if (Op1.hasOneUse()) {
12400     unsigned BitWidth = Op1.getValueSizeInBits();
12401     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
12402     APInt KnownZero, KnownOne;
12403     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
12404                                           !DCI.isBeforeLegalizeOps());
12405     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12406     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
12407         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
12408       DCI.CommitTargetLoweringOpt(TLO);
12409   }
12410   return SDValue();
12411 }
12412
12413 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
12414   SDValue Op = N->getOperand(0);
12415   if (Op.getOpcode() == ISD::BITCAST)
12416     Op = Op.getOperand(0);
12417   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
12418   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
12419       VT.getVectorElementType().getSizeInBits() ==
12420       OpVT.getVectorElementType().getSizeInBits()) {
12421     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
12422   }
12423   return SDValue();
12424 }
12425
12426 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
12427   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
12428   //           (and (i32 x86isd::setcc_carry), 1)
12429   // This eliminates the zext. This transformation is necessary because
12430   // ISD::SETCC is always legalized to i8.
12431   DebugLoc dl = N->getDebugLoc();
12432   SDValue N0 = N->getOperand(0);
12433   EVT VT = N->getValueType(0);
12434   if (N0.getOpcode() == ISD::AND &&
12435       N0.hasOneUse() &&
12436       N0.getOperand(0).hasOneUse()) {
12437     SDValue N00 = N0.getOperand(0);
12438     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
12439       return SDValue();
12440     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
12441     if (!C || C->getZExtValue() != 1)
12442       return SDValue();
12443     return DAG.getNode(ISD::AND, dl, VT,
12444                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
12445                                    N00.getOperand(0), N00.getOperand(1)),
12446                        DAG.getConstant(1, VT));
12447   }
12448
12449   return SDValue();
12450 }
12451
12452 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
12453 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
12454   unsigned X86CC = N->getConstantOperandVal(0);
12455   SDValue EFLAG = N->getOperand(1);
12456   DebugLoc DL = N->getDebugLoc();
12457
12458   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
12459   // a zext and produces an all-ones bit which is more useful than 0/1 in some
12460   // cases.
12461   if (X86CC == X86::COND_B)
12462     return DAG.getNode(ISD::AND, DL, MVT::i8,
12463                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
12464                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
12465                        DAG.getConstant(1, MVT::i8));
12466
12467   return SDValue();
12468 }
12469
12470 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
12471                                         const X86TargetLowering *XTLI) {
12472   SDValue Op0 = N->getOperand(0);
12473   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
12474   // a 32-bit target where SSE doesn't support i64->FP operations.
12475   if (Op0.getOpcode() == ISD::LOAD) {
12476     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
12477     EVT VT = Ld->getValueType(0);
12478     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
12479         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
12480         !XTLI->getSubtarget()->is64Bit() &&
12481         !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
12482       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
12483                                           Ld->getChain(), Op0, DAG);
12484       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
12485       return FILDChain;
12486     }
12487   }
12488   return SDValue();
12489 }
12490
12491 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
12492 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
12493                                  X86TargetLowering::DAGCombinerInfo &DCI) {
12494   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
12495   // the result is either zero or one (depending on the input carry bit).
12496   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
12497   if (X86::isZeroNode(N->getOperand(0)) &&
12498       X86::isZeroNode(N->getOperand(1)) &&
12499       // We don't have a good way to replace an EFLAGS use, so only do this when
12500       // dead right now.
12501       SDValue(N, 1).use_empty()) {
12502     DebugLoc DL = N->getDebugLoc();
12503     EVT VT = N->getValueType(0);
12504     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
12505     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
12506                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
12507                                            DAG.getConstant(X86::COND_B,MVT::i8),
12508                                            N->getOperand(2)),
12509                                DAG.getConstant(1, VT));
12510     return DCI.CombineTo(N, Res1, CarryOut);
12511   }
12512
12513   return SDValue();
12514 }
12515
12516 // fold (add Y, (sete  X, 0)) -> adc  0, Y
12517 //      (add Y, (setne X, 0)) -> sbb -1, Y
12518 //      (sub (sete  X, 0), Y) -> sbb  0, Y
12519 //      (sub (setne X, 0), Y) -> adc -1, Y
12520 static SDValue OptimizeConditonalInDecrement(SDNode *N, SelectionDAG &DAG) {
12521   DebugLoc DL = N->getDebugLoc();
12522
12523   // Look through ZExts.
12524   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
12525   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
12526     return SDValue();
12527
12528   SDValue SetCC = Ext.getOperand(0);
12529   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
12530     return SDValue();
12531
12532   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
12533   if (CC != X86::COND_E && CC != X86::COND_NE)
12534     return SDValue();
12535
12536   SDValue Cmp = SetCC.getOperand(1);
12537   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
12538       !X86::isZeroNode(Cmp.getOperand(1)) ||
12539       !Cmp.getOperand(0).getValueType().isInteger())
12540     return SDValue();
12541
12542   SDValue CmpOp0 = Cmp.getOperand(0);
12543   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
12544                                DAG.getConstant(1, CmpOp0.getValueType()));
12545
12546   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
12547   if (CC == X86::COND_NE)
12548     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
12549                        DL, OtherVal.getValueType(), OtherVal,
12550                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
12551   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
12552                      DL, OtherVal.getValueType(), OtherVal,
12553                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
12554 }
12555
12556 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
12557                                              DAGCombinerInfo &DCI) const {
12558   SelectionDAG &DAG = DCI.DAG;
12559   switch (N->getOpcode()) {
12560   default: break;
12561   case ISD::EXTRACT_VECTOR_ELT:
12562     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
12563   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
12564   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
12565   case ISD::ADD:
12566   case ISD::SUB:            return OptimizeConditonalInDecrement(N, DAG);
12567   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
12568   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
12569   case ISD::SHL:
12570   case ISD::SRA:
12571   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
12572   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
12573   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
12574   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
12575   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
12576   case X86ISD::FXOR:
12577   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
12578   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
12579   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
12580   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
12581   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
12582   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
12583   case X86ISD::SHUFPS:      // Handle all target specific shuffles
12584   case X86ISD::SHUFPD:
12585   case X86ISD::PALIGN:
12586   case X86ISD::PUNPCKHBW:
12587   case X86ISD::PUNPCKHWD:
12588   case X86ISD::PUNPCKHDQ:
12589   case X86ISD::PUNPCKHQDQ:
12590   case X86ISD::UNPCKHPS:
12591   case X86ISD::UNPCKHPD:
12592   case X86ISD::PUNPCKLBW:
12593   case X86ISD::PUNPCKLWD:
12594   case X86ISD::PUNPCKLDQ:
12595   case X86ISD::PUNPCKLQDQ:
12596   case X86ISD::UNPCKLPS:
12597   case X86ISD::UNPCKLPD:
12598   case X86ISD::VUNPCKLPSY:
12599   case X86ISD::VUNPCKLPDY:
12600   case X86ISD::MOVHLPS:
12601   case X86ISD::MOVLHPS:
12602   case X86ISD::PSHUFD:
12603   case X86ISD::PSHUFHW:
12604   case X86ISD::PSHUFLW:
12605   case X86ISD::MOVSS:
12606   case X86ISD::MOVSD:
12607   case X86ISD::VPERMIL:
12608   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
12609   }
12610
12611   return SDValue();
12612 }
12613
12614 /// isTypeDesirableForOp - Return true if the target has native support for
12615 /// the specified value type and it is 'desirable' to use the type for the
12616 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
12617 /// instruction encodings are longer and some i16 instructions are slow.
12618 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
12619   if (!isTypeLegal(VT))
12620     return false;
12621   if (VT != MVT::i16)
12622     return true;
12623
12624   switch (Opc) {
12625   default:
12626     return true;
12627   case ISD::LOAD:
12628   case ISD::SIGN_EXTEND:
12629   case ISD::ZERO_EXTEND:
12630   case ISD::ANY_EXTEND:
12631   case ISD::SHL:
12632   case ISD::SRL:
12633   case ISD::SUB:
12634   case ISD::ADD:
12635   case ISD::MUL:
12636   case ISD::AND:
12637   case ISD::OR:
12638   case ISD::XOR:
12639     return false;
12640   }
12641 }
12642
12643 /// IsDesirableToPromoteOp - This method query the target whether it is
12644 /// beneficial for dag combiner to promote the specified node. If true, it
12645 /// should return the desired promotion type by reference.
12646 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
12647   EVT VT = Op.getValueType();
12648   if (VT != MVT::i16)
12649     return false;
12650
12651   bool Promote = false;
12652   bool Commute = false;
12653   switch (Op.getOpcode()) {
12654   default: break;
12655   case ISD::LOAD: {
12656     LoadSDNode *LD = cast<LoadSDNode>(Op);
12657     // If the non-extending load has a single use and it's not live out, then it
12658     // might be folded.
12659     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
12660                                                      Op.hasOneUse()*/) {
12661       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12662              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
12663         // The only case where we'd want to promote LOAD (rather then it being
12664         // promoted as an operand is when it's only use is liveout.
12665         if (UI->getOpcode() != ISD::CopyToReg)
12666           return false;
12667       }
12668     }
12669     Promote = true;
12670     break;
12671   }
12672   case ISD::SIGN_EXTEND:
12673   case ISD::ZERO_EXTEND:
12674   case ISD::ANY_EXTEND:
12675     Promote = true;
12676     break;
12677   case ISD::SHL:
12678   case ISD::SRL: {
12679     SDValue N0 = Op.getOperand(0);
12680     // Look out for (store (shl (load), x)).
12681     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
12682       return false;
12683     Promote = true;
12684     break;
12685   }
12686   case ISD::ADD:
12687   case ISD::MUL:
12688   case ISD::AND:
12689   case ISD::OR:
12690   case ISD::XOR:
12691     Commute = true;
12692     // fallthrough
12693   case ISD::SUB: {
12694     SDValue N0 = Op.getOperand(0);
12695     SDValue N1 = Op.getOperand(1);
12696     if (!Commute && MayFoldLoad(N1))
12697       return false;
12698     // Avoid disabling potential load folding opportunities.
12699     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
12700       return false;
12701     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
12702       return false;
12703     Promote = true;
12704   }
12705   }
12706
12707   PVT = MVT::i32;
12708   return Promote;
12709 }
12710
12711 //===----------------------------------------------------------------------===//
12712 //                           X86 Inline Assembly Support
12713 //===----------------------------------------------------------------------===//
12714
12715 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
12716   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
12717
12718   std::string AsmStr = IA->getAsmString();
12719
12720   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
12721   SmallVector<StringRef, 4> AsmPieces;
12722   SplitString(AsmStr, AsmPieces, ";\n");
12723
12724   switch (AsmPieces.size()) {
12725   default: return false;
12726   case 1:
12727     AsmStr = AsmPieces[0];
12728     AsmPieces.clear();
12729     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
12730
12731     // FIXME: this should verify that we are targeting a 486 or better.  If not,
12732     // we will turn this bswap into something that will be lowered to logical ops
12733     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
12734     // so don't worry about this.
12735     // bswap $0
12736     if (AsmPieces.size() == 2 &&
12737         (AsmPieces[0] == "bswap" ||
12738          AsmPieces[0] == "bswapq" ||
12739          AsmPieces[0] == "bswapl") &&
12740         (AsmPieces[1] == "$0" ||
12741          AsmPieces[1] == "${0:q}")) {
12742       // No need to check constraints, nothing other than the equivalent of
12743       // "=r,0" would be valid here.
12744       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12745       if (!Ty || Ty->getBitWidth() % 16 != 0)
12746         return false;
12747       return IntrinsicLowering::LowerToByteSwap(CI);
12748     }
12749     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
12750     if (CI->getType()->isIntegerTy(16) &&
12751         AsmPieces.size() == 3 &&
12752         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
12753         AsmPieces[1] == "$$8," &&
12754         AsmPieces[2] == "${0:w}" &&
12755         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12756       AsmPieces.clear();
12757       const std::string &ConstraintsStr = IA->getConstraintString();
12758       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12759       std::sort(AsmPieces.begin(), AsmPieces.end());
12760       if (AsmPieces.size() == 4 &&
12761           AsmPieces[0] == "~{cc}" &&
12762           AsmPieces[1] == "~{dirflag}" &&
12763           AsmPieces[2] == "~{flags}" &&
12764           AsmPieces[3] == "~{fpsr}") {
12765         IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12766         if (!Ty || Ty->getBitWidth() % 16 != 0)
12767           return false;
12768         return IntrinsicLowering::LowerToByteSwap(CI);
12769       }
12770     }
12771     break;
12772   case 3:
12773     if (CI->getType()->isIntegerTy(32) &&
12774         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12775       SmallVector<StringRef, 4> Words;
12776       SplitString(AsmPieces[0], Words, " \t,");
12777       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12778           Words[2] == "${0:w}") {
12779         Words.clear();
12780         SplitString(AsmPieces[1], Words, " \t,");
12781         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
12782             Words[2] == "$0") {
12783           Words.clear();
12784           SplitString(AsmPieces[2], Words, " \t,");
12785           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12786               Words[2] == "${0:w}") {
12787             AsmPieces.clear();
12788             const std::string &ConstraintsStr = IA->getConstraintString();
12789             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12790             std::sort(AsmPieces.begin(), AsmPieces.end());
12791             if (AsmPieces.size() == 4 &&
12792                 AsmPieces[0] == "~{cc}" &&
12793                 AsmPieces[1] == "~{dirflag}" &&
12794                 AsmPieces[2] == "~{flags}" &&
12795                 AsmPieces[3] == "~{fpsr}") {
12796               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12797               if (!Ty || Ty->getBitWidth() % 16 != 0)
12798                 return false;
12799               return IntrinsicLowering::LowerToByteSwap(CI);
12800             }
12801           }
12802         }
12803       }
12804     }
12805
12806     if (CI->getType()->isIntegerTy(64)) {
12807       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
12808       if (Constraints.size() >= 2 &&
12809           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
12810           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
12811         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
12812         SmallVector<StringRef, 4> Words;
12813         SplitString(AsmPieces[0], Words, " \t");
12814         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
12815           Words.clear();
12816           SplitString(AsmPieces[1], Words, " \t");
12817           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
12818             Words.clear();
12819             SplitString(AsmPieces[2], Words, " \t,");
12820             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
12821                 Words[2] == "%edx") {
12822               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12823               if (!Ty || Ty->getBitWidth() % 16 != 0)
12824                 return false;
12825               return IntrinsicLowering::LowerToByteSwap(CI);
12826             }
12827           }
12828         }
12829       }
12830     }
12831     break;
12832   }
12833   return false;
12834 }
12835
12836
12837
12838 /// getConstraintType - Given a constraint letter, return the type of
12839 /// constraint it is for this target.
12840 X86TargetLowering::ConstraintType
12841 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
12842   if (Constraint.size() == 1) {
12843     switch (Constraint[0]) {
12844     case 'R':
12845     case 'q':
12846     case 'Q':
12847     case 'f':
12848     case 't':
12849     case 'u':
12850     case 'y':
12851     case 'x':
12852     case 'Y':
12853     case 'l':
12854       return C_RegisterClass;
12855     case 'a':
12856     case 'b':
12857     case 'c':
12858     case 'd':
12859     case 'S':
12860     case 'D':
12861     case 'A':
12862       return C_Register;
12863     case 'I':
12864     case 'J':
12865     case 'K':
12866     case 'L':
12867     case 'M':
12868     case 'N':
12869     case 'G':
12870     case 'C':
12871     case 'e':
12872     case 'Z':
12873       return C_Other;
12874     default:
12875       break;
12876     }
12877   }
12878   return TargetLowering::getConstraintType(Constraint);
12879 }
12880
12881 /// Examine constraint type and operand type and determine a weight value.
12882 /// This object must already have been set up with the operand type
12883 /// and the current alternative constraint selected.
12884 TargetLowering::ConstraintWeight
12885   X86TargetLowering::getSingleConstraintMatchWeight(
12886     AsmOperandInfo &info, const char *constraint) const {
12887   ConstraintWeight weight = CW_Invalid;
12888   Value *CallOperandVal = info.CallOperandVal;
12889     // If we don't have a value, we can't do a match,
12890     // but allow it at the lowest weight.
12891   if (CallOperandVal == NULL)
12892     return CW_Default;
12893   Type *type = CallOperandVal->getType();
12894   // Look at the constraint type.
12895   switch (*constraint) {
12896   default:
12897     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
12898   case 'R':
12899   case 'q':
12900   case 'Q':
12901   case 'a':
12902   case 'b':
12903   case 'c':
12904   case 'd':
12905   case 'S':
12906   case 'D':
12907   case 'A':
12908     if (CallOperandVal->getType()->isIntegerTy())
12909       weight = CW_SpecificReg;
12910     break;
12911   case 'f':
12912   case 't':
12913   case 'u':
12914       if (type->isFloatingPointTy())
12915         weight = CW_SpecificReg;
12916       break;
12917   case 'y':
12918       if (type->isX86_MMXTy() && Subtarget->hasMMX())
12919         weight = CW_SpecificReg;
12920       break;
12921   case 'x':
12922   case 'Y':
12923     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
12924       weight = CW_Register;
12925     break;
12926   case 'I':
12927     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
12928       if (C->getZExtValue() <= 31)
12929         weight = CW_Constant;
12930     }
12931     break;
12932   case 'J':
12933     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12934       if (C->getZExtValue() <= 63)
12935         weight = CW_Constant;
12936     }
12937     break;
12938   case 'K':
12939     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12940       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
12941         weight = CW_Constant;
12942     }
12943     break;
12944   case 'L':
12945     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12946       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
12947         weight = CW_Constant;
12948     }
12949     break;
12950   case 'M':
12951     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12952       if (C->getZExtValue() <= 3)
12953         weight = CW_Constant;
12954     }
12955     break;
12956   case 'N':
12957     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12958       if (C->getZExtValue() <= 0xff)
12959         weight = CW_Constant;
12960     }
12961     break;
12962   case 'G':
12963   case 'C':
12964     if (dyn_cast<ConstantFP>(CallOperandVal)) {
12965       weight = CW_Constant;
12966     }
12967     break;
12968   case 'e':
12969     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12970       if ((C->getSExtValue() >= -0x80000000LL) &&
12971           (C->getSExtValue() <= 0x7fffffffLL))
12972         weight = CW_Constant;
12973     }
12974     break;
12975   case 'Z':
12976     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12977       if (C->getZExtValue() <= 0xffffffff)
12978         weight = CW_Constant;
12979     }
12980     break;
12981   }
12982   return weight;
12983 }
12984
12985 /// LowerXConstraint - try to replace an X constraint, which matches anything,
12986 /// with another that has more specific requirements based on the type of the
12987 /// corresponding operand.
12988 const char *X86TargetLowering::
12989 LowerXConstraint(EVT ConstraintVT) const {
12990   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
12991   // 'f' like normal targets.
12992   if (ConstraintVT.isFloatingPoint()) {
12993     if (Subtarget->hasXMMInt())
12994       return "Y";
12995     if (Subtarget->hasXMM())
12996       return "x";
12997   }
12998
12999   return TargetLowering::LowerXConstraint(ConstraintVT);
13000 }
13001
13002 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
13003 /// vector.  If it is invalid, don't add anything to Ops.
13004 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
13005                                                      std::string &Constraint,
13006                                                      std::vector<SDValue>&Ops,
13007                                                      SelectionDAG &DAG) const {
13008   SDValue Result(0, 0);
13009
13010   // Only support length 1 constraints for now.
13011   if (Constraint.length() > 1) return;
13012
13013   char ConstraintLetter = Constraint[0];
13014   switch (ConstraintLetter) {
13015   default: break;
13016   case 'I':
13017     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13018       if (C->getZExtValue() <= 31) {
13019         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13020         break;
13021       }
13022     }
13023     return;
13024   case 'J':
13025     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13026       if (C->getZExtValue() <= 63) {
13027         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13028         break;
13029       }
13030     }
13031     return;
13032   case 'K':
13033     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13034       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
13035         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13036         break;
13037       }
13038     }
13039     return;
13040   case 'N':
13041     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13042       if (C->getZExtValue() <= 255) {
13043         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13044         break;
13045       }
13046     }
13047     return;
13048   case 'e': {
13049     // 32-bit signed value
13050     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13051       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13052                                            C->getSExtValue())) {
13053         // Widen to 64 bits here to get it sign extended.
13054         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
13055         break;
13056       }
13057     // FIXME gcc accepts some relocatable values here too, but only in certain
13058     // memory models; it's complicated.
13059     }
13060     return;
13061   }
13062   case 'Z': {
13063     // 32-bit unsigned value
13064     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13065       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13066                                            C->getZExtValue())) {
13067         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13068         break;
13069       }
13070     }
13071     // FIXME gcc accepts some relocatable values here too, but only in certain
13072     // memory models; it's complicated.
13073     return;
13074   }
13075   case 'i': {
13076     // Literal immediates are always ok.
13077     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
13078       // Widen to 64 bits here to get it sign extended.
13079       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
13080       break;
13081     }
13082
13083     // In any sort of PIC mode addresses need to be computed at runtime by
13084     // adding in a register or some sort of table lookup.  These can't
13085     // be used as immediates.
13086     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
13087       return;
13088
13089     // If we are in non-pic codegen mode, we allow the address of a global (with
13090     // an optional displacement) to be used with 'i'.
13091     GlobalAddressSDNode *GA = 0;
13092     int64_t Offset = 0;
13093
13094     // Match either (GA), (GA+C), (GA+C1+C2), etc.
13095     while (1) {
13096       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
13097         Offset += GA->getOffset();
13098         break;
13099       } else if (Op.getOpcode() == ISD::ADD) {
13100         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13101           Offset += C->getZExtValue();
13102           Op = Op.getOperand(0);
13103           continue;
13104         }
13105       } else if (Op.getOpcode() == ISD::SUB) {
13106         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13107           Offset += -C->getZExtValue();
13108           Op = Op.getOperand(0);
13109           continue;
13110         }
13111       }
13112
13113       // Otherwise, this isn't something we can handle, reject it.
13114       return;
13115     }
13116
13117     const GlobalValue *GV = GA->getGlobal();
13118     // If we require an extra load to get this address, as in PIC mode, we
13119     // can't accept it.
13120     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
13121                                                         getTargetMachine())))
13122       return;
13123
13124     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
13125                                         GA->getValueType(0), Offset);
13126     break;
13127   }
13128   }
13129
13130   if (Result.getNode()) {
13131     Ops.push_back(Result);
13132     return;
13133   }
13134   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
13135 }
13136
13137 std::pair<unsigned, const TargetRegisterClass*>
13138 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
13139                                                 EVT VT) const {
13140   // First, see if this is a constraint that directly corresponds to an LLVM
13141   // register class.
13142   if (Constraint.size() == 1) {
13143     // GCC Constraint Letters
13144     switch (Constraint[0]) {
13145     default: break;
13146       // TODO: Slight differences here in allocation order and leaving
13147       // RIP in the class. Do they matter any more here than they do
13148       // in the normal allocation?
13149     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
13150       if (Subtarget->is64Bit()) {
13151         if (VT == MVT::i32 || VT == MVT::f32)
13152           return std::make_pair(0U, X86::GR32RegisterClass);
13153         else if (VT == MVT::i16)
13154           return std::make_pair(0U, X86::GR16RegisterClass);
13155         else if (VT == MVT::i8 || VT == MVT::i1)
13156           return std::make_pair(0U, X86::GR8RegisterClass);
13157         else if (VT == MVT::i64 || VT == MVT::f64)
13158           return std::make_pair(0U, X86::GR64RegisterClass);
13159         break;
13160       }
13161       // 32-bit fallthrough
13162     case 'Q':   // Q_REGS
13163       if (VT == MVT::i32 || VT == MVT::f32)
13164         return std::make_pair(0U, X86::GR32_ABCDRegisterClass);
13165       else if (VT == MVT::i16)
13166         return std::make_pair(0U, X86::GR16_ABCDRegisterClass);
13167       else if (VT == MVT::i8 || VT == MVT::i1)
13168         return std::make_pair(0U, X86::GR8_ABCD_LRegisterClass);
13169       else if (VT == MVT::i64)
13170         return std::make_pair(0U, X86::GR64_ABCDRegisterClass);
13171       break;
13172     case 'r':   // GENERAL_REGS
13173     case 'l':   // INDEX_REGS
13174       if (VT == MVT::i8 || VT == MVT::i1)
13175         return std::make_pair(0U, X86::GR8RegisterClass);
13176       if (VT == MVT::i16)
13177         return std::make_pair(0U, X86::GR16RegisterClass);
13178       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
13179         return std::make_pair(0U, X86::GR32RegisterClass);
13180       return std::make_pair(0U, X86::GR64RegisterClass);
13181     case 'R':   // LEGACY_REGS
13182       if (VT == MVT::i8 || VT == MVT::i1)
13183         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
13184       if (VT == MVT::i16)
13185         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
13186       if (VT == MVT::i32 || !Subtarget->is64Bit())
13187         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
13188       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
13189     case 'f':  // FP Stack registers.
13190       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
13191       // value to the correct fpstack register class.
13192       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
13193         return std::make_pair(0U, X86::RFP32RegisterClass);
13194       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
13195         return std::make_pair(0U, X86::RFP64RegisterClass);
13196       return std::make_pair(0U, X86::RFP80RegisterClass);
13197     case 'y':   // MMX_REGS if MMX allowed.
13198       if (!Subtarget->hasMMX()) break;
13199       return std::make_pair(0U, X86::VR64RegisterClass);
13200     case 'Y':   // SSE_REGS if SSE2 allowed
13201       if (!Subtarget->hasXMMInt()) break;
13202       // FALL THROUGH.
13203     case 'x':   // SSE_REGS if SSE1 allowed
13204       if (!Subtarget->hasXMM()) break;
13205
13206       switch (VT.getSimpleVT().SimpleTy) {
13207       default: break;
13208       // Scalar SSE types.
13209       case MVT::f32:
13210       case MVT::i32:
13211         return std::make_pair(0U, X86::FR32RegisterClass);
13212       case MVT::f64:
13213       case MVT::i64:
13214         return std::make_pair(0U, X86::FR64RegisterClass);
13215       // Vector types.
13216       case MVT::v16i8:
13217       case MVT::v8i16:
13218       case MVT::v4i32:
13219       case MVT::v2i64:
13220       case MVT::v4f32:
13221       case MVT::v2f64:
13222         return std::make_pair(0U, X86::VR128RegisterClass);
13223       }
13224       break;
13225     }
13226   }
13227
13228   // Use the default implementation in TargetLowering to convert the register
13229   // constraint into a member of a register class.
13230   std::pair<unsigned, const TargetRegisterClass*> Res;
13231   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
13232
13233   // Not found as a standard register?
13234   if (Res.second == 0) {
13235     // Map st(0) -> st(7) -> ST0
13236     if (Constraint.size() == 7 && Constraint[0] == '{' &&
13237         tolower(Constraint[1]) == 's' &&
13238         tolower(Constraint[2]) == 't' &&
13239         Constraint[3] == '(' &&
13240         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
13241         Constraint[5] == ')' &&
13242         Constraint[6] == '}') {
13243
13244       Res.first = X86::ST0+Constraint[4]-'0';
13245       Res.second = X86::RFP80RegisterClass;
13246       return Res;
13247     }
13248
13249     // GCC allows "st(0)" to be called just plain "st".
13250     if (StringRef("{st}").equals_lower(Constraint)) {
13251       Res.first = X86::ST0;
13252       Res.second = X86::RFP80RegisterClass;
13253       return Res;
13254     }
13255
13256     // flags -> EFLAGS
13257     if (StringRef("{flags}").equals_lower(Constraint)) {
13258       Res.first = X86::EFLAGS;
13259       Res.second = X86::CCRRegisterClass;
13260       return Res;
13261     }
13262
13263     // 'A' means EAX + EDX.
13264     if (Constraint == "A") {
13265       Res.first = X86::EAX;
13266       Res.second = X86::GR32_ADRegisterClass;
13267       return Res;
13268     }
13269     return Res;
13270   }
13271
13272   // Otherwise, check to see if this is a register class of the wrong value
13273   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
13274   // turn into {ax},{dx}.
13275   if (Res.second->hasType(VT))
13276     return Res;   // Correct type already, nothing to do.
13277
13278   // All of the single-register GCC register classes map their values onto
13279   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
13280   // really want an 8-bit or 32-bit register, map to the appropriate register
13281   // class and return the appropriate register.
13282   if (Res.second == X86::GR16RegisterClass) {
13283     if (VT == MVT::i8) {
13284       unsigned DestReg = 0;
13285       switch (Res.first) {
13286       default: break;
13287       case X86::AX: DestReg = X86::AL; break;
13288       case X86::DX: DestReg = X86::DL; break;
13289       case X86::CX: DestReg = X86::CL; break;
13290       case X86::BX: DestReg = X86::BL; break;
13291       }
13292       if (DestReg) {
13293         Res.first = DestReg;
13294         Res.second = X86::GR8RegisterClass;
13295       }
13296     } else if (VT == MVT::i32) {
13297       unsigned DestReg = 0;
13298       switch (Res.first) {
13299       default: break;
13300       case X86::AX: DestReg = X86::EAX; break;
13301       case X86::DX: DestReg = X86::EDX; break;
13302       case X86::CX: DestReg = X86::ECX; break;
13303       case X86::BX: DestReg = X86::EBX; break;
13304       case X86::SI: DestReg = X86::ESI; break;
13305       case X86::DI: DestReg = X86::EDI; break;
13306       case X86::BP: DestReg = X86::EBP; break;
13307       case X86::SP: DestReg = X86::ESP; break;
13308       }
13309       if (DestReg) {
13310         Res.first = DestReg;
13311         Res.second = X86::GR32RegisterClass;
13312       }
13313     } else if (VT == MVT::i64) {
13314       unsigned DestReg = 0;
13315       switch (Res.first) {
13316       default: break;
13317       case X86::AX: DestReg = X86::RAX; break;
13318       case X86::DX: DestReg = X86::RDX; break;
13319       case X86::CX: DestReg = X86::RCX; break;
13320       case X86::BX: DestReg = X86::RBX; break;
13321       case X86::SI: DestReg = X86::RSI; break;
13322       case X86::DI: DestReg = X86::RDI; break;
13323       case X86::BP: DestReg = X86::RBP; break;
13324       case X86::SP: DestReg = X86::RSP; break;
13325       }
13326       if (DestReg) {
13327         Res.first = DestReg;
13328         Res.second = X86::GR64RegisterClass;
13329       }
13330     }
13331   } else if (Res.second == X86::FR32RegisterClass ||
13332              Res.second == X86::FR64RegisterClass ||
13333              Res.second == X86::VR128RegisterClass) {
13334     // Handle references to XMM physical registers that got mapped into the
13335     // wrong class.  This can happen with constraints like {xmm0} where the
13336     // target independent register mapper will just pick the first match it can
13337     // find, ignoring the required type.
13338     if (VT == MVT::f32)
13339       Res.second = X86::FR32RegisterClass;
13340     else if (VT == MVT::f64)
13341       Res.second = X86::FR64RegisterClass;
13342     else if (X86::VR128RegisterClass->hasType(VT))
13343       Res.second = X86::VR128RegisterClass;
13344   }
13345
13346   return Res;
13347 }