lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   if (!Subtarget->hasSSE2())
 347     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 348   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 349   // Locked instructions, in turn, have implicit fence semantics (all memory
 350   // operations are flushed before issuing the locked instruction, and they
 351   // are not buffered), so we can fold away the common pattern of
 352   // fence-atomic-fence.
 353   setShouldFoldAtomicFences(true);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 381   }
 382
 383   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 384   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 387   if (Subtarget->is64Bit()) {
 388     setExceptionPointerRegister(X86::RAX);
 389     setExceptionSelectorRegister(X86::RDX);
 390   } else {
 391     setExceptionPointerRegister(X86::EAX);
 392     setExceptionSelectorRegister(X86::EDX);
 393   }
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 396
 397   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 402   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 403   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 406     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 407   } else {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 410   }
 411
 412   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 413   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 414   if (Subtarget->is64Bit())
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 416   if (Subtarget->isTargetCygMing())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 418   else
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 420
 421   if (!UseSoftFloat && X86ScalarSSEf64) {
 422     // f32 and f64 use SSE.
 423     // Set up the FP register classes.
 424     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 425     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 426
 427     // Use ANDPD to simulate FABS.
 428     setOperationAction(ISD::FABS , MVT::f64, Custom);
 429     setOperationAction(ISD::FABS , MVT::f32, Custom);
 430
 431     // Use XORP to simulate FNEG.
 432     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 438
 439     // We don't support sin/cos/fmod
 440     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 441     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Expand FP immediates into loads from the stack, except for the special
 446     // cases we handle.
 447     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 448     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 449   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 450     // Use SSE for f32, x87 for f64.
 451     // Set up the FP register classes.
 452     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 453     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 454
 455     // Use ANDPS to simulate FABS.
 456     setOperationAction(ISD::FABS , MVT::f32, Custom);
 457
 458     // Use XORP to simulate FNEG.
 459     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 460
 461     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 462
 463     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 466
 467     // We don't support sin/cos/fmod
 468     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 469     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 470
 471     // Special cases we handle for FP constants.
 472     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 473     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 474     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 475     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 476     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 477
 478     if (!UnsafeFPMath) {
 479       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 480       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 481     }
 482   } else if (!UseSoftFloat) {
 483     // f32 and f64 in x87.
 484     // Set up the FP register classes.
 485     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 486     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 487
 488     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 489     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 492
 493     if (!UnsafeFPMath) {
 494       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 495       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 496     }
 497     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 501     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 502     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 503     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 504     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 505   }
 506
 507   // Long double always uses X87.
 508   if (!UseSoftFloat) {
 509     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 510     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 511     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 512     {
 513       bool ignored;
 514       APFloat TmpFlt(+0.0);
 515       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 516                      &ignored);
 517       addLegalFPImmediate(TmpFlt);  // FLD0
 518       TmpFlt.changeSign();
 519       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 520       APFloat TmpFlt2(+1.0);
 521       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 522                       &ignored);
 523       addLegalFPImmediate(TmpFlt2);  // FLD1
 524       TmpFlt2.changeSign();
 525       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 526     }
 527
 528     if (!UnsafeFPMath) {
 529       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 530       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 531     }
 532   }
 533
 534   // Always use a library call for pow.
 535   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 538
 539   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 544
 545   // First set operation action for all vector types to either promote
 546   // (for widening) or expand (for scalarization). Then we will selectively
 547   // turn on ones that can be effectively codegen'd.
 548   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 550     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 599     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 604          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 605       setTruncStoreAction((MVT::SimpleValueType)VT,
 606                           (MVT::SimpleValueType)InnerVT, Expand);
 607     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 608     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610   }
 611
 612   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 613   // with -msoft-float, disable use of MMX as well.
 614   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 615     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 616     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 618
 619     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 620
 621     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 622     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 623     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 625
 626     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 632     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 633
 634     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 670
 671     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 675
 676     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 679
 680     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 681
 682     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 683     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 686     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 689
 690     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 691       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 695     }
 696   }
 697
 698   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 699     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 700
 701     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 702     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 706     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 707     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 709     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 710     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 711     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 712     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 713   }
 714
 715   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 716     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 717
 718     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 719     // registers cannot be used even for integer operations.
 720     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 721     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 724
 725     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 726     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 729     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 730     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 735     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 736     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 740     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 741
 742     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 743     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 746
 747     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 749     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 752
 753     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 758
 759     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 760     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 761       EVT VT = (MVT::SimpleValueType)i;
 762       // Do not attempt to custom lower non-power-of-2 vectors
 763       if (!isPowerOf2_32(VT.getVectorNumElements()))
 764         continue;
 765       // Do not attempt to custom lower non-128-bit vectors
 766       if (!VT.is128BitVector())
 767         continue;
 768       setOperationAction(ISD::BUILD_VECTOR,
 769                          VT.getSimpleVT().SimpleTy, Custom);
 770       setOperationAction(ISD::VECTOR_SHUFFLE,
 771                          VT.getSimpleVT().SimpleTy, Custom);
 772       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 773                          VT.getSimpleVT().SimpleTy, Custom);
 774     }
 775
 776     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 778     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 780     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 781     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 782
 783     if (Subtarget->is64Bit()) {
 784       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 785       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 786     }
 787
 788     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 789     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 790       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 791       EVT VT = SVT;
 792
 793       // Do not attempt to promote non-128-bit vectors
 794       if (!VT.is128BitVector())
 795         continue;
 796
 797       setOperationAction(ISD::AND,    SVT, Promote);
 798       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 799       setOperationAction(ISD::OR,     SVT, Promote);
 800       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 801       setOperationAction(ISD::XOR,    SVT, Promote);
 802       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 803       setOperationAction(ISD::LOAD,   SVT, Promote);
 804       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 805       setOperationAction(ISD::SELECT, SVT, Promote);
 806       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 807     }
 808
 809     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 810
 811     // Custom lower v2i64 and v2f64 selects.
 812     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 813     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 814     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 815     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 816
 817     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 818     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 819     if (!DisableMMX && Subtarget->hasMMX()) {
 820       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 821       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 822     }
 823   }
 824
 825   if (Subtarget->hasSSE41()) {
 826     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 827     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 828     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 829     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 830     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 831     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 832     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 833     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 834     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 835     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 836
 837     // FIXME: Do we need to handle scalar-to-vector here?
 838     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 839
 840     // i8 and i16 vectors are custom , because the source register and source
 841     // source memory operand types are not the same width.  f32 vectors are
 842     // custom since the immediate controlling the insert encodes additional
 843     // information.
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 850     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 851     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 853
 854     if (Subtarget->is64Bit()) {
 855       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 856       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 857     }
 858   }
 859
 860   if (Subtarget->hasSSE42()) {
 861     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 862   }
 863
 864   if (!UseSoftFloat && Subtarget->hasAVX()) {
 865     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 866     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 867     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 868     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 869
 870     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 872     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 873     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 874     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 875     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 876     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 879     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 880     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 881     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 882     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 883     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 884     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 885
 886     // Operations to consider commented out -v16i16 v32i8
 887     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 888     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 889     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 890     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 891     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 892     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 893     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 894     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 895     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 896     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 897     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 898     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 900     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 901
 902     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 903     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 904     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 905     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 906
 907     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 908     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 909     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 912
 913     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 914     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 915     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 918     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 919
 920 #if 0
 921     // Not sure we want to do this since there are no 256-bit integer
 922     // operations in AVX
 923
 924     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 925     // This includes 256-bit vectors
 926     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 927       EVT VT = (MVT::SimpleValueType)i;
 928
 929       // Do not attempt to custom lower non-power-of-2 vectors
 930       if (!isPowerOf2_32(VT.getVectorNumElements()))
 931         continue;
 932
 933       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 934       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 935       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 936     }
 937
 938     if (Subtarget->is64Bit()) {
 939       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 940       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 941     }
 942 #endif
 943
 944 #if 0
 945     // Not sure we want to do this since there are no 256-bit integer
 946     // operations in AVX
 947
 948     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 949     // Including 256-bit vectors
 950     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 951       EVT VT = (MVT::SimpleValueType)i;
 952
 953       if (!VT.is256BitVector()) {
 954         continue;
 955       }
 956       setOperationAction(ISD::AND,    VT, Promote);
 957       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 958       setOperationAction(ISD::OR,     VT, Promote);
 959       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 960       setOperationAction(ISD::XOR,    VT, Promote);
 961       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 962       setOperationAction(ISD::LOAD,   VT, Promote);
 963       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 964       setOperationAction(ISD::SELECT, VT, Promote);
 965       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 966     }
 967
 968     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 969 #endif
 970   }
 971
 972   // We want to custom lower some of our intrinsics.
 973   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 974
 975   // Add/Sub/Mul with overflow operations are custom lowered.
 976   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 977   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 978   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 979   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 980   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 981
 982   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 983   // handle type legalization for these operations here.
 984   //
 985   // FIXME: We really should do custom legalization for addition and
 986   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 987   // than generic legalization for 64-bit multiplication-with-overflow, though.
 988   if (Subtarget->is64Bit()) {
 989     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 990     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 991     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 992     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 993     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 994   }
 995
 996   if (!Subtarget->is64Bit()) {
 997     // These libcalls are not available in 32-bit.
 998     setLibcallName(RTLIB::SHL_I128, 0);
 999     setLibcallName(RTLIB::SRL_I128, 0);
1000     setLibcallName(RTLIB::SRA_I128, 0);
1001   }
1002
1003   // We have target-specific dag combine patterns for the following nodes:
1004   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1005   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1006   setTargetDAGCombine(ISD::BUILD_VECTOR);
1007   setTargetDAGCombine(ISD::SELECT);
1008   setTargetDAGCombine(ISD::SHL);
1009   setTargetDAGCombine(ISD::SRA);
1010   setTargetDAGCombine(ISD::SRL);
1011   setTargetDAGCombine(ISD::OR);
1012   setTargetDAGCombine(ISD::STORE);
1013   setTargetDAGCombine(ISD::ZERO_EXTEND);
1014   if (Subtarget->is64Bit())
1015     setTargetDAGCombine(ISD::MUL);
1016
1017   computeRegisterProperties();
1018
1019   // FIXME: These should be based on subtarget info. Plus, the values should
1020   // be smaller when we are in optimizing for size mode.
1021   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1022   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1023   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1024   setPrefLoopAlignment(16);
1025   benefitFromCodePlacementOpt = true;
1026 }
1027
1028
1029 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1030   return MVT::i8;
1031 }
1032
1033
1034 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1035 /// the desired ByVal argument alignment.
1036 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1037   if (MaxAlign == 16)
1038     return;
1039   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1040     if (VTy->getBitWidth() == 128)
1041       MaxAlign = 16;
1042   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1043     unsigned EltAlign = 0;
1044     getMaxByValAlign(ATy->getElementType(), EltAlign);
1045     if (EltAlign > MaxAlign)
1046       MaxAlign = EltAlign;
1047   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1048     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1049       unsigned EltAlign = 0;
1050       getMaxByValAlign(STy->getElementType(i), EltAlign);
1051       if (EltAlign > MaxAlign)
1052         MaxAlign = EltAlign;
1053       if (MaxAlign == 16)
1054         break;
1055     }
1056   }
1057   return;
1058 }
1059
1060 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1061 /// function arguments in the caller parameter area. For X86, aggregates
1062 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1063 /// are at 4-byte boundaries.
1064 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1065   if (Subtarget->is64Bit()) {
1066     // Max of 8 and alignment of type.
1067     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1068     if (TyAlign > 8)
1069       return TyAlign;
1070     return 8;
1071   }
1072
1073   unsigned Align = 4;
1074   if (Subtarget->hasSSE1())
1075     getMaxByValAlign(Ty, Align);
1076   return Align;
1077 }
1078
1079 /// getOptimalMemOpType - Returns the target specific optimal type for load
1080 /// and store operations as a result of memset, memcpy, and memmove
1081 /// lowering. If DstAlign is zero that means it's safe to destination
1082 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1083 /// means there isn't a need to check it against alignment requirement,
1084 /// probably because the source does not need to be loaded. If
1085 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1086 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1087 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1088 /// constant so it does not need to be loaded.
1089 /// It returns EVT::Other if the type should be determined using generic
1090 /// target-independent logic.
1091 EVT
1092 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1093                                        unsigned DstAlign, unsigned SrcAlign,
1094                                        bool NonScalarIntSafe,
1095                                        bool MemcpyStrSrc,
1096                                        MachineFunction &MF) const {
1097   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1098   // linux.  This is because the stack realignment code can't handle certain
1099   // cases like PR2962.  This should be removed when PR2962 is fixed.
1100   const Function *F = MF.getFunction();
1101   if (NonScalarIntSafe &&
1102       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1103     if (Size >= 16 &&
1104         (Subtarget->isUnalignedMemAccessFast() ||
1105          ((DstAlign == 0 || DstAlign >= 16) &&
1106           (SrcAlign == 0 || SrcAlign >= 16))) &&
1107         Subtarget->getStackAlignment() >= 16) {
1108       if (Subtarget->hasSSE2())
1109         return MVT::v4i32;
1110       if (Subtarget->hasSSE1())
1111         return MVT::v4f32;
1112     } else if (!MemcpyStrSrc && Size >= 8 &&
1113                !Subtarget->is64Bit() &&
1114                Subtarget->getStackAlignment() >= 8 &&
1115                Subtarget->hasSSE2()) {
1116       // Do not use f64 to lower memcpy if source is string constant. It's
1117       // better to use i32 to avoid the loads.
1118       return MVT::f64;
1119     }
1120   }
1121   if (Subtarget->is64Bit() && Size >= 8)
1122     return MVT::i64;
1123   return MVT::i32;
1124 }
1125
1126 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1127 /// current function.  The returned value is a member of the
1128 /// MachineJumpTableInfo::JTEntryKind enum.
1129 unsigned X86TargetLowering::getJumpTableEncoding() const {
1130   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1131   // symbol.
1132   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1133       Subtarget->isPICStyleGOT())
1134     return MachineJumpTableInfo::EK_Custom32;
1135
1136   // Otherwise, use the normal jump table encoding heuristics.
1137   return TargetLowering::getJumpTableEncoding();
1138 }
1139
1140 /// getPICBaseSymbol - Return the X86-32 PIC base.
1141 MCSymbol *
1142 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1143                                     MCContext &Ctx) const {
1144   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1145   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1146                                Twine(MF->getFunctionNumber())+"$pb");
1147 }
1148
1149
1150 const MCExpr *
1151 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1152                                              const MachineBasicBlock *MBB,
1153                                              unsigned uid,MCContext &Ctx) const{
1154   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1155          Subtarget->isPICStyleGOT());
1156   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1157   // entries.
1158   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1159                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1160 }
1161
1162 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1163 /// jumptable.
1164 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1165                                                     SelectionDAG &DAG) const {
1166   if (!Subtarget->is64Bit())
1167     // This doesn't have DebugLoc associated with it, but is not really the
1168     // same as a Register.
1169     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1170   return Table;
1171 }
1172
1173 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1174 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1175 /// MCExpr.
1176 const MCExpr *X86TargetLowering::
1177 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1178                              MCContext &Ctx) const {
1179   // X86-64 uses RIP relative addressing based on the jump table label.
1180   if (Subtarget->isPICStyleRIPRel())
1181     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1182
1183   // Otherwise, the reference is relative to the PIC base.
1184   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1185 }
1186
1187 /// getFunctionAlignment - Return the Log2 alignment of this function.
1188 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1189   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1190 }
1191
1192 //===----------------------------------------------------------------------===//
1193 //               Return Value Calling Convention Implementation
1194 //===----------------------------------------------------------------------===//
1195
1196 #include "X86GenCallingConv.inc"
1197
1198 bool
1199 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1200                         const SmallVectorImpl<EVT> &OutTys,
1201                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1202                         SelectionDAG &DAG) const {
1203   SmallVector<CCValAssign, 16> RVLocs;
1204   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1205                  RVLocs, *DAG.getContext());
1206   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1207 }
1208
1209 SDValue
1210 X86TargetLowering::LowerReturn(SDValue Chain,
1211                                CallingConv::ID CallConv, bool isVarArg,
1212                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1213                                DebugLoc dl, SelectionDAG &DAG) const {
1214   MachineFunction &MF = DAG.getMachineFunction();
1215   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1216
1217   SmallVector<CCValAssign, 16> RVLocs;
1218   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1219                  RVLocs, *DAG.getContext());
1220   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1221
1222   // Add the regs to the liveout set for the function.
1223   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1224   for (unsigned i = 0; i != RVLocs.size(); ++i)
1225     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1226       MRI.addLiveOut(RVLocs[i].getLocReg());
1227
1228   SDValue Flag;
1229
1230   SmallVector<SDValue, 6> RetOps;
1231   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1232   // Operand #1 = Bytes To Pop
1233   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1234                    MVT::i16));
1235
1236   // Copy the result values into the output registers.
1237   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1238     CCValAssign &VA = RVLocs[i];
1239     assert(VA.isRegLoc() && "Can only return in registers!");
1240     SDValue ValToCopy = Outs[i].Val;
1241
1242     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1243     // the RET instruction and handled by the FP Stackifier.
1244     if (VA.getLocReg() == X86::ST0 ||
1245         VA.getLocReg() == X86::ST1) {
1246       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1247       // change the value to the FP stack register class.
1248       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1249         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1250       RetOps.push_back(ValToCopy);
1251       // Don't emit a copytoreg.
1252       continue;
1253     }
1254
1255     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1256     // which is returned in RAX / RDX.
1257     if (Subtarget->is64Bit()) {
1258       EVT ValVT = ValToCopy.getValueType();
1259       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1260         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1261         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1262           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1263       }
1264     }
1265
1266     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1267     Flag = Chain.getValue(1);
1268   }
1269
1270   // The x86-64 ABI for returning structs by value requires that we copy
1271   // the sret argument into %rax for the return. We saved the argument into
1272   // a virtual register in the entry block, so now we copy the value out
1273   // and into %rax.
1274   if (Subtarget->is64Bit() &&
1275       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1276     MachineFunction &MF = DAG.getMachineFunction();
1277     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1278     unsigned Reg = FuncInfo->getSRetReturnReg();
1279     assert(Reg &&
1280            "SRetReturnReg should have been set in LowerFormalArguments().");
1281     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1282
1283     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1284     Flag = Chain.getValue(1);
1285
1286     // RAX now acts like a return value.
1287     MRI.addLiveOut(X86::RAX);
1288   }
1289
1290   RetOps[0] = Chain;  // Update chain.
1291
1292   // Add the flag if we have it.
1293   if (Flag.getNode())
1294     RetOps.push_back(Flag);
1295
1296   return DAG.getNode(X86ISD::RET_FLAG, dl,
1297                      MVT::Other, &RetOps[0], RetOps.size());
1298 }
1299
1300 /// LowerCallResult - Lower the result values of a call into the
1301 /// appropriate copies out of appropriate physical registers.
1302 ///
1303 SDValue
1304 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1305                                    CallingConv::ID CallConv, bool isVarArg,
1306                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1307                                    DebugLoc dl, SelectionDAG &DAG,
1308                                    SmallVectorImpl<SDValue> &InVals) const {
1309
1310   // Assign locations to each value returned by this call.
1311   SmallVector<CCValAssign, 16> RVLocs;
1312   bool Is64Bit = Subtarget->is64Bit();
1313   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1314                  RVLocs, *DAG.getContext());
1315   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1316
1317   // Copy all of the result registers out of their specified physreg.
1318   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1319     CCValAssign &VA = RVLocs[i];
1320     EVT CopyVT = VA.getValVT();
1321
1322     // If this is x86-64, and we disabled SSE, we can't return FP values
1323     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1324         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1325       report_fatal_error("SSE register return with SSE disabled");
1326     }
1327
1328     // If this is a call to a function that returns an fp value on the floating
1329     // point stack, but where we prefer to use the value in xmm registers, copy
1330     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1331     if ((VA.getLocReg() == X86::ST0 ||
1332          VA.getLocReg() == X86::ST1) &&
1333         isScalarFPTypeInSSEReg(VA.getValVT())) {
1334       CopyVT = MVT::f80;
1335     }
1336
1337     SDValue Val;
1338     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1339       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1340       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1341         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1342                                    MVT::v2i64, InFlag).getValue(1);
1343         Val = Chain.getValue(0);
1344         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1345                           Val, DAG.getConstant(0, MVT::i64));
1346       } else {
1347         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1348                                    MVT::i64, InFlag).getValue(1);
1349         Val = Chain.getValue(0);
1350       }
1351       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1352     } else {
1353       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1354                                  CopyVT, InFlag).getValue(1);
1355       Val = Chain.getValue(0);
1356     }
1357     InFlag = Chain.getValue(2);
1358
1359     if (CopyVT != VA.getValVT()) {
1360       // Round the F80 the right size, which also moves to the appropriate xmm
1361       // register.
1362       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1363                         // This truncation won't change the value.
1364                         DAG.getIntPtrConstant(1));
1365     }
1366
1367     InVals.push_back(Val);
1368   }
1369
1370   return Chain;
1371 }
1372
1373
1374 //===----------------------------------------------------------------------===//
1375 //                C & StdCall & Fast Calling Convention implementation
1376 //===----------------------------------------------------------------------===//
1377 //  StdCall calling convention seems to be standard for many Windows' API
1378 //  routines and around. It differs from C calling convention just a little:
1379 //  callee should clean up the stack, not caller. Symbols should be also
1380 //  decorated in some fancy way :) It doesn't support any vector arguments.
1381 //  For info on fast calling convention see Fast Calling Convention (tail call)
1382 //  implementation LowerX86_32FastCCCallTo.
1383
1384 /// CallIsStructReturn - Determines whether a call uses struct return
1385 /// semantics.
1386 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1387   if (Outs.empty())
1388     return false;
1389
1390   return Outs[0].Flags.isSRet();
1391 }
1392
1393 /// ArgsAreStructReturn - Determines whether a function uses struct
1394 /// return semantics.
1395 static bool
1396 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1397   if (Ins.empty())
1398     return false;
1399
1400   return Ins[0].Flags.isSRet();
1401 }
1402
1403 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1404 /// given CallingConvention value.
1405 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1406   if (Subtarget->is64Bit()) {
1407     if (CC == CallingConv::GHC)
1408       return CC_X86_64_GHC;
1409     else if (Subtarget->isTargetWin64())
1410       return CC_X86_Win64_C;
1411     else
1412       return CC_X86_64_C;
1413   }
1414
1415   if (CC == CallingConv::X86_FastCall)
1416     return CC_X86_32_FastCall;
1417   else if (CC == CallingConv::X86_ThisCall)
1418     return CC_X86_32_ThisCall;
1419   else if (CC == CallingConv::Fast)
1420     return CC_X86_32_FastCC;
1421   else if (CC == CallingConv::GHC)
1422     return CC_X86_32_GHC;
1423   else
1424     return CC_X86_32_C;
1425 }
1426
1427 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1428 /// by "Src" to address "Dst" with size and alignment information specified by
1429 /// the specific parameter attribute. The copy will be passed as a byval
1430 /// function parameter.
1431 static SDValue
1432 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1433                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1434                           DebugLoc dl) {
1435   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1436   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1437                        /*isVolatile*/false, /*AlwaysInline=*/true,
1438                        NULL, 0, NULL, 0);
1439 }
1440
1441 /// IsTailCallConvention - Return true if the calling convention is one that
1442 /// supports tail call optimization.
1443 static bool IsTailCallConvention(CallingConv::ID CC) {
1444   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1445 }
1446
1447 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1448 /// a tailcall target by changing its ABI.
1449 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1450   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1451 }
1452
1453 SDValue
1454 X86TargetLowering::LowerMemArgument(SDValue Chain,
1455                                     CallingConv::ID CallConv,
1456                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1457                                     DebugLoc dl, SelectionDAG &DAG,
1458                                     const CCValAssign &VA,
1459                                     MachineFrameInfo *MFI,
1460                                     unsigned i) const {
1461   // Create the nodes corresponding to a load from this parameter slot.
1462   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1463   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1464   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1465   EVT ValVT;
1466
1467   // If value is passed by pointer we have address passed instead of the value
1468   // itself.
1469   if (VA.getLocInfo() == CCValAssign::Indirect)
1470     ValVT = VA.getLocVT();
1471   else
1472     ValVT = VA.getValVT();
1473
1474   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1475   // changed with more analysis.
1476   // In case of tail call optimization mark all arguments mutable. Since they
1477   // could be overwritten by lowering of arguments in case of a tail call.
1478   if (Flags.isByVal()) {
1479     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1480                                     VA.getLocMemOffset(), isImmutable);
1481     return DAG.getFrameIndex(FI, getPointerTy());
1482   } else {
1483     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1484                                     VA.getLocMemOffset(), isImmutable);
1485     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1486     return DAG.getLoad(ValVT, dl, Chain, FIN,
1487                        PseudoSourceValue::getFixedStack(FI), 0,
1488                        false, false, 0);
1489   }
1490 }
1491
1492 SDValue
1493 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1494                                         CallingConv::ID CallConv,
1495                                         bool isVarArg,
1496                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1497                                         DebugLoc dl,
1498                                         SelectionDAG &DAG,
1499                                         SmallVectorImpl<SDValue> &InVals)
1500                                           const {
1501   MachineFunction &MF = DAG.getMachineFunction();
1502   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1503
1504   const Function* Fn = MF.getFunction();
1505   if (Fn->hasExternalLinkage() &&
1506       Subtarget->isTargetCygMing() &&
1507       Fn->getName() == "main")
1508     FuncInfo->setForceFramePointer(true);
1509
1510   MachineFrameInfo *MFI = MF.getFrameInfo();
1511   bool Is64Bit = Subtarget->is64Bit();
1512   bool IsWin64 = Subtarget->isTargetWin64();
1513
1514   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1515          "Var args not supported with calling convention fastcc or ghc");
1516
1517   // Assign locations to all of the incoming arguments.
1518   SmallVector<CCValAssign, 16> ArgLocs;
1519   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1520                  ArgLocs, *DAG.getContext());
1521   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1522
1523   unsigned LastVal = ~0U;
1524   SDValue ArgValue;
1525   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1526     CCValAssign &VA = ArgLocs[i];
1527     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1528     // places.
1529     assert(VA.getValNo() != LastVal &&
1530            "Don't support value assigned to multiple locs yet");
1531     LastVal = VA.getValNo();
1532
1533     if (VA.isRegLoc()) {
1534       EVT RegVT = VA.getLocVT();
1535       TargetRegisterClass *RC = NULL;
1536       if (RegVT == MVT::i32)
1537         RC = X86::GR32RegisterClass;
1538       else if (Is64Bit && RegVT == MVT::i64)
1539         RC = X86::GR64RegisterClass;
1540       else if (RegVT == MVT::f32)
1541         RC = X86::FR32RegisterClass;
1542       else if (RegVT == MVT::f64)
1543         RC = X86::FR64RegisterClass;
1544       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1545         RC = X86::VR128RegisterClass;
1546       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1547         RC = X86::VR64RegisterClass;
1548       else
1549         llvm_unreachable("Unknown argument type!");
1550
1551       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1552       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1553
1554       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1555       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1556       // right size.
1557       if (VA.getLocInfo() == CCValAssign::SExt)
1558         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1559                                DAG.getValueType(VA.getValVT()));
1560       else if (VA.getLocInfo() == CCValAssign::ZExt)
1561         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1562                                DAG.getValueType(VA.getValVT()));
1563       else if (VA.getLocInfo() == CCValAssign::BCvt)
1564         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1565
1566       if (VA.isExtInLoc()) {
1567         // Handle MMX values passed in XMM regs.
1568         if (RegVT.isVector()) {
1569           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1570                                  ArgValue, DAG.getConstant(0, MVT::i64));
1571           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1572         } else
1573           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1574       }
1575     } else {
1576       assert(VA.isMemLoc());
1577       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1578     }
1579
1580     // If value is passed via pointer - do a load.
1581     if (VA.getLocInfo() == CCValAssign::Indirect)
1582       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1583                              false, false, 0);
1584
1585     InVals.push_back(ArgValue);
1586   }
1587
1588   // The x86-64 ABI for returning structs by value requires that we copy
1589   // the sret argument into %rax for the return. Save the argument into
1590   // a virtual register so that we can access it from the return points.
1591   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1592     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1593     unsigned Reg = FuncInfo->getSRetReturnReg();
1594     if (!Reg) {
1595       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1596       FuncInfo->setSRetReturnReg(Reg);
1597     }
1598     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1599     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1600   }
1601
1602   unsigned StackSize = CCInfo.getNextStackOffset();
1603   // Align stack specially for tail calls.
1604   if (FuncIsMadeTailCallSafe(CallConv))
1605     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1606
1607   // If the function takes variable number of arguments, make a frame index for
1608   // the start of the first vararg value... for expansion of llvm.va_start.
1609   if (isVarArg) {
1610     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1611                     CallConv != CallingConv::X86_ThisCall)) {
1612       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1613     }
1614     if (Is64Bit) {
1615       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1616
1617       // FIXME: We should really autogenerate these arrays
1618       static const unsigned GPR64ArgRegsWin64[] = {
1619         X86::RCX, X86::RDX, X86::R8,  X86::R9
1620       };
1621       static const unsigned XMMArgRegsWin64[] = {
1622         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1623       };
1624       static const unsigned GPR64ArgRegs64Bit[] = {
1625         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1626       };
1627       static const unsigned XMMArgRegs64Bit[] = {
1628         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1629         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1630       };
1631       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1632
1633       if (IsWin64) {
1634         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1635         GPR64ArgRegs = GPR64ArgRegsWin64;
1636         XMMArgRegs = XMMArgRegsWin64;
1637       } else {
1638         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1639         GPR64ArgRegs = GPR64ArgRegs64Bit;
1640         XMMArgRegs = XMMArgRegs64Bit;
1641       }
1642       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1643                                                        TotalNumIntRegs);
1644       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1645                                                        TotalNumXMMRegs);
1646
1647       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1648       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1649              "SSE register cannot be used when SSE is disabled!");
1650       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1651              "SSE register cannot be used when SSE is disabled!");
1652       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1653         // Kernel mode asks for SSE to be disabled, so don't push them
1654         // on the stack.
1655         TotalNumXMMRegs = 0;
1656
1657       // For X86-64, if there are vararg parameters that are passed via
1658       // registers, then we must store them to their spots on the stack so they
1659       // may be loaded by deferencing the result of va_next.
1660       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1661       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1662       FuncInfo->setRegSaveFrameIndex(
1663         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1664                                false));
1665
1666       // Store the integer parameter registers.
1667       SmallVector<SDValue, 8> MemOps;
1668       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1669                                         getPointerTy());
1670       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1671       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1672         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1673                                   DAG.getIntPtrConstant(Offset));
1674         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1675                                      X86::GR64RegisterClass);
1676         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1677         SDValue Store =
1678           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1679                        PseudoSourceValue::getFixedStack(
1680                          FuncInfo->getRegSaveFrameIndex()),
1681                        Offset, false, false, 0);
1682         MemOps.push_back(Store);
1683         Offset += 8;
1684       }
1685
1686       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1687         // Now store the XMM (fp + vector) parameter registers.
1688         SmallVector<SDValue, 11> SaveXMMOps;
1689         SaveXMMOps.push_back(Chain);
1690
1691         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1692         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1693         SaveXMMOps.push_back(ALVal);
1694
1695         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1696                                FuncInfo->getRegSaveFrameIndex()));
1697         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1698                                FuncInfo->getVarArgsFPOffset()));
1699
1700         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1701           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1702                                        X86::VR128RegisterClass);
1703           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1704           SaveXMMOps.push_back(Val);
1705         }
1706         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1707                                      MVT::Other,
1708                                      &SaveXMMOps[0], SaveXMMOps.size()));
1709       }
1710
1711       if (!MemOps.empty())
1712         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1713                             &MemOps[0], MemOps.size());
1714     }
1715   }
1716
1717   // Some CCs need callee pop.
1718   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1719     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1720   } else {
1721     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1722     // If this is an sret function, the return should pop the hidden pointer.
1723     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1724       FuncInfo->setBytesToPopOnReturn(4);
1725   }
1726
1727   if (!Is64Bit) {
1728     // RegSaveFrameIndex is X86-64 only.
1729     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1730     if (CallConv == CallingConv::X86_FastCall ||
1731         CallConv == CallingConv::X86_ThisCall)
1732       // fastcc functions can't have varargs.
1733       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1734   }
1735
1736   return Chain;
1737 }
1738
1739 SDValue
1740 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1741                                     SDValue StackPtr, SDValue Arg,
1742                                     DebugLoc dl, SelectionDAG &DAG,
1743                                     const CCValAssign &VA,
1744                                     ISD::ArgFlagsTy Flags) const {
1745   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1746   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1747   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1748   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1749   if (Flags.isByVal()) {
1750     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1751   }
1752   return DAG.getStore(Chain, dl, Arg, PtrOff,
1753                       PseudoSourceValue::getStack(), LocMemOffset,
1754                       false, false, 0);
1755 }
1756
1757 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1758 /// optimization is performed and it is required.
1759 SDValue
1760 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1761                                            SDValue &OutRetAddr, SDValue Chain,
1762                                            bool IsTailCall, bool Is64Bit,
1763                                            int FPDiff, DebugLoc dl) const {
1764   // Adjust the Return address stack slot.
1765   EVT VT = getPointerTy();
1766   OutRetAddr = getReturnAddressFrameIndex(DAG);
1767
1768   // Load the "old" Return address.
1769   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1770   return SDValue(OutRetAddr.getNode(), 1);
1771 }
1772
1773 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1774 /// optimization is performed and it is required (FPDiff!=0).
1775 static SDValue
1776 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1777                          SDValue Chain, SDValue RetAddrFrIdx,
1778                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1779   // Store the return address to the appropriate stack slot.
1780   if (!FPDiff) return Chain;
1781   // Calculate the new stack slot for the return address.
1782   int SlotSize = Is64Bit ? 8 : 4;
1783   int NewReturnAddrFI =
1784     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1785   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1786   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1787   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1788                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1789                        false, false, 0);
1790   return Chain;
1791 }
1792
1793 SDValue
1794 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1795                              CallingConv::ID CallConv, bool isVarArg,
1796                              bool &isTailCall,
1797                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1798                              const SmallVectorImpl<ISD::InputArg> &Ins,
1799                              DebugLoc dl, SelectionDAG &DAG,
1800                              SmallVectorImpl<SDValue> &InVals) const {
1801   MachineFunction &MF = DAG.getMachineFunction();
1802   bool Is64Bit        = Subtarget->is64Bit();
1803   bool IsStructRet    = CallIsStructReturn(Outs);
1804   bool IsSibcall      = false;
1805
1806   if (isTailCall) {
1807     // Check if it's really possible to do a tail call.
1808     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1809                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1810                                                    Outs, Ins, DAG);
1811
1812     // Sibcalls are automatically detected tailcalls which do not require
1813     // ABI changes.
1814     if (!GuaranteedTailCallOpt && isTailCall)
1815       IsSibcall = true;
1816
1817     if (isTailCall)
1818       ++NumTailCalls;
1819   }
1820
1821   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1822          "Var args not supported with calling convention fastcc or ghc");
1823
1824   // Analyze operands of the call, assigning locations to each operand.
1825   SmallVector<CCValAssign, 16> ArgLocs;
1826   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1827                  ArgLocs, *DAG.getContext());
1828   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1829
1830   // Get a count of how many bytes are to be pushed on the stack.
1831   unsigned NumBytes = CCInfo.getNextStackOffset();
1832   if (IsSibcall)
1833     // This is a sibcall. The memory operands are available in caller's
1834     // own caller's stack.
1835     NumBytes = 0;
1836   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1837     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1838
1839   int FPDiff = 0;
1840   if (isTailCall && !IsSibcall) {
1841     // Lower arguments at fp - stackoffset + fpdiff.
1842     unsigned NumBytesCallerPushed =
1843       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1844     FPDiff = NumBytesCallerPushed - NumBytes;
1845
1846     // Set the delta of movement of the returnaddr stackslot.
1847     // But only set if delta is greater than previous delta.
1848     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1849       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1850   }
1851
1852   if (!IsSibcall)
1853     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1854
1855   SDValue RetAddrFrIdx;
1856   // Load return adress for tail calls.
1857   if (isTailCall && FPDiff)
1858     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1859                                     Is64Bit, FPDiff, dl);
1860
1861   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1862   SmallVector<SDValue, 8> MemOpChains;
1863   SDValue StackPtr;
1864
1865   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1866   // of tail call optimization arguments are handle later.
1867   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1868     CCValAssign &VA = ArgLocs[i];
1869     EVT RegVT = VA.getLocVT();
1870     SDValue Arg = Outs[i].Val;
1871     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1872     bool isByVal = Flags.isByVal();
1873
1874     // Promote the value if needed.
1875     switch (VA.getLocInfo()) {
1876     default: llvm_unreachable("Unknown loc info!");
1877     case CCValAssign::Full: break;
1878     case CCValAssign::SExt:
1879       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1880       break;
1881     case CCValAssign::ZExt:
1882       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1883       break;
1884     case CCValAssign::AExt:
1885       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1886         // Special case: passing MMX values in XMM registers.
1887         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1888         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1889         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1890       } else
1891         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1892       break;
1893     case CCValAssign::BCvt:
1894       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1895       break;
1896     case CCValAssign::Indirect: {
1897       // Store the argument.
1898       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1899       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1900       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1901                            PseudoSourceValue::getFixedStack(FI), 0,
1902                            false, false, 0);
1903       Arg = SpillSlot;
1904       break;
1905     }
1906     }
1907
1908     if (VA.isRegLoc()) {
1909       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1910     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1911       assert(VA.isMemLoc());
1912       if (StackPtr.getNode() == 0)
1913         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1914       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1915                                              dl, DAG, VA, Flags));
1916     }
1917   }
1918
1919   if (!MemOpChains.empty())
1920     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1921                         &MemOpChains[0], MemOpChains.size());
1922
1923   // Build a sequence of copy-to-reg nodes chained together with token chain
1924   // and flag operands which copy the outgoing args into registers.
1925   SDValue InFlag;
1926   // Tail call byval lowering might overwrite argument registers so in case of
1927   // tail call optimization the copies to registers are lowered later.
1928   if (!isTailCall)
1929     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1930       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1931                                RegsToPass[i].second, InFlag);
1932       InFlag = Chain.getValue(1);
1933     }
1934
1935   if (Subtarget->isPICStyleGOT()) {
1936     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1937     // GOT pointer.
1938     if (!isTailCall) {
1939       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1940                                DAG.getNode(X86ISD::GlobalBaseReg,
1941                                            DebugLoc(), getPointerTy()),
1942                                InFlag);
1943       InFlag = Chain.getValue(1);
1944     } else {
1945       // If we are tail calling and generating PIC/GOT style code load the
1946       // address of the callee into ECX. The value in ecx is used as target of
1947       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1948       // for tail calls on PIC/GOT architectures. Normally we would just put the
1949       // address of GOT into ebx and then call target@PLT. But for tail calls
1950       // ebx would be restored (since ebx is callee saved) before jumping to the
1951       // target@PLT.
1952
1953       // Note: The actual moving to ECX is done further down.
1954       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1955       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1956           !G->getGlobal()->hasProtectedVisibility())
1957         Callee = LowerGlobalAddress(Callee, DAG);
1958       else if (isa<ExternalSymbolSDNode>(Callee))
1959         Callee = LowerExternalSymbol(Callee, DAG);
1960     }
1961   }
1962
1963   if (Is64Bit && isVarArg) {
1964     // From AMD64 ABI document:
1965     // For calls that may call functions that use varargs or stdargs
1966     // (prototype-less calls or calls to functions containing ellipsis (...) in
1967     // the declaration) %al is used as hidden argument to specify the number
1968     // of SSE registers used. The contents of %al do not need to match exactly
1969     // the number of registers, but must be an ubound on the number of SSE
1970     // registers used and is in the range 0 - 8 inclusive.
1971
1972     // FIXME: Verify this on Win64
1973     // Count the number of XMM registers allocated.
1974     static const unsigned XMMArgRegs[] = {
1975       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1976       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1977     };
1978     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1979     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1980            && "SSE registers cannot be used when SSE is disabled");
1981
1982     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1983                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1984     InFlag = Chain.getValue(1);
1985   }
1986
1987
1988   // For tail calls lower the arguments to the 'real' stack slot.
1989   if (isTailCall) {
1990     // Force all the incoming stack arguments to be loaded from the stack
1991     // before any new outgoing arguments are stored to the stack, because the
1992     // outgoing stack slots may alias the incoming argument stack slots, and
1993     // the alias isn't otherwise explicit. This is slightly more conservative
1994     // than necessary, because it means that each store effectively depends
1995     // on every argument instead of just those arguments it would clobber.
1996     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1997
1998     SmallVector<SDValue, 8> MemOpChains2;
1999     SDValue FIN;
2000     int FI = 0;
2001     // Do not flag preceeding copytoreg stuff together with the following stuff.
2002     InFlag = SDValue();
2003     if (GuaranteedTailCallOpt) {
2004       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2005         CCValAssign &VA = ArgLocs[i];
2006         if (VA.isRegLoc())
2007           continue;
2008         assert(VA.isMemLoc());
2009         SDValue Arg = Outs[i].Val;
2010         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2011         // Create frame index.
2012         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2013         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2014         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2015         FIN = DAG.getFrameIndex(FI, getPointerTy());
2016
2017         if (Flags.isByVal()) {
2018           // Copy relative to framepointer.
2019           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2020           if (StackPtr.getNode() == 0)
2021             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2022                                           getPointerTy());
2023           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2024
2025           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2026                                                            ArgChain,
2027                                                            Flags, DAG, dl));
2028         } else {
2029           // Store relative to framepointer.
2030           MemOpChains2.push_back(
2031             DAG.getStore(ArgChain, dl, Arg, FIN,
2032                          PseudoSourceValue::getFixedStack(FI), 0,
2033                          false, false, 0));
2034         }
2035       }
2036     }
2037
2038     if (!MemOpChains2.empty())
2039       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2040                           &MemOpChains2[0], MemOpChains2.size());
2041
2042     // Copy arguments to their registers.
2043     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2044       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2045                                RegsToPass[i].second, InFlag);
2046       InFlag = Chain.getValue(1);
2047     }
2048     InFlag =SDValue();
2049
2050     // Store the return address to the appropriate stack slot.
2051     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2052                                      FPDiff, dl);
2053   }
2054
2055   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2056     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2057     // In the 64-bit large code model, we have to make all calls
2058     // through a register, since the call instruction's 32-bit
2059     // pc-relative offset may not be large enough to hold the whole
2060     // address.
2061   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2062     // If the callee is a GlobalAddress node (quite common, every direct call
2063     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2064     // it.
2065
2066     // We should use extra load for direct calls to dllimported functions in
2067     // non-JIT mode.
2068     const GlobalValue *GV = G->getGlobal();
2069     if (!GV->hasDLLImportLinkage()) {
2070       unsigned char OpFlags = 0;
2071
2072       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2073       // external symbols most go through the PLT in PIC mode.  If the symbol
2074       // has hidden or protected visibility, or if it is static or local, then
2075       // we don't need to use the PLT - we can directly call it.
2076       if (Subtarget->isTargetELF() &&
2077           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2078           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2079         OpFlags = X86II::MO_PLT;
2080       } else if (Subtarget->isPICStyleStubAny() &&
2081                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2082                Subtarget->getDarwinVers() < 9) {
2083         // PC-relative references to external symbols should go through $stub,
2084         // unless we're building with the leopard linker or later, which
2085         // automatically synthesizes these stubs.
2086         OpFlags = X86II::MO_DARWIN_STUB;
2087       }
2088
2089       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2090                                           G->getOffset(), OpFlags);
2091     }
2092   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2093     unsigned char OpFlags = 0;
2094
2095     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2096     // symbols should go through the PLT.
2097     if (Subtarget->isTargetELF() &&
2098         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2099       OpFlags = X86II::MO_PLT;
2100     } else if (Subtarget->isPICStyleStubAny() &&
2101              Subtarget->getDarwinVers() < 9) {
2102       // PC-relative references to external symbols should go through $stub,
2103       // unless we're building with the leopard linker or later, which
2104       // automatically synthesizes these stubs.
2105       OpFlags = X86II::MO_DARWIN_STUB;
2106     }
2107
2108     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2109                                          OpFlags);
2110   }
2111
2112   // Returns a chain & a flag for retval copy to use.
2113   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2114   SmallVector<SDValue, 8> Ops;
2115
2116   if (!IsSibcall && isTailCall) {
2117     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2118                            DAG.getIntPtrConstant(0, true), InFlag);
2119     InFlag = Chain.getValue(1);
2120   }
2121
2122   Ops.push_back(Chain);
2123   Ops.push_back(Callee);
2124
2125   if (isTailCall)
2126     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2127
2128   // Add argument registers to the end of the list so that they are known live
2129   // into the call.
2130   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2131     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2132                                   RegsToPass[i].second.getValueType()));
2133
2134   // Add an implicit use GOT pointer in EBX.
2135   if (!isTailCall && Subtarget->isPICStyleGOT())
2136     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2137
2138   // Add an implicit use of AL for x86 vararg functions.
2139   if (Is64Bit && isVarArg)
2140     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2141
2142   if (InFlag.getNode())
2143     Ops.push_back(InFlag);
2144
2145   if (isTailCall) {
2146     // We used to do:
2147     //// If this is the first return lowered for this function, add the regs
2148     //// to the liveout set for the function.
2149     // This isn't right, although it's probably harmless on x86; liveouts
2150     // should be computed from returns not tail calls.  Consider a void
2151     // function making a tail call to a function returning int.
2152     return DAG.getNode(X86ISD::TC_RETURN, dl,
2153                        NodeTys, &Ops[0], Ops.size());
2154   }
2155
2156   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2157   InFlag = Chain.getValue(1);
2158
2159   // Create the CALLSEQ_END node.
2160   unsigned NumBytesForCalleeToPush;
2161   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2162     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2163   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2164     // If this is a call to a struct-return function, the callee
2165     // pops the hidden struct pointer, so we have to push it back.
2166     // This is common for Darwin/X86, Linux & Mingw32 targets.
2167     NumBytesForCalleeToPush = 4;
2168   else
2169     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2170
2171   // Returns a flag for retval copy to use.
2172   if (!IsSibcall) {
2173     Chain = DAG.getCALLSEQ_END(Chain,
2174                                DAG.getIntPtrConstant(NumBytes, true),
2175                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2176                                                      true),
2177                                InFlag);
2178     InFlag = Chain.getValue(1);
2179   }
2180
2181   // Handle result values, copying them out of physregs into vregs that we
2182   // return.
2183   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2184                          Ins, dl, DAG, InVals);
2185 }
2186
2187
2188 //===----------------------------------------------------------------------===//
2189 //                Fast Calling Convention (tail call) implementation
2190 //===----------------------------------------------------------------------===//
2191
2192 //  Like std call, callee cleans arguments, convention except that ECX is
2193 //  reserved for storing the tail called function address. Only 2 registers are
2194 //  free for argument passing (inreg). Tail call optimization is performed
2195 //  provided:
2196 //                * tailcallopt is enabled
2197 //                * caller/callee are fastcc
2198 //  On X86_64 architecture with GOT-style position independent code only local
2199 //  (within module) calls are supported at the moment.
2200 //  To keep the stack aligned according to platform abi the function
2201 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2202 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2203 //  If a tail called function callee has more arguments than the caller the
2204 //  caller needs to make sure that there is room to move the RETADDR to. This is
2205 //  achieved by reserving an area the size of the argument delta right after the
2206 //  original REtADDR, but before the saved framepointer or the spilled registers
2207 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2208 //  stack layout:
2209 //    arg1
2210 //    arg2
2211 //    RETADDR
2212 //    [ new RETADDR
2213 //      move area ]
2214 //    (possible EBP)
2215 //    ESI
2216 //    EDI
2217 //    local1 ..
2218
2219 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2220 /// for a 16 byte align requirement.
2221 unsigned
2222 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2223                                                SelectionDAG& DAG) const {
2224   MachineFunction &MF = DAG.getMachineFunction();
2225   const TargetMachine &TM = MF.getTarget();
2226   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2227   unsigned StackAlignment = TFI.getStackAlignment();
2228   uint64_t AlignMask = StackAlignment - 1;
2229   int64_t Offset = StackSize;
2230   uint64_t SlotSize = TD->getPointerSize();
2231   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2232     // Number smaller than 12 so just add the difference.
2233     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2234   } else {
2235     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2236     Offset = ((~AlignMask) & Offset) + StackAlignment +
2237       (StackAlignment-SlotSize);
2238   }
2239   return Offset;
2240 }
2241
2242 /// MatchingStackOffset - Return true if the given stack call argument is
2243 /// already available in the same position (relatively) of the caller's
2244 /// incoming argument stack.
2245 static
2246 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2247                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2248                          const X86InstrInfo *TII) {
2249   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2250   int FI = INT_MAX;
2251   if (Arg.getOpcode() == ISD::CopyFromReg) {
2252     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2253     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2254       return false;
2255     MachineInstr *Def = MRI->getVRegDef(VR);
2256     if (!Def)
2257       return false;
2258     if (!Flags.isByVal()) {
2259       if (!TII->isLoadFromStackSlot(Def, FI))
2260         return false;
2261     } else {
2262       unsigned Opcode = Def->getOpcode();
2263       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2264           Def->getOperand(1).isFI()) {
2265         FI = Def->getOperand(1).getIndex();
2266         Bytes = Flags.getByValSize();
2267       } else
2268         return false;
2269     }
2270   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2271     if (Flags.isByVal())
2272       // ByVal argument is passed in as a pointer but it's now being
2273       // dereferenced. e.g.
2274       // define @foo(%struct.X* %A) {
2275       //   tail call @bar(%struct.X* byval %A)
2276       // }
2277       return false;
2278     SDValue Ptr = Ld->getBasePtr();
2279     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2280     if (!FINode)
2281       return false;
2282     FI = FINode->getIndex();
2283   } else
2284     return false;
2285
2286   assert(FI != INT_MAX);
2287   if (!MFI->isFixedObjectIndex(FI))
2288     return false;
2289   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2290 }
2291
2292 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2293 /// for tail call optimization. Targets which want to do tail call
2294 /// optimization should implement this function.
2295 bool
2296 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2297                                                      CallingConv::ID CalleeCC,
2298                                                      bool isVarArg,
2299                                                      bool isCalleeStructRet,
2300                                                      bool isCallerStructRet,
2301                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2302                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2303                                                      SelectionDAG& DAG) const {
2304   if (!IsTailCallConvention(CalleeCC) &&
2305       CalleeCC != CallingConv::C)
2306     return false;
2307
2308   // If -tailcallopt is specified, make fastcc functions tail-callable.
2309   const MachineFunction &MF = DAG.getMachineFunction();
2310   const Function *CallerF = DAG.getMachineFunction().getFunction();
2311   CallingConv::ID CallerCC = CallerF->getCallingConv();
2312   bool CCMatch = CallerCC == CalleeCC;
2313
2314   if (GuaranteedTailCallOpt) {
2315     if (IsTailCallConvention(CalleeCC) && CCMatch)
2316       return true;
2317     return false;
2318   }
2319
2320   // Look for obvious safe cases to perform tail call optimization that do not
2321   // require ABI changes. This is what gcc calls sibcall.
2322
2323   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2324   // emit a special epilogue.
2325   if (RegInfo->needsStackRealignment(MF))
2326     return false;
2327
2328   // Do not sibcall optimize vararg calls unless the call site is not passing any
2329   // arguments.
2330   if (isVarArg && !Outs.empty())
2331     return false;
2332
2333   // Also avoid sibcall optimization if either caller or callee uses struct
2334   // return semantics.
2335   if (isCalleeStructRet || isCallerStructRet)
2336     return false;
2337
2338   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2339   // Therefore if it's not used by the call it is not safe to optimize this into
2340   // a sibcall.
2341   bool Unused = false;
2342   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2343     if (!Ins[i].Used) {
2344       Unused = true;
2345       break;
2346     }
2347   }
2348   if (Unused) {
2349     SmallVector<CCValAssign, 16> RVLocs;
2350     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2351                    RVLocs, *DAG.getContext());
2352     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2353     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2354       CCValAssign &VA = RVLocs[i];
2355       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2356         return false;
2357     }
2358   }
2359
2360   // If the calling conventions do not match, then we'd better make sure the
2361   // results are returned in the same way as what the caller expects.
2362   if (!CCMatch) {
2363     SmallVector<CCValAssign, 16> RVLocs1;
2364     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2365                     RVLocs1, *DAG.getContext());
2366     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2367
2368     SmallVector<CCValAssign, 16> RVLocs2;
2369     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2370                     RVLocs2, *DAG.getContext());
2371     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2372
2373     if (RVLocs1.size() != RVLocs2.size())
2374       return false;
2375     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2376       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2377         return false;
2378       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2379         return false;
2380       if (RVLocs1[i].isRegLoc()) {
2381         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2382           return false;
2383       } else {
2384         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2385           return false;
2386       }
2387     }
2388   }
2389
2390   // If the callee takes no arguments then go on to check the results of the
2391   // call.
2392   if (!Outs.empty()) {
2393     // Check if stack adjustment is needed. For now, do not do this if any
2394     // argument is passed on the stack.
2395     SmallVector<CCValAssign, 16> ArgLocs;
2396     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2397                    ArgLocs, *DAG.getContext());
2398     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2399     if (CCInfo.getNextStackOffset()) {
2400       MachineFunction &MF = DAG.getMachineFunction();
2401       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2402         return false;
2403       if (Subtarget->isTargetWin64())
2404         // Win64 ABI has additional complications.
2405         return false;
2406
2407       // Check if the arguments are already laid out in the right way as
2408       // the caller's fixed stack objects.
2409       MachineFrameInfo *MFI = MF.getFrameInfo();
2410       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2411       const X86InstrInfo *TII =
2412         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2413       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2414         CCValAssign &VA = ArgLocs[i];
2415         SDValue Arg = Outs[i].Val;
2416         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2417         if (VA.getLocInfo() == CCValAssign::Indirect)
2418           return false;
2419         if (!VA.isRegLoc()) {
2420           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2421                                    MFI, MRI, TII))
2422             return false;
2423         }
2424       }
2425     }
2426
2427     // If the tailcall address may be in a register, then make sure it's
2428     // possible to register allocate for it. In 32-bit, the call address can
2429     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2430     // callee-saved registers are restored. In 64-bit, it's RAX, RCX, RDX, RSI,
2431     // RDI, R8, R9, R11.
2432     if (!isa<GlobalAddressSDNode>(Callee) &&
2433         !isa<ExternalSymbolSDNode>(Callee)) {
2434       unsigned Limit = Subtarget->is64Bit() ? 8 : 3;
2435       unsigned NumInRegs = 0;
2436       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2437         CCValAssign &VA = ArgLocs[i];
2438         if (VA.isRegLoc()) {
2439           if (++NumInRegs == Limit)
2440             return false;
2441         }
2442       }
2443     }
2444   }
2445
2446   return true;
2447 }
2448
2449 FastISel *
2450 X86TargetLowering::createFastISel(MachineFunction &mf,
2451                             DenseMap<const Value *, unsigned> &vm,
2452                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2453                             DenseMap<const AllocaInst *, int> &am,
2454                             std::vector<std::pair<MachineInstr*, unsigned> > &pn
2455 #ifndef NDEBUG
2456                           , SmallSet<const Instruction *, 8> &cil
2457 #endif
2458                                   ) const {
2459   return X86::createFastISel(mf, vm, bm, am, pn
2460 #ifndef NDEBUG
2461                              , cil
2462 #endif
2463                              );
2464 }
2465
2466
2467 //===----------------------------------------------------------------------===//
2468 //                           Other Lowering Hooks
2469 //===----------------------------------------------------------------------===//
2470
2471
2472 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2473   MachineFunction &MF = DAG.getMachineFunction();
2474   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2475   int ReturnAddrIndex = FuncInfo->getRAIndex();
2476
2477   if (ReturnAddrIndex == 0) {
2478     // Set up a frame object for the return address.
2479     uint64_t SlotSize = TD->getPointerSize();
2480     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2481                                                            false);
2482     FuncInfo->setRAIndex(ReturnAddrIndex);
2483   }
2484
2485   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2486 }
2487
2488
2489 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2490                                        bool hasSymbolicDisplacement) {
2491   // Offset should fit into 32 bit immediate field.
2492   if (!isInt<32>(Offset))
2493     return false;
2494
2495   // If we don't have a symbolic displacement - we don't have any extra
2496   // restrictions.
2497   if (!hasSymbolicDisplacement)
2498     return true;
2499
2500   // FIXME: Some tweaks might be needed for medium code model.
2501   if (M != CodeModel::Small && M != CodeModel::Kernel)
2502     return false;
2503
2504   // For small code model we assume that latest object is 16MB before end of 31
2505   // bits boundary. We may also accept pretty large negative constants knowing
2506   // that all objects are in the positive half of address space.
2507   if (M == CodeModel::Small && Offset < 16*1024*1024)
2508     return true;
2509
2510   // For kernel code model we know that all object resist in the negative half
2511   // of 32bits address space. We may not accept negative offsets, since they may
2512   // be just off and we may accept pretty large positive ones.
2513   if (M == CodeModel::Kernel && Offset > 0)
2514     return true;
2515
2516   return false;
2517 }
2518
2519 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2520 /// specific condition code, returning the condition code and the LHS/RHS of the
2521 /// comparison to make.
2522 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2523                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2524   if (!isFP) {
2525     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2526       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2527         // X > -1   -> X == 0, jump !sign.
2528         RHS = DAG.getConstant(0, RHS.getValueType());
2529         return X86::COND_NS;
2530       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2531         // X < 0   -> X == 0, jump on sign.
2532         return X86::COND_S;
2533       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2534         // X < 1   -> X <= 0
2535         RHS = DAG.getConstant(0, RHS.getValueType());
2536         return X86::COND_LE;
2537       }
2538     }
2539
2540     switch (SetCCOpcode) {
2541     default: llvm_unreachable("Invalid integer condition!");
2542     case ISD::SETEQ:  return X86::COND_E;
2543     case ISD::SETGT:  return X86::COND_G;
2544     case ISD::SETGE:  return X86::COND_GE;
2545     case ISD::SETLT:  return X86::COND_L;
2546     case ISD::SETLE:  return X86::COND_LE;
2547     case ISD::SETNE:  return X86::COND_NE;
2548     case ISD::SETULT: return X86::COND_B;
2549     case ISD::SETUGT: return X86::COND_A;
2550     case ISD::SETULE: return X86::COND_BE;
2551     case ISD::SETUGE: return X86::COND_AE;
2552     }
2553   }
2554
2555   // First determine if it is required or is profitable to flip the operands.
2556
2557   // If LHS is a foldable load, but RHS is not, flip the condition.
2558   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2559       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2560     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2561     std::swap(LHS, RHS);
2562   }
2563
2564   switch (SetCCOpcode) {
2565   default: break;
2566   case ISD::SETOLT:
2567   case ISD::SETOLE:
2568   case ISD::SETUGT:
2569   case ISD::SETUGE:
2570     std::swap(LHS, RHS);
2571     break;
2572   }
2573
2574   // On a floating point condition, the flags are set as follows:
2575   // ZF  PF  CF   op
2576   //  0 | 0 | 0 | X > Y
2577   //  0 | 0 | 1 | X < Y
2578   //  1 | 0 | 0 | X == Y
2579   //  1 | 1 | 1 | unordered
2580   switch (SetCCOpcode) {
2581   default: llvm_unreachable("Condcode should be pre-legalized away");
2582   case ISD::SETUEQ:
2583   case ISD::SETEQ:   return X86::COND_E;
2584   case ISD::SETOLT:              // flipped
2585   case ISD::SETOGT:
2586   case ISD::SETGT:   return X86::COND_A;
2587   case ISD::SETOLE:              // flipped
2588   case ISD::SETOGE:
2589   case ISD::SETGE:   return X86::COND_AE;
2590   case ISD::SETUGT:              // flipped
2591   case ISD::SETULT:
2592   case ISD::SETLT:   return X86::COND_B;
2593   case ISD::SETUGE:              // flipped
2594   case ISD::SETULE:
2595   case ISD::SETLE:   return X86::COND_BE;
2596   case ISD::SETONE:
2597   case ISD::SETNE:   return X86::COND_NE;
2598   case ISD::SETUO:   return X86::COND_P;
2599   case ISD::SETO:    return X86::COND_NP;
2600   case ISD::SETOEQ:
2601   case ISD::SETUNE:  return X86::COND_INVALID;
2602   }
2603 }
2604
2605 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2606 /// code. Current x86 isa includes the following FP cmov instructions:
2607 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2608 static bool hasFPCMov(unsigned X86CC) {
2609   switch (X86CC) {
2610   default:
2611     return false;
2612   case X86::COND_B:
2613   case X86::COND_BE:
2614   case X86::COND_E:
2615   case X86::COND_P:
2616   case X86::COND_A:
2617   case X86::COND_AE:
2618   case X86::COND_NE:
2619   case X86::COND_NP:
2620     return true;
2621   }
2622 }
2623
2624 /// isFPImmLegal - Returns true if the target can instruction select the
2625 /// specified FP immediate natively. If false, the legalizer will
2626 /// materialize the FP immediate as a load from a constant pool.
2627 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2628   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2629     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2630       return true;
2631   }
2632   return false;
2633 }
2634
2635 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2636 /// the specified range (L, H].
2637 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2638   return (Val < 0) || (Val >= Low && Val < Hi);
2639 }
2640
2641 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2642 /// specified value.
2643 static bool isUndefOrEqual(int Val, int CmpVal) {
2644   if (Val < 0 || Val == CmpVal)
2645     return true;
2646   return false;
2647 }
2648
2649 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2650 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2651 /// the second operand.
2652 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2653   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2654     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2655   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2656     return (Mask[0] < 2 && Mask[1] < 2);
2657   return false;
2658 }
2659
2660 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2661   SmallVector<int, 8> M;
2662   N->getMask(M);
2663   return ::isPSHUFDMask(M, N->getValueType(0));
2664 }
2665
2666 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2667 /// is suitable for input to PSHUFHW.
2668 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2669   if (VT != MVT::v8i16)
2670     return false;
2671
2672   // Lower quadword copied in order or undef.
2673   for (int i = 0; i != 4; ++i)
2674     if (Mask[i] >= 0 && Mask[i] != i)
2675       return false;
2676
2677   // Upper quadword shuffled.
2678   for (int i = 4; i != 8; ++i)
2679     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2680       return false;
2681
2682   return true;
2683 }
2684
2685 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2686   SmallVector<int, 8> M;
2687   N->getMask(M);
2688   return ::isPSHUFHWMask(M, N->getValueType(0));
2689 }
2690
2691 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2692 /// is suitable for input to PSHUFLW.
2693 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2694   if (VT != MVT::v8i16)
2695     return false;
2696
2697   // Upper quadword copied in order.
2698   for (int i = 4; i != 8; ++i)
2699     if (Mask[i] >= 0 && Mask[i] != i)
2700       return false;
2701
2702   // Lower quadword shuffled.
2703   for (int i = 0; i != 4; ++i)
2704     if (Mask[i] >= 4)
2705       return false;
2706
2707   return true;
2708 }
2709
2710 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2711   SmallVector<int, 8> M;
2712   N->getMask(M);
2713   return ::isPSHUFLWMask(M, N->getValueType(0));
2714 }
2715
2716 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2717 /// is suitable for input to PALIGNR.
2718 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2719                           bool hasSSSE3) {
2720   int i, e = VT.getVectorNumElements();
2721
2722   // Do not handle v2i64 / v2f64 shuffles with palignr.
2723   if (e < 4 || !hasSSSE3)
2724     return false;
2725
2726   for (i = 0; i != e; ++i)
2727     if (Mask[i] >= 0)
2728       break;
2729
2730   // All undef, not a palignr.
2731   if (i == e)
2732     return false;
2733
2734   // Determine if it's ok to perform a palignr with only the LHS, since we
2735   // don't have access to the actual shuffle elements to see if RHS is undef.
2736   bool Unary = Mask[i] < (int)e;
2737   bool NeedsUnary = false;
2738
2739   int s = Mask[i] - i;
2740
2741   // Check the rest of the elements to see if they are consecutive.
2742   for (++i; i != e; ++i) {
2743     int m = Mask[i];
2744     if (m < 0)
2745       continue;
2746
2747     Unary = Unary && (m < (int)e);
2748     NeedsUnary = NeedsUnary || (m < s);
2749
2750     if (NeedsUnary && !Unary)
2751       return false;
2752     if (Unary && m != ((s+i) & (e-1)))
2753       return false;
2754     if (!Unary && m != (s+i))
2755       return false;
2756   }
2757   return true;
2758 }
2759
2760 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2761   SmallVector<int, 8> M;
2762   N->getMask(M);
2763   return ::isPALIGNRMask(M, N->getValueType(0), true);
2764 }
2765
2766 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2767 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2768 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2769   int NumElems = VT.getVectorNumElements();
2770   if (NumElems != 2 && NumElems != 4)
2771     return false;
2772
2773   int Half = NumElems / 2;
2774   for (int i = 0; i < Half; ++i)
2775     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2776       return false;
2777   for (int i = Half; i < NumElems; ++i)
2778     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2779       return false;
2780
2781   return true;
2782 }
2783
2784 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2785   SmallVector<int, 8> M;
2786   N->getMask(M);
2787   return ::isSHUFPMask(M, N->getValueType(0));
2788 }
2789
2790 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2791 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2792 /// half elements to come from vector 1 (which would equal the dest.) and
2793 /// the upper half to come from vector 2.
2794 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2795   int NumElems = VT.getVectorNumElements();
2796
2797   if (NumElems != 2 && NumElems != 4)
2798     return false;
2799
2800   int Half = NumElems / 2;
2801   for (int i = 0; i < Half; ++i)
2802     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2803       return false;
2804   for (int i = Half; i < NumElems; ++i)
2805     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2806       return false;
2807   return true;
2808 }
2809
2810 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2811   SmallVector<int, 8> M;
2812   N->getMask(M);
2813   return isCommutedSHUFPMask(M, N->getValueType(0));
2814 }
2815
2816 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2817 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2818 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2819   if (N->getValueType(0).getVectorNumElements() != 4)
2820     return false;
2821
2822   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2823   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2824          isUndefOrEqual(N->getMaskElt(1), 7) &&
2825          isUndefOrEqual(N->getMaskElt(2), 2) &&
2826          isUndefOrEqual(N->getMaskElt(3), 3);
2827 }
2828
2829 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2830 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2831 /// <2, 3, 2, 3>
2832 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2833   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2834
2835   if (NumElems != 4)
2836     return false;
2837
2838   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2839   isUndefOrEqual(N->getMaskElt(1), 3) &&
2840   isUndefOrEqual(N->getMaskElt(2), 2) &&
2841   isUndefOrEqual(N->getMaskElt(3), 3);
2842 }
2843
2844 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2845 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2846 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2847   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2848
2849   if (NumElems != 2 && NumElems != 4)
2850     return false;
2851
2852   for (unsigned i = 0; i < NumElems/2; ++i)
2853     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2854       return false;
2855
2856   for (unsigned i = NumElems/2; i < NumElems; ++i)
2857     if (!isUndefOrEqual(N->getMaskElt(i), i))
2858       return false;
2859
2860   return true;
2861 }
2862
2863 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2864 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2865 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2866   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2867
2868   if (NumElems != 2 && NumElems != 4)
2869     return false;
2870
2871   for (unsigned i = 0; i < NumElems/2; ++i)
2872     if (!isUndefOrEqual(N->getMaskElt(i), i))
2873       return false;
2874
2875   for (unsigned i = 0; i < NumElems/2; ++i)
2876     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2877       return false;
2878
2879   return true;
2880 }
2881
2882 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2883 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2884 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2885                          bool V2IsSplat = false) {
2886   int NumElts = VT.getVectorNumElements();
2887   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2888     return false;
2889
2890   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2891     int BitI  = Mask[i];
2892     int BitI1 = Mask[i+1];
2893     if (!isUndefOrEqual(BitI, j))
2894       return false;
2895     if (V2IsSplat) {
2896       if (!isUndefOrEqual(BitI1, NumElts))
2897         return false;
2898     } else {
2899       if (!isUndefOrEqual(BitI1, j + NumElts))
2900         return false;
2901     }
2902   }
2903   return true;
2904 }
2905
2906 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2907   SmallVector<int, 8> M;
2908   N->getMask(M);
2909   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2910 }
2911
2912 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2913 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2914 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2915                          bool V2IsSplat = false) {
2916   int NumElts = VT.getVectorNumElements();
2917   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2918     return false;
2919
2920   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2921     int BitI  = Mask[i];
2922     int BitI1 = Mask[i+1];
2923     if (!isUndefOrEqual(BitI, j + NumElts/2))
2924       return false;
2925     if (V2IsSplat) {
2926       if (isUndefOrEqual(BitI1, NumElts))
2927         return false;
2928     } else {
2929       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2930         return false;
2931     }
2932   }
2933   return true;
2934 }
2935
2936 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2937   SmallVector<int, 8> M;
2938   N->getMask(M);
2939   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2940 }
2941
2942 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2943 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2944 /// <0, 0, 1, 1>
2945 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2946   int NumElems = VT.getVectorNumElements();
2947   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2948     return false;
2949
2950   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2951     int BitI  = Mask[i];
2952     int BitI1 = Mask[i+1];
2953     if (!isUndefOrEqual(BitI, j))
2954       return false;
2955     if (!isUndefOrEqual(BitI1, j))
2956       return false;
2957   }
2958   return true;
2959 }
2960
2961 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2962   SmallVector<int, 8> M;
2963   N->getMask(M);
2964   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2965 }
2966
2967 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2968 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2969 /// <2, 2, 3, 3>
2970 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2971   int NumElems = VT.getVectorNumElements();
2972   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2973     return false;
2974
2975   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2976     int BitI  = Mask[i];
2977     int BitI1 = Mask[i+1];
2978     if (!isUndefOrEqual(BitI, j))
2979       return false;
2980     if (!isUndefOrEqual(BitI1, j))
2981       return false;
2982   }
2983   return true;
2984 }
2985
2986 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2987   SmallVector<int, 8> M;
2988   N->getMask(M);
2989   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2990 }
2991
2992 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2993 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2994 /// MOVSD, and MOVD, i.e. setting the lowest element.
2995 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2996   if (VT.getVectorElementType().getSizeInBits() < 32)
2997     return false;
2998
2999   int NumElts = VT.getVectorNumElements();
3000
3001   if (!isUndefOrEqual(Mask[0], NumElts))
3002     return false;
3003
3004   for (int i = 1; i < NumElts; ++i)
3005     if (!isUndefOrEqual(Mask[i], i))
3006       return false;
3007
3008   return true;
3009 }
3010
3011 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3012   SmallVector<int, 8> M;
3013   N->getMask(M);
3014   return ::isMOVLMask(M, N->getValueType(0));
3015 }
3016
3017 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3018 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3019 /// element of vector 2 and the other elements to come from vector 1 in order.
3020 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3021                                bool V2IsSplat = false, bool V2IsUndef = false) {
3022   int NumOps = VT.getVectorNumElements();
3023   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3024     return false;
3025
3026   if (!isUndefOrEqual(Mask[0], 0))
3027     return false;
3028
3029   for (int i = 1; i < NumOps; ++i)
3030     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3031           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3032           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3033       return false;
3034
3035   return true;
3036 }
3037
3038 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3039                            bool V2IsUndef = false) {
3040   SmallVector<int, 8> M;
3041   N->getMask(M);
3042   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3043 }
3044
3045 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3046 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3047 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3048   if (N->getValueType(0).getVectorNumElements() != 4)
3049     return false;
3050
3051   // Expect 1, 1, 3, 3
3052   for (unsigned i = 0; i < 2; ++i) {
3053     int Elt = N->getMaskElt(i);
3054     if (Elt >= 0 && Elt != 1)
3055       return false;
3056   }
3057
3058   bool HasHi = false;
3059   for (unsigned i = 2; i < 4; ++i) {
3060     int Elt = N->getMaskElt(i);
3061     if (Elt >= 0 && Elt != 3)
3062       return false;
3063     if (Elt == 3)
3064       HasHi = true;
3065   }
3066   // Don't use movshdup if it can be done with a shufps.
3067   // FIXME: verify that matching u, u, 3, 3 is what we want.
3068   return HasHi;
3069 }
3070
3071 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3072 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3073 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3074   if (N->getValueType(0).getVectorNumElements() != 4)
3075     return false;
3076
3077   // Expect 0, 0, 2, 2
3078   for (unsigned i = 0; i < 2; ++i)
3079     if (N->getMaskElt(i) > 0)
3080       return false;
3081
3082   bool HasHi = false;
3083   for (unsigned i = 2; i < 4; ++i) {
3084     int Elt = N->getMaskElt(i);
3085     if (Elt >= 0 && Elt != 2)
3086       return false;
3087     if (Elt == 2)
3088       HasHi = true;
3089   }
3090   // Don't use movsldup if it can be done with a shufps.
3091   return HasHi;
3092 }
3093
3094 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3095 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3096 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3097   int e = N->getValueType(0).getVectorNumElements() / 2;
3098
3099   for (int i = 0; i < e; ++i)
3100     if (!isUndefOrEqual(N->getMaskElt(i), i))
3101       return false;
3102   for (int i = 0; i < e; ++i)
3103     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3104       return false;
3105   return true;
3106 }
3107
3108 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3109 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3110 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3111   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3112   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3113
3114   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3115   unsigned Mask = 0;
3116   for (int i = 0; i < NumOperands; ++i) {
3117     int Val = SVOp->getMaskElt(NumOperands-i-1);
3118     if (Val < 0) Val = 0;
3119     if (Val >= NumOperands) Val -= NumOperands;
3120     Mask |= Val;
3121     if (i != NumOperands - 1)
3122       Mask <<= Shift;
3123   }
3124   return Mask;
3125 }
3126
3127 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3128 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3129 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3130   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3131   unsigned Mask = 0;
3132   // 8 nodes, but we only care about the last 4.
3133   for (unsigned i = 7; i >= 4; --i) {
3134     int Val = SVOp->getMaskElt(i);
3135     if (Val >= 0)
3136       Mask |= (Val - 4);
3137     if (i != 4)
3138       Mask <<= 2;
3139   }
3140   return Mask;
3141 }
3142
3143 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3144 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3145 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3146   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3147   unsigned Mask = 0;
3148   // 8 nodes, but we only care about the first 4.
3149   for (int i = 3; i >= 0; --i) {
3150     int Val = SVOp->getMaskElt(i);
3151     if (Val >= 0)
3152       Mask |= Val;
3153     if (i != 0)
3154       Mask <<= 2;
3155   }
3156   return Mask;
3157 }
3158
3159 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3160 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3161 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3162   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3163   EVT VVT = N->getValueType(0);
3164   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3165   int Val = 0;
3166
3167   unsigned i, e;
3168   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3169     Val = SVOp->getMaskElt(i);
3170     if (Val >= 0)
3171       break;
3172   }
3173   return (Val - i) * EltSize;
3174 }
3175
3176 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3177 /// constant +0.0.
3178 bool X86::isZeroNode(SDValue Elt) {
3179   return ((isa<ConstantSDNode>(Elt) &&
3180            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3181           (isa<ConstantFPSDNode>(Elt) &&
3182            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3183 }
3184
3185 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3186 /// their permute mask.
3187 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3188                                     SelectionDAG &DAG) {
3189   EVT VT = SVOp->getValueType(0);
3190   unsigned NumElems = VT.getVectorNumElements();
3191   SmallVector<int, 8> MaskVec;
3192
3193   for (unsigned i = 0; i != NumElems; ++i) {
3194     int idx = SVOp->getMaskElt(i);
3195     if (idx < 0)
3196       MaskVec.push_back(idx);
3197     else if (idx < (int)NumElems)
3198       MaskVec.push_back(idx + NumElems);
3199     else
3200       MaskVec.push_back(idx - NumElems);
3201   }
3202   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3203                               SVOp->getOperand(0), &MaskVec[0]);
3204 }
3205
3206 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3207 /// the two vector operands have swapped position.
3208 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3209   unsigned NumElems = VT.getVectorNumElements();
3210   for (unsigned i = 0; i != NumElems; ++i) {
3211     int idx = Mask[i];
3212     if (idx < 0)
3213       continue;
3214     else if (idx < (int)NumElems)
3215       Mask[i] = idx + NumElems;
3216     else
3217       Mask[i] = idx - NumElems;
3218   }
3219 }
3220
3221 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3222 /// match movhlps. The lower half elements should come from upper half of
3223 /// V1 (and in order), and the upper half elements should come from the upper
3224 /// half of V2 (and in order).
3225 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3226   if (Op->getValueType(0).getVectorNumElements() != 4)
3227     return false;
3228   for (unsigned i = 0, e = 2; i != e; ++i)
3229     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3230       return false;
3231   for (unsigned i = 2; i != 4; ++i)
3232     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3233       return false;
3234   return true;
3235 }
3236
3237 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3238 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3239 /// required.
3240 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3241   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3242     return false;
3243   N = N->getOperand(0).getNode();
3244   if (!ISD::isNON_EXTLoad(N))
3245     return false;
3246   if (LD)
3247     *LD = cast<LoadSDNode>(N);
3248   return true;
3249 }
3250
3251 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3252 /// match movlp{s|d}. The lower half elements should come from lower half of
3253 /// V1 (and in order), and the upper half elements should come from the upper
3254 /// half of V2 (and in order). And since V1 will become the source of the
3255 /// MOVLP, it must be either a vector load or a scalar load to vector.
3256 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3257                                ShuffleVectorSDNode *Op) {
3258   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3259     return false;
3260   // Is V2 is a vector load, don't do this transformation. We will try to use
3261   // load folding shufps op.
3262   if (ISD::isNON_EXTLoad(V2))
3263     return false;
3264
3265   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3266
3267   if (NumElems != 2 && NumElems != 4)
3268     return false;
3269   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3270     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3271       return false;
3272   for (unsigned i = NumElems/2; i != NumElems; ++i)
3273     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3274       return false;
3275   return true;
3276 }
3277
3278 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3279 /// all the same.
3280 static bool isSplatVector(SDNode *N) {
3281   if (N->getOpcode() != ISD::BUILD_VECTOR)
3282     return false;
3283
3284   SDValue SplatValue = N->getOperand(0);
3285   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3286     if (N->getOperand(i) != SplatValue)
3287       return false;
3288   return true;
3289 }
3290
3291 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3292 /// to an zero vector.
3293 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3294 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3295   SDValue V1 = N->getOperand(0);
3296   SDValue V2 = N->getOperand(1);
3297   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3298   for (unsigned i = 0; i != NumElems; ++i) {
3299     int Idx = N->getMaskElt(i);
3300     if (Idx >= (int)NumElems) {
3301       unsigned Opc = V2.getOpcode();
3302       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3303         continue;
3304       if (Opc != ISD::BUILD_VECTOR ||
3305           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3306         return false;
3307     } else if (Idx >= 0) {
3308       unsigned Opc = V1.getOpcode();
3309       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3310         continue;
3311       if (Opc != ISD::BUILD_VECTOR ||
3312           !X86::isZeroNode(V1.getOperand(Idx)))
3313         return false;
3314     }
3315   }
3316   return true;
3317 }
3318
3319 /// getZeroVector - Returns a vector of specified type with all zero elements.
3320 ///
3321 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3322                              DebugLoc dl) {
3323   assert(VT.isVector() && "Expected a vector type");
3324
3325   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3326   // type.  This ensures they get CSE'd.
3327   SDValue Vec;
3328   if (VT.getSizeInBits() == 64) { // MMX
3329     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3330     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3331   } else if (HasSSE2) {  // SSE2
3332     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3333     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3334   } else { // SSE1
3335     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3336     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3337   }
3338   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3339 }
3340
3341 /// getOnesVector - Returns a vector of specified type with all bits set.
3342 ///
3343 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3344   assert(VT.isVector() && "Expected a vector type");
3345
3346   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3347   // type.  This ensures they get CSE'd.
3348   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3349   SDValue Vec;
3350   if (VT.getSizeInBits() == 64)  // MMX
3351     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3352   else                                              // SSE
3353     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3354   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3355 }
3356
3357
3358 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3359 /// that point to V2 points to its first element.
3360 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3361   EVT VT = SVOp->getValueType(0);
3362   unsigned NumElems = VT.getVectorNumElements();
3363
3364   bool Changed = false;
3365   SmallVector<int, 8> MaskVec;
3366   SVOp->getMask(MaskVec);
3367
3368   for (unsigned i = 0; i != NumElems; ++i) {
3369     if (MaskVec[i] > (int)NumElems) {
3370       MaskVec[i] = NumElems;
3371       Changed = true;
3372     }
3373   }
3374   if (Changed)
3375     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3376                                 SVOp->getOperand(1), &MaskVec[0]);
3377   return SDValue(SVOp, 0);
3378 }
3379
3380 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3381 /// operation of specified width.
3382 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3383                        SDValue V2) {
3384   unsigned NumElems = VT.getVectorNumElements();
3385   SmallVector<int, 8> Mask;
3386   Mask.push_back(NumElems);
3387   for (unsigned i = 1; i != NumElems; ++i)
3388     Mask.push_back(i);
3389   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3390 }
3391
3392 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3393 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3394                           SDValue V2) {
3395   unsigned NumElems = VT.getVectorNumElements();
3396   SmallVector<int, 8> Mask;
3397   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3398     Mask.push_back(i);
3399     Mask.push_back(i + NumElems);
3400   }
3401   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3402 }
3403
3404 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3405 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3406                           SDValue V2) {
3407   unsigned NumElems = VT.getVectorNumElements();
3408   unsigned Half = NumElems/2;
3409   SmallVector<int, 8> Mask;
3410   for (unsigned i = 0; i != Half; ++i) {
3411     Mask.push_back(i + Half);
3412     Mask.push_back(i + NumElems + Half);
3413   }
3414   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3415 }
3416
3417 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3418 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3419                             bool HasSSE2) {
3420   if (SV->getValueType(0).getVectorNumElements() <= 4)
3421     return SDValue(SV, 0);
3422
3423   EVT PVT = MVT::v4f32;
3424   EVT VT = SV->getValueType(0);
3425   DebugLoc dl = SV->getDebugLoc();
3426   SDValue V1 = SV->getOperand(0);
3427   int NumElems = VT.getVectorNumElements();
3428   int EltNo = SV->getSplatIndex();
3429
3430   // unpack elements to the correct location
3431   while (NumElems > 4) {
3432     if (EltNo < NumElems/2) {
3433       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3434     } else {
3435       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3436       EltNo -= NumElems/2;
3437     }
3438     NumElems >>= 1;
3439   }
3440
3441   // Perform the splat.
3442   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3443   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3444   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3445   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3446 }
3447
3448 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3449 /// vector of zero or undef vector.  This produces a shuffle where the low
3450 /// element of V2 is swizzled into the zero/undef vector, landing at element
3451 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3452 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3453                                              bool isZero, bool HasSSE2,
3454                                              SelectionDAG &DAG) {
3455   EVT VT = V2.getValueType();
3456   SDValue V1 = isZero
3457     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3458   unsigned NumElems = VT.getVectorNumElements();
3459   SmallVector<int, 16> MaskVec;
3460   for (unsigned i = 0; i != NumElems; ++i)
3461     // If this is the insertion idx, put the low elt of V2 here.
3462     MaskVec.push_back(i == Idx ? NumElems : i);
3463   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3464 }
3465
3466 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3467 /// a shuffle that is zero.
3468 static
3469 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3470                                   bool Low, SelectionDAG &DAG) {
3471   unsigned NumZeros = 0;
3472   for (int i = 0; i < NumElems; ++i) {
3473     unsigned Index = Low ? i : NumElems-i-1;
3474     int Idx = SVOp->getMaskElt(Index);
3475     if (Idx < 0) {
3476       ++NumZeros;
3477       continue;
3478     }
3479     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3480     if (Elt.getNode() && X86::isZeroNode(Elt))
3481       ++NumZeros;
3482     else
3483       break;
3484   }
3485   return NumZeros;
3486 }
3487
3488 /// isVectorShift - Returns true if the shuffle can be implemented as a
3489 /// logical left or right shift of a vector.
3490 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3491 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3492                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3493   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3494
3495   isLeft = true;
3496   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3497   if (!NumZeros) {
3498     isLeft = false;
3499     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3500     if (!NumZeros)
3501       return false;
3502   }
3503   bool SeenV1 = false;
3504   bool SeenV2 = false;
3505   for (unsigned i = NumZeros; i < NumElems; ++i) {
3506     unsigned Val = isLeft ? (i - NumZeros) : i;
3507     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3508     if (Idx_ < 0)
3509       continue;
3510     unsigned Idx = (unsigned) Idx_;
3511     if (Idx < NumElems)
3512       SeenV1 = true;
3513     else {
3514       Idx -= NumElems;
3515       SeenV2 = true;
3516     }
3517     if (Idx != Val)
3518       return false;
3519   }
3520   if (SeenV1 && SeenV2)
3521     return false;
3522
3523   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3524   ShAmt = NumZeros;
3525   return true;
3526 }
3527
3528
3529 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3530 ///
3531 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3532                                        unsigned NumNonZero, unsigned NumZero,
3533                                        SelectionDAG &DAG,
3534                                        const TargetLowering &TLI) {
3535   if (NumNonZero > 8)
3536     return SDValue();
3537
3538   DebugLoc dl = Op.getDebugLoc();
3539   SDValue V(0, 0);
3540   bool First = true;
3541   for (unsigned i = 0; i < 16; ++i) {
3542     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3543     if (ThisIsNonZero && First) {
3544       if (NumZero)
3545         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3546       else
3547         V = DAG.getUNDEF(MVT::v8i16);
3548       First = false;
3549     }
3550
3551     if ((i & 1) != 0) {
3552       SDValue ThisElt(0, 0), LastElt(0, 0);
3553       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3554       if (LastIsNonZero) {
3555         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3556                               MVT::i16, Op.getOperand(i-1));
3557       }
3558       if (ThisIsNonZero) {
3559         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3560         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3561                               ThisElt, DAG.getConstant(8, MVT::i8));
3562         if (LastIsNonZero)
3563           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3564       } else
3565         ThisElt = LastElt;
3566
3567       if (ThisElt.getNode())
3568         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3569                         DAG.getIntPtrConstant(i/2));
3570     }
3571   }
3572
3573   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3574 }
3575
3576 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3577 ///
3578 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3579                                      unsigned NumNonZero, unsigned NumZero,
3580                                      SelectionDAG &DAG,
3581                                      const TargetLowering &TLI) {
3582   if (NumNonZero > 4)
3583     return SDValue();
3584
3585   DebugLoc dl = Op.getDebugLoc();
3586   SDValue V(0, 0);
3587   bool First = true;
3588   for (unsigned i = 0; i < 8; ++i) {
3589     bool isNonZero = (NonZeros & (1 << i)) != 0;
3590     if (isNonZero) {
3591       if (First) {
3592         if (NumZero)
3593           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3594         else
3595           V = DAG.getUNDEF(MVT::v8i16);
3596         First = false;
3597       }
3598       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3599                       MVT::v8i16, V, Op.getOperand(i),
3600                       DAG.getIntPtrConstant(i));
3601     }
3602   }
3603
3604   return V;
3605 }
3606
3607 /// getVShift - Return a vector logical shift node.
3608 ///
3609 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3610                          unsigned NumBits, SelectionDAG &DAG,
3611                          const TargetLowering &TLI, DebugLoc dl) {
3612   bool isMMX = VT.getSizeInBits() == 64;
3613   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3614   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3615   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3616   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3617                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3618                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3619 }
3620
3621 SDValue
3622 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3623                                           SelectionDAG &DAG) const {
3624
3625   // Check if the scalar load can be widened into a vector load. And if
3626   // the address is "base + cst" see if the cst can be "absorbed" into
3627   // the shuffle mask.
3628   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3629     SDValue Ptr = LD->getBasePtr();
3630     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3631       return SDValue();
3632     EVT PVT = LD->getValueType(0);
3633     if (PVT != MVT::i32 && PVT != MVT::f32)
3634       return SDValue();
3635
3636     int FI = -1;
3637     int64_t Offset = 0;
3638     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3639       FI = FINode->getIndex();
3640       Offset = 0;
3641     } else if (Ptr.getOpcode() == ISD::ADD &&
3642                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3643                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3644       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3645       Offset = Ptr.getConstantOperandVal(1);
3646       Ptr = Ptr.getOperand(0);
3647     } else {
3648       return SDValue();
3649     }
3650
3651     SDValue Chain = LD->getChain();
3652     // Make sure the stack object alignment is at least 16.
3653     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3654     if (DAG.InferPtrAlignment(Ptr) < 16) {
3655       if (MFI->isFixedObjectIndex(FI)) {
3656         // Can't change the alignment. FIXME: It's possible to compute
3657         // the exact stack offset and reference FI + adjust offset instead.
3658         // If someone *really* cares about this. That's the way to implement it.
3659         return SDValue();
3660       } else {
3661         MFI->setObjectAlignment(FI, 16);
3662       }
3663     }
3664
3665     // (Offset % 16) must be multiple of 4. Then address is then
3666     // Ptr + (Offset & ~15).
3667     if (Offset < 0)
3668       return SDValue();
3669     if ((Offset % 16) & 3)
3670       return SDValue();
3671     int64_t StartOffset = Offset & ~15;
3672     if (StartOffset)
3673       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3674                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3675
3676     int EltNo = (Offset - StartOffset) >> 2;
3677     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3678     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3679     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3680                              false, false, 0);
3681     // Canonicalize it to a v4i32 shuffle.
3682     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3683     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3684                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3685                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3686   }
3687
3688   return SDValue();
3689 }
3690
3691 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3692 /// vector of type 'VT', see if the elements can be replaced by a single large
3693 /// load which has the same value as a build_vector whose operands are 'elts'.
3694 ///
3695 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3696 ///
3697 /// FIXME: we'd also like to handle the case where the last elements are zero
3698 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3699 /// There's even a handy isZeroNode for that purpose.
3700 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3701                                         DebugLoc &dl, SelectionDAG &DAG) {
3702   EVT EltVT = VT.getVectorElementType();
3703   unsigned NumElems = Elts.size();
3704
3705   LoadSDNode *LDBase = NULL;
3706   unsigned LastLoadedElt = -1U;
3707
3708   // For each element in the initializer, see if we've found a load or an undef.
3709   // If we don't find an initial load element, or later load elements are
3710   // non-consecutive, bail out.
3711   for (unsigned i = 0; i < NumElems; ++i) {
3712     SDValue Elt = Elts[i];
3713
3714     if (!Elt.getNode() ||
3715         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3716       return SDValue();
3717     if (!LDBase) {
3718       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3719         return SDValue();
3720       LDBase = cast<LoadSDNode>(Elt.getNode());
3721       LastLoadedElt = i;
3722       continue;
3723     }
3724     if (Elt.getOpcode() == ISD::UNDEF)
3725       continue;
3726
3727     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3728     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3729       return SDValue();
3730     LastLoadedElt = i;
3731   }
3732
3733   // If we have found an entire vector of loads and undefs, then return a large
3734   // load of the entire vector width starting at the base pointer.  If we found
3735   // consecutive loads for the low half, generate a vzext_load node.
3736   if (LastLoadedElt == NumElems - 1) {
3737     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3738       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3739                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3740                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3741     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3742                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3743                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3744                        LDBase->getAlignment());
3745   } else if (NumElems == 4 && LastLoadedElt == 1) {
3746     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3747     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3748     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3749     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3750   }
3751   return SDValue();
3752 }
3753
3754 SDValue
3755 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3756   DebugLoc dl = Op.getDebugLoc();
3757   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3758   if (ISD::isBuildVectorAllZeros(Op.getNode())
3759       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3760     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3761     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3762     // eliminated on x86-32 hosts.
3763     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3764       return Op;
3765
3766     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3767       return getOnesVector(Op.getValueType(), DAG, dl);
3768     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3769   }
3770
3771   EVT VT = Op.getValueType();
3772   EVT ExtVT = VT.getVectorElementType();
3773   unsigned EVTBits = ExtVT.getSizeInBits();
3774
3775   unsigned NumElems = Op.getNumOperands();
3776   unsigned NumZero  = 0;
3777   unsigned NumNonZero = 0;
3778   unsigned NonZeros = 0;
3779   bool IsAllConstants = true;
3780   SmallSet<SDValue, 8> Values;
3781   for (unsigned i = 0; i < NumElems; ++i) {
3782     SDValue Elt = Op.getOperand(i);
3783     if (Elt.getOpcode() == ISD::UNDEF)
3784       continue;
3785     Values.insert(Elt);
3786     if (Elt.getOpcode() != ISD::Constant &&
3787         Elt.getOpcode() != ISD::ConstantFP)
3788       IsAllConstants = false;
3789     if (X86::isZeroNode(Elt))
3790       NumZero++;
3791     else {
3792       NonZeros |= (1 << i);
3793       NumNonZero++;
3794     }
3795   }
3796
3797   if (NumNonZero == 0) {
3798     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3799     return DAG.getUNDEF(VT);
3800   }
3801
3802   // Special case for single non-zero, non-undef, element.
3803   if (NumNonZero == 1) {
3804     unsigned Idx = CountTrailingZeros_32(NonZeros);
3805     SDValue Item = Op.getOperand(Idx);
3806
3807     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3808     // the value are obviously zero, truncate the value to i32 and do the
3809     // insertion that way.  Only do this if the value is non-constant or if the
3810     // value is a constant being inserted into element 0.  It is cheaper to do
3811     // a constant pool load than it is to do a movd + shuffle.
3812     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3813         (!IsAllConstants || Idx == 0)) {
3814       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3815         // Handle MMX and SSE both.
3816         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3817         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3818
3819         // Truncate the value (which may itself be a constant) to i32, and
3820         // convert it to a vector with movd (S2V+shuffle to zero extend).
3821         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3822         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3823         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3824                                            Subtarget->hasSSE2(), DAG);
3825
3826         // Now we have our 32-bit value zero extended in the low element of
3827         // a vector.  If Idx != 0, swizzle it into place.
3828         if (Idx != 0) {
3829           SmallVector<int, 4> Mask;
3830           Mask.push_back(Idx);
3831           for (unsigned i = 1; i != VecElts; ++i)
3832             Mask.push_back(i);
3833           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3834                                       DAG.getUNDEF(Item.getValueType()),
3835                                       &Mask[0]);
3836         }
3837         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3838       }
3839     }
3840
3841     // If we have a constant or non-constant insertion into the low element of
3842     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3843     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3844     // depending on what the source datatype is.
3845     if (Idx == 0) {
3846       if (NumZero == 0) {
3847         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3848       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3849           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3850         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3851         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3852         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3853                                            DAG);
3854       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3855         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3856         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3857         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3858         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3859                                            Subtarget->hasSSE2(), DAG);
3860         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3861       }
3862     }
3863
3864     // Is it a vector logical left shift?
3865     if (NumElems == 2 && Idx == 1 &&
3866         X86::isZeroNode(Op.getOperand(0)) &&
3867         !X86::isZeroNode(Op.getOperand(1))) {
3868       unsigned NumBits = VT.getSizeInBits();
3869       return getVShift(true, VT,
3870                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3871                                    VT, Op.getOperand(1)),
3872                        NumBits/2, DAG, *this, dl);
3873     }
3874
3875     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3876       return SDValue();
3877
3878     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3879     // is a non-constant being inserted into an element other than the low one,
3880     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3881     // movd/movss) to move this into the low element, then shuffle it into
3882     // place.
3883     if (EVTBits == 32) {
3884       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3885
3886       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3887       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3888                                          Subtarget->hasSSE2(), DAG);
3889       SmallVector<int, 8> MaskVec;
3890       for (unsigned i = 0; i < NumElems; i++)
3891         MaskVec.push_back(i == Idx ? 0 : 1);
3892       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3893     }
3894   }
3895
3896   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3897   if (Values.size() == 1) {
3898     if (EVTBits == 32) {
3899       // Instead of a shuffle like this:
3900       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3901       // Check if it's possible to issue this instead.
3902       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3903       unsigned Idx = CountTrailingZeros_32(NonZeros);
3904       SDValue Item = Op.getOperand(Idx);
3905       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3906         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3907     }
3908     return SDValue();
3909   }
3910
3911   // A vector full of immediates; various special cases are already
3912   // handled, so this is best done with a single constant-pool load.
3913   if (IsAllConstants)
3914     return SDValue();
3915
3916   // Let legalizer expand 2-wide build_vectors.
3917   if (EVTBits == 64) {
3918     if (NumNonZero == 1) {
3919       // One half is zero or undef.
3920       unsigned Idx = CountTrailingZeros_32(NonZeros);
3921       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3922                                  Op.getOperand(Idx));
3923       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3924                                          Subtarget->hasSSE2(), DAG);
3925     }
3926     return SDValue();
3927   }
3928
3929   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3930   if (EVTBits == 8 && NumElems == 16) {
3931     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3932                                         *this);
3933     if (V.getNode()) return V;
3934   }
3935
3936   if (EVTBits == 16 && NumElems == 8) {
3937     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3938                                         *this);
3939     if (V.getNode()) return V;
3940   }
3941
3942   // If element VT is == 32 bits, turn it into a number of shuffles.
3943   SmallVector<SDValue, 8> V;
3944   V.resize(NumElems);
3945   if (NumElems == 4 && NumZero > 0) {
3946     for (unsigned i = 0; i < 4; ++i) {
3947       bool isZero = !(NonZeros & (1 << i));
3948       if (isZero)
3949         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3950       else
3951         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3952     }
3953
3954     for (unsigned i = 0; i < 2; ++i) {
3955       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3956         default: break;
3957         case 0:
3958           V[i] = V[i*2];  // Must be a zero vector.
3959           break;
3960         case 1:
3961           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3962           break;
3963         case 2:
3964           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3965           break;
3966         case 3:
3967           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3968           break;
3969       }
3970     }
3971
3972     SmallVector<int, 8> MaskVec;
3973     bool Reverse = (NonZeros & 0x3) == 2;
3974     for (unsigned i = 0; i < 2; ++i)
3975       MaskVec.push_back(Reverse ? 1-i : i);
3976     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3977     for (unsigned i = 0; i < 2; ++i)
3978       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3979     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3980   }
3981
3982   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3983     // Check for a build vector of consecutive loads.
3984     for (unsigned i = 0; i < NumElems; ++i)
3985       V[i] = Op.getOperand(i);
3986
3987     // Check for elements which are consecutive loads.
3988     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3989     if (LD.getNode())
3990       return LD;
3991
3992     // For SSE 4.1, use inserts into undef.
3993     if (getSubtarget()->hasSSE41()) {
3994       V[0] = DAG.getUNDEF(VT);
3995       for (unsigned i = 0; i < NumElems; ++i)
3996         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3997           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3998                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3999       return V[0];
4000     }
4001
4002     // Otherwise, expand into a number of unpckl*
4003     // e.g. for v4f32
4004     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4005     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4006     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4007     for (unsigned i = 0; i < NumElems; ++i)
4008       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4009     NumElems >>= 1;
4010     while (NumElems != 0) {
4011       for (unsigned i = 0; i < NumElems; ++i)
4012         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4013       NumElems >>= 1;
4014     }
4015     return V[0];
4016   }
4017   return SDValue();
4018 }
4019
4020 SDValue
4021 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4022   // We support concatenate two MMX registers and place them in a MMX
4023   // register.  This is better than doing a stack convert.
4024   DebugLoc dl = Op.getDebugLoc();
4025   EVT ResVT = Op.getValueType();
4026   assert(Op.getNumOperands() == 2);
4027   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4028          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4029   int Mask[2];
4030   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4031   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4032   InVec = Op.getOperand(1);
4033   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4034     unsigned NumElts = ResVT.getVectorNumElements();
4035     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4036     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4037                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4038   } else {
4039     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4040     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4041     Mask[0] = 0; Mask[1] = 2;
4042     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4043   }
4044   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4045 }
4046
4047 // v8i16 shuffles - Prefer shuffles in the following order:
4048 // 1. [all]   pshuflw, pshufhw, optional move
4049 // 2. [ssse3] 1 x pshufb
4050 // 3. [ssse3] 2 x pshufb + 1 x por
4051 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4052 static
4053 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4054                                  SelectionDAG &DAG,
4055                                  const X86TargetLowering &TLI) {
4056   SDValue V1 = SVOp->getOperand(0);
4057   SDValue V2 = SVOp->getOperand(1);
4058   DebugLoc dl = SVOp->getDebugLoc();
4059   SmallVector<int, 8> MaskVals;
4060
4061   // Determine if more than 1 of the words in each of the low and high quadwords
4062   // of the result come from the same quadword of one of the two inputs.  Undef
4063   // mask values count as coming from any quadword, for better codegen.
4064   SmallVector<unsigned, 4> LoQuad(4);
4065   SmallVector<unsigned, 4> HiQuad(4);
4066   BitVector InputQuads(4);
4067   for (unsigned i = 0; i < 8; ++i) {
4068     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4069     int EltIdx = SVOp->getMaskElt(i);
4070     MaskVals.push_back(EltIdx);
4071     if (EltIdx < 0) {
4072       ++Quad[0];
4073       ++Quad[1];
4074       ++Quad[2];
4075       ++Quad[3];
4076       continue;
4077     }
4078     ++Quad[EltIdx / 4];
4079     InputQuads.set(EltIdx / 4);
4080   }
4081
4082   int BestLoQuad = -1;
4083   unsigned MaxQuad = 1;
4084   for (unsigned i = 0; i < 4; ++i) {
4085     if (LoQuad[i] > MaxQuad) {
4086       BestLoQuad = i;
4087       MaxQuad = LoQuad[i];
4088     }
4089   }
4090
4091   int BestHiQuad = -1;
4092   MaxQuad = 1;
4093   for (unsigned i = 0; i < 4; ++i) {
4094     if (HiQuad[i] > MaxQuad) {
4095       BestHiQuad = i;
4096       MaxQuad = HiQuad[i];
4097     }
4098   }
4099
4100   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4101   // of the two input vectors, shuffle them into one input vector so only a
4102   // single pshufb instruction is necessary. If There are more than 2 input
4103   // quads, disable the next transformation since it does not help SSSE3.
4104   bool V1Used = InputQuads[0] || InputQuads[1];
4105   bool V2Used = InputQuads[2] || InputQuads[3];
4106   if (TLI.getSubtarget()->hasSSSE3()) {
4107     if (InputQuads.count() == 2 && V1Used && V2Used) {
4108       BestLoQuad = InputQuads.find_first();
4109       BestHiQuad = InputQuads.find_next(BestLoQuad);
4110     }
4111     if (InputQuads.count() > 2) {
4112       BestLoQuad = -1;
4113       BestHiQuad = -1;
4114     }
4115   }
4116
4117   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4118   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4119   // words from all 4 input quadwords.
4120   SDValue NewV;
4121   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4122     SmallVector<int, 8> MaskV;
4123     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4124     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4125     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4126                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4127                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4128     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4129
4130     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4131     // source words for the shuffle, to aid later transformations.
4132     bool AllWordsInNewV = true;
4133     bool InOrder[2] = { true, true };
4134     for (unsigned i = 0; i != 8; ++i) {
4135       int idx = MaskVals[i];
4136       if (idx != (int)i)
4137         InOrder[i/4] = false;
4138       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4139         continue;
4140       AllWordsInNewV = false;
4141       break;
4142     }
4143
4144     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4145     if (AllWordsInNewV) {
4146       for (int i = 0; i != 8; ++i) {
4147         int idx = MaskVals[i];
4148         if (idx < 0)
4149           continue;
4150         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4151         if ((idx != i) && idx < 4)
4152           pshufhw = false;
4153         if ((idx != i) && idx > 3)
4154           pshuflw = false;
4155       }
4156       V1 = NewV;
4157       V2Used = false;
4158       BestLoQuad = 0;
4159       BestHiQuad = 1;
4160     }
4161
4162     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4163     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4164     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4165       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4166                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4167     }
4168   }
4169
4170   // If we have SSSE3, and all words of the result are from 1 input vector,
4171   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4172   // is present, fall back to case 4.
4173   if (TLI.getSubtarget()->hasSSSE3()) {
4174     SmallVector<SDValue,16> pshufbMask;
4175
4176     // If we have elements from both input vectors, set the high bit of the
4177     // shuffle mask element to zero out elements that come from V2 in the V1
4178     // mask, and elements that come from V1 in the V2 mask, so that the two
4179     // results can be OR'd together.
4180     bool TwoInputs = V1Used && V2Used;
4181     for (unsigned i = 0; i != 8; ++i) {
4182       int EltIdx = MaskVals[i] * 2;
4183       if (TwoInputs && (EltIdx >= 16)) {
4184         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4185         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4186         continue;
4187       }
4188       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4189       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4190     }
4191     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4192     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4193                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4194                                  MVT::v16i8, &pshufbMask[0], 16));
4195     if (!TwoInputs)
4196       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4197
4198     // Calculate the shuffle mask for the second input, shuffle it, and
4199     // OR it with the first shuffled input.
4200     pshufbMask.clear();
4201     for (unsigned i = 0; i != 8; ++i) {
4202       int EltIdx = MaskVals[i] * 2;
4203       if (EltIdx < 16) {
4204         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4205         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4206         continue;
4207       }
4208       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4209       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4210     }
4211     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4212     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4213                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4214                                  MVT::v16i8, &pshufbMask[0], 16));
4215     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4216     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4217   }
4218
4219   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4220   // and update MaskVals with new element order.
4221   BitVector InOrder(8);
4222   if (BestLoQuad >= 0) {
4223     SmallVector<int, 8> MaskV;
4224     for (int i = 0; i != 4; ++i) {
4225       int idx = MaskVals[i];
4226       if (idx < 0) {
4227         MaskV.push_back(-1);
4228         InOrder.set(i);
4229       } else if ((idx / 4) == BestLoQuad) {
4230         MaskV.push_back(idx & 3);
4231         InOrder.set(i);
4232       } else {
4233         MaskV.push_back(-1);
4234       }
4235     }
4236     for (unsigned i = 4; i != 8; ++i)
4237       MaskV.push_back(i);
4238     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4239                                 &MaskV[0]);
4240   }
4241
4242   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4243   // and update MaskVals with the new element order.
4244   if (BestHiQuad >= 0) {
4245     SmallVector<int, 8> MaskV;
4246     for (unsigned i = 0; i != 4; ++i)
4247       MaskV.push_back(i);
4248     for (unsigned i = 4; i != 8; ++i) {
4249       int idx = MaskVals[i];
4250       if (idx < 0) {
4251         MaskV.push_back(-1);
4252         InOrder.set(i);
4253       } else if ((idx / 4) == BestHiQuad) {
4254         MaskV.push_back((idx & 3) + 4);
4255         InOrder.set(i);
4256       } else {
4257         MaskV.push_back(-1);
4258       }
4259     }
4260     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4261                                 &MaskV[0]);
4262   }
4263
4264   // In case BestHi & BestLo were both -1, which means each quadword has a word
4265   // from each of the four input quadwords, calculate the InOrder bitvector now
4266   // before falling through to the insert/extract cleanup.
4267   if (BestLoQuad == -1 && BestHiQuad == -1) {
4268     NewV = V1;
4269     for (int i = 0; i != 8; ++i)
4270       if (MaskVals[i] < 0 || MaskVals[i] == i)
4271         InOrder.set(i);
4272   }
4273
4274   // The other elements are put in the right place using pextrw and pinsrw.
4275   for (unsigned i = 0; i != 8; ++i) {
4276     if (InOrder[i])
4277       continue;
4278     int EltIdx = MaskVals[i];
4279     if (EltIdx < 0)
4280       continue;
4281     SDValue ExtOp = (EltIdx < 8)
4282     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4283                   DAG.getIntPtrConstant(EltIdx))
4284     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4285                   DAG.getIntPtrConstant(EltIdx - 8));
4286     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4287                        DAG.getIntPtrConstant(i));
4288   }
4289   return NewV;
4290 }
4291
4292 // v16i8 shuffles - Prefer shuffles in the following order:
4293 // 1. [ssse3] 1 x pshufb
4294 // 2. [ssse3] 2 x pshufb + 1 x por
4295 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4296 static
4297 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4298                                  SelectionDAG &DAG,
4299                                  const X86TargetLowering &TLI) {
4300   SDValue V1 = SVOp->getOperand(0);
4301   SDValue V2 = SVOp->getOperand(1);
4302   DebugLoc dl = SVOp->getDebugLoc();
4303   SmallVector<int, 16> MaskVals;
4304   SVOp->getMask(MaskVals);
4305
4306   // If we have SSSE3, case 1 is generated when all result bytes come from
4307   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4308   // present, fall back to case 3.
4309   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4310   bool V1Only = true;
4311   bool V2Only = true;
4312   for (unsigned i = 0; i < 16; ++i) {
4313     int EltIdx = MaskVals[i];
4314     if (EltIdx < 0)
4315       continue;
4316     if (EltIdx < 16)
4317       V2Only = false;
4318     else
4319       V1Only = false;
4320   }
4321
4322   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4323   if (TLI.getSubtarget()->hasSSSE3()) {
4324     SmallVector<SDValue,16> pshufbMask;
4325
4326     // If all result elements are from one input vector, then only translate
4327     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4328     //
4329     // Otherwise, we have elements from both input vectors, and must zero out
4330     // elements that come from V2 in the first mask, and V1 in the second mask
4331     // so that we can OR them together.
4332     bool TwoInputs = !(V1Only || V2Only);
4333     for (unsigned i = 0; i != 16; ++i) {
4334       int EltIdx = MaskVals[i];
4335       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4336         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4337         continue;
4338       }
4339       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4340     }
4341     // If all the elements are from V2, assign it to V1 and return after
4342     // building the first pshufb.
4343     if (V2Only)
4344       V1 = V2;
4345     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4346                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4347                                  MVT::v16i8, &pshufbMask[0], 16));
4348     if (!TwoInputs)
4349       return V1;
4350
4351     // Calculate the shuffle mask for the second input, shuffle it, and
4352     // OR it with the first shuffled input.
4353     pshufbMask.clear();
4354     for (unsigned i = 0; i != 16; ++i) {
4355       int EltIdx = MaskVals[i];
4356       if (EltIdx < 16) {
4357         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4358         continue;
4359       }
4360       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4361     }
4362     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4363                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4364                                  MVT::v16i8, &pshufbMask[0], 16));
4365     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4366   }
4367
4368   // No SSSE3 - Calculate in place words and then fix all out of place words
4369   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4370   // the 16 different words that comprise the two doublequadword input vectors.
4371   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4372   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4373   SDValue NewV = V2Only ? V2 : V1;
4374   for (int i = 0; i != 8; ++i) {
4375     int Elt0 = MaskVals[i*2];
4376     int Elt1 = MaskVals[i*2+1];
4377
4378     // This word of the result is all undef, skip it.
4379     if (Elt0 < 0 && Elt1 < 0)
4380       continue;
4381
4382     // This word of the result is already in the correct place, skip it.
4383     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4384       continue;
4385     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4386       continue;
4387
4388     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4389     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4390     SDValue InsElt;
4391
4392     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4393     // using a single extract together, load it and store it.
4394     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4395       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4396                            DAG.getIntPtrConstant(Elt1 / 2));
4397       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4398                         DAG.getIntPtrConstant(i));
4399       continue;
4400     }
4401
4402     // If Elt1 is defined, extract it from the appropriate source.  If the
4403     // source byte is not also odd, shift the extracted word left 8 bits
4404     // otherwise clear the bottom 8 bits if we need to do an or.
4405     if (Elt1 >= 0) {
4406       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4407                            DAG.getIntPtrConstant(Elt1 / 2));
4408       if ((Elt1 & 1) == 0)
4409         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4410                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4411       else if (Elt0 >= 0)
4412         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4413                              DAG.getConstant(0xFF00, MVT::i16));
4414     }
4415     // If Elt0 is defined, extract it from the appropriate source.  If the
4416     // source byte is not also even, shift the extracted word right 8 bits. If
4417     // Elt1 was also defined, OR the extracted values together before
4418     // inserting them in the result.
4419     if (Elt0 >= 0) {
4420       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4421                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4422       if ((Elt0 & 1) != 0)
4423         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4424                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4425       else if (Elt1 >= 0)
4426         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4427                              DAG.getConstant(0x00FF, MVT::i16));
4428       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4429                          : InsElt0;
4430     }
4431     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4432                        DAG.getIntPtrConstant(i));
4433   }
4434   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4435 }
4436
4437 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4438 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4439 /// done when every pair / quad of shuffle mask elements point to elements in
4440 /// the right sequence. e.g.
4441 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4442 static
4443 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4444                                  SelectionDAG &DAG,
4445                                  const TargetLowering &TLI, DebugLoc dl) {
4446   EVT VT = SVOp->getValueType(0);
4447   SDValue V1 = SVOp->getOperand(0);
4448   SDValue V2 = SVOp->getOperand(1);
4449   unsigned NumElems = VT.getVectorNumElements();
4450   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4451   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4452   EVT NewVT = MaskVT;
4453   switch (VT.getSimpleVT().SimpleTy) {
4454   default: assert(false && "Unexpected!");
4455   case MVT::v4f32: NewVT = MVT::v2f64; break;
4456   case MVT::v4i32: NewVT = MVT::v2i64; break;
4457   case MVT::v8i16: NewVT = MVT::v4i32; break;
4458   case MVT::v16i8: NewVT = MVT::v4i32; break;
4459   }
4460
4461   if (NewWidth == 2) {
4462     if (VT.isInteger())
4463       NewVT = MVT::v2i64;
4464     else
4465       NewVT = MVT::v2f64;
4466   }
4467   int Scale = NumElems / NewWidth;
4468   SmallVector<int, 8> MaskVec;
4469   for (unsigned i = 0; i < NumElems; i += Scale) {
4470     int StartIdx = -1;
4471     for (int j = 0; j < Scale; ++j) {
4472       int EltIdx = SVOp->getMaskElt(i+j);
4473       if (EltIdx < 0)
4474         continue;
4475       if (StartIdx == -1)
4476         StartIdx = EltIdx - (EltIdx % Scale);
4477       if (EltIdx != StartIdx + j)
4478         return SDValue();
4479     }
4480     if (StartIdx == -1)
4481       MaskVec.push_back(-1);
4482     else
4483       MaskVec.push_back(StartIdx / Scale);
4484   }
4485
4486   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4487   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4488   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4489 }
4490
4491 /// getVZextMovL - Return a zero-extending vector move low node.
4492 ///
4493 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4494                             SDValue SrcOp, SelectionDAG &DAG,
4495                             const X86Subtarget *Subtarget, DebugLoc dl) {
4496   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4497     LoadSDNode *LD = NULL;
4498     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4499       LD = dyn_cast<LoadSDNode>(SrcOp);
4500     if (!LD) {
4501       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4502       // instead.
4503       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4504       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4505           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4506           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4507           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4508         // PR2108
4509         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4510         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4511                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4512                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4513                                                    OpVT,
4514                                                    SrcOp.getOperand(0)
4515                                                           .getOperand(0))));
4516       }
4517     }
4518   }
4519
4520   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4521                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4522                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4523                                              OpVT, SrcOp)));
4524 }
4525
4526 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4527 /// shuffles.
4528 static SDValue
4529 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4530   SDValue V1 = SVOp->getOperand(0);
4531   SDValue V2 = SVOp->getOperand(1);
4532   DebugLoc dl = SVOp->getDebugLoc();
4533   EVT VT = SVOp->getValueType(0);
4534
4535   SmallVector<std::pair<int, int>, 8> Locs;
4536   Locs.resize(4);
4537   SmallVector<int, 8> Mask1(4U, -1);
4538   SmallVector<int, 8> PermMask;
4539   SVOp->getMask(PermMask);
4540
4541   unsigned NumHi = 0;
4542   unsigned NumLo = 0;
4543   for (unsigned i = 0; i != 4; ++i) {
4544     int Idx = PermMask[i];
4545     if (Idx < 0) {
4546       Locs[i] = std::make_pair(-1, -1);
4547     } else {
4548       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4549       if (Idx < 4) {
4550         Locs[i] = std::make_pair(0, NumLo);
4551         Mask1[NumLo] = Idx;
4552         NumLo++;
4553       } else {
4554         Locs[i] = std::make_pair(1, NumHi);
4555         if (2+NumHi < 4)
4556           Mask1[2+NumHi] = Idx;
4557         NumHi++;
4558       }
4559     }
4560   }
4561
4562   if (NumLo <= 2 && NumHi <= 2) {
4563     // If no more than two elements come from either vector. This can be
4564     // implemented with two shuffles. First shuffle gather the elements.
4565     // The second shuffle, which takes the first shuffle as both of its
4566     // vector operands, put the elements into the right order.
4567     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4568
4569     SmallVector<int, 8> Mask2(4U, -1);
4570
4571     for (unsigned i = 0; i != 4; ++i) {
4572       if (Locs[i].first == -1)
4573         continue;
4574       else {
4575         unsigned Idx = (i < 2) ? 0 : 4;
4576         Idx += Locs[i].first * 2 + Locs[i].second;
4577         Mask2[i] = Idx;
4578       }
4579     }
4580
4581     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4582   } else if (NumLo == 3 || NumHi == 3) {
4583     // Otherwise, we must have three elements from one vector, call it X, and
4584     // one element from the other, call it Y.  First, use a shufps to build an
4585     // intermediate vector with the one element from Y and the element from X
4586     // that will be in the same half in the final destination (the indexes don't
4587     // matter). Then, use a shufps to build the final vector, taking the half
4588     // containing the element from Y from the intermediate, and the other half
4589     // from X.
4590     if (NumHi == 3) {
4591       // Normalize it so the 3 elements come from V1.
4592       CommuteVectorShuffleMask(PermMask, VT);
4593       std::swap(V1, V2);
4594     }
4595
4596     // Find the element from V2.
4597     unsigned HiIndex;
4598     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4599       int Val = PermMask[HiIndex];
4600       if (Val < 0)
4601         continue;
4602       if (Val >= 4)
4603         break;
4604     }
4605
4606     Mask1[0] = PermMask[HiIndex];
4607     Mask1[1] = -1;
4608     Mask1[2] = PermMask[HiIndex^1];
4609     Mask1[3] = -1;
4610     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4611
4612     if (HiIndex >= 2) {
4613       Mask1[0] = PermMask[0];
4614       Mask1[1] = PermMask[1];
4615       Mask1[2] = HiIndex & 1 ? 6 : 4;
4616       Mask1[3] = HiIndex & 1 ? 4 : 6;
4617       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4618     } else {
4619       Mask1[0] = HiIndex & 1 ? 2 : 0;
4620       Mask1[1] = HiIndex & 1 ? 0 : 2;
4621       Mask1[2] = PermMask[2];
4622       Mask1[3] = PermMask[3];
4623       if (Mask1[2] >= 0)
4624         Mask1[2] += 4;
4625       if (Mask1[3] >= 0)
4626         Mask1[3] += 4;
4627       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4628     }
4629   }
4630
4631   // Break it into (shuffle shuffle_hi, shuffle_lo).
4632   Locs.clear();
4633   SmallVector<int,8> LoMask(4U, -1);
4634   SmallVector<int,8> HiMask(4U, -1);
4635
4636   SmallVector<int,8> *MaskPtr = &LoMask;
4637   unsigned MaskIdx = 0;
4638   unsigned LoIdx = 0;
4639   unsigned HiIdx = 2;
4640   for (unsigned i = 0; i != 4; ++i) {
4641     if (i == 2) {
4642       MaskPtr = &HiMask;
4643       MaskIdx = 1;
4644       LoIdx = 0;
4645       HiIdx = 2;
4646     }
4647     int Idx = PermMask[i];
4648     if (Idx < 0) {
4649       Locs[i] = std::make_pair(-1, -1);
4650     } else if (Idx < 4) {
4651       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4652       (*MaskPtr)[LoIdx] = Idx;
4653       LoIdx++;
4654     } else {
4655       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4656       (*MaskPtr)[HiIdx] = Idx;
4657       HiIdx++;
4658     }
4659   }
4660
4661   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4662   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4663   SmallVector<int, 8> MaskOps;
4664   for (unsigned i = 0; i != 4; ++i) {
4665     if (Locs[i].first == -1) {
4666       MaskOps.push_back(-1);
4667     } else {
4668       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4669       MaskOps.push_back(Idx);
4670     }
4671   }
4672   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4673 }
4674
4675 SDValue
4676 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4677   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4678   SDValue V1 = Op.getOperand(0);
4679   SDValue V2 = Op.getOperand(1);
4680   EVT VT = Op.getValueType();
4681   DebugLoc dl = Op.getDebugLoc();
4682   unsigned NumElems = VT.getVectorNumElements();
4683   bool isMMX = VT.getSizeInBits() == 64;
4684   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4685   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4686   bool V1IsSplat = false;
4687   bool V2IsSplat = false;
4688
4689   if (isZeroShuffle(SVOp))
4690     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4691
4692   // Promote splats to v4f32.
4693   if (SVOp->isSplat()) {
4694     if (isMMX || NumElems < 4)
4695       return Op;
4696     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4697   }
4698
4699   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4700   // do it!
4701   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4702     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4703     if (NewOp.getNode())
4704       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4705                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4706   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4707     // FIXME: Figure out a cleaner way to do this.
4708     // Try to make use of movq to zero out the top part.
4709     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4710       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4711       if (NewOp.getNode()) {
4712         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4713           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4714                               DAG, Subtarget, dl);
4715       }
4716     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4717       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4718       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4719         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4720                             DAG, Subtarget, dl);
4721     }
4722   }
4723
4724   if (X86::isPSHUFDMask(SVOp))
4725     return Op;
4726
4727   // Check if this can be converted into a logical shift.
4728   bool isLeft = false;
4729   unsigned ShAmt = 0;
4730   SDValue ShVal;
4731   bool isShift = getSubtarget()->hasSSE2() &&
4732     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4733   if (isShift && ShVal.hasOneUse()) {
4734     // If the shifted value has multiple uses, it may be cheaper to use
4735     // v_set0 + movlhps or movhlps, etc.
4736     EVT EltVT = VT.getVectorElementType();
4737     ShAmt *= EltVT.getSizeInBits();
4738     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4739   }
4740
4741   if (X86::isMOVLMask(SVOp)) {
4742     if (V1IsUndef)
4743       return V2;
4744     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4745       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4746     if (!isMMX)
4747       return Op;
4748   }
4749
4750   // FIXME: fold these into legal mask.
4751   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4752                  X86::isMOVSLDUPMask(SVOp) ||
4753                  X86::isMOVHLPSMask(SVOp) ||
4754                  X86::isMOVLHPSMask(SVOp) ||
4755                  X86::isMOVLPMask(SVOp)))
4756     return Op;
4757
4758   if (ShouldXformToMOVHLPS(SVOp) ||
4759       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4760     return CommuteVectorShuffle(SVOp, DAG);
4761
4762   if (isShift) {
4763     // No better options. Use a vshl / vsrl.
4764     EVT EltVT = VT.getVectorElementType();
4765     ShAmt *= EltVT.getSizeInBits();
4766     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4767   }
4768
4769   bool Commuted = false;
4770   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4771   // 1,1,1,1 -> v8i16 though.
4772   V1IsSplat = isSplatVector(V1.getNode());
4773   V2IsSplat = isSplatVector(V2.getNode());
4774
4775   // Canonicalize the splat or undef, if present, to be on the RHS.
4776   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4777     Op = CommuteVectorShuffle(SVOp, DAG);
4778     SVOp = cast<ShuffleVectorSDNode>(Op);
4779     V1 = SVOp->getOperand(0);
4780     V2 = SVOp->getOperand(1);
4781     std::swap(V1IsSplat, V2IsSplat);
4782     std::swap(V1IsUndef, V2IsUndef);
4783     Commuted = true;
4784   }
4785
4786   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4787     // Shuffling low element of v1 into undef, just return v1.
4788     if (V2IsUndef)
4789       return V1;
4790     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4791     // the instruction selector will not match, so get a canonical MOVL with
4792     // swapped operands to undo the commute.
4793     return getMOVL(DAG, dl, VT, V2, V1);
4794   }
4795
4796   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4797       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4798       X86::isUNPCKLMask(SVOp) ||
4799       X86::isUNPCKHMask(SVOp))
4800     return Op;
4801
4802   if (V2IsSplat) {
4803     // Normalize mask so all entries that point to V2 points to its first
4804     // element then try to match unpck{h|l} again. If match, return a
4805     // new vector_shuffle with the corrected mask.
4806     SDValue NewMask = NormalizeMask(SVOp, DAG);
4807     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4808     if (NSVOp != SVOp) {
4809       if (X86::isUNPCKLMask(NSVOp, true)) {
4810         return NewMask;
4811       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4812         return NewMask;
4813       }
4814     }
4815   }
4816
4817   if (Commuted) {
4818     // Commute is back and try unpck* again.
4819     // FIXME: this seems wrong.
4820     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4821     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4822     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4823         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4824         X86::isUNPCKLMask(NewSVOp) ||
4825         X86::isUNPCKHMask(NewSVOp))
4826       return NewOp;
4827   }
4828
4829   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4830
4831   // Normalize the node to match x86 shuffle ops if needed
4832   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4833     return CommuteVectorShuffle(SVOp, DAG);
4834
4835   // Check for legal shuffle and return?
4836   SmallVector<int, 16> PermMask;
4837   SVOp->getMask(PermMask);
4838   if (isShuffleMaskLegal(PermMask, VT))
4839     return Op;
4840
4841   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4842   if (VT == MVT::v8i16) {
4843     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4844     if (NewOp.getNode())
4845       return NewOp;
4846   }
4847
4848   if (VT == MVT::v16i8) {
4849     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4850     if (NewOp.getNode())
4851       return NewOp;
4852   }
4853
4854   // Handle all 4 wide cases with a number of shuffles except for MMX.
4855   if (NumElems == 4 && !isMMX)
4856     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4857
4858   return SDValue();
4859 }
4860
4861 SDValue
4862 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4863                                                 SelectionDAG &DAG) const {
4864   EVT VT = Op.getValueType();
4865   DebugLoc dl = Op.getDebugLoc();
4866   if (VT.getSizeInBits() == 8) {
4867     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4868                                     Op.getOperand(0), Op.getOperand(1));
4869     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4870                                     DAG.getValueType(VT));
4871     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4872   } else if (VT.getSizeInBits() == 16) {
4873     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4874     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4875     if (Idx == 0)
4876       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4877                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4878                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4879                                                  MVT::v4i32,
4880                                                  Op.getOperand(0)),
4881                                      Op.getOperand(1)));
4882     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4883                                     Op.getOperand(0), Op.getOperand(1));
4884     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4885                                     DAG.getValueType(VT));
4886     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4887   } else if (VT == MVT::f32) {
4888     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4889     // the result back to FR32 register. It's only worth matching if the
4890     // result has a single use which is a store or a bitcast to i32.  And in
4891     // the case of a store, it's not worth it if the index is a constant 0,
4892     // because a MOVSSmr can be used instead, which is smaller and faster.
4893     if (!Op.hasOneUse())
4894       return SDValue();
4895     SDNode *User = *Op.getNode()->use_begin();
4896     if ((User->getOpcode() != ISD::STORE ||
4897          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4898           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4899         (User->getOpcode() != ISD::BIT_CONVERT ||
4900          User->getValueType(0) != MVT::i32))
4901       return SDValue();
4902     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4903                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4904                                               Op.getOperand(0)),
4905                                               Op.getOperand(1));
4906     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4907   } else if (VT == MVT::i32) {
4908     // ExtractPS works with constant index.
4909     if (isa<ConstantSDNode>(Op.getOperand(1)))
4910       return Op;
4911   }
4912   return SDValue();
4913 }
4914
4915
4916 SDValue
4917 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4918                                            SelectionDAG &DAG) const {
4919   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4920     return SDValue();
4921
4922   if (Subtarget->hasSSE41()) {
4923     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4924     if (Res.getNode())
4925       return Res;
4926   }
4927
4928   EVT VT = Op.getValueType();
4929   DebugLoc dl = Op.getDebugLoc();
4930   // TODO: handle v16i8.
4931   if (VT.getSizeInBits() == 16) {
4932     SDValue Vec = Op.getOperand(0);
4933     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4934     if (Idx == 0)
4935       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4936                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4937                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4938                                                  MVT::v4i32, Vec),
4939                                      Op.getOperand(1)));
4940     // Transform it so it match pextrw which produces a 32-bit result.
4941     EVT EltVT = MVT::i32;
4942     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4943                                     Op.getOperand(0), Op.getOperand(1));
4944     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4945                                     DAG.getValueType(VT));
4946     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4947   } else if (VT.getSizeInBits() == 32) {
4948     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4949     if (Idx == 0)
4950       return Op;
4951
4952     // SHUFPS the element to the lowest double word, then movss.
4953     int Mask[4] = { Idx, -1, -1, -1 };
4954     EVT VVT = Op.getOperand(0).getValueType();
4955     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4956                                        DAG.getUNDEF(VVT), Mask);
4957     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4958                        DAG.getIntPtrConstant(0));
4959   } else if (VT.getSizeInBits() == 64) {
4960     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4961     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4962     //        to match extract_elt for f64.
4963     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4964     if (Idx == 0)
4965       return Op;
4966
4967     // UNPCKHPD the element to the lowest double word, then movsd.
4968     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4969     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4970     int Mask[2] = { 1, -1 };
4971     EVT VVT = Op.getOperand(0).getValueType();
4972     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4973                                        DAG.getUNDEF(VVT), Mask);
4974     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4975                        DAG.getIntPtrConstant(0));
4976   }
4977
4978   return SDValue();
4979 }
4980
4981 SDValue
4982 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
4983                                                SelectionDAG &DAG) const {
4984   EVT VT = Op.getValueType();
4985   EVT EltVT = VT.getVectorElementType();
4986   DebugLoc dl = Op.getDebugLoc();
4987
4988   SDValue N0 = Op.getOperand(0);
4989   SDValue N1 = Op.getOperand(1);
4990   SDValue N2 = Op.getOperand(2);
4991
4992   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4993       isa<ConstantSDNode>(N2)) {
4994     unsigned Opc;
4995     if (VT == MVT::v8i16)
4996       Opc = X86ISD::PINSRW;
4997     else if (VT == MVT::v4i16)
4998       Opc = X86ISD::MMX_PINSRW;
4999     else if (VT == MVT::v16i8)
5000       Opc = X86ISD::PINSRB;
5001     else
5002       Opc = X86ISD::PINSRB;
5003
5004     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5005     // argument.
5006     if (N1.getValueType() != MVT::i32)
5007       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5008     if (N2.getValueType() != MVT::i32)
5009       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5010     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5011   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5012     // Bits [7:6] of the constant are the source select.  This will always be
5013     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5014     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5015     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5016     // Bits [5:4] of the constant are the destination select.  This is the
5017     //  value of the incoming immediate.
5018     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5019     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5020     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5021     // Create this as a scalar to vector..
5022     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5023     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5024   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5025     // PINSR* works with constant index.
5026     return Op;
5027   }
5028   return SDValue();
5029 }
5030
5031 SDValue
5032 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5033   EVT VT = Op.getValueType();
5034   EVT EltVT = VT.getVectorElementType();
5035
5036   if (Subtarget->hasSSE41())
5037     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5038
5039   if (EltVT == MVT::i8)
5040     return SDValue();
5041
5042   DebugLoc dl = Op.getDebugLoc();
5043   SDValue N0 = Op.getOperand(0);
5044   SDValue N1 = Op.getOperand(1);
5045   SDValue N2 = Op.getOperand(2);
5046
5047   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5048     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5049     // as its second argument.
5050     if (N1.getValueType() != MVT::i32)
5051       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5052     if (N2.getValueType() != MVT::i32)
5053       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5054     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5055                        dl, VT, N0, N1, N2);
5056   }
5057   return SDValue();
5058 }
5059
5060 SDValue
5061 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5062   DebugLoc dl = Op.getDebugLoc();
5063
5064   if (Op.getValueType() == MVT::v1i64 &&
5065       Op.getOperand(0).getValueType() == MVT::i64)
5066     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5067
5068   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5069   EVT VT = MVT::v2i32;
5070   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5071   default: break;
5072   case MVT::v16i8:
5073   case MVT::v8i16:
5074     VT = MVT::v4i32;
5075     break;
5076   }
5077   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5078                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5079 }
5080
5081 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5082 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5083 // one of the above mentioned nodes. It has to be wrapped because otherwise
5084 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5085 // be used to form addressing mode. These wrapped nodes will be selected
5086 // into MOV32ri.
5087 SDValue
5088 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5089   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5090
5091   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5092   // global base reg.
5093   unsigned char OpFlag = 0;
5094   unsigned WrapperKind = X86ISD::Wrapper;
5095   CodeModel::Model M = getTargetMachine().getCodeModel();
5096
5097   if (Subtarget->isPICStyleRIPRel() &&
5098       (M == CodeModel::Small || M == CodeModel::Kernel))
5099     WrapperKind = X86ISD::WrapperRIP;
5100   else if (Subtarget->isPICStyleGOT())
5101     OpFlag = X86II::MO_GOTOFF;
5102   else if (Subtarget->isPICStyleStubPIC())
5103     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5104
5105   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5106                                              CP->getAlignment(),
5107                                              CP->getOffset(), OpFlag);
5108   DebugLoc DL = CP->getDebugLoc();
5109   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5110   // With PIC, the address is actually $g + Offset.
5111   if (OpFlag) {
5112     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5113                          DAG.getNode(X86ISD::GlobalBaseReg,
5114                                      DebugLoc(), getPointerTy()),
5115                          Result);
5116   }
5117
5118   return Result;
5119 }
5120
5121 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5122   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5123
5124   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5125   // global base reg.
5126   unsigned char OpFlag = 0;
5127   unsigned WrapperKind = X86ISD::Wrapper;
5128   CodeModel::Model M = getTargetMachine().getCodeModel();
5129
5130   if (Subtarget->isPICStyleRIPRel() &&
5131       (M == CodeModel::Small || M == CodeModel::Kernel))
5132     WrapperKind = X86ISD::WrapperRIP;
5133   else if (Subtarget->isPICStyleGOT())
5134     OpFlag = X86II::MO_GOTOFF;
5135   else if (Subtarget->isPICStyleStubPIC())
5136     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5137
5138   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5139                                           OpFlag);
5140   DebugLoc DL = JT->getDebugLoc();
5141   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5142
5143   // With PIC, the address is actually $g + Offset.
5144   if (OpFlag) {
5145     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5146                          DAG.getNode(X86ISD::GlobalBaseReg,
5147                                      DebugLoc(), getPointerTy()),
5148                          Result);
5149   }
5150
5151   return Result;
5152 }
5153
5154 SDValue
5155 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5156   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5157
5158   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5159   // global base reg.
5160   unsigned char OpFlag = 0;
5161   unsigned WrapperKind = X86ISD::Wrapper;
5162   CodeModel::Model M = getTargetMachine().getCodeModel();
5163
5164   if (Subtarget->isPICStyleRIPRel() &&
5165       (M == CodeModel::Small || M == CodeModel::Kernel))
5166     WrapperKind = X86ISD::WrapperRIP;
5167   else if (Subtarget->isPICStyleGOT())
5168     OpFlag = X86II::MO_GOTOFF;
5169   else if (Subtarget->isPICStyleStubPIC())
5170     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5171
5172   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5173
5174   DebugLoc DL = Op.getDebugLoc();
5175   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5176
5177
5178   // With PIC, the address is actually $g + Offset.
5179   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5180       !Subtarget->is64Bit()) {
5181     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5182                          DAG.getNode(X86ISD::GlobalBaseReg,
5183                                      DebugLoc(), getPointerTy()),
5184                          Result);
5185   }
5186
5187   return Result;
5188 }
5189
5190 SDValue
5191 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5192   // Create the TargetBlockAddressAddress node.
5193   unsigned char OpFlags =
5194     Subtarget->ClassifyBlockAddressReference();
5195   CodeModel::Model M = getTargetMachine().getCodeModel();
5196   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5197   DebugLoc dl = Op.getDebugLoc();
5198   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5199                                        /*isTarget=*/true, OpFlags);
5200
5201   if (Subtarget->isPICStyleRIPRel() &&
5202       (M == CodeModel::Small || M == CodeModel::Kernel))
5203     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5204   else
5205     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5206
5207   // With PIC, the address is actually $g + Offset.
5208   if (isGlobalRelativeToPICBase(OpFlags)) {
5209     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5210                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5211                          Result);
5212   }
5213
5214   return Result;
5215 }
5216
5217 SDValue
5218 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5219                                       int64_t Offset,
5220                                       SelectionDAG &DAG) const {
5221   // Create the TargetGlobalAddress node, folding in the constant
5222   // offset if it is legal.
5223   unsigned char OpFlags =
5224     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5225   CodeModel::Model M = getTargetMachine().getCodeModel();
5226   SDValue Result;
5227   if (OpFlags == X86II::MO_NO_FLAG &&
5228       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5229     // A direct static reference to a global.
5230     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5231     Offset = 0;
5232   } else {
5233     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5234   }
5235
5236   if (Subtarget->isPICStyleRIPRel() &&
5237       (M == CodeModel::Small || M == CodeModel::Kernel))
5238     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5239   else
5240     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5241
5242   // With PIC, the address is actually $g + Offset.
5243   if (isGlobalRelativeToPICBase(OpFlags)) {
5244     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5245                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5246                          Result);
5247   }
5248
5249   // For globals that require a load from a stub to get the address, emit the
5250   // load.
5251   if (isGlobalStubReference(OpFlags))
5252     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5253                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5254
5255   // If there was a non-zero offset that we didn't fold, create an explicit
5256   // addition for it.
5257   if (Offset != 0)
5258     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5259                          DAG.getConstant(Offset, getPointerTy()));
5260
5261   return Result;
5262 }
5263
5264 SDValue
5265 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5266   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5267   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5268   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5269 }
5270
5271 static SDValue
5272 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5273            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5274            unsigned char OperandFlags) {
5275   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5276   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5277   DebugLoc dl = GA->getDebugLoc();
5278   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5279                                            GA->getValueType(0),
5280                                            GA->getOffset(),
5281                                            OperandFlags);
5282   if (InFlag) {
5283     SDValue Ops[] = { Chain,  TGA, *InFlag };
5284     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5285   } else {
5286     SDValue Ops[]  = { Chain, TGA };
5287     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5288   }
5289
5290   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5291   MFI->setAdjustsStack(true);
5292
5293   SDValue Flag = Chain.getValue(1);
5294   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5295 }
5296
5297 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5298 static SDValue
5299 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5300                                 const EVT PtrVT) {
5301   SDValue InFlag;
5302   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5303   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5304                                      DAG.getNode(X86ISD::GlobalBaseReg,
5305                                                  DebugLoc(), PtrVT), InFlag);
5306   InFlag = Chain.getValue(1);
5307
5308   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5309 }
5310
5311 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5312 static SDValue
5313 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5314                                 const EVT PtrVT) {
5315   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5316                     X86::RAX, X86II::MO_TLSGD);
5317 }
5318
5319 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5320 // "local exec" model.
5321 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5322                                    const EVT PtrVT, TLSModel::Model model,
5323                                    bool is64Bit) {
5324   DebugLoc dl = GA->getDebugLoc();
5325   // Get the Thread Pointer
5326   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5327                              DebugLoc(), PtrVT,
5328                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5329                                              MVT::i32));
5330
5331   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5332                                       NULL, 0, false, false, 0);
5333
5334   unsigned char OperandFlags = 0;
5335   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5336   // initialexec.
5337   unsigned WrapperKind = X86ISD::Wrapper;
5338   if (model == TLSModel::LocalExec) {
5339     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5340   } else if (is64Bit) {
5341     assert(model == TLSModel::InitialExec);
5342     OperandFlags = X86II::MO_GOTTPOFF;
5343     WrapperKind = X86ISD::WrapperRIP;
5344   } else {
5345     assert(model == TLSModel::InitialExec);
5346     OperandFlags = X86II::MO_INDNTPOFF;
5347   }
5348
5349   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5350   // exec)
5351   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5352                                            GA->getOffset(), OperandFlags);
5353   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5354
5355   if (model == TLSModel::InitialExec)
5356     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5357                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5358
5359   // The address of the thread local variable is the add of the thread
5360   // pointer with the offset of the variable.
5361   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5362 }
5363
5364 SDValue
5365 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5366
5367   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5368   const GlobalValue *GV = GA->getGlobal();
5369
5370   if (Subtarget->isTargetELF()) {
5371     // TODO: implement the "local dynamic" model
5372     // TODO: implement the "initial exec"model for pic executables
5373
5374     // If GV is an alias then use the aliasee for determining
5375     // thread-localness.
5376     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5377       GV = GA->resolveAliasedGlobal(false);
5378
5379     TLSModel::Model model
5380       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5381
5382     switch (model) {
5383       case TLSModel::GeneralDynamic:
5384       case TLSModel::LocalDynamic: // not implemented
5385         if (Subtarget->is64Bit())
5386           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5387         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5388
5389       case TLSModel::InitialExec:
5390       case TLSModel::LocalExec:
5391         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5392                                    Subtarget->is64Bit());
5393     }
5394   } else if (Subtarget->isTargetDarwin()) {
5395     // Darwin only has one model of TLS.  Lower to that.
5396     unsigned char OpFlag = 0;
5397     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5398                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5399
5400     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5401     // global base reg.
5402     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5403                   !Subtarget->is64Bit();
5404     if (PIC32)
5405       OpFlag = X86II::MO_TLVP_PIC_BASE;
5406     else
5407       OpFlag = X86II::MO_TLVP;
5408
5409     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(),
5410                                                 getPointerTy(),
5411                                                 GA->getOffset(), OpFlag);
5412
5413     DebugLoc DL = Op.getDebugLoc();
5414     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5415
5416     // With PIC32, the address is actually $g + Offset.
5417     if (PIC32)
5418       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5419                            DAG.getNode(X86ISD::GlobalBaseReg,
5420                                        DebugLoc(), getPointerTy()),
5421                            Offset);
5422
5423     // Lowering the machine isd will make sure everything is in the right
5424     // location.
5425     SDValue Args[] = { Offset };
5426     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5427
5428     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5429     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5430     MFI->setAdjustsStack(true);
5431
5432     // And our return value (tls address) is in the standard call return value
5433     // location.
5434     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5435     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5436   }
5437
5438   assert(false &&
5439          "TLS not implemented for this target.");
5440
5441   llvm_unreachable("Unreachable");
5442   return SDValue();
5443 }
5444
5445
5446 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5447 /// take a 2 x i32 value to shift plus a shift amount.
5448 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5449   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5450   EVT VT = Op.getValueType();
5451   unsigned VTBits = VT.getSizeInBits();
5452   DebugLoc dl = Op.getDebugLoc();
5453   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5454   SDValue ShOpLo = Op.getOperand(0);
5455   SDValue ShOpHi = Op.getOperand(1);
5456   SDValue ShAmt  = Op.getOperand(2);
5457   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5458                                      DAG.getConstant(VTBits - 1, MVT::i8))
5459                        : DAG.getConstant(0, VT);
5460
5461   SDValue Tmp2, Tmp3;
5462   if (Op.getOpcode() == ISD::SHL_PARTS) {
5463     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5464     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5465   } else {
5466     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5467     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5468   }
5469
5470   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5471                                 DAG.getConstant(VTBits, MVT::i8));
5472   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5473                              AndNode, DAG.getConstant(0, MVT::i8));
5474
5475   SDValue Hi, Lo;
5476   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5477   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5478   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5479
5480   if (Op.getOpcode() == ISD::SHL_PARTS) {
5481     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5482     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5483   } else {
5484     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5485     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5486   }
5487
5488   SDValue Ops[2] = { Lo, Hi };
5489   return DAG.getMergeValues(Ops, 2, dl);
5490 }
5491
5492 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5493                                            SelectionDAG &DAG) const {
5494   EVT SrcVT = Op.getOperand(0).getValueType();
5495
5496   if (SrcVT.isVector()) {
5497     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5498       return Op;
5499     }
5500     return SDValue();
5501   }
5502
5503   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5504          "Unknown SINT_TO_FP to lower!");
5505
5506   // These are really Legal; return the operand so the caller accepts it as
5507   // Legal.
5508   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5509     return Op;
5510   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5511       Subtarget->is64Bit()) {
5512     return Op;
5513   }
5514
5515   DebugLoc dl = Op.getDebugLoc();
5516   unsigned Size = SrcVT.getSizeInBits()/8;
5517   MachineFunction &MF = DAG.getMachineFunction();
5518   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5519   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5520   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5521                                StackSlot,
5522                                PseudoSourceValue::getFixedStack(SSFI), 0,
5523                                false, false, 0);
5524   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5525 }
5526
5527 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5528                                      SDValue StackSlot,
5529                                      SelectionDAG &DAG) const {
5530   // Build the FILD
5531   DebugLoc dl = Op.getDebugLoc();
5532   SDVTList Tys;
5533   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5534   if (useSSE)
5535     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5536   else
5537     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5538   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5539   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5540                                Tys, Ops, array_lengthof(Ops));
5541
5542   if (useSSE) {
5543     Chain = Result.getValue(1);
5544     SDValue InFlag = Result.getValue(2);
5545
5546     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5547     // shouldn't be necessary except that RFP cannot be live across
5548     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5549     MachineFunction &MF = DAG.getMachineFunction();
5550     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5551     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5552     Tys = DAG.getVTList(MVT::Other);
5553     SDValue Ops[] = {
5554       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5555     };
5556     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5557     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5558                          PseudoSourceValue::getFixedStack(SSFI), 0,
5559                          false, false, 0);
5560   }
5561
5562   return Result;
5563 }
5564
5565 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5566 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5567                                                SelectionDAG &DAG) const {
5568   // This algorithm is not obvious. Here it is in C code, more or less:
5569   /*
5570     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5571       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5572       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5573
5574       // Copy ints to xmm registers.
5575       __m128i xh = _mm_cvtsi32_si128( hi );
5576       __m128i xl = _mm_cvtsi32_si128( lo );
5577
5578       // Combine into low half of a single xmm register.
5579       __m128i x = _mm_unpacklo_epi32( xh, xl );
5580       __m128d d;
5581       double sd;
5582
5583       // Merge in appropriate exponents to give the integer bits the right
5584       // magnitude.
5585       x = _mm_unpacklo_epi32( x, exp );
5586
5587       // Subtract away the biases to deal with the IEEE-754 double precision
5588       // implicit 1.
5589       d = _mm_sub_pd( (__m128d) x, bias );
5590
5591       // All conversions up to here are exact. The correctly rounded result is
5592       // calculated using the current rounding mode using the following
5593       // horizontal add.
5594       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5595       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5596                                 // store doesn't really need to be here (except
5597                                 // maybe to zero the other double)
5598       return sd;
5599     }
5600   */
5601
5602   DebugLoc dl = Op.getDebugLoc();
5603   LLVMContext *Context = DAG.getContext();
5604
5605   // Build some magic constants.
5606   std::vector<Constant*> CV0;
5607   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5608   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5609   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5610   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5611   Constant *C0 = ConstantVector::get(CV0);
5612   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5613
5614   std::vector<Constant*> CV1;
5615   CV1.push_back(
5616     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5617   CV1.push_back(
5618     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5619   Constant *C1 = ConstantVector::get(CV1);
5620   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5621
5622   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5623                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5624                                         Op.getOperand(0),
5625                                         DAG.getIntPtrConstant(1)));
5626   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5627                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5628                                         Op.getOperand(0),
5629                                         DAG.getIntPtrConstant(0)));
5630   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5631   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5632                               PseudoSourceValue::getConstantPool(), 0,
5633                               false, false, 16);
5634   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5635   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5636   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5637                               PseudoSourceValue::getConstantPool(), 0,
5638                               false, false, 16);
5639   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5640
5641   // Add the halves; easiest way is to swap them into another reg first.
5642   int ShufMask[2] = { 1, -1 };
5643   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5644                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5645   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5646   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5647                      DAG.getIntPtrConstant(0));
5648 }
5649
5650 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5651 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5652                                                SelectionDAG &DAG) const {
5653   DebugLoc dl = Op.getDebugLoc();
5654   // FP constant to bias correct the final result.
5655   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5656                                    MVT::f64);
5657
5658   // Load the 32-bit value into an XMM register.
5659   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5660                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5661                                          Op.getOperand(0),
5662                                          DAG.getIntPtrConstant(0)));
5663
5664   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5665                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5666                      DAG.getIntPtrConstant(0));
5667
5668   // Or the load with the bias.
5669   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5670                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5671                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5672                                                    MVT::v2f64, Load)),
5673                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5674                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5675                                                    MVT::v2f64, Bias)));
5676   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5677                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5678                    DAG.getIntPtrConstant(0));
5679
5680   // Subtract the bias.
5681   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5682
5683   // Handle final rounding.
5684   EVT DestVT = Op.getValueType();
5685
5686   if (DestVT.bitsLT(MVT::f64)) {
5687     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5688                        DAG.getIntPtrConstant(0));
5689   } else if (DestVT.bitsGT(MVT::f64)) {
5690     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5691   }
5692
5693   // Handle final rounding.
5694   return Sub;
5695 }
5696
5697 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5698                                            SelectionDAG &DAG) const {
5699   SDValue N0 = Op.getOperand(0);
5700   DebugLoc dl = Op.getDebugLoc();
5701
5702   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5703   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5704   // the optimization here.
5705   if (DAG.SignBitIsZero(N0))
5706     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5707
5708   EVT SrcVT = N0.getValueType();
5709   EVT DstVT = Op.getValueType();
5710   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5711     return LowerUINT_TO_FP_i64(Op, DAG);
5712   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5713     return LowerUINT_TO_FP_i32(Op, DAG);
5714
5715   // Make a 64-bit buffer, and use it to build an FILD.
5716   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5717   if (SrcVT == MVT::i32) {
5718     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5719     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5720                                      getPointerTy(), StackSlot, WordOff);
5721     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5722                                   StackSlot, NULL, 0, false, false, 0);
5723     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5724                                   OffsetSlot, NULL, 0, false, false, 0);
5725     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5726     return Fild;
5727   }
5728
5729   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5730   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5731                                 StackSlot, NULL, 0, false, false, 0);
5732   // For i64 source, we need to add the appropriate power of 2 if the input
5733   // was negative.  This is the same as the optimization in
5734   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5735   // we must be careful to do the computation in x87 extended precision, not
5736   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5737   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5738   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5739   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5740
5741   APInt FF(32, 0x5F800000ULL);
5742
5743   // Check whether the sign bit is set.
5744   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5745                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5746                                  ISD::SETLT);
5747
5748   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5749   SDValue FudgePtr = DAG.getConstantPool(
5750                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5751                                          getPointerTy());
5752
5753   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5754   SDValue Zero = DAG.getIntPtrConstant(0);
5755   SDValue Four = DAG.getIntPtrConstant(4);
5756   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5757                                Zero, Four);
5758   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5759
5760   // Load the value out, extending it from f32 to f80.
5761   // FIXME: Avoid the extend by constructing the right constant pool?
5762   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
5763                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5764                                  0, MVT::f32, false, false, 4);
5765   // Extend everything to 80 bits to force it to be done on x87.
5766   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5767   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5768 }
5769
5770 std::pair<SDValue,SDValue> X86TargetLowering::
5771 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5772   DebugLoc dl = Op.getDebugLoc();
5773
5774   EVT DstTy = Op.getValueType();
5775
5776   if (!IsSigned) {
5777     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5778     DstTy = MVT::i64;
5779   }
5780
5781   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5782          DstTy.getSimpleVT() >= MVT::i16 &&
5783          "Unknown FP_TO_SINT to lower!");
5784
5785   // These are really Legal.
5786   if (DstTy == MVT::i32 &&
5787       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5788     return std::make_pair(SDValue(), SDValue());
5789   if (Subtarget->is64Bit() &&
5790       DstTy == MVT::i64 &&
5791       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5792     return std::make_pair(SDValue(), SDValue());
5793
5794   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5795   // stack slot.
5796   MachineFunction &MF = DAG.getMachineFunction();
5797   unsigned MemSize = DstTy.getSizeInBits()/8;
5798   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5799   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5800
5801   unsigned Opc;
5802   switch (DstTy.getSimpleVT().SimpleTy) {
5803   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5804   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5805   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5806   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5807   }
5808
5809   SDValue Chain = DAG.getEntryNode();
5810   SDValue Value = Op.getOperand(0);
5811   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5812     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5813     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5814                          PseudoSourceValue::getFixedStack(SSFI), 0,
5815                          false, false, 0);
5816     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5817     SDValue Ops[] = {
5818       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5819     };
5820     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5821     Chain = Value.getValue(1);
5822     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5823     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5824   }
5825
5826   // Build the FP_TO_INT*_IN_MEM
5827   SDValue Ops[] = { Chain, Value, StackSlot };
5828   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5829
5830   return std::make_pair(FIST, StackSlot);
5831 }
5832
5833 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5834                                            SelectionDAG &DAG) const {
5835   if (Op.getValueType().isVector()) {
5836     if (Op.getValueType() == MVT::v2i32 &&
5837         Op.getOperand(0).getValueType() == MVT::v2f64) {
5838       return Op;
5839     }
5840     return SDValue();
5841   }
5842
5843   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5844   SDValue FIST = Vals.first, StackSlot = Vals.second;
5845   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5846   if (FIST.getNode() == 0) return Op;
5847
5848   // Load the result.
5849   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5850                      FIST, StackSlot, NULL, 0, false, false, 0);
5851 }
5852
5853 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5854                                            SelectionDAG &DAG) const {
5855   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5856   SDValue FIST = Vals.first, StackSlot = Vals.second;
5857   assert(FIST.getNode() && "Unexpected failure");
5858
5859   // Load the result.
5860   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5861                      FIST, StackSlot, NULL, 0, false, false, 0);
5862 }
5863
5864 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5865                                      SelectionDAG &DAG) const {
5866   LLVMContext *Context = DAG.getContext();
5867   DebugLoc dl = Op.getDebugLoc();
5868   EVT VT = Op.getValueType();
5869   EVT EltVT = VT;
5870   if (VT.isVector())
5871     EltVT = VT.getVectorElementType();
5872   std::vector<Constant*> CV;
5873   if (EltVT == MVT::f64) {
5874     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5875     CV.push_back(C);
5876     CV.push_back(C);
5877   } else {
5878     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5879     CV.push_back(C);
5880     CV.push_back(C);
5881     CV.push_back(C);
5882     CV.push_back(C);
5883   }
5884   Constant *C = ConstantVector::get(CV);
5885   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5886   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5887                              PseudoSourceValue::getConstantPool(), 0,
5888                              false, false, 16);
5889   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5890 }
5891
5892 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5893   LLVMContext *Context = DAG.getContext();
5894   DebugLoc dl = Op.getDebugLoc();
5895   EVT VT = Op.getValueType();
5896   EVT EltVT = VT;
5897   if (VT.isVector())
5898     EltVT = VT.getVectorElementType();
5899   std::vector<Constant*> CV;
5900   if (EltVT == MVT::f64) {
5901     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5902     CV.push_back(C);
5903     CV.push_back(C);
5904   } else {
5905     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5906     CV.push_back(C);
5907     CV.push_back(C);
5908     CV.push_back(C);
5909     CV.push_back(C);
5910   }
5911   Constant *C = ConstantVector::get(CV);
5912   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5913   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5914                              PseudoSourceValue::getConstantPool(), 0,
5915                              false, false, 16);
5916   if (VT.isVector()) {
5917     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5918                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5919                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5920                                 Op.getOperand(0)),
5921                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5922   } else {
5923     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5924   }
5925 }
5926
5927 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5928   LLVMContext *Context = DAG.getContext();
5929   SDValue Op0 = Op.getOperand(0);
5930   SDValue Op1 = Op.getOperand(1);
5931   DebugLoc dl = Op.getDebugLoc();
5932   EVT VT = Op.getValueType();
5933   EVT SrcVT = Op1.getValueType();
5934
5935   // If second operand is smaller, extend it first.
5936   if (SrcVT.bitsLT(VT)) {
5937     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5938     SrcVT = VT;
5939   }
5940   // And if it is bigger, shrink it first.
5941   if (SrcVT.bitsGT(VT)) {
5942     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5943     SrcVT = VT;
5944   }
5945
5946   // At this point the operands and the result should have the same
5947   // type, and that won't be f80 since that is not custom lowered.
5948
5949   // First get the sign bit of second operand.
5950   std::vector<Constant*> CV;
5951   if (SrcVT == MVT::f64) {
5952     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5953     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5954   } else {
5955     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5956     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5957     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5958     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5959   }
5960   Constant *C = ConstantVector::get(CV);
5961   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5962   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5963                               PseudoSourceValue::getConstantPool(), 0,
5964                               false, false, 16);
5965   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5966
5967   // Shift sign bit right or left if the two operands have different types.
5968   if (SrcVT.bitsGT(VT)) {
5969     // Op0 is MVT::f32, Op1 is MVT::f64.
5970     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5971     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5972                           DAG.getConstant(32, MVT::i32));
5973     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5974     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5975                           DAG.getIntPtrConstant(0));
5976   }
5977
5978   // Clear first operand sign bit.
5979   CV.clear();
5980   if (VT == MVT::f64) {
5981     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5982     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5983   } else {
5984     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5985     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5986     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5987     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5988   }
5989   C = ConstantVector::get(CV);
5990   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5991   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5992                               PseudoSourceValue::getConstantPool(), 0,
5993                               false, false, 16);
5994   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5995
5996   // Or the value with the sign bit.
5997   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5998 }
5999
6000 /// Emit nodes that will be selected as "test Op0,Op0", or something
6001 /// equivalent.
6002 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6003                                     SelectionDAG &DAG) const {
6004   DebugLoc dl = Op.getDebugLoc();
6005
6006   // CF and OF aren't always set the way we want. Determine which
6007   // of these we need.
6008   bool NeedCF = false;
6009   bool NeedOF = false;
6010   switch (X86CC) {
6011   default: break;
6012   case X86::COND_A: case X86::COND_AE:
6013   case X86::COND_B: case X86::COND_BE:
6014     NeedCF = true;
6015     break;
6016   case X86::COND_G: case X86::COND_GE:
6017   case X86::COND_L: case X86::COND_LE:
6018   case X86::COND_O: case X86::COND_NO:
6019     NeedOF = true;
6020     break;
6021   }
6022
6023   // See if we can use the EFLAGS value from the operand instead of
6024   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6025   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6026   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6027     // Emit a CMP with 0, which is the TEST pattern.
6028     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6029                        DAG.getConstant(0, Op.getValueType()));
6030
6031   unsigned Opcode = 0;
6032   unsigned NumOperands = 0;
6033   switch (Op.getNode()->getOpcode()) {
6034   case ISD::ADD:
6035     // Due to an isel shortcoming, be conservative if this add is likely to be
6036     // selected as part of a load-modify-store instruction. When the root node
6037     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6038     // uses of other nodes in the match, such as the ADD in this case. This
6039     // leads to the ADD being left around and reselected, with the result being
6040     // two adds in the output.  Alas, even if none our users are stores, that
6041     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6042     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6043     // climbing the DAG back to the root, and it doesn't seem to be worth the
6044     // effort.
6045     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6046            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6047       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6048         goto default_case;
6049
6050     if (ConstantSDNode *C =
6051         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6052       // An add of one will be selected as an INC.
6053       if (C->getAPIntValue() == 1) {
6054         Opcode = X86ISD::INC;
6055         NumOperands = 1;
6056         break;
6057       }
6058
6059       // An add of negative one (subtract of one) will be selected as a DEC.
6060       if (C->getAPIntValue().isAllOnesValue()) {
6061         Opcode = X86ISD::DEC;
6062         NumOperands = 1;
6063         break;
6064       }
6065     }
6066
6067     // Otherwise use a regular EFLAGS-setting add.
6068     Opcode = X86ISD::ADD;
6069     NumOperands = 2;
6070     break;
6071   case ISD::AND: {
6072     // If the primary and result isn't used, don't bother using X86ISD::AND,
6073     // because a TEST instruction will be better.
6074     bool NonFlagUse = false;
6075     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6076            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6077       SDNode *User = *UI;
6078       unsigned UOpNo = UI.getOperandNo();
6079       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6080         // Look pass truncate.
6081         UOpNo = User->use_begin().getOperandNo();
6082         User = *User->use_begin();
6083       }
6084
6085       if (User->getOpcode() != ISD::BRCOND &&
6086           User->getOpcode() != ISD::SETCC &&
6087           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6088         NonFlagUse = true;
6089         break;
6090       }
6091     }
6092
6093     if (!NonFlagUse)
6094       break;
6095   }
6096     // FALL THROUGH
6097   case ISD::SUB:
6098   case ISD::OR:
6099   case ISD::XOR:
6100     // Due to the ISEL shortcoming noted above, be conservative if this op is
6101     // likely to be selected as part of a load-modify-store instruction.
6102     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6103            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6104       if (UI->getOpcode() == ISD::STORE)
6105         goto default_case;
6106
6107     // Otherwise use a regular EFLAGS-setting instruction.
6108     switch (Op.getNode()->getOpcode()) {
6109     default: llvm_unreachable("unexpected operator!");
6110     case ISD::SUB: Opcode = X86ISD::SUB; break;
6111     case ISD::OR:  Opcode = X86ISD::OR;  break;
6112     case ISD::XOR: Opcode = X86ISD::XOR; break;
6113     case ISD::AND: Opcode = X86ISD::AND; break;
6114     }
6115
6116     NumOperands = 2;
6117     break;
6118   case X86ISD::ADD:
6119   case X86ISD::SUB:
6120   case X86ISD::INC:
6121   case X86ISD::DEC:
6122   case X86ISD::OR:
6123   case X86ISD::XOR:
6124   case X86ISD::AND:
6125     return SDValue(Op.getNode(), 1);
6126   default:
6127   default_case:
6128     break;
6129   }
6130
6131   if (Opcode == 0)
6132     // Emit a CMP with 0, which is the TEST pattern.
6133     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6134                        DAG.getConstant(0, Op.getValueType()));
6135
6136   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6137   SmallVector<SDValue, 4> Ops;
6138   for (unsigned i = 0; i != NumOperands; ++i)
6139     Ops.push_back(Op.getOperand(i));
6140
6141   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6142   DAG.ReplaceAllUsesWith(Op, New);
6143   return SDValue(New.getNode(), 1);
6144 }
6145
6146 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6147 /// equivalent.
6148 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6149                                    SelectionDAG &DAG) const {
6150   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6151     if (C->getAPIntValue() == 0)
6152       return EmitTest(Op0, X86CC, DAG);
6153
6154   DebugLoc dl = Op0.getDebugLoc();
6155   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6156 }
6157
6158 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6159 /// if it's possible.
6160 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6161                                      DebugLoc dl, SelectionDAG &DAG) const {
6162   SDValue Op0 = And.getOperand(0);
6163   SDValue Op1 = And.getOperand(1);
6164   if (Op0.getOpcode() == ISD::TRUNCATE)
6165     Op0 = Op0.getOperand(0);
6166   if (Op1.getOpcode() == ISD::TRUNCATE)
6167     Op1 = Op1.getOperand(0);
6168
6169   SDValue LHS, RHS;
6170   if (Op1.getOpcode() == ISD::SHL)
6171     std::swap(Op0, Op1);
6172   if (Op0.getOpcode() == ISD::SHL) {
6173     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6174       if (And00C->getZExtValue() == 1) {
6175         // If we looked past a truncate, check that it's only truncating away
6176         // known zeros.
6177         unsigned BitWidth = Op0.getValueSizeInBits();
6178         unsigned AndBitWidth = And.getValueSizeInBits();
6179         if (BitWidth > AndBitWidth) {
6180           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6181           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6182           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6183             return SDValue();
6184         }
6185         LHS = Op1;
6186         RHS = Op0.getOperand(1);
6187       }
6188   } else if (Op1.getOpcode() == ISD::Constant) {
6189     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6190     SDValue AndLHS = Op0;
6191     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6192       LHS = AndLHS.getOperand(0);
6193       RHS = AndLHS.getOperand(1);
6194     }
6195   }
6196
6197   if (LHS.getNode()) {
6198     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6199     // instruction.  Since the shift amount is in-range-or-undefined, we know
6200     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6201     // the encoding for the i16 version is larger than the i32 version.
6202     // Also promote i16 to i32 for performance / code size reason.
6203     if (LHS.getValueType() == MVT::i8 ||
6204         LHS.getValueType() == MVT::i16)
6205       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6206
6207     // If the operand types disagree, extend the shift amount to match.  Since
6208     // BT ignores high bits (like shifts) we can use anyextend.
6209     if (LHS.getValueType() != RHS.getValueType())
6210       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6211
6212     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6213     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6214     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6215                        DAG.getConstant(Cond, MVT::i8), BT);
6216   }
6217
6218   return SDValue();
6219 }
6220
6221 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6222   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6223   SDValue Op0 = Op.getOperand(0);
6224   SDValue Op1 = Op.getOperand(1);
6225   DebugLoc dl = Op.getDebugLoc();
6226   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6227
6228   // Optimize to BT if possible.
6229   // Lower (X & (1 << N)) == 0 to BT(X, N).
6230   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6231   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6232   if (Op0.getOpcode() == ISD::AND &&
6233       Op0.hasOneUse() &&
6234       Op1.getOpcode() == ISD::Constant &&
6235       cast<ConstantSDNode>(Op1)->isNullValue() &&
6236       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6237     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6238     if (NewSetCC.getNode())
6239       return NewSetCC;
6240   }
6241
6242   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6243   if (Op0.getOpcode() == X86ISD::SETCC &&
6244       Op1.getOpcode() == ISD::Constant &&
6245       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6246        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6247       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6248     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6249     bool Invert = (CC == ISD::SETNE) ^
6250       cast<ConstantSDNode>(Op1)->isNullValue();
6251     if (Invert)
6252       CCode = X86::GetOppositeBranchCondition(CCode);
6253     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6254                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6255   }
6256
6257   bool isFP = Op1.getValueType().isFloatingPoint();
6258   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6259   if (X86CC == X86::COND_INVALID)
6260     return SDValue();
6261
6262   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6263
6264   // Use sbb x, x to materialize carry bit into a GPR.
6265   if (X86CC == X86::COND_B)
6266     return DAG.getNode(ISD::AND, dl, MVT::i8,
6267                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6268                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6269                        DAG.getConstant(1, MVT::i8));
6270
6271   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6272                      DAG.getConstant(X86CC, MVT::i8), Cond);
6273 }
6274
6275 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6276   SDValue Cond;
6277   SDValue Op0 = Op.getOperand(0);
6278   SDValue Op1 = Op.getOperand(1);
6279   SDValue CC = Op.getOperand(2);
6280   EVT VT = Op.getValueType();
6281   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6282   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6283   DebugLoc dl = Op.getDebugLoc();
6284
6285   if (isFP) {
6286     unsigned SSECC = 8;
6287     EVT VT0 = Op0.getValueType();
6288     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6289     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6290     bool Swap = false;
6291
6292     switch (SetCCOpcode) {
6293     default: break;
6294     case ISD::SETOEQ:
6295     case ISD::SETEQ:  SSECC = 0; break;
6296     case ISD::SETOGT:
6297     case ISD::SETGT: Swap = true; // Fallthrough
6298     case ISD::SETLT:
6299     case ISD::SETOLT: SSECC = 1; break;
6300     case ISD::SETOGE:
6301     case ISD::SETGE: Swap = true; // Fallthrough
6302     case ISD::SETLE:
6303     case ISD::SETOLE: SSECC = 2; break;
6304     case ISD::SETUO:  SSECC = 3; break;
6305     case ISD::SETUNE:
6306     case ISD::SETNE:  SSECC = 4; break;
6307     case ISD::SETULE: Swap = true;
6308     case ISD::SETUGE: SSECC = 5; break;
6309     case ISD::SETULT: Swap = true;
6310     case ISD::SETUGT: SSECC = 6; break;
6311     case ISD::SETO:   SSECC = 7; break;
6312     }
6313     if (Swap)
6314       std::swap(Op0, Op1);
6315
6316     // In the two special cases we can't handle, emit two comparisons.
6317     if (SSECC == 8) {
6318       if (SetCCOpcode == ISD::SETUEQ) {
6319         SDValue UNORD, EQ;
6320         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6321         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6322         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6323       }
6324       else if (SetCCOpcode == ISD::SETONE) {
6325         SDValue ORD, NEQ;
6326         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6327         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6328         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6329       }
6330       llvm_unreachable("Illegal FP comparison");
6331     }
6332     // Handle all other FP comparisons here.
6333     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6334   }
6335
6336   // We are handling one of the integer comparisons here.  Since SSE only has
6337   // GT and EQ comparisons for integer, swapping operands and multiple
6338   // operations may be required for some comparisons.
6339   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6340   bool Swap = false, Invert = false, FlipSigns = false;
6341
6342   switch (VT.getSimpleVT().SimpleTy) {
6343   default: break;
6344   case MVT::v8i8:
6345   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6346   case MVT::v4i16:
6347   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6348   case MVT::v2i32:
6349   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6350   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6351   }
6352
6353   switch (SetCCOpcode) {
6354   default: break;
6355   case ISD::SETNE:  Invert = true;
6356   case ISD::SETEQ:  Opc = EQOpc; break;
6357   case ISD::SETLT:  Swap = true;
6358   case ISD::SETGT:  Opc = GTOpc; break;
6359   case ISD::SETGE:  Swap = true;
6360   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6361   case ISD::SETULT: Swap = true;
6362   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6363   case ISD::SETUGE: Swap = true;
6364   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6365   }
6366   if (Swap)
6367     std::swap(Op0, Op1);
6368
6369   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6370   // bits of the inputs before performing those operations.
6371   if (FlipSigns) {
6372     EVT EltVT = VT.getVectorElementType();
6373     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6374                                       EltVT);
6375     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6376     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6377                                     SignBits.size());
6378     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6379     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6380   }
6381
6382   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6383
6384   // If the logical-not of the result is required, perform that now.
6385   if (Invert)
6386     Result = DAG.getNOT(dl, Result, VT);
6387
6388   return Result;
6389 }
6390
6391 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6392 static bool isX86LogicalCmp(SDValue Op) {
6393   unsigned Opc = Op.getNode()->getOpcode();
6394   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6395     return true;
6396   if (Op.getResNo() == 1 &&
6397       (Opc == X86ISD::ADD ||
6398        Opc == X86ISD::SUB ||
6399        Opc == X86ISD::SMUL ||
6400        Opc == X86ISD::UMUL ||
6401        Opc == X86ISD::INC ||
6402        Opc == X86ISD::DEC ||
6403        Opc == X86ISD::OR ||
6404        Opc == X86ISD::XOR ||
6405        Opc == X86ISD::AND))
6406     return true;
6407
6408   return false;
6409 }
6410
6411 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6412   bool addTest = true;
6413   SDValue Cond  = Op.getOperand(0);
6414   DebugLoc dl = Op.getDebugLoc();
6415   SDValue CC;
6416
6417   if (Cond.getOpcode() == ISD::SETCC) {
6418     SDValue NewCond = LowerSETCC(Cond, DAG);
6419     if (NewCond.getNode())
6420       Cond = NewCond;
6421   }
6422
6423   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6424   SDValue Op1 = Op.getOperand(1);
6425   SDValue Op2 = Op.getOperand(2);
6426   if (Cond.getOpcode() == X86ISD::SETCC &&
6427       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6428     SDValue Cmp = Cond.getOperand(1);
6429     if (Cmp.getOpcode() == X86ISD::CMP) {
6430       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6431       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6432       ConstantSDNode *RHSC =
6433         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6434       if (N1C && N1C->isAllOnesValue() &&
6435           N2C && N2C->isNullValue() &&
6436           RHSC && RHSC->isNullValue()) {
6437         SDValue CmpOp0 = Cmp.getOperand(0);
6438         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6439                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6440         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6441                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6442       }
6443     }
6444   }
6445
6446   // Look pass (and (setcc_carry (cmp ...)), 1).
6447   if (Cond.getOpcode() == ISD::AND &&
6448       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6449     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6450     if (C && C->getAPIntValue() == 1)
6451       Cond = Cond.getOperand(0);
6452   }
6453
6454   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6455   // setting operand in place of the X86ISD::SETCC.
6456   if (Cond.getOpcode() == X86ISD::SETCC ||
6457       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6458     CC = Cond.getOperand(0);
6459
6460     SDValue Cmp = Cond.getOperand(1);
6461     unsigned Opc = Cmp.getOpcode();
6462     EVT VT = Op.getValueType();
6463
6464     bool IllegalFPCMov = false;
6465     if (VT.isFloatingPoint() && !VT.isVector() &&
6466         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6467       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6468
6469     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6470         Opc == X86ISD::BT) { // FIXME
6471       Cond = Cmp;
6472       addTest = false;
6473     }
6474   }
6475
6476   if (addTest) {
6477     // Look pass the truncate.
6478     if (Cond.getOpcode() == ISD::TRUNCATE)
6479       Cond = Cond.getOperand(0);
6480
6481     // We know the result of AND is compared against zero. Try to match
6482     // it to BT.
6483     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6484       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6485       if (NewSetCC.getNode()) {
6486         CC = NewSetCC.getOperand(0);
6487         Cond = NewSetCC.getOperand(1);
6488         addTest = false;
6489       }
6490     }
6491   }
6492
6493   if (addTest) {
6494     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6495     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6496   }
6497
6498   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6499   // condition is true.
6500   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6501   SDValue Ops[] = { Op2, Op1, CC, Cond };
6502   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6503 }
6504
6505 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6506 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6507 // from the AND / OR.
6508 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6509   Opc = Op.getOpcode();
6510   if (Opc != ISD::OR && Opc != ISD::AND)
6511     return false;
6512   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6513           Op.getOperand(0).hasOneUse() &&
6514           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6515           Op.getOperand(1).hasOneUse());
6516 }
6517
6518 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6519 // 1 and that the SETCC node has a single use.
6520 static bool isXor1OfSetCC(SDValue Op) {
6521   if (Op.getOpcode() != ISD::XOR)
6522     return false;
6523   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6524   if (N1C && N1C->getAPIntValue() == 1) {
6525     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6526       Op.getOperand(0).hasOneUse();
6527   }
6528   return false;
6529 }
6530
6531 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6532   bool addTest = true;
6533   SDValue Chain = Op.getOperand(0);
6534   SDValue Cond  = Op.getOperand(1);
6535   SDValue Dest  = Op.getOperand(2);
6536   DebugLoc dl = Op.getDebugLoc();
6537   SDValue CC;
6538
6539   if (Cond.getOpcode() == ISD::SETCC) {
6540     SDValue NewCond = LowerSETCC(Cond, DAG);
6541     if (NewCond.getNode())
6542       Cond = NewCond;
6543   }
6544 #if 0
6545   // FIXME: LowerXALUO doesn't handle these!!
6546   else if (Cond.getOpcode() == X86ISD::ADD  ||
6547            Cond.getOpcode() == X86ISD::SUB  ||
6548            Cond.getOpcode() == X86ISD::SMUL ||
6549            Cond.getOpcode() == X86ISD::UMUL)
6550     Cond = LowerXALUO(Cond, DAG);
6551 #endif
6552
6553   // Look pass (and (setcc_carry (cmp ...)), 1).
6554   if (Cond.getOpcode() == ISD::AND &&
6555       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6556     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6557     if (C && C->getAPIntValue() == 1)
6558       Cond = Cond.getOperand(0);
6559   }
6560
6561   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6562   // setting operand in place of the X86ISD::SETCC.
6563   if (Cond.getOpcode() == X86ISD::SETCC ||
6564       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6565     CC = Cond.getOperand(0);
6566
6567     SDValue Cmp = Cond.getOperand(1);
6568     unsigned Opc = Cmp.getOpcode();
6569     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6570     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6571       Cond = Cmp;
6572       addTest = false;
6573     } else {
6574       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6575       default: break;
6576       case X86::COND_O:
6577       case X86::COND_B:
6578         // These can only come from an arithmetic instruction with overflow,
6579         // e.g. SADDO, UADDO.
6580         Cond = Cond.getNode()->getOperand(1);
6581         addTest = false;
6582         break;
6583       }
6584     }
6585   } else {
6586     unsigned CondOpc;
6587     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6588       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6589       if (CondOpc == ISD::OR) {
6590         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6591         // two branches instead of an explicit OR instruction with a
6592         // separate test.
6593         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6594             isX86LogicalCmp(Cmp)) {
6595           CC = Cond.getOperand(0).getOperand(0);
6596           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6597                               Chain, Dest, CC, Cmp);
6598           CC = Cond.getOperand(1).getOperand(0);
6599           Cond = Cmp;
6600           addTest = false;
6601         }
6602       } else { // ISD::AND
6603         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6604         // two branches instead of an explicit AND instruction with a
6605         // separate test. However, we only do this if this block doesn't
6606         // have a fall-through edge, because this requires an explicit
6607         // jmp when the condition is false.
6608         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6609             isX86LogicalCmp(Cmp) &&
6610             Op.getNode()->hasOneUse()) {
6611           X86::CondCode CCode =
6612             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6613           CCode = X86::GetOppositeBranchCondition(CCode);
6614           CC = DAG.getConstant(CCode, MVT::i8);
6615           SDNode *User = *Op.getNode()->use_begin();
6616           // Look for an unconditional branch following this conditional branch.
6617           // We need this because we need to reverse the successors in order
6618           // to implement FCMP_OEQ.
6619           if (User->getOpcode() == ISD::BR) {
6620             SDValue FalseBB = User->getOperand(1);
6621             SDNode *NewBR =
6622               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6623             assert(NewBR == User);
6624             (void)NewBR;
6625             Dest = FalseBB;
6626
6627             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6628                                 Chain, Dest, CC, Cmp);
6629             X86::CondCode CCode =
6630               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6631             CCode = X86::GetOppositeBranchCondition(CCode);
6632             CC = DAG.getConstant(CCode, MVT::i8);
6633             Cond = Cmp;
6634             addTest = false;
6635           }
6636         }
6637       }
6638     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6639       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6640       // It should be transformed during dag combiner except when the condition
6641       // is set by a arithmetics with overflow node.
6642       X86::CondCode CCode =
6643         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6644       CCode = X86::GetOppositeBranchCondition(CCode);
6645       CC = DAG.getConstant(CCode, MVT::i8);
6646       Cond = Cond.getOperand(0).getOperand(1);
6647       addTest = false;
6648     }
6649   }
6650
6651   if (addTest) {
6652     // Look pass the truncate.
6653     if (Cond.getOpcode() == ISD::TRUNCATE)
6654       Cond = Cond.getOperand(0);
6655
6656     // We know the result of AND is compared against zero. Try to match
6657     // it to BT.
6658     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6659       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6660       if (NewSetCC.getNode()) {
6661         CC = NewSetCC.getOperand(0);
6662         Cond = NewSetCC.getOperand(1);
6663         addTest = false;
6664       }
6665     }
6666   }
6667
6668   if (addTest) {
6669     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6670     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6671   }
6672   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6673                      Chain, Dest, CC, Cond);
6674 }
6675
6676
6677 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6678 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6679 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6680 // that the guard pages used by the OS virtual memory manager are allocated in
6681 // correct sequence.
6682 SDValue
6683 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6684                                            SelectionDAG &DAG) const {
6685   assert(Subtarget->isTargetCygMing() &&
6686          "This should be used only on Cygwin/Mingw targets");
6687   DebugLoc dl = Op.getDebugLoc();
6688
6689   // Get the inputs.
6690   SDValue Chain = Op.getOperand(0);
6691   SDValue Size  = Op.getOperand(1);
6692   // FIXME: Ensure alignment here
6693
6694   SDValue Flag;
6695
6696   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6697
6698   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6699   Flag = Chain.getValue(1);
6700
6701   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6702
6703   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6704   Flag = Chain.getValue(1);
6705
6706   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6707
6708   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6709   return DAG.getMergeValues(Ops1, 2, dl);
6710 }
6711
6712 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6713   MachineFunction &MF = DAG.getMachineFunction();
6714   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6715
6716   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6717   DebugLoc dl = Op.getDebugLoc();
6718
6719   if (!Subtarget->is64Bit()) {
6720     // vastart just stores the address of the VarArgsFrameIndex slot into the
6721     // memory location argument.
6722     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6723                                    getPointerTy());
6724     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6725                         false, false, 0);
6726   }
6727
6728   // __va_list_tag:
6729   //   gp_offset         (0 - 6 * 8)
6730   //   fp_offset         (48 - 48 + 8 * 16)
6731   //   overflow_arg_area (point to parameters coming in memory).
6732   //   reg_save_area
6733   SmallVector<SDValue, 8> MemOps;
6734   SDValue FIN = Op.getOperand(1);
6735   // Store gp_offset
6736   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6737                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6738                                                MVT::i32),
6739                                FIN, SV, 0, false, false, 0);
6740   MemOps.push_back(Store);
6741
6742   // Store fp_offset
6743   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6744                     FIN, DAG.getIntPtrConstant(4));
6745   Store = DAG.getStore(Op.getOperand(0), dl,
6746                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6747                                        MVT::i32),
6748                        FIN, SV, 0, false, false, 0);
6749   MemOps.push_back(Store);
6750
6751   // Store ptr to overflow_arg_area
6752   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6753                     FIN, DAG.getIntPtrConstant(4));
6754   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6755                                     getPointerTy());
6756   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6757                        false, false, 0);
6758   MemOps.push_back(Store);
6759
6760   // Store ptr to reg_save_area.
6761   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6762                     FIN, DAG.getIntPtrConstant(8));
6763   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6764                                     getPointerTy());
6765   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6766                        false, false, 0);
6767   MemOps.push_back(Store);
6768   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6769                      &MemOps[0], MemOps.size());
6770 }
6771
6772 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6773   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6774   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6775
6776   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6777   return SDValue();
6778 }
6779
6780 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6781   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6782   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6783   SDValue Chain = Op.getOperand(0);
6784   SDValue DstPtr = Op.getOperand(1);
6785   SDValue SrcPtr = Op.getOperand(2);
6786   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6787   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6788   DebugLoc dl = Op.getDebugLoc();
6789
6790   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6791                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6792                        false, DstSV, 0, SrcSV, 0);
6793 }
6794
6795 SDValue
6796 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6797   DebugLoc dl = Op.getDebugLoc();
6798   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6799   switch (IntNo) {
6800   default: return SDValue();    // Don't custom lower most intrinsics.
6801   // Comparison intrinsics.
6802   case Intrinsic::x86_sse_comieq_ss:
6803   case Intrinsic::x86_sse_comilt_ss:
6804   case Intrinsic::x86_sse_comile_ss:
6805   case Intrinsic::x86_sse_comigt_ss:
6806   case Intrinsic::x86_sse_comige_ss:
6807   case Intrinsic::x86_sse_comineq_ss:
6808   case Intrinsic::x86_sse_ucomieq_ss:
6809   case Intrinsic::x86_sse_ucomilt_ss:
6810   case Intrinsic::x86_sse_ucomile_ss:
6811   case Intrinsic::x86_sse_ucomigt_ss:
6812   case Intrinsic::x86_sse_ucomige_ss:
6813   case Intrinsic::x86_sse_ucomineq_ss:
6814   case Intrinsic::x86_sse2_comieq_sd:
6815   case Intrinsic::x86_sse2_comilt_sd:
6816   case Intrinsic::x86_sse2_comile_sd:
6817   case Intrinsic::x86_sse2_comigt_sd:
6818   case Intrinsic::x86_sse2_comige_sd:
6819   case Intrinsic::x86_sse2_comineq_sd:
6820   case Intrinsic::x86_sse2_ucomieq_sd:
6821   case Intrinsic::x86_sse2_ucomilt_sd:
6822   case Intrinsic::x86_sse2_ucomile_sd:
6823   case Intrinsic::x86_sse2_ucomigt_sd:
6824   case Intrinsic::x86_sse2_ucomige_sd:
6825   case Intrinsic::x86_sse2_ucomineq_sd: {
6826     unsigned Opc = 0;
6827     ISD::CondCode CC = ISD::SETCC_INVALID;
6828     switch (IntNo) {
6829     default: break;
6830     case Intrinsic::x86_sse_comieq_ss:
6831     case Intrinsic::x86_sse2_comieq_sd:
6832       Opc = X86ISD::COMI;
6833       CC = ISD::SETEQ;
6834       break;
6835     case Intrinsic::x86_sse_comilt_ss:
6836     case Intrinsic::x86_sse2_comilt_sd:
6837       Opc = X86ISD::COMI;
6838       CC = ISD::SETLT;
6839       break;
6840     case Intrinsic::x86_sse_comile_ss:
6841     case Intrinsic::x86_sse2_comile_sd:
6842       Opc = X86ISD::COMI;
6843       CC = ISD::SETLE;
6844       break;
6845     case Intrinsic::x86_sse_comigt_ss:
6846     case Intrinsic::x86_sse2_comigt_sd:
6847       Opc = X86ISD::COMI;
6848       CC = ISD::SETGT;
6849       break;
6850     case Intrinsic::x86_sse_comige_ss:
6851     case Intrinsic::x86_sse2_comige_sd:
6852       Opc = X86ISD::COMI;
6853       CC = ISD::SETGE;
6854       break;
6855     case Intrinsic::x86_sse_comineq_ss:
6856     case Intrinsic::x86_sse2_comineq_sd:
6857       Opc = X86ISD::COMI;
6858       CC = ISD::SETNE;
6859       break;
6860     case Intrinsic::x86_sse_ucomieq_ss:
6861     case Intrinsic::x86_sse2_ucomieq_sd:
6862       Opc = X86ISD::UCOMI;
6863       CC = ISD::SETEQ;
6864       break;
6865     case Intrinsic::x86_sse_ucomilt_ss:
6866     case Intrinsic::x86_sse2_ucomilt_sd:
6867       Opc = X86ISD::UCOMI;
6868       CC = ISD::SETLT;
6869       break;
6870     case Intrinsic::x86_sse_ucomile_ss:
6871     case Intrinsic::x86_sse2_ucomile_sd:
6872       Opc = X86ISD::UCOMI;
6873       CC = ISD::SETLE;
6874       break;
6875     case Intrinsic::x86_sse_ucomigt_ss:
6876     case Intrinsic::x86_sse2_ucomigt_sd:
6877       Opc = X86ISD::UCOMI;
6878       CC = ISD::SETGT;
6879       break;
6880     case Intrinsic::x86_sse_ucomige_ss:
6881     case Intrinsic::x86_sse2_ucomige_sd:
6882       Opc = X86ISD::UCOMI;
6883       CC = ISD::SETGE;
6884       break;
6885     case Intrinsic::x86_sse_ucomineq_ss:
6886     case Intrinsic::x86_sse2_ucomineq_sd:
6887       Opc = X86ISD::UCOMI;
6888       CC = ISD::SETNE;
6889       break;
6890     }
6891
6892     SDValue LHS = Op.getOperand(1);
6893     SDValue RHS = Op.getOperand(2);
6894     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6895     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6896     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6897     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6898                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6899     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6900   }
6901   // ptest intrinsics. The intrinsic these come from are designed to return
6902   // an integer value, not just an instruction so lower it to the ptest
6903   // pattern and a setcc for the result.
6904   case Intrinsic::x86_sse41_ptestz:
6905   case Intrinsic::x86_sse41_ptestc:
6906   case Intrinsic::x86_sse41_ptestnzc:{
6907     unsigned X86CC = 0;
6908     switch (IntNo) {
6909     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6910     case Intrinsic::x86_sse41_ptestz:
6911       // ZF = 1
6912       X86CC = X86::COND_E;
6913       break;
6914     case Intrinsic::x86_sse41_ptestc:
6915       // CF = 1
6916       X86CC = X86::COND_B;
6917       break;
6918     case Intrinsic::x86_sse41_ptestnzc:
6919       // ZF and CF = 0
6920       X86CC = X86::COND_A;
6921       break;
6922     }
6923
6924     SDValue LHS = Op.getOperand(1);
6925     SDValue RHS = Op.getOperand(2);
6926     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6927     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6928     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6929     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6930   }
6931
6932   // Fix vector shift instructions where the last operand is a non-immediate
6933   // i32 value.
6934   case Intrinsic::x86_sse2_pslli_w:
6935   case Intrinsic::x86_sse2_pslli_d:
6936   case Intrinsic::x86_sse2_pslli_q:
6937   case Intrinsic::x86_sse2_psrli_w:
6938   case Intrinsic::x86_sse2_psrli_d:
6939   case Intrinsic::x86_sse2_psrli_q:
6940   case Intrinsic::x86_sse2_psrai_w:
6941   case Intrinsic::x86_sse2_psrai_d:
6942   case Intrinsic::x86_mmx_pslli_w:
6943   case Intrinsic::x86_mmx_pslli_d:
6944   case Intrinsic::x86_mmx_pslli_q:
6945   case Intrinsic::x86_mmx_psrli_w:
6946   case Intrinsic::x86_mmx_psrli_d:
6947   case Intrinsic::x86_mmx_psrli_q:
6948   case Intrinsic::x86_mmx_psrai_w:
6949   case Intrinsic::x86_mmx_psrai_d: {
6950     SDValue ShAmt = Op.getOperand(2);
6951     if (isa<ConstantSDNode>(ShAmt))
6952       return SDValue();
6953
6954     unsigned NewIntNo = 0;
6955     EVT ShAmtVT = MVT::v4i32;
6956     switch (IntNo) {
6957     case Intrinsic::x86_sse2_pslli_w:
6958       NewIntNo = Intrinsic::x86_sse2_psll_w;
6959       break;
6960     case Intrinsic::x86_sse2_pslli_d:
6961       NewIntNo = Intrinsic::x86_sse2_psll_d;
6962       break;
6963     case Intrinsic::x86_sse2_pslli_q:
6964       NewIntNo = Intrinsic::x86_sse2_psll_q;
6965       break;
6966     case Intrinsic::x86_sse2_psrli_w:
6967       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6968       break;
6969     case Intrinsic::x86_sse2_psrli_d:
6970       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6971       break;
6972     case Intrinsic::x86_sse2_psrli_q:
6973       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6974       break;
6975     case Intrinsic::x86_sse2_psrai_w:
6976       NewIntNo = Intrinsic::x86_sse2_psra_w;
6977       break;
6978     case Intrinsic::x86_sse2_psrai_d:
6979       NewIntNo = Intrinsic::x86_sse2_psra_d;
6980       break;
6981     default: {
6982       ShAmtVT = MVT::v2i32;
6983       switch (IntNo) {
6984       case Intrinsic::x86_mmx_pslli_w:
6985         NewIntNo = Intrinsic::x86_mmx_psll_w;
6986         break;
6987       case Intrinsic::x86_mmx_pslli_d:
6988         NewIntNo = Intrinsic::x86_mmx_psll_d;
6989         break;
6990       case Intrinsic::x86_mmx_pslli_q:
6991         NewIntNo = Intrinsic::x86_mmx_psll_q;
6992         break;
6993       case Intrinsic::x86_mmx_psrli_w:
6994         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6995         break;
6996       case Intrinsic::x86_mmx_psrli_d:
6997         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6998         break;
6999       case Intrinsic::x86_mmx_psrli_q:
7000         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7001         break;
7002       case Intrinsic::x86_mmx_psrai_w:
7003         NewIntNo = Intrinsic::x86_mmx_psra_w;
7004         break;
7005       case Intrinsic::x86_mmx_psrai_d:
7006         NewIntNo = Intrinsic::x86_mmx_psra_d;
7007         break;
7008       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7009       }
7010       break;
7011     }
7012     }
7013
7014     // The vector shift intrinsics with scalars uses 32b shift amounts but
7015     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7016     // to be zero.
7017     SDValue ShOps[4];
7018     ShOps[0] = ShAmt;
7019     ShOps[1] = DAG.getConstant(0, MVT::i32);
7020     if (ShAmtVT == MVT::v4i32) {
7021       ShOps[2] = DAG.getUNDEF(MVT::i32);
7022       ShOps[3] = DAG.getUNDEF(MVT::i32);
7023       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7024     } else {
7025       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7026     }
7027
7028     EVT VT = Op.getValueType();
7029     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7030     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7031                        DAG.getConstant(NewIntNo, MVT::i32),
7032                        Op.getOperand(1), ShAmt);
7033   }
7034   }
7035 }
7036
7037 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7038                                            SelectionDAG &DAG) const {
7039   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7040   MFI->setReturnAddressIsTaken(true);
7041
7042   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7043   DebugLoc dl = Op.getDebugLoc();
7044
7045   if (Depth > 0) {
7046     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7047     SDValue Offset =
7048       DAG.getConstant(TD->getPointerSize(),
7049                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7050     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7051                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7052                                    FrameAddr, Offset),
7053                        NULL, 0, false, false, 0);
7054   }
7055
7056   // Just load the return address.
7057   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7058   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7059                      RetAddrFI, NULL, 0, false, false, 0);
7060 }
7061
7062 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7063   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7064   MFI->setFrameAddressIsTaken(true);
7065
7066   EVT VT = Op.getValueType();
7067   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7068   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7069   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7070   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7071   while (Depth--)
7072     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7073                             false, false, 0);
7074   return FrameAddr;
7075 }
7076
7077 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7078                                                      SelectionDAG &DAG) const {
7079   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7080 }
7081
7082 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7083   MachineFunction &MF = DAG.getMachineFunction();
7084   SDValue Chain     = Op.getOperand(0);
7085   SDValue Offset    = Op.getOperand(1);
7086   SDValue Handler   = Op.getOperand(2);
7087   DebugLoc dl       = Op.getDebugLoc();
7088
7089   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7090                                   getPointerTy());
7091   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7092
7093   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7094                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7095   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7096   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7097   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7098   MF.getRegInfo().addLiveOut(StoreAddrReg);
7099
7100   return DAG.getNode(X86ISD::EH_RETURN, dl,
7101                      MVT::Other,
7102                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7103 }
7104
7105 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7106                                              SelectionDAG &DAG) const {
7107   SDValue Root = Op.getOperand(0);
7108   SDValue Trmp = Op.getOperand(1); // trampoline
7109   SDValue FPtr = Op.getOperand(2); // nested function
7110   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7111   DebugLoc dl  = Op.getDebugLoc();
7112
7113   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7114
7115   if (Subtarget->is64Bit()) {
7116     SDValue OutChains[6];
7117
7118     // Large code-model.
7119     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7120     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7121
7122     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7123     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7124
7125     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7126
7127     // Load the pointer to the nested function into R11.
7128     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7129     SDValue Addr = Trmp;
7130     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7131                                 Addr, TrmpAddr, 0, false, false, 0);
7132
7133     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7134                        DAG.getConstant(2, MVT::i64));
7135     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7136                                 false, false, 2);
7137
7138     // Load the 'nest' parameter value into R10.
7139     // R10 is specified in X86CallingConv.td
7140     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7141     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7142                        DAG.getConstant(10, MVT::i64));
7143     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7144                                 Addr, TrmpAddr, 10, false, false, 0);
7145
7146     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7147                        DAG.getConstant(12, MVT::i64));
7148     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7149                                 false, false, 2);
7150
7151     // Jump to the nested function.
7152     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7153     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7154                        DAG.getConstant(20, MVT::i64));
7155     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7156                                 Addr, TrmpAddr, 20, false, false, 0);
7157
7158     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7159     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7160                        DAG.getConstant(22, MVT::i64));
7161     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7162                                 TrmpAddr, 22, false, false, 0);
7163
7164     SDValue Ops[] =
7165       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7166     return DAG.getMergeValues(Ops, 2, dl);
7167   } else {
7168     const Function *Func =
7169       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7170     CallingConv::ID CC = Func->getCallingConv();
7171     unsigned NestReg;
7172
7173     switch (CC) {
7174     default:
7175       llvm_unreachable("Unsupported calling convention");
7176     case CallingConv::C:
7177     case CallingConv::X86_StdCall: {
7178       // Pass 'nest' parameter in ECX.
7179       // Must be kept in sync with X86CallingConv.td
7180       NestReg = X86::ECX;
7181
7182       // Check that ECX wasn't needed by an 'inreg' parameter.
7183       const FunctionType *FTy = Func->getFunctionType();
7184       const AttrListPtr &Attrs = Func->getAttributes();
7185
7186       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7187         unsigned InRegCount = 0;
7188         unsigned Idx = 1;
7189
7190         for (FunctionType::param_iterator I = FTy->param_begin(),
7191              E = FTy->param_end(); I != E; ++I, ++Idx)
7192           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7193             // FIXME: should only count parameters that are lowered to integers.
7194             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7195
7196         if (InRegCount > 2) {
7197           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7198         }
7199       }
7200       break;
7201     }
7202     case CallingConv::X86_FastCall:
7203     case CallingConv::X86_ThisCall:
7204     case CallingConv::Fast:
7205       // Pass 'nest' parameter in EAX.
7206       // Must be kept in sync with X86CallingConv.td
7207       NestReg = X86::EAX;
7208       break;
7209     }
7210
7211     SDValue OutChains[4];
7212     SDValue Addr, Disp;
7213
7214     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7215                        DAG.getConstant(10, MVT::i32));
7216     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7217
7218     // This is storing the opcode for MOV32ri.
7219     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7220     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7221     OutChains[0] = DAG.getStore(Root, dl,
7222                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7223                                 Trmp, TrmpAddr, 0, false, false, 0);
7224
7225     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7226                        DAG.getConstant(1, MVT::i32));
7227     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7228                                 false, false, 1);
7229
7230     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7231     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7232                        DAG.getConstant(5, MVT::i32));
7233     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7234                                 TrmpAddr, 5, false, false, 1);
7235
7236     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7237                        DAG.getConstant(6, MVT::i32));
7238     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7239                                 false, false, 1);
7240
7241     SDValue Ops[] =
7242       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7243     return DAG.getMergeValues(Ops, 2, dl);
7244   }
7245 }
7246
7247 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7248                                             SelectionDAG &DAG) const {
7249   /*
7250    The rounding mode is in bits 11:10 of FPSR, and has the following
7251    settings:
7252      00 Round to nearest
7253      01 Round to -inf
7254      10 Round to +inf
7255      11 Round to 0
7256
7257   FLT_ROUNDS, on the other hand, expects the following:
7258     -1 Undefined
7259      0 Round to 0
7260      1 Round to nearest
7261      2 Round to +inf
7262      3 Round to -inf
7263
7264   To perform the conversion, we do:
7265     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7266   */
7267
7268   MachineFunction &MF = DAG.getMachineFunction();
7269   const TargetMachine &TM = MF.getTarget();
7270   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7271   unsigned StackAlignment = TFI.getStackAlignment();
7272   EVT VT = Op.getValueType();
7273   DebugLoc dl = Op.getDebugLoc();
7274
7275   // Save FP Control Word to stack slot
7276   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7277   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7278
7279   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7280                               DAG.getEntryNode(), StackSlot);
7281
7282   // Load FP Control Word from stack slot
7283   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7284                             false, false, 0);
7285
7286   // Transform as necessary
7287   SDValue CWD1 =
7288     DAG.getNode(ISD::SRL, dl, MVT::i16,
7289                 DAG.getNode(ISD::AND, dl, MVT::i16,
7290                             CWD, DAG.getConstant(0x800, MVT::i16)),
7291                 DAG.getConstant(11, MVT::i8));
7292   SDValue CWD2 =
7293     DAG.getNode(ISD::SRL, dl, MVT::i16,
7294                 DAG.getNode(ISD::AND, dl, MVT::i16,
7295                             CWD, DAG.getConstant(0x400, MVT::i16)),
7296                 DAG.getConstant(9, MVT::i8));
7297
7298   SDValue RetVal =
7299     DAG.getNode(ISD::AND, dl, MVT::i16,
7300                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7301                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7302                             DAG.getConstant(1, MVT::i16)),
7303                 DAG.getConstant(3, MVT::i16));
7304
7305
7306   return DAG.getNode((VT.getSizeInBits() < 16 ?
7307                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7308 }
7309
7310 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7311   EVT VT = Op.getValueType();
7312   EVT OpVT = VT;
7313   unsigned NumBits = VT.getSizeInBits();
7314   DebugLoc dl = Op.getDebugLoc();
7315
7316   Op = Op.getOperand(0);
7317   if (VT == MVT::i8) {
7318     // Zero extend to i32 since there is not an i8 bsr.
7319     OpVT = MVT::i32;
7320     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7321   }
7322
7323   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7324   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7325   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7326
7327   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7328   SDValue Ops[] = {
7329     Op,
7330     DAG.getConstant(NumBits+NumBits-1, OpVT),
7331     DAG.getConstant(X86::COND_E, MVT::i8),
7332     Op.getValue(1)
7333   };
7334   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7335
7336   // Finally xor with NumBits-1.
7337   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7338
7339   if (VT == MVT::i8)
7340     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7341   return Op;
7342 }
7343
7344 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7345   EVT VT = Op.getValueType();
7346   EVT OpVT = VT;
7347   unsigned NumBits = VT.getSizeInBits();
7348   DebugLoc dl = Op.getDebugLoc();
7349
7350   Op = Op.getOperand(0);
7351   if (VT == MVT::i8) {
7352     OpVT = MVT::i32;
7353     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7354   }
7355
7356   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7357   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7358   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7359
7360   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7361   SDValue Ops[] = {
7362     Op,
7363     DAG.getConstant(NumBits, OpVT),
7364     DAG.getConstant(X86::COND_E, MVT::i8),
7365     Op.getValue(1)
7366   };
7367   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7368
7369   if (VT == MVT::i8)
7370     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7371   return Op;
7372 }
7373
7374 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7375   EVT VT = Op.getValueType();
7376   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7377   DebugLoc dl = Op.getDebugLoc();
7378
7379   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7380   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7381   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7382   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7383   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7384   //
7385   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7386   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7387   //  return AloBlo + AloBhi + AhiBlo;
7388
7389   SDValue A = Op.getOperand(0);
7390   SDValue B = Op.getOperand(1);
7391
7392   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7393                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7394                        A, DAG.getConstant(32, MVT::i32));
7395   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7396                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7397                        B, DAG.getConstant(32, MVT::i32));
7398   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7399                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7400                        A, B);
7401   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7402                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7403                        A, Bhi);
7404   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7405                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7406                        Ahi, B);
7407   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7408                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7409                        AloBhi, DAG.getConstant(32, MVT::i32));
7410   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7411                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7412                        AhiBlo, DAG.getConstant(32, MVT::i32));
7413   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7414   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7415   return Res;
7416 }
7417
7418
7419 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7420   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7421   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7422   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7423   // has only one use.
7424   SDNode *N = Op.getNode();
7425   SDValue LHS = N->getOperand(0);
7426   SDValue RHS = N->getOperand(1);
7427   unsigned BaseOp = 0;
7428   unsigned Cond = 0;
7429   DebugLoc dl = Op.getDebugLoc();
7430
7431   switch (Op.getOpcode()) {
7432   default: llvm_unreachable("Unknown ovf instruction!");
7433   case ISD::SADDO:
7434     // A subtract of one will be selected as a INC. Note that INC doesn't
7435     // set CF, so we can't do this for UADDO.
7436     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7437       if (C->getAPIntValue() == 1) {
7438         BaseOp = X86ISD::INC;
7439         Cond = X86::COND_O;
7440         break;
7441       }
7442     BaseOp = X86ISD::ADD;
7443     Cond = X86::COND_O;
7444     break;
7445   case ISD::UADDO:
7446     BaseOp = X86ISD::ADD;
7447     Cond = X86::COND_B;
7448     break;
7449   case ISD::SSUBO:
7450     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7451     // set CF, so we can't do this for USUBO.
7452     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7453       if (C->getAPIntValue() == 1) {
7454         BaseOp = X86ISD::DEC;
7455         Cond = X86::COND_O;
7456         break;
7457       }
7458     BaseOp = X86ISD::SUB;
7459     Cond = X86::COND_O;
7460     break;
7461   case ISD::USUBO:
7462     BaseOp = X86ISD::SUB;
7463     Cond = X86::COND_B;
7464     break;
7465   case ISD::SMULO:
7466     BaseOp = X86ISD::SMUL;
7467     Cond = X86::COND_O;
7468     break;
7469   case ISD::UMULO:
7470     BaseOp = X86ISD::UMUL;
7471     Cond = X86::COND_B;
7472     break;
7473   }
7474
7475   // Also sets EFLAGS.
7476   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7477   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7478
7479   SDValue SetCC =
7480     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7481                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7482
7483   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7484   return Sum;
7485 }
7486
7487 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7488   EVT T = Op.getValueType();
7489   DebugLoc dl = Op.getDebugLoc();
7490   unsigned Reg = 0;
7491   unsigned size = 0;
7492   switch(T.getSimpleVT().SimpleTy) {
7493   default:
7494     assert(false && "Invalid value type!");
7495   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7496   case MVT::i16: Reg = X86::AX;  size = 2; break;
7497   case MVT::i32: Reg = X86::EAX; size = 4; break;
7498   case MVT::i64:
7499     assert(Subtarget->is64Bit() && "Node not type legal!");
7500     Reg = X86::RAX; size = 8;
7501     break;
7502   }
7503   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7504                                     Op.getOperand(2), SDValue());
7505   SDValue Ops[] = { cpIn.getValue(0),
7506                     Op.getOperand(1),
7507                     Op.getOperand(3),
7508                     DAG.getTargetConstant(size, MVT::i8),
7509                     cpIn.getValue(1) };
7510   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7511   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7512   SDValue cpOut =
7513     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7514   return cpOut;
7515 }
7516
7517 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7518                                                  SelectionDAG &DAG) const {
7519   assert(Subtarget->is64Bit() && "Result not type legalized?");
7520   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7521   SDValue TheChain = Op.getOperand(0);
7522   DebugLoc dl = Op.getDebugLoc();
7523   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7524   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7525   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7526                                    rax.getValue(2));
7527   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7528                             DAG.getConstant(32, MVT::i8));
7529   SDValue Ops[] = {
7530     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7531     rdx.getValue(1)
7532   };
7533   return DAG.getMergeValues(Ops, 2, dl);
7534 }
7535
7536 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7537                                             SelectionDAG &DAG) const {
7538   EVT SrcVT = Op.getOperand(0).getValueType();
7539   EVT DstVT = Op.getValueType();
7540   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7541           Subtarget->hasMMX() && !DisableMMX) &&
7542          "Unexpected custom BIT_CONVERT");
7543   assert((DstVT == MVT::i64 ||
7544           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7545          "Unexpected custom BIT_CONVERT");
7546   // i64 <=> MMX conversions are Legal.
7547   if (SrcVT==MVT::i64 && DstVT.isVector())
7548     return Op;
7549   if (DstVT==MVT::i64 && SrcVT.isVector())
7550     return Op;
7551   // MMX <=> MMX conversions are Legal.
7552   if (SrcVT.isVector() && DstVT.isVector())
7553     return Op;
7554   // All other conversions need to be expanded.
7555   return SDValue();
7556 }
7557 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7558   SDNode *Node = Op.getNode();
7559   DebugLoc dl = Node->getDebugLoc();
7560   EVT T = Node->getValueType(0);
7561   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7562                               DAG.getConstant(0, T), Node->getOperand(2));
7563   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7564                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7565                        Node->getOperand(0),
7566                        Node->getOperand(1), negOp,
7567                        cast<AtomicSDNode>(Node)->getSrcValue(),
7568                        cast<AtomicSDNode>(Node)->getAlignment());
7569 }
7570
7571 /// LowerOperation - Provide custom lowering hooks for some operations.
7572 ///
7573 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7574   switch (Op.getOpcode()) {
7575   default: llvm_unreachable("Should not custom lower this!");
7576   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7577   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7578   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7579   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7580   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7581   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7582   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7583   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7584   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7585   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7586   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7587   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7588   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7589   case ISD::SHL_PARTS:
7590   case ISD::SRA_PARTS:
7591   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7592   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7593   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7594   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7595   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7596   case ISD::FABS:               return LowerFABS(Op, DAG);
7597   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7598   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7599   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7600   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7601   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7602   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7603   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7604   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7605   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7606   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7607   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7608   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7609   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7610   case ISD::FRAME_TO_ARGS_OFFSET:
7611                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7612   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7613   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7614   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7615   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7616   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7617   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7618   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7619   case ISD::SADDO:
7620   case ISD::UADDO:
7621   case ISD::SSUBO:
7622   case ISD::USUBO:
7623   case ISD::SMULO:
7624   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7625   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7626   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7627   }
7628 }
7629
7630 void X86TargetLowering::
7631 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7632                         SelectionDAG &DAG, unsigned NewOp) const {
7633   EVT T = Node->getValueType(0);
7634   DebugLoc dl = Node->getDebugLoc();
7635   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7636
7637   SDValue Chain = Node->getOperand(0);
7638   SDValue In1 = Node->getOperand(1);
7639   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7640                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7641   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7642                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7643   SDValue Ops[] = { Chain, In1, In2L, In2H };
7644   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7645   SDValue Result =
7646     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7647                             cast<MemSDNode>(Node)->getMemOperand());
7648   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7649   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7650   Results.push_back(Result.getValue(2));
7651 }
7652
7653 /// ReplaceNodeResults - Replace a node with an illegal result type
7654 /// with a new node built out of custom code.
7655 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7656                                            SmallVectorImpl<SDValue>&Results,
7657                                            SelectionDAG &DAG) const {
7658   DebugLoc dl = N->getDebugLoc();
7659   switch (N->getOpcode()) {
7660   default:
7661     assert(false && "Do not know how to custom type legalize this operation!");
7662     return;
7663   case ISD::FP_TO_SINT: {
7664     std::pair<SDValue,SDValue> Vals =
7665         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7666     SDValue FIST = Vals.first, StackSlot = Vals.second;
7667     if (FIST.getNode() != 0) {
7668       EVT VT = N->getValueType(0);
7669       // Return a load from the stack slot.
7670       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7671                                     false, false, 0));
7672     }
7673     return;
7674   }
7675   case ISD::READCYCLECOUNTER: {
7676     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7677     SDValue TheChain = N->getOperand(0);
7678     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7679     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7680                                      rd.getValue(1));
7681     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7682                                      eax.getValue(2));
7683     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7684     SDValue Ops[] = { eax, edx };
7685     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7686     Results.push_back(edx.getValue(1));
7687     return;
7688   }
7689   case ISD::ATOMIC_CMP_SWAP: {
7690     EVT T = N->getValueType(0);
7691     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7692     SDValue cpInL, cpInH;
7693     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7694                         DAG.getConstant(0, MVT::i32));
7695     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7696                         DAG.getConstant(1, MVT::i32));
7697     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7698     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7699                              cpInL.getValue(1));
7700     SDValue swapInL, swapInH;
7701     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7702                           DAG.getConstant(0, MVT::i32));
7703     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7704                           DAG.getConstant(1, MVT::i32));
7705     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7706                                cpInH.getValue(1));
7707     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7708                                swapInL.getValue(1));
7709     SDValue Ops[] = { swapInH.getValue(0),
7710                       N->getOperand(1),
7711                       swapInH.getValue(1) };
7712     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7713     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7714     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7715                                         MVT::i32, Result.getValue(1));
7716     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7717                                         MVT::i32, cpOutL.getValue(2));
7718     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7719     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7720     Results.push_back(cpOutH.getValue(1));
7721     return;
7722   }
7723   case ISD::ATOMIC_LOAD_ADD:
7724     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7725     return;
7726   case ISD::ATOMIC_LOAD_AND:
7727     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7728     return;
7729   case ISD::ATOMIC_LOAD_NAND:
7730     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7731     return;
7732   case ISD::ATOMIC_LOAD_OR:
7733     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7734     return;
7735   case ISD::ATOMIC_LOAD_SUB:
7736     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7737     return;
7738   case ISD::ATOMIC_LOAD_XOR:
7739     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7740     return;
7741   case ISD::ATOMIC_SWAP:
7742     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7743     return;
7744   }
7745 }
7746
7747 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7748   switch (Opcode) {
7749   default: return NULL;
7750   case X86ISD::BSF:                return "X86ISD::BSF";
7751   case X86ISD::BSR:                return "X86ISD::BSR";
7752   case X86ISD::SHLD:               return "X86ISD::SHLD";
7753   case X86ISD::SHRD:               return "X86ISD::SHRD";
7754   case X86ISD::FAND:               return "X86ISD::FAND";
7755   case X86ISD::FOR:                return "X86ISD::FOR";
7756   case X86ISD::FXOR:               return "X86ISD::FXOR";
7757   case X86ISD::FSRL:               return "X86ISD::FSRL";
7758   case X86ISD::FILD:               return "X86ISD::FILD";
7759   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7760   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7761   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7762   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7763   case X86ISD::FLD:                return "X86ISD::FLD";
7764   case X86ISD::FST:                return "X86ISD::FST";
7765   case X86ISD::CALL:               return "X86ISD::CALL";
7766   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7767   case X86ISD::BT:                 return "X86ISD::BT";
7768   case X86ISD::CMP:                return "X86ISD::CMP";
7769   case X86ISD::COMI:               return "X86ISD::COMI";
7770   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7771   case X86ISD::SETCC:              return "X86ISD::SETCC";
7772   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7773   case X86ISD::CMOV:               return "X86ISD::CMOV";
7774   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7775   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7776   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7777   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7778   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7779   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7780   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7781   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7782   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7783   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7784   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7785   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7786   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7787   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7788   case X86ISD::FMAX:               return "X86ISD::FMAX";
7789   case X86ISD::FMIN:               return "X86ISD::FMIN";
7790   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7791   case X86ISD::FRCP:               return "X86ISD::FRCP";
7792   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7793   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
7794   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7795   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7796   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7797   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7798   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7799   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7800   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7801   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7802   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7803   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7804   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7805   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7806   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7807   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7808   case X86ISD::VSHL:               return "X86ISD::VSHL";
7809   case X86ISD::VSRL:               return "X86ISD::VSRL";
7810   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7811   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7812   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7813   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7814   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7815   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7816   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7817   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7818   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7819   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7820   case X86ISD::ADD:                return "X86ISD::ADD";
7821   case X86ISD::SUB:                return "X86ISD::SUB";
7822   case X86ISD::SMUL:               return "X86ISD::SMUL";
7823   case X86ISD::UMUL:               return "X86ISD::UMUL";
7824   case X86ISD::INC:                return "X86ISD::INC";
7825   case X86ISD::DEC:                return "X86ISD::DEC";
7826   case X86ISD::OR:                 return "X86ISD::OR";
7827   case X86ISD::XOR:                return "X86ISD::XOR";
7828   case X86ISD::AND:                return "X86ISD::AND";
7829   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7830   case X86ISD::PTEST:              return "X86ISD::PTEST";
7831   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7832   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7833   }
7834 }
7835
7836 // isLegalAddressingMode - Return true if the addressing mode represented
7837 // by AM is legal for this target, for a load/store of the specified type.
7838 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7839                                               const Type *Ty) const {
7840   // X86 supports extremely general addressing modes.
7841   CodeModel::Model M = getTargetMachine().getCodeModel();
7842
7843   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7844   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7845     return false;
7846
7847   if (AM.BaseGV) {
7848     unsigned GVFlags =
7849       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7850
7851     // If a reference to this global requires an extra load, we can't fold it.
7852     if (isGlobalStubReference(GVFlags))
7853       return false;
7854
7855     // If BaseGV requires a register for the PIC base, we cannot also have a
7856     // BaseReg specified.
7857     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7858       return false;
7859
7860     // If lower 4G is not available, then we must use rip-relative addressing.
7861     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7862       return false;
7863   }
7864
7865   switch (AM.Scale) {
7866   case 0:
7867   case 1:
7868   case 2:
7869   case 4:
7870   case 8:
7871     // These scales always work.
7872     break;
7873   case 3:
7874   case 5:
7875   case 9:
7876     // These scales are formed with basereg+scalereg.  Only accept if there is
7877     // no basereg yet.
7878     if (AM.HasBaseReg)
7879       return false;
7880     break;
7881   default:  // Other stuff never works.
7882     return false;
7883   }
7884
7885   return true;
7886 }
7887
7888
7889 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7890   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7891     return false;
7892   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7893   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7894   if (NumBits1 <= NumBits2)
7895     return false;
7896   return true;
7897 }
7898
7899 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7900   if (!VT1.isInteger() || !VT2.isInteger())
7901     return false;
7902   unsigned NumBits1 = VT1.getSizeInBits();
7903   unsigned NumBits2 = VT2.getSizeInBits();
7904   if (NumBits1 <= NumBits2)
7905     return false;
7906   return true;
7907 }
7908
7909 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7910   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7911   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7912 }
7913
7914 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7915   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7916   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7917 }
7918
7919 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7920   // i16 instructions are longer (0x66 prefix) and potentially slower.
7921   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7922 }
7923
7924 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7925 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7926 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7927 /// are assumed to be legal.
7928 bool
7929 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7930                                       EVT VT) const {
7931   // Very little shuffling can be done for 64-bit vectors right now.
7932   if (VT.getSizeInBits() == 64)
7933     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7934
7935   // FIXME: pshufb, blends, shifts.
7936   return (VT.getVectorNumElements() == 2 ||
7937           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7938           isMOVLMask(M, VT) ||
7939           isSHUFPMask(M, VT) ||
7940           isPSHUFDMask(M, VT) ||
7941           isPSHUFHWMask(M, VT) ||
7942           isPSHUFLWMask(M, VT) ||
7943           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7944           isUNPCKLMask(M, VT) ||
7945           isUNPCKHMask(M, VT) ||
7946           isUNPCKL_v_undef_Mask(M, VT) ||
7947           isUNPCKH_v_undef_Mask(M, VT));
7948 }
7949
7950 bool
7951 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7952                                           EVT VT) const {
7953   unsigned NumElts = VT.getVectorNumElements();
7954   // FIXME: This collection of masks seems suspect.
7955   if (NumElts == 2)
7956     return true;
7957   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7958     return (isMOVLMask(Mask, VT)  ||
7959             isCommutedMOVLMask(Mask, VT, true) ||
7960             isSHUFPMask(Mask, VT) ||
7961             isCommutedSHUFPMask(Mask, VT));
7962   }
7963   return false;
7964 }
7965
7966 //===----------------------------------------------------------------------===//
7967 //                           X86 Scheduler Hooks
7968 //===----------------------------------------------------------------------===//
7969
7970 // private utility function
7971 MachineBasicBlock *
7972 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7973                                                        MachineBasicBlock *MBB,
7974                                                        unsigned regOpc,
7975                                                        unsigned immOpc,
7976                                                        unsigned LoadOpc,
7977                                                        unsigned CXchgOpc,
7978                                                        unsigned copyOpc,
7979                                                        unsigned notOpc,
7980                                                        unsigned EAXreg,
7981                                                        TargetRegisterClass *RC,
7982                                                        bool invSrc) const {
7983   // For the atomic bitwise operator, we generate
7984   //   thisMBB:
7985   //   newMBB:
7986   //     ld  t1 = [bitinstr.addr]
7987   //     op  t2 = t1, [bitinstr.val]
7988   //     mov EAX = t1
7989   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7990   //     bz  newMBB
7991   //     fallthrough -->nextMBB
7992   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7993   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7994   MachineFunction::iterator MBBIter = MBB;
7995   ++MBBIter;
7996
7997   /// First build the CFG
7998   MachineFunction *F = MBB->getParent();
7999   MachineBasicBlock *thisMBB = MBB;
8000   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8001   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8002   F->insert(MBBIter, newMBB);
8003   F->insert(MBBIter, nextMBB);
8004
8005   // Move all successors to thisMBB to nextMBB
8006   nextMBB->transferSuccessors(thisMBB);
8007
8008   // Update thisMBB to fall through to newMBB
8009   thisMBB->addSuccessor(newMBB);
8010
8011   // newMBB jumps to itself and fall through to nextMBB
8012   newMBB->addSuccessor(nextMBB);
8013   newMBB->addSuccessor(newMBB);
8014
8015   // Insert instructions into newMBB based on incoming instruction
8016   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8017          "unexpected number of operands");
8018   DebugLoc dl = bInstr->getDebugLoc();
8019   MachineOperand& destOper = bInstr->getOperand(0);
8020   MachineOperand* argOpers[2 + X86AddrNumOperands];
8021   int numArgs = bInstr->getNumOperands() - 1;
8022   for (int i=0; i < numArgs; ++i)
8023     argOpers[i] = &bInstr->getOperand(i+1);
8024
8025   // x86 address has 4 operands: base, index, scale, and displacement
8026   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8027   int valArgIndx = lastAddrIndx + 1;
8028
8029   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8030   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8031   for (int i=0; i <= lastAddrIndx; ++i)
8032     (*MIB).addOperand(*argOpers[i]);
8033
8034   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8035   if (invSrc) {
8036     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8037   }
8038   else
8039     tt = t1;
8040
8041   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8042   assert((argOpers[valArgIndx]->isReg() ||
8043           argOpers[valArgIndx]->isImm()) &&
8044          "invalid operand");
8045   if (argOpers[valArgIndx]->isReg())
8046     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8047   else
8048     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8049   MIB.addReg(tt);
8050   (*MIB).addOperand(*argOpers[valArgIndx]);
8051
8052   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8053   MIB.addReg(t1);
8054
8055   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8056   for (int i=0; i <= lastAddrIndx; ++i)
8057     (*MIB).addOperand(*argOpers[i]);
8058   MIB.addReg(t2);
8059   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8060   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8061                     bInstr->memoperands_end());
8062
8063   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8064   MIB.addReg(EAXreg);
8065
8066   // insert branch
8067   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8068
8069   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8070   return nextMBB;
8071 }
8072
8073 // private utility function:  64 bit atomics on 32 bit host.
8074 MachineBasicBlock *
8075 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8076                                                        MachineBasicBlock *MBB,
8077                                                        unsigned regOpcL,
8078                                                        unsigned regOpcH,
8079                                                        unsigned immOpcL,
8080                                                        unsigned immOpcH,
8081                                                        bool invSrc) const {
8082   // For the atomic bitwise operator, we generate
8083   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8084   //     ld t1,t2 = [bitinstr.addr]
8085   //   newMBB:
8086   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8087   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8088   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8089   //     mov ECX, EBX <- t5, t6
8090   //     mov EAX, EDX <- t1, t2
8091   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8092   //     mov t3, t4 <- EAX, EDX
8093   //     bz  newMBB
8094   //     result in out1, out2
8095   //     fallthrough -->nextMBB
8096
8097   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8098   const unsigned LoadOpc = X86::MOV32rm;
8099   const unsigned copyOpc = X86::MOV32rr;
8100   const unsigned NotOpc = X86::NOT32r;
8101   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8102   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8103   MachineFunction::iterator MBBIter = MBB;
8104   ++MBBIter;
8105
8106   /// First build the CFG
8107   MachineFunction *F = MBB->getParent();
8108   MachineBasicBlock *thisMBB = MBB;
8109   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8110   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8111   F->insert(MBBIter, newMBB);
8112   F->insert(MBBIter, nextMBB);
8113
8114   // Move all successors to thisMBB to nextMBB
8115   nextMBB->transferSuccessors(thisMBB);
8116
8117   // Update thisMBB to fall through to newMBB
8118   thisMBB->addSuccessor(newMBB);
8119
8120   // newMBB jumps to itself and fall through to nextMBB
8121   newMBB->addSuccessor(nextMBB);
8122   newMBB->addSuccessor(newMBB);
8123
8124   DebugLoc dl = bInstr->getDebugLoc();
8125   // Insert instructions into newMBB based on incoming instruction
8126   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8127   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8128          "unexpected number of operands");
8129   MachineOperand& dest1Oper = bInstr->getOperand(0);
8130   MachineOperand& dest2Oper = bInstr->getOperand(1);
8131   MachineOperand* argOpers[2 + X86AddrNumOperands];
8132   for (int i=0; i < 2 + X86AddrNumOperands; ++i) {
8133     argOpers[i] = &bInstr->getOperand(i+2);
8134
8135     // We use some of the operands multiple times, so conservatively just
8136     // clear any kill flags that might be present.
8137     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8138       argOpers[i]->setIsKill(false);
8139   }
8140
8141   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8142   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8143
8144   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8145   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8146   for (int i=0; i <= lastAddrIndx; ++i)
8147     (*MIB).addOperand(*argOpers[i]);
8148   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8149   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8150   // add 4 to displacement.
8151   for (int i=0; i <= lastAddrIndx-2; ++i)
8152     (*MIB).addOperand(*argOpers[i]);
8153   MachineOperand newOp3 = *(argOpers[3]);
8154   if (newOp3.isImm())
8155     newOp3.setImm(newOp3.getImm()+4);
8156   else
8157     newOp3.setOffset(newOp3.getOffset()+4);
8158   (*MIB).addOperand(newOp3);
8159   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8160
8161   // t3/4 are defined later, at the bottom of the loop
8162   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8163   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8164   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8165     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8166   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8167     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8168
8169   // The subsequent operations should be using the destination registers of
8170   //the PHI instructions.
8171   if (invSrc) {
8172     t1 = F->getRegInfo().createVirtualRegister(RC);
8173     t2 = F->getRegInfo().createVirtualRegister(RC);
8174     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8175     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8176   } else {
8177     t1 = dest1Oper.getReg();
8178     t2 = dest2Oper.getReg();
8179   }
8180
8181   int valArgIndx = lastAddrIndx + 1;
8182   assert((argOpers[valArgIndx]->isReg() ||
8183           argOpers[valArgIndx]->isImm()) &&
8184          "invalid operand");
8185   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8186   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8187   if (argOpers[valArgIndx]->isReg())
8188     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8189   else
8190     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8191   if (regOpcL != X86::MOV32rr)
8192     MIB.addReg(t1);
8193   (*MIB).addOperand(*argOpers[valArgIndx]);
8194   assert(argOpers[valArgIndx + 1]->isReg() ==
8195          argOpers[valArgIndx]->isReg());
8196   assert(argOpers[valArgIndx + 1]->isImm() ==
8197          argOpers[valArgIndx]->isImm());
8198   if (argOpers[valArgIndx + 1]->isReg())
8199     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8200   else
8201     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8202   if (regOpcH != X86::MOV32rr)
8203     MIB.addReg(t2);
8204   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8205
8206   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8207   MIB.addReg(t1);
8208   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8209   MIB.addReg(t2);
8210
8211   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8212   MIB.addReg(t5);
8213   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8214   MIB.addReg(t6);
8215
8216   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8217   for (int i=0; i <= lastAddrIndx; ++i)
8218     (*MIB).addOperand(*argOpers[i]);
8219
8220   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8221   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8222                     bInstr->memoperands_end());
8223
8224   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8225   MIB.addReg(X86::EAX);
8226   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8227   MIB.addReg(X86::EDX);
8228
8229   // insert branch
8230   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8231
8232   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8233   return nextMBB;
8234 }
8235
8236 // private utility function
8237 MachineBasicBlock *
8238 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8239                                                       MachineBasicBlock *MBB,
8240                                                       unsigned cmovOpc) const {
8241   // For the atomic min/max operator, we generate
8242   //   thisMBB:
8243   //   newMBB:
8244   //     ld t1 = [min/max.addr]
8245   //     mov t2 = [min/max.val]
8246   //     cmp  t1, t2
8247   //     cmov[cond] t2 = t1
8248   //     mov EAX = t1
8249   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8250   //     bz   newMBB
8251   //     fallthrough -->nextMBB
8252   //
8253   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8254   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8255   MachineFunction::iterator MBBIter = MBB;
8256   ++MBBIter;
8257
8258   /// First build the CFG
8259   MachineFunction *F = MBB->getParent();
8260   MachineBasicBlock *thisMBB = MBB;
8261   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8262   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8263   F->insert(MBBIter, newMBB);
8264   F->insert(MBBIter, nextMBB);
8265
8266   // Move all successors of thisMBB to nextMBB
8267   nextMBB->transferSuccessors(thisMBB);
8268
8269   // Update thisMBB to fall through to newMBB
8270   thisMBB->addSuccessor(newMBB);
8271
8272   // newMBB jumps to newMBB and fall through to nextMBB
8273   newMBB->addSuccessor(nextMBB);
8274   newMBB->addSuccessor(newMBB);
8275
8276   DebugLoc dl = mInstr->getDebugLoc();
8277   // Insert instructions into newMBB based on incoming instruction
8278   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8279          "unexpected number of operands");
8280   MachineOperand& destOper = mInstr->getOperand(0);
8281   MachineOperand* argOpers[2 + X86AddrNumOperands];
8282   int numArgs = mInstr->getNumOperands() - 1;
8283   for (int i=0; i < numArgs; ++i)
8284     argOpers[i] = &mInstr->getOperand(i+1);
8285
8286   // x86 address has 4 operands: base, index, scale, and displacement
8287   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8288   int valArgIndx = lastAddrIndx + 1;
8289
8290   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8291   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8292   for (int i=0; i <= lastAddrIndx; ++i)
8293     (*MIB).addOperand(*argOpers[i]);
8294
8295   // We only support register and immediate values
8296   assert((argOpers[valArgIndx]->isReg() ||
8297           argOpers[valArgIndx]->isImm()) &&
8298          "invalid operand");
8299
8300   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8301   if (argOpers[valArgIndx]->isReg())
8302     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8303   else
8304     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8305   (*MIB).addOperand(*argOpers[valArgIndx]);
8306
8307   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8308   MIB.addReg(t1);
8309
8310   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8311   MIB.addReg(t1);
8312   MIB.addReg(t2);
8313
8314   // Generate movc
8315   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8316   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8317   MIB.addReg(t2);
8318   MIB.addReg(t1);
8319
8320   // Cmp and exchange if none has modified the memory location
8321   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8322   for (int i=0; i <= lastAddrIndx; ++i)
8323     (*MIB).addOperand(*argOpers[i]);
8324   MIB.addReg(t3);
8325   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8326   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8327                     mInstr->memoperands_end());
8328
8329   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8330   MIB.addReg(X86::EAX);
8331
8332   // insert branch
8333   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8334
8335   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8336   return nextMBB;
8337 }
8338
8339 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8340 // all of this code can be replaced with that in the .td file.
8341 MachineBasicBlock *
8342 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8343                             unsigned numArgs, bool memArg) const {
8344
8345   MachineFunction *F = BB->getParent();
8346   DebugLoc dl = MI->getDebugLoc();
8347   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8348
8349   unsigned Opc;
8350   if (memArg)
8351     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8352   else
8353     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8354
8355   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8356
8357   for (unsigned i = 0; i < numArgs; ++i) {
8358     MachineOperand &Op = MI->getOperand(i+1);
8359
8360     if (!(Op.isReg() && Op.isImplicit()))
8361       MIB.addOperand(Op);
8362   }
8363
8364   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8365     .addReg(X86::XMM0);
8366
8367   F->DeleteMachineInstr(MI);
8368
8369   return BB;
8370 }
8371
8372 MachineBasicBlock *
8373 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8374                                                  MachineInstr *MI,
8375                                                  MachineBasicBlock *MBB) const {
8376   // Emit code to save XMM registers to the stack. The ABI says that the
8377   // number of registers to save is given in %al, so it's theoretically
8378   // possible to do an indirect jump trick to avoid saving all of them,
8379   // however this code takes a simpler approach and just executes all
8380   // of the stores if %al is non-zero. It's less code, and it's probably
8381   // easier on the hardware branch predictor, and stores aren't all that
8382   // expensive anyway.
8383
8384   // Create the new basic blocks. One block contains all the XMM stores,
8385   // and one block is the final destination regardless of whether any
8386   // stores were performed.
8387   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8388   MachineFunction *F = MBB->getParent();
8389   MachineFunction::iterator MBBIter = MBB;
8390   ++MBBIter;
8391   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8392   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8393   F->insert(MBBIter, XMMSaveMBB);
8394   F->insert(MBBIter, EndMBB);
8395
8396   // Set up the CFG.
8397   // Move any original successors of MBB to the end block.
8398   EndMBB->transferSuccessors(MBB);
8399   // The original block will now fall through to the XMM save block.
8400   MBB->addSuccessor(XMMSaveMBB);
8401   // The XMMSaveMBB will fall through to the end block.
8402   XMMSaveMBB->addSuccessor(EndMBB);
8403
8404   // Now add the instructions.
8405   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8406   DebugLoc DL = MI->getDebugLoc();
8407
8408   unsigned CountReg = MI->getOperand(0).getReg();
8409   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8410   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8411
8412   if (!Subtarget->isTargetWin64()) {
8413     // If %al is 0, branch around the XMM save block.
8414     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8415     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8416     MBB->addSuccessor(EndMBB);
8417   }
8418
8419   // In the XMM save block, save all the XMM argument registers.
8420   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8421     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8422     MachineMemOperand *MMO =
8423       F->getMachineMemOperand(
8424         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8425         MachineMemOperand::MOStore, Offset,
8426         /*Size=*/16, /*Align=*/16);
8427     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8428       .addFrameIndex(RegSaveFrameIndex)
8429       .addImm(/*Scale=*/1)
8430       .addReg(/*IndexReg=*/0)
8431       .addImm(/*Disp=*/Offset)
8432       .addReg(/*Segment=*/0)
8433       .addReg(MI->getOperand(i).getReg())
8434       .addMemOperand(MMO);
8435   }
8436
8437   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8438
8439   return EndMBB;
8440 }
8441
8442 MachineBasicBlock *
8443 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8444                                      MachineBasicBlock *BB) const {
8445   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8446   DebugLoc DL = MI->getDebugLoc();
8447
8448   // To "insert" a SELECT_CC instruction, we actually have to insert the
8449   // diamond control-flow pattern.  The incoming instruction knows the
8450   // destination vreg to set, the condition code register to branch on, the
8451   // true/false values to select between, and a branch opcode to use.
8452   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8453   MachineFunction::iterator It = BB;
8454   ++It;
8455
8456   //  thisMBB:
8457   //  ...
8458   //   TrueVal = ...
8459   //   cmpTY ccX, r1, r2
8460   //   bCC copy1MBB
8461   //   fallthrough --> copy0MBB
8462   MachineBasicBlock *thisMBB = BB;
8463   MachineFunction *F = BB->getParent();
8464   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8465   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8466   unsigned Opc =
8467     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8468
8469   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8470   F->insert(It, copy0MBB);
8471   F->insert(It, sinkMBB);
8472
8473   // Update machine-CFG edges by first adding all successors of the current
8474   // block to the new block which will contain the Phi node for the select.
8475   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8476          E = BB->succ_end(); I != E; ++I)
8477     sinkMBB->addSuccessor(*I);
8478
8479   // Next, remove all successors of the current block, and add the true
8480   // and fallthrough blocks as its successors.
8481   while (!BB->succ_empty())
8482     BB->removeSuccessor(BB->succ_begin());
8483
8484   // Add the true and fallthrough blocks as its successors.
8485   BB->addSuccessor(copy0MBB);
8486   BB->addSuccessor(sinkMBB);
8487
8488   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8489   // live into the sink and copy blocks.
8490   const MachineFunction *MF = BB->getParent();
8491   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8492   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8493   const MachineInstr *Term = BB->getFirstTerminator();
8494
8495   for (unsigned I = 0, E = Term->getNumOperands(); I != E; ++I) {
8496     const MachineOperand &MO = Term->getOperand(I);
8497     if (!MO.isReg() || MO.isKill() || MO.isDead()) continue;
8498     unsigned Reg = MO.getReg();
8499     if (Reg != X86::EFLAGS) continue;
8500     copy0MBB->addLiveIn(Reg);
8501     sinkMBB->addLiveIn(Reg);
8502   }
8503
8504   //  copy0MBB:
8505   //   %FalseValue = ...
8506   //   # fallthrough to sinkMBB
8507   copy0MBB->addSuccessor(sinkMBB);
8508
8509   //  sinkMBB:
8510   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8511   //  ...
8512   BuildMI(sinkMBB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8513     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8514     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8515
8516   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8517   return sinkMBB;
8518 }
8519
8520 MachineBasicBlock *
8521 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8522                                           MachineBasicBlock *BB) const {
8523   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8524   DebugLoc DL = MI->getDebugLoc();
8525   MachineFunction *F = BB->getParent();
8526
8527   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8528   // non-trivial part is impdef of ESP.
8529   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8530   // mingw-w64.
8531
8532   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8533     .addExternalSymbol("_alloca")
8534     .addReg(X86::EAX, RegState::Implicit)
8535     .addReg(X86::ESP, RegState::Implicit)
8536     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8537     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8538
8539   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8540   return BB;
8541 }
8542
8543 MachineBasicBlock *
8544 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8545                                       MachineBasicBlock *BB) const {
8546   // This is pretty easy.  We're taking the value that we received from
8547   // our load from the relocation, sticking it in either RDI (x86-64)
8548   // or EAX and doing an indirect call.  The return value will then
8549   // be in the normal return register.
8550   const X86InstrInfo *TII
8551     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8552   DebugLoc DL = MI->getDebugLoc();
8553   MachineFunction *F = BB->getParent();
8554
8555   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8556
8557   if (Subtarget->is64Bit()) {
8558     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV64rm), X86::RDI)
8559     .addReg(X86::RIP)
8560     .addImm(0).addReg(0)
8561     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8562                       MI->getOperand(3).getTargetFlags())
8563     .addReg(0);
8564     MIB = BuildMI(BB, DL, TII->get(X86::CALL64m));
8565     addDirectMem(MIB, X86::RDI).addReg(0);
8566   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8567     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8568     .addReg(0)
8569     .addImm(0).addReg(0)
8570     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8571                       MI->getOperand(3).getTargetFlags())
8572     .addReg(0);
8573     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8574     addDirectMem(MIB, X86::EAX).addReg(0);
8575   } else {
8576     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8577     .addReg(TII->getGlobalBaseReg(F))
8578     .addImm(0).addReg(0)
8579     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8580                       MI->getOperand(3).getTargetFlags())
8581     .addReg(0);
8582     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8583     addDirectMem(MIB, X86::EAX).addReg(0);
8584   }
8585
8586   F->DeleteMachineInstr(MI); // The pseudo instruction is gone now.
8587   return BB;
8588 }
8589
8590 MachineBasicBlock *
8591 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8592                                                MachineBasicBlock *BB) const {
8593   switch (MI->getOpcode()) {
8594   default: assert(false && "Unexpected instr type to insert");
8595   case X86::MINGW_ALLOCA:
8596     return EmitLoweredMingwAlloca(MI, BB);
8597   case X86::TLSCall_32:
8598   case X86::TLSCall_64:
8599     return EmitLoweredTLSCall(MI, BB);
8600   case X86::CMOV_GR8:
8601   case X86::CMOV_V1I64:
8602   case X86::CMOV_FR32:
8603   case X86::CMOV_FR64:
8604   case X86::CMOV_V4F32:
8605   case X86::CMOV_V2F64:
8606   case X86::CMOV_V2I64:
8607   case X86::CMOV_GR16:
8608   case X86::CMOV_GR32:
8609   case X86::CMOV_RFP32:
8610   case X86::CMOV_RFP64:
8611   case X86::CMOV_RFP80:
8612     return EmitLoweredSelect(MI, BB);
8613
8614   case X86::FP32_TO_INT16_IN_MEM:
8615   case X86::FP32_TO_INT32_IN_MEM:
8616   case X86::FP32_TO_INT64_IN_MEM:
8617   case X86::FP64_TO_INT16_IN_MEM:
8618   case X86::FP64_TO_INT32_IN_MEM:
8619   case X86::FP64_TO_INT64_IN_MEM:
8620   case X86::FP80_TO_INT16_IN_MEM:
8621   case X86::FP80_TO_INT32_IN_MEM:
8622   case X86::FP80_TO_INT64_IN_MEM: {
8623     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8624     DebugLoc DL = MI->getDebugLoc();
8625
8626     // Change the floating point control register to use "round towards zero"
8627     // mode when truncating to an integer value.
8628     MachineFunction *F = BB->getParent();
8629     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8630     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8631
8632     // Load the old value of the high byte of the control word...
8633     unsigned OldCW =
8634       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8635     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8636                       CWFrameIdx);
8637
8638     // Set the high part to be round to zero...
8639     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8640       .addImm(0xC7F);
8641
8642     // Reload the modified control word now...
8643     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8644
8645     // Restore the memory image of control word to original value
8646     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8647       .addReg(OldCW);
8648
8649     // Get the X86 opcode to use.
8650     unsigned Opc;
8651     switch (MI->getOpcode()) {
8652     default: llvm_unreachable("illegal opcode!");
8653     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8654     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8655     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8656     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8657     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8658     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8659     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8660     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8661     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8662     }
8663
8664     X86AddressMode AM;
8665     MachineOperand &Op = MI->getOperand(0);
8666     if (Op.isReg()) {
8667       AM.BaseType = X86AddressMode::RegBase;
8668       AM.Base.Reg = Op.getReg();
8669     } else {
8670       AM.BaseType = X86AddressMode::FrameIndexBase;
8671       AM.Base.FrameIndex = Op.getIndex();
8672     }
8673     Op = MI->getOperand(1);
8674     if (Op.isImm())
8675       AM.Scale = Op.getImm();
8676     Op = MI->getOperand(2);
8677     if (Op.isImm())
8678       AM.IndexReg = Op.getImm();
8679     Op = MI->getOperand(3);
8680     if (Op.isGlobal()) {
8681       AM.GV = Op.getGlobal();
8682     } else {
8683       AM.Disp = Op.getImm();
8684     }
8685     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8686                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8687
8688     // Reload the original control word now.
8689     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8690
8691     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8692     return BB;
8693   }
8694     // String/text processing lowering.
8695   case X86::PCMPISTRM128REG:
8696     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8697   case X86::PCMPISTRM128MEM:
8698     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8699   case X86::PCMPESTRM128REG:
8700     return EmitPCMP(MI, BB, 5, false /* in mem */);
8701   case X86::PCMPESTRM128MEM:
8702     return EmitPCMP(MI, BB, 5, true /* in mem */);
8703
8704     // Atomic Lowering.
8705   case X86::ATOMAND32:
8706     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8707                                                X86::AND32ri, X86::MOV32rm,
8708                                                X86::LCMPXCHG32, X86::MOV32rr,
8709                                                X86::NOT32r, X86::EAX,
8710                                                X86::GR32RegisterClass);
8711   case X86::ATOMOR32:
8712     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8713                                                X86::OR32ri, X86::MOV32rm,
8714                                                X86::LCMPXCHG32, X86::MOV32rr,
8715                                                X86::NOT32r, X86::EAX,
8716                                                X86::GR32RegisterClass);
8717   case X86::ATOMXOR32:
8718     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8719                                                X86::XOR32ri, X86::MOV32rm,
8720                                                X86::LCMPXCHG32, X86::MOV32rr,
8721                                                X86::NOT32r, X86::EAX,
8722                                                X86::GR32RegisterClass);
8723   case X86::ATOMNAND32:
8724     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8725                                                X86::AND32ri, X86::MOV32rm,
8726                                                X86::LCMPXCHG32, X86::MOV32rr,
8727                                                X86::NOT32r, X86::EAX,
8728                                                X86::GR32RegisterClass, true);
8729   case X86::ATOMMIN32:
8730     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8731   case X86::ATOMMAX32:
8732     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8733   case X86::ATOMUMIN32:
8734     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8735   case X86::ATOMUMAX32:
8736     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8737
8738   case X86::ATOMAND16:
8739     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8740                                                X86::AND16ri, X86::MOV16rm,
8741                                                X86::LCMPXCHG16, X86::MOV16rr,
8742                                                X86::NOT16r, X86::AX,
8743                                                X86::GR16RegisterClass);
8744   case X86::ATOMOR16:
8745     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8746                                                X86::OR16ri, X86::MOV16rm,
8747                                                X86::LCMPXCHG16, X86::MOV16rr,
8748                                                X86::NOT16r, X86::AX,
8749                                                X86::GR16RegisterClass);
8750   case X86::ATOMXOR16:
8751     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8752                                                X86::XOR16ri, X86::MOV16rm,
8753                                                X86::LCMPXCHG16, X86::MOV16rr,
8754                                                X86::NOT16r, X86::AX,
8755                                                X86::GR16RegisterClass);
8756   case X86::ATOMNAND16:
8757     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8758                                                X86::AND16ri, X86::MOV16rm,
8759                                                X86::LCMPXCHG16, X86::MOV16rr,
8760                                                X86::NOT16r, X86::AX,
8761                                                X86::GR16RegisterClass, true);
8762   case X86::ATOMMIN16:
8763     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8764   case X86::ATOMMAX16:
8765     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8766   case X86::ATOMUMIN16:
8767     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8768   case X86::ATOMUMAX16:
8769     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8770
8771   case X86::ATOMAND8:
8772     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8773                                                X86::AND8ri, X86::MOV8rm,
8774                                                X86::LCMPXCHG8, X86::MOV8rr,
8775                                                X86::NOT8r, X86::AL,
8776                                                X86::GR8RegisterClass);
8777   case X86::ATOMOR8:
8778     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8779                                                X86::OR8ri, X86::MOV8rm,
8780                                                X86::LCMPXCHG8, X86::MOV8rr,
8781                                                X86::NOT8r, X86::AL,
8782                                                X86::GR8RegisterClass);
8783   case X86::ATOMXOR8:
8784     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8785                                                X86::XOR8ri, X86::MOV8rm,
8786                                                X86::LCMPXCHG8, X86::MOV8rr,
8787                                                X86::NOT8r, X86::AL,
8788                                                X86::GR8RegisterClass);
8789   case X86::ATOMNAND8:
8790     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8791                                                X86::AND8ri, X86::MOV8rm,
8792                                                X86::LCMPXCHG8, X86::MOV8rr,
8793                                                X86::NOT8r, X86::AL,
8794                                                X86::GR8RegisterClass, true);
8795   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8796   // This group is for 64-bit host.
8797   case X86::ATOMAND64:
8798     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8799                                                X86::AND64ri32, X86::MOV64rm,
8800                                                X86::LCMPXCHG64, X86::MOV64rr,
8801                                                X86::NOT64r, X86::RAX,
8802                                                X86::GR64RegisterClass);
8803   case X86::ATOMOR64:
8804     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8805                                                X86::OR64ri32, X86::MOV64rm,
8806                                                X86::LCMPXCHG64, X86::MOV64rr,
8807                                                X86::NOT64r, X86::RAX,
8808                                                X86::GR64RegisterClass);
8809   case X86::ATOMXOR64:
8810     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8811                                                X86::XOR64ri32, X86::MOV64rm,
8812                                                X86::LCMPXCHG64, X86::MOV64rr,
8813                                                X86::NOT64r, X86::RAX,
8814                                                X86::GR64RegisterClass);
8815   case X86::ATOMNAND64:
8816     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8817                                                X86::AND64ri32, X86::MOV64rm,
8818                                                X86::LCMPXCHG64, X86::MOV64rr,
8819                                                X86::NOT64r, X86::RAX,
8820                                                X86::GR64RegisterClass, true);
8821   case X86::ATOMMIN64:
8822     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8823   case X86::ATOMMAX64:
8824     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8825   case X86::ATOMUMIN64:
8826     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8827   case X86::ATOMUMAX64:
8828     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8829
8830   // This group does 64-bit operations on a 32-bit host.
8831   case X86::ATOMAND6432:
8832     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8833                                                X86::AND32rr, X86::AND32rr,
8834                                                X86::AND32ri, X86::AND32ri,
8835                                                false);
8836   case X86::ATOMOR6432:
8837     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8838                                                X86::OR32rr, X86::OR32rr,
8839                                                X86::OR32ri, X86::OR32ri,
8840                                                false);
8841   case X86::ATOMXOR6432:
8842     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8843                                                X86::XOR32rr, X86::XOR32rr,
8844                                                X86::XOR32ri, X86::XOR32ri,
8845                                                false);
8846   case X86::ATOMNAND6432:
8847     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8848                                                X86::AND32rr, X86::AND32rr,
8849                                                X86::AND32ri, X86::AND32ri,
8850                                                true);
8851   case X86::ATOMADD6432:
8852     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8853                                                X86::ADD32rr, X86::ADC32rr,
8854                                                X86::ADD32ri, X86::ADC32ri,
8855                                                false);
8856   case X86::ATOMSUB6432:
8857     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8858                                                X86::SUB32rr, X86::SBB32rr,
8859                                                X86::SUB32ri, X86::SBB32ri,
8860                                                false);
8861   case X86::ATOMSWAP6432:
8862     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8863                                                X86::MOV32rr, X86::MOV32rr,
8864                                                X86::MOV32ri, X86::MOV32ri,
8865                                                false);
8866   case X86::VASTART_SAVE_XMM_REGS:
8867     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8868   }
8869 }
8870
8871 //===----------------------------------------------------------------------===//
8872 //                           X86 Optimization Hooks
8873 //===----------------------------------------------------------------------===//
8874
8875 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8876                                                        const APInt &Mask,
8877                                                        APInt &KnownZero,
8878                                                        APInt &KnownOne,
8879                                                        const SelectionDAG &DAG,
8880                                                        unsigned Depth) const {
8881   unsigned Opc = Op.getOpcode();
8882   assert((Opc >= ISD::BUILTIN_OP_END ||
8883           Opc == ISD::INTRINSIC_WO_CHAIN ||
8884           Opc == ISD::INTRINSIC_W_CHAIN ||
8885           Opc == ISD::INTRINSIC_VOID) &&
8886          "Should use MaskedValueIsZero if you don't know whether Op"
8887          " is a target node!");
8888
8889   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8890   switch (Opc) {
8891   default: break;
8892   case X86ISD::ADD:
8893   case X86ISD::SUB:
8894   case X86ISD::SMUL:
8895   case X86ISD::UMUL:
8896   case X86ISD::INC:
8897   case X86ISD::DEC:
8898   case X86ISD::OR:
8899   case X86ISD::XOR:
8900   case X86ISD::AND:
8901     // These nodes' second result is a boolean.
8902     if (Op.getResNo() == 0)
8903       break;
8904     // Fallthrough
8905   case X86ISD::SETCC:
8906     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8907                                        Mask.getBitWidth() - 1);
8908     break;
8909   }
8910 }
8911
8912 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8913 /// node is a GlobalAddress + offset.
8914 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8915                                        const GlobalValue* &GA,
8916                                        int64_t &Offset) const {
8917   if (N->getOpcode() == X86ISD::Wrapper) {
8918     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8919       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8920       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8921       return true;
8922     }
8923   }
8924   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8925 }
8926
8927 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8928 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8929 /// if the load addresses are consecutive, non-overlapping, and in the right
8930 /// order.
8931 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8932                                      const TargetLowering &TLI) {
8933   DebugLoc dl = N->getDebugLoc();
8934   EVT VT = N->getValueType(0);
8935   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8936
8937   if (VT.getSizeInBits() != 128)
8938     return SDValue();
8939
8940   SmallVector<SDValue, 16> Elts;
8941   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8942     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8943
8944   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8945 }
8946
8947 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8948 /// and convert it from being a bunch of shuffles and extracts to a simple
8949 /// store and scalar loads to extract the elements.
8950 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8951                                                 const TargetLowering &TLI) {
8952   SDValue InputVector = N->getOperand(0);
8953
8954   // Only operate on vectors of 4 elements, where the alternative shuffling
8955   // gets to be more expensive.
8956   if (InputVector.getValueType() != MVT::v4i32)
8957     return SDValue();
8958
8959   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8960   // single use which is a sign-extend or zero-extend, and all elements are
8961   // used.
8962   SmallVector<SDNode *, 4> Uses;
8963   unsigned ExtractedElements = 0;
8964   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8965        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8966     if (UI.getUse().getResNo() != InputVector.getResNo())
8967       return SDValue();
8968
8969     SDNode *Extract = *UI;
8970     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8971       return SDValue();
8972
8973     if (Extract->getValueType(0) != MVT::i32)
8974       return SDValue();
8975     if (!Extract->hasOneUse())
8976       return SDValue();
8977     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8978         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8979       return SDValue();
8980     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8981       return SDValue();
8982
8983     // Record which element was extracted.
8984     ExtractedElements |=
8985       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8986
8987     Uses.push_back(Extract);
8988   }
8989
8990   // If not all the elements were used, this may not be worthwhile.
8991   if (ExtractedElements != 15)
8992     return SDValue();
8993
8994   // Ok, we've now decided to do the transformation.
8995   DebugLoc dl = InputVector.getDebugLoc();
8996
8997   // Store the value to a temporary stack slot.
8998   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
8999   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
9000                             false, false, 0);
9001
9002   // Replace each use (extract) with a load of the appropriate element.
9003   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9004        UE = Uses.end(); UI != UE; ++UI) {
9005     SDNode *Extract = *UI;
9006
9007     // Compute the element's address.
9008     SDValue Idx = Extract->getOperand(1);
9009     unsigned EltSize =
9010         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9011     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9012     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9013
9014     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
9015
9016     // Load the scalar.
9017     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
9018                           NULL, 0, false, false, 0);
9019
9020     // Replace the exact with the load.
9021     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9022   }
9023
9024   // The replacement was made in place; don't return anything.
9025   return SDValue();
9026 }
9027
9028 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9029 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9030                                     const X86Subtarget *Subtarget) {
9031   DebugLoc DL = N->getDebugLoc();
9032   SDValue Cond = N->getOperand(0);
9033   // Get the LHS/RHS of the select.
9034   SDValue LHS = N->getOperand(1);
9035   SDValue RHS = N->getOperand(2);
9036
9037   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9038   // instructions match the semantics of the common C idiom x<y?x:y but not
9039   // x<=y?x:y, because of how they handle negative zero (which can be
9040   // ignored in unsafe-math mode).
9041   if (Subtarget->hasSSE2() &&
9042       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9043       Cond.getOpcode() == ISD::SETCC) {
9044     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9045
9046     unsigned Opcode = 0;
9047     // Check for x CC y ? x : y.
9048     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9049         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9050       switch (CC) {
9051       default: break;
9052       case ISD::SETULT:
9053         // Converting this to a min would handle NaNs incorrectly, and swapping
9054         // the operands would cause it to handle comparisons between positive
9055         // and negative zero incorrectly.
9056         if (!FiniteOnlyFPMath() &&
9057             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9058           if (!UnsafeFPMath &&
9059               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9060             break;
9061           std::swap(LHS, RHS);
9062         }
9063         Opcode = X86ISD::FMIN;
9064         break;
9065       case ISD::SETOLE:
9066         // Converting this to a min would handle comparisons between positive
9067         // and negative zero incorrectly.
9068         if (!UnsafeFPMath &&
9069             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9070           break;
9071         Opcode = X86ISD::FMIN;
9072         break;
9073       case ISD::SETULE:
9074         // Converting this to a min would handle both negative zeros and NaNs
9075         // incorrectly, but we can swap the operands to fix both.
9076         std::swap(LHS, RHS);
9077       case ISD::SETOLT:
9078       case ISD::SETLT:
9079       case ISD::SETLE:
9080         Opcode = X86ISD::FMIN;
9081         break;
9082
9083       case ISD::SETOGE:
9084         // Converting this to a max would handle comparisons between positive
9085         // and negative zero incorrectly.
9086         if (!UnsafeFPMath &&
9087             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9088           break;
9089         Opcode = X86ISD::FMAX;
9090         break;
9091       case ISD::SETUGT:
9092         // Converting this to a max would handle NaNs incorrectly, and swapping
9093         // the operands would cause it to handle comparisons between positive
9094         // and negative zero incorrectly.
9095         if (!FiniteOnlyFPMath() &&
9096             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9097           if (!UnsafeFPMath &&
9098               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9099             break;
9100           std::swap(LHS, RHS);
9101         }
9102         Opcode = X86ISD::FMAX;
9103         break;
9104       case ISD::SETUGE:
9105         // Converting this to a max would handle both negative zeros and NaNs
9106         // incorrectly, but we can swap the operands to fix both.
9107         std::swap(LHS, RHS);
9108       case ISD::SETOGT:
9109       case ISD::SETGT:
9110       case ISD::SETGE:
9111         Opcode = X86ISD::FMAX;
9112         break;
9113       }
9114     // Check for x CC y ? y : x -- a min/max with reversed arms.
9115     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9116                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9117       switch (CC) {
9118       default: break;
9119       case ISD::SETOGE:
9120         // Converting this to a min would handle comparisons between positive
9121         // and negative zero incorrectly, and swapping the operands would
9122         // cause it to handle NaNs incorrectly.
9123         if (!UnsafeFPMath &&
9124             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9125           if (!FiniteOnlyFPMath() &&
9126               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9127             break;
9128           std::swap(LHS, RHS);
9129         }
9130         Opcode = X86ISD::FMIN;
9131         break;
9132       case ISD::SETUGT:
9133         // Converting this to a min would handle NaNs incorrectly.
9134         if (!UnsafeFPMath &&
9135             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9136           break;
9137         Opcode = X86ISD::FMIN;
9138         break;
9139       case ISD::SETUGE:
9140         // Converting this to a min would handle both negative zeros and NaNs
9141         // incorrectly, but we can swap the operands to fix both.
9142         std::swap(LHS, RHS);
9143       case ISD::SETOGT:
9144       case ISD::SETGT:
9145       case ISD::SETGE:
9146         Opcode = X86ISD::FMIN;
9147         break;
9148
9149       case ISD::SETULT:
9150         // Converting this to a max would handle NaNs incorrectly.
9151         if (!FiniteOnlyFPMath() &&
9152             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9153           break;
9154         Opcode = X86ISD::FMAX;
9155         break;
9156       case ISD::SETOLE:
9157         // Converting this to a max would handle comparisons between positive
9158         // and negative zero incorrectly, and swapping the operands would
9159         // cause it to handle NaNs incorrectly.
9160         if (!UnsafeFPMath &&
9161             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9162           if (!FiniteOnlyFPMath() &&
9163               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9164             break;
9165           std::swap(LHS, RHS);
9166         }
9167         Opcode = X86ISD::FMAX;
9168         break;
9169       case ISD::SETULE:
9170         // Converting this to a max would handle both negative zeros and NaNs
9171         // incorrectly, but we can swap the operands to fix both.
9172         std::swap(LHS, RHS);
9173       case ISD::SETOLT:
9174       case ISD::SETLT:
9175       case ISD::SETLE:
9176         Opcode = X86ISD::FMAX;
9177         break;
9178       }
9179     }
9180
9181     if (Opcode)
9182       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9183   }
9184
9185   // If this is a select between two integer constants, try to do some
9186   // optimizations.
9187   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9188     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9189       // Don't do this for crazy integer types.
9190       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9191         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9192         // so that TrueC (the true value) is larger than FalseC.
9193         bool NeedsCondInvert = false;
9194
9195         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9196             // Efficiently invertible.
9197             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9198              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9199               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9200           NeedsCondInvert = true;
9201           std::swap(TrueC, FalseC);
9202         }
9203
9204         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9205         if (FalseC->getAPIntValue() == 0 &&
9206             TrueC->getAPIntValue().isPowerOf2()) {
9207           if (NeedsCondInvert) // Invert the condition if needed.
9208             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9209                                DAG.getConstant(1, Cond.getValueType()));
9210
9211           // Zero extend the condition if needed.
9212           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9213
9214           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9215           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9216                              DAG.getConstant(ShAmt, MVT::i8));
9217         }
9218
9219         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9220         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9221           if (NeedsCondInvert) // Invert the condition if needed.
9222             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9223                                DAG.getConstant(1, Cond.getValueType()));
9224
9225           // Zero extend the condition if needed.
9226           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9227                              FalseC->getValueType(0), Cond);
9228           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9229                              SDValue(FalseC, 0));
9230         }
9231
9232         // Optimize cases that will turn into an LEA instruction.  This requires
9233         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9234         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9235           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9236           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9237
9238           bool isFastMultiplier = false;
9239           if (Diff < 10) {
9240             switch ((unsigned char)Diff) {
9241               default: break;
9242               case 1:  // result = add base, cond
9243               case 2:  // result = lea base(    , cond*2)
9244               case 3:  // result = lea base(cond, cond*2)
9245               case 4:  // result = lea base(    , cond*4)
9246               case 5:  // result = lea base(cond, cond*4)
9247               case 8:  // result = lea base(    , cond*8)
9248               case 9:  // result = lea base(cond, cond*8)
9249                 isFastMultiplier = true;
9250                 break;
9251             }
9252           }
9253
9254           if (isFastMultiplier) {
9255             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9256             if (NeedsCondInvert) // Invert the condition if needed.
9257               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9258                                  DAG.getConstant(1, Cond.getValueType()));
9259
9260             // Zero extend the condition if needed.
9261             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9262                                Cond);
9263             // Scale the condition by the difference.
9264             if (Diff != 1)
9265               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9266                                  DAG.getConstant(Diff, Cond.getValueType()));
9267
9268             // Add the base if non-zero.
9269             if (FalseC->getAPIntValue() != 0)
9270               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9271                                  SDValue(FalseC, 0));
9272             return Cond;
9273           }
9274         }
9275       }
9276   }
9277
9278   return SDValue();
9279 }
9280
9281 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9282 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9283                                   TargetLowering::DAGCombinerInfo &DCI) {
9284   DebugLoc DL = N->getDebugLoc();
9285
9286   // If the flag operand isn't dead, don't touch this CMOV.
9287   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9288     return SDValue();
9289
9290   // If this is a select between two integer constants, try to do some
9291   // optimizations.  Note that the operands are ordered the opposite of SELECT
9292   // operands.
9293   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9294     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9295       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9296       // larger than FalseC (the false value).
9297       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9298
9299       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9300         CC = X86::GetOppositeBranchCondition(CC);
9301         std::swap(TrueC, FalseC);
9302       }
9303
9304       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9305       // This is efficient for any integer data type (including i8/i16) and
9306       // shift amount.
9307       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9308         SDValue Cond = N->getOperand(3);
9309         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9310                            DAG.getConstant(CC, MVT::i8), Cond);
9311
9312         // Zero extend the condition if needed.
9313         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9314
9315         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9316         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9317                            DAG.getConstant(ShAmt, MVT::i8));
9318         if (N->getNumValues() == 2)  // Dead flag value?
9319           return DCI.CombineTo(N, Cond, SDValue());
9320         return Cond;
9321       }
9322
9323       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9324       // for any integer data type, including i8/i16.
9325       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9326         SDValue Cond = N->getOperand(3);
9327         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9328                            DAG.getConstant(CC, MVT::i8), Cond);
9329
9330         // Zero extend the condition if needed.
9331         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9332                            FalseC->getValueType(0), Cond);
9333         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9334                            SDValue(FalseC, 0));
9335
9336         if (N->getNumValues() == 2)  // Dead flag value?
9337           return DCI.CombineTo(N, Cond, SDValue());
9338         return Cond;
9339       }
9340
9341       // Optimize cases that will turn into an LEA instruction.  This requires
9342       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9343       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9344         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9345         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9346
9347         bool isFastMultiplier = false;
9348         if (Diff < 10) {
9349           switch ((unsigned char)Diff) {
9350           default: break;
9351           case 1:  // result = add base, cond
9352           case 2:  // result = lea base(    , cond*2)
9353           case 3:  // result = lea base(cond, cond*2)
9354           case 4:  // result = lea base(    , cond*4)
9355           case 5:  // result = lea base(cond, cond*4)
9356           case 8:  // result = lea base(    , cond*8)
9357           case 9:  // result = lea base(cond, cond*8)
9358             isFastMultiplier = true;
9359             break;
9360           }
9361         }
9362
9363         if (isFastMultiplier) {
9364           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9365           SDValue Cond = N->getOperand(3);
9366           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9367                              DAG.getConstant(CC, MVT::i8), Cond);
9368           // Zero extend the condition if needed.
9369           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9370                              Cond);
9371           // Scale the condition by the difference.
9372           if (Diff != 1)
9373             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9374                                DAG.getConstant(Diff, Cond.getValueType()));
9375
9376           // Add the base if non-zero.
9377           if (FalseC->getAPIntValue() != 0)
9378             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9379                                SDValue(FalseC, 0));
9380           if (N->getNumValues() == 2)  // Dead flag value?
9381             return DCI.CombineTo(N, Cond, SDValue());
9382           return Cond;
9383         }
9384       }
9385     }
9386   }
9387   return SDValue();
9388 }
9389
9390
9391 /// PerformMulCombine - Optimize a single multiply with constant into two
9392 /// in order to implement it with two cheaper instructions, e.g.
9393 /// LEA + SHL, LEA + LEA.
9394 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9395                                  TargetLowering::DAGCombinerInfo &DCI) {
9396   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9397     return SDValue();
9398
9399   EVT VT = N->getValueType(0);
9400   if (VT != MVT::i64)
9401     return SDValue();
9402
9403   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9404   if (!C)
9405     return SDValue();
9406   uint64_t MulAmt = C->getZExtValue();
9407   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9408     return SDValue();
9409
9410   uint64_t MulAmt1 = 0;
9411   uint64_t MulAmt2 = 0;
9412   if ((MulAmt % 9) == 0) {
9413     MulAmt1 = 9;
9414     MulAmt2 = MulAmt / 9;
9415   } else if ((MulAmt % 5) == 0) {
9416     MulAmt1 = 5;
9417     MulAmt2 = MulAmt / 5;
9418   } else if ((MulAmt % 3) == 0) {
9419     MulAmt1 = 3;
9420     MulAmt2 = MulAmt / 3;
9421   }
9422   if (MulAmt2 &&
9423       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9424     DebugLoc DL = N->getDebugLoc();
9425
9426     if (isPowerOf2_64(MulAmt2) &&
9427         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9428       // If second multiplifer is pow2, issue it first. We want the multiply by
9429       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9430       // is an add.
9431       std::swap(MulAmt1, MulAmt2);
9432
9433     SDValue NewMul;
9434     if (isPowerOf2_64(MulAmt1))
9435       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9436                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9437     else
9438       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9439                            DAG.getConstant(MulAmt1, VT));
9440
9441     if (isPowerOf2_64(MulAmt2))
9442       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9443                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9444     else
9445       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9446                            DAG.getConstant(MulAmt2, VT));
9447
9448     // Do not add new nodes to DAG combiner worklist.
9449     DCI.CombineTo(N, NewMul, false);
9450   }
9451   return SDValue();
9452 }
9453
9454 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9455   SDValue N0 = N->getOperand(0);
9456   SDValue N1 = N->getOperand(1);
9457   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9458   EVT VT = N0.getValueType();
9459
9460   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9461   // since the result of setcc_c is all zero's or all ones.
9462   if (N1C && N0.getOpcode() == ISD::AND &&
9463       N0.getOperand(1).getOpcode() == ISD::Constant) {
9464     SDValue N00 = N0.getOperand(0);
9465     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9466         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9467           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9468          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9469       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9470       APInt ShAmt = N1C->getAPIntValue();
9471       Mask = Mask.shl(ShAmt);
9472       if (Mask != 0)
9473         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9474                            N00, DAG.getConstant(Mask, VT));
9475     }
9476   }
9477
9478   return SDValue();
9479 }
9480
9481 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9482 ///                       when possible.
9483 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9484                                    const X86Subtarget *Subtarget) {
9485   EVT VT = N->getValueType(0);
9486   if (!VT.isVector() && VT.isInteger() &&
9487       N->getOpcode() == ISD::SHL)
9488     return PerformSHLCombine(N, DAG);
9489
9490   // On X86 with SSE2 support, we can transform this to a vector shift if
9491   // all elements are shifted by the same amount.  We can't do this in legalize
9492   // because the a constant vector is typically transformed to a constant pool
9493   // so we have no knowledge of the shift amount.
9494   if (!Subtarget->hasSSE2())
9495     return SDValue();
9496
9497   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9498     return SDValue();
9499
9500   SDValue ShAmtOp = N->getOperand(1);
9501   EVT EltVT = VT.getVectorElementType();
9502   DebugLoc DL = N->getDebugLoc();
9503   SDValue BaseShAmt = SDValue();
9504   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9505     unsigned NumElts = VT.getVectorNumElements();
9506     unsigned i = 0;
9507     for (; i != NumElts; ++i) {
9508       SDValue Arg = ShAmtOp.getOperand(i);
9509       if (Arg.getOpcode() == ISD::UNDEF) continue;
9510       BaseShAmt = Arg;
9511       break;
9512     }
9513     for (; i != NumElts; ++i) {
9514       SDValue Arg = ShAmtOp.getOperand(i);
9515       if (Arg.getOpcode() == ISD::UNDEF) continue;
9516       if (Arg != BaseShAmt) {
9517         return SDValue();
9518       }
9519     }
9520   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9521              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9522     SDValue InVec = ShAmtOp.getOperand(0);
9523     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9524       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9525       unsigned i = 0;
9526       for (; i != NumElts; ++i) {
9527         SDValue Arg = InVec.getOperand(i);
9528         if (Arg.getOpcode() == ISD::UNDEF) continue;
9529         BaseShAmt = Arg;
9530         break;
9531       }
9532     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9533        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9534          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9535          if (C->getZExtValue() == SplatIdx)
9536            BaseShAmt = InVec.getOperand(1);
9537        }
9538     }
9539     if (BaseShAmt.getNode() == 0)
9540       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9541                               DAG.getIntPtrConstant(0));
9542   } else
9543     return SDValue();
9544
9545   // The shift amount is an i32.
9546   if (EltVT.bitsGT(MVT::i32))
9547     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9548   else if (EltVT.bitsLT(MVT::i32))
9549     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9550
9551   // The shift amount is identical so we can do a vector shift.
9552   SDValue  ValOp = N->getOperand(0);
9553   switch (N->getOpcode()) {
9554   default:
9555     llvm_unreachable("Unknown shift opcode!");
9556     break;
9557   case ISD::SHL:
9558     if (VT == MVT::v2i64)
9559       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9560                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9561                          ValOp, BaseShAmt);
9562     if (VT == MVT::v4i32)
9563       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9564                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9565                          ValOp, BaseShAmt);
9566     if (VT == MVT::v8i16)
9567       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9568                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9569                          ValOp, BaseShAmt);
9570     break;
9571   case ISD::SRA:
9572     if (VT == MVT::v4i32)
9573       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9574                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9575                          ValOp, BaseShAmt);
9576     if (VT == MVT::v8i16)
9577       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9578                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9579                          ValOp, BaseShAmt);
9580     break;
9581   case ISD::SRL:
9582     if (VT == MVT::v2i64)
9583       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9584                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9585                          ValOp, BaseShAmt);
9586     if (VT == MVT::v4i32)
9587       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9588                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9589                          ValOp, BaseShAmt);
9590     if (VT ==  MVT::v8i16)
9591       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9592                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9593                          ValOp, BaseShAmt);
9594     break;
9595   }
9596   return SDValue();
9597 }
9598
9599 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9600                                 TargetLowering::DAGCombinerInfo &DCI,
9601                                 const X86Subtarget *Subtarget) {
9602   if (DCI.isBeforeLegalizeOps())
9603     return SDValue();
9604
9605   EVT VT = N->getValueType(0);
9606   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9607     return SDValue();
9608
9609   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9610   SDValue N0 = N->getOperand(0);
9611   SDValue N1 = N->getOperand(1);
9612   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9613     std::swap(N0, N1);
9614   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9615     return SDValue();
9616   if (!N0.hasOneUse() || !N1.hasOneUse())
9617     return SDValue();
9618
9619   SDValue ShAmt0 = N0.getOperand(1);
9620   if (ShAmt0.getValueType() != MVT::i8)
9621     return SDValue();
9622   SDValue ShAmt1 = N1.getOperand(1);
9623   if (ShAmt1.getValueType() != MVT::i8)
9624     return SDValue();
9625   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9626     ShAmt0 = ShAmt0.getOperand(0);
9627   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9628     ShAmt1 = ShAmt1.getOperand(0);
9629
9630   DebugLoc DL = N->getDebugLoc();
9631   unsigned Opc = X86ISD::SHLD;
9632   SDValue Op0 = N0.getOperand(0);
9633   SDValue Op1 = N1.getOperand(0);
9634   if (ShAmt0.getOpcode() == ISD::SUB) {
9635     Opc = X86ISD::SHRD;
9636     std::swap(Op0, Op1);
9637     std::swap(ShAmt0, ShAmt1);
9638   }
9639
9640   unsigned Bits = VT.getSizeInBits();
9641   if (ShAmt1.getOpcode() == ISD::SUB) {
9642     SDValue Sum = ShAmt1.getOperand(0);
9643     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9644       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
9645       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
9646         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
9647       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
9648         return DAG.getNode(Opc, DL, VT,
9649                            Op0, Op1,
9650                            DAG.getNode(ISD::TRUNCATE, DL,
9651                                        MVT::i8, ShAmt0));
9652     }
9653   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9654     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9655     if (ShAmt0C &&
9656         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9657       return DAG.getNode(Opc, DL, VT,
9658                          N0.getOperand(0), N1.getOperand(0),
9659                          DAG.getNode(ISD::TRUNCATE, DL,
9660                                        MVT::i8, ShAmt0));
9661   }
9662
9663   return SDValue();
9664 }
9665
9666 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9667 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9668                                    const X86Subtarget *Subtarget) {
9669   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9670   // the FP state in cases where an emms may be missing.
9671   // A preferable solution to the general problem is to figure out the right
9672   // places to insert EMMS.  This qualifies as a quick hack.
9673
9674   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9675   StoreSDNode *St = cast<StoreSDNode>(N);
9676   EVT VT = St->getValue().getValueType();
9677   if (VT.getSizeInBits() != 64)
9678     return SDValue();
9679
9680   const Function *F = DAG.getMachineFunction().getFunction();
9681   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9682   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9683     && Subtarget->hasSSE2();
9684   if ((VT.isVector() ||
9685        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9686       isa<LoadSDNode>(St->getValue()) &&
9687       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9688       St->getChain().hasOneUse() && !St->isVolatile()) {
9689     SDNode* LdVal = St->getValue().getNode();
9690     LoadSDNode *Ld = 0;
9691     int TokenFactorIndex = -1;
9692     SmallVector<SDValue, 8> Ops;
9693     SDNode* ChainVal = St->getChain().getNode();
9694     // Must be a store of a load.  We currently handle two cases:  the load
9695     // is a direct child, and it's under an intervening TokenFactor.  It is
9696     // possible to dig deeper under nested TokenFactors.
9697     if (ChainVal == LdVal)
9698       Ld = cast<LoadSDNode>(St->getChain());
9699     else if (St->getValue().hasOneUse() &&
9700              ChainVal->getOpcode() == ISD::TokenFactor) {
9701       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9702         if (ChainVal->getOperand(i).getNode() == LdVal) {
9703           TokenFactorIndex = i;
9704           Ld = cast<LoadSDNode>(St->getValue());
9705         } else
9706           Ops.push_back(ChainVal->getOperand(i));
9707       }
9708     }
9709
9710     if (!Ld || !ISD::isNormalLoad(Ld))
9711       return SDValue();
9712
9713     // If this is not the MMX case, i.e. we are just turning i64 load/store
9714     // into f64 load/store, avoid the transformation if there are multiple
9715     // uses of the loaded value.
9716     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9717       return SDValue();
9718
9719     DebugLoc LdDL = Ld->getDebugLoc();
9720     DebugLoc StDL = N->getDebugLoc();
9721     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9722     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9723     // pair instead.
9724     if (Subtarget->is64Bit() || F64IsLegal) {
9725       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9726       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9727                                   Ld->getBasePtr(), Ld->getSrcValue(),
9728                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9729                                   Ld->isNonTemporal(), Ld->getAlignment());
9730       SDValue NewChain = NewLd.getValue(1);
9731       if (TokenFactorIndex != -1) {
9732         Ops.push_back(NewChain);
9733         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9734                                Ops.size());
9735       }
9736       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9737                           St->getSrcValue(), St->getSrcValueOffset(),
9738                           St->isVolatile(), St->isNonTemporal(),
9739                           St->getAlignment());
9740     }
9741
9742     // Otherwise, lower to two pairs of 32-bit loads / stores.
9743     SDValue LoAddr = Ld->getBasePtr();
9744     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9745                                  DAG.getConstant(4, MVT::i32));
9746
9747     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9748                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9749                                Ld->isVolatile(), Ld->isNonTemporal(),
9750                                Ld->getAlignment());
9751     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9752                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9753                                Ld->isVolatile(), Ld->isNonTemporal(),
9754                                MinAlign(Ld->getAlignment(), 4));
9755
9756     SDValue NewChain = LoLd.getValue(1);
9757     if (TokenFactorIndex != -1) {
9758       Ops.push_back(LoLd);
9759       Ops.push_back(HiLd);
9760       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9761                              Ops.size());
9762     }
9763
9764     LoAddr = St->getBasePtr();
9765     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9766                          DAG.getConstant(4, MVT::i32));
9767
9768     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9769                                 St->getSrcValue(), St->getSrcValueOffset(),
9770                                 St->isVolatile(), St->isNonTemporal(),
9771                                 St->getAlignment());
9772     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9773                                 St->getSrcValue(),
9774                                 St->getSrcValueOffset() + 4,
9775                                 St->isVolatile(),
9776                                 St->isNonTemporal(),
9777                                 MinAlign(St->getAlignment(), 4));
9778     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9779   }
9780   return SDValue();
9781 }
9782
9783 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9784 /// X86ISD::FXOR nodes.
9785 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9786   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9787   // F[X]OR(0.0, x) -> x
9788   // F[X]OR(x, 0.0) -> x
9789   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9790     if (C->getValueAPF().isPosZero())
9791       return N->getOperand(1);
9792   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9793     if (C->getValueAPF().isPosZero())
9794       return N->getOperand(0);
9795   return SDValue();
9796 }
9797
9798 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9799 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9800   // FAND(0.0, x) -> 0.0
9801   // FAND(x, 0.0) -> 0.0
9802   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9803     if (C->getValueAPF().isPosZero())
9804       return N->getOperand(0);
9805   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9806     if (C->getValueAPF().isPosZero())
9807       return N->getOperand(1);
9808   return SDValue();
9809 }
9810
9811 static SDValue PerformBTCombine(SDNode *N,
9812                                 SelectionDAG &DAG,
9813                                 TargetLowering::DAGCombinerInfo &DCI) {
9814   // BT ignores high bits in the bit index operand.
9815   SDValue Op1 = N->getOperand(1);
9816   if (Op1.hasOneUse()) {
9817     unsigned BitWidth = Op1.getValueSizeInBits();
9818     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9819     APInt KnownZero, KnownOne;
9820     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9821                                           !DCI.isBeforeLegalizeOps());
9822     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9823     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9824         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9825       DCI.CommitTargetLoweringOpt(TLO);
9826   }
9827   return SDValue();
9828 }
9829
9830 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9831   SDValue Op = N->getOperand(0);
9832   if (Op.getOpcode() == ISD::BIT_CONVERT)
9833     Op = Op.getOperand(0);
9834   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9835   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9836       VT.getVectorElementType().getSizeInBits() ==
9837       OpVT.getVectorElementType().getSizeInBits()) {
9838     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9839   }
9840   return SDValue();
9841 }
9842
9843 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9844   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9845   //           (and (i32 x86isd::setcc_carry), 1)
9846   // This eliminates the zext. This transformation is necessary because
9847   // ISD::SETCC is always legalized to i8.
9848   DebugLoc dl = N->getDebugLoc();
9849   SDValue N0 = N->getOperand(0);
9850   EVT VT = N->getValueType(0);
9851   if (N0.getOpcode() == ISD::AND &&
9852       N0.hasOneUse() &&
9853       N0.getOperand(0).hasOneUse()) {
9854     SDValue N00 = N0.getOperand(0);
9855     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9856       return SDValue();
9857     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9858     if (!C || C->getZExtValue() != 1)
9859       return SDValue();
9860     return DAG.getNode(ISD::AND, dl, VT,
9861                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9862                                    N00.getOperand(0), N00.getOperand(1)),
9863                        DAG.getConstant(1, VT));
9864   }
9865
9866   return SDValue();
9867 }
9868
9869 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9870                                              DAGCombinerInfo &DCI) const {
9871   SelectionDAG &DAG = DCI.DAG;
9872   switch (N->getOpcode()) {
9873   default: break;
9874   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9875   case ISD::EXTRACT_VECTOR_ELT:
9876                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9877   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9878   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9879   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9880   case ISD::SHL:
9881   case ISD::SRA:
9882   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9883   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9884   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9885   case X86ISD::FXOR:
9886   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9887   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9888   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9889   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9890   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9891   }
9892
9893   return SDValue();
9894 }
9895
9896 /// isTypeDesirableForOp - Return true if the target has native support for
9897 /// the specified value type and it is 'desirable' to use the type for the
9898 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9899 /// instruction encodings are longer and some i16 instructions are slow.
9900 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9901   if (!isTypeLegal(VT))
9902     return false;
9903   if (VT != MVT::i16)
9904     return true;
9905
9906   switch (Opc) {
9907   default:
9908     return true;
9909   case ISD::LOAD:
9910   case ISD::SIGN_EXTEND:
9911   case ISD::ZERO_EXTEND:
9912   case ISD::ANY_EXTEND:
9913   case ISD::SHL:
9914   case ISD::SRL:
9915   case ISD::SUB:
9916   case ISD::ADD:
9917   case ISD::MUL:
9918   case ISD::AND:
9919   case ISD::OR:
9920   case ISD::XOR:
9921     return false;
9922   }
9923 }
9924
9925 static bool MayFoldLoad(SDValue Op) {
9926   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9927 }
9928
9929 static bool MayFoldIntoStore(SDValue Op) {
9930   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9931 }
9932
9933 /// IsDesirableToPromoteOp - This method query the target whether it is
9934 /// beneficial for dag combiner to promote the specified node. If true, it
9935 /// should return the desired promotion type by reference.
9936 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9937   EVT VT = Op.getValueType();
9938   if (VT != MVT::i16)
9939     return false;
9940
9941   bool Promote = false;
9942   bool Commute = false;
9943   switch (Op.getOpcode()) {
9944   default: break;
9945   case ISD::LOAD: {
9946     LoadSDNode *LD = cast<LoadSDNode>(Op);
9947     // If the non-extending load has a single use and it's not live out, then it
9948     // might be folded.
9949     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9950                                                      Op.hasOneUse()*/) {
9951       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9952              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9953         // The only case where we'd want to promote LOAD (rather then it being
9954         // promoted as an operand is when it's only use is liveout.
9955         if (UI->getOpcode() != ISD::CopyToReg)
9956           return false;
9957       }
9958     }
9959     Promote = true;
9960     break;
9961   }
9962   case ISD::SIGN_EXTEND:
9963   case ISD::ZERO_EXTEND:
9964   case ISD::ANY_EXTEND:
9965     Promote = true;
9966     break;
9967   case ISD::SHL:
9968   case ISD::SRL: {
9969     SDValue N0 = Op.getOperand(0);
9970     // Look out for (store (shl (load), x)).
9971     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
9972       return false;
9973     Promote = true;
9974     break;
9975   }
9976   case ISD::ADD:
9977   case ISD::MUL:
9978   case ISD::AND:
9979   case ISD::OR:
9980   case ISD::XOR:
9981     Commute = true;
9982     // fallthrough
9983   case ISD::SUB: {
9984     SDValue N0 = Op.getOperand(0);
9985     SDValue N1 = Op.getOperand(1);
9986     if (!Commute && MayFoldLoad(N1))
9987       return false;
9988     // Avoid disabling potential load folding opportunities.
9989     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
9990       return false;
9991     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
9992       return false;
9993     Promote = true;
9994   }
9995   }
9996
9997   PVT = MVT::i32;
9998   return Promote;
9999 }
10000
10001 //===----------------------------------------------------------------------===//
10002 //                           X86 Inline Assembly Support
10003 //===----------------------------------------------------------------------===//
10004
10005 static bool LowerToBSwap(CallInst *CI) {
10006   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10007   // we will turn this bswap into something that will be lowered to logical ops
10008   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10009   // so don't worry about this.
10010
10011   // Verify this is a simple bswap.
10012   if (CI->getNumArgOperands() != 1 ||
10013       CI->getType() != CI->getArgOperand(0)->getType() ||
10014       !CI->getType()->isIntegerTy())
10015     return false;
10016
10017   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10018   if (!Ty || Ty->getBitWidth() % 16 != 0)
10019     return false;
10020
10021   // Okay, we can do this xform, do so now.
10022   const Type *Tys[] = { Ty };
10023   Module *M = CI->getParent()->getParent()->getParent();
10024   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10025
10026   Value *Op = CI->getArgOperand(0);
10027   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10028
10029   CI->replaceAllUsesWith(Op);
10030   CI->eraseFromParent();
10031   return true;
10032 }
10033
10034 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10035   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10036   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10037
10038   std::string AsmStr = IA->getAsmString();
10039
10040   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10041   SmallVector<StringRef, 4> AsmPieces;
10042   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10043
10044   switch (AsmPieces.size()) {
10045   default: return false;
10046   case 1:
10047     AsmStr = AsmPieces[0];
10048     AsmPieces.clear();
10049     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10050
10051     // bswap $0
10052     if (AsmPieces.size() == 2 &&
10053         (AsmPieces[0] == "bswap" ||
10054          AsmPieces[0] == "bswapq" ||
10055          AsmPieces[0] == "bswapl") &&
10056         (AsmPieces[1] == "$0" ||
10057          AsmPieces[1] == "${0:q}")) {
10058       // No need to check constraints, nothing other than the equivalent of
10059       // "=r,0" would be valid here.
10060       return LowerToBSwap(CI);
10061     }
10062     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10063     if (CI->getType()->isIntegerTy(16) &&
10064         AsmPieces.size() == 3 &&
10065         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10066         AsmPieces[1] == "$$8," &&
10067         AsmPieces[2] == "${0:w}" &&
10068         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10069       AsmPieces.clear();
10070       const std::string &Constraints = IA->getConstraintString();
10071       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10072       std::sort(AsmPieces.begin(), AsmPieces.end());
10073       if (AsmPieces.size() == 4 &&
10074           AsmPieces[0] == "~{cc}" &&
10075           AsmPieces[1] == "~{dirflag}" &&
10076           AsmPieces[2] == "~{flags}" &&
10077           AsmPieces[3] == "~{fpsr}") {
10078         return LowerToBSwap(CI);
10079       }
10080     }
10081     break;
10082   case 3:
10083     if (CI->getType()->isIntegerTy(64) &&
10084         Constraints.size() >= 2 &&
10085         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10086         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10087       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10088       SmallVector<StringRef, 4> Words;
10089       SplitString(AsmPieces[0], Words, " \t");
10090       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10091         Words.clear();
10092         SplitString(AsmPieces[1], Words, " \t");
10093         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10094           Words.clear();
10095           SplitString(AsmPieces[2], Words, " \t,");
10096           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10097               Words[2] == "%edx") {
10098             return LowerToBSwap(CI);
10099           }
10100         }
10101       }
10102     }
10103     break;
10104   }
10105   return false;
10106 }
10107
10108
10109
10110 /// getConstraintType - Given a constraint letter, return the type of
10111 /// constraint it is for this target.
10112 X86TargetLowering::ConstraintType
10113 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10114   if (Constraint.size() == 1) {
10115     switch (Constraint[0]) {
10116     case 'A':
10117       return C_Register;
10118     case 'f':
10119     case 'r':
10120     case 'R':
10121     case 'l':
10122     case 'q':
10123     case 'Q':
10124     case 'x':
10125     case 'y':
10126     case 'Y':
10127       return C_RegisterClass;
10128     case 'e':
10129     case 'Z':
10130       return C_Other;
10131     default:
10132       break;
10133     }
10134   }
10135   return TargetLowering::getConstraintType(Constraint);
10136 }
10137
10138 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10139 /// with another that has more specific requirements based on the type of the
10140 /// corresponding operand.
10141 const char *X86TargetLowering::
10142 LowerXConstraint(EVT ConstraintVT) const {
10143   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10144   // 'f' like normal targets.
10145   if (ConstraintVT.isFloatingPoint()) {
10146     if (Subtarget->hasSSE2())
10147       return "Y";
10148     if (Subtarget->hasSSE1())
10149       return "x";
10150   }
10151
10152   return TargetLowering::LowerXConstraint(ConstraintVT);
10153 }
10154
10155 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10156 /// vector.  If it is invalid, don't add anything to Ops.
10157 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10158                                                      char Constraint,
10159                                                      std::vector<SDValue>&Ops,
10160                                                      SelectionDAG &DAG) const {
10161   SDValue Result(0, 0);
10162
10163   switch (Constraint) {
10164   default: break;
10165   case 'I':
10166     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10167       if (C->getZExtValue() <= 31) {
10168         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10169         break;
10170       }
10171     }
10172     return;
10173   case 'J':
10174     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10175       if (C->getZExtValue() <= 63) {
10176         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10177         break;
10178       }
10179     }
10180     return;
10181   case 'K':
10182     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10183       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10184         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10185         break;
10186       }
10187     }
10188     return;
10189   case 'N':
10190     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10191       if (C->getZExtValue() <= 255) {
10192         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10193         break;
10194       }
10195     }
10196     return;
10197   case 'e': {
10198     // 32-bit signed value
10199     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10200       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10201                                            C->getSExtValue())) {
10202         // Widen to 64 bits here to get it sign extended.
10203         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10204         break;
10205       }
10206     // FIXME gcc accepts some relocatable values here too, but only in certain
10207     // memory models; it's complicated.
10208     }
10209     return;
10210   }
10211   case 'Z': {
10212     // 32-bit unsigned value
10213     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10214       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10215                                            C->getZExtValue())) {
10216         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10217         break;
10218       }
10219     }
10220     // FIXME gcc accepts some relocatable values here too, but only in certain
10221     // memory models; it's complicated.
10222     return;
10223   }
10224   case 'i': {
10225     // Literal immediates are always ok.
10226     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10227       // Widen to 64 bits here to get it sign extended.
10228       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10229       break;
10230     }
10231
10232     // In any sort of PIC mode addresses need to be computed at runtime by
10233     // adding in a register or some sort of table lookup.  These can't
10234     // be used as immediates.
10235     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC() ||
10236         Subtarget->isPICStyleRIPRel())
10237       return;
10238
10239     // If we are in non-pic codegen mode, we allow the address of a global (with
10240     // an optional displacement) to be used with 'i'.
10241     GlobalAddressSDNode *GA = 0;
10242     int64_t Offset = 0;
10243
10244     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10245     while (1) {
10246       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10247         Offset += GA->getOffset();
10248         break;
10249       } else if (Op.getOpcode() == ISD::ADD) {
10250         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10251           Offset += C->getZExtValue();
10252           Op = Op.getOperand(0);
10253           continue;
10254         }
10255       } else if (Op.getOpcode() == ISD::SUB) {
10256         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10257           Offset += -C->getZExtValue();
10258           Op = Op.getOperand(0);
10259           continue;
10260         }
10261       }
10262
10263       // Otherwise, this isn't something we can handle, reject it.
10264       return;
10265     }
10266
10267     const GlobalValue *GV = GA->getGlobal();
10268     // If we require an extra load to get this address, as in PIC mode, we
10269     // can't accept it.
10270     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10271                                                         getTargetMachine())))
10272       return;
10273
10274     Result = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10275     break;
10276   }
10277   }
10278
10279   if (Result.getNode()) {
10280     Ops.push_back(Result);
10281     return;
10282   }
10283   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10284 }
10285
10286 std::vector<unsigned> X86TargetLowering::
10287 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10288                                   EVT VT) const {
10289   if (Constraint.size() == 1) {
10290     // FIXME: not handling fp-stack yet!
10291     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10292     default: break;  // Unknown constraint letter
10293     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10294       if (Subtarget->is64Bit()) {
10295         if (VT == MVT::i32)
10296           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10297                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10298                                        X86::R10D,X86::R11D,X86::R12D,
10299                                        X86::R13D,X86::R14D,X86::R15D,
10300                                        X86::EBP, X86::ESP, 0);
10301         else if (VT == MVT::i16)
10302           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10303                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10304                                        X86::R10W,X86::R11W,X86::R12W,
10305                                        X86::R13W,X86::R14W,X86::R15W,
10306                                        X86::BP,  X86::SP, 0);
10307         else if (VT == MVT::i8)
10308           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10309                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10310                                        X86::R10B,X86::R11B,X86::R12B,
10311                                        X86::R13B,X86::R14B,X86::R15B,
10312                                        X86::BPL, X86::SPL, 0);
10313
10314         else if (VT == MVT::i64)
10315           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10316                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10317                                        X86::R10, X86::R11, X86::R12,
10318                                        X86::R13, X86::R14, X86::R15,
10319                                        X86::RBP, X86::RSP, 0);
10320
10321         break;
10322       }
10323       // 32-bit fallthrough
10324     case 'Q':   // Q_REGS
10325       if (VT == MVT::i32)
10326         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10327       else if (VT == MVT::i16)
10328         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10329       else if (VT == MVT::i8)
10330         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10331       else if (VT == MVT::i64)
10332         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10333       break;
10334     }
10335   }
10336
10337   return std::vector<unsigned>();
10338 }
10339
10340 std::pair<unsigned, const TargetRegisterClass*>
10341 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10342                                                 EVT VT) const {
10343   // First, see if this is a constraint that directly corresponds to an LLVM
10344   // register class.
10345   if (Constraint.size() == 1) {
10346     // GCC Constraint Letters
10347     switch (Constraint[0]) {
10348     default: break;
10349     case 'r':   // GENERAL_REGS
10350     case 'l':   // INDEX_REGS
10351       if (VT == MVT::i8)
10352         return std::make_pair(0U, X86::GR8RegisterClass);
10353       if (VT == MVT::i16)
10354         return std::make_pair(0U, X86::GR16RegisterClass);
10355       if (VT == MVT::i32 || !Subtarget->is64Bit())
10356         return std::make_pair(0U, X86::GR32RegisterClass);
10357       return std::make_pair(0U, X86::GR64RegisterClass);
10358     case 'R':   // LEGACY_REGS
10359       if (VT == MVT::i8)
10360         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10361       if (VT == MVT::i16)
10362         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10363       if (VT == MVT::i32 || !Subtarget->is64Bit())
10364         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10365       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10366     case 'f':  // FP Stack registers.
10367       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10368       // value to the correct fpstack register class.
10369       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10370         return std::make_pair(0U, X86::RFP32RegisterClass);
10371       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10372         return std::make_pair(0U, X86::RFP64RegisterClass);
10373       return std::make_pair(0U, X86::RFP80RegisterClass);
10374     case 'y':   // MMX_REGS if MMX allowed.
10375       if (!Subtarget->hasMMX()) break;
10376       return std::make_pair(0U, X86::VR64RegisterClass);
10377     case 'Y':   // SSE_REGS if SSE2 allowed
10378       if (!Subtarget->hasSSE2()) break;
10379       // FALL THROUGH.
10380     case 'x':   // SSE_REGS if SSE1 allowed
10381       if (!Subtarget->hasSSE1()) break;
10382
10383       switch (VT.getSimpleVT().SimpleTy) {
10384       default: break;
10385       // Scalar SSE types.
10386       case MVT::f32:
10387       case MVT::i32:
10388         return std::make_pair(0U, X86::FR32RegisterClass);
10389       case MVT::f64:
10390       case MVT::i64:
10391         return std::make_pair(0U, X86::FR64RegisterClass);
10392       // Vector types.
10393       case MVT::v16i8:
10394       case MVT::v8i16:
10395       case MVT::v4i32:
10396       case MVT::v2i64:
10397       case MVT::v4f32:
10398       case MVT::v2f64:
10399         return std::make_pair(0U, X86::VR128RegisterClass);
10400       }
10401       break;
10402     }
10403   }
10404
10405   // Use the default implementation in TargetLowering to convert the register
10406   // constraint into a member of a register class.
10407   std::pair<unsigned, const TargetRegisterClass*> Res;
10408   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10409
10410   // Not found as a standard register?
10411   if (Res.second == 0) {
10412     // Map st(0) -> st(7) -> ST0
10413     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10414         tolower(Constraint[1]) == 's' &&
10415         tolower(Constraint[2]) == 't' &&
10416         Constraint[3] == '(' &&
10417         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10418         Constraint[5] == ')' &&
10419         Constraint[6] == '}') {
10420
10421       Res.first = X86::ST0+Constraint[4]-'0';
10422       Res.second = X86::RFP80RegisterClass;
10423       return Res;
10424     }
10425
10426     // GCC allows "st(0)" to be called just plain "st".
10427     if (StringRef("{st}").equals_lower(Constraint)) {
10428       Res.first = X86::ST0;
10429       Res.second = X86::RFP80RegisterClass;
10430       return Res;
10431     }
10432
10433     // flags -> EFLAGS
10434     if (StringRef("{flags}").equals_lower(Constraint)) {
10435       Res.first = X86::EFLAGS;
10436       Res.second = X86::CCRRegisterClass;
10437       return Res;
10438     }
10439
10440     // 'A' means EAX + EDX.
10441     if (Constraint == "A") {
10442       Res.first = X86::EAX;
10443       Res.second = X86::GR32_ADRegisterClass;
10444       return Res;
10445     }
10446     return Res;
10447   }
10448
10449   // Otherwise, check to see if this is a register class of the wrong value
10450   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10451   // turn into {ax},{dx}.
10452   if (Res.second->hasType(VT))
10453     return Res;   // Correct type already, nothing to do.
10454
10455   // All of the single-register GCC register classes map their values onto
10456   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10457   // really want an 8-bit or 32-bit register, map to the appropriate register
10458   // class and return the appropriate register.
10459   if (Res.second == X86::GR16RegisterClass) {
10460     if (VT == MVT::i8) {
10461       unsigned DestReg = 0;
10462       switch (Res.first) {
10463       default: break;
10464       case X86::AX: DestReg = X86::AL; break;
10465       case X86::DX: DestReg = X86::DL; break;
10466       case X86::CX: DestReg = X86::CL; break;
10467       case X86::BX: DestReg = X86::BL; break;
10468       }
10469       if (DestReg) {
10470         Res.first = DestReg;
10471         Res.second = X86::GR8RegisterClass;
10472       }
10473     } else if (VT == MVT::i32) {
10474       unsigned DestReg = 0;
10475       switch (Res.first) {
10476       default: break;
10477       case X86::AX: DestReg = X86::EAX; break;
10478       case X86::DX: DestReg = X86::EDX; break;
10479       case X86::CX: DestReg = X86::ECX; break;
10480       case X86::BX: DestReg = X86::EBX; break;
10481       case X86::SI: DestReg = X86::ESI; break;
10482       case X86::DI: DestReg = X86::EDI; break;
10483       case X86::BP: DestReg = X86::EBP; break;
10484       case X86::SP: DestReg = X86::ESP; break;
10485       }
10486       if (DestReg) {
10487         Res.first = DestReg;
10488         Res.second = X86::GR32RegisterClass;
10489       }
10490     } else if (VT == MVT::i64) {
10491       unsigned DestReg = 0;
10492       switch (Res.first) {
10493       default: break;
10494       case X86::AX: DestReg = X86::RAX; break;
10495       case X86::DX: DestReg = X86::RDX; break;
10496       case X86::CX: DestReg = X86::RCX; break;
10497       case X86::BX: DestReg = X86::RBX; break;
10498       case X86::SI: DestReg = X86::RSI; break;
10499       case X86::DI: DestReg = X86::RDI; break;
10500       case X86::BP: DestReg = X86::RBP; break;
10501       case X86::SP: DestReg = X86::RSP; break;
10502       }
10503       if (DestReg) {
10504         Res.first = DestReg;
10505         Res.second = X86::GR64RegisterClass;
10506       }
10507     }
10508   } else if (Res.second == X86::FR32RegisterClass ||
10509              Res.second == X86::FR64RegisterClass ||
10510              Res.second == X86::VR128RegisterClass) {
10511     // Handle references to XMM physical registers that got mapped into the
10512     // wrong class.  This can happen with constraints like {xmm0} where the
10513     // target independent register mapper will just pick the first match it can
10514     // find, ignoring the required type.
10515     if (VT == MVT::f32)
10516       Res.second = X86::FR32RegisterClass;
10517     else if (VT == MVT::f64)
10518       Res.second = X86::FR64RegisterClass;
10519     else if (X86::VR128RegisterClass->hasType(VT))
10520       Res.second = X86::VR128RegisterClass;
10521   }
10522
10523   return Res;
10524 }