lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86MCTargetExpr.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Disable16Bit - 16-bit operations typically have a larger encoding than
  62 // corresponding 32-bit instructions, and 16-bit code is slow on some
  63 // processors. This is an experimental flag to disable 16-bit operations
  64 // (which forces them to be Legalized to 32-bit operations).
  65 static cl::opt<bool>
  66 Disable16Bit("disable-16bit", cl::Hidden,
  67              cl::desc("Disable use of 16-bit instructions"));
  68
  69 // Forward declarations.
  70 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  71                        SDValue V2);
  72
  73 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  74   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  75   default: llvm_unreachable("unknown subtarget type");
  76   case X86Subtarget::isDarwin:
  77     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  78       return new X8664_MachoTargetObjectFile();
  79     else
  80       return new X86_MachoTargetObjectFile();
  81
  82     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  83       return new X8664_MachoTargetObjectFile();
  84     return new TargetLoweringObjectFileMachO();
  85   case X86Subtarget::isELF:
  86    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  87      return new X8664_ELFTargetObjectFile(TM);
  88     return new X8632_ELFTargetObjectFile(TM);
  89   case X86Subtarget::isMingw:
  90   case X86Subtarget::isCygwin:
  91   case X86Subtarget::isWindows:
  92     return new TargetLoweringObjectFileCOFF();
  93   }
  94 }
  95
  96 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  97   : TargetLowering(TM, createTLOF(TM)) {
  98   Subtarget = &TM.getSubtarget<X86Subtarget>();
  99   X86ScalarSSEf64 = Subtarget->hasSSE2();
 100   X86ScalarSSEf32 = Subtarget->hasSSE1();
 101   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 102
 103   RegInfo = TM.getRegisterInfo();
 104   TD = getTargetData();
 105
 106   // Set up the TargetLowering object.
 107
 108   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 109   setShiftAmountType(MVT::i8);
 110   setBooleanContents(ZeroOrOneBooleanContent);
 111   setSchedulingPreference(SchedulingForRegPressure);
 112   setStackPointerRegisterToSaveRestore(X86StackPtr);
 113
 114   if (Subtarget->isTargetDarwin()) {
 115     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 116     setUseUnderscoreSetJmp(false);
 117     setUseUnderscoreLongJmp(false);
 118   } else if (Subtarget->isTargetMingw()) {
 119     // MS runtime is weird: it exports _setjmp, but longjmp!
 120     setUseUnderscoreSetJmp(true);
 121     setUseUnderscoreLongJmp(false);
 122   } else {
 123     setUseUnderscoreSetJmp(true);
 124     setUseUnderscoreLongJmp(true);
 125   }
 126
 127   // Set up the register classes.
 128   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 129   if (!Disable16Bit)
 130     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 131   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 132   if (Subtarget->is64Bit())
 133     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 134
 135   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 136
 137   // We don't accept any truncstore of integer registers.
 138   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 139   if (!Disable16Bit)
 140     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 141   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 142   if (!Disable16Bit)
 143     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 145   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 146
 147   // SETOEQ and SETUNE require checking two conditions.
 148   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 149   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 150   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 151   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 152   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 153   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 154
 155   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 156   // operation.
 157   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 158   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 159   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 160
 161   if (Subtarget->is64Bit()) {
 162     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 163     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 164   } else if (!UseSoftFloat) {
 165     if (X86ScalarSSEf64) {
 166       // We have an impenetrably clever algorithm for ui64->double only.
 167       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 168     }
 169     // We have an algorithm for SSE2, and we turn this into a 64-bit
 170     // FILD for other targets.
 171     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 172   }
 173
 174   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 175   // this operation.
 176   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 177   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 178
 179   if (!UseSoftFloat) {
 180     // SSE has no i16 to fp conversion, only i32
 181     if (X86ScalarSSEf32) {
 182       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 183       // f32 and f64 cases are Legal, f80 case is not
 184       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 185     } else {
 186       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 187       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 188     }
 189   } else {
 190     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 192   }
 193
 194   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 195   // are Legal, f80 is custom lowered.
 196   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 197   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 198
 199   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 200   // this operation.
 201   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 202   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 203
 204   if (X86ScalarSSEf32) {
 205     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 206     // f32 and f64 cases are Legal, f80 case is not
 207     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 208   } else {
 209     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 211   }
 212
 213   // Handle FP_TO_UINT by promoting the destination to a larger signed
 214   // conversion.
 215   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 216   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 217   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 218
 219   if (Subtarget->is64Bit()) {
 220     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 221     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 222   } else if (!UseSoftFloat) {
 223     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 224       // Expand FP_TO_UINT into a select.
 225       // FIXME: We would like to use a Custom expander here eventually to do
 226       // the optimal thing for SSE vs. the default expansion in the legalizer.
 227       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 228     else
 229       // With SSE3 we can use fisttpll to convert to a signed i64; without
 230       // SSE, we're stuck with a fistpll.
 231       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 232   }
 233
 234   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 235   if (!X86ScalarSSEf64) {
 236     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 237     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 238   }
 239
 240   // Scalar integer divide and remainder are lowered to use operations that
 241   // produce two results, to match the available instructions. This exposes
 242   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 243   // into a single instruction.
 244   //
 245   // Scalar integer multiply-high is also lowered to use two-result
 246   // operations, to match the available instructions. However, plain multiply
 247   // (low) operations are left as Legal, as there are single-result
 248   // instructions for this in x86. Using the two-result multiply instructions
 249   // when both high and low results are needed must be arranged by dagcombine.
 250   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 262   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 263   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 264   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 265   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 266   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 267   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 268   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 269   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 270   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 271   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 272   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 273   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 274
 275   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 276   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 277   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 278   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 279   if (Subtarget->is64Bit())
 280     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 281   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 282   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 283   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 284   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 285   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 286   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 287   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 288   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 289
 290   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 291   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 292   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 293   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 294   if (Disable16Bit) {
 295     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 296     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 297   } else {
 298     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 299     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 300   }
 301   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 302   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 303   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 304   if (Subtarget->is64Bit()) {
 305     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 306     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 307     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 308   }
 309
 310   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 311   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 312
 313   // These should be promoted to a larger select which is supported.
 314   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 315   // X86 wants to expand cmov itself.
 316   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 317   if (Disable16Bit)
 318     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 319   else
 320     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 321   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 322   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 323   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 324   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 325   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 326   if (Disable16Bit)
 327     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 328   else
 329     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 330   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 331   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 332   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 333   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 334   if (Subtarget->is64Bit()) {
 335     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 336     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 337   }
 338   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 339
 340   // Darwin ABI issue.
 341   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 342   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 343   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 344   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 345   if (Subtarget->is64Bit())
 346     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 347   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 348   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 349   if (Subtarget->is64Bit()) {
 350     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 351     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 352     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 353     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 354     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 355   }
 356   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 357   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 358   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 359   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 360   if (Subtarget->is64Bit()) {
 361     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 362     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 363     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 364   }
 365
 366   if (Subtarget->hasSSE1())
 367     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 368
 369   if (!Subtarget->hasSSE2())
 370     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 371
 372   // Expand certain atomics
 373   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 374   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 375   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 376   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 377
 378   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 379   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 380   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 381   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 382
 383   if (!Subtarget->is64Bit()) {
 384     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 385     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 386     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 387     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 388     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 389     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 390     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 391   }
 392
 393   // FIXME - use subtarget debug flags
 394   if (!Subtarget->isTargetDarwin() &&
 395       !Subtarget->isTargetELF() &&
 396       !Subtarget->isTargetCygMing()) {
 397     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 398   }
 399
 400   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 401   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 402   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 403   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setExceptionPointerRegister(X86::RAX);
 406     setExceptionSelectorRegister(X86::RDX);
 407   } else {
 408     setExceptionPointerRegister(X86::EAX);
 409     setExceptionSelectorRegister(X86::EDX);
 410   }
 411   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 412   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 413
 414   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 415
 416   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 417
 418   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 419   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 420   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 421   if (Subtarget->is64Bit()) {
 422     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 423     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 424   } else {
 425     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 426     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 427   }
 428
 429   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 430   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 431   if (Subtarget->is64Bit())
 432     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 433   if (Subtarget->isTargetCygMing())
 434     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 435   else
 436     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 437
 438   if (!UseSoftFloat && X86ScalarSSEf64) {
 439     // f32 and f64 use SSE.
 440     // Set up the FP register classes.
 441     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 442     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 443
 444     // Use ANDPD to simulate FABS.
 445     setOperationAction(ISD::FABS , MVT::f64, Custom);
 446     setOperationAction(ISD::FABS , MVT::f32, Custom);
 447
 448     // Use XORP to simulate FNEG.
 449     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 450     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 451
 452     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 453     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 454     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 455
 456     // We don't support sin/cos/fmod
 457     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 458     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 459     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 460     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 461
 462     // Expand FP immediates into loads from the stack, except for the special
 463     // cases we handle.
 464     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 465     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 466   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 467     // Use SSE for f32, x87 for f64.
 468     // Set up the FP register classes.
 469     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 470     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 471
 472     // Use ANDPS to simulate FABS.
 473     setOperationAction(ISD::FABS , MVT::f32, Custom);
 474
 475     // Use XORP to simulate FNEG.
 476     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 477
 478     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 479
 480     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 481     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 482     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 483
 484     // We don't support sin/cos/fmod
 485     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 486     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 487
 488     // Special cases we handle for FP constants.
 489     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 490     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 491     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 492     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 493     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499   } else if (!UseSoftFloat) {
 500     // f32 and f64 in x87.
 501     // Set up the FP register classes.
 502     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 503     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 504
 505     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 506     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 507     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 508     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 509
 510     if (!UnsafeFPMath) {
 511       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 512       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 513     }
 514     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 515     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 516     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 517     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 518     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 519     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 520     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 521     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 522   }
 523
 524   // Long double always uses X87.
 525   if (!UseSoftFloat) {
 526     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 527     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 528     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 529     {
 530       bool ignored;
 531       APFloat TmpFlt(+0.0);
 532       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 533                      &ignored);
 534       addLegalFPImmediate(TmpFlt);  // FLD0
 535       TmpFlt.changeSign();
 536       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 537       APFloat TmpFlt2(+1.0);
 538       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 539                       &ignored);
 540       addLegalFPImmediate(TmpFlt2);  // FLD1
 541       TmpFlt2.changeSign();
 542       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 543     }
 544
 545     if (!UnsafeFPMath) {
 546       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 547       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 548     }
 549   }
 550
 551   // Always use a library call for pow.
 552   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 553   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 554   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 555
 556   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 557   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 558   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 559   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 560   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 561
 562   // First set operation action for all vector types to either promote
 563   // (for widening) or expand (for scalarization). Then we will selectively
 564   // turn on ones that can be effectively codegen'd.
 565   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 566        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 567     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 582     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 583     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 612     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 613     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 614     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 615     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 616     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 617     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 618     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 619     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 620     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 621          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 622       setTruncStoreAction((MVT::SimpleValueType)VT,
 623                           (MVT::SimpleValueType)InnerVT, Expand);
 624     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 625     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 626     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 627   }
 628
 629   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 630   // with -msoft-float, disable use of MMX as well.
 631   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 632     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 633     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 634     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 635     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 636     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 637
 638     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 639     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 640     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 641     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 644     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 645     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 646     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 647
 648     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 649     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 650
 651     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 668     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 669     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 670     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 671     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 672     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 673     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 674
 675     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 676     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 677     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 678     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 679     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 680     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 681     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 682     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 683     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 684
 685     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 686     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 687     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 688     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 689     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 690
 691     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 692     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 693     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 694     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 695
 696     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 697     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 698     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 699     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 700
 701     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 702
 703     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 704     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 705     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 706     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 707     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 708     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 710   }
 711
 712   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 713     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 714
 715     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 716     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 717     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 718     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 719     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 720     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 721     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 722     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 723     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 724     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 725     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 726     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 727   }
 728
 729   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 730     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 731
 732     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 733     // registers cannot be used even for integer operations.
 734     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 735     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 736     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 737     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 738
 739     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 740     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 741     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 742     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 743     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 744     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 745     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 746     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 747     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 748     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 749     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 750     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 751     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 752     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 753     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 754     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 755
 756     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 757     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 758     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 759     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 760
 761     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 762     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 763     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 764     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 765     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 766
 767     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 768     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 769     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 770     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 771     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 772
 773     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 774     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 775       EVT VT = (MVT::SimpleValueType)i;
 776       // Do not attempt to custom lower non-power-of-2 vectors
 777       if (!isPowerOf2_32(VT.getVectorNumElements()))
 778         continue;
 779       // Do not attempt to custom lower non-128-bit vectors
 780       if (!VT.is128BitVector())
 781         continue;
 782       setOperationAction(ISD::BUILD_VECTOR,
 783                          VT.getSimpleVT().SimpleTy, Custom);
 784       setOperationAction(ISD::VECTOR_SHUFFLE,
 785                          VT.getSimpleVT().SimpleTy, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 787                          VT.getSimpleVT().SimpleTy, Custom);
 788     }
 789
 790     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 794     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 796
 797     if (Subtarget->is64Bit()) {
 798       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 799       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 800     }
 801
 802     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 803     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 804       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 805       EVT VT = SVT;
 806
 807       // Do not attempt to promote non-128-bit vectors
 808       if (!VT.is128BitVector()) {
 809         continue;
 810       }
 811       setOperationAction(ISD::AND,    SVT, Promote);
 812       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 813       setOperationAction(ISD::OR,     SVT, Promote);
 814       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 815       setOperationAction(ISD::XOR,    SVT, Promote);
 816       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 817       setOperationAction(ISD::LOAD,   SVT, Promote);
 818       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 819       setOperationAction(ISD::SELECT, SVT, Promote);
 820       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 821     }
 822
 823     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 824
 825     // Custom lower v2i64 and v2f64 selects.
 826     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 828     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 829     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 830
 831     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 832     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 833     if (!DisableMMX && Subtarget->hasMMX()) {
 834       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 835       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 836     }
 837   }
 838
 839   if (Subtarget->hasSSE41()) {
 840     // FIXME: Do we need to handle scalar-to-vector here?
 841     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 842
 843     // i8 and i16 vectors are custom , because the source register and source
 844     // source memory operand types are not the same width.  f32 vectors are
 845     // custom since the immediate controlling the insert encodes additional
 846     // information.
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 851
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 853     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 856
 857     if (Subtarget->is64Bit()) {
 858       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 859       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 860     }
 861   }
 862
 863   if (Subtarget->hasSSE42()) {
 864     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 865   }
 866
 867   if (!UseSoftFloat && Subtarget->hasAVX()) {
 868     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 869     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 870     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 872
 873     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 874     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 875     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 876     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 877     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 879     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 880     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 882     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 883     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 884     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 885     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 886     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 888
 889     // Operations to consider commented out -v16i16 v32i8
 890     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 891     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 892     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 893     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 894     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 895     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 896     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 897     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 900     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 901     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 903     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 904
 905     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 906     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 907     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 908     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 909
 910     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 911     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 912     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 913     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 914     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 915
 916     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 917     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 918     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 919     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 920     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 921     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 922
 923 #if 0
 924     // Not sure we want to do this since there are no 256-bit integer
 925     // operations in AVX
 926
 927     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 928     // This includes 256-bit vectors
 929     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 930       EVT VT = (MVT::SimpleValueType)i;
 931
 932       // Do not attempt to custom lower non-power-of-2 vectors
 933       if (!isPowerOf2_32(VT.getVectorNumElements()))
 934         continue;
 935
 936       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 937       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 938       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 939     }
 940
 941     if (Subtarget->is64Bit()) {
 942       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 943       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 944     }
 945 #endif
 946
 947 #if 0
 948     // Not sure we want to do this since there are no 256-bit integer
 949     // operations in AVX
 950
 951     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 952     // Including 256-bit vectors
 953     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 954       EVT VT = (MVT::SimpleValueType)i;
 955
 956       if (!VT.is256BitVector()) {
 957         continue;
 958       }
 959       setOperationAction(ISD::AND,    VT, Promote);
 960       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 961       setOperationAction(ISD::OR,     VT, Promote);
 962       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 963       setOperationAction(ISD::XOR,    VT, Promote);
 964       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 965       setOperationAction(ISD::LOAD,   VT, Promote);
 966       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 967       setOperationAction(ISD::SELECT, VT, Promote);
 968       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 969     }
 970
 971     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 972 #endif
 973   }
 974
 975   // We want to custom lower some of our intrinsics.
 976   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 977
 978   // Add/Sub/Mul with overflow operations are custom lowered.
 979   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 980   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 981   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 982   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 983   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 987   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 988   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 989
 990   if (!Subtarget->is64Bit()) {
 991     // These libcalls are not available in 32-bit.
 992     setLibcallName(RTLIB::SHL_I128, 0);
 993     setLibcallName(RTLIB::SRL_I128, 0);
 994     setLibcallName(RTLIB::SRA_I128, 0);
 995   }
 996
 997   // We have target-specific dag combine patterns for the following nodes:
 998   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 999   setTargetDAGCombine(ISD::BUILD_VECTOR);
1000   setTargetDAGCombine(ISD::SELECT);
1001   setTargetDAGCombine(ISD::SHL);
1002   setTargetDAGCombine(ISD::SRA);
1003   setTargetDAGCombine(ISD::SRL);
1004   setTargetDAGCombine(ISD::OR);
1005   setTargetDAGCombine(ISD::STORE);
1006   setTargetDAGCombine(ISD::MEMBARRIER);
1007   setTargetDAGCombine(ISD::ZERO_EXTEND);
1008   if (Subtarget->is64Bit())
1009     setTargetDAGCombine(ISD::MUL);
1010
1011   computeRegisterProperties();
1012
1013   // FIXME: These should be based on subtarget info. Plus, the values should
1014   // be smaller when we are in optimizing for size mode.
1015   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1016   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1017   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1018   setPrefLoopAlignment(16);
1019   benefitFromCodePlacementOpt = true;
1020 }
1021
1022
1023 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1024   return MVT::i8;
1025 }
1026
1027
1028 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1029 /// the desired ByVal argument alignment.
1030 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1031   if (MaxAlign == 16)
1032     return;
1033   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1034     if (VTy->getBitWidth() == 128)
1035       MaxAlign = 16;
1036   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1037     unsigned EltAlign = 0;
1038     getMaxByValAlign(ATy->getElementType(), EltAlign);
1039     if (EltAlign > MaxAlign)
1040       MaxAlign = EltAlign;
1041   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1042     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1043       unsigned EltAlign = 0;
1044       getMaxByValAlign(STy->getElementType(i), EltAlign);
1045       if (EltAlign > MaxAlign)
1046         MaxAlign = EltAlign;
1047       if (MaxAlign == 16)
1048         break;
1049     }
1050   }
1051   return;
1052 }
1053
1054 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1055 /// function arguments in the caller parameter area. For X86, aggregates
1056 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1057 /// are at 4-byte boundaries.
1058 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1059   if (Subtarget->is64Bit()) {
1060     // Max of 8 and alignment of type.
1061     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1062     if (TyAlign > 8)
1063       return TyAlign;
1064     return 8;
1065   }
1066
1067   unsigned Align = 4;
1068   if (Subtarget->hasSSE1())
1069     getMaxByValAlign(Ty, Align);
1070   return Align;
1071 }
1072
1073 /// getOptimalMemOpType - Returns the target specific optimal type for load
1074 /// and store operations as a result of memset, memcpy, and memmove
1075 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1076 /// determining it.
1077 EVT
1078 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1079                                        bool isSrcConst, bool isSrcStr,
1080                                        SelectionDAG &DAG) const {
1081   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1082   // linux.  This is because the stack realignment code can't handle certain
1083   // cases like PR2962.  This should be removed when PR2962 is fixed.
1084   const Function *F = DAG.getMachineFunction().getFunction();
1085   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1086   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1087     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1088       return MVT::v4i32;
1089     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1090       return MVT::v4f32;
1091   }
1092   if (Subtarget->is64Bit() && Size >= 8)
1093     return MVT::i64;
1094   return MVT::i32;
1095 }
1096
1097 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1098 /// current function.  The returned value is a member of the
1099 /// MachineJumpTableInfo::JTEntryKind enum.
1100 unsigned X86TargetLowering::getJumpTableEncoding() const {
1101   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1102   // symbol.
1103   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1104       Subtarget->isPICStyleGOT())
1105     return MachineJumpTableInfo::EK_Custom32;
1106
1107   // Otherwise, use the normal jump table encoding heuristics.
1108   return TargetLowering::getJumpTableEncoding();
1109 }
1110
1111 /// getPICBaseSymbol - Return the X86-32 PIC base.
1112 MCSymbol *
1113 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1114                                     MCContext &Ctx) const {
1115   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1116   return Ctx.GetOrCreateTemporarySymbol(Twine(MAI.getPrivateGlobalPrefix())+
1117                                         Twine(MF->getFunctionNumber())+"$pb");
1118 }
1119
1120
1121 const MCExpr *
1122 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1123                                              const MachineBasicBlock *MBB,
1124                                              unsigned uid,MCContext &Ctx) const{
1125   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1126          Subtarget->isPICStyleGOT());
1127   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1128   // entries.
1129   return X86MCTargetExpr::Create(MBB->getSymbol(),
1130                                  X86MCTargetExpr::GOTOFF, Ctx);
1131 }
1132
1133 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1134 /// jumptable.
1135 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1136                                                     SelectionDAG &DAG) const {
1137   if (!Subtarget->is64Bit())
1138     // This doesn't have DebugLoc associated with it, but is not really the
1139     // same as a Register.
1140     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1141                        getPointerTy());
1142   return Table;
1143 }
1144
1145 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1146 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1147 /// MCExpr.
1148 const MCExpr *X86TargetLowering::
1149 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1150                              MCContext &Ctx) const {
1151   // X86-64 uses RIP relative addressing based on the jump table label.
1152   if (Subtarget->isPICStyleRIPRel())
1153     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1154
1155   // Otherwise, the reference is relative to the PIC base.
1156   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1157 }
1158
1159 /// getFunctionAlignment - Return the Log2 alignment of this function.
1160 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1161   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1162 }
1163
1164 //===----------------------------------------------------------------------===//
1165 //               Return Value Calling Convention Implementation
1166 //===----------------------------------------------------------------------===//
1167
1168 #include "X86GenCallingConv.inc"
1169
1170 bool
1171 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1172                         const SmallVectorImpl<EVT> &OutTys,
1173                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1174                         SelectionDAG &DAG) {
1175   SmallVector<CCValAssign, 16> RVLocs;
1176   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1177                  RVLocs, *DAG.getContext());
1178   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1179 }
1180
1181 SDValue
1182 X86TargetLowering::LowerReturn(SDValue Chain,
1183                                CallingConv::ID CallConv, bool isVarArg,
1184                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1185                                DebugLoc dl, SelectionDAG &DAG) {
1186
1187   SmallVector<CCValAssign, 16> RVLocs;
1188   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1189                  RVLocs, *DAG.getContext());
1190   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1191
1192   // Add the regs to the liveout set for the function.
1193   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1194   for (unsigned i = 0; i != RVLocs.size(); ++i)
1195     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1196       MRI.addLiveOut(RVLocs[i].getLocReg());
1197
1198   SDValue Flag;
1199
1200   SmallVector<SDValue, 6> RetOps;
1201   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1202   // Operand #1 = Bytes To Pop
1203   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1204
1205   // Copy the result values into the output registers.
1206   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1207     CCValAssign &VA = RVLocs[i];
1208     assert(VA.isRegLoc() && "Can only return in registers!");
1209     SDValue ValToCopy = Outs[i].Val;
1210
1211     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1212     // the RET instruction and handled by the FP Stackifier.
1213     if (VA.getLocReg() == X86::ST0 ||
1214         VA.getLocReg() == X86::ST1) {
1215       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1216       // change the value to the FP stack register class.
1217       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1218         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1219       RetOps.push_back(ValToCopy);
1220       // Don't emit a copytoreg.
1221       continue;
1222     }
1223
1224     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1225     // which is returned in RAX / RDX.
1226     if (Subtarget->is64Bit()) {
1227       EVT ValVT = ValToCopy.getValueType();
1228       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1229         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1230         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1231           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1232       }
1233     }
1234
1235     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1236     Flag = Chain.getValue(1);
1237   }
1238
1239   // The x86-64 ABI for returning structs by value requires that we copy
1240   // the sret argument into %rax for the return. We saved the argument into
1241   // a virtual register in the entry block, so now we copy the value out
1242   // and into %rax.
1243   if (Subtarget->is64Bit() &&
1244       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1245     MachineFunction &MF = DAG.getMachineFunction();
1246     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1247     unsigned Reg = FuncInfo->getSRetReturnReg();
1248     if (!Reg) {
1249       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1250       FuncInfo->setSRetReturnReg(Reg);
1251     }
1252     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1253
1254     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1255     Flag = Chain.getValue(1);
1256
1257     // RAX now acts like a return value.
1258     MRI.addLiveOut(X86::RAX);
1259   }
1260
1261   RetOps[0] = Chain;  // Update chain.
1262
1263   // Add the flag if we have it.
1264   if (Flag.getNode())
1265     RetOps.push_back(Flag);
1266
1267   return DAG.getNode(X86ISD::RET_FLAG, dl,
1268                      MVT::Other, &RetOps[0], RetOps.size());
1269 }
1270
1271 /// LowerCallResult - Lower the result values of a call into the
1272 /// appropriate copies out of appropriate physical registers.
1273 ///
1274 SDValue
1275 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1276                                    CallingConv::ID CallConv, bool isVarArg,
1277                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1278                                    DebugLoc dl, SelectionDAG &DAG,
1279                                    SmallVectorImpl<SDValue> &InVals) {
1280
1281   // Assign locations to each value returned by this call.
1282   SmallVector<CCValAssign, 16> RVLocs;
1283   bool Is64Bit = Subtarget->is64Bit();
1284   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1285                  RVLocs, *DAG.getContext());
1286   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1287
1288   // Copy all of the result registers out of their specified physreg.
1289   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1290     CCValAssign &VA = RVLocs[i];
1291     EVT CopyVT = VA.getValVT();
1292
1293     // If this is x86-64, and we disabled SSE, we can't return FP values
1294     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1295         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1296       llvm_report_error("SSE register return with SSE disabled");
1297     }
1298
1299     // If this is a call to a function that returns an fp value on the floating
1300     // point stack, but where we prefer to use the value in xmm registers, copy
1301     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1302     if ((VA.getLocReg() == X86::ST0 ||
1303          VA.getLocReg() == X86::ST1) &&
1304         isScalarFPTypeInSSEReg(VA.getValVT())) {
1305       CopyVT = MVT::f80;
1306     }
1307
1308     SDValue Val;
1309     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1310       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1311       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1312         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1313                                    MVT::v2i64, InFlag).getValue(1);
1314         Val = Chain.getValue(0);
1315         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1316                           Val, DAG.getConstant(0, MVT::i64));
1317       } else {
1318         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1319                                    MVT::i64, InFlag).getValue(1);
1320         Val = Chain.getValue(0);
1321       }
1322       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1323     } else {
1324       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1325                                  CopyVT, InFlag).getValue(1);
1326       Val = Chain.getValue(0);
1327     }
1328     InFlag = Chain.getValue(2);
1329
1330     if (CopyVT != VA.getValVT()) {
1331       // Round the F80 the right size, which also moves to the appropriate xmm
1332       // register.
1333       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1334                         // This truncation won't change the value.
1335                         DAG.getIntPtrConstant(1));
1336     }
1337
1338     InVals.push_back(Val);
1339   }
1340
1341   return Chain;
1342 }
1343
1344
1345 //===----------------------------------------------------------------------===//
1346 //                C & StdCall & Fast Calling Convention implementation
1347 //===----------------------------------------------------------------------===//
1348 //  StdCall calling convention seems to be standard for many Windows' API
1349 //  routines and around. It differs from C calling convention just a little:
1350 //  callee should clean up the stack, not caller. Symbols should be also
1351 //  decorated in some fancy way :) It doesn't support any vector arguments.
1352 //  For info on fast calling convention see Fast Calling Convention (tail call)
1353 //  implementation LowerX86_32FastCCCallTo.
1354
1355 /// CallIsStructReturn - Determines whether a call uses struct return
1356 /// semantics.
1357 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1358   if (Outs.empty())
1359     return false;
1360
1361   return Outs[0].Flags.isSRet();
1362 }
1363
1364 /// ArgsAreStructReturn - Determines whether a function uses struct
1365 /// return semantics.
1366 static bool
1367 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1368   if (Ins.empty())
1369     return false;
1370
1371   return Ins[0].Flags.isSRet();
1372 }
1373
1374 /// IsCalleePop - Determines whether the callee is required to pop its
1375 /// own arguments. Callee pop is necessary to support tail calls.
1376 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1377   if (IsVarArg)
1378     return false;
1379
1380   switch (CallingConv) {
1381   default:
1382     return false;
1383   case CallingConv::X86_StdCall:
1384     return !Subtarget->is64Bit();
1385   case CallingConv::X86_FastCall:
1386     return !Subtarget->is64Bit();
1387   case CallingConv::Fast:
1388     return GuaranteedTailCallOpt;
1389   case CallingConv::GHC:
1390     return GuaranteedTailCallOpt;
1391   }
1392 }
1393
1394 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1395 /// given CallingConvention value.
1396 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1397   if (Subtarget->is64Bit()) {
1398     if (CC == CallingConv::GHC)
1399       return CC_X86_64_GHC;
1400     else if (Subtarget->isTargetWin64())
1401       return CC_X86_Win64_C;
1402     else
1403       return CC_X86_64_C;
1404   }
1405
1406   if (CC == CallingConv::X86_FastCall)
1407     return CC_X86_32_FastCall;
1408   else if (CC == CallingConv::Fast)
1409     return CC_X86_32_FastCC;
1410   else if (CC == CallingConv::GHC)
1411     return CC_X86_32_GHC;
1412   else
1413     return CC_X86_32_C;
1414 }
1415
1416 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1417 /// by "Src" to address "Dst" with size and alignment information specified by
1418 /// the specific parameter attribute. The copy will be passed as a byval
1419 /// function parameter.
1420 static SDValue
1421 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1422                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1423                           DebugLoc dl) {
1424   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1425   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1426                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1427 }
1428
1429 /// IsTailCallConvention - Return true if the calling convention is one that
1430 /// supports tail call optimization.
1431 static bool IsTailCallConvention(CallingConv::ID CC) {
1432   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1433 }
1434
1435 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1436 /// a tailcall target by changing its ABI.
1437 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1438   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1439 }
1440
1441 SDValue
1442 X86TargetLowering::LowerMemArgument(SDValue Chain,
1443                                     CallingConv::ID CallConv,
1444                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1445                                     DebugLoc dl, SelectionDAG &DAG,
1446                                     const CCValAssign &VA,
1447                                     MachineFrameInfo *MFI,
1448                                     unsigned i) {
1449   // Create the nodes corresponding to a load from this parameter slot.
1450   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1451   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1452   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1453   EVT ValVT;
1454
1455   // If value is passed by pointer we have address passed instead of the value
1456   // itself.
1457   if (VA.getLocInfo() == CCValAssign::Indirect)
1458     ValVT = VA.getLocVT();
1459   else
1460     ValVT = VA.getValVT();
1461
1462   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1463   // changed with more analysis.
1464   // In case of tail call optimization mark all arguments mutable. Since they
1465   // could be overwritten by lowering of arguments in case of a tail call.
1466   if (Flags.isByVal()) {
1467     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1468                                     VA.getLocMemOffset(), isImmutable, false);
1469     return DAG.getFrameIndex(FI, getPointerTy());
1470   } else {
1471     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1472                                     VA.getLocMemOffset(), isImmutable, false);
1473     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1474     return DAG.getLoad(ValVT, dl, Chain, FIN,
1475                        PseudoSourceValue::getFixedStack(FI), 0,
1476                        false, false, 0);
1477   }
1478 }
1479
1480 SDValue
1481 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1482                                         CallingConv::ID CallConv,
1483                                         bool isVarArg,
1484                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1485                                         DebugLoc dl,
1486                                         SelectionDAG &DAG,
1487                                         SmallVectorImpl<SDValue> &InVals) {
1488   MachineFunction &MF = DAG.getMachineFunction();
1489   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1490
1491   const Function* Fn = MF.getFunction();
1492   if (Fn->hasExternalLinkage() &&
1493       Subtarget->isTargetCygMing() &&
1494       Fn->getName() == "main")
1495     FuncInfo->setForceFramePointer(true);
1496
1497   MachineFrameInfo *MFI = MF.getFrameInfo();
1498   bool Is64Bit = Subtarget->is64Bit();
1499   bool IsWin64 = Subtarget->isTargetWin64();
1500
1501   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1502          "Var args not supported with calling convention fastcc or ghc");
1503
1504   // Assign locations to all of the incoming arguments.
1505   SmallVector<CCValAssign, 16> ArgLocs;
1506   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1507                  ArgLocs, *DAG.getContext());
1508   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1509
1510   unsigned LastVal = ~0U;
1511   SDValue ArgValue;
1512   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1513     CCValAssign &VA = ArgLocs[i];
1514     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1515     // places.
1516     assert(VA.getValNo() != LastVal &&
1517            "Don't support value assigned to multiple locs yet");
1518     LastVal = VA.getValNo();
1519
1520     if (VA.isRegLoc()) {
1521       EVT RegVT = VA.getLocVT();
1522       TargetRegisterClass *RC = NULL;
1523       if (RegVT == MVT::i32)
1524         RC = X86::GR32RegisterClass;
1525       else if (Is64Bit && RegVT == MVT::i64)
1526         RC = X86::GR64RegisterClass;
1527       else if (RegVT == MVT::f32)
1528         RC = X86::FR32RegisterClass;
1529       else if (RegVT == MVT::f64)
1530         RC = X86::FR64RegisterClass;
1531       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1532         RC = X86::VR128RegisterClass;
1533       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1534         RC = X86::VR64RegisterClass;
1535       else
1536         llvm_unreachable("Unknown argument type!");
1537
1538       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1539       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1540
1541       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1542       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1543       // right size.
1544       if (VA.getLocInfo() == CCValAssign::SExt)
1545         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1546                                DAG.getValueType(VA.getValVT()));
1547       else if (VA.getLocInfo() == CCValAssign::ZExt)
1548         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1549                                DAG.getValueType(VA.getValVT()));
1550       else if (VA.getLocInfo() == CCValAssign::BCvt)
1551         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1552
1553       if (VA.isExtInLoc()) {
1554         // Handle MMX values passed in XMM regs.
1555         if (RegVT.isVector()) {
1556           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1557                                  ArgValue, DAG.getConstant(0, MVT::i64));
1558           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1559         } else
1560           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1561       }
1562     } else {
1563       assert(VA.isMemLoc());
1564       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1565     }
1566
1567     // If value is passed via pointer - do a load.
1568     if (VA.getLocInfo() == CCValAssign::Indirect)
1569       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1570                              false, false, 0);
1571
1572     InVals.push_back(ArgValue);
1573   }
1574
1575   // The x86-64 ABI for returning structs by value requires that we copy
1576   // the sret argument into %rax for the return. Save the argument into
1577   // a virtual register so that we can access it from the return points.
1578   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1579     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1580     unsigned Reg = FuncInfo->getSRetReturnReg();
1581     if (!Reg) {
1582       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1583       FuncInfo->setSRetReturnReg(Reg);
1584     }
1585     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1586     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1587   }
1588
1589   unsigned StackSize = CCInfo.getNextStackOffset();
1590   // Align stack specially for tail calls.
1591   if (FuncIsMadeTailCallSafe(CallConv))
1592     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1593
1594   // If the function takes variable number of arguments, make a frame index for
1595   // the start of the first vararg value... for expansion of llvm.va_start.
1596   if (isVarArg) {
1597     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1598       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1599     }
1600     if (Is64Bit) {
1601       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1602
1603       // FIXME: We should really autogenerate these arrays
1604       static const unsigned GPR64ArgRegsWin64[] = {
1605         X86::RCX, X86::RDX, X86::R8,  X86::R9
1606       };
1607       static const unsigned XMMArgRegsWin64[] = {
1608         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1609       };
1610       static const unsigned GPR64ArgRegs64Bit[] = {
1611         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1612       };
1613       static const unsigned XMMArgRegs64Bit[] = {
1614         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1615         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1616       };
1617       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1618
1619       if (IsWin64) {
1620         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1621         GPR64ArgRegs = GPR64ArgRegsWin64;
1622         XMMArgRegs = XMMArgRegsWin64;
1623       } else {
1624         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1625         GPR64ArgRegs = GPR64ArgRegs64Bit;
1626         XMMArgRegs = XMMArgRegs64Bit;
1627       }
1628       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1629                                                        TotalNumIntRegs);
1630       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1631                                                        TotalNumXMMRegs);
1632
1633       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1634       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1635              "SSE register cannot be used when SSE is disabled!");
1636       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1637              "SSE register cannot be used when SSE is disabled!");
1638       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1639         // Kernel mode asks for SSE to be disabled, so don't push them
1640         // on the stack.
1641         TotalNumXMMRegs = 0;
1642
1643       // For X86-64, if there are vararg parameters that are passed via
1644       // registers, then we must store them to their spots on the stack so they
1645       // may be loaded by deferencing the result of va_next.
1646       VarArgsGPOffset = NumIntRegs * 8;
1647       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1648       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1649                                                  TotalNumXMMRegs * 16, 16,
1650                                                  false);
1651
1652       // Store the integer parameter registers.
1653       SmallVector<SDValue, 8> MemOps;
1654       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1655       unsigned Offset = VarArgsGPOffset;
1656       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1657         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1658                                   DAG.getIntPtrConstant(Offset));
1659         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1660                                      X86::GR64RegisterClass);
1661         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1662         SDValue Store =
1663           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1664                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1665                        Offset, false, false, 0);
1666         MemOps.push_back(Store);
1667         Offset += 8;
1668       }
1669
1670       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1671         // Now store the XMM (fp + vector) parameter registers.
1672         SmallVector<SDValue, 11> SaveXMMOps;
1673         SaveXMMOps.push_back(Chain);
1674
1675         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1676         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1677         SaveXMMOps.push_back(ALVal);
1678
1679         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1680         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1681
1682         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1683           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1684                                        X86::VR128RegisterClass);
1685           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1686           SaveXMMOps.push_back(Val);
1687         }
1688         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1689                                      MVT::Other,
1690                                      &SaveXMMOps[0], SaveXMMOps.size()));
1691       }
1692
1693       if (!MemOps.empty())
1694         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1695                             &MemOps[0], MemOps.size());
1696     }
1697   }
1698
1699   // Some CCs need callee pop.
1700   if (IsCalleePop(isVarArg, CallConv)) {
1701     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1702   } else {
1703     BytesToPopOnReturn  = 0; // Callee pops nothing.
1704     // If this is an sret function, the return should pop the hidden pointer.
1705     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1706       BytesToPopOnReturn = 4;
1707   }
1708
1709   if (!Is64Bit) {
1710     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1711     if (CallConv == CallingConv::X86_FastCall)
1712       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1713   }
1714
1715   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1716
1717   return Chain;
1718 }
1719
1720 SDValue
1721 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1722                                     SDValue StackPtr, SDValue Arg,
1723                                     DebugLoc dl, SelectionDAG &DAG,
1724                                     const CCValAssign &VA,
1725                                     ISD::ArgFlagsTy Flags) {
1726   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1727   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1728   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1729   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1730   if (Flags.isByVal()) {
1731     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1732   }
1733   return DAG.getStore(Chain, dl, Arg, PtrOff,
1734                       PseudoSourceValue::getStack(), LocMemOffset,
1735                       false, false, 0);
1736 }
1737
1738 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1739 /// optimization is performed and it is required.
1740 SDValue
1741 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1742                                            SDValue &OutRetAddr, SDValue Chain,
1743                                            bool IsTailCall, bool Is64Bit,
1744                                            int FPDiff, DebugLoc dl) {
1745   // Adjust the Return address stack slot.
1746   EVT VT = getPointerTy();
1747   OutRetAddr = getReturnAddressFrameIndex(DAG);
1748
1749   // Load the "old" Return address.
1750   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1751   return SDValue(OutRetAddr.getNode(), 1);
1752 }
1753
1754 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1755 /// optimization is performed and it is required (FPDiff!=0).
1756 static SDValue
1757 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1758                          SDValue Chain, SDValue RetAddrFrIdx,
1759                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1760   // Store the return address to the appropriate stack slot.
1761   if (!FPDiff) return Chain;
1762   // Calculate the new stack slot for the return address.
1763   int SlotSize = Is64Bit ? 8 : 4;
1764   int NewReturnAddrFI =
1765     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1766   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1767   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1768   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1769                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1770                        false, false, 0);
1771   return Chain;
1772 }
1773
1774 SDValue
1775 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1776                              CallingConv::ID CallConv, bool isVarArg,
1777                              bool &isTailCall,
1778                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1779                              const SmallVectorImpl<ISD::InputArg> &Ins,
1780                              DebugLoc dl, SelectionDAG &DAG,
1781                              SmallVectorImpl<SDValue> &InVals) {
1782   MachineFunction &MF = DAG.getMachineFunction();
1783   bool Is64Bit        = Subtarget->is64Bit();
1784   bool IsStructRet    = CallIsStructReturn(Outs);
1785   bool IsSibcall      = false;
1786
1787   if (isTailCall) {
1788     // Check if it's really possible to do a tail call.
1789     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1790                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1791                                                    Outs, Ins, DAG);
1792
1793     // Sibcalls are automatically detected tailcalls which do not require
1794     // ABI changes.
1795     if (!GuaranteedTailCallOpt && isTailCall)
1796       IsSibcall = true;
1797
1798     if (isTailCall)
1799       ++NumTailCalls;
1800   }
1801
1802   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1803          "Var args not supported with calling convention fastcc or ghc");
1804
1805   // Analyze operands of the call, assigning locations to each operand.
1806   SmallVector<CCValAssign, 16> ArgLocs;
1807   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1808                  ArgLocs, *DAG.getContext());
1809   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1810
1811   // Get a count of how many bytes are to be pushed on the stack.
1812   unsigned NumBytes = CCInfo.getNextStackOffset();
1813   if (IsSibcall)
1814     // This is a sibcall. The memory operands are available in caller's
1815     // own caller's stack.
1816     NumBytes = 0;
1817   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1818     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1819
1820   int FPDiff = 0;
1821   if (isTailCall && !IsSibcall) {
1822     // Lower arguments at fp - stackoffset + fpdiff.
1823     unsigned NumBytesCallerPushed =
1824       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1825     FPDiff = NumBytesCallerPushed - NumBytes;
1826
1827     // Set the delta of movement of the returnaddr stackslot.
1828     // But only set if delta is greater than previous delta.
1829     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1830       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1831   }
1832
1833   if (!IsSibcall)
1834     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1835
1836   SDValue RetAddrFrIdx;
1837   // Load return adress for tail calls.
1838   if (isTailCall && FPDiff)
1839     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1840                                     Is64Bit, FPDiff, dl);
1841
1842   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1843   SmallVector<SDValue, 8> MemOpChains;
1844   SDValue StackPtr;
1845
1846   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1847   // of tail call optimization arguments are handle later.
1848   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1849     CCValAssign &VA = ArgLocs[i];
1850     EVT RegVT = VA.getLocVT();
1851     SDValue Arg = Outs[i].Val;
1852     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1853     bool isByVal = Flags.isByVal();
1854
1855     // Promote the value if needed.
1856     switch (VA.getLocInfo()) {
1857     default: llvm_unreachable("Unknown loc info!");
1858     case CCValAssign::Full: break;
1859     case CCValAssign::SExt:
1860       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1861       break;
1862     case CCValAssign::ZExt:
1863       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1864       break;
1865     case CCValAssign::AExt:
1866       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1867         // Special case: passing MMX values in XMM registers.
1868         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1869         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1870         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1871       } else
1872         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1873       break;
1874     case CCValAssign::BCvt:
1875       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1876       break;
1877     case CCValAssign::Indirect: {
1878       // Store the argument.
1879       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1880       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1881       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1882                            PseudoSourceValue::getFixedStack(FI), 0,
1883                            false, false, 0);
1884       Arg = SpillSlot;
1885       break;
1886     }
1887     }
1888
1889     if (VA.isRegLoc()) {
1890       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1891     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1892       assert(VA.isMemLoc());
1893       if (StackPtr.getNode() == 0)
1894         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1895       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1896                                              dl, DAG, VA, Flags));
1897     }
1898   }
1899
1900   if (!MemOpChains.empty())
1901     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1902                         &MemOpChains[0], MemOpChains.size());
1903
1904   // Build a sequence of copy-to-reg nodes chained together with token chain
1905   // and flag operands which copy the outgoing args into registers.
1906   SDValue InFlag;
1907   // Tail call byval lowering might overwrite argument registers so in case of
1908   // tail call optimization the copies to registers are lowered later.
1909   if (!isTailCall)
1910     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1911       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1912                                RegsToPass[i].second, InFlag);
1913       InFlag = Chain.getValue(1);
1914     }
1915
1916   if (Subtarget->isPICStyleGOT()) {
1917     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1918     // GOT pointer.
1919     if (!isTailCall) {
1920       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1921                                DAG.getNode(X86ISD::GlobalBaseReg,
1922                                            DebugLoc::getUnknownLoc(),
1923                                            getPointerTy()),
1924                                InFlag);
1925       InFlag = Chain.getValue(1);
1926     } else {
1927       // If we are tail calling and generating PIC/GOT style code load the
1928       // address of the callee into ECX. The value in ecx is used as target of
1929       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1930       // for tail calls on PIC/GOT architectures. Normally we would just put the
1931       // address of GOT into ebx and then call target@PLT. But for tail calls
1932       // ebx would be restored (since ebx is callee saved) before jumping to the
1933       // target@PLT.
1934
1935       // Note: The actual moving to ECX is done further down.
1936       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1937       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1938           !G->getGlobal()->hasProtectedVisibility())
1939         Callee = LowerGlobalAddress(Callee, DAG);
1940       else if (isa<ExternalSymbolSDNode>(Callee))
1941         Callee = LowerExternalSymbol(Callee, DAG);
1942     }
1943   }
1944
1945   if (Is64Bit && isVarArg) {
1946     // From AMD64 ABI document:
1947     // For calls that may call functions that use varargs or stdargs
1948     // (prototype-less calls or calls to functions containing ellipsis (...) in
1949     // the declaration) %al is used as hidden argument to specify the number
1950     // of SSE registers used. The contents of %al do not need to match exactly
1951     // the number of registers, but must be an ubound on the number of SSE
1952     // registers used and is in the range 0 - 8 inclusive.
1953
1954     // FIXME: Verify this on Win64
1955     // Count the number of XMM registers allocated.
1956     static const unsigned XMMArgRegs[] = {
1957       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1958       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1959     };
1960     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1961     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1962            && "SSE registers cannot be used when SSE is disabled");
1963
1964     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1965                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1966     InFlag = Chain.getValue(1);
1967   }
1968
1969
1970   // For tail calls lower the arguments to the 'real' stack slot.
1971   if (isTailCall) {
1972     // Force all the incoming stack arguments to be loaded from the stack
1973     // before any new outgoing arguments are stored to the stack, because the
1974     // outgoing stack slots may alias the incoming argument stack slots, and
1975     // the alias isn't otherwise explicit. This is slightly more conservative
1976     // than necessary, because it means that each store effectively depends
1977     // on every argument instead of just those arguments it would clobber.
1978     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1979
1980     SmallVector<SDValue, 8> MemOpChains2;
1981     SDValue FIN;
1982     int FI = 0;
1983     // Do not flag preceeding copytoreg stuff together with the following stuff.
1984     InFlag = SDValue();
1985     if (GuaranteedTailCallOpt) {
1986       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1987         CCValAssign &VA = ArgLocs[i];
1988         if (VA.isRegLoc())
1989           continue;
1990         assert(VA.isMemLoc());
1991         SDValue Arg = Outs[i].Val;
1992         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1993         // Create frame index.
1994         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1995         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1996         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1997         FIN = DAG.getFrameIndex(FI, getPointerTy());
1998
1999         if (Flags.isByVal()) {
2000           // Copy relative to framepointer.
2001           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2002           if (StackPtr.getNode() == 0)
2003             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2004                                           getPointerTy());
2005           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2006
2007           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2008                                                            ArgChain,
2009                                                            Flags, DAG, dl));
2010         } else {
2011           // Store relative to framepointer.
2012           MemOpChains2.push_back(
2013             DAG.getStore(ArgChain, dl, Arg, FIN,
2014                          PseudoSourceValue::getFixedStack(FI), 0,
2015                          false, false, 0));
2016         }
2017       }
2018     }
2019
2020     if (!MemOpChains2.empty())
2021       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2022                           &MemOpChains2[0], MemOpChains2.size());
2023
2024     // Copy arguments to their registers.
2025     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2026       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2027                                RegsToPass[i].second, InFlag);
2028       InFlag = Chain.getValue(1);
2029     }
2030     InFlag =SDValue();
2031
2032     // Store the return address to the appropriate stack slot.
2033     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2034                                      FPDiff, dl);
2035   }
2036
2037   bool WasGlobalOrExternal = false;
2038   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2039     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2040     // In the 64-bit large code model, we have to make all calls
2041     // through a register, since the call instruction's 32-bit
2042     // pc-relative offset may not be large enough to hold the whole
2043     // address.
2044   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2045     WasGlobalOrExternal = true;
2046     // If the callee is a GlobalAddress node (quite common, every direct call
2047     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2048     // it.
2049
2050     // We should use extra load for direct calls to dllimported functions in
2051     // non-JIT mode.
2052     GlobalValue *GV = G->getGlobal();
2053     if (!GV->hasDLLImportLinkage()) {
2054       unsigned char OpFlags = 0;
2055
2056       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2057       // external symbols most go through the PLT in PIC mode.  If the symbol
2058       // has hidden or protected visibility, or if it is static or local, then
2059       // we don't need to use the PLT - we can directly call it.
2060       if (Subtarget->isTargetELF() &&
2061           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2062           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2063         OpFlags = X86II::MO_PLT;
2064       } else if (Subtarget->isPICStyleStubAny() &&
2065                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2066                Subtarget->getDarwinVers() < 9) {
2067         // PC-relative references to external symbols should go through $stub,
2068         // unless we're building with the leopard linker or later, which
2069         // automatically synthesizes these stubs.
2070         OpFlags = X86II::MO_DARWIN_STUB;
2071       }
2072
2073       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2074                                           G->getOffset(), OpFlags);
2075     }
2076   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2077     WasGlobalOrExternal = true;
2078     unsigned char OpFlags = 0;
2079
2080     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2081     // symbols should go through the PLT.
2082     if (Subtarget->isTargetELF() &&
2083         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2084       OpFlags = X86II::MO_PLT;
2085     } else if (Subtarget->isPICStyleStubAny() &&
2086              Subtarget->getDarwinVers() < 9) {
2087       // PC-relative references to external symbols should go through $stub,
2088       // unless we're building with the leopard linker or later, which
2089       // automatically synthesizes these stubs.
2090       OpFlags = X86II::MO_DARWIN_STUB;
2091     }
2092
2093     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2094                                          OpFlags);
2095   }
2096
2097   // Returns a chain & a flag for retval copy to use.
2098   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2099   SmallVector<SDValue, 8> Ops;
2100
2101   if (!IsSibcall && isTailCall) {
2102     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2103                            DAG.getIntPtrConstant(0, true), InFlag);
2104     InFlag = Chain.getValue(1);
2105   }
2106
2107   Ops.push_back(Chain);
2108   Ops.push_back(Callee);
2109
2110   if (isTailCall)
2111     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2112
2113   // Add argument registers to the end of the list so that they are known live
2114   // into the call.
2115   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2116     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2117                                   RegsToPass[i].second.getValueType()));
2118
2119   // Add an implicit use GOT pointer in EBX.
2120   if (!isTailCall && Subtarget->isPICStyleGOT())
2121     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2122
2123   // Add an implicit use of AL for x86 vararg functions.
2124   if (Is64Bit && isVarArg)
2125     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2126
2127   if (InFlag.getNode())
2128     Ops.push_back(InFlag);
2129
2130   if (isTailCall) {
2131     // If this is the first return lowered for this function, add the regs
2132     // to the liveout set for the function.
2133     if (MF.getRegInfo().liveout_empty()) {
2134       SmallVector<CCValAssign, 16> RVLocs;
2135       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2136                      *DAG.getContext());
2137       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2138       for (unsigned i = 0; i != RVLocs.size(); ++i)
2139         if (RVLocs[i].isRegLoc())
2140           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2141     }
2142     return DAG.getNode(X86ISD::TC_RETURN, dl,
2143                        NodeTys, &Ops[0], Ops.size());
2144   }
2145
2146   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2147   InFlag = Chain.getValue(1);
2148
2149   // Create the CALLSEQ_END node.
2150   unsigned NumBytesForCalleeToPush;
2151   if (IsCalleePop(isVarArg, CallConv))
2152     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2153   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2154     // If this is a call to a struct-return function, the callee
2155     // pops the hidden struct pointer, so we have to push it back.
2156     // This is common for Darwin/X86, Linux & Mingw32 targets.
2157     NumBytesForCalleeToPush = 4;
2158   else
2159     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2160
2161   // Returns a flag for retval copy to use.
2162   if (!IsSibcall) {
2163     Chain = DAG.getCALLSEQ_END(Chain,
2164                                DAG.getIntPtrConstant(NumBytes, true),
2165                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2166                                                      true),
2167                                InFlag);
2168     InFlag = Chain.getValue(1);
2169   }
2170
2171   // Handle result values, copying them out of physregs into vregs that we
2172   // return.
2173   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2174                          Ins, dl, DAG, InVals);
2175 }
2176
2177
2178 //===----------------------------------------------------------------------===//
2179 //                Fast Calling Convention (tail call) implementation
2180 //===----------------------------------------------------------------------===//
2181
2182 //  Like std call, callee cleans arguments, convention except that ECX is
2183 //  reserved for storing the tail called function address. Only 2 registers are
2184 //  free for argument passing (inreg). Tail call optimization is performed
2185 //  provided:
2186 //                * tailcallopt is enabled
2187 //                * caller/callee are fastcc
2188 //  On X86_64 architecture with GOT-style position independent code only local
2189 //  (within module) calls are supported at the moment.
2190 //  To keep the stack aligned according to platform abi the function
2191 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2192 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2193 //  If a tail called function callee has more arguments than the caller the
2194 //  caller needs to make sure that there is room to move the RETADDR to. This is
2195 //  achieved by reserving an area the size of the argument delta right after the
2196 //  original REtADDR, but before the saved framepointer or the spilled registers
2197 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2198 //  stack layout:
2199 //    arg1
2200 //    arg2
2201 //    RETADDR
2202 //    [ new RETADDR
2203 //      move area ]
2204 //    (possible EBP)
2205 //    ESI
2206 //    EDI
2207 //    local1 ..
2208
2209 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2210 /// for a 16 byte align requirement.
2211 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2212                                                         SelectionDAG& DAG) {
2213   MachineFunction &MF = DAG.getMachineFunction();
2214   const TargetMachine &TM = MF.getTarget();
2215   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2216   unsigned StackAlignment = TFI.getStackAlignment();
2217   uint64_t AlignMask = StackAlignment - 1;
2218   int64_t Offset = StackSize;
2219   uint64_t SlotSize = TD->getPointerSize();
2220   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2221     // Number smaller than 12 so just add the difference.
2222     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2223   } else {
2224     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2225     Offset = ((~AlignMask) & Offset) + StackAlignment +
2226       (StackAlignment-SlotSize);
2227   }
2228   return Offset;
2229 }
2230
2231 /// MatchingStackOffset - Return true if the given stack call argument is
2232 /// already available in the same position (relatively) of the caller's
2233 /// incoming argument stack.
2234 static
2235 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2236                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2237                          const X86InstrInfo *TII) {
2238   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2239   int FI = INT_MAX;
2240   if (Arg.getOpcode() == ISD::CopyFromReg) {
2241     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2242     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2243       return false;
2244     MachineInstr *Def = MRI->getVRegDef(VR);
2245     if (!Def)
2246       return false;
2247     if (!Flags.isByVal()) {
2248       if (!TII->isLoadFromStackSlot(Def, FI))
2249         return false;
2250     } else {
2251       unsigned Opcode = Def->getOpcode();
2252       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2253           Def->getOperand(1).isFI()) {
2254         FI = Def->getOperand(1).getIndex();
2255         Bytes = Flags.getByValSize();
2256       } else
2257         return false;
2258     }
2259   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2260     if (Flags.isByVal())
2261       // ByVal argument is passed in as a pointer but it's now being
2262       // dereferenced. e.g.
2263       // define @foo(%struct.X* %A) {
2264       //   tail call @bar(%struct.X* byval %A)
2265       // }
2266       return false;
2267     SDValue Ptr = Ld->getBasePtr();
2268     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2269     if (!FINode)
2270       return false;
2271     FI = FINode->getIndex();
2272   } else
2273     return false;
2274
2275   assert(FI != INT_MAX);
2276   if (!MFI->isFixedObjectIndex(FI))
2277     return false;
2278   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2279 }
2280
2281 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2282 /// for tail call optimization. Targets which want to do tail call
2283 /// optimization should implement this function.
2284 bool
2285 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2286                                                      CallingConv::ID CalleeCC,
2287                                                      bool isVarArg,
2288                                                      bool isCalleeStructRet,
2289                                                      bool isCallerStructRet,
2290                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2291                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2292                                                      SelectionDAG& DAG) const {
2293   if (!IsTailCallConvention(CalleeCC) &&
2294       CalleeCC != CallingConv::C)
2295     return false;
2296
2297   // If -tailcallopt is specified, make fastcc functions tail-callable.
2298   const Function *CallerF = DAG.getMachineFunction().getFunction();
2299   if (GuaranteedTailCallOpt) {
2300     if (IsTailCallConvention(CalleeCC) &&
2301         CallerF->getCallingConv() == CalleeCC)
2302       return true;
2303     return false;
2304   }
2305
2306   // Look for obvious safe cases to perform tail call optimization that does not
2307   // requite ABI changes. This is what gcc calls sibcall.
2308
2309   // Do not sibcall optimize vararg calls for now.
2310   if (isVarArg)
2311     return false;
2312
2313   // Also avoid sibcall optimization if either caller or callee uses struct
2314   // return semantics.
2315   if (isCalleeStructRet || isCallerStructRet)
2316     return false;
2317
2318   // If the callee takes no arguments then go on to check the results of the
2319   // call.
2320   if (!Outs.empty()) {
2321     // Check if stack adjustment is needed. For now, do not do this if any
2322     // argument is passed on the stack.
2323     SmallVector<CCValAssign, 16> ArgLocs;
2324     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2325                    ArgLocs, *DAG.getContext());
2326     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2327     if (CCInfo.getNextStackOffset()) {
2328       MachineFunction &MF = DAG.getMachineFunction();
2329       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2330         return false;
2331       if (Subtarget->isTargetWin64())
2332         // Win64 ABI has additional complications.
2333         return false;
2334
2335       // Check if the arguments are already laid out in the right way as
2336       // the caller's fixed stack objects.
2337       MachineFrameInfo *MFI = MF.getFrameInfo();
2338       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2339       const X86InstrInfo *TII =
2340         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2341       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2342         CCValAssign &VA = ArgLocs[i];
2343         EVT RegVT = VA.getLocVT();
2344         SDValue Arg = Outs[i].Val;
2345         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2346         if (VA.getLocInfo() == CCValAssign::Indirect)
2347           return false;
2348         if (!VA.isRegLoc()) {
2349           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2350                                    MFI, MRI, TII))
2351             return false;
2352         }
2353       }
2354     }
2355   }
2356
2357   return true;
2358 }
2359
2360 FastISel *
2361 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2362                             DwarfWriter *dw,
2363                             DenseMap<const Value *, unsigned> &vm,
2364                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2365                             DenseMap<const AllocaInst *, int> &am
2366 #ifndef NDEBUG
2367                           , SmallSet<Instruction*, 8> &cil
2368 #endif
2369                                   ) {
2370   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2371 #ifndef NDEBUG
2372                              , cil
2373 #endif
2374                              );
2375 }
2376
2377
2378 //===----------------------------------------------------------------------===//
2379 //                           Other Lowering Hooks
2380 //===----------------------------------------------------------------------===//
2381
2382
2383 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2384   MachineFunction &MF = DAG.getMachineFunction();
2385   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2386   int ReturnAddrIndex = FuncInfo->getRAIndex();
2387
2388   if (ReturnAddrIndex == 0) {
2389     // Set up a frame object for the return address.
2390     uint64_t SlotSize = TD->getPointerSize();
2391     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2392                                                            false, false);
2393     FuncInfo->setRAIndex(ReturnAddrIndex);
2394   }
2395
2396   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2397 }
2398
2399
2400 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2401                                        bool hasSymbolicDisplacement) {
2402   // Offset should fit into 32 bit immediate field.
2403   if (!isInt32(Offset))
2404     return false;
2405
2406   // If we don't have a symbolic displacement - we don't have any extra
2407   // restrictions.
2408   if (!hasSymbolicDisplacement)
2409     return true;
2410
2411   // FIXME: Some tweaks might be needed for medium code model.
2412   if (M != CodeModel::Small && M != CodeModel::Kernel)
2413     return false;
2414
2415   // For small code model we assume that latest object is 16MB before end of 31
2416   // bits boundary. We may also accept pretty large negative constants knowing
2417   // that all objects are in the positive half of address space.
2418   if (M == CodeModel::Small && Offset < 16*1024*1024)
2419     return true;
2420
2421   // For kernel code model we know that all object resist in the negative half
2422   // of 32bits address space. We may not accept negative offsets, since they may
2423   // be just off and we may accept pretty large positive ones.
2424   if (M == CodeModel::Kernel && Offset > 0)
2425     return true;
2426
2427   return false;
2428 }
2429
2430 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2431 /// specific condition code, returning the condition code and the LHS/RHS of the
2432 /// comparison to make.
2433 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2434                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2435   if (!isFP) {
2436     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2437       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2438         // X > -1   -> X == 0, jump !sign.
2439         RHS = DAG.getConstant(0, RHS.getValueType());
2440         return X86::COND_NS;
2441       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2442         // X < 0   -> X == 0, jump on sign.
2443         return X86::COND_S;
2444       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2445         // X < 1   -> X <= 0
2446         RHS = DAG.getConstant(0, RHS.getValueType());
2447         return X86::COND_LE;
2448       }
2449     }
2450
2451     switch (SetCCOpcode) {
2452     default: llvm_unreachable("Invalid integer condition!");
2453     case ISD::SETEQ:  return X86::COND_E;
2454     case ISD::SETGT:  return X86::COND_G;
2455     case ISD::SETGE:  return X86::COND_GE;
2456     case ISD::SETLT:  return X86::COND_L;
2457     case ISD::SETLE:  return X86::COND_LE;
2458     case ISD::SETNE:  return X86::COND_NE;
2459     case ISD::SETULT: return X86::COND_B;
2460     case ISD::SETUGT: return X86::COND_A;
2461     case ISD::SETULE: return X86::COND_BE;
2462     case ISD::SETUGE: return X86::COND_AE;
2463     }
2464   }
2465
2466   // First determine if it is required or is profitable to flip the operands.
2467
2468   // If LHS is a foldable load, but RHS is not, flip the condition.
2469   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2470       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2471     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2472     std::swap(LHS, RHS);
2473   }
2474
2475   switch (SetCCOpcode) {
2476   default: break;
2477   case ISD::SETOLT:
2478   case ISD::SETOLE:
2479   case ISD::SETUGT:
2480   case ISD::SETUGE:
2481     std::swap(LHS, RHS);
2482     break;
2483   }
2484
2485   // On a floating point condition, the flags are set as follows:
2486   // ZF  PF  CF   op
2487   //  0 | 0 | 0 | X > Y
2488   //  0 | 0 | 1 | X < Y
2489   //  1 | 0 | 0 | X == Y
2490   //  1 | 1 | 1 | unordered
2491   switch (SetCCOpcode) {
2492   default: llvm_unreachable("Condcode should be pre-legalized away");
2493   case ISD::SETUEQ:
2494   case ISD::SETEQ:   return X86::COND_E;
2495   case ISD::SETOLT:              // flipped
2496   case ISD::SETOGT:
2497   case ISD::SETGT:   return X86::COND_A;
2498   case ISD::SETOLE:              // flipped
2499   case ISD::SETOGE:
2500   case ISD::SETGE:   return X86::COND_AE;
2501   case ISD::SETUGT:              // flipped
2502   case ISD::SETULT:
2503   case ISD::SETLT:   return X86::COND_B;
2504   case ISD::SETUGE:              // flipped
2505   case ISD::SETULE:
2506   case ISD::SETLE:   return X86::COND_BE;
2507   case ISD::SETONE:
2508   case ISD::SETNE:   return X86::COND_NE;
2509   case ISD::SETUO:   return X86::COND_P;
2510   case ISD::SETO:    return X86::COND_NP;
2511   case ISD::SETOEQ:
2512   case ISD::SETUNE:  return X86::COND_INVALID;
2513   }
2514 }
2515
2516 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2517 /// code. Current x86 isa includes the following FP cmov instructions:
2518 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2519 static bool hasFPCMov(unsigned X86CC) {
2520   switch (X86CC) {
2521   default:
2522     return false;
2523   case X86::COND_B:
2524   case X86::COND_BE:
2525   case X86::COND_E:
2526   case X86::COND_P:
2527   case X86::COND_A:
2528   case X86::COND_AE:
2529   case X86::COND_NE:
2530   case X86::COND_NP:
2531     return true;
2532   }
2533 }
2534
2535 /// isFPImmLegal - Returns true if the target can instruction select the
2536 /// specified FP immediate natively. If false, the legalizer will
2537 /// materialize the FP immediate as a load from a constant pool.
2538 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2539   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2540     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2541       return true;
2542   }
2543   return false;
2544 }
2545
2546 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2547 /// the specified range (L, H].
2548 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2549   return (Val < 0) || (Val >= Low && Val < Hi);
2550 }
2551
2552 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2553 /// specified value.
2554 static bool isUndefOrEqual(int Val, int CmpVal) {
2555   if (Val < 0 || Val == CmpVal)
2556     return true;
2557   return false;
2558 }
2559
2560 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2561 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2562 /// the second operand.
2563 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2564   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2565     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2566   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2567     return (Mask[0] < 2 && Mask[1] < 2);
2568   return false;
2569 }
2570
2571 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2572   SmallVector<int, 8> M;
2573   N->getMask(M);
2574   return ::isPSHUFDMask(M, N->getValueType(0));
2575 }
2576
2577 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2578 /// is suitable for input to PSHUFHW.
2579 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2580   if (VT != MVT::v8i16)
2581     return false;
2582
2583   // Lower quadword copied in order or undef.
2584   for (int i = 0; i != 4; ++i)
2585     if (Mask[i] >= 0 && Mask[i] != i)
2586       return false;
2587
2588   // Upper quadword shuffled.
2589   for (int i = 4; i != 8; ++i)
2590     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2591       return false;
2592
2593   return true;
2594 }
2595
2596 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2597   SmallVector<int, 8> M;
2598   N->getMask(M);
2599   return ::isPSHUFHWMask(M, N->getValueType(0));
2600 }
2601
2602 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2603 /// is suitable for input to PSHUFLW.
2604 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2605   if (VT != MVT::v8i16)
2606     return false;
2607
2608   // Upper quadword copied in order.
2609   for (int i = 4; i != 8; ++i)
2610     if (Mask[i] >= 0 && Mask[i] != i)
2611       return false;
2612
2613   // Lower quadword shuffled.
2614   for (int i = 0; i != 4; ++i)
2615     if (Mask[i] >= 4)
2616       return false;
2617
2618   return true;
2619 }
2620
2621 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2622   SmallVector<int, 8> M;
2623   N->getMask(M);
2624   return ::isPSHUFLWMask(M, N->getValueType(0));
2625 }
2626
2627 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2628 /// is suitable for input to PALIGNR.
2629 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2630                           bool hasSSSE3) {
2631   int i, e = VT.getVectorNumElements();
2632
2633   // Do not handle v2i64 / v2f64 shuffles with palignr.
2634   if (e < 4 || !hasSSSE3)
2635     return false;
2636
2637   for (i = 0; i != e; ++i)
2638     if (Mask[i] >= 0)
2639       break;
2640
2641   // All undef, not a palignr.
2642   if (i == e)
2643     return false;
2644
2645   // Determine if it's ok to perform a palignr with only the LHS, since we
2646   // don't have access to the actual shuffle elements to see if RHS is undef.
2647   bool Unary = Mask[i] < (int)e;
2648   bool NeedsUnary = false;
2649
2650   int s = Mask[i] - i;
2651
2652   // Check the rest of the elements to see if they are consecutive.
2653   for (++i; i != e; ++i) {
2654     int m = Mask[i];
2655     if (m < 0)
2656       continue;
2657
2658     Unary = Unary && (m < (int)e);
2659     NeedsUnary = NeedsUnary || (m < s);
2660
2661     if (NeedsUnary && !Unary)
2662       return false;
2663     if (Unary && m != ((s+i) & (e-1)))
2664       return false;
2665     if (!Unary && m != (s+i))
2666       return false;
2667   }
2668   return true;
2669 }
2670
2671 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2672   SmallVector<int, 8> M;
2673   N->getMask(M);
2674   return ::isPALIGNRMask(M, N->getValueType(0), true);
2675 }
2676
2677 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2678 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2679 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2680   int NumElems = VT.getVectorNumElements();
2681   if (NumElems != 2 && NumElems != 4)
2682     return false;
2683
2684   int Half = NumElems / 2;
2685   for (int i = 0; i < Half; ++i)
2686     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2687       return false;
2688   for (int i = Half; i < NumElems; ++i)
2689     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2690       return false;
2691
2692   return true;
2693 }
2694
2695 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2696   SmallVector<int, 8> M;
2697   N->getMask(M);
2698   return ::isSHUFPMask(M, N->getValueType(0));
2699 }
2700
2701 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2702 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2703 /// half elements to come from vector 1 (which would equal the dest.) and
2704 /// the upper half to come from vector 2.
2705 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2706   int NumElems = VT.getVectorNumElements();
2707
2708   if (NumElems != 2 && NumElems != 4)
2709     return false;
2710
2711   int Half = NumElems / 2;
2712   for (int i = 0; i < Half; ++i)
2713     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2714       return false;
2715   for (int i = Half; i < NumElems; ++i)
2716     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2717       return false;
2718   return true;
2719 }
2720
2721 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2722   SmallVector<int, 8> M;
2723   N->getMask(M);
2724   return isCommutedSHUFPMask(M, N->getValueType(0));
2725 }
2726
2727 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2728 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2729 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2730   if (N->getValueType(0).getVectorNumElements() != 4)
2731     return false;
2732
2733   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2734   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2735          isUndefOrEqual(N->getMaskElt(1), 7) &&
2736          isUndefOrEqual(N->getMaskElt(2), 2) &&
2737          isUndefOrEqual(N->getMaskElt(3), 3);
2738 }
2739
2740 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2741 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2742 /// <2, 3, 2, 3>
2743 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2744   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2745
2746   if (NumElems != 4)
2747     return false;
2748
2749   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2750   isUndefOrEqual(N->getMaskElt(1), 3) &&
2751   isUndefOrEqual(N->getMaskElt(2), 2) &&
2752   isUndefOrEqual(N->getMaskElt(3), 3);
2753 }
2754
2755 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2756 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2757 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2758   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2759
2760   if (NumElems != 2 && NumElems != 4)
2761     return false;
2762
2763   for (unsigned i = 0; i < NumElems/2; ++i)
2764     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2765       return false;
2766
2767   for (unsigned i = NumElems/2; i < NumElems; ++i)
2768     if (!isUndefOrEqual(N->getMaskElt(i), i))
2769       return false;
2770
2771   return true;
2772 }
2773
2774 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2775 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2776 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2777   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2778
2779   if (NumElems != 2 && NumElems != 4)
2780     return false;
2781
2782   for (unsigned i = 0; i < NumElems/2; ++i)
2783     if (!isUndefOrEqual(N->getMaskElt(i), i))
2784       return false;
2785
2786   for (unsigned i = 0; i < NumElems/2; ++i)
2787     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2788       return false;
2789
2790   return true;
2791 }
2792
2793 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2794 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2795 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2796                          bool V2IsSplat = false) {
2797   int NumElts = VT.getVectorNumElements();
2798   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2799     return false;
2800
2801   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2802     int BitI  = Mask[i];
2803     int BitI1 = Mask[i+1];
2804     if (!isUndefOrEqual(BitI, j))
2805       return false;
2806     if (V2IsSplat) {
2807       if (!isUndefOrEqual(BitI1, NumElts))
2808         return false;
2809     } else {
2810       if (!isUndefOrEqual(BitI1, j + NumElts))
2811         return false;
2812     }
2813   }
2814   return true;
2815 }
2816
2817 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2818   SmallVector<int, 8> M;
2819   N->getMask(M);
2820   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2821 }
2822
2823 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2824 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2825 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2826                          bool V2IsSplat = false) {
2827   int NumElts = VT.getVectorNumElements();
2828   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2829     return false;
2830
2831   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2832     int BitI  = Mask[i];
2833     int BitI1 = Mask[i+1];
2834     if (!isUndefOrEqual(BitI, j + NumElts/2))
2835       return false;
2836     if (V2IsSplat) {
2837       if (isUndefOrEqual(BitI1, NumElts))
2838         return false;
2839     } else {
2840       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2841         return false;
2842     }
2843   }
2844   return true;
2845 }
2846
2847 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2848   SmallVector<int, 8> M;
2849   N->getMask(M);
2850   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2851 }
2852
2853 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2854 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2855 /// <0, 0, 1, 1>
2856 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2857   int NumElems = VT.getVectorNumElements();
2858   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2859     return false;
2860
2861   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2862     int BitI  = Mask[i];
2863     int BitI1 = Mask[i+1];
2864     if (!isUndefOrEqual(BitI, j))
2865       return false;
2866     if (!isUndefOrEqual(BitI1, j))
2867       return false;
2868   }
2869   return true;
2870 }
2871
2872 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2873   SmallVector<int, 8> M;
2874   N->getMask(M);
2875   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2876 }
2877
2878 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2879 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2880 /// <2, 2, 3, 3>
2881 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2882   int NumElems = VT.getVectorNumElements();
2883   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2884     return false;
2885
2886   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2887     int BitI  = Mask[i];
2888     int BitI1 = Mask[i+1];
2889     if (!isUndefOrEqual(BitI, j))
2890       return false;
2891     if (!isUndefOrEqual(BitI1, j))
2892       return false;
2893   }
2894   return true;
2895 }
2896
2897 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2898   SmallVector<int, 8> M;
2899   N->getMask(M);
2900   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2901 }
2902
2903 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2904 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2905 /// MOVSD, and MOVD, i.e. setting the lowest element.
2906 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2907   if (VT.getVectorElementType().getSizeInBits() < 32)
2908     return false;
2909
2910   int NumElts = VT.getVectorNumElements();
2911
2912   if (!isUndefOrEqual(Mask[0], NumElts))
2913     return false;
2914
2915   for (int i = 1; i < NumElts; ++i)
2916     if (!isUndefOrEqual(Mask[i], i))
2917       return false;
2918
2919   return true;
2920 }
2921
2922 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2923   SmallVector<int, 8> M;
2924   N->getMask(M);
2925   return ::isMOVLMask(M, N->getValueType(0));
2926 }
2927
2928 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2929 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2930 /// element of vector 2 and the other elements to come from vector 1 in order.
2931 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2932                                bool V2IsSplat = false, bool V2IsUndef = false) {
2933   int NumOps = VT.getVectorNumElements();
2934   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2935     return false;
2936
2937   if (!isUndefOrEqual(Mask[0], 0))
2938     return false;
2939
2940   for (int i = 1; i < NumOps; ++i)
2941     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2942           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2943           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2944       return false;
2945
2946   return true;
2947 }
2948
2949 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2950                            bool V2IsUndef = false) {
2951   SmallVector<int, 8> M;
2952   N->getMask(M);
2953   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2954 }
2955
2956 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2957 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2958 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2959   if (N->getValueType(0).getVectorNumElements() != 4)
2960     return false;
2961
2962   // Expect 1, 1, 3, 3
2963   for (unsigned i = 0; i < 2; ++i) {
2964     int Elt = N->getMaskElt(i);
2965     if (Elt >= 0 && Elt != 1)
2966       return false;
2967   }
2968
2969   bool HasHi = false;
2970   for (unsigned i = 2; i < 4; ++i) {
2971     int Elt = N->getMaskElt(i);
2972     if (Elt >= 0 && Elt != 3)
2973       return false;
2974     if (Elt == 3)
2975       HasHi = true;
2976   }
2977   // Don't use movshdup if it can be done with a shufps.
2978   // FIXME: verify that matching u, u, 3, 3 is what we want.
2979   return HasHi;
2980 }
2981
2982 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2983 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2984 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2985   if (N->getValueType(0).getVectorNumElements() != 4)
2986     return false;
2987
2988   // Expect 0, 0, 2, 2
2989   for (unsigned i = 0; i < 2; ++i)
2990     if (N->getMaskElt(i) > 0)
2991       return false;
2992
2993   bool HasHi = false;
2994   for (unsigned i = 2; i < 4; ++i) {
2995     int Elt = N->getMaskElt(i);
2996     if (Elt >= 0 && Elt != 2)
2997       return false;
2998     if (Elt == 2)
2999       HasHi = true;
3000   }
3001   // Don't use movsldup if it can be done with a shufps.
3002   return HasHi;
3003 }
3004
3005 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3006 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3007 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3008   int e = N->getValueType(0).getVectorNumElements() / 2;
3009
3010   for (int i = 0; i < e; ++i)
3011     if (!isUndefOrEqual(N->getMaskElt(i), i))
3012       return false;
3013   for (int i = 0; i < e; ++i)
3014     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3015       return false;
3016   return true;
3017 }
3018
3019 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3020 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3021 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3022   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3023   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3024
3025   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3026   unsigned Mask = 0;
3027   for (int i = 0; i < NumOperands; ++i) {
3028     int Val = SVOp->getMaskElt(NumOperands-i-1);
3029     if (Val < 0) Val = 0;
3030     if (Val >= NumOperands) Val -= NumOperands;
3031     Mask |= Val;
3032     if (i != NumOperands - 1)
3033       Mask <<= Shift;
3034   }
3035   return Mask;
3036 }
3037
3038 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3039 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3040 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3041   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3042   unsigned Mask = 0;
3043   // 8 nodes, but we only care about the last 4.
3044   for (unsigned i = 7; i >= 4; --i) {
3045     int Val = SVOp->getMaskElt(i);
3046     if (Val >= 0)
3047       Mask |= (Val - 4);
3048     if (i != 4)
3049       Mask <<= 2;
3050   }
3051   return Mask;
3052 }
3053
3054 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3055 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3056 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3057   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3058   unsigned Mask = 0;
3059   // 8 nodes, but we only care about the first 4.
3060   for (int i = 3; i >= 0; --i) {
3061     int Val = SVOp->getMaskElt(i);
3062     if (Val >= 0)
3063       Mask |= Val;
3064     if (i != 0)
3065       Mask <<= 2;
3066   }
3067   return Mask;
3068 }
3069
3070 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3071 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3072 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3073   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3074   EVT VVT = N->getValueType(0);
3075   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3076   int Val = 0;
3077
3078   unsigned i, e;
3079   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3080     Val = SVOp->getMaskElt(i);
3081     if (Val >= 0)
3082       break;
3083   }
3084   return (Val - i) * EltSize;
3085 }
3086
3087 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3088 /// constant +0.0.
3089 bool X86::isZeroNode(SDValue Elt) {
3090   return ((isa<ConstantSDNode>(Elt) &&
3091            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3092           (isa<ConstantFPSDNode>(Elt) &&
3093            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3094 }
3095
3096 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3097 /// their permute mask.
3098 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3099                                     SelectionDAG &DAG) {
3100   EVT VT = SVOp->getValueType(0);
3101   unsigned NumElems = VT.getVectorNumElements();
3102   SmallVector<int, 8> MaskVec;
3103
3104   for (unsigned i = 0; i != NumElems; ++i) {
3105     int idx = SVOp->getMaskElt(i);
3106     if (idx < 0)
3107       MaskVec.push_back(idx);
3108     else if (idx < (int)NumElems)
3109       MaskVec.push_back(idx + NumElems);
3110     else
3111       MaskVec.push_back(idx - NumElems);
3112   }
3113   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3114                               SVOp->getOperand(0), &MaskVec[0]);
3115 }
3116
3117 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3118 /// the two vector operands have swapped position.
3119 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3120   unsigned NumElems = VT.getVectorNumElements();
3121   for (unsigned i = 0; i != NumElems; ++i) {
3122     int idx = Mask[i];
3123     if (idx < 0)
3124       continue;
3125     else if (idx < (int)NumElems)
3126       Mask[i] = idx + NumElems;
3127     else
3128       Mask[i] = idx - NumElems;
3129   }
3130 }
3131
3132 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3133 /// match movhlps. The lower half elements should come from upper half of
3134 /// V1 (and in order), and the upper half elements should come from the upper
3135 /// half of V2 (and in order).
3136 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3137   if (Op->getValueType(0).getVectorNumElements() != 4)
3138     return false;
3139   for (unsigned i = 0, e = 2; i != e; ++i)
3140     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3141       return false;
3142   for (unsigned i = 2; i != 4; ++i)
3143     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3144       return false;
3145   return true;
3146 }
3147
3148 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3149 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3150 /// required.
3151 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3152   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3153     return false;
3154   N = N->getOperand(0).getNode();
3155   if (!ISD::isNON_EXTLoad(N))
3156     return false;
3157   if (LD)
3158     *LD = cast<LoadSDNode>(N);
3159   return true;
3160 }
3161
3162 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3163 /// match movlp{s|d}. The lower half elements should come from lower half of
3164 /// V1 (and in order), and the upper half elements should come from the upper
3165 /// half of V2 (and in order). And since V1 will become the source of the
3166 /// MOVLP, it must be either a vector load or a scalar load to vector.
3167 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3168                                ShuffleVectorSDNode *Op) {
3169   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3170     return false;
3171   // Is V2 is a vector load, don't do this transformation. We will try to use
3172   // load folding shufps op.
3173   if (ISD::isNON_EXTLoad(V2))
3174     return false;
3175
3176   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3177
3178   if (NumElems != 2 && NumElems != 4)
3179     return false;
3180   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3181     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3182       return false;
3183   for (unsigned i = NumElems/2; i != NumElems; ++i)
3184     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3185       return false;
3186   return true;
3187 }
3188
3189 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3190 /// all the same.
3191 static bool isSplatVector(SDNode *N) {
3192   if (N->getOpcode() != ISD::BUILD_VECTOR)
3193     return false;
3194
3195   SDValue SplatValue = N->getOperand(0);
3196   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3197     if (N->getOperand(i) != SplatValue)
3198       return false;
3199   return true;
3200 }
3201
3202 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3203 /// to an zero vector.
3204 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3205 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3206   SDValue V1 = N->getOperand(0);
3207   SDValue V2 = N->getOperand(1);
3208   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3209   for (unsigned i = 0; i != NumElems; ++i) {
3210     int Idx = N->getMaskElt(i);
3211     if (Idx >= (int)NumElems) {
3212       unsigned Opc = V2.getOpcode();
3213       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3214         continue;
3215       if (Opc != ISD::BUILD_VECTOR ||
3216           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3217         return false;
3218     } else if (Idx >= 0) {
3219       unsigned Opc = V1.getOpcode();
3220       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3221         continue;
3222       if (Opc != ISD::BUILD_VECTOR ||
3223           !X86::isZeroNode(V1.getOperand(Idx)))
3224         return false;
3225     }
3226   }
3227   return true;
3228 }
3229
3230 /// getZeroVector - Returns a vector of specified type with all zero elements.
3231 ///
3232 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3233                              DebugLoc dl) {
3234   assert(VT.isVector() && "Expected a vector type");
3235
3236   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3237   // type.  This ensures they get CSE'd.
3238   SDValue Vec;
3239   if (VT.getSizeInBits() == 64) { // MMX
3240     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3241     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3242   } else if (HasSSE2) {  // SSE2
3243     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3244     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3245   } else { // SSE1
3246     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3247     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3248   }
3249   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3250 }
3251
3252 /// getOnesVector - Returns a vector of specified type with all bits set.
3253 ///
3254 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3255   assert(VT.isVector() && "Expected a vector type");
3256
3257   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3258   // type.  This ensures they get CSE'd.
3259   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3260   SDValue Vec;
3261   if (VT.getSizeInBits() == 64)  // MMX
3262     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3263   else                                              // SSE
3264     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3265   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3266 }
3267
3268
3269 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3270 /// that point to V2 points to its first element.
3271 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3272   EVT VT = SVOp->getValueType(0);
3273   unsigned NumElems = VT.getVectorNumElements();
3274
3275   bool Changed = false;
3276   SmallVector<int, 8> MaskVec;
3277   SVOp->getMask(MaskVec);
3278
3279   for (unsigned i = 0; i != NumElems; ++i) {
3280     if (MaskVec[i] > (int)NumElems) {
3281       MaskVec[i] = NumElems;
3282       Changed = true;
3283     }
3284   }
3285   if (Changed)
3286     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3287                                 SVOp->getOperand(1), &MaskVec[0]);
3288   return SDValue(SVOp, 0);
3289 }
3290
3291 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3292 /// operation of specified width.
3293 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3294                        SDValue V2) {
3295   unsigned NumElems = VT.getVectorNumElements();
3296   SmallVector<int, 8> Mask;
3297   Mask.push_back(NumElems);
3298   for (unsigned i = 1; i != NumElems; ++i)
3299     Mask.push_back(i);
3300   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3301 }
3302
3303 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3304 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3305                           SDValue V2) {
3306   unsigned NumElems = VT.getVectorNumElements();
3307   SmallVector<int, 8> Mask;
3308   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3309     Mask.push_back(i);
3310     Mask.push_back(i + NumElems);
3311   }
3312   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3313 }
3314
3315 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3316 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3317                           SDValue V2) {
3318   unsigned NumElems = VT.getVectorNumElements();
3319   unsigned Half = NumElems/2;
3320   SmallVector<int, 8> Mask;
3321   for (unsigned i = 0; i != Half; ++i) {
3322     Mask.push_back(i + Half);
3323     Mask.push_back(i + NumElems + Half);
3324   }
3325   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3326 }
3327
3328 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3329 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3330                             bool HasSSE2) {
3331   if (SV->getValueType(0).getVectorNumElements() <= 4)
3332     return SDValue(SV, 0);
3333
3334   EVT PVT = MVT::v4f32;
3335   EVT VT = SV->getValueType(0);
3336   DebugLoc dl = SV->getDebugLoc();
3337   SDValue V1 = SV->getOperand(0);
3338   int NumElems = VT.getVectorNumElements();
3339   int EltNo = SV->getSplatIndex();
3340
3341   // unpack elements to the correct location
3342   while (NumElems > 4) {
3343     if (EltNo < NumElems/2) {
3344       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3345     } else {
3346       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3347       EltNo -= NumElems/2;
3348     }
3349     NumElems >>= 1;
3350   }
3351
3352   // Perform the splat.
3353   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3354   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3355   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3356   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3357 }
3358
3359 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3360 /// vector of zero or undef vector.  This produces a shuffle where the low
3361 /// element of V2 is swizzled into the zero/undef vector, landing at element
3362 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3363 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3364                                              bool isZero, bool HasSSE2,
3365                                              SelectionDAG &DAG) {
3366   EVT VT = V2.getValueType();
3367   SDValue V1 = isZero
3368     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3369   unsigned NumElems = VT.getVectorNumElements();
3370   SmallVector<int, 16> MaskVec;
3371   for (unsigned i = 0; i != NumElems; ++i)
3372     // If this is the insertion idx, put the low elt of V2 here.
3373     MaskVec.push_back(i == Idx ? NumElems : i);
3374   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3375 }
3376
3377 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3378 /// a shuffle that is zero.
3379 static
3380 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3381                                   bool Low, SelectionDAG &DAG) {
3382   unsigned NumZeros = 0;
3383   for (int i = 0; i < NumElems; ++i) {
3384     unsigned Index = Low ? i : NumElems-i-1;
3385     int Idx = SVOp->getMaskElt(Index);
3386     if (Idx < 0) {
3387       ++NumZeros;
3388       continue;
3389     }
3390     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3391     if (Elt.getNode() && X86::isZeroNode(Elt))
3392       ++NumZeros;
3393     else
3394       break;
3395   }
3396   return NumZeros;
3397 }
3398
3399 /// isVectorShift - Returns true if the shuffle can be implemented as a
3400 /// logical left or right shift of a vector.
3401 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3402 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3403                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3404   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3405
3406   isLeft = true;
3407   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3408   if (!NumZeros) {
3409     isLeft = false;
3410     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3411     if (!NumZeros)
3412       return false;
3413   }
3414   bool SeenV1 = false;
3415   bool SeenV2 = false;
3416   for (int i = NumZeros; i < NumElems; ++i) {
3417     int Val = isLeft ? (i - NumZeros) : i;
3418     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3419     if (Idx < 0)
3420       continue;
3421     if (Idx < NumElems)
3422       SeenV1 = true;
3423     else {
3424       Idx -= NumElems;
3425       SeenV2 = true;
3426     }
3427     if (Idx != Val)
3428       return false;
3429   }
3430   if (SeenV1 && SeenV2)
3431     return false;
3432
3433   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3434   ShAmt = NumZeros;
3435   return true;
3436 }
3437
3438
3439 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3440 ///
3441 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3442                                        unsigned NumNonZero, unsigned NumZero,
3443                                        SelectionDAG &DAG, TargetLowering &TLI) {
3444   if (NumNonZero > 8)
3445     return SDValue();
3446
3447   DebugLoc dl = Op.getDebugLoc();
3448   SDValue V(0, 0);
3449   bool First = true;
3450   for (unsigned i = 0; i < 16; ++i) {
3451     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3452     if (ThisIsNonZero && First) {
3453       if (NumZero)
3454         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3455       else
3456         V = DAG.getUNDEF(MVT::v8i16);
3457       First = false;
3458     }
3459
3460     if ((i & 1) != 0) {
3461       SDValue ThisElt(0, 0), LastElt(0, 0);
3462       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3463       if (LastIsNonZero) {
3464         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3465                               MVT::i16, Op.getOperand(i-1));
3466       }
3467       if (ThisIsNonZero) {
3468         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3469         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3470                               ThisElt, DAG.getConstant(8, MVT::i8));
3471         if (LastIsNonZero)
3472           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3473       } else
3474         ThisElt = LastElt;
3475
3476       if (ThisElt.getNode())
3477         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3478                         DAG.getIntPtrConstant(i/2));
3479     }
3480   }
3481
3482   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3483 }
3484
3485 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3486 ///
3487 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3488                                        unsigned NumNonZero, unsigned NumZero,
3489                                        SelectionDAG &DAG, TargetLowering &TLI) {
3490   if (NumNonZero > 4)
3491     return SDValue();
3492
3493   DebugLoc dl = Op.getDebugLoc();
3494   SDValue V(0, 0);
3495   bool First = true;
3496   for (unsigned i = 0; i < 8; ++i) {
3497     bool isNonZero = (NonZeros & (1 << i)) != 0;
3498     if (isNonZero) {
3499       if (First) {
3500         if (NumZero)
3501           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3502         else
3503           V = DAG.getUNDEF(MVT::v8i16);
3504         First = false;
3505       }
3506       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3507                       MVT::v8i16, V, Op.getOperand(i),
3508                       DAG.getIntPtrConstant(i));
3509     }
3510   }
3511
3512   return V;
3513 }
3514
3515 /// getVShift - Return a vector logical shift node.
3516 ///
3517 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3518                          unsigned NumBits, SelectionDAG &DAG,
3519                          const TargetLowering &TLI, DebugLoc dl) {
3520   bool isMMX = VT.getSizeInBits() == 64;
3521   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3522   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3523   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3524   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3525                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3526                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3527 }
3528
3529 SDValue
3530 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3531                                           SelectionDAG &DAG) {
3532
3533   // Check if the scalar load can be widened into a vector load. And if
3534   // the address is "base + cst" see if the cst can be "absorbed" into
3535   // the shuffle mask.
3536   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3537     SDValue Ptr = LD->getBasePtr();
3538     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3539       return SDValue();
3540     EVT PVT = LD->getValueType(0);
3541     if (PVT != MVT::i32 && PVT != MVT::f32)
3542       return SDValue();
3543
3544     int FI = -1;
3545     int64_t Offset = 0;
3546     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3547       FI = FINode->getIndex();
3548       Offset = 0;
3549     } else if (Ptr.getOpcode() == ISD::ADD &&
3550                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3551                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3552       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3553       Offset = Ptr.getConstantOperandVal(1);
3554       Ptr = Ptr.getOperand(0);
3555     } else {
3556       return SDValue();
3557     }
3558
3559     SDValue Chain = LD->getChain();
3560     // Make sure the stack object alignment is at least 16.
3561     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3562     if (DAG.InferPtrAlignment(Ptr) < 16) {
3563       if (MFI->isFixedObjectIndex(FI)) {
3564         // Can't change the alignment. FIXME: It's possible to compute
3565         // the exact stack offset and reference FI + adjust offset instead.
3566         // If someone *really* cares about this. That's the way to implement it.
3567         return SDValue();
3568       } else {
3569         MFI->setObjectAlignment(FI, 16);
3570       }
3571     }
3572
3573     // (Offset % 16) must be multiple of 4. Then address is then
3574     // Ptr + (Offset & ~15).
3575     if (Offset < 0)
3576       return SDValue();
3577     if ((Offset % 16) & 3)
3578       return SDValue();
3579     int64_t StartOffset = Offset & ~15;
3580     if (StartOffset)
3581       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3582                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3583
3584     int EltNo = (Offset - StartOffset) >> 2;
3585     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3586     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3587     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3588                              false, false, 0);
3589     // Canonicalize it to a v4i32 shuffle.
3590     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3591     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3592                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3593                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3594   }
3595
3596   return SDValue();
3597 }
3598
3599 SDValue
3600 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3601   DebugLoc dl = Op.getDebugLoc();
3602   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3603   if (ISD::isBuildVectorAllZeros(Op.getNode())
3604       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3605     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3606     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3607     // eliminated on x86-32 hosts.
3608     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3609       return Op;
3610
3611     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3612       return getOnesVector(Op.getValueType(), DAG, dl);
3613     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3614   }
3615
3616   EVT VT = Op.getValueType();
3617   EVT ExtVT = VT.getVectorElementType();
3618   unsigned EVTBits = ExtVT.getSizeInBits();
3619
3620   unsigned NumElems = Op.getNumOperands();
3621   unsigned NumZero  = 0;
3622   unsigned NumNonZero = 0;
3623   unsigned NonZeros = 0;
3624   bool IsAllConstants = true;
3625   SmallSet<SDValue, 8> Values;
3626   for (unsigned i = 0; i < NumElems; ++i) {
3627     SDValue Elt = Op.getOperand(i);
3628     if (Elt.getOpcode() == ISD::UNDEF)
3629       continue;
3630     Values.insert(Elt);
3631     if (Elt.getOpcode() != ISD::Constant &&
3632         Elt.getOpcode() != ISD::ConstantFP)
3633       IsAllConstants = false;
3634     if (X86::isZeroNode(Elt))
3635       NumZero++;
3636     else {
3637       NonZeros |= (1 << i);
3638       NumNonZero++;
3639     }
3640   }
3641
3642   if (NumNonZero == 0) {
3643     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3644     return DAG.getUNDEF(VT);
3645   }
3646
3647   // Special case for single non-zero, non-undef, element.
3648   if (NumNonZero == 1) {
3649     unsigned Idx = CountTrailingZeros_32(NonZeros);
3650     SDValue Item = Op.getOperand(Idx);
3651
3652     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3653     // the value are obviously zero, truncate the value to i32 and do the
3654     // insertion that way.  Only do this if the value is non-constant or if the
3655     // value is a constant being inserted into element 0.  It is cheaper to do
3656     // a constant pool load than it is to do a movd + shuffle.
3657     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3658         (!IsAllConstants || Idx == 0)) {
3659       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3660         // Handle MMX and SSE both.
3661         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3662         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3663
3664         // Truncate the value (which may itself be a constant) to i32, and
3665         // convert it to a vector with movd (S2V+shuffle to zero extend).
3666         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3667         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3668         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3669                                            Subtarget->hasSSE2(), DAG);
3670
3671         // Now we have our 32-bit value zero extended in the low element of
3672         // a vector.  If Idx != 0, swizzle it into place.
3673         if (Idx != 0) {
3674           SmallVector<int, 4> Mask;
3675           Mask.push_back(Idx);
3676           for (unsigned i = 1; i != VecElts; ++i)
3677             Mask.push_back(i);
3678           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3679                                       DAG.getUNDEF(Item.getValueType()),
3680                                       &Mask[0]);
3681         }
3682         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3683       }
3684     }
3685
3686     // If we have a constant or non-constant insertion into the low element of
3687     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3688     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3689     // depending on what the source datatype is.
3690     if (Idx == 0) {
3691       if (NumZero == 0) {
3692         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3693       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3694           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3695         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3696         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3697         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3698                                            DAG);
3699       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3700         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3701         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3702         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3703         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3704                                            Subtarget->hasSSE2(), DAG);
3705         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3706       }
3707     }
3708
3709     // Is it a vector logical left shift?
3710     if (NumElems == 2 && Idx == 1 &&
3711         X86::isZeroNode(Op.getOperand(0)) &&
3712         !X86::isZeroNode(Op.getOperand(1))) {
3713       unsigned NumBits = VT.getSizeInBits();
3714       return getVShift(true, VT,
3715                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3716                                    VT, Op.getOperand(1)),
3717                        NumBits/2, DAG, *this, dl);
3718     }
3719
3720     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3721       return SDValue();
3722
3723     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3724     // is a non-constant being inserted into an element other than the low one,
3725     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3726     // movd/movss) to move this into the low element, then shuffle it into
3727     // place.
3728     if (EVTBits == 32) {
3729       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3730
3731       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3732       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3733                                          Subtarget->hasSSE2(), DAG);
3734       SmallVector<int, 8> MaskVec;
3735       for (unsigned i = 0; i < NumElems; i++)
3736         MaskVec.push_back(i == Idx ? 0 : 1);
3737       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3738     }
3739   }
3740
3741   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3742   if (Values.size() == 1) {
3743     if (EVTBits == 32) {
3744       // Instead of a shuffle like this:
3745       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3746       // Check if it's possible to issue this instead.
3747       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3748       unsigned Idx = CountTrailingZeros_32(NonZeros);
3749       SDValue Item = Op.getOperand(Idx);
3750       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3751         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3752     }
3753     return SDValue();
3754   }
3755
3756   // A vector full of immediates; various special cases are already
3757   // handled, so this is best done with a single constant-pool load.
3758   if (IsAllConstants)
3759     return SDValue();
3760
3761   // Let legalizer expand 2-wide build_vectors.
3762   if (EVTBits == 64) {
3763     if (NumNonZero == 1) {
3764       // One half is zero or undef.
3765       unsigned Idx = CountTrailingZeros_32(NonZeros);
3766       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3767                                  Op.getOperand(Idx));
3768       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3769                                          Subtarget->hasSSE2(), DAG);
3770     }
3771     return SDValue();
3772   }
3773
3774   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3775   if (EVTBits == 8 && NumElems == 16) {
3776     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3777                                         *this);
3778     if (V.getNode()) return V;
3779   }
3780
3781   if (EVTBits == 16 && NumElems == 8) {
3782     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3783                                         *this);
3784     if (V.getNode()) return V;
3785   }
3786
3787   // If element VT is == 32 bits, turn it into a number of shuffles.
3788   SmallVector<SDValue, 8> V;
3789   V.resize(NumElems);
3790   if (NumElems == 4 && NumZero > 0) {
3791     for (unsigned i = 0; i < 4; ++i) {
3792       bool isZero = !(NonZeros & (1 << i));
3793       if (isZero)
3794         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3795       else
3796         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3797     }
3798
3799     for (unsigned i = 0; i < 2; ++i) {
3800       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3801         default: break;
3802         case 0:
3803           V[i] = V[i*2];  // Must be a zero vector.
3804           break;
3805         case 1:
3806           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3807           break;
3808         case 2:
3809           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3810           break;
3811         case 3:
3812           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3813           break;
3814       }
3815     }
3816
3817     SmallVector<int, 8> MaskVec;
3818     bool Reverse = (NonZeros & 0x3) == 2;
3819     for (unsigned i = 0; i < 2; ++i)
3820       MaskVec.push_back(Reverse ? 1-i : i);
3821     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3822     for (unsigned i = 0; i < 2; ++i)
3823       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3824     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3825   }
3826
3827   if (Values.size() > 2) {
3828     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3829     // values to be inserted is equal to the number of elements, in which case
3830     // use the unpack code below in the hopes of matching the consecutive elts
3831     // load merge pattern for shuffles.
3832     // FIXME: We could probably just check that here directly.
3833     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3834         getSubtarget()->hasSSE41()) {
3835       V[0] = DAG.getUNDEF(VT);
3836       for (unsigned i = 0; i < NumElems; ++i)
3837         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3838           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3839                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3840       return V[0];
3841     }
3842     // Expand into a number of unpckl*.
3843     // e.g. for v4f32
3844     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3845     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3846     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3847     for (unsigned i = 0; i < NumElems; ++i)
3848       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3849     NumElems >>= 1;
3850     while (NumElems != 0) {
3851       for (unsigned i = 0; i < NumElems; ++i)
3852         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3853       NumElems >>= 1;
3854     }
3855     return V[0];
3856   }
3857
3858   return SDValue();
3859 }
3860
3861 SDValue
3862 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3863   // We support concatenate two MMX registers and place them in a MMX
3864   // register.  This is better than doing a stack convert.
3865   DebugLoc dl = Op.getDebugLoc();
3866   EVT ResVT = Op.getValueType();
3867   assert(Op.getNumOperands() == 2);
3868   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3869          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3870   int Mask[2];
3871   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3872   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3873   InVec = Op.getOperand(1);
3874   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3875     unsigned NumElts = ResVT.getVectorNumElements();
3876     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3877     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3878                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3879   } else {
3880     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3881     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3882     Mask[0] = 0; Mask[1] = 2;
3883     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3884   }
3885   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3886 }
3887
3888 // v8i16 shuffles - Prefer shuffles in the following order:
3889 // 1. [all]   pshuflw, pshufhw, optional move
3890 // 2. [ssse3] 1 x pshufb
3891 // 3. [ssse3] 2 x pshufb + 1 x por
3892 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3893 static
3894 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3895                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3896   SDValue V1 = SVOp->getOperand(0);
3897   SDValue V2 = SVOp->getOperand(1);
3898   DebugLoc dl = SVOp->getDebugLoc();
3899   SmallVector<int, 8> MaskVals;
3900
3901   // Determine if more than 1 of the words in each of the low and high quadwords
3902   // of the result come from the same quadword of one of the two inputs.  Undef
3903   // mask values count as coming from any quadword, for better codegen.
3904   SmallVector<unsigned, 4> LoQuad(4);
3905   SmallVector<unsigned, 4> HiQuad(4);
3906   BitVector InputQuads(4);
3907   for (unsigned i = 0; i < 8; ++i) {
3908     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3909     int EltIdx = SVOp->getMaskElt(i);
3910     MaskVals.push_back(EltIdx);
3911     if (EltIdx < 0) {
3912       ++Quad[0];
3913       ++Quad[1];
3914       ++Quad[2];
3915       ++Quad[3];
3916       continue;
3917     }
3918     ++Quad[EltIdx / 4];
3919     InputQuads.set(EltIdx / 4);
3920   }
3921
3922   int BestLoQuad = -1;
3923   unsigned MaxQuad = 1;
3924   for (unsigned i = 0; i < 4; ++i) {
3925     if (LoQuad[i] > MaxQuad) {
3926       BestLoQuad = i;
3927       MaxQuad = LoQuad[i];
3928     }
3929   }
3930
3931   int BestHiQuad = -1;
3932   MaxQuad = 1;
3933   for (unsigned i = 0; i < 4; ++i) {
3934     if (HiQuad[i] > MaxQuad) {
3935       BestHiQuad = i;
3936       MaxQuad = HiQuad[i];
3937     }
3938   }
3939
3940   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3941   // of the two input vectors, shuffle them into one input vector so only a
3942   // single pshufb instruction is necessary. If There are more than 2 input
3943   // quads, disable the next transformation since it does not help SSSE3.
3944   bool V1Used = InputQuads[0] || InputQuads[1];
3945   bool V2Used = InputQuads[2] || InputQuads[3];
3946   if (TLI.getSubtarget()->hasSSSE3()) {
3947     if (InputQuads.count() == 2 && V1Used && V2Used) {
3948       BestLoQuad = InputQuads.find_first();
3949       BestHiQuad = InputQuads.find_next(BestLoQuad);
3950     }
3951     if (InputQuads.count() > 2) {
3952       BestLoQuad = -1;
3953       BestHiQuad = -1;
3954     }
3955   }
3956
3957   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3958   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3959   // words from all 4 input quadwords.
3960   SDValue NewV;
3961   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3962     SmallVector<int, 8> MaskV;
3963     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3964     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3965     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3966                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3967                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3968     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3969
3970     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3971     // source words for the shuffle, to aid later transformations.
3972     bool AllWordsInNewV = true;
3973     bool InOrder[2] = { true, true };
3974     for (unsigned i = 0; i != 8; ++i) {
3975       int idx = MaskVals[i];
3976       if (idx != (int)i)
3977         InOrder[i/4] = false;
3978       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3979         continue;
3980       AllWordsInNewV = false;
3981       break;
3982     }
3983
3984     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3985     if (AllWordsInNewV) {
3986       for (int i = 0; i != 8; ++i) {
3987         int idx = MaskVals[i];
3988         if (idx < 0)
3989           continue;
3990         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3991         if ((idx != i) && idx < 4)
3992           pshufhw = false;
3993         if ((idx != i) && idx > 3)
3994           pshuflw = false;
3995       }
3996       V1 = NewV;
3997       V2Used = false;
3998       BestLoQuad = 0;
3999       BestHiQuad = 1;
4000     }
4001
4002     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4003     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4004     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4005       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4006                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4007     }
4008   }
4009
4010   // If we have SSSE3, and all words of the result are from 1 input vector,
4011   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4012   // is present, fall back to case 4.
4013   if (TLI.getSubtarget()->hasSSSE3()) {
4014     SmallVector<SDValue,16> pshufbMask;
4015
4016     // If we have elements from both input vectors, set the high bit of the
4017     // shuffle mask element to zero out elements that come from V2 in the V1
4018     // mask, and elements that come from V1 in the V2 mask, so that the two
4019     // results can be OR'd together.
4020     bool TwoInputs = V1Used && V2Used;
4021     for (unsigned i = 0; i != 8; ++i) {
4022       int EltIdx = MaskVals[i] * 2;
4023       if (TwoInputs && (EltIdx >= 16)) {
4024         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4025         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4026         continue;
4027       }
4028       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4029       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4030     }
4031     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4032     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4033                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4034                                  MVT::v16i8, &pshufbMask[0], 16));
4035     if (!TwoInputs)
4036       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4037
4038     // Calculate the shuffle mask for the second input, shuffle it, and
4039     // OR it with the first shuffled input.
4040     pshufbMask.clear();
4041     for (unsigned i = 0; i != 8; ++i) {
4042       int EltIdx = MaskVals[i] * 2;
4043       if (EltIdx < 16) {
4044         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4045         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4046         continue;
4047       }
4048       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4049       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4050     }
4051     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4052     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4053                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4054                                  MVT::v16i8, &pshufbMask[0], 16));
4055     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4056     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4057   }
4058
4059   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4060   // and update MaskVals with new element order.
4061   BitVector InOrder(8);
4062   if (BestLoQuad >= 0) {
4063     SmallVector<int, 8> MaskV;
4064     for (int i = 0; i != 4; ++i) {
4065       int idx = MaskVals[i];
4066       if (idx < 0) {
4067         MaskV.push_back(-1);
4068         InOrder.set(i);
4069       } else if ((idx / 4) == BestLoQuad) {
4070         MaskV.push_back(idx & 3);
4071         InOrder.set(i);
4072       } else {
4073         MaskV.push_back(-1);
4074       }
4075     }
4076     for (unsigned i = 4; i != 8; ++i)
4077       MaskV.push_back(i);
4078     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4079                                 &MaskV[0]);
4080   }
4081
4082   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4083   // and update MaskVals with the new element order.
4084   if (BestHiQuad >= 0) {
4085     SmallVector<int, 8> MaskV;
4086     for (unsigned i = 0; i != 4; ++i)
4087       MaskV.push_back(i);
4088     for (unsigned i = 4; i != 8; ++i) {
4089       int idx = MaskVals[i];
4090       if (idx < 0) {
4091         MaskV.push_back(-1);
4092         InOrder.set(i);
4093       } else if ((idx / 4) == BestHiQuad) {
4094         MaskV.push_back((idx & 3) + 4);
4095         InOrder.set(i);
4096       } else {
4097         MaskV.push_back(-1);
4098       }
4099     }
4100     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4101                                 &MaskV[0]);
4102   }
4103
4104   // In case BestHi & BestLo were both -1, which means each quadword has a word
4105   // from each of the four input quadwords, calculate the InOrder bitvector now
4106   // before falling through to the insert/extract cleanup.
4107   if (BestLoQuad == -1 && BestHiQuad == -1) {
4108     NewV = V1;
4109     for (int i = 0; i != 8; ++i)
4110       if (MaskVals[i] < 0 || MaskVals[i] == i)
4111         InOrder.set(i);
4112   }
4113
4114   // The other elements are put in the right place using pextrw and pinsrw.
4115   for (unsigned i = 0; i != 8; ++i) {
4116     if (InOrder[i])
4117       continue;
4118     int EltIdx = MaskVals[i];
4119     if (EltIdx < 0)
4120       continue;
4121     SDValue ExtOp = (EltIdx < 8)
4122     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4123                   DAG.getIntPtrConstant(EltIdx))
4124     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4125                   DAG.getIntPtrConstant(EltIdx - 8));
4126     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4127                        DAG.getIntPtrConstant(i));
4128   }
4129   return NewV;
4130 }
4131
4132 // v16i8 shuffles - Prefer shuffles in the following order:
4133 // 1. [ssse3] 1 x pshufb
4134 // 2. [ssse3] 2 x pshufb + 1 x por
4135 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4136 static
4137 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4138                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4139   SDValue V1 = SVOp->getOperand(0);
4140   SDValue V2 = SVOp->getOperand(1);
4141   DebugLoc dl = SVOp->getDebugLoc();
4142   SmallVector<int, 16> MaskVals;
4143   SVOp->getMask(MaskVals);
4144
4145   // If we have SSSE3, case 1 is generated when all result bytes come from
4146   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4147   // present, fall back to case 3.
4148   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4149   bool V1Only = true;
4150   bool V2Only = true;
4151   for (unsigned i = 0; i < 16; ++i) {
4152     int EltIdx = MaskVals[i];
4153     if (EltIdx < 0)
4154       continue;
4155     if (EltIdx < 16)
4156       V2Only = false;
4157     else
4158       V1Only = false;
4159   }
4160
4161   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4162   if (TLI.getSubtarget()->hasSSSE3()) {
4163     SmallVector<SDValue,16> pshufbMask;
4164
4165     // If all result elements are from one input vector, then only translate
4166     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4167     //
4168     // Otherwise, we have elements from both input vectors, and must zero out
4169     // elements that come from V2 in the first mask, and V1 in the second mask
4170     // so that we can OR them together.
4171     bool TwoInputs = !(V1Only || V2Only);
4172     for (unsigned i = 0; i != 16; ++i) {
4173       int EltIdx = MaskVals[i];
4174       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4175         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4176         continue;
4177       }
4178       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4179     }
4180     // If all the elements are from V2, assign it to V1 and return after
4181     // building the first pshufb.
4182     if (V2Only)
4183       V1 = V2;
4184     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4185                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4186                                  MVT::v16i8, &pshufbMask[0], 16));
4187     if (!TwoInputs)
4188       return V1;
4189
4190     // Calculate the shuffle mask for the second input, shuffle it, and
4191     // OR it with the first shuffled input.
4192     pshufbMask.clear();
4193     for (unsigned i = 0; i != 16; ++i) {
4194       int EltIdx = MaskVals[i];
4195       if (EltIdx < 16) {
4196         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4197         continue;
4198       }
4199       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4200     }
4201     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4202                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4203                                  MVT::v16i8, &pshufbMask[0], 16));
4204     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4205   }
4206
4207   // No SSSE3 - Calculate in place words and then fix all out of place words
4208   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4209   // the 16 different words that comprise the two doublequadword input vectors.
4210   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4211   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4212   SDValue NewV = V2Only ? V2 : V1;
4213   for (int i = 0; i != 8; ++i) {
4214     int Elt0 = MaskVals[i*2];
4215     int Elt1 = MaskVals[i*2+1];
4216
4217     // This word of the result is all undef, skip it.
4218     if (Elt0 < 0 && Elt1 < 0)
4219       continue;
4220
4221     // This word of the result is already in the correct place, skip it.
4222     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4223       continue;
4224     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4225       continue;
4226
4227     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4228     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4229     SDValue InsElt;
4230
4231     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4232     // using a single extract together, load it and store it.
4233     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4234       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4235                            DAG.getIntPtrConstant(Elt1 / 2));
4236       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4237                         DAG.getIntPtrConstant(i));
4238       continue;
4239     }
4240
4241     // If Elt1 is defined, extract it from the appropriate source.  If the
4242     // source byte is not also odd, shift the extracted word left 8 bits
4243     // otherwise clear the bottom 8 bits if we need to do an or.
4244     if (Elt1 >= 0) {
4245       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4246                            DAG.getIntPtrConstant(Elt1 / 2));
4247       if ((Elt1 & 1) == 0)
4248         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4249                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4250       else if (Elt0 >= 0)
4251         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4252                              DAG.getConstant(0xFF00, MVT::i16));
4253     }
4254     // If Elt0 is defined, extract it from the appropriate source.  If the
4255     // source byte is not also even, shift the extracted word right 8 bits. If
4256     // Elt1 was also defined, OR the extracted values together before
4257     // inserting them in the result.
4258     if (Elt0 >= 0) {
4259       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4260                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4261       if ((Elt0 & 1) != 0)
4262         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4263                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4264       else if (Elt1 >= 0)
4265         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4266                              DAG.getConstant(0x00FF, MVT::i16));
4267       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4268                          : InsElt0;
4269     }
4270     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4271                        DAG.getIntPtrConstant(i));
4272   }
4273   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4274 }
4275
4276 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4277 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4278 /// done when every pair / quad of shuffle mask elements point to elements in
4279 /// the right sequence. e.g.
4280 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4281 static
4282 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4283                                  SelectionDAG &DAG,
4284                                  TargetLowering &TLI, DebugLoc dl) {
4285   EVT VT = SVOp->getValueType(0);
4286   SDValue V1 = SVOp->getOperand(0);
4287   SDValue V2 = SVOp->getOperand(1);
4288   unsigned NumElems = VT.getVectorNumElements();
4289   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4290   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4291   EVT MaskEltVT = MaskVT.getVectorElementType();
4292   EVT NewVT = MaskVT;
4293   switch (VT.getSimpleVT().SimpleTy) {
4294   default: assert(false && "Unexpected!");
4295   case MVT::v4f32: NewVT = MVT::v2f64; break;
4296   case MVT::v4i32: NewVT = MVT::v2i64; break;
4297   case MVT::v8i16: NewVT = MVT::v4i32; break;
4298   case MVT::v16i8: NewVT = MVT::v4i32; break;
4299   }
4300
4301   if (NewWidth == 2) {
4302     if (VT.isInteger())
4303       NewVT = MVT::v2i64;
4304     else
4305       NewVT = MVT::v2f64;
4306   }
4307   int Scale = NumElems / NewWidth;
4308   SmallVector<int, 8> MaskVec;
4309   for (unsigned i = 0; i < NumElems; i += Scale) {
4310     int StartIdx = -1;
4311     for (int j = 0; j < Scale; ++j) {
4312       int EltIdx = SVOp->getMaskElt(i+j);
4313       if (EltIdx < 0)
4314         continue;
4315       if (StartIdx == -1)
4316         StartIdx = EltIdx - (EltIdx % Scale);
4317       if (EltIdx != StartIdx + j)
4318         return SDValue();
4319     }
4320     if (StartIdx == -1)
4321       MaskVec.push_back(-1);
4322     else
4323       MaskVec.push_back(StartIdx / Scale);
4324   }
4325
4326   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4327   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4328   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4329 }
4330
4331 /// getVZextMovL - Return a zero-extending vector move low node.
4332 ///
4333 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4334                             SDValue SrcOp, SelectionDAG &DAG,
4335                             const X86Subtarget *Subtarget, DebugLoc dl) {
4336   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4337     LoadSDNode *LD = NULL;
4338     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4339       LD = dyn_cast<LoadSDNode>(SrcOp);
4340     if (!LD) {
4341       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4342       // instead.
4343       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4344       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4345           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4346           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4347           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4348         // PR2108
4349         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4350         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4351                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4352                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4353                                                    OpVT,
4354                                                    SrcOp.getOperand(0)
4355                                                           .getOperand(0))));
4356       }
4357     }
4358   }
4359
4360   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4361                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4362                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4363                                              OpVT, SrcOp)));
4364 }
4365
4366 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4367 /// shuffles.
4368 static SDValue
4369 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4370   SDValue V1 = SVOp->getOperand(0);
4371   SDValue V2 = SVOp->getOperand(1);
4372   DebugLoc dl = SVOp->getDebugLoc();
4373   EVT VT = SVOp->getValueType(0);
4374
4375   SmallVector<std::pair<int, int>, 8> Locs;
4376   Locs.resize(4);
4377   SmallVector<int, 8> Mask1(4U, -1);
4378   SmallVector<int, 8> PermMask;
4379   SVOp->getMask(PermMask);
4380
4381   unsigned NumHi = 0;
4382   unsigned NumLo = 0;
4383   for (unsigned i = 0; i != 4; ++i) {
4384     int Idx = PermMask[i];
4385     if (Idx < 0) {
4386       Locs[i] = std::make_pair(-1, -1);
4387     } else {
4388       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4389       if (Idx < 4) {
4390         Locs[i] = std::make_pair(0, NumLo);
4391         Mask1[NumLo] = Idx;
4392         NumLo++;
4393       } else {
4394         Locs[i] = std::make_pair(1, NumHi);
4395         if (2+NumHi < 4)
4396           Mask1[2+NumHi] = Idx;
4397         NumHi++;
4398       }
4399     }
4400   }
4401
4402   if (NumLo <= 2 && NumHi <= 2) {
4403     // If no more than two elements come from either vector. This can be
4404     // implemented with two shuffles. First shuffle gather the elements.
4405     // The second shuffle, which takes the first shuffle as both of its
4406     // vector operands, put the elements into the right order.
4407     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4408
4409     SmallVector<int, 8> Mask2(4U, -1);
4410
4411     for (unsigned i = 0; i != 4; ++i) {
4412       if (Locs[i].first == -1)
4413         continue;
4414       else {
4415         unsigned Idx = (i < 2) ? 0 : 4;
4416         Idx += Locs[i].first * 2 + Locs[i].second;
4417         Mask2[i] = Idx;
4418       }
4419     }
4420
4421     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4422   } else if (NumLo == 3 || NumHi == 3) {
4423     // Otherwise, we must have three elements from one vector, call it X, and
4424     // one element from the other, call it Y.  First, use a shufps to build an
4425     // intermediate vector with the one element from Y and the element from X
4426     // that will be in the same half in the final destination (the indexes don't
4427     // matter). Then, use a shufps to build the final vector, taking the half
4428     // containing the element from Y from the intermediate, and the other half
4429     // from X.
4430     if (NumHi == 3) {
4431       // Normalize it so the 3 elements come from V1.
4432       CommuteVectorShuffleMask(PermMask, VT);
4433       std::swap(V1, V2);
4434     }
4435
4436     // Find the element from V2.
4437     unsigned HiIndex;
4438     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4439       int Val = PermMask[HiIndex];
4440       if (Val < 0)
4441         continue;
4442       if (Val >= 4)
4443         break;
4444     }
4445
4446     Mask1[0] = PermMask[HiIndex];
4447     Mask1[1] = -1;
4448     Mask1[2] = PermMask[HiIndex^1];
4449     Mask1[3] = -1;
4450     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4451
4452     if (HiIndex >= 2) {
4453       Mask1[0] = PermMask[0];
4454       Mask1[1] = PermMask[1];
4455       Mask1[2] = HiIndex & 1 ? 6 : 4;
4456       Mask1[3] = HiIndex & 1 ? 4 : 6;
4457       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4458     } else {
4459       Mask1[0] = HiIndex & 1 ? 2 : 0;
4460       Mask1[1] = HiIndex & 1 ? 0 : 2;
4461       Mask1[2] = PermMask[2];
4462       Mask1[3] = PermMask[3];
4463       if (Mask1[2] >= 0)
4464         Mask1[2] += 4;
4465       if (Mask1[3] >= 0)
4466         Mask1[3] += 4;
4467       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4468     }
4469   }
4470
4471   // Break it into (shuffle shuffle_hi, shuffle_lo).
4472   Locs.clear();
4473   SmallVector<int,8> LoMask(4U, -1);
4474   SmallVector<int,8> HiMask(4U, -1);
4475
4476   SmallVector<int,8> *MaskPtr = &LoMask;
4477   unsigned MaskIdx = 0;
4478   unsigned LoIdx = 0;
4479   unsigned HiIdx = 2;
4480   for (unsigned i = 0; i != 4; ++i) {
4481     if (i == 2) {
4482       MaskPtr = &HiMask;
4483       MaskIdx = 1;
4484       LoIdx = 0;
4485       HiIdx = 2;
4486     }
4487     int Idx = PermMask[i];
4488     if (Idx < 0) {
4489       Locs[i] = std::make_pair(-1, -1);
4490     } else if (Idx < 4) {
4491       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4492       (*MaskPtr)[LoIdx] = Idx;
4493       LoIdx++;
4494     } else {
4495       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4496       (*MaskPtr)[HiIdx] = Idx;
4497       HiIdx++;
4498     }
4499   }
4500
4501   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4502   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4503   SmallVector<int, 8> MaskOps;
4504   for (unsigned i = 0; i != 4; ++i) {
4505     if (Locs[i].first == -1) {
4506       MaskOps.push_back(-1);
4507     } else {
4508       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4509       MaskOps.push_back(Idx);
4510     }
4511   }
4512   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4513 }
4514
4515 SDValue
4516 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4517   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4518   SDValue V1 = Op.getOperand(0);
4519   SDValue V2 = Op.getOperand(1);
4520   EVT VT = Op.getValueType();
4521   DebugLoc dl = Op.getDebugLoc();
4522   unsigned NumElems = VT.getVectorNumElements();
4523   bool isMMX = VT.getSizeInBits() == 64;
4524   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4525   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4526   bool V1IsSplat = false;
4527   bool V2IsSplat = false;
4528
4529   if (isZeroShuffle(SVOp))
4530     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4531
4532   // Promote splats to v4f32.
4533   if (SVOp->isSplat()) {
4534     if (isMMX || NumElems < 4)
4535       return Op;
4536     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4537   }
4538
4539   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4540   // do it!
4541   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4542     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4543     if (NewOp.getNode())
4544       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4545                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4546   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4547     // FIXME: Figure out a cleaner way to do this.
4548     // Try to make use of movq to zero out the top part.
4549     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4550       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4551       if (NewOp.getNode()) {
4552         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4553           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4554                               DAG, Subtarget, dl);
4555       }
4556     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4557       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4558       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4559         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4560                             DAG, Subtarget, dl);
4561     }
4562   }
4563
4564   if (X86::isPSHUFDMask(SVOp))
4565     return Op;
4566
4567   // Check if this can be converted into a logical shift.
4568   bool isLeft = false;
4569   unsigned ShAmt = 0;
4570   SDValue ShVal;
4571   bool isShift = getSubtarget()->hasSSE2() &&
4572     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4573   if (isShift && ShVal.hasOneUse()) {
4574     // If the shifted value has multiple uses, it may be cheaper to use
4575     // v_set0 + movlhps or movhlps, etc.
4576     EVT EltVT = VT.getVectorElementType();
4577     ShAmt *= EltVT.getSizeInBits();
4578     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4579   }
4580
4581   if (X86::isMOVLMask(SVOp)) {
4582     if (V1IsUndef)
4583       return V2;
4584     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4585       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4586     if (!isMMX)
4587       return Op;
4588   }
4589
4590   // FIXME: fold these into legal mask.
4591   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4592                  X86::isMOVSLDUPMask(SVOp) ||
4593                  X86::isMOVHLPSMask(SVOp) ||
4594                  X86::isMOVLHPSMask(SVOp) ||
4595                  X86::isMOVLPMask(SVOp)))
4596     return Op;
4597
4598   if (ShouldXformToMOVHLPS(SVOp) ||
4599       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4600     return CommuteVectorShuffle(SVOp, DAG);
4601
4602   if (isShift) {
4603     // No better options. Use a vshl / vsrl.
4604     EVT EltVT = VT.getVectorElementType();
4605     ShAmt *= EltVT.getSizeInBits();
4606     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4607   }
4608
4609   bool Commuted = false;
4610   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4611   // 1,1,1,1 -> v8i16 though.
4612   V1IsSplat = isSplatVector(V1.getNode());
4613   V2IsSplat = isSplatVector(V2.getNode());
4614
4615   // Canonicalize the splat or undef, if present, to be on the RHS.
4616   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4617     Op = CommuteVectorShuffle(SVOp, DAG);
4618     SVOp = cast<ShuffleVectorSDNode>(Op);
4619     V1 = SVOp->getOperand(0);
4620     V2 = SVOp->getOperand(1);
4621     std::swap(V1IsSplat, V2IsSplat);
4622     std::swap(V1IsUndef, V2IsUndef);
4623     Commuted = true;
4624   }
4625
4626   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4627     // Shuffling low element of v1 into undef, just return v1.
4628     if (V2IsUndef)
4629       return V1;
4630     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4631     // the instruction selector will not match, so get a canonical MOVL with
4632     // swapped operands to undo the commute.
4633     return getMOVL(DAG, dl, VT, V2, V1);
4634   }
4635
4636   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4637       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4638       X86::isUNPCKLMask(SVOp) ||
4639       X86::isUNPCKHMask(SVOp))
4640     return Op;
4641
4642   if (V2IsSplat) {
4643     // Normalize mask so all entries that point to V2 points to its first
4644     // element then try to match unpck{h|l} again. If match, return a
4645     // new vector_shuffle with the corrected mask.
4646     SDValue NewMask = NormalizeMask(SVOp, DAG);
4647     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4648     if (NSVOp != SVOp) {
4649       if (X86::isUNPCKLMask(NSVOp, true)) {
4650         return NewMask;
4651       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4652         return NewMask;
4653       }
4654     }
4655   }
4656
4657   if (Commuted) {
4658     // Commute is back and try unpck* again.
4659     // FIXME: this seems wrong.
4660     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4661     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4662     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4663         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4664         X86::isUNPCKLMask(NewSVOp) ||
4665         X86::isUNPCKHMask(NewSVOp))
4666       return NewOp;
4667   }
4668
4669   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4670
4671   // Normalize the node to match x86 shuffle ops if needed
4672   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4673     return CommuteVectorShuffle(SVOp, DAG);
4674
4675   // Check for legal shuffle and return?
4676   SmallVector<int, 16> PermMask;
4677   SVOp->getMask(PermMask);
4678   if (isShuffleMaskLegal(PermMask, VT))
4679     return Op;
4680
4681   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4682   if (VT == MVT::v8i16) {
4683     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4684     if (NewOp.getNode())
4685       return NewOp;
4686   }
4687
4688   if (VT == MVT::v16i8) {
4689     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4690     if (NewOp.getNode())
4691       return NewOp;
4692   }
4693
4694   // Handle all 4 wide cases with a number of shuffles except for MMX.
4695   if (NumElems == 4 && !isMMX)
4696     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4697
4698   return SDValue();
4699 }
4700
4701 SDValue
4702 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4703                                                 SelectionDAG &DAG) {
4704   EVT VT = Op.getValueType();
4705   DebugLoc dl = Op.getDebugLoc();
4706   if (VT.getSizeInBits() == 8) {
4707     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4708                                     Op.getOperand(0), Op.getOperand(1));
4709     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4710                                     DAG.getValueType(VT));
4711     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4712   } else if (VT.getSizeInBits() == 16) {
4713     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4714     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4715     if (Idx == 0)
4716       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4717                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4718                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4719                                                  MVT::v4i32,
4720                                                  Op.getOperand(0)),
4721                                      Op.getOperand(1)));
4722     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4723                                     Op.getOperand(0), Op.getOperand(1));
4724     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4725                                     DAG.getValueType(VT));
4726     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4727   } else if (VT == MVT::f32) {
4728     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4729     // the result back to FR32 register. It's only worth matching if the
4730     // result has a single use which is a store or a bitcast to i32.  And in
4731     // the case of a store, it's not worth it if the index is a constant 0,
4732     // because a MOVSSmr can be used instead, which is smaller and faster.
4733     if (!Op.hasOneUse())
4734       return SDValue();
4735     SDNode *User = *Op.getNode()->use_begin();
4736     if ((User->getOpcode() != ISD::STORE ||
4737          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4738           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4739         (User->getOpcode() != ISD::BIT_CONVERT ||
4740          User->getValueType(0) != MVT::i32))
4741       return SDValue();
4742     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4743                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4744                                               Op.getOperand(0)),
4745                                               Op.getOperand(1));
4746     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4747   } else if (VT == MVT::i32) {
4748     // ExtractPS works with constant index.
4749     if (isa<ConstantSDNode>(Op.getOperand(1)))
4750       return Op;
4751   }
4752   return SDValue();
4753 }
4754
4755
4756 SDValue
4757 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4758   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4759     return SDValue();
4760
4761   if (Subtarget->hasSSE41()) {
4762     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4763     if (Res.getNode())
4764       return Res;
4765   }
4766
4767   EVT VT = Op.getValueType();
4768   DebugLoc dl = Op.getDebugLoc();
4769   // TODO: handle v16i8.
4770   if (VT.getSizeInBits() == 16) {
4771     SDValue Vec = Op.getOperand(0);
4772     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4773     if (Idx == 0)
4774       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4775                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4776                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4777                                                  MVT::v4i32, Vec),
4778                                      Op.getOperand(1)));
4779     // Transform it so it match pextrw which produces a 32-bit result.
4780     EVT EltVT = MVT::i32;
4781     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4782                                     Op.getOperand(0), Op.getOperand(1));
4783     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4784                                     DAG.getValueType(VT));
4785     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4786   } else if (VT.getSizeInBits() == 32) {
4787     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4788     if (Idx == 0)
4789       return Op;
4790
4791     // SHUFPS the element to the lowest double word, then movss.
4792     int Mask[4] = { Idx, -1, -1, -1 };
4793     EVT VVT = Op.getOperand(0).getValueType();
4794     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4795                                        DAG.getUNDEF(VVT), Mask);
4796     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4797                        DAG.getIntPtrConstant(0));
4798   } else if (VT.getSizeInBits() == 64) {
4799     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4800     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4801     //        to match extract_elt for f64.
4802     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4803     if (Idx == 0)
4804       return Op;
4805
4806     // UNPCKHPD the element to the lowest double word, then movsd.
4807     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4808     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4809     int Mask[2] = { 1, -1 };
4810     EVT VVT = Op.getOperand(0).getValueType();
4811     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4812                                        DAG.getUNDEF(VVT), Mask);
4813     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4814                        DAG.getIntPtrConstant(0));
4815   }
4816
4817   return SDValue();
4818 }
4819
4820 SDValue
4821 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4822   EVT VT = Op.getValueType();
4823   EVT EltVT = VT.getVectorElementType();
4824   DebugLoc dl = Op.getDebugLoc();
4825
4826   SDValue N0 = Op.getOperand(0);
4827   SDValue N1 = Op.getOperand(1);
4828   SDValue N2 = Op.getOperand(2);
4829
4830   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4831       isa<ConstantSDNode>(N2)) {
4832     unsigned Opc;
4833     if (VT == MVT::v8i16)
4834       Opc = X86ISD::PINSRW;
4835     else if (VT == MVT::v4i16)
4836       Opc = X86ISD::MMX_PINSRW;
4837     else if (VT == MVT::v16i8)
4838       Opc = X86ISD::PINSRB;
4839     else
4840       Opc = X86ISD::PINSRB;
4841
4842     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4843     // argument.
4844     if (N1.getValueType() != MVT::i32)
4845       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4846     if (N2.getValueType() != MVT::i32)
4847       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4848     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4849   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4850     // Bits [7:6] of the constant are the source select.  This will always be
4851     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4852     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4853     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4854     // Bits [5:4] of the constant are the destination select.  This is the
4855     //  value of the incoming immediate.
4856     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4857     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4858     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4859     // Create this as a scalar to vector..
4860     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4861     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4862   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4863     // PINSR* works with constant index.
4864     return Op;
4865   }
4866   return SDValue();
4867 }
4868
4869 SDValue
4870 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4871   EVT VT = Op.getValueType();
4872   EVT EltVT = VT.getVectorElementType();
4873
4874   if (Subtarget->hasSSE41())
4875     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4876
4877   if (EltVT == MVT::i8)
4878     return SDValue();
4879
4880   DebugLoc dl = Op.getDebugLoc();
4881   SDValue N0 = Op.getOperand(0);
4882   SDValue N1 = Op.getOperand(1);
4883   SDValue N2 = Op.getOperand(2);
4884
4885   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4886     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4887     // as its second argument.
4888     if (N1.getValueType() != MVT::i32)
4889       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4890     if (N2.getValueType() != MVT::i32)
4891       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4892     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
4893                        dl, VT, N0, N1, N2);
4894   }
4895   return SDValue();
4896 }
4897
4898 SDValue
4899 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4900   DebugLoc dl = Op.getDebugLoc();
4901   if (Op.getValueType() == MVT::v2f32)
4902     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4903                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4904                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4905                                                Op.getOperand(0))));
4906
4907   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4908     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4909
4910   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4911   EVT VT = MVT::v2i32;
4912   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4913   default: break;
4914   case MVT::v16i8:
4915   case MVT::v8i16:
4916     VT = MVT::v4i32;
4917     break;
4918   }
4919   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4920                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4921 }
4922
4923 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4924 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4925 // one of the above mentioned nodes. It has to be wrapped because otherwise
4926 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4927 // be used to form addressing mode. These wrapped nodes will be selected
4928 // into MOV32ri.
4929 SDValue
4930 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4931   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4932
4933   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4934   // global base reg.
4935   unsigned char OpFlag = 0;
4936   unsigned WrapperKind = X86ISD::Wrapper;
4937   CodeModel::Model M = getTargetMachine().getCodeModel();
4938
4939   if (Subtarget->isPICStyleRIPRel() &&
4940       (M == CodeModel::Small || M == CodeModel::Kernel))
4941     WrapperKind = X86ISD::WrapperRIP;
4942   else if (Subtarget->isPICStyleGOT())
4943     OpFlag = X86II::MO_GOTOFF;
4944   else if (Subtarget->isPICStyleStubPIC())
4945     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4946
4947   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4948                                              CP->getAlignment(),
4949                                              CP->getOffset(), OpFlag);
4950   DebugLoc DL = CP->getDebugLoc();
4951   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4952   // With PIC, the address is actually $g + Offset.
4953   if (OpFlag) {
4954     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4955                          DAG.getNode(X86ISD::GlobalBaseReg,
4956                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4957                          Result);
4958   }
4959
4960   return Result;
4961 }
4962
4963 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4964   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4965
4966   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4967   // global base reg.
4968   unsigned char OpFlag = 0;
4969   unsigned WrapperKind = X86ISD::Wrapper;
4970   CodeModel::Model M = getTargetMachine().getCodeModel();
4971
4972   if (Subtarget->isPICStyleRIPRel() &&
4973       (M == CodeModel::Small || M == CodeModel::Kernel))
4974     WrapperKind = X86ISD::WrapperRIP;
4975   else if (Subtarget->isPICStyleGOT())
4976     OpFlag = X86II::MO_GOTOFF;
4977   else if (Subtarget->isPICStyleStubPIC())
4978     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4979
4980   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4981                                           OpFlag);
4982   DebugLoc DL = JT->getDebugLoc();
4983   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4984
4985   // With PIC, the address is actually $g + Offset.
4986   if (OpFlag) {
4987     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4988                          DAG.getNode(X86ISD::GlobalBaseReg,
4989                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4990                          Result);
4991   }
4992
4993   return Result;
4994 }
4995
4996 SDValue
4997 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4998   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4999
5000   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5001   // global base reg.
5002   unsigned char OpFlag = 0;
5003   unsigned WrapperKind = X86ISD::Wrapper;
5004   CodeModel::Model M = getTargetMachine().getCodeModel();
5005
5006   if (Subtarget->isPICStyleRIPRel() &&
5007       (M == CodeModel::Small || M == CodeModel::Kernel))
5008     WrapperKind = X86ISD::WrapperRIP;
5009   else if (Subtarget->isPICStyleGOT())
5010     OpFlag = X86II::MO_GOTOFF;
5011   else if (Subtarget->isPICStyleStubPIC())
5012     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5013
5014   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5015
5016   DebugLoc DL = Op.getDebugLoc();
5017   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5018
5019
5020   // With PIC, the address is actually $g + Offset.
5021   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5022       !Subtarget->is64Bit()) {
5023     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5024                          DAG.getNode(X86ISD::GlobalBaseReg,
5025                                      DebugLoc::getUnknownLoc(),
5026                                      getPointerTy()),
5027                          Result);
5028   }
5029
5030   return Result;
5031 }
5032
5033 SDValue
5034 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5035   // Create the TargetBlockAddressAddress node.
5036   unsigned char OpFlags =
5037     Subtarget->ClassifyBlockAddressReference();
5038   CodeModel::Model M = getTargetMachine().getCodeModel();
5039   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5040   DebugLoc dl = Op.getDebugLoc();
5041   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5042                                        /*isTarget=*/true, OpFlags);
5043
5044   if (Subtarget->isPICStyleRIPRel() &&
5045       (M == CodeModel::Small || M == CodeModel::Kernel))
5046     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5047   else
5048     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5049
5050   // With PIC, the address is actually $g + Offset.
5051   if (isGlobalRelativeToPICBase(OpFlags)) {
5052     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5053                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5054                          Result);
5055   }
5056
5057   return Result;
5058 }
5059
5060 SDValue
5061 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5062                                       int64_t Offset,
5063                                       SelectionDAG &DAG) const {
5064   // Create the TargetGlobalAddress node, folding in the constant
5065   // offset if it is legal.
5066   unsigned char OpFlags =
5067     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5068   CodeModel::Model M = getTargetMachine().getCodeModel();
5069   SDValue Result;
5070   if (OpFlags == X86II::MO_NO_FLAG &&
5071       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5072     // A direct static reference to a global.
5073     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5074     Offset = 0;
5075   } else {
5076     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5077   }
5078
5079   if (Subtarget->isPICStyleRIPRel() &&
5080       (M == CodeModel::Small || M == CodeModel::Kernel))
5081     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5082   else
5083     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5084
5085   // With PIC, the address is actually $g + Offset.
5086   if (isGlobalRelativeToPICBase(OpFlags)) {
5087     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5088                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5089                          Result);
5090   }
5091
5092   // For globals that require a load from a stub to get the address, emit the
5093   // load.
5094   if (isGlobalStubReference(OpFlags))
5095     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5096                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5097
5098   // If there was a non-zero offset that we didn't fold, create an explicit
5099   // addition for it.
5100   if (Offset != 0)
5101     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5102                          DAG.getConstant(Offset, getPointerTy()));
5103
5104   return Result;
5105 }
5106
5107 SDValue
5108 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5109   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5110   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5111   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5112 }
5113
5114 static SDValue
5115 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5116            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5117            unsigned char OperandFlags) {
5118   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5119   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5120   DebugLoc dl = GA->getDebugLoc();
5121   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5122                                            GA->getValueType(0),
5123                                            GA->getOffset(),
5124                                            OperandFlags);
5125   if (InFlag) {
5126     SDValue Ops[] = { Chain,  TGA, *InFlag };
5127     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5128   } else {
5129     SDValue Ops[]  = { Chain, TGA };
5130     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5131   }
5132
5133   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5134   MFI->setHasCalls(true);
5135
5136   SDValue Flag = Chain.getValue(1);
5137   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5138 }
5139
5140 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5141 static SDValue
5142 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5143                                 const EVT PtrVT) {
5144   SDValue InFlag;
5145   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5146   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5147                                      DAG.getNode(X86ISD::GlobalBaseReg,
5148                                                  DebugLoc::getUnknownLoc(),
5149                                                  PtrVT), InFlag);
5150   InFlag = Chain.getValue(1);
5151
5152   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5153 }
5154
5155 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5156 static SDValue
5157 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5158                                 const EVT PtrVT) {
5159   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5160                     X86::RAX, X86II::MO_TLSGD);
5161 }
5162
5163 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5164 // "local exec" model.
5165 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5166                                    const EVT PtrVT, TLSModel::Model model,
5167                                    bool is64Bit) {
5168   DebugLoc dl = GA->getDebugLoc();
5169   // Get the Thread Pointer
5170   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5171                              DebugLoc::getUnknownLoc(), PtrVT,
5172                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5173                                              MVT::i32));
5174
5175   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5176                                       NULL, 0, false, false, 0);
5177
5178   unsigned char OperandFlags = 0;
5179   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5180   // initialexec.
5181   unsigned WrapperKind = X86ISD::Wrapper;
5182   if (model == TLSModel::LocalExec) {
5183     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5184   } else if (is64Bit) {
5185     assert(model == TLSModel::InitialExec);
5186     OperandFlags = X86II::MO_GOTTPOFF;
5187     WrapperKind = X86ISD::WrapperRIP;
5188   } else {
5189     assert(model == TLSModel::InitialExec);
5190     OperandFlags = X86II::MO_INDNTPOFF;
5191   }
5192
5193   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5194   // exec)
5195   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5196                                            GA->getOffset(), OperandFlags);
5197   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5198
5199   if (model == TLSModel::InitialExec)
5200     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5201                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5202
5203   // The address of the thread local variable is the add of the thread
5204   // pointer with the offset of the variable.
5205   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5206 }
5207
5208 SDValue
5209 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5210   // TODO: implement the "local dynamic" model
5211   // TODO: implement the "initial exec"model for pic executables
5212   assert(Subtarget->isTargetELF() &&
5213          "TLS not implemented for non-ELF targets");
5214   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5215   const GlobalValue *GV = GA->getGlobal();
5216
5217   // If GV is an alias then use the aliasee for determining
5218   // thread-localness.
5219   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5220     GV = GA->resolveAliasedGlobal(false);
5221
5222   TLSModel::Model model = getTLSModel(GV,
5223                                       getTargetMachine().getRelocationModel());
5224
5225   switch (model) {
5226   case TLSModel::GeneralDynamic:
5227   case TLSModel::LocalDynamic: // not implemented
5228     if (Subtarget->is64Bit())
5229       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5230     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5231
5232   case TLSModel::InitialExec:
5233   case TLSModel::LocalExec:
5234     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5235                                Subtarget->is64Bit());
5236   }
5237
5238   llvm_unreachable("Unreachable");
5239   return SDValue();
5240 }
5241
5242
5243 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5244 /// take a 2 x i32 value to shift plus a shift amount.
5245 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5246   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5247   EVT VT = Op.getValueType();
5248   unsigned VTBits = VT.getSizeInBits();
5249   DebugLoc dl = Op.getDebugLoc();
5250   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5251   SDValue ShOpLo = Op.getOperand(0);
5252   SDValue ShOpHi = Op.getOperand(1);
5253   SDValue ShAmt  = Op.getOperand(2);
5254   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5255                                      DAG.getConstant(VTBits - 1, MVT::i8))
5256                        : DAG.getConstant(0, VT);
5257
5258   SDValue Tmp2, Tmp3;
5259   if (Op.getOpcode() == ISD::SHL_PARTS) {
5260     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5261     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5262   } else {
5263     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5264     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5265   }
5266
5267   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5268                                 DAG.getConstant(VTBits, MVT::i8));
5269   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5270                              AndNode, DAG.getConstant(0, MVT::i8));
5271
5272   SDValue Hi, Lo;
5273   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5274   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5275   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5276
5277   if (Op.getOpcode() == ISD::SHL_PARTS) {
5278     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5279     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5280   } else {
5281     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5282     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5283   }
5284
5285   SDValue Ops[2] = { Lo, Hi };
5286   return DAG.getMergeValues(Ops, 2, dl);
5287 }
5288
5289 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5290   EVT SrcVT = Op.getOperand(0).getValueType();
5291
5292   if (SrcVT.isVector()) {
5293     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5294       return Op;
5295     }
5296     return SDValue();
5297   }
5298
5299   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5300          "Unknown SINT_TO_FP to lower!");
5301
5302   // These are really Legal; return the operand so the caller accepts it as
5303   // Legal.
5304   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5305     return Op;
5306   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5307       Subtarget->is64Bit()) {
5308     return Op;
5309   }
5310
5311   DebugLoc dl = Op.getDebugLoc();
5312   unsigned Size = SrcVT.getSizeInBits()/8;
5313   MachineFunction &MF = DAG.getMachineFunction();
5314   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5315   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5316   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5317                                StackSlot,
5318                                PseudoSourceValue::getFixedStack(SSFI), 0,
5319                                false, false, 0);
5320   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5321 }
5322
5323 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5324                                      SDValue StackSlot,
5325                                      SelectionDAG &DAG) {
5326   // Build the FILD
5327   DebugLoc dl = Op.getDebugLoc();
5328   SDVTList Tys;
5329   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5330   if (useSSE)
5331     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5332   else
5333     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5334   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5335   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5336                                Tys, Ops, array_lengthof(Ops));
5337
5338   if (useSSE) {
5339     Chain = Result.getValue(1);
5340     SDValue InFlag = Result.getValue(2);
5341
5342     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5343     // shouldn't be necessary except that RFP cannot be live across
5344     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5345     MachineFunction &MF = DAG.getMachineFunction();
5346     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5347     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5348     Tys = DAG.getVTList(MVT::Other);
5349     SDValue Ops[] = {
5350       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5351     };
5352     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5353     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5354                          PseudoSourceValue::getFixedStack(SSFI), 0,
5355                          false, false, 0);
5356   }
5357
5358   return Result;
5359 }
5360
5361 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5362 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5363   // This algorithm is not obvious. Here it is in C code, more or less:
5364   /*
5365     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5366       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5367       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5368
5369       // Copy ints to xmm registers.
5370       __m128i xh = _mm_cvtsi32_si128( hi );
5371       __m128i xl = _mm_cvtsi32_si128( lo );
5372
5373       // Combine into low half of a single xmm register.
5374       __m128i x = _mm_unpacklo_epi32( xh, xl );
5375       __m128d d;
5376       double sd;
5377
5378       // Merge in appropriate exponents to give the integer bits the right
5379       // magnitude.
5380       x = _mm_unpacklo_epi32( x, exp );
5381
5382       // Subtract away the biases to deal with the IEEE-754 double precision
5383       // implicit 1.
5384       d = _mm_sub_pd( (__m128d) x, bias );
5385
5386       // All conversions up to here are exact. The correctly rounded result is
5387       // calculated using the current rounding mode using the following
5388       // horizontal add.
5389       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5390       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5391                                 // store doesn't really need to be here (except
5392                                 // maybe to zero the other double)
5393       return sd;
5394     }
5395   */
5396
5397   DebugLoc dl = Op.getDebugLoc();
5398   LLVMContext *Context = DAG.getContext();
5399
5400   // Build some magic constants.
5401   std::vector<Constant*> CV0;
5402   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5403   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5404   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5405   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5406   Constant *C0 = ConstantVector::get(CV0);
5407   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5408
5409   std::vector<Constant*> CV1;
5410   CV1.push_back(
5411     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5412   CV1.push_back(
5413     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5414   Constant *C1 = ConstantVector::get(CV1);
5415   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5416
5417   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5418                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5419                                         Op.getOperand(0),
5420                                         DAG.getIntPtrConstant(1)));
5421   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5422                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5423                                         Op.getOperand(0),
5424                                         DAG.getIntPtrConstant(0)));
5425   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5426   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5427                               PseudoSourceValue::getConstantPool(), 0,
5428                               false, false, 16);
5429   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5430   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5431   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5432                               PseudoSourceValue::getConstantPool(), 0,
5433                               false, false, 16);
5434   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5435
5436   // Add the halves; easiest way is to swap them into another reg first.
5437   int ShufMask[2] = { 1, -1 };
5438   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5439                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5440   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5441   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5442                      DAG.getIntPtrConstant(0));
5443 }
5444
5445 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5446 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5447   DebugLoc dl = Op.getDebugLoc();
5448   // FP constant to bias correct the final result.
5449   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5450                                    MVT::f64);
5451
5452   // Load the 32-bit value into an XMM register.
5453   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5454                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5455                                          Op.getOperand(0),
5456                                          DAG.getIntPtrConstant(0)));
5457
5458   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5459                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5460                      DAG.getIntPtrConstant(0));
5461
5462   // Or the load with the bias.
5463   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5464                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5465                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5466                                                    MVT::v2f64, Load)),
5467                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5468                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5469                                                    MVT::v2f64, Bias)));
5470   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5471                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5472                    DAG.getIntPtrConstant(0));
5473
5474   // Subtract the bias.
5475   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5476
5477   // Handle final rounding.
5478   EVT DestVT = Op.getValueType();
5479
5480   if (DestVT.bitsLT(MVT::f64)) {
5481     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5482                        DAG.getIntPtrConstant(0));
5483   } else if (DestVT.bitsGT(MVT::f64)) {
5484     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5485   }
5486
5487   // Handle final rounding.
5488   return Sub;
5489 }
5490
5491 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5492   SDValue N0 = Op.getOperand(0);
5493   DebugLoc dl = Op.getDebugLoc();
5494
5495   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5496   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5497   // the optimization here.
5498   if (DAG.SignBitIsZero(N0))
5499     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5500
5501   EVT SrcVT = N0.getValueType();
5502   if (SrcVT == MVT::i64) {
5503     // We only handle SSE2 f64 target here; caller can expand the rest.
5504     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5505       return SDValue();
5506
5507     return LowerUINT_TO_FP_i64(Op, DAG);
5508   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5509     return LowerUINT_TO_FP_i32(Op, DAG);
5510   }
5511
5512   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5513
5514   // Make a 64-bit buffer, and use it to build an FILD.
5515   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5516   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5517   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5518                                    getPointerTy(), StackSlot, WordOff);
5519   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5520                                 StackSlot, NULL, 0, false, false, 0);
5521   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5522                                 OffsetSlot, NULL, 0, false, false, 0);
5523   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5524 }
5525
5526 std::pair<SDValue,SDValue> X86TargetLowering::
5527 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5528   DebugLoc dl = Op.getDebugLoc();
5529
5530   EVT DstTy = Op.getValueType();
5531
5532   if (!IsSigned) {
5533     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5534     DstTy = MVT::i64;
5535   }
5536
5537   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5538          DstTy.getSimpleVT() >= MVT::i16 &&
5539          "Unknown FP_TO_SINT to lower!");
5540
5541   // These are really Legal.
5542   if (DstTy == MVT::i32 &&
5543       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5544     return std::make_pair(SDValue(), SDValue());
5545   if (Subtarget->is64Bit() &&
5546       DstTy == MVT::i64 &&
5547       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5548     return std::make_pair(SDValue(), SDValue());
5549
5550   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5551   // stack slot.
5552   MachineFunction &MF = DAG.getMachineFunction();
5553   unsigned MemSize = DstTy.getSizeInBits()/8;
5554   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5555   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5556
5557   unsigned Opc;
5558   switch (DstTy.getSimpleVT().SimpleTy) {
5559   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5560   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5561   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5562   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5563   }
5564
5565   SDValue Chain = DAG.getEntryNode();
5566   SDValue Value = Op.getOperand(0);
5567   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5568     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5569     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5570                          PseudoSourceValue::getFixedStack(SSFI), 0,
5571                          false, false, 0);
5572     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5573     SDValue Ops[] = {
5574       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5575     };
5576     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5577     Chain = Value.getValue(1);
5578     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5579     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5580   }
5581
5582   // Build the FP_TO_INT*_IN_MEM
5583   SDValue Ops[] = { Chain, Value, StackSlot };
5584   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5585
5586   return std::make_pair(FIST, StackSlot);
5587 }
5588
5589 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5590   if (Op.getValueType().isVector()) {
5591     if (Op.getValueType() == MVT::v2i32 &&
5592         Op.getOperand(0).getValueType() == MVT::v2f64) {
5593       return Op;
5594     }
5595     return SDValue();
5596   }
5597
5598   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5599   SDValue FIST = Vals.first, StackSlot = Vals.second;
5600   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5601   if (FIST.getNode() == 0) return Op;
5602
5603   // Load the result.
5604   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5605                      FIST, StackSlot, NULL, 0, false, false, 0);
5606 }
5607
5608 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5609   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5610   SDValue FIST = Vals.first, StackSlot = Vals.second;
5611   assert(FIST.getNode() && "Unexpected failure");
5612
5613   // Load the result.
5614   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5615                      FIST, StackSlot, NULL, 0, false, false, 0);
5616 }
5617
5618 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5619   LLVMContext *Context = DAG.getContext();
5620   DebugLoc dl = Op.getDebugLoc();
5621   EVT VT = Op.getValueType();
5622   EVT EltVT = VT;
5623   if (VT.isVector())
5624     EltVT = VT.getVectorElementType();
5625   std::vector<Constant*> CV;
5626   if (EltVT == MVT::f64) {
5627     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5628     CV.push_back(C);
5629     CV.push_back(C);
5630   } else {
5631     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5632     CV.push_back(C);
5633     CV.push_back(C);
5634     CV.push_back(C);
5635     CV.push_back(C);
5636   }
5637   Constant *C = ConstantVector::get(CV);
5638   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5639   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5640                              PseudoSourceValue::getConstantPool(), 0,
5641                              false, false, 16);
5642   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5643 }
5644
5645 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5646   LLVMContext *Context = DAG.getContext();
5647   DebugLoc dl = Op.getDebugLoc();
5648   EVT VT = Op.getValueType();
5649   EVT EltVT = VT;
5650   if (VT.isVector())
5651     EltVT = VT.getVectorElementType();
5652   std::vector<Constant*> CV;
5653   if (EltVT == MVT::f64) {
5654     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5655     CV.push_back(C);
5656     CV.push_back(C);
5657   } else {
5658     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5659     CV.push_back(C);
5660     CV.push_back(C);
5661     CV.push_back(C);
5662     CV.push_back(C);
5663   }
5664   Constant *C = ConstantVector::get(CV);
5665   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5666   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5667                              PseudoSourceValue::getConstantPool(), 0,
5668                              false, false, 16);
5669   if (VT.isVector()) {
5670     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5671                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5672                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5673                                 Op.getOperand(0)),
5674                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5675   } else {
5676     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5677   }
5678 }
5679
5680 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5681   LLVMContext *Context = DAG.getContext();
5682   SDValue Op0 = Op.getOperand(0);
5683   SDValue Op1 = Op.getOperand(1);
5684   DebugLoc dl = Op.getDebugLoc();
5685   EVT VT = Op.getValueType();
5686   EVT SrcVT = Op1.getValueType();
5687
5688   // If second operand is smaller, extend it first.
5689   if (SrcVT.bitsLT(VT)) {
5690     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5691     SrcVT = VT;
5692   }
5693   // And if it is bigger, shrink it first.
5694   if (SrcVT.bitsGT(VT)) {
5695     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5696     SrcVT = VT;
5697   }
5698
5699   // At this point the operands and the result should have the same
5700   // type, and that won't be f80 since that is not custom lowered.
5701
5702   // First get the sign bit of second operand.
5703   std::vector<Constant*> CV;
5704   if (SrcVT == MVT::f64) {
5705     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5706     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5707   } else {
5708     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5709     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5710     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5711     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5712   }
5713   Constant *C = ConstantVector::get(CV);
5714   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5715   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5716                               PseudoSourceValue::getConstantPool(), 0,
5717                               false, false, 16);
5718   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5719
5720   // Shift sign bit right or left if the two operands have different types.
5721   if (SrcVT.bitsGT(VT)) {
5722     // Op0 is MVT::f32, Op1 is MVT::f64.
5723     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5724     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5725                           DAG.getConstant(32, MVT::i32));
5726     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5727     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5728                           DAG.getIntPtrConstant(0));
5729   }
5730
5731   // Clear first operand sign bit.
5732   CV.clear();
5733   if (VT == MVT::f64) {
5734     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5735     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5736   } else {
5737     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5738     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5739     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5740     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5741   }
5742   C = ConstantVector::get(CV);
5743   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5744   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5745                               PseudoSourceValue::getConstantPool(), 0,
5746                               false, false, 16);
5747   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5748
5749   // Or the value with the sign bit.
5750   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5751 }
5752
5753 /// Emit nodes that will be selected as "test Op0,Op0", or something
5754 /// equivalent.
5755 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5756                                     SelectionDAG &DAG) {
5757   DebugLoc dl = Op.getDebugLoc();
5758
5759   // CF and OF aren't always set the way we want. Determine which
5760   // of these we need.
5761   bool NeedCF = false;
5762   bool NeedOF = false;
5763   switch (X86CC) {
5764   case X86::COND_A: case X86::COND_AE:
5765   case X86::COND_B: case X86::COND_BE:
5766     NeedCF = true;
5767     break;
5768   case X86::COND_G: case X86::COND_GE:
5769   case X86::COND_L: case X86::COND_LE:
5770   case X86::COND_O: case X86::COND_NO:
5771     NeedOF = true;
5772     break;
5773   default: break;
5774   }
5775
5776   // See if we can use the EFLAGS value from the operand instead of
5777   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5778   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5779   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5780     unsigned Opcode = 0;
5781     unsigned NumOperands = 0;
5782     switch (Op.getNode()->getOpcode()) {
5783     case ISD::ADD:
5784       // Due to an isel shortcoming, be conservative if this add is likely to
5785       // be selected as part of a load-modify-store instruction. When the root
5786       // node in a match is a store, isel doesn't know how to remap non-chain
5787       // non-flag uses of other nodes in the match, such as the ADD in this
5788       // case. This leads to the ADD being left around and reselected, with
5789       // the result being two adds in the output.
5790       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5791            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5792         if (UI->getOpcode() == ISD::STORE)
5793           goto default_case;
5794       if (ConstantSDNode *C =
5795             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5796         // An add of one will be selected as an INC.
5797         if (C->getAPIntValue() == 1) {
5798           Opcode = X86ISD::INC;
5799           NumOperands = 1;
5800           break;
5801         }
5802         // An add of negative one (subtract of one) will be selected as a DEC.
5803         if (C->getAPIntValue().isAllOnesValue()) {
5804           Opcode = X86ISD::DEC;
5805           NumOperands = 1;
5806           break;
5807         }
5808       }
5809       // Otherwise use a regular EFLAGS-setting add.
5810       Opcode = X86ISD::ADD;
5811       NumOperands = 2;
5812       break;
5813     case ISD::AND: {
5814       // If the primary and result isn't used, don't bother using X86ISD::AND,
5815       // because a TEST instruction will be better.
5816       bool NonFlagUse = false;
5817       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5818              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5819         SDNode *User = *UI;
5820         unsigned UOpNo = UI.getOperandNo();
5821         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5822           // Look pass truncate.
5823           UOpNo = User->use_begin().getOperandNo();
5824           User = *User->use_begin();
5825         }
5826         if (User->getOpcode() != ISD::BRCOND &&
5827             User->getOpcode() != ISD::SETCC &&
5828             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5829           NonFlagUse = true;
5830           break;
5831         }
5832       }
5833       if (!NonFlagUse)
5834         break;
5835     }
5836     // FALL THROUGH
5837     case ISD::SUB:
5838     case ISD::OR:
5839     case ISD::XOR:
5840       // Due to the ISEL shortcoming noted above, be conservative if this op is
5841       // likely to be selected as part of a load-modify-store instruction.
5842       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5843            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5844         if (UI->getOpcode() == ISD::STORE)
5845           goto default_case;
5846       // Otherwise use a regular EFLAGS-setting instruction.
5847       switch (Op.getNode()->getOpcode()) {
5848       case ISD::SUB: Opcode = X86ISD::SUB; break;
5849       case ISD::OR:  Opcode = X86ISD::OR;  break;
5850       case ISD::XOR: Opcode = X86ISD::XOR; break;
5851       case ISD::AND: Opcode = X86ISD::AND; break;
5852       default: llvm_unreachable("unexpected operator!");
5853       }
5854       NumOperands = 2;
5855       break;
5856     case X86ISD::ADD:
5857     case X86ISD::SUB:
5858     case X86ISD::INC:
5859     case X86ISD::DEC:
5860     case X86ISD::OR:
5861     case X86ISD::XOR:
5862     case X86ISD::AND:
5863       return SDValue(Op.getNode(), 1);
5864     default:
5865     default_case:
5866       break;
5867     }
5868     if (Opcode != 0) {
5869       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5870       SmallVector<SDValue, 4> Ops;
5871       for (unsigned i = 0; i != NumOperands; ++i)
5872         Ops.push_back(Op.getOperand(i));
5873       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5874       DAG.ReplaceAllUsesWith(Op, New);
5875       return SDValue(New.getNode(), 1);
5876     }
5877   }
5878
5879   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5880   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5881                      DAG.getConstant(0, Op.getValueType()));
5882 }
5883
5884 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5885 /// equivalent.
5886 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5887                                    SelectionDAG &DAG) {
5888   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5889     if (C->getAPIntValue() == 0)
5890       return EmitTest(Op0, X86CC, DAG);
5891
5892   DebugLoc dl = Op0.getDebugLoc();
5893   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5894 }
5895
5896 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5897 /// if it's possible.
5898 static SDValue LowerToBT(SDValue And, ISD::CondCode CC,
5899                          DebugLoc dl, SelectionDAG &DAG) {
5900   SDValue Op0 = And.getOperand(0);
5901   SDValue Op1 = And.getOperand(1);
5902   if (Op0.getOpcode() == ISD::TRUNCATE)
5903     Op0 = Op0.getOperand(0);
5904   if (Op1.getOpcode() == ISD::TRUNCATE)
5905     Op1 = Op1.getOperand(0);
5906
5907   SDValue LHS, RHS;
5908   if (Op1.getOpcode() == ISD::SHL) {
5909     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
5910       if (And10C->getZExtValue() == 1) {
5911         LHS = Op0;
5912         RHS = Op1.getOperand(1);
5913       }
5914   } else if (Op0.getOpcode() == ISD::SHL) {
5915     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
5916       if (And00C->getZExtValue() == 1) {
5917         LHS = Op1;
5918         RHS = Op0.getOperand(1);
5919       }
5920   } else if (Op1.getOpcode() == ISD::Constant) {
5921     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
5922     SDValue AndLHS = Op0;
5923     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5924       LHS = AndLHS.getOperand(0);
5925       RHS = AndLHS.getOperand(1);
5926     }
5927   }
5928
5929   if (LHS.getNode()) {
5930     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5931     // instruction.  Since the shift amount is in-range-or-undefined, we know
5932     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5933     // the encoding for the i16 version is larger than the i32 version.
5934     if (LHS.getValueType() == MVT::i8)
5935       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5936
5937     // If the operand types disagree, extend the shift amount to match.  Since
5938     // BT ignores high bits (like shifts) we can use anyextend.
5939     if (LHS.getValueType() != RHS.getValueType())
5940       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5941
5942     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5943     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5944     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5945                        DAG.getConstant(Cond, MVT::i8), BT);
5946   }
5947
5948   return SDValue();
5949 }
5950
5951 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5952   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5953   SDValue Op0 = Op.getOperand(0);
5954   SDValue Op1 = Op.getOperand(1);
5955   DebugLoc dl = Op.getDebugLoc();
5956   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5957
5958   // Optimize to BT if possible.
5959   // Lower (X & (1 << N)) == 0 to BT(X, N).
5960   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5961   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5962   if (Op0.getOpcode() == ISD::AND &&
5963       Op0.hasOneUse() &&
5964       Op1.getOpcode() == ISD::Constant &&
5965       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5966       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5967     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5968     if (NewSetCC.getNode())
5969       return NewSetCC;
5970   }
5971
5972   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
5973   if (Op0.getOpcode() == X86ISD::SETCC &&
5974       Op1.getOpcode() == ISD::Constant &&
5975       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
5976        cast<ConstantSDNode>(Op1)->isNullValue()) &&
5977       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5978     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
5979     bool Invert = (CC == ISD::SETNE) ^
5980       cast<ConstantSDNode>(Op1)->isNullValue();
5981     if (Invert)
5982       CCode = X86::GetOppositeBranchCondition(CCode);
5983     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5984                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
5985   }
5986
5987   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5988   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5989   if (X86CC == X86::COND_INVALID)
5990     return SDValue();
5991
5992   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5993
5994   // Use sbb x, x to materialize carry bit into a GPR.
5995   if (X86CC == X86::COND_B)
5996     return DAG.getNode(ISD::AND, dl, MVT::i8,
5997                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5998                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5999                        DAG.getConstant(1, MVT::i8));
6000
6001   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6002                      DAG.getConstant(X86CC, MVT::i8), Cond);
6003 }
6004
6005 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
6006   SDValue Cond;
6007   SDValue Op0 = Op.getOperand(0);
6008   SDValue Op1 = Op.getOperand(1);
6009   SDValue CC = Op.getOperand(2);
6010   EVT VT = Op.getValueType();
6011   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6012   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6013   DebugLoc dl = Op.getDebugLoc();
6014
6015   if (isFP) {
6016     unsigned SSECC = 8;
6017     EVT VT0 = Op0.getValueType();
6018     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6019     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6020     bool Swap = false;
6021
6022     switch (SetCCOpcode) {
6023     default: break;
6024     case ISD::SETOEQ:
6025     case ISD::SETEQ:  SSECC = 0; break;
6026     case ISD::SETOGT:
6027     case ISD::SETGT: Swap = true; // Fallthrough
6028     case ISD::SETLT:
6029     case ISD::SETOLT: SSECC = 1; break;
6030     case ISD::SETOGE:
6031     case ISD::SETGE: Swap = true; // Fallthrough
6032     case ISD::SETLE:
6033     case ISD::SETOLE: SSECC = 2; break;
6034     case ISD::SETUO:  SSECC = 3; break;
6035     case ISD::SETUNE:
6036     case ISD::SETNE:  SSECC = 4; break;
6037     case ISD::SETULE: Swap = true;
6038     case ISD::SETUGE: SSECC = 5; break;
6039     case ISD::SETULT: Swap = true;
6040     case ISD::SETUGT: SSECC = 6; break;
6041     case ISD::SETO:   SSECC = 7; break;
6042     }
6043     if (Swap)
6044       std::swap(Op0, Op1);
6045
6046     // In the two special cases we can't handle, emit two comparisons.
6047     if (SSECC == 8) {
6048       if (SetCCOpcode == ISD::SETUEQ) {
6049         SDValue UNORD, EQ;
6050         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6051         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6052         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6053       }
6054       else if (SetCCOpcode == ISD::SETONE) {
6055         SDValue ORD, NEQ;
6056         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6057         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6058         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6059       }
6060       llvm_unreachable("Illegal FP comparison");
6061     }
6062     // Handle all other FP comparisons here.
6063     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6064   }
6065
6066   // We are handling one of the integer comparisons here.  Since SSE only has
6067   // GT and EQ comparisons for integer, swapping operands and multiple
6068   // operations may be required for some comparisons.
6069   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6070   bool Swap = false, Invert = false, FlipSigns = false;
6071
6072   switch (VT.getSimpleVT().SimpleTy) {
6073   default: break;
6074   case MVT::v8i8:
6075   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6076   case MVT::v4i16:
6077   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6078   case MVT::v2i32:
6079   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6080   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6081   }
6082
6083   switch (SetCCOpcode) {
6084   default: break;
6085   case ISD::SETNE:  Invert = true;
6086   case ISD::SETEQ:  Opc = EQOpc; break;
6087   case ISD::SETLT:  Swap = true;
6088   case ISD::SETGT:  Opc = GTOpc; break;
6089   case ISD::SETGE:  Swap = true;
6090   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6091   case ISD::SETULT: Swap = true;
6092   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6093   case ISD::SETUGE: Swap = true;
6094   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6095   }
6096   if (Swap)
6097     std::swap(Op0, Op1);
6098
6099   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6100   // bits of the inputs before performing those operations.
6101   if (FlipSigns) {
6102     EVT EltVT = VT.getVectorElementType();
6103     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6104                                       EltVT);
6105     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6106     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6107                                     SignBits.size());
6108     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6109     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6110   }
6111
6112   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6113
6114   // If the logical-not of the result is required, perform that now.
6115   if (Invert)
6116     Result = DAG.getNOT(dl, Result, VT);
6117
6118   return Result;
6119 }
6120
6121 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6122 static bool isX86LogicalCmp(SDValue Op) {
6123   unsigned Opc = Op.getNode()->getOpcode();
6124   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6125     return true;
6126   if (Op.getResNo() == 1 &&
6127       (Opc == X86ISD::ADD ||
6128        Opc == X86ISD::SUB ||
6129        Opc == X86ISD::SMUL ||
6130        Opc == X86ISD::UMUL ||
6131        Opc == X86ISD::INC ||
6132        Opc == X86ISD::DEC ||
6133        Opc == X86ISD::OR ||
6134        Opc == X86ISD::XOR ||
6135        Opc == X86ISD::AND))
6136     return true;
6137
6138   return false;
6139 }
6140
6141 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6142   bool addTest = true;
6143   SDValue Cond  = Op.getOperand(0);
6144   DebugLoc dl = Op.getDebugLoc();
6145   SDValue CC;
6146
6147   if (Cond.getOpcode() == ISD::SETCC) {
6148     SDValue NewCond = LowerSETCC(Cond, DAG);
6149     if (NewCond.getNode())
6150       Cond = NewCond;
6151   }
6152
6153   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6154   SDValue Op1 = Op.getOperand(1);
6155   SDValue Op2 = Op.getOperand(2);
6156   if (Cond.getOpcode() == X86ISD::SETCC &&
6157       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6158     SDValue Cmp = Cond.getOperand(1);
6159     if (Cmp.getOpcode() == X86ISD::CMP) {
6160       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6161       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6162       ConstantSDNode *RHSC =
6163         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6164       if (N1C && N1C->isAllOnesValue() &&
6165           N2C && N2C->isNullValue() &&
6166           RHSC && RHSC->isNullValue()) {
6167         SDValue CmpOp0 = Cmp.getOperand(0);
6168         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6169                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6170         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6171                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6172       }
6173     }
6174   }
6175
6176   // Look pass (and (setcc_carry (cmp ...)), 1).
6177   if (Cond.getOpcode() == ISD::AND &&
6178       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6179     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6180     if (C && C->getAPIntValue() == 1)
6181       Cond = Cond.getOperand(0);
6182   }
6183
6184   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6185   // setting operand in place of the X86ISD::SETCC.
6186   if (Cond.getOpcode() == X86ISD::SETCC ||
6187       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6188     CC = Cond.getOperand(0);
6189
6190     SDValue Cmp = Cond.getOperand(1);
6191     unsigned Opc = Cmp.getOpcode();
6192     EVT VT = Op.getValueType();
6193
6194     bool IllegalFPCMov = false;
6195     if (VT.isFloatingPoint() && !VT.isVector() &&
6196         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6197       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6198
6199     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6200         Opc == X86ISD::BT) { // FIXME
6201       Cond = Cmp;
6202       addTest = false;
6203     }
6204   }
6205
6206   if (addTest) {
6207     // Look pass the truncate.
6208     if (Cond.getOpcode() == ISD::TRUNCATE)
6209       Cond = Cond.getOperand(0);
6210
6211     // We know the result of AND is compared against zero. Try to match
6212     // it to BT.
6213     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6214       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6215       if (NewSetCC.getNode()) {
6216         CC = NewSetCC.getOperand(0);
6217         Cond = NewSetCC.getOperand(1);
6218         addTest = false;
6219       }
6220     }
6221   }
6222
6223   if (addTest) {
6224     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6225     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6226   }
6227
6228   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6229   // condition is true.
6230   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6231   SDValue Ops[] = { Op2, Op1, CC, Cond };
6232   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6233 }
6234
6235 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6236 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6237 // from the AND / OR.
6238 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6239   Opc = Op.getOpcode();
6240   if (Opc != ISD::OR && Opc != ISD::AND)
6241     return false;
6242   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6243           Op.getOperand(0).hasOneUse() &&
6244           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6245           Op.getOperand(1).hasOneUse());
6246 }
6247
6248 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6249 // 1 and that the SETCC node has a single use.
6250 static bool isXor1OfSetCC(SDValue Op) {
6251   if (Op.getOpcode() != ISD::XOR)
6252     return false;
6253   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6254   if (N1C && N1C->getAPIntValue() == 1) {
6255     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6256       Op.getOperand(0).hasOneUse();
6257   }
6258   return false;
6259 }
6260
6261 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6262   bool addTest = true;
6263   SDValue Chain = Op.getOperand(0);
6264   SDValue Cond  = Op.getOperand(1);
6265   SDValue Dest  = Op.getOperand(2);
6266   DebugLoc dl = Op.getDebugLoc();
6267   SDValue CC;
6268
6269   if (Cond.getOpcode() == ISD::SETCC) {
6270     SDValue NewCond = LowerSETCC(Cond, DAG);
6271     if (NewCond.getNode())
6272       Cond = NewCond;
6273   }
6274 #if 0
6275   // FIXME: LowerXALUO doesn't handle these!!
6276   else if (Cond.getOpcode() == X86ISD::ADD  ||
6277            Cond.getOpcode() == X86ISD::SUB  ||
6278            Cond.getOpcode() == X86ISD::SMUL ||
6279            Cond.getOpcode() == X86ISD::UMUL)
6280     Cond = LowerXALUO(Cond, DAG);
6281 #endif
6282
6283   // Look pass (and (setcc_carry (cmp ...)), 1).
6284   if (Cond.getOpcode() == ISD::AND &&
6285       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6286     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6287     if (C && C->getAPIntValue() == 1)
6288       Cond = Cond.getOperand(0);
6289   }
6290
6291   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6292   // setting operand in place of the X86ISD::SETCC.
6293   if (Cond.getOpcode() == X86ISD::SETCC ||
6294       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6295     CC = Cond.getOperand(0);
6296
6297     SDValue Cmp = Cond.getOperand(1);
6298     unsigned Opc = Cmp.getOpcode();
6299     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6300     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6301       Cond = Cmp;
6302       addTest = false;
6303     } else {
6304       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6305       default: break;
6306       case X86::COND_O:
6307       case X86::COND_B:
6308         // These can only come from an arithmetic instruction with overflow,
6309         // e.g. SADDO, UADDO.
6310         Cond = Cond.getNode()->getOperand(1);
6311         addTest = false;
6312         break;
6313       }
6314     }
6315   } else {
6316     unsigned CondOpc;
6317     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6318       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6319       if (CondOpc == ISD::OR) {
6320         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6321         // two branches instead of an explicit OR instruction with a
6322         // separate test.
6323         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6324             isX86LogicalCmp(Cmp)) {
6325           CC = Cond.getOperand(0).getOperand(0);
6326           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6327                               Chain, Dest, CC, Cmp);
6328           CC = Cond.getOperand(1).getOperand(0);
6329           Cond = Cmp;
6330           addTest = false;
6331         }
6332       } else { // ISD::AND
6333         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6334         // two branches instead of an explicit AND instruction with a
6335         // separate test. However, we only do this if this block doesn't
6336         // have a fall-through edge, because this requires an explicit
6337         // jmp when the condition is false.
6338         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6339             isX86LogicalCmp(Cmp) &&
6340             Op.getNode()->hasOneUse()) {
6341           X86::CondCode CCode =
6342             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6343           CCode = X86::GetOppositeBranchCondition(CCode);
6344           CC = DAG.getConstant(CCode, MVT::i8);
6345           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6346           // Look for an unconditional branch following this conditional branch.
6347           // We need this because we need to reverse the successors in order
6348           // to implement FCMP_OEQ.
6349           if (User.getOpcode() == ISD::BR) {
6350             SDValue FalseBB = User.getOperand(1);
6351             SDValue NewBR =
6352               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6353             assert(NewBR == User);
6354             Dest = FalseBB;
6355
6356             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6357                                 Chain, Dest, CC, Cmp);
6358             X86::CondCode CCode =
6359               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6360             CCode = X86::GetOppositeBranchCondition(CCode);
6361             CC = DAG.getConstant(CCode, MVT::i8);
6362             Cond = Cmp;
6363             addTest = false;
6364           }
6365         }
6366       }
6367     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6368       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6369       // It should be transformed during dag combiner except when the condition
6370       // is set by a arithmetics with overflow node.
6371       X86::CondCode CCode =
6372         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6373       CCode = X86::GetOppositeBranchCondition(CCode);
6374       CC = DAG.getConstant(CCode, MVT::i8);
6375       Cond = Cond.getOperand(0).getOperand(1);
6376       addTest = false;
6377     }
6378   }
6379
6380   if (addTest) {
6381     // Look pass the truncate.
6382     if (Cond.getOpcode() == ISD::TRUNCATE)
6383       Cond = Cond.getOperand(0);
6384
6385     // We know the result of AND is compared against zero. Try to match
6386     // it to BT.
6387     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6388       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6389       if (NewSetCC.getNode()) {
6390         CC = NewSetCC.getOperand(0);
6391         Cond = NewSetCC.getOperand(1);
6392         addTest = false;
6393       }
6394     }
6395   }
6396
6397   if (addTest) {
6398     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6399     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6400   }
6401   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6402                      Chain, Dest, CC, Cond);
6403 }
6404
6405
6406 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6407 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6408 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6409 // that the guard pages used by the OS virtual memory manager are allocated in
6410 // correct sequence.
6411 SDValue
6412 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6413                                            SelectionDAG &DAG) {
6414   assert(Subtarget->isTargetCygMing() &&
6415          "This should be used only on Cygwin/Mingw targets");
6416   DebugLoc dl = Op.getDebugLoc();
6417
6418   // Get the inputs.
6419   SDValue Chain = Op.getOperand(0);
6420   SDValue Size  = Op.getOperand(1);
6421   // FIXME: Ensure alignment here
6422
6423   SDValue Flag;
6424
6425   EVT IntPtr = getPointerTy();
6426   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6427
6428   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6429   Flag = Chain.getValue(1);
6430
6431   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6432
6433   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6434   Flag = Chain.getValue(1);
6435
6436   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6437
6438   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6439   return DAG.getMergeValues(Ops1, 2, dl);
6440 }
6441
6442 SDValue
6443 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6444                                            SDValue Chain,
6445                                            SDValue Dst, SDValue Src,
6446                                            SDValue Size, unsigned Align,
6447                                            const Value *DstSV,
6448                                            uint64_t DstSVOff) {
6449   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6450
6451   // If not DWORD aligned or size is more than the threshold, call the library.
6452   // The libc version is likely to be faster for these cases. It can use the
6453   // address value and run time information about the CPU.
6454   if ((Align & 3) != 0 ||
6455       !ConstantSize ||
6456       ConstantSize->getZExtValue() >
6457         getSubtarget()->getMaxInlineSizeThreshold()) {
6458     SDValue InFlag(0, 0);
6459
6460     // Check to see if there is a specialized entry-point for memory zeroing.
6461     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6462
6463     if (const char *bzeroEntry =  V &&
6464         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6465       EVT IntPtr = getPointerTy();
6466       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6467       TargetLowering::ArgListTy Args;
6468       TargetLowering::ArgListEntry Entry;
6469       Entry.Node = Dst;
6470       Entry.Ty = IntPtrTy;
6471       Args.push_back(Entry);
6472       Entry.Node = Size;
6473       Args.push_back(Entry);
6474       std::pair<SDValue,SDValue> CallResult =
6475         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6476                     false, false, false, false,
6477                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6478                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6479       return CallResult.second;
6480     }
6481
6482     // Otherwise have the target-independent code call memset.
6483     return SDValue();
6484   }
6485
6486   uint64_t SizeVal = ConstantSize->getZExtValue();
6487   SDValue InFlag(0, 0);
6488   EVT AVT;
6489   SDValue Count;
6490   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6491   unsigned BytesLeft = 0;
6492   bool TwoRepStos = false;
6493   if (ValC) {
6494     unsigned ValReg;
6495     uint64_t Val = ValC->getZExtValue() & 255;
6496
6497     // If the value is a constant, then we can potentially use larger sets.
6498     switch (Align & 3) {
6499     case 2:   // WORD aligned
6500       AVT = MVT::i16;
6501       ValReg = X86::AX;
6502       Val = (Val << 8) | Val;
6503       break;
6504     case 0:  // DWORD aligned
6505       AVT = MVT::i32;
6506       ValReg = X86::EAX;
6507       Val = (Val << 8)  | Val;
6508       Val = (Val << 16) | Val;
6509       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6510         AVT = MVT::i64;
6511         ValReg = X86::RAX;
6512         Val = (Val << 32) | Val;
6513       }
6514       break;
6515     default:  // Byte aligned
6516       AVT = MVT::i8;
6517       ValReg = X86::AL;
6518       Count = DAG.getIntPtrConstant(SizeVal);
6519       break;
6520     }
6521
6522     if (AVT.bitsGT(MVT::i8)) {
6523       unsigned UBytes = AVT.getSizeInBits() / 8;
6524       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6525       BytesLeft = SizeVal % UBytes;
6526     }
6527
6528     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6529                               InFlag);
6530     InFlag = Chain.getValue(1);
6531   } else {
6532     AVT = MVT::i8;
6533     Count  = DAG.getIntPtrConstant(SizeVal);
6534     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6535     InFlag = Chain.getValue(1);
6536   }
6537
6538   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6539                                                               X86::ECX,
6540                             Count, InFlag);
6541   InFlag = Chain.getValue(1);
6542   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6543                                                               X86::EDI,
6544                             Dst, InFlag);
6545   InFlag = Chain.getValue(1);
6546
6547   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6548   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6549   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6550
6551   if (TwoRepStos) {
6552     InFlag = Chain.getValue(1);
6553     Count  = Size;
6554     EVT CVT = Count.getValueType();
6555     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6556                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6557     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6558                                                              X86::ECX,
6559                               Left, InFlag);
6560     InFlag = Chain.getValue(1);
6561     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6562     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6563     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6564   } else if (BytesLeft) {
6565     // Handle the last 1 - 7 bytes.
6566     unsigned Offset = SizeVal - BytesLeft;
6567     EVT AddrVT = Dst.getValueType();
6568     EVT SizeVT = Size.getValueType();
6569
6570     Chain = DAG.getMemset(Chain, dl,
6571                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6572                                       DAG.getConstant(Offset, AddrVT)),
6573                           Src,
6574                           DAG.getConstant(BytesLeft, SizeVT),
6575                           Align, DstSV, DstSVOff + Offset);
6576   }
6577
6578   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6579   return Chain;
6580 }
6581
6582 SDValue
6583 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6584                                       SDValue Chain, SDValue Dst, SDValue Src,
6585                                       SDValue Size, unsigned Align,
6586                                       bool AlwaysInline,
6587                                       const Value *DstSV, uint64_t DstSVOff,
6588                                       const Value *SrcSV, uint64_t SrcSVOff) {
6589   // This requires the copy size to be a constant, preferrably
6590   // within a subtarget-specific limit.
6591   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6592   if (!ConstantSize)
6593     return SDValue();
6594   uint64_t SizeVal = ConstantSize->getZExtValue();
6595   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6596     return SDValue();
6597
6598   /// If not DWORD aligned, call the library.
6599   if ((Align & 3) != 0)
6600     return SDValue();
6601
6602   // DWORD aligned
6603   EVT AVT = MVT::i32;
6604   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6605     AVT = MVT::i64;
6606
6607   unsigned UBytes = AVT.getSizeInBits() / 8;
6608   unsigned CountVal = SizeVal / UBytes;
6609   SDValue Count = DAG.getIntPtrConstant(CountVal);
6610   unsigned BytesLeft = SizeVal % UBytes;
6611
6612   SDValue InFlag(0, 0);
6613   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6614                                                               X86::ECX,
6615                             Count, InFlag);
6616   InFlag = Chain.getValue(1);
6617   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6618                                                              X86::EDI,
6619                             Dst, InFlag);
6620   InFlag = Chain.getValue(1);
6621   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6622                                                               X86::ESI,
6623                             Src, InFlag);
6624   InFlag = Chain.getValue(1);
6625
6626   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6627   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6628   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6629                                 array_lengthof(Ops));
6630
6631   SmallVector<SDValue, 4> Results;
6632   Results.push_back(RepMovs);
6633   if (BytesLeft) {
6634     // Handle the last 1 - 7 bytes.
6635     unsigned Offset = SizeVal - BytesLeft;
6636     EVT DstVT = Dst.getValueType();
6637     EVT SrcVT = Src.getValueType();
6638     EVT SizeVT = Size.getValueType();
6639     Results.push_back(DAG.getMemcpy(Chain, dl,
6640                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6641                                                 DAG.getConstant(Offset, DstVT)),
6642                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6643                                                 DAG.getConstant(Offset, SrcVT)),
6644                                     DAG.getConstant(BytesLeft, SizeVT),
6645                                     Align, AlwaysInline,
6646                                     DstSV, DstSVOff + Offset,
6647                                     SrcSV, SrcSVOff + Offset));
6648   }
6649
6650   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6651                      &Results[0], Results.size());
6652 }
6653
6654 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6655   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6656   DebugLoc dl = Op.getDebugLoc();
6657
6658   if (!Subtarget->is64Bit()) {
6659     // vastart just stores the address of the VarArgsFrameIndex slot into the
6660     // memory location argument.
6661     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6662     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6663                         false, false, 0);
6664   }
6665
6666   // __va_list_tag:
6667   //   gp_offset         (0 - 6 * 8)
6668   //   fp_offset         (48 - 48 + 8 * 16)
6669   //   overflow_arg_area (point to parameters coming in memory).
6670   //   reg_save_area
6671   SmallVector<SDValue, 8> MemOps;
6672   SDValue FIN = Op.getOperand(1);
6673   // Store gp_offset
6674   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6675                                DAG.getConstant(VarArgsGPOffset, MVT::i32),
6676                                FIN, SV, 0, false, false, 0);
6677   MemOps.push_back(Store);
6678
6679   // Store fp_offset
6680   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6681                     FIN, DAG.getIntPtrConstant(4));
6682   Store = DAG.getStore(Op.getOperand(0), dl,
6683                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6684                        FIN, SV, 0, false, false, 0);
6685   MemOps.push_back(Store);
6686
6687   // Store ptr to overflow_arg_area
6688   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6689                     FIN, DAG.getIntPtrConstant(4));
6690   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6691   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6692                        false, false, 0);
6693   MemOps.push_back(Store);
6694
6695   // Store ptr to reg_save_area.
6696   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6697                     FIN, DAG.getIntPtrConstant(8));
6698   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6699   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6700                        false, false, 0);
6701   MemOps.push_back(Store);
6702   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6703                      &MemOps[0], MemOps.size());
6704 }
6705
6706 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6707   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6708   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6709   SDValue Chain = Op.getOperand(0);
6710   SDValue SrcPtr = Op.getOperand(1);
6711   SDValue SrcSV = Op.getOperand(2);
6712
6713   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6714   return SDValue();
6715 }
6716
6717 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6718   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6719   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6720   SDValue Chain = Op.getOperand(0);
6721   SDValue DstPtr = Op.getOperand(1);
6722   SDValue SrcPtr = Op.getOperand(2);
6723   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6724   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6725   DebugLoc dl = Op.getDebugLoc();
6726
6727   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6728                        DAG.getIntPtrConstant(24), 8, false,
6729                        DstSV, 0, SrcSV, 0);
6730 }
6731
6732 SDValue
6733 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6734   DebugLoc dl = Op.getDebugLoc();
6735   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6736   switch (IntNo) {
6737   default: return SDValue();    // Don't custom lower most intrinsics.
6738   // Comparison intrinsics.
6739   case Intrinsic::x86_sse_comieq_ss:
6740   case Intrinsic::x86_sse_comilt_ss:
6741   case Intrinsic::x86_sse_comile_ss:
6742   case Intrinsic::x86_sse_comigt_ss:
6743   case Intrinsic::x86_sse_comige_ss:
6744   case Intrinsic::x86_sse_comineq_ss:
6745   case Intrinsic::x86_sse_ucomieq_ss:
6746   case Intrinsic::x86_sse_ucomilt_ss:
6747   case Intrinsic::x86_sse_ucomile_ss:
6748   case Intrinsic::x86_sse_ucomigt_ss:
6749   case Intrinsic::x86_sse_ucomige_ss:
6750   case Intrinsic::x86_sse_ucomineq_ss:
6751   case Intrinsic::x86_sse2_comieq_sd:
6752   case Intrinsic::x86_sse2_comilt_sd:
6753   case Intrinsic::x86_sse2_comile_sd:
6754   case Intrinsic::x86_sse2_comigt_sd:
6755   case Intrinsic::x86_sse2_comige_sd:
6756   case Intrinsic::x86_sse2_comineq_sd:
6757   case Intrinsic::x86_sse2_ucomieq_sd:
6758   case Intrinsic::x86_sse2_ucomilt_sd:
6759   case Intrinsic::x86_sse2_ucomile_sd:
6760   case Intrinsic::x86_sse2_ucomigt_sd:
6761   case Intrinsic::x86_sse2_ucomige_sd:
6762   case Intrinsic::x86_sse2_ucomineq_sd: {
6763     unsigned Opc = 0;
6764     ISD::CondCode CC = ISD::SETCC_INVALID;
6765     switch (IntNo) {
6766     default: break;
6767     case Intrinsic::x86_sse_comieq_ss:
6768     case Intrinsic::x86_sse2_comieq_sd:
6769       Opc = X86ISD::COMI;
6770       CC = ISD::SETEQ;
6771       break;
6772     case Intrinsic::x86_sse_comilt_ss:
6773     case Intrinsic::x86_sse2_comilt_sd:
6774       Opc = X86ISD::COMI;
6775       CC = ISD::SETLT;
6776       break;
6777     case Intrinsic::x86_sse_comile_ss:
6778     case Intrinsic::x86_sse2_comile_sd:
6779       Opc = X86ISD::COMI;
6780       CC = ISD::SETLE;
6781       break;
6782     case Intrinsic::x86_sse_comigt_ss:
6783     case Intrinsic::x86_sse2_comigt_sd:
6784       Opc = X86ISD::COMI;
6785       CC = ISD::SETGT;
6786       break;
6787     case Intrinsic::x86_sse_comige_ss:
6788     case Intrinsic::x86_sse2_comige_sd:
6789       Opc = X86ISD::COMI;
6790       CC = ISD::SETGE;
6791       break;
6792     case Intrinsic::x86_sse_comineq_ss:
6793     case Intrinsic::x86_sse2_comineq_sd:
6794       Opc = X86ISD::COMI;
6795       CC = ISD::SETNE;
6796       break;
6797     case Intrinsic::x86_sse_ucomieq_ss:
6798     case Intrinsic::x86_sse2_ucomieq_sd:
6799       Opc = X86ISD::UCOMI;
6800       CC = ISD::SETEQ;
6801       break;
6802     case Intrinsic::x86_sse_ucomilt_ss:
6803     case Intrinsic::x86_sse2_ucomilt_sd:
6804       Opc = X86ISD::UCOMI;
6805       CC = ISD::SETLT;
6806       break;
6807     case Intrinsic::x86_sse_ucomile_ss:
6808     case Intrinsic::x86_sse2_ucomile_sd:
6809       Opc = X86ISD::UCOMI;
6810       CC = ISD::SETLE;
6811       break;
6812     case Intrinsic::x86_sse_ucomigt_ss:
6813     case Intrinsic::x86_sse2_ucomigt_sd:
6814       Opc = X86ISD::UCOMI;
6815       CC = ISD::SETGT;
6816       break;
6817     case Intrinsic::x86_sse_ucomige_ss:
6818     case Intrinsic::x86_sse2_ucomige_sd:
6819       Opc = X86ISD::UCOMI;
6820       CC = ISD::SETGE;
6821       break;
6822     case Intrinsic::x86_sse_ucomineq_ss:
6823     case Intrinsic::x86_sse2_ucomineq_sd:
6824       Opc = X86ISD::UCOMI;
6825       CC = ISD::SETNE;
6826       break;
6827     }
6828
6829     SDValue LHS = Op.getOperand(1);
6830     SDValue RHS = Op.getOperand(2);
6831     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6832     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6833     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6834     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6835                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6836     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6837   }
6838   // ptest intrinsics. The intrinsic these come from are designed to return
6839   // an integer value, not just an instruction so lower it to the ptest
6840   // pattern and a setcc for the result.
6841   case Intrinsic::x86_sse41_ptestz:
6842   case Intrinsic::x86_sse41_ptestc:
6843   case Intrinsic::x86_sse41_ptestnzc:{
6844     unsigned X86CC = 0;
6845     switch (IntNo) {
6846     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6847     case Intrinsic::x86_sse41_ptestz:
6848       // ZF = 1
6849       X86CC = X86::COND_E;
6850       break;
6851     case Intrinsic::x86_sse41_ptestc:
6852       // CF = 1
6853       X86CC = X86::COND_B;
6854       break;
6855     case Intrinsic::x86_sse41_ptestnzc:
6856       // ZF and CF = 0
6857       X86CC = X86::COND_A;
6858       break;
6859     }
6860
6861     SDValue LHS = Op.getOperand(1);
6862     SDValue RHS = Op.getOperand(2);
6863     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6864     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6865     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6866     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6867   }
6868
6869   // Fix vector shift instructions where the last operand is a non-immediate
6870   // i32 value.
6871   case Intrinsic::x86_sse2_pslli_w:
6872   case Intrinsic::x86_sse2_pslli_d:
6873   case Intrinsic::x86_sse2_pslli_q:
6874   case Intrinsic::x86_sse2_psrli_w:
6875   case Intrinsic::x86_sse2_psrli_d:
6876   case Intrinsic::x86_sse2_psrli_q:
6877   case Intrinsic::x86_sse2_psrai_w:
6878   case Intrinsic::x86_sse2_psrai_d:
6879   case Intrinsic::x86_mmx_pslli_w:
6880   case Intrinsic::x86_mmx_pslli_d:
6881   case Intrinsic::x86_mmx_pslli_q:
6882   case Intrinsic::x86_mmx_psrli_w:
6883   case Intrinsic::x86_mmx_psrli_d:
6884   case Intrinsic::x86_mmx_psrli_q:
6885   case Intrinsic::x86_mmx_psrai_w:
6886   case Intrinsic::x86_mmx_psrai_d: {
6887     SDValue ShAmt = Op.getOperand(2);
6888     if (isa<ConstantSDNode>(ShAmt))
6889       return SDValue();
6890
6891     unsigned NewIntNo = 0;
6892     EVT ShAmtVT = MVT::v4i32;
6893     switch (IntNo) {
6894     case Intrinsic::x86_sse2_pslli_w:
6895       NewIntNo = Intrinsic::x86_sse2_psll_w;
6896       break;
6897     case Intrinsic::x86_sse2_pslli_d:
6898       NewIntNo = Intrinsic::x86_sse2_psll_d;
6899       break;
6900     case Intrinsic::x86_sse2_pslli_q:
6901       NewIntNo = Intrinsic::x86_sse2_psll_q;
6902       break;
6903     case Intrinsic::x86_sse2_psrli_w:
6904       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6905       break;
6906     case Intrinsic::x86_sse2_psrli_d:
6907       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6908       break;
6909     case Intrinsic::x86_sse2_psrli_q:
6910       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6911       break;
6912     case Intrinsic::x86_sse2_psrai_w:
6913       NewIntNo = Intrinsic::x86_sse2_psra_w;
6914       break;
6915     case Intrinsic::x86_sse2_psrai_d:
6916       NewIntNo = Intrinsic::x86_sse2_psra_d;
6917       break;
6918     default: {
6919       ShAmtVT = MVT::v2i32;
6920       switch (IntNo) {
6921       case Intrinsic::x86_mmx_pslli_w:
6922         NewIntNo = Intrinsic::x86_mmx_psll_w;
6923         break;
6924       case Intrinsic::x86_mmx_pslli_d:
6925         NewIntNo = Intrinsic::x86_mmx_psll_d;
6926         break;
6927       case Intrinsic::x86_mmx_pslli_q:
6928         NewIntNo = Intrinsic::x86_mmx_psll_q;
6929         break;
6930       case Intrinsic::x86_mmx_psrli_w:
6931         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6932         break;
6933       case Intrinsic::x86_mmx_psrli_d:
6934         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6935         break;
6936       case Intrinsic::x86_mmx_psrli_q:
6937         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6938         break;
6939       case Intrinsic::x86_mmx_psrai_w:
6940         NewIntNo = Intrinsic::x86_mmx_psra_w;
6941         break;
6942       case Intrinsic::x86_mmx_psrai_d:
6943         NewIntNo = Intrinsic::x86_mmx_psra_d;
6944         break;
6945       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6946       }
6947       break;
6948     }
6949     }
6950
6951     // The vector shift intrinsics with scalars uses 32b shift amounts but
6952     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6953     // to be zero.
6954     SDValue ShOps[4];
6955     ShOps[0] = ShAmt;
6956     ShOps[1] = DAG.getConstant(0, MVT::i32);
6957     if (ShAmtVT == MVT::v4i32) {
6958       ShOps[2] = DAG.getUNDEF(MVT::i32);
6959       ShOps[3] = DAG.getUNDEF(MVT::i32);
6960       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6961     } else {
6962       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6963     }
6964
6965     EVT VT = Op.getValueType();
6966     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6967     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6968                        DAG.getConstant(NewIntNo, MVT::i32),
6969                        Op.getOperand(1), ShAmt);
6970   }
6971   }
6972 }
6973
6974 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6975   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6976   DebugLoc dl = Op.getDebugLoc();
6977
6978   if (Depth > 0) {
6979     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6980     SDValue Offset =
6981       DAG.getConstant(TD->getPointerSize(),
6982                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6983     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6984                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6985                                    FrameAddr, Offset),
6986                        NULL, 0, false, false, 0);
6987   }
6988
6989   // Just load the return address.
6990   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6991   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6992                      RetAddrFI, NULL, 0, false, false, 0);
6993 }
6994
6995 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6996   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6997   MFI->setFrameAddressIsTaken(true);
6998   EVT VT = Op.getValueType();
6999   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7000   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7001   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7002   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7003   while (Depth--)
7004     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7005                             false, false, 0);
7006   return FrameAddr;
7007 }
7008
7009 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7010                                                      SelectionDAG &DAG) {
7011   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7012 }
7013
7014 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
7015 {
7016   MachineFunction &MF = DAG.getMachineFunction();
7017   SDValue Chain     = Op.getOperand(0);
7018   SDValue Offset    = Op.getOperand(1);
7019   SDValue Handler   = Op.getOperand(2);
7020   DebugLoc dl       = Op.getDebugLoc();
7021
7022   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7023                                   getPointerTy());
7024   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7025
7026   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7027                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7028   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7029   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7030   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7031   MF.getRegInfo().addLiveOut(StoreAddrReg);
7032
7033   return DAG.getNode(X86ISD::EH_RETURN, dl,
7034                      MVT::Other,
7035                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7036 }
7037
7038 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7039                                              SelectionDAG &DAG) {
7040   SDValue Root = Op.getOperand(0);
7041   SDValue Trmp = Op.getOperand(1); // trampoline
7042   SDValue FPtr = Op.getOperand(2); // nested function
7043   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7044   DebugLoc dl  = Op.getDebugLoc();
7045
7046   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7047
7048   if (Subtarget->is64Bit()) {
7049     SDValue OutChains[6];
7050
7051     // Large code-model.
7052     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7053     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7054
7055     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7056     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7057
7058     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7059
7060     // Load the pointer to the nested function into R11.
7061     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7062     SDValue Addr = Trmp;
7063     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7064                                 Addr, TrmpAddr, 0, false, false, 0);
7065
7066     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7067                        DAG.getConstant(2, MVT::i64));
7068     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7069                                 false, false, 2);
7070
7071     // Load the 'nest' parameter value into R10.
7072     // R10 is specified in X86CallingConv.td
7073     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7074     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7075                        DAG.getConstant(10, MVT::i64));
7076     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7077                                 Addr, TrmpAddr, 10, false, false, 0);
7078
7079     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7080                        DAG.getConstant(12, MVT::i64));
7081     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7082                                 false, false, 2);
7083
7084     // Jump to the nested function.
7085     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7086     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7087                        DAG.getConstant(20, MVT::i64));
7088     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7089                                 Addr, TrmpAddr, 20, false, false, 0);
7090
7091     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7092     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7093                        DAG.getConstant(22, MVT::i64));
7094     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7095                                 TrmpAddr, 22, false, false, 0);
7096
7097     SDValue Ops[] =
7098       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7099     return DAG.getMergeValues(Ops, 2, dl);
7100   } else {
7101     const Function *Func =
7102       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7103     CallingConv::ID CC = Func->getCallingConv();
7104     unsigned NestReg;
7105
7106     switch (CC) {
7107     default:
7108       llvm_unreachable("Unsupported calling convention");
7109     case CallingConv::C:
7110     case CallingConv::X86_StdCall: {
7111       // Pass 'nest' parameter in ECX.
7112       // Must be kept in sync with X86CallingConv.td
7113       NestReg = X86::ECX;
7114
7115       // Check that ECX wasn't needed by an 'inreg' parameter.
7116       const FunctionType *FTy = Func->getFunctionType();
7117       const AttrListPtr &Attrs = Func->getAttributes();
7118
7119       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7120         unsigned InRegCount = 0;
7121         unsigned Idx = 1;
7122
7123         for (FunctionType::param_iterator I = FTy->param_begin(),
7124              E = FTy->param_end(); I != E; ++I, ++Idx)
7125           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7126             // FIXME: should only count parameters that are lowered to integers.
7127             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7128
7129         if (InRegCount > 2) {
7130           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7131         }
7132       }
7133       break;
7134     }
7135     case CallingConv::X86_FastCall:
7136     case CallingConv::Fast:
7137       // Pass 'nest' parameter in EAX.
7138       // Must be kept in sync with X86CallingConv.td
7139       NestReg = X86::EAX;
7140       break;
7141     }
7142
7143     SDValue OutChains[4];
7144     SDValue Addr, Disp;
7145
7146     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7147                        DAG.getConstant(10, MVT::i32));
7148     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7149
7150     // This is storing the opcode for MOV32ri.
7151     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7152     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7153     OutChains[0] = DAG.getStore(Root, dl,
7154                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7155                                 Trmp, TrmpAddr, 0, false, false, 0);
7156
7157     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7158                        DAG.getConstant(1, MVT::i32));
7159     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7160                                 false, false, 1);
7161
7162     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7163     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7164                        DAG.getConstant(5, MVT::i32));
7165     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7166                                 TrmpAddr, 5, false, false, 1);
7167
7168     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7169                        DAG.getConstant(6, MVT::i32));
7170     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7171                                 false, false, 1);
7172
7173     SDValue Ops[] =
7174       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7175     return DAG.getMergeValues(Ops, 2, dl);
7176   }
7177 }
7178
7179 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7180   /*
7181    The rounding mode is in bits 11:10 of FPSR, and has the following
7182    settings:
7183      00 Round to nearest
7184      01 Round to -inf
7185      10 Round to +inf
7186      11 Round to 0
7187
7188   FLT_ROUNDS, on the other hand, expects the following:
7189     -1 Undefined
7190      0 Round to 0
7191      1 Round to nearest
7192      2 Round to +inf
7193      3 Round to -inf
7194
7195   To perform the conversion, we do:
7196     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7197   */
7198
7199   MachineFunction &MF = DAG.getMachineFunction();
7200   const TargetMachine &TM = MF.getTarget();
7201   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7202   unsigned StackAlignment = TFI.getStackAlignment();
7203   EVT VT = Op.getValueType();
7204   DebugLoc dl = Op.getDebugLoc();
7205
7206   // Save FP Control Word to stack slot
7207   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7208   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7209
7210   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7211                               DAG.getEntryNode(), StackSlot);
7212
7213   // Load FP Control Word from stack slot
7214   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7215                             false, false, 0);
7216
7217   // Transform as necessary
7218   SDValue CWD1 =
7219     DAG.getNode(ISD::SRL, dl, MVT::i16,
7220                 DAG.getNode(ISD::AND, dl, MVT::i16,
7221                             CWD, DAG.getConstant(0x800, MVT::i16)),
7222                 DAG.getConstant(11, MVT::i8));
7223   SDValue CWD2 =
7224     DAG.getNode(ISD::SRL, dl, MVT::i16,
7225                 DAG.getNode(ISD::AND, dl, MVT::i16,
7226                             CWD, DAG.getConstant(0x400, MVT::i16)),
7227                 DAG.getConstant(9, MVT::i8));
7228
7229   SDValue RetVal =
7230     DAG.getNode(ISD::AND, dl, MVT::i16,
7231                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7232                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7233                             DAG.getConstant(1, MVT::i16)),
7234                 DAG.getConstant(3, MVT::i16));
7235
7236
7237   return DAG.getNode((VT.getSizeInBits() < 16 ?
7238                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7239 }
7240
7241 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7242   EVT VT = Op.getValueType();
7243   EVT OpVT = VT;
7244   unsigned NumBits = VT.getSizeInBits();
7245   DebugLoc dl = Op.getDebugLoc();
7246
7247   Op = Op.getOperand(0);
7248   if (VT == MVT::i8) {
7249     // Zero extend to i32 since there is not an i8 bsr.
7250     OpVT = MVT::i32;
7251     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7252   }
7253
7254   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7255   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7256   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7257
7258   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7259   SDValue Ops[] = {
7260     Op,
7261     DAG.getConstant(NumBits+NumBits-1, OpVT),
7262     DAG.getConstant(X86::COND_E, MVT::i8),
7263     Op.getValue(1)
7264   };
7265   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7266
7267   // Finally xor with NumBits-1.
7268   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7269
7270   if (VT == MVT::i8)
7271     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7272   return Op;
7273 }
7274
7275 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7276   EVT VT = Op.getValueType();
7277   EVT OpVT = VT;
7278   unsigned NumBits = VT.getSizeInBits();
7279   DebugLoc dl = Op.getDebugLoc();
7280
7281   Op = Op.getOperand(0);
7282   if (VT == MVT::i8) {
7283     OpVT = MVT::i32;
7284     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7285   }
7286
7287   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7288   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7289   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7290
7291   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7292   SDValue Ops[] = {
7293     Op,
7294     DAG.getConstant(NumBits, OpVT),
7295     DAG.getConstant(X86::COND_E, MVT::i8),
7296     Op.getValue(1)
7297   };
7298   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7299
7300   if (VT == MVT::i8)
7301     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7302   return Op;
7303 }
7304
7305 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7306   EVT VT = Op.getValueType();
7307   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7308   DebugLoc dl = Op.getDebugLoc();
7309
7310   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7311   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7312   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7313   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7314   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7315   //
7316   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7317   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7318   //  return AloBlo + AloBhi + AhiBlo;
7319
7320   SDValue A = Op.getOperand(0);
7321   SDValue B = Op.getOperand(1);
7322
7323   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7324                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7325                        A, DAG.getConstant(32, MVT::i32));
7326   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7327                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7328                        B, DAG.getConstant(32, MVT::i32));
7329   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7330                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7331                        A, B);
7332   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7333                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7334                        A, Bhi);
7335   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7336                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7337                        Ahi, B);
7338   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7339                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7340                        AloBhi, DAG.getConstant(32, MVT::i32));
7341   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7342                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7343                        AhiBlo, DAG.getConstant(32, MVT::i32));
7344   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7345   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7346   return Res;
7347 }
7348
7349
7350 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7351   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7352   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7353   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7354   // has only one use.
7355   SDNode *N = Op.getNode();
7356   SDValue LHS = N->getOperand(0);
7357   SDValue RHS = N->getOperand(1);
7358   unsigned BaseOp = 0;
7359   unsigned Cond = 0;
7360   DebugLoc dl = Op.getDebugLoc();
7361
7362   switch (Op.getOpcode()) {
7363   default: llvm_unreachable("Unknown ovf instruction!");
7364   case ISD::SADDO:
7365     // A subtract of one will be selected as a INC. Note that INC doesn't
7366     // set CF, so we can't do this for UADDO.
7367     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7368       if (C->getAPIntValue() == 1) {
7369         BaseOp = X86ISD::INC;
7370         Cond = X86::COND_O;
7371         break;
7372       }
7373     BaseOp = X86ISD::ADD;
7374     Cond = X86::COND_O;
7375     break;
7376   case ISD::UADDO:
7377     BaseOp = X86ISD::ADD;
7378     Cond = X86::COND_B;
7379     break;
7380   case ISD::SSUBO:
7381     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7382     // set CF, so we can't do this for USUBO.
7383     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7384       if (C->getAPIntValue() == 1) {
7385         BaseOp = X86ISD::DEC;
7386         Cond = X86::COND_O;
7387         break;
7388       }
7389     BaseOp = X86ISD::SUB;
7390     Cond = X86::COND_O;
7391     break;
7392   case ISD::USUBO:
7393     BaseOp = X86ISD::SUB;
7394     Cond = X86::COND_B;
7395     break;
7396   case ISD::SMULO:
7397     BaseOp = X86ISD::SMUL;
7398     Cond = X86::COND_O;
7399     break;
7400   case ISD::UMULO:
7401     BaseOp = X86ISD::UMUL;
7402     Cond = X86::COND_B;
7403     break;
7404   }
7405
7406   // Also sets EFLAGS.
7407   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7408   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7409
7410   SDValue SetCC =
7411     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7412                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7413
7414   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7415   return Sum;
7416 }
7417
7418 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7419   EVT T = Op.getValueType();
7420   DebugLoc dl = Op.getDebugLoc();
7421   unsigned Reg = 0;
7422   unsigned size = 0;
7423   switch(T.getSimpleVT().SimpleTy) {
7424   default:
7425     assert(false && "Invalid value type!");
7426   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7427   case MVT::i16: Reg = X86::AX;  size = 2; break;
7428   case MVT::i32: Reg = X86::EAX; size = 4; break;
7429   case MVT::i64:
7430     assert(Subtarget->is64Bit() && "Node not type legal!");
7431     Reg = X86::RAX; size = 8;
7432     break;
7433   }
7434   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7435                                     Op.getOperand(2), SDValue());
7436   SDValue Ops[] = { cpIn.getValue(0),
7437                     Op.getOperand(1),
7438                     Op.getOperand(3),
7439                     DAG.getTargetConstant(size, MVT::i8),
7440                     cpIn.getValue(1) };
7441   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7442   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7443   SDValue cpOut =
7444     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7445   return cpOut;
7446 }
7447
7448 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7449                                                  SelectionDAG &DAG) {
7450   assert(Subtarget->is64Bit() && "Result not type legalized?");
7451   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7452   SDValue TheChain = Op.getOperand(0);
7453   DebugLoc dl = Op.getDebugLoc();
7454   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7455   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7456   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7457                                    rax.getValue(2));
7458   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7459                             DAG.getConstant(32, MVT::i8));
7460   SDValue Ops[] = {
7461     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7462     rdx.getValue(1)
7463   };
7464   return DAG.getMergeValues(Ops, 2, dl);
7465 }
7466
7467 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7468   SDNode *Node = Op.getNode();
7469   DebugLoc dl = Node->getDebugLoc();
7470   EVT T = Node->getValueType(0);
7471   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7472                               DAG.getConstant(0, T), Node->getOperand(2));
7473   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7474                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7475                        Node->getOperand(0),
7476                        Node->getOperand(1), negOp,
7477                        cast<AtomicSDNode>(Node)->getSrcValue(),
7478                        cast<AtomicSDNode>(Node)->getAlignment());
7479 }
7480
7481 /// LowerOperation - Provide custom lowering hooks for some operations.
7482 ///
7483 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7484   switch (Op.getOpcode()) {
7485   default: llvm_unreachable("Should not custom lower this!");
7486   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7487   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7488   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7489   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7490   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7491   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7492   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7493   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7494   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7495   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7496   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7497   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7498   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7499   case ISD::SHL_PARTS:
7500   case ISD::SRA_PARTS:
7501   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7502   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7503   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7504   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7505   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7506   case ISD::FABS:               return LowerFABS(Op, DAG);
7507   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7508   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7509   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7510   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7511   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7512   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7513   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7514   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7515   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7516   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7517   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7518   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7519   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7520   case ISD::FRAME_TO_ARGS_OFFSET:
7521                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7522   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7523   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7524   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7525   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7526   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7527   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7528   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7529   case ISD::SADDO:
7530   case ISD::UADDO:
7531   case ISD::SSUBO:
7532   case ISD::USUBO:
7533   case ISD::SMULO:
7534   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7535   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7536   }
7537 }
7538
7539 void X86TargetLowering::
7540 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7541                         SelectionDAG &DAG, unsigned NewOp) {
7542   EVT T = Node->getValueType(0);
7543   DebugLoc dl = Node->getDebugLoc();
7544   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7545
7546   SDValue Chain = Node->getOperand(0);
7547   SDValue In1 = Node->getOperand(1);
7548   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7549                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7550   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7551                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7552   SDValue Ops[] = { Chain, In1, In2L, In2H };
7553   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7554   SDValue Result =
7555     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7556                             cast<MemSDNode>(Node)->getMemOperand());
7557   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7558   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7559   Results.push_back(Result.getValue(2));
7560 }
7561
7562 /// ReplaceNodeResults - Replace a node with an illegal result type
7563 /// with a new node built out of custom code.
7564 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7565                                            SmallVectorImpl<SDValue>&Results,
7566                                            SelectionDAG &DAG) {
7567   DebugLoc dl = N->getDebugLoc();
7568   switch (N->getOpcode()) {
7569   default:
7570     assert(false && "Do not know how to custom type legalize this operation!");
7571     return;
7572   case ISD::FP_TO_SINT: {
7573     std::pair<SDValue,SDValue> Vals =
7574         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7575     SDValue FIST = Vals.first, StackSlot = Vals.second;
7576     if (FIST.getNode() != 0) {
7577       EVT VT = N->getValueType(0);
7578       // Return a load from the stack slot.
7579       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7580                                     false, false, 0));
7581     }
7582     return;
7583   }
7584   case ISD::READCYCLECOUNTER: {
7585     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7586     SDValue TheChain = N->getOperand(0);
7587     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7588     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7589                                      rd.getValue(1));
7590     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7591                                      eax.getValue(2));
7592     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7593     SDValue Ops[] = { eax, edx };
7594     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7595     Results.push_back(edx.getValue(1));
7596     return;
7597   }
7598   case ISD::ATOMIC_CMP_SWAP: {
7599     EVT T = N->getValueType(0);
7600     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7601     SDValue cpInL, cpInH;
7602     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7603                         DAG.getConstant(0, MVT::i32));
7604     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7605                         DAG.getConstant(1, MVT::i32));
7606     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7607     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7608                              cpInL.getValue(1));
7609     SDValue swapInL, swapInH;
7610     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7611                           DAG.getConstant(0, MVT::i32));
7612     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7613                           DAG.getConstant(1, MVT::i32));
7614     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7615                                cpInH.getValue(1));
7616     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7617                                swapInL.getValue(1));
7618     SDValue Ops[] = { swapInH.getValue(0),
7619                       N->getOperand(1),
7620                       swapInH.getValue(1) };
7621     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7622     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7623     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7624                                         MVT::i32, Result.getValue(1));
7625     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7626                                         MVT::i32, cpOutL.getValue(2));
7627     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7628     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7629     Results.push_back(cpOutH.getValue(1));
7630     return;
7631   }
7632   case ISD::ATOMIC_LOAD_ADD:
7633     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7634     return;
7635   case ISD::ATOMIC_LOAD_AND:
7636     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7637     return;
7638   case ISD::ATOMIC_LOAD_NAND:
7639     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7640     return;
7641   case ISD::ATOMIC_LOAD_OR:
7642     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7643     return;
7644   case ISD::ATOMIC_LOAD_SUB:
7645     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7646     return;
7647   case ISD::ATOMIC_LOAD_XOR:
7648     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7649     return;
7650   case ISD::ATOMIC_SWAP:
7651     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7652     return;
7653   }
7654 }
7655
7656 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7657   switch (Opcode) {
7658   default: return NULL;
7659   case X86ISD::BSF:                return "X86ISD::BSF";
7660   case X86ISD::BSR:                return "X86ISD::BSR";
7661   case X86ISD::SHLD:               return "X86ISD::SHLD";
7662   case X86ISD::SHRD:               return "X86ISD::SHRD";
7663   case X86ISD::FAND:               return "X86ISD::FAND";
7664   case X86ISD::FOR:                return "X86ISD::FOR";
7665   case X86ISD::FXOR:               return "X86ISD::FXOR";
7666   case X86ISD::FSRL:               return "X86ISD::FSRL";
7667   case X86ISD::FILD:               return "X86ISD::FILD";
7668   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7669   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7670   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7671   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7672   case X86ISD::FLD:                return "X86ISD::FLD";
7673   case X86ISD::FST:                return "X86ISD::FST";
7674   case X86ISD::CALL:               return "X86ISD::CALL";
7675   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7676   case X86ISD::BT:                 return "X86ISD::BT";
7677   case X86ISD::CMP:                return "X86ISD::CMP";
7678   case X86ISD::COMI:               return "X86ISD::COMI";
7679   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7680   case X86ISD::SETCC:              return "X86ISD::SETCC";
7681   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7682   case X86ISD::CMOV:               return "X86ISD::CMOV";
7683   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7684   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7685   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7686   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7687   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7688   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7689   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7690   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7691   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7692   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7693   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7694   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7695   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7696   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7697   case X86ISD::FMAX:               return "X86ISD::FMAX";
7698   case X86ISD::FMIN:               return "X86ISD::FMIN";
7699   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7700   case X86ISD::FRCP:               return "X86ISD::FRCP";
7701   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7702   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7703   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7704   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7705   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7706   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7707   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7708   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7709   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7710   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7711   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7712   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7713   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7714   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7715   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7716   case X86ISD::VSHL:               return "X86ISD::VSHL";
7717   case X86ISD::VSRL:               return "X86ISD::VSRL";
7718   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7719   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7720   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7721   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7722   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7723   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7724   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7725   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7726   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7727   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7728   case X86ISD::ADD:                return "X86ISD::ADD";
7729   case X86ISD::SUB:                return "X86ISD::SUB";
7730   case X86ISD::SMUL:               return "X86ISD::SMUL";
7731   case X86ISD::UMUL:               return "X86ISD::UMUL";
7732   case X86ISD::INC:                return "X86ISD::INC";
7733   case X86ISD::DEC:                return "X86ISD::DEC";
7734   case X86ISD::OR:                 return "X86ISD::OR";
7735   case X86ISD::XOR:                return "X86ISD::XOR";
7736   case X86ISD::AND:                return "X86ISD::AND";
7737   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7738   case X86ISD::PTEST:              return "X86ISD::PTEST";
7739   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7740   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7741   }
7742 }
7743
7744 // isLegalAddressingMode - Return true if the addressing mode represented
7745 // by AM is legal for this target, for a load/store of the specified type.
7746 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7747                                               const Type *Ty) const {
7748   // X86 supports extremely general addressing modes.
7749   CodeModel::Model M = getTargetMachine().getCodeModel();
7750
7751   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7752   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7753     return false;
7754
7755   if (AM.BaseGV) {
7756     unsigned GVFlags =
7757       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7758
7759     // If a reference to this global requires an extra load, we can't fold it.
7760     if (isGlobalStubReference(GVFlags))
7761       return false;
7762
7763     // If BaseGV requires a register for the PIC base, we cannot also have a
7764     // BaseReg specified.
7765     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7766       return false;
7767
7768     // If lower 4G is not available, then we must use rip-relative addressing.
7769     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7770       return false;
7771   }
7772
7773   switch (AM.Scale) {
7774   case 0:
7775   case 1:
7776   case 2:
7777   case 4:
7778   case 8:
7779     // These scales always work.
7780     break;
7781   case 3:
7782   case 5:
7783   case 9:
7784     // These scales are formed with basereg+scalereg.  Only accept if there is
7785     // no basereg yet.
7786     if (AM.HasBaseReg)
7787       return false;
7788     break;
7789   default:  // Other stuff never works.
7790     return false;
7791   }
7792
7793   return true;
7794 }
7795
7796
7797 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7798   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7799     return false;
7800   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7801   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7802   if (NumBits1 <= NumBits2)
7803     return false;
7804   return true;
7805 }
7806
7807 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7808   if (!VT1.isInteger() || !VT2.isInteger())
7809     return false;
7810   unsigned NumBits1 = VT1.getSizeInBits();
7811   unsigned NumBits2 = VT2.getSizeInBits();
7812   if (NumBits1 <= NumBits2)
7813     return false;
7814   return true;
7815 }
7816
7817 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7818   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7819   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7820 }
7821
7822 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7823   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7824   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7825 }
7826
7827 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7828   // i16 instructions are longer (0x66 prefix) and potentially slower.
7829   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7830 }
7831
7832 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7833 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7834 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7835 /// are assumed to be legal.
7836 bool
7837 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7838                                       EVT VT) const {
7839   // Only do shuffles on 128-bit vector types for now.
7840   if (VT.getSizeInBits() == 64)
7841     return false;
7842
7843   // FIXME: pshufb, blends, shifts.
7844   return (VT.getVectorNumElements() == 2 ||
7845           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7846           isMOVLMask(M, VT) ||
7847           isSHUFPMask(M, VT) ||
7848           isPSHUFDMask(M, VT) ||
7849           isPSHUFHWMask(M, VT) ||
7850           isPSHUFLWMask(M, VT) ||
7851           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7852           isUNPCKLMask(M, VT) ||
7853           isUNPCKHMask(M, VT) ||
7854           isUNPCKL_v_undef_Mask(M, VT) ||
7855           isUNPCKH_v_undef_Mask(M, VT));
7856 }
7857
7858 bool
7859 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7860                                           EVT VT) const {
7861   unsigned NumElts = VT.getVectorNumElements();
7862   // FIXME: This collection of masks seems suspect.
7863   if (NumElts == 2)
7864     return true;
7865   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7866     return (isMOVLMask(Mask, VT)  ||
7867             isCommutedMOVLMask(Mask, VT, true) ||
7868             isSHUFPMask(Mask, VT) ||
7869             isCommutedSHUFPMask(Mask, VT));
7870   }
7871   return false;
7872 }
7873
7874 //===----------------------------------------------------------------------===//
7875 //                           X86 Scheduler Hooks
7876 //===----------------------------------------------------------------------===//
7877
7878 // private utility function
7879 MachineBasicBlock *
7880 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7881                                                        MachineBasicBlock *MBB,
7882                                                        unsigned regOpc,
7883                                                        unsigned immOpc,
7884                                                        unsigned LoadOpc,
7885                                                        unsigned CXchgOpc,
7886                                                        unsigned copyOpc,
7887                                                        unsigned notOpc,
7888                                                        unsigned EAXreg,
7889                                                        TargetRegisterClass *RC,
7890                                                        bool invSrc) const {
7891   // For the atomic bitwise operator, we generate
7892   //   thisMBB:
7893   //   newMBB:
7894   //     ld  t1 = [bitinstr.addr]
7895   //     op  t2 = t1, [bitinstr.val]
7896   //     mov EAX = t1
7897   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7898   //     bz  newMBB
7899   //     fallthrough -->nextMBB
7900   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7901   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7902   MachineFunction::iterator MBBIter = MBB;
7903   ++MBBIter;
7904
7905   /// First build the CFG
7906   MachineFunction *F = MBB->getParent();
7907   MachineBasicBlock *thisMBB = MBB;
7908   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7909   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7910   F->insert(MBBIter, newMBB);
7911   F->insert(MBBIter, nextMBB);
7912
7913   // Move all successors to thisMBB to nextMBB
7914   nextMBB->transferSuccessors(thisMBB);
7915
7916   // Update thisMBB to fall through to newMBB
7917   thisMBB->addSuccessor(newMBB);
7918
7919   // newMBB jumps to itself and fall through to nextMBB
7920   newMBB->addSuccessor(nextMBB);
7921   newMBB->addSuccessor(newMBB);
7922
7923   // Insert instructions into newMBB based on incoming instruction
7924   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7925          "unexpected number of operands");
7926   DebugLoc dl = bInstr->getDebugLoc();
7927   MachineOperand& destOper = bInstr->getOperand(0);
7928   MachineOperand* argOpers[2 + X86AddrNumOperands];
7929   int numArgs = bInstr->getNumOperands() - 1;
7930   for (int i=0; i < numArgs; ++i)
7931     argOpers[i] = &bInstr->getOperand(i+1);
7932
7933   // x86 address has 4 operands: base, index, scale, and displacement
7934   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7935   int valArgIndx = lastAddrIndx + 1;
7936
7937   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7938   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7939   for (int i=0; i <= lastAddrIndx; ++i)
7940     (*MIB).addOperand(*argOpers[i]);
7941
7942   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7943   if (invSrc) {
7944     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7945   }
7946   else
7947     tt = t1;
7948
7949   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7950   assert((argOpers[valArgIndx]->isReg() ||
7951           argOpers[valArgIndx]->isImm()) &&
7952          "invalid operand");
7953   if (argOpers[valArgIndx]->isReg())
7954     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7955   else
7956     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7957   MIB.addReg(tt);
7958   (*MIB).addOperand(*argOpers[valArgIndx]);
7959
7960   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7961   MIB.addReg(t1);
7962
7963   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7964   for (int i=0; i <= lastAddrIndx; ++i)
7965     (*MIB).addOperand(*argOpers[i]);
7966   MIB.addReg(t2);
7967   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7968   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7969                     bInstr->memoperands_end());
7970
7971   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7972   MIB.addReg(EAXreg);
7973
7974   // insert branch
7975   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
7976
7977   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7978   return nextMBB;
7979 }
7980
7981 // private utility function:  64 bit atomics on 32 bit host.
7982 MachineBasicBlock *
7983 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7984                                                        MachineBasicBlock *MBB,
7985                                                        unsigned regOpcL,
7986                                                        unsigned regOpcH,
7987                                                        unsigned immOpcL,
7988                                                        unsigned immOpcH,
7989                                                        bool invSrc) const {
7990   // For the atomic bitwise operator, we generate
7991   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7992   //     ld t1,t2 = [bitinstr.addr]
7993   //   newMBB:
7994   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7995   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7996   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7997   //     mov ECX, EBX <- t5, t6
7998   //     mov EAX, EDX <- t1, t2
7999   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8000   //     mov t3, t4 <- EAX, EDX
8001   //     bz  newMBB
8002   //     result in out1, out2
8003   //     fallthrough -->nextMBB
8004
8005   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8006   const unsigned LoadOpc = X86::MOV32rm;
8007   const unsigned copyOpc = X86::MOV32rr;
8008   const unsigned NotOpc = X86::NOT32r;
8009   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8010   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8011   MachineFunction::iterator MBBIter = MBB;
8012   ++MBBIter;
8013
8014   /// First build the CFG
8015   MachineFunction *F = MBB->getParent();
8016   MachineBasicBlock *thisMBB = MBB;
8017   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8018   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8019   F->insert(MBBIter, newMBB);
8020   F->insert(MBBIter, nextMBB);
8021
8022   // Move all successors to thisMBB to nextMBB
8023   nextMBB->transferSuccessors(thisMBB);
8024
8025   // Update thisMBB to fall through to newMBB
8026   thisMBB->addSuccessor(newMBB);
8027
8028   // newMBB jumps to itself and fall through to nextMBB
8029   newMBB->addSuccessor(nextMBB);
8030   newMBB->addSuccessor(newMBB);
8031
8032   DebugLoc dl = bInstr->getDebugLoc();
8033   // Insert instructions into newMBB based on incoming instruction
8034   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8035   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8036          "unexpected number of operands");
8037   MachineOperand& dest1Oper = bInstr->getOperand(0);
8038   MachineOperand& dest2Oper = bInstr->getOperand(1);
8039   MachineOperand* argOpers[2 + X86AddrNumOperands];
8040   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8041     argOpers[i] = &bInstr->getOperand(i+2);
8042
8043   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8044   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8045
8046   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8047   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8048   for (int i=0; i <= lastAddrIndx; ++i)
8049     (*MIB).addOperand(*argOpers[i]);
8050   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8051   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8052   // add 4 to displacement.
8053   for (int i=0; i <= lastAddrIndx-2; ++i)
8054     (*MIB).addOperand(*argOpers[i]);
8055   MachineOperand newOp3 = *(argOpers[3]);
8056   if (newOp3.isImm())
8057     newOp3.setImm(newOp3.getImm()+4);
8058   else
8059     newOp3.setOffset(newOp3.getOffset()+4);
8060   (*MIB).addOperand(newOp3);
8061   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8062
8063   // t3/4 are defined later, at the bottom of the loop
8064   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8065   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8066   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8067     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8068   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8069     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8070
8071   // The subsequent operations should be using the destination registers of
8072   //the PHI instructions.
8073   if (invSrc) {
8074     t1 = F->getRegInfo().createVirtualRegister(RC);
8075     t2 = F->getRegInfo().createVirtualRegister(RC);
8076     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8077     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8078   } else {
8079     t1 = dest1Oper.getReg();
8080     t2 = dest2Oper.getReg();
8081   }
8082
8083   int valArgIndx = lastAddrIndx + 1;
8084   assert((argOpers[valArgIndx]->isReg() ||
8085           argOpers[valArgIndx]->isImm()) &&
8086          "invalid operand");
8087   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8088   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8089   if (argOpers[valArgIndx]->isReg())
8090     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8091   else
8092     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8093   if (regOpcL != X86::MOV32rr)
8094     MIB.addReg(t1);
8095   (*MIB).addOperand(*argOpers[valArgIndx]);
8096   assert(argOpers[valArgIndx + 1]->isReg() ==
8097          argOpers[valArgIndx]->isReg());
8098   assert(argOpers[valArgIndx + 1]->isImm() ==
8099          argOpers[valArgIndx]->isImm());
8100   if (argOpers[valArgIndx + 1]->isReg())
8101     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8102   else
8103     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8104   if (regOpcH != X86::MOV32rr)
8105     MIB.addReg(t2);
8106   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8107
8108   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8109   MIB.addReg(t1);
8110   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8111   MIB.addReg(t2);
8112
8113   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8114   MIB.addReg(t5);
8115   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8116   MIB.addReg(t6);
8117
8118   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8119   for (int i=0; i <= lastAddrIndx; ++i)
8120     (*MIB).addOperand(*argOpers[i]);
8121
8122   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8123   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8124                     bInstr->memoperands_end());
8125
8126   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8127   MIB.addReg(X86::EAX);
8128   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8129   MIB.addReg(X86::EDX);
8130
8131   // insert branch
8132   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8133
8134   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8135   return nextMBB;
8136 }
8137
8138 // private utility function
8139 MachineBasicBlock *
8140 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8141                                                       MachineBasicBlock *MBB,
8142                                                       unsigned cmovOpc) const {
8143   // For the atomic min/max operator, we generate
8144   //   thisMBB:
8145   //   newMBB:
8146   //     ld t1 = [min/max.addr]
8147   //     mov t2 = [min/max.val]
8148   //     cmp  t1, t2
8149   //     cmov[cond] t2 = t1
8150   //     mov EAX = t1
8151   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8152   //     bz   newMBB
8153   //     fallthrough -->nextMBB
8154   //
8155   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8156   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8157   MachineFunction::iterator MBBIter = MBB;
8158   ++MBBIter;
8159
8160   /// First build the CFG
8161   MachineFunction *F = MBB->getParent();
8162   MachineBasicBlock *thisMBB = MBB;
8163   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8164   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8165   F->insert(MBBIter, newMBB);
8166   F->insert(MBBIter, nextMBB);
8167
8168   // Move all successors of thisMBB to nextMBB
8169   nextMBB->transferSuccessors(thisMBB);
8170
8171   // Update thisMBB to fall through to newMBB
8172   thisMBB->addSuccessor(newMBB);
8173
8174   // newMBB jumps to newMBB and fall through to nextMBB
8175   newMBB->addSuccessor(nextMBB);
8176   newMBB->addSuccessor(newMBB);
8177
8178   DebugLoc dl = mInstr->getDebugLoc();
8179   // Insert instructions into newMBB based on incoming instruction
8180   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8181          "unexpected number of operands");
8182   MachineOperand& destOper = mInstr->getOperand(0);
8183   MachineOperand* argOpers[2 + X86AddrNumOperands];
8184   int numArgs = mInstr->getNumOperands() - 1;
8185   for (int i=0; i < numArgs; ++i)
8186     argOpers[i] = &mInstr->getOperand(i+1);
8187
8188   // x86 address has 4 operands: base, index, scale, and displacement
8189   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8190   int valArgIndx = lastAddrIndx + 1;
8191
8192   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8193   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8194   for (int i=0; i <= lastAddrIndx; ++i)
8195     (*MIB).addOperand(*argOpers[i]);
8196
8197   // We only support register and immediate values
8198   assert((argOpers[valArgIndx]->isReg() ||
8199           argOpers[valArgIndx]->isImm()) &&
8200          "invalid operand");
8201
8202   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8203   if (argOpers[valArgIndx]->isReg())
8204     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8205   else
8206     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8207   (*MIB).addOperand(*argOpers[valArgIndx]);
8208
8209   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8210   MIB.addReg(t1);
8211
8212   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8213   MIB.addReg(t1);
8214   MIB.addReg(t2);
8215
8216   // Generate movc
8217   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8218   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8219   MIB.addReg(t2);
8220   MIB.addReg(t1);
8221
8222   // Cmp and exchange if none has modified the memory location
8223   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8224   for (int i=0; i <= lastAddrIndx; ++i)
8225     (*MIB).addOperand(*argOpers[i]);
8226   MIB.addReg(t3);
8227   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8228   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8229                     mInstr->memoperands_end());
8230
8231   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8232   MIB.addReg(X86::EAX);
8233
8234   // insert branch
8235   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8236
8237   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8238   return nextMBB;
8239 }
8240
8241 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8242 // all of this code can be replaced with that in the .td file.
8243 MachineBasicBlock *
8244 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8245                             unsigned numArgs, bool memArg) const {
8246
8247   MachineFunction *F = BB->getParent();
8248   DebugLoc dl = MI->getDebugLoc();
8249   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8250
8251   unsigned Opc;
8252   if (memArg)
8253     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8254   else
8255     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8256
8257   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8258
8259   for (unsigned i = 0; i < numArgs; ++i) {
8260     MachineOperand &Op = MI->getOperand(i+1);
8261
8262     if (!(Op.isReg() && Op.isImplicit()))
8263       MIB.addOperand(Op);
8264   }
8265
8266   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8267     .addReg(X86::XMM0);
8268
8269   F->DeleteMachineInstr(MI);
8270
8271   return BB;
8272 }
8273
8274 MachineBasicBlock *
8275 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8276                                                  MachineInstr *MI,
8277                                                  MachineBasicBlock *MBB) const {
8278   // Emit code to save XMM registers to the stack. The ABI says that the
8279   // number of registers to save is given in %al, so it's theoretically
8280   // possible to do an indirect jump trick to avoid saving all of them,
8281   // however this code takes a simpler approach and just executes all
8282   // of the stores if %al is non-zero. It's less code, and it's probably
8283   // easier on the hardware branch predictor, and stores aren't all that
8284   // expensive anyway.
8285
8286   // Create the new basic blocks. One block contains all the XMM stores,
8287   // and one block is the final destination regardless of whether any
8288   // stores were performed.
8289   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8290   MachineFunction *F = MBB->getParent();
8291   MachineFunction::iterator MBBIter = MBB;
8292   ++MBBIter;
8293   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8294   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8295   F->insert(MBBIter, XMMSaveMBB);
8296   F->insert(MBBIter, EndMBB);
8297
8298   // Set up the CFG.
8299   // Move any original successors of MBB to the end block.
8300   EndMBB->transferSuccessors(MBB);
8301   // The original block will now fall through to the XMM save block.
8302   MBB->addSuccessor(XMMSaveMBB);
8303   // The XMMSaveMBB will fall through to the end block.
8304   XMMSaveMBB->addSuccessor(EndMBB);
8305
8306   // Now add the instructions.
8307   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8308   DebugLoc DL = MI->getDebugLoc();
8309
8310   unsigned CountReg = MI->getOperand(0).getReg();
8311   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8312   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8313
8314   if (!Subtarget->isTargetWin64()) {
8315     // If %al is 0, branch around the XMM save block.
8316     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8317     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8318     MBB->addSuccessor(EndMBB);
8319   }
8320
8321   // In the XMM save block, save all the XMM argument registers.
8322   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8323     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8324     MachineMemOperand *MMO =
8325       F->getMachineMemOperand(
8326         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8327         MachineMemOperand::MOStore, Offset,
8328         /*Size=*/16, /*Align=*/16);
8329     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8330       .addFrameIndex(RegSaveFrameIndex)
8331       .addImm(/*Scale=*/1)
8332       .addReg(/*IndexReg=*/0)
8333       .addImm(/*Disp=*/Offset)
8334       .addReg(/*Segment=*/0)
8335       .addReg(MI->getOperand(i).getReg())
8336       .addMemOperand(MMO);
8337   }
8338
8339   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8340
8341   return EndMBB;
8342 }
8343
8344 MachineBasicBlock *
8345 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8346                                      MachineBasicBlock *BB,
8347                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8348   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8349   DebugLoc DL = MI->getDebugLoc();
8350
8351   // To "insert" a SELECT_CC instruction, we actually have to insert the
8352   // diamond control-flow pattern.  The incoming instruction knows the
8353   // destination vreg to set, the condition code register to branch on, the
8354   // true/false values to select between, and a branch opcode to use.
8355   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8356   MachineFunction::iterator It = BB;
8357   ++It;
8358
8359   //  thisMBB:
8360   //  ...
8361   //   TrueVal = ...
8362   //   cmpTY ccX, r1, r2
8363   //   bCC copy1MBB
8364   //   fallthrough --> copy0MBB
8365   MachineBasicBlock *thisMBB = BB;
8366   MachineFunction *F = BB->getParent();
8367   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8368   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8369   unsigned Opc =
8370     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8371   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8372   F->insert(It, copy0MBB);
8373   F->insert(It, sinkMBB);
8374   // Update machine-CFG edges by first adding all successors of the current
8375   // block to the new block which will contain the Phi node for the select.
8376   // Also inform sdisel of the edge changes.
8377   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8378          E = BB->succ_end(); I != E; ++I) {
8379     EM->insert(std::make_pair(*I, sinkMBB));
8380     sinkMBB->addSuccessor(*I);
8381   }
8382   // Next, remove all successors of the current block, and add the true
8383   // and fallthrough blocks as its successors.
8384   while (!BB->succ_empty())
8385     BB->removeSuccessor(BB->succ_begin());
8386   // Add the true and fallthrough blocks as its successors.
8387   BB->addSuccessor(copy0MBB);
8388   BB->addSuccessor(sinkMBB);
8389
8390   //  copy0MBB:
8391   //   %FalseValue = ...
8392   //   # fallthrough to sinkMBB
8393   BB = copy0MBB;
8394
8395   // Update machine-CFG edges
8396   BB->addSuccessor(sinkMBB);
8397
8398   //  sinkMBB:
8399   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8400   //  ...
8401   BB = sinkMBB;
8402   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8403     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8404     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8405
8406   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8407   return BB;
8408 }
8409
8410 MachineBasicBlock *
8411 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8412                                           MachineBasicBlock *BB,
8413                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8414   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8415   DebugLoc DL = MI->getDebugLoc();
8416   MachineFunction *F = BB->getParent();
8417
8418   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8419   // non-trivial part is impdef of ESP.
8420   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8421   // mingw-w64.
8422
8423   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8424     .addExternalSymbol("_alloca")
8425     .addReg(X86::EAX, RegState::Implicit)
8426     .addReg(X86::ESP, RegState::Implicit)
8427     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8428     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8429
8430   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8431   return BB;
8432 }
8433
8434 MachineBasicBlock *
8435 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8436                                                MachineBasicBlock *BB,
8437                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8438   switch (MI->getOpcode()) {
8439   default: assert(false && "Unexpected instr type to insert");
8440   case X86::MINGW_ALLOCA:
8441     return EmitLoweredMingwAlloca(MI, BB, EM);
8442   case X86::CMOV_GR8:
8443   case X86::CMOV_V1I64:
8444   case X86::CMOV_FR32:
8445   case X86::CMOV_FR64:
8446   case X86::CMOV_V4F32:
8447   case X86::CMOV_V2F64:
8448   case X86::CMOV_V2I64:
8449   case X86::CMOV_GR16:
8450   case X86::CMOV_GR32:
8451   case X86::CMOV_RFP32:
8452   case X86::CMOV_RFP64:
8453   case X86::CMOV_RFP80:
8454     return EmitLoweredSelect(MI, BB, EM);
8455
8456   case X86::FP32_TO_INT16_IN_MEM:
8457   case X86::FP32_TO_INT32_IN_MEM:
8458   case X86::FP32_TO_INT64_IN_MEM:
8459   case X86::FP64_TO_INT16_IN_MEM:
8460   case X86::FP64_TO_INT32_IN_MEM:
8461   case X86::FP64_TO_INT64_IN_MEM:
8462   case X86::FP80_TO_INT16_IN_MEM:
8463   case X86::FP80_TO_INT32_IN_MEM:
8464   case X86::FP80_TO_INT64_IN_MEM: {
8465     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8466     DebugLoc DL = MI->getDebugLoc();
8467
8468     // Change the floating point control register to use "round towards zero"
8469     // mode when truncating to an integer value.
8470     MachineFunction *F = BB->getParent();
8471     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8472     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8473
8474     // Load the old value of the high byte of the control word...
8475     unsigned OldCW =
8476       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8477     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8478                       CWFrameIdx);
8479
8480     // Set the high part to be round to zero...
8481     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8482       .addImm(0xC7F);
8483
8484     // Reload the modified control word now...
8485     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8486
8487     // Restore the memory image of control word to original value
8488     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8489       .addReg(OldCW);
8490
8491     // Get the X86 opcode to use.
8492     unsigned Opc;
8493     switch (MI->getOpcode()) {
8494     default: llvm_unreachable("illegal opcode!");
8495     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8496     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8497     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8498     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8499     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8500     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8501     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8502     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8503     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8504     }
8505
8506     X86AddressMode AM;
8507     MachineOperand &Op = MI->getOperand(0);
8508     if (Op.isReg()) {
8509       AM.BaseType = X86AddressMode::RegBase;
8510       AM.Base.Reg = Op.getReg();
8511     } else {
8512       AM.BaseType = X86AddressMode::FrameIndexBase;
8513       AM.Base.FrameIndex = Op.getIndex();
8514     }
8515     Op = MI->getOperand(1);
8516     if (Op.isImm())
8517       AM.Scale = Op.getImm();
8518     Op = MI->getOperand(2);
8519     if (Op.isImm())
8520       AM.IndexReg = Op.getImm();
8521     Op = MI->getOperand(3);
8522     if (Op.isGlobal()) {
8523       AM.GV = Op.getGlobal();
8524     } else {
8525       AM.Disp = Op.getImm();
8526     }
8527     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8528                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8529
8530     // Reload the original control word now.
8531     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8532
8533     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8534     return BB;
8535   }
8536     // DBG_VALUE.  Only the frame index case is done here.
8537   case X86::DBG_VALUE: {
8538     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8539     DebugLoc DL = MI->getDebugLoc();
8540     X86AddressMode AM;
8541     MachineFunction *F = BB->getParent();
8542     AM.BaseType = X86AddressMode::FrameIndexBase;
8543     AM.Base.FrameIndex = MI->getOperand(0).getImm();
8544     addFullAddress(BuildMI(BB, DL, TII->get(X86::DBG_VALUE)), AM).
8545       addImm(MI->getOperand(1).getImm()).
8546       addMetadata(MI->getOperand(2).getMetadata());
8547     F->DeleteMachineInstr(MI);      // Remove pseudo.
8548     return BB;
8549   }
8550
8551     // String/text processing lowering.
8552   case X86::PCMPISTRM128REG:
8553     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8554   case X86::PCMPISTRM128MEM:
8555     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8556   case X86::PCMPESTRM128REG:
8557     return EmitPCMP(MI, BB, 5, false /* in mem */);
8558   case X86::PCMPESTRM128MEM:
8559     return EmitPCMP(MI, BB, 5, true /* in mem */);
8560
8561     // Atomic Lowering.
8562   case X86::ATOMAND32:
8563     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8564                                                X86::AND32ri, X86::MOV32rm,
8565                                                X86::LCMPXCHG32, X86::MOV32rr,
8566                                                X86::NOT32r, X86::EAX,
8567                                                X86::GR32RegisterClass);
8568   case X86::ATOMOR32:
8569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8570                                                X86::OR32ri, X86::MOV32rm,
8571                                                X86::LCMPXCHG32, X86::MOV32rr,
8572                                                X86::NOT32r, X86::EAX,
8573                                                X86::GR32RegisterClass);
8574   case X86::ATOMXOR32:
8575     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8576                                                X86::XOR32ri, X86::MOV32rm,
8577                                                X86::LCMPXCHG32, X86::MOV32rr,
8578                                                X86::NOT32r, X86::EAX,
8579                                                X86::GR32RegisterClass);
8580   case X86::ATOMNAND32:
8581     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8582                                                X86::AND32ri, X86::MOV32rm,
8583                                                X86::LCMPXCHG32, X86::MOV32rr,
8584                                                X86::NOT32r, X86::EAX,
8585                                                X86::GR32RegisterClass, true);
8586   case X86::ATOMMIN32:
8587     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8588   case X86::ATOMMAX32:
8589     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8590   case X86::ATOMUMIN32:
8591     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8592   case X86::ATOMUMAX32:
8593     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8594
8595   case X86::ATOMAND16:
8596     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8597                                                X86::AND16ri, X86::MOV16rm,
8598                                                X86::LCMPXCHG16, X86::MOV16rr,
8599                                                X86::NOT16r, X86::AX,
8600                                                X86::GR16RegisterClass);
8601   case X86::ATOMOR16:
8602     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8603                                                X86::OR16ri, X86::MOV16rm,
8604                                                X86::LCMPXCHG16, X86::MOV16rr,
8605                                                X86::NOT16r, X86::AX,
8606                                                X86::GR16RegisterClass);
8607   case X86::ATOMXOR16:
8608     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8609                                                X86::XOR16ri, X86::MOV16rm,
8610                                                X86::LCMPXCHG16, X86::MOV16rr,
8611                                                X86::NOT16r, X86::AX,
8612                                                X86::GR16RegisterClass);
8613   case X86::ATOMNAND16:
8614     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8615                                                X86::AND16ri, X86::MOV16rm,
8616                                                X86::LCMPXCHG16, X86::MOV16rr,
8617                                                X86::NOT16r, X86::AX,
8618                                                X86::GR16RegisterClass, true);
8619   case X86::ATOMMIN16:
8620     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8621   case X86::ATOMMAX16:
8622     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8623   case X86::ATOMUMIN16:
8624     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8625   case X86::ATOMUMAX16:
8626     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8627
8628   case X86::ATOMAND8:
8629     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8630                                                X86::AND8ri, X86::MOV8rm,
8631                                                X86::LCMPXCHG8, X86::MOV8rr,
8632                                                X86::NOT8r, X86::AL,
8633                                                X86::GR8RegisterClass);
8634   case X86::ATOMOR8:
8635     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8636                                                X86::OR8ri, X86::MOV8rm,
8637                                                X86::LCMPXCHG8, X86::MOV8rr,
8638                                                X86::NOT8r, X86::AL,
8639                                                X86::GR8RegisterClass);
8640   case X86::ATOMXOR8:
8641     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8642                                                X86::XOR8ri, X86::MOV8rm,
8643                                                X86::LCMPXCHG8, X86::MOV8rr,
8644                                                X86::NOT8r, X86::AL,
8645                                                X86::GR8RegisterClass);
8646   case X86::ATOMNAND8:
8647     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8648                                                X86::AND8ri, X86::MOV8rm,
8649                                                X86::LCMPXCHG8, X86::MOV8rr,
8650                                                X86::NOT8r, X86::AL,
8651                                                X86::GR8RegisterClass, true);
8652   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8653   // This group is for 64-bit host.
8654   case X86::ATOMAND64:
8655     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8656                                                X86::AND64ri32, X86::MOV64rm,
8657                                                X86::LCMPXCHG64, X86::MOV64rr,
8658                                                X86::NOT64r, X86::RAX,
8659                                                X86::GR64RegisterClass);
8660   case X86::ATOMOR64:
8661     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8662                                                X86::OR64ri32, X86::MOV64rm,
8663                                                X86::LCMPXCHG64, X86::MOV64rr,
8664                                                X86::NOT64r, X86::RAX,
8665                                                X86::GR64RegisterClass);
8666   case X86::ATOMXOR64:
8667     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8668                                                X86::XOR64ri32, X86::MOV64rm,
8669                                                X86::LCMPXCHG64, X86::MOV64rr,
8670                                                X86::NOT64r, X86::RAX,
8671                                                X86::GR64RegisterClass);
8672   case X86::ATOMNAND64:
8673     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8674                                                X86::AND64ri32, X86::MOV64rm,
8675                                                X86::LCMPXCHG64, X86::MOV64rr,
8676                                                X86::NOT64r, X86::RAX,
8677                                                X86::GR64RegisterClass, true);
8678   case X86::ATOMMIN64:
8679     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8680   case X86::ATOMMAX64:
8681     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8682   case X86::ATOMUMIN64:
8683     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8684   case X86::ATOMUMAX64:
8685     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8686
8687   // This group does 64-bit operations on a 32-bit host.
8688   case X86::ATOMAND6432:
8689     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8690                                                X86::AND32rr, X86::AND32rr,
8691                                                X86::AND32ri, X86::AND32ri,
8692                                                false);
8693   case X86::ATOMOR6432:
8694     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8695                                                X86::OR32rr, X86::OR32rr,
8696                                                X86::OR32ri, X86::OR32ri,
8697                                                false);
8698   case X86::ATOMXOR6432:
8699     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8700                                                X86::XOR32rr, X86::XOR32rr,
8701                                                X86::XOR32ri, X86::XOR32ri,
8702                                                false);
8703   case X86::ATOMNAND6432:
8704     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8705                                                X86::AND32rr, X86::AND32rr,
8706                                                X86::AND32ri, X86::AND32ri,
8707                                                true);
8708   case X86::ATOMADD6432:
8709     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8710                                                X86::ADD32rr, X86::ADC32rr,
8711                                                X86::ADD32ri, X86::ADC32ri,
8712                                                false);
8713   case X86::ATOMSUB6432:
8714     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8715                                                X86::SUB32rr, X86::SBB32rr,
8716                                                X86::SUB32ri, X86::SBB32ri,
8717                                                false);
8718   case X86::ATOMSWAP6432:
8719     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8720                                                X86::MOV32rr, X86::MOV32rr,
8721                                                X86::MOV32ri, X86::MOV32ri,
8722                                                false);
8723   case X86::VASTART_SAVE_XMM_REGS:
8724     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8725   }
8726 }
8727
8728 //===----------------------------------------------------------------------===//
8729 //                           X86 Optimization Hooks
8730 //===----------------------------------------------------------------------===//
8731
8732 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8733                                                        const APInt &Mask,
8734                                                        APInt &KnownZero,
8735                                                        APInt &KnownOne,
8736                                                        const SelectionDAG &DAG,
8737                                                        unsigned Depth) const {
8738   unsigned Opc = Op.getOpcode();
8739   assert((Opc >= ISD::BUILTIN_OP_END ||
8740           Opc == ISD::INTRINSIC_WO_CHAIN ||
8741           Opc == ISD::INTRINSIC_W_CHAIN ||
8742           Opc == ISD::INTRINSIC_VOID) &&
8743          "Should use MaskedValueIsZero if you don't know whether Op"
8744          " is a target node!");
8745
8746   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8747   switch (Opc) {
8748   default: break;
8749   case X86ISD::ADD:
8750   case X86ISD::SUB:
8751   case X86ISD::SMUL:
8752   case X86ISD::UMUL:
8753   case X86ISD::INC:
8754   case X86ISD::DEC:
8755   case X86ISD::OR:
8756   case X86ISD::XOR:
8757   case X86ISD::AND:
8758     // These nodes' second result is a boolean.
8759     if (Op.getResNo() == 0)
8760       break;
8761     // Fallthrough
8762   case X86ISD::SETCC:
8763     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8764                                        Mask.getBitWidth() - 1);
8765     break;
8766   }
8767 }
8768
8769 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8770 /// node is a GlobalAddress + offset.
8771 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8772                                        GlobalValue* &GA, int64_t &Offset) const{
8773   if (N->getOpcode() == X86ISD::Wrapper) {
8774     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8775       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8776       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8777       return true;
8778     }
8779   }
8780   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8781 }
8782
8783 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8784                                      EVT EltVT, LoadSDNode *&LDBase,
8785                                      unsigned &LastLoadedElt,
8786                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8787                                      const TargetLowering &TLI) {
8788   LDBase = NULL;
8789   LastLoadedElt = -1U;
8790   for (unsigned i = 0; i < NumElems; ++i) {
8791     if (N->getMaskElt(i) < 0) {
8792       if (!LDBase)
8793         return false;
8794       continue;
8795     }
8796
8797     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8798     if (!Elt.getNode() ||
8799         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8800       return false;
8801     if (!LDBase) {
8802       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8803         return false;
8804       LDBase = cast<LoadSDNode>(Elt.getNode());
8805       LastLoadedElt = i;
8806       continue;
8807     }
8808     if (Elt.getOpcode() == ISD::UNDEF)
8809       continue;
8810
8811     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8812     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8813       return false;
8814     LastLoadedElt = i;
8815   }
8816   return true;
8817 }
8818
8819 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8820 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8821 /// if the load addresses are consecutive, non-overlapping, and in the right
8822 /// order.  In the case of v2i64, it will see if it can rewrite the
8823 /// shuffle to be an appropriate build vector so it can take advantage of
8824 // performBuildVectorCombine.
8825 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8826                                      const TargetLowering &TLI) {
8827   DebugLoc dl = N->getDebugLoc();
8828   EVT VT = N->getValueType(0);
8829   EVT EltVT = VT.getVectorElementType();
8830   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8831   unsigned NumElems = VT.getVectorNumElements();
8832
8833   if (VT.getSizeInBits() != 128)
8834     return SDValue();
8835
8836   // Try to combine a vector_shuffle into a 128-bit load.
8837   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8838   LoadSDNode *LD = NULL;
8839   unsigned LastLoadedElt;
8840   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8841                                 MFI, TLI))
8842     return SDValue();
8843
8844   if (LastLoadedElt == NumElems - 1) {
8845     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8846       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8847                          LD->getSrcValue(), LD->getSrcValueOffset(),
8848                          LD->isVolatile(), LD->isNonTemporal(), 0);
8849     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8850                        LD->getSrcValue(), LD->getSrcValueOffset(),
8851                        LD->isVolatile(), LD->isNonTemporal(),
8852                        LD->getAlignment());
8853   } else if (NumElems == 4 && LastLoadedElt == 1) {
8854     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8855     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8856     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8857     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8858   }
8859   return SDValue();
8860 }
8861
8862 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8863 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8864                                     const X86Subtarget *Subtarget) {
8865   DebugLoc DL = N->getDebugLoc();
8866   SDValue Cond = N->getOperand(0);
8867   // Get the LHS/RHS of the select.
8868   SDValue LHS = N->getOperand(1);
8869   SDValue RHS = N->getOperand(2);
8870
8871   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8872   // instructions match the semantics of the common C idiom x<y?x:y but not
8873   // x<=y?x:y, because of how they handle negative zero (which can be
8874   // ignored in unsafe-math mode).
8875   if (Subtarget->hasSSE2() &&
8876       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8877       Cond.getOpcode() == ISD::SETCC) {
8878     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8879
8880     unsigned Opcode = 0;
8881     // Check for x CC y ? x : y.
8882     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
8883         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
8884       switch (CC) {
8885       default: break;
8886       case ISD::SETULT:
8887         // Converting this to a min would handle NaNs incorrectly, and swapping
8888         // the operands would cause it to handle comparisons between positive
8889         // and negative zero incorrectly.
8890         if (!FiniteOnlyFPMath() &&
8891             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8892           if (!UnsafeFPMath &&
8893               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8894             break;
8895           std::swap(LHS, RHS);
8896         }
8897         Opcode = X86ISD::FMIN;
8898         break;
8899       case ISD::SETOLE:
8900         // Converting this to a min would handle comparisons between positive
8901         // and negative zero incorrectly.
8902         if (!UnsafeFPMath &&
8903             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
8904           break;
8905         Opcode = X86ISD::FMIN;
8906         break;
8907       case ISD::SETULE:
8908         // Converting this to a min would handle both negative zeros and NaNs
8909         // incorrectly, but we can swap the operands to fix both.
8910         std::swap(LHS, RHS);
8911       case ISD::SETOLT:
8912       case ISD::SETLT:
8913       case ISD::SETLE:
8914         Opcode = X86ISD::FMIN;
8915         break;
8916
8917       case ISD::SETOGE:
8918         // Converting this to a max would handle comparisons between positive
8919         // and negative zero incorrectly.
8920         if (!UnsafeFPMath &&
8921             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
8922           break;
8923         Opcode = X86ISD::FMAX;
8924         break;
8925       case ISD::SETUGT:
8926         // Converting this to a max would handle NaNs incorrectly, and swapping
8927         // the operands would cause it to handle comparisons between positive
8928         // and negative zero incorrectly.
8929         if (!FiniteOnlyFPMath() &&
8930             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8931           if (!UnsafeFPMath &&
8932               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8933             break;
8934           std::swap(LHS, RHS);
8935         }
8936         Opcode = X86ISD::FMAX;
8937         break;
8938       case ISD::SETUGE:
8939         // Converting this to a max would handle both negative zeros and NaNs
8940         // incorrectly, but we can swap the operands to fix both.
8941         std::swap(LHS, RHS);
8942       case ISD::SETOGT:
8943       case ISD::SETGT:
8944       case ISD::SETGE:
8945         Opcode = X86ISD::FMAX;
8946         break;
8947       }
8948     // Check for x CC y ? y : x -- a min/max with reversed arms.
8949     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
8950                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
8951       switch (CC) {
8952       default: break;
8953       case ISD::SETOGE:
8954         // Converting this to a min would handle comparisons between positive
8955         // and negative zero incorrectly, and swapping the operands would
8956         // cause it to handle NaNs incorrectly.
8957         if (!UnsafeFPMath &&
8958             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
8959           if (!FiniteOnlyFPMath() &&
8960               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8961             break;
8962           std::swap(LHS, RHS);
8963         }
8964         Opcode = X86ISD::FMIN;
8965         break;
8966       case ISD::SETUGT:
8967         // Converting this to a min would handle NaNs incorrectly.
8968         if (!UnsafeFPMath &&
8969             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8970           break;
8971         Opcode = X86ISD::FMIN;
8972         break;
8973       case ISD::SETUGE:
8974         // Converting this to a min would handle both negative zeros and NaNs
8975         // incorrectly, but we can swap the operands to fix both.
8976         std::swap(LHS, RHS);
8977       case ISD::SETOGT:
8978       case ISD::SETGT:
8979       case ISD::SETGE:
8980         Opcode = X86ISD::FMIN;
8981         break;
8982
8983       case ISD::SETULT:
8984         // Converting this to a max would handle NaNs incorrectly.
8985         if (!FiniteOnlyFPMath() &&
8986             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8987           break;
8988         Opcode = X86ISD::FMAX;
8989         break;
8990       case ISD::SETOLE:
8991         // Converting this to a max would handle comparisons between positive
8992         // and negative zero incorrectly, and swapping the operands would
8993         // cause it to handle NaNs incorrectly.
8994         if (!UnsafeFPMath &&
8995             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
8996           if (!FiniteOnlyFPMath() &&
8997               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8998             break;
8999           std::swap(LHS, RHS);
9000         }
9001         Opcode = X86ISD::FMAX;
9002         break;
9003       case ISD::SETULE:
9004         // Converting this to a max would handle both negative zeros and NaNs
9005         // incorrectly, but we can swap the operands to fix both.
9006         std::swap(LHS, RHS);
9007       case ISD::SETOLT:
9008       case ISD::SETLT:
9009       case ISD::SETLE:
9010         Opcode = X86ISD::FMAX;
9011         break;
9012       }
9013     }
9014
9015     if (Opcode)
9016       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9017   }
9018
9019   // If this is a select between two integer constants, try to do some
9020   // optimizations.
9021   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9022     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9023       // Don't do this for crazy integer types.
9024       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9025         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9026         // so that TrueC (the true value) is larger than FalseC.
9027         bool NeedsCondInvert = false;
9028
9029         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9030             // Efficiently invertible.
9031             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9032              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9033               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9034           NeedsCondInvert = true;
9035           std::swap(TrueC, FalseC);
9036         }
9037
9038         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9039         if (FalseC->getAPIntValue() == 0 &&
9040             TrueC->getAPIntValue().isPowerOf2()) {
9041           if (NeedsCondInvert) // Invert the condition if needed.
9042             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9043                                DAG.getConstant(1, Cond.getValueType()));
9044
9045           // Zero extend the condition if needed.
9046           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9047
9048           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9049           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9050                              DAG.getConstant(ShAmt, MVT::i8));
9051         }
9052
9053         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9054         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9055           if (NeedsCondInvert) // Invert the condition if needed.
9056             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9057                                DAG.getConstant(1, Cond.getValueType()));
9058
9059           // Zero extend the condition if needed.
9060           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9061                              FalseC->getValueType(0), Cond);
9062           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9063                              SDValue(FalseC, 0));
9064         }
9065
9066         // Optimize cases that will turn into an LEA instruction.  This requires
9067         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9068         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9069           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9070           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9071
9072           bool isFastMultiplier = false;
9073           if (Diff < 10) {
9074             switch ((unsigned char)Diff) {
9075               default: break;
9076               case 1:  // result = add base, cond
9077               case 2:  // result = lea base(    , cond*2)
9078               case 3:  // result = lea base(cond, cond*2)
9079               case 4:  // result = lea base(    , cond*4)
9080               case 5:  // result = lea base(cond, cond*4)
9081               case 8:  // result = lea base(    , cond*8)
9082               case 9:  // result = lea base(cond, cond*8)
9083                 isFastMultiplier = true;
9084                 break;
9085             }
9086           }
9087
9088           if (isFastMultiplier) {
9089             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9090             if (NeedsCondInvert) // Invert the condition if needed.
9091               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9092                                  DAG.getConstant(1, Cond.getValueType()));
9093
9094             // Zero extend the condition if needed.
9095             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9096                                Cond);
9097             // Scale the condition by the difference.
9098             if (Diff != 1)
9099               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9100                                  DAG.getConstant(Diff, Cond.getValueType()));
9101
9102             // Add the base if non-zero.
9103             if (FalseC->getAPIntValue() != 0)
9104               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9105                                  SDValue(FalseC, 0));
9106             return Cond;
9107           }
9108         }
9109       }
9110   }
9111
9112   return SDValue();
9113 }
9114
9115 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9116 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9117                                   TargetLowering::DAGCombinerInfo &DCI) {
9118   DebugLoc DL = N->getDebugLoc();
9119
9120   // If the flag operand isn't dead, don't touch this CMOV.
9121   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9122     return SDValue();
9123
9124   // If this is a select between two integer constants, try to do some
9125   // optimizations.  Note that the operands are ordered the opposite of SELECT
9126   // operands.
9127   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9128     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9129       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9130       // larger than FalseC (the false value).
9131       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9132
9133       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9134         CC = X86::GetOppositeBranchCondition(CC);
9135         std::swap(TrueC, FalseC);
9136       }
9137
9138       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9139       // This is efficient for any integer data type (including i8/i16) and
9140       // shift amount.
9141       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9142         SDValue Cond = N->getOperand(3);
9143         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9144                            DAG.getConstant(CC, MVT::i8), Cond);
9145
9146         // Zero extend the condition if needed.
9147         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9148
9149         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9150         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9151                            DAG.getConstant(ShAmt, MVT::i8));
9152         if (N->getNumValues() == 2)  // Dead flag value?
9153           return DCI.CombineTo(N, Cond, SDValue());
9154         return Cond;
9155       }
9156
9157       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9158       // for any integer data type, including i8/i16.
9159       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9160         SDValue Cond = N->getOperand(3);
9161         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9162                            DAG.getConstant(CC, MVT::i8), Cond);
9163
9164         // Zero extend the condition if needed.
9165         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9166                            FalseC->getValueType(0), Cond);
9167         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9168                            SDValue(FalseC, 0));
9169
9170         if (N->getNumValues() == 2)  // Dead flag value?
9171           return DCI.CombineTo(N, Cond, SDValue());
9172         return Cond;
9173       }
9174
9175       // Optimize cases that will turn into an LEA instruction.  This requires
9176       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9177       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9178         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9179         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9180
9181         bool isFastMultiplier = false;
9182         if (Diff < 10) {
9183           switch ((unsigned char)Diff) {
9184           default: break;
9185           case 1:  // result = add base, cond
9186           case 2:  // result = lea base(    , cond*2)
9187           case 3:  // result = lea base(cond, cond*2)
9188           case 4:  // result = lea base(    , cond*4)
9189           case 5:  // result = lea base(cond, cond*4)
9190           case 8:  // result = lea base(    , cond*8)
9191           case 9:  // result = lea base(cond, cond*8)
9192             isFastMultiplier = true;
9193             break;
9194           }
9195         }
9196
9197         if (isFastMultiplier) {
9198           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9199           SDValue Cond = N->getOperand(3);
9200           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9201                              DAG.getConstant(CC, MVT::i8), Cond);
9202           // Zero extend the condition if needed.
9203           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9204                              Cond);
9205           // Scale the condition by the difference.
9206           if (Diff != 1)
9207             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9208                                DAG.getConstant(Diff, Cond.getValueType()));
9209
9210           // Add the base if non-zero.
9211           if (FalseC->getAPIntValue() != 0)
9212             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9213                                SDValue(FalseC, 0));
9214           if (N->getNumValues() == 2)  // Dead flag value?
9215             return DCI.CombineTo(N, Cond, SDValue());
9216           return Cond;
9217         }
9218       }
9219     }
9220   }
9221   return SDValue();
9222 }
9223
9224
9225 /// PerformMulCombine - Optimize a single multiply with constant into two
9226 /// in order to implement it with two cheaper instructions, e.g.
9227 /// LEA + SHL, LEA + LEA.
9228 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9229                                  TargetLowering::DAGCombinerInfo &DCI) {
9230   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9231     return SDValue();
9232
9233   EVT VT = N->getValueType(0);
9234   if (VT != MVT::i64)
9235     return SDValue();
9236
9237   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9238   if (!C)
9239     return SDValue();
9240   uint64_t MulAmt = C->getZExtValue();
9241   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9242     return SDValue();
9243
9244   uint64_t MulAmt1 = 0;
9245   uint64_t MulAmt2 = 0;
9246   if ((MulAmt % 9) == 0) {
9247     MulAmt1 = 9;
9248     MulAmt2 = MulAmt / 9;
9249   } else if ((MulAmt % 5) == 0) {
9250     MulAmt1 = 5;
9251     MulAmt2 = MulAmt / 5;
9252   } else if ((MulAmt % 3) == 0) {
9253     MulAmt1 = 3;
9254     MulAmt2 = MulAmt / 3;
9255   }
9256   if (MulAmt2 &&
9257       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9258     DebugLoc DL = N->getDebugLoc();
9259
9260     if (isPowerOf2_64(MulAmt2) &&
9261         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9262       // If second multiplifer is pow2, issue it first. We want the multiply by
9263       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9264       // is an add.
9265       std::swap(MulAmt1, MulAmt2);
9266
9267     SDValue NewMul;
9268     if (isPowerOf2_64(MulAmt1))
9269       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9270                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9271     else
9272       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9273                            DAG.getConstant(MulAmt1, VT));
9274
9275     if (isPowerOf2_64(MulAmt2))
9276       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9277                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9278     else
9279       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9280                            DAG.getConstant(MulAmt2, VT));
9281
9282     // Do not add new nodes to DAG combiner worklist.
9283     DCI.CombineTo(N, NewMul, false);
9284   }
9285   return SDValue();
9286 }
9287
9288 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9289   SDValue N0 = N->getOperand(0);
9290   SDValue N1 = N->getOperand(1);
9291   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9292   EVT VT = N0.getValueType();
9293
9294   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9295   // since the result of setcc_c is all zero's or all ones.
9296   if (N1C && N0.getOpcode() == ISD::AND &&
9297       N0.getOperand(1).getOpcode() == ISD::Constant) {
9298     SDValue N00 = N0.getOperand(0);
9299     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9300         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9301           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9302          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9303       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9304       APInt ShAmt = N1C->getAPIntValue();
9305       Mask = Mask.shl(ShAmt);
9306       if (Mask != 0)
9307         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9308                            N00, DAG.getConstant(Mask, VT));
9309     }
9310   }
9311
9312   return SDValue();
9313 }
9314
9315 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9316 ///                       when possible.
9317 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9318                                    const X86Subtarget *Subtarget) {
9319   EVT VT = N->getValueType(0);
9320   if (!VT.isVector() && VT.isInteger() &&
9321       N->getOpcode() == ISD::SHL)
9322     return PerformSHLCombine(N, DAG);
9323
9324   // On X86 with SSE2 support, we can transform this to a vector shift if
9325   // all elements are shifted by the same amount.  We can't do this in legalize
9326   // because the a constant vector is typically transformed to a constant pool
9327   // so we have no knowledge of the shift amount.
9328   if (!Subtarget->hasSSE2())
9329     return SDValue();
9330
9331   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9332     return SDValue();
9333
9334   SDValue ShAmtOp = N->getOperand(1);
9335   EVT EltVT = VT.getVectorElementType();
9336   DebugLoc DL = N->getDebugLoc();
9337   SDValue BaseShAmt = SDValue();
9338   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9339     unsigned NumElts = VT.getVectorNumElements();
9340     unsigned i = 0;
9341     for (; i != NumElts; ++i) {
9342       SDValue Arg = ShAmtOp.getOperand(i);
9343       if (Arg.getOpcode() == ISD::UNDEF) continue;
9344       BaseShAmt = Arg;
9345       break;
9346     }
9347     for (; i != NumElts; ++i) {
9348       SDValue Arg = ShAmtOp.getOperand(i);
9349       if (Arg.getOpcode() == ISD::UNDEF) continue;
9350       if (Arg != BaseShAmt) {
9351         return SDValue();
9352       }
9353     }
9354   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9355              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9356     SDValue InVec = ShAmtOp.getOperand(0);
9357     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9358       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9359       unsigned i = 0;
9360       for (; i != NumElts; ++i) {
9361         SDValue Arg = InVec.getOperand(i);
9362         if (Arg.getOpcode() == ISD::UNDEF) continue;
9363         BaseShAmt = Arg;
9364         break;
9365       }
9366     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9367        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9368          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9369          if (C->getZExtValue() == SplatIdx)
9370            BaseShAmt = InVec.getOperand(1);
9371        }
9372     }
9373     if (BaseShAmt.getNode() == 0)
9374       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9375                               DAG.getIntPtrConstant(0));
9376   } else
9377     return SDValue();
9378
9379   // The shift amount is an i32.
9380   if (EltVT.bitsGT(MVT::i32))
9381     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9382   else if (EltVT.bitsLT(MVT::i32))
9383     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9384
9385   // The shift amount is identical so we can do a vector shift.
9386   SDValue  ValOp = N->getOperand(0);
9387   switch (N->getOpcode()) {
9388   default:
9389     llvm_unreachable("Unknown shift opcode!");
9390     break;
9391   case ISD::SHL:
9392     if (VT == MVT::v2i64)
9393       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9394                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9395                          ValOp, BaseShAmt);
9396     if (VT == MVT::v4i32)
9397       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9398                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9399                          ValOp, BaseShAmt);
9400     if (VT == MVT::v8i16)
9401       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9402                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9403                          ValOp, BaseShAmt);
9404     break;
9405   case ISD::SRA:
9406     if (VT == MVT::v4i32)
9407       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9408                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9409                          ValOp, BaseShAmt);
9410     if (VT == MVT::v8i16)
9411       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9412                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9413                          ValOp, BaseShAmt);
9414     break;
9415   case ISD::SRL:
9416     if (VT == MVT::v2i64)
9417       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9418                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9419                          ValOp, BaseShAmt);
9420     if (VT == MVT::v4i32)
9421       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9422                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9423                          ValOp, BaseShAmt);
9424     if (VT ==  MVT::v8i16)
9425       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9426                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9427                          ValOp, BaseShAmt);
9428     break;
9429   }
9430   return SDValue();
9431 }
9432
9433 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9434                                 const X86Subtarget *Subtarget) {
9435   EVT VT = N->getValueType(0);
9436   if (VT != MVT::i64 || !Subtarget->is64Bit())
9437     return SDValue();
9438
9439   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9440   SDValue N0 = N->getOperand(0);
9441   SDValue N1 = N->getOperand(1);
9442   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9443     std::swap(N0, N1);
9444   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9445     return SDValue();
9446
9447   SDValue ShAmt0 = N0.getOperand(1);
9448   if (ShAmt0.getValueType() != MVT::i8)
9449     return SDValue();
9450   SDValue ShAmt1 = N1.getOperand(1);
9451   if (ShAmt1.getValueType() != MVT::i8)
9452     return SDValue();
9453   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9454     ShAmt0 = ShAmt0.getOperand(0);
9455   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9456     ShAmt1 = ShAmt1.getOperand(0);
9457
9458   DebugLoc DL = N->getDebugLoc();
9459   unsigned Opc = X86ISD::SHLD;
9460   SDValue Op0 = N0.getOperand(0);
9461   SDValue Op1 = N1.getOperand(0);
9462   if (ShAmt0.getOpcode() == ISD::SUB) {
9463     Opc = X86ISD::SHRD;
9464     std::swap(Op0, Op1);
9465     std::swap(ShAmt0, ShAmt1);
9466   }
9467
9468   if (ShAmt1.getOpcode() == ISD::SUB) {
9469     SDValue Sum = ShAmt1.getOperand(0);
9470     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9471       if (SumC->getSExtValue() == 64 &&
9472           ShAmt1.getOperand(1) == ShAmt0)
9473         return DAG.getNode(Opc, DL, VT,
9474                            Op0, Op1,
9475                            DAG.getNode(ISD::TRUNCATE, DL,
9476                                        MVT::i8, ShAmt0));
9477     }
9478   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9479     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9480     if (ShAmt0C &&
9481         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9482       return DAG.getNode(Opc, DL, VT,
9483                          N0.getOperand(0), N1.getOperand(0),
9484                          DAG.getNode(ISD::TRUNCATE, DL,
9485                                        MVT::i8, ShAmt0));
9486   }
9487
9488   return SDValue();
9489 }
9490
9491 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9492 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9493                                    const X86Subtarget *Subtarget) {
9494   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9495   // the FP state in cases where an emms may be missing.
9496   // A preferable solution to the general problem is to figure out the right
9497   // places to insert EMMS.  This qualifies as a quick hack.
9498
9499   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9500   StoreSDNode *St = cast<StoreSDNode>(N);
9501   EVT VT = St->getValue().getValueType();
9502   if (VT.getSizeInBits() != 64)
9503     return SDValue();
9504
9505   const Function *F = DAG.getMachineFunction().getFunction();
9506   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9507   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9508     && Subtarget->hasSSE2();
9509   if ((VT.isVector() ||
9510        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9511       isa<LoadSDNode>(St->getValue()) &&
9512       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9513       St->getChain().hasOneUse() && !St->isVolatile()) {
9514     SDNode* LdVal = St->getValue().getNode();
9515     LoadSDNode *Ld = 0;
9516     int TokenFactorIndex = -1;
9517     SmallVector<SDValue, 8> Ops;
9518     SDNode* ChainVal = St->getChain().getNode();
9519     // Must be a store of a load.  We currently handle two cases:  the load
9520     // is a direct child, and it's under an intervening TokenFactor.  It is
9521     // possible to dig deeper under nested TokenFactors.
9522     if (ChainVal == LdVal)
9523       Ld = cast<LoadSDNode>(St->getChain());
9524     else if (St->getValue().hasOneUse() &&
9525              ChainVal->getOpcode() == ISD::TokenFactor) {
9526       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9527         if (ChainVal->getOperand(i).getNode() == LdVal) {
9528           TokenFactorIndex = i;
9529           Ld = cast<LoadSDNode>(St->getValue());
9530         } else
9531           Ops.push_back(ChainVal->getOperand(i));
9532       }
9533     }
9534
9535     if (!Ld || !ISD::isNormalLoad(Ld))
9536       return SDValue();
9537
9538     // If this is not the MMX case, i.e. we are just turning i64 load/store
9539     // into f64 load/store, avoid the transformation if there are multiple
9540     // uses of the loaded value.
9541     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9542       return SDValue();
9543
9544     DebugLoc LdDL = Ld->getDebugLoc();
9545     DebugLoc StDL = N->getDebugLoc();
9546     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9547     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9548     // pair instead.
9549     if (Subtarget->is64Bit() || F64IsLegal) {
9550       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9551       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9552                                   Ld->getBasePtr(), Ld->getSrcValue(),
9553                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9554                                   Ld->isNonTemporal(), Ld->getAlignment());
9555       SDValue NewChain = NewLd.getValue(1);
9556       if (TokenFactorIndex != -1) {
9557         Ops.push_back(NewChain);
9558         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9559                                Ops.size());
9560       }
9561       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9562                           St->getSrcValue(), St->getSrcValueOffset(),
9563                           St->isVolatile(), St->isNonTemporal(),
9564                           St->getAlignment());
9565     }
9566
9567     // Otherwise, lower to two pairs of 32-bit loads / stores.
9568     SDValue LoAddr = Ld->getBasePtr();
9569     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9570                                  DAG.getConstant(4, MVT::i32));
9571
9572     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9573                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9574                                Ld->isVolatile(), Ld->isNonTemporal(),
9575                                Ld->getAlignment());
9576     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9577                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9578                                Ld->isVolatile(), Ld->isNonTemporal(),
9579                                MinAlign(Ld->getAlignment(), 4));
9580
9581     SDValue NewChain = LoLd.getValue(1);
9582     if (TokenFactorIndex != -1) {
9583       Ops.push_back(LoLd);
9584       Ops.push_back(HiLd);
9585       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9586                              Ops.size());
9587     }
9588
9589     LoAddr = St->getBasePtr();
9590     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9591                          DAG.getConstant(4, MVT::i32));
9592
9593     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9594                                 St->getSrcValue(), St->getSrcValueOffset(),
9595                                 St->isVolatile(), St->isNonTemporal(),
9596                                 St->getAlignment());
9597     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9598                                 St->getSrcValue(),
9599                                 St->getSrcValueOffset() + 4,
9600                                 St->isVolatile(),
9601                                 St->isNonTemporal(),
9602                                 MinAlign(St->getAlignment(), 4));
9603     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9604   }
9605   return SDValue();
9606 }
9607
9608 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9609 /// X86ISD::FXOR nodes.
9610 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9611   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9612   // F[X]OR(0.0, x) -> x
9613   // F[X]OR(x, 0.0) -> x
9614   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9615     if (C->getValueAPF().isPosZero())
9616       return N->getOperand(1);
9617   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9618     if (C->getValueAPF().isPosZero())
9619       return N->getOperand(0);
9620   return SDValue();
9621 }
9622
9623 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9624 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9625   // FAND(0.0, x) -> 0.0
9626   // FAND(x, 0.0) -> 0.0
9627   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9628     if (C->getValueAPF().isPosZero())
9629       return N->getOperand(0);
9630   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9631     if (C->getValueAPF().isPosZero())
9632       return N->getOperand(1);
9633   return SDValue();
9634 }
9635
9636 static SDValue PerformBTCombine(SDNode *N,
9637                                 SelectionDAG &DAG,
9638                                 TargetLowering::DAGCombinerInfo &DCI) {
9639   // BT ignores high bits in the bit index operand.
9640   SDValue Op1 = N->getOperand(1);
9641   if (Op1.hasOneUse()) {
9642     unsigned BitWidth = Op1.getValueSizeInBits();
9643     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9644     APInt KnownZero, KnownOne;
9645     TargetLowering::TargetLoweringOpt TLO(DAG);
9646     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9647     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9648         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9649       DCI.CommitTargetLoweringOpt(TLO);
9650   }
9651   return SDValue();
9652 }
9653
9654 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9655   SDValue Op = N->getOperand(0);
9656   if (Op.getOpcode() == ISD::BIT_CONVERT)
9657     Op = Op.getOperand(0);
9658   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9659   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9660       VT.getVectorElementType().getSizeInBits() ==
9661       OpVT.getVectorElementType().getSizeInBits()) {
9662     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9663   }
9664   return SDValue();
9665 }
9666
9667 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9668 // Locked instructions, in turn, have implicit fence semantics (all memory
9669 // operations are flushed before issuing the locked instruction, and the
9670 // are not buffered), so we can fold away the common pattern of
9671 // fence-atomic-fence.
9672 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9673   SDValue atomic = N->getOperand(0);
9674   switch (atomic.getOpcode()) {
9675     case ISD::ATOMIC_CMP_SWAP:
9676     case ISD::ATOMIC_SWAP:
9677     case ISD::ATOMIC_LOAD_ADD:
9678     case ISD::ATOMIC_LOAD_SUB:
9679     case ISD::ATOMIC_LOAD_AND:
9680     case ISD::ATOMIC_LOAD_OR:
9681     case ISD::ATOMIC_LOAD_XOR:
9682     case ISD::ATOMIC_LOAD_NAND:
9683     case ISD::ATOMIC_LOAD_MIN:
9684     case ISD::ATOMIC_LOAD_MAX:
9685     case ISD::ATOMIC_LOAD_UMIN:
9686     case ISD::ATOMIC_LOAD_UMAX:
9687       break;
9688     default:
9689       return SDValue();
9690   }
9691
9692   SDValue fence = atomic.getOperand(0);
9693   if (fence.getOpcode() != ISD::MEMBARRIER)
9694     return SDValue();
9695
9696   switch (atomic.getOpcode()) {
9697     case ISD::ATOMIC_CMP_SWAP:
9698       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9699                                     atomic.getOperand(1), atomic.getOperand(2),
9700                                     atomic.getOperand(3));
9701     case ISD::ATOMIC_SWAP:
9702     case ISD::ATOMIC_LOAD_ADD:
9703     case ISD::ATOMIC_LOAD_SUB:
9704     case ISD::ATOMIC_LOAD_AND:
9705     case ISD::ATOMIC_LOAD_OR:
9706     case ISD::ATOMIC_LOAD_XOR:
9707     case ISD::ATOMIC_LOAD_NAND:
9708     case ISD::ATOMIC_LOAD_MIN:
9709     case ISD::ATOMIC_LOAD_MAX:
9710     case ISD::ATOMIC_LOAD_UMIN:
9711     case ISD::ATOMIC_LOAD_UMAX:
9712       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9713                                     atomic.getOperand(1), atomic.getOperand(2));
9714     default:
9715       return SDValue();
9716   }
9717 }
9718
9719 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9720   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9721   //           (and (i32 x86isd::setcc_carry), 1)
9722   // This eliminates the zext. This transformation is necessary because
9723   // ISD::SETCC is always legalized to i8.
9724   DebugLoc dl = N->getDebugLoc();
9725   SDValue N0 = N->getOperand(0);
9726   EVT VT = N->getValueType(0);
9727   if (N0.getOpcode() == ISD::AND &&
9728       N0.hasOneUse() &&
9729       N0.getOperand(0).hasOneUse()) {
9730     SDValue N00 = N0.getOperand(0);
9731     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9732       return SDValue();
9733     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9734     if (!C || C->getZExtValue() != 1)
9735       return SDValue();
9736     return DAG.getNode(ISD::AND, dl, VT,
9737                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9738                                    N00.getOperand(0), N00.getOperand(1)),
9739                        DAG.getConstant(1, VT));
9740   }
9741
9742   return SDValue();
9743 }
9744
9745 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9746                                              DAGCombinerInfo &DCI) const {
9747   SelectionDAG &DAG = DCI.DAG;
9748   switch (N->getOpcode()) {
9749   default: break;
9750   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9751   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9752   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9753   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9754   case ISD::SHL:
9755   case ISD::SRA:
9756   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9757   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9758   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9759   case X86ISD::FXOR:
9760   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9761   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9762   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9763   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9764   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9765   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9766   }
9767
9768   return SDValue();
9769 }
9770
9771 //===----------------------------------------------------------------------===//
9772 //                           X86 Inline Assembly Support
9773 //===----------------------------------------------------------------------===//
9774
9775 static bool LowerToBSwap(CallInst *CI) {
9776   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9777   // we will turn this bswap into something that will be lowered to logical ops
9778   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9779   // so don't worry about this.
9780
9781   // Verify this is a simple bswap.
9782   if (CI->getNumOperands() != 2 ||
9783       CI->getType() != CI->getOperand(1)->getType() ||
9784       !CI->getType()->isIntegerTy())
9785     return false;
9786
9787   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9788   if (!Ty || Ty->getBitWidth() % 16 != 0)
9789     return false;
9790
9791   // Okay, we can do this xform, do so now.
9792   const Type *Tys[] = { Ty };
9793   Module *M = CI->getParent()->getParent()->getParent();
9794   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9795
9796   Value *Op = CI->getOperand(1);
9797   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9798
9799   CI->replaceAllUsesWith(Op);
9800   CI->eraseFromParent();
9801   return true;
9802 }
9803
9804 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9805   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9806   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9807
9808   std::string AsmStr = IA->getAsmString();
9809
9810   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9811   SmallVector<StringRef, 4> AsmPieces;
9812   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9813
9814   switch (AsmPieces.size()) {
9815   default: return false;
9816   case 1:
9817     AsmStr = AsmPieces[0];
9818     AsmPieces.clear();
9819     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9820
9821     // bswap $0
9822     if (AsmPieces.size() == 2 &&
9823         (AsmPieces[0] == "bswap" ||
9824          AsmPieces[0] == "bswapq" ||
9825          AsmPieces[0] == "bswapl") &&
9826         (AsmPieces[1] == "$0" ||
9827          AsmPieces[1] == "${0:q}")) {
9828       // No need to check constraints, nothing other than the equivalent of
9829       // "=r,0" would be valid here.
9830       return LowerToBSwap(CI);
9831     }
9832     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9833     if (CI->getType()->isIntegerTy(16) &&
9834         AsmPieces.size() == 3 &&
9835         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
9836         AsmPieces[1] == "$$8," &&
9837         AsmPieces[2] == "${0:w}" &&
9838         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
9839       AsmPieces.clear();
9840       const std::string &Constraints = IA->getConstraintString();
9841       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
9842       std::sort(AsmPieces.begin(), AsmPieces.end());
9843       if (AsmPieces.size() == 4 &&
9844           AsmPieces[0] == "~{cc}" &&
9845           AsmPieces[1] == "~{dirflag}" &&
9846           AsmPieces[2] == "~{flags}" &&
9847           AsmPieces[3] == "~{fpsr}") {
9848         return LowerToBSwap(CI);
9849       }
9850     }
9851     break;
9852   case 3:
9853     if (CI->getType()->isIntegerTy(64) &&
9854         Constraints.size() >= 2 &&
9855         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9856         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9857       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9858       SmallVector<StringRef, 4> Words;
9859       SplitString(AsmPieces[0], Words, " \t");
9860       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9861         Words.clear();
9862         SplitString(AsmPieces[1], Words, " \t");
9863         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9864           Words.clear();
9865           SplitString(AsmPieces[2], Words, " \t,");
9866           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9867               Words[2] == "%edx") {
9868             return LowerToBSwap(CI);
9869           }
9870         }
9871       }
9872     }
9873     break;
9874   }
9875   return false;
9876 }
9877
9878
9879
9880 /// getConstraintType - Given a constraint letter, return the type of
9881 /// constraint it is for this target.
9882 X86TargetLowering::ConstraintType
9883 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9884   if (Constraint.size() == 1) {
9885     switch (Constraint[0]) {
9886     case 'A':
9887       return C_Register;
9888     case 'f':
9889     case 'r':
9890     case 'R':
9891     case 'l':
9892     case 'q':
9893     case 'Q':
9894     case 'x':
9895     case 'y':
9896     case 'Y':
9897       return C_RegisterClass;
9898     case 'e':
9899     case 'Z':
9900       return C_Other;
9901     default:
9902       break;
9903     }
9904   }
9905   return TargetLowering::getConstraintType(Constraint);
9906 }
9907
9908 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9909 /// with another that has more specific requirements based on the type of the
9910 /// corresponding operand.
9911 const char *X86TargetLowering::
9912 LowerXConstraint(EVT ConstraintVT) const {
9913   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9914   // 'f' like normal targets.
9915   if (ConstraintVT.isFloatingPoint()) {
9916     if (Subtarget->hasSSE2())
9917       return "Y";
9918     if (Subtarget->hasSSE1())
9919       return "x";
9920   }
9921
9922   return TargetLowering::LowerXConstraint(ConstraintVT);
9923 }
9924
9925 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9926 /// vector.  If it is invalid, don't add anything to Ops.
9927 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9928                                                      char Constraint,
9929                                                      bool hasMemory,
9930                                                      std::vector<SDValue>&Ops,
9931                                                      SelectionDAG &DAG) const {
9932   SDValue Result(0, 0);
9933
9934   switch (Constraint) {
9935   default: break;
9936   case 'I':
9937     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9938       if (C->getZExtValue() <= 31) {
9939         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9940         break;
9941       }
9942     }
9943     return;
9944   case 'J':
9945     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9946       if (C->getZExtValue() <= 63) {
9947         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9948         break;
9949       }
9950     }
9951     return;
9952   case 'K':
9953     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9954       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9955         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9956         break;
9957       }
9958     }
9959     return;
9960   case 'N':
9961     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9962       if (C->getZExtValue() <= 255) {
9963         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9964         break;
9965       }
9966     }
9967     return;
9968   case 'e': {
9969     // 32-bit signed value
9970     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9971       const ConstantInt *CI = C->getConstantIntValue();
9972       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9973                                   C->getSExtValue())) {
9974         // Widen to 64 bits here to get it sign extended.
9975         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9976         break;
9977       }
9978     // FIXME gcc accepts some relocatable values here too, but only in certain
9979     // memory models; it's complicated.
9980     }
9981     return;
9982   }
9983   case 'Z': {
9984     // 32-bit unsigned value
9985     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9986       const ConstantInt *CI = C->getConstantIntValue();
9987       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9988                                   C->getZExtValue())) {
9989         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9990         break;
9991       }
9992     }
9993     // FIXME gcc accepts some relocatable values here too, but only in certain
9994     // memory models; it's complicated.
9995     return;
9996   }
9997   case 'i': {
9998     // Literal immediates are always ok.
9999     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10000       // Widen to 64 bits here to get it sign extended.
10001       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10002       break;
10003     }
10004
10005     // If we are in non-pic codegen mode, we allow the address of a global (with
10006     // an optional displacement) to be used with 'i'.
10007     GlobalAddressSDNode *GA = 0;
10008     int64_t Offset = 0;
10009
10010     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10011     while (1) {
10012       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10013         Offset += GA->getOffset();
10014         break;
10015       } else if (Op.getOpcode() == ISD::ADD) {
10016         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10017           Offset += C->getZExtValue();
10018           Op = Op.getOperand(0);
10019           continue;
10020         }
10021       } else if (Op.getOpcode() == ISD::SUB) {
10022         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10023           Offset += -C->getZExtValue();
10024           Op = Op.getOperand(0);
10025           continue;
10026         }
10027       }
10028
10029       // Otherwise, this isn't something we can handle, reject it.
10030       return;
10031     }
10032
10033     GlobalValue *GV = GA->getGlobal();
10034     // If we require an extra load to get this address, as in PIC mode, we
10035     // can't accept it.
10036     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10037                                                         getTargetMachine())))
10038       return;
10039
10040     if (hasMemory)
10041       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10042     else
10043       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10044     Result = Op;
10045     break;
10046   }
10047   }
10048
10049   if (Result.getNode()) {
10050     Ops.push_back(Result);
10051     return;
10052   }
10053   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10054                                                       Ops, DAG);
10055 }
10056
10057 std::vector<unsigned> X86TargetLowering::
10058 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10059                                   EVT VT) const {
10060   if (Constraint.size() == 1) {
10061     // FIXME: not handling fp-stack yet!
10062     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10063     default: break;  // Unknown constraint letter
10064     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10065       if (Subtarget->is64Bit()) {
10066         if (VT == MVT::i32)
10067           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10068                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10069                                        X86::R10D,X86::R11D,X86::R12D,
10070                                        X86::R13D,X86::R14D,X86::R15D,
10071                                        X86::EBP, X86::ESP, 0);
10072         else if (VT == MVT::i16)
10073           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10074                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10075                                        X86::R10W,X86::R11W,X86::R12W,
10076                                        X86::R13W,X86::R14W,X86::R15W,
10077                                        X86::BP,  X86::SP, 0);
10078         else if (VT == MVT::i8)
10079           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10080                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10081                                        X86::R10B,X86::R11B,X86::R12B,
10082                                        X86::R13B,X86::R14B,X86::R15B,
10083                                        X86::BPL, X86::SPL, 0);
10084
10085         else if (VT == MVT::i64)
10086           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10087                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10088                                        X86::R10, X86::R11, X86::R12,
10089                                        X86::R13, X86::R14, X86::R15,
10090                                        X86::RBP, X86::RSP, 0);
10091
10092         break;
10093       }
10094       // 32-bit fallthrough
10095     case 'Q':   // Q_REGS
10096       if (VT == MVT::i32)
10097         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10098       else if (VT == MVT::i16)
10099         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10100       else if (VT == MVT::i8)
10101         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10102       else if (VT == MVT::i64)
10103         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10104       break;
10105     }
10106   }
10107
10108   return std::vector<unsigned>();
10109 }
10110
10111 std::pair<unsigned, const TargetRegisterClass*>
10112 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10113                                                 EVT VT) const {
10114   // First, see if this is a constraint that directly corresponds to an LLVM
10115   // register class.
10116   if (Constraint.size() == 1) {
10117     // GCC Constraint Letters
10118     switch (Constraint[0]) {
10119     default: break;
10120     case 'r':   // GENERAL_REGS
10121     case 'l':   // INDEX_REGS
10122       if (VT == MVT::i8)
10123         return std::make_pair(0U, X86::GR8RegisterClass);
10124       if (VT == MVT::i16)
10125         return std::make_pair(0U, X86::GR16RegisterClass);
10126       if (VT == MVT::i32 || !Subtarget->is64Bit())
10127         return std::make_pair(0U, X86::GR32RegisterClass);
10128       return std::make_pair(0U, X86::GR64RegisterClass);
10129     case 'R':   // LEGACY_REGS
10130       if (VT == MVT::i8)
10131         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10132       if (VT == MVT::i16)
10133         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10134       if (VT == MVT::i32 || !Subtarget->is64Bit())
10135         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10136       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10137     case 'f':  // FP Stack registers.
10138       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10139       // value to the correct fpstack register class.
10140       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10141         return std::make_pair(0U, X86::RFP32RegisterClass);
10142       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10143         return std::make_pair(0U, X86::RFP64RegisterClass);
10144       return std::make_pair(0U, X86::RFP80RegisterClass);
10145     case 'y':   // MMX_REGS if MMX allowed.
10146       if (!Subtarget->hasMMX()) break;
10147       return std::make_pair(0U, X86::VR64RegisterClass);
10148     case 'Y':   // SSE_REGS if SSE2 allowed
10149       if (!Subtarget->hasSSE2()) break;
10150       // FALL THROUGH.
10151     case 'x':   // SSE_REGS if SSE1 allowed
10152       if (!Subtarget->hasSSE1()) break;
10153
10154       switch (VT.getSimpleVT().SimpleTy) {
10155       default: break;
10156       // Scalar SSE types.
10157       case MVT::f32:
10158       case MVT::i32:
10159         return std::make_pair(0U, X86::FR32RegisterClass);
10160       case MVT::f64:
10161       case MVT::i64:
10162         return std::make_pair(0U, X86::FR64RegisterClass);
10163       // Vector types.
10164       case MVT::v16i8:
10165       case MVT::v8i16:
10166       case MVT::v4i32:
10167       case MVT::v2i64:
10168       case MVT::v4f32:
10169       case MVT::v2f64:
10170         return std::make_pair(0U, X86::VR128RegisterClass);
10171       }
10172       break;
10173     }
10174   }
10175
10176   // Use the default implementation in TargetLowering to convert the register
10177   // constraint into a member of a register class.
10178   std::pair<unsigned, const TargetRegisterClass*> Res;
10179   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10180
10181   // Not found as a standard register?
10182   if (Res.second == 0) {
10183     // Map st(0) -> st(7) -> ST0
10184     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10185         tolower(Constraint[1]) == 's' &&
10186         tolower(Constraint[2]) == 't' &&
10187         Constraint[3] == '(' &&
10188         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10189         Constraint[5] == ')' &&
10190         Constraint[6] == '}') {
10191
10192       Res.first = X86::ST0+Constraint[4]-'0';
10193       Res.second = X86::RFP80RegisterClass;
10194       return Res;
10195     }
10196
10197     // GCC allows "st(0)" to be called just plain "st".
10198     if (StringRef("{st}").equals_lower(Constraint)) {
10199       Res.first = X86::ST0;
10200       Res.second = X86::RFP80RegisterClass;
10201       return Res;
10202     }
10203
10204     // flags -> EFLAGS
10205     if (StringRef("{flags}").equals_lower(Constraint)) {
10206       Res.first = X86::EFLAGS;
10207       Res.second = X86::CCRRegisterClass;
10208       return Res;
10209     }
10210
10211     // 'A' means EAX + EDX.
10212     if (Constraint == "A") {
10213       Res.first = X86::EAX;
10214       Res.second = X86::GR32_ADRegisterClass;
10215       return Res;
10216     }
10217     return Res;
10218   }
10219
10220   // Otherwise, check to see if this is a register class of the wrong value
10221   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10222   // turn into {ax},{dx}.
10223   if (Res.second->hasType(VT))
10224     return Res;   // Correct type already, nothing to do.
10225
10226   // All of the single-register GCC register classes map their values onto
10227   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10228   // really want an 8-bit or 32-bit register, map to the appropriate register
10229   // class and return the appropriate register.
10230   if (Res.second == X86::GR16RegisterClass) {
10231     if (VT == MVT::i8) {
10232       unsigned DestReg = 0;
10233       switch (Res.first) {
10234       default: break;
10235       case X86::AX: DestReg = X86::AL; break;
10236       case X86::DX: DestReg = X86::DL; break;
10237       case X86::CX: DestReg = X86::CL; break;
10238       case X86::BX: DestReg = X86::BL; break;
10239       }
10240       if (DestReg) {
10241         Res.first = DestReg;
10242         Res.second = X86::GR8RegisterClass;
10243       }
10244     } else if (VT == MVT::i32) {
10245       unsigned DestReg = 0;
10246       switch (Res.first) {
10247       default: break;
10248       case X86::AX: DestReg = X86::EAX; break;
10249       case X86::DX: DestReg = X86::EDX; break;
10250       case X86::CX: DestReg = X86::ECX; break;
10251       case X86::BX: DestReg = X86::EBX; break;
10252       case X86::SI: DestReg = X86::ESI; break;
10253       case X86::DI: DestReg = X86::EDI; break;
10254       case X86::BP: DestReg = X86::EBP; break;
10255       case X86::SP: DestReg = X86::ESP; break;
10256       }
10257       if (DestReg) {
10258         Res.first = DestReg;
10259         Res.second = X86::GR32RegisterClass;
10260       }
10261     } else if (VT == MVT::i64) {
10262       unsigned DestReg = 0;
10263       switch (Res.first) {
10264       default: break;
10265       case X86::AX: DestReg = X86::RAX; break;
10266       case X86::DX: DestReg = X86::RDX; break;
10267       case X86::CX: DestReg = X86::RCX; break;
10268       case X86::BX: DestReg = X86::RBX; break;
10269       case X86::SI: DestReg = X86::RSI; break;
10270       case X86::DI: DestReg = X86::RDI; break;
10271       case X86::BP: DestReg = X86::RBP; break;
10272       case X86::SP: DestReg = X86::RSP; break;
10273       }
10274       if (DestReg) {
10275         Res.first = DestReg;
10276         Res.second = X86::GR64RegisterClass;
10277       }
10278     }
10279   } else if (Res.second == X86::FR32RegisterClass ||
10280              Res.second == X86::FR64RegisterClass ||
10281              Res.second == X86::VR128RegisterClass) {
10282     // Handle references to XMM physical registers that got mapped into the
10283     // wrong class.  This can happen with constraints like {xmm0} where the
10284     // target independent register mapper will just pick the first match it can
10285     // find, ignoring the required type.
10286     if (VT == MVT::f32)
10287       Res.second = X86::FR32RegisterClass;
10288     else if (VT == MVT::f64)
10289       Res.second = X86::FR64RegisterClass;
10290     else if (X86::VR128RegisterClass->hasType(VT))
10291       Res.second = X86::VR128RegisterClass;
10292   }
10293
10294   return Res;
10295 }