lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/PseudoSourceValue.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/SmallSet.h"
  39 #include "llvm/ADT/StringExtras.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include "llvm/Support/raw_ostream.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  49                        SDValue V2);
  50
  51 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  52   : TargetLowering(TM) {
  53   Subtarget = &TM.getSubtarget<X86Subtarget>();
  54   X86ScalarSSEf64 = Subtarget->hasSSE2();
  55   X86ScalarSSEf32 = Subtarget->hasSSE1();
  56   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  57
  58   RegInfo = TM.getRegisterInfo();
  59   TD = getTargetData();
  60
  61   // Set up the TargetLowering object.
  62
  63   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  64   setShiftAmountType(MVT::i8);
  65   setBooleanContents(ZeroOrOneBooleanContent);
  66   setSchedulingPreference(SchedulingForRegPressure);
  67   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  68   setStackPointerRegisterToSaveRestore(X86StackPtr);
  69
  70   if (Subtarget->isTargetDarwin()) {
  71     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  72     setUseUnderscoreSetJmp(false);
  73     setUseUnderscoreLongJmp(false);
  74   } else if (Subtarget->isTargetMingw()) {
  75     // MS runtime is weird: it exports _setjmp, but longjmp!
  76     setUseUnderscoreSetJmp(true);
  77     setUseUnderscoreLongJmp(false);
  78   } else {
  79     setUseUnderscoreSetJmp(true);
  80     setUseUnderscoreLongJmp(true);
  81   }
  82
  83   // Set up the register classes.
  84   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  85   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  86   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  87   if (Subtarget->is64Bit())
  88     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  89
  90   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  91
  92   // We don't accept any truncstore of integer registers.
  93   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  94   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  96   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  98   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
  99
 100   // SETOEQ and SETUNE require checking two conditions.
 101   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 102   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 104   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 107
 108   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 109   // operation.
 110   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 113
 114   if (Subtarget->is64Bit()) {
 115     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 117   } else if (!UseSoftFloat) {
 118     if (X86ScalarSSEf64) {
 119       // We have an impenetrably clever algorithm for ui64->double only.
 120       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 121     }
 122     // We have an algorithm for SSE2, and we turn this into a 64-bit
 123     // FILD for other targets.
 124     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 125   }
 126
 127   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 128   // this operation.
 129   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 130   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 131
 132   if (!UseSoftFloat) {
 133     // SSE has no i16 to fp conversion, only i32
 134     if (X86ScalarSSEf32) {
 135       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 136       // f32 and f64 cases are Legal, f80 case is not
 137       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 138     } else {
 139       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 140       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 141     }
 142   } else {
 143     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 144     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 145   }
 146
 147   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 148   // are Legal, f80 is custom lowered.
 149   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 150   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 151
 152   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 153   // this operation.
 154   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 155   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 156
 157   if (X86ScalarSSEf32) {
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 159     // f32 and f64 cases are Legal, f80 case is not
 160     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 161   } else {
 162     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 163     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 164   }
 165
 166   // Handle FP_TO_UINT by promoting the destination to a larger signed
 167   // conversion.
 168   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 169   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 170   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 171
 172   if (Subtarget->is64Bit()) {
 173     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 174     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 175   } else if (!UseSoftFloat) {
 176     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 177       // Expand FP_TO_UINT into a select.
 178       // FIXME: We would like to use a Custom expander here eventually to do
 179       // the optimal thing for SSE vs. the default expansion in the legalizer.
 180       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 181     else
 182       // With SSE3 we can use fisttpll to convert to a signed i64; without
 183       // SSE, we're stuck with a fistpll.
 184       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 185   }
 186
 187   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 188   if (!X86ScalarSSEf64) {
 189     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 190     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 191   }
 192
 193   // Scalar integer divide and remainder are lowered to use operations that
 194   // produce two results, to match the available instructions. This exposes
 195   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 196   // into a single instruction.
 197   //
 198   // Scalar integer multiply-high is also lowered to use two-result
 199   // operations, to match the available instructions. However, plain multiply
 200   // (low) operations are left as Legal, as there are single-result
 201   // instructions for this in x86. Using the two-result multiply instructions
 202   // when both high and low results are needed must be arranged by dagcombine.
 203   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 204   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 205   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 206   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 207   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 208   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 209   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 210   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 211   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 212   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 213   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 214   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 215   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 216   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 217   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 218   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 219   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 220   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 221   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 222   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 223   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 224   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 225   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 226   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 227
 228   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 229   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 230   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 231   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 232   if (Subtarget->is64Bit())
 233     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 234   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 235   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 236   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 237   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 238   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 239   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 240   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 241   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 242
 243   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 244   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 245   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 246   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 247   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 248   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 249   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 250   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 251   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 252   if (Subtarget->is64Bit()) {
 253     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 254     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 255     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 256   }
 257
 258   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 259   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 260
 261   // These should be promoted to a larger select which is supported.
 262   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 263   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 264   // X86 wants to expand cmov itself.
 265   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 266   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 267   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 268   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 270   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 271   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 276   if (Subtarget->is64Bit()) {
 277     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 278     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 279   }
 280   // X86 ret instruction may pop stack.
 281   setOperationAction(ISD::RET             , MVT::Other, Custom);
 282   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 283
 284   // Darwin ABI issue.
 285   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 286   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 287   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 288   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 289   if (Subtarget->is64Bit())
 290     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 291   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 292   if (Subtarget->is64Bit()) {
 293     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 294     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 295     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 296     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 297   }
 298   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 299   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 300   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 301   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 302   if (Subtarget->is64Bit()) {
 303     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 304     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 305     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 306   }
 307
 308   if (Subtarget->hasSSE1())
 309     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 310
 311   if (!Subtarget->hasSSE2())
 312     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 313
 314   // Expand certain atomics
 315   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 316   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 317   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 319
 320   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 321   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 322   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 324
 325   if (!Subtarget->is64Bit()) {
 326     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 327     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 328     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 333   }
 334
 335   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 336   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 337   // FIXME - use subtarget debug flags
 338   if (!Subtarget->isTargetDarwin() &&
 339       !Subtarget->isTargetELF() &&
 340       !Subtarget->isTargetCygMing()) {
 341     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 342     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 343   }
 344
 345   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 346   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 347   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 348   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 349   if (Subtarget->is64Bit()) {
 350     setExceptionPointerRegister(X86::RAX);
 351     setExceptionSelectorRegister(X86::RDX);
 352   } else {
 353     setExceptionPointerRegister(X86::EAX);
 354     setExceptionSelectorRegister(X86::EDX);
 355   }
 356   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 357   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 358
 359   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 360
 361   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 362
 363   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 364   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 365   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 366   if (Subtarget->is64Bit()) {
 367     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 368     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 369   } else {
 370     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 371     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 372   }
 373
 374   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 375   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 376   if (Subtarget->is64Bit())
 377     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 378   if (Subtarget->isTargetCygMing())
 379     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 380   else
 381     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 382
 383   if (!UseSoftFloat && X86ScalarSSEf64) {
 384     // f32 and f64 use SSE.
 385     // Set up the FP register classes.
 386     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 387     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 388
 389     // Use ANDPD to simulate FABS.
 390     setOperationAction(ISD::FABS , MVT::f64, Custom);
 391     setOperationAction(ISD::FABS , MVT::f32, Custom);
 392
 393     // Use XORP to simulate FNEG.
 394     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 395     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 396
 397     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 398     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 399     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 400
 401     // We don't support sin/cos/fmod
 402     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 403     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 404     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 405     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 406
 407     // Expand FP immediates into loads from the stack, except for the special
 408     // cases we handle.
 409     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 410     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 411   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 412     // Use SSE for f32, x87 for f64.
 413     // Set up the FP register classes.
 414     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 415     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 416
 417     // Use ANDPS to simulate FABS.
 418     setOperationAction(ISD::FABS , MVT::f32, Custom);
 419
 420     // Use XORP to simulate FNEG.
 421     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 422
 423     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 424
 425     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 426     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 427     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 428
 429     // We don't support sin/cos/fmod
 430     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 431     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 432
 433     // Special cases we handle for FP constants.
 434     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 435     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 436     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 437     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 438     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 439
 440     if (!UnsafeFPMath) {
 441       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 442       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 443     }
 444   } else if (!UseSoftFloat) {
 445     // f32 and f64 in x87.
 446     // Set up the FP register classes.
 447     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 448     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 449
 450     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 451     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 452     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 453     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 454
 455     if (!UnsafeFPMath) {
 456       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 457       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 458     }
 459     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 460     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 461     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 462     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 463     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 464     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 465     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 466     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 467   }
 468
 469   // Long double always uses X87.
 470   if (!UseSoftFloat) {
 471     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 472     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 474     {
 475       bool ignored;
 476       APFloat TmpFlt(+0.0);
 477       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 478                      &ignored);
 479       addLegalFPImmediate(TmpFlt);  // FLD0
 480       TmpFlt.changeSign();
 481       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 482       APFloat TmpFlt2(+1.0);
 483       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 484                       &ignored);
 485       addLegalFPImmediate(TmpFlt2);  // FLD1
 486       TmpFlt2.changeSign();
 487       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 488     }
 489
 490     if (!UnsafeFPMath) {
 491       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 492       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 493     }
 494   }
 495
 496   // Always use a library call for pow.
 497   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 498   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 499   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 500
 501   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 502   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 503   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 504   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 505   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 506
 507   // First set operation action for all vector types to either promote
 508   // (for widening) or expand (for scalarization). Then we will selectively
 509   // turn on ones that can be effectively codegen'd.
 510   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 511        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 512     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 513     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 514     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 515     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 516     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 517     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 525     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 526     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 527     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 528     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 529     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 560   }
 561
 562   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 563   // with -msoft-float, disable use of MMX as well.
 564   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 565     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 566     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 567     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 568     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 569     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 570
 571     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 572     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 573     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 574     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 575
 576     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 577     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 578     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 579     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 580
 581     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 582     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 583
 584     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 585     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 586     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 587     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 588     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 589     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 590     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 591
 592     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 593     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 594     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 595     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 596     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 597     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 598     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 599
 600     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 601     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 602     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 603     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 604     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 605     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 606     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 607
 608     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 609     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 610     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 611     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 612     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 613     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 614     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 615     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 616     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 617
 618     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 619     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 620     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 621     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 622     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 623
 624     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 625     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 628
 629     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 630     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 631     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 632     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 633
 634     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 635
 636     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 637     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 638     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 639     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 640     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 641     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 642   }
 643
 644   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 645     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 646
 647     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 648     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 649     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 650     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 651     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 652     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 653     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 654     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 655     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 656     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 657     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 658     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 659   }
 660
 661   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 662     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 663
 664     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 665     // registers cannot be used even for integer operations.
 666     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 667     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 668     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 669     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 670
 671     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 672     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 673     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 674     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 675     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 676     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 677     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 678     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 679     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 680     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 681     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 682     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 683     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 684     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 685     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 686     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 687
 688     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 692
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 694     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 696     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 697     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 698
 699     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 700     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 701       MVT VT = (MVT::SimpleValueType)i;
 702       // Do not attempt to custom lower non-power-of-2 vectors
 703       if (!isPowerOf2_32(VT.getVectorNumElements()))
 704         continue;
 705       // Do not attempt to custom lower non-128-bit vectors
 706       if (!VT.is128BitVector())
 707         continue;
 708       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 709       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 710       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 711     }
 712
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 714     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 715     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 716     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 718     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 719
 720     if (Subtarget->is64Bit()) {
 721       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 722       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 723     }
 724
 725     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 726     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 727       MVT VT = (MVT::SimpleValueType)i;
 728
 729       // Do not attempt to promote non-128-bit vectors
 730       if (!VT.is128BitVector()) {
 731         continue;
 732       }
 733       setOperationAction(ISD::AND,    VT, Promote);
 734       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 735       setOperationAction(ISD::OR,     VT, Promote);
 736       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 737       setOperationAction(ISD::XOR,    VT, Promote);
 738       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 739       setOperationAction(ISD::LOAD,   VT, Promote);
 740       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 741       setOperationAction(ISD::SELECT, VT, Promote);
 742       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 743     }
 744
 745     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 746
 747     // Custom lower v2i64 and v2f64 selects.
 748     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 749     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 750     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 751     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 752
 753     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 754     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 755     if (!DisableMMX && Subtarget->hasMMX()) {
 756       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 757       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 758     }
 759   }
 760
 761   if (Subtarget->hasSSE41()) {
 762     // FIXME: Do we need to handle scalar-to-vector here?
 763     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 764
 765     // i8 and i16 vectors are custom , because the source register and source
 766     // source memory operand types are not the same width.  f32 vectors are
 767     // custom since the immediate controlling the insert encodes additional
 768     // information.
 769     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 770     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 772     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 773
 774     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 776     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 777     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 778
 779     if (Subtarget->is64Bit()) {
 780       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 781       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 782     }
 783   }
 784
 785   if (Subtarget->hasSSE42()) {
 786     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 787   }
 788
 789   if (!UseSoftFloat && Subtarget->hasAVX()) {
 790     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 791     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 792     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 793     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 794
 795     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 796     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 797     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 798     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 799     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 800     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 801     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 802     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 803     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 804     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 805     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 806     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 807     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 808     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 809     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 810
 811     // Operations to consider commented out -v16i16 v32i8
 812     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 814     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 815     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 816     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 818     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 819     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 820     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 821     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 822     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 823     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 824     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 825     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 826
 827     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 828     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 829     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 830     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 831
 832     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 833     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 834     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 835     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 836     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 837
 838     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 839     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 840     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 841     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 844
 845 #if 0
 846     // Not sure we want to do this since there are no 256-bit integer
 847     // operations in AVX
 848
 849     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 850     // This includes 256-bit vectors
 851     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853
 854       // Do not attempt to custom lower non-power-of-2 vectors
 855       if (!isPowerOf2_32(VT.getVectorNumElements()))
 856         continue;
 857
 858       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 859       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 860       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 861     }
 862
 863     if (Subtarget->is64Bit()) {
 864       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 866     }
 867 #endif
 868
 869 #if 0
 870     // Not sure we want to do this since there are no 256-bit integer
 871     // operations in AVX
 872
 873     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 874     // Including 256-bit vectors
 875     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 876       MVT VT = (MVT::SimpleValueType)i;
 877
 878       if (!VT.is256BitVector()) {
 879         continue;
 880       }
 881       setOperationAction(ISD::AND,    VT, Promote);
 882       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 883       setOperationAction(ISD::OR,     VT, Promote);
 884       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 885       setOperationAction(ISD::XOR,    VT, Promote);
 886       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 887       setOperationAction(ISD::LOAD,   VT, Promote);
 888       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 889       setOperationAction(ISD::SELECT, VT, Promote);
 890       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 891     }
 892
 893     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 894 #endif
 895   }
 896
 897   // We want to custom lower some of our intrinsics.
 898   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 899
 900   // Add/Sub/Mul with overflow operations are custom lowered.
 901   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 902   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 903   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 904   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 905   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 906   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 907   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 908   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 909   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 910   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 911
 912   if (!Subtarget->is64Bit()) {
 913     // These libcalls are not available in 32-bit.
 914     setLibcallName(RTLIB::SHL_I128, 0);
 915     setLibcallName(RTLIB::SRL_I128, 0);
 916     setLibcallName(RTLIB::SRA_I128, 0);
 917   }
 918
 919   // We have target-specific dag combine patterns for the following nodes:
 920   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 921   setTargetDAGCombine(ISD::BUILD_VECTOR);
 922   setTargetDAGCombine(ISD::SELECT);
 923   setTargetDAGCombine(ISD::SHL);
 924   setTargetDAGCombine(ISD::SRA);
 925   setTargetDAGCombine(ISD::SRL);
 926   setTargetDAGCombine(ISD::STORE);
 927   setTargetDAGCombine(ISD::MEMBARRIER);
 928   if (Subtarget->is64Bit())
 929     setTargetDAGCombine(ISD::MUL);
 930
 931   computeRegisterProperties();
 932
 933   // FIXME: These should be based on subtarget info. Plus, the values should
 934   // be smaller when we are in optimizing for size mode.
 935   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 936   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 937   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 938   allowUnalignedMemoryAccesses = true; // x86 supports it!
 939   setPrefLoopAlignment(16);
 940   benefitFromCodePlacementOpt = true;
 941 }
 942
 943
 944 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 945   return MVT::i8;
 946 }
 947
 948
 949 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 950 /// the desired ByVal argument alignment.
 951 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 952   if (MaxAlign == 16)
 953     return;
 954   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 955     if (VTy->getBitWidth() == 128)
 956       MaxAlign = 16;
 957   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 958     unsigned EltAlign = 0;
 959     getMaxByValAlign(ATy->getElementType(), EltAlign);
 960     if (EltAlign > MaxAlign)
 961       MaxAlign = EltAlign;
 962   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 963     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 964       unsigned EltAlign = 0;
 965       getMaxByValAlign(STy->getElementType(i), EltAlign);
 966       if (EltAlign > MaxAlign)
 967         MaxAlign = EltAlign;
 968       if (MaxAlign == 16)
 969         break;
 970     }
 971   }
 972   return;
 973 }
 974
 975 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 976 /// function arguments in the caller parameter area. For X86, aggregates
 977 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 978 /// are at 4-byte boundaries.
 979 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 980   if (Subtarget->is64Bit()) {
 981     // Max of 8 and alignment of type.
 982     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 983     if (TyAlign > 8)
 984       return TyAlign;
 985     return 8;
 986   }
 987
 988   unsigned Align = 4;
 989   if (Subtarget->hasSSE1())
 990     getMaxByValAlign(Ty, Align);
 991   return Align;
 992 }
 993
 994 /// getOptimalMemOpType - Returns the target specific optimal type for load
 995 /// and store operations as a result of memset, memcpy, and memmove
 996 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 997 /// determining it.
 998 MVT
 999 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1000                                        bool isSrcConst, bool isSrcStr,
1001                                        SelectionDAG &DAG) const {
1002   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1003   // linux.  This is because the stack realignment code can't handle certain
1004   // cases like PR2962.  This should be removed when PR2962 is fixed.
1005   const Function *F = DAG.getMachineFunction().getFunction();
1006   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1007   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1008     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1009       return MVT::v4i32;
1010     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1011       return MVT::v4f32;
1012   }
1013   if (Subtarget->is64Bit() && Size >= 8)
1014     return MVT::i64;
1015   return MVT::i32;
1016 }
1017
1018 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1019 /// jumptable.
1020 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1021                                                       SelectionDAG &DAG) const {
1022   if (usesGlobalOffsetTable())
1023     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1024   if (!Subtarget->isPICStyleRIPRel())
1025     // This doesn't have DebugLoc associated with it, but is not really the
1026     // same as a Register.
1027     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1028                        getPointerTy());
1029   return Table;
1030 }
1031
1032 /// getFunctionAlignment - Return the Log2 alignment of this function.
1033 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1034   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1035 }
1036
1037 //===----------------------------------------------------------------------===//
1038 //               Return Value Calling Convention Implementation
1039 //===----------------------------------------------------------------------===//
1040
1041 #include "X86GenCallingConv.inc"
1042
1043 /// LowerRET - Lower an ISD::RET node.
1044 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1045   DebugLoc dl = Op.getDebugLoc();
1046   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1047
1048   SmallVector<CCValAssign, 16> RVLocs;
1049   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1050   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1051   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
1052   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1053
1054   // If this is the first return lowered for this function, add the regs to the
1055   // liveout set for the function.
1056   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1057     for (unsigned i = 0; i != RVLocs.size(); ++i)
1058       if (RVLocs[i].isRegLoc())
1059         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1060   }
1061   SDValue Chain = Op.getOperand(0);
1062
1063   // Handle tail call return.
1064   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1065   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1066     SDValue TailCall = Chain;
1067     SDValue TargetAddress = TailCall.getOperand(1);
1068     SDValue StackAdjustment = TailCall.getOperand(2);
1069     assert(((TargetAddress.getOpcode() == ISD::Register &&
1070                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1071                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1072               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1073               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1074              "Expecting an global address, external symbol, or register");
1075     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1076            "Expecting a const value");
1077
1078     SmallVector<SDValue,8> Operands;
1079     Operands.push_back(Chain.getOperand(0));
1080     Operands.push_back(TargetAddress);
1081     Operands.push_back(StackAdjustment);
1082     // Copy registers used by the call. Last operand is a flag so it is not
1083     // copied.
1084     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1085       Operands.push_back(Chain.getOperand(i));
1086     }
1087     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1088                        Operands.size());
1089   }
1090
1091   // Regular return.
1092   SDValue Flag;
1093
1094   SmallVector<SDValue, 6> RetOps;
1095   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1096   // Operand #1 = Bytes To Pop
1097   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1098
1099   // Copy the result values into the output registers.
1100   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1101     CCValAssign &VA = RVLocs[i];
1102     assert(VA.isRegLoc() && "Can only return in registers!");
1103     SDValue ValToCopy = Op.getOperand(i*2+1);
1104
1105     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1106     // the RET instruction and handled by the FP Stackifier.
1107     if (VA.getLocReg() == X86::ST0 ||
1108         VA.getLocReg() == X86::ST1) {
1109       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1110       // change the value to the FP stack register class.
1111       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1112         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1113       RetOps.push_back(ValToCopy);
1114       // Don't emit a copytoreg.
1115       continue;
1116     }
1117
1118     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1119     // which is returned in RAX / RDX.
1120     if (Subtarget->is64Bit()) {
1121       MVT ValVT = ValToCopy.getValueType();
1122       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1123         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1124         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1125           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1126       }
1127     }
1128
1129     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1130     Flag = Chain.getValue(1);
1131   }
1132
1133   // The x86-64 ABI for returning structs by value requires that we copy
1134   // the sret argument into %rax for the return. We saved the argument into
1135   // a virtual register in the entry block, so now we copy the value out
1136   // and into %rax.
1137   if (Subtarget->is64Bit() &&
1138       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1139     MachineFunction &MF = DAG.getMachineFunction();
1140     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1141     unsigned Reg = FuncInfo->getSRetReturnReg();
1142     if (!Reg) {
1143       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1144       FuncInfo->setSRetReturnReg(Reg);
1145     }
1146     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1147
1148     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1149     Flag = Chain.getValue(1);
1150   }
1151
1152   RetOps[0] = Chain;  // Update chain.
1153
1154   // Add the flag if we have it.
1155   if (Flag.getNode())
1156     RetOps.push_back(Flag);
1157
1158   return DAG.getNode(X86ISD::RET_FLAG, dl,
1159                      MVT::Other, &RetOps[0], RetOps.size());
1160 }
1161
1162
1163 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1164 /// appropriate copies out of appropriate physical registers.  This assumes that
1165 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1166 /// being lowered.  The returns a SDNode with the same number of values as the
1167 /// ISD::CALL.
1168 SDNode *X86TargetLowering::
1169 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1170                 unsigned CallingConv, SelectionDAG &DAG) {
1171
1172   DebugLoc dl = TheCall->getDebugLoc();
1173   // Assign locations to each value returned by this call.
1174   SmallVector<CCValAssign, 16> RVLocs;
1175   bool isVarArg = TheCall->isVarArg();
1176   bool Is64Bit = Subtarget->is64Bit();
1177   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1178   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1179
1180   SmallVector<SDValue, 8> ResultVals;
1181
1182   // Copy all of the result registers out of their specified physreg.
1183   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1184     CCValAssign &VA = RVLocs[i];
1185     MVT CopyVT = VA.getValVT();
1186
1187     // If this is x86-64, and we disabled SSE, we can't return FP values
1188     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1189         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1190       llvm_report_error("SSE register return with SSE disabled");
1191     }
1192
1193     // If this is a call to a function that returns an fp value on the floating
1194     // point stack, but where we prefer to use the value in xmm registers, copy
1195     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1196     if ((VA.getLocReg() == X86::ST0 ||
1197          VA.getLocReg() == X86::ST1) &&
1198         isScalarFPTypeInSSEReg(VA.getValVT())) {
1199       CopyVT = MVT::f80;
1200     }
1201
1202     SDValue Val;
1203     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1204       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1205       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1206         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1207                                    MVT::v2i64, InFlag).getValue(1);
1208         Val = Chain.getValue(0);
1209         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1210                           Val, DAG.getConstant(0, MVT::i64));
1211       } else {
1212         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1213                                    MVT::i64, InFlag).getValue(1);
1214         Val = Chain.getValue(0);
1215       }
1216       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1217     } else {
1218       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1219                                  CopyVT, InFlag).getValue(1);
1220       Val = Chain.getValue(0);
1221     }
1222     InFlag = Chain.getValue(2);
1223
1224     if (CopyVT != VA.getValVT()) {
1225       // Round the F80 the right size, which also moves to the appropriate xmm
1226       // register.
1227       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1228                         // This truncation won't change the value.
1229                         DAG.getIntPtrConstant(1));
1230     }
1231
1232     ResultVals.push_back(Val);
1233   }
1234
1235   // Merge everything together with a MERGE_VALUES node.
1236   ResultVals.push_back(Chain);
1237   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1238                      &ResultVals[0], ResultVals.size()).getNode();
1239 }
1240
1241
1242 //===----------------------------------------------------------------------===//
1243 //                C & StdCall & Fast Calling Convention implementation
1244 //===----------------------------------------------------------------------===//
1245 //  StdCall calling convention seems to be standard for many Windows' API
1246 //  routines and around. It differs from C calling convention just a little:
1247 //  callee should clean up the stack, not caller. Symbols should be also
1248 //  decorated in some fancy way :) It doesn't support any vector arguments.
1249 //  For info on fast calling convention see Fast Calling Convention (tail call)
1250 //  implementation LowerX86_32FastCCCallTo.
1251
1252 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1253 /// semantics.
1254 static bool CallIsStructReturn(CallSDNode *TheCall) {
1255   unsigned NumOps = TheCall->getNumArgs();
1256   if (!NumOps)
1257     return false;
1258
1259   return TheCall->getArgFlags(0).isSRet();
1260 }
1261
1262 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1263 /// return semantics.
1264 static bool ArgsAreStructReturn(SDValue Op) {
1265   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1266   if (!NumArgs)
1267     return false;
1268
1269   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1270 }
1271
1272 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1273 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1274 /// calls.
1275 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1276   if (IsVarArg)
1277     return false;
1278
1279   switch (CallingConv) {
1280   default:
1281     return false;
1282   case CallingConv::X86_StdCall:
1283     return !Subtarget->is64Bit();
1284   case CallingConv::X86_FastCall:
1285     return !Subtarget->is64Bit();
1286   case CallingConv::Fast:
1287     return PerformTailCallOpt;
1288   }
1289 }
1290
1291 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1292 /// given CallingConvention value.
1293 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1294   if (Subtarget->is64Bit()) {
1295     if (Subtarget->isTargetWin64())
1296       return CC_X86_Win64_C;
1297     else
1298       return CC_X86_64_C;
1299   }
1300
1301   if (CC == CallingConv::X86_FastCall)
1302     return CC_X86_32_FastCall;
1303   else if (CC == CallingConv::Fast)
1304     return CC_X86_32_FastCC;
1305   else
1306     return CC_X86_32_C;
1307 }
1308
1309 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1310 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1311 NameDecorationStyle
1312 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1313   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1314   if (CC == CallingConv::X86_FastCall)
1315     return FastCall;
1316   else if (CC == CallingConv::X86_StdCall)
1317     return StdCall;
1318   return None;
1319 }
1320
1321
1322 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1323 /// in a register before calling.
1324 static bool CallRequiresGOTPtrInReg(const TargetMachine &TM,
1325                                     bool IsTailCall) {
1326   const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
1327
1328   return !IsTailCall && !Subtarget.is64Bit() &&
1329          TM.getRelocationModel() == Reloc::PIC_ &&
1330          Subtarget.isPICStyleGOT();
1331 }
1332
1333 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1334 /// address to be loaded in a register.
1335 static bool CallRequiresFnAddressInReg(const TargetMachine &TM,
1336                                        bool IsTailCall) {
1337   const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
1338   return !Subtarget.is64Bit() && IsTailCall &&
1339          TM.getRelocationModel() == Reloc::PIC_ &&
1340          Subtarget.isPICStyleGOT();
1341 }
1342
1343 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1344 /// by "Src" to address "Dst" with size and alignment information specified by
1345 /// the specific parameter attribute. The copy will be passed as a byval
1346 /// function parameter.
1347 static SDValue
1348 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1349                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1350                           DebugLoc dl) {
1351   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1352   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1353                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1354 }
1355
1356 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1357                                               const CCValAssign &VA,
1358                                               MachineFrameInfo *MFI,
1359                                               unsigned CC,
1360                                               SDValue Root, unsigned i) {
1361   // Create the nodes corresponding to a load from this parameter slot.
1362   ISD::ArgFlagsTy Flags =
1363     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1364   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1365   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1366
1367   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1368   // changed with more analysis.
1369   // In case of tail call optimization mark all arguments mutable. Since they
1370   // could be overwritten by lowering of arguments in case of a tail call.
1371   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1372                                   VA.getLocMemOffset(), isImmutable);
1373   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1374   if (Flags.isByVal())
1375     return FIN;
1376   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1377                      PseudoSourceValue::getFixedStack(FI), 0);
1378 }
1379
1380 SDValue
1381 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1382   MachineFunction &MF = DAG.getMachineFunction();
1383   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1384   DebugLoc dl = Op.getDebugLoc();
1385
1386   const Function* Fn = MF.getFunction();
1387   if (Fn->hasExternalLinkage() &&
1388       Subtarget->isTargetCygMing() &&
1389       Fn->getName() == "main")
1390     FuncInfo->setForceFramePointer(true);
1391
1392   // Decorate the function name.
1393   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1394
1395   MachineFrameInfo *MFI = MF.getFrameInfo();
1396   SDValue Root = Op.getOperand(0);
1397   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1398   unsigned CC = MF.getFunction()->getCallingConv();
1399   bool Is64Bit = Subtarget->is64Bit();
1400   bool IsWin64 = Subtarget->isTargetWin64();
1401
1402   assert(!(isVarArg && CC == CallingConv::Fast) &&
1403          "Var args not supported with calling convention fastcc");
1404
1405   // Assign locations to all of the incoming arguments.
1406   SmallVector<CCValAssign, 16> ArgLocs;
1407   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1408   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1409
1410   SmallVector<SDValue, 8> ArgValues;
1411   unsigned LastVal = ~0U;
1412   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1413     CCValAssign &VA = ArgLocs[i];
1414     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1415     // places.
1416     assert(VA.getValNo() != LastVal &&
1417            "Don't support value assigned to multiple locs yet");
1418     LastVal = VA.getValNo();
1419
1420     if (VA.isRegLoc()) {
1421       MVT RegVT = VA.getLocVT();
1422       TargetRegisterClass *RC = NULL;
1423       if (RegVT == MVT::i32)
1424         RC = X86::GR32RegisterClass;
1425       else if (Is64Bit && RegVT == MVT::i64)
1426         RC = X86::GR64RegisterClass;
1427       else if (RegVT == MVT::f32)
1428         RC = X86::FR32RegisterClass;
1429       else if (RegVT == MVT::f64)
1430         RC = X86::FR64RegisterClass;
1431       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1432         RC = X86::VR128RegisterClass;
1433       else if (RegVT.isVector()) {
1434         assert(RegVT.getSizeInBits() == 64);
1435         if (!Is64Bit)
1436           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1437         else {
1438           // Darwin calling convention passes MMX values in either GPRs or
1439           // XMMs in x86-64. Other targets pass them in memory.
1440           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1441             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1442             RegVT = MVT::v2i64;
1443           } else {
1444             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1445             RegVT = MVT::i64;
1446           }
1447         }
1448       } else {
1449         assert(0 && "Unknown argument type!");
1450       }
1451
1452       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1453       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1454
1455       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1456       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1457       // right size.
1458       if (VA.getLocInfo() == CCValAssign::SExt)
1459         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1460                                DAG.getValueType(VA.getValVT()));
1461       else if (VA.getLocInfo() == CCValAssign::ZExt)
1462         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1463                                DAG.getValueType(VA.getValVT()));
1464
1465       if (VA.getLocInfo() != CCValAssign::Full)
1466         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1467
1468       // Handle MMX values passed in GPRs.
1469       if (Is64Bit && RegVT != VA.getLocVT()) {
1470         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1471           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1472         else if (RC == X86::VR128RegisterClass) {
1473           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1474                                  ArgValue, DAG.getConstant(0, MVT::i64));
1475           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1476         }
1477       }
1478
1479       ArgValues.push_back(ArgValue);
1480     } else {
1481       assert(VA.isMemLoc());
1482       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1483     }
1484   }
1485
1486   // The x86-64 ABI for returning structs by value requires that we copy
1487   // the sret argument into %rax for the return. Save the argument into
1488   // a virtual register so that we can access it from the return points.
1489   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1490     MachineFunction &MF = DAG.getMachineFunction();
1491     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1492     unsigned Reg = FuncInfo->getSRetReturnReg();
1493     if (!Reg) {
1494       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1495       FuncInfo->setSRetReturnReg(Reg);
1496     }
1497     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1498     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1499   }
1500
1501   unsigned StackSize = CCInfo.getNextStackOffset();
1502   // align stack specially for tail calls
1503   if (PerformTailCallOpt && CC == CallingConv::Fast)
1504     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1505
1506   // If the function takes variable number of arguments, make a frame index for
1507   // the start of the first vararg value... for expansion of llvm.va_start.
1508   if (isVarArg) {
1509     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1510       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1511     }
1512     if (Is64Bit) {
1513       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1514
1515       // FIXME: We should really autogenerate these arrays
1516       static const unsigned GPR64ArgRegsWin64[] = {
1517         X86::RCX, X86::RDX, X86::R8,  X86::R9
1518       };
1519       static const unsigned XMMArgRegsWin64[] = {
1520         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1521       };
1522       static const unsigned GPR64ArgRegs64Bit[] = {
1523         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1524       };
1525       static const unsigned XMMArgRegs64Bit[] = {
1526         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1527         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1528       };
1529       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1530
1531       if (IsWin64) {
1532         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1533         GPR64ArgRegs = GPR64ArgRegsWin64;
1534         XMMArgRegs = XMMArgRegsWin64;
1535       } else {
1536         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1537         GPR64ArgRegs = GPR64ArgRegs64Bit;
1538         XMMArgRegs = XMMArgRegs64Bit;
1539       }
1540       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1541                                                        TotalNumIntRegs);
1542       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1543                                                        TotalNumXMMRegs);
1544
1545       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1546       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1547              "SSE register cannot be used when SSE is disabled!");
1548       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1549              "SSE register cannot be used when SSE is disabled!");
1550       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1551         // Kernel mode asks for SSE to be disabled, so don't push them
1552         // on the stack.
1553         TotalNumXMMRegs = 0;
1554
1555       // For X86-64, if there are vararg parameters that are passed via
1556       // registers, then we must store them to their spots on the stack so they
1557       // may be loaded by deferencing the result of va_next.
1558       VarArgsGPOffset = NumIntRegs * 8;
1559       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1560       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1561                                                  TotalNumXMMRegs * 16, 16);
1562
1563       // Store the integer parameter registers.
1564       SmallVector<SDValue, 8> MemOps;
1565       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1566       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1567                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1568       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1569         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1570                                      X86::GR64RegisterClass);
1571         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1572         SDValue Store =
1573           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1574                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1575         MemOps.push_back(Store);
1576         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1577                           DAG.getIntPtrConstant(8));
1578       }
1579
1580       // Now store the XMM (fp + vector) parameter registers.
1581       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1582                         DAG.getIntPtrConstant(VarArgsFPOffset));
1583       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1584         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1585                                      X86::VR128RegisterClass);
1586         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1587         SDValue Store =
1588           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1589                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1590         MemOps.push_back(Store);
1591         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1592                           DAG.getIntPtrConstant(16));
1593       }
1594       if (!MemOps.empty())
1595           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1596                              &MemOps[0], MemOps.size());
1597     }
1598   }
1599
1600   ArgValues.push_back(Root);
1601
1602   // Some CCs need callee pop.
1603   if (IsCalleePop(isVarArg, CC)) {
1604     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1605     BytesCallerReserves = 0;
1606   } else {
1607     BytesToPopOnReturn  = 0; // Callee pops nothing.
1608     // If this is an sret function, the return should pop the hidden pointer.
1609     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1610       BytesToPopOnReturn = 4;
1611     BytesCallerReserves = StackSize;
1612   }
1613
1614   if (!Is64Bit) {
1615     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1616     if (CC == CallingConv::X86_FastCall)
1617       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1618   }
1619
1620   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1621
1622   // Return the new list of results.
1623   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1624                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1625 }
1626
1627 SDValue
1628 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1629                                     const SDValue &StackPtr,
1630                                     const CCValAssign &VA,
1631                                     SDValue Chain,
1632                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1633   DebugLoc dl = TheCall->getDebugLoc();
1634   unsigned LocMemOffset = VA.getLocMemOffset();
1635   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1636   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1637   if (Flags.isByVal()) {
1638     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1639   }
1640   return DAG.getStore(Chain, dl, Arg, PtrOff,
1641                       PseudoSourceValue::getStack(), LocMemOffset);
1642 }
1643
1644 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1645 /// optimization is performed and it is required.
1646 SDValue
1647 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1648                                            SDValue &OutRetAddr,
1649                                            SDValue Chain,
1650                                            bool IsTailCall,
1651                                            bool Is64Bit,
1652                                            int FPDiff,
1653                                            DebugLoc dl) {
1654   if (!IsTailCall || FPDiff==0) return Chain;
1655
1656   // Adjust the Return address stack slot.
1657   MVT VT = getPointerTy();
1658   OutRetAddr = getReturnAddressFrameIndex(DAG);
1659
1660   // Load the "old" Return address.
1661   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1662   return SDValue(OutRetAddr.getNode(), 1);
1663 }
1664
1665 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1666 /// optimization is performed and it is required (FPDiff!=0).
1667 static SDValue
1668 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1669                          SDValue Chain, SDValue RetAddrFrIdx,
1670                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1671   // Store the return address to the appropriate stack slot.
1672   if (!FPDiff) return Chain;
1673   // Calculate the new stack slot for the return address.
1674   int SlotSize = Is64Bit ? 8 : 4;
1675   int NewReturnAddrFI =
1676     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1677   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1678   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1679   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1680                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1681   return Chain;
1682 }
1683
1684 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1685   MachineFunction &MF = DAG.getMachineFunction();
1686   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1687   SDValue Chain       = TheCall->getChain();
1688   unsigned CC         = TheCall->getCallingConv();
1689   bool isVarArg       = TheCall->isVarArg();
1690   bool IsTailCall     = TheCall->isTailCall() &&
1691                         CC == CallingConv::Fast && PerformTailCallOpt;
1692   SDValue Callee      = TheCall->getCallee();
1693   bool Is64Bit        = Subtarget->is64Bit();
1694   bool IsStructRet    = CallIsStructReturn(TheCall);
1695   DebugLoc dl         = TheCall->getDebugLoc();
1696
1697   assert(!(isVarArg && CC == CallingConv::Fast) &&
1698          "Var args not supported with calling convention fastcc");
1699
1700   // Analyze operands of the call, assigning locations to each operand.
1701   SmallVector<CCValAssign, 16> ArgLocs;
1702   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1703   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1704
1705   // Get a count of how many bytes are to be pushed on the stack.
1706   unsigned NumBytes = CCInfo.getNextStackOffset();
1707   if (PerformTailCallOpt && CC == CallingConv::Fast)
1708     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1709
1710   int FPDiff = 0;
1711   if (IsTailCall) {
1712     // Lower arguments at fp - stackoffset + fpdiff.
1713     unsigned NumBytesCallerPushed =
1714       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1715     FPDiff = NumBytesCallerPushed - NumBytes;
1716
1717     // Set the delta of movement of the returnaddr stackslot.
1718     // But only set if delta is greater than previous delta.
1719     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1720       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1721   }
1722
1723   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1724
1725   SDValue RetAddrFrIdx;
1726   // Load return adress for tail calls.
1727   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1728                                   FPDiff, dl);
1729
1730   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1731   SmallVector<SDValue, 8> MemOpChains;
1732   SDValue StackPtr;
1733
1734   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1735   // of tail call optimization arguments are handle later.
1736   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1737     CCValAssign &VA = ArgLocs[i];
1738     SDValue Arg = TheCall->getArg(i);
1739     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1740     bool isByVal = Flags.isByVal();
1741
1742     // Promote the value if needed.
1743     switch (VA.getLocInfo()) {
1744     default: assert(0 && "Unknown loc info!");
1745     case CCValAssign::Full: break;
1746     case CCValAssign::SExt:
1747       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1748       break;
1749     case CCValAssign::ZExt:
1750       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1751       break;
1752     case CCValAssign::AExt:
1753       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1754       break;
1755     }
1756
1757     if (VA.isRegLoc()) {
1758       if (Is64Bit) {
1759         MVT RegVT = VA.getLocVT();
1760         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1761           switch (VA.getLocReg()) {
1762           default:
1763             break;
1764           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1765           case X86::R8: {
1766             // Special case: passing MMX values in GPR registers.
1767             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1768             break;
1769           }
1770           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1771           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1772             // Special case: passing MMX values in XMM registers.
1773             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1774             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1775             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1776             break;
1777           }
1778           }
1779       }
1780       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1781     } else {
1782       if (!IsTailCall || (IsTailCall && isByVal)) {
1783         assert(VA.isMemLoc());
1784         if (StackPtr.getNode() == 0)
1785           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1786
1787         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1788                                                Chain, Arg, Flags));
1789       }
1790     }
1791   }
1792
1793   if (!MemOpChains.empty())
1794     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1795                         &MemOpChains[0], MemOpChains.size());
1796
1797   // Build a sequence of copy-to-reg nodes chained together with token chain
1798   // and flag operands which copy the outgoing args into registers.
1799   SDValue InFlag;
1800   // Tail call byval lowering might overwrite argument registers so in case of
1801   // tail call optimization the copies to registers are lowered later.
1802   if (!IsTailCall)
1803     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1804       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1805                                RegsToPass[i].second, InFlag);
1806       InFlag = Chain.getValue(1);
1807     }
1808
1809   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1810   // GOT pointer.
1811   if (CallRequiresGOTPtrInReg(getTargetMachine(), IsTailCall)) {
1812     Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1813                              DAG.getNode(X86ISD::GlobalBaseReg,
1814                                          DebugLoc::getUnknownLoc(),
1815                                          getPointerTy()),
1816                              InFlag);
1817     InFlag = Chain.getValue(1);
1818   }
1819
1820   // If we are tail calling and generating PIC/GOT style code load the address
1821   // of the callee into ecx. The value in ecx is used as target of the tail
1822   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1823   // calls on PIC/GOT architectures. Normally we would just put the address of
1824   // GOT into ebx and then call target@PLT. But for tail calls ebx would be
1825   // restored (since ebx is callee saved) before jumping to the target@PLT.
1826   if (CallRequiresFnAddressInReg(getTargetMachine(), IsTailCall)) {
1827     // Note: The actual moving to ecx is done further down.
1828     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1829     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1830         !G->getGlobal()->hasProtectedVisibility())
1831       Callee =  LowerGlobalAddress(Callee, DAG);
1832     else if (isa<ExternalSymbolSDNode>(Callee))
1833       Callee = LowerExternalSymbol(Callee,DAG);
1834   }
1835
1836   if (Is64Bit && isVarArg) {
1837     // From AMD64 ABI document:
1838     // For calls that may call functions that use varargs or stdargs
1839     // (prototype-less calls or calls to functions containing ellipsis (...) in
1840     // the declaration) %al is used as hidden argument to specify the number
1841     // of SSE registers used. The contents of %al do not need to match exactly
1842     // the number of registers, but must be an ubound on the number of SSE
1843     // registers used and is in the range 0 - 8 inclusive.
1844
1845     // FIXME: Verify this on Win64
1846     // Count the number of XMM registers allocated.
1847     static const unsigned XMMArgRegs[] = {
1848       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1849       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1850     };
1851     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1852     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1853            && "SSE registers cannot be used when SSE is disabled");
1854
1855     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1856                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1857     InFlag = Chain.getValue(1);
1858   }
1859
1860
1861   // For tail calls lower the arguments to the 'real' stack slot.
1862   if (IsTailCall) {
1863     SmallVector<SDValue, 8> MemOpChains2;
1864     SDValue FIN;
1865     int FI = 0;
1866     // Do not flag preceeding copytoreg stuff together with the following stuff.
1867     InFlag = SDValue();
1868     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1869       CCValAssign &VA = ArgLocs[i];
1870       if (!VA.isRegLoc()) {
1871         assert(VA.isMemLoc());
1872         SDValue Arg = TheCall->getArg(i);
1873         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1874         // Create frame index.
1875         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1876         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1877         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1878         FIN = DAG.getFrameIndex(FI, getPointerTy());
1879
1880         if (Flags.isByVal()) {
1881           // Copy relative to framepointer.
1882           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1883           if (StackPtr.getNode() == 0)
1884             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1885                                           getPointerTy());
1886           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1887
1888           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1889                                                            Flags, DAG, dl));
1890         } else {
1891           // Store relative to framepointer.
1892           MemOpChains2.push_back(
1893             DAG.getStore(Chain, dl, Arg, FIN,
1894                          PseudoSourceValue::getFixedStack(FI), 0));
1895         }
1896       }
1897     }
1898
1899     if (!MemOpChains2.empty())
1900       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1901                           &MemOpChains2[0], MemOpChains2.size());
1902
1903     // Copy arguments to their registers.
1904     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1905       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1906                                RegsToPass[i].second, InFlag);
1907       InFlag = Chain.getValue(1);
1908     }
1909     InFlag =SDValue();
1910
1911     // Store the return address to the appropriate stack slot.
1912     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1913                                      FPDiff, dl);
1914   }
1915
1916   // If the callee is a GlobalAddress node (quite common, every direct call is)
1917   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1918   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1919     // We should use extra load for direct calls to dllimported functions in
1920     // non-JIT mode.
1921     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1922                                         getTargetMachine(), true))
1923       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1924                                           G->getOffset());
1925   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1926     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1927   } else if (IsTailCall) {
1928     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1929
1930     Chain = DAG.getCopyToReg(Chain,  dl,
1931                              DAG.getRegister(Opc, getPointerTy()),
1932                              Callee,InFlag);
1933     Callee = DAG.getRegister(Opc, getPointerTy());
1934     // Add register as live out.
1935     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1936   }
1937
1938   // Returns a chain & a flag for retval copy to use.
1939   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1940   SmallVector<SDValue, 8> Ops;
1941
1942   if (IsTailCall) {
1943     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1944                            DAG.getIntPtrConstant(0, true), InFlag);
1945     InFlag = Chain.getValue(1);
1946
1947     // Returns a chain & a flag for retval copy to use.
1948     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1949     Ops.clear();
1950   }
1951
1952   Ops.push_back(Chain);
1953   Ops.push_back(Callee);
1954
1955   if (IsTailCall)
1956     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1957
1958   // Add argument registers to the end of the list so that they are known live
1959   // into the call.
1960   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1961     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1962                                   RegsToPass[i].second.getValueType()));
1963
1964   // Add an implicit use GOT pointer in EBX.
1965   if (!IsTailCall && !Is64Bit &&
1966       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1967       Subtarget->isPICStyleGOT())
1968     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1969
1970   // Add an implicit use of AL for x86 vararg functions.
1971   if (Is64Bit && isVarArg)
1972     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1973
1974   if (InFlag.getNode())
1975     Ops.push_back(InFlag);
1976
1977   if (IsTailCall) {
1978     assert(InFlag.getNode() &&
1979            "Flag must be set. Depend on flag being set in LowerRET");
1980     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1981                         TheCall->getVTList(), &Ops[0], Ops.size());
1982
1983     return SDValue(Chain.getNode(), Op.getResNo());
1984   }
1985
1986   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1987   InFlag = Chain.getValue(1);
1988
1989   // Create the CALLSEQ_END node.
1990   unsigned NumBytesForCalleeToPush;
1991   if (IsCalleePop(isVarArg, CC))
1992     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1993   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1994     // If this is is a call to a struct-return function, the callee
1995     // pops the hidden struct pointer, so we have to push it back.
1996     // This is common for Darwin/X86, Linux & Mingw32 targets.
1997     NumBytesForCalleeToPush = 4;
1998   else
1999     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2000
2001   // Returns a flag for retval copy to use.
2002   Chain = DAG.getCALLSEQ_END(Chain,
2003                              DAG.getIntPtrConstant(NumBytes, true),
2004                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2005                                                    true),
2006                              InFlag);
2007   InFlag = Chain.getValue(1);
2008
2009   // Handle result values, copying them out of physregs into vregs that we
2010   // return.
2011   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2012                  Op.getResNo());
2013 }
2014
2015
2016 //===----------------------------------------------------------------------===//
2017 //                Fast Calling Convention (tail call) implementation
2018 //===----------------------------------------------------------------------===//
2019
2020 //  Like std call, callee cleans arguments, convention except that ECX is
2021 //  reserved for storing the tail called function address. Only 2 registers are
2022 //  free for argument passing (inreg). Tail call optimization is performed
2023 //  provided:
2024 //                * tailcallopt is enabled
2025 //                * caller/callee are fastcc
2026 //  On X86_64 architecture with GOT-style position independent code only local
2027 //  (within module) calls are supported at the moment.
2028 //  To keep the stack aligned according to platform abi the function
2029 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2030 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2031 //  If a tail called function callee has more arguments than the caller the
2032 //  caller needs to make sure that there is room to move the RETADDR to. This is
2033 //  achieved by reserving an area the size of the argument delta right after the
2034 //  original REtADDR, but before the saved framepointer or the spilled registers
2035 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2036 //  stack layout:
2037 //    arg1
2038 //    arg2
2039 //    RETADDR
2040 //    [ new RETADDR
2041 //      move area ]
2042 //    (possible EBP)
2043 //    ESI
2044 //    EDI
2045 //    local1 ..
2046
2047 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2048 /// for a 16 byte align requirement.
2049 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2050                                                         SelectionDAG& DAG) {
2051   MachineFunction &MF = DAG.getMachineFunction();
2052   const TargetMachine &TM = MF.getTarget();
2053   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2054   unsigned StackAlignment = TFI.getStackAlignment();
2055   uint64_t AlignMask = StackAlignment - 1;
2056   int64_t Offset = StackSize;
2057   uint64_t SlotSize = TD->getPointerSize();
2058   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2059     // Number smaller than 12 so just add the difference.
2060     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2061   } else {
2062     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2063     Offset = ((~AlignMask) & Offset) + StackAlignment +
2064       (StackAlignment-SlotSize);
2065   }
2066   return Offset;
2067 }
2068
2069 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2070 /// following the call is a return. A function is eligible if caller/callee
2071 /// calling conventions match, currently only fastcc supports tail calls, and
2072 /// the function CALL is immediatly followed by a RET.
2073 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2074                                                       SDValue Ret,
2075                                                       SelectionDAG& DAG) const {
2076   if (!PerformTailCallOpt)
2077     return false;
2078
2079   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2080     MachineFunction &MF = DAG.getMachineFunction();
2081     unsigned CallerCC = MF.getFunction()->getCallingConv();
2082     unsigned CalleeCC= TheCall->getCallingConv();
2083     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2084       SDValue Callee = TheCall->getCallee();
2085       // On x86/32Bit PIC/GOT  tail calls are supported.
2086       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
2087           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
2088         return true;
2089
2090       // Can only do local tail calls (in same module, hidden or protected) on
2091       // x86_64 PIC/GOT at the moment.
2092       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2093         return G->getGlobal()->hasHiddenVisibility()
2094             || G->getGlobal()->hasProtectedVisibility();
2095     }
2096   }
2097
2098   return false;
2099 }
2100
2101 FastISel *
2102 X86TargetLowering::createFastISel(MachineFunction &mf,
2103                                   MachineModuleInfo *mmo,
2104                                   DwarfWriter *dw,
2105                                   DenseMap<const Value *, unsigned> &vm,
2106                                   DenseMap<const BasicBlock *,
2107                                            MachineBasicBlock *> &bm,
2108                                   DenseMap<const AllocaInst *, int> &am
2109 #ifndef NDEBUG
2110                                   , SmallSet<Instruction*, 8> &cil
2111 #endif
2112                                   ) {
2113   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2114 #ifndef NDEBUG
2115                              , cil
2116 #endif
2117                              );
2118 }
2119
2120
2121 //===----------------------------------------------------------------------===//
2122 //                           Other Lowering Hooks
2123 //===----------------------------------------------------------------------===//
2124
2125
2126 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2127   MachineFunction &MF = DAG.getMachineFunction();
2128   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2129   int ReturnAddrIndex = FuncInfo->getRAIndex();
2130
2131   if (ReturnAddrIndex == 0) {
2132     // Set up a frame object for the return address.
2133     uint64_t SlotSize = TD->getPointerSize();
2134     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2135     FuncInfo->setRAIndex(ReturnAddrIndex);
2136   }
2137
2138   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2139 }
2140
2141
2142 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2143 /// specific condition code, returning the condition code and the LHS/RHS of the
2144 /// comparison to make.
2145 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2146                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2147   if (!isFP) {
2148     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2149       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2150         // X > -1   -> X == 0, jump !sign.
2151         RHS = DAG.getConstant(0, RHS.getValueType());
2152         return X86::COND_NS;
2153       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2154         // X < 0   -> X == 0, jump on sign.
2155         return X86::COND_S;
2156       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2157         // X < 1   -> X <= 0
2158         RHS = DAG.getConstant(0, RHS.getValueType());
2159         return X86::COND_LE;
2160       }
2161     }
2162
2163     switch (SetCCOpcode) {
2164     default: assert(0 && "Invalid integer condition!");
2165     case ISD::SETEQ:  return X86::COND_E;
2166     case ISD::SETGT:  return X86::COND_G;
2167     case ISD::SETGE:  return X86::COND_GE;
2168     case ISD::SETLT:  return X86::COND_L;
2169     case ISD::SETLE:  return X86::COND_LE;
2170     case ISD::SETNE:  return X86::COND_NE;
2171     case ISD::SETULT: return X86::COND_B;
2172     case ISD::SETUGT: return X86::COND_A;
2173     case ISD::SETULE: return X86::COND_BE;
2174     case ISD::SETUGE: return X86::COND_AE;
2175     }
2176   }
2177
2178   // First determine if it is required or is profitable to flip the operands.
2179
2180   // If LHS is a foldable load, but RHS is not, flip the condition.
2181   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2182       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2183     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2184     std::swap(LHS, RHS);
2185   }
2186
2187   switch (SetCCOpcode) {
2188   default: break;
2189   case ISD::SETOLT:
2190   case ISD::SETOLE:
2191   case ISD::SETUGT:
2192   case ISD::SETUGE:
2193     std::swap(LHS, RHS);
2194     break;
2195   }
2196
2197   // On a floating point condition, the flags are set as follows:
2198   // ZF  PF  CF   op
2199   //  0 | 0 | 0 | X > Y
2200   //  0 | 0 | 1 | X < Y
2201   //  1 | 0 | 0 | X == Y
2202   //  1 | 1 | 1 | unordered
2203   switch (SetCCOpcode) {
2204   default: assert(0 && "Condcode should be pre-legalized away");
2205   case ISD::SETUEQ:
2206   case ISD::SETEQ:   return X86::COND_E;
2207   case ISD::SETOLT:              // flipped
2208   case ISD::SETOGT:
2209   case ISD::SETGT:   return X86::COND_A;
2210   case ISD::SETOLE:              // flipped
2211   case ISD::SETOGE:
2212   case ISD::SETGE:   return X86::COND_AE;
2213   case ISD::SETUGT:              // flipped
2214   case ISD::SETULT:
2215   case ISD::SETLT:   return X86::COND_B;
2216   case ISD::SETUGE:              // flipped
2217   case ISD::SETULE:
2218   case ISD::SETLE:   return X86::COND_BE;
2219   case ISD::SETONE:
2220   case ISD::SETNE:   return X86::COND_NE;
2221   case ISD::SETUO:   return X86::COND_P;
2222   case ISD::SETO:    return X86::COND_NP;
2223   }
2224 }
2225
2226 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2227 /// code. Current x86 isa includes the following FP cmov instructions:
2228 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2229 static bool hasFPCMov(unsigned X86CC) {
2230   switch (X86CC) {
2231   default:
2232     return false;
2233   case X86::COND_B:
2234   case X86::COND_BE:
2235   case X86::COND_E:
2236   case X86::COND_P:
2237   case X86::COND_A:
2238   case X86::COND_AE:
2239   case X86::COND_NE:
2240   case X86::COND_NP:
2241     return true;
2242   }
2243 }
2244
2245 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2246 /// the specified range (L, H].
2247 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2248   return (Val < 0) || (Val >= Low && Val < Hi);
2249 }
2250
2251 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2252 /// specified value.
2253 static bool isUndefOrEqual(int Val, int CmpVal) {
2254   if (Val < 0 || Val == CmpVal)
2255     return true;
2256   return false;
2257 }
2258
2259 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2260 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2261 /// the second operand.
2262 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2263   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2264     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2265   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2266     return (Mask[0] < 2 && Mask[1] < 2);
2267   return false;
2268 }
2269
2270 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2271   SmallVector<int, 8> M;
2272   N->getMask(M);
2273   return ::isPSHUFDMask(M, N->getValueType(0));
2274 }
2275
2276 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2277 /// is suitable for input to PSHUFHW.
2278 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2279   if (VT != MVT::v8i16)
2280     return false;
2281
2282   // Lower quadword copied in order or undef.
2283   for (int i = 0; i != 4; ++i)
2284     if (Mask[i] >= 0 && Mask[i] != i)
2285       return false;
2286
2287   // Upper quadword shuffled.
2288   for (int i = 4; i != 8; ++i)
2289     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2290       return false;
2291
2292   return true;
2293 }
2294
2295 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2296   SmallVector<int, 8> M;
2297   N->getMask(M);
2298   return ::isPSHUFHWMask(M, N->getValueType(0));
2299 }
2300
2301 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2302 /// is suitable for input to PSHUFLW.
2303 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2304   if (VT != MVT::v8i16)
2305     return false;
2306
2307   // Upper quadword copied in order.
2308   for (int i = 4; i != 8; ++i)
2309     if (Mask[i] >= 0 && Mask[i] != i)
2310       return false;
2311
2312   // Lower quadword shuffled.
2313   for (int i = 0; i != 4; ++i)
2314     if (Mask[i] >= 4)
2315       return false;
2316
2317   return true;
2318 }
2319
2320 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2321   SmallVector<int, 8> M;
2322   N->getMask(M);
2323   return ::isPSHUFLWMask(M, N->getValueType(0));
2324 }
2325
2326 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2327 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2328 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2329   int NumElems = VT.getVectorNumElements();
2330   if (NumElems != 2 && NumElems != 4)
2331     return false;
2332
2333   int Half = NumElems / 2;
2334   for (int i = 0; i < Half; ++i)
2335     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2336       return false;
2337   for (int i = Half; i < NumElems; ++i)
2338     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2339       return false;
2340
2341   return true;
2342 }
2343
2344 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2345   SmallVector<int, 8> M;
2346   N->getMask(M);
2347   return ::isSHUFPMask(M, N->getValueType(0));
2348 }
2349
2350 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2351 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2352 /// half elements to come from vector 1 (which would equal the dest.) and
2353 /// the upper half to come from vector 2.
2354 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2355   int NumElems = VT.getVectorNumElements();
2356
2357   if (NumElems != 2 && NumElems != 4)
2358     return false;
2359
2360   int Half = NumElems / 2;
2361   for (int i = 0; i < Half; ++i)
2362     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2363       return false;
2364   for (int i = Half; i < NumElems; ++i)
2365     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2366       return false;
2367   return true;
2368 }
2369
2370 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2371   SmallVector<int, 8> M;
2372   N->getMask(M);
2373   return isCommutedSHUFPMask(M, N->getValueType(0));
2374 }
2375
2376 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2377 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2378 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2379   if (N->getValueType(0).getVectorNumElements() != 4)
2380     return false;
2381
2382   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2383   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2384          isUndefOrEqual(N->getMaskElt(1), 7) &&
2385          isUndefOrEqual(N->getMaskElt(2), 2) &&
2386          isUndefOrEqual(N->getMaskElt(3), 3);
2387 }
2388
2389 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2390 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2391 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2392   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2393
2394   if (NumElems != 2 && NumElems != 4)
2395     return false;
2396
2397   for (unsigned i = 0; i < NumElems/2; ++i)
2398     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2399       return false;
2400
2401   for (unsigned i = NumElems/2; i < NumElems; ++i)
2402     if (!isUndefOrEqual(N->getMaskElt(i), i))
2403       return false;
2404
2405   return true;
2406 }
2407
2408 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2409 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2410 /// and MOVLHPS.
2411 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2412   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2413
2414   if (NumElems != 2 && NumElems != 4)
2415     return false;
2416
2417   for (unsigned i = 0; i < NumElems/2; ++i)
2418     if (!isUndefOrEqual(N->getMaskElt(i), i))
2419       return false;
2420
2421   for (unsigned i = 0; i < NumElems/2; ++i)
2422     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2423       return false;
2424
2425   return true;
2426 }
2427
2428 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2429 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2430 /// <2, 3, 2, 3>
2431 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2432   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2433
2434   if (NumElems != 4)
2435     return false;
2436
2437   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2438          isUndefOrEqual(N->getMaskElt(1), 3) &&
2439          isUndefOrEqual(N->getMaskElt(2), 2) &&
2440          isUndefOrEqual(N->getMaskElt(3), 3);
2441 }
2442
2443 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2444 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2445 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2446                          bool V2IsSplat = false) {
2447   int NumElts = VT.getVectorNumElements();
2448   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2449     return false;
2450
2451   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2452     int BitI  = Mask[i];
2453     int BitI1 = Mask[i+1];
2454     if (!isUndefOrEqual(BitI, j))
2455       return false;
2456     if (V2IsSplat) {
2457       if (!isUndefOrEqual(BitI1, NumElts))
2458         return false;
2459     } else {
2460       if (!isUndefOrEqual(BitI1, j + NumElts))
2461         return false;
2462     }
2463   }
2464   return true;
2465 }
2466
2467 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2468   SmallVector<int, 8> M;
2469   N->getMask(M);
2470   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2471 }
2472
2473 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2474 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2475 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2476                          bool V2IsSplat = false) {
2477   int NumElts = VT.getVectorNumElements();
2478   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2479     return false;
2480
2481   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2482     int BitI  = Mask[i];
2483     int BitI1 = Mask[i+1];
2484     if (!isUndefOrEqual(BitI, j + NumElts/2))
2485       return false;
2486     if (V2IsSplat) {
2487       if (isUndefOrEqual(BitI1, NumElts))
2488         return false;
2489     } else {
2490       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2491         return false;
2492     }
2493   }
2494   return true;
2495 }
2496
2497 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2498   SmallVector<int, 8> M;
2499   N->getMask(M);
2500   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2501 }
2502
2503 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2504 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2505 /// <0, 0, 1, 1>
2506 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2507   int NumElems = VT.getVectorNumElements();
2508   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2509     return false;
2510
2511   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2512     int BitI  = Mask[i];
2513     int BitI1 = Mask[i+1];
2514     if (!isUndefOrEqual(BitI, j))
2515       return false;
2516     if (!isUndefOrEqual(BitI1, j))
2517       return false;
2518   }
2519   return true;
2520 }
2521
2522 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2523   SmallVector<int, 8> M;
2524   N->getMask(M);
2525   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2526 }
2527
2528 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2529 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2530 /// <2, 2, 3, 3>
2531 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2532   int NumElems = VT.getVectorNumElements();
2533   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2534     return false;
2535
2536   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2537     int BitI  = Mask[i];
2538     int BitI1 = Mask[i+1];
2539     if (!isUndefOrEqual(BitI, j))
2540       return false;
2541     if (!isUndefOrEqual(BitI1, j))
2542       return false;
2543   }
2544   return true;
2545 }
2546
2547 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2548   SmallVector<int, 8> M;
2549   N->getMask(M);
2550   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2551 }
2552
2553 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2554 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2555 /// MOVSD, and MOVD, i.e. setting the lowest element.
2556 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2557   if (VT.getVectorElementType().getSizeInBits() < 32)
2558     return false;
2559
2560   int NumElts = VT.getVectorNumElements();
2561
2562   if (!isUndefOrEqual(Mask[0], NumElts))
2563     return false;
2564
2565   for (int i = 1; i < NumElts; ++i)
2566     if (!isUndefOrEqual(Mask[i], i))
2567       return false;
2568
2569   return true;
2570 }
2571
2572 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2573   SmallVector<int, 8> M;
2574   N->getMask(M);
2575   return ::isMOVLMask(M, N->getValueType(0));
2576 }
2577
2578 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2579 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2580 /// element of vector 2 and the other elements to come from vector 1 in order.
2581 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2582                                bool V2IsSplat = false, bool V2IsUndef = false) {
2583   int NumOps = VT.getVectorNumElements();
2584   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2585     return false;
2586
2587   if (!isUndefOrEqual(Mask[0], 0))
2588     return false;
2589
2590   for (int i = 1; i < NumOps; ++i)
2591     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2592           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2593           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2594       return false;
2595
2596   return true;
2597 }
2598
2599 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2600                            bool V2IsUndef = false) {
2601   SmallVector<int, 8> M;
2602   N->getMask(M);
2603   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2604 }
2605
2606 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2607 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2608 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2609   if (N->getValueType(0).getVectorNumElements() != 4)
2610     return false;
2611
2612   // Expect 1, 1, 3, 3
2613   for (unsigned i = 0; i < 2; ++i) {
2614     int Elt = N->getMaskElt(i);
2615     if (Elt >= 0 && Elt != 1)
2616       return false;
2617   }
2618
2619   bool HasHi = false;
2620   for (unsigned i = 2; i < 4; ++i) {
2621     int Elt = N->getMaskElt(i);
2622     if (Elt >= 0 && Elt != 3)
2623       return false;
2624     if (Elt == 3)
2625       HasHi = true;
2626   }
2627   // Don't use movshdup if it can be done with a shufps.
2628   // FIXME: verify that matching u, u, 3, 3 is what we want.
2629   return HasHi;
2630 }
2631
2632 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2633 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2634 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2635   if (N->getValueType(0).getVectorNumElements() != 4)
2636     return false;
2637
2638   // Expect 0, 0, 2, 2
2639   for (unsigned i = 0; i < 2; ++i)
2640     if (N->getMaskElt(i) > 0)
2641       return false;
2642
2643   bool HasHi = false;
2644   for (unsigned i = 2; i < 4; ++i) {
2645     int Elt = N->getMaskElt(i);
2646     if (Elt >= 0 && Elt != 2)
2647       return false;
2648     if (Elt == 2)
2649       HasHi = true;
2650   }
2651   // Don't use movsldup if it can be done with a shufps.
2652   return HasHi;
2653 }
2654
2655 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2656 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2657 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2658   int e = N->getValueType(0).getVectorNumElements() / 2;
2659
2660   for (int i = 0; i < e; ++i)
2661     if (!isUndefOrEqual(N->getMaskElt(i), i))
2662       return false;
2663   for (int i = 0; i < e; ++i)
2664     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2665       return false;
2666   return true;
2667 }
2668
2669 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2670 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2671 /// instructions.
2672 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2673   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2674   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2675
2676   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2677   unsigned Mask = 0;
2678   for (int i = 0; i < NumOperands; ++i) {
2679     int Val = SVOp->getMaskElt(NumOperands-i-1);
2680     if (Val < 0) Val = 0;
2681     if (Val >= NumOperands) Val -= NumOperands;
2682     Mask |= Val;
2683     if (i != NumOperands - 1)
2684       Mask <<= Shift;
2685   }
2686   return Mask;
2687 }
2688
2689 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2690 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2691 /// instructions.
2692 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2693   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2694   unsigned Mask = 0;
2695   // 8 nodes, but we only care about the last 4.
2696   for (unsigned i = 7; i >= 4; --i) {
2697     int Val = SVOp->getMaskElt(i);
2698     if (Val >= 0)
2699       Mask |= (Val - 4);
2700     if (i != 4)
2701       Mask <<= 2;
2702   }
2703   return Mask;
2704 }
2705
2706 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2707 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2708 /// instructions.
2709 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2710   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2711   unsigned Mask = 0;
2712   // 8 nodes, but we only care about the first 4.
2713   for (int i = 3; i >= 0; --i) {
2714     int Val = SVOp->getMaskElt(i);
2715     if (Val >= 0)
2716       Mask |= Val;
2717     if (i != 0)
2718       Mask <<= 2;
2719   }
2720   return Mask;
2721 }
2722
2723 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2724 /// their permute mask.
2725 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2726                                     SelectionDAG &DAG) {
2727   MVT VT = SVOp->getValueType(0);
2728   unsigned NumElems = VT.getVectorNumElements();
2729   SmallVector<int, 8> MaskVec;
2730
2731   for (unsigned i = 0; i != NumElems; ++i) {
2732     int idx = SVOp->getMaskElt(i);
2733     if (idx < 0)
2734       MaskVec.push_back(idx);
2735     else if (idx < (int)NumElems)
2736       MaskVec.push_back(idx + NumElems);
2737     else
2738       MaskVec.push_back(idx - NumElems);
2739   }
2740   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2741                               SVOp->getOperand(0), &MaskVec[0]);
2742 }
2743
2744 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2745 /// the two vector operands have swapped position.
2746 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2747   unsigned NumElems = VT.getVectorNumElements();
2748   for (unsigned i = 0; i != NumElems; ++i) {
2749     int idx = Mask[i];
2750     if (idx < 0)
2751       continue;
2752     else if (idx < (int)NumElems)
2753       Mask[i] = idx + NumElems;
2754     else
2755       Mask[i] = idx - NumElems;
2756   }
2757 }
2758
2759 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2760 /// match movhlps. The lower half elements should come from upper half of
2761 /// V1 (and in order), and the upper half elements should come from the upper
2762 /// half of V2 (and in order).
2763 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2764   if (Op->getValueType(0).getVectorNumElements() != 4)
2765     return false;
2766   for (unsigned i = 0, e = 2; i != e; ++i)
2767     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2768       return false;
2769   for (unsigned i = 2; i != 4; ++i)
2770     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2771       return false;
2772   return true;
2773 }
2774
2775 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2776 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2777 /// required.
2778 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2779   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2780     return false;
2781   N = N->getOperand(0).getNode();
2782   if (!ISD::isNON_EXTLoad(N))
2783     return false;
2784   if (LD)
2785     *LD = cast<LoadSDNode>(N);
2786   return true;
2787 }
2788
2789 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2790 /// match movlp{s|d}. The lower half elements should come from lower half of
2791 /// V1 (and in order), and the upper half elements should come from the upper
2792 /// half of V2 (and in order). And since V1 will become the source of the
2793 /// MOVLP, it must be either a vector load or a scalar load to vector.
2794 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2795                                ShuffleVectorSDNode *Op) {
2796   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2797     return false;
2798   // Is V2 is a vector load, don't do this transformation. We will try to use
2799   // load folding shufps op.
2800   if (ISD::isNON_EXTLoad(V2))
2801     return false;
2802
2803   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2804
2805   if (NumElems != 2 && NumElems != 4)
2806     return false;
2807   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2808     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2809       return false;
2810   for (unsigned i = NumElems/2; i != NumElems; ++i)
2811     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2812       return false;
2813   return true;
2814 }
2815
2816 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2817 /// all the same.
2818 static bool isSplatVector(SDNode *N) {
2819   if (N->getOpcode() != ISD::BUILD_VECTOR)
2820     return false;
2821
2822   SDValue SplatValue = N->getOperand(0);
2823   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2824     if (N->getOperand(i) != SplatValue)
2825       return false;
2826   return true;
2827 }
2828
2829 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2830 /// constant +0.0.
2831 static inline bool isZeroNode(SDValue Elt) {
2832   return ((isa<ConstantSDNode>(Elt) &&
2833            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2834           (isa<ConstantFPSDNode>(Elt) &&
2835            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2836 }
2837
2838 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2839 /// to an zero vector.
2840 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2841 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2842   SDValue V1 = N->getOperand(0);
2843   SDValue V2 = N->getOperand(1);
2844   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2845   for (unsigned i = 0; i != NumElems; ++i) {
2846     int Idx = N->getMaskElt(i);
2847     if (Idx >= (int)NumElems) {
2848       unsigned Opc = V2.getOpcode();
2849       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2850         continue;
2851       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2852         return false;
2853     } else if (Idx >= 0) {
2854       unsigned Opc = V1.getOpcode();
2855       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2856         continue;
2857       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2858         return false;
2859     }
2860   }
2861   return true;
2862 }
2863
2864 /// getZeroVector - Returns a vector of specified type with all zero elements.
2865 ///
2866 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2867                              DebugLoc dl) {
2868   assert(VT.isVector() && "Expected a vector type");
2869
2870   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2871   // type.  This ensures they get CSE'd.
2872   SDValue Vec;
2873   if (VT.getSizeInBits() == 64) { // MMX
2874     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2875     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2876   } else if (HasSSE2) {  // SSE2
2877     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2878     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2879   } else { // SSE1
2880     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2881     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2882   }
2883   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2884 }
2885
2886 /// getOnesVector - Returns a vector of specified type with all bits set.
2887 ///
2888 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2889   assert(VT.isVector() && "Expected a vector type");
2890
2891   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2892   // type.  This ensures they get CSE'd.
2893   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2894   SDValue Vec;
2895   if (VT.getSizeInBits() == 64)  // MMX
2896     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2897   else                                              // SSE
2898     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2899   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2900 }
2901
2902
2903 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2904 /// that point to V2 points to its first element.
2905 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2906   MVT VT = SVOp->getValueType(0);
2907   unsigned NumElems = VT.getVectorNumElements();
2908
2909   bool Changed = false;
2910   SmallVector<int, 8> MaskVec;
2911   SVOp->getMask(MaskVec);
2912
2913   for (unsigned i = 0; i != NumElems; ++i) {
2914     if (MaskVec[i] > (int)NumElems) {
2915       MaskVec[i] = NumElems;
2916       Changed = true;
2917     }
2918   }
2919   if (Changed)
2920     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2921                                 SVOp->getOperand(1), &MaskVec[0]);
2922   return SDValue(SVOp, 0);
2923 }
2924
2925 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2926 /// operation of specified width.
2927 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2928                        SDValue V2) {
2929   unsigned NumElems = VT.getVectorNumElements();
2930   SmallVector<int, 8> Mask;
2931   Mask.push_back(NumElems);
2932   for (unsigned i = 1; i != NumElems; ++i)
2933     Mask.push_back(i);
2934   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2935 }
2936
2937 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2938 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2939                           SDValue V2) {
2940   unsigned NumElems = VT.getVectorNumElements();
2941   SmallVector<int, 8> Mask;
2942   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2943     Mask.push_back(i);
2944     Mask.push_back(i + NumElems);
2945   }
2946   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2947 }
2948
2949 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2950 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2951                           SDValue V2) {
2952   unsigned NumElems = VT.getVectorNumElements();
2953   unsigned Half = NumElems/2;
2954   SmallVector<int, 8> Mask;
2955   for (unsigned i = 0; i != Half; ++i) {
2956     Mask.push_back(i + Half);
2957     Mask.push_back(i + NumElems + Half);
2958   }
2959   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2960 }
2961
2962 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2963 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2964                             bool HasSSE2) {
2965   if (SV->getValueType(0).getVectorNumElements() <= 4)
2966     return SDValue(SV, 0);
2967
2968   MVT PVT = MVT::v4f32;
2969   MVT VT = SV->getValueType(0);
2970   DebugLoc dl = SV->getDebugLoc();
2971   SDValue V1 = SV->getOperand(0);
2972   int NumElems = VT.getVectorNumElements();
2973   int EltNo = SV->getSplatIndex();
2974
2975   // unpack elements to the correct location
2976   while (NumElems > 4) {
2977     if (EltNo < NumElems/2) {
2978       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2979     } else {
2980       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2981       EltNo -= NumElems/2;
2982     }
2983     NumElems >>= 1;
2984   }
2985
2986   // Perform the splat.
2987   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2988   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2989   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2990   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2991 }
2992
2993 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2994 /// vector of zero or undef vector.  This produces a shuffle where the low
2995 /// element of V2 is swizzled into the zero/undef vector, landing at element
2996 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
2997 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
2998                                              bool isZero, bool HasSSE2,
2999                                              SelectionDAG &DAG) {
3000   MVT VT = V2.getValueType();
3001   SDValue V1 = isZero
3002     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3003   unsigned NumElems = VT.getVectorNumElements();
3004   SmallVector<int, 16> MaskVec;
3005   for (unsigned i = 0; i != NumElems; ++i)
3006     // If this is the insertion idx, put the low elt of V2 here.
3007     MaskVec.push_back(i == Idx ? NumElems : i);
3008   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3009 }
3010
3011 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3012 /// a shuffle that is zero.
3013 static
3014 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3015                                   bool Low, SelectionDAG &DAG) {
3016   unsigned NumZeros = 0;
3017   for (int i = 0; i < NumElems; ++i) {
3018     unsigned Index = Low ? i : NumElems-i-1;
3019     int Idx = SVOp->getMaskElt(Index);
3020     if (Idx < 0) {
3021       ++NumZeros;
3022       continue;
3023     }
3024     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3025     if (Elt.getNode() && isZeroNode(Elt))
3026       ++NumZeros;
3027     else
3028       break;
3029   }
3030   return NumZeros;
3031 }
3032
3033 /// isVectorShift - Returns true if the shuffle can be implemented as a
3034 /// logical left or right shift of a vector.
3035 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3036 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3037                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3038   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3039
3040   isLeft = true;
3041   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3042   if (!NumZeros) {
3043     isLeft = false;
3044     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3045     if (!NumZeros)
3046       return false;
3047   }
3048   bool SeenV1 = false;
3049   bool SeenV2 = false;
3050   for (int i = NumZeros; i < NumElems; ++i) {
3051     int Val = isLeft ? (i - NumZeros) : i;
3052     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3053     if (Idx < 0)
3054       continue;
3055     if (Idx < NumElems)
3056       SeenV1 = true;
3057     else {
3058       Idx -= NumElems;
3059       SeenV2 = true;
3060     }
3061     if (Idx != Val)
3062       return false;
3063   }
3064   if (SeenV1 && SeenV2)
3065     return false;
3066
3067   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3068   ShAmt = NumZeros;
3069   return true;
3070 }
3071
3072
3073 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3074 ///
3075 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3076                                        unsigned NumNonZero, unsigned NumZero,
3077                                        SelectionDAG &DAG, TargetLowering &TLI) {
3078   if (NumNonZero > 8)
3079     return SDValue();
3080
3081   DebugLoc dl = Op.getDebugLoc();
3082   SDValue V(0, 0);
3083   bool First = true;
3084   for (unsigned i = 0; i < 16; ++i) {
3085     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3086     if (ThisIsNonZero && First) {
3087       if (NumZero)
3088         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3089       else
3090         V = DAG.getUNDEF(MVT::v8i16);
3091       First = false;
3092     }
3093
3094     if ((i & 1) != 0) {
3095       SDValue ThisElt(0, 0), LastElt(0, 0);
3096       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3097       if (LastIsNonZero) {
3098         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3099                               MVT::i16, Op.getOperand(i-1));
3100       }
3101       if (ThisIsNonZero) {
3102         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3103         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3104                               ThisElt, DAG.getConstant(8, MVT::i8));
3105         if (LastIsNonZero)
3106           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3107       } else
3108         ThisElt = LastElt;
3109
3110       if (ThisElt.getNode())
3111         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3112                         DAG.getIntPtrConstant(i/2));
3113     }
3114   }
3115
3116   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3117 }
3118
3119 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3120 ///
3121 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3122                                        unsigned NumNonZero, unsigned NumZero,
3123                                        SelectionDAG &DAG, TargetLowering &TLI) {
3124   if (NumNonZero > 4)
3125     return SDValue();
3126
3127   DebugLoc dl = Op.getDebugLoc();
3128   SDValue V(0, 0);
3129   bool First = true;
3130   for (unsigned i = 0; i < 8; ++i) {
3131     bool isNonZero = (NonZeros & (1 << i)) != 0;
3132     if (isNonZero) {
3133       if (First) {
3134         if (NumZero)
3135           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3136         else
3137           V = DAG.getUNDEF(MVT::v8i16);
3138         First = false;
3139       }
3140       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3141                       MVT::v8i16, V, Op.getOperand(i),
3142                       DAG.getIntPtrConstant(i));
3143     }
3144   }
3145
3146   return V;
3147 }
3148
3149 /// getVShift - Return a vector logical shift node.
3150 ///
3151 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3152                          unsigned NumBits, SelectionDAG &DAG,
3153                          const TargetLowering &TLI, DebugLoc dl) {
3154   bool isMMX = VT.getSizeInBits() == 64;
3155   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3156   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3157   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3158   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3159                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3160                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3161 }
3162
3163 SDValue
3164 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3165   DebugLoc dl = Op.getDebugLoc();
3166   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3167   if (ISD::isBuildVectorAllZeros(Op.getNode())
3168       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3169     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3170     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3171     // eliminated on x86-32 hosts.
3172     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3173       return Op;
3174
3175     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3176       return getOnesVector(Op.getValueType(), DAG, dl);
3177     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3178   }
3179
3180   MVT VT = Op.getValueType();
3181   MVT EVT = VT.getVectorElementType();
3182   unsigned EVTBits = EVT.getSizeInBits();
3183
3184   unsigned NumElems = Op.getNumOperands();
3185   unsigned NumZero  = 0;
3186   unsigned NumNonZero = 0;
3187   unsigned NonZeros = 0;
3188   bool IsAllConstants = true;
3189   SmallSet<SDValue, 8> Values;
3190   for (unsigned i = 0; i < NumElems; ++i) {
3191     SDValue Elt = Op.getOperand(i);
3192     if (Elt.getOpcode() == ISD::UNDEF)
3193       continue;
3194     Values.insert(Elt);
3195     if (Elt.getOpcode() != ISD::Constant &&
3196         Elt.getOpcode() != ISD::ConstantFP)
3197       IsAllConstants = false;
3198     if (isZeroNode(Elt))
3199       NumZero++;
3200     else {
3201       NonZeros |= (1 << i);
3202       NumNonZero++;
3203     }
3204   }
3205
3206   if (NumNonZero == 0) {
3207     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3208     return DAG.getUNDEF(VT);
3209   }
3210
3211   // Special case for single non-zero, non-undef, element.
3212   if (NumNonZero == 1) {
3213     unsigned Idx = CountTrailingZeros_32(NonZeros);
3214     SDValue Item = Op.getOperand(Idx);
3215
3216     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3217     // the value are obviously zero, truncate the value to i32 and do the
3218     // insertion that way.  Only do this if the value is non-constant or if the
3219     // value is a constant being inserted into element 0.  It is cheaper to do
3220     // a constant pool load than it is to do a movd + shuffle.
3221     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3222         (!IsAllConstants || Idx == 0)) {
3223       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3224         // Handle MMX and SSE both.
3225         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3226         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3227
3228         // Truncate the value (which may itself be a constant) to i32, and
3229         // convert it to a vector with movd (S2V+shuffle to zero extend).
3230         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3231         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3232         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3233                                            Subtarget->hasSSE2(), DAG);
3234
3235         // Now we have our 32-bit value zero extended in the low element of
3236         // a vector.  If Idx != 0, swizzle it into place.
3237         if (Idx != 0) {
3238           SmallVector<int, 4> Mask;
3239           Mask.push_back(Idx);
3240           for (unsigned i = 1; i != VecElts; ++i)
3241             Mask.push_back(i);
3242           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3243                                       DAG.getUNDEF(Item.getValueType()),
3244                                       &Mask[0]);
3245         }
3246         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3247       }
3248     }
3249
3250     // If we have a constant or non-constant insertion into the low element of
3251     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3252     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3253     // depending on what the source datatype is.
3254     if (Idx == 0) {
3255       if (NumZero == 0) {
3256         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3257       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3258           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3259         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3260         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3261         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3262                                            DAG);
3263       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3264         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3265         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3266         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3267         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3268                                            Subtarget->hasSSE2(), DAG);
3269         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3270       }
3271     }
3272
3273     // Is it a vector logical left shift?
3274     if (NumElems == 2 && Idx == 1 &&
3275         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3276       unsigned NumBits = VT.getSizeInBits();
3277       return getVShift(true, VT,
3278                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3279                                    VT, Op.getOperand(1)),
3280                        NumBits/2, DAG, *this, dl);
3281     }
3282
3283     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3284       return SDValue();
3285
3286     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3287     // is a non-constant being inserted into an element other than the low one,
3288     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3289     // movd/movss) to move this into the low element, then shuffle it into
3290     // place.
3291     if (EVTBits == 32) {
3292       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3293
3294       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3295       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3296                                          Subtarget->hasSSE2(), DAG);
3297       SmallVector<int, 8> MaskVec;
3298       for (unsigned i = 0; i < NumElems; i++)
3299         MaskVec.push_back(i == Idx ? 0 : 1);
3300       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3301     }
3302   }
3303
3304   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3305   if (Values.size() == 1)
3306     return SDValue();
3307
3308   // A vector full of immediates; various special cases are already
3309   // handled, so this is best done with a single constant-pool load.
3310   if (IsAllConstants)
3311     return SDValue();
3312
3313   // Let legalizer expand 2-wide build_vectors.
3314   if (EVTBits == 64) {
3315     if (NumNonZero == 1) {
3316       // One half is zero or undef.
3317       unsigned Idx = CountTrailingZeros_32(NonZeros);
3318       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3319                                  Op.getOperand(Idx));
3320       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3321                                          Subtarget->hasSSE2(), DAG);
3322     }
3323     return SDValue();
3324   }
3325
3326   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3327   if (EVTBits == 8 && NumElems == 16) {
3328     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3329                                         *this);
3330     if (V.getNode()) return V;
3331   }
3332
3333   if (EVTBits == 16 && NumElems == 8) {
3334     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3335                                         *this);
3336     if (V.getNode()) return V;
3337   }
3338
3339   // If element VT is == 32 bits, turn it into a number of shuffles.
3340   SmallVector<SDValue, 8> V;
3341   V.resize(NumElems);
3342   if (NumElems == 4 && NumZero > 0) {
3343     for (unsigned i = 0; i < 4; ++i) {
3344       bool isZero = !(NonZeros & (1 << i));
3345       if (isZero)
3346         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3347       else
3348         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3349     }
3350
3351     for (unsigned i = 0; i < 2; ++i) {
3352       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3353         default: break;
3354         case 0:
3355           V[i] = V[i*2];  // Must be a zero vector.
3356           break;
3357         case 1:
3358           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3359           break;
3360         case 2:
3361           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3362           break;
3363         case 3:
3364           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3365           break;
3366       }
3367     }
3368
3369     SmallVector<int, 8> MaskVec;
3370     bool Reverse = (NonZeros & 0x3) == 2;
3371     for (unsigned i = 0; i < 2; ++i)
3372       MaskVec.push_back(Reverse ? 1-i : i);
3373     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3374     for (unsigned i = 0; i < 2; ++i)
3375       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3376     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3377   }
3378
3379   if (Values.size() > 2) {
3380     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3381     // values to be inserted is equal to the number of elements, in which case
3382     // use the unpack code below in the hopes of matching the consecutive elts
3383     // load merge pattern for shuffles.
3384     // FIXME: We could probably just check that here directly.
3385     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3386         getSubtarget()->hasSSE41()) {
3387       V[0] = DAG.getUNDEF(VT);
3388       for (unsigned i = 0; i < NumElems; ++i)
3389         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3390           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3391                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3392       return V[0];
3393     }
3394     // Expand into a number of unpckl*.
3395     // e.g. for v4f32
3396     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3397     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3398     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3399     for (unsigned i = 0; i < NumElems; ++i)
3400       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3401     NumElems >>= 1;
3402     while (NumElems != 0) {
3403       for (unsigned i = 0; i < NumElems; ++i)
3404         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3405       NumElems >>= 1;
3406     }
3407     return V[0];
3408   }
3409
3410   return SDValue();
3411 }
3412
3413 // v8i16 shuffles - Prefer shuffles in the following order:
3414 // 1. [all]   pshuflw, pshufhw, optional move
3415 // 2. [ssse3] 1 x pshufb
3416 // 3. [ssse3] 2 x pshufb + 1 x por
3417 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3418 static
3419 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3420                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3421   SDValue V1 = SVOp->getOperand(0);
3422   SDValue V2 = SVOp->getOperand(1);
3423   DebugLoc dl = SVOp->getDebugLoc();
3424   SmallVector<int, 8> MaskVals;
3425
3426   // Determine if more than 1 of the words in each of the low and high quadwords
3427   // of the result come from the same quadword of one of the two inputs.  Undef
3428   // mask values count as coming from any quadword, for better codegen.
3429   SmallVector<unsigned, 4> LoQuad(4);
3430   SmallVector<unsigned, 4> HiQuad(4);
3431   BitVector InputQuads(4);
3432   for (unsigned i = 0; i < 8; ++i) {
3433     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3434     int EltIdx = SVOp->getMaskElt(i);
3435     MaskVals.push_back(EltIdx);
3436     if (EltIdx < 0) {
3437       ++Quad[0];
3438       ++Quad[1];
3439       ++Quad[2];
3440       ++Quad[3];
3441       continue;
3442     }
3443     ++Quad[EltIdx / 4];
3444     InputQuads.set(EltIdx / 4);
3445   }
3446
3447   int BestLoQuad = -1;
3448   unsigned MaxQuad = 1;
3449   for (unsigned i = 0; i < 4; ++i) {
3450     if (LoQuad[i] > MaxQuad) {
3451       BestLoQuad = i;
3452       MaxQuad = LoQuad[i];
3453     }
3454   }
3455
3456   int BestHiQuad = -1;
3457   MaxQuad = 1;
3458   for (unsigned i = 0; i < 4; ++i) {
3459     if (HiQuad[i] > MaxQuad) {
3460       BestHiQuad = i;
3461       MaxQuad = HiQuad[i];
3462     }
3463   }
3464
3465   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3466   // of the two input vectors, shuffle them into one input vector so only a
3467   // single pshufb instruction is necessary. If There are more than 2 input
3468   // quads, disable the next transformation since it does not help SSSE3.
3469   bool V1Used = InputQuads[0] || InputQuads[1];
3470   bool V2Used = InputQuads[2] || InputQuads[3];
3471   if (TLI.getSubtarget()->hasSSSE3()) {
3472     if (InputQuads.count() == 2 && V1Used && V2Used) {
3473       BestLoQuad = InputQuads.find_first();
3474       BestHiQuad = InputQuads.find_next(BestLoQuad);
3475     }
3476     if (InputQuads.count() > 2) {
3477       BestLoQuad = -1;
3478       BestHiQuad = -1;
3479     }
3480   }
3481
3482   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3483   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3484   // words from all 4 input quadwords.
3485   SDValue NewV;
3486   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3487     SmallVector<int, 8> MaskV;
3488     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3489     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3490     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3491                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3492                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3493     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3494
3495     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3496     // source words for the shuffle, to aid later transformations.
3497     bool AllWordsInNewV = true;
3498     bool InOrder[2] = { true, true };
3499     for (unsigned i = 0; i != 8; ++i) {
3500       int idx = MaskVals[i];
3501       if (idx != (int)i)
3502         InOrder[i/4] = false;
3503       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3504         continue;
3505       AllWordsInNewV = false;
3506       break;
3507     }
3508
3509     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3510     if (AllWordsInNewV) {
3511       for (int i = 0; i != 8; ++i) {
3512         int idx = MaskVals[i];
3513         if (idx < 0)
3514           continue;
3515         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3516         if ((idx != i) && idx < 4)
3517           pshufhw = false;
3518         if ((idx != i) && idx > 3)
3519           pshuflw = false;
3520       }
3521       V1 = NewV;
3522       V2Used = false;
3523       BestLoQuad = 0;
3524       BestHiQuad = 1;
3525     }
3526
3527     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3528     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3529     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3530       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3531                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3532     }
3533   }
3534
3535   // If we have SSSE3, and all words of the result are from 1 input vector,
3536   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3537   // is present, fall back to case 4.
3538   if (TLI.getSubtarget()->hasSSSE3()) {
3539     SmallVector<SDValue,16> pshufbMask;
3540
3541     // If we have elements from both input vectors, set the high bit of the
3542     // shuffle mask element to zero out elements that come from V2 in the V1
3543     // mask, and elements that come from V1 in the V2 mask, so that the two
3544     // results can be OR'd together.
3545     bool TwoInputs = V1Used && V2Used;
3546     for (unsigned i = 0; i != 8; ++i) {
3547       int EltIdx = MaskVals[i] * 2;
3548       if (TwoInputs && (EltIdx >= 16)) {
3549         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3550         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3551         continue;
3552       }
3553       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3554       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3555     }
3556     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3557     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3558                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3559                                  MVT::v16i8, &pshufbMask[0], 16));
3560     if (!TwoInputs)
3561       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3562
3563     // Calculate the shuffle mask for the second input, shuffle it, and
3564     // OR it with the first shuffled input.
3565     pshufbMask.clear();
3566     for (unsigned i = 0; i != 8; ++i) {
3567       int EltIdx = MaskVals[i] * 2;
3568       if (EltIdx < 16) {
3569         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3570         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3571         continue;
3572       }
3573       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3574       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3575     }
3576     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3577     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3578                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3579                                  MVT::v16i8, &pshufbMask[0], 16));
3580     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3581     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3582   }
3583
3584   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3585   // and update MaskVals with new element order.
3586   BitVector InOrder(8);
3587   if (BestLoQuad >= 0) {
3588     SmallVector<int, 8> MaskV;
3589     for (int i = 0; i != 4; ++i) {
3590       int idx = MaskVals[i];
3591       if (idx < 0) {
3592         MaskV.push_back(-1);
3593         InOrder.set(i);
3594       } else if ((idx / 4) == BestLoQuad) {
3595         MaskV.push_back(idx & 3);
3596         InOrder.set(i);
3597       } else {
3598         MaskV.push_back(-1);
3599       }
3600     }
3601     for (unsigned i = 4; i != 8; ++i)
3602       MaskV.push_back(i);
3603     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3604                                 &MaskV[0]);
3605   }
3606
3607   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3608   // and update MaskVals with the new element order.
3609   if (BestHiQuad >= 0) {
3610     SmallVector<int, 8> MaskV;
3611     for (unsigned i = 0; i != 4; ++i)
3612       MaskV.push_back(i);
3613     for (unsigned i = 4; i != 8; ++i) {
3614       int idx = MaskVals[i];
3615       if (idx < 0) {
3616         MaskV.push_back(-1);
3617         InOrder.set(i);
3618       } else if ((idx / 4) == BestHiQuad) {
3619         MaskV.push_back((idx & 3) + 4);
3620         InOrder.set(i);
3621       } else {
3622         MaskV.push_back(-1);
3623       }
3624     }
3625     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3626                                 &MaskV[0]);
3627   }
3628
3629   // In case BestHi & BestLo were both -1, which means each quadword has a word
3630   // from each of the four input quadwords, calculate the InOrder bitvector now
3631   // before falling through to the insert/extract cleanup.
3632   if (BestLoQuad == -1 && BestHiQuad == -1) {
3633     NewV = V1;
3634     for (int i = 0; i != 8; ++i)
3635       if (MaskVals[i] < 0 || MaskVals[i] == i)
3636         InOrder.set(i);
3637   }
3638
3639   // The other elements are put in the right place using pextrw and pinsrw.
3640   for (unsigned i = 0; i != 8; ++i) {
3641     if (InOrder[i])
3642       continue;
3643     int EltIdx = MaskVals[i];
3644     if (EltIdx < 0)
3645       continue;
3646     SDValue ExtOp = (EltIdx < 8)
3647     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3648                   DAG.getIntPtrConstant(EltIdx))
3649     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3650                   DAG.getIntPtrConstant(EltIdx - 8));
3651     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3652                        DAG.getIntPtrConstant(i));
3653   }
3654   return NewV;
3655 }
3656
3657 // v16i8 shuffles - Prefer shuffles in the following order:
3658 // 1. [ssse3] 1 x pshufb
3659 // 2. [ssse3] 2 x pshufb + 1 x por
3660 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3661 static
3662 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3663                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3664   SDValue V1 = SVOp->getOperand(0);
3665   SDValue V2 = SVOp->getOperand(1);
3666   DebugLoc dl = SVOp->getDebugLoc();
3667   SmallVector<int, 16> MaskVals;
3668   SVOp->getMask(MaskVals);
3669
3670   // If we have SSSE3, case 1 is generated when all result bytes come from
3671   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3672   // present, fall back to case 3.
3673   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3674   bool V1Only = true;
3675   bool V2Only = true;
3676   for (unsigned i = 0; i < 16; ++i) {
3677     int EltIdx = MaskVals[i];
3678     if (EltIdx < 0)
3679       continue;
3680     if (EltIdx < 16)
3681       V2Only = false;
3682     else
3683       V1Only = false;
3684   }
3685
3686   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3687   if (TLI.getSubtarget()->hasSSSE3()) {
3688     SmallVector<SDValue,16> pshufbMask;
3689
3690     // If all result elements are from one input vector, then only translate
3691     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3692     //
3693     // Otherwise, we have elements from both input vectors, and must zero out
3694     // elements that come from V2 in the first mask, and V1 in the second mask
3695     // so that we can OR them together.
3696     bool TwoInputs = !(V1Only || V2Only);
3697     for (unsigned i = 0; i != 16; ++i) {
3698       int EltIdx = MaskVals[i];
3699       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3700         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3701         continue;
3702       }
3703       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3704     }
3705     // If all the elements are from V2, assign it to V1 and return after
3706     // building the first pshufb.
3707     if (V2Only)
3708       V1 = V2;
3709     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3710                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3711                                  MVT::v16i8, &pshufbMask[0], 16));
3712     if (!TwoInputs)
3713       return V1;
3714
3715     // Calculate the shuffle mask for the second input, shuffle it, and
3716     // OR it with the first shuffled input.
3717     pshufbMask.clear();
3718     for (unsigned i = 0; i != 16; ++i) {
3719       int EltIdx = MaskVals[i];
3720       if (EltIdx < 16) {
3721         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3722         continue;
3723       }
3724       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3725     }
3726     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3727                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3728                                  MVT::v16i8, &pshufbMask[0], 16));
3729     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3730   }
3731
3732   // No SSSE3 - Calculate in place words and then fix all out of place words
3733   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3734   // the 16 different words that comprise the two doublequadword input vectors.
3735   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3736   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3737   SDValue NewV = V2Only ? V2 : V1;
3738   for (int i = 0; i != 8; ++i) {
3739     int Elt0 = MaskVals[i*2];
3740     int Elt1 = MaskVals[i*2+1];
3741
3742     // This word of the result is all undef, skip it.
3743     if (Elt0 < 0 && Elt1 < 0)
3744       continue;
3745
3746     // This word of the result is already in the correct place, skip it.
3747     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3748       continue;
3749     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3750       continue;
3751
3752     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3753     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3754     SDValue InsElt;
3755
3756     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3757     // using a single extract together, load it and store it.
3758     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3759       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3760                            DAG.getIntPtrConstant(Elt1 / 2));
3761       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3762                         DAG.getIntPtrConstant(i));
3763       continue;
3764     }
3765
3766     // If Elt1 is defined, extract it from the appropriate source.  If the
3767     // source byte is not also odd, shift the extracted word left 8 bits
3768     // otherwise clear the bottom 8 bits if we need to do an or.
3769     if (Elt1 >= 0) {
3770       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3771                            DAG.getIntPtrConstant(Elt1 / 2));
3772       if ((Elt1 & 1) == 0)
3773         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3774                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3775       else if (Elt0 >= 0)
3776         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3777                              DAG.getConstant(0xFF00, MVT::i16));
3778     }
3779     // If Elt0 is defined, extract it from the appropriate source.  If the
3780     // source byte is not also even, shift the extracted word right 8 bits. If
3781     // Elt1 was also defined, OR the extracted values together before
3782     // inserting them in the result.
3783     if (Elt0 >= 0) {
3784       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3785                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3786       if ((Elt0 & 1) != 0)
3787         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3788                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3789       else if (Elt1 >= 0)
3790         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3791                              DAG.getConstant(0x00FF, MVT::i16));
3792       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3793                          : InsElt0;
3794     }
3795     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3796                        DAG.getIntPtrConstant(i));
3797   }
3798   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3799 }
3800
3801 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3802 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3803 /// done when every pair / quad of shuffle mask elements point to elements in
3804 /// the right sequence. e.g.
3805 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3806 static
3807 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3808                                  SelectionDAG &DAG,
3809                                  TargetLowering &TLI, DebugLoc dl) {
3810   MVT VT = SVOp->getValueType(0);
3811   SDValue V1 = SVOp->getOperand(0);
3812   SDValue V2 = SVOp->getOperand(1);
3813   unsigned NumElems = VT.getVectorNumElements();
3814   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3815   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3816   MVT MaskEltVT = MaskVT.getVectorElementType();
3817   MVT NewVT = MaskVT;
3818   switch (VT.getSimpleVT()) {
3819   default: assert(false && "Unexpected!");
3820   case MVT::v4f32: NewVT = MVT::v2f64; break;
3821   case MVT::v4i32: NewVT = MVT::v2i64; break;
3822   case MVT::v8i16: NewVT = MVT::v4i32; break;
3823   case MVT::v16i8: NewVT = MVT::v4i32; break;
3824   }
3825
3826   if (NewWidth == 2) {
3827     if (VT.isInteger())
3828       NewVT = MVT::v2i64;
3829     else
3830       NewVT = MVT::v2f64;
3831   }
3832   int Scale = NumElems / NewWidth;
3833   SmallVector<int, 8> MaskVec;
3834   for (unsigned i = 0; i < NumElems; i += Scale) {
3835     int StartIdx = -1;
3836     for (int j = 0; j < Scale; ++j) {
3837       int EltIdx = SVOp->getMaskElt(i+j);
3838       if (EltIdx < 0)
3839         continue;
3840       if (StartIdx == -1)
3841         StartIdx = EltIdx - (EltIdx % Scale);
3842       if (EltIdx != StartIdx + j)
3843         return SDValue();
3844     }
3845     if (StartIdx == -1)
3846       MaskVec.push_back(-1);
3847     else
3848       MaskVec.push_back(StartIdx / Scale);
3849   }
3850
3851   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3852   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3853   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3854 }
3855
3856 /// getVZextMovL - Return a zero-extending vector move low node.
3857 ///
3858 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3859                             SDValue SrcOp, SelectionDAG &DAG,
3860                             const X86Subtarget *Subtarget, DebugLoc dl) {
3861   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3862     LoadSDNode *LD = NULL;
3863     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3864       LD = dyn_cast<LoadSDNode>(SrcOp);
3865     if (!LD) {
3866       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3867       // instead.
3868       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3869       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3870           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3871           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3872           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3873         // PR2108
3874         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3875         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3876                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3877                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3878                                                    OpVT,
3879                                                    SrcOp.getOperand(0)
3880                                                           .getOperand(0))));
3881       }
3882     }
3883   }
3884
3885   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3886                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3887                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3888                                              OpVT, SrcOp)));
3889 }
3890
3891 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3892 /// shuffles.
3893 static SDValue
3894 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3895   SDValue V1 = SVOp->getOperand(0);
3896   SDValue V2 = SVOp->getOperand(1);
3897   DebugLoc dl = SVOp->getDebugLoc();
3898   MVT VT = SVOp->getValueType(0);
3899
3900   SmallVector<std::pair<int, int>, 8> Locs;
3901   Locs.resize(4);
3902   SmallVector<int, 8> Mask1(4U, -1);
3903   SmallVector<int, 8> PermMask;
3904   SVOp->getMask(PermMask);
3905
3906   unsigned NumHi = 0;
3907   unsigned NumLo = 0;
3908   for (unsigned i = 0; i != 4; ++i) {
3909     int Idx = PermMask[i];
3910     if (Idx < 0) {
3911       Locs[i] = std::make_pair(-1, -1);
3912     } else {
3913       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3914       if (Idx < 4) {
3915         Locs[i] = std::make_pair(0, NumLo);
3916         Mask1[NumLo] = Idx;
3917         NumLo++;
3918       } else {
3919         Locs[i] = std::make_pair(1, NumHi);
3920         if (2+NumHi < 4)
3921           Mask1[2+NumHi] = Idx;
3922         NumHi++;
3923       }
3924     }
3925   }
3926
3927   if (NumLo <= 2 && NumHi <= 2) {
3928     // If no more than two elements come from either vector. This can be
3929     // implemented with two shuffles. First shuffle gather the elements.
3930     // The second shuffle, which takes the first shuffle as both of its
3931     // vector operands, put the elements into the right order.
3932     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3933
3934     SmallVector<int, 8> Mask2(4U, -1);
3935
3936     for (unsigned i = 0; i != 4; ++i) {
3937       if (Locs[i].first == -1)
3938         continue;
3939       else {
3940         unsigned Idx = (i < 2) ? 0 : 4;
3941         Idx += Locs[i].first * 2 + Locs[i].second;
3942         Mask2[i] = Idx;
3943       }
3944     }
3945
3946     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3947   } else if (NumLo == 3 || NumHi == 3) {
3948     // Otherwise, we must have three elements from one vector, call it X, and
3949     // one element from the other, call it Y.  First, use a shufps to build an
3950     // intermediate vector with the one element from Y and the element from X
3951     // that will be in the same half in the final destination (the indexes don't
3952     // matter). Then, use a shufps to build the final vector, taking the half
3953     // containing the element from Y from the intermediate, and the other half
3954     // from X.
3955     if (NumHi == 3) {
3956       // Normalize it so the 3 elements come from V1.
3957       CommuteVectorShuffleMask(PermMask, VT);
3958       std::swap(V1, V2);
3959     }
3960
3961     // Find the element from V2.
3962     unsigned HiIndex;
3963     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3964       int Val = PermMask[HiIndex];
3965       if (Val < 0)
3966         continue;
3967       if (Val >= 4)
3968         break;
3969     }
3970
3971     Mask1[0] = PermMask[HiIndex];
3972     Mask1[1] = -1;
3973     Mask1[2] = PermMask[HiIndex^1];
3974     Mask1[3] = -1;
3975     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3976
3977     if (HiIndex >= 2) {
3978       Mask1[0] = PermMask[0];
3979       Mask1[1] = PermMask[1];
3980       Mask1[2] = HiIndex & 1 ? 6 : 4;
3981       Mask1[3] = HiIndex & 1 ? 4 : 6;
3982       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3983     } else {
3984       Mask1[0] = HiIndex & 1 ? 2 : 0;
3985       Mask1[1] = HiIndex & 1 ? 0 : 2;
3986       Mask1[2] = PermMask[2];
3987       Mask1[3] = PermMask[3];
3988       if (Mask1[2] >= 0)
3989         Mask1[2] += 4;
3990       if (Mask1[3] >= 0)
3991         Mask1[3] += 4;
3992       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
3993     }
3994   }
3995
3996   // Break it into (shuffle shuffle_hi, shuffle_lo).
3997   Locs.clear();
3998   SmallVector<int,8> LoMask(4U, -1);
3999   SmallVector<int,8> HiMask(4U, -1);
4000
4001   SmallVector<int,8> *MaskPtr = &LoMask;
4002   unsigned MaskIdx = 0;
4003   unsigned LoIdx = 0;
4004   unsigned HiIdx = 2;
4005   for (unsigned i = 0; i != 4; ++i) {
4006     if (i == 2) {
4007       MaskPtr = &HiMask;
4008       MaskIdx = 1;
4009       LoIdx = 0;
4010       HiIdx = 2;
4011     }
4012     int Idx = PermMask[i];
4013     if (Idx < 0) {
4014       Locs[i] = std::make_pair(-1, -1);
4015     } else if (Idx < 4) {
4016       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4017       (*MaskPtr)[LoIdx] = Idx;
4018       LoIdx++;
4019     } else {
4020       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4021       (*MaskPtr)[HiIdx] = Idx;
4022       HiIdx++;
4023     }
4024   }
4025
4026   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4027   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4028   SmallVector<int, 8> MaskOps;
4029   for (unsigned i = 0; i != 4; ++i) {
4030     if (Locs[i].first == -1) {
4031       MaskOps.push_back(-1);
4032     } else {
4033       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4034       MaskOps.push_back(Idx);
4035     }
4036   }
4037   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4038 }
4039
4040 SDValue
4041 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4042   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4043   SDValue V1 = Op.getOperand(0);
4044   SDValue V2 = Op.getOperand(1);
4045   MVT VT = Op.getValueType();
4046   DebugLoc dl = Op.getDebugLoc();
4047   unsigned NumElems = VT.getVectorNumElements();
4048   bool isMMX = VT.getSizeInBits() == 64;
4049   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4050   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4051   bool V1IsSplat = false;
4052   bool V2IsSplat = false;
4053
4054   if (isZeroShuffle(SVOp))
4055     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4056
4057   // Promote splats to v4f32.
4058   if (SVOp->isSplat()) {
4059     if (isMMX || NumElems < 4)
4060       return Op;
4061     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4062   }
4063
4064   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4065   // do it!
4066   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4067     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4068     if (NewOp.getNode())
4069       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4070                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4071   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4072     // FIXME: Figure out a cleaner way to do this.
4073     // Try to make use of movq to zero out the top part.
4074     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4075       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4076       if (NewOp.getNode()) {
4077         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4078           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4079                               DAG, Subtarget, dl);
4080       }
4081     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4082       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4083       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4084         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4085                             DAG, Subtarget, dl);
4086     }
4087   }
4088
4089   if (X86::isPSHUFDMask(SVOp))
4090     return Op;
4091
4092   // Check if this can be converted into a logical shift.
4093   bool isLeft = false;
4094   unsigned ShAmt = 0;
4095   SDValue ShVal;
4096   bool isShift = getSubtarget()->hasSSE2() &&
4097   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4098   if (isShift && ShVal.hasOneUse()) {
4099     // If the shifted value has multiple uses, it may be cheaper to use
4100     // v_set0 + movlhps or movhlps, etc.
4101     MVT EVT = VT.getVectorElementType();
4102     ShAmt *= EVT.getSizeInBits();
4103     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4104   }
4105
4106   if (X86::isMOVLMask(SVOp)) {
4107     if (V1IsUndef)
4108       return V2;
4109     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4110       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4111     if (!isMMX)
4112       return Op;
4113   }
4114
4115   // FIXME: fold these into legal mask.
4116   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4117                  X86::isMOVSLDUPMask(SVOp) ||
4118                  X86::isMOVHLPSMask(SVOp) ||
4119                  X86::isMOVHPMask(SVOp) ||
4120                  X86::isMOVLPMask(SVOp)))
4121     return Op;
4122
4123   if (ShouldXformToMOVHLPS(SVOp) ||
4124       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4125     return CommuteVectorShuffle(SVOp, DAG);
4126
4127   if (isShift) {
4128     // No better options. Use a vshl / vsrl.
4129     MVT EVT = VT.getVectorElementType();
4130     ShAmt *= EVT.getSizeInBits();
4131     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4132   }
4133
4134   bool Commuted = false;
4135   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4136   // 1,1,1,1 -> v8i16 though.
4137   V1IsSplat = isSplatVector(V1.getNode());
4138   V2IsSplat = isSplatVector(V2.getNode());
4139
4140   // Canonicalize the splat or undef, if present, to be on the RHS.
4141   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4142     Op = CommuteVectorShuffle(SVOp, DAG);
4143     SVOp = cast<ShuffleVectorSDNode>(Op);
4144     V1 = SVOp->getOperand(0);
4145     V2 = SVOp->getOperand(1);
4146     std::swap(V1IsSplat, V2IsSplat);
4147     std::swap(V1IsUndef, V2IsUndef);
4148     Commuted = true;
4149   }
4150
4151   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4152     // Shuffling low element of v1 into undef, just return v1.
4153     if (V2IsUndef)
4154       return V1;
4155     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4156     // the instruction selector will not match, so get a canonical MOVL with
4157     // swapped operands to undo the commute.
4158     return getMOVL(DAG, dl, VT, V2, V1);
4159   }
4160
4161   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4162       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4163       X86::isUNPCKLMask(SVOp) ||
4164       X86::isUNPCKHMask(SVOp))
4165     return Op;
4166
4167   if (V2IsSplat) {
4168     // Normalize mask so all entries that point to V2 points to its first
4169     // element then try to match unpck{h|l} again. If match, return a
4170     // new vector_shuffle with the corrected mask.
4171     SDValue NewMask = NormalizeMask(SVOp, DAG);
4172     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4173     if (NSVOp != SVOp) {
4174       if (X86::isUNPCKLMask(NSVOp, true)) {
4175         return NewMask;
4176       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4177         return NewMask;
4178       }
4179     }
4180   }
4181
4182   if (Commuted) {
4183     // Commute is back and try unpck* again.
4184     // FIXME: this seems wrong.
4185     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4186     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4187     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4188         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4189         X86::isUNPCKLMask(NewSVOp) ||
4190         X86::isUNPCKHMask(NewSVOp))
4191       return NewOp;
4192   }
4193
4194   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4195
4196   // Normalize the node to match x86 shuffle ops if needed
4197   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4198     return CommuteVectorShuffle(SVOp, DAG);
4199
4200   // Check for legal shuffle and return?
4201   SmallVector<int, 16> PermMask;
4202   SVOp->getMask(PermMask);
4203   if (isShuffleMaskLegal(PermMask, VT))
4204     return Op;
4205
4206   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4207   if (VT == MVT::v8i16) {
4208     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4209     if (NewOp.getNode())
4210       return NewOp;
4211   }
4212
4213   if (VT == MVT::v16i8) {
4214     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4215     if (NewOp.getNode())
4216       return NewOp;
4217   }
4218
4219   // Handle all 4 wide cases with a number of shuffles except for MMX.
4220   if (NumElems == 4 && !isMMX)
4221     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4222
4223   return SDValue();
4224 }
4225
4226 SDValue
4227 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4228                                                 SelectionDAG &DAG) {
4229   MVT VT = Op.getValueType();
4230   DebugLoc dl = Op.getDebugLoc();
4231   if (VT.getSizeInBits() == 8) {
4232     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4233                                     Op.getOperand(0), Op.getOperand(1));
4234     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4235                                     DAG.getValueType(VT));
4236     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4237   } else if (VT.getSizeInBits() == 16) {
4238     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4239     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4240     if (Idx == 0)
4241       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4242                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4243                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4244                                                  MVT::v4i32,
4245                                                  Op.getOperand(0)),
4246                                      Op.getOperand(1)));
4247     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4248                                     Op.getOperand(0), Op.getOperand(1));
4249     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4250                                     DAG.getValueType(VT));
4251     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4252   } else if (VT == MVT::f32) {
4253     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4254     // the result back to FR32 register. It's only worth matching if the
4255     // result has a single use which is a store or a bitcast to i32.  And in
4256     // the case of a store, it's not worth it if the index is a constant 0,
4257     // because a MOVSSmr can be used instead, which is smaller and faster.
4258     if (!Op.hasOneUse())
4259       return SDValue();
4260     SDNode *User = *Op.getNode()->use_begin();
4261     if ((User->getOpcode() != ISD::STORE ||
4262          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4263           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4264         (User->getOpcode() != ISD::BIT_CONVERT ||
4265          User->getValueType(0) != MVT::i32))
4266       return SDValue();
4267     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4268                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4269                                               Op.getOperand(0)),
4270                                               Op.getOperand(1));
4271     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4272   } else if (VT == MVT::i32) {
4273     // ExtractPS works with constant index.
4274     if (isa<ConstantSDNode>(Op.getOperand(1)))
4275       return Op;
4276   }
4277   return SDValue();
4278 }
4279
4280
4281 SDValue
4282 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4283   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4284     return SDValue();
4285
4286   if (Subtarget->hasSSE41()) {
4287     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4288     if (Res.getNode())
4289       return Res;
4290   }
4291
4292   MVT VT = Op.getValueType();
4293   DebugLoc dl = Op.getDebugLoc();
4294   // TODO: handle v16i8.
4295   if (VT.getSizeInBits() == 16) {
4296     SDValue Vec = Op.getOperand(0);
4297     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4298     if (Idx == 0)
4299       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4300                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4301                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4302                                                  MVT::v4i32, Vec),
4303                                      Op.getOperand(1)));
4304     // Transform it so it match pextrw which produces a 32-bit result.
4305     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4306     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4307                                     Op.getOperand(0), Op.getOperand(1));
4308     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4309                                     DAG.getValueType(VT));
4310     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4311   } else if (VT.getSizeInBits() == 32) {
4312     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4313     if (Idx == 0)
4314       return Op;
4315
4316     // SHUFPS the element to the lowest double word, then movss.
4317     int Mask[4] = { Idx, -1, -1, -1 };
4318     MVT VVT = Op.getOperand(0).getValueType();
4319     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4320                                        DAG.getUNDEF(VVT), Mask);
4321     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4322                        DAG.getIntPtrConstant(0));
4323   } else if (VT.getSizeInBits() == 64) {
4324     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4325     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4326     //        to match extract_elt for f64.
4327     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4328     if (Idx == 0)
4329       return Op;
4330
4331     // UNPCKHPD the element to the lowest double word, then movsd.
4332     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4333     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4334     int Mask[2] = { 1, -1 };
4335     MVT VVT = Op.getOperand(0).getValueType();
4336     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4337                                        DAG.getUNDEF(VVT), Mask);
4338     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4339                        DAG.getIntPtrConstant(0));
4340   }
4341
4342   return SDValue();
4343 }
4344
4345 SDValue
4346 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4347   MVT VT = Op.getValueType();
4348   MVT EVT = VT.getVectorElementType();
4349   DebugLoc dl = Op.getDebugLoc();
4350
4351   SDValue N0 = Op.getOperand(0);
4352   SDValue N1 = Op.getOperand(1);
4353   SDValue N2 = Op.getOperand(2);
4354
4355   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4356       isa<ConstantSDNode>(N2)) {
4357     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4358                                               : X86ISD::PINSRW;
4359     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4360     // argument.
4361     if (N1.getValueType() != MVT::i32)
4362       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4363     if (N2.getValueType() != MVT::i32)
4364       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4365     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4366   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4367     // Bits [7:6] of the constant are the source select.  This will always be
4368     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4369     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4370     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4371     // Bits [5:4] of the constant are the destination select.  This is the
4372     //  value of the incoming immediate.
4373     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4374     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4375     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4376     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4377   } else if (EVT == MVT::i32) {
4378     // InsertPS works with constant index.
4379     if (isa<ConstantSDNode>(N2))
4380       return Op;
4381   }
4382   return SDValue();
4383 }
4384
4385 SDValue
4386 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4387   MVT VT = Op.getValueType();
4388   MVT EVT = VT.getVectorElementType();
4389
4390   if (Subtarget->hasSSE41())
4391     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4392
4393   if (EVT == MVT::i8)
4394     return SDValue();
4395
4396   DebugLoc dl = Op.getDebugLoc();
4397   SDValue N0 = Op.getOperand(0);
4398   SDValue N1 = Op.getOperand(1);
4399   SDValue N2 = Op.getOperand(2);
4400
4401   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4402     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4403     // as its second argument.
4404     if (N1.getValueType() != MVT::i32)
4405       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4406     if (N2.getValueType() != MVT::i32)
4407       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4408     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4409   }
4410   return SDValue();
4411 }
4412
4413 SDValue
4414 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4415   DebugLoc dl = Op.getDebugLoc();
4416   if (Op.getValueType() == MVT::v2f32)
4417     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4418                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4419                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4420                                                Op.getOperand(0))));
4421
4422   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4423   MVT VT = MVT::v2i32;
4424   switch (Op.getValueType().getSimpleVT()) {
4425   default: break;
4426   case MVT::v16i8:
4427   case MVT::v8i16:
4428     VT = MVT::v4i32;
4429     break;
4430   }
4431   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4432                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4433 }
4434
4435 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4436 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4437 // one of the above mentioned nodes. It has to be wrapped because otherwise
4438 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4439 // be used to form addressing mode. These wrapped nodes will be selected
4440 // into MOV32ri.
4441 SDValue
4442 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4443   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4444
4445   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4446   // global base reg.
4447   unsigned char OpFlag = 0;
4448   unsigned WrapperKind = X86ISD::Wrapper;
4449   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4450     if (Subtarget->isPICStyleStub())
4451       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4452     else if (Subtarget->isPICStyleGOT())
4453       OpFlag = X86II::MO_GOTOFF;
4454     else if (Subtarget->isPICStyleRIPRel() &&
4455              getTargetMachine().getCodeModel() == CodeModel::Small)
4456       WrapperKind = X86ISD::WrapperRIP;
4457   }
4458
4459   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4460                                              CP->getAlignment(),
4461                                              CP->getOffset(), OpFlag);
4462   DebugLoc DL = CP->getDebugLoc();
4463   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4464   // With PIC, the address is actually $g + Offset.
4465   if (OpFlag) {
4466     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4467                          DAG.getNode(X86ISD::GlobalBaseReg,
4468                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4469                          Result);
4470   }
4471
4472   return Result;
4473 }
4474
4475 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4476   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4477
4478   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4479   // global base reg.
4480   unsigned char OpFlag = 0;
4481   unsigned WrapperKind = X86ISD::Wrapper;
4482   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4483     if (Subtarget->isPICStyleStub())
4484       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4485     else if (Subtarget->isPICStyleGOT())
4486       OpFlag = X86II::MO_GOTOFF;
4487     else if (Subtarget->isPICStyleRIPRel())
4488       WrapperKind = X86ISD::WrapperRIP;
4489   }
4490
4491   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4492                                           OpFlag);
4493   DebugLoc DL = JT->getDebugLoc();
4494   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4495
4496   // With PIC, the address is actually $g + Offset.
4497   if (OpFlag) {
4498     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4499                          DAG.getNode(X86ISD::GlobalBaseReg,
4500                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4501                          Result);
4502   }
4503
4504   return Result;
4505 }
4506
4507 SDValue
4508 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4509   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4510
4511   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4512   // global base reg.
4513   unsigned char OpFlag = 0;
4514   unsigned WrapperKind = X86ISD::Wrapper;
4515   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4516     if (Subtarget->isPICStyleStub())
4517       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4518     else if (Subtarget->isPICStyleGOT())
4519       OpFlag = X86II::MO_GOTOFF;
4520     else if (Subtarget->isPICStyleRIPRel())
4521       WrapperKind = X86ISD::WrapperRIP;
4522   }
4523
4524   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4525
4526   DebugLoc DL = Op.getDebugLoc();
4527   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4528
4529
4530   // With PIC, the address is actually $g + Offset.
4531   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4532       !Subtarget->isPICStyleRIPRel()) {
4533     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4534                          DAG.getNode(X86ISD::GlobalBaseReg,
4535                                      DebugLoc::getUnknownLoc(),
4536                                      getPointerTy()),
4537                          Result);
4538   }
4539
4540   return Result;
4541 }
4542
4543 SDValue
4544 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4545                                       int64_t Offset,
4546                                       SelectionDAG &DAG) const {
4547   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4548   bool ExtraLoadRequired =
4549     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4550
4551   // Create the TargetGlobalAddress node, folding in the constant
4552   // offset if it is legal.
4553   SDValue Result;
4554   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4555     // A direct static reference to a global.
4556     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4557     Offset = 0;
4558   } else {
4559     unsigned char OpFlags = 0;
4560
4561     if (GV->hasDLLImportLinkage())
4562       OpFlags = X86II::MO_DLLIMPORT;
4563     else if (Subtarget->isPICStyleRIPRel() &&
4564              getTargetMachine().getRelocationModel() != Reloc::Static) {
4565       if (ExtraLoadRequired)
4566         OpFlags = X86II::MO_GOTPCREL;
4567     } else if (Subtarget->isPICStyleGOT() &&
4568                getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4569       if (ExtraLoadRequired)
4570         OpFlags = X86II::MO_GOT;
4571       else
4572         OpFlags = X86II::MO_GOTOFF;
4573     }
4574
4575     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4576   }
4577
4578   if (Subtarget->isPICStyleRIPRel() &&
4579       getTargetMachine().getCodeModel() == CodeModel::Small)
4580     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4581   else
4582     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4583
4584   // With PIC, the address is actually $g + Offset.
4585   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4586     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4587                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4588                          Result);
4589   }
4590
4591   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4592   // load the value at address GV, not the value of GV itself. This means that
4593   // the GlobalAddress must be in the base or index register of the address, not
4594   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4595   // The same applies for external symbols during PIC codegen
4596   if (ExtraLoadRequired)
4597     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4598                          PseudoSourceValue::getGOT(), 0);
4599
4600   // If there was a non-zero offset that we didn't fold, create an explicit
4601   // addition for it.
4602   if (Offset != 0)
4603     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4604                          DAG.getConstant(Offset, getPointerTy()));
4605
4606   return Result;
4607 }
4608
4609 SDValue
4610 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4611   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4612   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4613   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4614 }
4615
4616 static SDValue
4617 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4618            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4619            unsigned char OperandFlags) {
4620   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4621   DebugLoc dl = GA->getDebugLoc();
4622   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4623                                            GA->getValueType(0),
4624                                            GA->getOffset(),
4625                                            OperandFlags);
4626   if (InFlag) {
4627     SDValue Ops[] = { Chain,  TGA, *InFlag };
4628     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4629   } else {
4630     SDValue Ops[]  = { Chain, TGA };
4631     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4632   }
4633   SDValue Flag = Chain.getValue(1);
4634   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4635 }
4636
4637 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4638 static SDValue
4639 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4640                                 const MVT PtrVT) {
4641   SDValue InFlag;
4642   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4643   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4644                                      DAG.getNode(X86ISD::GlobalBaseReg,
4645                                                  DebugLoc::getUnknownLoc(),
4646                                                  PtrVT), InFlag);
4647   InFlag = Chain.getValue(1);
4648
4649   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4650 }
4651
4652 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4653 static SDValue
4654 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4655                                 const MVT PtrVT) {
4656   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4657                     X86::RAX, X86II::MO_TLSGD);
4658 }
4659
4660 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4661 // "local exec" model.
4662 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4663                                    const MVT PtrVT, TLSModel::Model model,
4664                                    bool is64Bit) {
4665   DebugLoc dl = GA->getDebugLoc();
4666   // Get the Thread Pointer
4667   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4668                              DebugLoc::getUnknownLoc(), PtrVT,
4669                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4670                                              MVT::i32));
4671
4672   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4673                                       NULL, 0);
4674
4675   unsigned char OperandFlags = 0;
4676   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4677   // initialexec.
4678   unsigned WrapperKind = X86ISD::Wrapper;
4679   if (model == TLSModel::LocalExec) {
4680     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4681   } else if (is64Bit) {
4682     assert(model == TLSModel::InitialExec);
4683     OperandFlags = X86II::MO_GOTTPOFF;
4684     WrapperKind = X86ISD::WrapperRIP;
4685   } else {
4686     assert(model == TLSModel::InitialExec);
4687     OperandFlags = X86II::MO_INDNTPOFF;
4688   }
4689
4690   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4691   // exec)
4692   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4693                                            GA->getOffset(), OperandFlags);
4694   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4695
4696   if (model == TLSModel::InitialExec)
4697     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4698                          PseudoSourceValue::getGOT(), 0);
4699
4700   // The address of the thread local variable is the add of the thread
4701   // pointer with the offset of the variable.
4702   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4703 }
4704
4705 SDValue
4706 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4707   // TODO: implement the "local dynamic" model
4708   // TODO: implement the "initial exec"model for pic executables
4709   assert(Subtarget->isTargetELF() &&
4710          "TLS not implemented for non-ELF targets");
4711   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4712   const GlobalValue *GV = GA->getGlobal();
4713
4714   // If GV is an alias then use the aliasee for determining
4715   // thread-localness.
4716   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4717     GV = GA->resolveAliasedGlobal(false);
4718
4719   TLSModel::Model model = getTLSModel(GV,
4720                                       getTargetMachine().getRelocationModel());
4721
4722   switch (model) {
4723   case TLSModel::GeneralDynamic:
4724   case TLSModel::LocalDynamic: // not implemented
4725     if (Subtarget->is64Bit())
4726       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4727     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4728
4729   case TLSModel::InitialExec:
4730   case TLSModel::LocalExec:
4731     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4732                                Subtarget->is64Bit());
4733   }
4734
4735   assert(0 && "Unreachable");
4736   return SDValue();
4737 }
4738
4739
4740 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4741 /// take a 2 x i32 value to shift plus a shift amount.
4742 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4743   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4744   MVT VT = Op.getValueType();
4745   unsigned VTBits = VT.getSizeInBits();
4746   DebugLoc dl = Op.getDebugLoc();
4747   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4748   SDValue ShOpLo = Op.getOperand(0);
4749   SDValue ShOpHi = Op.getOperand(1);
4750   SDValue ShAmt  = Op.getOperand(2);
4751   SDValue Tmp1 = isSRA ?
4752     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4753                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4754     DAG.getConstant(0, VT);
4755
4756   SDValue Tmp2, Tmp3;
4757   if (Op.getOpcode() == ISD::SHL_PARTS) {
4758     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4759     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4760   } else {
4761     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4762     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4763   }
4764
4765   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4766                                   DAG.getConstant(VTBits, MVT::i8));
4767   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4768                                AndNode, DAG.getConstant(0, MVT::i8));
4769
4770   SDValue Hi, Lo;
4771   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4772   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4773   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4774
4775   if (Op.getOpcode() == ISD::SHL_PARTS) {
4776     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4777     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4778   } else {
4779     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4780     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4781   }
4782
4783   SDValue Ops[2] = { Lo, Hi };
4784   return DAG.getMergeValues(Ops, 2, dl);
4785 }
4786
4787 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4788   MVT SrcVT = Op.getOperand(0).getValueType();
4789
4790   if (SrcVT.isVector()) {
4791     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4792       return Op;
4793     }
4794     return SDValue();
4795   }
4796
4797   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4798          "Unknown SINT_TO_FP to lower!");
4799
4800   // These are really Legal; return the operand so the caller accepts it as
4801   // Legal.
4802   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4803     return Op;
4804   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4805       Subtarget->is64Bit()) {
4806     return Op;
4807   }
4808
4809   DebugLoc dl = Op.getDebugLoc();
4810   unsigned Size = SrcVT.getSizeInBits()/8;
4811   MachineFunction &MF = DAG.getMachineFunction();
4812   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4813   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4814   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4815                                StackSlot,
4816                                PseudoSourceValue::getFixedStack(SSFI), 0);
4817   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4818 }
4819
4820 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4821                                      SDValue StackSlot,
4822                                      SelectionDAG &DAG) {
4823   // Build the FILD
4824   DebugLoc dl = Op.getDebugLoc();
4825   SDVTList Tys;
4826   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4827   if (useSSE)
4828     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4829   else
4830     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4831   SmallVector<SDValue, 8> Ops;
4832   Ops.push_back(Chain);
4833   Ops.push_back(StackSlot);
4834   Ops.push_back(DAG.getValueType(SrcVT));
4835   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4836                                  Tys, &Ops[0], Ops.size());
4837
4838   if (useSSE) {
4839     Chain = Result.getValue(1);
4840     SDValue InFlag = Result.getValue(2);
4841
4842     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4843     // shouldn't be necessary except that RFP cannot be live across
4844     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4845     MachineFunction &MF = DAG.getMachineFunction();
4846     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4847     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4848     Tys = DAG.getVTList(MVT::Other);
4849     SmallVector<SDValue, 8> Ops;
4850     Ops.push_back(Chain);
4851     Ops.push_back(Result);
4852     Ops.push_back(StackSlot);
4853     Ops.push_back(DAG.getValueType(Op.getValueType()));
4854     Ops.push_back(InFlag);
4855     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4856     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4857                          PseudoSourceValue::getFixedStack(SSFI), 0);
4858   }
4859
4860   return Result;
4861 }
4862
4863 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4864 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4865   // This algorithm is not obvious. Here it is in C code, more or less:
4866   /*
4867     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4868       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4869       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4870
4871       // Copy ints to xmm registers.
4872       __m128i xh = _mm_cvtsi32_si128( hi );
4873       __m128i xl = _mm_cvtsi32_si128( lo );
4874
4875       // Combine into low half of a single xmm register.
4876       __m128i x = _mm_unpacklo_epi32( xh, xl );
4877       __m128d d;
4878       double sd;
4879
4880       // Merge in appropriate exponents to give the integer bits the right
4881       // magnitude.
4882       x = _mm_unpacklo_epi32( x, exp );
4883
4884       // Subtract away the biases to deal with the IEEE-754 double precision
4885       // implicit 1.
4886       d = _mm_sub_pd( (__m128d) x, bias );
4887
4888       // All conversions up to here are exact. The correctly rounded result is
4889       // calculated using the current rounding mode using the following
4890       // horizontal add.
4891       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4892       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4893                                 // store doesn't really need to be here (except
4894                                 // maybe to zero the other double)
4895       return sd;
4896     }
4897   */
4898
4899   DebugLoc dl = Op.getDebugLoc();
4900
4901   // Build some magic constants.
4902   std::vector<Constant*> CV0;
4903   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4904   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4905   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4906   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4907   Constant *C0 = ConstantVector::get(CV0);
4908   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4909
4910   std::vector<Constant*> CV1;
4911   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4912   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4913   Constant *C1 = ConstantVector::get(CV1);
4914   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4915
4916   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4917                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4918                                         Op.getOperand(0),
4919                                         DAG.getIntPtrConstant(1)));
4920   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4921                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4922                                         Op.getOperand(0),
4923                                         DAG.getIntPtrConstant(0)));
4924   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4925   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4926                               PseudoSourceValue::getConstantPool(), 0,
4927                               false, 16);
4928   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4929   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4930   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4931                               PseudoSourceValue::getConstantPool(), 0,
4932                               false, 16);
4933   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4934
4935   // Add the halves; easiest way is to swap them into another reg first.
4936   int ShufMask[2] = { 1, -1 };
4937   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4938                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4939   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4940   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4941                      DAG.getIntPtrConstant(0));
4942 }
4943
4944 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4945 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4946   DebugLoc dl = Op.getDebugLoc();
4947   // FP constant to bias correct the final result.
4948   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4949                                    MVT::f64);
4950
4951   // Load the 32-bit value into an XMM register.
4952   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4953                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4954                                          Op.getOperand(0),
4955                                          DAG.getIntPtrConstant(0)));
4956
4957   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4958                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4959                      DAG.getIntPtrConstant(0));
4960
4961   // Or the load with the bias.
4962   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4963                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4964                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4965                                                    MVT::v2f64, Load)),
4966                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4967                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4968                                                    MVT::v2f64, Bias)));
4969   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4970                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4971                    DAG.getIntPtrConstant(0));
4972
4973   // Subtract the bias.
4974   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4975
4976   // Handle final rounding.
4977   MVT DestVT = Op.getValueType();
4978
4979   if (DestVT.bitsLT(MVT::f64)) {
4980     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4981                        DAG.getIntPtrConstant(0));
4982   } else if (DestVT.bitsGT(MVT::f64)) {
4983     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4984   }
4985
4986   // Handle final rounding.
4987   return Sub;
4988 }
4989
4990 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4991   SDValue N0 = Op.getOperand(0);
4992   DebugLoc dl = Op.getDebugLoc();
4993
4994   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4995   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4996   // the optimization here.
4997   if (DAG.SignBitIsZero(N0))
4998     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4999
5000   MVT SrcVT = N0.getValueType();
5001   if (SrcVT == MVT::i64) {
5002     // We only handle SSE2 f64 target here; caller can expand the rest.
5003     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5004       return SDValue();
5005
5006     return LowerUINT_TO_FP_i64(Op, DAG);
5007   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5008     return LowerUINT_TO_FP_i32(Op, DAG);
5009   }
5010
5011   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5012
5013   // Make a 64-bit buffer, and use it to build an FILD.
5014   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5015   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5016   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5017                                    getPointerTy(), StackSlot, WordOff);
5018   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5019                                 StackSlot, NULL, 0);
5020   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5021                                 OffsetSlot, NULL, 0);
5022   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5023 }
5024
5025 std::pair<SDValue,SDValue> X86TargetLowering::
5026 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5027   DebugLoc dl = Op.getDebugLoc();
5028
5029   MVT DstTy = Op.getValueType();
5030
5031   if (!IsSigned) {
5032     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5033     DstTy = MVT::i64;
5034   }
5035
5036   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5037          DstTy.getSimpleVT() >= MVT::i16 &&
5038          "Unknown FP_TO_SINT to lower!");
5039
5040   // These are really Legal.
5041   if (DstTy == MVT::i32 &&
5042       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5043     return std::make_pair(SDValue(), SDValue());
5044   if (Subtarget->is64Bit() &&
5045       DstTy == MVT::i64 &&
5046       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5047     return std::make_pair(SDValue(), SDValue());
5048
5049   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5050   // stack slot.
5051   MachineFunction &MF = DAG.getMachineFunction();
5052   unsigned MemSize = DstTy.getSizeInBits()/8;
5053   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5054   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5055
5056   unsigned Opc;
5057   switch (DstTy.getSimpleVT()) {
5058   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5059   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5060   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5061   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5062   }
5063
5064   SDValue Chain = DAG.getEntryNode();
5065   SDValue Value = Op.getOperand(0);
5066   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5067     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5068     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5069                          PseudoSourceValue::getFixedStack(SSFI), 0);
5070     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5071     SDValue Ops[] = {
5072       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5073     };
5074     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5075     Chain = Value.getValue(1);
5076     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5077     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5078   }
5079
5080   // Build the FP_TO_INT*_IN_MEM
5081   SDValue Ops[] = { Chain, Value, StackSlot };
5082   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5083
5084   return std::make_pair(FIST, StackSlot);
5085 }
5086
5087 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5088   if (Op.getValueType().isVector()) {
5089     if (Op.getValueType() == MVT::v2i32 &&
5090         Op.getOperand(0).getValueType() == MVT::v2f64) {
5091       return Op;
5092     }
5093     return SDValue();
5094   }
5095
5096   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5097   SDValue FIST = Vals.first, StackSlot = Vals.second;
5098   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5099   if (FIST.getNode() == 0) return Op;
5100
5101   // Load the result.
5102   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5103                      FIST, StackSlot, NULL, 0);
5104 }
5105
5106 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5107   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5108   SDValue FIST = Vals.first, StackSlot = Vals.second;
5109   assert(FIST.getNode() && "Unexpected failure");
5110
5111   // Load the result.
5112   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5113                      FIST, StackSlot, NULL, 0);
5114 }
5115
5116 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5117   DebugLoc dl = Op.getDebugLoc();
5118   MVT VT = Op.getValueType();
5119   MVT EltVT = VT;
5120   if (VT.isVector())
5121     EltVT = VT.getVectorElementType();
5122   std::vector<Constant*> CV;
5123   if (EltVT == MVT::f64) {
5124     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5125     CV.push_back(C);
5126     CV.push_back(C);
5127   } else {
5128     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5129     CV.push_back(C);
5130     CV.push_back(C);
5131     CV.push_back(C);
5132     CV.push_back(C);
5133   }
5134   Constant *C = ConstantVector::get(CV);
5135   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5136   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5137                                PseudoSourceValue::getConstantPool(), 0,
5138                                false, 16);
5139   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5140 }
5141
5142 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5143   DebugLoc dl = Op.getDebugLoc();
5144   MVT VT = Op.getValueType();
5145   MVT EltVT = VT;
5146   unsigned EltNum = 1;
5147   if (VT.isVector()) {
5148     EltVT = VT.getVectorElementType();
5149     EltNum = VT.getVectorNumElements();
5150   }
5151   std::vector<Constant*> CV;
5152   if (EltVT == MVT::f64) {
5153     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5154     CV.push_back(C);
5155     CV.push_back(C);
5156   } else {
5157     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5158     CV.push_back(C);
5159     CV.push_back(C);
5160     CV.push_back(C);
5161     CV.push_back(C);
5162   }
5163   Constant *C = ConstantVector::get(CV);
5164   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5165   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5166                                PseudoSourceValue::getConstantPool(), 0,
5167                                false, 16);
5168   if (VT.isVector()) {
5169     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5170                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5171                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5172                                 Op.getOperand(0)),
5173                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5174   } else {
5175     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5176   }
5177 }
5178
5179 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5180   SDValue Op0 = Op.getOperand(0);
5181   SDValue Op1 = Op.getOperand(1);
5182   DebugLoc dl = Op.getDebugLoc();
5183   MVT VT = Op.getValueType();
5184   MVT SrcVT = Op1.getValueType();
5185
5186   // If second operand is smaller, extend it first.
5187   if (SrcVT.bitsLT(VT)) {
5188     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5189     SrcVT = VT;
5190   }
5191   // And if it is bigger, shrink it first.
5192   if (SrcVT.bitsGT(VT)) {
5193     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5194     SrcVT = VT;
5195   }
5196
5197   // At this point the operands and the result should have the same
5198   // type, and that won't be f80 since that is not custom lowered.
5199
5200   // First get the sign bit of second operand.
5201   std::vector<Constant*> CV;
5202   if (SrcVT == MVT::f64) {
5203     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5204     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5205   } else {
5206     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5207     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5208     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5209     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5210   }
5211   Constant *C = ConstantVector::get(CV);
5212   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5213   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5214                                 PseudoSourceValue::getConstantPool(), 0,
5215                                 false, 16);
5216   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5217
5218   // Shift sign bit right or left if the two operands have different types.
5219   if (SrcVT.bitsGT(VT)) {
5220     // Op0 is MVT::f32, Op1 is MVT::f64.
5221     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5222     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5223                           DAG.getConstant(32, MVT::i32));
5224     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5225     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5226                           DAG.getIntPtrConstant(0));
5227   }
5228
5229   // Clear first operand sign bit.
5230   CV.clear();
5231   if (VT == MVT::f64) {
5232     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5233     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5234   } else {
5235     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5236     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5237     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5238     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5239   }
5240   C = ConstantVector::get(CV);
5241   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5242   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5243                                 PseudoSourceValue::getConstantPool(), 0,
5244                                 false, 16);
5245   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5246
5247   // Or the value with the sign bit.
5248   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5249 }
5250
5251 /// Emit nodes that will be selected as "test Op0,Op0", or something
5252 /// equivalent.
5253 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5254                                     SelectionDAG &DAG) {
5255   DebugLoc dl = Op.getDebugLoc();
5256
5257   // CF and OF aren't always set the way we want. Determine which
5258   // of these we need.
5259   bool NeedCF = false;
5260   bool NeedOF = false;
5261   switch (X86CC) {
5262   case X86::COND_A: case X86::COND_AE:
5263   case X86::COND_B: case X86::COND_BE:
5264     NeedCF = true;
5265     break;
5266   case X86::COND_G: case X86::COND_GE:
5267   case X86::COND_L: case X86::COND_LE:
5268   case X86::COND_O: case X86::COND_NO:
5269     NeedOF = true;
5270     break;
5271   default: break;
5272   }
5273
5274   // See if we can use the EFLAGS value from the operand instead of
5275   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5276   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5277   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5278     unsigned Opcode = 0;
5279     unsigned NumOperands = 0;
5280     switch (Op.getNode()->getOpcode()) {
5281     case ISD::ADD:
5282       // Due to an isel shortcoming, be conservative if this add is likely to
5283       // be selected as part of a load-modify-store instruction. When the root
5284       // node in a match is a store, isel doesn't know how to remap non-chain
5285       // non-flag uses of other nodes in the match, such as the ADD in this
5286       // case. This leads to the ADD being left around and reselected, with
5287       // the result being two adds in the output.
5288       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5289            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5290         if (UI->getOpcode() == ISD::STORE)
5291           goto default_case;
5292       if (ConstantSDNode *C =
5293             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5294         // An add of one will be selected as an INC.
5295         if (C->getAPIntValue() == 1) {
5296           Opcode = X86ISD::INC;
5297           NumOperands = 1;
5298           break;
5299         }
5300         // An add of negative one (subtract of one) will be selected as a DEC.
5301         if (C->getAPIntValue().isAllOnesValue()) {
5302           Opcode = X86ISD::DEC;
5303           NumOperands = 1;
5304           break;
5305         }
5306       }
5307       // Otherwise use a regular EFLAGS-setting add.
5308       Opcode = X86ISD::ADD;
5309       NumOperands = 2;
5310       break;
5311     case ISD::SUB:
5312       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5313       // likely to be selected as part of a load-modify-store instruction.
5314       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5315            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5316         if (UI->getOpcode() == ISD::STORE)
5317           goto default_case;
5318       // Otherwise use a regular EFLAGS-setting sub.
5319       Opcode = X86ISD::SUB;
5320       NumOperands = 2;
5321       break;
5322     case X86ISD::ADD:
5323     case X86ISD::SUB:
5324     case X86ISD::INC:
5325     case X86ISD::DEC:
5326       return SDValue(Op.getNode(), 1);
5327     default:
5328     default_case:
5329       break;
5330     }
5331     if (Opcode != 0) {
5332       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5333       SmallVector<SDValue, 4> Ops;
5334       for (unsigned i = 0; i != NumOperands; ++i)
5335         Ops.push_back(Op.getOperand(i));
5336       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5337       DAG.ReplaceAllUsesWith(Op, New);
5338       return SDValue(New.getNode(), 1);
5339     }
5340   }
5341
5342   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5343   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5344                      DAG.getConstant(0, Op.getValueType()));
5345 }
5346
5347 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5348 /// equivalent.
5349 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5350                                    SelectionDAG &DAG) {
5351   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5352     if (C->getAPIntValue() == 0)
5353       return EmitTest(Op0, X86CC, DAG);
5354
5355   DebugLoc dl = Op0.getDebugLoc();
5356   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5357 }
5358
5359 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5360   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5361   SDValue Op0 = Op.getOperand(0);
5362   SDValue Op1 = Op.getOperand(1);
5363   DebugLoc dl = Op.getDebugLoc();
5364   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5365
5366   // Lower (X & (1 << N)) == 0 to BT(X, N).
5367   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5368   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5369   if (Op0.getOpcode() == ISD::AND &&
5370       Op0.hasOneUse() &&
5371       Op1.getOpcode() == ISD::Constant &&
5372       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5373       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5374     SDValue LHS, RHS;
5375     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5376       if (ConstantSDNode *Op010C =
5377             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5378         if (Op010C->getZExtValue() == 1) {
5379           LHS = Op0.getOperand(0);
5380           RHS = Op0.getOperand(1).getOperand(1);
5381         }
5382     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5383       if (ConstantSDNode *Op000C =
5384             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5385         if (Op000C->getZExtValue() == 1) {
5386           LHS = Op0.getOperand(1);
5387           RHS = Op0.getOperand(0).getOperand(1);
5388         }
5389     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5390       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5391       SDValue AndLHS = Op0.getOperand(0);
5392       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5393         LHS = AndLHS.getOperand(0);
5394         RHS = AndLHS.getOperand(1);
5395       }
5396     }
5397
5398     if (LHS.getNode()) {
5399       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5400       // instruction.  Since the shift amount is in-range-or-undefined, we know
5401       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5402       // the encoding for the i16 version is larger than the i32 version.
5403       if (LHS.getValueType() == MVT::i8)
5404         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5405
5406       // If the operand types disagree, extend the shift amount to match.  Since
5407       // BT ignores high bits (like shifts) we can use anyextend.
5408       if (LHS.getValueType() != RHS.getValueType())
5409         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5410
5411       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5412       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5413       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5414                          DAG.getConstant(Cond, MVT::i8), BT);
5415     }
5416   }
5417
5418   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5419   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5420
5421   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5422   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5423                      DAG.getConstant(X86CC, MVT::i8), Cond);
5424 }
5425
5426 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5427   SDValue Cond;
5428   SDValue Op0 = Op.getOperand(0);
5429   SDValue Op1 = Op.getOperand(1);
5430   SDValue CC = Op.getOperand(2);
5431   MVT VT = Op.getValueType();
5432   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5433   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5434   DebugLoc dl = Op.getDebugLoc();
5435
5436   if (isFP) {
5437     unsigned SSECC = 8;
5438     MVT VT0 = Op0.getValueType();
5439     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5440     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5441     bool Swap = false;
5442
5443     switch (SetCCOpcode) {
5444     default: break;
5445     case ISD::SETOEQ:
5446     case ISD::SETEQ:  SSECC = 0; break;
5447     case ISD::SETOGT:
5448     case ISD::SETGT: Swap = true; // Fallthrough
5449     case ISD::SETLT:
5450     case ISD::SETOLT: SSECC = 1; break;
5451     case ISD::SETOGE:
5452     case ISD::SETGE: Swap = true; // Fallthrough
5453     case ISD::SETLE:
5454     case ISD::SETOLE: SSECC = 2; break;
5455     case ISD::SETUO:  SSECC = 3; break;
5456     case ISD::SETUNE:
5457     case ISD::SETNE:  SSECC = 4; break;
5458     case ISD::SETULE: Swap = true;
5459     case ISD::SETUGE: SSECC = 5; break;
5460     case ISD::SETULT: Swap = true;
5461     case ISD::SETUGT: SSECC = 6; break;
5462     case ISD::SETO:   SSECC = 7; break;
5463     }
5464     if (Swap)
5465       std::swap(Op0, Op1);
5466
5467     // In the two special cases we can't handle, emit two comparisons.
5468     if (SSECC == 8) {
5469       if (SetCCOpcode == ISD::SETUEQ) {
5470         SDValue UNORD, EQ;
5471         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5472         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5473         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5474       }
5475       else if (SetCCOpcode == ISD::SETONE) {
5476         SDValue ORD, NEQ;
5477         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5478         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5479         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5480       }
5481       assert(0 && "Illegal FP comparison");
5482     }
5483     // Handle all other FP comparisons here.
5484     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5485   }
5486
5487   // We are handling one of the integer comparisons here.  Since SSE only has
5488   // GT and EQ comparisons for integer, swapping operands and multiple
5489   // operations may be required for some comparisons.
5490   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5491   bool Swap = false, Invert = false, FlipSigns = false;
5492
5493   switch (VT.getSimpleVT()) {
5494   default: break;
5495   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5496   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5497   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5498   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5499   }
5500
5501   switch (SetCCOpcode) {
5502   default: break;
5503   case ISD::SETNE:  Invert = true;
5504   case ISD::SETEQ:  Opc = EQOpc; break;
5505   case ISD::SETLT:  Swap = true;
5506   case ISD::SETGT:  Opc = GTOpc; break;
5507   case ISD::SETGE:  Swap = true;
5508   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5509   case ISD::SETULT: Swap = true;
5510   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5511   case ISD::SETUGE: Swap = true;
5512   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5513   }
5514   if (Swap)
5515     std::swap(Op0, Op1);
5516
5517   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5518   // bits of the inputs before performing those operations.
5519   if (FlipSigns) {
5520     MVT EltVT = VT.getVectorElementType();
5521     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5522                                       EltVT);
5523     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5524     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5525                                     SignBits.size());
5526     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5527     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5528   }
5529
5530   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5531
5532   // If the logical-not of the result is required, perform that now.
5533   if (Invert)
5534     Result = DAG.getNOT(dl, Result, VT);
5535
5536   return Result;
5537 }
5538
5539 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5540 static bool isX86LogicalCmp(SDValue Op) {
5541   unsigned Opc = Op.getNode()->getOpcode();
5542   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5543     return true;
5544   if (Op.getResNo() == 1 &&
5545       (Opc == X86ISD::ADD ||
5546        Opc == X86ISD::SUB ||
5547        Opc == X86ISD::SMUL ||
5548        Opc == X86ISD::UMUL ||
5549        Opc == X86ISD::INC ||
5550        Opc == X86ISD::DEC))
5551     return true;
5552
5553   return false;
5554 }
5555
5556 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5557   bool addTest = true;
5558   SDValue Cond  = Op.getOperand(0);
5559   DebugLoc dl = Op.getDebugLoc();
5560   SDValue CC;
5561
5562   if (Cond.getOpcode() == ISD::SETCC)
5563     Cond = LowerSETCC(Cond, DAG);
5564
5565   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5566   // setting operand in place of the X86ISD::SETCC.
5567   if (Cond.getOpcode() == X86ISD::SETCC) {
5568     CC = Cond.getOperand(0);
5569
5570     SDValue Cmp = Cond.getOperand(1);
5571     unsigned Opc = Cmp.getOpcode();
5572     MVT VT = Op.getValueType();
5573
5574     bool IllegalFPCMov = false;
5575     if (VT.isFloatingPoint() && !VT.isVector() &&
5576         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5577       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5578
5579     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5580         Opc == X86ISD::BT) { // FIXME
5581       Cond = Cmp;
5582       addTest = false;
5583     }
5584   }
5585
5586   if (addTest) {
5587     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5588     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5589   }
5590
5591   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5592   SmallVector<SDValue, 4> Ops;
5593   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5594   // condition is true.
5595   Ops.push_back(Op.getOperand(2));
5596   Ops.push_back(Op.getOperand(1));
5597   Ops.push_back(CC);
5598   Ops.push_back(Cond);
5599   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5600 }
5601
5602 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5603 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5604 // from the AND / OR.
5605 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5606   Opc = Op.getOpcode();
5607   if (Opc != ISD::OR && Opc != ISD::AND)
5608     return false;
5609   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5610           Op.getOperand(0).hasOneUse() &&
5611           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5612           Op.getOperand(1).hasOneUse());
5613 }
5614
5615 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5616 // 1 and that the SETCC node has a single use.
5617 static bool isXor1OfSetCC(SDValue Op) {
5618   if (Op.getOpcode() != ISD::XOR)
5619     return false;
5620   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5621   if (N1C && N1C->getAPIntValue() == 1) {
5622     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5623       Op.getOperand(0).hasOneUse();
5624   }
5625   return false;
5626 }
5627
5628 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5629   bool addTest = true;
5630   SDValue Chain = Op.getOperand(0);
5631   SDValue Cond  = Op.getOperand(1);
5632   SDValue Dest  = Op.getOperand(2);
5633   DebugLoc dl = Op.getDebugLoc();
5634   SDValue CC;
5635
5636   if (Cond.getOpcode() == ISD::SETCC)
5637     Cond = LowerSETCC(Cond, DAG);
5638 #if 0
5639   // FIXME: LowerXALUO doesn't handle these!!
5640   else if (Cond.getOpcode() == X86ISD::ADD  ||
5641            Cond.getOpcode() == X86ISD::SUB  ||
5642            Cond.getOpcode() == X86ISD::SMUL ||
5643            Cond.getOpcode() == X86ISD::UMUL)
5644     Cond = LowerXALUO(Cond, DAG);
5645 #endif
5646
5647   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5648   // setting operand in place of the X86ISD::SETCC.
5649   if (Cond.getOpcode() == X86ISD::SETCC) {
5650     CC = Cond.getOperand(0);
5651
5652     SDValue Cmp = Cond.getOperand(1);
5653     unsigned Opc = Cmp.getOpcode();
5654     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5655     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5656       Cond = Cmp;
5657       addTest = false;
5658     } else {
5659       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5660       default: break;
5661       case X86::COND_O:
5662       case X86::COND_B:
5663         // These can only come from an arithmetic instruction with overflow,
5664         // e.g. SADDO, UADDO.
5665         Cond = Cond.getNode()->getOperand(1);
5666         addTest = false;
5667         break;
5668       }
5669     }
5670   } else {
5671     unsigned CondOpc;
5672     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5673       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5674       if (CondOpc == ISD::OR) {
5675         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5676         // two branches instead of an explicit OR instruction with a
5677         // separate test.
5678         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5679             isX86LogicalCmp(Cmp)) {
5680           CC = Cond.getOperand(0).getOperand(0);
5681           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5682                               Chain, Dest, CC, Cmp);
5683           CC = Cond.getOperand(1).getOperand(0);
5684           Cond = Cmp;
5685           addTest = false;
5686         }
5687       } else { // ISD::AND
5688         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5689         // two branches instead of an explicit AND instruction with a
5690         // separate test. However, we only do this if this block doesn't
5691         // have a fall-through edge, because this requires an explicit
5692         // jmp when the condition is false.
5693         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5694             isX86LogicalCmp(Cmp) &&
5695             Op.getNode()->hasOneUse()) {
5696           X86::CondCode CCode =
5697             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5698           CCode = X86::GetOppositeBranchCondition(CCode);
5699           CC = DAG.getConstant(CCode, MVT::i8);
5700           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5701           // Look for an unconditional branch following this conditional branch.
5702           // We need this because we need to reverse the successors in order
5703           // to implement FCMP_OEQ.
5704           if (User.getOpcode() == ISD::BR) {
5705             SDValue FalseBB = User.getOperand(1);
5706             SDValue NewBR =
5707               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5708             assert(NewBR == User);
5709             Dest = FalseBB;
5710
5711             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5712                                 Chain, Dest, CC, Cmp);
5713             X86::CondCode CCode =
5714               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5715             CCode = X86::GetOppositeBranchCondition(CCode);
5716             CC = DAG.getConstant(CCode, MVT::i8);
5717             Cond = Cmp;
5718             addTest = false;
5719           }
5720         }
5721       }
5722     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5723       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5724       // It should be transformed during dag combiner except when the condition
5725       // is set by a arithmetics with overflow node.
5726       X86::CondCode CCode =
5727         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5728       CCode = X86::GetOppositeBranchCondition(CCode);
5729       CC = DAG.getConstant(CCode, MVT::i8);
5730       Cond = Cond.getOperand(0).getOperand(1);
5731       addTest = false;
5732     }
5733   }
5734
5735   if (addTest) {
5736     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5737     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5738   }
5739   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5740                      Chain, Dest, CC, Cond);
5741 }
5742
5743
5744 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5745 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5746 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5747 // that the guard pages used by the OS virtual memory manager are allocated in
5748 // correct sequence.
5749 SDValue
5750 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5751                                            SelectionDAG &DAG) {
5752   assert(Subtarget->isTargetCygMing() &&
5753          "This should be used only on Cygwin/Mingw targets");
5754   DebugLoc dl = Op.getDebugLoc();
5755
5756   // Get the inputs.
5757   SDValue Chain = Op.getOperand(0);
5758   SDValue Size  = Op.getOperand(1);
5759   // FIXME: Ensure alignment here
5760
5761   SDValue Flag;
5762
5763   MVT IntPtr = getPointerTy();
5764   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5765
5766   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5767
5768   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5769   Flag = Chain.getValue(1);
5770
5771   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5772   SDValue Ops[] = { Chain,
5773                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5774                       DAG.getRegister(X86::EAX, IntPtr),
5775                       DAG.getRegister(X86StackPtr, SPTy),
5776                       Flag };
5777   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5778   Flag = Chain.getValue(1);
5779
5780   Chain = DAG.getCALLSEQ_END(Chain,
5781                              DAG.getIntPtrConstant(0, true),
5782                              DAG.getIntPtrConstant(0, true),
5783                              Flag);
5784
5785   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5786
5787   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5788   return DAG.getMergeValues(Ops1, 2, dl);
5789 }
5790
5791 SDValue
5792 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5793                                            SDValue Chain,
5794                                            SDValue Dst, SDValue Src,
5795                                            SDValue Size, unsigned Align,
5796                                            const Value *DstSV,
5797                                            uint64_t DstSVOff) {
5798   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5799
5800   // If not DWORD aligned or size is more than the threshold, call the library.
5801   // The libc version is likely to be faster for these cases. It can use the
5802   // address value and run time information about the CPU.
5803   if ((Align & 3) != 0 ||
5804       !ConstantSize ||
5805       ConstantSize->getZExtValue() >
5806         getSubtarget()->getMaxInlineSizeThreshold()) {
5807     SDValue InFlag(0, 0);
5808
5809     // Check to see if there is a specialized entry-point for memory zeroing.
5810     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5811
5812     if (const char *bzeroEntry =  V &&
5813         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5814       MVT IntPtr = getPointerTy();
5815       const Type *IntPtrTy = TD->getIntPtrType();
5816       TargetLowering::ArgListTy Args;
5817       TargetLowering::ArgListEntry Entry;
5818       Entry.Node = Dst;
5819       Entry.Ty = IntPtrTy;
5820       Args.push_back(Entry);
5821       Entry.Node = Size;
5822       Args.push_back(Entry);
5823       std::pair<SDValue,SDValue> CallResult =
5824         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5825                     0, CallingConv::C, false,
5826                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5827       return CallResult.second;
5828     }
5829
5830     // Otherwise have the target-independent code call memset.
5831     return SDValue();
5832   }
5833
5834   uint64_t SizeVal = ConstantSize->getZExtValue();
5835   SDValue InFlag(0, 0);
5836   MVT AVT;
5837   SDValue Count;
5838   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5839   unsigned BytesLeft = 0;
5840   bool TwoRepStos = false;
5841   if (ValC) {
5842     unsigned ValReg;
5843     uint64_t Val = ValC->getZExtValue() & 255;
5844
5845     // If the value is a constant, then we can potentially use larger sets.
5846     switch (Align & 3) {
5847     case 2:   // WORD aligned
5848       AVT = MVT::i16;
5849       ValReg = X86::AX;
5850       Val = (Val << 8) | Val;
5851       break;
5852     case 0:  // DWORD aligned
5853       AVT = MVT::i32;
5854       ValReg = X86::EAX;
5855       Val = (Val << 8)  | Val;
5856       Val = (Val << 16) | Val;
5857       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5858         AVT = MVT::i64;
5859         ValReg = X86::RAX;
5860         Val = (Val << 32) | Val;
5861       }
5862       break;
5863     default:  // Byte aligned
5864       AVT = MVT::i8;
5865       ValReg = X86::AL;
5866       Count = DAG.getIntPtrConstant(SizeVal);
5867       break;
5868     }
5869
5870     if (AVT.bitsGT(MVT::i8)) {
5871       unsigned UBytes = AVT.getSizeInBits() / 8;
5872       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5873       BytesLeft = SizeVal % UBytes;
5874     }
5875
5876     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5877                               InFlag);
5878     InFlag = Chain.getValue(1);
5879   } else {
5880     AVT = MVT::i8;
5881     Count  = DAG.getIntPtrConstant(SizeVal);
5882     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5883     InFlag = Chain.getValue(1);
5884   }
5885
5886   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5887                                                               X86::ECX,
5888                             Count, InFlag);
5889   InFlag = Chain.getValue(1);
5890   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5891                                                               X86::EDI,
5892                             Dst, InFlag);
5893   InFlag = Chain.getValue(1);
5894
5895   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5896   SmallVector<SDValue, 8> Ops;
5897   Ops.push_back(Chain);
5898   Ops.push_back(DAG.getValueType(AVT));
5899   Ops.push_back(InFlag);
5900   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5901
5902   if (TwoRepStos) {
5903     InFlag = Chain.getValue(1);
5904     Count  = Size;
5905     MVT CVT = Count.getValueType();
5906     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5907                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5908     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5909                                                              X86::ECX,
5910                               Left, InFlag);
5911     InFlag = Chain.getValue(1);
5912     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5913     Ops.clear();
5914     Ops.push_back(Chain);
5915     Ops.push_back(DAG.getValueType(MVT::i8));
5916     Ops.push_back(InFlag);
5917     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5918   } else if (BytesLeft) {
5919     // Handle the last 1 - 7 bytes.
5920     unsigned Offset = SizeVal - BytesLeft;
5921     MVT AddrVT = Dst.getValueType();
5922     MVT SizeVT = Size.getValueType();
5923
5924     Chain = DAG.getMemset(Chain, dl,
5925                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5926                                       DAG.getConstant(Offset, AddrVT)),
5927                           Src,
5928                           DAG.getConstant(BytesLeft, SizeVT),
5929                           Align, DstSV, DstSVOff + Offset);
5930   }
5931
5932   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5933   return Chain;
5934 }
5935
5936 SDValue
5937 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5938                                       SDValue Chain, SDValue Dst, SDValue Src,
5939                                       SDValue Size, unsigned Align,
5940                                       bool AlwaysInline,
5941                                       const Value *DstSV, uint64_t DstSVOff,
5942                                       const Value *SrcSV, uint64_t SrcSVOff) {
5943   // This requires the copy size to be a constant, preferrably
5944   // within a subtarget-specific limit.
5945   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5946   if (!ConstantSize)
5947     return SDValue();
5948   uint64_t SizeVal = ConstantSize->getZExtValue();
5949   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5950     return SDValue();
5951
5952   /// If not DWORD aligned, call the library.
5953   if ((Align & 3) != 0)
5954     return SDValue();
5955
5956   // DWORD aligned
5957   MVT AVT = MVT::i32;
5958   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5959     AVT = MVT::i64;
5960
5961   unsigned UBytes = AVT.getSizeInBits() / 8;
5962   unsigned CountVal = SizeVal / UBytes;
5963   SDValue Count = DAG.getIntPtrConstant(CountVal);
5964   unsigned BytesLeft = SizeVal % UBytes;
5965
5966   SDValue InFlag(0, 0);
5967   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5968                                                               X86::ECX,
5969                             Count, InFlag);
5970   InFlag = Chain.getValue(1);
5971   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5972                                                              X86::EDI,
5973                             Dst, InFlag);
5974   InFlag = Chain.getValue(1);
5975   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5976                                                               X86::ESI,
5977                             Src, InFlag);
5978   InFlag = Chain.getValue(1);
5979
5980   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5981   SmallVector<SDValue, 8> Ops;
5982   Ops.push_back(Chain);
5983   Ops.push_back(DAG.getValueType(AVT));
5984   Ops.push_back(InFlag);
5985   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5986
5987   SmallVector<SDValue, 4> Results;
5988   Results.push_back(RepMovs);
5989   if (BytesLeft) {
5990     // Handle the last 1 - 7 bytes.
5991     unsigned Offset = SizeVal - BytesLeft;
5992     MVT DstVT = Dst.getValueType();
5993     MVT SrcVT = Src.getValueType();
5994     MVT SizeVT = Size.getValueType();
5995     Results.push_back(DAG.getMemcpy(Chain, dl,
5996                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5997                                                 DAG.getConstant(Offset, DstVT)),
5998                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5999                                                 DAG.getConstant(Offset, SrcVT)),
6000                                     DAG.getConstant(BytesLeft, SizeVT),
6001                                     Align, AlwaysInline,
6002                                     DstSV, DstSVOff + Offset,
6003                                     SrcSV, SrcSVOff + Offset));
6004   }
6005
6006   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6007                      &Results[0], Results.size());
6008 }
6009
6010 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6011   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6012   DebugLoc dl = Op.getDebugLoc();
6013
6014   if (!Subtarget->is64Bit()) {
6015     // vastart just stores the address of the VarArgsFrameIndex slot into the
6016     // memory location argument.
6017     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6018     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6019   }
6020
6021   // __va_list_tag:
6022   //   gp_offset         (0 - 6 * 8)
6023   //   fp_offset         (48 - 48 + 8 * 16)
6024   //   overflow_arg_area (point to parameters coming in memory).
6025   //   reg_save_area
6026   SmallVector<SDValue, 8> MemOps;
6027   SDValue FIN = Op.getOperand(1);
6028   // Store gp_offset
6029   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6030                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6031                                  FIN, SV, 0);
6032   MemOps.push_back(Store);
6033
6034   // Store fp_offset
6035   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6036                     FIN, DAG.getIntPtrConstant(4));
6037   Store = DAG.getStore(Op.getOperand(0), dl,
6038                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6039                        FIN, SV, 0);
6040   MemOps.push_back(Store);
6041
6042   // Store ptr to overflow_arg_area
6043   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6044                     FIN, DAG.getIntPtrConstant(4));
6045   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6046   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6047   MemOps.push_back(Store);
6048
6049   // Store ptr to reg_save_area.
6050   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6051                     FIN, DAG.getIntPtrConstant(8));
6052   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6053   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6054   MemOps.push_back(Store);
6055   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6056                      &MemOps[0], MemOps.size());
6057 }
6058
6059 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6060   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6061   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6062   SDValue Chain = Op.getOperand(0);
6063   SDValue SrcPtr = Op.getOperand(1);
6064   SDValue SrcSV = Op.getOperand(2);
6065
6066   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6067   return SDValue();
6068 }
6069
6070 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6071   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6072   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6073   SDValue Chain = Op.getOperand(0);
6074   SDValue DstPtr = Op.getOperand(1);
6075   SDValue SrcPtr = Op.getOperand(2);
6076   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6077   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6078   DebugLoc dl = Op.getDebugLoc();
6079
6080   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6081                        DAG.getIntPtrConstant(24), 8, false,
6082                        DstSV, 0, SrcSV, 0);
6083 }
6084
6085 SDValue
6086 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6087   DebugLoc dl = Op.getDebugLoc();
6088   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6089   switch (IntNo) {
6090   default: return SDValue();    // Don't custom lower most intrinsics.
6091   // Comparison intrinsics.
6092   case Intrinsic::x86_sse_comieq_ss:
6093   case Intrinsic::x86_sse_comilt_ss:
6094   case Intrinsic::x86_sse_comile_ss:
6095   case Intrinsic::x86_sse_comigt_ss:
6096   case Intrinsic::x86_sse_comige_ss:
6097   case Intrinsic::x86_sse_comineq_ss:
6098   case Intrinsic::x86_sse_ucomieq_ss:
6099   case Intrinsic::x86_sse_ucomilt_ss:
6100   case Intrinsic::x86_sse_ucomile_ss:
6101   case Intrinsic::x86_sse_ucomigt_ss:
6102   case Intrinsic::x86_sse_ucomige_ss:
6103   case Intrinsic::x86_sse_ucomineq_ss:
6104   case Intrinsic::x86_sse2_comieq_sd:
6105   case Intrinsic::x86_sse2_comilt_sd:
6106   case Intrinsic::x86_sse2_comile_sd:
6107   case Intrinsic::x86_sse2_comigt_sd:
6108   case Intrinsic::x86_sse2_comige_sd:
6109   case Intrinsic::x86_sse2_comineq_sd:
6110   case Intrinsic::x86_sse2_ucomieq_sd:
6111   case Intrinsic::x86_sse2_ucomilt_sd:
6112   case Intrinsic::x86_sse2_ucomile_sd:
6113   case Intrinsic::x86_sse2_ucomigt_sd:
6114   case Intrinsic::x86_sse2_ucomige_sd:
6115   case Intrinsic::x86_sse2_ucomineq_sd: {
6116     unsigned Opc = 0;
6117     ISD::CondCode CC = ISD::SETCC_INVALID;
6118     switch (IntNo) {
6119     default: break;
6120     case Intrinsic::x86_sse_comieq_ss:
6121     case Intrinsic::x86_sse2_comieq_sd:
6122       Opc = X86ISD::COMI;
6123       CC = ISD::SETEQ;
6124       break;
6125     case Intrinsic::x86_sse_comilt_ss:
6126     case Intrinsic::x86_sse2_comilt_sd:
6127       Opc = X86ISD::COMI;
6128       CC = ISD::SETLT;
6129       break;
6130     case Intrinsic::x86_sse_comile_ss:
6131     case Intrinsic::x86_sse2_comile_sd:
6132       Opc = X86ISD::COMI;
6133       CC = ISD::SETLE;
6134       break;
6135     case Intrinsic::x86_sse_comigt_ss:
6136     case Intrinsic::x86_sse2_comigt_sd:
6137       Opc = X86ISD::COMI;
6138       CC = ISD::SETGT;
6139       break;
6140     case Intrinsic::x86_sse_comige_ss:
6141     case Intrinsic::x86_sse2_comige_sd:
6142       Opc = X86ISD::COMI;
6143       CC = ISD::SETGE;
6144       break;
6145     case Intrinsic::x86_sse_comineq_ss:
6146     case Intrinsic::x86_sse2_comineq_sd:
6147       Opc = X86ISD::COMI;
6148       CC = ISD::SETNE;
6149       break;
6150     case Intrinsic::x86_sse_ucomieq_ss:
6151     case Intrinsic::x86_sse2_ucomieq_sd:
6152       Opc = X86ISD::UCOMI;
6153       CC = ISD::SETEQ;
6154       break;
6155     case Intrinsic::x86_sse_ucomilt_ss:
6156     case Intrinsic::x86_sse2_ucomilt_sd:
6157       Opc = X86ISD::UCOMI;
6158       CC = ISD::SETLT;
6159       break;
6160     case Intrinsic::x86_sse_ucomile_ss:
6161     case Intrinsic::x86_sse2_ucomile_sd:
6162       Opc = X86ISD::UCOMI;
6163       CC = ISD::SETLE;
6164       break;
6165     case Intrinsic::x86_sse_ucomigt_ss:
6166     case Intrinsic::x86_sse2_ucomigt_sd:
6167       Opc = X86ISD::UCOMI;
6168       CC = ISD::SETGT;
6169       break;
6170     case Intrinsic::x86_sse_ucomige_ss:
6171     case Intrinsic::x86_sse2_ucomige_sd:
6172       Opc = X86ISD::UCOMI;
6173       CC = ISD::SETGE;
6174       break;
6175     case Intrinsic::x86_sse_ucomineq_ss:
6176     case Intrinsic::x86_sse2_ucomineq_sd:
6177       Opc = X86ISD::UCOMI;
6178       CC = ISD::SETNE;
6179       break;
6180     }
6181
6182     SDValue LHS = Op.getOperand(1);
6183     SDValue RHS = Op.getOperand(2);
6184     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6185     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6186     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6187                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6188     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6189   }
6190
6191   // Fix vector shift instructions where the last operand is a non-immediate
6192   // i32 value.
6193   case Intrinsic::x86_sse2_pslli_w:
6194   case Intrinsic::x86_sse2_pslli_d:
6195   case Intrinsic::x86_sse2_pslli_q:
6196   case Intrinsic::x86_sse2_psrli_w:
6197   case Intrinsic::x86_sse2_psrli_d:
6198   case Intrinsic::x86_sse2_psrli_q:
6199   case Intrinsic::x86_sse2_psrai_w:
6200   case Intrinsic::x86_sse2_psrai_d:
6201   case Intrinsic::x86_mmx_pslli_w:
6202   case Intrinsic::x86_mmx_pslli_d:
6203   case Intrinsic::x86_mmx_pslli_q:
6204   case Intrinsic::x86_mmx_psrli_w:
6205   case Intrinsic::x86_mmx_psrli_d:
6206   case Intrinsic::x86_mmx_psrli_q:
6207   case Intrinsic::x86_mmx_psrai_w:
6208   case Intrinsic::x86_mmx_psrai_d: {
6209     SDValue ShAmt = Op.getOperand(2);
6210     if (isa<ConstantSDNode>(ShAmt))
6211       return SDValue();
6212
6213     unsigned NewIntNo = 0;
6214     MVT ShAmtVT = MVT::v4i32;
6215     switch (IntNo) {
6216     case Intrinsic::x86_sse2_pslli_w:
6217       NewIntNo = Intrinsic::x86_sse2_psll_w;
6218       break;
6219     case Intrinsic::x86_sse2_pslli_d:
6220       NewIntNo = Intrinsic::x86_sse2_psll_d;
6221       break;
6222     case Intrinsic::x86_sse2_pslli_q:
6223       NewIntNo = Intrinsic::x86_sse2_psll_q;
6224       break;
6225     case Intrinsic::x86_sse2_psrli_w:
6226       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6227       break;
6228     case Intrinsic::x86_sse2_psrli_d:
6229       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6230       break;
6231     case Intrinsic::x86_sse2_psrli_q:
6232       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6233       break;
6234     case Intrinsic::x86_sse2_psrai_w:
6235       NewIntNo = Intrinsic::x86_sse2_psra_w;
6236       break;
6237     case Intrinsic::x86_sse2_psrai_d:
6238       NewIntNo = Intrinsic::x86_sse2_psra_d;
6239       break;
6240     default: {
6241       ShAmtVT = MVT::v2i32;
6242       switch (IntNo) {
6243       case Intrinsic::x86_mmx_pslli_w:
6244         NewIntNo = Intrinsic::x86_mmx_psll_w;
6245         break;
6246       case Intrinsic::x86_mmx_pslli_d:
6247         NewIntNo = Intrinsic::x86_mmx_psll_d;
6248         break;
6249       case Intrinsic::x86_mmx_pslli_q:
6250         NewIntNo = Intrinsic::x86_mmx_psll_q;
6251         break;
6252       case Intrinsic::x86_mmx_psrli_w:
6253         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6254         break;
6255       case Intrinsic::x86_mmx_psrli_d:
6256         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6257         break;
6258       case Intrinsic::x86_mmx_psrli_q:
6259         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6260         break;
6261       case Intrinsic::x86_mmx_psrai_w:
6262         NewIntNo = Intrinsic::x86_mmx_psra_w;
6263         break;
6264       case Intrinsic::x86_mmx_psrai_d:
6265         NewIntNo = Intrinsic::x86_mmx_psra_d;
6266         break;
6267       default: LLVM_UNREACHABLE("Impossible intrinsic");  // Can't reach here.
6268       }
6269       break;
6270     }
6271     }
6272     MVT VT = Op.getValueType();
6273     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6274                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6275     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6276                        DAG.getConstant(NewIntNo, MVT::i32),
6277                        Op.getOperand(1), ShAmt);
6278   }
6279   }
6280 }
6281
6282 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6283   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6284   DebugLoc dl = Op.getDebugLoc();
6285
6286   if (Depth > 0) {
6287     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6288     SDValue Offset =
6289       DAG.getConstant(TD->getPointerSize(),
6290                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6291     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6292                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6293                                    FrameAddr, Offset),
6294                        NULL, 0);
6295   }
6296
6297   // Just load the return address.
6298   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6299   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6300                      RetAddrFI, NULL, 0);
6301 }
6302
6303 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6304   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6305   MFI->setFrameAddressIsTaken(true);
6306   MVT VT = Op.getValueType();
6307   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6308   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6309   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6310   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6311   while (Depth--)
6312     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6313   return FrameAddr;
6314 }
6315
6316 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6317                                                      SelectionDAG &DAG) {
6318   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6319 }
6320
6321 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6322 {
6323   MachineFunction &MF = DAG.getMachineFunction();
6324   SDValue Chain     = Op.getOperand(0);
6325   SDValue Offset    = Op.getOperand(1);
6326   SDValue Handler   = Op.getOperand(2);
6327   DebugLoc dl       = Op.getDebugLoc();
6328
6329   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6330                                   getPointerTy());
6331   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6332
6333   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6334                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6335   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6336   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6337   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6338   MF.getRegInfo().addLiveOut(StoreAddrReg);
6339
6340   return DAG.getNode(X86ISD::EH_RETURN, dl,
6341                      MVT::Other,
6342                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6343 }
6344
6345 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6346                                              SelectionDAG &DAG) {
6347   SDValue Root = Op.getOperand(0);
6348   SDValue Trmp = Op.getOperand(1); // trampoline
6349   SDValue FPtr = Op.getOperand(2); // nested function
6350   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6351   DebugLoc dl  = Op.getDebugLoc();
6352
6353   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6354
6355   const X86InstrInfo *TII =
6356     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6357
6358   if (Subtarget->is64Bit()) {
6359     SDValue OutChains[6];
6360
6361     // Large code-model.
6362
6363     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6364     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6365
6366     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6367     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6368
6369     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6370
6371     // Load the pointer to the nested function into R11.
6372     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6373     SDValue Addr = Trmp;
6374     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6375                                 Addr, TrmpAddr, 0);
6376
6377     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6378                        DAG.getConstant(2, MVT::i64));
6379     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6380
6381     // Load the 'nest' parameter value into R10.
6382     // R10 is specified in X86CallingConv.td
6383     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6384     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6385                        DAG.getConstant(10, MVT::i64));
6386     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6387                                 Addr, TrmpAddr, 10);
6388
6389     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6390                        DAG.getConstant(12, MVT::i64));
6391     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6392
6393     // Jump to the nested function.
6394     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6395     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6396                        DAG.getConstant(20, MVT::i64));
6397     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6398                                 Addr, TrmpAddr, 20);
6399
6400     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6401     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6402                        DAG.getConstant(22, MVT::i64));
6403     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6404                                 TrmpAddr, 22);
6405
6406     SDValue Ops[] =
6407       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6408     return DAG.getMergeValues(Ops, 2, dl);
6409   } else {
6410     const Function *Func =
6411       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6412     unsigned CC = Func->getCallingConv();
6413     unsigned NestReg;
6414
6415     switch (CC) {
6416     default:
6417       assert(0 && "Unsupported calling convention");
6418     case CallingConv::C:
6419     case CallingConv::X86_StdCall: {
6420       // Pass 'nest' parameter in ECX.
6421       // Must be kept in sync with X86CallingConv.td
6422       NestReg = X86::ECX;
6423
6424       // Check that ECX wasn't needed by an 'inreg' parameter.
6425       const FunctionType *FTy = Func->getFunctionType();
6426       const AttrListPtr &Attrs = Func->getAttributes();
6427
6428       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6429         unsigned InRegCount = 0;
6430         unsigned Idx = 1;
6431
6432         for (FunctionType::param_iterator I = FTy->param_begin(),
6433              E = FTy->param_end(); I != E; ++I, ++Idx)
6434           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6435             // FIXME: should only count parameters that are lowered to integers.
6436             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6437
6438         if (InRegCount > 2) {
6439           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6440         }
6441       }
6442       break;
6443     }
6444     case CallingConv::X86_FastCall:
6445     case CallingConv::Fast:
6446       // Pass 'nest' parameter in EAX.
6447       // Must be kept in sync with X86CallingConv.td
6448       NestReg = X86::EAX;
6449       break;
6450     }
6451
6452     SDValue OutChains[4];
6453     SDValue Addr, Disp;
6454
6455     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6456                        DAG.getConstant(10, MVT::i32));
6457     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6458
6459     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6460     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6461     OutChains[0] = DAG.getStore(Root, dl,
6462                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6463                                 Trmp, TrmpAddr, 0);
6464
6465     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6466                        DAG.getConstant(1, MVT::i32));
6467     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6468
6469     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6470     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6471                        DAG.getConstant(5, MVT::i32));
6472     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6473                                 TrmpAddr, 5, false, 1);
6474
6475     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6476                        DAG.getConstant(6, MVT::i32));
6477     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6478
6479     SDValue Ops[] =
6480       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6481     return DAG.getMergeValues(Ops, 2, dl);
6482   }
6483 }
6484
6485 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6486   /*
6487    The rounding mode is in bits 11:10 of FPSR, and has the following
6488    settings:
6489      00 Round to nearest
6490      01 Round to -inf
6491      10 Round to +inf
6492      11 Round to 0
6493
6494   FLT_ROUNDS, on the other hand, expects the following:
6495     -1 Undefined
6496      0 Round to 0
6497      1 Round to nearest
6498      2 Round to +inf
6499      3 Round to -inf
6500
6501   To perform the conversion, we do:
6502     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6503   */
6504
6505   MachineFunction &MF = DAG.getMachineFunction();
6506   const TargetMachine &TM = MF.getTarget();
6507   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6508   unsigned StackAlignment = TFI.getStackAlignment();
6509   MVT VT = Op.getValueType();
6510   DebugLoc dl = Op.getDebugLoc();
6511
6512   // Save FP Control Word to stack slot
6513   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6514   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6515
6516   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6517                               DAG.getEntryNode(), StackSlot);
6518
6519   // Load FP Control Word from stack slot
6520   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6521
6522   // Transform as necessary
6523   SDValue CWD1 =
6524     DAG.getNode(ISD::SRL, dl, MVT::i16,
6525                 DAG.getNode(ISD::AND, dl, MVT::i16,
6526                             CWD, DAG.getConstant(0x800, MVT::i16)),
6527                 DAG.getConstant(11, MVT::i8));
6528   SDValue CWD2 =
6529     DAG.getNode(ISD::SRL, dl, MVT::i16,
6530                 DAG.getNode(ISD::AND, dl, MVT::i16,
6531                             CWD, DAG.getConstant(0x400, MVT::i16)),
6532                 DAG.getConstant(9, MVT::i8));
6533
6534   SDValue RetVal =
6535     DAG.getNode(ISD::AND, dl, MVT::i16,
6536                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6537                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6538                             DAG.getConstant(1, MVT::i16)),
6539                 DAG.getConstant(3, MVT::i16));
6540
6541
6542   return DAG.getNode((VT.getSizeInBits() < 16 ?
6543                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6544 }
6545
6546 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6547   MVT VT = Op.getValueType();
6548   MVT OpVT = VT;
6549   unsigned NumBits = VT.getSizeInBits();
6550   DebugLoc dl = Op.getDebugLoc();
6551
6552   Op = Op.getOperand(0);
6553   if (VT == MVT::i8) {
6554     // Zero extend to i32 since there is not an i8 bsr.
6555     OpVT = MVT::i32;
6556     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6557   }
6558
6559   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6560   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6561   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6562
6563   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6564   SmallVector<SDValue, 4> Ops;
6565   Ops.push_back(Op);
6566   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6567   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6568   Ops.push_back(Op.getValue(1));
6569   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6570
6571   // Finally xor with NumBits-1.
6572   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6573
6574   if (VT == MVT::i8)
6575     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6576   return Op;
6577 }
6578
6579 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6580   MVT VT = Op.getValueType();
6581   MVT OpVT = VT;
6582   unsigned NumBits = VT.getSizeInBits();
6583   DebugLoc dl = Op.getDebugLoc();
6584
6585   Op = Op.getOperand(0);
6586   if (VT == MVT::i8) {
6587     OpVT = MVT::i32;
6588     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6589   }
6590
6591   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6592   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6593   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6594
6595   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6596   SmallVector<SDValue, 4> Ops;
6597   Ops.push_back(Op);
6598   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6599   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6600   Ops.push_back(Op.getValue(1));
6601   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6602
6603   if (VT == MVT::i8)
6604     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6605   return Op;
6606 }
6607
6608 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6609   MVT VT = Op.getValueType();
6610   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6611   DebugLoc dl = Op.getDebugLoc();
6612
6613   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6614   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6615   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6616   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6617   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6618   //
6619   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6620   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6621   //  return AloBlo + AloBhi + AhiBlo;
6622
6623   SDValue A = Op.getOperand(0);
6624   SDValue B = Op.getOperand(1);
6625
6626   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6627                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6628                        A, DAG.getConstant(32, MVT::i32));
6629   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6630                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6631                        B, DAG.getConstant(32, MVT::i32));
6632   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6633                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6634                        A, B);
6635   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6636                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6637                        A, Bhi);
6638   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6639                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6640                        Ahi, B);
6641   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6642                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6643                        AloBhi, DAG.getConstant(32, MVT::i32));
6644   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6645                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6646                        AhiBlo, DAG.getConstant(32, MVT::i32));
6647   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6648   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6649   return Res;
6650 }
6651
6652
6653 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6654   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6655   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6656   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6657   // has only one use.
6658   SDNode *N = Op.getNode();
6659   SDValue LHS = N->getOperand(0);
6660   SDValue RHS = N->getOperand(1);
6661   unsigned BaseOp = 0;
6662   unsigned Cond = 0;
6663   DebugLoc dl = Op.getDebugLoc();
6664
6665   switch (Op.getOpcode()) {
6666   default: assert(0 && "Unknown ovf instruction!");
6667   case ISD::SADDO:
6668     // A subtract of one will be selected as a INC. Note that INC doesn't
6669     // set CF, so we can't do this for UADDO.
6670     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6671       if (C->getAPIntValue() == 1) {
6672         BaseOp = X86ISD::INC;
6673         Cond = X86::COND_O;
6674         break;
6675       }
6676     BaseOp = X86ISD::ADD;
6677     Cond = X86::COND_O;
6678     break;
6679   case ISD::UADDO:
6680     BaseOp = X86ISD::ADD;
6681     Cond = X86::COND_B;
6682     break;
6683   case ISD::SSUBO:
6684     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6685     // set CF, so we can't do this for USUBO.
6686     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6687       if (C->getAPIntValue() == 1) {
6688         BaseOp = X86ISD::DEC;
6689         Cond = X86::COND_O;
6690         break;
6691       }
6692     BaseOp = X86ISD::SUB;
6693     Cond = X86::COND_O;
6694     break;
6695   case ISD::USUBO:
6696     BaseOp = X86ISD::SUB;
6697     Cond = X86::COND_B;
6698     break;
6699   case ISD::SMULO:
6700     BaseOp = X86ISD::SMUL;
6701     Cond = X86::COND_O;
6702     break;
6703   case ISD::UMULO:
6704     BaseOp = X86ISD::UMUL;
6705     Cond = X86::COND_B;
6706     break;
6707   }
6708
6709   // Also sets EFLAGS.
6710   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6711   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6712
6713   SDValue SetCC =
6714     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6715                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6716
6717   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6718   return Sum;
6719 }
6720
6721 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6722   MVT T = Op.getValueType();
6723   DebugLoc dl = Op.getDebugLoc();
6724   unsigned Reg = 0;
6725   unsigned size = 0;
6726   switch(T.getSimpleVT()) {
6727   default:
6728     assert(false && "Invalid value type!");
6729   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6730   case MVT::i16: Reg = X86::AX;  size = 2; break;
6731   case MVT::i32: Reg = X86::EAX; size = 4; break;
6732   case MVT::i64:
6733     assert(Subtarget->is64Bit() && "Node not type legal!");
6734     Reg = X86::RAX; size = 8;
6735     break;
6736   }
6737   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6738                                     Op.getOperand(2), SDValue());
6739   SDValue Ops[] = { cpIn.getValue(0),
6740                     Op.getOperand(1),
6741                     Op.getOperand(3),
6742                     DAG.getTargetConstant(size, MVT::i8),
6743                     cpIn.getValue(1) };
6744   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6745   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6746   SDValue cpOut =
6747     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6748   return cpOut;
6749 }
6750
6751 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6752                                                  SelectionDAG &DAG) {
6753   assert(Subtarget->is64Bit() && "Result not type legalized?");
6754   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6755   SDValue TheChain = Op.getOperand(0);
6756   DebugLoc dl = Op.getDebugLoc();
6757   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6758   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6759   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6760                                    rax.getValue(2));
6761   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6762                             DAG.getConstant(32, MVT::i8));
6763   SDValue Ops[] = {
6764     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6765     rdx.getValue(1)
6766   };
6767   return DAG.getMergeValues(Ops, 2, dl);
6768 }
6769
6770 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6771   SDNode *Node = Op.getNode();
6772   DebugLoc dl = Node->getDebugLoc();
6773   MVT T = Node->getValueType(0);
6774   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6775                               DAG.getConstant(0, T), Node->getOperand(2));
6776   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6777                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6778                        Node->getOperand(0),
6779                        Node->getOperand(1), negOp,
6780                        cast<AtomicSDNode>(Node)->getSrcValue(),
6781                        cast<AtomicSDNode>(Node)->getAlignment());
6782 }
6783
6784 /// LowerOperation - Provide custom lowering hooks for some operations.
6785 ///
6786 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6787   switch (Op.getOpcode()) {
6788   default: assert(0 && "Should not custom lower this!");
6789   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6790   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6791   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6792   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6793   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6794   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6795   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6796   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6797   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6798   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6799   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6800   case ISD::SHL_PARTS:
6801   case ISD::SRA_PARTS:
6802   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6803   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6804   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6805   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6806   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6807   case ISD::FABS:               return LowerFABS(Op, DAG);
6808   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6809   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6810   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6811   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6812   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6813   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6814   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6815   case ISD::CALL:               return LowerCALL(Op, DAG);
6816   case ISD::RET:                return LowerRET(Op, DAG);
6817   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6818   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6819   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6820   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6821   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6822   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6823   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6824   case ISD::FRAME_TO_ARGS_OFFSET:
6825                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6826   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6827   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6828   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6829   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6830   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6831   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6832   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6833   case ISD::SADDO:
6834   case ISD::UADDO:
6835   case ISD::SSUBO:
6836   case ISD::USUBO:
6837   case ISD::SMULO:
6838   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6839   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6840   }
6841 }
6842
6843 void X86TargetLowering::
6844 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6845                         SelectionDAG &DAG, unsigned NewOp) {
6846   MVT T = Node->getValueType(0);
6847   DebugLoc dl = Node->getDebugLoc();
6848   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6849
6850   SDValue Chain = Node->getOperand(0);
6851   SDValue In1 = Node->getOperand(1);
6852   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6853                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6854   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6855                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6856   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6857   // have a MemOperand.  Pass the info through as a normal operand.
6858   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6859   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6860   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6861   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6862   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6863   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6864   Results.push_back(Result.getValue(2));
6865 }
6866
6867 /// ReplaceNodeResults - Replace a node with an illegal result type
6868 /// with a new node built out of custom code.
6869 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6870                                            SmallVectorImpl<SDValue>&Results,
6871                                            SelectionDAG &DAG) {
6872   DebugLoc dl = N->getDebugLoc();
6873   switch (N->getOpcode()) {
6874   default:
6875     assert(false && "Do not know how to custom type legalize this operation!");
6876     return;
6877   case ISD::FP_TO_SINT: {
6878     std::pair<SDValue,SDValue> Vals =
6879         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6880     SDValue FIST = Vals.first, StackSlot = Vals.second;
6881     if (FIST.getNode() != 0) {
6882       MVT VT = N->getValueType(0);
6883       // Return a load from the stack slot.
6884       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6885     }
6886     return;
6887   }
6888   case ISD::READCYCLECOUNTER: {
6889     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6890     SDValue TheChain = N->getOperand(0);
6891     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6892     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6893                                      rd.getValue(1));
6894     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6895                                      eax.getValue(2));
6896     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6897     SDValue Ops[] = { eax, edx };
6898     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6899     Results.push_back(edx.getValue(1));
6900     return;
6901   }
6902   case ISD::ATOMIC_CMP_SWAP: {
6903     MVT T = N->getValueType(0);
6904     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6905     SDValue cpInL, cpInH;
6906     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6907                         DAG.getConstant(0, MVT::i32));
6908     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6909                         DAG.getConstant(1, MVT::i32));
6910     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6911     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6912                              cpInL.getValue(1));
6913     SDValue swapInL, swapInH;
6914     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6915                           DAG.getConstant(0, MVT::i32));
6916     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6917                           DAG.getConstant(1, MVT::i32));
6918     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6919                                cpInH.getValue(1));
6920     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6921                                swapInL.getValue(1));
6922     SDValue Ops[] = { swapInH.getValue(0),
6923                       N->getOperand(1),
6924                       swapInH.getValue(1) };
6925     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6926     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6927     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6928                                         MVT::i32, Result.getValue(1));
6929     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6930                                         MVT::i32, cpOutL.getValue(2));
6931     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6932     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6933     Results.push_back(cpOutH.getValue(1));
6934     return;
6935   }
6936   case ISD::ATOMIC_LOAD_ADD:
6937     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6938     return;
6939   case ISD::ATOMIC_LOAD_AND:
6940     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6941     return;
6942   case ISD::ATOMIC_LOAD_NAND:
6943     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6944     return;
6945   case ISD::ATOMIC_LOAD_OR:
6946     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6947     return;
6948   case ISD::ATOMIC_LOAD_SUB:
6949     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6950     return;
6951   case ISD::ATOMIC_LOAD_XOR:
6952     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6953     return;
6954   case ISD::ATOMIC_SWAP:
6955     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6956     return;
6957   }
6958 }
6959
6960 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6961   switch (Opcode) {
6962   default: return NULL;
6963   case X86ISD::BSF:                return "X86ISD::BSF";
6964   case X86ISD::BSR:                return "X86ISD::BSR";
6965   case X86ISD::SHLD:               return "X86ISD::SHLD";
6966   case X86ISD::SHRD:               return "X86ISD::SHRD";
6967   case X86ISD::FAND:               return "X86ISD::FAND";
6968   case X86ISD::FOR:                return "X86ISD::FOR";
6969   case X86ISD::FXOR:               return "X86ISD::FXOR";
6970   case X86ISD::FSRL:               return "X86ISD::FSRL";
6971   case X86ISD::FILD:               return "X86ISD::FILD";
6972   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6973   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6974   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6975   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6976   case X86ISD::FLD:                return "X86ISD::FLD";
6977   case X86ISD::FST:                return "X86ISD::FST";
6978   case X86ISD::CALL:               return "X86ISD::CALL";
6979   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6980   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6981   case X86ISD::BT:                 return "X86ISD::BT";
6982   case X86ISD::CMP:                return "X86ISD::CMP";
6983   case X86ISD::COMI:               return "X86ISD::COMI";
6984   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6985   case X86ISD::SETCC:              return "X86ISD::SETCC";
6986   case X86ISD::CMOV:               return "X86ISD::CMOV";
6987   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6988   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6989   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6990   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6991   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6992   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6993   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
6994   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6995   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6996   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6997   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6998   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6999   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7000   case X86ISD::FMAX:               return "X86ISD::FMAX";
7001   case X86ISD::FMIN:               return "X86ISD::FMIN";
7002   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7003   case X86ISD::FRCP:               return "X86ISD::FRCP";
7004   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7005   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7006   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7007   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7008   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7009   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7010   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7011   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7012   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7013   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7014   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7015   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7016   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7017   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7018   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7019   case X86ISD::VSHL:               return "X86ISD::VSHL";
7020   case X86ISD::VSRL:               return "X86ISD::VSRL";
7021   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7022   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7023   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7024   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7025   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7026   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7027   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7028   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7029   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7030   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7031   case X86ISD::ADD:                return "X86ISD::ADD";
7032   case X86ISD::SUB:                return "X86ISD::SUB";
7033   case X86ISD::SMUL:               return "X86ISD::SMUL";
7034   case X86ISD::UMUL:               return "X86ISD::UMUL";
7035   case X86ISD::INC:                return "X86ISD::INC";
7036   case X86ISD::DEC:                return "X86ISD::DEC";
7037   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7038   }
7039 }
7040
7041 // isLegalAddressingMode - Return true if the addressing mode represented
7042 // by AM is legal for this target, for a load/store of the specified type.
7043 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7044                                               const Type *Ty) const {
7045   // X86 supports extremely general addressing modes.
7046
7047   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7048   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7049     return false;
7050
7051   if (AM.BaseGV) {
7052     // We can only fold this if we don't need an extra load.
7053     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
7054       return false;
7055     // If BaseGV requires a register, we cannot also have a BaseReg.
7056     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
7057         AM.HasBaseReg)
7058       return false;
7059
7060     // X86-64 only supports addr of globals in small code model.
7061     if (Subtarget->is64Bit()) {
7062       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7063         return false;
7064       // If lower 4G is not available, then we must use rip-relative addressing.
7065       if (AM.BaseOffs || AM.Scale > 1)
7066         return false;
7067     }
7068   }
7069
7070   switch (AM.Scale) {
7071   case 0:
7072   case 1:
7073   case 2:
7074   case 4:
7075   case 8:
7076     // These scales always work.
7077     break;
7078   case 3:
7079   case 5:
7080   case 9:
7081     // These scales are formed with basereg+scalereg.  Only accept if there is
7082     // no basereg yet.
7083     if (AM.HasBaseReg)
7084       return false;
7085     break;
7086   default:  // Other stuff never works.
7087     return false;
7088   }
7089
7090   return true;
7091 }
7092
7093
7094 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7095   if (!Ty1->isInteger() || !Ty2->isInteger())
7096     return false;
7097   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7098   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7099   if (NumBits1 <= NumBits2)
7100     return false;
7101   return Subtarget->is64Bit() || NumBits1 < 64;
7102 }
7103
7104 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7105   if (!VT1.isInteger() || !VT2.isInteger())
7106     return false;
7107   unsigned NumBits1 = VT1.getSizeInBits();
7108   unsigned NumBits2 = VT2.getSizeInBits();
7109   if (NumBits1 <= NumBits2)
7110     return false;
7111   return Subtarget->is64Bit() || NumBits1 < 64;
7112 }
7113
7114 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7115   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7116   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7117 }
7118
7119 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7120   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7121   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7122 }
7123
7124 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7125   // i16 instructions are longer (0x66 prefix) and potentially slower.
7126   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7127 }
7128
7129 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7130 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7131 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7132 /// are assumed to be legal.
7133 bool
7134 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7135                                       MVT VT) const {
7136   // Only do shuffles on 128-bit vector types for now.
7137   if (VT.getSizeInBits() == 64)
7138     return false;
7139
7140   // FIXME: pshufb, blends, palignr, shifts.
7141   return (VT.getVectorNumElements() == 2 ||
7142           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7143           isMOVLMask(M, VT) ||
7144           isSHUFPMask(M, VT) ||
7145           isPSHUFDMask(M, VT) ||
7146           isPSHUFHWMask(M, VT) ||
7147           isPSHUFLWMask(M, VT) ||
7148           isUNPCKLMask(M, VT) ||
7149           isUNPCKHMask(M, VT) ||
7150           isUNPCKL_v_undef_Mask(M, VT) ||
7151           isUNPCKH_v_undef_Mask(M, VT));
7152 }
7153
7154 bool
7155 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7156                                           MVT VT) const {
7157   unsigned NumElts = VT.getVectorNumElements();
7158   // FIXME: This collection of masks seems suspect.
7159   if (NumElts == 2)
7160     return true;
7161   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7162     return (isMOVLMask(Mask, VT)  ||
7163             isCommutedMOVLMask(Mask, VT, true) ||
7164             isSHUFPMask(Mask, VT) ||
7165             isCommutedSHUFPMask(Mask, VT));
7166   }
7167   return false;
7168 }
7169
7170 //===----------------------------------------------------------------------===//
7171 //                           X86 Scheduler Hooks
7172 //===----------------------------------------------------------------------===//
7173
7174 // private utility function
7175 MachineBasicBlock *
7176 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7177                                                        MachineBasicBlock *MBB,
7178                                                        unsigned regOpc,
7179                                                        unsigned immOpc,
7180                                                        unsigned LoadOpc,
7181                                                        unsigned CXchgOpc,
7182                                                        unsigned copyOpc,
7183                                                        unsigned notOpc,
7184                                                        unsigned EAXreg,
7185                                                        TargetRegisterClass *RC,
7186                                                        bool invSrc) const {
7187   // For the atomic bitwise operator, we generate
7188   //   thisMBB:
7189   //   newMBB:
7190   //     ld  t1 = [bitinstr.addr]
7191   //     op  t2 = t1, [bitinstr.val]
7192   //     mov EAX = t1
7193   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7194   //     bz  newMBB
7195   //     fallthrough -->nextMBB
7196   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7197   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7198   MachineFunction::iterator MBBIter = MBB;
7199   ++MBBIter;
7200
7201   /// First build the CFG
7202   MachineFunction *F = MBB->getParent();
7203   MachineBasicBlock *thisMBB = MBB;
7204   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7205   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7206   F->insert(MBBIter, newMBB);
7207   F->insert(MBBIter, nextMBB);
7208
7209   // Move all successors to thisMBB to nextMBB
7210   nextMBB->transferSuccessors(thisMBB);
7211
7212   // Update thisMBB to fall through to newMBB
7213   thisMBB->addSuccessor(newMBB);
7214
7215   // newMBB jumps to itself and fall through to nextMBB
7216   newMBB->addSuccessor(nextMBB);
7217   newMBB->addSuccessor(newMBB);
7218
7219   // Insert instructions into newMBB based on incoming instruction
7220   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7221          "unexpected number of operands");
7222   DebugLoc dl = bInstr->getDebugLoc();
7223   MachineOperand& destOper = bInstr->getOperand(0);
7224   MachineOperand* argOpers[2 + X86AddrNumOperands];
7225   int numArgs = bInstr->getNumOperands() - 1;
7226   for (int i=0; i < numArgs; ++i)
7227     argOpers[i] = &bInstr->getOperand(i+1);
7228
7229   // x86 address has 4 operands: base, index, scale, and displacement
7230   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7231   int valArgIndx = lastAddrIndx + 1;
7232
7233   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7234   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7235   for (int i=0; i <= lastAddrIndx; ++i)
7236     (*MIB).addOperand(*argOpers[i]);
7237
7238   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7239   if (invSrc) {
7240     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7241   }
7242   else
7243     tt = t1;
7244
7245   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7246   assert((argOpers[valArgIndx]->isReg() ||
7247           argOpers[valArgIndx]->isImm()) &&
7248          "invalid operand");
7249   if (argOpers[valArgIndx]->isReg())
7250     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7251   else
7252     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7253   MIB.addReg(tt);
7254   (*MIB).addOperand(*argOpers[valArgIndx]);
7255
7256   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7257   MIB.addReg(t1);
7258
7259   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7260   for (int i=0; i <= lastAddrIndx; ++i)
7261     (*MIB).addOperand(*argOpers[i]);
7262   MIB.addReg(t2);
7263   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7264   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7265
7266   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7267   MIB.addReg(EAXreg);
7268
7269   // insert branch
7270   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7271
7272   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7273   return nextMBB;
7274 }
7275
7276 // private utility function:  64 bit atomics on 32 bit host.
7277 MachineBasicBlock *
7278 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7279                                                        MachineBasicBlock *MBB,
7280                                                        unsigned regOpcL,
7281                                                        unsigned regOpcH,
7282                                                        unsigned immOpcL,
7283                                                        unsigned immOpcH,
7284                                                        bool invSrc) const {
7285   // For the atomic bitwise operator, we generate
7286   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7287   //     ld t1,t2 = [bitinstr.addr]
7288   //   newMBB:
7289   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7290   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7291   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7292   //     mov ECX, EBX <- t5, t6
7293   //     mov EAX, EDX <- t1, t2
7294   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7295   //     mov t3, t4 <- EAX, EDX
7296   //     bz  newMBB
7297   //     result in out1, out2
7298   //     fallthrough -->nextMBB
7299
7300   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7301   const unsigned LoadOpc = X86::MOV32rm;
7302   const unsigned copyOpc = X86::MOV32rr;
7303   const unsigned NotOpc = X86::NOT32r;
7304   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7305   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7306   MachineFunction::iterator MBBIter = MBB;
7307   ++MBBIter;
7308
7309   /// First build the CFG
7310   MachineFunction *F = MBB->getParent();
7311   MachineBasicBlock *thisMBB = MBB;
7312   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7313   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7314   F->insert(MBBIter, newMBB);
7315   F->insert(MBBIter, nextMBB);
7316
7317   // Move all successors to thisMBB to nextMBB
7318   nextMBB->transferSuccessors(thisMBB);
7319
7320   // Update thisMBB to fall through to newMBB
7321   thisMBB->addSuccessor(newMBB);
7322
7323   // newMBB jumps to itself and fall through to nextMBB
7324   newMBB->addSuccessor(nextMBB);
7325   newMBB->addSuccessor(newMBB);
7326
7327   DebugLoc dl = bInstr->getDebugLoc();
7328   // Insert instructions into newMBB based on incoming instruction
7329   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7330   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7331          "unexpected number of operands");
7332   MachineOperand& dest1Oper = bInstr->getOperand(0);
7333   MachineOperand& dest2Oper = bInstr->getOperand(1);
7334   MachineOperand* argOpers[2 + X86AddrNumOperands];
7335   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7336     argOpers[i] = &bInstr->getOperand(i+2);
7337
7338   // x86 address has 4 operands: base, index, scale, and displacement
7339   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7340
7341   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7342   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7343   for (int i=0; i <= lastAddrIndx; ++i)
7344     (*MIB).addOperand(*argOpers[i]);
7345   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7346   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7347   // add 4 to displacement.
7348   for (int i=0; i <= lastAddrIndx-2; ++i)
7349     (*MIB).addOperand(*argOpers[i]);
7350   MachineOperand newOp3 = *(argOpers[3]);
7351   if (newOp3.isImm())
7352     newOp3.setImm(newOp3.getImm()+4);
7353   else
7354     newOp3.setOffset(newOp3.getOffset()+4);
7355   (*MIB).addOperand(newOp3);
7356   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7357
7358   // t3/4 are defined later, at the bottom of the loop
7359   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7360   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7361   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7362     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7363   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7364     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7365
7366   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7367   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7368   if (invSrc) {
7369     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7370     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7371   } else {
7372     tt1 = t1;
7373     tt2 = t2;
7374   }
7375
7376   int valArgIndx = lastAddrIndx + 1;
7377   assert((argOpers[valArgIndx]->isReg() ||
7378           argOpers[valArgIndx]->isImm()) &&
7379          "invalid operand");
7380   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7381   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7382   if (argOpers[valArgIndx]->isReg())
7383     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7384   else
7385     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7386   if (regOpcL != X86::MOV32rr)
7387     MIB.addReg(tt1);
7388   (*MIB).addOperand(*argOpers[valArgIndx]);
7389   assert(argOpers[valArgIndx + 1]->isReg() ==
7390          argOpers[valArgIndx]->isReg());
7391   assert(argOpers[valArgIndx + 1]->isImm() ==
7392          argOpers[valArgIndx]->isImm());
7393   if (argOpers[valArgIndx + 1]->isReg())
7394     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7395   else
7396     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7397   if (regOpcH != X86::MOV32rr)
7398     MIB.addReg(tt2);
7399   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7400
7401   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7402   MIB.addReg(t1);
7403   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7404   MIB.addReg(t2);
7405
7406   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7407   MIB.addReg(t5);
7408   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7409   MIB.addReg(t6);
7410
7411   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7412   for (int i=0; i <= lastAddrIndx; ++i)
7413     (*MIB).addOperand(*argOpers[i]);
7414
7415   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7416   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7417
7418   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7419   MIB.addReg(X86::EAX);
7420   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7421   MIB.addReg(X86::EDX);
7422
7423   // insert branch
7424   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7425
7426   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7427   return nextMBB;
7428 }
7429
7430 // private utility function
7431 MachineBasicBlock *
7432 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7433                                                       MachineBasicBlock *MBB,
7434                                                       unsigned cmovOpc) const {
7435   // For the atomic min/max operator, we generate
7436   //   thisMBB:
7437   //   newMBB:
7438   //     ld t1 = [min/max.addr]
7439   //     mov t2 = [min/max.val]
7440   //     cmp  t1, t2
7441   //     cmov[cond] t2 = t1
7442   //     mov EAX = t1
7443   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7444   //     bz   newMBB
7445   //     fallthrough -->nextMBB
7446   //
7447   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7448   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7449   MachineFunction::iterator MBBIter = MBB;
7450   ++MBBIter;
7451
7452   /// First build the CFG
7453   MachineFunction *F = MBB->getParent();
7454   MachineBasicBlock *thisMBB = MBB;
7455   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7456   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7457   F->insert(MBBIter, newMBB);
7458   F->insert(MBBIter, nextMBB);
7459
7460   // Move all successors to thisMBB to nextMBB
7461   nextMBB->transferSuccessors(thisMBB);
7462
7463   // Update thisMBB to fall through to newMBB
7464   thisMBB->addSuccessor(newMBB);
7465
7466   // newMBB jumps to newMBB and fall through to nextMBB
7467   newMBB->addSuccessor(nextMBB);
7468   newMBB->addSuccessor(newMBB);
7469
7470   DebugLoc dl = mInstr->getDebugLoc();
7471   // Insert instructions into newMBB based on incoming instruction
7472   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7473          "unexpected number of operands");
7474   MachineOperand& destOper = mInstr->getOperand(0);
7475   MachineOperand* argOpers[2 + X86AddrNumOperands];
7476   int numArgs = mInstr->getNumOperands() - 1;
7477   for (int i=0; i < numArgs; ++i)
7478     argOpers[i] = &mInstr->getOperand(i+1);
7479
7480   // x86 address has 4 operands: base, index, scale, and displacement
7481   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7482   int valArgIndx = lastAddrIndx + 1;
7483
7484   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7485   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7486   for (int i=0; i <= lastAddrIndx; ++i)
7487     (*MIB).addOperand(*argOpers[i]);
7488
7489   // We only support register and immediate values
7490   assert((argOpers[valArgIndx]->isReg() ||
7491           argOpers[valArgIndx]->isImm()) &&
7492          "invalid operand");
7493
7494   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7495   if (argOpers[valArgIndx]->isReg())
7496     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7497   else
7498     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7499   (*MIB).addOperand(*argOpers[valArgIndx]);
7500
7501   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7502   MIB.addReg(t1);
7503
7504   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7505   MIB.addReg(t1);
7506   MIB.addReg(t2);
7507
7508   // Generate movc
7509   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7510   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7511   MIB.addReg(t2);
7512   MIB.addReg(t1);
7513
7514   // Cmp and exchange if none has modified the memory location
7515   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7516   for (int i=0; i <= lastAddrIndx; ++i)
7517     (*MIB).addOperand(*argOpers[i]);
7518   MIB.addReg(t3);
7519   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7520   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7521
7522   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7523   MIB.addReg(X86::EAX);
7524
7525   // insert branch
7526   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7527
7528   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7529   return nextMBB;
7530 }
7531
7532
7533 MachineBasicBlock *
7534 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7535                                                MachineBasicBlock *BB) const {
7536   DebugLoc dl = MI->getDebugLoc();
7537   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7538   switch (MI->getOpcode()) {
7539   default: assert(false && "Unexpected instr type to insert");
7540   case X86::CMOV_V1I64:
7541   case X86::CMOV_FR32:
7542   case X86::CMOV_FR64:
7543   case X86::CMOV_V4F32:
7544   case X86::CMOV_V2F64:
7545   case X86::CMOV_V2I64: {
7546     // To "insert" a SELECT_CC instruction, we actually have to insert the
7547     // diamond control-flow pattern.  The incoming instruction knows the
7548     // destination vreg to set, the condition code register to branch on, the
7549     // true/false values to select between, and a branch opcode to use.
7550     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7551     MachineFunction::iterator It = BB;
7552     ++It;
7553
7554     //  thisMBB:
7555     //  ...
7556     //   TrueVal = ...
7557     //   cmpTY ccX, r1, r2
7558     //   bCC copy1MBB
7559     //   fallthrough --> copy0MBB
7560     MachineBasicBlock *thisMBB = BB;
7561     MachineFunction *F = BB->getParent();
7562     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7563     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7564     unsigned Opc =
7565       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7566     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7567     F->insert(It, copy0MBB);
7568     F->insert(It, sinkMBB);
7569     // Update machine-CFG edges by transferring all successors of the current
7570     // block to the new block which will contain the Phi node for the select.
7571     sinkMBB->transferSuccessors(BB);
7572
7573     // Add the true and fallthrough blocks as its successors.
7574     BB->addSuccessor(copy0MBB);
7575     BB->addSuccessor(sinkMBB);
7576
7577     //  copy0MBB:
7578     //   %FalseValue = ...
7579     //   # fallthrough to sinkMBB
7580     BB = copy0MBB;
7581
7582     // Update machine-CFG edges
7583     BB->addSuccessor(sinkMBB);
7584
7585     //  sinkMBB:
7586     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7587     //  ...
7588     BB = sinkMBB;
7589     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7590       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7591       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7592
7593     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7594     return BB;
7595   }
7596
7597   case X86::FP32_TO_INT16_IN_MEM:
7598   case X86::FP32_TO_INT32_IN_MEM:
7599   case X86::FP32_TO_INT64_IN_MEM:
7600   case X86::FP64_TO_INT16_IN_MEM:
7601   case X86::FP64_TO_INT32_IN_MEM:
7602   case X86::FP64_TO_INT64_IN_MEM:
7603   case X86::FP80_TO_INT16_IN_MEM:
7604   case X86::FP80_TO_INT32_IN_MEM:
7605   case X86::FP80_TO_INT64_IN_MEM: {
7606     // Change the floating point control register to use "round towards zero"
7607     // mode when truncating to an integer value.
7608     MachineFunction *F = BB->getParent();
7609     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7610     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7611
7612     // Load the old value of the high byte of the control word...
7613     unsigned OldCW =
7614       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7615     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7616                       CWFrameIdx);
7617
7618     // Set the high part to be round to zero...
7619     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7620       .addImm(0xC7F);
7621
7622     // Reload the modified control word now...
7623     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7624
7625     // Restore the memory image of control word to original value
7626     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7627       .addReg(OldCW);
7628
7629     // Get the X86 opcode to use.
7630     unsigned Opc;
7631     switch (MI->getOpcode()) {
7632     default: assert(0 && "illegal opcode!");
7633     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7634     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7635     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7636     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7637     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7638     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7639     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7640     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7641     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7642     }
7643
7644     X86AddressMode AM;
7645     MachineOperand &Op = MI->getOperand(0);
7646     if (Op.isReg()) {
7647       AM.BaseType = X86AddressMode::RegBase;
7648       AM.Base.Reg = Op.getReg();
7649     } else {
7650       AM.BaseType = X86AddressMode::FrameIndexBase;
7651       AM.Base.FrameIndex = Op.getIndex();
7652     }
7653     Op = MI->getOperand(1);
7654     if (Op.isImm())
7655       AM.Scale = Op.getImm();
7656     Op = MI->getOperand(2);
7657     if (Op.isImm())
7658       AM.IndexReg = Op.getImm();
7659     Op = MI->getOperand(3);
7660     if (Op.isGlobal()) {
7661       AM.GV = Op.getGlobal();
7662     } else {
7663       AM.Disp = Op.getImm();
7664     }
7665     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7666                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7667
7668     // Reload the original control word now.
7669     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7670
7671     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7672     return BB;
7673   }
7674   case X86::ATOMAND32:
7675     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7676                                                X86::AND32ri, X86::MOV32rm,
7677                                                X86::LCMPXCHG32, X86::MOV32rr,
7678                                                X86::NOT32r, X86::EAX,
7679                                                X86::GR32RegisterClass);
7680   case X86::ATOMOR32:
7681     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7682                                                X86::OR32ri, X86::MOV32rm,
7683                                                X86::LCMPXCHG32, X86::MOV32rr,
7684                                                X86::NOT32r, X86::EAX,
7685                                                X86::GR32RegisterClass);
7686   case X86::ATOMXOR32:
7687     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7688                                                X86::XOR32ri, X86::MOV32rm,
7689                                                X86::LCMPXCHG32, X86::MOV32rr,
7690                                                X86::NOT32r, X86::EAX,
7691                                                X86::GR32RegisterClass);
7692   case X86::ATOMNAND32:
7693     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7694                                                X86::AND32ri, X86::MOV32rm,
7695                                                X86::LCMPXCHG32, X86::MOV32rr,
7696                                                X86::NOT32r, X86::EAX,
7697                                                X86::GR32RegisterClass, true);
7698   case X86::ATOMMIN32:
7699     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7700   case X86::ATOMMAX32:
7701     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7702   case X86::ATOMUMIN32:
7703     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7704   case X86::ATOMUMAX32:
7705     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7706
7707   case X86::ATOMAND16:
7708     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7709                                                X86::AND16ri, X86::MOV16rm,
7710                                                X86::LCMPXCHG16, X86::MOV16rr,
7711                                                X86::NOT16r, X86::AX,
7712                                                X86::GR16RegisterClass);
7713   case X86::ATOMOR16:
7714     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7715                                                X86::OR16ri, X86::MOV16rm,
7716                                                X86::LCMPXCHG16, X86::MOV16rr,
7717                                                X86::NOT16r, X86::AX,
7718                                                X86::GR16RegisterClass);
7719   case X86::ATOMXOR16:
7720     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7721                                                X86::XOR16ri, X86::MOV16rm,
7722                                                X86::LCMPXCHG16, X86::MOV16rr,
7723                                                X86::NOT16r, X86::AX,
7724                                                X86::GR16RegisterClass);
7725   case X86::ATOMNAND16:
7726     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7727                                                X86::AND16ri, X86::MOV16rm,
7728                                                X86::LCMPXCHG16, X86::MOV16rr,
7729                                                X86::NOT16r, X86::AX,
7730                                                X86::GR16RegisterClass, true);
7731   case X86::ATOMMIN16:
7732     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7733   case X86::ATOMMAX16:
7734     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7735   case X86::ATOMUMIN16:
7736     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7737   case X86::ATOMUMAX16:
7738     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7739
7740   case X86::ATOMAND8:
7741     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7742                                                X86::AND8ri, X86::MOV8rm,
7743                                                X86::LCMPXCHG8, X86::MOV8rr,
7744                                                X86::NOT8r, X86::AL,
7745                                                X86::GR8RegisterClass);
7746   case X86::ATOMOR8:
7747     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7748                                                X86::OR8ri, X86::MOV8rm,
7749                                                X86::LCMPXCHG8, X86::MOV8rr,
7750                                                X86::NOT8r, X86::AL,
7751                                                X86::GR8RegisterClass);
7752   case X86::ATOMXOR8:
7753     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7754                                                X86::XOR8ri, X86::MOV8rm,
7755                                                X86::LCMPXCHG8, X86::MOV8rr,
7756                                                X86::NOT8r, X86::AL,
7757                                                X86::GR8RegisterClass);
7758   case X86::ATOMNAND8:
7759     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7760                                                X86::AND8ri, X86::MOV8rm,
7761                                                X86::LCMPXCHG8, X86::MOV8rr,
7762                                                X86::NOT8r, X86::AL,
7763                                                X86::GR8RegisterClass, true);
7764   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7765   // This group is for 64-bit host.
7766   case X86::ATOMAND64:
7767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7768                                                X86::AND64ri32, X86::MOV64rm,
7769                                                X86::LCMPXCHG64, X86::MOV64rr,
7770                                                X86::NOT64r, X86::RAX,
7771                                                X86::GR64RegisterClass);
7772   case X86::ATOMOR64:
7773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7774                                                X86::OR64ri32, X86::MOV64rm,
7775                                                X86::LCMPXCHG64, X86::MOV64rr,
7776                                                X86::NOT64r, X86::RAX,
7777                                                X86::GR64RegisterClass);
7778   case X86::ATOMXOR64:
7779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7780                                                X86::XOR64ri32, X86::MOV64rm,
7781                                                X86::LCMPXCHG64, X86::MOV64rr,
7782                                                X86::NOT64r, X86::RAX,
7783                                                X86::GR64RegisterClass);
7784   case X86::ATOMNAND64:
7785     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7786                                                X86::AND64ri32, X86::MOV64rm,
7787                                                X86::LCMPXCHG64, X86::MOV64rr,
7788                                                X86::NOT64r, X86::RAX,
7789                                                X86::GR64RegisterClass, true);
7790   case X86::ATOMMIN64:
7791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7792   case X86::ATOMMAX64:
7793     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7794   case X86::ATOMUMIN64:
7795     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7796   case X86::ATOMUMAX64:
7797     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7798
7799   // This group does 64-bit operations on a 32-bit host.
7800   case X86::ATOMAND6432:
7801     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7802                                                X86::AND32rr, X86::AND32rr,
7803                                                X86::AND32ri, X86::AND32ri,
7804                                                false);
7805   case X86::ATOMOR6432:
7806     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7807                                                X86::OR32rr, X86::OR32rr,
7808                                                X86::OR32ri, X86::OR32ri,
7809                                                false);
7810   case X86::ATOMXOR6432:
7811     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7812                                                X86::XOR32rr, X86::XOR32rr,
7813                                                X86::XOR32ri, X86::XOR32ri,
7814                                                false);
7815   case X86::ATOMNAND6432:
7816     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7817                                                X86::AND32rr, X86::AND32rr,
7818                                                X86::AND32ri, X86::AND32ri,
7819                                                true);
7820   case X86::ATOMADD6432:
7821     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7822                                                X86::ADD32rr, X86::ADC32rr,
7823                                                X86::ADD32ri, X86::ADC32ri,
7824                                                false);
7825   case X86::ATOMSUB6432:
7826     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7827                                                X86::SUB32rr, X86::SBB32rr,
7828                                                X86::SUB32ri, X86::SBB32ri,
7829                                                false);
7830   case X86::ATOMSWAP6432:
7831     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7832                                                X86::MOV32rr, X86::MOV32rr,
7833                                                X86::MOV32ri, X86::MOV32ri,
7834                                                false);
7835   }
7836 }
7837
7838 //===----------------------------------------------------------------------===//
7839 //                           X86 Optimization Hooks
7840 //===----------------------------------------------------------------------===//
7841
7842 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7843                                                        const APInt &Mask,
7844                                                        APInt &KnownZero,
7845                                                        APInt &KnownOne,
7846                                                        const SelectionDAG &DAG,
7847                                                        unsigned Depth) const {
7848   unsigned Opc = Op.getOpcode();
7849   assert((Opc >= ISD::BUILTIN_OP_END ||
7850           Opc == ISD::INTRINSIC_WO_CHAIN ||
7851           Opc == ISD::INTRINSIC_W_CHAIN ||
7852           Opc == ISD::INTRINSIC_VOID) &&
7853          "Should use MaskedValueIsZero if you don't know whether Op"
7854          " is a target node!");
7855
7856   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7857   switch (Opc) {
7858   default: break;
7859   case X86ISD::ADD:
7860   case X86ISD::SUB:
7861   case X86ISD::SMUL:
7862   case X86ISD::UMUL:
7863   case X86ISD::INC:
7864   case X86ISD::DEC:
7865     // These nodes' second result is a boolean.
7866     if (Op.getResNo() == 0)
7867       break;
7868     // Fallthrough
7869   case X86ISD::SETCC:
7870     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7871                                        Mask.getBitWidth() - 1);
7872     break;
7873   }
7874 }
7875
7876 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7877 /// node is a GlobalAddress + offset.
7878 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7879                                        GlobalValue* &GA, int64_t &Offset) const{
7880   if (N->getOpcode() == X86ISD::Wrapper) {
7881     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7882       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7883       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7884       return true;
7885     }
7886   }
7887   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7888 }
7889
7890 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7891                                const TargetLowering &TLI) {
7892   GlobalValue *GV;
7893   int64_t Offset = 0;
7894   if (TLI.isGAPlusOffset(Base, GV, Offset))
7895     return (GV->getAlignment() >= N && (Offset % N) == 0);
7896   // DAG combine handles the stack object case.
7897   return false;
7898 }
7899
7900 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7901                                      MVT EVT, LoadSDNode *&LDBase,
7902                                      unsigned &LastLoadedElt,
7903                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7904                                      const TargetLowering &TLI) {
7905   LDBase = NULL;
7906   LastLoadedElt = -1U;
7907   for (unsigned i = 0; i < NumElems; ++i) {
7908     if (N->getMaskElt(i) < 0) {
7909       if (!LDBase)
7910         return false;
7911       continue;
7912     }
7913
7914     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7915     if (!Elt.getNode() ||
7916         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7917       return false;
7918     if (!LDBase) {
7919       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7920         return false;
7921       LDBase = cast<LoadSDNode>(Elt.getNode());
7922       LastLoadedElt = i;
7923       continue;
7924     }
7925     if (Elt.getOpcode() == ISD::UNDEF)
7926       continue;
7927
7928     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7929     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7930       return false;
7931     LastLoadedElt = i;
7932   }
7933   return true;
7934 }
7935
7936 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7937 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7938 /// if the load addresses are consecutive, non-overlapping, and in the right
7939 /// order.  In the case of v2i64, it will see if it can rewrite the
7940 /// shuffle to be an appropriate build vector so it can take advantage of
7941 // performBuildVectorCombine.
7942 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7943                                      const TargetLowering &TLI) {
7944   DebugLoc dl = N->getDebugLoc();
7945   MVT VT = N->getValueType(0);
7946   MVT EVT = VT.getVectorElementType();
7947   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7948   unsigned NumElems = VT.getVectorNumElements();
7949
7950   if (VT.getSizeInBits() != 128)
7951     return SDValue();
7952
7953   // Try to combine a vector_shuffle into a 128-bit load.
7954   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7955   LoadSDNode *LD = NULL;
7956   unsigned LastLoadedElt;
7957   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7958                                 MFI, TLI))
7959     return SDValue();
7960
7961   if (LastLoadedElt == NumElems - 1) {
7962     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7963       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7964                          LD->getSrcValue(), LD->getSrcValueOffset(),
7965                          LD->isVolatile());
7966     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7967                        LD->getSrcValue(), LD->getSrcValueOffset(),
7968                        LD->isVolatile(), LD->getAlignment());
7969   } else if (NumElems == 4 && LastLoadedElt == 1) {
7970     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7971     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7972     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7973     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
7974   }
7975   return SDValue();
7976 }
7977
7978 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7979 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7980                                     const X86Subtarget *Subtarget) {
7981   DebugLoc DL = N->getDebugLoc();
7982   SDValue Cond = N->getOperand(0);
7983   // Get the LHS/RHS of the select.
7984   SDValue LHS = N->getOperand(1);
7985   SDValue RHS = N->getOperand(2);
7986
7987   // If we have SSE[12] support, try to form min/max nodes.
7988   if (Subtarget->hasSSE2() &&
7989       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
7990       Cond.getOpcode() == ISD::SETCC) {
7991     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7992
7993     unsigned Opcode = 0;
7994     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7995       switch (CC) {
7996       default: break;
7997       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7998       case ISD::SETULE:
7999       case ISD::SETLE:
8000         if (!UnsafeFPMath) break;
8001         // FALL THROUGH.
8002       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8003       case ISD::SETLT:
8004         Opcode = X86ISD::FMIN;
8005         break;
8006
8007       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8008       case ISD::SETUGT:
8009       case ISD::SETGT:
8010         if (!UnsafeFPMath) break;
8011         // FALL THROUGH.
8012       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8013       case ISD::SETGE:
8014         Opcode = X86ISD::FMAX;
8015         break;
8016       }
8017     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8018       switch (CC) {
8019       default: break;
8020       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8021       case ISD::SETUGT:
8022       case ISD::SETGT:
8023         if (!UnsafeFPMath) break;
8024         // FALL THROUGH.
8025       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8026       case ISD::SETGE:
8027         Opcode = X86ISD::FMIN;
8028         break;
8029
8030       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8031       case ISD::SETULE:
8032       case ISD::SETLE:
8033         if (!UnsafeFPMath) break;
8034         // FALL THROUGH.
8035       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8036       case ISD::SETLT:
8037         Opcode = X86ISD::FMAX;
8038         break;
8039       }
8040     }
8041
8042     if (Opcode)
8043       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8044   }
8045
8046   // If this is a select between two integer constants, try to do some
8047   // optimizations.
8048   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8049     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8050       // Don't do this for crazy integer types.
8051       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8052         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8053         // so that TrueC (the true value) is larger than FalseC.
8054         bool NeedsCondInvert = false;
8055
8056         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8057             // Efficiently invertible.
8058             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8059              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8060               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8061           NeedsCondInvert = true;
8062           std::swap(TrueC, FalseC);
8063         }
8064
8065         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8066         if (FalseC->getAPIntValue() == 0 &&
8067             TrueC->getAPIntValue().isPowerOf2()) {
8068           if (NeedsCondInvert) // Invert the condition if needed.
8069             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8070                                DAG.getConstant(1, Cond.getValueType()));
8071
8072           // Zero extend the condition if needed.
8073           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8074
8075           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8076           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8077                              DAG.getConstant(ShAmt, MVT::i8));
8078         }
8079
8080         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8081         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8082           if (NeedsCondInvert) // Invert the condition if needed.
8083             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8084                                DAG.getConstant(1, Cond.getValueType()));
8085
8086           // Zero extend the condition if needed.
8087           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8088                              FalseC->getValueType(0), Cond);
8089           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8090                              SDValue(FalseC, 0));
8091         }
8092
8093         // Optimize cases that will turn into an LEA instruction.  This requires
8094         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8095         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8096           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8097           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8098
8099           bool isFastMultiplier = false;
8100           if (Diff < 10) {
8101             switch ((unsigned char)Diff) {
8102               default: break;
8103               case 1:  // result = add base, cond
8104               case 2:  // result = lea base(    , cond*2)
8105               case 3:  // result = lea base(cond, cond*2)
8106               case 4:  // result = lea base(    , cond*4)
8107               case 5:  // result = lea base(cond, cond*4)
8108               case 8:  // result = lea base(    , cond*8)
8109               case 9:  // result = lea base(cond, cond*8)
8110                 isFastMultiplier = true;
8111                 break;
8112             }
8113           }
8114
8115           if (isFastMultiplier) {
8116             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8117             if (NeedsCondInvert) // Invert the condition if needed.
8118               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8119                                  DAG.getConstant(1, Cond.getValueType()));
8120
8121             // Zero extend the condition if needed.
8122             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8123                                Cond);
8124             // Scale the condition by the difference.
8125             if (Diff != 1)
8126               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8127                                  DAG.getConstant(Diff, Cond.getValueType()));
8128
8129             // Add the base if non-zero.
8130             if (FalseC->getAPIntValue() != 0)
8131               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8132                                  SDValue(FalseC, 0));
8133             return Cond;
8134           }
8135         }
8136       }
8137   }
8138
8139   return SDValue();
8140 }
8141
8142 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8143 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8144                                   TargetLowering::DAGCombinerInfo &DCI) {
8145   DebugLoc DL = N->getDebugLoc();
8146
8147   // If the flag operand isn't dead, don't touch this CMOV.
8148   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8149     return SDValue();
8150
8151   // If this is a select between two integer constants, try to do some
8152   // optimizations.  Note that the operands are ordered the opposite of SELECT
8153   // operands.
8154   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8155     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8156       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8157       // larger than FalseC (the false value).
8158       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8159
8160       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8161         CC = X86::GetOppositeBranchCondition(CC);
8162         std::swap(TrueC, FalseC);
8163       }
8164
8165       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8166       // This is efficient for any integer data type (including i8/i16) and
8167       // shift amount.
8168       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8169         SDValue Cond = N->getOperand(3);
8170         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8171                            DAG.getConstant(CC, MVT::i8), Cond);
8172
8173         // Zero extend the condition if needed.
8174         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8175
8176         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8177         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8178                            DAG.getConstant(ShAmt, MVT::i8));
8179         if (N->getNumValues() == 2)  // Dead flag value?
8180           return DCI.CombineTo(N, Cond, SDValue());
8181         return Cond;
8182       }
8183
8184       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8185       // for any integer data type, including i8/i16.
8186       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8187         SDValue Cond = N->getOperand(3);
8188         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8189                            DAG.getConstant(CC, MVT::i8), Cond);
8190
8191         // Zero extend the condition if needed.
8192         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8193                            FalseC->getValueType(0), Cond);
8194         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8195                            SDValue(FalseC, 0));
8196
8197         if (N->getNumValues() == 2)  // Dead flag value?
8198           return DCI.CombineTo(N, Cond, SDValue());
8199         return Cond;
8200       }
8201
8202       // Optimize cases that will turn into an LEA instruction.  This requires
8203       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8204       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8205         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8206         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8207
8208         bool isFastMultiplier = false;
8209         if (Diff < 10) {
8210           switch ((unsigned char)Diff) {
8211           default: break;
8212           case 1:  // result = add base, cond
8213           case 2:  // result = lea base(    , cond*2)
8214           case 3:  // result = lea base(cond, cond*2)
8215           case 4:  // result = lea base(    , cond*4)
8216           case 5:  // result = lea base(cond, cond*4)
8217           case 8:  // result = lea base(    , cond*8)
8218           case 9:  // result = lea base(cond, cond*8)
8219             isFastMultiplier = true;
8220             break;
8221           }
8222         }
8223
8224         if (isFastMultiplier) {
8225           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8226           SDValue Cond = N->getOperand(3);
8227           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8228                              DAG.getConstant(CC, MVT::i8), Cond);
8229           // Zero extend the condition if needed.
8230           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8231                              Cond);
8232           // Scale the condition by the difference.
8233           if (Diff != 1)
8234             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8235                                DAG.getConstant(Diff, Cond.getValueType()));
8236
8237           // Add the base if non-zero.
8238           if (FalseC->getAPIntValue() != 0)
8239             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8240                                SDValue(FalseC, 0));
8241           if (N->getNumValues() == 2)  // Dead flag value?
8242             return DCI.CombineTo(N, Cond, SDValue());
8243           return Cond;
8244         }
8245       }
8246     }
8247   }
8248   return SDValue();
8249 }
8250
8251
8252 /// PerformMulCombine - Optimize a single multiply with constant into two
8253 /// in order to implement it with two cheaper instructions, e.g.
8254 /// LEA + SHL, LEA + LEA.
8255 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8256                                  TargetLowering::DAGCombinerInfo &DCI) {
8257   if (DAG.getMachineFunction().
8258       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8259     return SDValue();
8260
8261   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8262     return SDValue();
8263
8264   MVT VT = N->getValueType(0);
8265   if (VT != MVT::i64)
8266     return SDValue();
8267
8268   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8269   if (!C)
8270     return SDValue();
8271   uint64_t MulAmt = C->getZExtValue();
8272   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8273     return SDValue();
8274
8275   uint64_t MulAmt1 = 0;
8276   uint64_t MulAmt2 = 0;
8277   if ((MulAmt % 9) == 0) {
8278     MulAmt1 = 9;
8279     MulAmt2 = MulAmt / 9;
8280   } else if ((MulAmt % 5) == 0) {
8281     MulAmt1 = 5;
8282     MulAmt2 = MulAmt / 5;
8283   } else if ((MulAmt % 3) == 0) {
8284     MulAmt1 = 3;
8285     MulAmt2 = MulAmt / 3;
8286   }
8287   if (MulAmt2 &&
8288       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8289     DebugLoc DL = N->getDebugLoc();
8290
8291     if (isPowerOf2_64(MulAmt2) &&
8292         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8293       // If second multiplifer is pow2, issue it first. We want the multiply by
8294       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8295       // is an add.
8296       std::swap(MulAmt1, MulAmt2);
8297
8298     SDValue NewMul;
8299     if (isPowerOf2_64(MulAmt1))
8300       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8301                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8302     else
8303       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8304                            DAG.getConstant(MulAmt1, VT));
8305
8306     if (isPowerOf2_64(MulAmt2))
8307       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8308                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8309     else
8310       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8311                            DAG.getConstant(MulAmt2, VT));
8312
8313     // Do not add new nodes to DAG combiner worklist.
8314     DCI.CombineTo(N, NewMul, false);
8315   }
8316   return SDValue();
8317 }
8318
8319
8320 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8321 ///                       when possible.
8322 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8323                                    const X86Subtarget *Subtarget) {
8324   // On X86 with SSE2 support, we can transform this to a vector shift if
8325   // all elements are shifted by the same amount.  We can't do this in legalize
8326   // because the a constant vector is typically transformed to a constant pool
8327   // so we have no knowledge of the shift amount.
8328   if (!Subtarget->hasSSE2())
8329     return SDValue();
8330
8331   MVT VT = N->getValueType(0);
8332   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8333     return SDValue();
8334
8335   SDValue ShAmtOp = N->getOperand(1);
8336   MVT EltVT = VT.getVectorElementType();
8337   DebugLoc DL = N->getDebugLoc();
8338   SDValue BaseShAmt;
8339   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8340     unsigned NumElts = VT.getVectorNumElements();
8341     unsigned i = 0;
8342     for (; i != NumElts; ++i) {
8343       SDValue Arg = ShAmtOp.getOperand(i);
8344       if (Arg.getOpcode() == ISD::UNDEF) continue;
8345       BaseShAmt = Arg;
8346       break;
8347     }
8348     for (; i != NumElts; ++i) {
8349       SDValue Arg = ShAmtOp.getOperand(i);
8350       if (Arg.getOpcode() == ISD::UNDEF) continue;
8351       if (Arg != BaseShAmt) {
8352         return SDValue();
8353       }
8354     }
8355   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8356              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8357     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8358                             DAG.getIntPtrConstant(0));
8359   } else
8360     return SDValue();
8361
8362   if (EltVT.bitsGT(MVT::i32))
8363     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8364   else if (EltVT.bitsLT(MVT::i32))
8365     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8366
8367   // The shift amount is identical so we can do a vector shift.
8368   SDValue  ValOp = N->getOperand(0);
8369   switch (N->getOpcode()) {
8370   default:
8371     assert(0 && "Unknown shift opcode!");
8372     break;
8373   case ISD::SHL:
8374     if (VT == MVT::v2i64)
8375       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8376                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8377                          ValOp, BaseShAmt);
8378     if (VT == MVT::v4i32)
8379       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8380                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8381                          ValOp, BaseShAmt);
8382     if (VT == MVT::v8i16)
8383       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8384                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8385                          ValOp, BaseShAmt);
8386     break;
8387   case ISD::SRA:
8388     if (VT == MVT::v4i32)
8389       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8390                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8391                          ValOp, BaseShAmt);
8392     if (VT == MVT::v8i16)
8393       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8394                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8395                          ValOp, BaseShAmt);
8396     break;
8397   case ISD::SRL:
8398     if (VT == MVT::v2i64)
8399       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8400                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8401                          ValOp, BaseShAmt);
8402     if (VT == MVT::v4i32)
8403       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8404                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8405                          ValOp, BaseShAmt);
8406     if (VT ==  MVT::v8i16)
8407       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8408                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8409                          ValOp, BaseShAmt);
8410     break;
8411   }
8412   return SDValue();
8413 }
8414
8415 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8416 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8417                                    const X86Subtarget *Subtarget) {
8418   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8419   // the FP state in cases where an emms may be missing.
8420   // A preferable solution to the general problem is to figure out the right
8421   // places to insert EMMS.  This qualifies as a quick hack.
8422
8423   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8424   StoreSDNode *St = cast<StoreSDNode>(N);
8425   MVT VT = St->getValue().getValueType();
8426   if (VT.getSizeInBits() != 64)
8427     return SDValue();
8428
8429   const Function *F = DAG.getMachineFunction().getFunction();
8430   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8431   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8432     && Subtarget->hasSSE2();
8433   if ((VT.isVector() ||
8434        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8435       isa<LoadSDNode>(St->getValue()) &&
8436       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8437       St->getChain().hasOneUse() && !St->isVolatile()) {
8438     SDNode* LdVal = St->getValue().getNode();
8439     LoadSDNode *Ld = 0;
8440     int TokenFactorIndex = -1;
8441     SmallVector<SDValue, 8> Ops;
8442     SDNode* ChainVal = St->getChain().getNode();
8443     // Must be a store of a load.  We currently handle two cases:  the load
8444     // is a direct child, and it's under an intervening TokenFactor.  It is
8445     // possible to dig deeper under nested TokenFactors.
8446     if (ChainVal == LdVal)
8447       Ld = cast<LoadSDNode>(St->getChain());
8448     else if (St->getValue().hasOneUse() &&
8449              ChainVal->getOpcode() == ISD::TokenFactor) {
8450       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8451         if (ChainVal->getOperand(i).getNode() == LdVal) {
8452           TokenFactorIndex = i;
8453           Ld = cast<LoadSDNode>(St->getValue());
8454         } else
8455           Ops.push_back(ChainVal->getOperand(i));
8456       }
8457     }
8458
8459     if (!Ld || !ISD::isNormalLoad(Ld))
8460       return SDValue();
8461
8462     // If this is not the MMX case, i.e. we are just turning i64 load/store
8463     // into f64 load/store, avoid the transformation if there are multiple
8464     // uses of the loaded value.
8465     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8466       return SDValue();
8467
8468     DebugLoc LdDL = Ld->getDebugLoc();
8469     DebugLoc StDL = N->getDebugLoc();
8470     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8471     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8472     // pair instead.
8473     if (Subtarget->is64Bit() || F64IsLegal) {
8474       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8475       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8476                                   Ld->getBasePtr(), Ld->getSrcValue(),
8477                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8478                                   Ld->getAlignment());
8479       SDValue NewChain = NewLd.getValue(1);
8480       if (TokenFactorIndex != -1) {
8481         Ops.push_back(NewChain);
8482         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8483                                Ops.size());
8484       }
8485       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8486                           St->getSrcValue(), St->getSrcValueOffset(),
8487                           St->isVolatile(), St->getAlignment());
8488     }
8489
8490     // Otherwise, lower to two pairs of 32-bit loads / stores.
8491     SDValue LoAddr = Ld->getBasePtr();
8492     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8493                                  DAG.getConstant(4, MVT::i32));
8494
8495     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8496                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8497                                Ld->isVolatile(), Ld->getAlignment());
8498     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8499                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8500                                Ld->isVolatile(),
8501                                MinAlign(Ld->getAlignment(), 4));
8502
8503     SDValue NewChain = LoLd.getValue(1);
8504     if (TokenFactorIndex != -1) {
8505       Ops.push_back(LoLd);
8506       Ops.push_back(HiLd);
8507       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8508                              Ops.size());
8509     }
8510
8511     LoAddr = St->getBasePtr();
8512     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8513                          DAG.getConstant(4, MVT::i32));
8514
8515     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8516                                 St->getSrcValue(), St->getSrcValueOffset(),
8517                                 St->isVolatile(), St->getAlignment());
8518     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8519                                 St->getSrcValue(),
8520                                 St->getSrcValueOffset() + 4,
8521                                 St->isVolatile(),
8522                                 MinAlign(St->getAlignment(), 4));
8523     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8524   }
8525   return SDValue();
8526 }
8527
8528 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8529 /// X86ISD::FXOR nodes.
8530 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8531   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8532   // F[X]OR(0.0, x) -> x
8533   // F[X]OR(x, 0.0) -> x
8534   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8535     if (C->getValueAPF().isPosZero())
8536       return N->getOperand(1);
8537   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8538     if (C->getValueAPF().isPosZero())
8539       return N->getOperand(0);
8540   return SDValue();
8541 }
8542
8543 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8544 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8545   // FAND(0.0, x) -> 0.0
8546   // FAND(x, 0.0) -> 0.0
8547   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8548     if (C->getValueAPF().isPosZero())
8549       return N->getOperand(0);
8550   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8551     if (C->getValueAPF().isPosZero())
8552       return N->getOperand(1);
8553   return SDValue();
8554 }
8555
8556 static SDValue PerformBTCombine(SDNode *N,
8557                                 SelectionDAG &DAG,
8558                                 TargetLowering::DAGCombinerInfo &DCI) {
8559   // BT ignores high bits in the bit index operand.
8560   SDValue Op1 = N->getOperand(1);
8561   if (Op1.hasOneUse()) {
8562     unsigned BitWidth = Op1.getValueSizeInBits();
8563     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8564     APInt KnownZero, KnownOne;
8565     TargetLowering::TargetLoweringOpt TLO(DAG);
8566     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8567     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8568         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8569       DCI.CommitTargetLoweringOpt(TLO);
8570   }
8571   return SDValue();
8572 }
8573
8574 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8575   SDValue Op = N->getOperand(0);
8576   if (Op.getOpcode() == ISD::BIT_CONVERT)
8577     Op = Op.getOperand(0);
8578   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8579   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8580       VT.getVectorElementType().getSizeInBits() ==
8581       OpVT.getVectorElementType().getSizeInBits()) {
8582     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8583   }
8584   return SDValue();
8585 }
8586
8587 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8588 // Locked instructions, in turn, have implicit fence semantics (all memory
8589 // operations are flushed before issuing the locked instruction, and the
8590 // are not buffered), so we can fold away the common pattern of
8591 // fence-atomic-fence.
8592 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8593   SDValue atomic = N->getOperand(0);
8594   switch (atomic.getOpcode()) {
8595     case ISD::ATOMIC_CMP_SWAP:
8596     case ISD::ATOMIC_SWAP:
8597     case ISD::ATOMIC_LOAD_ADD:
8598     case ISD::ATOMIC_LOAD_SUB:
8599     case ISD::ATOMIC_LOAD_AND:
8600     case ISD::ATOMIC_LOAD_OR:
8601     case ISD::ATOMIC_LOAD_XOR:
8602     case ISD::ATOMIC_LOAD_NAND:
8603     case ISD::ATOMIC_LOAD_MIN:
8604     case ISD::ATOMIC_LOAD_MAX:
8605     case ISD::ATOMIC_LOAD_UMIN:
8606     case ISD::ATOMIC_LOAD_UMAX:
8607       break;
8608     default:
8609       return SDValue();
8610   }
8611
8612   SDValue fence = atomic.getOperand(0);
8613   if (fence.getOpcode() != ISD::MEMBARRIER)
8614     return SDValue();
8615
8616   switch (atomic.getOpcode()) {
8617     case ISD::ATOMIC_CMP_SWAP:
8618       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8619                                     atomic.getOperand(1), atomic.getOperand(2),
8620                                     atomic.getOperand(3));
8621     case ISD::ATOMIC_SWAP:
8622     case ISD::ATOMIC_LOAD_ADD:
8623     case ISD::ATOMIC_LOAD_SUB:
8624     case ISD::ATOMIC_LOAD_AND:
8625     case ISD::ATOMIC_LOAD_OR:
8626     case ISD::ATOMIC_LOAD_XOR:
8627     case ISD::ATOMIC_LOAD_NAND:
8628     case ISD::ATOMIC_LOAD_MIN:
8629     case ISD::ATOMIC_LOAD_MAX:
8630     case ISD::ATOMIC_LOAD_UMIN:
8631     case ISD::ATOMIC_LOAD_UMAX:
8632       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8633                                     atomic.getOperand(1), atomic.getOperand(2));
8634     default:
8635       return SDValue();
8636   }
8637 }
8638
8639 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8640                                              DAGCombinerInfo &DCI) const {
8641   SelectionDAG &DAG = DCI.DAG;
8642   switch (N->getOpcode()) {
8643   default: break;
8644   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8645   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8646   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8647   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8648   case ISD::SHL:
8649   case ISD::SRA:
8650   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8651   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8652   case X86ISD::FXOR:
8653   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8654   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8655   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8656   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8657   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8658   }
8659
8660   return SDValue();
8661 }
8662
8663 //===----------------------------------------------------------------------===//
8664 //                           X86 Inline Assembly Support
8665 //===----------------------------------------------------------------------===//
8666
8667 /// getConstraintType - Given a constraint letter, return the type of
8668 /// constraint it is for this target.
8669 X86TargetLowering::ConstraintType
8670 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8671   if (Constraint.size() == 1) {
8672     switch (Constraint[0]) {
8673     case 'A':
8674       return C_Register;
8675     case 'f':
8676     case 'r':
8677     case 'R':
8678     case 'l':
8679     case 'q':
8680     case 'Q':
8681     case 'x':
8682     case 'y':
8683     case 'Y':
8684       return C_RegisterClass;
8685     case 'e':
8686     case 'Z':
8687       return C_Other;
8688     default:
8689       break;
8690     }
8691   }
8692   return TargetLowering::getConstraintType(Constraint);
8693 }
8694
8695 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8696 /// with another that has more specific requirements based on the type of the
8697 /// corresponding operand.
8698 const char *X86TargetLowering::
8699 LowerXConstraint(MVT ConstraintVT) const {
8700   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8701   // 'f' like normal targets.
8702   if (ConstraintVT.isFloatingPoint()) {
8703     if (Subtarget->hasSSE2())
8704       return "Y";
8705     if (Subtarget->hasSSE1())
8706       return "x";
8707   }
8708
8709   return TargetLowering::LowerXConstraint(ConstraintVT);
8710 }
8711
8712 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8713 /// vector.  If it is invalid, don't add anything to Ops.
8714 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8715                                                      char Constraint,
8716                                                      bool hasMemory,
8717                                                      std::vector<SDValue>&Ops,
8718                                                      SelectionDAG &DAG) const {
8719   SDValue Result(0, 0);
8720
8721   switch (Constraint) {
8722   default: break;
8723   case 'I':
8724     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8725       if (C->getZExtValue() <= 31) {
8726         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8727         break;
8728       }
8729     }
8730     return;
8731   case 'J':
8732     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8733       if (C->getZExtValue() <= 63) {
8734         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8735         break;
8736       }
8737     }
8738     return;
8739   case 'K':
8740     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8741       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8742         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8743         break;
8744       }
8745     }
8746     return;
8747   case 'N':
8748     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8749       if (C->getZExtValue() <= 255) {
8750         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8751         break;
8752       }
8753     }
8754     return;
8755   case 'e': {
8756     // 32-bit signed value
8757     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8758       const ConstantInt *CI = C->getConstantIntValue();
8759       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8760         // Widen to 64 bits here to get it sign extended.
8761         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8762         break;
8763       }
8764     // FIXME gcc accepts some relocatable values here too, but only in certain
8765     // memory models; it's complicated.
8766     }
8767     return;
8768   }
8769   case 'Z': {
8770     // 32-bit unsigned value
8771     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8772       const ConstantInt *CI = C->getConstantIntValue();
8773       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8774         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8775         break;
8776       }
8777     }
8778     // FIXME gcc accepts some relocatable values here too, but only in certain
8779     // memory models; it's complicated.
8780     return;
8781   }
8782   case 'i': {
8783     // Literal immediates are always ok.
8784     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8785       // Widen to 64 bits here to get it sign extended.
8786       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8787       break;
8788     }
8789
8790     // If we are in non-pic codegen mode, we allow the address of a global (with
8791     // an optional displacement) to be used with 'i'.
8792     GlobalAddressSDNode *GA = 0;
8793     int64_t Offset = 0;
8794
8795     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8796     while (1) {
8797       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8798         Offset += GA->getOffset();
8799         break;
8800       } else if (Op.getOpcode() == ISD::ADD) {
8801         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8802           Offset += C->getZExtValue();
8803           Op = Op.getOperand(0);
8804           continue;
8805         }
8806       } else if (Op.getOpcode() == ISD::SUB) {
8807         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8808           Offset += -C->getZExtValue();
8809           Op = Op.getOperand(0);
8810           continue;
8811         }
8812       }
8813
8814       // Otherwise, this isn't something we can handle, reject it.
8815       return;
8816     }
8817     // If we require an extra load to get this address, as in PIC mode, we
8818     // can't accept it.
8819     if (Subtarget->GVRequiresExtraLoad(GA->getGlobal(),
8820                                        getTargetMachine(), false))
8821       return;
8822
8823     if (hasMemory)
8824       Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(), Offset, DAG);
8825     else
8826       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8827                                       Offset);
8828     Result = Op;
8829     break;
8830   }
8831   }
8832
8833   if (Result.getNode()) {
8834     Ops.push_back(Result);
8835     return;
8836   }
8837   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8838                                                       Ops, DAG);
8839 }
8840
8841 std::vector<unsigned> X86TargetLowering::
8842 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8843                                   MVT VT) const {
8844   if (Constraint.size() == 1) {
8845     // FIXME: not handling fp-stack yet!
8846     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8847     default: break;  // Unknown constraint letter
8848     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8849     case 'Q':   // Q_REGS
8850       if (VT == MVT::i32)
8851         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8852       else if (VT == MVT::i16)
8853         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8854       else if (VT == MVT::i8)
8855         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8856       else if (VT == MVT::i64)
8857         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8858       break;
8859     }
8860   }
8861
8862   return std::vector<unsigned>();
8863 }
8864
8865 std::pair<unsigned, const TargetRegisterClass*>
8866 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8867                                                 MVT VT) const {
8868   // First, see if this is a constraint that directly corresponds to an LLVM
8869   // register class.
8870   if (Constraint.size() == 1) {
8871     // GCC Constraint Letters
8872     switch (Constraint[0]) {
8873     default: break;
8874     case 'r':   // GENERAL_REGS
8875     case 'R':   // LEGACY_REGS
8876     case 'l':   // INDEX_REGS
8877       if (VT == MVT::i8)
8878         return std::make_pair(0U, X86::GR8RegisterClass);
8879       if (VT == MVT::i16)
8880         return std::make_pair(0U, X86::GR16RegisterClass);
8881       if (VT == MVT::i32 || !Subtarget->is64Bit())
8882         return std::make_pair(0U, X86::GR32RegisterClass);
8883       return std::make_pair(0U, X86::GR64RegisterClass);
8884     case 'f':  // FP Stack registers.
8885       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8886       // value to the correct fpstack register class.
8887       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8888         return std::make_pair(0U, X86::RFP32RegisterClass);
8889       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8890         return std::make_pair(0U, X86::RFP64RegisterClass);
8891       return std::make_pair(0U, X86::RFP80RegisterClass);
8892     case 'y':   // MMX_REGS if MMX allowed.
8893       if (!Subtarget->hasMMX()) break;
8894       return std::make_pair(0U, X86::VR64RegisterClass);
8895     case 'Y':   // SSE_REGS if SSE2 allowed
8896       if (!Subtarget->hasSSE2()) break;
8897       // FALL THROUGH.
8898     case 'x':   // SSE_REGS if SSE1 allowed
8899       if (!Subtarget->hasSSE1()) break;
8900
8901       switch (VT.getSimpleVT()) {
8902       default: break;
8903       // Scalar SSE types.
8904       case MVT::f32:
8905       case MVT::i32:
8906         return std::make_pair(0U, X86::FR32RegisterClass);
8907       case MVT::f64:
8908       case MVT::i64:
8909         return std::make_pair(0U, X86::FR64RegisterClass);
8910       // Vector types.
8911       case MVT::v16i8:
8912       case MVT::v8i16:
8913       case MVT::v4i32:
8914       case MVT::v2i64:
8915       case MVT::v4f32:
8916       case MVT::v2f64:
8917         return std::make_pair(0U, X86::VR128RegisterClass);
8918       }
8919       break;
8920     }
8921   }
8922
8923   // Use the default implementation in TargetLowering to convert the register
8924   // constraint into a member of a register class.
8925   std::pair<unsigned, const TargetRegisterClass*> Res;
8926   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8927
8928   // Not found as a standard register?
8929   if (Res.second == 0) {
8930     // GCC calls "st(0)" just plain "st".
8931     if (StringsEqualNoCase("{st}", Constraint)) {
8932       Res.first = X86::ST0;
8933       Res.second = X86::RFP80RegisterClass;
8934     }
8935     // 'A' means EAX + EDX.
8936     if (Constraint == "A") {
8937       Res.first = X86::EAX;
8938       Res.second = X86::GRADRegisterClass;
8939     }
8940     return Res;
8941   }
8942
8943   // Otherwise, check to see if this is a register class of the wrong value
8944   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8945   // turn into {ax},{dx}.
8946   if (Res.second->hasType(VT))
8947     return Res;   // Correct type already, nothing to do.
8948
8949   // All of the single-register GCC register classes map their values onto
8950   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8951   // really want an 8-bit or 32-bit register, map to the appropriate register
8952   // class and return the appropriate register.
8953   if (Res.second == X86::GR16RegisterClass) {
8954     if (VT == MVT::i8) {
8955       unsigned DestReg = 0;
8956       switch (Res.first) {
8957       default: break;
8958       case X86::AX: DestReg = X86::AL; break;
8959       case X86::DX: DestReg = X86::DL; break;
8960       case X86::CX: DestReg = X86::CL; break;
8961       case X86::BX: DestReg = X86::BL; break;
8962       }
8963       if (DestReg) {
8964         Res.first = DestReg;
8965         Res.second = X86::GR8RegisterClass;
8966       }
8967     } else if (VT == MVT::i32) {
8968       unsigned DestReg = 0;
8969       switch (Res.first) {
8970       default: break;
8971       case X86::AX: DestReg = X86::EAX; break;
8972       case X86::DX: DestReg = X86::EDX; break;
8973       case X86::CX: DestReg = X86::ECX; break;
8974       case X86::BX: DestReg = X86::EBX; break;
8975       case X86::SI: DestReg = X86::ESI; break;
8976       case X86::DI: DestReg = X86::EDI; break;
8977       case X86::BP: DestReg = X86::EBP; break;
8978       case X86::SP: DestReg = X86::ESP; break;
8979       }
8980       if (DestReg) {
8981         Res.first = DestReg;
8982         Res.second = X86::GR32RegisterClass;
8983       }
8984     } else if (VT == MVT::i64) {
8985       unsigned DestReg = 0;
8986       switch (Res.first) {
8987       default: break;
8988       case X86::AX: DestReg = X86::RAX; break;
8989       case X86::DX: DestReg = X86::RDX; break;
8990       case X86::CX: DestReg = X86::RCX; break;
8991       case X86::BX: DestReg = X86::RBX; break;
8992       case X86::SI: DestReg = X86::RSI; break;
8993       case X86::DI: DestReg = X86::RDI; break;
8994       case X86::BP: DestReg = X86::RBP; break;
8995       case X86::SP: DestReg = X86::RSP; break;
8996       }
8997       if (DestReg) {
8998         Res.first = DestReg;
8999         Res.second = X86::GR64RegisterClass;
9000       }
9001     }
9002   } else if (Res.second == X86::FR32RegisterClass ||
9003              Res.second == X86::FR64RegisterClass ||
9004              Res.second == X86::VR128RegisterClass) {
9005     // Handle references to XMM physical registers that got mapped into the
9006     // wrong class.  This can happen with constraints like {xmm0} where the
9007     // target independent register mapper will just pick the first match it can
9008     // find, ignoring the required type.
9009     if (VT == MVT::f32)
9010       Res.second = X86::FR32RegisterClass;
9011     else if (VT == MVT::f64)
9012       Res.second = X86::FR64RegisterClass;
9013     else if (X86::VR128RegisterClass->hasType(VT))
9014       Res.second = X86::VR128RegisterClass;
9015   }
9016
9017   return Res;
9018 }
9019
9020 //===----------------------------------------------------------------------===//
9021 //                           X86 Widen vector type
9022 //===----------------------------------------------------------------------===//
9023
9024 /// getWidenVectorType: given a vector type, returns the type to widen
9025 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9026 /// If there is no vector type that we want to widen to, returns MVT::Other
9027 /// When and where to widen is target dependent based on the cost of
9028 /// scalarizing vs using the wider vector type.
9029
9030 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9031   assert(VT.isVector());
9032   if (isTypeLegal(VT))
9033     return VT;
9034
9035   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9036   //       type based on element type.  This would speed up our search (though
9037   //       it may not be worth it since the size of the list is relatively
9038   //       small).
9039   MVT EltVT = VT.getVectorElementType();
9040   unsigned NElts = VT.getVectorNumElements();
9041
9042   // On X86, it make sense to widen any vector wider than 1
9043   if (NElts <= 1)
9044     return MVT::Other;
9045
9046   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9047        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9048     MVT SVT = (MVT::SimpleValueType)nVT;
9049
9050     if (isTypeLegal(SVT) &&
9051         SVT.getVectorElementType() == EltVT &&
9052         SVT.getVectorNumElements() > NElts)
9053       return SVT;
9054   }
9055   return MVT::Other;
9056 }