lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Disable16Bit - 16-bit operations typically have a larger encoding than
  61 // corresponding 32-bit instructions, and 16-bit code is slow on some
  62 // processors. This is an experimental flag to disable 16-bit operations
  63 // (which forces them to be Legalized to 32-bit operations).
  64 static cl::opt<bool>
  65 Disable16Bit("disable-16bit", cl::Hidden,
  66              cl::desc("Disable use of 16-bit instructions"));
  67
  68 // Forward declarations.
  69 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  70                        SDValue V2);
  71
  72 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  73   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  74   default: llvm_unreachable("unknown subtarget type");
  75   case X86Subtarget::isDarwin:
  76     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  77       return new X8664_MachoTargetObjectFile();
  78     return new TargetLoweringObjectFileMachO();
  79   case X86Subtarget::isELF:
  80    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  81      return new X8664_ELFTargetObjectFile(TM);
  82     return new X8632_ELFTargetObjectFile(TM);
  83   case X86Subtarget::isMingw:
  84   case X86Subtarget::isCygwin:
  85   case X86Subtarget::isWindows:
  86     return new TargetLoweringObjectFileCOFF();
  87   }
  88 }
  89
  90 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  91   : TargetLowering(TM, createTLOF(TM)) {
  92   Subtarget = &TM.getSubtarget<X86Subtarget>();
  93   X86ScalarSSEf64 = Subtarget->hasSSE2();
  94   X86ScalarSSEf32 = Subtarget->hasSSE1();
  95   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  96
  97   RegInfo = TM.getRegisterInfo();
  98   TD = getTargetData();
  99
 100   // Set up the TargetLowering object.
 101
 102   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 103   setShiftAmountType(MVT::i8);
 104   setBooleanContents(ZeroOrOneBooleanContent);
 105   setSchedulingPreference(SchedulingForRegPressure);
 106   setStackPointerRegisterToSaveRestore(X86StackPtr);
 107
 108   if (Subtarget->isTargetDarwin()) {
 109     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 110     setUseUnderscoreSetJmp(false);
 111     setUseUnderscoreLongJmp(false);
 112   } else if (Subtarget->isTargetMingw()) {
 113     // MS runtime is weird: it exports _setjmp, but longjmp!
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(false);
 116   } else {
 117     setUseUnderscoreSetJmp(true);
 118     setUseUnderscoreLongJmp(true);
 119   }
 120
 121   // Set up the register classes.
 122   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 123   if (!Disable16Bit)
 124     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 125   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 126   if (Subtarget->is64Bit())
 127     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 128
 129   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 130
 131   // We don't accept any truncstore of integer registers.
 132   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 136   if (!Disable16Bit)
 137     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 138   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 139   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 140
 141   // SETOEQ and SETUNE require checking two conditions.
 142   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 146   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 147   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 148
 149   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 150   // operation.
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 152   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 153   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 154
 155   if (Subtarget->is64Bit()) {
 156     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 157     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 158   } else if (!UseSoftFloat) {
 159     if (X86ScalarSSEf64) {
 160       // We have an impenetrably clever algorithm for ui64->double only.
 161       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 162     }
 163     // We have an algorithm for SSE2, and we turn this into a 64-bit
 164     // FILD for other targets.
 165     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 166   }
 167
 168   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 169   // this operation.
 170   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 171   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 172
 173   if (!UseSoftFloat) {
 174     // SSE has no i16 to fp conversion, only i32
 175     if (X86ScalarSSEf32) {
 176       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 177       // f32 and f64 cases are Legal, f80 case is not
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     } else {
 180       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 181       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 182     }
 183   } else {
 184     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 185     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 186   }
 187
 188   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 189   // are Legal, f80 is custom lowered.
 190   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 191   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 192
 193   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 194   // this operation.
 195   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 197
 198   if (X86ScalarSSEf32) {
 199     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 200     // f32 and f64 cases are Legal, f80 case is not
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   } else {
 203     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 204     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 205   }
 206
 207   // Handle FP_TO_UINT by promoting the destination to a larger signed
 208   // conversion.
 209   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 211   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 212
 213   if (Subtarget->is64Bit()) {
 214     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 215     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 216   } else if (!UseSoftFloat) {
 217     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 218       // Expand FP_TO_UINT into a select.
 219       // FIXME: We would like to use a Custom expander here eventually to do
 220       // the optimal thing for SSE vs. the default expansion in the legalizer.
 221       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 222     else
 223       // With SSE3 we can use fisttpll to convert to a signed i64; without
 224       // SSE, we're stuck with a fistpll.
 225       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 226   }
 227
 228   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 229   if (!X86ScalarSSEf64) {
 230     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 231     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 232   }
 233
 234   // Scalar integer divide and remainder are lowered to use operations that
 235   // produce two results, to match the available instructions. This exposes
 236   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 237   // into a single instruction.
 238   //
 239   // Scalar integer multiply-high is also lowered to use two-result
 240   // operations, to match the available instructions. However, plain multiply
 241   // (low) operations are left as Legal, as there are single-result
 242   // instructions for this in x86. Using the two-result multiply instructions
 243   // when both high and low results are needed must be arranged by dagcombine.
 244   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 262   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 263   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 264   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 265   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 266   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 267   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 268
 269   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 270   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 271   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 272   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 273   if (Subtarget->is64Bit())
 274     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 275   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 276   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 277   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 278   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 279   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 280   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 281   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 282   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 283
 284   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 287   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 288   if (Disable16Bit) {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 291   } else {
 292     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 293     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 294   }
 295   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 296   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 297   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 298   if (Subtarget->is64Bit()) {
 299     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 300     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 301     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 302   }
 303
 304   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 305   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 306
 307   // These should be promoted to a larger select which is supported.
 308   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 309   // X86 wants to expand cmov itself.
 310   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 311   if (Disable16Bit)
 312     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 313   else
 314     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 316   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 317   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 318   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 319   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 320   if (Disable16Bit)
 321     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 322   else
 323     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 325   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 326   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 327   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 330     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 331   }
 332   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 333
 334   // Darwin ABI issue.
 335   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 336   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 337   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 338   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 339   if (Subtarget->is64Bit())
 340     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 341   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 342   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 345     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 346     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 347     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 348     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 349   }
 350   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 351   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 352   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 353   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 354   if (Subtarget->is64Bit()) {
 355     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 356     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 357     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 358   }
 359
 360   if (Subtarget->hasSSE1())
 361     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 362
 363   if (!Subtarget->hasSSE2())
 364     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 365
 366   // Expand certain atomics
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 369   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 370   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 371
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 374   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 375   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 376
 377   if (!Subtarget->is64Bit()) {
 378     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 383     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 384     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 385   }
 386
 387   // FIXME - use subtarget debug flags
 388   if (!Subtarget->isTargetDarwin() &&
 389       !Subtarget->isTargetELF() &&
 390       !Subtarget->isTargetCygMing()) {
 391     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 392   }
 393
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 396   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 397   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 398   if (Subtarget->is64Bit()) {
 399     setExceptionPointerRegister(X86::RAX);
 400     setExceptionSelectorRegister(X86::RDX);
 401   } else {
 402     setExceptionPointerRegister(X86::EAX);
 403     setExceptionSelectorRegister(X86::EDX);
 404   }
 405   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 406   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 407
 408   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 409
 410   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 411
 412   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 413   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 414   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 415   if (Subtarget->is64Bit()) {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 418   } else {
 419     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 420     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 421   }
 422
 423   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 424   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 425   if (Subtarget->is64Bit())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 427   if (Subtarget->isTargetCygMing())
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 429   else
 430     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 431
 432   if (!UseSoftFloat && X86ScalarSSEf64) {
 433     // f32 and f64 use SSE.
 434     // Set up the FP register classes.
 435     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 436     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 437
 438     // Use ANDPD to simulate FABS.
 439     setOperationAction(ISD::FABS , MVT::f64, Custom);
 440     setOperationAction(ISD::FABS , MVT::f32, Custom);
 441
 442     // Use XORP to simulate FNEG.
 443     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 444     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 445
 446     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 447     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 448     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 449
 450     // We don't support sin/cos/fmod
 451     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 453     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 454     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 455
 456     // Expand FP immediates into loads from the stack, except for the special
 457     // cases we handle.
 458     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 459     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 460   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 461     // Use SSE for f32, x87 for f64.
 462     // Set up the FP register classes.
 463     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465
 466     // Use ANDPS to simulate FABS.
 467     setOperationAction(ISD::FABS , MVT::f32, Custom);
 468
 469     // Use XORP to simulate FNEG.
 470     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 471
 472     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 473
 474     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 475     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 476     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 477
 478     // We don't support sin/cos/fmod
 479     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 480     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 481
 482     // Special cases we handle for FP constants.
 483     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 484     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 485     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 486     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 487     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493   } else if (!UseSoftFloat) {
 494     // f32 and f64 in x87.
 495     // Set up the FP register classes.
 496     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 497     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 498
 499     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 500     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 501     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 502     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 503
 504     if (!UnsafeFPMath) {
 505       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 506       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 507     }
 508     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 509     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 510     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 511     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 512     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 513     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 514     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 515     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 516   }
 517
 518   // Long double always uses X87.
 519   if (!UseSoftFloat) {
 520     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 521     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 522     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 523     {
 524       bool ignored;
 525       APFloat TmpFlt(+0.0);
 526       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 527                      &ignored);
 528       addLegalFPImmediate(TmpFlt);  // FLD0
 529       TmpFlt.changeSign();
 530       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 531       APFloat TmpFlt2(+1.0);
 532       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 533                       &ignored);
 534       addLegalFPImmediate(TmpFlt2);  // FLD1
 535       TmpFlt2.changeSign();
 536       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 537     }
 538
 539     if (!UnsafeFPMath) {
 540       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 541       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 542     }
 543   }
 544
 545   // Always use a library call for pow.
 546   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 547   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 548   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 549
 550   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 551   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 552   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 553   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 554   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 555
 556   // First set operation action for all vector types to either promote
 557   // (for widening) or expand (for scalarization). Then we will selectively
 558   // turn on ones that can be effectively codegen'd.
 559   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 560        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 561     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 576     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 577     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 610     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 613     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 614     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 615          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 616       setTruncStoreAction((MVT::SimpleValueType)VT,
 617                           (MVT::SimpleValueType)InnerVT, Expand);
 618     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 620     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 621   }
 622
 623   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 624   // with -msoft-float, disable use of MMX as well.
 625   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 626     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 628     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 629     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 630     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 631
 632     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 633     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 634     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 635     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 636
 637     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 638     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 639     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 640     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 643     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 644
 645     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 646     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 647     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 648     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 649     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 650     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 651     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 652
 653     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 654     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 655     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 656     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 657     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 658     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 659     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 660
 661     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 662     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 663     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 664     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 665     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 666     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 667     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 668
 669     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 670     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 671     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 672     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 673     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 674     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 675     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 676     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 677     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 678
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 683     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 684
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 686     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 687     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 688     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 689
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 691     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 692     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 694
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 696
 697     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 698     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 699     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 700     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 702     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 703     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 704   }
 705
 706   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 707     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 708
 709     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 711     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 712     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 714     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 715     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 716     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 717     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 718     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 719     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 720     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 721   }
 722
 723   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 724     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 725
 726     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 727     // registers cannot be used even for integer operations.
 728     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 729     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 730     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 731     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 732
 733     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 734     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 735     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 736     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 737     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 738     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 739     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 741     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 742     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 743     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 745     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 746     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 747     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 748     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 749
 750     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 751     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 752     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 753     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 754
 755     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 756     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 757     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 758     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 759     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 760
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 763     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 764     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 765     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 766
 767     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 768     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 769       EVT VT = (MVT::SimpleValueType)i;
 770       // Do not attempt to custom lower non-power-of-2 vectors
 771       if (!isPowerOf2_32(VT.getVectorNumElements()))
 772         continue;
 773       // Do not attempt to custom lower non-128-bit vectors
 774       if (!VT.is128BitVector())
 775         continue;
 776       setOperationAction(ISD::BUILD_VECTOR,
 777                          VT.getSimpleVT().SimpleTy, Custom);
 778       setOperationAction(ISD::VECTOR_SHUFFLE,
 779                          VT.getSimpleVT().SimpleTy, Custom);
 780       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 781                          VT.getSimpleVT().SimpleTy, Custom);
 782     }
 783
 784     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 785     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 786     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 787     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 788     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 789     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 790
 791     if (Subtarget->is64Bit()) {
 792       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 793       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 794     }
 795
 796     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 797     // FIXME: This produces lots of inefficiencies in isel since
 798     // we then need notice that most of our operands have been implicitly
 799     // converted to v2i64.
 800     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 801       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 802       EVT VT = SVT;
 803
 804       // Do not attempt to promote non-128-bit vectors
 805       if (!VT.is128BitVector()) {
 806         continue;
 807       }
 808
 809       setOperationAction(ISD::AND,    SVT, Promote);
 810       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 811       setOperationAction(ISD::OR,     SVT, Promote);
 812       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 813       setOperationAction(ISD::XOR,    SVT, Promote);
 814       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 815       setOperationAction(ISD::LOAD,   SVT, Promote);
 816       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 817       setOperationAction(ISD::SELECT, SVT, Promote);
 818       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 819     }
 820
 821     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 822
 823     // Custom lower v2i64 and v2f64 selects.
 824     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 826     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 827     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 828
 829     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 830     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 831     if (!DisableMMX && Subtarget->hasMMX()) {
 832       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 833       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 834     }
 835   }
 836
 837   if (Subtarget->hasSSE41()) {
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // i8 and i16 vectors are custom , because the source register and source
 842     // source memory operand types are not the same width.  f32 vectors are
 843     // custom since the immediate controlling the insert encodes additional
 844     // information.
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 849
 850     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 851     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 853     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 854
 855     if (Subtarget->is64Bit()) {
 856       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 857       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 858     }
 859   }
 860
 861   if (Subtarget->hasSSE42()) {
 862     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 863   }
 864
 865   if (!UseSoftFloat && Subtarget->hasAVX()) {
 866     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 867     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 868     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 869     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 870
 871     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 873     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 874     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 875     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 876     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 879     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 880     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 881     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 882     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 883     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 884     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 885     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 886
 887     // Operations to consider commented out -v16i16 v32i8
 888     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 890     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 891     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 892     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 893     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 894     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 895     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 896     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 897     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 898     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 900     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 901     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 902
 903     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 904     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 905     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 906     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 907
 908     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 909     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 910     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 913
 914     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 915     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 917     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 918     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 919     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 920
 921 #if 0
 922     // Not sure we want to do this since there are no 256-bit integer
 923     // operations in AVX
 924
 925     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 926     // This includes 256-bit vectors
 927     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 928       EVT VT = (MVT::SimpleValueType)i;
 929
 930       // Do not attempt to custom lower non-power-of-2 vectors
 931       if (!isPowerOf2_32(VT.getVectorNumElements()))
 932         continue;
 933
 934       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 935       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 936       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 937     }
 938
 939     if (Subtarget->is64Bit()) {
 940       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 942     }
 943 #endif
 944
 945 #if 0
 946     // Not sure we want to do this since there are no 256-bit integer
 947     // operations in AVX
 948
 949     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 950     // Including 256-bit vectors
 951     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 952       EVT VT = (MVT::SimpleValueType)i;
 953
 954       if (!VT.is256BitVector()) {
 955         continue;
 956       }
 957       setOperationAction(ISD::AND,    VT, Promote);
 958       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 959       setOperationAction(ISD::OR,     VT, Promote);
 960       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 961       setOperationAction(ISD::XOR,    VT, Promote);
 962       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 963       setOperationAction(ISD::LOAD,   VT, Promote);
 964       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 965       setOperationAction(ISD::SELECT, VT, Promote);
 966       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 967     }
 968
 969     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 970 #endif
 971   }
 972
 973   // We want to custom lower some of our intrinsics.
 974   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 975
 976   // Add/Sub/Mul with overflow operations are custom lowered.
 977   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 978   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 979   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 980   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 981   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 982   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 983   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 984   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 985   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 987
 988   if (!Subtarget->is64Bit()) {
 989     // These libcalls are not available in 32-bit.
 990     setLibcallName(RTLIB::SHL_I128, 0);
 991     setLibcallName(RTLIB::SRL_I128, 0);
 992     setLibcallName(RTLIB::SRA_I128, 0);
 993   }
 994
 995   // We have target-specific dag combine patterns for the following nodes:
 996   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 997   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 998   setTargetDAGCombine(ISD::BUILD_VECTOR);
 999   setTargetDAGCombine(ISD::SELECT);
1000   setTargetDAGCombine(ISD::SHL);
1001   setTargetDAGCombine(ISD::SRA);
1002   setTargetDAGCombine(ISD::SRL);
1003   setTargetDAGCombine(ISD::OR);
1004   setTargetDAGCombine(ISD::STORE);
1005   setTargetDAGCombine(ISD::MEMBARRIER);
1006   setTargetDAGCombine(ISD::ZERO_EXTEND);
1007   if (Subtarget->is64Bit())
1008     setTargetDAGCombine(ISD::MUL);
1009
1010   computeRegisterProperties();
1011
1012   // FIXME: These should be based on subtarget info. Plus, the values should
1013   // be smaller when we are in optimizing for size mode.
1014   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1015   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1016   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1017   setPrefLoopAlignment(16);
1018   benefitFromCodePlacementOpt = true;
1019 }
1020
1021
1022 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1023   return MVT::i8;
1024 }
1025
1026
1027 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1028 /// the desired ByVal argument alignment.
1029 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1030   if (MaxAlign == 16)
1031     return;
1032   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1033     if (VTy->getBitWidth() == 128)
1034       MaxAlign = 16;
1035   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1036     unsigned EltAlign = 0;
1037     getMaxByValAlign(ATy->getElementType(), EltAlign);
1038     if (EltAlign > MaxAlign)
1039       MaxAlign = EltAlign;
1040   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1041     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1042       unsigned EltAlign = 0;
1043       getMaxByValAlign(STy->getElementType(i), EltAlign);
1044       if (EltAlign > MaxAlign)
1045         MaxAlign = EltAlign;
1046       if (MaxAlign == 16)
1047         break;
1048     }
1049   }
1050   return;
1051 }
1052
1053 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1054 /// function arguments in the caller parameter area. For X86, aggregates
1055 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1056 /// are at 4-byte boundaries.
1057 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1058   if (Subtarget->is64Bit()) {
1059     // Max of 8 and alignment of type.
1060     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1061     if (TyAlign > 8)
1062       return TyAlign;
1063     return 8;
1064   }
1065
1066   unsigned Align = 4;
1067   if (Subtarget->hasSSE1())
1068     getMaxByValAlign(Ty, Align);
1069   return Align;
1070 }
1071
1072 /// getOptimalMemOpType - Returns the target specific optimal type for load
1073 /// and store operations as a result of memset, memcpy, and memmove
1074 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1075 /// determining it.
1076 EVT
1077 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1078                                        bool isSrcConst, bool isSrcStr,
1079                                        SelectionDAG &DAG) const {
1080   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1081   // linux.  This is because the stack realignment code can't handle certain
1082   // cases like PR2962.  This should be removed when PR2962 is fixed.
1083   const Function *F = DAG.getMachineFunction().getFunction();
1084   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1085   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1086     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1087       return MVT::v4i32;
1088     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1089       return MVT::v4f32;
1090   }
1091   if (Subtarget->is64Bit() && Size >= 8)
1092     return MVT::i64;
1093   return MVT::i32;
1094 }
1095
1096 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1097 /// current function.  The returned value is a member of the
1098 /// MachineJumpTableInfo::JTEntryKind enum.
1099 unsigned X86TargetLowering::getJumpTableEncoding() const {
1100   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1101   // symbol.
1102   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1103       Subtarget->isPICStyleGOT())
1104     return MachineJumpTableInfo::EK_Custom32;
1105
1106   // Otherwise, use the normal jump table encoding heuristics.
1107   return TargetLowering::getJumpTableEncoding();
1108 }
1109
1110 /// getPICBaseSymbol - Return the X86-32 PIC base.
1111 MCSymbol *
1112 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1113                                     MCContext &Ctx) const {
1114   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1115   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1116                                Twine(MF->getFunctionNumber())+"$pb");
1117 }
1118
1119
1120 const MCExpr *
1121 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1122                                              const MachineBasicBlock *MBB,
1123                                              unsigned uid,MCContext &Ctx) const{
1124   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1125          Subtarget->isPICStyleGOT());
1126   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1127   // entries.
1128   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1129                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1130 }
1131
1132 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1133 /// jumptable.
1134 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1135                                                     SelectionDAG &DAG) const {
1136   if (!Subtarget->is64Bit())
1137     // This doesn't have DebugLoc associated with it, but is not really the
1138     // same as a Register.
1139     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1140                        getPointerTy());
1141   return Table;
1142 }
1143
1144 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1145 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1146 /// MCExpr.
1147 const MCExpr *X86TargetLowering::
1148 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1149                              MCContext &Ctx) const {
1150   // X86-64 uses RIP relative addressing based on the jump table label.
1151   if (Subtarget->isPICStyleRIPRel())
1152     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1153
1154   // Otherwise, the reference is relative to the PIC base.
1155   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1156 }
1157
1158 /// getFunctionAlignment - Return the Log2 alignment of this function.
1159 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1160   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1161 }
1162
1163 //===----------------------------------------------------------------------===//
1164 //               Return Value Calling Convention Implementation
1165 //===----------------------------------------------------------------------===//
1166
1167 #include "X86GenCallingConv.inc"
1168
1169 bool
1170 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1171                         const SmallVectorImpl<EVT> &OutTys,
1172                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1173                         SelectionDAG &DAG) {
1174   SmallVector<CCValAssign, 16> RVLocs;
1175   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1176                  RVLocs, *DAG.getContext());
1177   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1178 }
1179
1180 SDValue
1181 X86TargetLowering::LowerReturn(SDValue Chain,
1182                                CallingConv::ID CallConv, bool isVarArg,
1183                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1184                                DebugLoc dl, SelectionDAG &DAG) {
1185
1186   SmallVector<CCValAssign, 16> RVLocs;
1187   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1188                  RVLocs, *DAG.getContext());
1189   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1190
1191   // Add the regs to the liveout set for the function.
1192   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1193   for (unsigned i = 0; i != RVLocs.size(); ++i)
1194     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1195       MRI.addLiveOut(RVLocs[i].getLocReg());
1196
1197   SDValue Flag;
1198
1199   SmallVector<SDValue, 6> RetOps;
1200   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1201   // Operand #1 = Bytes To Pop
1202   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1203
1204   // Copy the result values into the output registers.
1205   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1206     CCValAssign &VA = RVLocs[i];
1207     assert(VA.isRegLoc() && "Can only return in registers!");
1208     SDValue ValToCopy = Outs[i].Val;
1209
1210     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1211     // the RET instruction and handled by the FP Stackifier.
1212     if (VA.getLocReg() == X86::ST0 ||
1213         VA.getLocReg() == X86::ST1) {
1214       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1215       // change the value to the FP stack register class.
1216       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1217         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1218       RetOps.push_back(ValToCopy);
1219       // Don't emit a copytoreg.
1220       continue;
1221     }
1222
1223     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1224     // which is returned in RAX / RDX.
1225     if (Subtarget->is64Bit()) {
1226       EVT ValVT = ValToCopy.getValueType();
1227       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1228         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1229         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1230           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1231       }
1232     }
1233
1234     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1235     Flag = Chain.getValue(1);
1236   }
1237
1238   // The x86-64 ABI for returning structs by value requires that we copy
1239   // the sret argument into %rax for the return. We saved the argument into
1240   // a virtual register in the entry block, so now we copy the value out
1241   // and into %rax.
1242   if (Subtarget->is64Bit() &&
1243       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1244     MachineFunction &MF = DAG.getMachineFunction();
1245     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1246     unsigned Reg = FuncInfo->getSRetReturnReg();
1247     if (!Reg) {
1248       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1249       FuncInfo->setSRetReturnReg(Reg);
1250     }
1251     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1252
1253     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1254     Flag = Chain.getValue(1);
1255
1256     // RAX now acts like a return value.
1257     MRI.addLiveOut(X86::RAX);
1258   }
1259
1260   RetOps[0] = Chain;  // Update chain.
1261
1262   // Add the flag if we have it.
1263   if (Flag.getNode())
1264     RetOps.push_back(Flag);
1265
1266   return DAG.getNode(X86ISD::RET_FLAG, dl,
1267                      MVT::Other, &RetOps[0], RetOps.size());
1268 }
1269
1270 /// LowerCallResult - Lower the result values of a call into the
1271 /// appropriate copies out of appropriate physical registers.
1272 ///
1273 SDValue
1274 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1275                                    CallingConv::ID CallConv, bool isVarArg,
1276                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1277                                    DebugLoc dl, SelectionDAG &DAG,
1278                                    SmallVectorImpl<SDValue> &InVals) {
1279
1280   // Assign locations to each value returned by this call.
1281   SmallVector<CCValAssign, 16> RVLocs;
1282   bool Is64Bit = Subtarget->is64Bit();
1283   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1284                  RVLocs, *DAG.getContext());
1285   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1286
1287   // Copy all of the result registers out of their specified physreg.
1288   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1289     CCValAssign &VA = RVLocs[i];
1290     EVT CopyVT = VA.getValVT();
1291
1292     // If this is x86-64, and we disabled SSE, we can't return FP values
1293     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1294         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1295       llvm_report_error("SSE register return with SSE disabled");
1296     }
1297
1298     // If this is a call to a function that returns an fp value on the floating
1299     // point stack, but where we prefer to use the value in xmm registers, copy
1300     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1301     if ((VA.getLocReg() == X86::ST0 ||
1302          VA.getLocReg() == X86::ST1) &&
1303         isScalarFPTypeInSSEReg(VA.getValVT())) {
1304       CopyVT = MVT::f80;
1305     }
1306
1307     SDValue Val;
1308     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1309       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1310       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1311         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1312                                    MVT::v2i64, InFlag).getValue(1);
1313         Val = Chain.getValue(0);
1314         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1315                           Val, DAG.getConstant(0, MVT::i64));
1316       } else {
1317         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1318                                    MVT::i64, InFlag).getValue(1);
1319         Val = Chain.getValue(0);
1320       }
1321       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1322     } else {
1323       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1324                                  CopyVT, InFlag).getValue(1);
1325       Val = Chain.getValue(0);
1326     }
1327     InFlag = Chain.getValue(2);
1328
1329     if (CopyVT != VA.getValVT()) {
1330       // Round the F80 the right size, which also moves to the appropriate xmm
1331       // register.
1332       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1333                         // This truncation won't change the value.
1334                         DAG.getIntPtrConstant(1));
1335     }
1336
1337     InVals.push_back(Val);
1338   }
1339
1340   return Chain;
1341 }
1342
1343
1344 //===----------------------------------------------------------------------===//
1345 //                C & StdCall & Fast Calling Convention implementation
1346 //===----------------------------------------------------------------------===//
1347 //  StdCall calling convention seems to be standard for many Windows' API
1348 //  routines and around. It differs from C calling convention just a little:
1349 //  callee should clean up the stack, not caller. Symbols should be also
1350 //  decorated in some fancy way :) It doesn't support any vector arguments.
1351 //  For info on fast calling convention see Fast Calling Convention (tail call)
1352 //  implementation LowerX86_32FastCCCallTo.
1353
1354 /// CallIsStructReturn - Determines whether a call uses struct return
1355 /// semantics.
1356 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1357   if (Outs.empty())
1358     return false;
1359
1360   return Outs[0].Flags.isSRet();
1361 }
1362
1363 /// ArgsAreStructReturn - Determines whether a function uses struct
1364 /// return semantics.
1365 static bool
1366 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1367   if (Ins.empty())
1368     return false;
1369
1370   return Ins[0].Flags.isSRet();
1371 }
1372
1373 /// IsCalleePop - Determines whether the callee is required to pop its
1374 /// own arguments. Callee pop is necessary to support tail calls.
1375 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1376   if (IsVarArg)
1377     return false;
1378
1379   switch (CallingConv) {
1380   default:
1381     return false;
1382   case CallingConv::X86_StdCall:
1383     return !Subtarget->is64Bit();
1384   case CallingConv::X86_FastCall:
1385     return !Subtarget->is64Bit();
1386   case CallingConv::Fast:
1387     return GuaranteedTailCallOpt;
1388   case CallingConv::GHC:
1389     return GuaranteedTailCallOpt;
1390   }
1391 }
1392
1393 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1394 /// given CallingConvention value.
1395 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1396   if (Subtarget->is64Bit()) {
1397     if (CC == CallingConv::GHC)
1398       return CC_X86_64_GHC;
1399     else if (Subtarget->isTargetWin64())
1400       return CC_X86_Win64_C;
1401     else
1402       return CC_X86_64_C;
1403   }
1404
1405   if (CC == CallingConv::X86_FastCall)
1406     return CC_X86_32_FastCall;
1407   else if (CC == CallingConv::Fast)
1408     return CC_X86_32_FastCC;
1409   else if (CC == CallingConv::GHC)
1410     return CC_X86_32_GHC;
1411   else
1412     return CC_X86_32_C;
1413 }
1414
1415 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1416 /// by "Src" to address "Dst" with size and alignment information specified by
1417 /// the specific parameter attribute. The copy will be passed as a byval
1418 /// function parameter.
1419 static SDValue
1420 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1421                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1422                           DebugLoc dl) {
1423   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1424   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1425                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1426 }
1427
1428 /// IsTailCallConvention - Return true if the calling convention is one that
1429 /// supports tail call optimization.
1430 static bool IsTailCallConvention(CallingConv::ID CC) {
1431   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1432 }
1433
1434 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1435 /// a tailcall target by changing its ABI.
1436 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1437   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1438 }
1439
1440 SDValue
1441 X86TargetLowering::LowerMemArgument(SDValue Chain,
1442                                     CallingConv::ID CallConv,
1443                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1444                                     DebugLoc dl, SelectionDAG &DAG,
1445                                     const CCValAssign &VA,
1446                                     MachineFrameInfo *MFI,
1447                                     unsigned i) {
1448   // Create the nodes corresponding to a load from this parameter slot.
1449   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1450   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1451   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1452   EVT ValVT;
1453
1454   // If value is passed by pointer we have address passed instead of the value
1455   // itself.
1456   if (VA.getLocInfo() == CCValAssign::Indirect)
1457     ValVT = VA.getLocVT();
1458   else
1459     ValVT = VA.getValVT();
1460
1461   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1462   // changed with more analysis.
1463   // In case of tail call optimization mark all arguments mutable. Since they
1464   // could be overwritten by lowering of arguments in case of a tail call.
1465   if (Flags.isByVal()) {
1466     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1467                                     VA.getLocMemOffset(), isImmutable, false);
1468     return DAG.getFrameIndex(FI, getPointerTy());
1469   } else {
1470     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1471                                     VA.getLocMemOffset(), isImmutable, false);
1472     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1473     return DAG.getLoad(ValVT, dl, Chain, FIN,
1474                        PseudoSourceValue::getFixedStack(FI), 0,
1475                        false, false, 0);
1476   }
1477 }
1478
1479 SDValue
1480 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1481                                         CallingConv::ID CallConv,
1482                                         bool isVarArg,
1483                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1484                                         DebugLoc dl,
1485                                         SelectionDAG &DAG,
1486                                         SmallVectorImpl<SDValue> &InVals) {
1487   MachineFunction &MF = DAG.getMachineFunction();
1488   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1489
1490   const Function* Fn = MF.getFunction();
1491   if (Fn->hasExternalLinkage() &&
1492       Subtarget->isTargetCygMing() &&
1493       Fn->getName() == "main")
1494     FuncInfo->setForceFramePointer(true);
1495
1496   MachineFrameInfo *MFI = MF.getFrameInfo();
1497   bool Is64Bit = Subtarget->is64Bit();
1498   bool IsWin64 = Subtarget->isTargetWin64();
1499
1500   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1501          "Var args not supported with calling convention fastcc or ghc");
1502
1503   // Assign locations to all of the incoming arguments.
1504   SmallVector<CCValAssign, 16> ArgLocs;
1505   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1506                  ArgLocs, *DAG.getContext());
1507   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1508
1509   unsigned LastVal = ~0U;
1510   SDValue ArgValue;
1511   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1512     CCValAssign &VA = ArgLocs[i];
1513     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1514     // places.
1515     assert(VA.getValNo() != LastVal &&
1516            "Don't support value assigned to multiple locs yet");
1517     LastVal = VA.getValNo();
1518
1519     if (VA.isRegLoc()) {
1520       EVT RegVT = VA.getLocVT();
1521       TargetRegisterClass *RC = NULL;
1522       if (RegVT == MVT::i32)
1523         RC = X86::GR32RegisterClass;
1524       else if (Is64Bit && RegVT == MVT::i64)
1525         RC = X86::GR64RegisterClass;
1526       else if (RegVT == MVT::f32)
1527         RC = X86::FR32RegisterClass;
1528       else if (RegVT == MVT::f64)
1529         RC = X86::FR64RegisterClass;
1530       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1531         RC = X86::VR128RegisterClass;
1532       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1533         RC = X86::VR64RegisterClass;
1534       else
1535         llvm_unreachable("Unknown argument type!");
1536
1537       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1538       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1539
1540       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1541       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1542       // right size.
1543       if (VA.getLocInfo() == CCValAssign::SExt)
1544         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1545                                DAG.getValueType(VA.getValVT()));
1546       else if (VA.getLocInfo() == CCValAssign::ZExt)
1547         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1548                                DAG.getValueType(VA.getValVT()));
1549       else if (VA.getLocInfo() == CCValAssign::BCvt)
1550         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1551
1552       if (VA.isExtInLoc()) {
1553         // Handle MMX values passed in XMM regs.
1554         if (RegVT.isVector()) {
1555           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1556                                  ArgValue, DAG.getConstant(0, MVT::i64));
1557           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1558         } else
1559           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1560       }
1561     } else {
1562       assert(VA.isMemLoc());
1563       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1564     }
1565
1566     // If value is passed via pointer - do a load.
1567     if (VA.getLocInfo() == CCValAssign::Indirect)
1568       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1569                              false, false, 0);
1570
1571     InVals.push_back(ArgValue);
1572   }
1573
1574   // The x86-64 ABI for returning structs by value requires that we copy
1575   // the sret argument into %rax for the return. Save the argument into
1576   // a virtual register so that we can access it from the return points.
1577   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1578     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1579     unsigned Reg = FuncInfo->getSRetReturnReg();
1580     if (!Reg) {
1581       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1582       FuncInfo->setSRetReturnReg(Reg);
1583     }
1584     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1585     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1586   }
1587
1588   unsigned StackSize = CCInfo.getNextStackOffset();
1589   // Align stack specially for tail calls.
1590   if (FuncIsMadeTailCallSafe(CallConv))
1591     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1592
1593   // If the function takes variable number of arguments, make a frame index for
1594   // the start of the first vararg value... for expansion of llvm.va_start.
1595   if (isVarArg) {
1596     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1597       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1598     }
1599     if (Is64Bit) {
1600       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1601
1602       // FIXME: We should really autogenerate these arrays
1603       static const unsigned GPR64ArgRegsWin64[] = {
1604         X86::RCX, X86::RDX, X86::R8,  X86::R9
1605       };
1606       static const unsigned XMMArgRegsWin64[] = {
1607         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1608       };
1609       static const unsigned GPR64ArgRegs64Bit[] = {
1610         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1611       };
1612       static const unsigned XMMArgRegs64Bit[] = {
1613         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1614         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1615       };
1616       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1617
1618       if (IsWin64) {
1619         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1620         GPR64ArgRegs = GPR64ArgRegsWin64;
1621         XMMArgRegs = XMMArgRegsWin64;
1622       } else {
1623         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1624         GPR64ArgRegs = GPR64ArgRegs64Bit;
1625         XMMArgRegs = XMMArgRegs64Bit;
1626       }
1627       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1628                                                        TotalNumIntRegs);
1629       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1630                                                        TotalNumXMMRegs);
1631
1632       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1633       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1634              "SSE register cannot be used when SSE is disabled!");
1635       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1636              "SSE register cannot be used when SSE is disabled!");
1637       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1638         // Kernel mode asks for SSE to be disabled, so don't push them
1639         // on the stack.
1640         TotalNumXMMRegs = 0;
1641
1642       // For X86-64, if there are vararg parameters that are passed via
1643       // registers, then we must store them to their spots on the stack so they
1644       // may be loaded by deferencing the result of va_next.
1645       VarArgsGPOffset = NumIntRegs * 8;
1646       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1647       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1648                                                  TotalNumXMMRegs * 16, 16,
1649                                                  false);
1650
1651       // Store the integer parameter registers.
1652       SmallVector<SDValue, 8> MemOps;
1653       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1654       unsigned Offset = VarArgsGPOffset;
1655       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1656         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1657                                   DAG.getIntPtrConstant(Offset));
1658         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1659                                      X86::GR64RegisterClass);
1660         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1661         SDValue Store =
1662           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1663                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1664                        Offset, false, false, 0);
1665         MemOps.push_back(Store);
1666         Offset += 8;
1667       }
1668
1669       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1670         // Now store the XMM (fp + vector) parameter registers.
1671         SmallVector<SDValue, 11> SaveXMMOps;
1672         SaveXMMOps.push_back(Chain);
1673
1674         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1675         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1676         SaveXMMOps.push_back(ALVal);
1677
1678         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1679         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1680
1681         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1682           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1683                                        X86::VR128RegisterClass);
1684           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1685           SaveXMMOps.push_back(Val);
1686         }
1687         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1688                                      MVT::Other,
1689                                      &SaveXMMOps[0], SaveXMMOps.size()));
1690       }
1691
1692       if (!MemOps.empty())
1693         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1694                             &MemOps[0], MemOps.size());
1695     }
1696   }
1697
1698   // Some CCs need callee pop.
1699   if (IsCalleePop(isVarArg, CallConv)) {
1700     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1701   } else {
1702     BytesToPopOnReturn  = 0; // Callee pops nothing.
1703     // If this is an sret function, the return should pop the hidden pointer.
1704     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1705       BytesToPopOnReturn = 4;
1706   }
1707
1708   if (!Is64Bit) {
1709     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1710     if (CallConv == CallingConv::X86_FastCall)
1711       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1712   }
1713
1714   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1715
1716   return Chain;
1717 }
1718
1719 SDValue
1720 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1721                                     SDValue StackPtr, SDValue Arg,
1722                                     DebugLoc dl, SelectionDAG &DAG,
1723                                     const CCValAssign &VA,
1724                                     ISD::ArgFlagsTy Flags) {
1725   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1726   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1727   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1728   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1729   if (Flags.isByVal()) {
1730     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1731   }
1732   return DAG.getStore(Chain, dl, Arg, PtrOff,
1733                       PseudoSourceValue::getStack(), LocMemOffset,
1734                       false, false, 0);
1735 }
1736
1737 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1738 /// optimization is performed and it is required.
1739 SDValue
1740 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1741                                            SDValue &OutRetAddr, SDValue Chain,
1742                                            bool IsTailCall, bool Is64Bit,
1743                                            int FPDiff, DebugLoc dl) {
1744   // Adjust the Return address stack slot.
1745   EVT VT = getPointerTy();
1746   OutRetAddr = getReturnAddressFrameIndex(DAG);
1747
1748   // Load the "old" Return address.
1749   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1750   return SDValue(OutRetAddr.getNode(), 1);
1751 }
1752
1753 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1754 /// optimization is performed and it is required (FPDiff!=0).
1755 static SDValue
1756 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1757                          SDValue Chain, SDValue RetAddrFrIdx,
1758                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1759   // Store the return address to the appropriate stack slot.
1760   if (!FPDiff) return Chain;
1761   // Calculate the new stack slot for the return address.
1762   int SlotSize = Is64Bit ? 8 : 4;
1763   int NewReturnAddrFI =
1764     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1765   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1766   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1767   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1768                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1769                        false, false, 0);
1770   return Chain;
1771 }
1772
1773 SDValue
1774 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1775                              CallingConv::ID CallConv, bool isVarArg,
1776                              bool &isTailCall,
1777                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1778                              const SmallVectorImpl<ISD::InputArg> &Ins,
1779                              DebugLoc dl, SelectionDAG &DAG,
1780                              SmallVectorImpl<SDValue> &InVals) {
1781   MachineFunction &MF = DAG.getMachineFunction();
1782   bool Is64Bit        = Subtarget->is64Bit();
1783   bool IsStructRet    = CallIsStructReturn(Outs);
1784   bool IsSibcall      = false;
1785
1786   if (isTailCall) {
1787     // Check if it's really possible to do a tail call.
1788     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1789                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1790                                                    Outs, Ins, DAG);
1791
1792     // Sibcalls are automatically detected tailcalls which do not require
1793     // ABI changes.
1794     if (!GuaranteedTailCallOpt && isTailCall)
1795       IsSibcall = true;
1796
1797     if (isTailCall)
1798       ++NumTailCalls;
1799   }
1800
1801   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1802          "Var args not supported with calling convention fastcc or ghc");
1803
1804   // Analyze operands of the call, assigning locations to each operand.
1805   SmallVector<CCValAssign, 16> ArgLocs;
1806   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1807                  ArgLocs, *DAG.getContext());
1808   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1809
1810   // Get a count of how many bytes are to be pushed on the stack.
1811   unsigned NumBytes = CCInfo.getNextStackOffset();
1812   if (IsSibcall)
1813     // This is a sibcall. The memory operands are available in caller's
1814     // own caller's stack.
1815     NumBytes = 0;
1816   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1817     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1818
1819   int FPDiff = 0;
1820   if (isTailCall && !IsSibcall) {
1821     // Lower arguments at fp - stackoffset + fpdiff.
1822     unsigned NumBytesCallerPushed =
1823       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1824     FPDiff = NumBytesCallerPushed - NumBytes;
1825
1826     // Set the delta of movement of the returnaddr stackslot.
1827     // But only set if delta is greater than previous delta.
1828     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1829       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1830   }
1831
1832   if (!IsSibcall)
1833     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1834
1835   SDValue RetAddrFrIdx;
1836   // Load return adress for tail calls.
1837   if (isTailCall && FPDiff)
1838     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1839                                     Is64Bit, FPDiff, dl);
1840
1841   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1842   SmallVector<SDValue, 8> MemOpChains;
1843   SDValue StackPtr;
1844
1845   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1846   // of tail call optimization arguments are handle later.
1847   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1848     CCValAssign &VA = ArgLocs[i];
1849     EVT RegVT = VA.getLocVT();
1850     SDValue Arg = Outs[i].Val;
1851     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1852     bool isByVal = Flags.isByVal();
1853
1854     // Promote the value if needed.
1855     switch (VA.getLocInfo()) {
1856     default: llvm_unreachable("Unknown loc info!");
1857     case CCValAssign::Full: break;
1858     case CCValAssign::SExt:
1859       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1860       break;
1861     case CCValAssign::ZExt:
1862       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1863       break;
1864     case CCValAssign::AExt:
1865       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1866         // Special case: passing MMX values in XMM registers.
1867         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1868         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1869         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1870       } else
1871         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1872       break;
1873     case CCValAssign::BCvt:
1874       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1875       break;
1876     case CCValAssign::Indirect: {
1877       // Store the argument.
1878       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1879       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1880       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1881                            PseudoSourceValue::getFixedStack(FI), 0,
1882                            false, false, 0);
1883       Arg = SpillSlot;
1884       break;
1885     }
1886     }
1887
1888     if (VA.isRegLoc()) {
1889       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1890     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1891       assert(VA.isMemLoc());
1892       if (StackPtr.getNode() == 0)
1893         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1894       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1895                                              dl, DAG, VA, Flags));
1896     }
1897   }
1898
1899   if (!MemOpChains.empty())
1900     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1901                         &MemOpChains[0], MemOpChains.size());
1902
1903   // Build a sequence of copy-to-reg nodes chained together with token chain
1904   // and flag operands which copy the outgoing args into registers.
1905   SDValue InFlag;
1906   // Tail call byval lowering might overwrite argument registers so in case of
1907   // tail call optimization the copies to registers are lowered later.
1908   if (!isTailCall)
1909     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1910       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1911                                RegsToPass[i].second, InFlag);
1912       InFlag = Chain.getValue(1);
1913     }
1914
1915   if (Subtarget->isPICStyleGOT()) {
1916     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1917     // GOT pointer.
1918     if (!isTailCall) {
1919       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1920                                DAG.getNode(X86ISD::GlobalBaseReg,
1921                                            DebugLoc::getUnknownLoc(),
1922                                            getPointerTy()),
1923                                InFlag);
1924       InFlag = Chain.getValue(1);
1925     } else {
1926       // If we are tail calling and generating PIC/GOT style code load the
1927       // address of the callee into ECX. The value in ecx is used as target of
1928       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1929       // for tail calls on PIC/GOT architectures. Normally we would just put the
1930       // address of GOT into ebx and then call target@PLT. But for tail calls
1931       // ebx would be restored (since ebx is callee saved) before jumping to the
1932       // target@PLT.
1933
1934       // Note: The actual moving to ECX is done further down.
1935       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1936       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1937           !G->getGlobal()->hasProtectedVisibility())
1938         Callee = LowerGlobalAddress(Callee, DAG);
1939       else if (isa<ExternalSymbolSDNode>(Callee))
1940         Callee = LowerExternalSymbol(Callee, DAG);
1941     }
1942   }
1943
1944   if (Is64Bit && isVarArg) {
1945     // From AMD64 ABI document:
1946     // For calls that may call functions that use varargs or stdargs
1947     // (prototype-less calls or calls to functions containing ellipsis (...) in
1948     // the declaration) %al is used as hidden argument to specify the number
1949     // of SSE registers used. The contents of %al do not need to match exactly
1950     // the number of registers, but must be an ubound on the number of SSE
1951     // registers used and is in the range 0 - 8 inclusive.
1952
1953     // FIXME: Verify this on Win64
1954     // Count the number of XMM registers allocated.
1955     static const unsigned XMMArgRegs[] = {
1956       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1957       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1958     };
1959     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1960     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1961            && "SSE registers cannot be used when SSE is disabled");
1962
1963     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1964                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1965     InFlag = Chain.getValue(1);
1966   }
1967
1968
1969   // For tail calls lower the arguments to the 'real' stack slot.
1970   if (isTailCall) {
1971     // Force all the incoming stack arguments to be loaded from the stack
1972     // before any new outgoing arguments are stored to the stack, because the
1973     // outgoing stack slots may alias the incoming argument stack slots, and
1974     // the alias isn't otherwise explicit. This is slightly more conservative
1975     // than necessary, because it means that each store effectively depends
1976     // on every argument instead of just those arguments it would clobber.
1977     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1978
1979     SmallVector<SDValue, 8> MemOpChains2;
1980     SDValue FIN;
1981     int FI = 0;
1982     // Do not flag preceeding copytoreg stuff together with the following stuff.
1983     InFlag = SDValue();
1984     if (GuaranteedTailCallOpt) {
1985       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1986         CCValAssign &VA = ArgLocs[i];
1987         if (VA.isRegLoc())
1988           continue;
1989         assert(VA.isMemLoc());
1990         SDValue Arg = Outs[i].Val;
1991         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1992         // Create frame index.
1993         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1994         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1995         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1996         FIN = DAG.getFrameIndex(FI, getPointerTy());
1997
1998         if (Flags.isByVal()) {
1999           // Copy relative to framepointer.
2000           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2001           if (StackPtr.getNode() == 0)
2002             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2003                                           getPointerTy());
2004           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2005
2006           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2007                                                            ArgChain,
2008                                                            Flags, DAG, dl));
2009         } else {
2010           // Store relative to framepointer.
2011           MemOpChains2.push_back(
2012             DAG.getStore(ArgChain, dl, Arg, FIN,
2013                          PseudoSourceValue::getFixedStack(FI), 0,
2014                          false, false, 0));
2015         }
2016       }
2017     }
2018
2019     if (!MemOpChains2.empty())
2020       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2021                           &MemOpChains2[0], MemOpChains2.size());
2022
2023     // Copy arguments to their registers.
2024     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2025       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2026                                RegsToPass[i].second, InFlag);
2027       InFlag = Chain.getValue(1);
2028     }
2029     InFlag =SDValue();
2030
2031     // Store the return address to the appropriate stack slot.
2032     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2033                                      FPDiff, dl);
2034   }
2035
2036   bool WasGlobalOrExternal = false;
2037   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2038     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2039     // In the 64-bit large code model, we have to make all calls
2040     // through a register, since the call instruction's 32-bit
2041     // pc-relative offset may not be large enough to hold the whole
2042     // address.
2043   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2044     WasGlobalOrExternal = true;
2045     // If the callee is a GlobalAddress node (quite common, every direct call
2046     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2047     // it.
2048
2049     // We should use extra load for direct calls to dllimported functions in
2050     // non-JIT mode.
2051     GlobalValue *GV = G->getGlobal();
2052     if (!GV->hasDLLImportLinkage()) {
2053       unsigned char OpFlags = 0;
2054
2055       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2056       // external symbols most go through the PLT in PIC mode.  If the symbol
2057       // has hidden or protected visibility, or if it is static or local, then
2058       // we don't need to use the PLT - we can directly call it.
2059       if (Subtarget->isTargetELF() &&
2060           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2061           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2062         OpFlags = X86II::MO_PLT;
2063       } else if (Subtarget->isPICStyleStubAny() &&
2064                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2065                Subtarget->getDarwinVers() < 9) {
2066         // PC-relative references to external symbols should go through $stub,
2067         // unless we're building with the leopard linker or later, which
2068         // automatically synthesizes these stubs.
2069         OpFlags = X86II::MO_DARWIN_STUB;
2070       }
2071
2072       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2073                                           G->getOffset(), OpFlags);
2074     }
2075   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2076     WasGlobalOrExternal = true;
2077     unsigned char OpFlags = 0;
2078
2079     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2080     // symbols should go through the PLT.
2081     if (Subtarget->isTargetELF() &&
2082         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2083       OpFlags = X86II::MO_PLT;
2084     } else if (Subtarget->isPICStyleStubAny() &&
2085              Subtarget->getDarwinVers() < 9) {
2086       // PC-relative references to external symbols should go through $stub,
2087       // unless we're building with the leopard linker or later, which
2088       // automatically synthesizes these stubs.
2089       OpFlags = X86II::MO_DARWIN_STUB;
2090     }
2091
2092     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2093                                          OpFlags);
2094   }
2095
2096   // Returns a chain & a flag for retval copy to use.
2097   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2098   SmallVector<SDValue, 8> Ops;
2099
2100   if (!IsSibcall && isTailCall) {
2101     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2102                            DAG.getIntPtrConstant(0, true), InFlag);
2103     InFlag = Chain.getValue(1);
2104   }
2105
2106   Ops.push_back(Chain);
2107   Ops.push_back(Callee);
2108
2109   if (isTailCall)
2110     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2111
2112   // Add argument registers to the end of the list so that they are known live
2113   // into the call.
2114   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2115     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2116                                   RegsToPass[i].second.getValueType()));
2117
2118   // Add an implicit use GOT pointer in EBX.
2119   if (!isTailCall && Subtarget->isPICStyleGOT())
2120     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2121
2122   // Add an implicit use of AL for x86 vararg functions.
2123   if (Is64Bit && isVarArg)
2124     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2125
2126   if (InFlag.getNode())
2127     Ops.push_back(InFlag);
2128
2129   if (isTailCall) {
2130     // If this is the first return lowered for this function, add the regs
2131     // to the liveout set for the function.
2132     if (MF.getRegInfo().liveout_empty()) {
2133       SmallVector<CCValAssign, 16> RVLocs;
2134       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2135                      *DAG.getContext());
2136       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2137       for (unsigned i = 0; i != RVLocs.size(); ++i)
2138         if (RVLocs[i].isRegLoc())
2139           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2140     }
2141     return DAG.getNode(X86ISD::TC_RETURN, dl,
2142                        NodeTys, &Ops[0], Ops.size());
2143   }
2144
2145   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2146   InFlag = Chain.getValue(1);
2147
2148   // Create the CALLSEQ_END node.
2149   unsigned NumBytesForCalleeToPush;
2150   if (IsCalleePop(isVarArg, CallConv))
2151     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2152   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2153     // If this is a call to a struct-return function, the callee
2154     // pops the hidden struct pointer, so we have to push it back.
2155     // This is common for Darwin/X86, Linux & Mingw32 targets.
2156     NumBytesForCalleeToPush = 4;
2157   else
2158     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2159
2160   // Returns a flag for retval copy to use.
2161   if (!IsSibcall) {
2162     Chain = DAG.getCALLSEQ_END(Chain,
2163                                DAG.getIntPtrConstant(NumBytes, true),
2164                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2165                                                      true),
2166                                InFlag);
2167     InFlag = Chain.getValue(1);
2168   }
2169
2170   // Handle result values, copying them out of physregs into vregs that we
2171   // return.
2172   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2173                          Ins, dl, DAG, InVals);
2174 }
2175
2176
2177 //===----------------------------------------------------------------------===//
2178 //                Fast Calling Convention (tail call) implementation
2179 //===----------------------------------------------------------------------===//
2180
2181 //  Like std call, callee cleans arguments, convention except that ECX is
2182 //  reserved for storing the tail called function address. Only 2 registers are
2183 //  free for argument passing (inreg). Tail call optimization is performed
2184 //  provided:
2185 //                * tailcallopt is enabled
2186 //                * caller/callee are fastcc
2187 //  On X86_64 architecture with GOT-style position independent code only local
2188 //  (within module) calls are supported at the moment.
2189 //  To keep the stack aligned according to platform abi the function
2190 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2191 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2192 //  If a tail called function callee has more arguments than the caller the
2193 //  caller needs to make sure that there is room to move the RETADDR to. This is
2194 //  achieved by reserving an area the size of the argument delta right after the
2195 //  original REtADDR, but before the saved framepointer or the spilled registers
2196 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2197 //  stack layout:
2198 //    arg1
2199 //    arg2
2200 //    RETADDR
2201 //    [ new RETADDR
2202 //      move area ]
2203 //    (possible EBP)
2204 //    ESI
2205 //    EDI
2206 //    local1 ..
2207
2208 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2209 /// for a 16 byte align requirement.
2210 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2211                                                         SelectionDAG& DAG) {
2212   MachineFunction &MF = DAG.getMachineFunction();
2213   const TargetMachine &TM = MF.getTarget();
2214   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2215   unsigned StackAlignment = TFI.getStackAlignment();
2216   uint64_t AlignMask = StackAlignment - 1;
2217   int64_t Offset = StackSize;
2218   uint64_t SlotSize = TD->getPointerSize();
2219   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2220     // Number smaller than 12 so just add the difference.
2221     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2222   } else {
2223     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2224     Offset = ((~AlignMask) & Offset) + StackAlignment +
2225       (StackAlignment-SlotSize);
2226   }
2227   return Offset;
2228 }
2229
2230 /// MatchingStackOffset - Return true if the given stack call argument is
2231 /// already available in the same position (relatively) of the caller's
2232 /// incoming argument stack.
2233 static
2234 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2235                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2236                          const X86InstrInfo *TII) {
2237   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2238   int FI = INT_MAX;
2239   if (Arg.getOpcode() == ISD::CopyFromReg) {
2240     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2241     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2242       return false;
2243     MachineInstr *Def = MRI->getVRegDef(VR);
2244     if (!Def)
2245       return false;
2246     if (!Flags.isByVal()) {
2247       if (!TII->isLoadFromStackSlot(Def, FI))
2248         return false;
2249     } else {
2250       unsigned Opcode = Def->getOpcode();
2251       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2252           Def->getOperand(1).isFI()) {
2253         FI = Def->getOperand(1).getIndex();
2254         Bytes = Flags.getByValSize();
2255       } else
2256         return false;
2257     }
2258   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2259     if (Flags.isByVal())
2260       // ByVal argument is passed in as a pointer but it's now being
2261       // dereferenced. e.g.
2262       // define @foo(%struct.X* %A) {
2263       //   tail call @bar(%struct.X* byval %A)
2264       // }
2265       return false;
2266     SDValue Ptr = Ld->getBasePtr();
2267     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2268     if (!FINode)
2269       return false;
2270     FI = FINode->getIndex();
2271   } else
2272     return false;
2273
2274   assert(FI != INT_MAX);
2275   if (!MFI->isFixedObjectIndex(FI))
2276     return false;
2277   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2278 }
2279
2280 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2281 /// for tail call optimization. Targets which want to do tail call
2282 /// optimization should implement this function.
2283 bool
2284 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2285                                                      CallingConv::ID CalleeCC,
2286                                                      bool isVarArg,
2287                                                      bool isCalleeStructRet,
2288                                                      bool isCallerStructRet,
2289                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2290                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2291                                                      SelectionDAG& DAG) const {
2292   if (!IsTailCallConvention(CalleeCC) &&
2293       CalleeCC != CallingConv::C)
2294     return false;
2295
2296   // If -tailcallopt is specified, make fastcc functions tail-callable.
2297   const MachineFunction &MF = DAG.getMachineFunction();
2298   const Function *CallerF = DAG.getMachineFunction().getFunction();
2299   if (GuaranteedTailCallOpt) {
2300     if (IsTailCallConvention(CalleeCC) &&
2301         CallerF->getCallingConv() == CalleeCC)
2302       return true;
2303     return false;
2304   }
2305
2306   // Look for obvious safe cases to perform tail call optimization that does not
2307   // requite ABI changes. This is what gcc calls sibcall.
2308
2309   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2310   // emit a special epilogue.
2311   if (RegInfo->needsStackRealignment(MF))
2312     return false;
2313
2314   // Do not sibcall optimize vararg calls unless the call site is not passing any
2315   // arguments.
2316   if (isVarArg && !Outs.empty())
2317     return false;
2318
2319   // Also avoid sibcall optimization if either caller or callee uses struct
2320   // return semantics.
2321   if (isCalleeStructRet || isCallerStructRet)
2322     return false;
2323
2324   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2325   // Therefore if it's not used by the call it is not safe to optimize this into
2326   // a sibcall.
2327   bool Unused = false;
2328   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2329     if (!Ins[i].Used) {
2330       Unused = true;
2331       break;
2332     }
2333   }
2334   if (Unused) {
2335     SmallVector<CCValAssign, 16> RVLocs;
2336     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2337                    RVLocs, *DAG.getContext());
2338     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2339     for (unsigned i = 0; i != RVLocs.size(); ++i) {
2340       CCValAssign &VA = RVLocs[i];
2341       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2342         return false;
2343     }
2344   }
2345
2346   // If the callee takes no arguments then go on to check the results of the
2347   // call.
2348   if (!Outs.empty()) {
2349     // Check if stack adjustment is needed. For now, do not do this if any
2350     // argument is passed on the stack.
2351     SmallVector<CCValAssign, 16> ArgLocs;
2352     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2353                    ArgLocs, *DAG.getContext());
2354     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2355     if (CCInfo.getNextStackOffset()) {
2356       MachineFunction &MF = DAG.getMachineFunction();
2357       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2358         return false;
2359       if (Subtarget->isTargetWin64())
2360         // Win64 ABI has additional complications.
2361         return false;
2362
2363       // Check if the arguments are already laid out in the right way as
2364       // the caller's fixed stack objects.
2365       MachineFrameInfo *MFI = MF.getFrameInfo();
2366       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2367       const X86InstrInfo *TII =
2368         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2369       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2370         CCValAssign &VA = ArgLocs[i];
2371         EVT RegVT = VA.getLocVT();
2372         SDValue Arg = Outs[i].Val;
2373         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2374         if (VA.getLocInfo() == CCValAssign::Indirect)
2375           return false;
2376         if (!VA.isRegLoc()) {
2377           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2378                                    MFI, MRI, TII))
2379             return false;
2380         }
2381       }
2382     }
2383   }
2384
2385   return true;
2386 }
2387
2388 FastISel *
2389 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2390                             DwarfWriter *dw,
2391                             DenseMap<const Value *, unsigned> &vm,
2392                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2393                             DenseMap<const AllocaInst *, int> &am
2394 #ifndef NDEBUG
2395                           , SmallSet<Instruction*, 8> &cil
2396 #endif
2397                                   ) {
2398   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2399 #ifndef NDEBUG
2400                              , cil
2401 #endif
2402                              );
2403 }
2404
2405
2406 //===----------------------------------------------------------------------===//
2407 //                           Other Lowering Hooks
2408 //===----------------------------------------------------------------------===//
2409
2410
2411 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2412   MachineFunction &MF = DAG.getMachineFunction();
2413   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2414   int ReturnAddrIndex = FuncInfo->getRAIndex();
2415
2416   if (ReturnAddrIndex == 0) {
2417     // Set up a frame object for the return address.
2418     uint64_t SlotSize = TD->getPointerSize();
2419     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2420                                                            false, false);
2421     FuncInfo->setRAIndex(ReturnAddrIndex);
2422   }
2423
2424   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2425 }
2426
2427
2428 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2429                                        bool hasSymbolicDisplacement) {
2430   // Offset should fit into 32 bit immediate field.
2431   if (!isInt<32>(Offset))
2432     return false;
2433
2434   // If we don't have a symbolic displacement - we don't have any extra
2435   // restrictions.
2436   if (!hasSymbolicDisplacement)
2437     return true;
2438
2439   // FIXME: Some tweaks might be needed for medium code model.
2440   if (M != CodeModel::Small && M != CodeModel::Kernel)
2441     return false;
2442
2443   // For small code model we assume that latest object is 16MB before end of 31
2444   // bits boundary. We may also accept pretty large negative constants knowing
2445   // that all objects are in the positive half of address space.
2446   if (M == CodeModel::Small && Offset < 16*1024*1024)
2447     return true;
2448
2449   // For kernel code model we know that all object resist in the negative half
2450   // of 32bits address space. We may not accept negative offsets, since they may
2451   // be just off and we may accept pretty large positive ones.
2452   if (M == CodeModel::Kernel && Offset > 0)
2453     return true;
2454
2455   return false;
2456 }
2457
2458 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2459 /// specific condition code, returning the condition code and the LHS/RHS of the
2460 /// comparison to make.
2461 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2462                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2463   if (!isFP) {
2464     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2465       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2466         // X > -1   -> X == 0, jump !sign.
2467         RHS = DAG.getConstant(0, RHS.getValueType());
2468         return X86::COND_NS;
2469       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2470         // X < 0   -> X == 0, jump on sign.
2471         return X86::COND_S;
2472       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2473         // X < 1   -> X <= 0
2474         RHS = DAG.getConstant(0, RHS.getValueType());
2475         return X86::COND_LE;
2476       }
2477     }
2478
2479     switch (SetCCOpcode) {
2480     default: llvm_unreachable("Invalid integer condition!");
2481     case ISD::SETEQ:  return X86::COND_E;
2482     case ISD::SETGT:  return X86::COND_G;
2483     case ISD::SETGE:  return X86::COND_GE;
2484     case ISD::SETLT:  return X86::COND_L;
2485     case ISD::SETLE:  return X86::COND_LE;
2486     case ISD::SETNE:  return X86::COND_NE;
2487     case ISD::SETULT: return X86::COND_B;
2488     case ISD::SETUGT: return X86::COND_A;
2489     case ISD::SETULE: return X86::COND_BE;
2490     case ISD::SETUGE: return X86::COND_AE;
2491     }
2492   }
2493
2494   // First determine if it is required or is profitable to flip the operands.
2495
2496   // If LHS is a foldable load, but RHS is not, flip the condition.
2497   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2498       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2499     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2500     std::swap(LHS, RHS);
2501   }
2502
2503   switch (SetCCOpcode) {
2504   default: break;
2505   case ISD::SETOLT:
2506   case ISD::SETOLE:
2507   case ISD::SETUGT:
2508   case ISD::SETUGE:
2509     std::swap(LHS, RHS);
2510     break;
2511   }
2512
2513   // On a floating point condition, the flags are set as follows:
2514   // ZF  PF  CF   op
2515   //  0 | 0 | 0 | X > Y
2516   //  0 | 0 | 1 | X < Y
2517   //  1 | 0 | 0 | X == Y
2518   //  1 | 1 | 1 | unordered
2519   switch (SetCCOpcode) {
2520   default: llvm_unreachable("Condcode should be pre-legalized away");
2521   case ISD::SETUEQ:
2522   case ISD::SETEQ:   return X86::COND_E;
2523   case ISD::SETOLT:              // flipped
2524   case ISD::SETOGT:
2525   case ISD::SETGT:   return X86::COND_A;
2526   case ISD::SETOLE:              // flipped
2527   case ISD::SETOGE:
2528   case ISD::SETGE:   return X86::COND_AE;
2529   case ISD::SETUGT:              // flipped
2530   case ISD::SETULT:
2531   case ISD::SETLT:   return X86::COND_B;
2532   case ISD::SETUGE:              // flipped
2533   case ISD::SETULE:
2534   case ISD::SETLE:   return X86::COND_BE;
2535   case ISD::SETONE:
2536   case ISD::SETNE:   return X86::COND_NE;
2537   case ISD::SETUO:   return X86::COND_P;
2538   case ISD::SETO:    return X86::COND_NP;
2539   case ISD::SETOEQ:
2540   case ISD::SETUNE:  return X86::COND_INVALID;
2541   }
2542 }
2543
2544 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2545 /// code. Current x86 isa includes the following FP cmov instructions:
2546 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2547 static bool hasFPCMov(unsigned X86CC) {
2548   switch (X86CC) {
2549   default:
2550     return false;
2551   case X86::COND_B:
2552   case X86::COND_BE:
2553   case X86::COND_E:
2554   case X86::COND_P:
2555   case X86::COND_A:
2556   case X86::COND_AE:
2557   case X86::COND_NE:
2558   case X86::COND_NP:
2559     return true;
2560   }
2561 }
2562
2563 /// isFPImmLegal - Returns true if the target can instruction select the
2564 /// specified FP immediate natively. If false, the legalizer will
2565 /// materialize the FP immediate as a load from a constant pool.
2566 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2567   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2568     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2569       return true;
2570   }
2571   return false;
2572 }
2573
2574 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2575 /// the specified range (L, H].
2576 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2577   return (Val < 0) || (Val >= Low && Val < Hi);
2578 }
2579
2580 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2581 /// specified value.
2582 static bool isUndefOrEqual(int Val, int CmpVal) {
2583   if (Val < 0 || Val == CmpVal)
2584     return true;
2585   return false;
2586 }
2587
2588 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2589 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2590 /// the second operand.
2591 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2592   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2593     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2594   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2595     return (Mask[0] < 2 && Mask[1] < 2);
2596   return false;
2597 }
2598
2599 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2600   SmallVector<int, 8> M;
2601   N->getMask(M);
2602   return ::isPSHUFDMask(M, N->getValueType(0));
2603 }
2604
2605 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2606 /// is suitable for input to PSHUFHW.
2607 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2608   if (VT != MVT::v8i16)
2609     return false;
2610
2611   // Lower quadword copied in order or undef.
2612   for (int i = 0; i != 4; ++i)
2613     if (Mask[i] >= 0 && Mask[i] != i)
2614       return false;
2615
2616   // Upper quadword shuffled.
2617   for (int i = 4; i != 8; ++i)
2618     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2619       return false;
2620
2621   return true;
2622 }
2623
2624 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2625   SmallVector<int, 8> M;
2626   N->getMask(M);
2627   return ::isPSHUFHWMask(M, N->getValueType(0));
2628 }
2629
2630 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2631 /// is suitable for input to PSHUFLW.
2632 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2633   if (VT != MVT::v8i16)
2634     return false;
2635
2636   // Upper quadword copied in order.
2637   for (int i = 4; i != 8; ++i)
2638     if (Mask[i] >= 0 && Mask[i] != i)
2639       return false;
2640
2641   // Lower quadword shuffled.
2642   for (int i = 0; i != 4; ++i)
2643     if (Mask[i] >= 4)
2644       return false;
2645
2646   return true;
2647 }
2648
2649 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2650   SmallVector<int, 8> M;
2651   N->getMask(M);
2652   return ::isPSHUFLWMask(M, N->getValueType(0));
2653 }
2654
2655 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2656 /// is suitable for input to PALIGNR.
2657 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2658                           bool hasSSSE3) {
2659   int i, e = VT.getVectorNumElements();
2660
2661   // Do not handle v2i64 / v2f64 shuffles with palignr.
2662   if (e < 4 || !hasSSSE3)
2663     return false;
2664
2665   for (i = 0; i != e; ++i)
2666     if (Mask[i] >= 0)
2667       break;
2668
2669   // All undef, not a palignr.
2670   if (i == e)
2671     return false;
2672
2673   // Determine if it's ok to perform a palignr with only the LHS, since we
2674   // don't have access to the actual shuffle elements to see if RHS is undef.
2675   bool Unary = Mask[i] < (int)e;
2676   bool NeedsUnary = false;
2677
2678   int s = Mask[i] - i;
2679
2680   // Check the rest of the elements to see if they are consecutive.
2681   for (++i; i != e; ++i) {
2682     int m = Mask[i];
2683     if (m < 0)
2684       continue;
2685
2686     Unary = Unary && (m < (int)e);
2687     NeedsUnary = NeedsUnary || (m < s);
2688
2689     if (NeedsUnary && !Unary)
2690       return false;
2691     if (Unary && m != ((s+i) & (e-1)))
2692       return false;
2693     if (!Unary && m != (s+i))
2694       return false;
2695   }
2696   return true;
2697 }
2698
2699 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2700   SmallVector<int, 8> M;
2701   N->getMask(M);
2702   return ::isPALIGNRMask(M, N->getValueType(0), true);
2703 }
2704
2705 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2706 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2707 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2708   int NumElems = VT.getVectorNumElements();
2709   if (NumElems != 2 && NumElems != 4)
2710     return false;
2711
2712   int Half = NumElems / 2;
2713   for (int i = 0; i < Half; ++i)
2714     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2715       return false;
2716   for (int i = Half; i < NumElems; ++i)
2717     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2718       return false;
2719
2720   return true;
2721 }
2722
2723 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2724   SmallVector<int, 8> M;
2725   N->getMask(M);
2726   return ::isSHUFPMask(M, N->getValueType(0));
2727 }
2728
2729 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2730 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2731 /// half elements to come from vector 1 (which would equal the dest.) and
2732 /// the upper half to come from vector 2.
2733 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2734   int NumElems = VT.getVectorNumElements();
2735
2736   if (NumElems != 2 && NumElems != 4)
2737     return false;
2738
2739   int Half = NumElems / 2;
2740   for (int i = 0; i < Half; ++i)
2741     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2742       return false;
2743   for (int i = Half; i < NumElems; ++i)
2744     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2745       return false;
2746   return true;
2747 }
2748
2749 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2750   SmallVector<int, 8> M;
2751   N->getMask(M);
2752   return isCommutedSHUFPMask(M, N->getValueType(0));
2753 }
2754
2755 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2756 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2757 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2758   if (N->getValueType(0).getVectorNumElements() != 4)
2759     return false;
2760
2761   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2762   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2763          isUndefOrEqual(N->getMaskElt(1), 7) &&
2764          isUndefOrEqual(N->getMaskElt(2), 2) &&
2765          isUndefOrEqual(N->getMaskElt(3), 3);
2766 }
2767
2768 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2769 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2770 /// <2, 3, 2, 3>
2771 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2772   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2773
2774   if (NumElems != 4)
2775     return false;
2776
2777   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2778   isUndefOrEqual(N->getMaskElt(1), 3) &&
2779   isUndefOrEqual(N->getMaskElt(2), 2) &&
2780   isUndefOrEqual(N->getMaskElt(3), 3);
2781 }
2782
2783 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2784 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2785 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2786   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2787
2788   if (NumElems != 2 && NumElems != 4)
2789     return false;
2790
2791   for (unsigned i = 0; i < NumElems/2; ++i)
2792     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2793       return false;
2794
2795   for (unsigned i = NumElems/2; i < NumElems; ++i)
2796     if (!isUndefOrEqual(N->getMaskElt(i), i))
2797       return false;
2798
2799   return true;
2800 }
2801
2802 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2803 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2804 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2805   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2806
2807   if (NumElems != 2 && NumElems != 4)
2808     return false;
2809
2810   for (unsigned i = 0; i < NumElems/2; ++i)
2811     if (!isUndefOrEqual(N->getMaskElt(i), i))
2812       return false;
2813
2814   for (unsigned i = 0; i < NumElems/2; ++i)
2815     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2816       return false;
2817
2818   return true;
2819 }
2820
2821 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2822 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2823 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2824                          bool V2IsSplat = false) {
2825   int NumElts = VT.getVectorNumElements();
2826   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2827     return false;
2828
2829   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2830     int BitI  = Mask[i];
2831     int BitI1 = Mask[i+1];
2832     if (!isUndefOrEqual(BitI, j))
2833       return false;
2834     if (V2IsSplat) {
2835       if (!isUndefOrEqual(BitI1, NumElts))
2836         return false;
2837     } else {
2838       if (!isUndefOrEqual(BitI1, j + NumElts))
2839         return false;
2840     }
2841   }
2842   return true;
2843 }
2844
2845 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2846   SmallVector<int, 8> M;
2847   N->getMask(M);
2848   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2849 }
2850
2851 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2852 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2853 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2854                          bool V2IsSplat = false) {
2855   int NumElts = VT.getVectorNumElements();
2856   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2857     return false;
2858
2859   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2860     int BitI  = Mask[i];
2861     int BitI1 = Mask[i+1];
2862     if (!isUndefOrEqual(BitI, j + NumElts/2))
2863       return false;
2864     if (V2IsSplat) {
2865       if (isUndefOrEqual(BitI1, NumElts))
2866         return false;
2867     } else {
2868       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2869         return false;
2870     }
2871   }
2872   return true;
2873 }
2874
2875 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2876   SmallVector<int, 8> M;
2877   N->getMask(M);
2878   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2879 }
2880
2881 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2882 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2883 /// <0, 0, 1, 1>
2884 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2885   int NumElems = VT.getVectorNumElements();
2886   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2887     return false;
2888
2889   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2890     int BitI  = Mask[i];
2891     int BitI1 = Mask[i+1];
2892     if (!isUndefOrEqual(BitI, j))
2893       return false;
2894     if (!isUndefOrEqual(BitI1, j))
2895       return false;
2896   }
2897   return true;
2898 }
2899
2900 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2901   SmallVector<int, 8> M;
2902   N->getMask(M);
2903   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2904 }
2905
2906 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2907 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2908 /// <2, 2, 3, 3>
2909 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2910   int NumElems = VT.getVectorNumElements();
2911   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2912     return false;
2913
2914   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2915     int BitI  = Mask[i];
2916     int BitI1 = Mask[i+1];
2917     if (!isUndefOrEqual(BitI, j))
2918       return false;
2919     if (!isUndefOrEqual(BitI1, j))
2920       return false;
2921   }
2922   return true;
2923 }
2924
2925 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2926   SmallVector<int, 8> M;
2927   N->getMask(M);
2928   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2929 }
2930
2931 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2932 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2933 /// MOVSD, and MOVD, i.e. setting the lowest element.
2934 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2935   if (VT.getVectorElementType().getSizeInBits() < 32)
2936     return false;
2937
2938   int NumElts = VT.getVectorNumElements();
2939
2940   if (!isUndefOrEqual(Mask[0], NumElts))
2941     return false;
2942
2943   for (int i = 1; i < NumElts; ++i)
2944     if (!isUndefOrEqual(Mask[i], i))
2945       return false;
2946
2947   return true;
2948 }
2949
2950 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2951   SmallVector<int, 8> M;
2952   N->getMask(M);
2953   return ::isMOVLMask(M, N->getValueType(0));
2954 }
2955
2956 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2957 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2958 /// element of vector 2 and the other elements to come from vector 1 in order.
2959 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2960                                bool V2IsSplat = false, bool V2IsUndef = false) {
2961   int NumOps = VT.getVectorNumElements();
2962   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2963     return false;
2964
2965   if (!isUndefOrEqual(Mask[0], 0))
2966     return false;
2967
2968   for (int i = 1; i < NumOps; ++i)
2969     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2970           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2971           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2972       return false;
2973
2974   return true;
2975 }
2976
2977 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2978                            bool V2IsUndef = false) {
2979   SmallVector<int, 8> M;
2980   N->getMask(M);
2981   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2982 }
2983
2984 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2985 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2986 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2987   if (N->getValueType(0).getVectorNumElements() != 4)
2988     return false;
2989
2990   // Expect 1, 1, 3, 3
2991   for (unsigned i = 0; i < 2; ++i) {
2992     int Elt = N->getMaskElt(i);
2993     if (Elt >= 0 && Elt != 1)
2994       return false;
2995   }
2996
2997   bool HasHi = false;
2998   for (unsigned i = 2; i < 4; ++i) {
2999     int Elt = N->getMaskElt(i);
3000     if (Elt >= 0 && Elt != 3)
3001       return false;
3002     if (Elt == 3)
3003       HasHi = true;
3004   }
3005   // Don't use movshdup if it can be done with a shufps.
3006   // FIXME: verify that matching u, u, 3, 3 is what we want.
3007   return HasHi;
3008 }
3009
3010 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3011 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3012 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3013   if (N->getValueType(0).getVectorNumElements() != 4)
3014     return false;
3015
3016   // Expect 0, 0, 2, 2
3017   for (unsigned i = 0; i < 2; ++i)
3018     if (N->getMaskElt(i) > 0)
3019       return false;
3020
3021   bool HasHi = false;
3022   for (unsigned i = 2; i < 4; ++i) {
3023     int Elt = N->getMaskElt(i);
3024     if (Elt >= 0 && Elt != 2)
3025       return false;
3026     if (Elt == 2)
3027       HasHi = true;
3028   }
3029   // Don't use movsldup if it can be done with a shufps.
3030   return HasHi;
3031 }
3032
3033 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3034 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3035 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3036   int e = N->getValueType(0).getVectorNumElements() / 2;
3037
3038   for (int i = 0; i < e; ++i)
3039     if (!isUndefOrEqual(N->getMaskElt(i), i))
3040       return false;
3041   for (int i = 0; i < e; ++i)
3042     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3043       return false;
3044   return true;
3045 }
3046
3047 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3048 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3049 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3050   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3051   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3052
3053   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3054   unsigned Mask = 0;
3055   for (int i = 0; i < NumOperands; ++i) {
3056     int Val = SVOp->getMaskElt(NumOperands-i-1);
3057     if (Val < 0) Val = 0;
3058     if (Val >= NumOperands) Val -= NumOperands;
3059     Mask |= Val;
3060     if (i != NumOperands - 1)
3061       Mask <<= Shift;
3062   }
3063   return Mask;
3064 }
3065
3066 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3067 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3068 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3069   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3070   unsigned Mask = 0;
3071   // 8 nodes, but we only care about the last 4.
3072   for (unsigned i = 7; i >= 4; --i) {
3073     int Val = SVOp->getMaskElt(i);
3074     if (Val >= 0)
3075       Mask |= (Val - 4);
3076     if (i != 4)
3077       Mask <<= 2;
3078   }
3079   return Mask;
3080 }
3081
3082 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3083 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3084 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3085   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3086   unsigned Mask = 0;
3087   // 8 nodes, but we only care about the first 4.
3088   for (int i = 3; i >= 0; --i) {
3089     int Val = SVOp->getMaskElt(i);
3090     if (Val >= 0)
3091       Mask |= Val;
3092     if (i != 0)
3093       Mask <<= 2;
3094   }
3095   return Mask;
3096 }
3097
3098 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3099 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3100 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3101   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3102   EVT VVT = N->getValueType(0);
3103   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3104   int Val = 0;
3105
3106   unsigned i, e;
3107   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3108     Val = SVOp->getMaskElt(i);
3109     if (Val >= 0)
3110       break;
3111   }
3112   return (Val - i) * EltSize;
3113 }
3114
3115 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3116 /// constant +0.0.
3117 bool X86::isZeroNode(SDValue Elt) {
3118   return ((isa<ConstantSDNode>(Elt) &&
3119            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3120           (isa<ConstantFPSDNode>(Elt) &&
3121            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3122 }
3123
3124 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3125 /// their permute mask.
3126 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3127                                     SelectionDAG &DAG) {
3128   EVT VT = SVOp->getValueType(0);
3129   unsigned NumElems = VT.getVectorNumElements();
3130   SmallVector<int, 8> MaskVec;
3131
3132   for (unsigned i = 0; i != NumElems; ++i) {
3133     int idx = SVOp->getMaskElt(i);
3134     if (idx < 0)
3135       MaskVec.push_back(idx);
3136     else if (idx < (int)NumElems)
3137       MaskVec.push_back(idx + NumElems);
3138     else
3139       MaskVec.push_back(idx - NumElems);
3140   }
3141   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3142                               SVOp->getOperand(0), &MaskVec[0]);
3143 }
3144
3145 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3146 /// the two vector operands have swapped position.
3147 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3148   unsigned NumElems = VT.getVectorNumElements();
3149   for (unsigned i = 0; i != NumElems; ++i) {
3150     int idx = Mask[i];
3151     if (idx < 0)
3152       continue;
3153     else if (idx < (int)NumElems)
3154       Mask[i] = idx + NumElems;
3155     else
3156       Mask[i] = idx - NumElems;
3157   }
3158 }
3159
3160 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3161 /// match movhlps. The lower half elements should come from upper half of
3162 /// V1 (and in order), and the upper half elements should come from the upper
3163 /// half of V2 (and in order).
3164 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3165   if (Op->getValueType(0).getVectorNumElements() != 4)
3166     return false;
3167   for (unsigned i = 0, e = 2; i != e; ++i)
3168     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3169       return false;
3170   for (unsigned i = 2; i != 4; ++i)
3171     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3172       return false;
3173   return true;
3174 }
3175
3176 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3177 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3178 /// required.
3179 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3180   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3181     return false;
3182   N = N->getOperand(0).getNode();
3183   if (!ISD::isNON_EXTLoad(N))
3184     return false;
3185   if (LD)
3186     *LD = cast<LoadSDNode>(N);
3187   return true;
3188 }
3189
3190 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3191 /// match movlp{s|d}. The lower half elements should come from lower half of
3192 /// V1 (and in order), and the upper half elements should come from the upper
3193 /// half of V2 (and in order). And since V1 will become the source of the
3194 /// MOVLP, it must be either a vector load or a scalar load to vector.
3195 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3196                                ShuffleVectorSDNode *Op) {
3197   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3198     return false;
3199   // Is V2 is a vector load, don't do this transformation. We will try to use
3200   // load folding shufps op.
3201   if (ISD::isNON_EXTLoad(V2))
3202     return false;
3203
3204   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3205
3206   if (NumElems != 2 && NumElems != 4)
3207     return false;
3208   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3209     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3210       return false;
3211   for (unsigned i = NumElems/2; i != NumElems; ++i)
3212     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3213       return false;
3214   return true;
3215 }
3216
3217 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3218 /// all the same.
3219 static bool isSplatVector(SDNode *N) {
3220   if (N->getOpcode() != ISD::BUILD_VECTOR)
3221     return false;
3222
3223   SDValue SplatValue = N->getOperand(0);
3224   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3225     if (N->getOperand(i) != SplatValue)
3226       return false;
3227   return true;
3228 }
3229
3230 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3231 /// to an zero vector.
3232 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3233 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3234   SDValue V1 = N->getOperand(0);
3235   SDValue V2 = N->getOperand(1);
3236   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3237   for (unsigned i = 0; i != NumElems; ++i) {
3238     int Idx = N->getMaskElt(i);
3239     if (Idx >= (int)NumElems) {
3240       unsigned Opc = V2.getOpcode();
3241       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3242         continue;
3243       if (Opc != ISD::BUILD_VECTOR ||
3244           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3245         return false;
3246     } else if (Idx >= 0) {
3247       unsigned Opc = V1.getOpcode();
3248       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3249         continue;
3250       if (Opc != ISD::BUILD_VECTOR ||
3251           !X86::isZeroNode(V1.getOperand(Idx)))
3252         return false;
3253     }
3254   }
3255   return true;
3256 }
3257
3258 /// getZeroVector - Returns a vector of specified type with all zero elements.
3259 ///
3260 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3261                              DebugLoc dl) {
3262   assert(VT.isVector() && "Expected a vector type");
3263
3264   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3265   // type.  This ensures they get CSE'd.
3266   SDValue Vec;
3267   if (VT.getSizeInBits() == 64) { // MMX
3268     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3269     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3270   } else if (HasSSE2) {  // SSE2
3271     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3272     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3273   } else { // SSE1
3274     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3275     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3276   }
3277   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3278 }
3279
3280 /// getOnesVector - Returns a vector of specified type with all bits set.
3281 ///
3282 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3283   assert(VT.isVector() && "Expected a vector type");
3284
3285   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3286   // type.  This ensures they get CSE'd.
3287   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3288   SDValue Vec;
3289   if (VT.getSizeInBits() == 64)  // MMX
3290     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3291   else                                              // SSE
3292     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3293   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3294 }
3295
3296
3297 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3298 /// that point to V2 points to its first element.
3299 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3300   EVT VT = SVOp->getValueType(0);
3301   unsigned NumElems = VT.getVectorNumElements();
3302
3303   bool Changed = false;
3304   SmallVector<int, 8> MaskVec;
3305   SVOp->getMask(MaskVec);
3306
3307   for (unsigned i = 0; i != NumElems; ++i) {
3308     if (MaskVec[i] > (int)NumElems) {
3309       MaskVec[i] = NumElems;
3310       Changed = true;
3311     }
3312   }
3313   if (Changed)
3314     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3315                                 SVOp->getOperand(1), &MaskVec[0]);
3316   return SDValue(SVOp, 0);
3317 }
3318
3319 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3320 /// operation of specified width.
3321 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3322                        SDValue V2) {
3323   unsigned NumElems = VT.getVectorNumElements();
3324   SmallVector<int, 8> Mask;
3325   Mask.push_back(NumElems);
3326   for (unsigned i = 1; i != NumElems; ++i)
3327     Mask.push_back(i);
3328   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3329 }
3330
3331 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3332 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3333                           SDValue V2) {
3334   unsigned NumElems = VT.getVectorNumElements();
3335   SmallVector<int, 8> Mask;
3336   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3337     Mask.push_back(i);
3338     Mask.push_back(i + NumElems);
3339   }
3340   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3341 }
3342
3343 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3344 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3345                           SDValue V2) {
3346   unsigned NumElems = VT.getVectorNumElements();
3347   unsigned Half = NumElems/2;
3348   SmallVector<int, 8> Mask;
3349   for (unsigned i = 0; i != Half; ++i) {
3350     Mask.push_back(i + Half);
3351     Mask.push_back(i + NumElems + Half);
3352   }
3353   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3354 }
3355
3356 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3357 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3358                             bool HasSSE2) {
3359   if (SV->getValueType(0).getVectorNumElements() <= 4)
3360     return SDValue(SV, 0);
3361
3362   EVT PVT = MVT::v4f32;
3363   EVT VT = SV->getValueType(0);
3364   DebugLoc dl = SV->getDebugLoc();
3365   SDValue V1 = SV->getOperand(0);
3366   int NumElems = VT.getVectorNumElements();
3367   int EltNo = SV->getSplatIndex();
3368
3369   // unpack elements to the correct location
3370   while (NumElems > 4) {
3371     if (EltNo < NumElems/2) {
3372       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3373     } else {
3374       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3375       EltNo -= NumElems/2;
3376     }
3377     NumElems >>= 1;
3378   }
3379
3380   // Perform the splat.
3381   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3382   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3383   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3384   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3385 }
3386
3387 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3388 /// vector of zero or undef vector.  This produces a shuffle where the low
3389 /// element of V2 is swizzled into the zero/undef vector, landing at element
3390 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3391 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3392                                              bool isZero, bool HasSSE2,
3393                                              SelectionDAG &DAG) {
3394   EVT VT = V2.getValueType();
3395   SDValue V1 = isZero
3396     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3397   unsigned NumElems = VT.getVectorNumElements();
3398   SmallVector<int, 16> MaskVec;
3399   for (unsigned i = 0; i != NumElems; ++i)
3400     // If this is the insertion idx, put the low elt of V2 here.
3401     MaskVec.push_back(i == Idx ? NumElems : i);
3402   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3403 }
3404
3405 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3406 /// a shuffle that is zero.
3407 static
3408 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3409                                   bool Low, SelectionDAG &DAG) {
3410   unsigned NumZeros = 0;
3411   for (int i = 0; i < NumElems; ++i) {
3412     unsigned Index = Low ? i : NumElems-i-1;
3413     int Idx = SVOp->getMaskElt(Index);
3414     if (Idx < 0) {
3415       ++NumZeros;
3416       continue;
3417     }
3418     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3419     if (Elt.getNode() && X86::isZeroNode(Elt))
3420       ++NumZeros;
3421     else
3422       break;
3423   }
3424   return NumZeros;
3425 }
3426
3427 /// isVectorShift - Returns true if the shuffle can be implemented as a
3428 /// logical left or right shift of a vector.
3429 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3430 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3431                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3432   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3433
3434   isLeft = true;
3435   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3436   if (!NumZeros) {
3437     isLeft = false;
3438     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3439     if (!NumZeros)
3440       return false;
3441   }
3442   bool SeenV1 = false;
3443   bool SeenV2 = false;
3444   for (int i = NumZeros; i < NumElems; ++i) {
3445     int Val = isLeft ? (i - NumZeros) : i;
3446     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3447     if (Idx < 0)
3448       continue;
3449     if (Idx < NumElems)
3450       SeenV1 = true;
3451     else {
3452       Idx -= NumElems;
3453       SeenV2 = true;
3454     }
3455     if (Idx != Val)
3456       return false;
3457   }
3458   if (SeenV1 && SeenV2)
3459     return false;
3460
3461   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3462   ShAmt = NumZeros;
3463   return true;
3464 }
3465
3466
3467 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3468 ///
3469 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3470                                        unsigned NumNonZero, unsigned NumZero,
3471                                        SelectionDAG &DAG, TargetLowering &TLI) {
3472   if (NumNonZero > 8)
3473     return SDValue();
3474
3475   DebugLoc dl = Op.getDebugLoc();
3476   SDValue V(0, 0);
3477   bool First = true;
3478   for (unsigned i = 0; i < 16; ++i) {
3479     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3480     if (ThisIsNonZero && First) {
3481       if (NumZero)
3482         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3483       else
3484         V = DAG.getUNDEF(MVT::v8i16);
3485       First = false;
3486     }
3487
3488     if ((i & 1) != 0) {
3489       SDValue ThisElt(0, 0), LastElt(0, 0);
3490       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3491       if (LastIsNonZero) {
3492         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3493                               MVT::i16, Op.getOperand(i-1));
3494       }
3495       if (ThisIsNonZero) {
3496         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3497         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3498                               ThisElt, DAG.getConstant(8, MVT::i8));
3499         if (LastIsNonZero)
3500           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3501       } else
3502         ThisElt = LastElt;
3503
3504       if (ThisElt.getNode())
3505         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3506                         DAG.getIntPtrConstant(i/2));
3507     }
3508   }
3509
3510   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3511 }
3512
3513 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3514 ///
3515 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3516                                        unsigned NumNonZero, unsigned NumZero,
3517                                        SelectionDAG &DAG, TargetLowering &TLI) {
3518   if (NumNonZero > 4)
3519     return SDValue();
3520
3521   DebugLoc dl = Op.getDebugLoc();
3522   SDValue V(0, 0);
3523   bool First = true;
3524   for (unsigned i = 0; i < 8; ++i) {
3525     bool isNonZero = (NonZeros & (1 << i)) != 0;
3526     if (isNonZero) {
3527       if (First) {
3528         if (NumZero)
3529           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3530         else
3531           V = DAG.getUNDEF(MVT::v8i16);
3532         First = false;
3533       }
3534       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3535                       MVT::v8i16, V, Op.getOperand(i),
3536                       DAG.getIntPtrConstant(i));
3537     }
3538   }
3539
3540   return V;
3541 }
3542
3543 /// getVShift - Return a vector logical shift node.
3544 ///
3545 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3546                          unsigned NumBits, SelectionDAG &DAG,
3547                          const TargetLowering &TLI, DebugLoc dl) {
3548   bool isMMX = VT.getSizeInBits() == 64;
3549   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3550   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3551   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3552   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3553                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3554                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3555 }
3556
3557 SDValue
3558 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3559                                           SelectionDAG &DAG) {
3560
3561   // Check if the scalar load can be widened into a vector load. And if
3562   // the address is "base + cst" see if the cst can be "absorbed" into
3563   // the shuffle mask.
3564   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3565     SDValue Ptr = LD->getBasePtr();
3566     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3567       return SDValue();
3568     EVT PVT = LD->getValueType(0);
3569     if (PVT != MVT::i32 && PVT != MVT::f32)
3570       return SDValue();
3571
3572     int FI = -1;
3573     int64_t Offset = 0;
3574     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3575       FI = FINode->getIndex();
3576       Offset = 0;
3577     } else if (Ptr.getOpcode() == ISD::ADD &&
3578                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3579                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3580       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3581       Offset = Ptr.getConstantOperandVal(1);
3582       Ptr = Ptr.getOperand(0);
3583     } else {
3584       return SDValue();
3585     }
3586
3587     SDValue Chain = LD->getChain();
3588     // Make sure the stack object alignment is at least 16.
3589     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3590     if (DAG.InferPtrAlignment(Ptr) < 16) {
3591       if (MFI->isFixedObjectIndex(FI)) {
3592         // Can't change the alignment. FIXME: It's possible to compute
3593         // the exact stack offset and reference FI + adjust offset instead.
3594         // If someone *really* cares about this. That's the way to implement it.
3595         return SDValue();
3596       } else {
3597         MFI->setObjectAlignment(FI, 16);
3598       }
3599     }
3600
3601     // (Offset % 16) must be multiple of 4. Then address is then
3602     // Ptr + (Offset & ~15).
3603     if (Offset < 0)
3604       return SDValue();
3605     if ((Offset % 16) & 3)
3606       return SDValue();
3607     int64_t StartOffset = Offset & ~15;
3608     if (StartOffset)
3609       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3610                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3611
3612     int EltNo = (Offset - StartOffset) >> 2;
3613     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3614     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3615     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3616                              false, false, 0);
3617     // Canonicalize it to a v4i32 shuffle.
3618     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3619     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3620                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3621                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3622   }
3623
3624   return SDValue();
3625 }
3626
3627 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3628 /// vector of type 'VT', see if the elements can be replaced by a single large
3629 /// load which has the same value as a build_vector whose operands are 'elts'.
3630 ///
3631 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3632 ///
3633 /// FIXME: we'd also like to handle the case where the last elements are zero
3634 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3635 /// There's even a handy isZeroNode for that purpose.
3636 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3637                                         DebugLoc &dl, SelectionDAG &DAG) {
3638   EVT EltVT = VT.getVectorElementType();
3639   unsigned NumElems = Elts.size();
3640
3641   LoadSDNode *LDBase = NULL;
3642   unsigned LastLoadedElt = -1U;
3643
3644   // For each element in the initializer, see if we've found a load or an undef.
3645   // If we don't find an initial load element, or later load elements are
3646   // non-consecutive, bail out.
3647   for (unsigned i = 0; i < NumElems; ++i) {
3648     SDValue Elt = Elts[i];
3649
3650     if (!Elt.getNode() ||
3651         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3652       return SDValue();
3653     if (!LDBase) {
3654       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3655         return SDValue();
3656       LDBase = cast<LoadSDNode>(Elt.getNode());
3657       LastLoadedElt = i;
3658       continue;
3659     }
3660     if (Elt.getOpcode() == ISD::UNDEF)
3661       continue;
3662
3663     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3664     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3665       return SDValue();
3666     LastLoadedElt = i;
3667   }
3668
3669   // If we have found an entire vector of loads and undefs, then return a large
3670   // load of the entire vector width starting at the base pointer.  If we found
3671   // consecutive loads for the low half, generate a vzext_load node.
3672   if (LastLoadedElt == NumElems - 1) {
3673     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3674       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3675                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3676                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3677     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3678                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3679                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3680                        LDBase->getAlignment());
3681   } else if (NumElems == 4 && LastLoadedElt == 1) {
3682     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3683     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3684     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3685     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3686   }
3687   return SDValue();
3688 }
3689
3690 SDValue
3691 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3692   DebugLoc dl = Op.getDebugLoc();
3693   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3694   if (ISD::isBuildVectorAllZeros(Op.getNode())
3695       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3696     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3697     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3698     // eliminated on x86-32 hosts.
3699     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3700       return Op;
3701
3702     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3703       return getOnesVector(Op.getValueType(), DAG, dl);
3704     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3705   }
3706
3707   EVT VT = Op.getValueType();
3708   EVT ExtVT = VT.getVectorElementType();
3709   unsigned EVTBits = ExtVT.getSizeInBits();
3710
3711   unsigned NumElems = Op.getNumOperands();
3712   unsigned NumZero  = 0;
3713   unsigned NumNonZero = 0;
3714   unsigned NonZeros = 0;
3715   bool IsAllConstants = true;
3716   SmallSet<SDValue, 8> Values;
3717   for (unsigned i = 0; i < NumElems; ++i) {
3718     SDValue Elt = Op.getOperand(i);
3719     if (Elt.getOpcode() == ISD::UNDEF)
3720       continue;
3721     Values.insert(Elt);
3722     if (Elt.getOpcode() != ISD::Constant &&
3723         Elt.getOpcode() != ISD::ConstantFP)
3724       IsAllConstants = false;
3725     if (X86::isZeroNode(Elt))
3726       NumZero++;
3727     else {
3728       NonZeros |= (1 << i);
3729       NumNonZero++;
3730     }
3731   }
3732
3733   if (NumNonZero == 0) {
3734     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3735     return DAG.getUNDEF(VT);
3736   }
3737
3738   // Special case for single non-zero, non-undef, element.
3739   if (NumNonZero == 1) {
3740     unsigned Idx = CountTrailingZeros_32(NonZeros);
3741     SDValue Item = Op.getOperand(Idx);
3742
3743     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3744     // the value are obviously zero, truncate the value to i32 and do the
3745     // insertion that way.  Only do this if the value is non-constant or if the
3746     // value is a constant being inserted into element 0.  It is cheaper to do
3747     // a constant pool load than it is to do a movd + shuffle.
3748     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3749         (!IsAllConstants || Idx == 0)) {
3750       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3751         // Handle MMX and SSE both.
3752         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3753         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3754
3755         // Truncate the value (which may itself be a constant) to i32, and
3756         // convert it to a vector with movd (S2V+shuffle to zero extend).
3757         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3758         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3759         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3760                                            Subtarget->hasSSE2(), DAG);
3761
3762         // Now we have our 32-bit value zero extended in the low element of
3763         // a vector.  If Idx != 0, swizzle it into place.
3764         if (Idx != 0) {
3765           SmallVector<int, 4> Mask;
3766           Mask.push_back(Idx);
3767           for (unsigned i = 1; i != VecElts; ++i)
3768             Mask.push_back(i);
3769           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3770                                       DAG.getUNDEF(Item.getValueType()),
3771                                       &Mask[0]);
3772         }
3773         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3774       }
3775     }
3776
3777     // If we have a constant or non-constant insertion into the low element of
3778     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3779     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3780     // depending on what the source datatype is.
3781     if (Idx == 0) {
3782       if (NumZero == 0) {
3783         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3784       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3785           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3786         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3787         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3788         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3789                                            DAG);
3790       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3791         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3792         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3793         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3794         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3795                                            Subtarget->hasSSE2(), DAG);
3796         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3797       }
3798     }
3799
3800     // Is it a vector logical left shift?
3801     if (NumElems == 2 && Idx == 1 &&
3802         X86::isZeroNode(Op.getOperand(0)) &&
3803         !X86::isZeroNode(Op.getOperand(1))) {
3804       unsigned NumBits = VT.getSizeInBits();
3805       return getVShift(true, VT,
3806                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3807                                    VT, Op.getOperand(1)),
3808                        NumBits/2, DAG, *this, dl);
3809     }
3810
3811     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3812       return SDValue();
3813
3814     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3815     // is a non-constant being inserted into an element other than the low one,
3816     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3817     // movd/movss) to move this into the low element, then shuffle it into
3818     // place.
3819     if (EVTBits == 32) {
3820       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3821
3822       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3823       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3824                                          Subtarget->hasSSE2(), DAG);
3825       SmallVector<int, 8> MaskVec;
3826       for (unsigned i = 0; i < NumElems; i++)
3827         MaskVec.push_back(i == Idx ? 0 : 1);
3828       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3829     }
3830   }
3831
3832   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3833   if (Values.size() == 1) {
3834     if (EVTBits == 32) {
3835       // Instead of a shuffle like this:
3836       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3837       // Check if it's possible to issue this instead.
3838       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3839       unsigned Idx = CountTrailingZeros_32(NonZeros);
3840       SDValue Item = Op.getOperand(Idx);
3841       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3842         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3843     }
3844     return SDValue();
3845   }
3846
3847   // A vector full of immediates; various special cases are already
3848   // handled, so this is best done with a single constant-pool load.
3849   if (IsAllConstants)
3850     return SDValue();
3851
3852   // Let legalizer expand 2-wide build_vectors.
3853   if (EVTBits == 64) {
3854     if (NumNonZero == 1) {
3855       // One half is zero or undef.
3856       unsigned Idx = CountTrailingZeros_32(NonZeros);
3857       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3858                                  Op.getOperand(Idx));
3859       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3860                                          Subtarget->hasSSE2(), DAG);
3861     }
3862     return SDValue();
3863   }
3864
3865   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3866   if (EVTBits == 8 && NumElems == 16) {
3867     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3868                                         *this);
3869     if (V.getNode()) return V;
3870   }
3871
3872   if (EVTBits == 16 && NumElems == 8) {
3873     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3874                                         *this);
3875     if (V.getNode()) return V;
3876   }
3877
3878   // If element VT is == 32 bits, turn it into a number of shuffles.
3879   SmallVector<SDValue, 8> V;
3880   V.resize(NumElems);
3881   if (NumElems == 4 && NumZero > 0) {
3882     for (unsigned i = 0; i < 4; ++i) {
3883       bool isZero = !(NonZeros & (1 << i));
3884       if (isZero)
3885         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3886       else
3887         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3888     }
3889
3890     for (unsigned i = 0; i < 2; ++i) {
3891       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3892         default: break;
3893         case 0:
3894           V[i] = V[i*2];  // Must be a zero vector.
3895           break;
3896         case 1:
3897           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3898           break;
3899         case 2:
3900           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3901           break;
3902         case 3:
3903           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3904           break;
3905       }
3906     }
3907
3908     SmallVector<int, 8> MaskVec;
3909     bool Reverse = (NonZeros & 0x3) == 2;
3910     for (unsigned i = 0; i < 2; ++i)
3911       MaskVec.push_back(Reverse ? 1-i : i);
3912     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3913     for (unsigned i = 0; i < 2; ++i)
3914       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3915     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3916   }
3917
3918   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3919     // Check for a build vector of consecutive loads.
3920     for (unsigned i = 0; i < NumElems; ++i)
3921       V[i] = Op.getOperand(i);
3922
3923     // Check for elements which are consecutive loads.
3924     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3925     if (LD.getNode())
3926       return LD;
3927
3928     // For SSE 4.1, use inserts into undef.
3929     if (getSubtarget()->hasSSE41()) {
3930       V[0] = DAG.getUNDEF(VT);
3931       for (unsigned i = 0; i < NumElems; ++i)
3932         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3933           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3934                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3935       return V[0];
3936     }
3937
3938     // Otherwise, expand into a number of unpckl*
3939     // e.g. for v4f32
3940     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3941     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3942     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3943     for (unsigned i = 0; i < NumElems; ++i)
3944       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3945     NumElems >>= 1;
3946     while (NumElems != 0) {
3947       for (unsigned i = 0; i < NumElems; ++i)
3948         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3949       NumElems >>= 1;
3950     }
3951     return V[0];
3952   }
3953   return SDValue();
3954 }
3955
3956 SDValue
3957 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3958   // We support concatenate two MMX registers and place them in a MMX
3959   // register.  This is better than doing a stack convert.
3960   DebugLoc dl = Op.getDebugLoc();
3961   EVT ResVT = Op.getValueType();
3962   assert(Op.getNumOperands() == 2);
3963   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3964          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3965   int Mask[2];
3966   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3967   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3968   InVec = Op.getOperand(1);
3969   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3970     unsigned NumElts = ResVT.getVectorNumElements();
3971     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3972     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3973                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3974   } else {
3975     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3976     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3977     Mask[0] = 0; Mask[1] = 2;
3978     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3979   }
3980   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3981 }
3982
3983 // v8i16 shuffles - Prefer shuffles in the following order:
3984 // 1. [all]   pshuflw, pshufhw, optional move
3985 // 2. [ssse3] 1 x pshufb
3986 // 3. [ssse3] 2 x pshufb + 1 x por
3987 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3988 static
3989 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3990                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3991   SDValue V1 = SVOp->getOperand(0);
3992   SDValue V2 = SVOp->getOperand(1);
3993   DebugLoc dl = SVOp->getDebugLoc();
3994   SmallVector<int, 8> MaskVals;
3995
3996   // Determine if more than 1 of the words in each of the low and high quadwords
3997   // of the result come from the same quadword of one of the two inputs.  Undef
3998   // mask values count as coming from any quadword, for better codegen.
3999   SmallVector<unsigned, 4> LoQuad(4);
4000   SmallVector<unsigned, 4> HiQuad(4);
4001   BitVector InputQuads(4);
4002   for (unsigned i = 0; i < 8; ++i) {
4003     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4004     int EltIdx = SVOp->getMaskElt(i);
4005     MaskVals.push_back(EltIdx);
4006     if (EltIdx < 0) {
4007       ++Quad[0];
4008       ++Quad[1];
4009       ++Quad[2];
4010       ++Quad[3];
4011       continue;
4012     }
4013     ++Quad[EltIdx / 4];
4014     InputQuads.set(EltIdx / 4);
4015   }
4016
4017   int BestLoQuad = -1;
4018   unsigned MaxQuad = 1;
4019   for (unsigned i = 0; i < 4; ++i) {
4020     if (LoQuad[i] > MaxQuad) {
4021       BestLoQuad = i;
4022       MaxQuad = LoQuad[i];
4023     }
4024   }
4025
4026   int BestHiQuad = -1;
4027   MaxQuad = 1;
4028   for (unsigned i = 0; i < 4; ++i) {
4029     if (HiQuad[i] > MaxQuad) {
4030       BestHiQuad = i;
4031       MaxQuad = HiQuad[i];
4032     }
4033   }
4034
4035   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4036   // of the two input vectors, shuffle them into one input vector so only a
4037   // single pshufb instruction is necessary. If There are more than 2 input
4038   // quads, disable the next transformation since it does not help SSSE3.
4039   bool V1Used = InputQuads[0] || InputQuads[1];
4040   bool V2Used = InputQuads[2] || InputQuads[3];
4041   if (TLI.getSubtarget()->hasSSSE3()) {
4042     if (InputQuads.count() == 2 && V1Used && V2Used) {
4043       BestLoQuad = InputQuads.find_first();
4044       BestHiQuad = InputQuads.find_next(BestLoQuad);
4045     }
4046     if (InputQuads.count() > 2) {
4047       BestLoQuad = -1;
4048       BestHiQuad = -1;
4049     }
4050   }
4051
4052   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4053   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4054   // words from all 4 input quadwords.
4055   SDValue NewV;
4056   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4057     SmallVector<int, 8> MaskV;
4058     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4059     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4060     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4061                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4062                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4063     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4064
4065     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4066     // source words for the shuffle, to aid later transformations.
4067     bool AllWordsInNewV = true;
4068     bool InOrder[2] = { true, true };
4069     for (unsigned i = 0; i != 8; ++i) {
4070       int idx = MaskVals[i];
4071       if (idx != (int)i)
4072         InOrder[i/4] = false;
4073       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4074         continue;
4075       AllWordsInNewV = false;
4076       break;
4077     }
4078
4079     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4080     if (AllWordsInNewV) {
4081       for (int i = 0; i != 8; ++i) {
4082         int idx = MaskVals[i];
4083         if (idx < 0)
4084           continue;
4085         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4086         if ((idx != i) && idx < 4)
4087           pshufhw = false;
4088         if ((idx != i) && idx > 3)
4089           pshuflw = false;
4090       }
4091       V1 = NewV;
4092       V2Used = false;
4093       BestLoQuad = 0;
4094       BestHiQuad = 1;
4095     }
4096
4097     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4098     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4099     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4100       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4101                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4102     }
4103   }
4104
4105   // If we have SSSE3, and all words of the result are from 1 input vector,
4106   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4107   // is present, fall back to case 4.
4108   if (TLI.getSubtarget()->hasSSSE3()) {
4109     SmallVector<SDValue,16> pshufbMask;
4110
4111     // If we have elements from both input vectors, set the high bit of the
4112     // shuffle mask element to zero out elements that come from V2 in the V1
4113     // mask, and elements that come from V1 in the V2 mask, so that the two
4114     // results can be OR'd together.
4115     bool TwoInputs = V1Used && V2Used;
4116     for (unsigned i = 0; i != 8; ++i) {
4117       int EltIdx = MaskVals[i] * 2;
4118       if (TwoInputs && (EltIdx >= 16)) {
4119         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4120         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4121         continue;
4122       }
4123       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4124       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4125     }
4126     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4127     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4128                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4129                                  MVT::v16i8, &pshufbMask[0], 16));
4130     if (!TwoInputs)
4131       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4132
4133     // Calculate the shuffle mask for the second input, shuffle it, and
4134     // OR it with the first shuffled input.
4135     pshufbMask.clear();
4136     for (unsigned i = 0; i != 8; ++i) {
4137       int EltIdx = MaskVals[i] * 2;
4138       if (EltIdx < 16) {
4139         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4140         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4141         continue;
4142       }
4143       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4144       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4145     }
4146     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4147     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4148                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4149                                  MVT::v16i8, &pshufbMask[0], 16));
4150     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4151     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4152   }
4153
4154   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4155   // and update MaskVals with new element order.
4156   BitVector InOrder(8);
4157   if (BestLoQuad >= 0) {
4158     SmallVector<int, 8> MaskV;
4159     for (int i = 0; i != 4; ++i) {
4160       int idx = MaskVals[i];
4161       if (idx < 0) {
4162         MaskV.push_back(-1);
4163         InOrder.set(i);
4164       } else if ((idx / 4) == BestLoQuad) {
4165         MaskV.push_back(idx & 3);
4166         InOrder.set(i);
4167       } else {
4168         MaskV.push_back(-1);
4169       }
4170     }
4171     for (unsigned i = 4; i != 8; ++i)
4172       MaskV.push_back(i);
4173     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4174                                 &MaskV[0]);
4175   }
4176
4177   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4178   // and update MaskVals with the new element order.
4179   if (BestHiQuad >= 0) {
4180     SmallVector<int, 8> MaskV;
4181     for (unsigned i = 0; i != 4; ++i)
4182       MaskV.push_back(i);
4183     for (unsigned i = 4; i != 8; ++i) {
4184       int idx = MaskVals[i];
4185       if (idx < 0) {
4186         MaskV.push_back(-1);
4187         InOrder.set(i);
4188       } else if ((idx / 4) == BestHiQuad) {
4189         MaskV.push_back((idx & 3) + 4);
4190         InOrder.set(i);
4191       } else {
4192         MaskV.push_back(-1);
4193       }
4194     }
4195     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4196                                 &MaskV[0]);
4197   }
4198
4199   // In case BestHi & BestLo were both -1, which means each quadword has a word
4200   // from each of the four input quadwords, calculate the InOrder bitvector now
4201   // before falling through to the insert/extract cleanup.
4202   if (BestLoQuad == -1 && BestHiQuad == -1) {
4203     NewV = V1;
4204     for (int i = 0; i != 8; ++i)
4205       if (MaskVals[i] < 0 || MaskVals[i] == i)
4206         InOrder.set(i);
4207   }
4208
4209   // The other elements are put in the right place using pextrw and pinsrw.
4210   for (unsigned i = 0; i != 8; ++i) {
4211     if (InOrder[i])
4212       continue;
4213     int EltIdx = MaskVals[i];
4214     if (EltIdx < 0)
4215       continue;
4216     SDValue ExtOp = (EltIdx < 8)
4217     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4218                   DAG.getIntPtrConstant(EltIdx))
4219     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4220                   DAG.getIntPtrConstant(EltIdx - 8));
4221     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4222                        DAG.getIntPtrConstant(i));
4223   }
4224   return NewV;
4225 }
4226
4227 // v16i8 shuffles - Prefer shuffles in the following order:
4228 // 1. [ssse3] 1 x pshufb
4229 // 2. [ssse3] 2 x pshufb + 1 x por
4230 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4231 static
4232 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4233                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4234   SDValue V1 = SVOp->getOperand(0);
4235   SDValue V2 = SVOp->getOperand(1);
4236   DebugLoc dl = SVOp->getDebugLoc();
4237   SmallVector<int, 16> MaskVals;
4238   SVOp->getMask(MaskVals);
4239
4240   // If we have SSSE3, case 1 is generated when all result bytes come from
4241   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4242   // present, fall back to case 3.
4243   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4244   bool V1Only = true;
4245   bool V2Only = true;
4246   for (unsigned i = 0; i < 16; ++i) {
4247     int EltIdx = MaskVals[i];
4248     if (EltIdx < 0)
4249       continue;
4250     if (EltIdx < 16)
4251       V2Only = false;
4252     else
4253       V1Only = false;
4254   }
4255
4256   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4257   if (TLI.getSubtarget()->hasSSSE3()) {
4258     SmallVector<SDValue,16> pshufbMask;
4259
4260     // If all result elements are from one input vector, then only translate
4261     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4262     //
4263     // Otherwise, we have elements from both input vectors, and must zero out
4264     // elements that come from V2 in the first mask, and V1 in the second mask
4265     // so that we can OR them together.
4266     bool TwoInputs = !(V1Only || V2Only);
4267     for (unsigned i = 0; i != 16; ++i) {
4268       int EltIdx = MaskVals[i];
4269       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4270         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4271         continue;
4272       }
4273       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4274     }
4275     // If all the elements are from V2, assign it to V1 and return after
4276     // building the first pshufb.
4277     if (V2Only)
4278       V1 = V2;
4279     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4280                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4281                                  MVT::v16i8, &pshufbMask[0], 16));
4282     if (!TwoInputs)
4283       return V1;
4284
4285     // Calculate the shuffle mask for the second input, shuffle it, and
4286     // OR it with the first shuffled input.
4287     pshufbMask.clear();
4288     for (unsigned i = 0; i != 16; ++i) {
4289       int EltIdx = MaskVals[i];
4290       if (EltIdx < 16) {
4291         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4292         continue;
4293       }
4294       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4295     }
4296     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4297                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4298                                  MVT::v16i8, &pshufbMask[0], 16));
4299     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4300   }
4301
4302   // No SSSE3 - Calculate in place words and then fix all out of place words
4303   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4304   // the 16 different words that comprise the two doublequadword input vectors.
4305   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4306   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4307   SDValue NewV = V2Only ? V2 : V1;
4308   for (int i = 0; i != 8; ++i) {
4309     int Elt0 = MaskVals[i*2];
4310     int Elt1 = MaskVals[i*2+1];
4311
4312     // This word of the result is all undef, skip it.
4313     if (Elt0 < 0 && Elt1 < 0)
4314       continue;
4315
4316     // This word of the result is already in the correct place, skip it.
4317     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4318       continue;
4319     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4320       continue;
4321
4322     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4323     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4324     SDValue InsElt;
4325
4326     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4327     // using a single extract together, load it and store it.
4328     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4329       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4330                            DAG.getIntPtrConstant(Elt1 / 2));
4331       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4332                         DAG.getIntPtrConstant(i));
4333       continue;
4334     }
4335
4336     // If Elt1 is defined, extract it from the appropriate source.  If the
4337     // source byte is not also odd, shift the extracted word left 8 bits
4338     // otherwise clear the bottom 8 bits if we need to do an or.
4339     if (Elt1 >= 0) {
4340       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4341                            DAG.getIntPtrConstant(Elt1 / 2));
4342       if ((Elt1 & 1) == 0)
4343         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4344                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4345       else if (Elt0 >= 0)
4346         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4347                              DAG.getConstant(0xFF00, MVT::i16));
4348     }
4349     // If Elt0 is defined, extract it from the appropriate source.  If the
4350     // source byte is not also even, shift the extracted word right 8 bits. If
4351     // Elt1 was also defined, OR the extracted values together before
4352     // inserting them in the result.
4353     if (Elt0 >= 0) {
4354       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4355                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4356       if ((Elt0 & 1) != 0)
4357         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4358                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4359       else if (Elt1 >= 0)
4360         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4361                              DAG.getConstant(0x00FF, MVT::i16));
4362       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4363                          : InsElt0;
4364     }
4365     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4366                        DAG.getIntPtrConstant(i));
4367   }
4368   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4369 }
4370
4371 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4372 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4373 /// done when every pair / quad of shuffle mask elements point to elements in
4374 /// the right sequence. e.g.
4375 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4376 static
4377 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4378                                  SelectionDAG &DAG,
4379                                  TargetLowering &TLI, DebugLoc dl) {
4380   EVT VT = SVOp->getValueType(0);
4381   SDValue V1 = SVOp->getOperand(0);
4382   SDValue V2 = SVOp->getOperand(1);
4383   unsigned NumElems = VT.getVectorNumElements();
4384   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4385   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4386   EVT MaskEltVT = MaskVT.getVectorElementType();
4387   EVT NewVT = MaskVT;
4388   switch (VT.getSimpleVT().SimpleTy) {
4389   default: assert(false && "Unexpected!");
4390   case MVT::v4f32: NewVT = MVT::v2f64; break;
4391   case MVT::v4i32: NewVT = MVT::v2i64; break;
4392   case MVT::v8i16: NewVT = MVT::v4i32; break;
4393   case MVT::v16i8: NewVT = MVT::v4i32; break;
4394   }
4395
4396   if (NewWidth == 2) {
4397     if (VT.isInteger())
4398       NewVT = MVT::v2i64;
4399     else
4400       NewVT = MVT::v2f64;
4401   }
4402   int Scale = NumElems / NewWidth;
4403   SmallVector<int, 8> MaskVec;
4404   for (unsigned i = 0; i < NumElems; i += Scale) {
4405     int StartIdx = -1;
4406     for (int j = 0; j < Scale; ++j) {
4407       int EltIdx = SVOp->getMaskElt(i+j);
4408       if (EltIdx < 0)
4409         continue;
4410       if (StartIdx == -1)
4411         StartIdx = EltIdx - (EltIdx % Scale);
4412       if (EltIdx != StartIdx + j)
4413         return SDValue();
4414     }
4415     if (StartIdx == -1)
4416       MaskVec.push_back(-1);
4417     else
4418       MaskVec.push_back(StartIdx / Scale);
4419   }
4420
4421   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4422   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4423   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4424 }
4425
4426 /// getVZextMovL - Return a zero-extending vector move low node.
4427 ///
4428 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4429                             SDValue SrcOp, SelectionDAG &DAG,
4430                             const X86Subtarget *Subtarget, DebugLoc dl) {
4431   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4432     LoadSDNode *LD = NULL;
4433     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4434       LD = dyn_cast<LoadSDNode>(SrcOp);
4435     if (!LD) {
4436       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4437       // instead.
4438       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4439       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4440           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4441           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4442           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4443         // PR2108
4444         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4445         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4446                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4447                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4448                                                    OpVT,
4449                                                    SrcOp.getOperand(0)
4450                                                           .getOperand(0))));
4451       }
4452     }
4453   }
4454
4455   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4456                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4457                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4458                                              OpVT, SrcOp)));
4459 }
4460
4461 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4462 /// shuffles.
4463 static SDValue
4464 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4465   SDValue V1 = SVOp->getOperand(0);
4466   SDValue V2 = SVOp->getOperand(1);
4467   DebugLoc dl = SVOp->getDebugLoc();
4468   EVT VT = SVOp->getValueType(0);
4469
4470   SmallVector<std::pair<int, int>, 8> Locs;
4471   Locs.resize(4);
4472   SmallVector<int, 8> Mask1(4U, -1);
4473   SmallVector<int, 8> PermMask;
4474   SVOp->getMask(PermMask);
4475
4476   unsigned NumHi = 0;
4477   unsigned NumLo = 0;
4478   for (unsigned i = 0; i != 4; ++i) {
4479     int Idx = PermMask[i];
4480     if (Idx < 0) {
4481       Locs[i] = std::make_pair(-1, -1);
4482     } else {
4483       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4484       if (Idx < 4) {
4485         Locs[i] = std::make_pair(0, NumLo);
4486         Mask1[NumLo] = Idx;
4487         NumLo++;
4488       } else {
4489         Locs[i] = std::make_pair(1, NumHi);
4490         if (2+NumHi < 4)
4491           Mask1[2+NumHi] = Idx;
4492         NumHi++;
4493       }
4494     }
4495   }
4496
4497   if (NumLo <= 2 && NumHi <= 2) {
4498     // If no more than two elements come from either vector. This can be
4499     // implemented with two shuffles. First shuffle gather the elements.
4500     // The second shuffle, which takes the first shuffle as both of its
4501     // vector operands, put the elements into the right order.
4502     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4503
4504     SmallVector<int, 8> Mask2(4U, -1);
4505
4506     for (unsigned i = 0; i != 4; ++i) {
4507       if (Locs[i].first == -1)
4508         continue;
4509       else {
4510         unsigned Idx = (i < 2) ? 0 : 4;
4511         Idx += Locs[i].first * 2 + Locs[i].second;
4512         Mask2[i] = Idx;
4513       }
4514     }
4515
4516     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4517   } else if (NumLo == 3 || NumHi == 3) {
4518     // Otherwise, we must have three elements from one vector, call it X, and
4519     // one element from the other, call it Y.  First, use a shufps to build an
4520     // intermediate vector with the one element from Y and the element from X
4521     // that will be in the same half in the final destination (the indexes don't
4522     // matter). Then, use a shufps to build the final vector, taking the half
4523     // containing the element from Y from the intermediate, and the other half
4524     // from X.
4525     if (NumHi == 3) {
4526       // Normalize it so the 3 elements come from V1.
4527       CommuteVectorShuffleMask(PermMask, VT);
4528       std::swap(V1, V2);
4529     }
4530
4531     // Find the element from V2.
4532     unsigned HiIndex;
4533     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4534       int Val = PermMask[HiIndex];
4535       if (Val < 0)
4536         continue;
4537       if (Val >= 4)
4538         break;
4539     }
4540
4541     Mask1[0] = PermMask[HiIndex];
4542     Mask1[1] = -1;
4543     Mask1[2] = PermMask[HiIndex^1];
4544     Mask1[3] = -1;
4545     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4546
4547     if (HiIndex >= 2) {
4548       Mask1[0] = PermMask[0];
4549       Mask1[1] = PermMask[1];
4550       Mask1[2] = HiIndex & 1 ? 6 : 4;
4551       Mask1[3] = HiIndex & 1 ? 4 : 6;
4552       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4553     } else {
4554       Mask1[0] = HiIndex & 1 ? 2 : 0;
4555       Mask1[1] = HiIndex & 1 ? 0 : 2;
4556       Mask1[2] = PermMask[2];
4557       Mask1[3] = PermMask[3];
4558       if (Mask1[2] >= 0)
4559         Mask1[2] += 4;
4560       if (Mask1[3] >= 0)
4561         Mask1[3] += 4;
4562       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4563     }
4564   }
4565
4566   // Break it into (shuffle shuffle_hi, shuffle_lo).
4567   Locs.clear();
4568   SmallVector<int,8> LoMask(4U, -1);
4569   SmallVector<int,8> HiMask(4U, -1);
4570
4571   SmallVector<int,8> *MaskPtr = &LoMask;
4572   unsigned MaskIdx = 0;
4573   unsigned LoIdx = 0;
4574   unsigned HiIdx = 2;
4575   for (unsigned i = 0; i != 4; ++i) {
4576     if (i == 2) {
4577       MaskPtr = &HiMask;
4578       MaskIdx = 1;
4579       LoIdx = 0;
4580       HiIdx = 2;
4581     }
4582     int Idx = PermMask[i];
4583     if (Idx < 0) {
4584       Locs[i] = std::make_pair(-1, -1);
4585     } else if (Idx < 4) {
4586       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4587       (*MaskPtr)[LoIdx] = Idx;
4588       LoIdx++;
4589     } else {
4590       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4591       (*MaskPtr)[HiIdx] = Idx;
4592       HiIdx++;
4593     }
4594   }
4595
4596   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4597   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4598   SmallVector<int, 8> MaskOps;
4599   for (unsigned i = 0; i != 4; ++i) {
4600     if (Locs[i].first == -1) {
4601       MaskOps.push_back(-1);
4602     } else {
4603       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4604       MaskOps.push_back(Idx);
4605     }
4606   }
4607   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4608 }
4609
4610 SDValue
4611 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4612   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4613   SDValue V1 = Op.getOperand(0);
4614   SDValue V2 = Op.getOperand(1);
4615   EVT VT = Op.getValueType();
4616   DebugLoc dl = Op.getDebugLoc();
4617   unsigned NumElems = VT.getVectorNumElements();
4618   bool isMMX = VT.getSizeInBits() == 64;
4619   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4620   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4621   bool V1IsSplat = false;
4622   bool V2IsSplat = false;
4623
4624   if (isZeroShuffle(SVOp))
4625     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4626
4627   // Promote splats to v4f32.
4628   if (SVOp->isSplat()) {
4629     if (isMMX || NumElems < 4)
4630       return Op;
4631     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4632   }
4633
4634   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4635   // do it!
4636   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4637     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4638     if (NewOp.getNode())
4639       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4640                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4641   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4642     // FIXME: Figure out a cleaner way to do this.
4643     // Try to make use of movq to zero out the top part.
4644     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4645       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4646       if (NewOp.getNode()) {
4647         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4648           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4649                               DAG, Subtarget, dl);
4650       }
4651     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4652       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4653       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4654         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4655                             DAG, Subtarget, dl);
4656     }
4657   }
4658
4659   if (X86::isPSHUFDMask(SVOp))
4660     return Op;
4661
4662   // Check if this can be converted into a logical shift.
4663   bool isLeft = false;
4664   unsigned ShAmt = 0;
4665   SDValue ShVal;
4666   bool isShift = getSubtarget()->hasSSE2() &&
4667     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4668   if (isShift && ShVal.hasOneUse()) {
4669     // If the shifted value has multiple uses, it may be cheaper to use
4670     // v_set0 + movlhps or movhlps, etc.
4671     EVT EltVT = VT.getVectorElementType();
4672     ShAmt *= EltVT.getSizeInBits();
4673     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4674   }
4675
4676   if (X86::isMOVLMask(SVOp)) {
4677     if (V1IsUndef)
4678       return V2;
4679     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4680       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4681     if (!isMMX)
4682       return Op;
4683   }
4684
4685   // FIXME: fold these into legal mask.
4686   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4687                  X86::isMOVSLDUPMask(SVOp) ||
4688                  X86::isMOVHLPSMask(SVOp) ||
4689                  X86::isMOVLHPSMask(SVOp) ||
4690                  X86::isMOVLPMask(SVOp)))
4691     return Op;
4692
4693   if (ShouldXformToMOVHLPS(SVOp) ||
4694       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4695     return CommuteVectorShuffle(SVOp, DAG);
4696
4697   if (isShift) {
4698     // No better options. Use a vshl / vsrl.
4699     EVT EltVT = VT.getVectorElementType();
4700     ShAmt *= EltVT.getSizeInBits();
4701     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4702   }
4703
4704   bool Commuted = false;
4705   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4706   // 1,1,1,1 -> v8i16 though.
4707   V1IsSplat = isSplatVector(V1.getNode());
4708   V2IsSplat = isSplatVector(V2.getNode());
4709
4710   // Canonicalize the splat or undef, if present, to be on the RHS.
4711   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4712     Op = CommuteVectorShuffle(SVOp, DAG);
4713     SVOp = cast<ShuffleVectorSDNode>(Op);
4714     V1 = SVOp->getOperand(0);
4715     V2 = SVOp->getOperand(1);
4716     std::swap(V1IsSplat, V2IsSplat);
4717     std::swap(V1IsUndef, V2IsUndef);
4718     Commuted = true;
4719   }
4720
4721   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4722     // Shuffling low element of v1 into undef, just return v1.
4723     if (V2IsUndef)
4724       return V1;
4725     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4726     // the instruction selector will not match, so get a canonical MOVL with
4727     // swapped operands to undo the commute.
4728     return getMOVL(DAG, dl, VT, V2, V1);
4729   }
4730
4731   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4732       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4733       X86::isUNPCKLMask(SVOp) ||
4734       X86::isUNPCKHMask(SVOp))
4735     return Op;
4736
4737   if (V2IsSplat) {
4738     // Normalize mask so all entries that point to V2 points to its first
4739     // element then try to match unpck{h|l} again. If match, return a
4740     // new vector_shuffle with the corrected mask.
4741     SDValue NewMask = NormalizeMask(SVOp, DAG);
4742     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4743     if (NSVOp != SVOp) {
4744       if (X86::isUNPCKLMask(NSVOp, true)) {
4745         return NewMask;
4746       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4747         return NewMask;
4748       }
4749     }
4750   }
4751
4752   if (Commuted) {
4753     // Commute is back and try unpck* again.
4754     // FIXME: this seems wrong.
4755     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4756     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4757     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4758         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4759         X86::isUNPCKLMask(NewSVOp) ||
4760         X86::isUNPCKHMask(NewSVOp))
4761       return NewOp;
4762   }
4763
4764   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4765
4766   // Normalize the node to match x86 shuffle ops if needed
4767   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4768     return CommuteVectorShuffle(SVOp, DAG);
4769
4770   // Check for legal shuffle and return?
4771   SmallVector<int, 16> PermMask;
4772   SVOp->getMask(PermMask);
4773   if (isShuffleMaskLegal(PermMask, VT))
4774     return Op;
4775
4776   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4777   if (VT == MVT::v8i16) {
4778     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4779     if (NewOp.getNode())
4780       return NewOp;
4781   }
4782
4783   if (VT == MVT::v16i8) {
4784     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4785     if (NewOp.getNode())
4786       return NewOp;
4787   }
4788
4789   // Handle all 4 wide cases with a number of shuffles except for MMX.
4790   if (NumElems == 4 && !isMMX)
4791     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4792
4793   return SDValue();
4794 }
4795
4796 SDValue
4797 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4798                                                 SelectionDAG &DAG) {
4799   EVT VT = Op.getValueType();
4800   DebugLoc dl = Op.getDebugLoc();
4801   if (VT.getSizeInBits() == 8) {
4802     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4803                                     Op.getOperand(0), Op.getOperand(1));
4804     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4805                                     DAG.getValueType(VT));
4806     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4807   } else if (VT.getSizeInBits() == 16) {
4808     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4809     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4810     if (Idx == 0)
4811       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4812                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4813                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4814                                                  MVT::v4i32,
4815                                                  Op.getOperand(0)),
4816                                      Op.getOperand(1)));
4817     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4818                                     Op.getOperand(0), Op.getOperand(1));
4819     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4820                                     DAG.getValueType(VT));
4821     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4822   } else if (VT == MVT::f32) {
4823     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4824     // the result back to FR32 register. It's only worth matching if the
4825     // result has a single use which is a store or a bitcast to i32.  And in
4826     // the case of a store, it's not worth it if the index is a constant 0,
4827     // because a MOVSSmr can be used instead, which is smaller and faster.
4828     if (!Op.hasOneUse())
4829       return SDValue();
4830     SDNode *User = *Op.getNode()->use_begin();
4831     if ((User->getOpcode() != ISD::STORE ||
4832          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4833           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4834         (User->getOpcode() != ISD::BIT_CONVERT ||
4835          User->getValueType(0) != MVT::i32))
4836       return SDValue();
4837     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4838                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4839                                               Op.getOperand(0)),
4840                                               Op.getOperand(1));
4841     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4842   } else if (VT == MVT::i32) {
4843     // ExtractPS works with constant index.
4844     if (isa<ConstantSDNode>(Op.getOperand(1)))
4845       return Op;
4846   }
4847   return SDValue();
4848 }
4849
4850
4851 SDValue
4852 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4853   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4854     return SDValue();
4855
4856   if (Subtarget->hasSSE41()) {
4857     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4858     if (Res.getNode())
4859       return Res;
4860   }
4861
4862   EVT VT = Op.getValueType();
4863   DebugLoc dl = Op.getDebugLoc();
4864   // TODO: handle v16i8.
4865   if (VT.getSizeInBits() == 16) {
4866     SDValue Vec = Op.getOperand(0);
4867     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4868     if (Idx == 0)
4869       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4870                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4871                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4872                                                  MVT::v4i32, Vec),
4873                                      Op.getOperand(1)));
4874     // Transform it so it match pextrw which produces a 32-bit result.
4875     EVT EltVT = MVT::i32;
4876     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4877                                     Op.getOperand(0), Op.getOperand(1));
4878     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4879                                     DAG.getValueType(VT));
4880     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4881   } else if (VT.getSizeInBits() == 32) {
4882     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4883     if (Idx == 0)
4884       return Op;
4885
4886     // SHUFPS the element to the lowest double word, then movss.
4887     int Mask[4] = { Idx, -1, -1, -1 };
4888     EVT VVT = Op.getOperand(0).getValueType();
4889     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4890                                        DAG.getUNDEF(VVT), Mask);
4891     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4892                        DAG.getIntPtrConstant(0));
4893   } else if (VT.getSizeInBits() == 64) {
4894     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4895     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4896     //        to match extract_elt for f64.
4897     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4898     if (Idx == 0)
4899       return Op;
4900
4901     // UNPCKHPD the element to the lowest double word, then movsd.
4902     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4903     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4904     int Mask[2] = { 1, -1 };
4905     EVT VVT = Op.getOperand(0).getValueType();
4906     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4907                                        DAG.getUNDEF(VVT), Mask);
4908     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4909                        DAG.getIntPtrConstant(0));
4910   }
4911
4912   return SDValue();
4913 }
4914
4915 SDValue
4916 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4917   EVT VT = Op.getValueType();
4918   EVT EltVT = VT.getVectorElementType();
4919   DebugLoc dl = Op.getDebugLoc();
4920
4921   SDValue N0 = Op.getOperand(0);
4922   SDValue N1 = Op.getOperand(1);
4923   SDValue N2 = Op.getOperand(2);
4924
4925   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4926       isa<ConstantSDNode>(N2)) {
4927     unsigned Opc;
4928     if (VT == MVT::v8i16)
4929       Opc = X86ISD::PINSRW;
4930     else if (VT == MVT::v4i16)
4931       Opc = X86ISD::MMX_PINSRW;
4932     else if (VT == MVT::v16i8)
4933       Opc = X86ISD::PINSRB;
4934     else
4935       Opc = X86ISD::PINSRB;
4936
4937     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4938     // argument.
4939     if (N1.getValueType() != MVT::i32)
4940       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4941     if (N2.getValueType() != MVT::i32)
4942       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4943     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4944   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4945     // Bits [7:6] of the constant are the source select.  This will always be
4946     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4947     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4948     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4949     // Bits [5:4] of the constant are the destination select.  This is the
4950     //  value of the incoming immediate.
4951     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4952     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4953     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4954     // Create this as a scalar to vector..
4955     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4956     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4957   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4958     // PINSR* works with constant index.
4959     return Op;
4960   }
4961   return SDValue();
4962 }
4963
4964 SDValue
4965 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4966   EVT VT = Op.getValueType();
4967   EVT EltVT = VT.getVectorElementType();
4968
4969   if (Subtarget->hasSSE41())
4970     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4971
4972   if (EltVT == MVT::i8)
4973     return SDValue();
4974
4975   DebugLoc dl = Op.getDebugLoc();
4976   SDValue N0 = Op.getOperand(0);
4977   SDValue N1 = Op.getOperand(1);
4978   SDValue N2 = Op.getOperand(2);
4979
4980   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4981     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4982     // as its second argument.
4983     if (N1.getValueType() != MVT::i32)
4984       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4985     if (N2.getValueType() != MVT::i32)
4986       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4987     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
4988                        dl, VT, N0, N1, N2);
4989   }
4990   return SDValue();
4991 }
4992
4993 SDValue
4994 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4995   DebugLoc dl = Op.getDebugLoc();
4996   if (Op.getValueType() == MVT::v2f32)
4997     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4998                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4999                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
5000                                                Op.getOperand(0))));
5001
5002   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
5003     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5004
5005   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5006   EVT VT = MVT::v2i32;
5007   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5008   default: break;
5009   case MVT::v16i8:
5010   case MVT::v8i16:
5011     VT = MVT::v4i32;
5012     break;
5013   }
5014   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5015                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5016 }
5017
5018 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5019 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5020 // one of the above mentioned nodes. It has to be wrapped because otherwise
5021 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5022 // be used to form addressing mode. These wrapped nodes will be selected
5023 // into MOV32ri.
5024 SDValue
5025 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
5026   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5027
5028   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5029   // global base reg.
5030   unsigned char OpFlag = 0;
5031   unsigned WrapperKind = X86ISD::Wrapper;
5032   CodeModel::Model M = getTargetMachine().getCodeModel();
5033
5034   if (Subtarget->isPICStyleRIPRel() &&
5035       (M == CodeModel::Small || M == CodeModel::Kernel))
5036     WrapperKind = X86ISD::WrapperRIP;
5037   else if (Subtarget->isPICStyleGOT())
5038     OpFlag = X86II::MO_GOTOFF;
5039   else if (Subtarget->isPICStyleStubPIC())
5040     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5041
5042   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5043                                              CP->getAlignment(),
5044                                              CP->getOffset(), OpFlag);
5045   DebugLoc DL = CP->getDebugLoc();
5046   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5047   // With PIC, the address is actually $g + Offset.
5048   if (OpFlag) {
5049     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5050                          DAG.getNode(X86ISD::GlobalBaseReg,
5051                                      DebugLoc::getUnknownLoc(), getPointerTy()),
5052                          Result);
5053   }
5054
5055   return Result;
5056 }
5057
5058 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
5059   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5060
5061   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5062   // global base reg.
5063   unsigned char OpFlag = 0;
5064   unsigned WrapperKind = X86ISD::Wrapper;
5065   CodeModel::Model M = getTargetMachine().getCodeModel();
5066
5067   if (Subtarget->isPICStyleRIPRel() &&
5068       (M == CodeModel::Small || M == CodeModel::Kernel))
5069     WrapperKind = X86ISD::WrapperRIP;
5070   else if (Subtarget->isPICStyleGOT())
5071     OpFlag = X86II::MO_GOTOFF;
5072   else if (Subtarget->isPICStyleStubPIC())
5073     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5074
5075   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5076                                           OpFlag);
5077   DebugLoc DL = JT->getDebugLoc();
5078   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5079
5080   // With PIC, the address is actually $g + Offset.
5081   if (OpFlag) {
5082     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5083                          DAG.getNode(X86ISD::GlobalBaseReg,
5084                                      DebugLoc::getUnknownLoc(), getPointerTy()),
5085                          Result);
5086   }
5087
5088   return Result;
5089 }
5090
5091 SDValue
5092 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
5093   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5094
5095   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5096   // global base reg.
5097   unsigned char OpFlag = 0;
5098   unsigned WrapperKind = X86ISD::Wrapper;
5099   CodeModel::Model M = getTargetMachine().getCodeModel();
5100
5101   if (Subtarget->isPICStyleRIPRel() &&
5102       (M == CodeModel::Small || M == CodeModel::Kernel))
5103     WrapperKind = X86ISD::WrapperRIP;
5104   else if (Subtarget->isPICStyleGOT())
5105     OpFlag = X86II::MO_GOTOFF;
5106   else if (Subtarget->isPICStyleStubPIC())
5107     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5108
5109   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5110
5111   DebugLoc DL = Op.getDebugLoc();
5112   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5113
5114
5115   // With PIC, the address is actually $g + Offset.
5116   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5117       !Subtarget->is64Bit()) {
5118     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5119                          DAG.getNode(X86ISD::GlobalBaseReg,
5120                                      DebugLoc::getUnknownLoc(),
5121                                      getPointerTy()),
5122                          Result);
5123   }
5124
5125   return Result;
5126 }
5127
5128 SDValue
5129 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5130   // Create the TargetBlockAddressAddress node.
5131   unsigned char OpFlags =
5132     Subtarget->ClassifyBlockAddressReference();
5133   CodeModel::Model M = getTargetMachine().getCodeModel();
5134   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5135   DebugLoc dl = Op.getDebugLoc();
5136   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5137                                        /*isTarget=*/true, OpFlags);
5138
5139   if (Subtarget->isPICStyleRIPRel() &&
5140       (M == CodeModel::Small || M == CodeModel::Kernel))
5141     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5142   else
5143     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5144
5145   // With PIC, the address is actually $g + Offset.
5146   if (isGlobalRelativeToPICBase(OpFlags)) {
5147     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5148                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5149                          Result);
5150   }
5151
5152   return Result;
5153 }
5154
5155 SDValue
5156 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5157                                       int64_t Offset,
5158                                       SelectionDAG &DAG) const {
5159   // Create the TargetGlobalAddress node, folding in the constant
5160   // offset if it is legal.
5161   unsigned char OpFlags =
5162     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5163   CodeModel::Model M = getTargetMachine().getCodeModel();
5164   SDValue Result;
5165   if (OpFlags == X86II::MO_NO_FLAG &&
5166       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5167     // A direct static reference to a global.
5168     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5169     Offset = 0;
5170   } else {
5171     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5172   }
5173
5174   if (Subtarget->isPICStyleRIPRel() &&
5175       (M == CodeModel::Small || M == CodeModel::Kernel))
5176     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5177   else
5178     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5179
5180   // With PIC, the address is actually $g + Offset.
5181   if (isGlobalRelativeToPICBase(OpFlags)) {
5182     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5183                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5184                          Result);
5185   }
5186
5187   // For globals that require a load from a stub to get the address, emit the
5188   // load.
5189   if (isGlobalStubReference(OpFlags))
5190     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5191                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5192
5193   // If there was a non-zero offset that we didn't fold, create an explicit
5194   // addition for it.
5195   if (Offset != 0)
5196     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5197                          DAG.getConstant(Offset, getPointerTy()));
5198
5199   return Result;
5200 }
5201
5202 SDValue
5203 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5204   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5205   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5206   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5207 }
5208
5209 static SDValue
5210 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5211            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5212            unsigned char OperandFlags) {
5213   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5214   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5215   DebugLoc dl = GA->getDebugLoc();
5216   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5217                                            GA->getValueType(0),
5218                                            GA->getOffset(),
5219                                            OperandFlags);
5220   if (InFlag) {
5221     SDValue Ops[] = { Chain,  TGA, *InFlag };
5222     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5223   } else {
5224     SDValue Ops[]  = { Chain, TGA };
5225     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5226   }
5227
5228   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5229   MFI->setHasCalls(true);
5230
5231   SDValue Flag = Chain.getValue(1);
5232   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5233 }
5234
5235 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5236 static SDValue
5237 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5238                                 const EVT PtrVT) {
5239   SDValue InFlag;
5240   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5241   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5242                                      DAG.getNode(X86ISD::GlobalBaseReg,
5243                                                  DebugLoc::getUnknownLoc(),
5244                                                  PtrVT), InFlag);
5245   InFlag = Chain.getValue(1);
5246
5247   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5248 }
5249
5250 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5251 static SDValue
5252 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5253                                 const EVT PtrVT) {
5254   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5255                     X86::RAX, X86II::MO_TLSGD);
5256 }
5257
5258 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5259 // "local exec" model.
5260 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5261                                    const EVT PtrVT, TLSModel::Model model,
5262                                    bool is64Bit) {
5263   DebugLoc dl = GA->getDebugLoc();
5264   // Get the Thread Pointer
5265   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5266                              DebugLoc::getUnknownLoc(), PtrVT,
5267                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5268                                              MVT::i32));
5269
5270   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5271                                       NULL, 0, false, false, 0);
5272
5273   unsigned char OperandFlags = 0;
5274   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5275   // initialexec.
5276   unsigned WrapperKind = X86ISD::Wrapper;
5277   if (model == TLSModel::LocalExec) {
5278     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5279   } else if (is64Bit) {
5280     assert(model == TLSModel::InitialExec);
5281     OperandFlags = X86II::MO_GOTTPOFF;
5282     WrapperKind = X86ISD::WrapperRIP;
5283   } else {
5284     assert(model == TLSModel::InitialExec);
5285     OperandFlags = X86II::MO_INDNTPOFF;
5286   }
5287
5288   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5289   // exec)
5290   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5291                                            GA->getOffset(), OperandFlags);
5292   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5293
5294   if (model == TLSModel::InitialExec)
5295     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5296                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5297
5298   // The address of the thread local variable is the add of the thread
5299   // pointer with the offset of the variable.
5300   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5301 }
5302
5303 SDValue
5304 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5305   // TODO: implement the "local dynamic" model
5306   // TODO: implement the "initial exec"model for pic executables
5307   assert(Subtarget->isTargetELF() &&
5308          "TLS not implemented for non-ELF targets");
5309   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5310   const GlobalValue *GV = GA->getGlobal();
5311
5312   // If GV is an alias then use the aliasee for determining
5313   // thread-localness.
5314   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5315     GV = GA->resolveAliasedGlobal(false);
5316
5317   TLSModel::Model model = getTLSModel(GV,
5318                                       getTargetMachine().getRelocationModel());
5319
5320   switch (model) {
5321   case TLSModel::GeneralDynamic:
5322   case TLSModel::LocalDynamic: // not implemented
5323     if (Subtarget->is64Bit())
5324       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5325     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5326
5327   case TLSModel::InitialExec:
5328   case TLSModel::LocalExec:
5329     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5330                                Subtarget->is64Bit());
5331   }
5332
5333   llvm_unreachable("Unreachable");
5334   return SDValue();
5335 }
5336
5337
5338 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5339 /// take a 2 x i32 value to shift plus a shift amount.
5340 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5341   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5342   EVT VT = Op.getValueType();
5343   unsigned VTBits = VT.getSizeInBits();
5344   DebugLoc dl = Op.getDebugLoc();
5345   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5346   SDValue ShOpLo = Op.getOperand(0);
5347   SDValue ShOpHi = Op.getOperand(1);
5348   SDValue ShAmt  = Op.getOperand(2);
5349   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5350                                      DAG.getConstant(VTBits - 1, MVT::i8))
5351                        : DAG.getConstant(0, VT);
5352
5353   SDValue Tmp2, Tmp3;
5354   if (Op.getOpcode() == ISD::SHL_PARTS) {
5355     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5356     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5357   } else {
5358     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5359     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5360   }
5361
5362   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5363                                 DAG.getConstant(VTBits, MVT::i8));
5364   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5365                              AndNode, DAG.getConstant(0, MVT::i8));
5366
5367   SDValue Hi, Lo;
5368   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5369   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5370   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5371
5372   if (Op.getOpcode() == ISD::SHL_PARTS) {
5373     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5374     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5375   } else {
5376     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5377     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5378   }
5379
5380   SDValue Ops[2] = { Lo, Hi };
5381   return DAG.getMergeValues(Ops, 2, dl);
5382 }
5383
5384 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5385   EVT SrcVT = Op.getOperand(0).getValueType();
5386
5387   if (SrcVT.isVector()) {
5388     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5389       return Op;
5390     }
5391     return SDValue();
5392   }
5393
5394   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5395          "Unknown SINT_TO_FP to lower!");
5396
5397   // These are really Legal; return the operand so the caller accepts it as
5398   // Legal.
5399   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5400     return Op;
5401   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5402       Subtarget->is64Bit()) {
5403     return Op;
5404   }
5405
5406   DebugLoc dl = Op.getDebugLoc();
5407   unsigned Size = SrcVT.getSizeInBits()/8;
5408   MachineFunction &MF = DAG.getMachineFunction();
5409   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5410   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5411   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5412                                StackSlot,
5413                                PseudoSourceValue::getFixedStack(SSFI), 0,
5414                                false, false, 0);
5415   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5416 }
5417
5418 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5419                                      SDValue StackSlot,
5420                                      SelectionDAG &DAG) {
5421   // Build the FILD
5422   DebugLoc dl = Op.getDebugLoc();
5423   SDVTList Tys;
5424   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5425   if (useSSE)
5426     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5427   else
5428     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5429   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5430   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5431                                Tys, Ops, array_lengthof(Ops));
5432
5433   if (useSSE) {
5434     Chain = Result.getValue(1);
5435     SDValue InFlag = Result.getValue(2);
5436
5437     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5438     // shouldn't be necessary except that RFP cannot be live across
5439     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5440     MachineFunction &MF = DAG.getMachineFunction();
5441     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5442     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5443     Tys = DAG.getVTList(MVT::Other);
5444     SDValue Ops[] = {
5445       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5446     };
5447     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5448     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5449                          PseudoSourceValue::getFixedStack(SSFI), 0,
5450                          false, false, 0);
5451   }
5452
5453   return Result;
5454 }
5455
5456 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5457 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5458   // This algorithm is not obvious. Here it is in C code, more or less:
5459   /*
5460     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5461       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5462       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5463
5464       // Copy ints to xmm registers.
5465       __m128i xh = _mm_cvtsi32_si128( hi );
5466       __m128i xl = _mm_cvtsi32_si128( lo );
5467
5468       // Combine into low half of a single xmm register.
5469       __m128i x = _mm_unpacklo_epi32( xh, xl );
5470       __m128d d;
5471       double sd;
5472
5473       // Merge in appropriate exponents to give the integer bits the right
5474       // magnitude.
5475       x = _mm_unpacklo_epi32( x, exp );
5476
5477       // Subtract away the biases to deal with the IEEE-754 double precision
5478       // implicit 1.
5479       d = _mm_sub_pd( (__m128d) x, bias );
5480
5481       // All conversions up to here are exact. The correctly rounded result is
5482       // calculated using the current rounding mode using the following
5483       // horizontal add.
5484       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5485       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5486                                 // store doesn't really need to be here (except
5487                                 // maybe to zero the other double)
5488       return sd;
5489     }
5490   */
5491
5492   DebugLoc dl = Op.getDebugLoc();
5493   LLVMContext *Context = DAG.getContext();
5494
5495   // Build some magic constants.
5496   std::vector<Constant*> CV0;
5497   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5498   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5499   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5500   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5501   Constant *C0 = ConstantVector::get(CV0);
5502   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5503
5504   std::vector<Constant*> CV1;
5505   CV1.push_back(
5506     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5507   CV1.push_back(
5508     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5509   Constant *C1 = ConstantVector::get(CV1);
5510   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5511
5512   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5513                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5514                                         Op.getOperand(0),
5515                                         DAG.getIntPtrConstant(1)));
5516   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5517                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5518                                         Op.getOperand(0),
5519                                         DAG.getIntPtrConstant(0)));
5520   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5521   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5522                               PseudoSourceValue::getConstantPool(), 0,
5523                               false, false, 16);
5524   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5525   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5526   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5527                               PseudoSourceValue::getConstantPool(), 0,
5528                               false, false, 16);
5529   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5530
5531   // Add the halves; easiest way is to swap them into another reg first.
5532   int ShufMask[2] = { 1, -1 };
5533   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5534                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5535   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5536   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5537                      DAG.getIntPtrConstant(0));
5538 }
5539
5540 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5541 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5542   DebugLoc dl = Op.getDebugLoc();
5543   // FP constant to bias correct the final result.
5544   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5545                                    MVT::f64);
5546
5547   // Load the 32-bit value into an XMM register.
5548   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5549                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5550                                          Op.getOperand(0),
5551                                          DAG.getIntPtrConstant(0)));
5552
5553   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5554                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5555                      DAG.getIntPtrConstant(0));
5556
5557   // Or the load with the bias.
5558   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5559                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5560                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5561                                                    MVT::v2f64, Load)),
5562                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5563                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5564                                                    MVT::v2f64, Bias)));
5565   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5566                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5567                    DAG.getIntPtrConstant(0));
5568
5569   // Subtract the bias.
5570   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5571
5572   // Handle final rounding.
5573   EVT DestVT = Op.getValueType();
5574
5575   if (DestVT.bitsLT(MVT::f64)) {
5576     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5577                        DAG.getIntPtrConstant(0));
5578   } else if (DestVT.bitsGT(MVT::f64)) {
5579     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5580   }
5581
5582   // Handle final rounding.
5583   return Sub;
5584 }
5585
5586 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5587   SDValue N0 = Op.getOperand(0);
5588   DebugLoc dl = Op.getDebugLoc();
5589
5590   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5591   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5592   // the optimization here.
5593   if (DAG.SignBitIsZero(N0))
5594     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5595
5596   EVT SrcVT = N0.getValueType();
5597   if (SrcVT == MVT::i64) {
5598     // We only handle SSE2 f64 target here; caller can expand the rest.
5599     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5600       return SDValue();
5601
5602     return LowerUINT_TO_FP_i64(Op, DAG);
5603   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5604     return LowerUINT_TO_FP_i32(Op, DAG);
5605   }
5606
5607   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5608
5609   // Make a 64-bit buffer, and use it to build an FILD.
5610   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5611   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5612   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5613                                    getPointerTy(), StackSlot, WordOff);
5614   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5615                                 StackSlot, NULL, 0, false, false, 0);
5616   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5617                                 OffsetSlot, NULL, 0, false, false, 0);
5618   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5619 }
5620
5621 std::pair<SDValue,SDValue> X86TargetLowering::
5622 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5623   DebugLoc dl = Op.getDebugLoc();
5624
5625   EVT DstTy = Op.getValueType();
5626
5627   if (!IsSigned) {
5628     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5629     DstTy = MVT::i64;
5630   }
5631
5632   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5633          DstTy.getSimpleVT() >= MVT::i16 &&
5634          "Unknown FP_TO_SINT to lower!");
5635
5636   // These are really Legal.
5637   if (DstTy == MVT::i32 &&
5638       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5639     return std::make_pair(SDValue(), SDValue());
5640   if (Subtarget->is64Bit() &&
5641       DstTy == MVT::i64 &&
5642       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5643     return std::make_pair(SDValue(), SDValue());
5644
5645   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5646   // stack slot.
5647   MachineFunction &MF = DAG.getMachineFunction();
5648   unsigned MemSize = DstTy.getSizeInBits()/8;
5649   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5650   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5651
5652   unsigned Opc;
5653   switch (DstTy.getSimpleVT().SimpleTy) {
5654   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5655   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5656   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5657   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5658   }
5659
5660   SDValue Chain = DAG.getEntryNode();
5661   SDValue Value = Op.getOperand(0);
5662   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5663     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5664     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5665                          PseudoSourceValue::getFixedStack(SSFI), 0,
5666                          false, false, 0);
5667     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5668     SDValue Ops[] = {
5669       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5670     };
5671     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5672     Chain = Value.getValue(1);
5673     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5674     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5675   }
5676
5677   // Build the FP_TO_INT*_IN_MEM
5678   SDValue Ops[] = { Chain, Value, StackSlot };
5679   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5680
5681   return std::make_pair(FIST, StackSlot);
5682 }
5683
5684 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5685   if (Op.getValueType().isVector()) {
5686     if (Op.getValueType() == MVT::v2i32 &&
5687         Op.getOperand(0).getValueType() == MVT::v2f64) {
5688       return Op;
5689     }
5690     return SDValue();
5691   }
5692
5693   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5694   SDValue FIST = Vals.first, StackSlot = Vals.second;
5695   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5696   if (FIST.getNode() == 0) return Op;
5697
5698   // Load the result.
5699   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5700                      FIST, StackSlot, NULL, 0, false, false, 0);
5701 }
5702
5703 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5704   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5705   SDValue FIST = Vals.first, StackSlot = Vals.second;
5706   assert(FIST.getNode() && "Unexpected failure");
5707
5708   // Load the result.
5709   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5710                      FIST, StackSlot, NULL, 0, false, false, 0);
5711 }
5712
5713 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5714   LLVMContext *Context = DAG.getContext();
5715   DebugLoc dl = Op.getDebugLoc();
5716   EVT VT = Op.getValueType();
5717   EVT EltVT = VT;
5718   if (VT.isVector())
5719     EltVT = VT.getVectorElementType();
5720   std::vector<Constant*> CV;
5721   if (EltVT == MVT::f64) {
5722     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5723     CV.push_back(C);
5724     CV.push_back(C);
5725   } else {
5726     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5727     CV.push_back(C);
5728     CV.push_back(C);
5729     CV.push_back(C);
5730     CV.push_back(C);
5731   }
5732   Constant *C = ConstantVector::get(CV);
5733   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5734   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5735                              PseudoSourceValue::getConstantPool(), 0,
5736                              false, false, 16);
5737   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5738 }
5739
5740 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5741   LLVMContext *Context = DAG.getContext();
5742   DebugLoc dl = Op.getDebugLoc();
5743   EVT VT = Op.getValueType();
5744   EVT EltVT = VT;
5745   if (VT.isVector())
5746     EltVT = VT.getVectorElementType();
5747   std::vector<Constant*> CV;
5748   if (EltVT == MVT::f64) {
5749     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5750     CV.push_back(C);
5751     CV.push_back(C);
5752   } else {
5753     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5754     CV.push_back(C);
5755     CV.push_back(C);
5756     CV.push_back(C);
5757     CV.push_back(C);
5758   }
5759   Constant *C = ConstantVector::get(CV);
5760   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5761   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5762                              PseudoSourceValue::getConstantPool(), 0,
5763                              false, false, 16);
5764   if (VT.isVector()) {
5765     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5766                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5767                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5768                                 Op.getOperand(0)),
5769                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5770   } else {
5771     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5772   }
5773 }
5774
5775 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5776   LLVMContext *Context = DAG.getContext();
5777   SDValue Op0 = Op.getOperand(0);
5778   SDValue Op1 = Op.getOperand(1);
5779   DebugLoc dl = Op.getDebugLoc();
5780   EVT VT = Op.getValueType();
5781   EVT SrcVT = Op1.getValueType();
5782
5783   // If second operand is smaller, extend it first.
5784   if (SrcVT.bitsLT(VT)) {
5785     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5786     SrcVT = VT;
5787   }
5788   // And if it is bigger, shrink it first.
5789   if (SrcVT.bitsGT(VT)) {
5790     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5791     SrcVT = VT;
5792   }
5793
5794   // At this point the operands and the result should have the same
5795   // type, and that won't be f80 since that is not custom lowered.
5796
5797   // First get the sign bit of second operand.
5798   std::vector<Constant*> CV;
5799   if (SrcVT == MVT::f64) {
5800     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5801     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5802   } else {
5803     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5804     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5805     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5806     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5807   }
5808   Constant *C = ConstantVector::get(CV);
5809   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5810   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5811                               PseudoSourceValue::getConstantPool(), 0,
5812                               false, false, 16);
5813   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5814
5815   // Shift sign bit right or left if the two operands have different types.
5816   if (SrcVT.bitsGT(VT)) {
5817     // Op0 is MVT::f32, Op1 is MVT::f64.
5818     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5819     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5820                           DAG.getConstant(32, MVT::i32));
5821     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5822     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5823                           DAG.getIntPtrConstant(0));
5824   }
5825
5826   // Clear first operand sign bit.
5827   CV.clear();
5828   if (VT == MVT::f64) {
5829     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5830     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5831   } else {
5832     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5833     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5834     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5835     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5836   }
5837   C = ConstantVector::get(CV);
5838   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5839   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5840                               PseudoSourceValue::getConstantPool(), 0,
5841                               false, false, 16);
5842   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5843
5844   // Or the value with the sign bit.
5845   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5846 }
5847
5848 /// Emit nodes that will be selected as "test Op0,Op0", or something
5849 /// equivalent.
5850 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5851                                     SelectionDAG &DAG) {
5852   DebugLoc dl = Op.getDebugLoc();
5853
5854   // CF and OF aren't always set the way we want. Determine which
5855   // of these we need.
5856   bool NeedCF = false;
5857   bool NeedOF = false;
5858   switch (X86CC) {
5859   case X86::COND_A: case X86::COND_AE:
5860   case X86::COND_B: case X86::COND_BE:
5861     NeedCF = true;
5862     break;
5863   case X86::COND_G: case X86::COND_GE:
5864   case X86::COND_L: case X86::COND_LE:
5865   case X86::COND_O: case X86::COND_NO:
5866     NeedOF = true;
5867     break;
5868   default: break;
5869   }
5870
5871   // See if we can use the EFLAGS value from the operand instead of
5872   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5873   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5874   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5875     unsigned Opcode = 0;
5876     unsigned NumOperands = 0;
5877     switch (Op.getNode()->getOpcode()) {
5878     case ISD::ADD:
5879       // Due to an isel shortcoming, be conservative if this add is likely to
5880       // be selected as part of a load-modify-store instruction. When the root
5881       // node in a match is a store, isel doesn't know how to remap non-chain
5882       // non-flag uses of other nodes in the match, such as the ADD in this
5883       // case. This leads to the ADD being left around and reselected, with
5884       // the result being two adds in the output.
5885       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5886            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5887         if (UI->getOpcode() == ISD::STORE)
5888           goto default_case;
5889       if (ConstantSDNode *C =
5890             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5891         // An add of one will be selected as an INC.
5892         if (C->getAPIntValue() == 1) {
5893           Opcode = X86ISD::INC;
5894           NumOperands = 1;
5895           break;
5896         }
5897         // An add of negative one (subtract of one) will be selected as a DEC.
5898         if (C->getAPIntValue().isAllOnesValue()) {
5899           Opcode = X86ISD::DEC;
5900           NumOperands = 1;
5901           break;
5902         }
5903       }
5904       // Otherwise use a regular EFLAGS-setting add.
5905       Opcode = X86ISD::ADD;
5906       NumOperands = 2;
5907       break;
5908     case ISD::AND: {
5909       // If the primary and result isn't used, don't bother using X86ISD::AND,
5910       // because a TEST instruction will be better.
5911       bool NonFlagUse = false;
5912       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5913              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5914         SDNode *User = *UI;
5915         unsigned UOpNo = UI.getOperandNo();
5916         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5917           // Look pass truncate.
5918           UOpNo = User->use_begin().getOperandNo();
5919           User = *User->use_begin();
5920         }
5921         if (User->getOpcode() != ISD::BRCOND &&
5922             User->getOpcode() != ISD::SETCC &&
5923             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5924           NonFlagUse = true;
5925           break;
5926         }
5927       }
5928       if (!NonFlagUse)
5929         break;
5930     }
5931     // FALL THROUGH
5932     case ISD::SUB:
5933     case ISD::OR:
5934     case ISD::XOR:
5935       // Due to the ISEL shortcoming noted above, be conservative if this op is
5936       // likely to be selected as part of a load-modify-store instruction.
5937       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5938            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5939         if (UI->getOpcode() == ISD::STORE)
5940           goto default_case;
5941       // Otherwise use a regular EFLAGS-setting instruction.
5942       switch (Op.getNode()->getOpcode()) {
5943       case ISD::SUB: Opcode = X86ISD::SUB; break;
5944       case ISD::OR:  Opcode = X86ISD::OR;  break;
5945       case ISD::XOR: Opcode = X86ISD::XOR; break;
5946       case ISD::AND: Opcode = X86ISD::AND; break;
5947       default: llvm_unreachable("unexpected operator!");
5948       }
5949       NumOperands = 2;
5950       break;
5951     case X86ISD::ADD:
5952     case X86ISD::SUB:
5953     case X86ISD::INC:
5954     case X86ISD::DEC:
5955     case X86ISD::OR:
5956     case X86ISD::XOR:
5957     case X86ISD::AND:
5958       return SDValue(Op.getNode(), 1);
5959     default:
5960     default_case:
5961       break;
5962     }
5963     if (Opcode != 0) {
5964       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5965       SmallVector<SDValue, 4> Ops;
5966       for (unsigned i = 0; i != NumOperands; ++i)
5967         Ops.push_back(Op.getOperand(i));
5968       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5969       DAG.ReplaceAllUsesWith(Op, New);
5970       return SDValue(New.getNode(), 1);
5971     }
5972   }
5973
5974   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5975   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5976                      DAG.getConstant(0, Op.getValueType()));
5977 }
5978
5979 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5980 /// equivalent.
5981 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5982                                    SelectionDAG &DAG) {
5983   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5984     if (C->getAPIntValue() == 0)
5985       return EmitTest(Op0, X86CC, DAG);
5986
5987   DebugLoc dl = Op0.getDebugLoc();
5988   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5989 }
5990
5991 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5992 /// if it's possible.
5993 static SDValue LowerToBT(SDValue And, ISD::CondCode CC,
5994                          DebugLoc dl, SelectionDAG &DAG) {
5995   SDValue Op0 = And.getOperand(0);
5996   SDValue Op1 = And.getOperand(1);
5997   if (Op0.getOpcode() == ISD::TRUNCATE)
5998     Op0 = Op0.getOperand(0);
5999   if (Op1.getOpcode() == ISD::TRUNCATE)
6000     Op1 = Op1.getOperand(0);
6001
6002   SDValue LHS, RHS;
6003   if (Op1.getOpcode() == ISD::SHL) {
6004     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
6005       if (And10C->getZExtValue() == 1) {
6006         LHS = Op0;
6007         RHS = Op1.getOperand(1);
6008       }
6009   } else if (Op0.getOpcode() == ISD::SHL) {
6010     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6011       if (And00C->getZExtValue() == 1) {
6012         LHS = Op1;
6013         RHS = Op0.getOperand(1);
6014       }
6015   } else if (Op1.getOpcode() == ISD::Constant) {
6016     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6017     SDValue AndLHS = Op0;
6018     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6019       LHS = AndLHS.getOperand(0);
6020       RHS = AndLHS.getOperand(1);
6021     }
6022   }
6023
6024   if (LHS.getNode()) {
6025     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
6026     // instruction.  Since the shift amount is in-range-or-undefined, we know
6027     // that doing a bittest on the i16 value is ok.  We extend to i32 because
6028     // the encoding for the i16 version is larger than the i32 version.
6029     if (LHS.getValueType() == MVT::i8)
6030       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6031
6032     // If the operand types disagree, extend the shift amount to match.  Since
6033     // BT ignores high bits (like shifts) we can use anyextend.
6034     if (LHS.getValueType() != RHS.getValueType())
6035       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6036
6037     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6038     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6039     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6040                        DAG.getConstant(Cond, MVT::i8), BT);
6041   }
6042
6043   return SDValue();
6044 }
6045
6046 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
6047   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6048   SDValue Op0 = Op.getOperand(0);
6049   SDValue Op1 = Op.getOperand(1);
6050   DebugLoc dl = Op.getDebugLoc();
6051   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6052
6053   // Optimize to BT if possible.
6054   // Lower (X & (1 << N)) == 0 to BT(X, N).
6055   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6056   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6057   if (Op0.getOpcode() == ISD::AND &&
6058       Op0.hasOneUse() &&
6059       Op1.getOpcode() == ISD::Constant &&
6060       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
6061       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6062     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6063     if (NewSetCC.getNode())
6064       return NewSetCC;
6065   }
6066
6067   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6068   if (Op0.getOpcode() == X86ISD::SETCC &&
6069       Op1.getOpcode() == ISD::Constant &&
6070       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6071        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6072       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6073     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6074     bool Invert = (CC == ISD::SETNE) ^
6075       cast<ConstantSDNode>(Op1)->isNullValue();
6076     if (Invert)
6077       CCode = X86::GetOppositeBranchCondition(CCode);
6078     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6079                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6080   }
6081
6082   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6083   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6084   if (X86CC == X86::COND_INVALID)
6085     return SDValue();
6086
6087   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6088
6089   // Use sbb x, x to materialize carry bit into a GPR.
6090   if (X86CC == X86::COND_B)
6091     return DAG.getNode(ISD::AND, dl, MVT::i8,
6092                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6093                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6094                        DAG.getConstant(1, MVT::i8));
6095
6096   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6097                      DAG.getConstant(X86CC, MVT::i8), Cond);
6098 }
6099
6100 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
6101   SDValue Cond;
6102   SDValue Op0 = Op.getOperand(0);
6103   SDValue Op1 = Op.getOperand(1);
6104   SDValue CC = Op.getOperand(2);
6105   EVT VT = Op.getValueType();
6106   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6107   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6108   DebugLoc dl = Op.getDebugLoc();
6109
6110   if (isFP) {
6111     unsigned SSECC = 8;
6112     EVT VT0 = Op0.getValueType();
6113     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6114     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6115     bool Swap = false;
6116
6117     switch (SetCCOpcode) {
6118     default: break;
6119     case ISD::SETOEQ:
6120     case ISD::SETEQ:  SSECC = 0; break;
6121     case ISD::SETOGT:
6122     case ISD::SETGT: Swap = true; // Fallthrough
6123     case ISD::SETLT:
6124     case ISD::SETOLT: SSECC = 1; break;
6125     case ISD::SETOGE:
6126     case ISD::SETGE: Swap = true; // Fallthrough
6127     case ISD::SETLE:
6128     case ISD::SETOLE: SSECC = 2; break;
6129     case ISD::SETUO:  SSECC = 3; break;
6130     case ISD::SETUNE:
6131     case ISD::SETNE:  SSECC = 4; break;
6132     case ISD::SETULE: Swap = true;
6133     case ISD::SETUGE: SSECC = 5; break;
6134     case ISD::SETULT: Swap = true;
6135     case ISD::SETUGT: SSECC = 6; break;
6136     case ISD::SETO:   SSECC = 7; break;
6137     }
6138     if (Swap)
6139       std::swap(Op0, Op1);
6140
6141     // In the two special cases we can't handle, emit two comparisons.
6142     if (SSECC == 8) {
6143       if (SetCCOpcode == ISD::SETUEQ) {
6144         SDValue UNORD, EQ;
6145         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6146         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6147         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6148       }
6149       else if (SetCCOpcode == ISD::SETONE) {
6150         SDValue ORD, NEQ;
6151         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6152         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6153         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6154       }
6155       llvm_unreachable("Illegal FP comparison");
6156     }
6157     // Handle all other FP comparisons here.
6158     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6159   }
6160
6161   // We are handling one of the integer comparisons here.  Since SSE only has
6162   // GT and EQ comparisons for integer, swapping operands and multiple
6163   // operations may be required for some comparisons.
6164   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6165   bool Swap = false, Invert = false, FlipSigns = false;
6166
6167   switch (VT.getSimpleVT().SimpleTy) {
6168   default: break;
6169   case MVT::v8i8:
6170   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6171   case MVT::v4i16:
6172   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6173   case MVT::v2i32:
6174   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6175   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6176   }
6177
6178   switch (SetCCOpcode) {
6179   default: break;
6180   case ISD::SETNE:  Invert = true;
6181   case ISD::SETEQ:  Opc = EQOpc; break;
6182   case ISD::SETLT:  Swap = true;
6183   case ISD::SETGT:  Opc = GTOpc; break;
6184   case ISD::SETGE:  Swap = true;
6185   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6186   case ISD::SETULT: Swap = true;
6187   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6188   case ISD::SETUGE: Swap = true;
6189   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6190   }
6191   if (Swap)
6192     std::swap(Op0, Op1);
6193
6194   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6195   // bits of the inputs before performing those operations.
6196   if (FlipSigns) {
6197     EVT EltVT = VT.getVectorElementType();
6198     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6199                                       EltVT);
6200     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6201     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6202                                     SignBits.size());
6203     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6204     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6205   }
6206
6207   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6208
6209   // If the logical-not of the result is required, perform that now.
6210   if (Invert)
6211     Result = DAG.getNOT(dl, Result, VT);
6212
6213   return Result;
6214 }
6215
6216 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6217 static bool isX86LogicalCmp(SDValue Op) {
6218   unsigned Opc = Op.getNode()->getOpcode();
6219   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6220     return true;
6221   if (Op.getResNo() == 1 &&
6222       (Opc == X86ISD::ADD ||
6223        Opc == X86ISD::SUB ||
6224        Opc == X86ISD::SMUL ||
6225        Opc == X86ISD::UMUL ||
6226        Opc == X86ISD::INC ||
6227        Opc == X86ISD::DEC ||
6228        Opc == X86ISD::OR ||
6229        Opc == X86ISD::XOR ||
6230        Opc == X86ISD::AND))
6231     return true;
6232
6233   return false;
6234 }
6235
6236 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6237   bool addTest = true;
6238   SDValue Cond  = Op.getOperand(0);
6239   DebugLoc dl = Op.getDebugLoc();
6240   SDValue CC;
6241
6242   if (Cond.getOpcode() == ISD::SETCC) {
6243     SDValue NewCond = LowerSETCC(Cond, DAG);
6244     if (NewCond.getNode())
6245       Cond = NewCond;
6246   }
6247
6248   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6249   SDValue Op1 = Op.getOperand(1);
6250   SDValue Op2 = Op.getOperand(2);
6251   if (Cond.getOpcode() == X86ISD::SETCC &&
6252       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6253     SDValue Cmp = Cond.getOperand(1);
6254     if (Cmp.getOpcode() == X86ISD::CMP) {
6255       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6256       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6257       ConstantSDNode *RHSC =
6258         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6259       if (N1C && N1C->isAllOnesValue() &&
6260           N2C && N2C->isNullValue() &&
6261           RHSC && RHSC->isNullValue()) {
6262         SDValue CmpOp0 = Cmp.getOperand(0);
6263         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6264                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6265         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6266                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6267       }
6268     }
6269   }
6270
6271   // Look pass (and (setcc_carry (cmp ...)), 1).
6272   if (Cond.getOpcode() == ISD::AND &&
6273       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6274     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6275     if (C && C->getAPIntValue() == 1)
6276       Cond = Cond.getOperand(0);
6277   }
6278
6279   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6280   // setting operand in place of the X86ISD::SETCC.
6281   if (Cond.getOpcode() == X86ISD::SETCC ||
6282       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6283     CC = Cond.getOperand(0);
6284
6285     SDValue Cmp = Cond.getOperand(1);
6286     unsigned Opc = Cmp.getOpcode();
6287     EVT VT = Op.getValueType();
6288
6289     bool IllegalFPCMov = false;
6290     if (VT.isFloatingPoint() && !VT.isVector() &&
6291         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6292       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6293
6294     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6295         Opc == X86ISD::BT) { // FIXME
6296       Cond = Cmp;
6297       addTest = false;
6298     }
6299   }
6300
6301   if (addTest) {
6302     // Look pass the truncate.
6303     if (Cond.getOpcode() == ISD::TRUNCATE)
6304       Cond = Cond.getOperand(0);
6305
6306     // We know the result of AND is compared against zero. Try to match
6307     // it to BT.
6308     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6309       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6310       if (NewSetCC.getNode()) {
6311         CC = NewSetCC.getOperand(0);
6312         Cond = NewSetCC.getOperand(1);
6313         addTest = false;
6314       }
6315     }
6316   }
6317
6318   if (addTest) {
6319     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6320     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6321   }
6322
6323   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6324   // condition is true.
6325   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6326   SDValue Ops[] = { Op2, Op1, CC, Cond };
6327   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6328 }
6329
6330 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6331 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6332 // from the AND / OR.
6333 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6334   Opc = Op.getOpcode();
6335   if (Opc != ISD::OR && Opc != ISD::AND)
6336     return false;
6337   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6338           Op.getOperand(0).hasOneUse() &&
6339           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6340           Op.getOperand(1).hasOneUse());
6341 }
6342
6343 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6344 // 1 and that the SETCC node has a single use.
6345 static bool isXor1OfSetCC(SDValue Op) {
6346   if (Op.getOpcode() != ISD::XOR)
6347     return false;
6348   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6349   if (N1C && N1C->getAPIntValue() == 1) {
6350     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6351       Op.getOperand(0).hasOneUse();
6352   }
6353   return false;
6354 }
6355
6356 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6357   bool addTest = true;
6358   SDValue Chain = Op.getOperand(0);
6359   SDValue Cond  = Op.getOperand(1);
6360   SDValue Dest  = Op.getOperand(2);
6361   DebugLoc dl = Op.getDebugLoc();
6362   SDValue CC;
6363
6364   if (Cond.getOpcode() == ISD::SETCC) {
6365     SDValue NewCond = LowerSETCC(Cond, DAG);
6366     if (NewCond.getNode())
6367       Cond = NewCond;
6368   }
6369 #if 0
6370   // FIXME: LowerXALUO doesn't handle these!!
6371   else if (Cond.getOpcode() == X86ISD::ADD  ||
6372            Cond.getOpcode() == X86ISD::SUB  ||
6373            Cond.getOpcode() == X86ISD::SMUL ||
6374            Cond.getOpcode() == X86ISD::UMUL)
6375     Cond = LowerXALUO(Cond, DAG);
6376 #endif
6377
6378   // Look pass (and (setcc_carry (cmp ...)), 1).
6379   if (Cond.getOpcode() == ISD::AND &&
6380       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6381     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6382     if (C && C->getAPIntValue() == 1)
6383       Cond = Cond.getOperand(0);
6384   }
6385
6386   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6387   // setting operand in place of the X86ISD::SETCC.
6388   if (Cond.getOpcode() == X86ISD::SETCC ||
6389       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6390     CC = Cond.getOperand(0);
6391
6392     SDValue Cmp = Cond.getOperand(1);
6393     unsigned Opc = Cmp.getOpcode();
6394     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6395     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6396       Cond = Cmp;
6397       addTest = false;
6398     } else {
6399       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6400       default: break;
6401       case X86::COND_O:
6402       case X86::COND_B:
6403         // These can only come from an arithmetic instruction with overflow,
6404         // e.g. SADDO, UADDO.
6405         Cond = Cond.getNode()->getOperand(1);
6406         addTest = false;
6407         break;
6408       }
6409     }
6410   } else {
6411     unsigned CondOpc;
6412     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6413       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6414       if (CondOpc == ISD::OR) {
6415         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6416         // two branches instead of an explicit OR instruction with a
6417         // separate test.
6418         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6419             isX86LogicalCmp(Cmp)) {
6420           CC = Cond.getOperand(0).getOperand(0);
6421           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6422                               Chain, Dest, CC, Cmp);
6423           CC = Cond.getOperand(1).getOperand(0);
6424           Cond = Cmp;
6425           addTest = false;
6426         }
6427       } else { // ISD::AND
6428         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6429         // two branches instead of an explicit AND instruction with a
6430         // separate test. However, we only do this if this block doesn't
6431         // have a fall-through edge, because this requires an explicit
6432         // jmp when the condition is false.
6433         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6434             isX86LogicalCmp(Cmp) &&
6435             Op.getNode()->hasOneUse()) {
6436           X86::CondCode CCode =
6437             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6438           CCode = X86::GetOppositeBranchCondition(CCode);
6439           CC = DAG.getConstant(CCode, MVT::i8);
6440           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6441           // Look for an unconditional branch following this conditional branch.
6442           // We need this because we need to reverse the successors in order
6443           // to implement FCMP_OEQ.
6444           if (User.getOpcode() == ISD::BR) {
6445             SDValue FalseBB = User.getOperand(1);
6446             SDValue NewBR =
6447               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6448             assert(NewBR == User);
6449             Dest = FalseBB;
6450
6451             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6452                                 Chain, Dest, CC, Cmp);
6453             X86::CondCode CCode =
6454               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6455             CCode = X86::GetOppositeBranchCondition(CCode);
6456             CC = DAG.getConstant(CCode, MVT::i8);
6457             Cond = Cmp;
6458             addTest = false;
6459           }
6460         }
6461       }
6462     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6463       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6464       // It should be transformed during dag combiner except when the condition
6465       // is set by a arithmetics with overflow node.
6466       X86::CondCode CCode =
6467         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6468       CCode = X86::GetOppositeBranchCondition(CCode);
6469       CC = DAG.getConstant(CCode, MVT::i8);
6470       Cond = Cond.getOperand(0).getOperand(1);
6471       addTest = false;
6472     }
6473   }
6474
6475   if (addTest) {
6476     // Look pass the truncate.
6477     if (Cond.getOpcode() == ISD::TRUNCATE)
6478       Cond = Cond.getOperand(0);
6479
6480     // We know the result of AND is compared against zero. Try to match
6481     // it to BT.
6482     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6483       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6484       if (NewSetCC.getNode()) {
6485         CC = NewSetCC.getOperand(0);
6486         Cond = NewSetCC.getOperand(1);
6487         addTest = false;
6488       }
6489     }
6490   }
6491
6492   if (addTest) {
6493     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6494     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6495   }
6496   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6497                      Chain, Dest, CC, Cond);
6498 }
6499
6500
6501 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6502 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6503 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6504 // that the guard pages used by the OS virtual memory manager are allocated in
6505 // correct sequence.
6506 SDValue
6507 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6508                                            SelectionDAG &DAG) {
6509   assert(Subtarget->isTargetCygMing() &&
6510          "This should be used only on Cygwin/Mingw targets");
6511   DebugLoc dl = Op.getDebugLoc();
6512
6513   // Get the inputs.
6514   SDValue Chain = Op.getOperand(0);
6515   SDValue Size  = Op.getOperand(1);
6516   // FIXME: Ensure alignment here
6517
6518   SDValue Flag;
6519
6520   EVT IntPtr = getPointerTy();
6521   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6522
6523   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6524   Flag = Chain.getValue(1);
6525
6526   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6527
6528   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6529   Flag = Chain.getValue(1);
6530
6531   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6532
6533   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6534   return DAG.getMergeValues(Ops1, 2, dl);
6535 }
6536
6537 SDValue
6538 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6539                                            SDValue Chain,
6540                                            SDValue Dst, SDValue Src,
6541                                            SDValue Size, unsigned Align,
6542                                            const Value *DstSV,
6543                                            uint64_t DstSVOff) {
6544   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6545
6546   // If not DWORD aligned or size is more than the threshold, call the library.
6547   // The libc version is likely to be faster for these cases. It can use the
6548   // address value and run time information about the CPU.
6549   if ((Align & 3) != 0 ||
6550       !ConstantSize ||
6551       ConstantSize->getZExtValue() >
6552         getSubtarget()->getMaxInlineSizeThreshold()) {
6553     SDValue InFlag(0, 0);
6554
6555     // Check to see if there is a specialized entry-point for memory zeroing.
6556     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6557
6558     if (const char *bzeroEntry =  V &&
6559         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6560       EVT IntPtr = getPointerTy();
6561       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6562       TargetLowering::ArgListTy Args;
6563       TargetLowering::ArgListEntry Entry;
6564       Entry.Node = Dst;
6565       Entry.Ty = IntPtrTy;
6566       Args.push_back(Entry);
6567       Entry.Node = Size;
6568       Args.push_back(Entry);
6569       std::pair<SDValue,SDValue> CallResult =
6570         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6571                     false, false, false, false,
6572                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6573                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6574       return CallResult.second;
6575     }
6576
6577     // Otherwise have the target-independent code call memset.
6578     return SDValue();
6579   }
6580
6581   uint64_t SizeVal = ConstantSize->getZExtValue();
6582   SDValue InFlag(0, 0);
6583   EVT AVT;
6584   SDValue Count;
6585   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6586   unsigned BytesLeft = 0;
6587   bool TwoRepStos = false;
6588   if (ValC) {
6589     unsigned ValReg;
6590     uint64_t Val = ValC->getZExtValue() & 255;
6591
6592     // If the value is a constant, then we can potentially use larger sets.
6593     switch (Align & 3) {
6594     case 2:   // WORD aligned
6595       AVT = MVT::i16;
6596       ValReg = X86::AX;
6597       Val = (Val << 8) | Val;
6598       break;
6599     case 0:  // DWORD aligned
6600       AVT = MVT::i32;
6601       ValReg = X86::EAX;
6602       Val = (Val << 8)  | Val;
6603       Val = (Val << 16) | Val;
6604       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6605         AVT = MVT::i64;
6606         ValReg = X86::RAX;
6607         Val = (Val << 32) | Val;
6608       }
6609       break;
6610     default:  // Byte aligned
6611       AVT = MVT::i8;
6612       ValReg = X86::AL;
6613       Count = DAG.getIntPtrConstant(SizeVal);
6614       break;
6615     }
6616
6617     if (AVT.bitsGT(MVT::i8)) {
6618       unsigned UBytes = AVT.getSizeInBits() / 8;
6619       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6620       BytesLeft = SizeVal % UBytes;
6621     }
6622
6623     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6624                               InFlag);
6625     InFlag = Chain.getValue(1);
6626   } else {
6627     AVT = MVT::i8;
6628     Count  = DAG.getIntPtrConstant(SizeVal);
6629     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6630     InFlag = Chain.getValue(1);
6631   }
6632
6633   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6634                                                               X86::ECX,
6635                             Count, InFlag);
6636   InFlag = Chain.getValue(1);
6637   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6638                                                               X86::EDI,
6639                             Dst, InFlag);
6640   InFlag = Chain.getValue(1);
6641
6642   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6643   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6644   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6645
6646   if (TwoRepStos) {
6647     InFlag = Chain.getValue(1);
6648     Count  = Size;
6649     EVT CVT = Count.getValueType();
6650     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6651                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6652     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6653                                                              X86::ECX,
6654                               Left, InFlag);
6655     InFlag = Chain.getValue(1);
6656     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6657     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6658     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6659   } else if (BytesLeft) {
6660     // Handle the last 1 - 7 bytes.
6661     unsigned Offset = SizeVal - BytesLeft;
6662     EVT AddrVT = Dst.getValueType();
6663     EVT SizeVT = Size.getValueType();
6664
6665     Chain = DAG.getMemset(Chain, dl,
6666                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6667                                       DAG.getConstant(Offset, AddrVT)),
6668                           Src,
6669                           DAG.getConstant(BytesLeft, SizeVT),
6670                           Align, DstSV, DstSVOff + Offset);
6671   }
6672
6673   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6674   return Chain;
6675 }
6676
6677 SDValue
6678 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6679                                       SDValue Chain, SDValue Dst, SDValue Src,
6680                                       SDValue Size, unsigned Align,
6681                                       bool AlwaysInline,
6682                                       const Value *DstSV, uint64_t DstSVOff,
6683                                       const Value *SrcSV, uint64_t SrcSVOff) {
6684   // This requires the copy size to be a constant, preferrably
6685   // within a subtarget-specific limit.
6686   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6687   if (!ConstantSize)
6688     return SDValue();
6689   uint64_t SizeVal = ConstantSize->getZExtValue();
6690   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6691     return SDValue();
6692
6693   /// If not DWORD aligned, call the library.
6694   if ((Align & 3) != 0)
6695     return SDValue();
6696
6697   // DWORD aligned
6698   EVT AVT = MVT::i32;
6699   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6700     AVT = MVT::i64;
6701
6702   unsigned UBytes = AVT.getSizeInBits() / 8;
6703   unsigned CountVal = SizeVal / UBytes;
6704   SDValue Count = DAG.getIntPtrConstant(CountVal);
6705   unsigned BytesLeft = SizeVal % UBytes;
6706
6707   SDValue InFlag(0, 0);
6708   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6709                                                               X86::ECX,
6710                             Count, InFlag);
6711   InFlag = Chain.getValue(1);
6712   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6713                                                              X86::EDI,
6714                             Dst, InFlag);
6715   InFlag = Chain.getValue(1);
6716   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6717                                                               X86::ESI,
6718                             Src, InFlag);
6719   InFlag = Chain.getValue(1);
6720
6721   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6722   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6723   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6724                                 array_lengthof(Ops));
6725
6726   SmallVector<SDValue, 4> Results;
6727   Results.push_back(RepMovs);
6728   if (BytesLeft) {
6729     // Handle the last 1 - 7 bytes.
6730     unsigned Offset = SizeVal - BytesLeft;
6731     EVT DstVT = Dst.getValueType();
6732     EVT SrcVT = Src.getValueType();
6733     EVT SizeVT = Size.getValueType();
6734     Results.push_back(DAG.getMemcpy(Chain, dl,
6735                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6736                                                 DAG.getConstant(Offset, DstVT)),
6737                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6738                                                 DAG.getConstant(Offset, SrcVT)),
6739                                     DAG.getConstant(BytesLeft, SizeVT),
6740                                     Align, AlwaysInline,
6741                                     DstSV, DstSVOff + Offset,
6742                                     SrcSV, SrcSVOff + Offset));
6743   }
6744
6745   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6746                      &Results[0], Results.size());
6747 }
6748
6749 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6750   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6751   DebugLoc dl = Op.getDebugLoc();
6752
6753   if (!Subtarget->is64Bit()) {
6754     // vastart just stores the address of the VarArgsFrameIndex slot into the
6755     // memory location argument.
6756     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6757     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6758                         false, false, 0);
6759   }
6760
6761   // __va_list_tag:
6762   //   gp_offset         (0 - 6 * 8)
6763   //   fp_offset         (48 - 48 + 8 * 16)
6764   //   overflow_arg_area (point to parameters coming in memory).
6765   //   reg_save_area
6766   SmallVector<SDValue, 8> MemOps;
6767   SDValue FIN = Op.getOperand(1);
6768   // Store gp_offset
6769   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6770                                DAG.getConstant(VarArgsGPOffset, MVT::i32),
6771                                FIN, SV, 0, false, false, 0);
6772   MemOps.push_back(Store);
6773
6774   // Store fp_offset
6775   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6776                     FIN, DAG.getIntPtrConstant(4));
6777   Store = DAG.getStore(Op.getOperand(0), dl,
6778                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6779                        FIN, SV, 0, false, false, 0);
6780   MemOps.push_back(Store);
6781
6782   // Store ptr to overflow_arg_area
6783   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6784                     FIN, DAG.getIntPtrConstant(4));
6785   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6786   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6787                        false, false, 0);
6788   MemOps.push_back(Store);
6789
6790   // Store ptr to reg_save_area.
6791   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6792                     FIN, DAG.getIntPtrConstant(8));
6793   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6794   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6795                        false, false, 0);
6796   MemOps.push_back(Store);
6797   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6798                      &MemOps[0], MemOps.size());
6799 }
6800
6801 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6802   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6803   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6804   SDValue Chain = Op.getOperand(0);
6805   SDValue SrcPtr = Op.getOperand(1);
6806   SDValue SrcSV = Op.getOperand(2);
6807
6808   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6809   return SDValue();
6810 }
6811
6812 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6813   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6814   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6815   SDValue Chain = Op.getOperand(0);
6816   SDValue DstPtr = Op.getOperand(1);
6817   SDValue SrcPtr = Op.getOperand(2);
6818   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6819   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6820   DebugLoc dl = Op.getDebugLoc();
6821
6822   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6823                        DAG.getIntPtrConstant(24), 8, false,
6824                        DstSV, 0, SrcSV, 0);
6825 }
6826
6827 SDValue
6828 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6829   DebugLoc dl = Op.getDebugLoc();
6830   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6831   switch (IntNo) {
6832   default: return SDValue();    // Don't custom lower most intrinsics.
6833   // Comparison intrinsics.
6834   case Intrinsic::x86_sse_comieq_ss:
6835   case Intrinsic::x86_sse_comilt_ss:
6836   case Intrinsic::x86_sse_comile_ss:
6837   case Intrinsic::x86_sse_comigt_ss:
6838   case Intrinsic::x86_sse_comige_ss:
6839   case Intrinsic::x86_sse_comineq_ss:
6840   case Intrinsic::x86_sse_ucomieq_ss:
6841   case Intrinsic::x86_sse_ucomilt_ss:
6842   case Intrinsic::x86_sse_ucomile_ss:
6843   case Intrinsic::x86_sse_ucomigt_ss:
6844   case Intrinsic::x86_sse_ucomige_ss:
6845   case Intrinsic::x86_sse_ucomineq_ss:
6846   case Intrinsic::x86_sse2_comieq_sd:
6847   case Intrinsic::x86_sse2_comilt_sd:
6848   case Intrinsic::x86_sse2_comile_sd:
6849   case Intrinsic::x86_sse2_comigt_sd:
6850   case Intrinsic::x86_sse2_comige_sd:
6851   case Intrinsic::x86_sse2_comineq_sd:
6852   case Intrinsic::x86_sse2_ucomieq_sd:
6853   case Intrinsic::x86_sse2_ucomilt_sd:
6854   case Intrinsic::x86_sse2_ucomile_sd:
6855   case Intrinsic::x86_sse2_ucomigt_sd:
6856   case Intrinsic::x86_sse2_ucomige_sd:
6857   case Intrinsic::x86_sse2_ucomineq_sd: {
6858     unsigned Opc = 0;
6859     ISD::CondCode CC = ISD::SETCC_INVALID;
6860     switch (IntNo) {
6861     default: break;
6862     case Intrinsic::x86_sse_comieq_ss:
6863     case Intrinsic::x86_sse2_comieq_sd:
6864       Opc = X86ISD::COMI;
6865       CC = ISD::SETEQ;
6866       break;
6867     case Intrinsic::x86_sse_comilt_ss:
6868     case Intrinsic::x86_sse2_comilt_sd:
6869       Opc = X86ISD::COMI;
6870       CC = ISD::SETLT;
6871       break;
6872     case Intrinsic::x86_sse_comile_ss:
6873     case Intrinsic::x86_sse2_comile_sd:
6874       Opc = X86ISD::COMI;
6875       CC = ISD::SETLE;
6876       break;
6877     case Intrinsic::x86_sse_comigt_ss:
6878     case Intrinsic::x86_sse2_comigt_sd:
6879       Opc = X86ISD::COMI;
6880       CC = ISD::SETGT;
6881       break;
6882     case Intrinsic::x86_sse_comige_ss:
6883     case Intrinsic::x86_sse2_comige_sd:
6884       Opc = X86ISD::COMI;
6885       CC = ISD::SETGE;
6886       break;
6887     case Intrinsic::x86_sse_comineq_ss:
6888     case Intrinsic::x86_sse2_comineq_sd:
6889       Opc = X86ISD::COMI;
6890       CC = ISD::SETNE;
6891       break;
6892     case Intrinsic::x86_sse_ucomieq_ss:
6893     case Intrinsic::x86_sse2_ucomieq_sd:
6894       Opc = X86ISD::UCOMI;
6895       CC = ISD::SETEQ;
6896       break;
6897     case Intrinsic::x86_sse_ucomilt_ss:
6898     case Intrinsic::x86_sse2_ucomilt_sd:
6899       Opc = X86ISD::UCOMI;
6900       CC = ISD::SETLT;
6901       break;
6902     case Intrinsic::x86_sse_ucomile_ss:
6903     case Intrinsic::x86_sse2_ucomile_sd:
6904       Opc = X86ISD::UCOMI;
6905       CC = ISD::SETLE;
6906       break;
6907     case Intrinsic::x86_sse_ucomigt_ss:
6908     case Intrinsic::x86_sse2_ucomigt_sd:
6909       Opc = X86ISD::UCOMI;
6910       CC = ISD::SETGT;
6911       break;
6912     case Intrinsic::x86_sse_ucomige_ss:
6913     case Intrinsic::x86_sse2_ucomige_sd:
6914       Opc = X86ISD::UCOMI;
6915       CC = ISD::SETGE;
6916       break;
6917     case Intrinsic::x86_sse_ucomineq_ss:
6918     case Intrinsic::x86_sse2_ucomineq_sd:
6919       Opc = X86ISD::UCOMI;
6920       CC = ISD::SETNE;
6921       break;
6922     }
6923
6924     SDValue LHS = Op.getOperand(1);
6925     SDValue RHS = Op.getOperand(2);
6926     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6927     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6928     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6929     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6930                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6931     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6932   }
6933   // ptest intrinsics. The intrinsic these come from are designed to return
6934   // an integer value, not just an instruction so lower it to the ptest
6935   // pattern and a setcc for the result.
6936   case Intrinsic::x86_sse41_ptestz:
6937   case Intrinsic::x86_sse41_ptestc:
6938   case Intrinsic::x86_sse41_ptestnzc:{
6939     unsigned X86CC = 0;
6940     switch (IntNo) {
6941     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6942     case Intrinsic::x86_sse41_ptestz:
6943       // ZF = 1
6944       X86CC = X86::COND_E;
6945       break;
6946     case Intrinsic::x86_sse41_ptestc:
6947       // CF = 1
6948       X86CC = X86::COND_B;
6949       break;
6950     case Intrinsic::x86_sse41_ptestnzc:
6951       // ZF and CF = 0
6952       X86CC = X86::COND_A;
6953       break;
6954     }
6955
6956     SDValue LHS = Op.getOperand(1);
6957     SDValue RHS = Op.getOperand(2);
6958     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6959     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6960     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6961     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6962   }
6963
6964   // Fix vector shift instructions where the last operand is a non-immediate
6965   // i32 value.
6966   case Intrinsic::x86_sse2_pslli_w:
6967   case Intrinsic::x86_sse2_pslli_d:
6968   case Intrinsic::x86_sse2_pslli_q:
6969   case Intrinsic::x86_sse2_psrli_w:
6970   case Intrinsic::x86_sse2_psrli_d:
6971   case Intrinsic::x86_sse2_psrli_q:
6972   case Intrinsic::x86_sse2_psrai_w:
6973   case Intrinsic::x86_sse2_psrai_d:
6974   case Intrinsic::x86_mmx_pslli_w:
6975   case Intrinsic::x86_mmx_pslli_d:
6976   case Intrinsic::x86_mmx_pslli_q:
6977   case Intrinsic::x86_mmx_psrli_w:
6978   case Intrinsic::x86_mmx_psrli_d:
6979   case Intrinsic::x86_mmx_psrli_q:
6980   case Intrinsic::x86_mmx_psrai_w:
6981   case Intrinsic::x86_mmx_psrai_d: {
6982     SDValue ShAmt = Op.getOperand(2);
6983     if (isa<ConstantSDNode>(ShAmt))
6984       return SDValue();
6985
6986     unsigned NewIntNo = 0;
6987     EVT ShAmtVT = MVT::v4i32;
6988     switch (IntNo) {
6989     case Intrinsic::x86_sse2_pslli_w:
6990       NewIntNo = Intrinsic::x86_sse2_psll_w;
6991       break;
6992     case Intrinsic::x86_sse2_pslli_d:
6993       NewIntNo = Intrinsic::x86_sse2_psll_d;
6994       break;
6995     case Intrinsic::x86_sse2_pslli_q:
6996       NewIntNo = Intrinsic::x86_sse2_psll_q;
6997       break;
6998     case Intrinsic::x86_sse2_psrli_w:
6999       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7000       break;
7001     case Intrinsic::x86_sse2_psrli_d:
7002       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7003       break;
7004     case Intrinsic::x86_sse2_psrli_q:
7005       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7006       break;
7007     case Intrinsic::x86_sse2_psrai_w:
7008       NewIntNo = Intrinsic::x86_sse2_psra_w;
7009       break;
7010     case Intrinsic::x86_sse2_psrai_d:
7011       NewIntNo = Intrinsic::x86_sse2_psra_d;
7012       break;
7013     default: {
7014       ShAmtVT = MVT::v2i32;
7015       switch (IntNo) {
7016       case Intrinsic::x86_mmx_pslli_w:
7017         NewIntNo = Intrinsic::x86_mmx_psll_w;
7018         break;
7019       case Intrinsic::x86_mmx_pslli_d:
7020         NewIntNo = Intrinsic::x86_mmx_psll_d;
7021         break;
7022       case Intrinsic::x86_mmx_pslli_q:
7023         NewIntNo = Intrinsic::x86_mmx_psll_q;
7024         break;
7025       case Intrinsic::x86_mmx_psrli_w:
7026         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7027         break;
7028       case Intrinsic::x86_mmx_psrli_d:
7029         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7030         break;
7031       case Intrinsic::x86_mmx_psrli_q:
7032         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7033         break;
7034       case Intrinsic::x86_mmx_psrai_w:
7035         NewIntNo = Intrinsic::x86_mmx_psra_w;
7036         break;
7037       case Intrinsic::x86_mmx_psrai_d:
7038         NewIntNo = Intrinsic::x86_mmx_psra_d;
7039         break;
7040       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7041       }
7042       break;
7043     }
7044     }
7045
7046     // The vector shift intrinsics with scalars uses 32b shift amounts but
7047     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7048     // to be zero.
7049     SDValue ShOps[4];
7050     ShOps[0] = ShAmt;
7051     ShOps[1] = DAG.getConstant(0, MVT::i32);
7052     if (ShAmtVT == MVT::v4i32) {
7053       ShOps[2] = DAG.getUNDEF(MVT::i32);
7054       ShOps[3] = DAG.getUNDEF(MVT::i32);
7055       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7056     } else {
7057       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7058     }
7059
7060     EVT VT = Op.getValueType();
7061     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7062     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7063                        DAG.getConstant(NewIntNo, MVT::i32),
7064                        Op.getOperand(1), ShAmt);
7065   }
7066   }
7067 }
7068
7069 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
7070   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7071   DebugLoc dl = Op.getDebugLoc();
7072
7073   if (Depth > 0) {
7074     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7075     SDValue Offset =
7076       DAG.getConstant(TD->getPointerSize(),
7077                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7078     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7079                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7080                                    FrameAddr, Offset),
7081                        NULL, 0, false, false, 0);
7082   }
7083
7084   // Just load the return address.
7085   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7086   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7087                      RetAddrFI, NULL, 0, false, false, 0);
7088 }
7089
7090 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
7091   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7092   MFI->setFrameAddressIsTaken(true);
7093   EVT VT = Op.getValueType();
7094   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7095   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7096   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7097   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7098   while (Depth--)
7099     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7100                             false, false, 0);
7101   return FrameAddr;
7102 }
7103
7104 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7105                                                      SelectionDAG &DAG) {
7106   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7107 }
7108
7109 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
7110 {
7111   MachineFunction &MF = DAG.getMachineFunction();
7112   SDValue Chain     = Op.getOperand(0);
7113   SDValue Offset    = Op.getOperand(1);
7114   SDValue Handler   = Op.getOperand(2);
7115   DebugLoc dl       = Op.getDebugLoc();
7116
7117   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7118                                   getPointerTy());
7119   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7120
7121   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7122                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7123   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7124   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7125   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7126   MF.getRegInfo().addLiveOut(StoreAddrReg);
7127
7128   return DAG.getNode(X86ISD::EH_RETURN, dl,
7129                      MVT::Other,
7130                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7131 }
7132
7133 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7134                                              SelectionDAG &DAG) {
7135   SDValue Root = Op.getOperand(0);
7136   SDValue Trmp = Op.getOperand(1); // trampoline
7137   SDValue FPtr = Op.getOperand(2); // nested function
7138   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7139   DebugLoc dl  = Op.getDebugLoc();
7140
7141   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7142
7143   if (Subtarget->is64Bit()) {
7144     SDValue OutChains[6];
7145
7146     // Large code-model.
7147     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7148     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7149
7150     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7151     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7152
7153     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7154
7155     // Load the pointer to the nested function into R11.
7156     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7157     SDValue Addr = Trmp;
7158     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7159                                 Addr, TrmpAddr, 0, false, false, 0);
7160
7161     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7162                        DAG.getConstant(2, MVT::i64));
7163     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7164                                 false, false, 2);
7165
7166     // Load the 'nest' parameter value into R10.
7167     // R10 is specified in X86CallingConv.td
7168     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7169     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7170                        DAG.getConstant(10, MVT::i64));
7171     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7172                                 Addr, TrmpAddr, 10, false, false, 0);
7173
7174     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7175                        DAG.getConstant(12, MVT::i64));
7176     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7177                                 false, false, 2);
7178
7179     // Jump to the nested function.
7180     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7181     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7182                        DAG.getConstant(20, MVT::i64));
7183     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7184                                 Addr, TrmpAddr, 20, false, false, 0);
7185
7186     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7187     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7188                        DAG.getConstant(22, MVT::i64));
7189     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7190                                 TrmpAddr, 22, false, false, 0);
7191
7192     SDValue Ops[] =
7193       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7194     return DAG.getMergeValues(Ops, 2, dl);
7195   } else {
7196     const Function *Func =
7197       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7198     CallingConv::ID CC = Func->getCallingConv();
7199     unsigned NestReg;
7200
7201     switch (CC) {
7202     default:
7203       llvm_unreachable("Unsupported calling convention");
7204     case CallingConv::C:
7205     case CallingConv::X86_StdCall: {
7206       // Pass 'nest' parameter in ECX.
7207       // Must be kept in sync with X86CallingConv.td
7208       NestReg = X86::ECX;
7209
7210       // Check that ECX wasn't needed by an 'inreg' parameter.
7211       const FunctionType *FTy = Func->getFunctionType();
7212       const AttrListPtr &Attrs = Func->getAttributes();
7213
7214       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7215         unsigned InRegCount = 0;
7216         unsigned Idx = 1;
7217
7218         for (FunctionType::param_iterator I = FTy->param_begin(),
7219              E = FTy->param_end(); I != E; ++I, ++Idx)
7220           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7221             // FIXME: should only count parameters that are lowered to integers.
7222             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7223
7224         if (InRegCount > 2) {
7225           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7226         }
7227       }
7228       break;
7229     }
7230     case CallingConv::X86_FastCall:
7231     case CallingConv::Fast:
7232       // Pass 'nest' parameter in EAX.
7233       // Must be kept in sync with X86CallingConv.td
7234       NestReg = X86::EAX;
7235       break;
7236     }
7237
7238     SDValue OutChains[4];
7239     SDValue Addr, Disp;
7240
7241     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7242                        DAG.getConstant(10, MVT::i32));
7243     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7244
7245     // This is storing the opcode for MOV32ri.
7246     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7247     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7248     OutChains[0] = DAG.getStore(Root, dl,
7249                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7250                                 Trmp, TrmpAddr, 0, false, false, 0);
7251
7252     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7253                        DAG.getConstant(1, MVT::i32));
7254     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7255                                 false, false, 1);
7256
7257     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7258     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7259                        DAG.getConstant(5, MVT::i32));
7260     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7261                                 TrmpAddr, 5, false, false, 1);
7262
7263     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7264                        DAG.getConstant(6, MVT::i32));
7265     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7266                                 false, false, 1);
7267
7268     SDValue Ops[] =
7269       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7270     return DAG.getMergeValues(Ops, 2, dl);
7271   }
7272 }
7273
7274 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7275   /*
7276    The rounding mode is in bits 11:10 of FPSR, and has the following
7277    settings:
7278      00 Round to nearest
7279      01 Round to -inf
7280      10 Round to +inf
7281      11 Round to 0
7282
7283   FLT_ROUNDS, on the other hand, expects the following:
7284     -1 Undefined
7285      0 Round to 0
7286      1 Round to nearest
7287      2 Round to +inf
7288      3 Round to -inf
7289
7290   To perform the conversion, we do:
7291     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7292   */
7293
7294   MachineFunction &MF = DAG.getMachineFunction();
7295   const TargetMachine &TM = MF.getTarget();
7296   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7297   unsigned StackAlignment = TFI.getStackAlignment();
7298   EVT VT = Op.getValueType();
7299   DebugLoc dl = Op.getDebugLoc();
7300
7301   // Save FP Control Word to stack slot
7302   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7303   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7304
7305   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7306                               DAG.getEntryNode(), StackSlot);
7307
7308   // Load FP Control Word from stack slot
7309   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7310                             false, false, 0);
7311
7312   // Transform as necessary
7313   SDValue CWD1 =
7314     DAG.getNode(ISD::SRL, dl, MVT::i16,
7315                 DAG.getNode(ISD::AND, dl, MVT::i16,
7316                             CWD, DAG.getConstant(0x800, MVT::i16)),
7317                 DAG.getConstant(11, MVT::i8));
7318   SDValue CWD2 =
7319     DAG.getNode(ISD::SRL, dl, MVT::i16,
7320                 DAG.getNode(ISD::AND, dl, MVT::i16,
7321                             CWD, DAG.getConstant(0x400, MVT::i16)),
7322                 DAG.getConstant(9, MVT::i8));
7323
7324   SDValue RetVal =
7325     DAG.getNode(ISD::AND, dl, MVT::i16,
7326                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7327                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7328                             DAG.getConstant(1, MVT::i16)),
7329                 DAG.getConstant(3, MVT::i16));
7330
7331
7332   return DAG.getNode((VT.getSizeInBits() < 16 ?
7333                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7334 }
7335
7336 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7337   EVT VT = Op.getValueType();
7338   EVT OpVT = VT;
7339   unsigned NumBits = VT.getSizeInBits();
7340   DebugLoc dl = Op.getDebugLoc();
7341
7342   Op = Op.getOperand(0);
7343   if (VT == MVT::i8) {
7344     // Zero extend to i32 since there is not an i8 bsr.
7345     OpVT = MVT::i32;
7346     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7347   }
7348
7349   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7350   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7351   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7352
7353   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7354   SDValue Ops[] = {
7355     Op,
7356     DAG.getConstant(NumBits+NumBits-1, OpVT),
7357     DAG.getConstant(X86::COND_E, MVT::i8),
7358     Op.getValue(1)
7359   };
7360   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7361
7362   // Finally xor with NumBits-1.
7363   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7364
7365   if (VT == MVT::i8)
7366     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7367   return Op;
7368 }
7369
7370 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7371   EVT VT = Op.getValueType();
7372   EVT OpVT = VT;
7373   unsigned NumBits = VT.getSizeInBits();
7374   DebugLoc dl = Op.getDebugLoc();
7375
7376   Op = Op.getOperand(0);
7377   if (VT == MVT::i8) {
7378     OpVT = MVT::i32;
7379     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7380   }
7381
7382   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7383   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7384   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7385
7386   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7387   SDValue Ops[] = {
7388     Op,
7389     DAG.getConstant(NumBits, OpVT),
7390     DAG.getConstant(X86::COND_E, MVT::i8),
7391     Op.getValue(1)
7392   };
7393   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7394
7395   if (VT == MVT::i8)
7396     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7397   return Op;
7398 }
7399
7400 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7401   EVT VT = Op.getValueType();
7402   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7403   DebugLoc dl = Op.getDebugLoc();
7404
7405   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7406   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7407   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7408   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7409   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7410   //
7411   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7412   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7413   //  return AloBlo + AloBhi + AhiBlo;
7414
7415   SDValue A = Op.getOperand(0);
7416   SDValue B = Op.getOperand(1);
7417
7418   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7419                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7420                        A, DAG.getConstant(32, MVT::i32));
7421   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7422                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7423                        B, DAG.getConstant(32, MVT::i32));
7424   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7425                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7426                        A, B);
7427   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7428                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7429                        A, Bhi);
7430   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7431                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7432                        Ahi, B);
7433   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7434                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7435                        AloBhi, DAG.getConstant(32, MVT::i32));
7436   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7437                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7438                        AhiBlo, DAG.getConstant(32, MVT::i32));
7439   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7440   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7441   return Res;
7442 }
7443
7444
7445 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7446   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7447   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7448   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7449   // has only one use.
7450   SDNode *N = Op.getNode();
7451   SDValue LHS = N->getOperand(0);
7452   SDValue RHS = N->getOperand(1);
7453   unsigned BaseOp = 0;
7454   unsigned Cond = 0;
7455   DebugLoc dl = Op.getDebugLoc();
7456
7457   switch (Op.getOpcode()) {
7458   default: llvm_unreachable("Unknown ovf instruction!");
7459   case ISD::SADDO:
7460     // A subtract of one will be selected as a INC. Note that INC doesn't
7461     // set CF, so we can't do this for UADDO.
7462     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7463       if (C->getAPIntValue() == 1) {
7464         BaseOp = X86ISD::INC;
7465         Cond = X86::COND_O;
7466         break;
7467       }
7468     BaseOp = X86ISD::ADD;
7469     Cond = X86::COND_O;
7470     break;
7471   case ISD::UADDO:
7472     BaseOp = X86ISD::ADD;
7473     Cond = X86::COND_B;
7474     break;
7475   case ISD::SSUBO:
7476     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7477     // set CF, so we can't do this for USUBO.
7478     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7479       if (C->getAPIntValue() == 1) {
7480         BaseOp = X86ISD::DEC;
7481         Cond = X86::COND_O;
7482         break;
7483       }
7484     BaseOp = X86ISD::SUB;
7485     Cond = X86::COND_O;
7486     break;
7487   case ISD::USUBO:
7488     BaseOp = X86ISD::SUB;
7489     Cond = X86::COND_B;
7490     break;
7491   case ISD::SMULO:
7492     BaseOp = X86ISD::SMUL;
7493     Cond = X86::COND_O;
7494     break;
7495   case ISD::UMULO:
7496     BaseOp = X86ISD::UMUL;
7497     Cond = X86::COND_B;
7498     break;
7499   }
7500
7501   // Also sets EFLAGS.
7502   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7503   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7504
7505   SDValue SetCC =
7506     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7507                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7508
7509   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7510   return Sum;
7511 }
7512
7513 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7514   EVT T = Op.getValueType();
7515   DebugLoc dl = Op.getDebugLoc();
7516   unsigned Reg = 0;
7517   unsigned size = 0;
7518   switch(T.getSimpleVT().SimpleTy) {
7519   default:
7520     assert(false && "Invalid value type!");
7521   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7522   case MVT::i16: Reg = X86::AX;  size = 2; break;
7523   case MVT::i32: Reg = X86::EAX; size = 4; break;
7524   case MVT::i64:
7525     assert(Subtarget->is64Bit() && "Node not type legal!");
7526     Reg = X86::RAX; size = 8;
7527     break;
7528   }
7529   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7530                                     Op.getOperand(2), SDValue());
7531   SDValue Ops[] = { cpIn.getValue(0),
7532                     Op.getOperand(1),
7533                     Op.getOperand(3),
7534                     DAG.getTargetConstant(size, MVT::i8),
7535                     cpIn.getValue(1) };
7536   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7537   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7538   SDValue cpOut =
7539     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7540   return cpOut;
7541 }
7542
7543 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7544                                                  SelectionDAG &DAG) {
7545   assert(Subtarget->is64Bit() && "Result not type legalized?");
7546   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7547   SDValue TheChain = Op.getOperand(0);
7548   DebugLoc dl = Op.getDebugLoc();
7549   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7550   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7551   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7552                                    rax.getValue(2));
7553   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7554                             DAG.getConstant(32, MVT::i8));
7555   SDValue Ops[] = {
7556     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7557     rdx.getValue(1)
7558   };
7559   return DAG.getMergeValues(Ops, 2, dl);
7560 }
7561
7562 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7563   SDNode *Node = Op.getNode();
7564   DebugLoc dl = Node->getDebugLoc();
7565   EVT T = Node->getValueType(0);
7566   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7567                               DAG.getConstant(0, T), Node->getOperand(2));
7568   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7569                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7570                        Node->getOperand(0),
7571                        Node->getOperand(1), negOp,
7572                        cast<AtomicSDNode>(Node)->getSrcValue(),
7573                        cast<AtomicSDNode>(Node)->getAlignment());
7574 }
7575
7576 /// LowerOperation - Provide custom lowering hooks for some operations.
7577 ///
7578 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7579   switch (Op.getOpcode()) {
7580   default: llvm_unreachable("Should not custom lower this!");
7581   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7582   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7583   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7584   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7585   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7586   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7587   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7588   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7589   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7590   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7591   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7592   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7593   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7594   case ISD::SHL_PARTS:
7595   case ISD::SRA_PARTS:
7596   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7597   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7598   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7599   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7600   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7601   case ISD::FABS:               return LowerFABS(Op, DAG);
7602   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7603   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7604   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7605   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7606   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7607   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7608   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7609   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7610   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7611   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7612   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7613   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7614   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7615   case ISD::FRAME_TO_ARGS_OFFSET:
7616                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7617   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7618   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7619   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7620   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7621   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7622   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7623   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7624   case ISD::SADDO:
7625   case ISD::UADDO:
7626   case ISD::SSUBO:
7627   case ISD::USUBO:
7628   case ISD::SMULO:
7629   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7630   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7631   }
7632 }
7633
7634 void X86TargetLowering::
7635 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7636                         SelectionDAG &DAG, unsigned NewOp) {
7637   EVT T = Node->getValueType(0);
7638   DebugLoc dl = Node->getDebugLoc();
7639   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7640
7641   SDValue Chain = Node->getOperand(0);
7642   SDValue In1 = Node->getOperand(1);
7643   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7644                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7645   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7646                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7647   SDValue Ops[] = { Chain, In1, In2L, In2H };
7648   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7649   SDValue Result =
7650     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7651                             cast<MemSDNode>(Node)->getMemOperand());
7652   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7653   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7654   Results.push_back(Result.getValue(2));
7655 }
7656
7657 /// ReplaceNodeResults - Replace a node with an illegal result type
7658 /// with a new node built out of custom code.
7659 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7660                                            SmallVectorImpl<SDValue>&Results,
7661                                            SelectionDAG &DAG) {
7662   DebugLoc dl = N->getDebugLoc();
7663   switch (N->getOpcode()) {
7664   default:
7665     assert(false && "Do not know how to custom type legalize this operation!");
7666     return;
7667   case ISD::FP_TO_SINT: {
7668     std::pair<SDValue,SDValue> Vals =
7669         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7670     SDValue FIST = Vals.first, StackSlot = Vals.second;
7671     if (FIST.getNode() != 0) {
7672       EVT VT = N->getValueType(0);
7673       // Return a load from the stack slot.
7674       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7675                                     false, false, 0));
7676     }
7677     return;
7678   }
7679   case ISD::READCYCLECOUNTER: {
7680     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7681     SDValue TheChain = N->getOperand(0);
7682     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7683     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7684                                      rd.getValue(1));
7685     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7686                                      eax.getValue(2));
7687     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7688     SDValue Ops[] = { eax, edx };
7689     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7690     Results.push_back(edx.getValue(1));
7691     return;
7692   }
7693   case ISD::ATOMIC_CMP_SWAP: {
7694     EVT T = N->getValueType(0);
7695     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7696     SDValue cpInL, cpInH;
7697     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7698                         DAG.getConstant(0, MVT::i32));
7699     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7700                         DAG.getConstant(1, MVT::i32));
7701     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7702     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7703                              cpInL.getValue(1));
7704     SDValue swapInL, swapInH;
7705     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7706                           DAG.getConstant(0, MVT::i32));
7707     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7708                           DAG.getConstant(1, MVT::i32));
7709     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7710                                cpInH.getValue(1));
7711     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7712                                swapInL.getValue(1));
7713     SDValue Ops[] = { swapInH.getValue(0),
7714                       N->getOperand(1),
7715                       swapInH.getValue(1) };
7716     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7717     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7718     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7719                                         MVT::i32, Result.getValue(1));
7720     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7721                                         MVT::i32, cpOutL.getValue(2));
7722     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7723     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7724     Results.push_back(cpOutH.getValue(1));
7725     return;
7726   }
7727   case ISD::ATOMIC_LOAD_ADD:
7728     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7729     return;
7730   case ISD::ATOMIC_LOAD_AND:
7731     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7732     return;
7733   case ISD::ATOMIC_LOAD_NAND:
7734     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7735     return;
7736   case ISD::ATOMIC_LOAD_OR:
7737     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7738     return;
7739   case ISD::ATOMIC_LOAD_SUB:
7740     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7741     return;
7742   case ISD::ATOMIC_LOAD_XOR:
7743     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7744     return;
7745   case ISD::ATOMIC_SWAP:
7746     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7747     return;
7748   }
7749 }
7750
7751 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7752   switch (Opcode) {
7753   default: return NULL;
7754   case X86ISD::BSF:                return "X86ISD::BSF";
7755   case X86ISD::BSR:                return "X86ISD::BSR";
7756   case X86ISD::SHLD:               return "X86ISD::SHLD";
7757   case X86ISD::SHRD:               return "X86ISD::SHRD";
7758   case X86ISD::FAND:               return "X86ISD::FAND";
7759   case X86ISD::FOR:                return "X86ISD::FOR";
7760   case X86ISD::FXOR:               return "X86ISD::FXOR";
7761   case X86ISD::FSRL:               return "X86ISD::FSRL";
7762   case X86ISD::FILD:               return "X86ISD::FILD";
7763   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7764   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7765   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7766   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7767   case X86ISD::FLD:                return "X86ISD::FLD";
7768   case X86ISD::FST:                return "X86ISD::FST";
7769   case X86ISD::CALL:               return "X86ISD::CALL";
7770   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7771   case X86ISD::BT:                 return "X86ISD::BT";
7772   case X86ISD::CMP:                return "X86ISD::CMP";
7773   case X86ISD::COMI:               return "X86ISD::COMI";
7774   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7775   case X86ISD::SETCC:              return "X86ISD::SETCC";
7776   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7777   case X86ISD::CMOV:               return "X86ISD::CMOV";
7778   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7779   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7780   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7781   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7782   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7783   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7784   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7785   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7786   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7787   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7788   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7789   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7790   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7791   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7792   case X86ISD::FMAX:               return "X86ISD::FMAX";
7793   case X86ISD::FMIN:               return "X86ISD::FMIN";
7794   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7795   case X86ISD::FRCP:               return "X86ISD::FRCP";
7796   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7797   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7798   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7799   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7800   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7801   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7802   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7803   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7804   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7805   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7806   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7807   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7808   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7809   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7810   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7811   case X86ISD::VSHL:               return "X86ISD::VSHL";
7812   case X86ISD::VSRL:               return "X86ISD::VSRL";
7813   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7814   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7815   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7816   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7817   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7818   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7819   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7820   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7821   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7822   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7823   case X86ISD::ADD:                return "X86ISD::ADD";
7824   case X86ISD::SUB:                return "X86ISD::SUB";
7825   case X86ISD::SMUL:               return "X86ISD::SMUL";
7826   case X86ISD::UMUL:               return "X86ISD::UMUL";
7827   case X86ISD::INC:                return "X86ISD::INC";
7828   case X86ISD::DEC:                return "X86ISD::DEC";
7829   case X86ISD::OR:                 return "X86ISD::OR";
7830   case X86ISD::XOR:                return "X86ISD::XOR";
7831   case X86ISD::AND:                return "X86ISD::AND";
7832   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7833   case X86ISD::PTEST:              return "X86ISD::PTEST";
7834   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7835   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7836   }
7837 }
7838
7839 // isLegalAddressingMode - Return true if the addressing mode represented
7840 // by AM is legal for this target, for a load/store of the specified type.
7841 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7842                                               const Type *Ty) const {
7843   // X86 supports extremely general addressing modes.
7844   CodeModel::Model M = getTargetMachine().getCodeModel();
7845
7846   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7847   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7848     return false;
7849
7850   if (AM.BaseGV) {
7851     unsigned GVFlags =
7852       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7853
7854     // If a reference to this global requires an extra load, we can't fold it.
7855     if (isGlobalStubReference(GVFlags))
7856       return false;
7857
7858     // If BaseGV requires a register for the PIC base, we cannot also have a
7859     // BaseReg specified.
7860     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7861       return false;
7862
7863     // If lower 4G is not available, then we must use rip-relative addressing.
7864     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7865       return false;
7866   }
7867
7868   switch (AM.Scale) {
7869   case 0:
7870   case 1:
7871   case 2:
7872   case 4:
7873   case 8:
7874     // These scales always work.
7875     break;
7876   case 3:
7877   case 5:
7878   case 9:
7879     // These scales are formed with basereg+scalereg.  Only accept if there is
7880     // no basereg yet.
7881     if (AM.HasBaseReg)
7882       return false;
7883     break;
7884   default:  // Other stuff never works.
7885     return false;
7886   }
7887
7888   return true;
7889 }
7890
7891
7892 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7893   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7894     return false;
7895   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7896   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7897   if (NumBits1 <= NumBits2)
7898     return false;
7899   return true;
7900 }
7901
7902 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7903   if (!VT1.isInteger() || !VT2.isInteger())
7904     return false;
7905   unsigned NumBits1 = VT1.getSizeInBits();
7906   unsigned NumBits2 = VT2.getSizeInBits();
7907   if (NumBits1 <= NumBits2)
7908     return false;
7909   return true;
7910 }
7911
7912 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7913   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7914   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7915 }
7916
7917 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7918   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7919   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7920 }
7921
7922 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7923   // i16 instructions are longer (0x66 prefix) and potentially slower.
7924   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7925 }
7926
7927 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7928 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7929 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7930 /// are assumed to be legal.
7931 bool
7932 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7933                                       EVT VT) const {
7934   // Only do shuffles on 128-bit vector types for now.
7935   if (VT.getSizeInBits() == 64)
7936     return false;
7937
7938   // FIXME: pshufb, blends, shifts.
7939   return (VT.getVectorNumElements() == 2 ||
7940           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7941           isMOVLMask(M, VT) ||
7942           isSHUFPMask(M, VT) ||
7943           isPSHUFDMask(M, VT) ||
7944           isPSHUFHWMask(M, VT) ||
7945           isPSHUFLWMask(M, VT) ||
7946           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7947           isUNPCKLMask(M, VT) ||
7948           isUNPCKHMask(M, VT) ||
7949           isUNPCKL_v_undef_Mask(M, VT) ||
7950           isUNPCKH_v_undef_Mask(M, VT));
7951 }
7952
7953 bool
7954 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7955                                           EVT VT) const {
7956   unsigned NumElts = VT.getVectorNumElements();
7957   // FIXME: This collection of masks seems suspect.
7958   if (NumElts == 2)
7959     return true;
7960   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7961     return (isMOVLMask(Mask, VT)  ||
7962             isCommutedMOVLMask(Mask, VT, true) ||
7963             isSHUFPMask(Mask, VT) ||
7964             isCommutedSHUFPMask(Mask, VT));
7965   }
7966   return false;
7967 }
7968
7969 //===----------------------------------------------------------------------===//
7970 //                           X86 Scheduler Hooks
7971 //===----------------------------------------------------------------------===//
7972
7973 // private utility function
7974 MachineBasicBlock *
7975 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7976                                                        MachineBasicBlock *MBB,
7977                                                        unsigned regOpc,
7978                                                        unsigned immOpc,
7979                                                        unsigned LoadOpc,
7980                                                        unsigned CXchgOpc,
7981                                                        unsigned copyOpc,
7982                                                        unsigned notOpc,
7983                                                        unsigned EAXreg,
7984                                                        TargetRegisterClass *RC,
7985                                                        bool invSrc) const {
7986   // For the atomic bitwise operator, we generate
7987   //   thisMBB:
7988   //   newMBB:
7989   //     ld  t1 = [bitinstr.addr]
7990   //     op  t2 = t1, [bitinstr.val]
7991   //     mov EAX = t1
7992   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7993   //     bz  newMBB
7994   //     fallthrough -->nextMBB
7995   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7996   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7997   MachineFunction::iterator MBBIter = MBB;
7998   ++MBBIter;
7999
8000   /// First build the CFG
8001   MachineFunction *F = MBB->getParent();
8002   MachineBasicBlock *thisMBB = MBB;
8003   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8004   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8005   F->insert(MBBIter, newMBB);
8006   F->insert(MBBIter, nextMBB);
8007
8008   // Move all successors to thisMBB to nextMBB
8009   nextMBB->transferSuccessors(thisMBB);
8010
8011   // Update thisMBB to fall through to newMBB
8012   thisMBB->addSuccessor(newMBB);
8013
8014   // newMBB jumps to itself and fall through to nextMBB
8015   newMBB->addSuccessor(nextMBB);
8016   newMBB->addSuccessor(newMBB);
8017
8018   // Insert instructions into newMBB based on incoming instruction
8019   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8020          "unexpected number of operands");
8021   DebugLoc dl = bInstr->getDebugLoc();
8022   MachineOperand& destOper = bInstr->getOperand(0);
8023   MachineOperand* argOpers[2 + X86AddrNumOperands];
8024   int numArgs = bInstr->getNumOperands() - 1;
8025   for (int i=0; i < numArgs; ++i)
8026     argOpers[i] = &bInstr->getOperand(i+1);
8027
8028   // x86 address has 4 operands: base, index, scale, and displacement
8029   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8030   int valArgIndx = lastAddrIndx + 1;
8031
8032   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8033   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8034   for (int i=0; i <= lastAddrIndx; ++i)
8035     (*MIB).addOperand(*argOpers[i]);
8036
8037   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8038   if (invSrc) {
8039     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8040   }
8041   else
8042     tt = t1;
8043
8044   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8045   assert((argOpers[valArgIndx]->isReg() ||
8046           argOpers[valArgIndx]->isImm()) &&
8047          "invalid operand");
8048   if (argOpers[valArgIndx]->isReg())
8049     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8050   else
8051     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8052   MIB.addReg(tt);
8053   (*MIB).addOperand(*argOpers[valArgIndx]);
8054
8055   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8056   MIB.addReg(t1);
8057
8058   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8059   for (int i=0; i <= lastAddrIndx; ++i)
8060     (*MIB).addOperand(*argOpers[i]);
8061   MIB.addReg(t2);
8062   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8063   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8064                     bInstr->memoperands_end());
8065
8066   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8067   MIB.addReg(EAXreg);
8068
8069   // insert branch
8070   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8071
8072   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8073   return nextMBB;
8074 }
8075
8076 // private utility function:  64 bit atomics on 32 bit host.
8077 MachineBasicBlock *
8078 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8079                                                        MachineBasicBlock *MBB,
8080                                                        unsigned regOpcL,
8081                                                        unsigned regOpcH,
8082                                                        unsigned immOpcL,
8083                                                        unsigned immOpcH,
8084                                                        bool invSrc) const {
8085   // For the atomic bitwise operator, we generate
8086   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8087   //     ld t1,t2 = [bitinstr.addr]
8088   //   newMBB:
8089   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8090   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8091   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8092   //     mov ECX, EBX <- t5, t6
8093   //     mov EAX, EDX <- t1, t2
8094   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8095   //     mov t3, t4 <- EAX, EDX
8096   //     bz  newMBB
8097   //     result in out1, out2
8098   //     fallthrough -->nextMBB
8099
8100   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8101   const unsigned LoadOpc = X86::MOV32rm;
8102   const unsigned copyOpc = X86::MOV32rr;
8103   const unsigned NotOpc = X86::NOT32r;
8104   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8105   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8106   MachineFunction::iterator MBBIter = MBB;
8107   ++MBBIter;
8108
8109   /// First build the CFG
8110   MachineFunction *F = MBB->getParent();
8111   MachineBasicBlock *thisMBB = MBB;
8112   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8113   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8114   F->insert(MBBIter, newMBB);
8115   F->insert(MBBIter, nextMBB);
8116
8117   // Move all successors to thisMBB to nextMBB
8118   nextMBB->transferSuccessors(thisMBB);
8119
8120   // Update thisMBB to fall through to newMBB
8121   thisMBB->addSuccessor(newMBB);
8122
8123   // newMBB jumps to itself and fall through to nextMBB
8124   newMBB->addSuccessor(nextMBB);
8125   newMBB->addSuccessor(newMBB);
8126
8127   DebugLoc dl = bInstr->getDebugLoc();
8128   // Insert instructions into newMBB based on incoming instruction
8129   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8130   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8131          "unexpected number of operands");
8132   MachineOperand& dest1Oper = bInstr->getOperand(0);
8133   MachineOperand& dest2Oper = bInstr->getOperand(1);
8134   MachineOperand* argOpers[2 + X86AddrNumOperands];
8135   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8136     argOpers[i] = &bInstr->getOperand(i+2);
8137
8138   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8139   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8140
8141   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8142   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8143   for (int i=0; i <= lastAddrIndx; ++i)
8144     (*MIB).addOperand(*argOpers[i]);
8145   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8146   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8147   // add 4 to displacement.
8148   for (int i=0; i <= lastAddrIndx-2; ++i)
8149     (*MIB).addOperand(*argOpers[i]);
8150   MachineOperand newOp3 = *(argOpers[3]);
8151   if (newOp3.isImm())
8152     newOp3.setImm(newOp3.getImm()+4);
8153   else
8154     newOp3.setOffset(newOp3.getOffset()+4);
8155   (*MIB).addOperand(newOp3);
8156   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8157
8158   // t3/4 are defined later, at the bottom of the loop
8159   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8160   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8161   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8162     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8163   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8164     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8165
8166   // The subsequent operations should be using the destination registers of
8167   //the PHI instructions.
8168   if (invSrc) {
8169     t1 = F->getRegInfo().createVirtualRegister(RC);
8170     t2 = F->getRegInfo().createVirtualRegister(RC);
8171     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8172     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8173   } else {
8174     t1 = dest1Oper.getReg();
8175     t2 = dest2Oper.getReg();
8176   }
8177
8178   int valArgIndx = lastAddrIndx + 1;
8179   assert((argOpers[valArgIndx]->isReg() ||
8180           argOpers[valArgIndx]->isImm()) &&
8181          "invalid operand");
8182   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8183   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8184   if (argOpers[valArgIndx]->isReg())
8185     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8186   else
8187     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8188   if (regOpcL != X86::MOV32rr)
8189     MIB.addReg(t1);
8190   (*MIB).addOperand(*argOpers[valArgIndx]);
8191   assert(argOpers[valArgIndx + 1]->isReg() ==
8192          argOpers[valArgIndx]->isReg());
8193   assert(argOpers[valArgIndx + 1]->isImm() ==
8194          argOpers[valArgIndx]->isImm());
8195   if (argOpers[valArgIndx + 1]->isReg())
8196     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8197   else
8198     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8199   if (regOpcH != X86::MOV32rr)
8200     MIB.addReg(t2);
8201   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8202
8203   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8204   MIB.addReg(t1);
8205   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8206   MIB.addReg(t2);
8207
8208   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8209   MIB.addReg(t5);
8210   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8211   MIB.addReg(t6);
8212
8213   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8214   for (int i=0; i <= lastAddrIndx; ++i)
8215     (*MIB).addOperand(*argOpers[i]);
8216
8217   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8218   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8219                     bInstr->memoperands_end());
8220
8221   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8222   MIB.addReg(X86::EAX);
8223   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8224   MIB.addReg(X86::EDX);
8225
8226   // insert branch
8227   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8228
8229   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8230   return nextMBB;
8231 }
8232
8233 // private utility function
8234 MachineBasicBlock *
8235 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8236                                                       MachineBasicBlock *MBB,
8237                                                       unsigned cmovOpc) const {
8238   // For the atomic min/max operator, we generate
8239   //   thisMBB:
8240   //   newMBB:
8241   //     ld t1 = [min/max.addr]
8242   //     mov t2 = [min/max.val]
8243   //     cmp  t1, t2
8244   //     cmov[cond] t2 = t1
8245   //     mov EAX = t1
8246   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8247   //     bz   newMBB
8248   //     fallthrough -->nextMBB
8249   //
8250   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8251   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8252   MachineFunction::iterator MBBIter = MBB;
8253   ++MBBIter;
8254
8255   /// First build the CFG
8256   MachineFunction *F = MBB->getParent();
8257   MachineBasicBlock *thisMBB = MBB;
8258   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8259   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8260   F->insert(MBBIter, newMBB);
8261   F->insert(MBBIter, nextMBB);
8262
8263   // Move all successors of thisMBB to nextMBB
8264   nextMBB->transferSuccessors(thisMBB);
8265
8266   // Update thisMBB to fall through to newMBB
8267   thisMBB->addSuccessor(newMBB);
8268
8269   // newMBB jumps to newMBB and fall through to nextMBB
8270   newMBB->addSuccessor(nextMBB);
8271   newMBB->addSuccessor(newMBB);
8272
8273   DebugLoc dl = mInstr->getDebugLoc();
8274   // Insert instructions into newMBB based on incoming instruction
8275   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8276          "unexpected number of operands");
8277   MachineOperand& destOper = mInstr->getOperand(0);
8278   MachineOperand* argOpers[2 + X86AddrNumOperands];
8279   int numArgs = mInstr->getNumOperands() - 1;
8280   for (int i=0; i < numArgs; ++i)
8281     argOpers[i] = &mInstr->getOperand(i+1);
8282
8283   // x86 address has 4 operands: base, index, scale, and displacement
8284   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8285   int valArgIndx = lastAddrIndx + 1;
8286
8287   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8288   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8289   for (int i=0; i <= lastAddrIndx; ++i)
8290     (*MIB).addOperand(*argOpers[i]);
8291
8292   // We only support register and immediate values
8293   assert((argOpers[valArgIndx]->isReg() ||
8294           argOpers[valArgIndx]->isImm()) &&
8295          "invalid operand");
8296
8297   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8298   if (argOpers[valArgIndx]->isReg())
8299     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8300   else
8301     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8302   (*MIB).addOperand(*argOpers[valArgIndx]);
8303
8304   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8305   MIB.addReg(t1);
8306
8307   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8308   MIB.addReg(t1);
8309   MIB.addReg(t2);
8310
8311   // Generate movc
8312   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8313   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8314   MIB.addReg(t2);
8315   MIB.addReg(t1);
8316
8317   // Cmp and exchange if none has modified the memory location
8318   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8319   for (int i=0; i <= lastAddrIndx; ++i)
8320     (*MIB).addOperand(*argOpers[i]);
8321   MIB.addReg(t3);
8322   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8323   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8324                     mInstr->memoperands_end());
8325
8326   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8327   MIB.addReg(X86::EAX);
8328
8329   // insert branch
8330   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8331
8332   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8333   return nextMBB;
8334 }
8335
8336 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8337 // all of this code can be replaced with that in the .td file.
8338 MachineBasicBlock *
8339 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8340                             unsigned numArgs, bool memArg) const {
8341
8342   MachineFunction *F = BB->getParent();
8343   DebugLoc dl = MI->getDebugLoc();
8344   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8345
8346   unsigned Opc;
8347   if (memArg)
8348     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8349   else
8350     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8351
8352   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8353
8354   for (unsigned i = 0; i < numArgs; ++i) {
8355     MachineOperand &Op = MI->getOperand(i+1);
8356
8357     if (!(Op.isReg() && Op.isImplicit()))
8358       MIB.addOperand(Op);
8359   }
8360
8361   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8362     .addReg(X86::XMM0);
8363
8364   F->DeleteMachineInstr(MI);
8365
8366   return BB;
8367 }
8368
8369 MachineBasicBlock *
8370 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8371                                                  MachineInstr *MI,
8372                                                  MachineBasicBlock *MBB) const {
8373   // Emit code to save XMM registers to the stack. The ABI says that the
8374   // number of registers to save is given in %al, so it's theoretically
8375   // possible to do an indirect jump trick to avoid saving all of them,
8376   // however this code takes a simpler approach and just executes all
8377   // of the stores if %al is non-zero. It's less code, and it's probably
8378   // easier on the hardware branch predictor, and stores aren't all that
8379   // expensive anyway.
8380
8381   // Create the new basic blocks. One block contains all the XMM stores,
8382   // and one block is the final destination regardless of whether any
8383   // stores were performed.
8384   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8385   MachineFunction *F = MBB->getParent();
8386   MachineFunction::iterator MBBIter = MBB;
8387   ++MBBIter;
8388   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8389   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8390   F->insert(MBBIter, XMMSaveMBB);
8391   F->insert(MBBIter, EndMBB);
8392
8393   // Set up the CFG.
8394   // Move any original successors of MBB to the end block.
8395   EndMBB->transferSuccessors(MBB);
8396   // The original block will now fall through to the XMM save block.
8397   MBB->addSuccessor(XMMSaveMBB);
8398   // The XMMSaveMBB will fall through to the end block.
8399   XMMSaveMBB->addSuccessor(EndMBB);
8400
8401   // Now add the instructions.
8402   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8403   DebugLoc DL = MI->getDebugLoc();
8404
8405   unsigned CountReg = MI->getOperand(0).getReg();
8406   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8407   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8408
8409   if (!Subtarget->isTargetWin64()) {
8410     // If %al is 0, branch around the XMM save block.
8411     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8412     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8413     MBB->addSuccessor(EndMBB);
8414   }
8415
8416   // In the XMM save block, save all the XMM argument registers.
8417   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8418     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8419     MachineMemOperand *MMO =
8420       F->getMachineMemOperand(
8421         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8422         MachineMemOperand::MOStore, Offset,
8423         /*Size=*/16, /*Align=*/16);
8424     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8425       .addFrameIndex(RegSaveFrameIndex)
8426       .addImm(/*Scale=*/1)
8427       .addReg(/*IndexReg=*/0)
8428       .addImm(/*Disp=*/Offset)
8429       .addReg(/*Segment=*/0)
8430       .addReg(MI->getOperand(i).getReg())
8431       .addMemOperand(MMO);
8432   }
8433
8434   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8435
8436   return EndMBB;
8437 }
8438
8439 MachineBasicBlock *
8440 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8441                                      MachineBasicBlock *BB,
8442                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8443   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8444   DebugLoc DL = MI->getDebugLoc();
8445
8446   // To "insert" a SELECT_CC instruction, we actually have to insert the
8447   // diamond control-flow pattern.  The incoming instruction knows the
8448   // destination vreg to set, the condition code register to branch on, the
8449   // true/false values to select between, and a branch opcode to use.
8450   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8451   MachineFunction::iterator It = BB;
8452   ++It;
8453
8454   //  thisMBB:
8455   //  ...
8456   //   TrueVal = ...
8457   //   cmpTY ccX, r1, r2
8458   //   bCC copy1MBB
8459   //   fallthrough --> copy0MBB
8460   MachineBasicBlock *thisMBB = BB;
8461   MachineFunction *F = BB->getParent();
8462   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8463   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8464   unsigned Opc =
8465     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8466   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8467   F->insert(It, copy0MBB);
8468   F->insert(It, sinkMBB);
8469   // Update machine-CFG edges by first adding all successors of the current
8470   // block to the new block which will contain the Phi node for the select.
8471   // Also inform sdisel of the edge changes.
8472   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8473          E = BB->succ_end(); I != E; ++I) {
8474     EM->insert(std::make_pair(*I, sinkMBB));
8475     sinkMBB->addSuccessor(*I);
8476   }
8477   // Next, remove all successors of the current block, and add the true
8478   // and fallthrough blocks as its successors.
8479   while (!BB->succ_empty())
8480     BB->removeSuccessor(BB->succ_begin());
8481   // Add the true and fallthrough blocks as its successors.
8482   BB->addSuccessor(copy0MBB);
8483   BB->addSuccessor(sinkMBB);
8484
8485   //  copy0MBB:
8486   //   %FalseValue = ...
8487   //   # fallthrough to sinkMBB
8488   BB = copy0MBB;
8489
8490   // Update machine-CFG edges
8491   BB->addSuccessor(sinkMBB);
8492
8493   //  sinkMBB:
8494   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8495   //  ...
8496   BB = sinkMBB;
8497   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8498     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8499     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8500
8501   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8502   return BB;
8503 }
8504
8505 MachineBasicBlock *
8506 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8507                                           MachineBasicBlock *BB,
8508                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8509   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8510   DebugLoc DL = MI->getDebugLoc();
8511   MachineFunction *F = BB->getParent();
8512
8513   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8514   // non-trivial part is impdef of ESP.
8515   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8516   // mingw-w64.
8517
8518   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8519     .addExternalSymbol("_alloca")
8520     .addReg(X86::EAX, RegState::Implicit)
8521     .addReg(X86::ESP, RegState::Implicit)
8522     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8523     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8524
8525   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8526   return BB;
8527 }
8528
8529 MachineBasicBlock *
8530 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8531                                                MachineBasicBlock *BB,
8532                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8533   switch (MI->getOpcode()) {
8534   default: assert(false && "Unexpected instr type to insert");
8535   case X86::MINGW_ALLOCA:
8536     return EmitLoweredMingwAlloca(MI, BB, EM);
8537   case X86::CMOV_GR8:
8538   case X86::CMOV_V1I64:
8539   case X86::CMOV_FR32:
8540   case X86::CMOV_FR64:
8541   case X86::CMOV_V4F32:
8542   case X86::CMOV_V2F64:
8543   case X86::CMOV_V2I64:
8544   case X86::CMOV_GR16:
8545   case X86::CMOV_GR32:
8546   case X86::CMOV_RFP32:
8547   case X86::CMOV_RFP64:
8548   case X86::CMOV_RFP80:
8549     return EmitLoweredSelect(MI, BB, EM);
8550
8551   case X86::FP32_TO_INT16_IN_MEM:
8552   case X86::FP32_TO_INT32_IN_MEM:
8553   case X86::FP32_TO_INT64_IN_MEM:
8554   case X86::FP64_TO_INT16_IN_MEM:
8555   case X86::FP64_TO_INT32_IN_MEM:
8556   case X86::FP64_TO_INT64_IN_MEM:
8557   case X86::FP80_TO_INT16_IN_MEM:
8558   case X86::FP80_TO_INT32_IN_MEM:
8559   case X86::FP80_TO_INT64_IN_MEM: {
8560     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8561     DebugLoc DL = MI->getDebugLoc();
8562
8563     // Change the floating point control register to use "round towards zero"
8564     // mode when truncating to an integer value.
8565     MachineFunction *F = BB->getParent();
8566     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8567     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8568
8569     // Load the old value of the high byte of the control word...
8570     unsigned OldCW =
8571       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8572     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8573                       CWFrameIdx);
8574
8575     // Set the high part to be round to zero...
8576     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8577       .addImm(0xC7F);
8578
8579     // Reload the modified control word now...
8580     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8581
8582     // Restore the memory image of control word to original value
8583     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8584       .addReg(OldCW);
8585
8586     // Get the X86 opcode to use.
8587     unsigned Opc;
8588     switch (MI->getOpcode()) {
8589     default: llvm_unreachable("illegal opcode!");
8590     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8591     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8592     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8593     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8594     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8595     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8596     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8597     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8598     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8599     }
8600
8601     X86AddressMode AM;
8602     MachineOperand &Op = MI->getOperand(0);
8603     if (Op.isReg()) {
8604       AM.BaseType = X86AddressMode::RegBase;
8605       AM.Base.Reg = Op.getReg();
8606     } else {
8607       AM.BaseType = X86AddressMode::FrameIndexBase;
8608       AM.Base.FrameIndex = Op.getIndex();
8609     }
8610     Op = MI->getOperand(1);
8611     if (Op.isImm())
8612       AM.Scale = Op.getImm();
8613     Op = MI->getOperand(2);
8614     if (Op.isImm())
8615       AM.IndexReg = Op.getImm();
8616     Op = MI->getOperand(3);
8617     if (Op.isGlobal()) {
8618       AM.GV = Op.getGlobal();
8619     } else {
8620       AM.Disp = Op.getImm();
8621     }
8622     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8623                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8624
8625     // Reload the original control word now.
8626     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8627
8628     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8629     return BB;
8630   }
8631     // DBG_VALUE.  Only the frame index case is done here.
8632   case X86::DBG_VALUE: {
8633     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8634     DebugLoc DL = MI->getDebugLoc();
8635     X86AddressMode AM;
8636     MachineFunction *F = BB->getParent();
8637     AM.BaseType = X86AddressMode::FrameIndexBase;
8638     AM.Base.FrameIndex = MI->getOperand(0).getImm();
8639     addFullAddress(BuildMI(BB, DL, TII->get(X86::DBG_VALUE)), AM).
8640       addImm(MI->getOperand(1).getImm()).
8641       addMetadata(MI->getOperand(2).getMetadata());
8642     F->DeleteMachineInstr(MI);      // Remove pseudo.
8643     return BB;
8644   }
8645
8646     // String/text processing lowering.
8647   case X86::PCMPISTRM128REG:
8648     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8649   case X86::PCMPISTRM128MEM:
8650     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8651   case X86::PCMPESTRM128REG:
8652     return EmitPCMP(MI, BB, 5, false /* in mem */);
8653   case X86::PCMPESTRM128MEM:
8654     return EmitPCMP(MI, BB, 5, true /* in mem */);
8655
8656     // Atomic Lowering.
8657   case X86::ATOMAND32:
8658     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8659                                                X86::AND32ri, X86::MOV32rm,
8660                                                X86::LCMPXCHG32, X86::MOV32rr,
8661                                                X86::NOT32r, X86::EAX,
8662                                                X86::GR32RegisterClass);
8663   case X86::ATOMOR32:
8664     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8665                                                X86::OR32ri, X86::MOV32rm,
8666                                                X86::LCMPXCHG32, X86::MOV32rr,
8667                                                X86::NOT32r, X86::EAX,
8668                                                X86::GR32RegisterClass);
8669   case X86::ATOMXOR32:
8670     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8671                                                X86::XOR32ri, X86::MOV32rm,
8672                                                X86::LCMPXCHG32, X86::MOV32rr,
8673                                                X86::NOT32r, X86::EAX,
8674                                                X86::GR32RegisterClass);
8675   case X86::ATOMNAND32:
8676     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8677                                                X86::AND32ri, X86::MOV32rm,
8678                                                X86::LCMPXCHG32, X86::MOV32rr,
8679                                                X86::NOT32r, X86::EAX,
8680                                                X86::GR32RegisterClass, true);
8681   case X86::ATOMMIN32:
8682     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8683   case X86::ATOMMAX32:
8684     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8685   case X86::ATOMUMIN32:
8686     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8687   case X86::ATOMUMAX32:
8688     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8689
8690   case X86::ATOMAND16:
8691     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8692                                                X86::AND16ri, X86::MOV16rm,
8693                                                X86::LCMPXCHG16, X86::MOV16rr,
8694                                                X86::NOT16r, X86::AX,
8695                                                X86::GR16RegisterClass);
8696   case X86::ATOMOR16:
8697     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8698                                                X86::OR16ri, X86::MOV16rm,
8699                                                X86::LCMPXCHG16, X86::MOV16rr,
8700                                                X86::NOT16r, X86::AX,
8701                                                X86::GR16RegisterClass);
8702   case X86::ATOMXOR16:
8703     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8704                                                X86::XOR16ri, X86::MOV16rm,
8705                                                X86::LCMPXCHG16, X86::MOV16rr,
8706                                                X86::NOT16r, X86::AX,
8707                                                X86::GR16RegisterClass);
8708   case X86::ATOMNAND16:
8709     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8710                                                X86::AND16ri, X86::MOV16rm,
8711                                                X86::LCMPXCHG16, X86::MOV16rr,
8712                                                X86::NOT16r, X86::AX,
8713                                                X86::GR16RegisterClass, true);
8714   case X86::ATOMMIN16:
8715     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8716   case X86::ATOMMAX16:
8717     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8718   case X86::ATOMUMIN16:
8719     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8720   case X86::ATOMUMAX16:
8721     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8722
8723   case X86::ATOMAND8:
8724     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8725                                                X86::AND8ri, X86::MOV8rm,
8726                                                X86::LCMPXCHG8, X86::MOV8rr,
8727                                                X86::NOT8r, X86::AL,
8728                                                X86::GR8RegisterClass);
8729   case X86::ATOMOR8:
8730     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8731                                                X86::OR8ri, X86::MOV8rm,
8732                                                X86::LCMPXCHG8, X86::MOV8rr,
8733                                                X86::NOT8r, X86::AL,
8734                                                X86::GR8RegisterClass);
8735   case X86::ATOMXOR8:
8736     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8737                                                X86::XOR8ri, X86::MOV8rm,
8738                                                X86::LCMPXCHG8, X86::MOV8rr,
8739                                                X86::NOT8r, X86::AL,
8740                                                X86::GR8RegisterClass);
8741   case X86::ATOMNAND8:
8742     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8743                                                X86::AND8ri, X86::MOV8rm,
8744                                                X86::LCMPXCHG8, X86::MOV8rr,
8745                                                X86::NOT8r, X86::AL,
8746                                                X86::GR8RegisterClass, true);
8747   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8748   // This group is for 64-bit host.
8749   case X86::ATOMAND64:
8750     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8751                                                X86::AND64ri32, X86::MOV64rm,
8752                                                X86::LCMPXCHG64, X86::MOV64rr,
8753                                                X86::NOT64r, X86::RAX,
8754                                                X86::GR64RegisterClass);
8755   case X86::ATOMOR64:
8756     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8757                                                X86::OR64ri32, X86::MOV64rm,
8758                                                X86::LCMPXCHG64, X86::MOV64rr,
8759                                                X86::NOT64r, X86::RAX,
8760                                                X86::GR64RegisterClass);
8761   case X86::ATOMXOR64:
8762     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8763                                                X86::XOR64ri32, X86::MOV64rm,
8764                                                X86::LCMPXCHG64, X86::MOV64rr,
8765                                                X86::NOT64r, X86::RAX,
8766                                                X86::GR64RegisterClass);
8767   case X86::ATOMNAND64:
8768     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8769                                                X86::AND64ri32, X86::MOV64rm,
8770                                                X86::LCMPXCHG64, X86::MOV64rr,
8771                                                X86::NOT64r, X86::RAX,
8772                                                X86::GR64RegisterClass, true);
8773   case X86::ATOMMIN64:
8774     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8775   case X86::ATOMMAX64:
8776     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8777   case X86::ATOMUMIN64:
8778     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8779   case X86::ATOMUMAX64:
8780     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8781
8782   // This group does 64-bit operations on a 32-bit host.
8783   case X86::ATOMAND6432:
8784     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8785                                                X86::AND32rr, X86::AND32rr,
8786                                                X86::AND32ri, X86::AND32ri,
8787                                                false);
8788   case X86::ATOMOR6432:
8789     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8790                                                X86::OR32rr, X86::OR32rr,
8791                                                X86::OR32ri, X86::OR32ri,
8792                                                false);
8793   case X86::ATOMXOR6432:
8794     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8795                                                X86::XOR32rr, X86::XOR32rr,
8796                                                X86::XOR32ri, X86::XOR32ri,
8797                                                false);
8798   case X86::ATOMNAND6432:
8799     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8800                                                X86::AND32rr, X86::AND32rr,
8801                                                X86::AND32ri, X86::AND32ri,
8802                                                true);
8803   case X86::ATOMADD6432:
8804     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8805                                                X86::ADD32rr, X86::ADC32rr,
8806                                                X86::ADD32ri, X86::ADC32ri,
8807                                                false);
8808   case X86::ATOMSUB6432:
8809     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8810                                                X86::SUB32rr, X86::SBB32rr,
8811                                                X86::SUB32ri, X86::SBB32ri,
8812                                                false);
8813   case X86::ATOMSWAP6432:
8814     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8815                                                X86::MOV32rr, X86::MOV32rr,
8816                                                X86::MOV32ri, X86::MOV32ri,
8817                                                false);
8818   case X86::VASTART_SAVE_XMM_REGS:
8819     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8820   }
8821 }
8822
8823 //===----------------------------------------------------------------------===//
8824 //                           X86 Optimization Hooks
8825 //===----------------------------------------------------------------------===//
8826
8827 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8828                                                        const APInt &Mask,
8829                                                        APInt &KnownZero,
8830                                                        APInt &KnownOne,
8831                                                        const SelectionDAG &DAG,
8832                                                        unsigned Depth) const {
8833   unsigned Opc = Op.getOpcode();
8834   assert((Opc >= ISD::BUILTIN_OP_END ||
8835           Opc == ISD::INTRINSIC_WO_CHAIN ||
8836           Opc == ISD::INTRINSIC_W_CHAIN ||
8837           Opc == ISD::INTRINSIC_VOID) &&
8838          "Should use MaskedValueIsZero if you don't know whether Op"
8839          " is a target node!");
8840
8841   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8842   switch (Opc) {
8843   default: break;
8844   case X86ISD::ADD:
8845   case X86ISD::SUB:
8846   case X86ISD::SMUL:
8847   case X86ISD::UMUL:
8848   case X86ISD::INC:
8849   case X86ISD::DEC:
8850   case X86ISD::OR:
8851   case X86ISD::XOR:
8852   case X86ISD::AND:
8853     // These nodes' second result is a boolean.
8854     if (Op.getResNo() == 0)
8855       break;
8856     // Fallthrough
8857   case X86ISD::SETCC:
8858     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8859                                        Mask.getBitWidth() - 1);
8860     break;
8861   }
8862 }
8863
8864 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8865 /// node is a GlobalAddress + offset.
8866 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8867                                        GlobalValue* &GA, int64_t &Offset) const{
8868   if (N->getOpcode() == X86ISD::Wrapper) {
8869     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8870       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8871       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8872       return true;
8873     }
8874   }
8875   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8876 }
8877
8878 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8879 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8880 /// if the load addresses are consecutive, non-overlapping, and in the right
8881 /// order.
8882 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8883                                      const TargetLowering &TLI) {
8884   DebugLoc dl = N->getDebugLoc();
8885   EVT VT = N->getValueType(0);
8886   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8887
8888   if (VT.getSizeInBits() != 128)
8889     return SDValue();
8890
8891   SmallVector<SDValue, 16> Elts;
8892   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8893     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8894
8895   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8896 }
8897
8898 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8899 /// and convert it from being a bunch of shuffles and extracts to a simple
8900 /// store and scalar loads to extract the elements.
8901 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8902                                                 const TargetLowering &TLI) {
8903   SDValue InputVector = N->getOperand(0);
8904
8905   // Only operate on vectors of 4 elements, where the alternative shuffling
8906   // gets to be more expensive.
8907   if (InputVector.getValueType() != MVT::v4i32)
8908     return SDValue();
8909
8910   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8911   // single use which is a sign-extend or zero-extend, and all elements are
8912   // used.
8913   SmallVector<SDNode *, 4> Uses;
8914   unsigned ExtractedElements = 0;
8915   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8916        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8917     if (UI.getUse().getResNo() != InputVector.getResNo())
8918       return SDValue();
8919
8920     SDNode *Extract = *UI;
8921     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8922       return SDValue();
8923
8924     if (Extract->getValueType(0) != MVT::i32)
8925       return SDValue();
8926     if (!Extract->hasOneUse())
8927       return SDValue();
8928     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8929         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8930       return SDValue();
8931     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8932       return SDValue();
8933
8934     // Record which element was extracted.
8935     ExtractedElements |=
8936       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8937
8938     Uses.push_back(Extract);
8939   }
8940
8941   // If not all the elements were used, this may not be worthwhile.
8942   if (ExtractedElements != 15)
8943     return SDValue();
8944
8945   // Ok, we've now decided to do the transformation.
8946   DebugLoc dl = InputVector.getDebugLoc();
8947
8948   // Store the value to a temporary stack slot.
8949   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
8950   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
8951                             false, false, 0);
8952
8953   // Replace each use (extract) with a load of the appropriate element.
8954   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
8955        UE = Uses.end(); UI != UE; ++UI) {
8956     SDNode *Extract = *UI;
8957
8958     // Compute the element's address.
8959     SDValue Idx = Extract->getOperand(1);
8960     unsigned EltSize =
8961         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
8962     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
8963     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
8964
8965     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
8966
8967     // Load the scalar.
8968     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
8969                           NULL, 0, false, false, 0);
8970
8971     // Replace the exact with the load.
8972     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
8973   }
8974
8975   // The replacement was made in place; don't return anything.
8976   return SDValue();
8977 }
8978
8979 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8980 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8981                                     const X86Subtarget *Subtarget) {
8982   DebugLoc DL = N->getDebugLoc();
8983   SDValue Cond = N->getOperand(0);
8984   // Get the LHS/RHS of the select.
8985   SDValue LHS = N->getOperand(1);
8986   SDValue RHS = N->getOperand(2);
8987
8988   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8989   // instructions match the semantics of the common C idiom x<y?x:y but not
8990   // x<=y?x:y, because of how they handle negative zero (which can be
8991   // ignored in unsafe-math mode).
8992   if (Subtarget->hasSSE2() &&
8993       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8994       Cond.getOpcode() == ISD::SETCC) {
8995     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8996
8997     unsigned Opcode = 0;
8998     // Check for x CC y ? x : y.
8999     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9000         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9001       switch (CC) {
9002       default: break;
9003       case ISD::SETULT:
9004         // Converting this to a min would handle NaNs incorrectly, and swapping
9005         // the operands would cause it to handle comparisons between positive
9006         // and negative zero incorrectly.
9007         if (!FiniteOnlyFPMath() &&
9008             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9009           if (!UnsafeFPMath &&
9010               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9011             break;
9012           std::swap(LHS, RHS);
9013         }
9014         Opcode = X86ISD::FMIN;
9015         break;
9016       case ISD::SETOLE:
9017         // Converting this to a min would handle comparisons between positive
9018         // and negative zero incorrectly.
9019         if (!UnsafeFPMath &&
9020             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9021           break;
9022         Opcode = X86ISD::FMIN;
9023         break;
9024       case ISD::SETULE:
9025         // Converting this to a min would handle both negative zeros and NaNs
9026         // incorrectly, but we can swap the operands to fix both.
9027         std::swap(LHS, RHS);
9028       case ISD::SETOLT:
9029       case ISD::SETLT:
9030       case ISD::SETLE:
9031         Opcode = X86ISD::FMIN;
9032         break;
9033
9034       case ISD::SETOGE:
9035         // Converting this to a max would handle comparisons between positive
9036         // and negative zero incorrectly.
9037         if (!UnsafeFPMath &&
9038             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9039           break;
9040         Opcode = X86ISD::FMAX;
9041         break;
9042       case ISD::SETUGT:
9043         // Converting this to a max would handle NaNs incorrectly, and swapping
9044         // the operands would cause it to handle comparisons between positive
9045         // and negative zero incorrectly.
9046         if (!FiniteOnlyFPMath() &&
9047             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9048           if (!UnsafeFPMath &&
9049               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9050             break;
9051           std::swap(LHS, RHS);
9052         }
9053         Opcode = X86ISD::FMAX;
9054         break;
9055       case ISD::SETUGE:
9056         // Converting this to a max would handle both negative zeros and NaNs
9057         // incorrectly, but we can swap the operands to fix both.
9058         std::swap(LHS, RHS);
9059       case ISD::SETOGT:
9060       case ISD::SETGT:
9061       case ISD::SETGE:
9062         Opcode = X86ISD::FMAX;
9063         break;
9064       }
9065     // Check for x CC y ? y : x -- a min/max with reversed arms.
9066     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9067                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9068       switch (CC) {
9069       default: break;
9070       case ISD::SETOGE:
9071         // Converting this to a min would handle comparisons between positive
9072         // and negative zero incorrectly, and swapping the operands would
9073         // cause it to handle NaNs incorrectly.
9074         if (!UnsafeFPMath &&
9075             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9076           if (!FiniteOnlyFPMath() &&
9077               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9078             break;
9079           std::swap(LHS, RHS);
9080         }
9081         Opcode = X86ISD::FMIN;
9082         break;
9083       case ISD::SETUGT:
9084         // Converting this to a min would handle NaNs incorrectly.
9085         if (!UnsafeFPMath &&
9086             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9087           break;
9088         Opcode = X86ISD::FMIN;
9089         break;
9090       case ISD::SETUGE:
9091         // Converting this to a min would handle both negative zeros and NaNs
9092         // incorrectly, but we can swap the operands to fix both.
9093         std::swap(LHS, RHS);
9094       case ISD::SETOGT:
9095       case ISD::SETGT:
9096       case ISD::SETGE:
9097         Opcode = X86ISD::FMIN;
9098         break;
9099
9100       case ISD::SETULT:
9101         // Converting this to a max would handle NaNs incorrectly.
9102         if (!FiniteOnlyFPMath() &&
9103             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9104           break;
9105         Opcode = X86ISD::FMAX;
9106         break;
9107       case ISD::SETOLE:
9108         // Converting this to a max would handle comparisons between positive
9109         // and negative zero incorrectly, and swapping the operands would
9110         // cause it to handle NaNs incorrectly.
9111         if (!UnsafeFPMath &&
9112             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9113           if (!FiniteOnlyFPMath() &&
9114               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9115             break;
9116           std::swap(LHS, RHS);
9117         }
9118         Opcode = X86ISD::FMAX;
9119         break;
9120       case ISD::SETULE:
9121         // Converting this to a max would handle both negative zeros and NaNs
9122         // incorrectly, but we can swap the operands to fix both.
9123         std::swap(LHS, RHS);
9124       case ISD::SETOLT:
9125       case ISD::SETLT:
9126       case ISD::SETLE:
9127         Opcode = X86ISD::FMAX;
9128         break;
9129       }
9130     }
9131
9132     if (Opcode)
9133       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9134   }
9135
9136   // If this is a select between two integer constants, try to do some
9137   // optimizations.
9138   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9139     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9140       // Don't do this for crazy integer types.
9141       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9142         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9143         // so that TrueC (the true value) is larger than FalseC.
9144         bool NeedsCondInvert = false;
9145
9146         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9147             // Efficiently invertible.
9148             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9149              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9150               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9151           NeedsCondInvert = true;
9152           std::swap(TrueC, FalseC);
9153         }
9154
9155         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9156         if (FalseC->getAPIntValue() == 0 &&
9157             TrueC->getAPIntValue().isPowerOf2()) {
9158           if (NeedsCondInvert) // Invert the condition if needed.
9159             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9160                                DAG.getConstant(1, Cond.getValueType()));
9161
9162           // Zero extend the condition if needed.
9163           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9164
9165           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9166           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9167                              DAG.getConstant(ShAmt, MVT::i8));
9168         }
9169
9170         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9171         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9172           if (NeedsCondInvert) // Invert the condition if needed.
9173             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9174                                DAG.getConstant(1, Cond.getValueType()));
9175
9176           // Zero extend the condition if needed.
9177           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9178                              FalseC->getValueType(0), Cond);
9179           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9180                              SDValue(FalseC, 0));
9181         }
9182
9183         // Optimize cases that will turn into an LEA instruction.  This requires
9184         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9185         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9186           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9187           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9188
9189           bool isFastMultiplier = false;
9190           if (Diff < 10) {
9191             switch ((unsigned char)Diff) {
9192               default: break;
9193               case 1:  // result = add base, cond
9194               case 2:  // result = lea base(    , cond*2)
9195               case 3:  // result = lea base(cond, cond*2)
9196               case 4:  // result = lea base(    , cond*4)
9197               case 5:  // result = lea base(cond, cond*4)
9198               case 8:  // result = lea base(    , cond*8)
9199               case 9:  // result = lea base(cond, cond*8)
9200                 isFastMultiplier = true;
9201                 break;
9202             }
9203           }
9204
9205           if (isFastMultiplier) {
9206             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9207             if (NeedsCondInvert) // Invert the condition if needed.
9208               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9209                                  DAG.getConstant(1, Cond.getValueType()));
9210
9211             // Zero extend the condition if needed.
9212             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9213                                Cond);
9214             // Scale the condition by the difference.
9215             if (Diff != 1)
9216               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9217                                  DAG.getConstant(Diff, Cond.getValueType()));
9218
9219             // Add the base if non-zero.
9220             if (FalseC->getAPIntValue() != 0)
9221               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9222                                  SDValue(FalseC, 0));
9223             return Cond;
9224           }
9225         }
9226       }
9227   }
9228
9229   return SDValue();
9230 }
9231
9232 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9233 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9234                                   TargetLowering::DAGCombinerInfo &DCI) {
9235   DebugLoc DL = N->getDebugLoc();
9236
9237   // If the flag operand isn't dead, don't touch this CMOV.
9238   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9239     return SDValue();
9240
9241   // If this is a select between two integer constants, try to do some
9242   // optimizations.  Note that the operands are ordered the opposite of SELECT
9243   // operands.
9244   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9245     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9246       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9247       // larger than FalseC (the false value).
9248       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9249
9250       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9251         CC = X86::GetOppositeBranchCondition(CC);
9252         std::swap(TrueC, FalseC);
9253       }
9254
9255       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9256       // This is efficient for any integer data type (including i8/i16) and
9257       // shift amount.
9258       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9259         SDValue Cond = N->getOperand(3);
9260         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9261                            DAG.getConstant(CC, MVT::i8), Cond);
9262
9263         // Zero extend the condition if needed.
9264         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9265
9266         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9267         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9268                            DAG.getConstant(ShAmt, MVT::i8));
9269         if (N->getNumValues() == 2)  // Dead flag value?
9270           return DCI.CombineTo(N, Cond, SDValue());
9271         return Cond;
9272       }
9273
9274       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9275       // for any integer data type, including i8/i16.
9276       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9277         SDValue Cond = N->getOperand(3);
9278         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9279                            DAG.getConstant(CC, MVT::i8), Cond);
9280
9281         // Zero extend the condition if needed.
9282         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9283                            FalseC->getValueType(0), Cond);
9284         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9285                            SDValue(FalseC, 0));
9286
9287         if (N->getNumValues() == 2)  // Dead flag value?
9288           return DCI.CombineTo(N, Cond, SDValue());
9289         return Cond;
9290       }
9291
9292       // Optimize cases that will turn into an LEA instruction.  This requires
9293       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9294       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9295         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9296         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9297
9298         bool isFastMultiplier = false;
9299         if (Diff < 10) {
9300           switch ((unsigned char)Diff) {
9301           default: break;
9302           case 1:  // result = add base, cond
9303           case 2:  // result = lea base(    , cond*2)
9304           case 3:  // result = lea base(cond, cond*2)
9305           case 4:  // result = lea base(    , cond*4)
9306           case 5:  // result = lea base(cond, cond*4)
9307           case 8:  // result = lea base(    , cond*8)
9308           case 9:  // result = lea base(cond, cond*8)
9309             isFastMultiplier = true;
9310             break;
9311           }
9312         }
9313
9314         if (isFastMultiplier) {
9315           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9316           SDValue Cond = N->getOperand(3);
9317           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9318                              DAG.getConstant(CC, MVT::i8), Cond);
9319           // Zero extend the condition if needed.
9320           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9321                              Cond);
9322           // Scale the condition by the difference.
9323           if (Diff != 1)
9324             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9325                                DAG.getConstant(Diff, Cond.getValueType()));
9326
9327           // Add the base if non-zero.
9328           if (FalseC->getAPIntValue() != 0)
9329             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9330                                SDValue(FalseC, 0));
9331           if (N->getNumValues() == 2)  // Dead flag value?
9332             return DCI.CombineTo(N, Cond, SDValue());
9333           return Cond;
9334         }
9335       }
9336     }
9337   }
9338   return SDValue();
9339 }
9340
9341
9342 /// PerformMulCombine - Optimize a single multiply with constant into two
9343 /// in order to implement it with two cheaper instructions, e.g.
9344 /// LEA + SHL, LEA + LEA.
9345 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9346                                  TargetLowering::DAGCombinerInfo &DCI) {
9347   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9348     return SDValue();
9349
9350   EVT VT = N->getValueType(0);
9351   if (VT != MVT::i64)
9352     return SDValue();
9353
9354   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9355   if (!C)
9356     return SDValue();
9357   uint64_t MulAmt = C->getZExtValue();
9358   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9359     return SDValue();
9360
9361   uint64_t MulAmt1 = 0;
9362   uint64_t MulAmt2 = 0;
9363   if ((MulAmt % 9) == 0) {
9364     MulAmt1 = 9;
9365     MulAmt2 = MulAmt / 9;
9366   } else if ((MulAmt % 5) == 0) {
9367     MulAmt1 = 5;
9368     MulAmt2 = MulAmt / 5;
9369   } else if ((MulAmt % 3) == 0) {
9370     MulAmt1 = 3;
9371     MulAmt2 = MulAmt / 3;
9372   }
9373   if (MulAmt2 &&
9374       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9375     DebugLoc DL = N->getDebugLoc();
9376
9377     if (isPowerOf2_64(MulAmt2) &&
9378         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9379       // If second multiplifer is pow2, issue it first. We want the multiply by
9380       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9381       // is an add.
9382       std::swap(MulAmt1, MulAmt2);
9383
9384     SDValue NewMul;
9385     if (isPowerOf2_64(MulAmt1))
9386       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9387                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9388     else
9389       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9390                            DAG.getConstant(MulAmt1, VT));
9391
9392     if (isPowerOf2_64(MulAmt2))
9393       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9394                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9395     else
9396       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9397                            DAG.getConstant(MulAmt2, VT));
9398
9399     // Do not add new nodes to DAG combiner worklist.
9400     DCI.CombineTo(N, NewMul, false);
9401   }
9402   return SDValue();
9403 }
9404
9405 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9406   SDValue N0 = N->getOperand(0);
9407   SDValue N1 = N->getOperand(1);
9408   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9409   EVT VT = N0.getValueType();
9410
9411   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9412   // since the result of setcc_c is all zero's or all ones.
9413   if (N1C && N0.getOpcode() == ISD::AND &&
9414       N0.getOperand(1).getOpcode() == ISD::Constant) {
9415     SDValue N00 = N0.getOperand(0);
9416     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9417         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9418           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9419          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9420       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9421       APInt ShAmt = N1C->getAPIntValue();
9422       Mask = Mask.shl(ShAmt);
9423       if (Mask != 0)
9424         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9425                            N00, DAG.getConstant(Mask, VT));
9426     }
9427   }
9428
9429   return SDValue();
9430 }
9431
9432 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9433 ///                       when possible.
9434 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9435                                    const X86Subtarget *Subtarget) {
9436   EVT VT = N->getValueType(0);
9437   if (!VT.isVector() && VT.isInteger() &&
9438       N->getOpcode() == ISD::SHL)
9439     return PerformSHLCombine(N, DAG);
9440
9441   // On X86 with SSE2 support, we can transform this to a vector shift if
9442   // all elements are shifted by the same amount.  We can't do this in legalize
9443   // because the a constant vector is typically transformed to a constant pool
9444   // so we have no knowledge of the shift amount.
9445   if (!Subtarget->hasSSE2())
9446     return SDValue();
9447
9448   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9449     return SDValue();
9450
9451   SDValue ShAmtOp = N->getOperand(1);
9452   EVT EltVT = VT.getVectorElementType();
9453   DebugLoc DL = N->getDebugLoc();
9454   SDValue BaseShAmt = SDValue();
9455   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9456     unsigned NumElts = VT.getVectorNumElements();
9457     unsigned i = 0;
9458     for (; i != NumElts; ++i) {
9459       SDValue Arg = ShAmtOp.getOperand(i);
9460       if (Arg.getOpcode() == ISD::UNDEF) continue;
9461       BaseShAmt = Arg;
9462       break;
9463     }
9464     for (; i != NumElts; ++i) {
9465       SDValue Arg = ShAmtOp.getOperand(i);
9466       if (Arg.getOpcode() == ISD::UNDEF) continue;
9467       if (Arg != BaseShAmt) {
9468         return SDValue();
9469       }
9470     }
9471   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9472              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9473     SDValue InVec = ShAmtOp.getOperand(0);
9474     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9475       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9476       unsigned i = 0;
9477       for (; i != NumElts; ++i) {
9478         SDValue Arg = InVec.getOperand(i);
9479         if (Arg.getOpcode() == ISD::UNDEF) continue;
9480         BaseShAmt = Arg;
9481         break;
9482       }
9483     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9484        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9485          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9486          if (C->getZExtValue() == SplatIdx)
9487            BaseShAmt = InVec.getOperand(1);
9488        }
9489     }
9490     if (BaseShAmt.getNode() == 0)
9491       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9492                               DAG.getIntPtrConstant(0));
9493   } else
9494     return SDValue();
9495
9496   // The shift amount is an i32.
9497   if (EltVT.bitsGT(MVT::i32))
9498     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9499   else if (EltVT.bitsLT(MVT::i32))
9500     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9501
9502   // The shift amount is identical so we can do a vector shift.
9503   SDValue  ValOp = N->getOperand(0);
9504   switch (N->getOpcode()) {
9505   default:
9506     llvm_unreachable("Unknown shift opcode!");
9507     break;
9508   case ISD::SHL:
9509     if (VT == MVT::v2i64)
9510       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9511                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9512                          ValOp, BaseShAmt);
9513     if (VT == MVT::v4i32)
9514       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9515                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9516                          ValOp, BaseShAmt);
9517     if (VT == MVT::v8i16)
9518       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9519                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9520                          ValOp, BaseShAmt);
9521     break;
9522   case ISD::SRA:
9523     if (VT == MVT::v4i32)
9524       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9525                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9526                          ValOp, BaseShAmt);
9527     if (VT == MVT::v8i16)
9528       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9529                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9530                          ValOp, BaseShAmt);
9531     break;
9532   case ISD::SRL:
9533     if (VT == MVT::v2i64)
9534       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9535                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9536                          ValOp, BaseShAmt);
9537     if (VT == MVT::v4i32)
9538       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9539                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9540                          ValOp, BaseShAmt);
9541     if (VT ==  MVT::v8i16)
9542       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9543                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9544                          ValOp, BaseShAmt);
9545     break;
9546   }
9547   return SDValue();
9548 }
9549
9550 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9551                                 const X86Subtarget *Subtarget) {
9552   EVT VT = N->getValueType(0);
9553   if (VT != MVT::i64 || !Subtarget->is64Bit())
9554     return SDValue();
9555
9556   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9557   SDValue N0 = N->getOperand(0);
9558   SDValue N1 = N->getOperand(1);
9559   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9560     std::swap(N0, N1);
9561   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9562     return SDValue();
9563
9564   SDValue ShAmt0 = N0.getOperand(1);
9565   if (ShAmt0.getValueType() != MVT::i8)
9566     return SDValue();
9567   SDValue ShAmt1 = N1.getOperand(1);
9568   if (ShAmt1.getValueType() != MVT::i8)
9569     return SDValue();
9570   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9571     ShAmt0 = ShAmt0.getOperand(0);
9572   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9573     ShAmt1 = ShAmt1.getOperand(0);
9574
9575   DebugLoc DL = N->getDebugLoc();
9576   unsigned Opc = X86ISD::SHLD;
9577   SDValue Op0 = N0.getOperand(0);
9578   SDValue Op1 = N1.getOperand(0);
9579   if (ShAmt0.getOpcode() == ISD::SUB) {
9580     Opc = X86ISD::SHRD;
9581     std::swap(Op0, Op1);
9582     std::swap(ShAmt0, ShAmt1);
9583   }
9584
9585   if (ShAmt1.getOpcode() == ISD::SUB) {
9586     SDValue Sum = ShAmt1.getOperand(0);
9587     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9588       if (SumC->getSExtValue() == 64 &&
9589           ShAmt1.getOperand(1) == ShAmt0)
9590         return DAG.getNode(Opc, DL, VT,
9591                            Op0, Op1,
9592                            DAG.getNode(ISD::TRUNCATE, DL,
9593                                        MVT::i8, ShAmt0));
9594     }
9595   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9596     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9597     if (ShAmt0C &&
9598         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9599       return DAG.getNode(Opc, DL, VT,
9600                          N0.getOperand(0), N1.getOperand(0),
9601                          DAG.getNode(ISD::TRUNCATE, DL,
9602                                        MVT::i8, ShAmt0));
9603   }
9604
9605   return SDValue();
9606 }
9607
9608 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9609 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9610                                    const X86Subtarget *Subtarget) {
9611   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9612   // the FP state in cases where an emms may be missing.
9613   // A preferable solution to the general problem is to figure out the right
9614   // places to insert EMMS.  This qualifies as a quick hack.
9615
9616   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9617   StoreSDNode *St = cast<StoreSDNode>(N);
9618   EVT VT = St->getValue().getValueType();
9619   if (VT.getSizeInBits() != 64)
9620     return SDValue();
9621
9622   const Function *F = DAG.getMachineFunction().getFunction();
9623   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9624   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9625     && Subtarget->hasSSE2();
9626   if ((VT.isVector() ||
9627        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9628       isa<LoadSDNode>(St->getValue()) &&
9629       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9630       St->getChain().hasOneUse() && !St->isVolatile()) {
9631     SDNode* LdVal = St->getValue().getNode();
9632     LoadSDNode *Ld = 0;
9633     int TokenFactorIndex = -1;
9634     SmallVector<SDValue, 8> Ops;
9635     SDNode* ChainVal = St->getChain().getNode();
9636     // Must be a store of a load.  We currently handle two cases:  the load
9637     // is a direct child, and it's under an intervening TokenFactor.  It is
9638     // possible to dig deeper under nested TokenFactors.
9639     if (ChainVal == LdVal)
9640       Ld = cast<LoadSDNode>(St->getChain());
9641     else if (St->getValue().hasOneUse() &&
9642              ChainVal->getOpcode() == ISD::TokenFactor) {
9643       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9644         if (ChainVal->getOperand(i).getNode() == LdVal) {
9645           TokenFactorIndex = i;
9646           Ld = cast<LoadSDNode>(St->getValue());
9647         } else
9648           Ops.push_back(ChainVal->getOperand(i));
9649       }
9650     }
9651
9652     if (!Ld || !ISD::isNormalLoad(Ld))
9653       return SDValue();
9654
9655     // If this is not the MMX case, i.e. we are just turning i64 load/store
9656     // into f64 load/store, avoid the transformation if there are multiple
9657     // uses of the loaded value.
9658     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9659       return SDValue();
9660
9661     DebugLoc LdDL = Ld->getDebugLoc();
9662     DebugLoc StDL = N->getDebugLoc();
9663     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9664     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9665     // pair instead.
9666     if (Subtarget->is64Bit() || F64IsLegal) {
9667       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9668       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9669                                   Ld->getBasePtr(), Ld->getSrcValue(),
9670                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9671                                   Ld->isNonTemporal(), Ld->getAlignment());
9672       SDValue NewChain = NewLd.getValue(1);
9673       if (TokenFactorIndex != -1) {
9674         Ops.push_back(NewChain);
9675         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9676                                Ops.size());
9677       }
9678       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9679                           St->getSrcValue(), St->getSrcValueOffset(),
9680                           St->isVolatile(), St->isNonTemporal(),
9681                           St->getAlignment());
9682     }
9683
9684     // Otherwise, lower to two pairs of 32-bit loads / stores.
9685     SDValue LoAddr = Ld->getBasePtr();
9686     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9687                                  DAG.getConstant(4, MVT::i32));
9688
9689     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9690                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9691                                Ld->isVolatile(), Ld->isNonTemporal(),
9692                                Ld->getAlignment());
9693     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9694                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9695                                Ld->isVolatile(), Ld->isNonTemporal(),
9696                                MinAlign(Ld->getAlignment(), 4));
9697
9698     SDValue NewChain = LoLd.getValue(1);
9699     if (TokenFactorIndex != -1) {
9700       Ops.push_back(LoLd);
9701       Ops.push_back(HiLd);
9702       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9703                              Ops.size());
9704     }
9705
9706     LoAddr = St->getBasePtr();
9707     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9708                          DAG.getConstant(4, MVT::i32));
9709
9710     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9711                                 St->getSrcValue(), St->getSrcValueOffset(),
9712                                 St->isVolatile(), St->isNonTemporal(),
9713                                 St->getAlignment());
9714     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9715                                 St->getSrcValue(),
9716                                 St->getSrcValueOffset() + 4,
9717                                 St->isVolatile(),
9718                                 St->isNonTemporal(),
9719                                 MinAlign(St->getAlignment(), 4));
9720     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9721   }
9722   return SDValue();
9723 }
9724
9725 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9726 /// X86ISD::FXOR nodes.
9727 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9728   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9729   // F[X]OR(0.0, x) -> x
9730   // F[X]OR(x, 0.0) -> x
9731   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9732     if (C->getValueAPF().isPosZero())
9733       return N->getOperand(1);
9734   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9735     if (C->getValueAPF().isPosZero())
9736       return N->getOperand(0);
9737   return SDValue();
9738 }
9739
9740 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9741 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9742   // FAND(0.0, x) -> 0.0
9743   // FAND(x, 0.0) -> 0.0
9744   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9745     if (C->getValueAPF().isPosZero())
9746       return N->getOperand(0);
9747   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9748     if (C->getValueAPF().isPosZero())
9749       return N->getOperand(1);
9750   return SDValue();
9751 }
9752
9753 static SDValue PerformBTCombine(SDNode *N,
9754                                 SelectionDAG &DAG,
9755                                 TargetLowering::DAGCombinerInfo &DCI) {
9756   // BT ignores high bits in the bit index operand.
9757   SDValue Op1 = N->getOperand(1);
9758   if (Op1.hasOneUse()) {
9759     unsigned BitWidth = Op1.getValueSizeInBits();
9760     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9761     APInt KnownZero, KnownOne;
9762     TargetLowering::TargetLoweringOpt TLO(DAG);
9763     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9764     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9765         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9766       DCI.CommitTargetLoweringOpt(TLO);
9767   }
9768   return SDValue();
9769 }
9770
9771 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9772   SDValue Op = N->getOperand(0);
9773   if (Op.getOpcode() == ISD::BIT_CONVERT)
9774     Op = Op.getOperand(0);
9775   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9776   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9777       VT.getVectorElementType().getSizeInBits() ==
9778       OpVT.getVectorElementType().getSizeInBits()) {
9779     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9780   }
9781   return SDValue();
9782 }
9783
9784 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9785 // Locked instructions, in turn, have implicit fence semantics (all memory
9786 // operations are flushed before issuing the locked instruction, and the
9787 // are not buffered), so we can fold away the common pattern of
9788 // fence-atomic-fence.
9789 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9790   SDValue atomic = N->getOperand(0);
9791   switch (atomic.getOpcode()) {
9792     case ISD::ATOMIC_CMP_SWAP:
9793     case ISD::ATOMIC_SWAP:
9794     case ISD::ATOMIC_LOAD_ADD:
9795     case ISD::ATOMIC_LOAD_SUB:
9796     case ISD::ATOMIC_LOAD_AND:
9797     case ISD::ATOMIC_LOAD_OR:
9798     case ISD::ATOMIC_LOAD_XOR:
9799     case ISD::ATOMIC_LOAD_NAND:
9800     case ISD::ATOMIC_LOAD_MIN:
9801     case ISD::ATOMIC_LOAD_MAX:
9802     case ISD::ATOMIC_LOAD_UMIN:
9803     case ISD::ATOMIC_LOAD_UMAX:
9804       break;
9805     default:
9806       return SDValue();
9807   }
9808
9809   SDValue fence = atomic.getOperand(0);
9810   if (fence.getOpcode() != ISD::MEMBARRIER)
9811     return SDValue();
9812
9813   switch (atomic.getOpcode()) {
9814     case ISD::ATOMIC_CMP_SWAP:
9815       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9816                                     atomic.getOperand(1), atomic.getOperand(2),
9817                                     atomic.getOperand(3));
9818     case ISD::ATOMIC_SWAP:
9819     case ISD::ATOMIC_LOAD_ADD:
9820     case ISD::ATOMIC_LOAD_SUB:
9821     case ISD::ATOMIC_LOAD_AND:
9822     case ISD::ATOMIC_LOAD_OR:
9823     case ISD::ATOMIC_LOAD_XOR:
9824     case ISD::ATOMIC_LOAD_NAND:
9825     case ISD::ATOMIC_LOAD_MIN:
9826     case ISD::ATOMIC_LOAD_MAX:
9827     case ISD::ATOMIC_LOAD_UMIN:
9828     case ISD::ATOMIC_LOAD_UMAX:
9829       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9830                                     atomic.getOperand(1), atomic.getOperand(2));
9831     default:
9832       return SDValue();
9833   }
9834 }
9835
9836 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9837   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9838   //           (and (i32 x86isd::setcc_carry), 1)
9839   // This eliminates the zext. This transformation is necessary because
9840   // ISD::SETCC is always legalized to i8.
9841   DebugLoc dl = N->getDebugLoc();
9842   SDValue N0 = N->getOperand(0);
9843   EVT VT = N->getValueType(0);
9844   if (N0.getOpcode() == ISD::AND &&
9845       N0.hasOneUse() &&
9846       N0.getOperand(0).hasOneUse()) {
9847     SDValue N00 = N0.getOperand(0);
9848     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9849       return SDValue();
9850     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9851     if (!C || C->getZExtValue() != 1)
9852       return SDValue();
9853     return DAG.getNode(ISD::AND, dl, VT,
9854                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9855                                    N00.getOperand(0), N00.getOperand(1)),
9856                        DAG.getConstant(1, VT));
9857   }
9858
9859   return SDValue();
9860 }
9861
9862 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9863                                              DAGCombinerInfo &DCI) const {
9864   SelectionDAG &DAG = DCI.DAG;
9865   switch (N->getOpcode()) {
9866   default: break;
9867   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9868   case ISD::EXTRACT_VECTOR_ELT:
9869                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9870   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9871   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9872   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9873   case ISD::SHL:
9874   case ISD::SRA:
9875   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9876   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9877   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9878   case X86ISD::FXOR:
9879   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9880   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9881   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9882   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9883   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9884   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9885   }
9886
9887   return SDValue();
9888 }
9889
9890 //===----------------------------------------------------------------------===//
9891 //                           X86 Inline Assembly Support
9892 //===----------------------------------------------------------------------===//
9893
9894 static bool LowerToBSwap(CallInst *CI) {
9895   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9896   // we will turn this bswap into something that will be lowered to logical ops
9897   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9898   // so don't worry about this.
9899
9900   // Verify this is a simple bswap.
9901   if (CI->getNumOperands() != 2 ||
9902       CI->getType() != CI->getOperand(1)->getType() ||
9903       !CI->getType()->isIntegerTy())
9904     return false;
9905
9906   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9907   if (!Ty || Ty->getBitWidth() % 16 != 0)
9908     return false;
9909
9910   // Okay, we can do this xform, do so now.
9911   const Type *Tys[] = { Ty };
9912   Module *M = CI->getParent()->getParent()->getParent();
9913   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9914
9915   Value *Op = CI->getOperand(1);
9916   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9917
9918   CI->replaceAllUsesWith(Op);
9919   CI->eraseFromParent();
9920   return true;
9921 }
9922
9923 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9924   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9925   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9926
9927   std::string AsmStr = IA->getAsmString();
9928
9929   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9930   SmallVector<StringRef, 4> AsmPieces;
9931   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9932
9933   switch (AsmPieces.size()) {
9934   default: return false;
9935   case 1:
9936     AsmStr = AsmPieces[0];
9937     AsmPieces.clear();
9938     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9939
9940     // bswap $0
9941     if (AsmPieces.size() == 2 &&
9942         (AsmPieces[0] == "bswap" ||
9943          AsmPieces[0] == "bswapq" ||
9944          AsmPieces[0] == "bswapl") &&
9945         (AsmPieces[1] == "$0" ||
9946          AsmPieces[1] == "${0:q}")) {
9947       // No need to check constraints, nothing other than the equivalent of
9948       // "=r,0" would be valid here.
9949       return LowerToBSwap(CI);
9950     }
9951     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9952     if (CI->getType()->isIntegerTy(16) &&
9953         AsmPieces.size() == 3 &&
9954         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
9955         AsmPieces[1] == "$$8," &&
9956         AsmPieces[2] == "${0:w}" &&
9957         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
9958       AsmPieces.clear();
9959       const std::string &Constraints = IA->getConstraintString();
9960       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
9961       std::sort(AsmPieces.begin(), AsmPieces.end());
9962       if (AsmPieces.size() == 4 &&
9963           AsmPieces[0] == "~{cc}" &&
9964           AsmPieces[1] == "~{dirflag}" &&
9965           AsmPieces[2] == "~{flags}" &&
9966           AsmPieces[3] == "~{fpsr}") {
9967         return LowerToBSwap(CI);
9968       }
9969     }
9970     break;
9971   case 3:
9972     if (CI->getType()->isIntegerTy(64) &&
9973         Constraints.size() >= 2 &&
9974         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9975         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9976       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9977       SmallVector<StringRef, 4> Words;
9978       SplitString(AsmPieces[0], Words, " \t");
9979       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9980         Words.clear();
9981         SplitString(AsmPieces[1], Words, " \t");
9982         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9983           Words.clear();
9984           SplitString(AsmPieces[2], Words, " \t,");
9985           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9986               Words[2] == "%edx") {
9987             return LowerToBSwap(CI);
9988           }
9989         }
9990       }
9991     }
9992     break;
9993   }
9994   return false;
9995 }
9996
9997
9998
9999 /// getConstraintType - Given a constraint letter, return the type of
10000 /// constraint it is for this target.
10001 X86TargetLowering::ConstraintType
10002 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10003   if (Constraint.size() == 1) {
10004     switch (Constraint[0]) {
10005     case 'A':
10006       return C_Register;
10007     case 'f':
10008     case 'r':
10009     case 'R':
10010     case 'l':
10011     case 'q':
10012     case 'Q':
10013     case 'x':
10014     case 'y':
10015     case 'Y':
10016       return C_RegisterClass;
10017     case 'e':
10018     case 'Z':
10019       return C_Other;
10020     default:
10021       break;
10022     }
10023   }
10024   return TargetLowering::getConstraintType(Constraint);
10025 }
10026
10027 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10028 /// with another that has more specific requirements based on the type of the
10029 /// corresponding operand.
10030 const char *X86TargetLowering::
10031 LowerXConstraint(EVT ConstraintVT) const {
10032   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10033   // 'f' like normal targets.
10034   if (ConstraintVT.isFloatingPoint()) {
10035     if (Subtarget->hasSSE2())
10036       return "Y";
10037     if (Subtarget->hasSSE1())
10038       return "x";
10039   }
10040
10041   return TargetLowering::LowerXConstraint(ConstraintVT);
10042 }
10043
10044 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10045 /// vector.  If it is invalid, don't add anything to Ops.
10046 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10047                                                      char Constraint,
10048                                                      bool hasMemory,
10049                                                      std::vector<SDValue>&Ops,
10050                                                      SelectionDAG &DAG) const {
10051   SDValue Result(0, 0);
10052
10053   switch (Constraint) {
10054   default: break;
10055   case 'I':
10056     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10057       if (C->getZExtValue() <= 31) {
10058         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10059         break;
10060       }
10061     }
10062     return;
10063   case 'J':
10064     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10065       if (C->getZExtValue() <= 63) {
10066         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10067         break;
10068       }
10069     }
10070     return;
10071   case 'K':
10072     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10073       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10074         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10075         break;
10076       }
10077     }
10078     return;
10079   case 'N':
10080     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10081       if (C->getZExtValue() <= 255) {
10082         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10083         break;
10084       }
10085     }
10086     return;
10087   case 'e': {
10088     // 32-bit signed value
10089     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10090       const ConstantInt *CI = C->getConstantIntValue();
10091       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10092                                   C->getSExtValue())) {
10093         // Widen to 64 bits here to get it sign extended.
10094         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10095         break;
10096       }
10097     // FIXME gcc accepts some relocatable values here too, but only in certain
10098     // memory models; it's complicated.
10099     }
10100     return;
10101   }
10102   case 'Z': {
10103     // 32-bit unsigned value
10104     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10105       const ConstantInt *CI = C->getConstantIntValue();
10106       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10107                                   C->getZExtValue())) {
10108         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10109         break;
10110       }
10111     }
10112     // FIXME gcc accepts some relocatable values here too, but only in certain
10113     // memory models; it's complicated.
10114     return;
10115   }
10116   case 'i': {
10117     // Literal immediates are always ok.
10118     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10119       // Widen to 64 bits here to get it sign extended.
10120       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10121       break;
10122     }
10123
10124     // If we are in non-pic codegen mode, we allow the address of a global (with
10125     // an optional displacement) to be used with 'i'.
10126     GlobalAddressSDNode *GA = 0;
10127     int64_t Offset = 0;
10128
10129     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10130     while (1) {
10131       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10132         Offset += GA->getOffset();
10133         break;
10134       } else if (Op.getOpcode() == ISD::ADD) {
10135         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10136           Offset += C->getZExtValue();
10137           Op = Op.getOperand(0);
10138           continue;
10139         }
10140       } else if (Op.getOpcode() == ISD::SUB) {
10141         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10142           Offset += -C->getZExtValue();
10143           Op = Op.getOperand(0);
10144           continue;
10145         }
10146       }
10147
10148       // Otherwise, this isn't something we can handle, reject it.
10149       return;
10150     }
10151
10152     GlobalValue *GV = GA->getGlobal();
10153     // If we require an extra load to get this address, as in PIC mode, we
10154     // can't accept it.
10155     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10156                                                         getTargetMachine())))
10157       return;
10158
10159     if (hasMemory)
10160       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10161     else
10162       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10163     Result = Op;
10164     break;
10165   }
10166   }
10167
10168   if (Result.getNode()) {
10169     Ops.push_back(Result);
10170     return;
10171   }
10172   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10173                                                       Ops, DAG);
10174 }
10175
10176 std::vector<unsigned> X86TargetLowering::
10177 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10178                                   EVT VT) const {
10179   if (Constraint.size() == 1) {
10180     // FIXME: not handling fp-stack yet!
10181     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10182     default: break;  // Unknown constraint letter
10183     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10184       if (Subtarget->is64Bit()) {
10185         if (VT == MVT::i32)
10186           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10187                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10188                                        X86::R10D,X86::R11D,X86::R12D,
10189                                        X86::R13D,X86::R14D,X86::R15D,
10190                                        X86::EBP, X86::ESP, 0);
10191         else if (VT == MVT::i16)
10192           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10193                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10194                                        X86::R10W,X86::R11W,X86::R12W,
10195                                        X86::R13W,X86::R14W,X86::R15W,
10196                                        X86::BP,  X86::SP, 0);
10197         else if (VT == MVT::i8)
10198           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10199                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10200                                        X86::R10B,X86::R11B,X86::R12B,
10201                                        X86::R13B,X86::R14B,X86::R15B,
10202                                        X86::BPL, X86::SPL, 0);
10203
10204         else if (VT == MVT::i64)
10205           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10206                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10207                                        X86::R10, X86::R11, X86::R12,
10208                                        X86::R13, X86::R14, X86::R15,
10209                                        X86::RBP, X86::RSP, 0);
10210
10211         break;
10212       }
10213       // 32-bit fallthrough
10214     case 'Q':   // Q_REGS
10215       if (VT == MVT::i32)
10216         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10217       else if (VT == MVT::i16)
10218         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10219       else if (VT == MVT::i8)
10220         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10221       else if (VT == MVT::i64)
10222         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10223       break;
10224     }
10225   }
10226
10227   return std::vector<unsigned>();
10228 }
10229
10230 std::pair<unsigned, const TargetRegisterClass*>
10231 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10232                                                 EVT VT) const {
10233   // First, see if this is a constraint that directly corresponds to an LLVM
10234   // register class.
10235   if (Constraint.size() == 1) {
10236     // GCC Constraint Letters
10237     switch (Constraint[0]) {
10238     default: break;
10239     case 'r':   // GENERAL_REGS
10240     case 'l':   // INDEX_REGS
10241       if (VT == MVT::i8)
10242         return std::make_pair(0U, X86::GR8RegisterClass);
10243       if (VT == MVT::i16)
10244         return std::make_pair(0U, X86::GR16RegisterClass);
10245       if (VT == MVT::i32 || !Subtarget->is64Bit())
10246         return std::make_pair(0U, X86::GR32RegisterClass);
10247       return std::make_pair(0U, X86::GR64RegisterClass);
10248     case 'R':   // LEGACY_REGS
10249       if (VT == MVT::i8)
10250         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10251       if (VT == MVT::i16)
10252         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10253       if (VT == MVT::i32 || !Subtarget->is64Bit())
10254         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10255       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10256     case 'f':  // FP Stack registers.
10257       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10258       // value to the correct fpstack register class.
10259       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10260         return std::make_pair(0U, X86::RFP32RegisterClass);
10261       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10262         return std::make_pair(0U, X86::RFP64RegisterClass);
10263       return std::make_pair(0U, X86::RFP80RegisterClass);
10264     case 'y':   // MMX_REGS if MMX allowed.
10265       if (!Subtarget->hasMMX()) break;
10266       return std::make_pair(0U, X86::VR64RegisterClass);
10267     case 'Y':   // SSE_REGS if SSE2 allowed
10268       if (!Subtarget->hasSSE2()) break;
10269       // FALL THROUGH.
10270     case 'x':   // SSE_REGS if SSE1 allowed
10271       if (!Subtarget->hasSSE1()) break;
10272
10273       switch (VT.getSimpleVT().SimpleTy) {
10274       default: break;
10275       // Scalar SSE types.
10276       case MVT::f32:
10277       case MVT::i32:
10278         return std::make_pair(0U, X86::FR32RegisterClass);
10279       case MVT::f64:
10280       case MVT::i64:
10281         return std::make_pair(0U, X86::FR64RegisterClass);
10282       // Vector types.
10283       case MVT::v16i8:
10284       case MVT::v8i16:
10285       case MVT::v4i32:
10286       case MVT::v2i64:
10287       case MVT::v4f32:
10288       case MVT::v2f64:
10289         return std::make_pair(0U, X86::VR128RegisterClass);
10290       }
10291       break;
10292     }
10293   }
10294
10295   // Use the default implementation in TargetLowering to convert the register
10296   // constraint into a member of a register class.
10297   std::pair<unsigned, const TargetRegisterClass*> Res;
10298   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10299
10300   // Not found as a standard register?
10301   if (Res.second == 0) {
10302     // Map st(0) -> st(7) -> ST0
10303     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10304         tolower(Constraint[1]) == 's' &&
10305         tolower(Constraint[2]) == 't' &&
10306         Constraint[3] == '(' &&
10307         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10308         Constraint[5] == ')' &&
10309         Constraint[6] == '}') {
10310
10311       Res.first = X86::ST0+Constraint[4]-'0';
10312       Res.second = X86::RFP80RegisterClass;
10313       return Res;
10314     }
10315
10316     // GCC allows "st(0)" to be called just plain "st".
10317     if (StringRef("{st}").equals_lower(Constraint)) {
10318       Res.first = X86::ST0;
10319       Res.second = X86::RFP80RegisterClass;
10320       return Res;
10321     }
10322
10323     // flags -> EFLAGS
10324     if (StringRef("{flags}").equals_lower(Constraint)) {
10325       Res.first = X86::EFLAGS;
10326       Res.second = X86::CCRRegisterClass;
10327       return Res;
10328     }
10329
10330     // 'A' means EAX + EDX.
10331     if (Constraint == "A") {
10332       Res.first = X86::EAX;
10333       Res.second = X86::GR32_ADRegisterClass;
10334       return Res;
10335     }
10336     return Res;
10337   }
10338
10339   // Otherwise, check to see if this is a register class of the wrong value
10340   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10341   // turn into {ax},{dx}.
10342   if (Res.second->hasType(VT))
10343     return Res;   // Correct type already, nothing to do.
10344
10345   // All of the single-register GCC register classes map their values onto
10346   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10347   // really want an 8-bit or 32-bit register, map to the appropriate register
10348   // class and return the appropriate register.
10349   if (Res.second == X86::GR16RegisterClass) {
10350     if (VT == MVT::i8) {
10351       unsigned DestReg = 0;
10352       switch (Res.first) {
10353       default: break;
10354       case X86::AX: DestReg = X86::AL; break;
10355       case X86::DX: DestReg = X86::DL; break;
10356       case X86::CX: DestReg = X86::CL; break;
10357       case X86::BX: DestReg = X86::BL; break;
10358       }
10359       if (DestReg) {
10360         Res.first = DestReg;
10361         Res.second = X86::GR8RegisterClass;
10362       }
10363     } else if (VT == MVT::i32) {
10364       unsigned DestReg = 0;
10365       switch (Res.first) {
10366       default: break;
10367       case X86::AX: DestReg = X86::EAX; break;
10368       case X86::DX: DestReg = X86::EDX; break;
10369       case X86::CX: DestReg = X86::ECX; break;
10370       case X86::BX: DestReg = X86::EBX; break;
10371       case X86::SI: DestReg = X86::ESI; break;
10372       case X86::DI: DestReg = X86::EDI; break;
10373       case X86::BP: DestReg = X86::EBP; break;
10374       case X86::SP: DestReg = X86::ESP; break;
10375       }
10376       if (DestReg) {
10377         Res.first = DestReg;
10378         Res.second = X86::GR32RegisterClass;
10379       }
10380     } else if (VT == MVT::i64) {
10381       unsigned DestReg = 0;
10382       switch (Res.first) {
10383       default: break;
10384       case X86::AX: DestReg = X86::RAX; break;
10385       case X86::DX: DestReg = X86::RDX; break;
10386       case X86::CX: DestReg = X86::RCX; break;
10387       case X86::BX: DestReg = X86::RBX; break;
10388       case X86::SI: DestReg = X86::RSI; break;
10389       case X86::DI: DestReg = X86::RDI; break;
10390       case X86::BP: DestReg = X86::RBP; break;
10391       case X86::SP: DestReg = X86::RSP; break;
10392       }
10393       if (DestReg) {
10394         Res.first = DestReg;
10395         Res.second = X86::GR64RegisterClass;
10396       }
10397     }
10398   } else if (Res.second == X86::FR32RegisterClass ||
10399              Res.second == X86::FR64RegisterClass ||
10400              Res.second == X86::VR128RegisterClass) {
10401     // Handle references to XMM physical registers that got mapped into the
10402     // wrong class.  This can happen with constraints like {xmm0} where the
10403     // target independent register mapper will just pick the first match it can
10404     // find, ignoring the required type.
10405     if (VT == MVT::f32)
10406       Res.second = X86::FR32RegisterClass;
10407     else if (VT == MVT::f64)
10408       Res.second = X86::FR64RegisterClass;
10409     else if (X86::VR128RegisterClass->hasType(VT))
10410       Res.second = X86::VR128RegisterClass;
10411   }
10412
10413   return Res;
10414 }