lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325
1326     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1327     // the RET instruction and handled by the FP Stackifier.
1328     if (VA.getLocReg() == X86::ST0 ||
1329         VA.getLocReg() == X86::ST1) {
1330       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1331       // change the value to the FP stack register class.
1332       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1333         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1334       RetOps.push_back(ValToCopy);
1335       // Don't emit a copytoreg.
1336       continue;
1337     }
1338
1339     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1340     // which is returned in RAX / RDX.
1341     if (Subtarget->is64Bit()) {
1342       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1343         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1344         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1345           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1346                                   ValToCopy);
1347
1348           // If we don't have SSE2 available, convert to v4f32 so the generated
1349           // register is legal.
1350           if (!Subtarget->hasSSE2())
1351             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1352         }
1353       }
1354     }
1355
1356     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1357     Flag = Chain.getValue(1);
1358   }
1359
1360   // The x86-64 ABI for returning structs by value requires that we copy
1361   // the sret argument into %rax for the return. We saved the argument into
1362   // a virtual register in the entry block, so now we copy the value out
1363   // and into %rax.
1364   if (Subtarget->is64Bit() &&
1365       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1366     MachineFunction &MF = DAG.getMachineFunction();
1367     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1368     unsigned Reg = FuncInfo->getSRetReturnReg();
1369     assert(Reg &&
1370            "SRetReturnReg should have been set in LowerFormalArguments().");
1371     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1372
1373     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1374     Flag = Chain.getValue(1);
1375
1376     // RAX now acts like a return value.
1377     MRI.addLiveOut(X86::RAX);
1378   }
1379
1380   RetOps[0] = Chain;  // Update chain.
1381
1382   // Add the flag if we have it.
1383   if (Flag.getNode())
1384     RetOps.push_back(Flag);
1385
1386   return DAG.getNode(X86ISD::RET_FLAG, dl,
1387                      MVT::Other, &RetOps[0], RetOps.size());
1388 }
1389
1390 /// LowerCallResult - Lower the result values of a call into the
1391 /// appropriate copies out of appropriate physical registers.
1392 ///
1393 SDValue
1394 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1395                                    CallingConv::ID CallConv, bool isVarArg,
1396                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1397                                    DebugLoc dl, SelectionDAG &DAG,
1398                                    SmallVectorImpl<SDValue> &InVals) const {
1399
1400   // Assign locations to each value returned by this call.
1401   SmallVector<CCValAssign, 16> RVLocs;
1402   bool Is64Bit = Subtarget->is64Bit();
1403   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1404                  RVLocs, *DAG.getContext());
1405   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1406
1407   // Copy all of the result registers out of their specified physreg.
1408   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1409     CCValAssign &VA = RVLocs[i];
1410     EVT CopyVT = VA.getValVT();
1411
1412     // If this is x86-64, and we disabled SSE, we can't return FP values
1413     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1414         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1415       report_fatal_error("SSE register return with SSE disabled");
1416     }
1417
1418     SDValue Val;
1419
1420     // If this is a call to a function that returns an fp value on the floating
1421     // point stack, we must guarantee the the value is popped from the stack, so
1422     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1423     // if the return value is not used. We use the FpGET_ST0 instructions
1424     // instead.
1425     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1426       // If we prefer to use the value in xmm registers, copy it out as f80 and
1427       // use a truncate to move it from fp stack reg to xmm reg.
1428       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1429       bool isST0 = VA.getLocReg() == X86::ST0;
1430       unsigned Opc = 0;
1431       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1432       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1433       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1434       SDValue Ops[] = { Chain, InFlag };
1435       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1436                                          Ops, 2), 1);
1437       Val = Chain.getValue(0);
1438
1439       // Round the f80 to the right size, which also moves it to the appropriate
1440       // xmm register.
1441       if (CopyVT != VA.getValVT())
1442         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1443                           // This truncation won't change the value.
1444                           DAG.getIntPtrConstant(1));
1445     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1446       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1447       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1448         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1449                                    MVT::v2i64, InFlag).getValue(1);
1450         Val = Chain.getValue(0);
1451         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1452                           Val, DAG.getConstant(0, MVT::i64));
1453       } else {
1454         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1455                                    MVT::i64, InFlag).getValue(1);
1456         Val = Chain.getValue(0);
1457       }
1458       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1459     } else {
1460       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1461                                  CopyVT, InFlag).getValue(1);
1462       Val = Chain.getValue(0);
1463     }
1464     InFlag = Chain.getValue(2);
1465     InVals.push_back(Val);
1466   }
1467
1468   return Chain;
1469 }
1470
1471
1472 //===----------------------------------------------------------------------===//
1473 //                C & StdCall & Fast Calling Convention implementation
1474 //===----------------------------------------------------------------------===//
1475 //  StdCall calling convention seems to be standard for many Windows' API
1476 //  routines and around. It differs from C calling convention just a little:
1477 //  callee should clean up the stack, not caller. Symbols should be also
1478 //  decorated in some fancy way :) It doesn't support any vector arguments.
1479 //  For info on fast calling convention see Fast Calling Convention (tail call)
1480 //  implementation LowerX86_32FastCCCallTo.
1481
1482 /// CallIsStructReturn - Determines whether a call uses struct return
1483 /// semantics.
1484 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1485   if (Outs.empty())
1486     return false;
1487
1488   return Outs[0].Flags.isSRet();
1489 }
1490
1491 /// ArgsAreStructReturn - Determines whether a function uses struct
1492 /// return semantics.
1493 static bool
1494 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1495   if (Ins.empty())
1496     return false;
1497
1498   return Ins[0].Flags.isSRet();
1499 }
1500
1501 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1502 /// given CallingConvention value.
1503 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1504   if (Subtarget->is64Bit()) {
1505     if (CC == CallingConv::GHC)
1506       return CC_X86_64_GHC;
1507     else if (Subtarget->isTargetWin64())
1508       return CC_X86_Win64_C;
1509     else
1510       return CC_X86_64_C;
1511   }
1512
1513   if (CC == CallingConv::X86_FastCall)
1514     return CC_X86_32_FastCall;
1515   else if (CC == CallingConv::X86_ThisCall)
1516     return CC_X86_32_ThisCall;
1517   else if (CC == CallingConv::Fast)
1518     return CC_X86_32_FastCC;
1519   else if (CC == CallingConv::GHC)
1520     return CC_X86_32_GHC;
1521   else
1522     return CC_X86_32_C;
1523 }
1524
1525 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1526 /// by "Src" to address "Dst" with size and alignment information specified by
1527 /// the specific parameter attribute. The copy will be passed as a byval
1528 /// function parameter.
1529 static SDValue
1530 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1531                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1532                           DebugLoc dl) {
1533   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1534   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1535                        /*isVolatile*/false, /*AlwaysInline=*/true,
1536                        NULL, 0, NULL, 0);
1537 }
1538
1539 /// IsTailCallConvention - Return true if the calling convention is one that
1540 /// supports tail call optimization.
1541 static bool IsTailCallConvention(CallingConv::ID CC) {
1542   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1543 }
1544
1545 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1546 /// a tailcall target by changing its ABI.
1547 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1548   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1549 }
1550
1551 SDValue
1552 X86TargetLowering::LowerMemArgument(SDValue Chain,
1553                                     CallingConv::ID CallConv,
1554                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1555                                     DebugLoc dl, SelectionDAG &DAG,
1556                                     const CCValAssign &VA,
1557                                     MachineFrameInfo *MFI,
1558                                     unsigned i) const {
1559   // Create the nodes corresponding to a load from this parameter slot.
1560   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1561   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1562   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1563   EVT ValVT;
1564
1565   // If value is passed by pointer we have address passed instead of the value
1566   // itself.
1567   if (VA.getLocInfo() == CCValAssign::Indirect)
1568     ValVT = VA.getLocVT();
1569   else
1570     ValVT = VA.getValVT();
1571
1572   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1573   // changed with more analysis.
1574   // In case of tail call optimization mark all arguments mutable. Since they
1575   // could be overwritten by lowering of arguments in case of a tail call.
1576   if (Flags.isByVal()) {
1577     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1578                                     VA.getLocMemOffset(), isImmutable);
1579     return DAG.getFrameIndex(FI, getPointerTy());
1580   } else {
1581     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1582                                     VA.getLocMemOffset(), isImmutable);
1583     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1584     return DAG.getLoad(ValVT, dl, Chain, FIN,
1585                        PseudoSourceValue::getFixedStack(FI), 0,
1586                        false, false, 0);
1587   }
1588 }
1589
1590 SDValue
1591 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1592                                         CallingConv::ID CallConv,
1593                                         bool isVarArg,
1594                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1595                                         DebugLoc dl,
1596                                         SelectionDAG &DAG,
1597                                         SmallVectorImpl<SDValue> &InVals)
1598                                           const {
1599   MachineFunction &MF = DAG.getMachineFunction();
1600   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1601
1602   const Function* Fn = MF.getFunction();
1603   if (Fn->hasExternalLinkage() &&
1604       Subtarget->isTargetCygMing() &&
1605       Fn->getName() == "main")
1606     FuncInfo->setForceFramePointer(true);
1607
1608   MachineFrameInfo *MFI = MF.getFrameInfo();
1609   bool Is64Bit = Subtarget->is64Bit();
1610   bool IsWin64 = Subtarget->isTargetWin64();
1611
1612   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1613          "Var args not supported with calling convention fastcc or ghc");
1614
1615   // Assign locations to all of the incoming arguments.
1616   SmallVector<CCValAssign, 16> ArgLocs;
1617   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1618                  ArgLocs, *DAG.getContext());
1619   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1620
1621   unsigned LastVal = ~0U;
1622   SDValue ArgValue;
1623   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1624     CCValAssign &VA = ArgLocs[i];
1625     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1626     // places.
1627     assert(VA.getValNo() != LastVal &&
1628            "Don't support value assigned to multiple locs yet");
1629     LastVal = VA.getValNo();
1630
1631     if (VA.isRegLoc()) {
1632       EVT RegVT = VA.getLocVT();
1633       TargetRegisterClass *RC = NULL;
1634       if (RegVT == MVT::i32)
1635         RC = X86::GR32RegisterClass;
1636       else if (Is64Bit && RegVT == MVT::i64)
1637         RC = X86::GR64RegisterClass;
1638       else if (RegVT == MVT::f32)
1639         RC = X86::FR32RegisterClass;
1640       else if (RegVT == MVT::f64)
1641         RC = X86::FR64RegisterClass;
1642       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1643         RC = X86::VR256RegisterClass;
1644       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1645         RC = X86::VR128RegisterClass;
1646       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1647         RC = X86::VR64RegisterClass;
1648       else
1649         llvm_unreachable("Unknown argument type!");
1650
1651       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1652       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1653
1654       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1655       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1656       // right size.
1657       if (VA.getLocInfo() == CCValAssign::SExt)
1658         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1659                                DAG.getValueType(VA.getValVT()));
1660       else if (VA.getLocInfo() == CCValAssign::ZExt)
1661         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1662                                DAG.getValueType(VA.getValVT()));
1663       else if (VA.getLocInfo() == CCValAssign::BCvt)
1664         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1665
1666       if (VA.isExtInLoc()) {
1667         // Handle MMX values passed in XMM regs.
1668         if (RegVT.isVector()) {
1669           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1670                                  ArgValue, DAG.getConstant(0, MVT::i64));
1671           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1672         } else
1673           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1674       }
1675     } else {
1676       assert(VA.isMemLoc());
1677       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1678     }
1679
1680     // If value is passed via pointer - do a load.
1681     if (VA.getLocInfo() == CCValAssign::Indirect)
1682       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1683                              false, false, 0);
1684
1685     InVals.push_back(ArgValue);
1686   }
1687
1688   // The x86-64 ABI for returning structs by value requires that we copy
1689   // the sret argument into %rax for the return. Save the argument into
1690   // a virtual register so that we can access it from the return points.
1691   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1692     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1693     unsigned Reg = FuncInfo->getSRetReturnReg();
1694     if (!Reg) {
1695       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1696       FuncInfo->setSRetReturnReg(Reg);
1697     }
1698     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1699     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1700   }
1701
1702   unsigned StackSize = CCInfo.getNextStackOffset();
1703   // Align stack specially for tail calls.
1704   if (FuncIsMadeTailCallSafe(CallConv))
1705     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1706
1707   // If the function takes variable number of arguments, make a frame index for
1708   // the start of the first vararg value... for expansion of llvm.va_start.
1709   if (isVarArg) {
1710     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1711                     CallConv != CallingConv::X86_ThisCall)) {
1712       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1713     }
1714     if (Is64Bit) {
1715       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1716
1717       // FIXME: We should really autogenerate these arrays
1718       static const unsigned GPR64ArgRegsWin64[] = {
1719         X86::RCX, X86::RDX, X86::R8,  X86::R9
1720       };
1721       static const unsigned XMMArgRegsWin64[] = {
1722         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1723       };
1724       static const unsigned GPR64ArgRegs64Bit[] = {
1725         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1726       };
1727       static const unsigned XMMArgRegs64Bit[] = {
1728         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1729         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1730       };
1731       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1732
1733       if (IsWin64) {
1734         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1735         GPR64ArgRegs = GPR64ArgRegsWin64;
1736         XMMArgRegs = XMMArgRegsWin64;
1737       } else {
1738         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1739         GPR64ArgRegs = GPR64ArgRegs64Bit;
1740         XMMArgRegs = XMMArgRegs64Bit;
1741       }
1742       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1743                                                        TotalNumIntRegs);
1744       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1745                                                        TotalNumXMMRegs);
1746
1747       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1748       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1749              "SSE register cannot be used when SSE is disabled!");
1750       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1751              "SSE register cannot be used when SSE is disabled!");
1752       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1753         // Kernel mode asks for SSE to be disabled, so don't push them
1754         // on the stack.
1755         TotalNumXMMRegs = 0;
1756
1757       // For X86-64, if there are vararg parameters that are passed via
1758       // registers, then we must store them to their spots on the stack so they
1759       // may be loaded by deferencing the result of va_next.
1760       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1761       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1762       FuncInfo->setRegSaveFrameIndex(
1763         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1764                                false));
1765
1766       // Store the integer parameter registers.
1767       SmallVector<SDValue, 8> MemOps;
1768       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1769                                         getPointerTy());
1770       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1771       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1772         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1773                                   DAG.getIntPtrConstant(Offset));
1774         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1775                                      X86::GR64RegisterClass);
1776         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1777         SDValue Store =
1778           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1779                        PseudoSourceValue::getFixedStack(
1780                          FuncInfo->getRegSaveFrameIndex()),
1781                        Offset, false, false, 0);
1782         MemOps.push_back(Store);
1783         Offset += 8;
1784       }
1785
1786       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1787         // Now store the XMM (fp + vector) parameter registers.
1788         SmallVector<SDValue, 11> SaveXMMOps;
1789         SaveXMMOps.push_back(Chain);
1790
1791         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1792         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1793         SaveXMMOps.push_back(ALVal);
1794
1795         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1796                                FuncInfo->getRegSaveFrameIndex()));
1797         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1798                                FuncInfo->getVarArgsFPOffset()));
1799
1800         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1801           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1802                                        X86::VR128RegisterClass);
1803           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1804           SaveXMMOps.push_back(Val);
1805         }
1806         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1807                                      MVT::Other,
1808                                      &SaveXMMOps[0], SaveXMMOps.size()));
1809       }
1810
1811       if (!MemOps.empty())
1812         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1813                             &MemOps[0], MemOps.size());
1814     }
1815   }
1816
1817   // Some CCs need callee pop.
1818   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1819     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1820   } else {
1821     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1822     // If this is an sret function, the return should pop the hidden pointer.
1823     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1824       FuncInfo->setBytesToPopOnReturn(4);
1825   }
1826
1827   if (!Is64Bit) {
1828     // RegSaveFrameIndex is X86-64 only.
1829     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1830     if (CallConv == CallingConv::X86_FastCall ||
1831         CallConv == CallingConv::X86_ThisCall)
1832       // fastcc functions can't have varargs.
1833       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1834   }
1835
1836   return Chain;
1837 }
1838
1839 SDValue
1840 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1841                                     SDValue StackPtr, SDValue Arg,
1842                                     DebugLoc dl, SelectionDAG &DAG,
1843                                     const CCValAssign &VA,
1844                                     ISD::ArgFlagsTy Flags) const {
1845   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1846   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1847   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1848   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1849   if (Flags.isByVal()) {
1850     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1851   }
1852   return DAG.getStore(Chain, dl, Arg, PtrOff,
1853                       PseudoSourceValue::getStack(), LocMemOffset,
1854                       false, false, 0);
1855 }
1856
1857 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1858 /// optimization is performed and it is required.
1859 SDValue
1860 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1861                                            SDValue &OutRetAddr, SDValue Chain,
1862                                            bool IsTailCall, bool Is64Bit,
1863                                            int FPDiff, DebugLoc dl) const {
1864   // Adjust the Return address stack slot.
1865   EVT VT = getPointerTy();
1866   OutRetAddr = getReturnAddressFrameIndex(DAG);
1867
1868   // Load the "old" Return address.
1869   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1870   return SDValue(OutRetAddr.getNode(), 1);
1871 }
1872
1873 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1874 /// optimization is performed and it is required (FPDiff!=0).
1875 static SDValue
1876 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1877                          SDValue Chain, SDValue RetAddrFrIdx,
1878                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1879   // Store the return address to the appropriate stack slot.
1880   if (!FPDiff) return Chain;
1881   // Calculate the new stack slot for the return address.
1882   int SlotSize = Is64Bit ? 8 : 4;
1883   int NewReturnAddrFI =
1884     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1885   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1886   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1887   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1888                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1889                        false, false, 0);
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1895                              CallingConv::ID CallConv, bool isVarArg,
1896                              bool &isTailCall,
1897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1898                              const SmallVectorImpl<SDValue> &OutVals,
1899                              const SmallVectorImpl<ISD::InputArg> &Ins,
1900                              DebugLoc dl, SelectionDAG &DAG,
1901                              SmallVectorImpl<SDValue> &InVals) const {
1902   MachineFunction &MF = DAG.getMachineFunction();
1903   bool Is64Bit        = Subtarget->is64Bit();
1904   bool IsStructRet    = CallIsStructReturn(Outs);
1905   bool IsSibcall      = false;
1906
1907   if (isTailCall) {
1908     // Check if it's really possible to do a tail call.
1909     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1910                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1911                                                    Outs, OutVals, Ins, DAG);
1912
1913     // Sibcalls are automatically detected tailcalls which do not require
1914     // ABI changes.
1915     if (!GuaranteedTailCallOpt && isTailCall)
1916       IsSibcall = true;
1917
1918     if (isTailCall)
1919       ++NumTailCalls;
1920   }
1921
1922   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1923          "Var args not supported with calling convention fastcc or ghc");
1924
1925   // Analyze operands of the call, assigning locations to each operand.
1926   SmallVector<CCValAssign, 16> ArgLocs;
1927   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1928                  ArgLocs, *DAG.getContext());
1929   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1930
1931   // Get a count of how many bytes are to be pushed on the stack.
1932   unsigned NumBytes = CCInfo.getNextStackOffset();
1933   if (IsSibcall)
1934     // This is a sibcall. The memory operands are available in caller's
1935     // own caller's stack.
1936     NumBytes = 0;
1937   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1938     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1939
1940   int FPDiff = 0;
1941   if (isTailCall && !IsSibcall) {
1942     // Lower arguments at fp - stackoffset + fpdiff.
1943     unsigned NumBytesCallerPushed =
1944       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1945     FPDiff = NumBytesCallerPushed - NumBytes;
1946
1947     // Set the delta of movement of the returnaddr stackslot.
1948     // But only set if delta is greater than previous delta.
1949     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1950       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1951   }
1952
1953   if (!IsSibcall)
1954     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1955
1956   SDValue RetAddrFrIdx;
1957   // Load return adress for tail calls.
1958   if (isTailCall && FPDiff)
1959     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1960                                     Is64Bit, FPDiff, dl);
1961
1962   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1963   SmallVector<SDValue, 8> MemOpChains;
1964   SDValue StackPtr;
1965
1966   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1967   // of tail call optimization arguments are handle later.
1968   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1969     CCValAssign &VA = ArgLocs[i];
1970     EVT RegVT = VA.getLocVT();
1971     SDValue Arg = OutVals[i];
1972     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1973     bool isByVal = Flags.isByVal();
1974
1975     // Promote the value if needed.
1976     switch (VA.getLocInfo()) {
1977     default: llvm_unreachable("Unknown loc info!");
1978     case CCValAssign::Full: break;
1979     case CCValAssign::SExt:
1980       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1981       break;
1982     case CCValAssign::ZExt:
1983       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1984       break;
1985     case CCValAssign::AExt:
1986       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1987         // Special case: passing MMX values in XMM registers.
1988         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1989         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1990         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1991       } else
1992         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1993       break;
1994     case CCValAssign::BCvt:
1995       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1996       break;
1997     case CCValAssign::Indirect: {
1998       // Store the argument.
1999       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2000       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2001       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2002                            PseudoSourceValue::getFixedStack(FI), 0,
2003                            false, false, 0);
2004       Arg = SpillSlot;
2005       break;
2006     }
2007     }
2008
2009     if (VA.isRegLoc()) {
2010       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2011       if (isVarArg && Subtarget->isTargetWin64()) {
2012         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2013         // shadow reg if callee is a varargs function.
2014         unsigned ShadowReg = 0;
2015         switch (VA.getLocReg()) {
2016         case X86::XMM0: ShadowReg = X86::RCX; break;
2017         case X86::XMM1: ShadowReg = X86::RDX; break;
2018         case X86::XMM2: ShadowReg = X86::R8; break;
2019         case X86::XMM3: ShadowReg = X86::R9; break;
2020         }
2021         if (ShadowReg)
2022           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2023       }
2024     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2025       assert(VA.isMemLoc());
2026       if (StackPtr.getNode() == 0)
2027         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2028       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2029                                              dl, DAG, VA, Flags));
2030     }
2031   }
2032
2033   if (!MemOpChains.empty())
2034     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2035                         &MemOpChains[0], MemOpChains.size());
2036
2037   // Build a sequence of copy-to-reg nodes chained together with token chain
2038   // and flag operands which copy the outgoing args into registers.
2039   SDValue InFlag;
2040   // Tail call byval lowering might overwrite argument registers so in case of
2041   // tail call optimization the copies to registers are lowered later.
2042   if (!isTailCall)
2043     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2044       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2045                                RegsToPass[i].second, InFlag);
2046       InFlag = Chain.getValue(1);
2047     }
2048
2049   if (Subtarget->isPICStyleGOT()) {
2050     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2051     // GOT pointer.
2052     if (!isTailCall) {
2053       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2054                                DAG.getNode(X86ISD::GlobalBaseReg,
2055                                            DebugLoc(), getPointerTy()),
2056                                InFlag);
2057       InFlag = Chain.getValue(1);
2058     } else {
2059       // If we are tail calling and generating PIC/GOT style code load the
2060       // address of the callee into ECX. The value in ecx is used as target of
2061       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2062       // for tail calls on PIC/GOT architectures. Normally we would just put the
2063       // address of GOT into ebx and then call target@PLT. But for tail calls
2064       // ebx would be restored (since ebx is callee saved) before jumping to the
2065       // target@PLT.
2066
2067       // Note: The actual moving to ECX is done further down.
2068       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2069       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2070           !G->getGlobal()->hasProtectedVisibility())
2071         Callee = LowerGlobalAddress(Callee, DAG);
2072       else if (isa<ExternalSymbolSDNode>(Callee))
2073         Callee = LowerExternalSymbol(Callee, DAG);
2074     }
2075   }
2076
2077   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2078     // From AMD64 ABI document:
2079     // For calls that may call functions that use varargs or stdargs
2080     // (prototype-less calls or calls to functions containing ellipsis (...) in
2081     // the declaration) %al is used as hidden argument to specify the number
2082     // of SSE registers used. The contents of %al do not need to match exactly
2083     // the number of registers, but must be an ubound on the number of SSE
2084     // registers used and is in the range 0 - 8 inclusive.
2085
2086     // Count the number of XMM registers allocated.
2087     static const unsigned XMMArgRegs[] = {
2088       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2089       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2090     };
2091     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2092     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2093            && "SSE registers cannot be used when SSE is disabled");
2094
2095     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2096                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2097     InFlag = Chain.getValue(1);
2098   }
2099
2100
2101   // For tail calls lower the arguments to the 'real' stack slot.
2102   if (isTailCall) {
2103     // Force all the incoming stack arguments to be loaded from the stack
2104     // before any new outgoing arguments are stored to the stack, because the
2105     // outgoing stack slots may alias the incoming argument stack slots, and
2106     // the alias isn't otherwise explicit. This is slightly more conservative
2107     // than necessary, because it means that each store effectively depends
2108     // on every argument instead of just those arguments it would clobber.
2109     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2110
2111     SmallVector<SDValue, 8> MemOpChains2;
2112     SDValue FIN;
2113     int FI = 0;
2114     // Do not flag preceeding copytoreg stuff together with the following stuff.
2115     InFlag = SDValue();
2116     if (GuaranteedTailCallOpt) {
2117       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2118         CCValAssign &VA = ArgLocs[i];
2119         if (VA.isRegLoc())
2120           continue;
2121         assert(VA.isMemLoc());
2122         SDValue Arg = OutVals[i];
2123         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2124         // Create frame index.
2125         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2126         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2127         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2128         FIN = DAG.getFrameIndex(FI, getPointerTy());
2129
2130         if (Flags.isByVal()) {
2131           // Copy relative to framepointer.
2132           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2133           if (StackPtr.getNode() == 0)
2134             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2135                                           getPointerTy());
2136           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2137
2138           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2139                                                            ArgChain,
2140                                                            Flags, DAG, dl));
2141         } else {
2142           // Store relative to framepointer.
2143           MemOpChains2.push_back(
2144             DAG.getStore(ArgChain, dl, Arg, FIN,
2145                          PseudoSourceValue::getFixedStack(FI), 0,
2146                          false, false, 0));
2147         }
2148       }
2149     }
2150
2151     if (!MemOpChains2.empty())
2152       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2153                           &MemOpChains2[0], MemOpChains2.size());
2154
2155     // Copy arguments to their registers.
2156     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2157       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2158                                RegsToPass[i].second, InFlag);
2159       InFlag = Chain.getValue(1);
2160     }
2161     InFlag =SDValue();
2162
2163     // Store the return address to the appropriate stack slot.
2164     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2165                                      FPDiff, dl);
2166   }
2167
2168   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2169     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2170     // In the 64-bit large code model, we have to make all calls
2171     // through a register, since the call instruction's 32-bit
2172     // pc-relative offset may not be large enough to hold the whole
2173     // address.
2174   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2175     // If the callee is a GlobalAddress node (quite common, every direct call
2176     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2177     // it.
2178
2179     // We should use extra load for direct calls to dllimported functions in
2180     // non-JIT mode.
2181     const GlobalValue *GV = G->getGlobal();
2182     if (!GV->hasDLLImportLinkage()) {
2183       unsigned char OpFlags = 0;
2184
2185       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2186       // external symbols most go through the PLT in PIC mode.  If the symbol
2187       // has hidden or protected visibility, or if it is static or local, then
2188       // we don't need to use the PLT - we can directly call it.
2189       if (Subtarget->isTargetELF() &&
2190           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2191           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2192         OpFlags = X86II::MO_PLT;
2193       } else if (Subtarget->isPICStyleStubAny() &&
2194                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2195                Subtarget->getDarwinVers() < 9) {
2196         // PC-relative references to external symbols should go through $stub,
2197         // unless we're building with the leopard linker or later, which
2198         // automatically synthesizes these stubs.
2199         OpFlags = X86II::MO_DARWIN_STUB;
2200       }
2201
2202       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2203                                           G->getOffset(), OpFlags);
2204     }
2205   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2206     unsigned char OpFlags = 0;
2207
2208     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2209     // symbols should go through the PLT.
2210     if (Subtarget->isTargetELF() &&
2211         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2212       OpFlags = X86II::MO_PLT;
2213     } else if (Subtarget->isPICStyleStubAny() &&
2214              Subtarget->getDarwinVers() < 9) {
2215       // PC-relative references to external symbols should go through $stub,
2216       // unless we're building with the leopard linker or later, which
2217       // automatically synthesizes these stubs.
2218       OpFlags = X86II::MO_DARWIN_STUB;
2219     }
2220
2221     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2222                                          OpFlags);
2223   }
2224
2225   // Returns a chain & a flag for retval copy to use.
2226   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2227   SmallVector<SDValue, 8> Ops;
2228
2229   if (!IsSibcall && isTailCall) {
2230     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2231                            DAG.getIntPtrConstant(0, true), InFlag);
2232     InFlag = Chain.getValue(1);
2233   }
2234
2235   Ops.push_back(Chain);
2236   Ops.push_back(Callee);
2237
2238   if (isTailCall)
2239     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2240
2241   // Add argument registers to the end of the list so that they are known live
2242   // into the call.
2243   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2244     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2245                                   RegsToPass[i].second.getValueType()));
2246
2247   // Add an implicit use GOT pointer in EBX.
2248   if (!isTailCall && Subtarget->isPICStyleGOT())
2249     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2250
2251   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2252   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2253     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2254
2255   if (InFlag.getNode())
2256     Ops.push_back(InFlag);
2257
2258   if (isTailCall) {
2259     // We used to do:
2260     //// If this is the first return lowered for this function, add the regs
2261     //// to the liveout set for the function.
2262     // This isn't right, although it's probably harmless on x86; liveouts
2263     // should be computed from returns not tail calls.  Consider a void
2264     // function making a tail call to a function returning int.
2265     return DAG.getNode(X86ISD::TC_RETURN, dl,
2266                        NodeTys, &Ops[0], Ops.size());
2267   }
2268
2269   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2270   InFlag = Chain.getValue(1);
2271
2272   // Create the CALLSEQ_END node.
2273   unsigned NumBytesForCalleeToPush;
2274   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2275     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2276   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2277     // If this is a call to a struct-return function, the callee
2278     // pops the hidden struct pointer, so we have to push it back.
2279     // This is common for Darwin/X86, Linux & Mingw32 targets.
2280     NumBytesForCalleeToPush = 4;
2281   else
2282     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2283
2284   // Returns a flag for retval copy to use.
2285   if (!IsSibcall) {
2286     Chain = DAG.getCALLSEQ_END(Chain,
2287                                DAG.getIntPtrConstant(NumBytes, true),
2288                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2289                                                      true),
2290                                InFlag);
2291     InFlag = Chain.getValue(1);
2292   }
2293
2294   // Handle result values, copying them out of physregs into vregs that we
2295   // return.
2296   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2297                          Ins, dl, DAG, InVals);
2298 }
2299
2300
2301 //===----------------------------------------------------------------------===//
2302 //                Fast Calling Convention (tail call) implementation
2303 //===----------------------------------------------------------------------===//
2304
2305 //  Like std call, callee cleans arguments, convention except that ECX is
2306 //  reserved for storing the tail called function address. Only 2 registers are
2307 //  free for argument passing (inreg). Tail call optimization is performed
2308 //  provided:
2309 //                * tailcallopt is enabled
2310 //                * caller/callee are fastcc
2311 //  On X86_64 architecture with GOT-style position independent code only local
2312 //  (within module) calls are supported at the moment.
2313 //  To keep the stack aligned according to platform abi the function
2314 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2315 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2316 //  If a tail called function callee has more arguments than the caller the
2317 //  caller needs to make sure that there is room to move the RETADDR to. This is
2318 //  achieved by reserving an area the size of the argument delta right after the
2319 //  original REtADDR, but before the saved framepointer or the spilled registers
2320 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2321 //  stack layout:
2322 //    arg1
2323 //    arg2
2324 //    RETADDR
2325 //    [ new RETADDR
2326 //      move area ]
2327 //    (possible EBP)
2328 //    ESI
2329 //    EDI
2330 //    local1 ..
2331
2332 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2333 /// for a 16 byte align requirement.
2334 unsigned
2335 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2336                                                SelectionDAG& DAG) const {
2337   MachineFunction &MF = DAG.getMachineFunction();
2338   const TargetMachine &TM = MF.getTarget();
2339   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2340   unsigned StackAlignment = TFI.getStackAlignment();
2341   uint64_t AlignMask = StackAlignment - 1;
2342   int64_t Offset = StackSize;
2343   uint64_t SlotSize = TD->getPointerSize();
2344   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2345     // Number smaller than 12 so just add the difference.
2346     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2347   } else {
2348     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2349     Offset = ((~AlignMask) & Offset) + StackAlignment +
2350       (StackAlignment-SlotSize);
2351   }
2352   return Offset;
2353 }
2354
2355 /// MatchingStackOffset - Return true if the given stack call argument is
2356 /// already available in the same position (relatively) of the caller's
2357 /// incoming argument stack.
2358 static
2359 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2360                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2361                          const X86InstrInfo *TII) {
2362   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2363   int FI = INT_MAX;
2364   if (Arg.getOpcode() == ISD::CopyFromReg) {
2365     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2366     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2367       return false;
2368     MachineInstr *Def = MRI->getVRegDef(VR);
2369     if (!Def)
2370       return false;
2371     if (!Flags.isByVal()) {
2372       if (!TII->isLoadFromStackSlot(Def, FI))
2373         return false;
2374     } else {
2375       unsigned Opcode = Def->getOpcode();
2376       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2377           Def->getOperand(1).isFI()) {
2378         FI = Def->getOperand(1).getIndex();
2379         Bytes = Flags.getByValSize();
2380       } else
2381         return false;
2382     }
2383   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2384     if (Flags.isByVal())
2385       // ByVal argument is passed in as a pointer but it's now being
2386       // dereferenced. e.g.
2387       // define @foo(%struct.X* %A) {
2388       //   tail call @bar(%struct.X* byval %A)
2389       // }
2390       return false;
2391     SDValue Ptr = Ld->getBasePtr();
2392     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2393     if (!FINode)
2394       return false;
2395     FI = FINode->getIndex();
2396   } else
2397     return false;
2398
2399   assert(FI != INT_MAX);
2400   if (!MFI->isFixedObjectIndex(FI))
2401     return false;
2402   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2403 }
2404
2405 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2406 /// for tail call optimization. Targets which want to do tail call
2407 /// optimization should implement this function.
2408 bool
2409 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2410                                                      CallingConv::ID CalleeCC,
2411                                                      bool isVarArg,
2412                                                      bool isCalleeStructRet,
2413                                                      bool isCallerStructRet,
2414                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2415                                     const SmallVectorImpl<SDValue> &OutVals,
2416                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2417                                                      SelectionDAG& DAG) const {
2418   if (!IsTailCallConvention(CalleeCC) &&
2419       CalleeCC != CallingConv::C)
2420     return false;
2421
2422   // If -tailcallopt is specified, make fastcc functions tail-callable.
2423   const MachineFunction &MF = DAG.getMachineFunction();
2424   const Function *CallerF = DAG.getMachineFunction().getFunction();
2425   CallingConv::ID CallerCC = CallerF->getCallingConv();
2426   bool CCMatch = CallerCC == CalleeCC;
2427
2428   if (GuaranteedTailCallOpt) {
2429     if (IsTailCallConvention(CalleeCC) && CCMatch)
2430       return true;
2431     return false;
2432   }
2433
2434   // Look for obvious safe cases to perform tail call optimization that do not
2435   // require ABI changes. This is what gcc calls sibcall.
2436
2437   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2438   // emit a special epilogue.
2439   if (RegInfo->needsStackRealignment(MF))
2440     return false;
2441
2442   // Do not sibcall optimize vararg calls unless the call site is not passing
2443   // any arguments.
2444   if (isVarArg && !Outs.empty())
2445     return false;
2446
2447   // Also avoid sibcall optimization if either caller or callee uses struct
2448   // return semantics.
2449   if (isCalleeStructRet || isCallerStructRet)
2450     return false;
2451
2452   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2453   // Therefore if it's not used by the call it is not safe to optimize this into
2454   // a sibcall.
2455   bool Unused = false;
2456   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2457     if (!Ins[i].Used) {
2458       Unused = true;
2459       break;
2460     }
2461   }
2462   if (Unused) {
2463     SmallVector<CCValAssign, 16> RVLocs;
2464     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2465                    RVLocs, *DAG.getContext());
2466     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2467     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2468       CCValAssign &VA = RVLocs[i];
2469       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2470         return false;
2471     }
2472   }
2473
2474   // If the calling conventions do not match, then we'd better make sure the
2475   // results are returned in the same way as what the caller expects.
2476   if (!CCMatch) {
2477     SmallVector<CCValAssign, 16> RVLocs1;
2478     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2479                     RVLocs1, *DAG.getContext());
2480     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2481
2482     SmallVector<CCValAssign, 16> RVLocs2;
2483     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2484                     RVLocs2, *DAG.getContext());
2485     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2486
2487     if (RVLocs1.size() != RVLocs2.size())
2488       return false;
2489     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2490       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2491         return false;
2492       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2493         return false;
2494       if (RVLocs1[i].isRegLoc()) {
2495         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2496           return false;
2497       } else {
2498         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2499           return false;
2500       }
2501     }
2502   }
2503
2504   // If the callee takes no arguments then go on to check the results of the
2505   // call.
2506   if (!Outs.empty()) {
2507     // Check if stack adjustment is needed. For now, do not do this if any
2508     // argument is passed on the stack.
2509     SmallVector<CCValAssign, 16> ArgLocs;
2510     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2511                    ArgLocs, *DAG.getContext());
2512     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2513     if (CCInfo.getNextStackOffset()) {
2514       MachineFunction &MF = DAG.getMachineFunction();
2515       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2516         return false;
2517       if (Subtarget->isTargetWin64())
2518         // Win64 ABI has additional complications.
2519         return false;
2520
2521       // Check if the arguments are already laid out in the right way as
2522       // the caller's fixed stack objects.
2523       MachineFrameInfo *MFI = MF.getFrameInfo();
2524       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2525       const X86InstrInfo *TII =
2526         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2527       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2528         CCValAssign &VA = ArgLocs[i];
2529         SDValue Arg = OutVals[i];
2530         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2531         if (VA.getLocInfo() == CCValAssign::Indirect)
2532           return false;
2533         if (!VA.isRegLoc()) {
2534           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2535                                    MFI, MRI, TII))
2536             return false;
2537         }
2538       }
2539     }
2540
2541     // If the tailcall address may be in a register, then make sure it's
2542     // possible to register allocate for it. In 32-bit, the call address can
2543     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2544     // callee-saved registers are restored. These happen to be the same
2545     // registers used to pass 'inreg' arguments so watch out for those.
2546     if (!Subtarget->is64Bit() &&
2547         !isa<GlobalAddressSDNode>(Callee) &&
2548         !isa<ExternalSymbolSDNode>(Callee)) {
2549       unsigned NumInRegs = 0;
2550       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2551         CCValAssign &VA = ArgLocs[i];
2552         if (!VA.isRegLoc())
2553           continue;
2554         unsigned Reg = VA.getLocReg();
2555         switch (Reg) {
2556         default: break;
2557         case X86::EAX: case X86::EDX: case X86::ECX:
2558           if (++NumInRegs == 3)
2559             return false;
2560           break;
2561         }
2562       }
2563     }
2564   }
2565
2566   return true;
2567 }
2568
2569 FastISel *
2570 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2571   return X86::createFastISel(funcInfo);
2572 }
2573
2574
2575 //===----------------------------------------------------------------------===//
2576 //                           Other Lowering Hooks
2577 //===----------------------------------------------------------------------===//
2578
2579 static bool MayFoldLoad(SDValue Op) {
2580   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2581 }
2582
2583 static bool MayFoldIntoStore(SDValue Op) {
2584   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2585 }
2586
2587 static bool isTargetShuffle(unsigned Opcode) {
2588   switch(Opcode) {
2589   default: return false;
2590   case X86ISD::PSHUFD:
2591   case X86ISD::PSHUFHW:
2592   case X86ISD::PSHUFLW:
2593   case X86ISD::SHUFPD:
2594   case X86ISD::SHUFPS:
2595   case X86ISD::MOVLHPS:
2596   case X86ISD::MOVHLPS:
2597   case X86ISD::MOVSHDUP:
2598   case X86ISD::MOVSLDUP:
2599   case X86ISD::MOVSS:
2600   case X86ISD::MOVSD:
2601   case X86ISD::PUNPCKLDQ:
2602     return true;
2603   }
2604   return false;
2605 }
2606
2607 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2608                                                SDValue V1, SelectionDAG &DAG) {
2609   switch(Opc) {
2610   default: llvm_unreachable("Unknown x86 shuffle node");
2611   case X86ISD::MOVSHDUP:
2612   case X86ISD::MOVSLDUP:
2613     return DAG.getNode(Opc, dl, VT, V1);
2614   }
2615
2616   return SDValue();
2617 }
2618
2619 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2620                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2621   switch(Opc) {
2622   default: llvm_unreachable("Unknown x86 shuffle node");
2623   case X86ISD::PSHUFD:
2624   case X86ISD::PSHUFHW:
2625   case X86ISD::PSHUFLW:
2626     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2627   }
2628
2629   return SDValue();
2630 }
2631
2632 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2633                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2634   switch(Opc) {
2635   default: llvm_unreachable("Unknown x86 shuffle node");
2636   case X86ISD::SHUFPD:
2637   case X86ISD::SHUFPS:
2638     return DAG.getNode(Opc, dl, VT, V1, V2,
2639                        DAG.getConstant(TargetMask, MVT::i8));
2640   }
2641   return SDValue();
2642 }
2643
2644 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2645                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2646   switch(Opc) {
2647   default: llvm_unreachable("Unknown x86 shuffle node");
2648   case X86ISD::MOVLHPS:
2649   case X86ISD::MOVLHPD:
2650   case X86ISD::MOVHLPS:
2651   case X86ISD::MOVSS:
2652   case X86ISD::MOVSD:
2653   case X86ISD::PUNPCKLDQ:
2654     return DAG.getNode(Opc, dl, VT, V1, V2);
2655   }
2656   return SDValue();
2657 }
2658
2659 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2660   MachineFunction &MF = DAG.getMachineFunction();
2661   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2662   int ReturnAddrIndex = FuncInfo->getRAIndex();
2663
2664   if (ReturnAddrIndex == 0) {
2665     // Set up a frame object for the return address.
2666     uint64_t SlotSize = TD->getPointerSize();
2667     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2668                                                            false);
2669     FuncInfo->setRAIndex(ReturnAddrIndex);
2670   }
2671
2672   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2673 }
2674
2675
2676 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2677                                        bool hasSymbolicDisplacement) {
2678   // Offset should fit into 32 bit immediate field.
2679   if (!isInt<32>(Offset))
2680     return false;
2681
2682   // If we don't have a symbolic displacement - we don't have any extra
2683   // restrictions.
2684   if (!hasSymbolicDisplacement)
2685     return true;
2686
2687   // FIXME: Some tweaks might be needed for medium code model.
2688   if (M != CodeModel::Small && M != CodeModel::Kernel)
2689     return false;
2690
2691   // For small code model we assume that latest object is 16MB before end of 31
2692   // bits boundary. We may also accept pretty large negative constants knowing
2693   // that all objects are in the positive half of address space.
2694   if (M == CodeModel::Small && Offset < 16*1024*1024)
2695     return true;
2696
2697   // For kernel code model we know that all object resist in the negative half
2698   // of 32bits address space. We may not accept negative offsets, since they may
2699   // be just off and we may accept pretty large positive ones.
2700   if (M == CodeModel::Kernel && Offset > 0)
2701     return true;
2702
2703   return false;
2704 }
2705
2706 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2707 /// specific condition code, returning the condition code and the LHS/RHS of the
2708 /// comparison to make.
2709 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2710                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2711   if (!isFP) {
2712     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2713       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2714         // X > -1   -> X == 0, jump !sign.
2715         RHS = DAG.getConstant(0, RHS.getValueType());
2716         return X86::COND_NS;
2717       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2718         // X < 0   -> X == 0, jump on sign.
2719         return X86::COND_S;
2720       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2721         // X < 1   -> X <= 0
2722         RHS = DAG.getConstant(0, RHS.getValueType());
2723         return X86::COND_LE;
2724       }
2725     }
2726
2727     switch (SetCCOpcode) {
2728     default: llvm_unreachable("Invalid integer condition!");
2729     case ISD::SETEQ:  return X86::COND_E;
2730     case ISD::SETGT:  return X86::COND_G;
2731     case ISD::SETGE:  return X86::COND_GE;
2732     case ISD::SETLT:  return X86::COND_L;
2733     case ISD::SETLE:  return X86::COND_LE;
2734     case ISD::SETNE:  return X86::COND_NE;
2735     case ISD::SETULT: return X86::COND_B;
2736     case ISD::SETUGT: return X86::COND_A;
2737     case ISD::SETULE: return X86::COND_BE;
2738     case ISD::SETUGE: return X86::COND_AE;
2739     }
2740   }
2741
2742   // First determine if it is required or is profitable to flip the operands.
2743
2744   // If LHS is a foldable load, but RHS is not, flip the condition.
2745   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2746       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2747     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2748     std::swap(LHS, RHS);
2749   }
2750
2751   switch (SetCCOpcode) {
2752   default: break;
2753   case ISD::SETOLT:
2754   case ISD::SETOLE:
2755   case ISD::SETUGT:
2756   case ISD::SETUGE:
2757     std::swap(LHS, RHS);
2758     break;
2759   }
2760
2761   // On a floating point condition, the flags are set as follows:
2762   // ZF  PF  CF   op
2763   //  0 | 0 | 0 | X > Y
2764   //  0 | 0 | 1 | X < Y
2765   //  1 | 0 | 0 | X == Y
2766   //  1 | 1 | 1 | unordered
2767   switch (SetCCOpcode) {
2768   default: llvm_unreachable("Condcode should be pre-legalized away");
2769   case ISD::SETUEQ:
2770   case ISD::SETEQ:   return X86::COND_E;
2771   case ISD::SETOLT:              // flipped
2772   case ISD::SETOGT:
2773   case ISD::SETGT:   return X86::COND_A;
2774   case ISD::SETOLE:              // flipped
2775   case ISD::SETOGE:
2776   case ISD::SETGE:   return X86::COND_AE;
2777   case ISD::SETUGT:              // flipped
2778   case ISD::SETULT:
2779   case ISD::SETLT:   return X86::COND_B;
2780   case ISD::SETUGE:              // flipped
2781   case ISD::SETULE:
2782   case ISD::SETLE:   return X86::COND_BE;
2783   case ISD::SETONE:
2784   case ISD::SETNE:   return X86::COND_NE;
2785   case ISD::SETUO:   return X86::COND_P;
2786   case ISD::SETO:    return X86::COND_NP;
2787   case ISD::SETOEQ:
2788   case ISD::SETUNE:  return X86::COND_INVALID;
2789   }
2790 }
2791
2792 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2793 /// code. Current x86 isa includes the following FP cmov instructions:
2794 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2795 static bool hasFPCMov(unsigned X86CC) {
2796   switch (X86CC) {
2797   default:
2798     return false;
2799   case X86::COND_B:
2800   case X86::COND_BE:
2801   case X86::COND_E:
2802   case X86::COND_P:
2803   case X86::COND_A:
2804   case X86::COND_AE:
2805   case X86::COND_NE:
2806   case X86::COND_NP:
2807     return true;
2808   }
2809 }
2810
2811 /// isFPImmLegal - Returns true if the target can instruction select the
2812 /// specified FP immediate natively. If false, the legalizer will
2813 /// materialize the FP immediate as a load from a constant pool.
2814 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2815   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2816     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2817       return true;
2818   }
2819   return false;
2820 }
2821
2822 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2823 /// the specified range (L, H].
2824 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2825   return (Val < 0) || (Val >= Low && Val < Hi);
2826 }
2827
2828 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2829 /// specified value.
2830 static bool isUndefOrEqual(int Val, int CmpVal) {
2831   if (Val < 0 || Val == CmpVal)
2832     return true;
2833   return false;
2834 }
2835
2836 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2837 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2838 /// the second operand.
2839 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2840   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2841     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2842   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2843     return (Mask[0] < 2 && Mask[1] < 2);
2844   return false;
2845 }
2846
2847 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2848   SmallVector<int, 8> M;
2849   N->getMask(M);
2850   return ::isPSHUFDMask(M, N->getValueType(0));
2851 }
2852
2853 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2854 /// is suitable for input to PSHUFHW.
2855 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2856   if (VT != MVT::v8i16)
2857     return false;
2858
2859   // Lower quadword copied in order or undef.
2860   for (int i = 0; i != 4; ++i)
2861     if (Mask[i] >= 0 && Mask[i] != i)
2862       return false;
2863
2864   // Upper quadword shuffled.
2865   for (int i = 4; i != 8; ++i)
2866     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2867       return false;
2868
2869   return true;
2870 }
2871
2872 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2873   SmallVector<int, 8> M;
2874   N->getMask(M);
2875   return ::isPSHUFHWMask(M, N->getValueType(0));
2876 }
2877
2878 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2879 /// is suitable for input to PSHUFLW.
2880 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2881   if (VT != MVT::v8i16)
2882     return false;
2883
2884   // Upper quadword copied in order.
2885   for (int i = 4; i != 8; ++i)
2886     if (Mask[i] >= 0 && Mask[i] != i)
2887       return false;
2888
2889   // Lower quadword shuffled.
2890   for (int i = 0; i != 4; ++i)
2891     if (Mask[i] >= 4)
2892       return false;
2893
2894   return true;
2895 }
2896
2897 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2898   SmallVector<int, 8> M;
2899   N->getMask(M);
2900   return ::isPSHUFLWMask(M, N->getValueType(0));
2901 }
2902
2903 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2904 /// is suitable for input to PALIGNR.
2905 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2906                           bool hasSSSE3) {
2907   int i, e = VT.getVectorNumElements();
2908
2909   // Do not handle v2i64 / v2f64 shuffles with palignr.
2910   if (e < 4 || !hasSSSE3)
2911     return false;
2912
2913   for (i = 0; i != e; ++i)
2914     if (Mask[i] >= 0)
2915       break;
2916
2917   // All undef, not a palignr.
2918   if (i == e)
2919     return false;
2920
2921   // Determine if it's ok to perform a palignr with only the LHS, since we
2922   // don't have access to the actual shuffle elements to see if RHS is undef.
2923   bool Unary = Mask[i] < (int)e;
2924   bool NeedsUnary = false;
2925
2926   int s = Mask[i] - i;
2927
2928   // Check the rest of the elements to see if they are consecutive.
2929   for (++i; i != e; ++i) {
2930     int m = Mask[i];
2931     if (m < 0)
2932       continue;
2933
2934     Unary = Unary && (m < (int)e);
2935     NeedsUnary = NeedsUnary || (m < s);
2936
2937     if (NeedsUnary && !Unary)
2938       return false;
2939     if (Unary && m != ((s+i) & (e-1)))
2940       return false;
2941     if (!Unary && m != (s+i))
2942       return false;
2943   }
2944   return true;
2945 }
2946
2947 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2948   SmallVector<int, 8> M;
2949   N->getMask(M);
2950   return ::isPALIGNRMask(M, N->getValueType(0), true);
2951 }
2952
2953 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2954 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2955 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2956   int NumElems = VT.getVectorNumElements();
2957   if (NumElems != 2 && NumElems != 4)
2958     return false;
2959
2960   int Half = NumElems / 2;
2961   for (int i = 0; i < Half; ++i)
2962     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2963       return false;
2964   for (int i = Half; i < NumElems; ++i)
2965     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2966       return false;
2967
2968   return true;
2969 }
2970
2971 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2972   SmallVector<int, 8> M;
2973   N->getMask(M);
2974   return ::isSHUFPMask(M, N->getValueType(0));
2975 }
2976
2977 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2978 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2979 /// half elements to come from vector 1 (which would equal the dest.) and
2980 /// the upper half to come from vector 2.
2981 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2982   int NumElems = VT.getVectorNumElements();
2983
2984   if (NumElems != 2 && NumElems != 4)
2985     return false;
2986
2987   int Half = NumElems / 2;
2988   for (int i = 0; i < Half; ++i)
2989     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2990       return false;
2991   for (int i = Half; i < NumElems; ++i)
2992     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2993       return false;
2994   return true;
2995 }
2996
2997 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2998   SmallVector<int, 8> M;
2999   N->getMask(M);
3000   return isCommutedSHUFPMask(M, N->getValueType(0));
3001 }
3002
3003 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3004 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3005 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3006   if (N->getValueType(0).getVectorNumElements() != 4)
3007     return false;
3008
3009   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3010   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3011          isUndefOrEqual(N->getMaskElt(1), 7) &&
3012          isUndefOrEqual(N->getMaskElt(2), 2) &&
3013          isUndefOrEqual(N->getMaskElt(3), 3);
3014 }
3015
3016 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3017 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3018 /// <2, 3, 2, 3>
3019 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3020   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3021
3022   if (NumElems != 4)
3023     return false;
3024
3025   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3026   isUndefOrEqual(N->getMaskElt(1), 3) &&
3027   isUndefOrEqual(N->getMaskElt(2), 2) &&
3028   isUndefOrEqual(N->getMaskElt(3), 3);
3029 }
3030
3031 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3032 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3033 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3034   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3035
3036   if (NumElems != 2 && NumElems != 4)
3037     return false;
3038
3039   for (unsigned i = 0; i < NumElems/2; ++i)
3040     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3041       return false;
3042
3043   for (unsigned i = NumElems/2; i < NumElems; ++i)
3044     if (!isUndefOrEqual(N->getMaskElt(i), i))
3045       return false;
3046
3047   return true;
3048 }
3049
3050 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3051 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3052 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3053   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3054
3055   if (NumElems != 2 && NumElems != 4)
3056     return false;
3057
3058   for (unsigned i = 0; i < NumElems/2; ++i)
3059     if (!isUndefOrEqual(N->getMaskElt(i), i))
3060       return false;
3061
3062   for (unsigned i = 0; i < NumElems/2; ++i)
3063     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3064       return false;
3065
3066   return true;
3067 }
3068
3069 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3070 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3071 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3072                          bool V2IsSplat = false) {
3073   int NumElts = VT.getVectorNumElements();
3074   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3075     return false;
3076
3077   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3078     int BitI  = Mask[i];
3079     int BitI1 = Mask[i+1];
3080     if (!isUndefOrEqual(BitI, j))
3081       return false;
3082     if (V2IsSplat) {
3083       if (!isUndefOrEqual(BitI1, NumElts))
3084         return false;
3085     } else {
3086       if (!isUndefOrEqual(BitI1, j + NumElts))
3087         return false;
3088     }
3089   }
3090   return true;
3091 }
3092
3093 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3094   SmallVector<int, 8> M;
3095   N->getMask(M);
3096   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3097 }
3098
3099 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3100 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3101 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3102                          bool V2IsSplat = false) {
3103   int NumElts = VT.getVectorNumElements();
3104   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3105     return false;
3106
3107   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3108     int BitI  = Mask[i];
3109     int BitI1 = Mask[i+1];
3110     if (!isUndefOrEqual(BitI, j + NumElts/2))
3111       return false;
3112     if (V2IsSplat) {
3113       if (isUndefOrEqual(BitI1, NumElts))
3114         return false;
3115     } else {
3116       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3117         return false;
3118     }
3119   }
3120   return true;
3121 }
3122
3123 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3124   SmallVector<int, 8> M;
3125   N->getMask(M);
3126   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3127 }
3128
3129 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3130 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3131 /// <0, 0, 1, 1>
3132 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3133   int NumElems = VT.getVectorNumElements();
3134   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3135     return false;
3136
3137   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3138     int BitI  = Mask[i];
3139     int BitI1 = Mask[i+1];
3140     if (!isUndefOrEqual(BitI, j))
3141       return false;
3142     if (!isUndefOrEqual(BitI1, j))
3143       return false;
3144   }
3145   return true;
3146 }
3147
3148 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3149   SmallVector<int, 8> M;
3150   N->getMask(M);
3151   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3152 }
3153
3154 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3155 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3156 /// <2, 2, 3, 3>
3157 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3158   int NumElems = VT.getVectorNumElements();
3159   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3160     return false;
3161
3162   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3163     int BitI  = Mask[i];
3164     int BitI1 = Mask[i+1];
3165     if (!isUndefOrEqual(BitI, j))
3166       return false;
3167     if (!isUndefOrEqual(BitI1, j))
3168       return false;
3169   }
3170   return true;
3171 }
3172
3173 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3174   SmallVector<int, 8> M;
3175   N->getMask(M);
3176   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3177 }
3178
3179 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3180 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3181 /// MOVSD, and MOVD, i.e. setting the lowest element.
3182 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3183   if (VT.getVectorElementType().getSizeInBits() < 32)
3184     return false;
3185
3186   int NumElts = VT.getVectorNumElements();
3187
3188   if (!isUndefOrEqual(Mask[0], NumElts))
3189     return false;
3190
3191   for (int i = 1; i < NumElts; ++i)
3192     if (!isUndefOrEqual(Mask[i], i))
3193       return false;
3194
3195   return true;
3196 }
3197
3198 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3199   SmallVector<int, 8> M;
3200   N->getMask(M);
3201   return ::isMOVLMask(M, N->getValueType(0));
3202 }
3203
3204 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3205 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3206 /// element of vector 2 and the other elements to come from vector 1 in order.
3207 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3208                                bool V2IsSplat = false, bool V2IsUndef = false) {
3209   int NumOps = VT.getVectorNumElements();
3210   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3211     return false;
3212
3213   if (!isUndefOrEqual(Mask[0], 0))
3214     return false;
3215
3216   for (int i = 1; i < NumOps; ++i)
3217     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3218           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3219           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3220       return false;
3221
3222   return true;
3223 }
3224
3225 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3226                            bool V2IsUndef = false) {
3227   SmallVector<int, 8> M;
3228   N->getMask(M);
3229   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3230 }
3231
3232 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3233 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3234 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3235   if (N->getValueType(0).getVectorNumElements() != 4)
3236     return false;
3237
3238   // Expect 1, 1, 3, 3
3239   for (unsigned i = 0; i < 2; ++i) {
3240     int Elt = N->getMaskElt(i);
3241     if (Elt >= 0 && Elt != 1)
3242       return false;
3243   }
3244
3245   bool HasHi = false;
3246   for (unsigned i = 2; i < 4; ++i) {
3247     int Elt = N->getMaskElt(i);
3248     if (Elt >= 0 && Elt != 3)
3249       return false;
3250     if (Elt == 3)
3251       HasHi = true;
3252   }
3253   // Don't use movshdup if it can be done with a shufps.
3254   // FIXME: verify that matching u, u, 3, 3 is what we want.
3255   return HasHi;
3256 }
3257
3258 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3259 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3260 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3261   if (N->getValueType(0).getVectorNumElements() != 4)
3262     return false;
3263
3264   // Expect 0, 0, 2, 2
3265   for (unsigned i = 0; i < 2; ++i)
3266     if (N->getMaskElt(i) > 0)
3267       return false;
3268
3269   bool HasHi = false;
3270   for (unsigned i = 2; i < 4; ++i) {
3271     int Elt = N->getMaskElt(i);
3272     if (Elt >= 0 && Elt != 2)
3273       return false;
3274     if (Elt == 2)
3275       HasHi = true;
3276   }
3277   // Don't use movsldup if it can be done with a shufps.
3278   return HasHi;
3279 }
3280
3281 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3282 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3283 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3284   int e = N->getValueType(0).getVectorNumElements() / 2;
3285
3286   for (int i = 0; i < e; ++i)
3287     if (!isUndefOrEqual(N->getMaskElt(i), i))
3288       return false;
3289   for (int i = 0; i < e; ++i)
3290     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3291       return false;
3292   return true;
3293 }
3294
3295 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3296 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3297 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3298   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3299   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3300
3301   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3302   unsigned Mask = 0;
3303   for (int i = 0; i < NumOperands; ++i) {
3304     int Val = SVOp->getMaskElt(NumOperands-i-1);
3305     if (Val < 0) Val = 0;
3306     if (Val >= NumOperands) Val -= NumOperands;
3307     Mask |= Val;
3308     if (i != NumOperands - 1)
3309       Mask <<= Shift;
3310   }
3311   return Mask;
3312 }
3313
3314 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3315 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3316 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3317   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3318   unsigned Mask = 0;
3319   // 8 nodes, but we only care about the last 4.
3320   for (unsigned i = 7; i >= 4; --i) {
3321     int Val = SVOp->getMaskElt(i);
3322     if (Val >= 0)
3323       Mask |= (Val - 4);
3324     if (i != 4)
3325       Mask <<= 2;
3326   }
3327   return Mask;
3328 }
3329
3330 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3331 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3332 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3333   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3334   unsigned Mask = 0;
3335   // 8 nodes, but we only care about the first 4.
3336   for (int i = 3; i >= 0; --i) {
3337     int Val = SVOp->getMaskElt(i);
3338     if (Val >= 0)
3339       Mask |= Val;
3340     if (i != 0)
3341       Mask <<= 2;
3342   }
3343   return Mask;
3344 }
3345
3346 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3347 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3348 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3349   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3350   EVT VVT = N->getValueType(0);
3351   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3352   int Val = 0;
3353
3354   unsigned i, e;
3355   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3356     Val = SVOp->getMaskElt(i);
3357     if (Val >= 0)
3358       break;
3359   }
3360   return (Val - i) * EltSize;
3361 }
3362
3363 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3364 /// constant +0.0.
3365 bool X86::isZeroNode(SDValue Elt) {
3366   return ((isa<ConstantSDNode>(Elt) &&
3367            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3368           (isa<ConstantFPSDNode>(Elt) &&
3369            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3370 }
3371
3372 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3373 /// their permute mask.
3374 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3375                                     SelectionDAG &DAG) {
3376   EVT VT = SVOp->getValueType(0);
3377   unsigned NumElems = VT.getVectorNumElements();
3378   SmallVector<int, 8> MaskVec;
3379
3380   for (unsigned i = 0; i != NumElems; ++i) {
3381     int idx = SVOp->getMaskElt(i);
3382     if (idx < 0)
3383       MaskVec.push_back(idx);
3384     else if (idx < (int)NumElems)
3385       MaskVec.push_back(idx + NumElems);
3386     else
3387       MaskVec.push_back(idx - NumElems);
3388   }
3389   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3390                               SVOp->getOperand(0), &MaskVec[0]);
3391 }
3392
3393 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3394 /// the two vector operands have swapped position.
3395 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3396   unsigned NumElems = VT.getVectorNumElements();
3397   for (unsigned i = 0; i != NumElems; ++i) {
3398     int idx = Mask[i];
3399     if (idx < 0)
3400       continue;
3401     else if (idx < (int)NumElems)
3402       Mask[i] = idx + NumElems;
3403     else
3404       Mask[i] = idx - NumElems;
3405   }
3406 }
3407
3408 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3409 /// match movhlps. The lower half elements should come from upper half of
3410 /// V1 (and in order), and the upper half elements should come from the upper
3411 /// half of V2 (and in order).
3412 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3413   if (Op->getValueType(0).getVectorNumElements() != 4)
3414     return false;
3415   for (unsigned i = 0, e = 2; i != e; ++i)
3416     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3417       return false;
3418   for (unsigned i = 2; i != 4; ++i)
3419     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3420       return false;
3421   return true;
3422 }
3423
3424 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3425 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3426 /// required.
3427 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3428   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3429     return false;
3430   N = N->getOperand(0).getNode();
3431   if (!ISD::isNON_EXTLoad(N))
3432     return false;
3433   if (LD)
3434     *LD = cast<LoadSDNode>(N);
3435   return true;
3436 }
3437
3438 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3439 /// match movlp{s|d}. The lower half elements should come from lower half of
3440 /// V1 (and in order), and the upper half elements should come from the upper
3441 /// half of V2 (and in order). And since V1 will become the source of the
3442 /// MOVLP, it must be either a vector load or a scalar load to vector.
3443 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3444                                ShuffleVectorSDNode *Op) {
3445   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3446     return false;
3447   // Is V2 is a vector load, don't do this transformation. We will try to use
3448   // load folding shufps op.
3449   if (ISD::isNON_EXTLoad(V2))
3450     return false;
3451
3452   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3453
3454   if (NumElems != 2 && NumElems != 4)
3455     return false;
3456   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3457     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3458       return false;
3459   for (unsigned i = NumElems/2; i != NumElems; ++i)
3460     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3461       return false;
3462   return true;
3463 }
3464
3465 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3466 /// all the same.
3467 static bool isSplatVector(SDNode *N) {
3468   if (N->getOpcode() != ISD::BUILD_VECTOR)
3469     return false;
3470
3471   SDValue SplatValue = N->getOperand(0);
3472   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3473     if (N->getOperand(i) != SplatValue)
3474       return false;
3475   return true;
3476 }
3477
3478 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3479 /// to an zero vector.
3480 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3481 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3482   SDValue V1 = N->getOperand(0);
3483   SDValue V2 = N->getOperand(1);
3484   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3485   for (unsigned i = 0; i != NumElems; ++i) {
3486     int Idx = N->getMaskElt(i);
3487     if (Idx >= (int)NumElems) {
3488       unsigned Opc = V2.getOpcode();
3489       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3490         continue;
3491       if (Opc != ISD::BUILD_VECTOR ||
3492           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3493         return false;
3494     } else if (Idx >= 0) {
3495       unsigned Opc = V1.getOpcode();
3496       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3497         continue;
3498       if (Opc != ISD::BUILD_VECTOR ||
3499           !X86::isZeroNode(V1.getOperand(Idx)))
3500         return false;
3501     }
3502   }
3503   return true;
3504 }
3505
3506 /// getZeroVector - Returns a vector of specified type with all zero elements.
3507 ///
3508 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3509                              DebugLoc dl) {
3510   assert(VT.isVector() && "Expected a vector type");
3511
3512   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3513   // to their dest type. This ensures they get CSE'd.
3514   SDValue Vec;
3515   if (VT.getSizeInBits() == 64) { // MMX
3516     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3517     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3518   } else if (VT.getSizeInBits() == 128) {
3519     if (HasSSE2) {  // SSE2
3520       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3521       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3522     } else { // SSE1
3523       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3524       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3525     }
3526   } else if (VT.getSizeInBits() == 256) { // AVX
3527     // 256-bit logic and arithmetic instructions in AVX are
3528     // all floating-point, no support for integer ops. Default
3529     // to emitting fp zeroed vectors then.
3530     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3531     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3532     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3533   }
3534   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3535 }
3536
3537 /// getOnesVector - Returns a vector of specified type with all bits set.
3538 ///
3539 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3540   assert(VT.isVector() && "Expected a vector type");
3541
3542   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3543   // type.  This ensures they get CSE'd.
3544   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3545   SDValue Vec;
3546   if (VT.getSizeInBits() == 64) // MMX
3547     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3548   else // SSE
3549     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3550   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3551 }
3552
3553
3554 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3555 /// that point to V2 points to its first element.
3556 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3557   EVT VT = SVOp->getValueType(0);
3558   unsigned NumElems = VT.getVectorNumElements();
3559
3560   bool Changed = false;
3561   SmallVector<int, 8> MaskVec;
3562   SVOp->getMask(MaskVec);
3563
3564   for (unsigned i = 0; i != NumElems; ++i) {
3565     if (MaskVec[i] > (int)NumElems) {
3566       MaskVec[i] = NumElems;
3567       Changed = true;
3568     }
3569   }
3570   if (Changed)
3571     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3572                                 SVOp->getOperand(1), &MaskVec[0]);
3573   return SDValue(SVOp, 0);
3574 }
3575
3576 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3577 /// operation of specified width.
3578 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3579                        SDValue V2) {
3580   unsigned NumElems = VT.getVectorNumElements();
3581   SmallVector<int, 8> Mask;
3582   Mask.push_back(NumElems);
3583   for (unsigned i = 1; i != NumElems; ++i)
3584     Mask.push_back(i);
3585   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3586 }
3587
3588 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3589 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3590                           SDValue V2) {
3591   unsigned NumElems = VT.getVectorNumElements();
3592   SmallVector<int, 8> Mask;
3593   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3594     Mask.push_back(i);
3595     Mask.push_back(i + NumElems);
3596   }
3597   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3598 }
3599
3600 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3601 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3602                           SDValue V2) {
3603   unsigned NumElems = VT.getVectorNumElements();
3604   unsigned Half = NumElems/2;
3605   SmallVector<int, 8> Mask;
3606   for (unsigned i = 0; i != Half; ++i) {
3607     Mask.push_back(i + Half);
3608     Mask.push_back(i + NumElems + Half);
3609   }
3610   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3611 }
3612
3613 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3614 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3615   if (SV->getValueType(0).getVectorNumElements() <= 4)
3616     return SDValue(SV, 0);
3617
3618   EVT PVT = MVT::v4f32;
3619   EVT VT = SV->getValueType(0);
3620   DebugLoc dl = SV->getDebugLoc();
3621   SDValue V1 = SV->getOperand(0);
3622   int NumElems = VT.getVectorNumElements();
3623   int EltNo = SV->getSplatIndex();
3624
3625   // unpack elements to the correct location
3626   while (NumElems > 4) {
3627     if (EltNo < NumElems/2) {
3628       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3629     } else {
3630       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3631       EltNo -= NumElems/2;
3632     }
3633     NumElems >>= 1;
3634   }
3635
3636   // Perform the splat.
3637   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3638   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3639   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3640   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3641 }
3642
3643 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3644 /// vector of zero or undef vector.  This produces a shuffle where the low
3645 /// element of V2 is swizzled into the zero/undef vector, landing at element
3646 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3647 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3648                                              bool isZero, bool HasSSE2,
3649                                              SelectionDAG &DAG) {
3650   EVT VT = V2.getValueType();
3651   SDValue V1 = isZero
3652     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3653   unsigned NumElems = VT.getVectorNumElements();
3654   SmallVector<int, 16> MaskVec;
3655   for (unsigned i = 0; i != NumElems; ++i)
3656     // If this is the insertion idx, put the low elt of V2 here.
3657     MaskVec.push_back(i == Idx ? NumElems : i);
3658   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3659 }
3660
3661 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3662 /// element of the result of the vector shuffle.
3663 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG) {
3664   SDValue V = SDValue(N, 0);
3665   EVT VT = V.getValueType();
3666   unsigned Opcode = V.getOpcode();
3667   int NumElems = VT.getVectorNumElements();
3668
3669   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3670   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3671     Index = SV->getMaskElt(Index);
3672
3673     if (Index < 0)
3674       return DAG.getUNDEF(VT.getVectorElementType());
3675
3676     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3677     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3678   }
3679
3680   // Recurse into target specific vector shuffles to find scalars.
3681   if (isTargetShuffle(Opcode)) {
3682     switch(Opcode) {
3683     case X86ISD::MOVSS:
3684     case X86ISD::MOVSD: {
3685       // The index 0 always comes from the first element of the second source,
3686       // this is why MOVSS and MOVSD are used in the first place. The other
3687       // elements come from the other positions of the first source vector.
3688       unsigned OpNum = (Index == 0) ? 1 : 0;
3689       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG);
3690     }
3691     default:
3692       assert("not implemented for target shuffle node");
3693       return SDValue();
3694     }
3695   }
3696
3697   // Actual nodes that may contain scalar elements
3698   if (Opcode == ISD::BIT_CONVERT) {
3699     V = V.getOperand(0);
3700     EVT SrcVT = V.getValueType();
3701
3702     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != (unsigned)NumElems)
3703       return SDValue();
3704   }
3705
3706   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3707     return (Index == 0) ? V.getOperand(0)
3708                           : DAG.getUNDEF(VT.getVectorElementType());
3709
3710   if (V.getOpcode() == ISD::BUILD_VECTOR)
3711     return V.getOperand(Index);
3712
3713   return SDValue();
3714 }
3715
3716 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3717 /// shuffle operation which come from a consecutively from a zero. The
3718 /// search can start in two diferent directions, from left or right.
3719 static
3720 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3721                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3722   int i = 0;
3723
3724   while (i < NumElems) {
3725     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3726     SDValue Elt = getShuffleScalarElt(N, Index, DAG);
3727     if (!(Elt.getNode() &&
3728          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3729       break;
3730     ++i;
3731   }
3732
3733   return i;
3734 }
3735
3736 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3737 /// MaskE correspond consecutively to elements from one of the vector operands,
3738 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3739 static
3740 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3741                               int OpIdx, int NumElems, unsigned &OpNum) {
3742   bool SeenV1 = false;
3743   bool SeenV2 = false;
3744
3745   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3746     int Idx = SVOp->getMaskElt(i);
3747     // Ignore undef indicies
3748     if (Idx < 0)
3749       continue;
3750
3751     if (Idx < NumElems)
3752       SeenV1 = true;
3753     else
3754       SeenV2 = true;
3755
3756     // Only accept consecutive elements from the same vector
3757     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3758       return false;
3759   }
3760
3761   OpNum = SeenV1 ? 0 : 1;
3762   return true;
3763 }
3764
3765 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3766 /// logical left shift of a vector.
3767 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3768                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3769   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3770   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3771               false /* check zeros from right */, DAG);
3772   unsigned OpSrc;
3773
3774   if (!NumZeros)
3775     return false;
3776
3777   // Considering the elements in the mask that are not consecutive zeros,
3778   // check if they consecutively come from only one of the source vectors.
3779   //
3780   //               V1 = {X, A, B, C}     0
3781   //                         \  \  \    /
3782   //   vector_shuffle V1, V2 <1, 2, 3, X>
3783   //
3784   if (!isShuffleMaskConsecutive(SVOp,
3785             0,                   // Mask Start Index
3786             NumElems-NumZeros-1, // Mask End Index
3787             NumZeros,            // Where to start looking in the src vector
3788             NumElems,            // Number of elements in vector
3789             OpSrc))              // Which source operand ?
3790     return false;
3791
3792   isLeft = false;
3793   ShAmt = NumZeros;
3794   ShVal = SVOp->getOperand(OpSrc);
3795   return true;
3796 }
3797
3798 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3799 /// logical left shift of a vector.
3800 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3801                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3802   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3803   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3804               true /* check zeros from left */, DAG);
3805   unsigned OpSrc;
3806
3807   if (!NumZeros)
3808     return false;
3809
3810   // Considering the elements in the mask that are not consecutive zeros,
3811   // check if they consecutively come from only one of the source vectors.
3812   //
3813   //                           0    { A, B, X, X } = V2
3814   //                          / \    /  /
3815   //   vector_shuffle V1, V2 <X, X, 4, 5>
3816   //
3817   if (!isShuffleMaskConsecutive(SVOp,
3818             NumZeros,     // Mask Start Index
3819             NumElems-1,   // Mask End Index
3820             0,            // Where to start looking in the src vector
3821             NumElems,     // Number of elements in vector
3822             OpSrc))       // Which source operand ?
3823     return false;
3824
3825   isLeft = true;
3826   ShAmt = NumZeros;
3827   ShVal = SVOp->getOperand(OpSrc);
3828   return true;
3829 }
3830
3831 /// isVectorShift - Returns true if the shuffle can be implemented as a
3832 /// logical left or right shift of a vector.
3833 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3834                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3835   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3836       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3837     return true;
3838
3839   return false;
3840 }
3841
3842 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3843 ///
3844 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3845                                        unsigned NumNonZero, unsigned NumZero,
3846                                        SelectionDAG &DAG,
3847                                        const TargetLowering &TLI) {
3848   if (NumNonZero > 8)
3849     return SDValue();
3850
3851   DebugLoc dl = Op.getDebugLoc();
3852   SDValue V(0, 0);
3853   bool First = true;
3854   for (unsigned i = 0; i < 16; ++i) {
3855     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3856     if (ThisIsNonZero && First) {
3857       if (NumZero)
3858         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3859       else
3860         V = DAG.getUNDEF(MVT::v8i16);
3861       First = false;
3862     }
3863
3864     if ((i & 1) != 0) {
3865       SDValue ThisElt(0, 0), LastElt(0, 0);
3866       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3867       if (LastIsNonZero) {
3868         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3869                               MVT::i16, Op.getOperand(i-1));
3870       }
3871       if (ThisIsNonZero) {
3872         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3873         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3874                               ThisElt, DAG.getConstant(8, MVT::i8));
3875         if (LastIsNonZero)
3876           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3877       } else
3878         ThisElt = LastElt;
3879
3880       if (ThisElt.getNode())
3881         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3882                         DAG.getIntPtrConstant(i/2));
3883     }
3884   }
3885
3886   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3887 }
3888
3889 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3890 ///
3891 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3892                                      unsigned NumNonZero, unsigned NumZero,
3893                                      SelectionDAG &DAG,
3894                                      const TargetLowering &TLI) {
3895   if (NumNonZero > 4)
3896     return SDValue();
3897
3898   DebugLoc dl = Op.getDebugLoc();
3899   SDValue V(0, 0);
3900   bool First = true;
3901   for (unsigned i = 0; i < 8; ++i) {
3902     bool isNonZero = (NonZeros & (1 << i)) != 0;
3903     if (isNonZero) {
3904       if (First) {
3905         if (NumZero)
3906           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3907         else
3908           V = DAG.getUNDEF(MVT::v8i16);
3909         First = false;
3910       }
3911       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3912                       MVT::v8i16, V, Op.getOperand(i),
3913                       DAG.getIntPtrConstant(i));
3914     }
3915   }
3916
3917   return V;
3918 }
3919
3920 /// getVShift - Return a vector logical shift node.
3921 ///
3922 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3923                          unsigned NumBits, SelectionDAG &DAG,
3924                          const TargetLowering &TLI, DebugLoc dl) {
3925   bool isMMX = VT.getSizeInBits() == 64;
3926   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3927   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3928   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3929   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3930                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3931                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3932 }
3933
3934 SDValue
3935 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3936                                           SelectionDAG &DAG) const {
3937
3938   // Check if the scalar load can be widened into a vector load. And if
3939   // the address is "base + cst" see if the cst can be "absorbed" into
3940   // the shuffle mask.
3941   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3942     SDValue Ptr = LD->getBasePtr();
3943     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3944       return SDValue();
3945     EVT PVT = LD->getValueType(0);
3946     if (PVT != MVT::i32 && PVT != MVT::f32)
3947       return SDValue();
3948
3949     int FI = -1;
3950     int64_t Offset = 0;
3951     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3952       FI = FINode->getIndex();
3953       Offset = 0;
3954     } else if (Ptr.getOpcode() == ISD::ADD &&
3955                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3956                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3957       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3958       Offset = Ptr.getConstantOperandVal(1);
3959       Ptr = Ptr.getOperand(0);
3960     } else {
3961       return SDValue();
3962     }
3963
3964     SDValue Chain = LD->getChain();
3965     // Make sure the stack object alignment is at least 16.
3966     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3967     if (DAG.InferPtrAlignment(Ptr) < 16) {
3968       if (MFI->isFixedObjectIndex(FI)) {
3969         // Can't change the alignment. FIXME: It's possible to compute
3970         // the exact stack offset and reference FI + adjust offset instead.
3971         // If someone *really* cares about this. That's the way to implement it.
3972         return SDValue();
3973       } else {
3974         MFI->setObjectAlignment(FI, 16);
3975       }
3976     }
3977
3978     // (Offset % 16) must be multiple of 4. Then address is then
3979     // Ptr + (Offset & ~15).
3980     if (Offset < 0)
3981       return SDValue();
3982     if ((Offset % 16) & 3)
3983       return SDValue();
3984     int64_t StartOffset = Offset & ~15;
3985     if (StartOffset)
3986       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3987                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3988
3989     int EltNo = (Offset - StartOffset) >> 2;
3990     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3991     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3992     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3993                              false, false, 0);
3994     // Canonicalize it to a v4i32 shuffle.
3995     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3996     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3997                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3998                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3999   }
4000
4001   return SDValue();
4002 }
4003
4004 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4005 /// vector of type 'VT', see if the elements can be replaced by a single large
4006 /// load which has the same value as a build_vector whose operands are 'elts'.
4007 ///
4008 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4009 ///
4010 /// FIXME: we'd also like to handle the case where the last elements are zero
4011 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4012 /// There's even a handy isZeroNode for that purpose.
4013 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4014                                         DebugLoc &dl, SelectionDAG &DAG) {
4015   EVT EltVT = VT.getVectorElementType();
4016   unsigned NumElems = Elts.size();
4017
4018   LoadSDNode *LDBase = NULL;
4019   unsigned LastLoadedElt = -1U;
4020
4021   // For each element in the initializer, see if we've found a load or an undef.
4022   // If we don't find an initial load element, or later load elements are
4023   // non-consecutive, bail out.
4024   for (unsigned i = 0; i < NumElems; ++i) {
4025     SDValue Elt = Elts[i];
4026
4027     if (!Elt.getNode() ||
4028         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4029       return SDValue();
4030     if (!LDBase) {
4031       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4032         return SDValue();
4033       LDBase = cast<LoadSDNode>(Elt.getNode());
4034       LastLoadedElt = i;
4035       continue;
4036     }
4037     if (Elt.getOpcode() == ISD::UNDEF)
4038       continue;
4039
4040     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4041     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4042       return SDValue();
4043     LastLoadedElt = i;
4044   }
4045
4046   // If we have found an entire vector of loads and undefs, then return a large
4047   // load of the entire vector width starting at the base pointer.  If we found
4048   // consecutive loads for the low half, generate a vzext_load node.
4049   if (LastLoadedElt == NumElems - 1) {
4050     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4051       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4052                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4053                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4054     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4055                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4056                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4057                        LDBase->getAlignment());
4058   } else if (NumElems == 4 && LastLoadedElt == 1) {
4059     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4060     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4061     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4062     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4063   }
4064   return SDValue();
4065 }
4066
4067 SDValue
4068 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4069   DebugLoc dl = Op.getDebugLoc();
4070   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4071   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4072   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4073   // is present, so AllOnes is ignored.
4074   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4075       (Op.getValueType().getSizeInBits() != 256 &&
4076        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4077     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4078     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4079     // eliminated on x86-32 hosts.
4080     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4081       return Op;
4082
4083     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4084       return getOnesVector(Op.getValueType(), DAG, dl);
4085     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4086   }
4087
4088   EVT VT = Op.getValueType();
4089   EVT ExtVT = VT.getVectorElementType();
4090   unsigned EVTBits = ExtVT.getSizeInBits();
4091
4092   unsigned NumElems = Op.getNumOperands();
4093   unsigned NumZero  = 0;
4094   unsigned NumNonZero = 0;
4095   unsigned NonZeros = 0;
4096   bool IsAllConstants = true;
4097   SmallSet<SDValue, 8> Values;
4098   for (unsigned i = 0; i < NumElems; ++i) {
4099     SDValue Elt = Op.getOperand(i);
4100     if (Elt.getOpcode() == ISD::UNDEF)
4101       continue;
4102     Values.insert(Elt);
4103     if (Elt.getOpcode() != ISD::Constant &&
4104         Elt.getOpcode() != ISD::ConstantFP)
4105       IsAllConstants = false;
4106     if (X86::isZeroNode(Elt))
4107       NumZero++;
4108     else {
4109       NonZeros |= (1 << i);
4110       NumNonZero++;
4111     }
4112   }
4113
4114   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4115   if (NumNonZero == 0)
4116     return DAG.getUNDEF(VT);
4117
4118   // Special case for single non-zero, non-undef, element.
4119   if (NumNonZero == 1) {
4120     unsigned Idx = CountTrailingZeros_32(NonZeros);
4121     SDValue Item = Op.getOperand(Idx);
4122
4123     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4124     // the value are obviously zero, truncate the value to i32 and do the
4125     // insertion that way.  Only do this if the value is non-constant or if the
4126     // value is a constant being inserted into element 0.  It is cheaper to do
4127     // a constant pool load than it is to do a movd + shuffle.
4128     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4129         (!IsAllConstants || Idx == 0)) {
4130       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4131         // Handle MMX and SSE both.
4132         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4133         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4134
4135         // Truncate the value (which may itself be a constant) to i32, and
4136         // convert it to a vector with movd (S2V+shuffle to zero extend).
4137         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4138         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4139         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4140                                            Subtarget->hasSSE2(), DAG);
4141
4142         // Now we have our 32-bit value zero extended in the low element of
4143         // a vector.  If Idx != 0, swizzle it into place.
4144         if (Idx != 0) {
4145           SmallVector<int, 4> Mask;
4146           Mask.push_back(Idx);
4147           for (unsigned i = 1; i != VecElts; ++i)
4148             Mask.push_back(i);
4149           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4150                                       DAG.getUNDEF(Item.getValueType()),
4151                                       &Mask[0]);
4152         }
4153         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4154       }
4155     }
4156
4157     // If we have a constant or non-constant insertion into the low element of
4158     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4159     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4160     // depending on what the source datatype is.
4161     if (Idx == 0) {
4162       if (NumZero == 0) {
4163         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4164       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4165           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4166         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4167         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4168         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4169                                            DAG);
4170       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4171         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4172         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4173         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4174         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4175                                            Subtarget->hasSSE2(), DAG);
4176         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4177       }
4178     }
4179
4180     // Is it a vector logical left shift?
4181     if (NumElems == 2 && Idx == 1 &&
4182         X86::isZeroNode(Op.getOperand(0)) &&
4183         !X86::isZeroNode(Op.getOperand(1))) {
4184       unsigned NumBits = VT.getSizeInBits();
4185       return getVShift(true, VT,
4186                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4187                                    VT, Op.getOperand(1)),
4188                        NumBits/2, DAG, *this, dl);
4189     }
4190
4191     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4192       return SDValue();
4193
4194     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4195     // is a non-constant being inserted into an element other than the low one,
4196     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4197     // movd/movss) to move this into the low element, then shuffle it into
4198     // place.
4199     if (EVTBits == 32) {
4200       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4201
4202       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4203       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4204                                          Subtarget->hasSSE2(), DAG);
4205       SmallVector<int, 8> MaskVec;
4206       for (unsigned i = 0; i < NumElems; i++)
4207         MaskVec.push_back(i == Idx ? 0 : 1);
4208       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4209     }
4210   }
4211
4212   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4213   if (Values.size() == 1) {
4214     if (EVTBits == 32) {
4215       // Instead of a shuffle like this:
4216       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4217       // Check if it's possible to issue this instead.
4218       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4219       unsigned Idx = CountTrailingZeros_32(NonZeros);
4220       SDValue Item = Op.getOperand(Idx);
4221       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4222         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4223     }
4224     return SDValue();
4225   }
4226
4227   // A vector full of immediates; various special cases are already
4228   // handled, so this is best done with a single constant-pool load.
4229   if (IsAllConstants)
4230     return SDValue();
4231
4232   // Let legalizer expand 2-wide build_vectors.
4233   if (EVTBits == 64) {
4234     if (NumNonZero == 1) {
4235       // One half is zero or undef.
4236       unsigned Idx = CountTrailingZeros_32(NonZeros);
4237       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4238                                  Op.getOperand(Idx));
4239       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4240                                          Subtarget->hasSSE2(), DAG);
4241     }
4242     return SDValue();
4243   }
4244
4245   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4246   if (EVTBits == 8 && NumElems == 16) {
4247     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4248                                         *this);
4249     if (V.getNode()) return V;
4250   }
4251
4252   if (EVTBits == 16 && NumElems == 8) {
4253     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4254                                       *this);
4255     if (V.getNode()) return V;
4256   }
4257
4258   // If element VT is == 32 bits, turn it into a number of shuffles.
4259   SmallVector<SDValue, 8> V;
4260   V.resize(NumElems);
4261   if (NumElems == 4 && NumZero > 0) {
4262     for (unsigned i = 0; i < 4; ++i) {
4263       bool isZero = !(NonZeros & (1 << i));
4264       if (isZero)
4265         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4266       else
4267         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4268     }
4269
4270     for (unsigned i = 0; i < 2; ++i) {
4271       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4272         default: break;
4273         case 0:
4274           V[i] = V[i*2];  // Must be a zero vector.
4275           break;
4276         case 1:
4277           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4278           break;
4279         case 2:
4280           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4281           break;
4282         case 3:
4283           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4284           break;
4285       }
4286     }
4287
4288     SmallVector<int, 8> MaskVec;
4289     bool Reverse = (NonZeros & 0x3) == 2;
4290     for (unsigned i = 0; i < 2; ++i)
4291       MaskVec.push_back(Reverse ? 1-i : i);
4292     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4293     for (unsigned i = 0; i < 2; ++i)
4294       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4295     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4296   }
4297
4298   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4299     // Check for a build vector of consecutive loads.
4300     for (unsigned i = 0; i < NumElems; ++i)
4301       V[i] = Op.getOperand(i);
4302
4303     // Check for elements which are consecutive loads.
4304     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4305     if (LD.getNode())
4306       return LD;
4307
4308     // For SSE 4.1, use insertps to put the high elements into the low element.
4309     if (getSubtarget()->hasSSE41()) {
4310       SDValue Result;
4311       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4312         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4313       else
4314         Result = DAG.getUNDEF(VT);
4315
4316       for (unsigned i = 1; i < NumElems; ++i) {
4317         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4318         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4319                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4320       }
4321       return Result;
4322     }
4323
4324     // Otherwise, expand into a number of unpckl*, start by extending each of
4325     // our (non-undef) elements to the full vector width with the element in the
4326     // bottom slot of the vector (which generates no code for SSE).
4327     for (unsigned i = 0; i < NumElems; ++i) {
4328       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4329         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4330       else
4331         V[i] = DAG.getUNDEF(VT);
4332     }
4333
4334     // Next, we iteratively mix elements, e.g. for v4f32:
4335     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4336     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4337     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4338     unsigned EltStride = NumElems >> 1;
4339     while (EltStride != 0) {
4340       for (unsigned i = 0; i < EltStride; ++i) {
4341         // If V[i+EltStride] is undef and this is the first round of mixing,
4342         // then it is safe to just drop this shuffle: V[i] is already in the
4343         // right place, the one element (since it's the first round) being
4344         // inserted as undef can be dropped.  This isn't safe for successive
4345         // rounds because they will permute elements within both vectors.
4346         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4347             EltStride == NumElems/2)
4348           continue;
4349
4350         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4351       }
4352       EltStride >>= 1;
4353     }
4354     return V[0];
4355   }
4356   return SDValue();
4357 }
4358
4359 SDValue
4360 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4361   // We support concatenate two MMX registers and place them in a MMX
4362   // register.  This is better than doing a stack convert.
4363   DebugLoc dl = Op.getDebugLoc();
4364   EVT ResVT = Op.getValueType();
4365   assert(Op.getNumOperands() == 2);
4366   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4367          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4368   int Mask[2];
4369   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4370   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4371   InVec = Op.getOperand(1);
4372   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4373     unsigned NumElts = ResVT.getVectorNumElements();
4374     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4375     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4376                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4377   } else {
4378     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4379     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4380     Mask[0] = 0; Mask[1] = 2;
4381     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4382   }
4383   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4384 }
4385
4386 // v8i16 shuffles - Prefer shuffles in the following order:
4387 // 1. [all]   pshuflw, pshufhw, optional move
4388 // 2. [ssse3] 1 x pshufb
4389 // 3. [ssse3] 2 x pshufb + 1 x por
4390 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4391 SDValue
4392 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4393                                             SelectionDAG &DAG) const {
4394   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4395   SDValue V1 = SVOp->getOperand(0);
4396   SDValue V2 = SVOp->getOperand(1);
4397   DebugLoc dl = SVOp->getDebugLoc();
4398   SmallVector<int, 8> MaskVals;
4399
4400   // Determine if more than 1 of the words in each of the low and high quadwords
4401   // of the result come from the same quadword of one of the two inputs.  Undef
4402   // mask values count as coming from any quadword, for better codegen.
4403   SmallVector<unsigned, 4> LoQuad(4);
4404   SmallVector<unsigned, 4> HiQuad(4);
4405   BitVector InputQuads(4);
4406   for (unsigned i = 0; i < 8; ++i) {
4407     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4408     int EltIdx = SVOp->getMaskElt(i);
4409     MaskVals.push_back(EltIdx);
4410     if (EltIdx < 0) {
4411       ++Quad[0];
4412       ++Quad[1];
4413       ++Quad[2];
4414       ++Quad[3];
4415       continue;
4416     }
4417     ++Quad[EltIdx / 4];
4418     InputQuads.set(EltIdx / 4);
4419   }
4420
4421   int BestLoQuad = -1;
4422   unsigned MaxQuad = 1;
4423   for (unsigned i = 0; i < 4; ++i) {
4424     if (LoQuad[i] > MaxQuad) {
4425       BestLoQuad = i;
4426       MaxQuad = LoQuad[i];
4427     }
4428   }
4429
4430   int BestHiQuad = -1;
4431   MaxQuad = 1;
4432   for (unsigned i = 0; i < 4; ++i) {
4433     if (HiQuad[i] > MaxQuad) {
4434       BestHiQuad = i;
4435       MaxQuad = HiQuad[i];
4436     }
4437   }
4438
4439   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4440   // of the two input vectors, shuffle them into one input vector so only a
4441   // single pshufb instruction is necessary. If There are more than 2 input
4442   // quads, disable the next transformation since it does not help SSSE3.
4443   bool V1Used = InputQuads[0] || InputQuads[1];
4444   bool V2Used = InputQuads[2] || InputQuads[3];
4445   if (Subtarget->hasSSSE3()) {
4446     if (InputQuads.count() == 2 && V1Used && V2Used) {
4447       BestLoQuad = InputQuads.find_first();
4448       BestHiQuad = InputQuads.find_next(BestLoQuad);
4449     }
4450     if (InputQuads.count() > 2) {
4451       BestLoQuad = -1;
4452       BestHiQuad = -1;
4453     }
4454   }
4455
4456   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4457   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4458   // words from all 4 input quadwords.
4459   SDValue NewV;
4460   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4461     SmallVector<int, 8> MaskV;
4462     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4463     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4464     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4465                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4466                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4467     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4468
4469     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4470     // source words for the shuffle, to aid later transformations.
4471     bool AllWordsInNewV = true;
4472     bool InOrder[2] = { true, true };
4473     for (unsigned i = 0; i != 8; ++i) {
4474       int idx = MaskVals[i];
4475       if (idx != (int)i)
4476         InOrder[i/4] = false;
4477       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4478         continue;
4479       AllWordsInNewV = false;
4480       break;
4481     }
4482
4483     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4484     if (AllWordsInNewV) {
4485       for (int i = 0; i != 8; ++i) {
4486         int idx = MaskVals[i];
4487         if (idx < 0)
4488           continue;
4489         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4490         if ((idx != i) && idx < 4)
4491           pshufhw = false;
4492         if ((idx != i) && idx > 3)
4493           pshuflw = false;
4494       }
4495       V1 = NewV;
4496       V2Used = false;
4497       BestLoQuad = 0;
4498       BestHiQuad = 1;
4499     }
4500
4501     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4502     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4503     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4504       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4505       unsigned TargetMask = 0;
4506       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4507                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4508       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4509                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4510       V1 = NewV.getOperand(0);
4511       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4512     }
4513   }
4514
4515   // If we have SSSE3, and all words of the result are from 1 input vector,
4516   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4517   // is present, fall back to case 4.
4518   if (Subtarget->hasSSSE3()) {
4519     SmallVector<SDValue,16> pshufbMask;
4520
4521     // If we have elements from both input vectors, set the high bit of the
4522     // shuffle mask element to zero out elements that come from V2 in the V1
4523     // mask, and elements that come from V1 in the V2 mask, so that the two
4524     // results can be OR'd together.
4525     bool TwoInputs = V1Used && V2Used;
4526     for (unsigned i = 0; i != 8; ++i) {
4527       int EltIdx = MaskVals[i] * 2;
4528       if (TwoInputs && (EltIdx >= 16)) {
4529         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4530         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4531         continue;
4532       }
4533       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4534       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4535     }
4536     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4537     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4538                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4539                                  MVT::v16i8, &pshufbMask[0], 16));
4540     if (!TwoInputs)
4541       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4542
4543     // Calculate the shuffle mask for the second input, shuffle it, and
4544     // OR it with the first shuffled input.
4545     pshufbMask.clear();
4546     for (unsigned i = 0; i != 8; ++i) {
4547       int EltIdx = MaskVals[i] * 2;
4548       if (EltIdx < 16) {
4549         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4550         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4551         continue;
4552       }
4553       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4554       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4555     }
4556     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4557     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4558                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4559                                  MVT::v16i8, &pshufbMask[0], 16));
4560     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4561     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4562   }
4563
4564   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4565   // and update MaskVals with new element order.
4566   BitVector InOrder(8);
4567   if (BestLoQuad >= 0) {
4568     SmallVector<int, 8> MaskV;
4569     for (int i = 0; i != 4; ++i) {
4570       int idx = MaskVals[i];
4571       if (idx < 0) {
4572         MaskV.push_back(-1);
4573         InOrder.set(i);
4574       } else if ((idx / 4) == BestLoQuad) {
4575         MaskV.push_back(idx & 3);
4576         InOrder.set(i);
4577       } else {
4578         MaskV.push_back(-1);
4579       }
4580     }
4581     for (unsigned i = 4; i != 8; ++i)
4582       MaskV.push_back(i);
4583     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4584                                 &MaskV[0]);
4585
4586     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4587       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4588                                NewV.getOperand(0),
4589                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4590                                DAG);
4591   }
4592
4593   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4594   // and update MaskVals with the new element order.
4595   if (BestHiQuad >= 0) {
4596     SmallVector<int, 8> MaskV;
4597     for (unsigned i = 0; i != 4; ++i)
4598       MaskV.push_back(i);
4599     for (unsigned i = 4; i != 8; ++i) {
4600       int idx = MaskVals[i];
4601       if (idx < 0) {
4602         MaskV.push_back(-1);
4603         InOrder.set(i);
4604       } else if ((idx / 4) == BestHiQuad) {
4605         MaskV.push_back((idx & 3) + 4);
4606         InOrder.set(i);
4607       } else {
4608         MaskV.push_back(-1);
4609       }
4610     }
4611     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4612                                 &MaskV[0]);
4613
4614     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4615       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4616                               NewV.getOperand(0),
4617                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4618                               DAG);
4619   }
4620
4621   // In case BestHi & BestLo were both -1, which means each quadword has a word
4622   // from each of the four input quadwords, calculate the InOrder bitvector now
4623   // before falling through to the insert/extract cleanup.
4624   if (BestLoQuad == -1 && BestHiQuad == -1) {
4625     NewV = V1;
4626     for (int i = 0; i != 8; ++i)
4627       if (MaskVals[i] < 0 || MaskVals[i] == i)
4628         InOrder.set(i);
4629   }
4630
4631   // The other elements are put in the right place using pextrw and pinsrw.
4632   for (unsigned i = 0; i != 8; ++i) {
4633     if (InOrder[i])
4634       continue;
4635     int EltIdx = MaskVals[i];
4636     if (EltIdx < 0)
4637       continue;
4638     SDValue ExtOp = (EltIdx < 8)
4639     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4640                   DAG.getIntPtrConstant(EltIdx))
4641     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4642                   DAG.getIntPtrConstant(EltIdx - 8));
4643     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4644                        DAG.getIntPtrConstant(i));
4645   }
4646   return NewV;
4647 }
4648
4649 // v16i8 shuffles - Prefer shuffles in the following order:
4650 // 1. [ssse3] 1 x pshufb
4651 // 2. [ssse3] 2 x pshufb + 1 x por
4652 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4653 static
4654 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4655                                  SelectionDAG &DAG,
4656                                  const X86TargetLowering &TLI) {
4657   SDValue V1 = SVOp->getOperand(0);
4658   SDValue V2 = SVOp->getOperand(1);
4659   DebugLoc dl = SVOp->getDebugLoc();
4660   SmallVector<int, 16> MaskVals;
4661   SVOp->getMask(MaskVals);
4662
4663   // If we have SSSE3, case 1 is generated when all result bytes come from
4664   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4665   // present, fall back to case 3.
4666   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4667   bool V1Only = true;
4668   bool V2Only = true;
4669   for (unsigned i = 0; i < 16; ++i) {
4670     int EltIdx = MaskVals[i];
4671     if (EltIdx < 0)
4672       continue;
4673     if (EltIdx < 16)
4674       V2Only = false;
4675     else
4676       V1Only = false;
4677   }
4678
4679   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4680   if (TLI.getSubtarget()->hasSSSE3()) {
4681     SmallVector<SDValue,16> pshufbMask;
4682
4683     // If all result elements are from one input vector, then only translate
4684     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4685     //
4686     // Otherwise, we have elements from both input vectors, and must zero out
4687     // elements that come from V2 in the first mask, and V1 in the second mask
4688     // so that we can OR them together.
4689     bool TwoInputs = !(V1Only || V2Only);
4690     for (unsigned i = 0; i != 16; ++i) {
4691       int EltIdx = MaskVals[i];
4692       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4693         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4694         continue;
4695       }
4696       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4697     }
4698     // If all the elements are from V2, assign it to V1 and return after
4699     // building the first pshufb.
4700     if (V2Only)
4701       V1 = V2;
4702     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4703                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4704                                  MVT::v16i8, &pshufbMask[0], 16));
4705     if (!TwoInputs)
4706       return V1;
4707
4708     // Calculate the shuffle mask for the second input, shuffle it, and
4709     // OR it with the first shuffled input.
4710     pshufbMask.clear();
4711     for (unsigned i = 0; i != 16; ++i) {
4712       int EltIdx = MaskVals[i];
4713       if (EltIdx < 16) {
4714         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4715         continue;
4716       }
4717       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4718     }
4719     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4720                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4721                                  MVT::v16i8, &pshufbMask[0], 16));
4722     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4723   }
4724
4725   // No SSSE3 - Calculate in place words and then fix all out of place words
4726   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4727   // the 16 different words that comprise the two doublequadword input vectors.
4728   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4729   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4730   SDValue NewV = V2Only ? V2 : V1;
4731   for (int i = 0; i != 8; ++i) {
4732     int Elt0 = MaskVals[i*2];
4733     int Elt1 = MaskVals[i*2+1];
4734
4735     // This word of the result is all undef, skip it.
4736     if (Elt0 < 0 && Elt1 < 0)
4737       continue;
4738
4739     // This word of the result is already in the correct place, skip it.
4740     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4741       continue;
4742     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4743       continue;
4744
4745     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4746     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4747     SDValue InsElt;
4748
4749     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4750     // using a single extract together, load it and store it.
4751     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4752       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4753                            DAG.getIntPtrConstant(Elt1 / 2));
4754       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4755                         DAG.getIntPtrConstant(i));
4756       continue;
4757     }
4758
4759     // If Elt1 is defined, extract it from the appropriate source.  If the
4760     // source byte is not also odd, shift the extracted word left 8 bits
4761     // otherwise clear the bottom 8 bits if we need to do an or.
4762     if (Elt1 >= 0) {
4763       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4764                            DAG.getIntPtrConstant(Elt1 / 2));
4765       if ((Elt1 & 1) == 0)
4766         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4767                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4768       else if (Elt0 >= 0)
4769         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4770                              DAG.getConstant(0xFF00, MVT::i16));
4771     }
4772     // If Elt0 is defined, extract it from the appropriate source.  If the
4773     // source byte is not also even, shift the extracted word right 8 bits. If
4774     // Elt1 was also defined, OR the extracted values together before
4775     // inserting them in the result.
4776     if (Elt0 >= 0) {
4777       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4778                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4779       if ((Elt0 & 1) != 0)
4780         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4781                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4782       else if (Elt1 >= 0)
4783         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4784                              DAG.getConstant(0x00FF, MVT::i16));
4785       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4786                          : InsElt0;
4787     }
4788     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4789                        DAG.getIntPtrConstant(i));
4790   }
4791   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4792 }
4793
4794 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4795 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4796 /// done when every pair / quad of shuffle mask elements point to elements in
4797 /// the right sequence. e.g.
4798 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4799 static
4800 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4801                                  SelectionDAG &DAG,
4802                                  const TargetLowering &TLI, DebugLoc dl) {
4803   EVT VT = SVOp->getValueType(0);
4804   SDValue V1 = SVOp->getOperand(0);
4805   SDValue V2 = SVOp->getOperand(1);
4806   unsigned NumElems = VT.getVectorNumElements();
4807   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4808   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4809   EVT NewVT = MaskVT;
4810   switch (VT.getSimpleVT().SimpleTy) {
4811   default: assert(false && "Unexpected!");
4812   case MVT::v4f32: NewVT = MVT::v2f64; break;
4813   case MVT::v4i32: NewVT = MVT::v2i64; break;
4814   case MVT::v8i16: NewVT = MVT::v4i32; break;
4815   case MVT::v16i8: NewVT = MVT::v4i32; break;
4816   }
4817
4818   if (NewWidth == 2) {
4819     if (VT.isInteger())
4820       NewVT = MVT::v2i64;
4821     else
4822       NewVT = MVT::v2f64;
4823   }
4824   int Scale = NumElems / NewWidth;
4825   SmallVector<int, 8> MaskVec;
4826   for (unsigned i = 0; i < NumElems; i += Scale) {
4827     int StartIdx = -1;
4828     for (int j = 0; j < Scale; ++j) {
4829       int EltIdx = SVOp->getMaskElt(i+j);
4830       if (EltIdx < 0)
4831         continue;
4832       if (StartIdx == -1)
4833         StartIdx = EltIdx - (EltIdx % Scale);
4834       if (EltIdx != StartIdx + j)
4835         return SDValue();
4836     }
4837     if (StartIdx == -1)
4838       MaskVec.push_back(-1);
4839     else
4840       MaskVec.push_back(StartIdx / Scale);
4841   }
4842
4843   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4844   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4845   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4846 }
4847
4848 /// getVZextMovL - Return a zero-extending vector move low node.
4849 ///
4850 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4851                             SDValue SrcOp, SelectionDAG &DAG,
4852                             const X86Subtarget *Subtarget, DebugLoc dl) {
4853   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4854     LoadSDNode *LD = NULL;
4855     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4856       LD = dyn_cast<LoadSDNode>(SrcOp);
4857     if (!LD) {
4858       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4859       // instead.
4860       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4861       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4862           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4863           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4864           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4865         // PR2108
4866         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4867         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4868                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4869                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4870                                                    OpVT,
4871                                                    SrcOp.getOperand(0)
4872                                                           .getOperand(0))));
4873       }
4874     }
4875   }
4876
4877   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4878                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4879                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4880                                              OpVT, SrcOp)));
4881 }
4882
4883 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4884 /// shuffles.
4885 static SDValue
4886 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4887   SDValue V1 = SVOp->getOperand(0);
4888   SDValue V2 = SVOp->getOperand(1);
4889   DebugLoc dl = SVOp->getDebugLoc();
4890   EVT VT = SVOp->getValueType(0);
4891
4892   SmallVector<std::pair<int, int>, 8> Locs;
4893   Locs.resize(4);
4894   SmallVector<int, 8> Mask1(4U, -1);
4895   SmallVector<int, 8> PermMask;
4896   SVOp->getMask(PermMask);
4897
4898   unsigned NumHi = 0;
4899   unsigned NumLo = 0;
4900   for (unsigned i = 0; i != 4; ++i) {
4901     int Idx = PermMask[i];
4902     if (Idx < 0) {
4903       Locs[i] = std::make_pair(-1, -1);
4904     } else {
4905       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4906       if (Idx < 4) {
4907         Locs[i] = std::make_pair(0, NumLo);
4908         Mask1[NumLo] = Idx;
4909         NumLo++;
4910       } else {
4911         Locs[i] = std::make_pair(1, NumHi);
4912         if (2+NumHi < 4)
4913           Mask1[2+NumHi] = Idx;
4914         NumHi++;
4915       }
4916     }
4917   }
4918
4919   if (NumLo <= 2 && NumHi <= 2) {
4920     // If no more than two elements come from either vector. This can be
4921     // implemented with two shuffles. First shuffle gather the elements.
4922     // The second shuffle, which takes the first shuffle as both of its
4923     // vector operands, put the elements into the right order.
4924     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4925
4926     SmallVector<int, 8> Mask2(4U, -1);
4927
4928     for (unsigned i = 0; i != 4; ++i) {
4929       if (Locs[i].first == -1)
4930         continue;
4931       else {
4932         unsigned Idx = (i < 2) ? 0 : 4;
4933         Idx += Locs[i].first * 2 + Locs[i].second;
4934         Mask2[i] = Idx;
4935       }
4936     }
4937
4938     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4939   } else if (NumLo == 3 || NumHi == 3) {
4940     // Otherwise, we must have three elements from one vector, call it X, and
4941     // one element from the other, call it Y.  First, use a shufps to build an
4942     // intermediate vector with the one element from Y and the element from X
4943     // that will be in the same half in the final destination (the indexes don't
4944     // matter). Then, use a shufps to build the final vector, taking the half
4945     // containing the element from Y from the intermediate, and the other half
4946     // from X.
4947     if (NumHi == 3) {
4948       // Normalize it so the 3 elements come from V1.
4949       CommuteVectorShuffleMask(PermMask, VT);
4950       std::swap(V1, V2);
4951     }
4952
4953     // Find the element from V2.
4954     unsigned HiIndex;
4955     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4956       int Val = PermMask[HiIndex];
4957       if (Val < 0)
4958         continue;
4959       if (Val >= 4)
4960         break;
4961     }
4962
4963     Mask1[0] = PermMask[HiIndex];
4964     Mask1[1] = -1;
4965     Mask1[2] = PermMask[HiIndex^1];
4966     Mask1[3] = -1;
4967     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4968
4969     if (HiIndex >= 2) {
4970       Mask1[0] = PermMask[0];
4971       Mask1[1] = PermMask[1];
4972       Mask1[2] = HiIndex & 1 ? 6 : 4;
4973       Mask1[3] = HiIndex & 1 ? 4 : 6;
4974       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4975     } else {
4976       Mask1[0] = HiIndex & 1 ? 2 : 0;
4977       Mask1[1] = HiIndex & 1 ? 0 : 2;
4978       Mask1[2] = PermMask[2];
4979       Mask1[3] = PermMask[3];
4980       if (Mask1[2] >= 0)
4981         Mask1[2] += 4;
4982       if (Mask1[3] >= 0)
4983         Mask1[3] += 4;
4984       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4985     }
4986   }
4987
4988   // Break it into (shuffle shuffle_hi, shuffle_lo).
4989   Locs.clear();
4990   SmallVector<int,8> LoMask(4U, -1);
4991   SmallVector<int,8> HiMask(4U, -1);
4992
4993   SmallVector<int,8> *MaskPtr = &LoMask;
4994   unsigned MaskIdx = 0;
4995   unsigned LoIdx = 0;
4996   unsigned HiIdx = 2;
4997   for (unsigned i = 0; i != 4; ++i) {
4998     if (i == 2) {
4999       MaskPtr = &HiMask;
5000       MaskIdx = 1;
5001       LoIdx = 0;
5002       HiIdx = 2;
5003     }
5004     int Idx = PermMask[i];
5005     if (Idx < 0) {
5006       Locs[i] = std::make_pair(-1, -1);
5007     } else if (Idx < 4) {
5008       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5009       (*MaskPtr)[LoIdx] = Idx;
5010       LoIdx++;
5011     } else {
5012       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5013       (*MaskPtr)[HiIdx] = Idx;
5014       HiIdx++;
5015     }
5016   }
5017
5018   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5019   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5020   SmallVector<int, 8> MaskOps;
5021   for (unsigned i = 0; i != 4; ++i) {
5022     if (Locs[i].first == -1) {
5023       MaskOps.push_back(-1);
5024     } else {
5025       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5026       MaskOps.push_back(Idx);
5027     }
5028   }
5029   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5030 }
5031
5032 static
5033 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5034                         bool HasSSE2) {
5035   SDValue V1 = Op.getOperand(0);
5036   SDValue V2 = Op.getOperand(1);
5037   EVT VT = Op.getValueType();
5038
5039   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5040
5041   if (HasSSE2 && VT == MVT::v2f64)
5042     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5043
5044   // v4f32 or v4i32
5045   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5046 }
5047
5048 static
5049 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5050   SDValue V1 = Op.getOperand(0);
5051   SDValue V2 = Op.getOperand(1);
5052   EVT VT = Op.getValueType();
5053
5054   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5055          "unsupported shuffle type");
5056
5057   if (V2.getOpcode() == ISD::UNDEF)
5058     V2 = V1;
5059
5060   // v4i32 or v4f32
5061   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5062 }
5063
5064 SDValue
5065 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5066   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5067   SDValue V1 = Op.getOperand(0);
5068   SDValue V2 = Op.getOperand(1);
5069   EVT VT = Op.getValueType();
5070   DebugLoc dl = Op.getDebugLoc();
5071   unsigned NumElems = VT.getVectorNumElements();
5072   bool isMMX = VT.getSizeInBits() == 64;
5073   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5074   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5075   bool V1IsSplat = false;
5076   bool V2IsSplat = false;
5077   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5078   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5079   MachineFunction &MF = DAG.getMachineFunction();
5080   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5081
5082   if (isZeroShuffle(SVOp))
5083     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5084
5085   // Promote splats to v4f32.
5086   if (SVOp->isSplat()) {
5087     if (isMMX || NumElems < 4)
5088       return Op;
5089     return PromoteSplat(SVOp, DAG);
5090   }
5091
5092   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5093   // do it!
5094   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5095     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5096     if (NewOp.getNode())
5097       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5098                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5099   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5100     // FIXME: Figure out a cleaner way to do this.
5101     // Try to make use of movq to zero out the top part.
5102     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5103       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5104       if (NewOp.getNode()) {
5105         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5106           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5107                               DAG, Subtarget, dl);
5108       }
5109     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5110       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5111       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5112         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5113                             DAG, Subtarget, dl);
5114     }
5115   }
5116
5117   if (X86::isPSHUFDMask(SVOp)) {
5118     // The actual implementation will match the mask in the if above and then
5119     // during isel it can match several different instructions, not only pshufd
5120     // as its name says, sad but true, emulate the behavior for now...
5121     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5122         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5123
5124     if (OptForSize && HasSSE2 && X86::isUNPCKL_v_undef_Mask(SVOp) &&
5125         VT == MVT::v4i32)
5126       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
5127
5128     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5129
5130     if (HasSSE2 && NumElems == 4)
5131       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5132
5133     if (HasSSE2 && NumElems == 2)
5134       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5135                                   TargetMask, DAG);
5136
5137     if (VT == MVT::v4f32)
5138       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5139                                   TargetMask, DAG);
5140   }
5141
5142   // Check if this can be converted into a logical shift.
5143   bool isLeft = false;
5144   unsigned ShAmt = 0;
5145   SDValue ShVal;
5146   bool isShift = getSubtarget()->hasSSE2() &&
5147     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5148   if (isShift && ShVal.hasOneUse()) {
5149     // If the shifted value has multiple uses, it may be cheaper to use
5150     // v_set0 + movlhps or movhlps, etc.
5151     EVT EltVT = VT.getVectorElementType();
5152     ShAmt *= EltVT.getSizeInBits();
5153     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5154   }
5155
5156   if (X86::isMOVLMask(SVOp)) {
5157     if (V1IsUndef)
5158       return V2;
5159     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5160       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5161     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5162       if (HasSSE2 && NumElems == 2)
5163         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5164
5165       if (NumElems == 4)
5166         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5167     }
5168   }
5169
5170   // FIXME: fold these into legal mask.
5171   if (!isMMX) {
5172     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5173       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5174
5175     if (X86::isMOVHLPSMask(SVOp))
5176       return getMOVHighToLow(Op, dl, DAG);
5177
5178     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5179       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5180
5181     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5182       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5183
5184     if (X86::isMOVLPMask(SVOp))
5185       return Op;
5186   }
5187
5188   if (ShouldXformToMOVHLPS(SVOp) ||
5189       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5190     return CommuteVectorShuffle(SVOp, DAG);
5191
5192   if (isShift) {
5193     // No better options. Use a vshl / vsrl.
5194     EVT EltVT = VT.getVectorElementType();
5195     ShAmt *= EltVT.getSizeInBits();
5196     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5197   }
5198
5199   bool Commuted = false;
5200   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5201   // 1,1,1,1 -> v8i16 though.
5202   V1IsSplat = isSplatVector(V1.getNode());
5203   V2IsSplat = isSplatVector(V2.getNode());
5204
5205   // Canonicalize the splat or undef, if present, to be on the RHS.
5206   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5207     Op = CommuteVectorShuffle(SVOp, DAG);
5208     SVOp = cast<ShuffleVectorSDNode>(Op);
5209     V1 = SVOp->getOperand(0);
5210     V2 = SVOp->getOperand(1);
5211     std::swap(V1IsSplat, V2IsSplat);
5212     std::swap(V1IsUndef, V2IsUndef);
5213     Commuted = true;
5214   }
5215
5216   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5217     // Shuffling low element of v1 into undef, just return v1.
5218     if (V2IsUndef)
5219       return V1;
5220     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5221     // the instruction selector will not match, so get a canonical MOVL with
5222     // swapped operands to undo the commute.
5223     return getMOVL(DAG, dl, VT, V2, V1);
5224   }
5225
5226   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
5227       X86::isUNPCKH_v_undef_Mask(SVOp) ||
5228       X86::isUNPCKLMask(SVOp) ||
5229       X86::isUNPCKHMask(SVOp))
5230     return Op;
5231
5232   if (V2IsSplat) {
5233     // Normalize mask so all entries that point to V2 points to its first
5234     // element then try to match unpck{h|l} again. If match, return a
5235     // new vector_shuffle with the corrected mask.
5236     SDValue NewMask = NormalizeMask(SVOp, DAG);
5237     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5238     if (NSVOp != SVOp) {
5239       if (X86::isUNPCKLMask(NSVOp, true)) {
5240         return NewMask;
5241       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5242         return NewMask;
5243       }
5244     }
5245   }
5246
5247   if (Commuted) {
5248     // Commute is back and try unpck* again.
5249     // FIXME: this seems wrong.
5250     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5251     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5252     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
5253         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
5254         X86::isUNPCKLMask(NewSVOp) ||
5255         X86::isUNPCKHMask(NewSVOp))
5256       return NewOp;
5257   }
5258
5259   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5260
5261   // Normalize the node to match x86 shuffle ops if needed
5262   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5263     return CommuteVectorShuffle(SVOp, DAG);
5264
5265   // Check for legal shuffle and return?
5266   SmallVector<int, 16> PermMask;
5267   SVOp->getMask(PermMask);
5268   if (isShuffleMaskLegal(PermMask, VT))
5269     return Op;
5270
5271   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5272   if (VT == MVT::v8i16) {
5273     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5274     if (NewOp.getNode())
5275       return NewOp;
5276   }
5277
5278   if (VT == MVT::v16i8) {
5279     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5280     if (NewOp.getNode())
5281       return NewOp;
5282   }
5283
5284   // Handle all 4 wide cases with a number of shuffles except for MMX.
5285   if (NumElems == 4 && !isMMX)
5286     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5287
5288   return SDValue();
5289 }
5290
5291 SDValue
5292 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5293                                                 SelectionDAG &DAG) const {
5294   EVT VT = Op.getValueType();
5295   DebugLoc dl = Op.getDebugLoc();
5296   if (VT.getSizeInBits() == 8) {
5297     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5298                                     Op.getOperand(0), Op.getOperand(1));
5299     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5300                                     DAG.getValueType(VT));
5301     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5302   } else if (VT.getSizeInBits() == 16) {
5303     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5304     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5305     if (Idx == 0)
5306       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5307                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5308                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5309                                                  MVT::v4i32,
5310                                                  Op.getOperand(0)),
5311                                      Op.getOperand(1)));
5312     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5313                                     Op.getOperand(0), Op.getOperand(1));
5314     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5315                                     DAG.getValueType(VT));
5316     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5317   } else if (VT == MVT::f32) {
5318     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5319     // the result back to FR32 register. It's only worth matching if the
5320     // result has a single use which is a store or a bitcast to i32.  And in
5321     // the case of a store, it's not worth it if the index is a constant 0,
5322     // because a MOVSSmr can be used instead, which is smaller and faster.
5323     if (!Op.hasOneUse())
5324       return SDValue();
5325     SDNode *User = *Op.getNode()->use_begin();
5326     if ((User->getOpcode() != ISD::STORE ||
5327          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5328           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5329         (User->getOpcode() != ISD::BIT_CONVERT ||
5330          User->getValueType(0) != MVT::i32))
5331       return SDValue();
5332     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5333                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5334                                               Op.getOperand(0)),
5335                                               Op.getOperand(1));
5336     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5337   } else if (VT == MVT::i32) {
5338     // ExtractPS works with constant index.
5339     if (isa<ConstantSDNode>(Op.getOperand(1)))
5340       return Op;
5341   }
5342   return SDValue();
5343 }
5344
5345
5346 SDValue
5347 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5348                                            SelectionDAG &DAG) const {
5349   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5350     return SDValue();
5351
5352   if (Subtarget->hasSSE41()) {
5353     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5354     if (Res.getNode())
5355       return Res;
5356   }
5357
5358   EVT VT = Op.getValueType();
5359   DebugLoc dl = Op.getDebugLoc();
5360   // TODO: handle v16i8.
5361   if (VT.getSizeInBits() == 16) {
5362     SDValue Vec = Op.getOperand(0);
5363     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5364     if (Idx == 0)
5365       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5366                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5367                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5368                                                  MVT::v4i32, Vec),
5369                                      Op.getOperand(1)));
5370     // Transform it so it match pextrw which produces a 32-bit result.
5371     EVT EltVT = MVT::i32;
5372     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5373                                     Op.getOperand(0), Op.getOperand(1));
5374     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5375                                     DAG.getValueType(VT));
5376     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5377   } else if (VT.getSizeInBits() == 32) {
5378     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5379     if (Idx == 0)
5380       return Op;
5381
5382     // SHUFPS the element to the lowest double word, then movss.
5383     int Mask[4] = { Idx, -1, -1, -1 };
5384     EVT VVT = Op.getOperand(0).getValueType();
5385     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5386                                        DAG.getUNDEF(VVT), Mask);
5387     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5388                        DAG.getIntPtrConstant(0));
5389   } else if (VT.getSizeInBits() == 64) {
5390     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5391     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5392     //        to match extract_elt for f64.
5393     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5394     if (Idx == 0)
5395       return Op;
5396
5397     // UNPCKHPD the element to the lowest double word, then movsd.
5398     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5399     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5400     int Mask[2] = { 1, -1 };
5401     EVT VVT = Op.getOperand(0).getValueType();
5402     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5403                                        DAG.getUNDEF(VVT), Mask);
5404     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5405                        DAG.getIntPtrConstant(0));
5406   }
5407
5408   return SDValue();
5409 }
5410
5411 SDValue
5412 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5413                                                SelectionDAG &DAG) const {
5414   EVT VT = Op.getValueType();
5415   EVT EltVT = VT.getVectorElementType();
5416   DebugLoc dl = Op.getDebugLoc();
5417
5418   SDValue N0 = Op.getOperand(0);
5419   SDValue N1 = Op.getOperand(1);
5420   SDValue N2 = Op.getOperand(2);
5421
5422   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5423       isa<ConstantSDNode>(N2)) {
5424     unsigned Opc;
5425     if (VT == MVT::v8i16)
5426       Opc = X86ISD::PINSRW;
5427     else if (VT == MVT::v4i16)
5428       Opc = X86ISD::MMX_PINSRW;
5429     else if (VT == MVT::v16i8)
5430       Opc = X86ISD::PINSRB;
5431     else
5432       Opc = X86ISD::PINSRB;
5433
5434     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5435     // argument.
5436     if (N1.getValueType() != MVT::i32)
5437       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5438     if (N2.getValueType() != MVT::i32)
5439       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5440     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5441   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5442     // Bits [7:6] of the constant are the source select.  This will always be
5443     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5444     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5445     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5446     // Bits [5:4] of the constant are the destination select.  This is the
5447     //  value of the incoming immediate.
5448     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5449     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5450     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5451     // Create this as a scalar to vector..
5452     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5453     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5454   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5455     // PINSR* works with constant index.
5456     return Op;
5457   }
5458   return SDValue();
5459 }
5460
5461 SDValue
5462 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5463   EVT VT = Op.getValueType();
5464   EVT EltVT = VT.getVectorElementType();
5465
5466   if (Subtarget->hasSSE41())
5467     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5468
5469   if (EltVT == MVT::i8)
5470     return SDValue();
5471
5472   DebugLoc dl = Op.getDebugLoc();
5473   SDValue N0 = Op.getOperand(0);
5474   SDValue N1 = Op.getOperand(1);
5475   SDValue N2 = Op.getOperand(2);
5476
5477   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5478     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5479     // as its second argument.
5480     if (N1.getValueType() != MVT::i32)
5481       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5482     if (N2.getValueType() != MVT::i32)
5483       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5484     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5485                        dl, VT, N0, N1, N2);
5486   }
5487   return SDValue();
5488 }
5489
5490 SDValue
5491 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5492   DebugLoc dl = Op.getDebugLoc();
5493
5494   if (Op.getValueType() == MVT::v1i64 &&
5495       Op.getOperand(0).getValueType() == MVT::i64)
5496     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5497
5498   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5499   EVT VT = MVT::v2i32;
5500   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5501   default: break;
5502   case MVT::v16i8:
5503   case MVT::v8i16:
5504     VT = MVT::v4i32;
5505     break;
5506   }
5507   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5508                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5509 }
5510
5511 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5512 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5513 // one of the above mentioned nodes. It has to be wrapped because otherwise
5514 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5515 // be used to form addressing mode. These wrapped nodes will be selected
5516 // into MOV32ri.
5517 SDValue
5518 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5519   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5520
5521   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5522   // global base reg.
5523   unsigned char OpFlag = 0;
5524   unsigned WrapperKind = X86ISD::Wrapper;
5525   CodeModel::Model M = getTargetMachine().getCodeModel();
5526
5527   if (Subtarget->isPICStyleRIPRel() &&
5528       (M == CodeModel::Small || M == CodeModel::Kernel))
5529     WrapperKind = X86ISD::WrapperRIP;
5530   else if (Subtarget->isPICStyleGOT())
5531     OpFlag = X86II::MO_GOTOFF;
5532   else if (Subtarget->isPICStyleStubPIC())
5533     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5534
5535   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5536                                              CP->getAlignment(),
5537                                              CP->getOffset(), OpFlag);
5538   DebugLoc DL = CP->getDebugLoc();
5539   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5540   // With PIC, the address is actually $g + Offset.
5541   if (OpFlag) {
5542     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5543                          DAG.getNode(X86ISD::GlobalBaseReg,
5544                                      DebugLoc(), getPointerTy()),
5545                          Result);
5546   }
5547
5548   return Result;
5549 }
5550
5551 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5552   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5553
5554   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5555   // global base reg.
5556   unsigned char OpFlag = 0;
5557   unsigned WrapperKind = X86ISD::Wrapper;
5558   CodeModel::Model M = getTargetMachine().getCodeModel();
5559
5560   if (Subtarget->isPICStyleRIPRel() &&
5561       (M == CodeModel::Small || M == CodeModel::Kernel))
5562     WrapperKind = X86ISD::WrapperRIP;
5563   else if (Subtarget->isPICStyleGOT())
5564     OpFlag = X86II::MO_GOTOFF;
5565   else if (Subtarget->isPICStyleStubPIC())
5566     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5567
5568   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5569                                           OpFlag);
5570   DebugLoc DL = JT->getDebugLoc();
5571   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5572
5573   // With PIC, the address is actually $g + Offset.
5574   if (OpFlag) {
5575     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5576                          DAG.getNode(X86ISD::GlobalBaseReg,
5577                                      DebugLoc(), getPointerTy()),
5578                          Result);
5579   }
5580
5581   return Result;
5582 }
5583
5584 SDValue
5585 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5586   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5587
5588   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5589   // global base reg.
5590   unsigned char OpFlag = 0;
5591   unsigned WrapperKind = X86ISD::Wrapper;
5592   CodeModel::Model M = getTargetMachine().getCodeModel();
5593
5594   if (Subtarget->isPICStyleRIPRel() &&
5595       (M == CodeModel::Small || M == CodeModel::Kernel))
5596     WrapperKind = X86ISD::WrapperRIP;
5597   else if (Subtarget->isPICStyleGOT())
5598     OpFlag = X86II::MO_GOTOFF;
5599   else if (Subtarget->isPICStyleStubPIC())
5600     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5601
5602   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5603
5604   DebugLoc DL = Op.getDebugLoc();
5605   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5606
5607
5608   // With PIC, the address is actually $g + Offset.
5609   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5610       !Subtarget->is64Bit()) {
5611     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5612                          DAG.getNode(X86ISD::GlobalBaseReg,
5613                                      DebugLoc(), getPointerTy()),
5614                          Result);
5615   }
5616
5617   return Result;
5618 }
5619
5620 SDValue
5621 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5622   // Create the TargetBlockAddressAddress node.
5623   unsigned char OpFlags =
5624     Subtarget->ClassifyBlockAddressReference();
5625   CodeModel::Model M = getTargetMachine().getCodeModel();
5626   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5627   DebugLoc dl = Op.getDebugLoc();
5628   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5629                                        /*isTarget=*/true, OpFlags);
5630
5631   if (Subtarget->isPICStyleRIPRel() &&
5632       (M == CodeModel::Small || M == CodeModel::Kernel))
5633     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5634   else
5635     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5636
5637   // With PIC, the address is actually $g + Offset.
5638   if (isGlobalRelativeToPICBase(OpFlags)) {
5639     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5640                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5641                          Result);
5642   }
5643
5644   return Result;
5645 }
5646
5647 SDValue
5648 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5649                                       int64_t Offset,
5650                                       SelectionDAG &DAG) const {
5651   // Create the TargetGlobalAddress node, folding in the constant
5652   // offset if it is legal.
5653   unsigned char OpFlags =
5654     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5655   CodeModel::Model M = getTargetMachine().getCodeModel();
5656   SDValue Result;
5657   if (OpFlags == X86II::MO_NO_FLAG &&
5658       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5659     // A direct static reference to a global.
5660     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5661     Offset = 0;
5662   } else {
5663     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5664   }
5665
5666   if (Subtarget->isPICStyleRIPRel() &&
5667       (M == CodeModel::Small || M == CodeModel::Kernel))
5668     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5669   else
5670     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5671
5672   // With PIC, the address is actually $g + Offset.
5673   if (isGlobalRelativeToPICBase(OpFlags)) {
5674     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5675                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5676                          Result);
5677   }
5678
5679   // For globals that require a load from a stub to get the address, emit the
5680   // load.
5681   if (isGlobalStubReference(OpFlags))
5682     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5683                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5684
5685   // If there was a non-zero offset that we didn't fold, create an explicit
5686   // addition for it.
5687   if (Offset != 0)
5688     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5689                          DAG.getConstant(Offset, getPointerTy()));
5690
5691   return Result;
5692 }
5693
5694 SDValue
5695 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5696   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5697   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5698   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5699 }
5700
5701 static SDValue
5702 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5703            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5704            unsigned char OperandFlags) {
5705   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5706   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5707   DebugLoc dl = GA->getDebugLoc();
5708   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5709                                            GA->getValueType(0),
5710                                            GA->getOffset(),
5711                                            OperandFlags);
5712   if (InFlag) {
5713     SDValue Ops[] = { Chain,  TGA, *InFlag };
5714     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5715   } else {
5716     SDValue Ops[]  = { Chain, TGA };
5717     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5718   }
5719
5720   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5721   MFI->setAdjustsStack(true);
5722
5723   SDValue Flag = Chain.getValue(1);
5724   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5725 }
5726
5727 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5728 static SDValue
5729 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5730                                 const EVT PtrVT) {
5731   SDValue InFlag;
5732   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5733   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5734                                      DAG.getNode(X86ISD::GlobalBaseReg,
5735                                                  DebugLoc(), PtrVT), InFlag);
5736   InFlag = Chain.getValue(1);
5737
5738   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5739 }
5740
5741 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5742 static SDValue
5743 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5744                                 const EVT PtrVT) {
5745   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5746                     X86::RAX, X86II::MO_TLSGD);
5747 }
5748
5749 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5750 // "local exec" model.
5751 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5752                                    const EVT PtrVT, TLSModel::Model model,
5753                                    bool is64Bit) {
5754   DebugLoc dl = GA->getDebugLoc();
5755   // Get the Thread Pointer
5756   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5757                              DebugLoc(), PtrVT,
5758                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5759                                              MVT::i32));
5760
5761   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5762                                       NULL, 0, false, false, 0);
5763
5764   unsigned char OperandFlags = 0;
5765   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5766   // initialexec.
5767   unsigned WrapperKind = X86ISD::Wrapper;
5768   if (model == TLSModel::LocalExec) {
5769     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5770   } else if (is64Bit) {
5771     assert(model == TLSModel::InitialExec);
5772     OperandFlags = X86II::MO_GOTTPOFF;
5773     WrapperKind = X86ISD::WrapperRIP;
5774   } else {
5775     assert(model == TLSModel::InitialExec);
5776     OperandFlags = X86II::MO_INDNTPOFF;
5777   }
5778
5779   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5780   // exec)
5781   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5782                                            GA->getValueType(0),
5783                                            GA->getOffset(), OperandFlags);
5784   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5785
5786   if (model == TLSModel::InitialExec)
5787     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5788                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5789
5790   // The address of the thread local variable is the add of the thread
5791   // pointer with the offset of the variable.
5792   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5793 }
5794
5795 SDValue
5796 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5797
5798   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5799   const GlobalValue *GV = GA->getGlobal();
5800
5801   if (Subtarget->isTargetELF()) {
5802     // TODO: implement the "local dynamic" model
5803     // TODO: implement the "initial exec"model for pic executables
5804
5805     // If GV is an alias then use the aliasee for determining
5806     // thread-localness.
5807     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5808       GV = GA->resolveAliasedGlobal(false);
5809
5810     TLSModel::Model model
5811       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5812
5813     switch (model) {
5814       case TLSModel::GeneralDynamic:
5815       case TLSModel::LocalDynamic: // not implemented
5816         if (Subtarget->is64Bit())
5817           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5818         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5819
5820       case TLSModel::InitialExec:
5821       case TLSModel::LocalExec:
5822         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5823                                    Subtarget->is64Bit());
5824     }
5825   } else if (Subtarget->isTargetDarwin()) {
5826     // Darwin only has one model of TLS.  Lower to that.
5827     unsigned char OpFlag = 0;
5828     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5829                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5830
5831     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5832     // global base reg.
5833     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5834                   !Subtarget->is64Bit();
5835     if (PIC32)
5836       OpFlag = X86II::MO_TLVP_PIC_BASE;
5837     else
5838       OpFlag = X86II::MO_TLVP;
5839     DebugLoc DL = Op.getDebugLoc();
5840     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5841                                                 getPointerTy(),
5842                                                 GA->getOffset(), OpFlag);
5843     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5844
5845     // With PIC32, the address is actually $g + Offset.
5846     if (PIC32)
5847       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5848                            DAG.getNode(X86ISD::GlobalBaseReg,
5849                                        DebugLoc(), getPointerTy()),
5850                            Offset);
5851
5852     // Lowering the machine isd will make sure everything is in the right
5853     // location.
5854     SDValue Args[] = { Offset };
5855     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5856
5857     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5858     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5859     MFI->setAdjustsStack(true);
5860
5861     // And our return value (tls address) is in the standard call return value
5862     // location.
5863     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5864     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5865   }
5866
5867   assert(false &&
5868          "TLS not implemented for this target.");
5869
5870   llvm_unreachable("Unreachable");
5871   return SDValue();
5872 }
5873
5874
5875 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5876 /// take a 2 x i32 value to shift plus a shift amount.
5877 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5878   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5879   EVT VT = Op.getValueType();
5880   unsigned VTBits = VT.getSizeInBits();
5881   DebugLoc dl = Op.getDebugLoc();
5882   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5883   SDValue ShOpLo = Op.getOperand(0);
5884   SDValue ShOpHi = Op.getOperand(1);
5885   SDValue ShAmt  = Op.getOperand(2);
5886   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5887                                      DAG.getConstant(VTBits - 1, MVT::i8))
5888                        : DAG.getConstant(0, VT);
5889
5890   SDValue Tmp2, Tmp3;
5891   if (Op.getOpcode() == ISD::SHL_PARTS) {
5892     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5893     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5894   } else {
5895     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5896     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5897   }
5898
5899   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5900                                 DAG.getConstant(VTBits, MVT::i8));
5901   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5902                              AndNode, DAG.getConstant(0, MVT::i8));
5903
5904   SDValue Hi, Lo;
5905   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5906   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5907   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5908
5909   if (Op.getOpcode() == ISD::SHL_PARTS) {
5910     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5911     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5912   } else {
5913     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5914     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5915   }
5916
5917   SDValue Ops[2] = { Lo, Hi };
5918   return DAG.getMergeValues(Ops, 2, dl);
5919 }
5920
5921 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5922                                            SelectionDAG &DAG) const {
5923   EVT SrcVT = Op.getOperand(0).getValueType();
5924
5925   if (SrcVT.isVector()) {
5926     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5927       return Op;
5928     }
5929     return SDValue();
5930   }
5931
5932   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5933          "Unknown SINT_TO_FP to lower!");
5934
5935   // These are really Legal; return the operand so the caller accepts it as
5936   // Legal.
5937   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5938     return Op;
5939   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5940       Subtarget->is64Bit()) {
5941     return Op;
5942   }
5943
5944   DebugLoc dl = Op.getDebugLoc();
5945   unsigned Size = SrcVT.getSizeInBits()/8;
5946   MachineFunction &MF = DAG.getMachineFunction();
5947   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5948   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5949   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5950                                StackSlot,
5951                                PseudoSourceValue::getFixedStack(SSFI), 0,
5952                                false, false, 0);
5953   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5954 }
5955
5956 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5957                                      SDValue StackSlot,
5958                                      SelectionDAG &DAG) const {
5959   // Build the FILD
5960   DebugLoc dl = Op.getDebugLoc();
5961   SDVTList Tys;
5962   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5963   if (useSSE)
5964     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5965   else
5966     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5967   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5968   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5969                                Tys, Ops, array_lengthof(Ops));
5970
5971   if (useSSE) {
5972     Chain = Result.getValue(1);
5973     SDValue InFlag = Result.getValue(2);
5974
5975     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5976     // shouldn't be necessary except that RFP cannot be live across
5977     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5978     MachineFunction &MF = DAG.getMachineFunction();
5979     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5980     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5981     Tys = DAG.getVTList(MVT::Other);
5982     SDValue Ops[] = {
5983       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5984     };
5985     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5986     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5987                          PseudoSourceValue::getFixedStack(SSFI), 0,
5988                          false, false, 0);
5989   }
5990
5991   return Result;
5992 }
5993
5994 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5995 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5996                                                SelectionDAG &DAG) const {
5997   // This algorithm is not obvious. Here it is in C code, more or less:
5998   /*
5999     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6000       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6001       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6002
6003       // Copy ints to xmm registers.
6004       __m128i xh = _mm_cvtsi32_si128( hi );
6005       __m128i xl = _mm_cvtsi32_si128( lo );
6006
6007       // Combine into low half of a single xmm register.
6008       __m128i x = _mm_unpacklo_epi32( xh, xl );
6009       __m128d d;
6010       double sd;
6011
6012       // Merge in appropriate exponents to give the integer bits the right
6013       // magnitude.
6014       x = _mm_unpacklo_epi32( x, exp );
6015
6016       // Subtract away the biases to deal with the IEEE-754 double precision
6017       // implicit 1.
6018       d = _mm_sub_pd( (__m128d) x, bias );
6019
6020       // All conversions up to here are exact. The correctly rounded result is
6021       // calculated using the current rounding mode using the following
6022       // horizontal add.
6023       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6024       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6025                                 // store doesn't really need to be here (except
6026                                 // maybe to zero the other double)
6027       return sd;
6028     }
6029   */
6030
6031   DebugLoc dl = Op.getDebugLoc();
6032   LLVMContext *Context = DAG.getContext();
6033
6034   // Build some magic constants.
6035   std::vector<Constant*> CV0;
6036   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6037   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6038   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6039   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6040   Constant *C0 = ConstantVector::get(CV0);
6041   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6042
6043   std::vector<Constant*> CV1;
6044   CV1.push_back(
6045     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6046   CV1.push_back(
6047     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6048   Constant *C1 = ConstantVector::get(CV1);
6049   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6050
6051   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6052                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6053                                         Op.getOperand(0),
6054                                         DAG.getIntPtrConstant(1)));
6055   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6056                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6057                                         Op.getOperand(0),
6058                                         DAG.getIntPtrConstant(0)));
6059   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6060   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6061                               PseudoSourceValue::getConstantPool(), 0,
6062                               false, false, 16);
6063   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6064   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6065   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6066                               PseudoSourceValue::getConstantPool(), 0,
6067                               false, false, 16);
6068   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6069
6070   // Add the halves; easiest way is to swap them into another reg first.
6071   int ShufMask[2] = { 1, -1 };
6072   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6073                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6074   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6075   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6076                      DAG.getIntPtrConstant(0));
6077 }
6078
6079 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6080 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6081                                                SelectionDAG &DAG) const {
6082   DebugLoc dl = Op.getDebugLoc();
6083   // FP constant to bias correct the final result.
6084   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6085                                    MVT::f64);
6086
6087   // Load the 32-bit value into an XMM register.
6088   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6089                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6090                                          Op.getOperand(0),
6091                                          DAG.getIntPtrConstant(0)));
6092
6093   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6094                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6095                      DAG.getIntPtrConstant(0));
6096
6097   // Or the load with the bias.
6098   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6099                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6100                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6101                                                    MVT::v2f64, Load)),
6102                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6103                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6104                                                    MVT::v2f64, Bias)));
6105   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6106                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6107                    DAG.getIntPtrConstant(0));
6108
6109   // Subtract the bias.
6110   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6111
6112   // Handle final rounding.
6113   EVT DestVT = Op.getValueType();
6114
6115   if (DestVT.bitsLT(MVT::f64)) {
6116     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6117                        DAG.getIntPtrConstant(0));
6118   } else if (DestVT.bitsGT(MVT::f64)) {
6119     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6120   }
6121
6122   // Handle final rounding.
6123   return Sub;
6124 }
6125
6126 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6127                                            SelectionDAG &DAG) const {
6128   SDValue N0 = Op.getOperand(0);
6129   DebugLoc dl = Op.getDebugLoc();
6130
6131   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6132   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6133   // the optimization here.
6134   if (DAG.SignBitIsZero(N0))
6135     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6136
6137   EVT SrcVT = N0.getValueType();
6138   EVT DstVT = Op.getValueType();
6139   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6140     return LowerUINT_TO_FP_i64(Op, DAG);
6141   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6142     return LowerUINT_TO_FP_i32(Op, DAG);
6143
6144   // Make a 64-bit buffer, and use it to build an FILD.
6145   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6146   if (SrcVT == MVT::i32) {
6147     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6148     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6149                                      getPointerTy(), StackSlot, WordOff);
6150     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6151                                   StackSlot, NULL, 0, false, false, 0);
6152     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6153                                   OffsetSlot, NULL, 0, false, false, 0);
6154     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6155     return Fild;
6156   }
6157
6158   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6159   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6160                                 StackSlot, NULL, 0, false, false, 0);
6161   // For i64 source, we need to add the appropriate power of 2 if the input
6162   // was negative.  This is the same as the optimization in
6163   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6164   // we must be careful to do the computation in x87 extended precision, not
6165   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6166   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6167   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6168   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6169
6170   APInt FF(32, 0x5F800000ULL);
6171
6172   // Check whether the sign bit is set.
6173   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6174                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6175                                  ISD::SETLT);
6176
6177   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6178   SDValue FudgePtr = DAG.getConstantPool(
6179                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6180                                          getPointerTy());
6181
6182   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6183   SDValue Zero = DAG.getIntPtrConstant(0);
6184   SDValue Four = DAG.getIntPtrConstant(4);
6185   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6186                                Zero, Four);
6187   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6188
6189   // Load the value out, extending it from f32 to f80.
6190   // FIXME: Avoid the extend by constructing the right constant pool?
6191   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6192                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6193                                  0, MVT::f32, false, false, 4);
6194   // Extend everything to 80 bits to force it to be done on x87.
6195   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6196   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6197 }
6198
6199 std::pair<SDValue,SDValue> X86TargetLowering::
6200 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6201   DebugLoc dl = Op.getDebugLoc();
6202
6203   EVT DstTy = Op.getValueType();
6204
6205   if (!IsSigned) {
6206     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6207     DstTy = MVT::i64;
6208   }
6209
6210   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6211          DstTy.getSimpleVT() >= MVT::i16 &&
6212          "Unknown FP_TO_SINT to lower!");
6213
6214   // These are really Legal.
6215   if (DstTy == MVT::i32 &&
6216       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6217     return std::make_pair(SDValue(), SDValue());
6218   if (Subtarget->is64Bit() &&
6219       DstTy == MVT::i64 &&
6220       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6221     return std::make_pair(SDValue(), SDValue());
6222
6223   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6224   // stack slot.
6225   MachineFunction &MF = DAG.getMachineFunction();
6226   unsigned MemSize = DstTy.getSizeInBits()/8;
6227   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6228   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6229
6230   unsigned Opc;
6231   switch (DstTy.getSimpleVT().SimpleTy) {
6232   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6233   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6234   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6235   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6236   }
6237
6238   SDValue Chain = DAG.getEntryNode();
6239   SDValue Value = Op.getOperand(0);
6240   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6241     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6242     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6243                          PseudoSourceValue::getFixedStack(SSFI), 0,
6244                          false, false, 0);
6245     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6246     SDValue Ops[] = {
6247       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6248     };
6249     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6250     Chain = Value.getValue(1);
6251     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6252     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6253   }
6254
6255   // Build the FP_TO_INT*_IN_MEM
6256   SDValue Ops[] = { Chain, Value, StackSlot };
6257   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6258
6259   return std::make_pair(FIST, StackSlot);
6260 }
6261
6262 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6263                                            SelectionDAG &DAG) const {
6264   if (Op.getValueType().isVector()) {
6265     if (Op.getValueType() == MVT::v2i32 &&
6266         Op.getOperand(0).getValueType() == MVT::v2f64) {
6267       return Op;
6268     }
6269     return SDValue();
6270   }
6271
6272   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6273   SDValue FIST = Vals.first, StackSlot = Vals.second;
6274   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6275   if (FIST.getNode() == 0) return Op;
6276
6277   // Load the result.
6278   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6279                      FIST, StackSlot, NULL, 0, false, false, 0);
6280 }
6281
6282 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6283                                            SelectionDAG &DAG) const {
6284   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6285   SDValue FIST = Vals.first, StackSlot = Vals.second;
6286   assert(FIST.getNode() && "Unexpected failure");
6287
6288   // Load the result.
6289   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6290                      FIST, StackSlot, NULL, 0, false, false, 0);
6291 }
6292
6293 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6294                                      SelectionDAG &DAG) const {
6295   LLVMContext *Context = DAG.getContext();
6296   DebugLoc dl = Op.getDebugLoc();
6297   EVT VT = Op.getValueType();
6298   EVT EltVT = VT;
6299   if (VT.isVector())
6300     EltVT = VT.getVectorElementType();
6301   std::vector<Constant*> CV;
6302   if (EltVT == MVT::f64) {
6303     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6304     CV.push_back(C);
6305     CV.push_back(C);
6306   } else {
6307     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6308     CV.push_back(C);
6309     CV.push_back(C);
6310     CV.push_back(C);
6311     CV.push_back(C);
6312   }
6313   Constant *C = ConstantVector::get(CV);
6314   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6315   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6316                              PseudoSourceValue::getConstantPool(), 0,
6317                              false, false, 16);
6318   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6319 }
6320
6321 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6322   LLVMContext *Context = DAG.getContext();
6323   DebugLoc dl = Op.getDebugLoc();
6324   EVT VT = Op.getValueType();
6325   EVT EltVT = VT;
6326   if (VT.isVector())
6327     EltVT = VT.getVectorElementType();
6328   std::vector<Constant*> CV;
6329   if (EltVT == MVT::f64) {
6330     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6331     CV.push_back(C);
6332     CV.push_back(C);
6333   } else {
6334     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6335     CV.push_back(C);
6336     CV.push_back(C);
6337     CV.push_back(C);
6338     CV.push_back(C);
6339   }
6340   Constant *C = ConstantVector::get(CV);
6341   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6342   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6343                              PseudoSourceValue::getConstantPool(), 0,
6344                              false, false, 16);
6345   if (VT.isVector()) {
6346     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6347                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6348                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6349                                 Op.getOperand(0)),
6350                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6351   } else {
6352     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6353   }
6354 }
6355
6356 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6357   LLVMContext *Context = DAG.getContext();
6358   SDValue Op0 = Op.getOperand(0);
6359   SDValue Op1 = Op.getOperand(1);
6360   DebugLoc dl = Op.getDebugLoc();
6361   EVT VT = Op.getValueType();
6362   EVT SrcVT = Op1.getValueType();
6363
6364   // If second operand is smaller, extend it first.
6365   if (SrcVT.bitsLT(VT)) {
6366     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6367     SrcVT = VT;
6368   }
6369   // And if it is bigger, shrink it first.
6370   if (SrcVT.bitsGT(VT)) {
6371     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6372     SrcVT = VT;
6373   }
6374
6375   // At this point the operands and the result should have the same
6376   // type, and that won't be f80 since that is not custom lowered.
6377
6378   // First get the sign bit of second operand.
6379   std::vector<Constant*> CV;
6380   if (SrcVT == MVT::f64) {
6381     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6382     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6383   } else {
6384     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6385     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6386     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6387     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6388   }
6389   Constant *C = ConstantVector::get(CV);
6390   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6391   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6392                               PseudoSourceValue::getConstantPool(), 0,
6393                               false, false, 16);
6394   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6395
6396   // Shift sign bit right or left if the two operands have different types.
6397   if (SrcVT.bitsGT(VT)) {
6398     // Op0 is MVT::f32, Op1 is MVT::f64.
6399     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6400     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6401                           DAG.getConstant(32, MVT::i32));
6402     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6403     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6404                           DAG.getIntPtrConstant(0));
6405   }
6406
6407   // Clear first operand sign bit.
6408   CV.clear();
6409   if (VT == MVT::f64) {
6410     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6411     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6412   } else {
6413     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6414     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6415     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6416     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6417   }
6418   C = ConstantVector::get(CV);
6419   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6420   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6421                               PseudoSourceValue::getConstantPool(), 0,
6422                               false, false, 16);
6423   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6424
6425   // Or the value with the sign bit.
6426   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6427 }
6428
6429 /// Emit nodes that will be selected as "test Op0,Op0", or something
6430 /// equivalent.
6431 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6432                                     SelectionDAG &DAG) const {
6433   DebugLoc dl = Op.getDebugLoc();
6434
6435   // CF and OF aren't always set the way we want. Determine which
6436   // of these we need.
6437   bool NeedCF = false;
6438   bool NeedOF = false;
6439   switch (X86CC) {
6440   default: break;
6441   case X86::COND_A: case X86::COND_AE:
6442   case X86::COND_B: case X86::COND_BE:
6443     NeedCF = true;
6444     break;
6445   case X86::COND_G: case X86::COND_GE:
6446   case X86::COND_L: case X86::COND_LE:
6447   case X86::COND_O: case X86::COND_NO:
6448     NeedOF = true;
6449     break;
6450   }
6451
6452   // See if we can use the EFLAGS value from the operand instead of
6453   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6454   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6455   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6456     // Emit a CMP with 0, which is the TEST pattern.
6457     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6458                        DAG.getConstant(0, Op.getValueType()));
6459
6460   unsigned Opcode = 0;
6461   unsigned NumOperands = 0;
6462   switch (Op.getNode()->getOpcode()) {
6463   case ISD::ADD:
6464     // Due to an isel shortcoming, be conservative if this add is likely to be
6465     // selected as part of a load-modify-store instruction. When the root node
6466     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6467     // uses of other nodes in the match, such as the ADD in this case. This
6468     // leads to the ADD being left around and reselected, with the result being
6469     // two adds in the output.  Alas, even if none our users are stores, that
6470     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6471     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6472     // climbing the DAG back to the root, and it doesn't seem to be worth the
6473     // effort.
6474     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6475            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6476       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6477         goto default_case;
6478
6479     if (ConstantSDNode *C =
6480         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6481       // An add of one will be selected as an INC.
6482       if (C->getAPIntValue() == 1) {
6483         Opcode = X86ISD::INC;
6484         NumOperands = 1;
6485         break;
6486       }
6487
6488       // An add of negative one (subtract of one) will be selected as a DEC.
6489       if (C->getAPIntValue().isAllOnesValue()) {
6490         Opcode = X86ISD::DEC;
6491         NumOperands = 1;
6492         break;
6493       }
6494     }
6495
6496     // Otherwise use a regular EFLAGS-setting add.
6497     Opcode = X86ISD::ADD;
6498     NumOperands = 2;
6499     break;
6500   case ISD::AND: {
6501     // If the primary and result isn't used, don't bother using X86ISD::AND,
6502     // because a TEST instruction will be better.
6503     bool NonFlagUse = false;
6504     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6505            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6506       SDNode *User = *UI;
6507       unsigned UOpNo = UI.getOperandNo();
6508       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6509         // Look pass truncate.
6510         UOpNo = User->use_begin().getOperandNo();
6511         User = *User->use_begin();
6512       }
6513
6514       if (User->getOpcode() != ISD::BRCOND &&
6515           User->getOpcode() != ISD::SETCC &&
6516           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6517         NonFlagUse = true;
6518         break;
6519       }
6520     }
6521
6522     if (!NonFlagUse)
6523       break;
6524   }
6525     // FALL THROUGH
6526   case ISD::SUB:
6527   case ISD::OR:
6528   case ISD::XOR:
6529     // Due to the ISEL shortcoming noted above, be conservative if this op is
6530     // likely to be selected as part of a load-modify-store instruction.
6531     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6532            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6533       if (UI->getOpcode() == ISD::STORE)
6534         goto default_case;
6535
6536     // Otherwise use a regular EFLAGS-setting instruction.
6537     switch (Op.getNode()->getOpcode()) {
6538     default: llvm_unreachable("unexpected operator!");
6539     case ISD::SUB: Opcode = X86ISD::SUB; break;
6540     case ISD::OR:  Opcode = X86ISD::OR;  break;
6541     case ISD::XOR: Opcode = X86ISD::XOR; break;
6542     case ISD::AND: Opcode = X86ISD::AND; break;
6543     }
6544
6545     NumOperands = 2;
6546     break;
6547   case X86ISD::ADD:
6548   case X86ISD::SUB:
6549   case X86ISD::INC:
6550   case X86ISD::DEC:
6551   case X86ISD::OR:
6552   case X86ISD::XOR:
6553   case X86ISD::AND:
6554     return SDValue(Op.getNode(), 1);
6555   default:
6556   default_case:
6557     break;
6558   }
6559
6560   if (Opcode == 0)
6561     // Emit a CMP with 0, which is the TEST pattern.
6562     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6563                        DAG.getConstant(0, Op.getValueType()));
6564
6565   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6566   SmallVector<SDValue, 4> Ops;
6567   for (unsigned i = 0; i != NumOperands; ++i)
6568     Ops.push_back(Op.getOperand(i));
6569
6570   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6571   DAG.ReplaceAllUsesWith(Op, New);
6572   return SDValue(New.getNode(), 1);
6573 }
6574
6575 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6576 /// equivalent.
6577 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6578                                    SelectionDAG &DAG) const {
6579   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6580     if (C->getAPIntValue() == 0)
6581       return EmitTest(Op0, X86CC, DAG);
6582
6583   DebugLoc dl = Op0.getDebugLoc();
6584   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6585 }
6586
6587 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6588 /// if it's possible.
6589 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6590                                      DebugLoc dl, SelectionDAG &DAG) const {
6591   SDValue Op0 = And.getOperand(0);
6592   SDValue Op1 = And.getOperand(1);
6593   if (Op0.getOpcode() == ISD::TRUNCATE)
6594     Op0 = Op0.getOperand(0);
6595   if (Op1.getOpcode() == ISD::TRUNCATE)
6596     Op1 = Op1.getOperand(0);
6597
6598   SDValue LHS, RHS;
6599   if (Op1.getOpcode() == ISD::SHL)
6600     std::swap(Op0, Op1);
6601   if (Op0.getOpcode() == ISD::SHL) {
6602     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6603       if (And00C->getZExtValue() == 1) {
6604         // If we looked past a truncate, check that it's only truncating away
6605         // known zeros.
6606         unsigned BitWidth = Op0.getValueSizeInBits();
6607         unsigned AndBitWidth = And.getValueSizeInBits();
6608         if (BitWidth > AndBitWidth) {
6609           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6610           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6611           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6612             return SDValue();
6613         }
6614         LHS = Op1;
6615         RHS = Op0.getOperand(1);
6616       }
6617   } else if (Op1.getOpcode() == ISD::Constant) {
6618     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6619     SDValue AndLHS = Op0;
6620     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6621       LHS = AndLHS.getOperand(0);
6622       RHS = AndLHS.getOperand(1);
6623     }
6624   }
6625
6626   if (LHS.getNode()) {
6627     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6628     // instruction.  Since the shift amount is in-range-or-undefined, we know
6629     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6630     // the encoding for the i16 version is larger than the i32 version.
6631     // Also promote i16 to i32 for performance / code size reason.
6632     if (LHS.getValueType() == MVT::i8 ||
6633         LHS.getValueType() == MVT::i16)
6634       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6635
6636     // If the operand types disagree, extend the shift amount to match.  Since
6637     // BT ignores high bits (like shifts) we can use anyextend.
6638     if (LHS.getValueType() != RHS.getValueType())
6639       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6640
6641     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6642     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6643     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6644                        DAG.getConstant(Cond, MVT::i8), BT);
6645   }
6646
6647   return SDValue();
6648 }
6649
6650 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6651   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6652   SDValue Op0 = Op.getOperand(0);
6653   SDValue Op1 = Op.getOperand(1);
6654   DebugLoc dl = Op.getDebugLoc();
6655   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6656
6657   // Optimize to BT if possible.
6658   // Lower (X & (1 << N)) == 0 to BT(X, N).
6659   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6660   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6661   if (Op0.getOpcode() == ISD::AND &&
6662       Op0.hasOneUse() &&
6663       Op1.getOpcode() == ISD::Constant &&
6664       cast<ConstantSDNode>(Op1)->isNullValue() &&
6665       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6666     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6667     if (NewSetCC.getNode())
6668       return NewSetCC;
6669   }
6670
6671   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6672   if (Op0.getOpcode() == X86ISD::SETCC &&
6673       Op1.getOpcode() == ISD::Constant &&
6674       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6675        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6676       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6677     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6678     bool Invert = (CC == ISD::SETNE) ^
6679       cast<ConstantSDNode>(Op1)->isNullValue();
6680     if (Invert)
6681       CCode = X86::GetOppositeBranchCondition(CCode);
6682     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6683                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6684   }
6685
6686   bool isFP = Op1.getValueType().isFloatingPoint();
6687   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6688   if (X86CC == X86::COND_INVALID)
6689     return SDValue();
6690
6691   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6692
6693   // Use sbb x, x to materialize carry bit into a GPR.
6694   if (X86CC == X86::COND_B)
6695     return DAG.getNode(ISD::AND, dl, MVT::i8,
6696                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6697                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6698                        DAG.getConstant(1, MVT::i8));
6699
6700   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6701                      DAG.getConstant(X86CC, MVT::i8), Cond);
6702 }
6703
6704 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6705   SDValue Cond;
6706   SDValue Op0 = Op.getOperand(0);
6707   SDValue Op1 = Op.getOperand(1);
6708   SDValue CC = Op.getOperand(2);
6709   EVT VT = Op.getValueType();
6710   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6711   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6712   DebugLoc dl = Op.getDebugLoc();
6713
6714   if (isFP) {
6715     unsigned SSECC = 8;
6716     EVT VT0 = Op0.getValueType();
6717     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6718     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6719     bool Swap = false;
6720
6721     switch (SetCCOpcode) {
6722     default: break;
6723     case ISD::SETOEQ:
6724     case ISD::SETEQ:  SSECC = 0; break;
6725     case ISD::SETOGT:
6726     case ISD::SETGT: Swap = true; // Fallthrough
6727     case ISD::SETLT:
6728     case ISD::SETOLT: SSECC = 1; break;
6729     case ISD::SETOGE:
6730     case ISD::SETGE: Swap = true; // Fallthrough
6731     case ISD::SETLE:
6732     case ISD::SETOLE: SSECC = 2; break;
6733     case ISD::SETUO:  SSECC = 3; break;
6734     case ISD::SETUNE:
6735     case ISD::SETNE:  SSECC = 4; break;
6736     case ISD::SETULE: Swap = true;
6737     case ISD::SETUGE: SSECC = 5; break;
6738     case ISD::SETULT: Swap = true;
6739     case ISD::SETUGT: SSECC = 6; break;
6740     case ISD::SETO:   SSECC = 7; break;
6741     }
6742     if (Swap)
6743       std::swap(Op0, Op1);
6744
6745     // In the two special cases we can't handle, emit two comparisons.
6746     if (SSECC == 8) {
6747       if (SetCCOpcode == ISD::SETUEQ) {
6748         SDValue UNORD, EQ;
6749         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6750         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6751         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6752       }
6753       else if (SetCCOpcode == ISD::SETONE) {
6754         SDValue ORD, NEQ;
6755         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6756         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6757         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6758       }
6759       llvm_unreachable("Illegal FP comparison");
6760     }
6761     // Handle all other FP comparisons here.
6762     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6763   }
6764
6765   // We are handling one of the integer comparisons here.  Since SSE only has
6766   // GT and EQ comparisons for integer, swapping operands and multiple
6767   // operations may be required for some comparisons.
6768   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6769   bool Swap = false, Invert = false, FlipSigns = false;
6770
6771   switch (VT.getSimpleVT().SimpleTy) {
6772   default: break;
6773   case MVT::v8i8:
6774   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6775   case MVT::v4i16:
6776   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6777   case MVT::v2i32:
6778   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6779   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6780   }
6781
6782   switch (SetCCOpcode) {
6783   default: break;
6784   case ISD::SETNE:  Invert = true;
6785   case ISD::SETEQ:  Opc = EQOpc; break;
6786   case ISD::SETLT:  Swap = true;
6787   case ISD::SETGT:  Opc = GTOpc; break;
6788   case ISD::SETGE:  Swap = true;
6789   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6790   case ISD::SETULT: Swap = true;
6791   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6792   case ISD::SETUGE: Swap = true;
6793   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6794   }
6795   if (Swap)
6796     std::swap(Op0, Op1);
6797
6798   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6799   // bits of the inputs before performing those operations.
6800   if (FlipSigns) {
6801     EVT EltVT = VT.getVectorElementType();
6802     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6803                                       EltVT);
6804     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6805     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6806                                     SignBits.size());
6807     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6808     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6809   }
6810
6811   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6812
6813   // If the logical-not of the result is required, perform that now.
6814   if (Invert)
6815     Result = DAG.getNOT(dl, Result, VT);
6816
6817   return Result;
6818 }
6819
6820 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6821 static bool isX86LogicalCmp(SDValue Op) {
6822   unsigned Opc = Op.getNode()->getOpcode();
6823   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6824     return true;
6825   if (Op.getResNo() == 1 &&
6826       (Opc == X86ISD::ADD ||
6827        Opc == X86ISD::SUB ||
6828        Opc == X86ISD::SMUL ||
6829        Opc == X86ISD::UMUL ||
6830        Opc == X86ISD::INC ||
6831        Opc == X86ISD::DEC ||
6832        Opc == X86ISD::OR ||
6833        Opc == X86ISD::XOR ||
6834        Opc == X86ISD::AND))
6835     return true;
6836
6837   return false;
6838 }
6839
6840 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6841   bool addTest = true;
6842   SDValue Cond  = Op.getOperand(0);
6843   DebugLoc dl = Op.getDebugLoc();
6844   SDValue CC;
6845
6846   if (Cond.getOpcode() == ISD::SETCC) {
6847     SDValue NewCond = LowerSETCC(Cond, DAG);
6848     if (NewCond.getNode())
6849       Cond = NewCond;
6850   }
6851
6852   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6853   SDValue Op1 = Op.getOperand(1);
6854   SDValue Op2 = Op.getOperand(2);
6855   if (Cond.getOpcode() == X86ISD::SETCC &&
6856       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6857     SDValue Cmp = Cond.getOperand(1);
6858     if (Cmp.getOpcode() == X86ISD::CMP) {
6859       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6860       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6861       ConstantSDNode *RHSC =
6862         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6863       if (N1C && N1C->isAllOnesValue() &&
6864           N2C && N2C->isNullValue() &&
6865           RHSC && RHSC->isNullValue()) {
6866         SDValue CmpOp0 = Cmp.getOperand(0);
6867         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6868                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6869         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6870                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6871       }
6872     }
6873   }
6874
6875   // Look pass (and (setcc_carry (cmp ...)), 1).
6876   if (Cond.getOpcode() == ISD::AND &&
6877       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6878     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6879     if (C && C->getAPIntValue() == 1)
6880       Cond = Cond.getOperand(0);
6881   }
6882
6883   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6884   // setting operand in place of the X86ISD::SETCC.
6885   if (Cond.getOpcode() == X86ISD::SETCC ||
6886       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6887     CC = Cond.getOperand(0);
6888
6889     SDValue Cmp = Cond.getOperand(1);
6890     unsigned Opc = Cmp.getOpcode();
6891     EVT VT = Op.getValueType();
6892
6893     bool IllegalFPCMov = false;
6894     if (VT.isFloatingPoint() && !VT.isVector() &&
6895         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6896       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6897
6898     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6899         Opc == X86ISD::BT) { // FIXME
6900       Cond = Cmp;
6901       addTest = false;
6902     }
6903   }
6904
6905   if (addTest) {
6906     // Look pass the truncate.
6907     if (Cond.getOpcode() == ISD::TRUNCATE)
6908       Cond = Cond.getOperand(0);
6909
6910     // We know the result of AND is compared against zero. Try to match
6911     // it to BT.
6912     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6913       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6914       if (NewSetCC.getNode()) {
6915         CC = NewSetCC.getOperand(0);
6916         Cond = NewSetCC.getOperand(1);
6917         addTest = false;
6918       }
6919     }
6920   }
6921
6922   if (addTest) {
6923     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6924     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6925   }
6926
6927   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6928   // condition is true.
6929   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6930   SDValue Ops[] = { Op2, Op1, CC, Cond };
6931   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6932 }
6933
6934 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6935 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6936 // from the AND / OR.
6937 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6938   Opc = Op.getOpcode();
6939   if (Opc != ISD::OR && Opc != ISD::AND)
6940     return false;
6941   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6942           Op.getOperand(0).hasOneUse() &&
6943           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6944           Op.getOperand(1).hasOneUse());
6945 }
6946
6947 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6948 // 1 and that the SETCC node has a single use.
6949 static bool isXor1OfSetCC(SDValue Op) {
6950   if (Op.getOpcode() != ISD::XOR)
6951     return false;
6952   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6953   if (N1C && N1C->getAPIntValue() == 1) {
6954     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6955       Op.getOperand(0).hasOneUse();
6956   }
6957   return false;
6958 }
6959
6960 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6961   bool addTest = true;
6962   SDValue Chain = Op.getOperand(0);
6963   SDValue Cond  = Op.getOperand(1);
6964   SDValue Dest  = Op.getOperand(2);
6965   DebugLoc dl = Op.getDebugLoc();
6966   SDValue CC;
6967
6968   if (Cond.getOpcode() == ISD::SETCC) {
6969     SDValue NewCond = LowerSETCC(Cond, DAG);
6970     if (NewCond.getNode())
6971       Cond = NewCond;
6972   }
6973 #if 0
6974   // FIXME: LowerXALUO doesn't handle these!!
6975   else if (Cond.getOpcode() == X86ISD::ADD  ||
6976            Cond.getOpcode() == X86ISD::SUB  ||
6977            Cond.getOpcode() == X86ISD::SMUL ||
6978            Cond.getOpcode() == X86ISD::UMUL)
6979     Cond = LowerXALUO(Cond, DAG);
6980 #endif
6981
6982   // Look pass (and (setcc_carry (cmp ...)), 1).
6983   if (Cond.getOpcode() == ISD::AND &&
6984       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6985     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6986     if (C && C->getAPIntValue() == 1)
6987       Cond = Cond.getOperand(0);
6988   }
6989
6990   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6991   // setting operand in place of the X86ISD::SETCC.
6992   if (Cond.getOpcode() == X86ISD::SETCC ||
6993       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6994     CC = Cond.getOperand(0);
6995
6996     SDValue Cmp = Cond.getOperand(1);
6997     unsigned Opc = Cmp.getOpcode();
6998     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6999     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7000       Cond = Cmp;
7001       addTest = false;
7002     } else {
7003       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7004       default: break;
7005       case X86::COND_O:
7006       case X86::COND_B:
7007         // These can only come from an arithmetic instruction with overflow,
7008         // e.g. SADDO, UADDO.
7009         Cond = Cond.getNode()->getOperand(1);
7010         addTest = false;
7011         break;
7012       }
7013     }
7014   } else {
7015     unsigned CondOpc;
7016     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7017       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7018       if (CondOpc == ISD::OR) {
7019         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7020         // two branches instead of an explicit OR instruction with a
7021         // separate test.
7022         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7023             isX86LogicalCmp(Cmp)) {
7024           CC = Cond.getOperand(0).getOperand(0);
7025           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7026                               Chain, Dest, CC, Cmp);
7027           CC = Cond.getOperand(1).getOperand(0);
7028           Cond = Cmp;
7029           addTest = false;
7030         }
7031       } else { // ISD::AND
7032         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7033         // two branches instead of an explicit AND instruction with a
7034         // separate test. However, we only do this if this block doesn't
7035         // have a fall-through edge, because this requires an explicit
7036         // jmp when the condition is false.
7037         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7038             isX86LogicalCmp(Cmp) &&
7039             Op.getNode()->hasOneUse()) {
7040           X86::CondCode CCode =
7041             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7042           CCode = X86::GetOppositeBranchCondition(CCode);
7043           CC = DAG.getConstant(CCode, MVT::i8);
7044           SDNode *User = *Op.getNode()->use_begin();
7045           // Look for an unconditional branch following this conditional branch.
7046           // We need this because we need to reverse the successors in order
7047           // to implement FCMP_OEQ.
7048           if (User->getOpcode() == ISD::BR) {
7049             SDValue FalseBB = User->getOperand(1);
7050             SDNode *NewBR =
7051               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7052             assert(NewBR == User);
7053             (void)NewBR;
7054             Dest = FalseBB;
7055
7056             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7057                                 Chain, Dest, CC, Cmp);
7058             X86::CondCode CCode =
7059               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7060             CCode = X86::GetOppositeBranchCondition(CCode);
7061             CC = DAG.getConstant(CCode, MVT::i8);
7062             Cond = Cmp;
7063             addTest = false;
7064           }
7065         }
7066       }
7067     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7068       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7069       // It should be transformed during dag combiner except when the condition
7070       // is set by a arithmetics with overflow node.
7071       X86::CondCode CCode =
7072         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7073       CCode = X86::GetOppositeBranchCondition(CCode);
7074       CC = DAG.getConstant(CCode, MVT::i8);
7075       Cond = Cond.getOperand(0).getOperand(1);
7076       addTest = false;
7077     }
7078   }
7079
7080   if (addTest) {
7081     // Look pass the truncate.
7082     if (Cond.getOpcode() == ISD::TRUNCATE)
7083       Cond = Cond.getOperand(0);
7084
7085     // We know the result of AND is compared against zero. Try to match
7086     // it to BT.
7087     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7088       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7089       if (NewSetCC.getNode()) {
7090         CC = NewSetCC.getOperand(0);
7091         Cond = NewSetCC.getOperand(1);
7092         addTest = false;
7093       }
7094     }
7095   }
7096
7097   if (addTest) {
7098     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7099     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7100   }
7101   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7102                      Chain, Dest, CC, Cond);
7103 }
7104
7105
7106 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7107 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7108 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7109 // that the guard pages used by the OS virtual memory manager are allocated in
7110 // correct sequence.
7111 SDValue
7112 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7113                                            SelectionDAG &DAG) const {
7114   assert(Subtarget->isTargetCygMing() &&
7115          "This should be used only on Cygwin/Mingw targets");
7116   DebugLoc dl = Op.getDebugLoc();
7117
7118   // Get the inputs.
7119   SDValue Chain = Op.getOperand(0);
7120   SDValue Size  = Op.getOperand(1);
7121   // FIXME: Ensure alignment here
7122
7123   SDValue Flag;
7124
7125   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7126
7127   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7128   Flag = Chain.getValue(1);
7129
7130   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7131
7132   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7133   Flag = Chain.getValue(1);
7134
7135   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7136
7137   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7138   return DAG.getMergeValues(Ops1, 2, dl);
7139 }
7140
7141 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7142   MachineFunction &MF = DAG.getMachineFunction();
7143   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7144
7145   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7146   DebugLoc dl = Op.getDebugLoc();
7147
7148   if (!Subtarget->is64Bit()) {
7149     // vastart just stores the address of the VarArgsFrameIndex slot into the
7150     // memory location argument.
7151     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7152                                    getPointerTy());
7153     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7154                         false, false, 0);
7155   }
7156
7157   // __va_list_tag:
7158   //   gp_offset         (0 - 6 * 8)
7159   //   fp_offset         (48 - 48 + 8 * 16)
7160   //   overflow_arg_area (point to parameters coming in memory).
7161   //   reg_save_area
7162   SmallVector<SDValue, 8> MemOps;
7163   SDValue FIN = Op.getOperand(1);
7164   // Store gp_offset
7165   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7166                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7167                                                MVT::i32),
7168                                FIN, SV, 0, false, false, 0);
7169   MemOps.push_back(Store);
7170
7171   // Store fp_offset
7172   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7173                     FIN, DAG.getIntPtrConstant(4));
7174   Store = DAG.getStore(Op.getOperand(0), dl,
7175                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7176                                        MVT::i32),
7177                        FIN, SV, 4, false, false, 0);
7178   MemOps.push_back(Store);
7179
7180   // Store ptr to overflow_arg_area
7181   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7182                     FIN, DAG.getIntPtrConstant(4));
7183   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7184                                     getPointerTy());
7185   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7186                        false, false, 0);
7187   MemOps.push_back(Store);
7188
7189   // Store ptr to reg_save_area.
7190   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7191                     FIN, DAG.getIntPtrConstant(8));
7192   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7193                                     getPointerTy());
7194   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7195                        false, false, 0);
7196   MemOps.push_back(Store);
7197   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7198                      &MemOps[0], MemOps.size());
7199 }
7200
7201 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7202   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7203   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7204
7205   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7206   return SDValue();
7207 }
7208
7209 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7210   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7211   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7212   SDValue Chain = Op.getOperand(0);
7213   SDValue DstPtr = Op.getOperand(1);
7214   SDValue SrcPtr = Op.getOperand(2);
7215   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7216   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7217   DebugLoc dl = Op.getDebugLoc();
7218
7219   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7220                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7221                        false, DstSV, 0, SrcSV, 0);
7222 }
7223
7224 SDValue
7225 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7226   DebugLoc dl = Op.getDebugLoc();
7227   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7228   switch (IntNo) {
7229   default: return SDValue();    // Don't custom lower most intrinsics.
7230   // Comparison intrinsics.
7231   case Intrinsic::x86_sse_comieq_ss:
7232   case Intrinsic::x86_sse_comilt_ss:
7233   case Intrinsic::x86_sse_comile_ss:
7234   case Intrinsic::x86_sse_comigt_ss:
7235   case Intrinsic::x86_sse_comige_ss:
7236   case Intrinsic::x86_sse_comineq_ss:
7237   case Intrinsic::x86_sse_ucomieq_ss:
7238   case Intrinsic::x86_sse_ucomilt_ss:
7239   case Intrinsic::x86_sse_ucomile_ss:
7240   case Intrinsic::x86_sse_ucomigt_ss:
7241   case Intrinsic::x86_sse_ucomige_ss:
7242   case Intrinsic::x86_sse_ucomineq_ss:
7243   case Intrinsic::x86_sse2_comieq_sd:
7244   case Intrinsic::x86_sse2_comilt_sd:
7245   case Intrinsic::x86_sse2_comile_sd:
7246   case Intrinsic::x86_sse2_comigt_sd:
7247   case Intrinsic::x86_sse2_comige_sd:
7248   case Intrinsic::x86_sse2_comineq_sd:
7249   case Intrinsic::x86_sse2_ucomieq_sd:
7250   case Intrinsic::x86_sse2_ucomilt_sd:
7251   case Intrinsic::x86_sse2_ucomile_sd:
7252   case Intrinsic::x86_sse2_ucomigt_sd:
7253   case Intrinsic::x86_sse2_ucomige_sd:
7254   case Intrinsic::x86_sse2_ucomineq_sd: {
7255     unsigned Opc = 0;
7256     ISD::CondCode CC = ISD::SETCC_INVALID;
7257     switch (IntNo) {
7258     default: break;
7259     case Intrinsic::x86_sse_comieq_ss:
7260     case Intrinsic::x86_sse2_comieq_sd:
7261       Opc = X86ISD::COMI;
7262       CC = ISD::SETEQ;
7263       break;
7264     case Intrinsic::x86_sse_comilt_ss:
7265     case Intrinsic::x86_sse2_comilt_sd:
7266       Opc = X86ISD::COMI;
7267       CC = ISD::SETLT;
7268       break;
7269     case Intrinsic::x86_sse_comile_ss:
7270     case Intrinsic::x86_sse2_comile_sd:
7271       Opc = X86ISD::COMI;
7272       CC = ISD::SETLE;
7273       break;
7274     case Intrinsic::x86_sse_comigt_ss:
7275     case Intrinsic::x86_sse2_comigt_sd:
7276       Opc = X86ISD::COMI;
7277       CC = ISD::SETGT;
7278       break;
7279     case Intrinsic::x86_sse_comige_ss:
7280     case Intrinsic::x86_sse2_comige_sd:
7281       Opc = X86ISD::COMI;
7282       CC = ISD::SETGE;
7283       break;
7284     case Intrinsic::x86_sse_comineq_ss:
7285     case Intrinsic::x86_sse2_comineq_sd:
7286       Opc = X86ISD::COMI;
7287       CC = ISD::SETNE;
7288       break;
7289     case Intrinsic::x86_sse_ucomieq_ss:
7290     case Intrinsic::x86_sse2_ucomieq_sd:
7291       Opc = X86ISD::UCOMI;
7292       CC = ISD::SETEQ;
7293       break;
7294     case Intrinsic::x86_sse_ucomilt_ss:
7295     case Intrinsic::x86_sse2_ucomilt_sd:
7296       Opc = X86ISD::UCOMI;
7297       CC = ISD::SETLT;
7298       break;
7299     case Intrinsic::x86_sse_ucomile_ss:
7300     case Intrinsic::x86_sse2_ucomile_sd:
7301       Opc = X86ISD::UCOMI;
7302       CC = ISD::SETLE;
7303       break;
7304     case Intrinsic::x86_sse_ucomigt_ss:
7305     case Intrinsic::x86_sse2_ucomigt_sd:
7306       Opc = X86ISD::UCOMI;
7307       CC = ISD::SETGT;
7308       break;
7309     case Intrinsic::x86_sse_ucomige_ss:
7310     case Intrinsic::x86_sse2_ucomige_sd:
7311       Opc = X86ISD::UCOMI;
7312       CC = ISD::SETGE;
7313       break;
7314     case Intrinsic::x86_sse_ucomineq_ss:
7315     case Intrinsic::x86_sse2_ucomineq_sd:
7316       Opc = X86ISD::UCOMI;
7317       CC = ISD::SETNE;
7318       break;
7319     }
7320
7321     SDValue LHS = Op.getOperand(1);
7322     SDValue RHS = Op.getOperand(2);
7323     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7324     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7325     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7326     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7327                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7328     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7329   }
7330   // ptest and testp intrinsics. The intrinsic these come from are designed to
7331   // return an integer value, not just an instruction so lower it to the ptest
7332   // or testp pattern and a setcc for the result.
7333   case Intrinsic::x86_sse41_ptestz:
7334   case Intrinsic::x86_sse41_ptestc:
7335   case Intrinsic::x86_sse41_ptestnzc:
7336   case Intrinsic::x86_avx_ptestz_256:
7337   case Intrinsic::x86_avx_ptestc_256:
7338   case Intrinsic::x86_avx_ptestnzc_256:
7339   case Intrinsic::x86_avx_vtestz_ps:
7340   case Intrinsic::x86_avx_vtestc_ps:
7341   case Intrinsic::x86_avx_vtestnzc_ps:
7342   case Intrinsic::x86_avx_vtestz_pd:
7343   case Intrinsic::x86_avx_vtestc_pd:
7344   case Intrinsic::x86_avx_vtestnzc_pd:
7345   case Intrinsic::x86_avx_vtestz_ps_256:
7346   case Intrinsic::x86_avx_vtestc_ps_256:
7347   case Intrinsic::x86_avx_vtestnzc_ps_256:
7348   case Intrinsic::x86_avx_vtestz_pd_256:
7349   case Intrinsic::x86_avx_vtestc_pd_256:
7350   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7351     bool IsTestPacked = false;
7352     unsigned X86CC = 0;
7353     switch (IntNo) {
7354     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7355     case Intrinsic::x86_avx_vtestz_ps:
7356     case Intrinsic::x86_avx_vtestz_pd:
7357     case Intrinsic::x86_avx_vtestz_ps_256:
7358     case Intrinsic::x86_avx_vtestz_pd_256:
7359       IsTestPacked = true; // Fallthrough
7360     case Intrinsic::x86_sse41_ptestz:
7361     case Intrinsic::x86_avx_ptestz_256:
7362       // ZF = 1
7363       X86CC = X86::COND_E;
7364       break;
7365     case Intrinsic::x86_avx_vtestc_ps:
7366     case Intrinsic::x86_avx_vtestc_pd:
7367     case Intrinsic::x86_avx_vtestc_ps_256:
7368     case Intrinsic::x86_avx_vtestc_pd_256:
7369       IsTestPacked = true; // Fallthrough
7370     case Intrinsic::x86_sse41_ptestc:
7371     case Intrinsic::x86_avx_ptestc_256:
7372       // CF = 1
7373       X86CC = X86::COND_B;
7374       break;
7375     case Intrinsic::x86_avx_vtestnzc_ps:
7376     case Intrinsic::x86_avx_vtestnzc_pd:
7377     case Intrinsic::x86_avx_vtestnzc_ps_256:
7378     case Intrinsic::x86_avx_vtestnzc_pd_256:
7379       IsTestPacked = true; // Fallthrough
7380     case Intrinsic::x86_sse41_ptestnzc:
7381     case Intrinsic::x86_avx_ptestnzc_256:
7382       // ZF and CF = 0
7383       X86CC = X86::COND_A;
7384       break;
7385     }
7386
7387     SDValue LHS = Op.getOperand(1);
7388     SDValue RHS = Op.getOperand(2);
7389     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7390     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7391     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7392     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7393     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7394   }
7395
7396   // Fix vector shift instructions where the last operand is a non-immediate
7397   // i32 value.
7398   case Intrinsic::x86_sse2_pslli_w:
7399   case Intrinsic::x86_sse2_pslli_d:
7400   case Intrinsic::x86_sse2_pslli_q:
7401   case Intrinsic::x86_sse2_psrli_w:
7402   case Intrinsic::x86_sse2_psrli_d:
7403   case Intrinsic::x86_sse2_psrli_q:
7404   case Intrinsic::x86_sse2_psrai_w:
7405   case Intrinsic::x86_sse2_psrai_d:
7406   case Intrinsic::x86_mmx_pslli_w:
7407   case Intrinsic::x86_mmx_pslli_d:
7408   case Intrinsic::x86_mmx_pslli_q:
7409   case Intrinsic::x86_mmx_psrli_w:
7410   case Intrinsic::x86_mmx_psrli_d:
7411   case Intrinsic::x86_mmx_psrli_q:
7412   case Intrinsic::x86_mmx_psrai_w:
7413   case Intrinsic::x86_mmx_psrai_d: {
7414     SDValue ShAmt = Op.getOperand(2);
7415     if (isa<ConstantSDNode>(ShAmt))
7416       return SDValue();
7417
7418     unsigned NewIntNo = 0;
7419     EVT ShAmtVT = MVT::v4i32;
7420     switch (IntNo) {
7421     case Intrinsic::x86_sse2_pslli_w:
7422       NewIntNo = Intrinsic::x86_sse2_psll_w;
7423       break;
7424     case Intrinsic::x86_sse2_pslli_d:
7425       NewIntNo = Intrinsic::x86_sse2_psll_d;
7426       break;
7427     case Intrinsic::x86_sse2_pslli_q:
7428       NewIntNo = Intrinsic::x86_sse2_psll_q;
7429       break;
7430     case Intrinsic::x86_sse2_psrli_w:
7431       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7432       break;
7433     case Intrinsic::x86_sse2_psrli_d:
7434       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7435       break;
7436     case Intrinsic::x86_sse2_psrli_q:
7437       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7438       break;
7439     case Intrinsic::x86_sse2_psrai_w:
7440       NewIntNo = Intrinsic::x86_sse2_psra_w;
7441       break;
7442     case Intrinsic::x86_sse2_psrai_d:
7443       NewIntNo = Intrinsic::x86_sse2_psra_d;
7444       break;
7445     default: {
7446       ShAmtVT = MVT::v2i32;
7447       switch (IntNo) {
7448       case Intrinsic::x86_mmx_pslli_w:
7449         NewIntNo = Intrinsic::x86_mmx_psll_w;
7450         break;
7451       case Intrinsic::x86_mmx_pslli_d:
7452         NewIntNo = Intrinsic::x86_mmx_psll_d;
7453         break;
7454       case Intrinsic::x86_mmx_pslli_q:
7455         NewIntNo = Intrinsic::x86_mmx_psll_q;
7456         break;
7457       case Intrinsic::x86_mmx_psrli_w:
7458         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7459         break;
7460       case Intrinsic::x86_mmx_psrli_d:
7461         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7462         break;
7463       case Intrinsic::x86_mmx_psrli_q:
7464         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7465         break;
7466       case Intrinsic::x86_mmx_psrai_w:
7467         NewIntNo = Intrinsic::x86_mmx_psra_w;
7468         break;
7469       case Intrinsic::x86_mmx_psrai_d:
7470         NewIntNo = Intrinsic::x86_mmx_psra_d;
7471         break;
7472       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7473       }
7474       break;
7475     }
7476     }
7477
7478     // The vector shift intrinsics with scalars uses 32b shift amounts but
7479     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7480     // to be zero.
7481     SDValue ShOps[4];
7482     ShOps[0] = ShAmt;
7483     ShOps[1] = DAG.getConstant(0, MVT::i32);
7484     if (ShAmtVT == MVT::v4i32) {
7485       ShOps[2] = DAG.getUNDEF(MVT::i32);
7486       ShOps[3] = DAG.getUNDEF(MVT::i32);
7487       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7488     } else {
7489       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7490     }
7491
7492     EVT VT = Op.getValueType();
7493     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7494     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7495                        DAG.getConstant(NewIntNo, MVT::i32),
7496                        Op.getOperand(1), ShAmt);
7497   }
7498   }
7499 }
7500
7501 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7502                                            SelectionDAG &DAG) const {
7503   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7504   MFI->setReturnAddressIsTaken(true);
7505
7506   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7507   DebugLoc dl = Op.getDebugLoc();
7508
7509   if (Depth > 0) {
7510     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7511     SDValue Offset =
7512       DAG.getConstant(TD->getPointerSize(),
7513                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7514     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7515                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7516                                    FrameAddr, Offset),
7517                        NULL, 0, false, false, 0);
7518   }
7519
7520   // Just load the return address.
7521   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7522   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7523                      RetAddrFI, NULL, 0, false, false, 0);
7524 }
7525
7526 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7527   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7528   MFI->setFrameAddressIsTaken(true);
7529
7530   EVT VT = Op.getValueType();
7531   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7532   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7533   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7534   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7535   while (Depth--)
7536     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7537                             false, false, 0);
7538   return FrameAddr;
7539 }
7540
7541 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7542                                                      SelectionDAG &DAG) const {
7543   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7544 }
7545
7546 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7547   MachineFunction &MF = DAG.getMachineFunction();
7548   SDValue Chain     = Op.getOperand(0);
7549   SDValue Offset    = Op.getOperand(1);
7550   SDValue Handler   = Op.getOperand(2);
7551   DebugLoc dl       = Op.getDebugLoc();
7552
7553   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7554                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7555                                      getPointerTy());
7556   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7557
7558   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7559                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7560   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7561   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7562   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7563   MF.getRegInfo().addLiveOut(StoreAddrReg);
7564
7565   return DAG.getNode(X86ISD::EH_RETURN, dl,
7566                      MVT::Other,
7567                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7568 }
7569
7570 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7571                                              SelectionDAG &DAG) const {
7572   SDValue Root = Op.getOperand(0);
7573   SDValue Trmp = Op.getOperand(1); // trampoline
7574   SDValue FPtr = Op.getOperand(2); // nested function
7575   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7576   DebugLoc dl  = Op.getDebugLoc();
7577
7578   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7579
7580   if (Subtarget->is64Bit()) {
7581     SDValue OutChains[6];
7582
7583     // Large code-model.
7584     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7585     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7586
7587     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7588     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7589
7590     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7591
7592     // Load the pointer to the nested function into R11.
7593     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7594     SDValue Addr = Trmp;
7595     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7596                                 Addr, TrmpAddr, 0, false, false, 0);
7597
7598     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7599                        DAG.getConstant(2, MVT::i64));
7600     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7601                                 false, false, 2);
7602
7603     // Load the 'nest' parameter value into R10.
7604     // R10 is specified in X86CallingConv.td
7605     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7606     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7607                        DAG.getConstant(10, MVT::i64));
7608     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7609                                 Addr, TrmpAddr, 10, false, false, 0);
7610
7611     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7612                        DAG.getConstant(12, MVT::i64));
7613     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7614                                 false, false, 2);
7615
7616     // Jump to the nested function.
7617     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7618     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7619                        DAG.getConstant(20, MVT::i64));
7620     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7621                                 Addr, TrmpAddr, 20, false, false, 0);
7622
7623     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7624     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7625                        DAG.getConstant(22, MVT::i64));
7626     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7627                                 TrmpAddr, 22, false, false, 0);
7628
7629     SDValue Ops[] =
7630       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7631     return DAG.getMergeValues(Ops, 2, dl);
7632   } else {
7633     const Function *Func =
7634       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7635     CallingConv::ID CC = Func->getCallingConv();
7636     unsigned NestReg;
7637
7638     switch (CC) {
7639     default:
7640       llvm_unreachable("Unsupported calling convention");
7641     case CallingConv::C:
7642     case CallingConv::X86_StdCall: {
7643       // Pass 'nest' parameter in ECX.
7644       // Must be kept in sync with X86CallingConv.td
7645       NestReg = X86::ECX;
7646
7647       // Check that ECX wasn't needed by an 'inreg' parameter.
7648       const FunctionType *FTy = Func->getFunctionType();
7649       const AttrListPtr &Attrs = Func->getAttributes();
7650
7651       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7652         unsigned InRegCount = 0;
7653         unsigned Idx = 1;
7654
7655         for (FunctionType::param_iterator I = FTy->param_begin(),
7656              E = FTy->param_end(); I != E; ++I, ++Idx)
7657           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7658             // FIXME: should only count parameters that are lowered to integers.
7659             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7660
7661         if (InRegCount > 2) {
7662           report_fatal_error("Nest register in use - reduce number of inreg"
7663                              " parameters!");
7664         }
7665       }
7666       break;
7667     }
7668     case CallingConv::X86_FastCall:
7669     case CallingConv::X86_ThisCall:
7670     case CallingConv::Fast:
7671       // Pass 'nest' parameter in EAX.
7672       // Must be kept in sync with X86CallingConv.td
7673       NestReg = X86::EAX;
7674       break;
7675     }
7676
7677     SDValue OutChains[4];
7678     SDValue Addr, Disp;
7679
7680     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7681                        DAG.getConstant(10, MVT::i32));
7682     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7683
7684     // This is storing the opcode for MOV32ri.
7685     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7686     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7687     OutChains[0] = DAG.getStore(Root, dl,
7688                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7689                                 Trmp, TrmpAddr, 0, false, false, 0);
7690
7691     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7692                        DAG.getConstant(1, MVT::i32));
7693     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7694                                 false, false, 1);
7695
7696     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7697     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7698                        DAG.getConstant(5, MVT::i32));
7699     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7700                                 TrmpAddr, 5, false, false, 1);
7701
7702     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7703                        DAG.getConstant(6, MVT::i32));
7704     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7705                                 false, false, 1);
7706
7707     SDValue Ops[] =
7708       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7709     return DAG.getMergeValues(Ops, 2, dl);
7710   }
7711 }
7712
7713 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7714                                             SelectionDAG &DAG) const {
7715   /*
7716    The rounding mode is in bits 11:10 of FPSR, and has the following
7717    settings:
7718      00 Round to nearest
7719      01 Round to -inf
7720      10 Round to +inf
7721      11 Round to 0
7722
7723   FLT_ROUNDS, on the other hand, expects the following:
7724     -1 Undefined
7725      0 Round to 0
7726      1 Round to nearest
7727      2 Round to +inf
7728      3 Round to -inf
7729
7730   To perform the conversion, we do:
7731     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7732   */
7733
7734   MachineFunction &MF = DAG.getMachineFunction();
7735   const TargetMachine &TM = MF.getTarget();
7736   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7737   unsigned StackAlignment = TFI.getStackAlignment();
7738   EVT VT = Op.getValueType();
7739   DebugLoc dl = Op.getDebugLoc();
7740
7741   // Save FP Control Word to stack slot
7742   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7743   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7744
7745   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7746                               DAG.getEntryNode(), StackSlot);
7747
7748   // Load FP Control Word from stack slot
7749   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7750                             false, false, 0);
7751
7752   // Transform as necessary
7753   SDValue CWD1 =
7754     DAG.getNode(ISD::SRL, dl, MVT::i16,
7755                 DAG.getNode(ISD::AND, dl, MVT::i16,
7756                             CWD, DAG.getConstant(0x800, MVT::i16)),
7757                 DAG.getConstant(11, MVT::i8));
7758   SDValue CWD2 =
7759     DAG.getNode(ISD::SRL, dl, MVT::i16,
7760                 DAG.getNode(ISD::AND, dl, MVT::i16,
7761                             CWD, DAG.getConstant(0x400, MVT::i16)),
7762                 DAG.getConstant(9, MVT::i8));
7763
7764   SDValue RetVal =
7765     DAG.getNode(ISD::AND, dl, MVT::i16,
7766                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7767                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7768                             DAG.getConstant(1, MVT::i16)),
7769                 DAG.getConstant(3, MVT::i16));
7770
7771
7772   return DAG.getNode((VT.getSizeInBits() < 16 ?
7773                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7774 }
7775
7776 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7777   EVT VT = Op.getValueType();
7778   EVT OpVT = VT;
7779   unsigned NumBits = VT.getSizeInBits();
7780   DebugLoc dl = Op.getDebugLoc();
7781
7782   Op = Op.getOperand(0);
7783   if (VT == MVT::i8) {
7784     // Zero extend to i32 since there is not an i8 bsr.
7785     OpVT = MVT::i32;
7786     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7787   }
7788
7789   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7790   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7791   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7792
7793   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7794   SDValue Ops[] = {
7795     Op,
7796     DAG.getConstant(NumBits+NumBits-1, OpVT),
7797     DAG.getConstant(X86::COND_E, MVT::i8),
7798     Op.getValue(1)
7799   };
7800   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7801
7802   // Finally xor with NumBits-1.
7803   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7804
7805   if (VT == MVT::i8)
7806     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7807   return Op;
7808 }
7809
7810 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7811   EVT VT = Op.getValueType();
7812   EVT OpVT = VT;
7813   unsigned NumBits = VT.getSizeInBits();
7814   DebugLoc dl = Op.getDebugLoc();
7815
7816   Op = Op.getOperand(0);
7817   if (VT == MVT::i8) {
7818     OpVT = MVT::i32;
7819     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7820   }
7821
7822   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7823   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7824   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7825
7826   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7827   SDValue Ops[] = {
7828     Op,
7829     DAG.getConstant(NumBits, OpVT),
7830     DAG.getConstant(X86::COND_E, MVT::i8),
7831     Op.getValue(1)
7832   };
7833   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7834
7835   if (VT == MVT::i8)
7836     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7837   return Op;
7838 }
7839
7840 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7841   EVT VT = Op.getValueType();
7842   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7843   DebugLoc dl = Op.getDebugLoc();
7844
7845   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7846   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7847   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7848   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7849   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7850   //
7851   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7852   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7853   //  return AloBlo + AloBhi + AhiBlo;
7854
7855   SDValue A = Op.getOperand(0);
7856   SDValue B = Op.getOperand(1);
7857
7858   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7859                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7860                        A, DAG.getConstant(32, MVT::i32));
7861   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7862                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7863                        B, DAG.getConstant(32, MVT::i32));
7864   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7865                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7866                        A, B);
7867   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7868                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7869                        A, Bhi);
7870   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7871                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7872                        Ahi, B);
7873   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7874                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7875                        AloBhi, DAG.getConstant(32, MVT::i32));
7876   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7877                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7878                        AhiBlo, DAG.getConstant(32, MVT::i32));
7879   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7880   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7881   return Res;
7882 }
7883
7884 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
7885   EVT VT = Op.getValueType();
7886   DebugLoc dl = Op.getDebugLoc();
7887   SDValue R = Op.getOperand(0);
7888
7889   LLVMContext *Context = DAG.getContext();
7890
7891   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
7892
7893   if (VT == MVT::v4i32) {
7894     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7895                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7896                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
7897
7898     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
7899
7900     std::vector<Constant*> CV(4, CI);
7901     Constant *C = ConstantVector::get(CV);
7902     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7903     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7904                                  PseudoSourceValue::getConstantPool(), 0,
7905                                  false, false, 16);
7906
7907     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
7908     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
7909     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
7910     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
7911   }
7912   if (VT == MVT::v16i8) {
7913     // a = a << 5;
7914     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7915                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
7916                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
7917
7918     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
7919     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
7920
7921     std::vector<Constant*> CVM1(16, CM1);
7922     std::vector<Constant*> CVM2(16, CM2);
7923     Constant *C = ConstantVector::get(CVM1);
7924     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7925     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7926                             PseudoSourceValue::getConstantPool(), 0,
7927                             false, false, 16);
7928
7929     // r = pblendv(r, psllw(r & (char16)15, 4), a);
7930     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7931     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7932                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7933                     DAG.getConstant(4, MVT::i32));
7934     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7935                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7936                     R, M, Op);
7937     // a += a
7938     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7939
7940     C = ConstantVector::get(CVM2);
7941     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7942     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7943                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
7944
7945     // r = pblendv(r, psllw(r & (char16)63, 2), a);
7946     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7947     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7948                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7949                     DAG.getConstant(2, MVT::i32));
7950     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7951                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7952                     R, M, Op);
7953     // a += a
7954     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7955
7956     // return pblendv(r, r+r, a);
7957     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7958                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7959                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
7960     return R;
7961   }
7962   return SDValue();
7963 }
7964
7965 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7966   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7967   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7968   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7969   // has only one use.
7970   SDNode *N = Op.getNode();
7971   SDValue LHS = N->getOperand(0);
7972   SDValue RHS = N->getOperand(1);
7973   unsigned BaseOp = 0;
7974   unsigned Cond = 0;
7975   DebugLoc dl = Op.getDebugLoc();
7976
7977   switch (Op.getOpcode()) {
7978   default: llvm_unreachable("Unknown ovf instruction!");
7979   case ISD::SADDO:
7980     // A subtract of one will be selected as a INC. Note that INC doesn't
7981     // set CF, so we can't do this for UADDO.
7982     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7983       if (C->getAPIntValue() == 1) {
7984         BaseOp = X86ISD::INC;
7985         Cond = X86::COND_O;
7986         break;
7987       }
7988     BaseOp = X86ISD::ADD;
7989     Cond = X86::COND_O;
7990     break;
7991   case ISD::UADDO:
7992     BaseOp = X86ISD::ADD;
7993     Cond = X86::COND_B;
7994     break;
7995   case ISD::SSUBO:
7996     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7997     // set CF, so we can't do this for USUBO.
7998     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7999       if (C->getAPIntValue() == 1) {
8000         BaseOp = X86ISD::DEC;
8001         Cond = X86::COND_O;
8002         break;
8003       }
8004     BaseOp = X86ISD::SUB;
8005     Cond = X86::COND_O;
8006     break;
8007   case ISD::USUBO:
8008     BaseOp = X86ISD::SUB;
8009     Cond = X86::COND_B;
8010     break;
8011   case ISD::SMULO:
8012     BaseOp = X86ISD::SMUL;
8013     Cond = X86::COND_O;
8014     break;
8015   case ISD::UMULO:
8016     BaseOp = X86ISD::UMUL;
8017     Cond = X86::COND_B;
8018     break;
8019   }
8020
8021   // Also sets EFLAGS.
8022   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8023   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8024
8025   SDValue SetCC =
8026     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8027                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8028
8029   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8030   return Sum;
8031 }
8032
8033 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8034   DebugLoc dl = Op.getDebugLoc();
8035
8036   if (!Subtarget->hasSSE2()) {
8037     SDValue Chain = Op.getOperand(0);
8038     SDValue Zero = DAG.getConstant(0,
8039                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8040     SDValue Ops[] = {
8041       DAG.getRegister(X86::ESP, MVT::i32), // Base
8042       DAG.getTargetConstant(1, MVT::i8),   // Scale
8043       DAG.getRegister(0, MVT::i32),        // Index
8044       DAG.getTargetConstant(0, MVT::i32),  // Disp
8045       DAG.getRegister(0, MVT::i32),        // Segment.
8046       Zero,
8047       Chain
8048     };
8049     SDNode *Res =
8050       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8051                           array_lengthof(Ops));
8052     return SDValue(Res, 0);
8053   }
8054
8055   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8056   if (!isDev)
8057     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8058
8059   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8060   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8061   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8062   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8063
8064   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8065   if (!Op1 && !Op2 && !Op3 && Op4)
8066     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8067
8068   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8069   if (Op1 && !Op2 && !Op3 && !Op4)
8070     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8071
8072   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8073   //           (MFENCE)>;
8074   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8075 }
8076
8077 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8078   EVT T = Op.getValueType();
8079   DebugLoc dl = Op.getDebugLoc();
8080   unsigned Reg = 0;
8081   unsigned size = 0;
8082   switch(T.getSimpleVT().SimpleTy) {
8083   default:
8084     assert(false && "Invalid value type!");
8085   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8086   case MVT::i16: Reg = X86::AX;  size = 2; break;
8087   case MVT::i32: Reg = X86::EAX; size = 4; break;
8088   case MVT::i64:
8089     assert(Subtarget->is64Bit() && "Node not type legal!");
8090     Reg = X86::RAX; size = 8;
8091     break;
8092   }
8093   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8094                                     Op.getOperand(2), SDValue());
8095   SDValue Ops[] = { cpIn.getValue(0),
8096                     Op.getOperand(1),
8097                     Op.getOperand(3),
8098                     DAG.getTargetConstant(size, MVT::i8),
8099                     cpIn.getValue(1) };
8100   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8101   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8102   SDValue cpOut =
8103     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8104   return cpOut;
8105 }
8106
8107 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8108                                                  SelectionDAG &DAG) const {
8109   assert(Subtarget->is64Bit() && "Result not type legalized?");
8110   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8111   SDValue TheChain = Op.getOperand(0);
8112   DebugLoc dl = Op.getDebugLoc();
8113   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8114   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8115   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8116                                    rax.getValue(2));
8117   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8118                             DAG.getConstant(32, MVT::i8));
8119   SDValue Ops[] = {
8120     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8121     rdx.getValue(1)
8122   };
8123   return DAG.getMergeValues(Ops, 2, dl);
8124 }
8125
8126 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8127                                             SelectionDAG &DAG) const {
8128   EVT SrcVT = Op.getOperand(0).getValueType();
8129   EVT DstVT = Op.getValueType();
8130   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8131           Subtarget->hasMMX() && !DisableMMX) &&
8132          "Unexpected custom BIT_CONVERT");
8133   assert((DstVT == MVT::i64 ||
8134           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8135          "Unexpected custom BIT_CONVERT");
8136   // i64 <=> MMX conversions are Legal.
8137   if (SrcVT==MVT::i64 && DstVT.isVector())
8138     return Op;
8139   if (DstVT==MVT::i64 && SrcVT.isVector())
8140     return Op;
8141   // MMX <=> MMX conversions are Legal.
8142   if (SrcVT.isVector() && DstVT.isVector())
8143     return Op;
8144   // All other conversions need to be expanded.
8145   return SDValue();
8146 }
8147 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8148   SDNode *Node = Op.getNode();
8149   DebugLoc dl = Node->getDebugLoc();
8150   EVT T = Node->getValueType(0);
8151   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8152                               DAG.getConstant(0, T), Node->getOperand(2));
8153   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8154                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8155                        Node->getOperand(0),
8156                        Node->getOperand(1), negOp,
8157                        cast<AtomicSDNode>(Node)->getSrcValue(),
8158                        cast<AtomicSDNode>(Node)->getAlignment());
8159 }
8160
8161 /// LowerOperation - Provide custom lowering hooks for some operations.
8162 ///
8163 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8164   switch (Op.getOpcode()) {
8165   default: llvm_unreachable("Should not custom lower this!");
8166   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8167   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8168   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8169   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8170   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8171   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8172   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8173   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8174   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8175   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8176   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8177   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8178   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8179   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8180   case ISD::SHL_PARTS:
8181   case ISD::SRA_PARTS:
8182   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8183   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8184   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8185   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8186   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8187   case ISD::FABS:               return LowerFABS(Op, DAG);
8188   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8189   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8190   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8191   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8192   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8193   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8194   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8195   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8196   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8197   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8198   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8199   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8200   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8201   case ISD::FRAME_TO_ARGS_OFFSET:
8202                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8203   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8204   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8205   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8206   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8207   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8208   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8209   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8210   case ISD::SHL:                return LowerSHL(Op, DAG);
8211   case ISD::SADDO:
8212   case ISD::UADDO:
8213   case ISD::SSUBO:
8214   case ISD::USUBO:
8215   case ISD::SMULO:
8216   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8217   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8218   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8219   }
8220 }
8221
8222 void X86TargetLowering::
8223 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8224                         SelectionDAG &DAG, unsigned NewOp) const {
8225   EVT T = Node->getValueType(0);
8226   DebugLoc dl = Node->getDebugLoc();
8227   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8228
8229   SDValue Chain = Node->getOperand(0);
8230   SDValue In1 = Node->getOperand(1);
8231   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8232                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8233   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8234                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8235   SDValue Ops[] = { Chain, In1, In2L, In2H };
8236   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8237   SDValue Result =
8238     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8239                             cast<MemSDNode>(Node)->getMemOperand());
8240   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8241   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8242   Results.push_back(Result.getValue(2));
8243 }
8244
8245 /// ReplaceNodeResults - Replace a node with an illegal result type
8246 /// with a new node built out of custom code.
8247 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8248                                            SmallVectorImpl<SDValue>&Results,
8249                                            SelectionDAG &DAG) const {
8250   DebugLoc dl = N->getDebugLoc();
8251   switch (N->getOpcode()) {
8252   default:
8253     assert(false && "Do not know how to custom type legalize this operation!");
8254     return;
8255   case ISD::FP_TO_SINT: {
8256     std::pair<SDValue,SDValue> Vals =
8257         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8258     SDValue FIST = Vals.first, StackSlot = Vals.second;
8259     if (FIST.getNode() != 0) {
8260       EVT VT = N->getValueType(0);
8261       // Return a load from the stack slot.
8262       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8263                                     false, false, 0));
8264     }
8265     return;
8266   }
8267   case ISD::READCYCLECOUNTER: {
8268     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8269     SDValue TheChain = N->getOperand(0);
8270     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8271     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8272                                      rd.getValue(1));
8273     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8274                                      eax.getValue(2));
8275     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8276     SDValue Ops[] = { eax, edx };
8277     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8278     Results.push_back(edx.getValue(1));
8279     return;
8280   }
8281   case ISD::ATOMIC_CMP_SWAP: {
8282     EVT T = N->getValueType(0);
8283     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8284     SDValue cpInL, cpInH;
8285     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8286                         DAG.getConstant(0, MVT::i32));
8287     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8288                         DAG.getConstant(1, MVT::i32));
8289     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8290     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8291                              cpInL.getValue(1));
8292     SDValue swapInL, swapInH;
8293     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8294                           DAG.getConstant(0, MVT::i32));
8295     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8296                           DAG.getConstant(1, MVT::i32));
8297     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8298                                cpInH.getValue(1));
8299     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8300                                swapInL.getValue(1));
8301     SDValue Ops[] = { swapInH.getValue(0),
8302                       N->getOperand(1),
8303                       swapInH.getValue(1) };
8304     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8305     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8306     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8307                                         MVT::i32, Result.getValue(1));
8308     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8309                                         MVT::i32, cpOutL.getValue(2));
8310     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8311     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8312     Results.push_back(cpOutH.getValue(1));
8313     return;
8314   }
8315   case ISD::ATOMIC_LOAD_ADD:
8316     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8317     return;
8318   case ISD::ATOMIC_LOAD_AND:
8319     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8320     return;
8321   case ISD::ATOMIC_LOAD_NAND:
8322     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8323     return;
8324   case ISD::ATOMIC_LOAD_OR:
8325     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8326     return;
8327   case ISD::ATOMIC_LOAD_SUB:
8328     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8329     return;
8330   case ISD::ATOMIC_LOAD_XOR:
8331     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8332     return;
8333   case ISD::ATOMIC_SWAP:
8334     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8335     return;
8336   }
8337 }
8338
8339 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8340   switch (Opcode) {
8341   default: return NULL;
8342   case X86ISD::BSF:                return "X86ISD::BSF";
8343   case X86ISD::BSR:                return "X86ISD::BSR";
8344   case X86ISD::SHLD:               return "X86ISD::SHLD";
8345   case X86ISD::SHRD:               return "X86ISD::SHRD";
8346   case X86ISD::FAND:               return "X86ISD::FAND";
8347   case X86ISD::FOR:                return "X86ISD::FOR";
8348   case X86ISD::FXOR:               return "X86ISD::FXOR";
8349   case X86ISD::FSRL:               return "X86ISD::FSRL";
8350   case X86ISD::FILD:               return "X86ISD::FILD";
8351   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8352   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8353   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8354   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8355   case X86ISD::FLD:                return "X86ISD::FLD";
8356   case X86ISD::FST:                return "X86ISD::FST";
8357   case X86ISD::CALL:               return "X86ISD::CALL";
8358   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8359   case X86ISD::BT:                 return "X86ISD::BT";
8360   case X86ISD::CMP:                return "X86ISD::CMP";
8361   case X86ISD::COMI:               return "X86ISD::COMI";
8362   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8363   case X86ISD::SETCC:              return "X86ISD::SETCC";
8364   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8365   case X86ISD::CMOV:               return "X86ISD::CMOV";
8366   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8367   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8368   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8369   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8370   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8371   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8372   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8373   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8374   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8375   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8376   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8377   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8378   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8379   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8380   case X86ISD::FMAX:               return "X86ISD::FMAX";
8381   case X86ISD::FMIN:               return "X86ISD::FMIN";
8382   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8383   case X86ISD::FRCP:               return "X86ISD::FRCP";
8384   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8385   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8386   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8387   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8388   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8389   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8390   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8391   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8392   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8393   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8394   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8395   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8396   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8397   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8398   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8399   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8400   case X86ISD::VSHL:               return "X86ISD::VSHL";
8401   case X86ISD::VSRL:               return "X86ISD::VSRL";
8402   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8403   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8404   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8405   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8406   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8407   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8408   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8409   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8410   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8411   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8412   case X86ISD::ADD:                return "X86ISD::ADD";
8413   case X86ISD::SUB:                return "X86ISD::SUB";
8414   case X86ISD::SMUL:               return "X86ISD::SMUL";
8415   case X86ISD::UMUL:               return "X86ISD::UMUL";
8416   case X86ISD::INC:                return "X86ISD::INC";
8417   case X86ISD::DEC:                return "X86ISD::DEC";
8418   case X86ISD::OR:                 return "X86ISD::OR";
8419   case X86ISD::XOR:                return "X86ISD::XOR";
8420   case X86ISD::AND:                return "X86ISD::AND";
8421   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8422   case X86ISD::PTEST:              return "X86ISD::PTEST";
8423   case X86ISD::TESTP:              return "X86ISD::TESTP";
8424   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8425   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8426   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8427   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8428   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8429   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8430   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8431   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8432   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8433   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8434   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8435   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8436   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8437   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8438   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8439   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8440   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8441   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8442   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8443   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8444   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8445   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8446   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8447   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8448   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8449   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8450   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8451   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8452   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8453   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8454   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8455   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8456   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8457   }
8458 }
8459
8460 // isLegalAddressingMode - Return true if the addressing mode represented
8461 // by AM is legal for this target, for a load/store of the specified type.
8462 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8463                                               const Type *Ty) const {
8464   // X86 supports extremely general addressing modes.
8465   CodeModel::Model M = getTargetMachine().getCodeModel();
8466   Reloc::Model R = getTargetMachine().getRelocationModel();
8467
8468   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8469   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8470     return false;
8471
8472   if (AM.BaseGV) {
8473     unsigned GVFlags =
8474       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8475
8476     // If a reference to this global requires an extra load, we can't fold it.
8477     if (isGlobalStubReference(GVFlags))
8478       return false;
8479
8480     // If BaseGV requires a register for the PIC base, we cannot also have a
8481     // BaseReg specified.
8482     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8483       return false;
8484
8485     // If lower 4G is not available, then we must use rip-relative addressing.
8486     if ((M != CodeModel::Small || R != Reloc::Static) &&
8487         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8488       return false;
8489   }
8490
8491   switch (AM.Scale) {
8492   case 0:
8493   case 1:
8494   case 2:
8495   case 4:
8496   case 8:
8497     // These scales always work.
8498     break;
8499   case 3:
8500   case 5:
8501   case 9:
8502     // These scales are formed with basereg+scalereg.  Only accept if there is
8503     // no basereg yet.
8504     if (AM.HasBaseReg)
8505       return false;
8506     break;
8507   default:  // Other stuff never works.
8508     return false;
8509   }
8510
8511   return true;
8512 }
8513
8514
8515 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8516   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8517     return false;
8518   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8519   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8520   if (NumBits1 <= NumBits2)
8521     return false;
8522   return true;
8523 }
8524
8525 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8526   if (!VT1.isInteger() || !VT2.isInteger())
8527     return false;
8528   unsigned NumBits1 = VT1.getSizeInBits();
8529   unsigned NumBits2 = VT2.getSizeInBits();
8530   if (NumBits1 <= NumBits2)
8531     return false;
8532   return true;
8533 }
8534
8535 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8536   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8537   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8538 }
8539
8540 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8541   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8542   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8543 }
8544
8545 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8546   // i16 instructions are longer (0x66 prefix) and potentially slower.
8547   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8548 }
8549
8550 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8551 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8552 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8553 /// are assumed to be legal.
8554 bool
8555 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8556                                       EVT VT) const {
8557   // Very little shuffling can be done for 64-bit vectors right now.
8558   if (VT.getSizeInBits() == 64)
8559     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8560
8561   // FIXME: pshufb, blends, shifts.
8562   return (VT.getVectorNumElements() == 2 ||
8563           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8564           isMOVLMask(M, VT) ||
8565           isSHUFPMask(M, VT) ||
8566           isPSHUFDMask(M, VT) ||
8567           isPSHUFHWMask(M, VT) ||
8568           isPSHUFLWMask(M, VT) ||
8569           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8570           isUNPCKLMask(M, VT) ||
8571           isUNPCKHMask(M, VT) ||
8572           isUNPCKL_v_undef_Mask(M, VT) ||
8573           isUNPCKH_v_undef_Mask(M, VT));
8574 }
8575
8576 bool
8577 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8578                                           EVT VT) const {
8579   unsigned NumElts = VT.getVectorNumElements();
8580   // FIXME: This collection of masks seems suspect.
8581   if (NumElts == 2)
8582     return true;
8583   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8584     return (isMOVLMask(Mask, VT)  ||
8585             isCommutedMOVLMask(Mask, VT, true) ||
8586             isSHUFPMask(Mask, VT) ||
8587             isCommutedSHUFPMask(Mask, VT));
8588   }
8589   return false;
8590 }
8591
8592 //===----------------------------------------------------------------------===//
8593 //                           X86 Scheduler Hooks
8594 //===----------------------------------------------------------------------===//
8595
8596 // private utility function
8597 MachineBasicBlock *
8598 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8599                                                        MachineBasicBlock *MBB,
8600                                                        unsigned regOpc,
8601                                                        unsigned immOpc,
8602                                                        unsigned LoadOpc,
8603                                                        unsigned CXchgOpc,
8604                                                        unsigned notOpc,
8605                                                        unsigned EAXreg,
8606                                                        TargetRegisterClass *RC,
8607                                                        bool invSrc) const {
8608   // For the atomic bitwise operator, we generate
8609   //   thisMBB:
8610   //   newMBB:
8611   //     ld  t1 = [bitinstr.addr]
8612   //     op  t2 = t1, [bitinstr.val]
8613   //     mov EAX = t1
8614   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8615   //     bz  newMBB
8616   //     fallthrough -->nextMBB
8617   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8618   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8619   MachineFunction::iterator MBBIter = MBB;
8620   ++MBBIter;
8621
8622   /// First build the CFG
8623   MachineFunction *F = MBB->getParent();
8624   MachineBasicBlock *thisMBB = MBB;
8625   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8626   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8627   F->insert(MBBIter, newMBB);
8628   F->insert(MBBIter, nextMBB);
8629
8630   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8631   nextMBB->splice(nextMBB->begin(), thisMBB,
8632                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8633                   thisMBB->end());
8634   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8635
8636   // Update thisMBB to fall through to newMBB
8637   thisMBB->addSuccessor(newMBB);
8638
8639   // newMBB jumps to itself and fall through to nextMBB
8640   newMBB->addSuccessor(nextMBB);
8641   newMBB->addSuccessor(newMBB);
8642
8643   // Insert instructions into newMBB based on incoming instruction
8644   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8645          "unexpected number of operands");
8646   DebugLoc dl = bInstr->getDebugLoc();
8647   MachineOperand& destOper = bInstr->getOperand(0);
8648   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8649   int numArgs = bInstr->getNumOperands() - 1;
8650   for (int i=0; i < numArgs; ++i)
8651     argOpers[i] = &bInstr->getOperand(i+1);
8652
8653   // x86 address has 4 operands: base, index, scale, and displacement
8654   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8655   int valArgIndx = lastAddrIndx + 1;
8656
8657   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8658   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8659   for (int i=0; i <= lastAddrIndx; ++i)
8660     (*MIB).addOperand(*argOpers[i]);
8661
8662   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8663   if (invSrc) {
8664     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8665   }
8666   else
8667     tt = t1;
8668
8669   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8670   assert((argOpers[valArgIndx]->isReg() ||
8671           argOpers[valArgIndx]->isImm()) &&
8672          "invalid operand");
8673   if (argOpers[valArgIndx]->isReg())
8674     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8675   else
8676     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8677   MIB.addReg(tt);
8678   (*MIB).addOperand(*argOpers[valArgIndx]);
8679
8680   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8681   MIB.addReg(t1);
8682
8683   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8684   for (int i=0; i <= lastAddrIndx; ++i)
8685     (*MIB).addOperand(*argOpers[i]);
8686   MIB.addReg(t2);
8687   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8688   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8689                     bInstr->memoperands_end());
8690
8691   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8692   MIB.addReg(EAXreg);
8693
8694   // insert branch
8695   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8696
8697   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8698   return nextMBB;
8699 }
8700
8701 // private utility function:  64 bit atomics on 32 bit host.
8702 MachineBasicBlock *
8703 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8704                                                        MachineBasicBlock *MBB,
8705                                                        unsigned regOpcL,
8706                                                        unsigned regOpcH,
8707                                                        unsigned immOpcL,
8708                                                        unsigned immOpcH,
8709                                                        bool invSrc) const {
8710   // For the atomic bitwise operator, we generate
8711   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8712   //     ld t1,t2 = [bitinstr.addr]
8713   //   newMBB:
8714   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8715   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8716   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8717   //     mov ECX, EBX <- t5, t6
8718   //     mov EAX, EDX <- t1, t2
8719   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8720   //     mov t3, t4 <- EAX, EDX
8721   //     bz  newMBB
8722   //     result in out1, out2
8723   //     fallthrough -->nextMBB
8724
8725   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8726   const unsigned LoadOpc = X86::MOV32rm;
8727   const unsigned NotOpc = X86::NOT32r;
8728   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8729   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8730   MachineFunction::iterator MBBIter = MBB;
8731   ++MBBIter;
8732
8733   /// First build the CFG
8734   MachineFunction *F = MBB->getParent();
8735   MachineBasicBlock *thisMBB = MBB;
8736   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8737   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8738   F->insert(MBBIter, newMBB);
8739   F->insert(MBBIter, nextMBB);
8740
8741   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8742   nextMBB->splice(nextMBB->begin(), thisMBB,
8743                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8744                   thisMBB->end());
8745   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8746
8747   // Update thisMBB to fall through to newMBB
8748   thisMBB->addSuccessor(newMBB);
8749
8750   // newMBB jumps to itself and fall through to nextMBB
8751   newMBB->addSuccessor(nextMBB);
8752   newMBB->addSuccessor(newMBB);
8753
8754   DebugLoc dl = bInstr->getDebugLoc();
8755   // Insert instructions into newMBB based on incoming instruction
8756   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8757   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8758          "unexpected number of operands");
8759   MachineOperand& dest1Oper = bInstr->getOperand(0);
8760   MachineOperand& dest2Oper = bInstr->getOperand(1);
8761   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8762   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8763     argOpers[i] = &bInstr->getOperand(i+2);
8764
8765     // We use some of the operands multiple times, so conservatively just
8766     // clear any kill flags that might be present.
8767     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8768       argOpers[i]->setIsKill(false);
8769   }
8770
8771   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8772   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8773
8774   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8775   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8776   for (int i=0; i <= lastAddrIndx; ++i)
8777     (*MIB).addOperand(*argOpers[i]);
8778   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8779   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8780   // add 4 to displacement.
8781   for (int i=0; i <= lastAddrIndx-2; ++i)
8782     (*MIB).addOperand(*argOpers[i]);
8783   MachineOperand newOp3 = *(argOpers[3]);
8784   if (newOp3.isImm())
8785     newOp3.setImm(newOp3.getImm()+4);
8786   else
8787     newOp3.setOffset(newOp3.getOffset()+4);
8788   (*MIB).addOperand(newOp3);
8789   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8790
8791   // t3/4 are defined later, at the bottom of the loop
8792   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8793   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8794   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8795     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8796   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8797     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8798
8799   // The subsequent operations should be using the destination registers of
8800   //the PHI instructions.
8801   if (invSrc) {
8802     t1 = F->getRegInfo().createVirtualRegister(RC);
8803     t2 = F->getRegInfo().createVirtualRegister(RC);
8804     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8805     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8806   } else {
8807     t1 = dest1Oper.getReg();
8808     t2 = dest2Oper.getReg();
8809   }
8810
8811   int valArgIndx = lastAddrIndx + 1;
8812   assert((argOpers[valArgIndx]->isReg() ||
8813           argOpers[valArgIndx]->isImm()) &&
8814          "invalid operand");
8815   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8816   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8817   if (argOpers[valArgIndx]->isReg())
8818     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8819   else
8820     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8821   if (regOpcL != X86::MOV32rr)
8822     MIB.addReg(t1);
8823   (*MIB).addOperand(*argOpers[valArgIndx]);
8824   assert(argOpers[valArgIndx + 1]->isReg() ==
8825          argOpers[valArgIndx]->isReg());
8826   assert(argOpers[valArgIndx + 1]->isImm() ==
8827          argOpers[valArgIndx]->isImm());
8828   if (argOpers[valArgIndx + 1]->isReg())
8829     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8830   else
8831     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8832   if (regOpcH != X86::MOV32rr)
8833     MIB.addReg(t2);
8834   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8835
8836   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8837   MIB.addReg(t1);
8838   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8839   MIB.addReg(t2);
8840
8841   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8842   MIB.addReg(t5);
8843   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8844   MIB.addReg(t6);
8845
8846   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8847   for (int i=0; i <= lastAddrIndx; ++i)
8848     (*MIB).addOperand(*argOpers[i]);
8849
8850   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8851   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8852                     bInstr->memoperands_end());
8853
8854   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8855   MIB.addReg(X86::EAX);
8856   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8857   MIB.addReg(X86::EDX);
8858
8859   // insert branch
8860   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8861
8862   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8863   return nextMBB;
8864 }
8865
8866 // private utility function
8867 MachineBasicBlock *
8868 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8869                                                       MachineBasicBlock *MBB,
8870                                                       unsigned cmovOpc) const {
8871   // For the atomic min/max operator, we generate
8872   //   thisMBB:
8873   //   newMBB:
8874   //     ld t1 = [min/max.addr]
8875   //     mov t2 = [min/max.val]
8876   //     cmp  t1, t2
8877   //     cmov[cond] t2 = t1
8878   //     mov EAX = t1
8879   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8880   //     bz   newMBB
8881   //     fallthrough -->nextMBB
8882   //
8883   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8884   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8885   MachineFunction::iterator MBBIter = MBB;
8886   ++MBBIter;
8887
8888   /// First build the CFG
8889   MachineFunction *F = MBB->getParent();
8890   MachineBasicBlock *thisMBB = MBB;
8891   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8892   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8893   F->insert(MBBIter, newMBB);
8894   F->insert(MBBIter, nextMBB);
8895
8896   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8897   nextMBB->splice(nextMBB->begin(), thisMBB,
8898                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8899                   thisMBB->end());
8900   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8901
8902   // Update thisMBB to fall through to newMBB
8903   thisMBB->addSuccessor(newMBB);
8904
8905   // newMBB jumps to newMBB and fall through to nextMBB
8906   newMBB->addSuccessor(nextMBB);
8907   newMBB->addSuccessor(newMBB);
8908
8909   DebugLoc dl = mInstr->getDebugLoc();
8910   // Insert instructions into newMBB based on incoming instruction
8911   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8912          "unexpected number of operands");
8913   MachineOperand& destOper = mInstr->getOperand(0);
8914   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8915   int numArgs = mInstr->getNumOperands() - 1;
8916   for (int i=0; i < numArgs; ++i)
8917     argOpers[i] = &mInstr->getOperand(i+1);
8918
8919   // x86 address has 4 operands: base, index, scale, and displacement
8920   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8921   int valArgIndx = lastAddrIndx + 1;
8922
8923   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8924   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8925   for (int i=0; i <= lastAddrIndx; ++i)
8926     (*MIB).addOperand(*argOpers[i]);
8927
8928   // We only support register and immediate values
8929   assert((argOpers[valArgIndx]->isReg() ||
8930           argOpers[valArgIndx]->isImm()) &&
8931          "invalid operand");
8932
8933   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8934   if (argOpers[valArgIndx]->isReg())
8935     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
8936   else
8937     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8938   (*MIB).addOperand(*argOpers[valArgIndx]);
8939
8940   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8941   MIB.addReg(t1);
8942
8943   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8944   MIB.addReg(t1);
8945   MIB.addReg(t2);
8946
8947   // Generate movc
8948   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8949   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8950   MIB.addReg(t2);
8951   MIB.addReg(t1);
8952
8953   // Cmp and exchange if none has modified the memory location
8954   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8955   for (int i=0; i <= lastAddrIndx; ++i)
8956     (*MIB).addOperand(*argOpers[i]);
8957   MIB.addReg(t3);
8958   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8959   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8960                     mInstr->memoperands_end());
8961
8962   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8963   MIB.addReg(X86::EAX);
8964
8965   // insert branch
8966   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8967
8968   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8969   return nextMBB;
8970 }
8971
8972 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8973 // or XMM0_V32I8 in AVX all of this code can be replaced with that
8974 // in the .td file.
8975 MachineBasicBlock *
8976 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8977                             unsigned numArgs, bool memArg) const {
8978
8979   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
8980          "Target must have SSE4.2 or AVX features enabled");
8981
8982   DebugLoc dl = MI->getDebugLoc();
8983   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8984
8985   unsigned Opc;
8986
8987   if (!Subtarget->hasAVX()) {
8988     if (memArg)
8989       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8990     else
8991       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8992   } else {
8993     if (memArg)
8994       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
8995     else
8996       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
8997   }
8998
8999   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9000
9001   for (unsigned i = 0; i < numArgs; ++i) {
9002     MachineOperand &Op = MI->getOperand(i+1);
9003
9004     if (!(Op.isReg() && Op.isImplicit()))
9005       MIB.addOperand(Op);
9006   }
9007
9008   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9009     .addReg(X86::XMM0);
9010
9011   MI->eraseFromParent();
9012
9013   return BB;
9014 }
9015
9016 MachineBasicBlock *
9017 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9018                                                  MachineInstr *MI,
9019                                                  MachineBasicBlock *MBB) const {
9020   // Emit code to save XMM registers to the stack. The ABI says that the
9021   // number of registers to save is given in %al, so it's theoretically
9022   // possible to do an indirect jump trick to avoid saving all of them,
9023   // however this code takes a simpler approach and just executes all
9024   // of the stores if %al is non-zero. It's less code, and it's probably
9025   // easier on the hardware branch predictor, and stores aren't all that
9026   // expensive anyway.
9027
9028   // Create the new basic blocks. One block contains all the XMM stores,
9029   // and one block is the final destination regardless of whether any
9030   // stores were performed.
9031   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9032   MachineFunction *F = MBB->getParent();
9033   MachineFunction::iterator MBBIter = MBB;
9034   ++MBBIter;
9035   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9036   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9037   F->insert(MBBIter, XMMSaveMBB);
9038   F->insert(MBBIter, EndMBB);
9039
9040   // Transfer the remainder of MBB and its successor edges to EndMBB.
9041   EndMBB->splice(EndMBB->begin(), MBB,
9042                  llvm::next(MachineBasicBlock::iterator(MI)),
9043                  MBB->end());
9044   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9045
9046   // The original block will now fall through to the XMM save block.
9047   MBB->addSuccessor(XMMSaveMBB);
9048   // The XMMSaveMBB will fall through to the end block.
9049   XMMSaveMBB->addSuccessor(EndMBB);
9050
9051   // Now add the instructions.
9052   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9053   DebugLoc DL = MI->getDebugLoc();
9054
9055   unsigned CountReg = MI->getOperand(0).getReg();
9056   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9057   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9058
9059   if (!Subtarget->isTargetWin64()) {
9060     // If %al is 0, branch around the XMM save block.
9061     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9062     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9063     MBB->addSuccessor(EndMBB);
9064   }
9065
9066   // In the XMM save block, save all the XMM argument registers.
9067   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9068     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9069     MachineMemOperand *MMO =
9070       F->getMachineMemOperand(
9071         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
9072         MachineMemOperand::MOStore, Offset,
9073         /*Size=*/16, /*Align=*/16);
9074     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9075       .addFrameIndex(RegSaveFrameIndex)
9076       .addImm(/*Scale=*/1)
9077       .addReg(/*IndexReg=*/0)
9078       .addImm(/*Disp=*/Offset)
9079       .addReg(/*Segment=*/0)
9080       .addReg(MI->getOperand(i).getReg())
9081       .addMemOperand(MMO);
9082   }
9083
9084   MI->eraseFromParent();   // The pseudo instruction is gone now.
9085
9086   return EndMBB;
9087 }
9088
9089 MachineBasicBlock *
9090 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9091                                      MachineBasicBlock *BB) const {
9092   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9093   DebugLoc DL = MI->getDebugLoc();
9094
9095   // To "insert" a SELECT_CC instruction, we actually have to insert the
9096   // diamond control-flow pattern.  The incoming instruction knows the
9097   // destination vreg to set, the condition code register to branch on, the
9098   // true/false values to select between, and a branch opcode to use.
9099   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9100   MachineFunction::iterator It = BB;
9101   ++It;
9102
9103   //  thisMBB:
9104   //  ...
9105   //   TrueVal = ...
9106   //   cmpTY ccX, r1, r2
9107   //   bCC copy1MBB
9108   //   fallthrough --> copy0MBB
9109   MachineBasicBlock *thisMBB = BB;
9110   MachineFunction *F = BB->getParent();
9111   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9112   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9113   F->insert(It, copy0MBB);
9114   F->insert(It, sinkMBB);
9115
9116   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9117   // live into the sink and copy blocks.
9118   const MachineFunction *MF = BB->getParent();
9119   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9120   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9121
9122   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9123     const MachineOperand &MO = MI->getOperand(I);
9124     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9125     unsigned Reg = MO.getReg();
9126     if (Reg != X86::EFLAGS) continue;
9127     copy0MBB->addLiveIn(Reg);
9128     sinkMBB->addLiveIn(Reg);
9129   }
9130
9131   // Transfer the remainder of BB and its successor edges to sinkMBB.
9132   sinkMBB->splice(sinkMBB->begin(), BB,
9133                   llvm::next(MachineBasicBlock::iterator(MI)),
9134                   BB->end());
9135   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9136
9137   // Add the true and fallthrough blocks as its successors.
9138   BB->addSuccessor(copy0MBB);
9139   BB->addSuccessor(sinkMBB);
9140
9141   // Create the conditional branch instruction.
9142   unsigned Opc =
9143     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9144   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9145
9146   //  copy0MBB:
9147   //   %FalseValue = ...
9148   //   # fallthrough to sinkMBB
9149   copy0MBB->addSuccessor(sinkMBB);
9150
9151   //  sinkMBB:
9152   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9153   //  ...
9154   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9155           TII->get(X86::PHI), MI->getOperand(0).getReg())
9156     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9157     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9158
9159   MI->eraseFromParent();   // The pseudo instruction is gone now.
9160   return sinkMBB;
9161 }
9162
9163 MachineBasicBlock *
9164 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9165                                           MachineBasicBlock *BB) const {
9166   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9167   DebugLoc DL = MI->getDebugLoc();
9168
9169   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9170   // non-trivial part is impdef of ESP.
9171   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9172   // mingw-w64.
9173
9174   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9175     .addExternalSymbol("_alloca")
9176     .addReg(X86::EAX, RegState::Implicit)
9177     .addReg(X86::ESP, RegState::Implicit)
9178     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9179     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9180     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9181
9182   MI->eraseFromParent();   // The pseudo instruction is gone now.
9183   return BB;
9184 }
9185
9186 MachineBasicBlock *
9187 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9188                                       MachineBasicBlock *BB) const {
9189   // This is pretty easy.  We're taking the value that we received from
9190   // our load from the relocation, sticking it in either RDI (x86-64)
9191   // or EAX and doing an indirect call.  The return value will then
9192   // be in the normal return register.
9193   const X86InstrInfo *TII
9194     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9195   DebugLoc DL = MI->getDebugLoc();
9196   MachineFunction *F = BB->getParent();
9197   bool IsWin64 = Subtarget->isTargetWin64();
9198
9199   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9200
9201   if (Subtarget->is64Bit()) {
9202     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9203                                       TII->get(X86::MOV64rm), X86::RDI)
9204     .addReg(X86::RIP)
9205     .addImm(0).addReg(0)
9206     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9207                       MI->getOperand(3).getTargetFlags())
9208     .addReg(0);
9209     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9210     addDirectMem(MIB, X86::RDI);
9211   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9212     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9213                                       TII->get(X86::MOV32rm), X86::EAX)
9214     .addReg(0)
9215     .addImm(0).addReg(0)
9216     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9217                       MI->getOperand(3).getTargetFlags())
9218     .addReg(0);
9219     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9220     addDirectMem(MIB, X86::EAX);
9221   } else {
9222     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9223                                       TII->get(X86::MOV32rm), X86::EAX)
9224     .addReg(TII->getGlobalBaseReg(F))
9225     .addImm(0).addReg(0)
9226     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9227                       MI->getOperand(3).getTargetFlags())
9228     .addReg(0);
9229     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9230     addDirectMem(MIB, X86::EAX);
9231   }
9232
9233   MI->eraseFromParent(); // The pseudo instruction is gone now.
9234   return BB;
9235 }
9236
9237 MachineBasicBlock *
9238 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9239                                                MachineBasicBlock *BB) const {
9240   switch (MI->getOpcode()) {
9241   default: assert(false && "Unexpected instr type to insert");
9242   case X86::MINGW_ALLOCA:
9243     return EmitLoweredMingwAlloca(MI, BB);
9244   case X86::TLSCall_32:
9245   case X86::TLSCall_64:
9246     return EmitLoweredTLSCall(MI, BB);
9247   case X86::CMOV_GR8:
9248   case X86::CMOV_V1I64:
9249   case X86::CMOV_FR32:
9250   case X86::CMOV_FR64:
9251   case X86::CMOV_V4F32:
9252   case X86::CMOV_V2F64:
9253   case X86::CMOV_V2I64:
9254   case X86::CMOV_GR16:
9255   case X86::CMOV_GR32:
9256   case X86::CMOV_RFP32:
9257   case X86::CMOV_RFP64:
9258   case X86::CMOV_RFP80:
9259     return EmitLoweredSelect(MI, BB);
9260
9261   case X86::FP32_TO_INT16_IN_MEM:
9262   case X86::FP32_TO_INT32_IN_MEM:
9263   case X86::FP32_TO_INT64_IN_MEM:
9264   case X86::FP64_TO_INT16_IN_MEM:
9265   case X86::FP64_TO_INT32_IN_MEM:
9266   case X86::FP64_TO_INT64_IN_MEM:
9267   case X86::FP80_TO_INT16_IN_MEM:
9268   case X86::FP80_TO_INT32_IN_MEM:
9269   case X86::FP80_TO_INT64_IN_MEM: {
9270     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9271     DebugLoc DL = MI->getDebugLoc();
9272
9273     // Change the floating point control register to use "round towards zero"
9274     // mode when truncating to an integer value.
9275     MachineFunction *F = BB->getParent();
9276     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9277     addFrameReference(BuildMI(*BB, MI, DL,
9278                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9279
9280     // Load the old value of the high byte of the control word...
9281     unsigned OldCW =
9282       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9283     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9284                       CWFrameIdx);
9285
9286     // Set the high part to be round to zero...
9287     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9288       .addImm(0xC7F);
9289
9290     // Reload the modified control word now...
9291     addFrameReference(BuildMI(*BB, MI, DL,
9292                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9293
9294     // Restore the memory image of control word to original value
9295     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9296       .addReg(OldCW);
9297
9298     // Get the X86 opcode to use.
9299     unsigned Opc;
9300     switch (MI->getOpcode()) {
9301     default: llvm_unreachable("illegal opcode!");
9302     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9303     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9304     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9305     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9306     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9307     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9308     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9309     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9310     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9311     }
9312
9313     X86AddressMode AM;
9314     MachineOperand &Op = MI->getOperand(0);
9315     if (Op.isReg()) {
9316       AM.BaseType = X86AddressMode::RegBase;
9317       AM.Base.Reg = Op.getReg();
9318     } else {
9319       AM.BaseType = X86AddressMode::FrameIndexBase;
9320       AM.Base.FrameIndex = Op.getIndex();
9321     }
9322     Op = MI->getOperand(1);
9323     if (Op.isImm())
9324       AM.Scale = Op.getImm();
9325     Op = MI->getOperand(2);
9326     if (Op.isImm())
9327       AM.IndexReg = Op.getImm();
9328     Op = MI->getOperand(3);
9329     if (Op.isGlobal()) {
9330       AM.GV = Op.getGlobal();
9331     } else {
9332       AM.Disp = Op.getImm();
9333     }
9334     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9335                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9336
9337     // Reload the original control word now.
9338     addFrameReference(BuildMI(*BB, MI, DL,
9339                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9340
9341     MI->eraseFromParent();   // The pseudo instruction is gone now.
9342     return BB;
9343   }
9344     // String/text processing lowering.
9345   case X86::PCMPISTRM128REG:
9346   case X86::VPCMPISTRM128REG:
9347     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9348   case X86::PCMPISTRM128MEM:
9349   case X86::VPCMPISTRM128MEM:
9350     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9351   case X86::PCMPESTRM128REG:
9352   case X86::VPCMPESTRM128REG:
9353     return EmitPCMP(MI, BB, 5, false /* in mem */);
9354   case X86::PCMPESTRM128MEM:
9355   case X86::VPCMPESTRM128MEM:
9356     return EmitPCMP(MI, BB, 5, true /* in mem */);
9357
9358     // Atomic Lowering.
9359   case X86::ATOMAND32:
9360     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9361                                                X86::AND32ri, X86::MOV32rm,
9362                                                X86::LCMPXCHG32,
9363                                                X86::NOT32r, X86::EAX,
9364                                                X86::GR32RegisterClass);
9365   case X86::ATOMOR32:
9366     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9367                                                X86::OR32ri, X86::MOV32rm,
9368                                                X86::LCMPXCHG32,
9369                                                X86::NOT32r, X86::EAX,
9370                                                X86::GR32RegisterClass);
9371   case X86::ATOMXOR32:
9372     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9373                                                X86::XOR32ri, X86::MOV32rm,
9374                                                X86::LCMPXCHG32,
9375                                                X86::NOT32r, X86::EAX,
9376                                                X86::GR32RegisterClass);
9377   case X86::ATOMNAND32:
9378     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9379                                                X86::AND32ri, X86::MOV32rm,
9380                                                X86::LCMPXCHG32,
9381                                                X86::NOT32r, X86::EAX,
9382                                                X86::GR32RegisterClass, true);
9383   case X86::ATOMMIN32:
9384     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9385   case X86::ATOMMAX32:
9386     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9387   case X86::ATOMUMIN32:
9388     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9389   case X86::ATOMUMAX32:
9390     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9391
9392   case X86::ATOMAND16:
9393     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9394                                                X86::AND16ri, X86::MOV16rm,
9395                                                X86::LCMPXCHG16,
9396                                                X86::NOT16r, X86::AX,
9397                                                X86::GR16RegisterClass);
9398   case X86::ATOMOR16:
9399     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9400                                                X86::OR16ri, X86::MOV16rm,
9401                                                X86::LCMPXCHG16,
9402                                                X86::NOT16r, X86::AX,
9403                                                X86::GR16RegisterClass);
9404   case X86::ATOMXOR16:
9405     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9406                                                X86::XOR16ri, X86::MOV16rm,
9407                                                X86::LCMPXCHG16,
9408                                                X86::NOT16r, X86::AX,
9409                                                X86::GR16RegisterClass);
9410   case X86::ATOMNAND16:
9411     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9412                                                X86::AND16ri, X86::MOV16rm,
9413                                                X86::LCMPXCHG16,
9414                                                X86::NOT16r, X86::AX,
9415                                                X86::GR16RegisterClass, true);
9416   case X86::ATOMMIN16:
9417     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9418   case X86::ATOMMAX16:
9419     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9420   case X86::ATOMUMIN16:
9421     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9422   case X86::ATOMUMAX16:
9423     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9424
9425   case X86::ATOMAND8:
9426     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9427                                                X86::AND8ri, X86::MOV8rm,
9428                                                X86::LCMPXCHG8,
9429                                                X86::NOT8r, X86::AL,
9430                                                X86::GR8RegisterClass);
9431   case X86::ATOMOR8:
9432     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9433                                                X86::OR8ri, X86::MOV8rm,
9434                                                X86::LCMPXCHG8,
9435                                                X86::NOT8r, X86::AL,
9436                                                X86::GR8RegisterClass);
9437   case X86::ATOMXOR8:
9438     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9439                                                X86::XOR8ri, X86::MOV8rm,
9440                                                X86::LCMPXCHG8,
9441                                                X86::NOT8r, X86::AL,
9442                                                X86::GR8RegisterClass);
9443   case X86::ATOMNAND8:
9444     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9445                                                X86::AND8ri, X86::MOV8rm,
9446                                                X86::LCMPXCHG8,
9447                                                X86::NOT8r, X86::AL,
9448                                                X86::GR8RegisterClass, true);
9449   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9450   // This group is for 64-bit host.
9451   case X86::ATOMAND64:
9452     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9453                                                X86::AND64ri32, X86::MOV64rm,
9454                                                X86::LCMPXCHG64,
9455                                                X86::NOT64r, X86::RAX,
9456                                                X86::GR64RegisterClass);
9457   case X86::ATOMOR64:
9458     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9459                                                X86::OR64ri32, X86::MOV64rm,
9460                                                X86::LCMPXCHG64,
9461                                                X86::NOT64r, X86::RAX,
9462                                                X86::GR64RegisterClass);
9463   case X86::ATOMXOR64:
9464     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9465                                                X86::XOR64ri32, X86::MOV64rm,
9466                                                X86::LCMPXCHG64,
9467                                                X86::NOT64r, X86::RAX,
9468                                                X86::GR64RegisterClass);
9469   case X86::ATOMNAND64:
9470     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9471                                                X86::AND64ri32, X86::MOV64rm,
9472                                                X86::LCMPXCHG64,
9473                                                X86::NOT64r, X86::RAX,
9474                                                X86::GR64RegisterClass, true);
9475   case X86::ATOMMIN64:
9476     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9477   case X86::ATOMMAX64:
9478     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9479   case X86::ATOMUMIN64:
9480     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9481   case X86::ATOMUMAX64:
9482     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9483
9484   // This group does 64-bit operations on a 32-bit host.
9485   case X86::ATOMAND6432:
9486     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9487                                                X86::AND32rr, X86::AND32rr,
9488                                                X86::AND32ri, X86::AND32ri,
9489                                                false);
9490   case X86::ATOMOR6432:
9491     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9492                                                X86::OR32rr, X86::OR32rr,
9493                                                X86::OR32ri, X86::OR32ri,
9494                                                false);
9495   case X86::ATOMXOR6432:
9496     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9497                                                X86::XOR32rr, X86::XOR32rr,
9498                                                X86::XOR32ri, X86::XOR32ri,
9499                                                false);
9500   case X86::ATOMNAND6432:
9501     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9502                                                X86::AND32rr, X86::AND32rr,
9503                                                X86::AND32ri, X86::AND32ri,
9504                                                true);
9505   case X86::ATOMADD6432:
9506     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9507                                                X86::ADD32rr, X86::ADC32rr,
9508                                                X86::ADD32ri, X86::ADC32ri,
9509                                                false);
9510   case X86::ATOMSUB6432:
9511     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9512                                                X86::SUB32rr, X86::SBB32rr,
9513                                                X86::SUB32ri, X86::SBB32ri,
9514                                                false);
9515   case X86::ATOMSWAP6432:
9516     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9517                                                X86::MOV32rr, X86::MOV32rr,
9518                                                X86::MOV32ri, X86::MOV32ri,
9519                                                false);
9520   case X86::VASTART_SAVE_XMM_REGS:
9521     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9522   }
9523 }
9524
9525 //===----------------------------------------------------------------------===//
9526 //                           X86 Optimization Hooks
9527 //===----------------------------------------------------------------------===//
9528
9529 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9530                                                        const APInt &Mask,
9531                                                        APInt &KnownZero,
9532                                                        APInt &KnownOne,
9533                                                        const SelectionDAG &DAG,
9534                                                        unsigned Depth) const {
9535   unsigned Opc = Op.getOpcode();
9536   assert((Opc >= ISD::BUILTIN_OP_END ||
9537           Opc == ISD::INTRINSIC_WO_CHAIN ||
9538           Opc == ISD::INTRINSIC_W_CHAIN ||
9539           Opc == ISD::INTRINSIC_VOID) &&
9540          "Should use MaskedValueIsZero if you don't know whether Op"
9541          " is a target node!");
9542
9543   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9544   switch (Opc) {
9545   default: break;
9546   case X86ISD::ADD:
9547   case X86ISD::SUB:
9548   case X86ISD::SMUL:
9549   case X86ISD::UMUL:
9550   case X86ISD::INC:
9551   case X86ISD::DEC:
9552   case X86ISD::OR:
9553   case X86ISD::XOR:
9554   case X86ISD::AND:
9555     // These nodes' second result is a boolean.
9556     if (Op.getResNo() == 0)
9557       break;
9558     // Fallthrough
9559   case X86ISD::SETCC:
9560     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9561                                        Mask.getBitWidth() - 1);
9562     break;
9563   }
9564 }
9565
9566 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9567 /// node is a GlobalAddress + offset.
9568 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9569                                        const GlobalValue* &GA,
9570                                        int64_t &Offset) const {
9571   if (N->getOpcode() == X86ISD::Wrapper) {
9572     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9573       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9574       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9575       return true;
9576     }
9577   }
9578   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9579 }
9580
9581 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9582 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9583 /// if the load addresses are consecutive, non-overlapping, and in the right
9584 /// order.
9585 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9586                                      const TargetLowering &TLI) {
9587   DebugLoc dl = N->getDebugLoc();
9588   EVT VT = N->getValueType(0);
9589
9590   if (VT.getSizeInBits() != 128)
9591     return SDValue();
9592
9593   SmallVector<SDValue, 16> Elts;
9594   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9595     Elts.push_back(getShuffleScalarElt(N, i, DAG));
9596
9597   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9598 }
9599
9600 /// PerformShuffleCombine - Detect vector gather/scatter index generation
9601 /// and convert it from being a bunch of shuffles and extracts to a simple
9602 /// store and scalar loads to extract the elements.
9603 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9604                                                 const TargetLowering &TLI) {
9605   SDValue InputVector = N->getOperand(0);
9606
9607   // Only operate on vectors of 4 elements, where the alternative shuffling
9608   // gets to be more expensive.
9609   if (InputVector.getValueType() != MVT::v4i32)
9610     return SDValue();
9611
9612   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9613   // single use which is a sign-extend or zero-extend, and all elements are
9614   // used.
9615   SmallVector<SDNode *, 4> Uses;
9616   unsigned ExtractedElements = 0;
9617   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9618        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9619     if (UI.getUse().getResNo() != InputVector.getResNo())
9620       return SDValue();
9621
9622     SDNode *Extract = *UI;
9623     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9624       return SDValue();
9625
9626     if (Extract->getValueType(0) != MVT::i32)
9627       return SDValue();
9628     if (!Extract->hasOneUse())
9629       return SDValue();
9630     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9631         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9632       return SDValue();
9633     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9634       return SDValue();
9635
9636     // Record which element was extracted.
9637     ExtractedElements |=
9638       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9639
9640     Uses.push_back(Extract);
9641   }
9642
9643   // If not all the elements were used, this may not be worthwhile.
9644   if (ExtractedElements != 15)
9645     return SDValue();
9646
9647   // Ok, we've now decided to do the transformation.
9648   DebugLoc dl = InputVector.getDebugLoc();
9649
9650   // Store the value to a temporary stack slot.
9651   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9652   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9653                             0, false, false, 0);
9654
9655   // Replace each use (extract) with a load of the appropriate element.
9656   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9657        UE = Uses.end(); UI != UE; ++UI) {
9658     SDNode *Extract = *UI;
9659
9660     // Compute the element's address.
9661     SDValue Idx = Extract->getOperand(1);
9662     unsigned EltSize =
9663         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9664     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9665     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9666
9667     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9668                                      OffsetVal, StackPtr);
9669
9670     // Load the scalar.
9671     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9672                                      ScalarAddr, NULL, 0, false, false, 0);
9673
9674     // Replace the exact with the load.
9675     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9676   }
9677
9678   // The replacement was made in place; don't return anything.
9679   return SDValue();
9680 }
9681
9682 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9683 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9684                                     const X86Subtarget *Subtarget) {
9685   DebugLoc DL = N->getDebugLoc();
9686   SDValue Cond = N->getOperand(0);
9687   // Get the LHS/RHS of the select.
9688   SDValue LHS = N->getOperand(1);
9689   SDValue RHS = N->getOperand(2);
9690
9691   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9692   // instructions match the semantics of the common C idiom x<y?x:y but not
9693   // x<=y?x:y, because of how they handle negative zero (which can be
9694   // ignored in unsafe-math mode).
9695   if (Subtarget->hasSSE2() &&
9696       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9697       Cond.getOpcode() == ISD::SETCC) {
9698     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9699
9700     unsigned Opcode = 0;
9701     // Check for x CC y ? x : y.
9702     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9703         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9704       switch (CC) {
9705       default: break;
9706       case ISD::SETULT:
9707         // Converting this to a min would handle NaNs incorrectly, and swapping
9708         // the operands would cause it to handle comparisons between positive
9709         // and negative zero incorrectly.
9710         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9711           if (!UnsafeFPMath &&
9712               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9713             break;
9714           std::swap(LHS, RHS);
9715         }
9716         Opcode = X86ISD::FMIN;
9717         break;
9718       case ISD::SETOLE:
9719         // Converting this to a min would handle comparisons between positive
9720         // and negative zero incorrectly.
9721         if (!UnsafeFPMath &&
9722             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9723           break;
9724         Opcode = X86ISD::FMIN;
9725         break;
9726       case ISD::SETULE:
9727         // Converting this to a min would handle both negative zeros and NaNs
9728         // incorrectly, but we can swap the operands to fix both.
9729         std::swap(LHS, RHS);
9730       case ISD::SETOLT:
9731       case ISD::SETLT:
9732       case ISD::SETLE:
9733         Opcode = X86ISD::FMIN;
9734         break;
9735
9736       case ISD::SETOGE:
9737         // Converting this to a max would handle comparisons between positive
9738         // and negative zero incorrectly.
9739         if (!UnsafeFPMath &&
9740             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9741           break;
9742         Opcode = X86ISD::FMAX;
9743         break;
9744       case ISD::SETUGT:
9745         // Converting this to a max would handle NaNs incorrectly, and swapping
9746         // the operands would cause it to handle comparisons between positive
9747         // and negative zero incorrectly.
9748         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9749           if (!UnsafeFPMath &&
9750               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9751             break;
9752           std::swap(LHS, RHS);
9753         }
9754         Opcode = X86ISD::FMAX;
9755         break;
9756       case ISD::SETUGE:
9757         // Converting this to a max would handle both negative zeros and NaNs
9758         // incorrectly, but we can swap the operands to fix both.
9759         std::swap(LHS, RHS);
9760       case ISD::SETOGT:
9761       case ISD::SETGT:
9762       case ISD::SETGE:
9763         Opcode = X86ISD::FMAX;
9764         break;
9765       }
9766     // Check for x CC y ? y : x -- a min/max with reversed arms.
9767     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9768                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9769       switch (CC) {
9770       default: break;
9771       case ISD::SETOGE:
9772         // Converting this to a min would handle comparisons between positive
9773         // and negative zero incorrectly, and swapping the operands would
9774         // cause it to handle NaNs incorrectly.
9775         if (!UnsafeFPMath &&
9776             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9777           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9778             break;
9779           std::swap(LHS, RHS);
9780         }
9781         Opcode = X86ISD::FMIN;
9782         break;
9783       case ISD::SETUGT:
9784         // Converting this to a min would handle NaNs incorrectly.
9785         if (!UnsafeFPMath &&
9786             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9787           break;
9788         Opcode = X86ISD::FMIN;
9789         break;
9790       case ISD::SETUGE:
9791         // Converting this to a min would handle both negative zeros and NaNs
9792         // incorrectly, but we can swap the operands to fix both.
9793         std::swap(LHS, RHS);
9794       case ISD::SETOGT:
9795       case ISD::SETGT:
9796       case ISD::SETGE:
9797         Opcode = X86ISD::FMIN;
9798         break;
9799
9800       case ISD::SETULT:
9801         // Converting this to a max would handle NaNs incorrectly.
9802         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9803           break;
9804         Opcode = X86ISD::FMAX;
9805         break;
9806       case ISD::SETOLE:
9807         // Converting this to a max would handle comparisons between positive
9808         // and negative zero incorrectly, and swapping the operands would
9809         // cause it to handle NaNs incorrectly.
9810         if (!UnsafeFPMath &&
9811             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9812           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9813             break;
9814           std::swap(LHS, RHS);
9815         }
9816         Opcode = X86ISD::FMAX;
9817         break;
9818       case ISD::SETULE:
9819         // Converting this to a max would handle both negative zeros and NaNs
9820         // incorrectly, but we can swap the operands to fix both.
9821         std::swap(LHS, RHS);
9822       case ISD::SETOLT:
9823       case ISD::SETLT:
9824       case ISD::SETLE:
9825         Opcode = X86ISD::FMAX;
9826         break;
9827       }
9828     }
9829
9830     if (Opcode)
9831       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9832   }
9833
9834   // If this is a select between two integer constants, try to do some
9835   // optimizations.
9836   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9837     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9838       // Don't do this for crazy integer types.
9839       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9840         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9841         // so that TrueC (the true value) is larger than FalseC.
9842         bool NeedsCondInvert = false;
9843
9844         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9845             // Efficiently invertible.
9846             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9847              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9848               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9849           NeedsCondInvert = true;
9850           std::swap(TrueC, FalseC);
9851         }
9852
9853         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9854         if (FalseC->getAPIntValue() == 0 &&
9855             TrueC->getAPIntValue().isPowerOf2()) {
9856           if (NeedsCondInvert) // Invert the condition if needed.
9857             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9858                                DAG.getConstant(1, Cond.getValueType()));
9859
9860           // Zero extend the condition if needed.
9861           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9862
9863           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9864           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9865                              DAG.getConstant(ShAmt, MVT::i8));
9866         }
9867
9868         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9869         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9870           if (NeedsCondInvert) // Invert the condition if needed.
9871             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9872                                DAG.getConstant(1, Cond.getValueType()));
9873
9874           // Zero extend the condition if needed.
9875           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9876                              FalseC->getValueType(0), Cond);
9877           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9878                              SDValue(FalseC, 0));
9879         }
9880
9881         // Optimize cases that will turn into an LEA instruction.  This requires
9882         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9883         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9884           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9885           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9886
9887           bool isFastMultiplier = false;
9888           if (Diff < 10) {
9889             switch ((unsigned char)Diff) {
9890               default: break;
9891               case 1:  // result = add base, cond
9892               case 2:  // result = lea base(    , cond*2)
9893               case 3:  // result = lea base(cond, cond*2)
9894               case 4:  // result = lea base(    , cond*4)
9895               case 5:  // result = lea base(cond, cond*4)
9896               case 8:  // result = lea base(    , cond*8)
9897               case 9:  // result = lea base(cond, cond*8)
9898                 isFastMultiplier = true;
9899                 break;
9900             }
9901           }
9902
9903           if (isFastMultiplier) {
9904             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9905             if (NeedsCondInvert) // Invert the condition if needed.
9906               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9907                                  DAG.getConstant(1, Cond.getValueType()));
9908
9909             // Zero extend the condition if needed.
9910             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9911                                Cond);
9912             // Scale the condition by the difference.
9913             if (Diff != 1)
9914               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9915                                  DAG.getConstant(Diff, Cond.getValueType()));
9916
9917             // Add the base if non-zero.
9918             if (FalseC->getAPIntValue() != 0)
9919               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9920                                  SDValue(FalseC, 0));
9921             return Cond;
9922           }
9923         }
9924       }
9925   }
9926
9927   return SDValue();
9928 }
9929
9930 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9931 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9932                                   TargetLowering::DAGCombinerInfo &DCI) {
9933   DebugLoc DL = N->getDebugLoc();
9934
9935   // If the flag operand isn't dead, don't touch this CMOV.
9936   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9937     return SDValue();
9938
9939   // If this is a select between two integer constants, try to do some
9940   // optimizations.  Note that the operands are ordered the opposite of SELECT
9941   // operands.
9942   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9943     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9944       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9945       // larger than FalseC (the false value).
9946       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9947
9948       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9949         CC = X86::GetOppositeBranchCondition(CC);
9950         std::swap(TrueC, FalseC);
9951       }
9952
9953       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9954       // This is efficient for any integer data type (including i8/i16) and
9955       // shift amount.
9956       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9957         SDValue Cond = N->getOperand(3);
9958         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9959                            DAG.getConstant(CC, MVT::i8), Cond);
9960
9961         // Zero extend the condition if needed.
9962         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9963
9964         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9965         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9966                            DAG.getConstant(ShAmt, MVT::i8));
9967         if (N->getNumValues() == 2)  // Dead flag value?
9968           return DCI.CombineTo(N, Cond, SDValue());
9969         return Cond;
9970       }
9971
9972       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9973       // for any integer data type, including i8/i16.
9974       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9975         SDValue Cond = N->getOperand(3);
9976         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9977                            DAG.getConstant(CC, MVT::i8), Cond);
9978
9979         // Zero extend the condition if needed.
9980         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9981                            FalseC->getValueType(0), Cond);
9982         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9983                            SDValue(FalseC, 0));
9984
9985         if (N->getNumValues() == 2)  // Dead flag value?
9986           return DCI.CombineTo(N, Cond, SDValue());
9987         return Cond;
9988       }
9989
9990       // Optimize cases that will turn into an LEA instruction.  This requires
9991       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9992       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9993         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9994         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9995
9996         bool isFastMultiplier = false;
9997         if (Diff < 10) {
9998           switch ((unsigned char)Diff) {
9999           default: break;
10000           case 1:  // result = add base, cond
10001           case 2:  // result = lea base(    , cond*2)
10002           case 3:  // result = lea base(cond, cond*2)
10003           case 4:  // result = lea base(    , cond*4)
10004           case 5:  // result = lea base(cond, cond*4)
10005           case 8:  // result = lea base(    , cond*8)
10006           case 9:  // result = lea base(cond, cond*8)
10007             isFastMultiplier = true;
10008             break;
10009           }
10010         }
10011
10012         if (isFastMultiplier) {
10013           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10014           SDValue Cond = N->getOperand(3);
10015           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10016                              DAG.getConstant(CC, MVT::i8), Cond);
10017           // Zero extend the condition if needed.
10018           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10019                              Cond);
10020           // Scale the condition by the difference.
10021           if (Diff != 1)
10022             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10023                                DAG.getConstant(Diff, Cond.getValueType()));
10024
10025           // Add the base if non-zero.
10026           if (FalseC->getAPIntValue() != 0)
10027             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10028                                SDValue(FalseC, 0));
10029           if (N->getNumValues() == 2)  // Dead flag value?
10030             return DCI.CombineTo(N, Cond, SDValue());
10031           return Cond;
10032         }
10033       }
10034     }
10035   }
10036   return SDValue();
10037 }
10038
10039
10040 /// PerformMulCombine - Optimize a single multiply with constant into two
10041 /// in order to implement it with two cheaper instructions, e.g.
10042 /// LEA + SHL, LEA + LEA.
10043 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10044                                  TargetLowering::DAGCombinerInfo &DCI) {
10045   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10046     return SDValue();
10047
10048   EVT VT = N->getValueType(0);
10049   if (VT != MVT::i64)
10050     return SDValue();
10051
10052   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10053   if (!C)
10054     return SDValue();
10055   uint64_t MulAmt = C->getZExtValue();
10056   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10057     return SDValue();
10058
10059   uint64_t MulAmt1 = 0;
10060   uint64_t MulAmt2 = 0;
10061   if ((MulAmt % 9) == 0) {
10062     MulAmt1 = 9;
10063     MulAmt2 = MulAmt / 9;
10064   } else if ((MulAmt % 5) == 0) {
10065     MulAmt1 = 5;
10066     MulAmt2 = MulAmt / 5;
10067   } else if ((MulAmt % 3) == 0) {
10068     MulAmt1 = 3;
10069     MulAmt2 = MulAmt / 3;
10070   }
10071   if (MulAmt2 &&
10072       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10073     DebugLoc DL = N->getDebugLoc();
10074
10075     if (isPowerOf2_64(MulAmt2) &&
10076         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10077       // If second multiplifer is pow2, issue it first. We want the multiply by
10078       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10079       // is an add.
10080       std::swap(MulAmt1, MulAmt2);
10081
10082     SDValue NewMul;
10083     if (isPowerOf2_64(MulAmt1))
10084       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10085                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10086     else
10087       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10088                            DAG.getConstant(MulAmt1, VT));
10089
10090     if (isPowerOf2_64(MulAmt2))
10091       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10092                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10093     else
10094       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10095                            DAG.getConstant(MulAmt2, VT));
10096
10097     // Do not add new nodes to DAG combiner worklist.
10098     DCI.CombineTo(N, NewMul, false);
10099   }
10100   return SDValue();
10101 }
10102
10103 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10104   SDValue N0 = N->getOperand(0);
10105   SDValue N1 = N->getOperand(1);
10106   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10107   EVT VT = N0.getValueType();
10108
10109   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10110   // since the result of setcc_c is all zero's or all ones.
10111   if (N1C && N0.getOpcode() == ISD::AND &&
10112       N0.getOperand(1).getOpcode() == ISD::Constant) {
10113     SDValue N00 = N0.getOperand(0);
10114     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10115         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10116           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10117          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10118       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10119       APInt ShAmt = N1C->getAPIntValue();
10120       Mask = Mask.shl(ShAmt);
10121       if (Mask != 0)
10122         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10123                            N00, DAG.getConstant(Mask, VT));
10124     }
10125   }
10126
10127   return SDValue();
10128 }
10129
10130 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10131 ///                       when possible.
10132 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10133                                    const X86Subtarget *Subtarget) {
10134   EVT VT = N->getValueType(0);
10135   if (!VT.isVector() && VT.isInteger() &&
10136       N->getOpcode() == ISD::SHL)
10137     return PerformSHLCombine(N, DAG);
10138
10139   // On X86 with SSE2 support, we can transform this to a vector shift if
10140   // all elements are shifted by the same amount.  We can't do this in legalize
10141   // because the a constant vector is typically transformed to a constant pool
10142   // so we have no knowledge of the shift amount.
10143   if (!Subtarget->hasSSE2())
10144     return SDValue();
10145
10146   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10147     return SDValue();
10148
10149   SDValue ShAmtOp = N->getOperand(1);
10150   EVT EltVT = VT.getVectorElementType();
10151   DebugLoc DL = N->getDebugLoc();
10152   SDValue BaseShAmt = SDValue();
10153   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10154     unsigned NumElts = VT.getVectorNumElements();
10155     unsigned i = 0;
10156     for (; i != NumElts; ++i) {
10157       SDValue Arg = ShAmtOp.getOperand(i);
10158       if (Arg.getOpcode() == ISD::UNDEF) continue;
10159       BaseShAmt = Arg;
10160       break;
10161     }
10162     for (; i != NumElts; ++i) {
10163       SDValue Arg = ShAmtOp.getOperand(i);
10164       if (Arg.getOpcode() == ISD::UNDEF) continue;
10165       if (Arg != BaseShAmt) {
10166         return SDValue();
10167       }
10168     }
10169   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10170              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10171     SDValue InVec = ShAmtOp.getOperand(0);
10172     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10173       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10174       unsigned i = 0;
10175       for (; i != NumElts; ++i) {
10176         SDValue Arg = InVec.getOperand(i);
10177         if (Arg.getOpcode() == ISD::UNDEF) continue;
10178         BaseShAmt = Arg;
10179         break;
10180       }
10181     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10182        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10183          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10184          if (C->getZExtValue() == SplatIdx)
10185            BaseShAmt = InVec.getOperand(1);
10186        }
10187     }
10188     if (BaseShAmt.getNode() == 0)
10189       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10190                               DAG.getIntPtrConstant(0));
10191   } else
10192     return SDValue();
10193
10194   // The shift amount is an i32.
10195   if (EltVT.bitsGT(MVT::i32))
10196     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10197   else if (EltVT.bitsLT(MVT::i32))
10198     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10199
10200   // The shift amount is identical so we can do a vector shift.
10201   SDValue  ValOp = N->getOperand(0);
10202   switch (N->getOpcode()) {
10203   default:
10204     llvm_unreachable("Unknown shift opcode!");
10205     break;
10206   case ISD::SHL:
10207     if (VT == MVT::v2i64)
10208       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10209                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10210                          ValOp, BaseShAmt);
10211     if (VT == MVT::v4i32)
10212       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10213                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10214                          ValOp, BaseShAmt);
10215     if (VT == MVT::v8i16)
10216       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10217                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10218                          ValOp, BaseShAmt);
10219     break;
10220   case ISD::SRA:
10221     if (VT == MVT::v4i32)
10222       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10223                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10224                          ValOp, BaseShAmt);
10225     if (VT == MVT::v8i16)
10226       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10227                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10228                          ValOp, BaseShAmt);
10229     break;
10230   case ISD::SRL:
10231     if (VT == MVT::v2i64)
10232       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10233                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10234                          ValOp, BaseShAmt);
10235     if (VT == MVT::v4i32)
10236       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10237                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10238                          ValOp, BaseShAmt);
10239     if (VT ==  MVT::v8i16)
10240       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10241                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10242                          ValOp, BaseShAmt);
10243     break;
10244   }
10245   return SDValue();
10246 }
10247
10248 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10249                                 TargetLowering::DAGCombinerInfo &DCI,
10250                                 const X86Subtarget *Subtarget) {
10251   if (DCI.isBeforeLegalizeOps())
10252     return SDValue();
10253
10254   EVT VT = N->getValueType(0);
10255   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10256     return SDValue();
10257
10258   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10259   SDValue N0 = N->getOperand(0);
10260   SDValue N1 = N->getOperand(1);
10261   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10262     std::swap(N0, N1);
10263   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10264     return SDValue();
10265   if (!N0.hasOneUse() || !N1.hasOneUse())
10266     return SDValue();
10267
10268   SDValue ShAmt0 = N0.getOperand(1);
10269   if (ShAmt0.getValueType() != MVT::i8)
10270     return SDValue();
10271   SDValue ShAmt1 = N1.getOperand(1);
10272   if (ShAmt1.getValueType() != MVT::i8)
10273     return SDValue();
10274   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10275     ShAmt0 = ShAmt0.getOperand(0);
10276   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10277     ShAmt1 = ShAmt1.getOperand(0);
10278
10279   DebugLoc DL = N->getDebugLoc();
10280   unsigned Opc = X86ISD::SHLD;
10281   SDValue Op0 = N0.getOperand(0);
10282   SDValue Op1 = N1.getOperand(0);
10283   if (ShAmt0.getOpcode() == ISD::SUB) {
10284     Opc = X86ISD::SHRD;
10285     std::swap(Op0, Op1);
10286     std::swap(ShAmt0, ShAmt1);
10287   }
10288
10289   unsigned Bits = VT.getSizeInBits();
10290   if (ShAmt1.getOpcode() == ISD::SUB) {
10291     SDValue Sum = ShAmt1.getOperand(0);
10292     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10293       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10294       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10295         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10296       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10297         return DAG.getNode(Opc, DL, VT,
10298                            Op0, Op1,
10299                            DAG.getNode(ISD::TRUNCATE, DL,
10300                                        MVT::i8, ShAmt0));
10301     }
10302   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10303     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10304     if (ShAmt0C &&
10305         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10306       return DAG.getNode(Opc, DL, VT,
10307                          N0.getOperand(0), N1.getOperand(0),
10308                          DAG.getNode(ISD::TRUNCATE, DL,
10309                                        MVT::i8, ShAmt0));
10310   }
10311
10312   return SDValue();
10313 }
10314
10315 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10316 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10317                                    const X86Subtarget *Subtarget) {
10318   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10319   // the FP state in cases where an emms may be missing.
10320   // A preferable solution to the general problem is to figure out the right
10321   // places to insert EMMS.  This qualifies as a quick hack.
10322
10323   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10324   StoreSDNode *St = cast<StoreSDNode>(N);
10325   EVT VT = St->getValue().getValueType();
10326   if (VT.getSizeInBits() != 64)
10327     return SDValue();
10328
10329   const Function *F = DAG.getMachineFunction().getFunction();
10330   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10331   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10332     && Subtarget->hasSSE2();
10333   if ((VT.isVector() ||
10334        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10335       isa<LoadSDNode>(St->getValue()) &&
10336       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10337       St->getChain().hasOneUse() && !St->isVolatile()) {
10338     SDNode* LdVal = St->getValue().getNode();
10339     LoadSDNode *Ld = 0;
10340     int TokenFactorIndex = -1;
10341     SmallVector<SDValue, 8> Ops;
10342     SDNode* ChainVal = St->getChain().getNode();
10343     // Must be a store of a load.  We currently handle two cases:  the load
10344     // is a direct child, and it's under an intervening TokenFactor.  It is
10345     // possible to dig deeper under nested TokenFactors.
10346     if (ChainVal == LdVal)
10347       Ld = cast<LoadSDNode>(St->getChain());
10348     else if (St->getValue().hasOneUse() &&
10349              ChainVal->getOpcode() == ISD::TokenFactor) {
10350       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10351         if (ChainVal->getOperand(i).getNode() == LdVal) {
10352           TokenFactorIndex = i;
10353           Ld = cast<LoadSDNode>(St->getValue());
10354         } else
10355           Ops.push_back(ChainVal->getOperand(i));
10356       }
10357     }
10358
10359     if (!Ld || !ISD::isNormalLoad(Ld))
10360       return SDValue();
10361
10362     // If this is not the MMX case, i.e. we are just turning i64 load/store
10363     // into f64 load/store, avoid the transformation if there are multiple
10364     // uses of the loaded value.
10365     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10366       return SDValue();
10367
10368     DebugLoc LdDL = Ld->getDebugLoc();
10369     DebugLoc StDL = N->getDebugLoc();
10370     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10371     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10372     // pair instead.
10373     if (Subtarget->is64Bit() || F64IsLegal) {
10374       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10375       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10376                                   Ld->getBasePtr(), Ld->getSrcValue(),
10377                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10378                                   Ld->isNonTemporal(), Ld->getAlignment());
10379       SDValue NewChain = NewLd.getValue(1);
10380       if (TokenFactorIndex != -1) {
10381         Ops.push_back(NewChain);
10382         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10383                                Ops.size());
10384       }
10385       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10386                           St->getSrcValue(), St->getSrcValueOffset(),
10387                           St->isVolatile(), St->isNonTemporal(),
10388                           St->getAlignment());
10389     }
10390
10391     // Otherwise, lower to two pairs of 32-bit loads / stores.
10392     SDValue LoAddr = Ld->getBasePtr();
10393     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10394                                  DAG.getConstant(4, MVT::i32));
10395
10396     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10397                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10398                                Ld->isVolatile(), Ld->isNonTemporal(),
10399                                Ld->getAlignment());
10400     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10401                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10402                                Ld->isVolatile(), Ld->isNonTemporal(),
10403                                MinAlign(Ld->getAlignment(), 4));
10404
10405     SDValue NewChain = LoLd.getValue(1);
10406     if (TokenFactorIndex != -1) {
10407       Ops.push_back(LoLd);
10408       Ops.push_back(HiLd);
10409       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10410                              Ops.size());
10411     }
10412
10413     LoAddr = St->getBasePtr();
10414     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10415                          DAG.getConstant(4, MVT::i32));
10416
10417     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10418                                 St->getSrcValue(), St->getSrcValueOffset(),
10419                                 St->isVolatile(), St->isNonTemporal(),
10420                                 St->getAlignment());
10421     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10422                                 St->getSrcValue(),
10423                                 St->getSrcValueOffset() + 4,
10424                                 St->isVolatile(),
10425                                 St->isNonTemporal(),
10426                                 MinAlign(St->getAlignment(), 4));
10427     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10428   }
10429   return SDValue();
10430 }
10431
10432 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10433 /// X86ISD::FXOR nodes.
10434 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10435   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10436   // F[X]OR(0.0, x) -> x
10437   // F[X]OR(x, 0.0) -> x
10438   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10439     if (C->getValueAPF().isPosZero())
10440       return N->getOperand(1);
10441   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10442     if (C->getValueAPF().isPosZero())
10443       return N->getOperand(0);
10444   return SDValue();
10445 }
10446
10447 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10448 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10449   // FAND(0.0, x) -> 0.0
10450   // FAND(x, 0.0) -> 0.0
10451   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10452     if (C->getValueAPF().isPosZero())
10453       return N->getOperand(0);
10454   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10455     if (C->getValueAPF().isPosZero())
10456       return N->getOperand(1);
10457   return SDValue();
10458 }
10459
10460 static SDValue PerformBTCombine(SDNode *N,
10461                                 SelectionDAG &DAG,
10462                                 TargetLowering::DAGCombinerInfo &DCI) {
10463   // BT ignores high bits in the bit index operand.
10464   SDValue Op1 = N->getOperand(1);
10465   if (Op1.hasOneUse()) {
10466     unsigned BitWidth = Op1.getValueSizeInBits();
10467     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10468     APInt KnownZero, KnownOne;
10469     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10470                                           !DCI.isBeforeLegalizeOps());
10471     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10472     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10473         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10474       DCI.CommitTargetLoweringOpt(TLO);
10475   }
10476   return SDValue();
10477 }
10478
10479 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10480   SDValue Op = N->getOperand(0);
10481   if (Op.getOpcode() == ISD::BIT_CONVERT)
10482     Op = Op.getOperand(0);
10483   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10484   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10485       VT.getVectorElementType().getSizeInBits() ==
10486       OpVT.getVectorElementType().getSizeInBits()) {
10487     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10488   }
10489   return SDValue();
10490 }
10491
10492 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10493   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10494   //           (and (i32 x86isd::setcc_carry), 1)
10495   // This eliminates the zext. This transformation is necessary because
10496   // ISD::SETCC is always legalized to i8.
10497   DebugLoc dl = N->getDebugLoc();
10498   SDValue N0 = N->getOperand(0);
10499   EVT VT = N->getValueType(0);
10500   if (N0.getOpcode() == ISD::AND &&
10501       N0.hasOneUse() &&
10502       N0.getOperand(0).hasOneUse()) {
10503     SDValue N00 = N0.getOperand(0);
10504     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10505       return SDValue();
10506     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10507     if (!C || C->getZExtValue() != 1)
10508       return SDValue();
10509     return DAG.getNode(ISD::AND, dl, VT,
10510                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10511                                    N00.getOperand(0), N00.getOperand(1)),
10512                        DAG.getConstant(1, VT));
10513   }
10514
10515   return SDValue();
10516 }
10517
10518 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10519                                              DAGCombinerInfo &DCI) const {
10520   SelectionDAG &DAG = DCI.DAG;
10521   switch (N->getOpcode()) {
10522   default: break;
10523   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10524   case ISD::EXTRACT_VECTOR_ELT:
10525                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10526   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10527   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10528   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10529   case ISD::SHL:
10530   case ISD::SRA:
10531   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10532   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10533   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10534   case X86ISD::FXOR:
10535   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10536   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10537   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10538   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10539   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10540   }
10541
10542   return SDValue();
10543 }
10544
10545 /// isTypeDesirableForOp - Return true if the target has native support for
10546 /// the specified value type and it is 'desirable' to use the type for the
10547 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10548 /// instruction encodings are longer and some i16 instructions are slow.
10549 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10550   if (!isTypeLegal(VT))
10551     return false;
10552   if (VT != MVT::i16)
10553     return true;
10554
10555   switch (Opc) {
10556   default:
10557     return true;
10558   case ISD::LOAD:
10559   case ISD::SIGN_EXTEND:
10560   case ISD::ZERO_EXTEND:
10561   case ISD::ANY_EXTEND:
10562   case ISD::SHL:
10563   case ISD::SRL:
10564   case ISD::SUB:
10565   case ISD::ADD:
10566   case ISD::MUL:
10567   case ISD::AND:
10568   case ISD::OR:
10569   case ISD::XOR:
10570     return false;
10571   }
10572 }
10573
10574 /// IsDesirableToPromoteOp - This method query the target whether it is
10575 /// beneficial for dag combiner to promote the specified node. If true, it
10576 /// should return the desired promotion type by reference.
10577 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10578   EVT VT = Op.getValueType();
10579   if (VT != MVT::i16)
10580     return false;
10581
10582   bool Promote = false;
10583   bool Commute = false;
10584   switch (Op.getOpcode()) {
10585   default: break;
10586   case ISD::LOAD: {
10587     LoadSDNode *LD = cast<LoadSDNode>(Op);
10588     // If the non-extending load has a single use and it's not live out, then it
10589     // might be folded.
10590     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10591                                                      Op.hasOneUse()*/) {
10592       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10593              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10594         // The only case where we'd want to promote LOAD (rather then it being
10595         // promoted as an operand is when it's only use is liveout.
10596         if (UI->getOpcode() != ISD::CopyToReg)
10597           return false;
10598       }
10599     }
10600     Promote = true;
10601     break;
10602   }
10603   case ISD::SIGN_EXTEND:
10604   case ISD::ZERO_EXTEND:
10605   case ISD::ANY_EXTEND:
10606     Promote = true;
10607     break;
10608   case ISD::SHL:
10609   case ISD::SRL: {
10610     SDValue N0 = Op.getOperand(0);
10611     // Look out for (store (shl (load), x)).
10612     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10613       return false;
10614     Promote = true;
10615     break;
10616   }
10617   case ISD::ADD:
10618   case ISD::MUL:
10619   case ISD::AND:
10620   case ISD::OR:
10621   case ISD::XOR:
10622     Commute = true;
10623     // fallthrough
10624   case ISD::SUB: {
10625     SDValue N0 = Op.getOperand(0);
10626     SDValue N1 = Op.getOperand(1);
10627     if (!Commute && MayFoldLoad(N1))
10628       return false;
10629     // Avoid disabling potential load folding opportunities.
10630     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10631       return false;
10632     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10633       return false;
10634     Promote = true;
10635   }
10636   }
10637
10638   PVT = MVT::i32;
10639   return Promote;
10640 }
10641
10642 //===----------------------------------------------------------------------===//
10643 //                           X86 Inline Assembly Support
10644 //===----------------------------------------------------------------------===//
10645
10646 static bool LowerToBSwap(CallInst *CI) {
10647   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10648   // we will turn this bswap into something that will be lowered to logical ops
10649   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10650   // so don't worry about this.
10651
10652   // Verify this is a simple bswap.
10653   if (CI->getNumArgOperands() != 1 ||
10654       CI->getType() != CI->getArgOperand(0)->getType() ||
10655       !CI->getType()->isIntegerTy())
10656     return false;
10657
10658   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10659   if (!Ty || Ty->getBitWidth() % 16 != 0)
10660     return false;
10661
10662   // Okay, we can do this xform, do so now.
10663   const Type *Tys[] = { Ty };
10664   Module *M = CI->getParent()->getParent()->getParent();
10665   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10666
10667   Value *Op = CI->getArgOperand(0);
10668   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10669
10670   CI->replaceAllUsesWith(Op);
10671   CI->eraseFromParent();
10672   return true;
10673 }
10674
10675 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10676   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10677   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10678
10679   std::string AsmStr = IA->getAsmString();
10680
10681   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10682   SmallVector<StringRef, 4> AsmPieces;
10683   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10684
10685   switch (AsmPieces.size()) {
10686   default: return false;
10687   case 1:
10688     AsmStr = AsmPieces[0];
10689     AsmPieces.clear();
10690     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10691
10692     // bswap $0
10693     if (AsmPieces.size() == 2 &&
10694         (AsmPieces[0] == "bswap" ||
10695          AsmPieces[0] == "bswapq" ||
10696          AsmPieces[0] == "bswapl") &&
10697         (AsmPieces[1] == "$0" ||
10698          AsmPieces[1] == "${0:q}")) {
10699       // No need to check constraints, nothing other than the equivalent of
10700       // "=r,0" would be valid here.
10701       return LowerToBSwap(CI);
10702     }
10703     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10704     if (CI->getType()->isIntegerTy(16) &&
10705         AsmPieces.size() == 3 &&
10706         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10707         AsmPieces[1] == "$$8," &&
10708         AsmPieces[2] == "${0:w}" &&
10709         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10710       AsmPieces.clear();
10711       const std::string &Constraints = IA->getConstraintString();
10712       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10713       std::sort(AsmPieces.begin(), AsmPieces.end());
10714       if (AsmPieces.size() == 4 &&
10715           AsmPieces[0] == "~{cc}" &&
10716           AsmPieces[1] == "~{dirflag}" &&
10717           AsmPieces[2] == "~{flags}" &&
10718           AsmPieces[3] == "~{fpsr}") {
10719         return LowerToBSwap(CI);
10720       }
10721     }
10722     break;
10723   case 3:
10724     if (CI->getType()->isIntegerTy(64) &&
10725         Constraints.size() >= 2 &&
10726         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10727         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10728       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10729       SmallVector<StringRef, 4> Words;
10730       SplitString(AsmPieces[0], Words, " \t");
10731       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10732         Words.clear();
10733         SplitString(AsmPieces[1], Words, " \t");
10734         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10735           Words.clear();
10736           SplitString(AsmPieces[2], Words, " \t,");
10737           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10738               Words[2] == "%edx") {
10739             return LowerToBSwap(CI);
10740           }
10741         }
10742       }
10743     }
10744     break;
10745   }
10746   return false;
10747 }
10748
10749
10750
10751 /// getConstraintType - Given a constraint letter, return the type of
10752 /// constraint it is for this target.
10753 X86TargetLowering::ConstraintType
10754 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10755   if (Constraint.size() == 1) {
10756     switch (Constraint[0]) {
10757     case 'A':
10758       return C_Register;
10759     case 'f':
10760     case 'r':
10761     case 'R':
10762     case 'l':
10763     case 'q':
10764     case 'Q':
10765     case 'x':
10766     case 'y':
10767     case 'Y':
10768       return C_RegisterClass;
10769     case 'e':
10770     case 'Z':
10771       return C_Other;
10772     default:
10773       break;
10774     }
10775   }
10776   return TargetLowering::getConstraintType(Constraint);
10777 }
10778
10779 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10780 /// with another that has more specific requirements based on the type of the
10781 /// corresponding operand.
10782 const char *X86TargetLowering::
10783 LowerXConstraint(EVT ConstraintVT) const {
10784   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10785   // 'f' like normal targets.
10786   if (ConstraintVT.isFloatingPoint()) {
10787     if (Subtarget->hasSSE2())
10788       return "Y";
10789     if (Subtarget->hasSSE1())
10790       return "x";
10791   }
10792
10793   return TargetLowering::LowerXConstraint(ConstraintVT);
10794 }
10795
10796 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10797 /// vector.  If it is invalid, don't add anything to Ops.
10798 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10799                                                      char Constraint,
10800                                                      std::vector<SDValue>&Ops,
10801                                                      SelectionDAG &DAG) const {
10802   SDValue Result(0, 0);
10803
10804   switch (Constraint) {
10805   default: break;
10806   case 'I':
10807     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10808       if (C->getZExtValue() <= 31) {
10809         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10810         break;
10811       }
10812     }
10813     return;
10814   case 'J':
10815     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10816       if (C->getZExtValue() <= 63) {
10817         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10818         break;
10819       }
10820     }
10821     return;
10822   case 'K':
10823     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10824       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10825         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10826         break;
10827       }
10828     }
10829     return;
10830   case 'N':
10831     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10832       if (C->getZExtValue() <= 255) {
10833         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10834         break;
10835       }
10836     }
10837     return;
10838   case 'e': {
10839     // 32-bit signed value
10840     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10841       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10842                                            C->getSExtValue())) {
10843         // Widen to 64 bits here to get it sign extended.
10844         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10845         break;
10846       }
10847     // FIXME gcc accepts some relocatable values here too, but only in certain
10848     // memory models; it's complicated.
10849     }
10850     return;
10851   }
10852   case 'Z': {
10853     // 32-bit unsigned value
10854     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10855       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10856                                            C->getZExtValue())) {
10857         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10858         break;
10859       }
10860     }
10861     // FIXME gcc accepts some relocatable values here too, but only in certain
10862     // memory models; it's complicated.
10863     return;
10864   }
10865   case 'i': {
10866     // Literal immediates are always ok.
10867     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10868       // Widen to 64 bits here to get it sign extended.
10869       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10870       break;
10871     }
10872
10873     // In any sort of PIC mode addresses need to be computed at runtime by
10874     // adding in a register or some sort of table lookup.  These can't
10875     // be used as immediates.
10876     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10877       return;
10878
10879     // If we are in non-pic codegen mode, we allow the address of a global (with
10880     // an optional displacement) to be used with 'i'.
10881     GlobalAddressSDNode *GA = 0;
10882     int64_t Offset = 0;
10883
10884     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10885     while (1) {
10886       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10887         Offset += GA->getOffset();
10888         break;
10889       } else if (Op.getOpcode() == ISD::ADD) {
10890         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10891           Offset += C->getZExtValue();
10892           Op = Op.getOperand(0);
10893           continue;
10894         }
10895       } else if (Op.getOpcode() == ISD::SUB) {
10896         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10897           Offset += -C->getZExtValue();
10898           Op = Op.getOperand(0);
10899           continue;
10900         }
10901       }
10902
10903       // Otherwise, this isn't something we can handle, reject it.
10904       return;
10905     }
10906
10907     const GlobalValue *GV = GA->getGlobal();
10908     // If we require an extra load to get this address, as in PIC mode, we
10909     // can't accept it.
10910     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10911                                                         getTargetMachine())))
10912       return;
10913
10914     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10915                                         GA->getValueType(0), Offset);
10916     break;
10917   }
10918   }
10919
10920   if (Result.getNode()) {
10921     Ops.push_back(Result);
10922     return;
10923   }
10924   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10925 }
10926
10927 std::vector<unsigned> X86TargetLowering::
10928 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10929                                   EVT VT) const {
10930   if (Constraint.size() == 1) {
10931     // FIXME: not handling fp-stack yet!
10932     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10933     default: break;  // Unknown constraint letter
10934     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10935       if (Subtarget->is64Bit()) {
10936         if (VT == MVT::i32)
10937           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10938                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10939                                        X86::R10D,X86::R11D,X86::R12D,
10940                                        X86::R13D,X86::R14D,X86::R15D,
10941                                        X86::EBP, X86::ESP, 0);
10942         else if (VT == MVT::i16)
10943           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10944                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10945                                        X86::R10W,X86::R11W,X86::R12W,
10946                                        X86::R13W,X86::R14W,X86::R15W,
10947                                        X86::BP,  X86::SP, 0);
10948         else if (VT == MVT::i8)
10949           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10950                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10951                                        X86::R10B,X86::R11B,X86::R12B,
10952                                        X86::R13B,X86::R14B,X86::R15B,
10953                                        X86::BPL, X86::SPL, 0);
10954
10955         else if (VT == MVT::i64)
10956           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10957                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10958                                        X86::R10, X86::R11, X86::R12,
10959                                        X86::R13, X86::R14, X86::R15,
10960                                        X86::RBP, X86::RSP, 0);
10961
10962         break;
10963       }
10964       // 32-bit fallthrough
10965     case 'Q':   // Q_REGS
10966       if (VT == MVT::i32)
10967         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10968       else if (VT == MVT::i16)
10969         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10970       else if (VT == MVT::i8)
10971         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10972       else if (VT == MVT::i64)
10973         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10974       break;
10975     }
10976   }
10977
10978   return std::vector<unsigned>();
10979 }
10980
10981 std::pair<unsigned, const TargetRegisterClass*>
10982 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10983                                                 EVT VT) const {
10984   // First, see if this is a constraint that directly corresponds to an LLVM
10985   // register class.
10986   if (Constraint.size() == 1) {
10987     // GCC Constraint Letters
10988     switch (Constraint[0]) {
10989     default: break;
10990     case 'r':   // GENERAL_REGS
10991     case 'l':   // INDEX_REGS
10992       if (VT == MVT::i8)
10993         return std::make_pair(0U, X86::GR8RegisterClass);
10994       if (VT == MVT::i16)
10995         return std::make_pair(0U, X86::GR16RegisterClass);
10996       if (VT == MVT::i32 || !Subtarget->is64Bit())
10997         return std::make_pair(0U, X86::GR32RegisterClass);
10998       return std::make_pair(0U, X86::GR64RegisterClass);
10999     case 'R':   // LEGACY_REGS
11000       if (VT == MVT::i8)
11001         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11002       if (VT == MVT::i16)
11003         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11004       if (VT == MVT::i32 || !Subtarget->is64Bit())
11005         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11006       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11007     case 'f':  // FP Stack registers.
11008       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11009       // value to the correct fpstack register class.
11010       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11011         return std::make_pair(0U, X86::RFP32RegisterClass);
11012       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11013         return std::make_pair(0U, X86::RFP64RegisterClass);
11014       return std::make_pair(0U, X86::RFP80RegisterClass);
11015     case 'y':   // MMX_REGS if MMX allowed.
11016       if (!Subtarget->hasMMX()) break;
11017       return std::make_pair(0U, X86::VR64RegisterClass);
11018     case 'Y':   // SSE_REGS if SSE2 allowed
11019       if (!Subtarget->hasSSE2()) break;
11020       // FALL THROUGH.
11021     case 'x':   // SSE_REGS if SSE1 allowed
11022       if (!Subtarget->hasSSE1()) break;
11023
11024       switch (VT.getSimpleVT().SimpleTy) {
11025       default: break;
11026       // Scalar SSE types.
11027       case MVT::f32:
11028       case MVT::i32:
11029         return std::make_pair(0U, X86::FR32RegisterClass);
11030       case MVT::f64:
11031       case MVT::i64:
11032         return std::make_pair(0U, X86::FR64RegisterClass);
11033       // Vector types.
11034       case MVT::v16i8:
11035       case MVT::v8i16:
11036       case MVT::v4i32:
11037       case MVT::v2i64:
11038       case MVT::v4f32:
11039       case MVT::v2f64:
11040         return std::make_pair(0U, X86::VR128RegisterClass);
11041       }
11042       break;
11043     }
11044   }
11045
11046   // Use the default implementation in TargetLowering to convert the register
11047   // constraint into a member of a register class.
11048   std::pair<unsigned, const TargetRegisterClass*> Res;
11049   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11050
11051   // Not found as a standard register?
11052   if (Res.second == 0) {
11053     // Map st(0) -> st(7) -> ST0
11054     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11055         tolower(Constraint[1]) == 's' &&
11056         tolower(Constraint[2]) == 't' &&
11057         Constraint[3] == '(' &&
11058         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11059         Constraint[5] == ')' &&
11060         Constraint[6] == '}') {
11061
11062       Res.first = X86::ST0+Constraint[4]-'0';
11063       Res.second = X86::RFP80RegisterClass;
11064       return Res;
11065     }
11066
11067     // GCC allows "st(0)" to be called just plain "st".
11068     if (StringRef("{st}").equals_lower(Constraint)) {
11069       Res.first = X86::ST0;
11070       Res.second = X86::RFP80RegisterClass;
11071       return Res;
11072     }
11073
11074     // flags -> EFLAGS
11075     if (StringRef("{flags}").equals_lower(Constraint)) {
11076       Res.first = X86::EFLAGS;
11077       Res.second = X86::CCRRegisterClass;
11078       return Res;
11079     }
11080
11081     // 'A' means EAX + EDX.
11082     if (Constraint == "A") {
11083       Res.first = X86::EAX;
11084       Res.second = X86::GR32_ADRegisterClass;
11085       return Res;
11086     }
11087     return Res;
11088   }
11089
11090   // Otherwise, check to see if this is a register class of the wrong value
11091   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11092   // turn into {ax},{dx}.
11093   if (Res.second->hasType(VT))
11094     return Res;   // Correct type already, nothing to do.
11095
11096   // All of the single-register GCC register classes map their values onto
11097   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11098   // really want an 8-bit or 32-bit register, map to the appropriate register
11099   // class and return the appropriate register.
11100   if (Res.second == X86::GR16RegisterClass) {
11101     if (VT == MVT::i8) {
11102       unsigned DestReg = 0;
11103       switch (Res.first) {
11104       default: break;
11105       case X86::AX: DestReg = X86::AL; break;
11106       case X86::DX: DestReg = X86::DL; break;
11107       case X86::CX: DestReg = X86::CL; break;
11108       case X86::BX: DestReg = X86::BL; break;
11109       }
11110       if (DestReg) {
11111         Res.first = DestReg;
11112         Res.second = X86::GR8RegisterClass;
11113       }
11114     } else if (VT == MVT::i32) {
11115       unsigned DestReg = 0;
11116       switch (Res.first) {
11117       default: break;
11118       case X86::AX: DestReg = X86::EAX; break;
11119       case X86::DX: DestReg = X86::EDX; break;
11120       case X86::CX: DestReg = X86::ECX; break;
11121       case X86::BX: DestReg = X86::EBX; break;
11122       case X86::SI: DestReg = X86::ESI; break;
11123       case X86::DI: DestReg = X86::EDI; break;
11124       case X86::BP: DestReg = X86::EBP; break;
11125       case X86::SP: DestReg = X86::ESP; break;
11126       }
11127       if (DestReg) {
11128         Res.first = DestReg;
11129         Res.second = X86::GR32RegisterClass;
11130       }
11131     } else if (VT == MVT::i64) {
11132       unsigned DestReg = 0;
11133       switch (Res.first) {
11134       default: break;
11135       case X86::AX: DestReg = X86::RAX; break;
11136       case X86::DX: DestReg = X86::RDX; break;
11137       case X86::CX: DestReg = X86::RCX; break;
11138       case X86::BX: DestReg = X86::RBX; break;
11139       case X86::SI: DestReg = X86::RSI; break;
11140       case X86::DI: DestReg = X86::RDI; break;
11141       case X86::BP: DestReg = X86::RBP; break;
11142       case X86::SP: DestReg = X86::RSP; break;
11143       }
11144       if (DestReg) {
11145         Res.first = DestReg;
11146         Res.second = X86::GR64RegisterClass;
11147       }
11148     }
11149   } else if (Res.second == X86::FR32RegisterClass ||
11150              Res.second == X86::FR64RegisterClass ||
11151              Res.second == X86::VR128RegisterClass) {
11152     // Handle references to XMM physical registers that got mapped into the
11153     // wrong class.  This can happen with constraints like {xmm0} where the
11154     // target independent register mapper will just pick the first match it can
11155     // find, ignoring the required type.
11156     if (VT == MVT::f32)
11157       Res.second = X86::FR32RegisterClass;
11158     else if (VT == MVT::f64)
11159       Res.second = X86::FR64RegisterClass;
11160     else if (X86::VR128RegisterClass->hasType(VT))
11161       Res.second = X86::VR128RegisterClass;
11162   }
11163
11164   return Res;
11165 }