lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "X86TargetObjectFile.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalAlias.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/VectorExtras.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  67       return new X8664_MachoTargetObjectFile();
  68     return new X8632_MachoTargetObjectFile();
  69   case X86Subtarget::isELF:
  70     return new TargetLoweringObjectFileELF();
  71   case X86Subtarget::isMingw:
  72   case X86Subtarget::isCygwin:
  73   case X86Subtarget::isWindows:
  74     return new TargetLoweringObjectFileCOFF();
  75   }
  76
  77 }
  78
  79 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  80   : TargetLowering(TM, createTLOF(TM)) {
  81   Subtarget = &TM.getSubtarget<X86Subtarget>();
  82   X86ScalarSSEf64 = Subtarget->hasSSE2();
  83   X86ScalarSSEf32 = Subtarget->hasSSE1();
  84   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  85
  86   RegInfo = TM.getRegisterInfo();
  87   TD = getTargetData();
  88
  89   // Set up the TargetLowering object.
  90
  91   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  92   setShiftAmountType(MVT::i8);
  93   setBooleanContents(ZeroOrOneBooleanContent);
  94   setSchedulingPreference(SchedulingForRegPressure);
  95   setStackPointerRegisterToSaveRestore(X86StackPtr);
  96
  97   if (Subtarget->isTargetDarwin()) {
  98     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  99     setUseUnderscoreSetJmp(false);
 100     setUseUnderscoreLongJmp(false);
 101   } else if (Subtarget->isTargetMingw()) {
 102     // MS runtime is weird: it exports _setjmp, but longjmp!
 103     setUseUnderscoreSetJmp(true);
 104     setUseUnderscoreLongJmp(false);
 105   } else {
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(true);
 108   }
 109
 110   // Set up the register classes.
 111   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 112   if (!Disable16Bit)
 113     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   if (!Disable16Bit)
 123     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   if (!Disable16Bit)
 126     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     if (X86ScalarSSEf64) {
 149       // We have an impenetrably clever algorithm for ui64->double only.
 150       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 151     }
 152     // We have an algorithm for SSE2, and we turn this into a 64-bit
 153     // FILD for other targets.
 154     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 155   }
 156
 157   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 158   // this operation.
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 160   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 161
 162   if (!UseSoftFloat) {
 163     // SSE has no i16 to fp conversion, only i32
 164     if (X86ScalarSSEf32) {
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 166       // f32 and f64 cases are Legal, f80 case is not
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     } else {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 170       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 171     }
 172   } else {
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 175   }
 176
 177   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 178   // are Legal, f80 is custom lowered.
 179   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 180   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 181
 182   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 185   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 186
 187   if (X86ScalarSSEf32) {
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 189     // f32 and f64 cases are Legal, f80 case is not
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   } else {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 193     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 194   }
 195
 196   // Handle FP_TO_UINT by promoting the destination to a larger signed
 197   // conversion.
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 200   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 201
 202   if (Subtarget->is64Bit()) {
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 204     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 205   } else if (!UseSoftFloat) {
 206     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 207       // Expand FP_TO_UINT into a select.
 208       // FIXME: We would like to use a Custom expander here eventually to do
 209       // the optimal thing for SSE vs. the default expansion in the legalizer.
 210       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 211     else
 212       // With SSE3 we can use fisttpll to convert to a signed i64; without
 213       // SSE, we're stuck with a fistpll.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 215   }
 216
 217   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 218   if (!X86ScalarSSEf64) {
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 220     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 221   }
 222
 223   // Scalar integer divide and remainder are lowered to use operations that
 224   // produce two results, to match the available instructions. This exposes
 225   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 226   // into a single instruction.
 227   //
 228   // Scalar integer multiply-high is also lowered to use two-result
 229   // operations, to match the available instructions. However, plain multiply
 230   // (low) operations are left as Legal, as there are single-result
 231   // instructions for this in x86. Using the two-result multiply instructions
 232   // when both high and low results are needed must be arranged by dagcombine.
 233   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 234   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 235   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 237   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 238   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 257
 258   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 259   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 260   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 261   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 262   if (Subtarget->is64Bit())
 263     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 265   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 266   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 267   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 269   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 270   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 271   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 272
 273   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 274   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 275   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 276   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 277   if (Disable16Bit) {
 278     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 279     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 280   } else {
 281     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 282     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 283   }
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   if (Disable16Bit)
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 302   else
 303     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 319     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 320   }
 321   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 322
 323   // Darwin ABI issue.
 324   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 325   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 326   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 327   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 328   if (Subtarget->is64Bit())
 329     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 330   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 331   if (Subtarget->is64Bit()) {
 332     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 333     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 334     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 335     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 336   }
 337   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 338   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 339   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 340   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 341   if (Subtarget->is64Bit()) {
 342     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 343     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 344     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 345   }
 346
 347   if (Subtarget->hasSSE1())
 348     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 349
 350   if (!Subtarget->hasSSE2())
 351     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 352
 353   // Expand certain atomics
 354   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 355   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 358
 359   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 360   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 363
 364   if (!Subtarget->is64Bit()) {
 365     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 366     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 372   }
 373
 374   // Use the default ISD::DBG_STOPPOINT.
 375   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599   }
 600
 601   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 602   // with -msoft-float, disable use of MMX as well.
 603   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 604     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 605     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 606     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 607     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 608     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 609
 610     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 611     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 612     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 613     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 614
 615     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 616     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 617     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 618     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 619
 620     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 621     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 622
 623     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 624     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 625     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 626     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 627     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 628     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 629     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 632     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 633     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 634     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 635     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 636     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 637     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 640     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 641     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 642     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 643     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 644     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 645     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 646
 647     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 648     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 649     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 650     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 651     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 652     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 653     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 654     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 655     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 656
 657     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 658     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 659     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 660     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 661     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 662
 663     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 664     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 667
 668     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 669     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 670     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 671     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 672
 673     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 674
 675     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 676     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 677     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 678     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 679     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 680     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 681     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 682     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 683     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 684   }
 685
 686   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 687     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 688
 689     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 690     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 691     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 692     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 693     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 694     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 695     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 696     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 697     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 698     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 699     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 704     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 705
 706     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 707     // registers cannot be used even for integer operations.
 708     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 709     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 710     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 711     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 712
 713     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 714     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 715     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 716     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 717     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 718     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 719     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 720     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 721     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 722     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 723     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 724     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 725     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 726     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 727     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 728     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 729
 730     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 731     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 732     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 733     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 734
 735     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 736     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 738     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 739     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 740
 741     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 742     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 743       EVT VT = (MVT::SimpleValueType)i;
 744       // Do not attempt to custom lower non-power-of-2 vectors
 745       if (!isPowerOf2_32(VT.getVectorNumElements()))
 746         continue;
 747       // Do not attempt to custom lower non-128-bit vectors
 748       if (!VT.is128BitVector())
 749         continue;
 750       setOperationAction(ISD::BUILD_VECTOR,
 751                          VT.getSimpleVT().SimpleTy, Custom);
 752       setOperationAction(ISD::VECTOR_SHUFFLE,
 753                          VT.getSimpleVT().SimpleTy, Custom);
 754       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 755                          VT.getSimpleVT().SimpleTy, Custom);
 756     }
 757
 758     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 759     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 760     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 761     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 762     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 763     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 764
 765     if (Subtarget->is64Bit()) {
 766       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 767       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 768     }
 769
 770     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 771     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 772       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 773       EVT VT = SVT;
 774
 775       // Do not attempt to promote non-128-bit vectors
 776       if (!VT.is128BitVector()) {
 777         continue;
 778       }
 779       setOperationAction(ISD::AND,    SVT, Promote);
 780       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 781       setOperationAction(ISD::OR,     SVT, Promote);
 782       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 783       setOperationAction(ISD::XOR,    SVT, Promote);
 784       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 785       setOperationAction(ISD::LOAD,   SVT, Promote);
 786       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 787       setOperationAction(ISD::SELECT, SVT, Promote);
 788       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 789     }
 790
 791     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 792
 793     // Custom lower v2i64 and v2f64 selects.
 794     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 795     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 796     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 797     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 798
 799     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 800     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 801     if (!DisableMMX && Subtarget->hasMMX()) {
 802       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 803       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 804     }
 805   }
 806
 807   if (Subtarget->hasSSE41()) {
 808     // FIXME: Do we need to handle scalar-to-vector here?
 809     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 810
 811     // i8 and i16 vectors are custom , because the source register and source
 812     // source memory operand types are not the same width.  f32 vectors are
 813     // custom since the immediate controlling the insert encodes additional
 814     // information.
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 817     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 818     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 819
 820     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 821     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 822     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 823     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 824
 825     if (Subtarget->is64Bit()) {
 826       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 827       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 828     }
 829   }
 830
 831   if (Subtarget->hasSSE42()) {
 832     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 833   }
 834
 835   if (!UseSoftFloat && Subtarget->hasAVX()) {
 836     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 837     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 838     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 839     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 840
 841     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 842     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 843     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 844     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 845     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 846     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 847     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 848     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 849     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 850     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 851     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 852     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 853     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 854     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 855     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 856
 857     // Operations to consider commented out -v16i16 v32i8
 858     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 859     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 860     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 861     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 862     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 863     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 864     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 865     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 866     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 868     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 869     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 870     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 871     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 872
 873     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 874     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 875     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 876     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 877
 878     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 879     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 880     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 881     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 882     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 888     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 889     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 890
 891 #if 0
 892     // Not sure we want to do this since there are no 256-bit integer
 893     // operations in AVX
 894
 895     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 896     // This includes 256-bit vectors
 897     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 898       EVT VT = (MVT::SimpleValueType)i;
 899
 900       // Do not attempt to custom lower non-power-of-2 vectors
 901       if (!isPowerOf2_32(VT.getVectorNumElements()))
 902         continue;
 903
 904       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 905       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 906       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 907     }
 908
 909     if (Subtarget->is64Bit()) {
 910       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 911       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 912     }
 913 #endif
 914
 915 #if 0
 916     // Not sure we want to do this since there are no 256-bit integer
 917     // operations in AVX
 918
 919     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 920     // Including 256-bit vectors
 921     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 922       EVT VT = (MVT::SimpleValueType)i;
 923
 924       if (!VT.is256BitVector()) {
 925         continue;
 926       }
 927       setOperationAction(ISD::AND,    VT, Promote);
 928       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 929       setOperationAction(ISD::OR,     VT, Promote);
 930       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 931       setOperationAction(ISD::XOR,    VT, Promote);
 932       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 933       setOperationAction(ISD::LOAD,   VT, Promote);
 934       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 935       setOperationAction(ISD::SELECT, VT, Promote);
 936       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 937     }
 938
 939     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 940 #endif
 941   }
 942
 943   // We want to custom lower some of our intrinsics.
 944   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 945
 946   // Add/Sub/Mul with overflow operations are custom lowered.
 947   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 948   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 949   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 950   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 951   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 952   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 953   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 954   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 955   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 956   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 957
 958   if (!Subtarget->is64Bit()) {
 959     // These libcalls are not available in 32-bit.
 960     setLibcallName(RTLIB::SHL_I128, 0);
 961     setLibcallName(RTLIB::SRL_I128, 0);
 962     setLibcallName(RTLIB::SRA_I128, 0);
 963   }
 964
 965   // We have target-specific dag combine patterns for the following nodes:
 966   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 967   setTargetDAGCombine(ISD::BUILD_VECTOR);
 968   setTargetDAGCombine(ISD::SELECT);
 969   setTargetDAGCombine(ISD::SHL);
 970   setTargetDAGCombine(ISD::SRA);
 971   setTargetDAGCombine(ISD::SRL);
 972   setTargetDAGCombine(ISD::STORE);
 973   setTargetDAGCombine(ISD::MEMBARRIER);
 974   if (Subtarget->is64Bit())
 975     setTargetDAGCombine(ISD::MUL);
 976
 977   computeRegisterProperties();
 978
 979   // FIXME: These should be based on subtarget info. Plus, the values should
 980   // be smaller when we are in optimizing for size mode.
 981   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 982   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 983   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 984   setPrefLoopAlignment(16);
 985   benefitFromCodePlacementOpt = true;
 986 }
 987
 988
 989 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 990   return MVT::i8;
 991 }
 992
 993
 994 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 995 /// the desired ByVal argument alignment.
 996 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 997   if (MaxAlign == 16)
 998     return;
 999   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1000     if (VTy->getBitWidth() == 128)
1001       MaxAlign = 16;
1002   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1003     unsigned EltAlign = 0;
1004     getMaxByValAlign(ATy->getElementType(), EltAlign);
1005     if (EltAlign > MaxAlign)
1006       MaxAlign = EltAlign;
1007   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1008     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1009       unsigned EltAlign = 0;
1010       getMaxByValAlign(STy->getElementType(i), EltAlign);
1011       if (EltAlign > MaxAlign)
1012         MaxAlign = EltAlign;
1013       if (MaxAlign == 16)
1014         break;
1015     }
1016   }
1017   return;
1018 }
1019
1020 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1021 /// function arguments in the caller parameter area. For X86, aggregates
1022 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1023 /// are at 4-byte boundaries.
1024 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1025   if (Subtarget->is64Bit()) {
1026     // Max of 8 and alignment of type.
1027     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1028     if (TyAlign > 8)
1029       return TyAlign;
1030     return 8;
1031   }
1032
1033   unsigned Align = 4;
1034   if (Subtarget->hasSSE1())
1035     getMaxByValAlign(Ty, Align);
1036   return Align;
1037 }
1038
1039 /// getOptimalMemOpType - Returns the target specific optimal type for load
1040 /// and store operations as a result of memset, memcpy, and memmove
1041 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1042 /// determining it.
1043 EVT
1044 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1045                                        bool isSrcConst, bool isSrcStr,
1046                                        SelectionDAG &DAG) const {
1047   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1048   // linux.  This is because the stack realignment code can't handle certain
1049   // cases like PR2962.  This should be removed when PR2962 is fixed.
1050   const Function *F = DAG.getMachineFunction().getFunction();
1051   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1052   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1053     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1054       return MVT::v4i32;
1055     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1056       return MVT::v4f32;
1057   }
1058   if (Subtarget->is64Bit() && Size >= 8)
1059     return MVT::i64;
1060   return MVT::i32;
1061 }
1062
1063 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1064 /// jumptable.
1065 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1066                                                       SelectionDAG &DAG) const {
1067   if (usesGlobalOffsetTable())
1068     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1069   if (!Subtarget->is64Bit())
1070     // This doesn't have DebugLoc associated with it, but is not really the
1071     // same as a Register.
1072     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1073                        getPointerTy());
1074   return Table;
1075 }
1076
1077 /// getFunctionAlignment - Return the Log2 alignment of this function.
1078 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1079   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1080 }
1081
1082 //===----------------------------------------------------------------------===//
1083 //               Return Value Calling Convention Implementation
1084 //===----------------------------------------------------------------------===//
1085
1086 #include "X86GenCallingConv.inc"
1087
1088 SDValue
1089 X86TargetLowering::LowerReturn(SDValue Chain,
1090                                CallingConv::ID CallConv, bool isVarArg,
1091                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1092                                DebugLoc dl, SelectionDAG &DAG) {
1093
1094   SmallVector<CCValAssign, 16> RVLocs;
1095   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1096                  RVLocs, *DAG.getContext());
1097   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1098
1099   // If this is the first return lowered for this function, add the regs to the
1100   // liveout set for the function.
1101   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1102     for (unsigned i = 0; i != RVLocs.size(); ++i)
1103       if (RVLocs[i].isRegLoc())
1104         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1105   }
1106
1107   SDValue Flag;
1108
1109   SmallVector<SDValue, 6> RetOps;
1110   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1111   // Operand #1 = Bytes To Pop
1112   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1113
1114   // Copy the result values into the output registers.
1115   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1116     CCValAssign &VA = RVLocs[i];
1117     assert(VA.isRegLoc() && "Can only return in registers!");
1118     SDValue ValToCopy = Outs[i].Val;
1119
1120     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1121     // the RET instruction and handled by the FP Stackifier.
1122     if (VA.getLocReg() == X86::ST0 ||
1123         VA.getLocReg() == X86::ST1) {
1124       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1125       // change the value to the FP stack register class.
1126       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1127         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1128       RetOps.push_back(ValToCopy);
1129       // Don't emit a copytoreg.
1130       continue;
1131     }
1132
1133     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1134     // which is returned in RAX / RDX.
1135     if (Subtarget->is64Bit()) {
1136       EVT ValVT = ValToCopy.getValueType();
1137       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1138         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1139         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1140           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1141       }
1142     }
1143
1144     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1145     Flag = Chain.getValue(1);
1146   }
1147
1148   // The x86-64 ABI for returning structs by value requires that we copy
1149   // the sret argument into %rax for the return. We saved the argument into
1150   // a virtual register in the entry block, so now we copy the value out
1151   // and into %rax.
1152   if (Subtarget->is64Bit() &&
1153       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1154     MachineFunction &MF = DAG.getMachineFunction();
1155     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1156     unsigned Reg = FuncInfo->getSRetReturnReg();
1157     if (!Reg) {
1158       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1159       FuncInfo->setSRetReturnReg(Reg);
1160     }
1161     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1162
1163     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1164     Flag = Chain.getValue(1);
1165
1166     // RAX now acts like a return value.
1167     MF.getRegInfo().addLiveOut(X86::RAX);
1168   }
1169
1170   RetOps[0] = Chain;  // Update chain.
1171
1172   // Add the flag if we have it.
1173   if (Flag.getNode())
1174     RetOps.push_back(Flag);
1175
1176   return DAG.getNode(X86ISD::RET_FLAG, dl,
1177                      MVT::Other, &RetOps[0], RetOps.size());
1178 }
1179
1180 /// LowerCallResult - Lower the result values of a call into the
1181 /// appropriate copies out of appropriate physical registers.
1182 ///
1183 SDValue
1184 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1185                                    CallingConv::ID CallConv, bool isVarArg,
1186                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1187                                    DebugLoc dl, SelectionDAG &DAG,
1188                                    SmallVectorImpl<SDValue> &InVals) {
1189
1190   // Assign locations to each value returned by this call.
1191   SmallVector<CCValAssign, 16> RVLocs;
1192   bool Is64Bit = Subtarget->is64Bit();
1193   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1194                  RVLocs, *DAG.getContext());
1195   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1196
1197   // Copy all of the result registers out of their specified physreg.
1198   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1199     CCValAssign &VA = RVLocs[i];
1200     EVT CopyVT = VA.getValVT();
1201
1202     // If this is x86-64, and we disabled SSE, we can't return FP values
1203     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1204         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1205       llvm_report_error("SSE register return with SSE disabled");
1206     }
1207
1208     // If this is a call to a function that returns an fp value on the floating
1209     // point stack, but where we prefer to use the value in xmm registers, copy
1210     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1211     if ((VA.getLocReg() == X86::ST0 ||
1212          VA.getLocReg() == X86::ST1) &&
1213         isScalarFPTypeInSSEReg(VA.getValVT())) {
1214       CopyVT = MVT::f80;
1215     }
1216
1217     SDValue Val;
1218     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1219       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1220       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1221         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1222                                    MVT::v2i64, InFlag).getValue(1);
1223         Val = Chain.getValue(0);
1224         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1225                           Val, DAG.getConstant(0, MVT::i64));
1226       } else {
1227         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1228                                    MVT::i64, InFlag).getValue(1);
1229         Val = Chain.getValue(0);
1230       }
1231       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1232     } else {
1233       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1234                                  CopyVT, InFlag).getValue(1);
1235       Val = Chain.getValue(0);
1236     }
1237     InFlag = Chain.getValue(2);
1238
1239     if (CopyVT != VA.getValVT()) {
1240       // Round the F80 the right size, which also moves to the appropriate xmm
1241       // register.
1242       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1243                         // This truncation won't change the value.
1244                         DAG.getIntPtrConstant(1));
1245     }
1246
1247     InVals.push_back(Val);
1248   }
1249
1250   return Chain;
1251 }
1252
1253
1254 //===----------------------------------------------------------------------===//
1255 //                C & StdCall & Fast Calling Convention implementation
1256 //===----------------------------------------------------------------------===//
1257 //  StdCall calling convention seems to be standard for many Windows' API
1258 //  routines and around. It differs from C calling convention just a little:
1259 //  callee should clean up the stack, not caller. Symbols should be also
1260 //  decorated in some fancy way :) It doesn't support any vector arguments.
1261 //  For info on fast calling convention see Fast Calling Convention (tail call)
1262 //  implementation LowerX86_32FastCCCallTo.
1263
1264 /// CallIsStructReturn - Determines whether a call uses struct return
1265 /// semantics.
1266 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1267   if (Outs.empty())
1268     return false;
1269
1270   return Outs[0].Flags.isSRet();
1271 }
1272
1273 /// ArgsAreStructReturn - Determines whether a function uses struct
1274 /// return semantics.
1275 static bool
1276 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1277   if (Ins.empty())
1278     return false;
1279
1280   return Ins[0].Flags.isSRet();
1281 }
1282
1283 /// IsCalleePop - Determines whether the callee is required to pop its
1284 /// own arguments. Callee pop is necessary to support tail calls.
1285 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1286   if (IsVarArg)
1287     return false;
1288
1289   switch (CallingConv) {
1290   default:
1291     return false;
1292   case CallingConv::X86_StdCall:
1293     return !Subtarget->is64Bit();
1294   case CallingConv::X86_FastCall:
1295     return !Subtarget->is64Bit();
1296   case CallingConv::Fast:
1297     return PerformTailCallOpt;
1298   }
1299 }
1300
1301 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1302 /// given CallingConvention value.
1303 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1304   if (Subtarget->is64Bit()) {
1305     if (Subtarget->isTargetWin64())
1306       return CC_X86_Win64_C;
1307     else
1308       return CC_X86_64_C;
1309   }
1310
1311   if (CC == CallingConv::X86_FastCall)
1312     return CC_X86_32_FastCall;
1313   else if (CC == CallingConv::Fast)
1314     return CC_X86_32_FastCC;
1315   else
1316     return CC_X86_32_C;
1317 }
1318
1319 /// NameDecorationForCallConv - Selects the appropriate decoration to
1320 /// apply to a MachineFunction containing a given calling convention.
1321 NameDecorationStyle
1322 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1323   if (CallConv == CallingConv::X86_FastCall)
1324     return FastCall;
1325   else if (CallConv == CallingConv::X86_StdCall)
1326     return StdCall;
1327   return None;
1328 }
1329
1330
1331 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1332 /// by "Src" to address "Dst" with size and alignment information specified by
1333 /// the specific parameter attribute. The copy will be passed as a byval
1334 /// function parameter.
1335 static SDValue
1336 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1337                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1338                           DebugLoc dl) {
1339   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1340   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1341                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1342 }
1343
1344 SDValue
1345 X86TargetLowering::LowerMemArgument(SDValue Chain,
1346                                     CallingConv::ID CallConv,
1347                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1348                                     DebugLoc dl, SelectionDAG &DAG,
1349                                     const CCValAssign &VA,
1350                                     MachineFrameInfo *MFI,
1351                                     unsigned i) {
1352
1353   // Create the nodes corresponding to a load from this parameter slot.
1354   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1355   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1356   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1357   EVT ValVT;
1358
1359   // If value is passed by pointer we have address passed instead of the value
1360   // itself.
1361   if (VA.getLocInfo() == CCValAssign::Indirect)
1362     ValVT = VA.getLocVT();
1363   else
1364     ValVT = VA.getValVT();
1365
1366   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1367   // changed with more analysis.
1368   // In case of tail call optimization mark all arguments mutable. Since they
1369   // could be overwritten by lowering of arguments in case of a tail call.
1370   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1371                                   VA.getLocMemOffset(), isImmutable);
1372   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1373   if (Flags.isByVal())
1374     return FIN;
1375   return DAG.getLoad(ValVT, dl, Chain, FIN,
1376                      PseudoSourceValue::getFixedStack(FI), 0);
1377 }
1378
1379 SDValue
1380 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1381                                         CallingConv::ID CallConv,
1382                                         bool isVarArg,
1383                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1384                                         DebugLoc dl,
1385                                         SelectionDAG &DAG,
1386                                         SmallVectorImpl<SDValue> &InVals) {
1387
1388   MachineFunction &MF = DAG.getMachineFunction();
1389   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1390
1391   const Function* Fn = MF.getFunction();
1392   if (Fn->hasExternalLinkage() &&
1393       Subtarget->isTargetCygMing() &&
1394       Fn->getName() == "main")
1395     FuncInfo->setForceFramePointer(true);
1396
1397   // Decorate the function name.
1398   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1399
1400   MachineFrameInfo *MFI = MF.getFrameInfo();
1401   bool Is64Bit = Subtarget->is64Bit();
1402   bool IsWin64 = Subtarget->isTargetWin64();
1403
1404   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1405          "Var args not supported with calling convention fastcc");
1406
1407   // Assign locations to all of the incoming arguments.
1408   SmallVector<CCValAssign, 16> ArgLocs;
1409   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1410                  ArgLocs, *DAG.getContext());
1411   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1412
1413   unsigned LastVal = ~0U;
1414   SDValue ArgValue;
1415   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1416     CCValAssign &VA = ArgLocs[i];
1417     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1418     // places.
1419     assert(VA.getValNo() != LastVal &&
1420            "Don't support value assigned to multiple locs yet");
1421     LastVal = VA.getValNo();
1422
1423     if (VA.isRegLoc()) {
1424       EVT RegVT = VA.getLocVT();
1425       TargetRegisterClass *RC = NULL;
1426       if (RegVT == MVT::i32)
1427         RC = X86::GR32RegisterClass;
1428       else if (Is64Bit && RegVT == MVT::i64)
1429         RC = X86::GR64RegisterClass;
1430       else if (RegVT == MVT::f32)
1431         RC = X86::FR32RegisterClass;
1432       else if (RegVT == MVT::f64)
1433         RC = X86::FR64RegisterClass;
1434       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1435         RC = X86::VR128RegisterClass;
1436       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1437         RC = X86::VR64RegisterClass;
1438       else
1439         llvm_unreachable("Unknown argument type!");
1440
1441       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1442       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1443
1444       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1445       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1446       // right size.
1447       if (VA.getLocInfo() == CCValAssign::SExt)
1448         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1449                                DAG.getValueType(VA.getValVT()));
1450       else if (VA.getLocInfo() == CCValAssign::ZExt)
1451         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1452                                DAG.getValueType(VA.getValVT()));
1453       else if (VA.getLocInfo() == CCValAssign::BCvt)
1454         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1455
1456       if (VA.isExtInLoc()) {
1457         // Handle MMX values passed in XMM regs.
1458         if (RegVT.isVector()) {
1459           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1460                                  ArgValue, DAG.getConstant(0, MVT::i64));
1461           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1462         } else
1463           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1464       }
1465     } else {
1466       assert(VA.isMemLoc());
1467       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1468     }
1469
1470     // If value is passed via pointer - do a load.
1471     if (VA.getLocInfo() == CCValAssign::Indirect)
1472       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1473
1474     InVals.push_back(ArgValue);
1475   }
1476
1477   // The x86-64 ABI for returning structs by value requires that we copy
1478   // the sret argument into %rax for the return. Save the argument into
1479   // a virtual register so that we can access it from the return points.
1480   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1481     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1482     unsigned Reg = FuncInfo->getSRetReturnReg();
1483     if (!Reg) {
1484       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1485       FuncInfo->setSRetReturnReg(Reg);
1486     }
1487     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1488     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1489   }
1490
1491   unsigned StackSize = CCInfo.getNextStackOffset();
1492   // align stack specially for tail calls
1493   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1494     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1495
1496   // If the function takes variable number of arguments, make a frame index for
1497   // the start of the first vararg value... for expansion of llvm.va_start.
1498   if (isVarArg) {
1499     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1500       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1501     }
1502     if (Is64Bit) {
1503       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1504
1505       // FIXME: We should really autogenerate these arrays
1506       static const unsigned GPR64ArgRegsWin64[] = {
1507         X86::RCX, X86::RDX, X86::R8,  X86::R9
1508       };
1509       static const unsigned XMMArgRegsWin64[] = {
1510         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1511       };
1512       static const unsigned GPR64ArgRegs64Bit[] = {
1513         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1514       };
1515       static const unsigned XMMArgRegs64Bit[] = {
1516         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1517         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1518       };
1519       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1520
1521       if (IsWin64) {
1522         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1523         GPR64ArgRegs = GPR64ArgRegsWin64;
1524         XMMArgRegs = XMMArgRegsWin64;
1525       } else {
1526         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1527         GPR64ArgRegs = GPR64ArgRegs64Bit;
1528         XMMArgRegs = XMMArgRegs64Bit;
1529       }
1530       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1531                                                        TotalNumIntRegs);
1532       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1533                                                        TotalNumXMMRegs);
1534
1535       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1536       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1537              "SSE register cannot be used when SSE is disabled!");
1538       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1539              "SSE register cannot be used when SSE is disabled!");
1540       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1541         // Kernel mode asks for SSE to be disabled, so don't push them
1542         // on the stack.
1543         TotalNumXMMRegs = 0;
1544
1545       // For X86-64, if there are vararg parameters that are passed via
1546       // registers, then we must store them to their spots on the stack so they
1547       // may be loaded by deferencing the result of va_next.
1548       VarArgsGPOffset = NumIntRegs * 8;
1549       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1550       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1551                                                  TotalNumXMMRegs * 16, 16);
1552
1553       // Store the integer parameter registers.
1554       SmallVector<SDValue, 8> MemOps;
1555       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1556       unsigned Offset = VarArgsGPOffset;
1557       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1558         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1559                                   DAG.getIntPtrConstant(Offset));
1560         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1561                                      X86::GR64RegisterClass);
1562         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1563         SDValue Store =
1564           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1565                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1566                        Offset);
1567         MemOps.push_back(Store);
1568         Offset += 8;
1569       }
1570
1571       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1572         // Now store the XMM (fp + vector) parameter registers.
1573         SmallVector<SDValue, 11> SaveXMMOps;
1574         SaveXMMOps.push_back(Chain);
1575
1576         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1577         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1578         SaveXMMOps.push_back(ALVal);
1579
1580         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1581         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1582
1583         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1584           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1585                                        X86::VR128RegisterClass);
1586           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1587           SaveXMMOps.push_back(Val);
1588         }
1589         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1590                                      MVT::Other,
1591                                      &SaveXMMOps[0], SaveXMMOps.size()));
1592       }
1593
1594       if (!MemOps.empty())
1595         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1596                             &MemOps[0], MemOps.size());
1597     }
1598   }
1599
1600   // Some CCs need callee pop.
1601   if (IsCalleePop(isVarArg, CallConv)) {
1602     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1603     BytesCallerReserves = 0;
1604   } else {
1605     BytesToPopOnReturn  = 0; // Callee pops nothing.
1606     // If this is an sret function, the return should pop the hidden pointer.
1607     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1608       BytesToPopOnReturn = 4;
1609     BytesCallerReserves = StackSize;
1610   }
1611
1612   if (!Is64Bit) {
1613     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1614     if (CallConv == CallingConv::X86_FastCall)
1615       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1616   }
1617
1618   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1619
1620   return Chain;
1621 }
1622
1623 SDValue
1624 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1625                                     SDValue StackPtr, SDValue Arg,
1626                                     DebugLoc dl, SelectionDAG &DAG,
1627                                     const CCValAssign &VA,
1628                                     ISD::ArgFlagsTy Flags) {
1629   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1630   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1631   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1632   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1633   if (Flags.isByVal()) {
1634     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1635   }
1636   return DAG.getStore(Chain, dl, Arg, PtrOff,
1637                       PseudoSourceValue::getStack(), LocMemOffset);
1638 }
1639
1640 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1641 /// optimization is performed and it is required.
1642 SDValue
1643 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1644                                            SDValue &OutRetAddr,
1645                                            SDValue Chain,
1646                                            bool IsTailCall,
1647                                            bool Is64Bit,
1648                                            int FPDiff,
1649                                            DebugLoc dl) {
1650   if (!IsTailCall || FPDiff==0) return Chain;
1651
1652   // Adjust the Return address stack slot.
1653   EVT VT = getPointerTy();
1654   OutRetAddr = getReturnAddressFrameIndex(DAG);
1655
1656   // Load the "old" Return address.
1657   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1658   return SDValue(OutRetAddr.getNode(), 1);
1659 }
1660
1661 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1662 /// optimization is performed and it is required (FPDiff!=0).
1663 static SDValue
1664 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1665                          SDValue Chain, SDValue RetAddrFrIdx,
1666                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1667   // Store the return address to the appropriate stack slot.
1668   if (!FPDiff) return Chain;
1669   // Calculate the new stack slot for the return address.
1670   int SlotSize = Is64Bit ? 8 : 4;
1671   int NewReturnAddrFI =
1672     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1673   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1674   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1675   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1676                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1677   return Chain;
1678 }
1679
1680 SDValue
1681 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1682                              CallingConv::ID CallConv, bool isVarArg,
1683                              bool isTailCall,
1684                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1685                              const SmallVectorImpl<ISD::InputArg> &Ins,
1686                              DebugLoc dl, SelectionDAG &DAG,
1687                              SmallVectorImpl<SDValue> &InVals) {
1688
1689   MachineFunction &MF = DAG.getMachineFunction();
1690   bool Is64Bit        = Subtarget->is64Bit();
1691   bool IsStructRet    = CallIsStructReturn(Outs);
1692
1693   assert((!isTailCall ||
1694           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1695          "IsEligibleForTailCallOptimization missed a case!");
1696   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1697          "Var args not supported with calling convention fastcc");
1698
1699   // Analyze operands of the call, assigning locations to each operand.
1700   SmallVector<CCValAssign, 16> ArgLocs;
1701   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1702                  ArgLocs, *DAG.getContext());
1703   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1704
1705   // Get a count of how many bytes are to be pushed on the stack.
1706   unsigned NumBytes = CCInfo.getNextStackOffset();
1707   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1708     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1709
1710   int FPDiff = 0;
1711   if (isTailCall) {
1712     // Lower arguments at fp - stackoffset + fpdiff.
1713     unsigned NumBytesCallerPushed =
1714       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1715     FPDiff = NumBytesCallerPushed - NumBytes;
1716
1717     // Set the delta of movement of the returnaddr stackslot.
1718     // But only set if delta is greater than previous delta.
1719     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1720       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1721   }
1722
1723   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1724
1725   SDValue RetAddrFrIdx;
1726   // Load return adress for tail calls.
1727   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1728                                   FPDiff, dl);
1729
1730   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1731   SmallVector<SDValue, 8> MemOpChains;
1732   SDValue StackPtr;
1733
1734   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1735   // of tail call optimization arguments are handle later.
1736   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1737     CCValAssign &VA = ArgLocs[i];
1738     EVT RegVT = VA.getLocVT();
1739     SDValue Arg = Outs[i].Val;
1740     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1741     bool isByVal = Flags.isByVal();
1742
1743     // Promote the value if needed.
1744     switch (VA.getLocInfo()) {
1745     default: llvm_unreachable("Unknown loc info!");
1746     case CCValAssign::Full: break;
1747     case CCValAssign::SExt:
1748       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1749       break;
1750     case CCValAssign::ZExt:
1751       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1752       break;
1753     case CCValAssign::AExt:
1754       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1755         // Special case: passing MMX values in XMM registers.
1756         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1757         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1758         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1759       } else
1760         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1761       break;
1762     case CCValAssign::BCvt:
1763       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1764       break;
1765     case CCValAssign::Indirect: {
1766       // Store the argument.
1767       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1768       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1769       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1770                            PseudoSourceValue::getFixedStack(FI), 0);
1771       Arg = SpillSlot;
1772       break;
1773     }
1774     }
1775
1776     if (VA.isRegLoc()) {
1777       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1778     } else {
1779       if (!isTailCall || (isTailCall && isByVal)) {
1780         assert(VA.isMemLoc());
1781         if (StackPtr.getNode() == 0)
1782           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1783
1784         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1785                                                dl, DAG, VA, Flags));
1786       }
1787     }
1788   }
1789
1790   if (!MemOpChains.empty())
1791     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1792                         &MemOpChains[0], MemOpChains.size());
1793
1794   // Build a sequence of copy-to-reg nodes chained together with token chain
1795   // and flag operands which copy the outgoing args into registers.
1796   SDValue InFlag;
1797   // Tail call byval lowering might overwrite argument registers so in case of
1798   // tail call optimization the copies to registers are lowered later.
1799   if (!isTailCall)
1800     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1801       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1802                                RegsToPass[i].second, InFlag);
1803       InFlag = Chain.getValue(1);
1804     }
1805
1806
1807   if (Subtarget->isPICStyleGOT()) {
1808     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1809     // GOT pointer.
1810     if (!isTailCall) {
1811       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1812                                DAG.getNode(X86ISD::GlobalBaseReg,
1813                                            DebugLoc::getUnknownLoc(),
1814                                            getPointerTy()),
1815                                InFlag);
1816       InFlag = Chain.getValue(1);
1817     } else {
1818       // If we are tail calling and generating PIC/GOT style code load the
1819       // address of the callee into ECX. The value in ecx is used as target of
1820       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1821       // for tail calls on PIC/GOT architectures. Normally we would just put the
1822       // address of GOT into ebx and then call target@PLT. But for tail calls
1823       // ebx would be restored (since ebx is callee saved) before jumping to the
1824       // target@PLT.
1825
1826       // Note: The actual moving to ECX is done further down.
1827       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1828       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1829           !G->getGlobal()->hasProtectedVisibility())
1830         Callee = LowerGlobalAddress(Callee, DAG);
1831       else if (isa<ExternalSymbolSDNode>(Callee))
1832         Callee = LowerExternalSymbol(Callee, DAG);
1833     }
1834   }
1835
1836   if (Is64Bit && isVarArg) {
1837     // From AMD64 ABI document:
1838     // For calls that may call functions that use varargs or stdargs
1839     // (prototype-less calls or calls to functions containing ellipsis (...) in
1840     // the declaration) %al is used as hidden argument to specify the number
1841     // of SSE registers used. The contents of %al do not need to match exactly
1842     // the number of registers, but must be an ubound on the number of SSE
1843     // registers used and is in the range 0 - 8 inclusive.
1844
1845     // FIXME: Verify this on Win64
1846     // Count the number of XMM registers allocated.
1847     static const unsigned XMMArgRegs[] = {
1848       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1849       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1850     };
1851     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1852     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1853            && "SSE registers cannot be used when SSE is disabled");
1854
1855     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1856                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1857     InFlag = Chain.getValue(1);
1858   }
1859
1860
1861   // For tail calls lower the arguments to the 'real' stack slot.
1862   if (isTailCall) {
1863     // Force all the incoming stack arguments to be loaded from the stack
1864     // before any new outgoing arguments are stored to the stack, because the
1865     // outgoing stack slots may alias the incoming argument stack slots, and
1866     // the alias isn't otherwise explicit. This is slightly more conservative
1867     // than necessary, because it means that each store effectively depends
1868     // on every argument instead of just those arguments it would clobber.
1869     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1870
1871     SmallVector<SDValue, 8> MemOpChains2;
1872     SDValue FIN;
1873     int FI = 0;
1874     // Do not flag preceeding copytoreg stuff together with the following stuff.
1875     InFlag = SDValue();
1876     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1877       CCValAssign &VA = ArgLocs[i];
1878       if (!VA.isRegLoc()) {
1879         assert(VA.isMemLoc());
1880         SDValue Arg = Outs[i].Val;
1881         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1882         // Create frame index.
1883         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1884         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1885         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1886         FIN = DAG.getFrameIndex(FI, getPointerTy());
1887
1888         if (Flags.isByVal()) {
1889           // Copy relative to framepointer.
1890           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1891           if (StackPtr.getNode() == 0)
1892             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1893                                           getPointerTy());
1894           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1895
1896           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1897                                                            ArgChain,
1898                                                            Flags, DAG, dl));
1899         } else {
1900           // Store relative to framepointer.
1901           MemOpChains2.push_back(
1902             DAG.getStore(ArgChain, dl, Arg, FIN,
1903                          PseudoSourceValue::getFixedStack(FI), 0));
1904         }
1905       }
1906     }
1907
1908     if (!MemOpChains2.empty())
1909       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1910                           &MemOpChains2[0], MemOpChains2.size());
1911
1912     // Copy arguments to their registers.
1913     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1914       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1915                                RegsToPass[i].second, InFlag);
1916       InFlag = Chain.getValue(1);
1917     }
1918     InFlag =SDValue();
1919
1920     // Store the return address to the appropriate stack slot.
1921     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1922                                      FPDiff, dl);
1923   }
1924
1925   // If the callee is a GlobalAddress node (quite common, every direct call is)
1926   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1927   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1928     // We should use extra load for direct calls to dllimported functions in
1929     // non-JIT mode.
1930     GlobalValue *GV = G->getGlobal();
1931     if (!GV->hasDLLImportLinkage()) {
1932       unsigned char OpFlags = 0;
1933
1934       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1935       // external symbols most go through the PLT in PIC mode.  If the symbol
1936       // has hidden or protected visibility, or if it is static or local, then
1937       // we don't need to use the PLT - we can directly call it.
1938       if (Subtarget->isTargetELF() &&
1939           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1940           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1941         OpFlags = X86II::MO_PLT;
1942       } else if (Subtarget->isPICStyleStubAny() &&
1943                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1944                Subtarget->getDarwinVers() < 9) {
1945         // PC-relative references to external symbols should go through $stub,
1946         // unless we're building with the leopard linker or later, which
1947         // automatically synthesizes these stubs.
1948         OpFlags = X86II::MO_DARWIN_STUB;
1949       }
1950
1951       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1952                                           G->getOffset(), OpFlags);
1953     }
1954   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1955     unsigned char OpFlags = 0;
1956
1957     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1958     // symbols should go through the PLT.
1959     if (Subtarget->isTargetELF() &&
1960         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1961       OpFlags = X86II::MO_PLT;
1962     } else if (Subtarget->isPICStyleStubAny() &&
1963              Subtarget->getDarwinVers() < 9) {
1964       // PC-relative references to external symbols should go through $stub,
1965       // unless we're building with the leopard linker or later, which
1966       // automatically synthesizes these stubs.
1967       OpFlags = X86II::MO_DARWIN_STUB;
1968     }
1969
1970     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1971                                          OpFlags);
1972   } else if (isTailCall) {
1973     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1974
1975     Chain = DAG.getCopyToReg(Chain,  dl,
1976                              DAG.getRegister(Opc, getPointerTy()),
1977                              Callee,InFlag);
1978     Callee = DAG.getRegister(Opc, getPointerTy());
1979     // Add register as live out.
1980     MF.getRegInfo().addLiveOut(Opc);
1981   }
1982
1983   // Returns a chain & a flag for retval copy to use.
1984   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1985   SmallVector<SDValue, 8> Ops;
1986
1987   if (isTailCall) {
1988     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1989                            DAG.getIntPtrConstant(0, true), InFlag);
1990     InFlag = Chain.getValue(1);
1991   }
1992
1993   Ops.push_back(Chain);
1994   Ops.push_back(Callee);
1995
1996   if (isTailCall)
1997     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1998
1999   // Add argument registers to the end of the list so that they are known live
2000   // into the call.
2001   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2002     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2003                                   RegsToPass[i].second.getValueType()));
2004
2005   // Add an implicit use GOT pointer in EBX.
2006   if (!isTailCall && Subtarget->isPICStyleGOT())
2007     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2008
2009   // Add an implicit use of AL for x86 vararg functions.
2010   if (Is64Bit && isVarArg)
2011     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2012
2013   if (InFlag.getNode())
2014     Ops.push_back(InFlag);
2015
2016   if (isTailCall) {
2017     // If this is the first return lowered for this function, add the regs
2018     // to the liveout set for the function.
2019     if (MF.getRegInfo().liveout_empty()) {
2020       SmallVector<CCValAssign, 16> RVLocs;
2021       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2022                      *DAG.getContext());
2023       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2024       for (unsigned i = 0; i != RVLocs.size(); ++i)
2025         if (RVLocs[i].isRegLoc())
2026           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2027     }
2028
2029     assert(((Callee.getOpcode() == ISD::Register &&
2030                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2031                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
2032               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2033               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2034              "Expecting an global address, external symbol, or register");
2035
2036     return DAG.getNode(X86ISD::TC_RETURN, dl,
2037                        NodeTys, &Ops[0], Ops.size());
2038   }
2039
2040   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2041   InFlag = Chain.getValue(1);
2042
2043   // Create the CALLSEQ_END node.
2044   unsigned NumBytesForCalleeToPush;
2045   if (IsCalleePop(isVarArg, CallConv))
2046     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2047   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2048     // If this is is a call to a struct-return function, the callee
2049     // pops the hidden struct pointer, so we have to push it back.
2050     // This is common for Darwin/X86, Linux & Mingw32 targets.
2051     NumBytesForCalleeToPush = 4;
2052   else
2053     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2054
2055   // Returns a flag for retval copy to use.
2056   Chain = DAG.getCALLSEQ_END(Chain,
2057                              DAG.getIntPtrConstant(NumBytes, true),
2058                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2059                                                    true),
2060                              InFlag);
2061   InFlag = Chain.getValue(1);
2062
2063   // Handle result values, copying them out of physregs into vregs that we
2064   // return.
2065   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2066                          Ins, dl, DAG, InVals);
2067 }
2068
2069
2070 //===----------------------------------------------------------------------===//
2071 //                Fast Calling Convention (tail call) implementation
2072 //===----------------------------------------------------------------------===//
2073
2074 //  Like std call, callee cleans arguments, convention except that ECX is
2075 //  reserved for storing the tail called function address. Only 2 registers are
2076 //  free for argument passing (inreg). Tail call optimization is performed
2077 //  provided:
2078 //                * tailcallopt is enabled
2079 //                * caller/callee are fastcc
2080 //  On X86_64 architecture with GOT-style position independent code only local
2081 //  (within module) calls are supported at the moment.
2082 //  To keep the stack aligned according to platform abi the function
2083 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2084 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2085 //  If a tail called function callee has more arguments than the caller the
2086 //  caller needs to make sure that there is room to move the RETADDR to. This is
2087 //  achieved by reserving an area the size of the argument delta right after the
2088 //  original REtADDR, but before the saved framepointer or the spilled registers
2089 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2090 //  stack layout:
2091 //    arg1
2092 //    arg2
2093 //    RETADDR
2094 //    [ new RETADDR
2095 //      move area ]
2096 //    (possible EBP)
2097 //    ESI
2098 //    EDI
2099 //    local1 ..
2100
2101 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2102 /// for a 16 byte align requirement.
2103 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2104                                                         SelectionDAG& DAG) {
2105   MachineFunction &MF = DAG.getMachineFunction();
2106   const TargetMachine &TM = MF.getTarget();
2107   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2108   unsigned StackAlignment = TFI.getStackAlignment();
2109   uint64_t AlignMask = StackAlignment - 1;
2110   int64_t Offset = StackSize;
2111   uint64_t SlotSize = TD->getPointerSize();
2112   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2113     // Number smaller than 12 so just add the difference.
2114     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2115   } else {
2116     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2117     Offset = ((~AlignMask) & Offset) + StackAlignment +
2118       (StackAlignment-SlotSize);
2119   }
2120   return Offset;
2121 }
2122
2123 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2124 /// for tail call optimization. Targets which want to do tail call
2125 /// optimization should implement this function.
2126 bool
2127 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2128                                                      CallingConv::ID CalleeCC,
2129                                                      bool isVarArg,
2130                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2131                                                      SelectionDAG& DAG) const {
2132   MachineFunction &MF = DAG.getMachineFunction();
2133   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2134   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2135 }
2136
2137 FastISel *
2138 X86TargetLowering::createFastISel(MachineFunction &mf,
2139                                   MachineModuleInfo *mmo,
2140                                   DwarfWriter *dw,
2141                                   DenseMap<const Value *, unsigned> &vm,
2142                                   DenseMap<const BasicBlock *,
2143                                            MachineBasicBlock *> &bm,
2144                                   DenseMap<const AllocaInst *, int> &am
2145 #ifndef NDEBUG
2146                                   , SmallSet<Instruction*, 8> &cil
2147 #endif
2148                                   ) {
2149   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2150 #ifndef NDEBUG
2151                              , cil
2152 #endif
2153                              );
2154 }
2155
2156
2157 //===----------------------------------------------------------------------===//
2158 //                           Other Lowering Hooks
2159 //===----------------------------------------------------------------------===//
2160
2161
2162 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2163   MachineFunction &MF = DAG.getMachineFunction();
2164   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2165   int ReturnAddrIndex = FuncInfo->getRAIndex();
2166
2167   if (ReturnAddrIndex == 0) {
2168     // Set up a frame object for the return address.
2169     uint64_t SlotSize = TD->getPointerSize();
2170     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2171     FuncInfo->setRAIndex(ReturnAddrIndex);
2172   }
2173
2174   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2175 }
2176
2177
2178 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2179                                        bool hasSymbolicDisplacement) {
2180   // Offset should fit into 32 bit immediate field.
2181   if (!isInt32(Offset))
2182     return false;
2183
2184   // If we don't have a symbolic displacement - we don't have any extra
2185   // restrictions.
2186   if (!hasSymbolicDisplacement)
2187     return true;
2188
2189   // FIXME: Some tweaks might be needed for medium code model.
2190   if (M != CodeModel::Small && M != CodeModel::Kernel)
2191     return false;
2192
2193   // For small code model we assume that latest object is 16MB before end of 31
2194   // bits boundary. We may also accept pretty large negative constants knowing
2195   // that all objects are in the positive half of address space.
2196   if (M == CodeModel::Small && Offset < 16*1024*1024)
2197     return true;
2198
2199   // For kernel code model we know that all object resist in the negative half
2200   // of 32bits address space. We may not accept negative offsets, since they may
2201   // be just off and we may accept pretty large positive ones.
2202   if (M == CodeModel::Kernel && Offset > 0)
2203     return true;
2204
2205   return false;
2206 }
2207
2208 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2209 /// specific condition code, returning the condition code and the LHS/RHS of the
2210 /// comparison to make.
2211 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2212                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2213   if (!isFP) {
2214     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2215       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2216         // X > -1   -> X == 0, jump !sign.
2217         RHS = DAG.getConstant(0, RHS.getValueType());
2218         return X86::COND_NS;
2219       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2220         // X < 0   -> X == 0, jump on sign.
2221         return X86::COND_S;
2222       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2223         // X < 1   -> X <= 0
2224         RHS = DAG.getConstant(0, RHS.getValueType());
2225         return X86::COND_LE;
2226       }
2227     }
2228
2229     switch (SetCCOpcode) {
2230     default: llvm_unreachable("Invalid integer condition!");
2231     case ISD::SETEQ:  return X86::COND_E;
2232     case ISD::SETGT:  return X86::COND_G;
2233     case ISD::SETGE:  return X86::COND_GE;
2234     case ISD::SETLT:  return X86::COND_L;
2235     case ISD::SETLE:  return X86::COND_LE;
2236     case ISD::SETNE:  return X86::COND_NE;
2237     case ISD::SETULT: return X86::COND_B;
2238     case ISD::SETUGT: return X86::COND_A;
2239     case ISD::SETULE: return X86::COND_BE;
2240     case ISD::SETUGE: return X86::COND_AE;
2241     }
2242   }
2243
2244   // First determine if it is required or is profitable to flip the operands.
2245
2246   // If LHS is a foldable load, but RHS is not, flip the condition.
2247   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2248       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2249     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2250     std::swap(LHS, RHS);
2251   }
2252
2253   switch (SetCCOpcode) {
2254   default: break;
2255   case ISD::SETOLT:
2256   case ISD::SETOLE:
2257   case ISD::SETUGT:
2258   case ISD::SETUGE:
2259     std::swap(LHS, RHS);
2260     break;
2261   }
2262
2263   // On a floating point condition, the flags are set as follows:
2264   // ZF  PF  CF   op
2265   //  0 | 0 | 0 | X > Y
2266   //  0 | 0 | 1 | X < Y
2267   //  1 | 0 | 0 | X == Y
2268   //  1 | 1 | 1 | unordered
2269   switch (SetCCOpcode) {
2270   default: llvm_unreachable("Condcode should be pre-legalized away");
2271   case ISD::SETUEQ:
2272   case ISD::SETEQ:   return X86::COND_E;
2273   case ISD::SETOLT:              // flipped
2274   case ISD::SETOGT:
2275   case ISD::SETGT:   return X86::COND_A;
2276   case ISD::SETOLE:              // flipped
2277   case ISD::SETOGE:
2278   case ISD::SETGE:   return X86::COND_AE;
2279   case ISD::SETUGT:              // flipped
2280   case ISD::SETULT:
2281   case ISD::SETLT:   return X86::COND_B;
2282   case ISD::SETUGE:              // flipped
2283   case ISD::SETULE:
2284   case ISD::SETLE:   return X86::COND_BE;
2285   case ISD::SETONE:
2286   case ISD::SETNE:   return X86::COND_NE;
2287   case ISD::SETUO:   return X86::COND_P;
2288   case ISD::SETO:    return X86::COND_NP;
2289   }
2290 }
2291
2292 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2293 /// code. Current x86 isa includes the following FP cmov instructions:
2294 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2295 static bool hasFPCMov(unsigned X86CC) {
2296   switch (X86CC) {
2297   default:
2298     return false;
2299   case X86::COND_B:
2300   case X86::COND_BE:
2301   case X86::COND_E:
2302   case X86::COND_P:
2303   case X86::COND_A:
2304   case X86::COND_AE:
2305   case X86::COND_NE:
2306   case X86::COND_NP:
2307     return true;
2308   }
2309 }
2310
2311 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2312 /// the specified range (L, H].
2313 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2314   return (Val < 0) || (Val >= Low && Val < Hi);
2315 }
2316
2317 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2318 /// specified value.
2319 static bool isUndefOrEqual(int Val, int CmpVal) {
2320   if (Val < 0 || Val == CmpVal)
2321     return true;
2322   return false;
2323 }
2324
2325 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2326 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2327 /// the second operand.
2328 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2329   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2330     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2331   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2332     return (Mask[0] < 2 && Mask[1] < 2);
2333   return false;
2334 }
2335
2336 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2337   SmallVector<int, 8> M;
2338   N->getMask(M);
2339   return ::isPSHUFDMask(M, N->getValueType(0));
2340 }
2341
2342 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2343 /// is suitable for input to PSHUFHW.
2344 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2345   if (VT != MVT::v8i16)
2346     return false;
2347
2348   // Lower quadword copied in order or undef.
2349   for (int i = 0; i != 4; ++i)
2350     if (Mask[i] >= 0 && Mask[i] != i)
2351       return false;
2352
2353   // Upper quadword shuffled.
2354   for (int i = 4; i != 8; ++i)
2355     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2356       return false;
2357
2358   return true;
2359 }
2360
2361 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2362   SmallVector<int, 8> M;
2363   N->getMask(M);
2364   return ::isPSHUFHWMask(M, N->getValueType(0));
2365 }
2366
2367 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2368 /// is suitable for input to PSHUFLW.
2369 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2370   if (VT != MVT::v8i16)
2371     return false;
2372
2373   // Upper quadword copied in order.
2374   for (int i = 4; i != 8; ++i)
2375     if (Mask[i] >= 0 && Mask[i] != i)
2376       return false;
2377
2378   // Lower quadword shuffled.
2379   for (int i = 0; i != 4; ++i)
2380     if (Mask[i] >= 4)
2381       return false;
2382
2383   return true;
2384 }
2385
2386 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2387   SmallVector<int, 8> M;
2388   N->getMask(M);
2389   return ::isPSHUFLWMask(M, N->getValueType(0));
2390 }
2391
2392 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2393 /// is suitable for input to PALIGNR.
2394 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2395                           bool hasSSSE3) {
2396   int i, e = VT.getVectorNumElements();
2397
2398   // Do not handle v2i64 / v2f64 shuffles with palignr.
2399   if (e < 4 || !hasSSSE3)
2400     return false;
2401
2402   for (i = 0; i != e; ++i)
2403     if (Mask[i] >= 0)
2404       break;
2405
2406   // All undef, not a palignr.
2407   if (i == e)
2408     return false;
2409
2410   // Determine if it's ok to perform a palignr with only the LHS, since we
2411   // don't have access to the actual shuffle elements to see if RHS is undef.
2412   bool Unary = Mask[i] < (int)e;
2413   bool NeedsUnary = false;
2414
2415   int s = Mask[i] - i;
2416
2417   // Check the rest of the elements to see if they are consecutive.
2418   for (++i; i != e; ++i) {
2419     int m = Mask[i];
2420     if (m < 0)
2421       continue;
2422
2423     Unary = Unary && (m < (int)e);
2424     NeedsUnary = NeedsUnary || (m < s);
2425
2426     if (NeedsUnary && !Unary)
2427       return false;
2428     if (Unary && m != ((s+i) & (e-1)))
2429       return false;
2430     if (!Unary && m != (s+i))
2431       return false;
2432   }
2433   return true;
2434 }
2435
2436 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2437   SmallVector<int, 8> M;
2438   N->getMask(M);
2439   return ::isPALIGNRMask(M, N->getValueType(0), true);
2440 }
2441
2442 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2443 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2444 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2445   int NumElems = VT.getVectorNumElements();
2446   if (NumElems != 2 && NumElems != 4)
2447     return false;
2448
2449   int Half = NumElems / 2;
2450   for (int i = 0; i < Half; ++i)
2451     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2452       return false;
2453   for (int i = Half; i < NumElems; ++i)
2454     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2455       return false;
2456
2457   return true;
2458 }
2459
2460 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2461   SmallVector<int, 8> M;
2462   N->getMask(M);
2463   return ::isSHUFPMask(M, N->getValueType(0));
2464 }
2465
2466 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2467 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2468 /// half elements to come from vector 1 (which would equal the dest.) and
2469 /// the upper half to come from vector 2.
2470 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2471   int NumElems = VT.getVectorNumElements();
2472
2473   if (NumElems != 2 && NumElems != 4)
2474     return false;
2475
2476   int Half = NumElems / 2;
2477   for (int i = 0; i < Half; ++i)
2478     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2479       return false;
2480   for (int i = Half; i < NumElems; ++i)
2481     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2482       return false;
2483   return true;
2484 }
2485
2486 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2487   SmallVector<int, 8> M;
2488   N->getMask(M);
2489   return isCommutedSHUFPMask(M, N->getValueType(0));
2490 }
2491
2492 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2493 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2494 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2495   if (N->getValueType(0).getVectorNumElements() != 4)
2496     return false;
2497
2498   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2499   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2500          isUndefOrEqual(N->getMaskElt(1), 7) &&
2501          isUndefOrEqual(N->getMaskElt(2), 2) &&
2502          isUndefOrEqual(N->getMaskElt(3), 3);
2503 }
2504
2505 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2506 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2507 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2508   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2509
2510   if (NumElems != 2 && NumElems != 4)
2511     return false;
2512
2513   for (unsigned i = 0; i < NumElems/2; ++i)
2514     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2515       return false;
2516
2517   for (unsigned i = NumElems/2; i < NumElems; ++i)
2518     if (!isUndefOrEqual(N->getMaskElt(i), i))
2519       return false;
2520
2521   return true;
2522 }
2523
2524 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2525 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2526 /// and MOVLHPS.
2527 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2528   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2529
2530   if (NumElems != 2 && NumElems != 4)
2531     return false;
2532
2533   for (unsigned i = 0; i < NumElems/2; ++i)
2534     if (!isUndefOrEqual(N->getMaskElt(i), i))
2535       return false;
2536
2537   for (unsigned i = 0; i < NumElems/2; ++i)
2538     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2539       return false;
2540
2541   return true;
2542 }
2543
2544 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2545 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2546 /// <2, 3, 2, 3>
2547 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2548   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2549
2550   if (NumElems != 4)
2551     return false;
2552
2553   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2554          isUndefOrEqual(N->getMaskElt(1), 3) &&
2555          isUndefOrEqual(N->getMaskElt(2), 2) &&
2556          isUndefOrEqual(N->getMaskElt(3), 3);
2557 }
2558
2559 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2560 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2561 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2562                          bool V2IsSplat = false) {
2563   int NumElts = VT.getVectorNumElements();
2564   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2565     return false;
2566
2567   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2568     int BitI  = Mask[i];
2569     int BitI1 = Mask[i+1];
2570     if (!isUndefOrEqual(BitI, j))
2571       return false;
2572     if (V2IsSplat) {
2573       if (!isUndefOrEqual(BitI1, NumElts))
2574         return false;
2575     } else {
2576       if (!isUndefOrEqual(BitI1, j + NumElts))
2577         return false;
2578     }
2579   }
2580   return true;
2581 }
2582
2583 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2584   SmallVector<int, 8> M;
2585   N->getMask(M);
2586   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2587 }
2588
2589 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2590 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2591 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2592                          bool V2IsSplat = false) {
2593   int NumElts = VT.getVectorNumElements();
2594   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2595     return false;
2596
2597   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2598     int BitI  = Mask[i];
2599     int BitI1 = Mask[i+1];
2600     if (!isUndefOrEqual(BitI, j + NumElts/2))
2601       return false;
2602     if (V2IsSplat) {
2603       if (isUndefOrEqual(BitI1, NumElts))
2604         return false;
2605     } else {
2606       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2607         return false;
2608     }
2609   }
2610   return true;
2611 }
2612
2613 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2614   SmallVector<int, 8> M;
2615   N->getMask(M);
2616   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2617 }
2618
2619 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2620 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2621 /// <0, 0, 1, 1>
2622 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2623   int NumElems = VT.getVectorNumElements();
2624   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2625     return false;
2626
2627   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2628     int BitI  = Mask[i];
2629     int BitI1 = Mask[i+1];
2630     if (!isUndefOrEqual(BitI, j))
2631       return false;
2632     if (!isUndefOrEqual(BitI1, j))
2633       return false;
2634   }
2635   return true;
2636 }
2637
2638 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2639   SmallVector<int, 8> M;
2640   N->getMask(M);
2641   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2642 }
2643
2644 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2645 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2646 /// <2, 2, 3, 3>
2647 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2648   int NumElems = VT.getVectorNumElements();
2649   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2650     return false;
2651
2652   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2653     int BitI  = Mask[i];
2654     int BitI1 = Mask[i+1];
2655     if (!isUndefOrEqual(BitI, j))
2656       return false;
2657     if (!isUndefOrEqual(BitI1, j))
2658       return false;
2659   }
2660   return true;
2661 }
2662
2663 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2664   SmallVector<int, 8> M;
2665   N->getMask(M);
2666   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2667 }
2668
2669 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2670 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2671 /// MOVSD, and MOVD, i.e. setting the lowest element.
2672 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2673   if (VT.getVectorElementType().getSizeInBits() < 32)
2674     return false;
2675
2676   int NumElts = VT.getVectorNumElements();
2677
2678   if (!isUndefOrEqual(Mask[0], NumElts))
2679     return false;
2680
2681   for (int i = 1; i < NumElts; ++i)
2682     if (!isUndefOrEqual(Mask[i], i))
2683       return false;
2684
2685   return true;
2686 }
2687
2688 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2689   SmallVector<int, 8> M;
2690   N->getMask(M);
2691   return ::isMOVLMask(M, N->getValueType(0));
2692 }
2693
2694 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2695 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2696 /// element of vector 2 and the other elements to come from vector 1 in order.
2697 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2698                                bool V2IsSplat = false, bool V2IsUndef = false) {
2699   int NumOps = VT.getVectorNumElements();
2700   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2701     return false;
2702
2703   if (!isUndefOrEqual(Mask[0], 0))
2704     return false;
2705
2706   for (int i = 1; i < NumOps; ++i)
2707     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2708           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2709           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2710       return false;
2711
2712   return true;
2713 }
2714
2715 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2716                            bool V2IsUndef = false) {
2717   SmallVector<int, 8> M;
2718   N->getMask(M);
2719   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2720 }
2721
2722 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2723 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2724 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2725   if (N->getValueType(0).getVectorNumElements() != 4)
2726     return false;
2727
2728   // Expect 1, 1, 3, 3
2729   for (unsigned i = 0; i < 2; ++i) {
2730     int Elt = N->getMaskElt(i);
2731     if (Elt >= 0 && Elt != 1)
2732       return false;
2733   }
2734
2735   bool HasHi = false;
2736   for (unsigned i = 2; i < 4; ++i) {
2737     int Elt = N->getMaskElt(i);
2738     if (Elt >= 0 && Elt != 3)
2739       return false;
2740     if (Elt == 3)
2741       HasHi = true;
2742   }
2743   // Don't use movshdup if it can be done with a shufps.
2744   // FIXME: verify that matching u, u, 3, 3 is what we want.
2745   return HasHi;
2746 }
2747
2748 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2749 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2750 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2751   if (N->getValueType(0).getVectorNumElements() != 4)
2752     return false;
2753
2754   // Expect 0, 0, 2, 2
2755   for (unsigned i = 0; i < 2; ++i)
2756     if (N->getMaskElt(i) > 0)
2757       return false;
2758
2759   bool HasHi = false;
2760   for (unsigned i = 2; i < 4; ++i) {
2761     int Elt = N->getMaskElt(i);
2762     if (Elt >= 0 && Elt != 2)
2763       return false;
2764     if (Elt == 2)
2765       HasHi = true;
2766   }
2767   // Don't use movsldup if it can be done with a shufps.
2768   return HasHi;
2769 }
2770
2771 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2772 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2773 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2774   int e = N->getValueType(0).getVectorNumElements() / 2;
2775
2776   for (int i = 0; i < e; ++i)
2777     if (!isUndefOrEqual(N->getMaskElt(i), i))
2778       return false;
2779   for (int i = 0; i < e; ++i)
2780     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2781       return false;
2782   return true;
2783 }
2784
2785 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2786 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2787 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2788   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2789   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2790
2791   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2792   unsigned Mask = 0;
2793   for (int i = 0; i < NumOperands; ++i) {
2794     int Val = SVOp->getMaskElt(NumOperands-i-1);
2795     if (Val < 0) Val = 0;
2796     if (Val >= NumOperands) Val -= NumOperands;
2797     Mask |= Val;
2798     if (i != NumOperands - 1)
2799       Mask <<= Shift;
2800   }
2801   return Mask;
2802 }
2803
2804 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2805 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2806 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2807   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2808   unsigned Mask = 0;
2809   // 8 nodes, but we only care about the last 4.
2810   for (unsigned i = 7; i >= 4; --i) {
2811     int Val = SVOp->getMaskElt(i);
2812     if (Val >= 0)
2813       Mask |= (Val - 4);
2814     if (i != 4)
2815       Mask <<= 2;
2816   }
2817   return Mask;
2818 }
2819
2820 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2821 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2822 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2823   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2824   unsigned Mask = 0;
2825   // 8 nodes, but we only care about the first 4.
2826   for (int i = 3; i >= 0; --i) {
2827     int Val = SVOp->getMaskElt(i);
2828     if (Val >= 0)
2829       Mask |= Val;
2830     if (i != 0)
2831       Mask <<= 2;
2832   }
2833   return Mask;
2834 }
2835
2836 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2837 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2838 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2839   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2840   EVT VVT = N->getValueType(0);
2841   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2842   int Val = 0;
2843
2844   unsigned i, e;
2845   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
2846     Val = SVOp->getMaskElt(i);
2847     if (Val >= 0)
2848       break;
2849   }
2850   return (Val - i) * EltSize;
2851 }
2852
2853 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2854 /// constant +0.0.
2855 bool X86::isZeroNode(SDValue Elt) {
2856   return ((isa<ConstantSDNode>(Elt) &&
2857            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2858           (isa<ConstantFPSDNode>(Elt) &&
2859            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2860 }
2861
2862 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2863 /// their permute mask.
2864 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2865                                     SelectionDAG &DAG) {
2866   EVT VT = SVOp->getValueType(0);
2867   unsigned NumElems = VT.getVectorNumElements();
2868   SmallVector<int, 8> MaskVec;
2869
2870   for (unsigned i = 0; i != NumElems; ++i) {
2871     int idx = SVOp->getMaskElt(i);
2872     if (idx < 0)
2873       MaskVec.push_back(idx);
2874     else if (idx < (int)NumElems)
2875       MaskVec.push_back(idx + NumElems);
2876     else
2877       MaskVec.push_back(idx - NumElems);
2878   }
2879   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2880                               SVOp->getOperand(0), &MaskVec[0]);
2881 }
2882
2883 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2884 /// the two vector operands have swapped position.
2885 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2886   unsigned NumElems = VT.getVectorNumElements();
2887   for (unsigned i = 0; i != NumElems; ++i) {
2888     int idx = Mask[i];
2889     if (idx < 0)
2890       continue;
2891     else if (idx < (int)NumElems)
2892       Mask[i] = idx + NumElems;
2893     else
2894       Mask[i] = idx - NumElems;
2895   }
2896 }
2897
2898 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2899 /// match movhlps. The lower half elements should come from upper half of
2900 /// V1 (and in order), and the upper half elements should come from the upper
2901 /// half of V2 (and in order).
2902 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2903   if (Op->getValueType(0).getVectorNumElements() != 4)
2904     return false;
2905   for (unsigned i = 0, e = 2; i != e; ++i)
2906     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2907       return false;
2908   for (unsigned i = 2; i != 4; ++i)
2909     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2910       return false;
2911   return true;
2912 }
2913
2914 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2915 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2916 /// required.
2917 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2918   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2919     return false;
2920   N = N->getOperand(0).getNode();
2921   if (!ISD::isNON_EXTLoad(N))
2922     return false;
2923   if (LD)
2924     *LD = cast<LoadSDNode>(N);
2925   return true;
2926 }
2927
2928 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2929 /// match movlp{s|d}. The lower half elements should come from lower half of
2930 /// V1 (and in order), and the upper half elements should come from the upper
2931 /// half of V2 (and in order). And since V1 will become the source of the
2932 /// MOVLP, it must be either a vector load or a scalar load to vector.
2933 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2934                                ShuffleVectorSDNode *Op) {
2935   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2936     return false;
2937   // Is V2 is a vector load, don't do this transformation. We will try to use
2938   // load folding shufps op.
2939   if (ISD::isNON_EXTLoad(V2))
2940     return false;
2941
2942   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2943
2944   if (NumElems != 2 && NumElems != 4)
2945     return false;
2946   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2947     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2948       return false;
2949   for (unsigned i = NumElems/2; i != NumElems; ++i)
2950     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2951       return false;
2952   return true;
2953 }
2954
2955 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2956 /// all the same.
2957 static bool isSplatVector(SDNode *N) {
2958   if (N->getOpcode() != ISD::BUILD_VECTOR)
2959     return false;
2960
2961   SDValue SplatValue = N->getOperand(0);
2962   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2963     if (N->getOperand(i) != SplatValue)
2964       return false;
2965   return true;
2966 }
2967
2968 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2969 /// to an zero vector.
2970 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2971 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2972   SDValue V1 = N->getOperand(0);
2973   SDValue V2 = N->getOperand(1);
2974   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2975   for (unsigned i = 0; i != NumElems; ++i) {
2976     int Idx = N->getMaskElt(i);
2977     if (Idx >= (int)NumElems) {
2978       unsigned Opc = V2.getOpcode();
2979       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2980         continue;
2981       if (Opc != ISD::BUILD_VECTOR ||
2982           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
2983         return false;
2984     } else if (Idx >= 0) {
2985       unsigned Opc = V1.getOpcode();
2986       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2987         continue;
2988       if (Opc != ISD::BUILD_VECTOR ||
2989           !X86::isZeroNode(V1.getOperand(Idx)))
2990         return false;
2991     }
2992   }
2993   return true;
2994 }
2995
2996 /// getZeroVector - Returns a vector of specified type with all zero elements.
2997 ///
2998 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
2999                              DebugLoc dl) {
3000   assert(VT.isVector() && "Expected a vector type");
3001
3002   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3003   // type.  This ensures they get CSE'd.
3004   SDValue Vec;
3005   if (VT.getSizeInBits() == 64) { // MMX
3006     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3007     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3008   } else if (HasSSE2) {  // SSE2
3009     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3010     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3011   } else { // SSE1
3012     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3013     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3014   }
3015   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3016 }
3017
3018 /// getOnesVector - Returns a vector of specified type with all bits set.
3019 ///
3020 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3021   assert(VT.isVector() && "Expected a vector type");
3022
3023   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3024   // type.  This ensures they get CSE'd.
3025   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3026   SDValue Vec;
3027   if (VT.getSizeInBits() == 64)  // MMX
3028     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3029   else                                              // SSE
3030     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3031   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3032 }
3033
3034
3035 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3036 /// that point to V2 points to its first element.
3037 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3038   EVT VT = SVOp->getValueType(0);
3039   unsigned NumElems = VT.getVectorNumElements();
3040
3041   bool Changed = false;
3042   SmallVector<int, 8> MaskVec;
3043   SVOp->getMask(MaskVec);
3044
3045   for (unsigned i = 0; i != NumElems; ++i) {
3046     if (MaskVec[i] > (int)NumElems) {
3047       MaskVec[i] = NumElems;
3048       Changed = true;
3049     }
3050   }
3051   if (Changed)
3052     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3053                                 SVOp->getOperand(1), &MaskVec[0]);
3054   return SDValue(SVOp, 0);
3055 }
3056
3057 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3058 /// operation of specified width.
3059 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3060                        SDValue V2) {
3061   unsigned NumElems = VT.getVectorNumElements();
3062   SmallVector<int, 8> Mask;
3063   Mask.push_back(NumElems);
3064   for (unsigned i = 1; i != NumElems; ++i)
3065     Mask.push_back(i);
3066   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3067 }
3068
3069 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3070 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3071                           SDValue V2) {
3072   unsigned NumElems = VT.getVectorNumElements();
3073   SmallVector<int, 8> Mask;
3074   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3075     Mask.push_back(i);
3076     Mask.push_back(i + NumElems);
3077   }
3078   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3079 }
3080
3081 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3082 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3083                           SDValue V2) {
3084   unsigned NumElems = VT.getVectorNumElements();
3085   unsigned Half = NumElems/2;
3086   SmallVector<int, 8> Mask;
3087   for (unsigned i = 0; i != Half; ++i) {
3088     Mask.push_back(i + Half);
3089     Mask.push_back(i + NumElems + Half);
3090   }
3091   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3092 }
3093
3094 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3095 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3096                             bool HasSSE2) {
3097   if (SV->getValueType(0).getVectorNumElements() <= 4)
3098     return SDValue(SV, 0);
3099
3100   EVT PVT = MVT::v4f32;
3101   EVT VT = SV->getValueType(0);
3102   DebugLoc dl = SV->getDebugLoc();
3103   SDValue V1 = SV->getOperand(0);
3104   int NumElems = VT.getVectorNumElements();
3105   int EltNo = SV->getSplatIndex();
3106
3107   // unpack elements to the correct location
3108   while (NumElems > 4) {
3109     if (EltNo < NumElems/2) {
3110       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3111     } else {
3112       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3113       EltNo -= NumElems/2;
3114     }
3115     NumElems >>= 1;
3116   }
3117
3118   // Perform the splat.
3119   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3120   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3121   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3122   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3123 }
3124
3125 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3126 /// vector of zero or undef vector.  This produces a shuffle where the low
3127 /// element of V2 is swizzled into the zero/undef vector, landing at element
3128 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3129 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3130                                              bool isZero, bool HasSSE2,
3131                                              SelectionDAG &DAG) {
3132   EVT VT = V2.getValueType();
3133   SDValue V1 = isZero
3134     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3135   unsigned NumElems = VT.getVectorNumElements();
3136   SmallVector<int, 16> MaskVec;
3137   for (unsigned i = 0; i != NumElems; ++i)
3138     // If this is the insertion idx, put the low elt of V2 here.
3139     MaskVec.push_back(i == Idx ? NumElems : i);
3140   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3141 }
3142
3143 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3144 /// a shuffle that is zero.
3145 static
3146 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3147                                   bool Low, SelectionDAG &DAG) {
3148   unsigned NumZeros = 0;
3149   for (int i = 0; i < NumElems; ++i) {
3150     unsigned Index = Low ? i : NumElems-i-1;
3151     int Idx = SVOp->getMaskElt(Index);
3152     if (Idx < 0) {
3153       ++NumZeros;
3154       continue;
3155     }
3156     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3157     if (Elt.getNode() && X86::isZeroNode(Elt))
3158       ++NumZeros;
3159     else
3160       break;
3161   }
3162   return NumZeros;
3163 }
3164
3165 /// isVectorShift - Returns true if the shuffle can be implemented as a
3166 /// logical left or right shift of a vector.
3167 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3168 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3169                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3170   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3171
3172   isLeft = true;
3173   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3174   if (!NumZeros) {
3175     isLeft = false;
3176     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3177     if (!NumZeros)
3178       return false;
3179   }
3180   bool SeenV1 = false;
3181   bool SeenV2 = false;
3182   for (int i = NumZeros; i < NumElems; ++i) {
3183     int Val = isLeft ? (i - NumZeros) : i;
3184     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3185     if (Idx < 0)
3186       continue;
3187     if (Idx < NumElems)
3188       SeenV1 = true;
3189     else {
3190       Idx -= NumElems;
3191       SeenV2 = true;
3192     }
3193     if (Idx != Val)
3194       return false;
3195   }
3196   if (SeenV1 && SeenV2)
3197     return false;
3198
3199   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3200   ShAmt = NumZeros;
3201   return true;
3202 }
3203
3204
3205 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3206 ///
3207 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3208                                        unsigned NumNonZero, unsigned NumZero,
3209                                        SelectionDAG &DAG, TargetLowering &TLI) {
3210   if (NumNonZero > 8)
3211     return SDValue();
3212
3213   DebugLoc dl = Op.getDebugLoc();
3214   SDValue V(0, 0);
3215   bool First = true;
3216   for (unsigned i = 0; i < 16; ++i) {
3217     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3218     if (ThisIsNonZero && First) {
3219       if (NumZero)
3220         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3221       else
3222         V = DAG.getUNDEF(MVT::v8i16);
3223       First = false;
3224     }
3225
3226     if ((i & 1) != 0) {
3227       SDValue ThisElt(0, 0), LastElt(0, 0);
3228       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3229       if (LastIsNonZero) {
3230         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3231                               MVT::i16, Op.getOperand(i-1));
3232       }
3233       if (ThisIsNonZero) {
3234         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3235         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3236                               ThisElt, DAG.getConstant(8, MVT::i8));
3237         if (LastIsNonZero)
3238           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3239       } else
3240         ThisElt = LastElt;
3241
3242       if (ThisElt.getNode())
3243         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3244                         DAG.getIntPtrConstant(i/2));
3245     }
3246   }
3247
3248   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3249 }
3250
3251 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3252 ///
3253 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3254                                        unsigned NumNonZero, unsigned NumZero,
3255                                        SelectionDAG &DAG, TargetLowering &TLI) {
3256   if (NumNonZero > 4)
3257     return SDValue();
3258
3259   DebugLoc dl = Op.getDebugLoc();
3260   SDValue V(0, 0);
3261   bool First = true;
3262   for (unsigned i = 0; i < 8; ++i) {
3263     bool isNonZero = (NonZeros & (1 << i)) != 0;
3264     if (isNonZero) {
3265       if (First) {
3266         if (NumZero)
3267           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3268         else
3269           V = DAG.getUNDEF(MVT::v8i16);
3270         First = false;
3271       }
3272       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3273                       MVT::v8i16, V, Op.getOperand(i),
3274                       DAG.getIntPtrConstant(i));
3275     }
3276   }
3277
3278   return V;
3279 }
3280
3281 /// getVShift - Return a vector logical shift node.
3282 ///
3283 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3284                          unsigned NumBits, SelectionDAG &DAG,
3285                          const TargetLowering &TLI, DebugLoc dl) {
3286   bool isMMX = VT.getSizeInBits() == 64;
3287   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3288   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3289   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3290   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3291                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3292                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3293 }
3294
3295 SDValue
3296 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3297   DebugLoc dl = Op.getDebugLoc();
3298   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3299   if (ISD::isBuildVectorAllZeros(Op.getNode())
3300       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3301     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3302     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3303     // eliminated on x86-32 hosts.
3304     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3305       return Op;
3306
3307     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3308       return getOnesVector(Op.getValueType(), DAG, dl);
3309     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3310   }
3311
3312   EVT VT = Op.getValueType();
3313   EVT ExtVT = VT.getVectorElementType();
3314   unsigned EVTBits = ExtVT.getSizeInBits();
3315
3316   unsigned NumElems = Op.getNumOperands();
3317   unsigned NumZero  = 0;
3318   unsigned NumNonZero = 0;
3319   unsigned NonZeros = 0;
3320   bool IsAllConstants = true;
3321   SmallSet<SDValue, 8> Values;
3322   for (unsigned i = 0; i < NumElems; ++i) {
3323     SDValue Elt = Op.getOperand(i);
3324     if (Elt.getOpcode() == ISD::UNDEF)
3325       continue;
3326     Values.insert(Elt);
3327     if (Elt.getOpcode() != ISD::Constant &&
3328         Elt.getOpcode() != ISD::ConstantFP)
3329       IsAllConstants = false;
3330     if (X86::isZeroNode(Elt))
3331       NumZero++;
3332     else {
3333       NonZeros |= (1 << i);
3334       NumNonZero++;
3335     }
3336   }
3337
3338   if (NumNonZero == 0) {
3339     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3340     return DAG.getUNDEF(VT);
3341   }
3342
3343   // Special case for single non-zero, non-undef, element.
3344   if (NumNonZero == 1) {
3345     unsigned Idx = CountTrailingZeros_32(NonZeros);
3346     SDValue Item = Op.getOperand(Idx);
3347
3348     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3349     // the value are obviously zero, truncate the value to i32 and do the
3350     // insertion that way.  Only do this if the value is non-constant or if the
3351     // value is a constant being inserted into element 0.  It is cheaper to do
3352     // a constant pool load than it is to do a movd + shuffle.
3353     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3354         (!IsAllConstants || Idx == 0)) {
3355       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3356         // Handle MMX and SSE both.
3357         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3358         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3359
3360         // Truncate the value (which may itself be a constant) to i32, and
3361         // convert it to a vector with movd (S2V+shuffle to zero extend).
3362         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3363         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3364         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3365                                            Subtarget->hasSSE2(), DAG);
3366
3367         // Now we have our 32-bit value zero extended in the low element of
3368         // a vector.  If Idx != 0, swizzle it into place.
3369         if (Idx != 0) {
3370           SmallVector<int, 4> Mask;
3371           Mask.push_back(Idx);
3372           for (unsigned i = 1; i != VecElts; ++i)
3373             Mask.push_back(i);
3374           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3375                                       DAG.getUNDEF(Item.getValueType()),
3376                                       &Mask[0]);
3377         }
3378         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3379       }
3380     }
3381
3382     // If we have a constant or non-constant insertion into the low element of
3383     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3384     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3385     // depending on what the source datatype is.
3386     if (Idx == 0) {
3387       if (NumZero == 0) {
3388         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3389       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3390           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3391         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3392         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3393         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3394                                            DAG);
3395       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3396         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3397         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3398         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3399         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3400                                            Subtarget->hasSSE2(), DAG);
3401         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3402       }
3403     }
3404
3405     // Is it a vector logical left shift?
3406     if (NumElems == 2 && Idx == 1 &&
3407         X86::isZeroNode(Op.getOperand(0)) &&
3408         !X86::isZeroNode(Op.getOperand(1))) {
3409       unsigned NumBits = VT.getSizeInBits();
3410       return getVShift(true, VT,
3411                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3412                                    VT, Op.getOperand(1)),
3413                        NumBits/2, DAG, *this, dl);
3414     }
3415
3416     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3417       return SDValue();
3418
3419     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3420     // is a non-constant being inserted into an element other than the low one,
3421     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3422     // movd/movss) to move this into the low element, then shuffle it into
3423     // place.
3424     if (EVTBits == 32) {
3425       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3426
3427       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3428       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3429                                          Subtarget->hasSSE2(), DAG);
3430       SmallVector<int, 8> MaskVec;
3431       for (unsigned i = 0; i < NumElems; i++)
3432         MaskVec.push_back(i == Idx ? 0 : 1);
3433       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3434     }
3435   }
3436
3437   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3438   if (Values.size() == 1)
3439     return SDValue();
3440
3441   // A vector full of immediates; various special cases are already
3442   // handled, so this is best done with a single constant-pool load.
3443   if (IsAllConstants)
3444     return SDValue();
3445
3446   // Let legalizer expand 2-wide build_vectors.
3447   if (EVTBits == 64) {
3448     if (NumNonZero == 1) {
3449       // One half is zero or undef.
3450       unsigned Idx = CountTrailingZeros_32(NonZeros);
3451       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3452                                  Op.getOperand(Idx));
3453       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3454                                          Subtarget->hasSSE2(), DAG);
3455     }
3456     return SDValue();
3457   }
3458
3459   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3460   if (EVTBits == 8 && NumElems == 16) {
3461     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3462                                         *this);
3463     if (V.getNode()) return V;
3464   }
3465
3466   if (EVTBits == 16 && NumElems == 8) {
3467     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3468                                         *this);
3469     if (V.getNode()) return V;
3470   }
3471
3472   // If element VT is == 32 bits, turn it into a number of shuffles.
3473   SmallVector<SDValue, 8> V;
3474   V.resize(NumElems);
3475   if (NumElems == 4 && NumZero > 0) {
3476     for (unsigned i = 0; i < 4; ++i) {
3477       bool isZero = !(NonZeros & (1 << i));
3478       if (isZero)
3479         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3480       else
3481         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3482     }
3483
3484     for (unsigned i = 0; i < 2; ++i) {
3485       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3486         default: break;
3487         case 0:
3488           V[i] = V[i*2];  // Must be a zero vector.
3489           break;
3490         case 1:
3491           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3492           break;
3493         case 2:
3494           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3495           break;
3496         case 3:
3497           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3498           break;
3499       }
3500     }
3501
3502     SmallVector<int, 8> MaskVec;
3503     bool Reverse = (NonZeros & 0x3) == 2;
3504     for (unsigned i = 0; i < 2; ++i)
3505       MaskVec.push_back(Reverse ? 1-i : i);
3506     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3507     for (unsigned i = 0; i < 2; ++i)
3508       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3509     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3510   }
3511
3512   if (Values.size() > 2) {
3513     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3514     // values to be inserted is equal to the number of elements, in which case
3515     // use the unpack code below in the hopes of matching the consecutive elts
3516     // load merge pattern for shuffles.
3517     // FIXME: We could probably just check that here directly.
3518     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3519         getSubtarget()->hasSSE41()) {
3520       V[0] = DAG.getUNDEF(VT);
3521       for (unsigned i = 0; i < NumElems; ++i)
3522         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3523           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3524                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3525       return V[0];
3526     }
3527     // Expand into a number of unpckl*.
3528     // e.g. for v4f32
3529     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3530     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3531     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3532     for (unsigned i = 0; i < NumElems; ++i)
3533       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3534     NumElems >>= 1;
3535     while (NumElems != 0) {
3536       for (unsigned i = 0; i < NumElems; ++i)
3537         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3538       NumElems >>= 1;
3539     }
3540     return V[0];
3541   }
3542
3543   return SDValue();
3544 }
3545
3546 // v8i16 shuffles - Prefer shuffles in the following order:
3547 // 1. [all]   pshuflw, pshufhw, optional move
3548 // 2. [ssse3] 1 x pshufb
3549 // 3. [ssse3] 2 x pshufb + 1 x por
3550 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3551 static
3552 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3553                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3554   SDValue V1 = SVOp->getOperand(0);
3555   SDValue V2 = SVOp->getOperand(1);
3556   DebugLoc dl = SVOp->getDebugLoc();
3557   SmallVector<int, 8> MaskVals;
3558
3559   // Determine if more than 1 of the words in each of the low and high quadwords
3560   // of the result come from the same quadword of one of the two inputs.  Undef
3561   // mask values count as coming from any quadword, for better codegen.
3562   SmallVector<unsigned, 4> LoQuad(4);
3563   SmallVector<unsigned, 4> HiQuad(4);
3564   BitVector InputQuads(4);
3565   for (unsigned i = 0; i < 8; ++i) {
3566     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3567     int EltIdx = SVOp->getMaskElt(i);
3568     MaskVals.push_back(EltIdx);
3569     if (EltIdx < 0) {
3570       ++Quad[0];
3571       ++Quad[1];
3572       ++Quad[2];
3573       ++Quad[3];
3574       continue;
3575     }
3576     ++Quad[EltIdx / 4];
3577     InputQuads.set(EltIdx / 4);
3578   }
3579
3580   int BestLoQuad = -1;
3581   unsigned MaxQuad = 1;
3582   for (unsigned i = 0; i < 4; ++i) {
3583     if (LoQuad[i] > MaxQuad) {
3584       BestLoQuad = i;
3585       MaxQuad = LoQuad[i];
3586     }
3587   }
3588
3589   int BestHiQuad = -1;
3590   MaxQuad = 1;
3591   for (unsigned i = 0; i < 4; ++i) {
3592     if (HiQuad[i] > MaxQuad) {
3593       BestHiQuad = i;
3594       MaxQuad = HiQuad[i];
3595     }
3596   }
3597
3598   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3599   // of the two input vectors, shuffle them into one input vector so only a
3600   // single pshufb instruction is necessary. If There are more than 2 input
3601   // quads, disable the next transformation since it does not help SSSE3.
3602   bool V1Used = InputQuads[0] || InputQuads[1];
3603   bool V2Used = InputQuads[2] || InputQuads[3];
3604   if (TLI.getSubtarget()->hasSSSE3()) {
3605     if (InputQuads.count() == 2 && V1Used && V2Used) {
3606       BestLoQuad = InputQuads.find_first();
3607       BestHiQuad = InputQuads.find_next(BestLoQuad);
3608     }
3609     if (InputQuads.count() > 2) {
3610       BestLoQuad = -1;
3611       BestHiQuad = -1;
3612     }
3613   }
3614
3615   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3616   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3617   // words from all 4 input quadwords.
3618   SDValue NewV;
3619   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3620     SmallVector<int, 8> MaskV;
3621     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3622     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3623     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3624                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3625                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3626     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3627
3628     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3629     // source words for the shuffle, to aid later transformations.
3630     bool AllWordsInNewV = true;
3631     bool InOrder[2] = { true, true };
3632     for (unsigned i = 0; i != 8; ++i) {
3633       int idx = MaskVals[i];
3634       if (idx != (int)i)
3635         InOrder[i/4] = false;
3636       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3637         continue;
3638       AllWordsInNewV = false;
3639       break;
3640     }
3641
3642     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3643     if (AllWordsInNewV) {
3644       for (int i = 0; i != 8; ++i) {
3645         int idx = MaskVals[i];
3646         if (idx < 0)
3647           continue;
3648         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3649         if ((idx != i) && idx < 4)
3650           pshufhw = false;
3651         if ((idx != i) && idx > 3)
3652           pshuflw = false;
3653       }
3654       V1 = NewV;
3655       V2Used = false;
3656       BestLoQuad = 0;
3657       BestHiQuad = 1;
3658     }
3659
3660     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3661     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3662     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3663       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3664                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3665     }
3666   }
3667
3668   // If we have SSSE3, and all words of the result are from 1 input vector,
3669   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3670   // is present, fall back to case 4.
3671   if (TLI.getSubtarget()->hasSSSE3()) {
3672     SmallVector<SDValue,16> pshufbMask;
3673
3674     // If we have elements from both input vectors, set the high bit of the
3675     // shuffle mask element to zero out elements that come from V2 in the V1
3676     // mask, and elements that come from V1 in the V2 mask, so that the two
3677     // results can be OR'd together.
3678     bool TwoInputs = V1Used && V2Used;
3679     for (unsigned i = 0; i != 8; ++i) {
3680       int EltIdx = MaskVals[i] * 2;
3681       if (TwoInputs && (EltIdx >= 16)) {
3682         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3683         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3684         continue;
3685       }
3686       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3687       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3688     }
3689     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3690     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3691                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3692                                  MVT::v16i8, &pshufbMask[0], 16));
3693     if (!TwoInputs)
3694       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3695
3696     // Calculate the shuffle mask for the second input, shuffle it, and
3697     // OR it with the first shuffled input.
3698     pshufbMask.clear();
3699     for (unsigned i = 0; i != 8; ++i) {
3700       int EltIdx = MaskVals[i] * 2;
3701       if (EltIdx < 16) {
3702         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3703         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3704         continue;
3705       }
3706       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3707       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3708     }
3709     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3710     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3711                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3712                                  MVT::v16i8, &pshufbMask[0], 16));
3713     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3714     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3715   }
3716
3717   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3718   // and update MaskVals with new element order.
3719   BitVector InOrder(8);
3720   if (BestLoQuad >= 0) {
3721     SmallVector<int, 8> MaskV;
3722     for (int i = 0; i != 4; ++i) {
3723       int idx = MaskVals[i];
3724       if (idx < 0) {
3725         MaskV.push_back(-1);
3726         InOrder.set(i);
3727       } else if ((idx / 4) == BestLoQuad) {
3728         MaskV.push_back(idx & 3);
3729         InOrder.set(i);
3730       } else {
3731         MaskV.push_back(-1);
3732       }
3733     }
3734     for (unsigned i = 4; i != 8; ++i)
3735       MaskV.push_back(i);
3736     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3737                                 &MaskV[0]);
3738   }
3739
3740   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3741   // and update MaskVals with the new element order.
3742   if (BestHiQuad >= 0) {
3743     SmallVector<int, 8> MaskV;
3744     for (unsigned i = 0; i != 4; ++i)
3745       MaskV.push_back(i);
3746     for (unsigned i = 4; i != 8; ++i) {
3747       int idx = MaskVals[i];
3748       if (idx < 0) {
3749         MaskV.push_back(-1);
3750         InOrder.set(i);
3751       } else if ((idx / 4) == BestHiQuad) {
3752         MaskV.push_back((idx & 3) + 4);
3753         InOrder.set(i);
3754       } else {
3755         MaskV.push_back(-1);
3756       }
3757     }
3758     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3759                                 &MaskV[0]);
3760   }
3761
3762   // In case BestHi & BestLo were both -1, which means each quadword has a word
3763   // from each of the four input quadwords, calculate the InOrder bitvector now
3764   // before falling through to the insert/extract cleanup.
3765   if (BestLoQuad == -1 && BestHiQuad == -1) {
3766     NewV = V1;
3767     for (int i = 0; i != 8; ++i)
3768       if (MaskVals[i] < 0 || MaskVals[i] == i)
3769         InOrder.set(i);
3770   }
3771
3772   // The other elements are put in the right place using pextrw and pinsrw.
3773   for (unsigned i = 0; i != 8; ++i) {
3774     if (InOrder[i])
3775       continue;
3776     int EltIdx = MaskVals[i];
3777     if (EltIdx < 0)
3778       continue;
3779     SDValue ExtOp = (EltIdx < 8)
3780     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3781                   DAG.getIntPtrConstant(EltIdx))
3782     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3783                   DAG.getIntPtrConstant(EltIdx - 8));
3784     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3785                        DAG.getIntPtrConstant(i));
3786   }
3787   return NewV;
3788 }
3789
3790 // v16i8 shuffles - Prefer shuffles in the following order:
3791 // 1. [ssse3] 1 x pshufb
3792 // 2. [ssse3] 2 x pshufb + 1 x por
3793 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3794 static
3795 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3796                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3797   SDValue V1 = SVOp->getOperand(0);
3798   SDValue V2 = SVOp->getOperand(1);
3799   DebugLoc dl = SVOp->getDebugLoc();
3800   SmallVector<int, 16> MaskVals;
3801   SVOp->getMask(MaskVals);
3802
3803   // If we have SSSE3, case 1 is generated when all result bytes come from
3804   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3805   // present, fall back to case 3.
3806   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3807   bool V1Only = true;
3808   bool V2Only = true;
3809   for (unsigned i = 0; i < 16; ++i) {
3810     int EltIdx = MaskVals[i];
3811     if (EltIdx < 0)
3812       continue;
3813     if (EltIdx < 16)
3814       V2Only = false;
3815     else
3816       V1Only = false;
3817   }
3818
3819   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3820   if (TLI.getSubtarget()->hasSSSE3()) {
3821     SmallVector<SDValue,16> pshufbMask;
3822
3823     // If all result elements are from one input vector, then only translate
3824     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3825     //
3826     // Otherwise, we have elements from both input vectors, and must zero out
3827     // elements that come from V2 in the first mask, and V1 in the second mask
3828     // so that we can OR them together.
3829     bool TwoInputs = !(V1Only || V2Only);
3830     for (unsigned i = 0; i != 16; ++i) {
3831       int EltIdx = MaskVals[i];
3832       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3833         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3834         continue;
3835       }
3836       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3837     }
3838     // If all the elements are from V2, assign it to V1 and return after
3839     // building the first pshufb.
3840     if (V2Only)
3841       V1 = V2;
3842     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3843                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3844                                  MVT::v16i8, &pshufbMask[0], 16));
3845     if (!TwoInputs)
3846       return V1;
3847
3848     // Calculate the shuffle mask for the second input, shuffle it, and
3849     // OR it with the first shuffled input.
3850     pshufbMask.clear();
3851     for (unsigned i = 0; i != 16; ++i) {
3852       int EltIdx = MaskVals[i];
3853       if (EltIdx < 16) {
3854         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3855         continue;
3856       }
3857       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3858     }
3859     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3860                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3861                                  MVT::v16i8, &pshufbMask[0], 16));
3862     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3863   }
3864
3865   // No SSSE3 - Calculate in place words and then fix all out of place words
3866   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3867   // the 16 different words that comprise the two doublequadword input vectors.
3868   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3869   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3870   SDValue NewV = V2Only ? V2 : V1;
3871   for (int i = 0; i != 8; ++i) {
3872     int Elt0 = MaskVals[i*2];
3873     int Elt1 = MaskVals[i*2+1];
3874
3875     // This word of the result is all undef, skip it.
3876     if (Elt0 < 0 && Elt1 < 0)
3877       continue;
3878
3879     // This word of the result is already in the correct place, skip it.
3880     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3881       continue;
3882     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3883       continue;
3884
3885     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3886     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3887     SDValue InsElt;
3888
3889     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3890     // using a single extract together, load it and store it.
3891     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3892       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3893                            DAG.getIntPtrConstant(Elt1 / 2));
3894       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3895                         DAG.getIntPtrConstant(i));
3896       continue;
3897     }
3898
3899     // If Elt1 is defined, extract it from the appropriate source.  If the
3900     // source byte is not also odd, shift the extracted word left 8 bits
3901     // otherwise clear the bottom 8 bits if we need to do an or.
3902     if (Elt1 >= 0) {
3903       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3904                            DAG.getIntPtrConstant(Elt1 / 2));
3905       if ((Elt1 & 1) == 0)
3906         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3907                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3908       else if (Elt0 >= 0)
3909         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3910                              DAG.getConstant(0xFF00, MVT::i16));
3911     }
3912     // If Elt0 is defined, extract it from the appropriate source.  If the
3913     // source byte is not also even, shift the extracted word right 8 bits. If
3914     // Elt1 was also defined, OR the extracted values together before
3915     // inserting them in the result.
3916     if (Elt0 >= 0) {
3917       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3918                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3919       if ((Elt0 & 1) != 0)
3920         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3921                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3922       else if (Elt1 >= 0)
3923         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3924                              DAG.getConstant(0x00FF, MVT::i16));
3925       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3926                          : InsElt0;
3927     }
3928     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3929                        DAG.getIntPtrConstant(i));
3930   }
3931   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3932 }
3933
3934 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3935 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3936 /// done when every pair / quad of shuffle mask elements point to elements in
3937 /// the right sequence. e.g.
3938 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3939 static
3940 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3941                                  SelectionDAG &DAG,
3942                                  TargetLowering &TLI, DebugLoc dl) {
3943   EVT VT = SVOp->getValueType(0);
3944   SDValue V1 = SVOp->getOperand(0);
3945   SDValue V2 = SVOp->getOperand(1);
3946   unsigned NumElems = VT.getVectorNumElements();
3947   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3948   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3949   EVT MaskEltVT = MaskVT.getVectorElementType();
3950   EVT NewVT = MaskVT;
3951   switch (VT.getSimpleVT().SimpleTy) {
3952   default: assert(false && "Unexpected!");
3953   case MVT::v4f32: NewVT = MVT::v2f64; break;
3954   case MVT::v4i32: NewVT = MVT::v2i64; break;
3955   case MVT::v8i16: NewVT = MVT::v4i32; break;
3956   case MVT::v16i8: NewVT = MVT::v4i32; break;
3957   }
3958
3959   if (NewWidth == 2) {
3960     if (VT.isInteger())
3961       NewVT = MVT::v2i64;
3962     else
3963       NewVT = MVT::v2f64;
3964   }
3965   int Scale = NumElems / NewWidth;
3966   SmallVector<int, 8> MaskVec;
3967   for (unsigned i = 0; i < NumElems; i += Scale) {
3968     int StartIdx = -1;
3969     for (int j = 0; j < Scale; ++j) {
3970       int EltIdx = SVOp->getMaskElt(i+j);
3971       if (EltIdx < 0)
3972         continue;
3973       if (StartIdx == -1)
3974         StartIdx = EltIdx - (EltIdx % Scale);
3975       if (EltIdx != StartIdx + j)
3976         return SDValue();
3977     }
3978     if (StartIdx == -1)
3979       MaskVec.push_back(-1);
3980     else
3981       MaskVec.push_back(StartIdx / Scale);
3982   }
3983
3984   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3985   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3986   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3987 }
3988
3989 /// getVZextMovL - Return a zero-extending vector move low node.
3990 ///
3991 static SDValue getVZextMovL(EVT VT, EVT OpVT,
3992                             SDValue SrcOp, SelectionDAG &DAG,
3993                             const X86Subtarget *Subtarget, DebugLoc dl) {
3994   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3995     LoadSDNode *LD = NULL;
3996     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3997       LD = dyn_cast<LoadSDNode>(SrcOp);
3998     if (!LD) {
3999       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4000       // instead.
4001       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4002       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4003           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4004           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4005           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4006         // PR2108
4007         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4008         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4009                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4010                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4011                                                    OpVT,
4012                                                    SrcOp.getOperand(0)
4013                                                           .getOperand(0))));
4014       }
4015     }
4016   }
4017
4018   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4019                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4020                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4021                                              OpVT, SrcOp)));
4022 }
4023
4024 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4025 /// shuffles.
4026 static SDValue
4027 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4028   SDValue V1 = SVOp->getOperand(0);
4029   SDValue V2 = SVOp->getOperand(1);
4030   DebugLoc dl = SVOp->getDebugLoc();
4031   EVT VT = SVOp->getValueType(0);
4032
4033   SmallVector<std::pair<int, int>, 8> Locs;
4034   Locs.resize(4);
4035   SmallVector<int, 8> Mask1(4U, -1);
4036   SmallVector<int, 8> PermMask;
4037   SVOp->getMask(PermMask);
4038
4039   unsigned NumHi = 0;
4040   unsigned NumLo = 0;
4041   for (unsigned i = 0; i != 4; ++i) {
4042     int Idx = PermMask[i];
4043     if (Idx < 0) {
4044       Locs[i] = std::make_pair(-1, -1);
4045     } else {
4046       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4047       if (Idx < 4) {
4048         Locs[i] = std::make_pair(0, NumLo);
4049         Mask1[NumLo] = Idx;
4050         NumLo++;
4051       } else {
4052         Locs[i] = std::make_pair(1, NumHi);
4053         if (2+NumHi < 4)
4054           Mask1[2+NumHi] = Idx;
4055         NumHi++;
4056       }
4057     }
4058   }
4059
4060   if (NumLo <= 2 && NumHi <= 2) {
4061     // If no more than two elements come from either vector. This can be
4062     // implemented with two shuffles. First shuffle gather the elements.
4063     // The second shuffle, which takes the first shuffle as both of its
4064     // vector operands, put the elements into the right order.
4065     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4066
4067     SmallVector<int, 8> Mask2(4U, -1);
4068
4069     for (unsigned i = 0; i != 4; ++i) {
4070       if (Locs[i].first == -1)
4071         continue;
4072       else {
4073         unsigned Idx = (i < 2) ? 0 : 4;
4074         Idx += Locs[i].first * 2 + Locs[i].second;
4075         Mask2[i] = Idx;
4076       }
4077     }
4078
4079     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4080   } else if (NumLo == 3 || NumHi == 3) {
4081     // Otherwise, we must have three elements from one vector, call it X, and
4082     // one element from the other, call it Y.  First, use a shufps to build an
4083     // intermediate vector with the one element from Y and the element from X
4084     // that will be in the same half in the final destination (the indexes don't
4085     // matter). Then, use a shufps to build the final vector, taking the half
4086     // containing the element from Y from the intermediate, and the other half
4087     // from X.
4088     if (NumHi == 3) {
4089       // Normalize it so the 3 elements come from V1.
4090       CommuteVectorShuffleMask(PermMask, VT);
4091       std::swap(V1, V2);
4092     }
4093
4094     // Find the element from V2.
4095     unsigned HiIndex;
4096     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4097       int Val = PermMask[HiIndex];
4098       if (Val < 0)
4099         continue;
4100       if (Val >= 4)
4101         break;
4102     }
4103
4104     Mask1[0] = PermMask[HiIndex];
4105     Mask1[1] = -1;
4106     Mask1[2] = PermMask[HiIndex^1];
4107     Mask1[3] = -1;
4108     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4109
4110     if (HiIndex >= 2) {
4111       Mask1[0] = PermMask[0];
4112       Mask1[1] = PermMask[1];
4113       Mask1[2] = HiIndex & 1 ? 6 : 4;
4114       Mask1[3] = HiIndex & 1 ? 4 : 6;
4115       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4116     } else {
4117       Mask1[0] = HiIndex & 1 ? 2 : 0;
4118       Mask1[1] = HiIndex & 1 ? 0 : 2;
4119       Mask1[2] = PermMask[2];
4120       Mask1[3] = PermMask[3];
4121       if (Mask1[2] >= 0)
4122         Mask1[2] += 4;
4123       if (Mask1[3] >= 0)
4124         Mask1[3] += 4;
4125       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4126     }
4127   }
4128
4129   // Break it into (shuffle shuffle_hi, shuffle_lo).
4130   Locs.clear();
4131   SmallVector<int,8> LoMask(4U, -1);
4132   SmallVector<int,8> HiMask(4U, -1);
4133
4134   SmallVector<int,8> *MaskPtr = &LoMask;
4135   unsigned MaskIdx = 0;
4136   unsigned LoIdx = 0;
4137   unsigned HiIdx = 2;
4138   for (unsigned i = 0; i != 4; ++i) {
4139     if (i == 2) {
4140       MaskPtr = &HiMask;
4141       MaskIdx = 1;
4142       LoIdx = 0;
4143       HiIdx = 2;
4144     }
4145     int Idx = PermMask[i];
4146     if (Idx < 0) {
4147       Locs[i] = std::make_pair(-1, -1);
4148     } else if (Idx < 4) {
4149       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4150       (*MaskPtr)[LoIdx] = Idx;
4151       LoIdx++;
4152     } else {
4153       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4154       (*MaskPtr)[HiIdx] = Idx;
4155       HiIdx++;
4156     }
4157   }
4158
4159   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4160   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4161   SmallVector<int, 8> MaskOps;
4162   for (unsigned i = 0; i != 4; ++i) {
4163     if (Locs[i].first == -1) {
4164       MaskOps.push_back(-1);
4165     } else {
4166       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4167       MaskOps.push_back(Idx);
4168     }
4169   }
4170   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4171 }
4172
4173 SDValue
4174 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4175   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4176   SDValue V1 = Op.getOperand(0);
4177   SDValue V2 = Op.getOperand(1);
4178   EVT VT = Op.getValueType();
4179   DebugLoc dl = Op.getDebugLoc();
4180   unsigned NumElems = VT.getVectorNumElements();
4181   bool isMMX = VT.getSizeInBits() == 64;
4182   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4183   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4184   bool V1IsSplat = false;
4185   bool V2IsSplat = false;
4186
4187   if (isZeroShuffle(SVOp))
4188     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4189
4190   // Promote splats to v4f32.
4191   if (SVOp->isSplat()) {
4192     if (isMMX || NumElems < 4)
4193       return Op;
4194     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4195   }
4196
4197   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4198   // do it!
4199   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4200     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4201     if (NewOp.getNode())
4202       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4203                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4204   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4205     // FIXME: Figure out a cleaner way to do this.
4206     // Try to make use of movq to zero out the top part.
4207     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4208       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4209       if (NewOp.getNode()) {
4210         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4211           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4212                               DAG, Subtarget, dl);
4213       }
4214     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4215       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4216       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4217         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4218                             DAG, Subtarget, dl);
4219     }
4220   }
4221
4222   if (X86::isPSHUFDMask(SVOp))
4223     return Op;
4224
4225   // Check if this can be converted into a logical shift.
4226   bool isLeft = false;
4227   unsigned ShAmt = 0;
4228   SDValue ShVal;
4229   bool isShift = getSubtarget()->hasSSE2() &&
4230   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4231   if (isShift && ShVal.hasOneUse()) {
4232     // If the shifted value has multiple uses, it may be cheaper to use
4233     // v_set0 + movlhps or movhlps, etc.
4234     EVT EltVT = VT.getVectorElementType();
4235     ShAmt *= EltVT.getSizeInBits();
4236     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4237   }
4238
4239   if (X86::isMOVLMask(SVOp)) {
4240     if (V1IsUndef)
4241       return V2;
4242     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4243       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4244     if (!isMMX)
4245       return Op;
4246   }
4247
4248   // FIXME: fold these into legal mask.
4249   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4250                  X86::isMOVSLDUPMask(SVOp) ||
4251                  X86::isMOVHLPSMask(SVOp) ||
4252                  X86::isMOVHPMask(SVOp) ||
4253                  X86::isMOVLPMask(SVOp)))
4254     return Op;
4255
4256   if (ShouldXformToMOVHLPS(SVOp) ||
4257       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4258     return CommuteVectorShuffle(SVOp, DAG);
4259
4260   if (isShift) {
4261     // No better options. Use a vshl / vsrl.
4262     EVT EltVT = VT.getVectorElementType();
4263     ShAmt *= EltVT.getSizeInBits();
4264     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4265   }
4266
4267   bool Commuted = false;
4268   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4269   // 1,1,1,1 -> v8i16 though.
4270   V1IsSplat = isSplatVector(V1.getNode());
4271   V2IsSplat = isSplatVector(V2.getNode());
4272
4273   // Canonicalize the splat or undef, if present, to be on the RHS.
4274   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4275     Op = CommuteVectorShuffle(SVOp, DAG);
4276     SVOp = cast<ShuffleVectorSDNode>(Op);
4277     V1 = SVOp->getOperand(0);
4278     V2 = SVOp->getOperand(1);
4279     std::swap(V1IsSplat, V2IsSplat);
4280     std::swap(V1IsUndef, V2IsUndef);
4281     Commuted = true;
4282   }
4283
4284   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4285     // Shuffling low element of v1 into undef, just return v1.
4286     if (V2IsUndef)
4287       return V1;
4288     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4289     // the instruction selector will not match, so get a canonical MOVL with
4290     // swapped operands to undo the commute.
4291     return getMOVL(DAG, dl, VT, V2, V1);
4292   }
4293
4294   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4295       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4296       X86::isUNPCKLMask(SVOp) ||
4297       X86::isUNPCKHMask(SVOp))
4298     return Op;
4299
4300   if (V2IsSplat) {
4301     // Normalize mask so all entries that point to V2 points to its first
4302     // element then try to match unpck{h|l} again. If match, return a
4303     // new vector_shuffle with the corrected mask.
4304     SDValue NewMask = NormalizeMask(SVOp, DAG);
4305     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4306     if (NSVOp != SVOp) {
4307       if (X86::isUNPCKLMask(NSVOp, true)) {
4308         return NewMask;
4309       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4310         return NewMask;
4311       }
4312     }
4313   }
4314
4315   if (Commuted) {
4316     // Commute is back and try unpck* again.
4317     // FIXME: this seems wrong.
4318     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4319     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4320     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4321         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4322         X86::isUNPCKLMask(NewSVOp) ||
4323         X86::isUNPCKHMask(NewSVOp))
4324       return NewOp;
4325   }
4326
4327   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4328
4329   // Normalize the node to match x86 shuffle ops if needed
4330   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4331     return CommuteVectorShuffle(SVOp, DAG);
4332
4333   // Check for legal shuffle and return?
4334   SmallVector<int, 16> PermMask;
4335   SVOp->getMask(PermMask);
4336   if (isShuffleMaskLegal(PermMask, VT))
4337     return Op;
4338
4339   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4340   if (VT == MVT::v8i16) {
4341     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4342     if (NewOp.getNode())
4343       return NewOp;
4344   }
4345
4346   if (VT == MVT::v16i8) {
4347     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4348     if (NewOp.getNode())
4349       return NewOp;
4350   }
4351
4352   // Handle all 4 wide cases with a number of shuffles except for MMX.
4353   if (NumElems == 4 && !isMMX)
4354     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4355
4356   return SDValue();
4357 }
4358
4359 SDValue
4360 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4361                                                 SelectionDAG &DAG) {
4362   EVT VT = Op.getValueType();
4363   DebugLoc dl = Op.getDebugLoc();
4364   if (VT.getSizeInBits() == 8) {
4365     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4366                                     Op.getOperand(0), Op.getOperand(1));
4367     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4368                                     DAG.getValueType(VT));
4369     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4370   } else if (VT.getSizeInBits() == 16) {
4371     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4372     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4373     if (Idx == 0)
4374       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4375                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4376                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4377                                                  MVT::v4i32,
4378                                                  Op.getOperand(0)),
4379                                      Op.getOperand(1)));
4380     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4381                                     Op.getOperand(0), Op.getOperand(1));
4382     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4383                                     DAG.getValueType(VT));
4384     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4385   } else if (VT == MVT::f32) {
4386     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4387     // the result back to FR32 register. It's only worth matching if the
4388     // result has a single use which is a store or a bitcast to i32.  And in
4389     // the case of a store, it's not worth it if the index is a constant 0,
4390     // because a MOVSSmr can be used instead, which is smaller and faster.
4391     if (!Op.hasOneUse())
4392       return SDValue();
4393     SDNode *User = *Op.getNode()->use_begin();
4394     if ((User->getOpcode() != ISD::STORE ||
4395          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4396           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4397         (User->getOpcode() != ISD::BIT_CONVERT ||
4398          User->getValueType(0) != MVT::i32))
4399       return SDValue();
4400     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4401                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4402                                               Op.getOperand(0)),
4403                                               Op.getOperand(1));
4404     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4405   } else if (VT == MVT::i32) {
4406     // ExtractPS works with constant index.
4407     if (isa<ConstantSDNode>(Op.getOperand(1)))
4408       return Op;
4409   }
4410   return SDValue();
4411 }
4412
4413
4414 SDValue
4415 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4416   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4417     return SDValue();
4418
4419   if (Subtarget->hasSSE41()) {
4420     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4421     if (Res.getNode())
4422       return Res;
4423   }
4424
4425   EVT VT = Op.getValueType();
4426   DebugLoc dl = Op.getDebugLoc();
4427   // TODO: handle v16i8.
4428   if (VT.getSizeInBits() == 16) {
4429     SDValue Vec = Op.getOperand(0);
4430     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4431     if (Idx == 0)
4432       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4433                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4434                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4435                                                  MVT::v4i32, Vec),
4436                                      Op.getOperand(1)));
4437     // Transform it so it match pextrw which produces a 32-bit result.
4438     EVT EltVT = (MVT::SimpleValueType)(VT.getSimpleVT().SimpleTy+1);
4439     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4440                                     Op.getOperand(0), Op.getOperand(1));
4441     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4442                                     DAG.getValueType(VT));
4443     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4444   } else if (VT.getSizeInBits() == 32) {
4445     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4446     if (Idx == 0)
4447       return Op;
4448
4449     // SHUFPS the element to the lowest double word, then movss.
4450     int Mask[4] = { Idx, -1, -1, -1 };
4451     EVT VVT = Op.getOperand(0).getValueType();
4452     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4453                                        DAG.getUNDEF(VVT), Mask);
4454     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4455                        DAG.getIntPtrConstant(0));
4456   } else if (VT.getSizeInBits() == 64) {
4457     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4458     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4459     //        to match extract_elt for f64.
4460     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4461     if (Idx == 0)
4462       return Op;
4463
4464     // UNPCKHPD the element to the lowest double word, then movsd.
4465     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4466     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4467     int Mask[2] = { 1, -1 };
4468     EVT VVT = Op.getOperand(0).getValueType();
4469     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4470                                        DAG.getUNDEF(VVT), Mask);
4471     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4472                        DAG.getIntPtrConstant(0));
4473   }
4474
4475   return SDValue();
4476 }
4477
4478 SDValue
4479 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4480   EVT VT = Op.getValueType();
4481   EVT EltVT = VT.getVectorElementType();
4482   DebugLoc dl = Op.getDebugLoc();
4483
4484   SDValue N0 = Op.getOperand(0);
4485   SDValue N1 = Op.getOperand(1);
4486   SDValue N2 = Op.getOperand(2);
4487
4488   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4489       isa<ConstantSDNode>(N2)) {
4490     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4491                                                 : X86ISD::PINSRW;
4492     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4493     // argument.
4494     if (N1.getValueType() != MVT::i32)
4495       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4496     if (N2.getValueType() != MVT::i32)
4497       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4498     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4499   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4500     // Bits [7:6] of the constant are the source select.  This will always be
4501     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4502     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4503     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4504     // Bits [5:4] of the constant are the destination select.  This is the
4505     //  value of the incoming immediate.
4506     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4507     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4508     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4509     // Create this as a scalar to vector..
4510     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4511     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4512   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4513     // PINSR* works with constant index.
4514     return Op;
4515   }
4516   return SDValue();
4517 }
4518
4519 SDValue
4520 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4521   EVT VT = Op.getValueType();
4522   EVT EltVT = VT.getVectorElementType();
4523
4524   if (Subtarget->hasSSE41())
4525     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4526
4527   if (EltVT == MVT::i8)
4528     return SDValue();
4529
4530   DebugLoc dl = Op.getDebugLoc();
4531   SDValue N0 = Op.getOperand(0);
4532   SDValue N1 = Op.getOperand(1);
4533   SDValue N2 = Op.getOperand(2);
4534
4535   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4536     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4537     // as its second argument.
4538     if (N1.getValueType() != MVT::i32)
4539       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4540     if (N2.getValueType() != MVT::i32)
4541       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4542     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4543   }
4544   return SDValue();
4545 }
4546
4547 SDValue
4548 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4549   DebugLoc dl = Op.getDebugLoc();
4550   if (Op.getValueType() == MVT::v2f32)
4551     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4552                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4553                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4554                                                Op.getOperand(0))));
4555
4556   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4557     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4558
4559   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4560   EVT VT = MVT::v2i32;
4561   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4562   default: break;
4563   case MVT::v16i8:
4564   case MVT::v8i16:
4565     VT = MVT::v4i32;
4566     break;
4567   }
4568   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4569                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4570 }
4571
4572 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4573 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4574 // one of the above mentioned nodes. It has to be wrapped because otherwise
4575 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4576 // be used to form addressing mode. These wrapped nodes will be selected
4577 // into MOV32ri.
4578 SDValue
4579 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4580   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4581
4582   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4583   // global base reg.
4584   unsigned char OpFlag = 0;
4585   unsigned WrapperKind = X86ISD::Wrapper;
4586   CodeModel::Model M = getTargetMachine().getCodeModel();
4587
4588   if (Subtarget->isPICStyleRIPRel() &&
4589       (M == CodeModel::Small || M == CodeModel::Kernel))
4590     WrapperKind = X86ISD::WrapperRIP;
4591   else if (Subtarget->isPICStyleGOT())
4592     OpFlag = X86II::MO_GOTOFF;
4593   else if (Subtarget->isPICStyleStubPIC())
4594     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4595
4596   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4597                                              CP->getAlignment(),
4598                                              CP->getOffset(), OpFlag);
4599   DebugLoc DL = CP->getDebugLoc();
4600   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4601   // With PIC, the address is actually $g + Offset.
4602   if (OpFlag) {
4603     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4604                          DAG.getNode(X86ISD::GlobalBaseReg,
4605                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4606                          Result);
4607   }
4608
4609   return Result;
4610 }
4611
4612 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4613   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4614
4615   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4616   // global base reg.
4617   unsigned char OpFlag = 0;
4618   unsigned WrapperKind = X86ISD::Wrapper;
4619   CodeModel::Model M = getTargetMachine().getCodeModel();
4620
4621   if (Subtarget->isPICStyleRIPRel() &&
4622       (M == CodeModel::Small || M == CodeModel::Kernel))
4623     WrapperKind = X86ISD::WrapperRIP;
4624   else if (Subtarget->isPICStyleGOT())
4625     OpFlag = X86II::MO_GOTOFF;
4626   else if (Subtarget->isPICStyleStubPIC())
4627     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4628
4629   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4630                                           OpFlag);
4631   DebugLoc DL = JT->getDebugLoc();
4632   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4633
4634   // With PIC, the address is actually $g + Offset.
4635   if (OpFlag) {
4636     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4637                          DAG.getNode(X86ISD::GlobalBaseReg,
4638                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4639                          Result);
4640   }
4641
4642   return Result;
4643 }
4644
4645 SDValue
4646 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4647   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4648
4649   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4650   // global base reg.
4651   unsigned char OpFlag = 0;
4652   unsigned WrapperKind = X86ISD::Wrapper;
4653   CodeModel::Model M = getTargetMachine().getCodeModel();
4654
4655   if (Subtarget->isPICStyleRIPRel() &&
4656       (M == CodeModel::Small || M == CodeModel::Kernel))
4657     WrapperKind = X86ISD::WrapperRIP;
4658   else if (Subtarget->isPICStyleGOT())
4659     OpFlag = X86II::MO_GOTOFF;
4660   else if (Subtarget->isPICStyleStubPIC())
4661     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4662
4663   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4664
4665   DebugLoc DL = Op.getDebugLoc();
4666   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4667
4668
4669   // With PIC, the address is actually $g + Offset.
4670   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4671       !Subtarget->is64Bit()) {
4672     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4673                          DAG.getNode(X86ISD::GlobalBaseReg,
4674                                      DebugLoc::getUnknownLoc(),
4675                                      getPointerTy()),
4676                          Result);
4677   }
4678
4679   return Result;
4680 }
4681
4682 SDValue
4683 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4684                                       int64_t Offset,
4685                                       SelectionDAG &DAG) const {
4686   // Create the TargetGlobalAddress node, folding in the constant
4687   // offset if it is legal.
4688   unsigned char OpFlags =
4689     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4690   CodeModel::Model M = getTargetMachine().getCodeModel();
4691   SDValue Result;
4692   if (OpFlags == X86II::MO_NO_FLAG &&
4693       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4694     // A direct static reference to a global.
4695     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4696     Offset = 0;
4697   } else {
4698     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4699   }
4700
4701   if (Subtarget->isPICStyleRIPRel() &&
4702       (M == CodeModel::Small || M == CodeModel::Kernel))
4703     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4704   else
4705     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4706
4707   // With PIC, the address is actually $g + Offset.
4708   if (isGlobalRelativeToPICBase(OpFlags)) {
4709     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4710                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4711                          Result);
4712   }
4713
4714   // For globals that require a load from a stub to get the address, emit the
4715   // load.
4716   if (isGlobalStubReference(OpFlags))
4717     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4718                          PseudoSourceValue::getGOT(), 0);
4719
4720   // If there was a non-zero offset that we didn't fold, create an explicit
4721   // addition for it.
4722   if (Offset != 0)
4723     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4724                          DAG.getConstant(Offset, getPointerTy()));
4725
4726   return Result;
4727 }
4728
4729 SDValue
4730 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4731   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4732   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4733   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4734 }
4735
4736 static SDValue
4737 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4738            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4739            unsigned char OperandFlags) {
4740   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4741   DebugLoc dl = GA->getDebugLoc();
4742   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4743                                            GA->getValueType(0),
4744                                            GA->getOffset(),
4745                                            OperandFlags);
4746   if (InFlag) {
4747     SDValue Ops[] = { Chain,  TGA, *InFlag };
4748     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4749   } else {
4750     SDValue Ops[]  = { Chain, TGA };
4751     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4752   }
4753   SDValue Flag = Chain.getValue(1);
4754   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4755 }
4756
4757 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4758 static SDValue
4759 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4760                                 const EVT PtrVT) {
4761   SDValue InFlag;
4762   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4763   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4764                                      DAG.getNode(X86ISD::GlobalBaseReg,
4765                                                  DebugLoc::getUnknownLoc(),
4766                                                  PtrVT), InFlag);
4767   InFlag = Chain.getValue(1);
4768
4769   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4770 }
4771
4772 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4773 static SDValue
4774 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4775                                 const EVT PtrVT) {
4776   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4777                     X86::RAX, X86II::MO_TLSGD);
4778 }
4779
4780 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4781 // "local exec" model.
4782 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4783                                    const EVT PtrVT, TLSModel::Model model,
4784                                    bool is64Bit) {
4785   DebugLoc dl = GA->getDebugLoc();
4786   // Get the Thread Pointer
4787   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4788                              DebugLoc::getUnknownLoc(), PtrVT,
4789                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4790                                              MVT::i32));
4791
4792   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4793                                       NULL, 0);
4794
4795   unsigned char OperandFlags = 0;
4796   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4797   // initialexec.
4798   unsigned WrapperKind = X86ISD::Wrapper;
4799   if (model == TLSModel::LocalExec) {
4800     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4801   } else if (is64Bit) {
4802     assert(model == TLSModel::InitialExec);
4803     OperandFlags = X86II::MO_GOTTPOFF;
4804     WrapperKind = X86ISD::WrapperRIP;
4805   } else {
4806     assert(model == TLSModel::InitialExec);
4807     OperandFlags = X86II::MO_INDNTPOFF;
4808   }
4809
4810   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4811   // exec)
4812   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4813                                            GA->getOffset(), OperandFlags);
4814   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4815
4816   if (model == TLSModel::InitialExec)
4817     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4818                          PseudoSourceValue::getGOT(), 0);
4819
4820   // The address of the thread local variable is the add of the thread
4821   // pointer with the offset of the variable.
4822   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4823 }
4824
4825 SDValue
4826 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4827   // TODO: implement the "local dynamic" model
4828   // TODO: implement the "initial exec"model for pic executables
4829   assert(Subtarget->isTargetELF() &&
4830          "TLS not implemented for non-ELF targets");
4831   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4832   const GlobalValue *GV = GA->getGlobal();
4833
4834   // If GV is an alias then use the aliasee for determining
4835   // thread-localness.
4836   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4837     GV = GA->resolveAliasedGlobal(false);
4838
4839   TLSModel::Model model = getTLSModel(GV,
4840                                       getTargetMachine().getRelocationModel());
4841
4842   switch (model) {
4843   case TLSModel::GeneralDynamic:
4844   case TLSModel::LocalDynamic: // not implemented
4845     if (Subtarget->is64Bit())
4846       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4847     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4848
4849   case TLSModel::InitialExec:
4850   case TLSModel::LocalExec:
4851     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4852                                Subtarget->is64Bit());
4853   }
4854
4855   llvm_unreachable("Unreachable");
4856   return SDValue();
4857 }
4858
4859
4860 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4861 /// take a 2 x i32 value to shift plus a shift amount.
4862 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4863   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4864   EVT VT = Op.getValueType();
4865   unsigned VTBits = VT.getSizeInBits();
4866   DebugLoc dl = Op.getDebugLoc();
4867   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4868   SDValue ShOpLo = Op.getOperand(0);
4869   SDValue ShOpHi = Op.getOperand(1);
4870   SDValue ShAmt  = Op.getOperand(2);
4871   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4872                                      DAG.getConstant(VTBits - 1, MVT::i8))
4873                        : DAG.getConstant(0, VT);
4874
4875   SDValue Tmp2, Tmp3;
4876   if (Op.getOpcode() == ISD::SHL_PARTS) {
4877     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4878     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4879   } else {
4880     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4881     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4882   }
4883
4884   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4885                                 DAG.getConstant(VTBits, MVT::i8));
4886   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4887                              AndNode, DAG.getConstant(0, MVT::i8));
4888
4889   SDValue Hi, Lo;
4890   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4891   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4892   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4893
4894   if (Op.getOpcode() == ISD::SHL_PARTS) {
4895     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4896     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4897   } else {
4898     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4899     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4900   }
4901
4902   SDValue Ops[2] = { Lo, Hi };
4903   return DAG.getMergeValues(Ops, 2, dl);
4904 }
4905
4906 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4907   EVT SrcVT = Op.getOperand(0).getValueType();
4908
4909   if (SrcVT.isVector()) {
4910     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4911       return Op;
4912     }
4913     return SDValue();
4914   }
4915
4916   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4917          "Unknown SINT_TO_FP to lower!");
4918
4919   // These are really Legal; return the operand so the caller accepts it as
4920   // Legal.
4921   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4922     return Op;
4923   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4924       Subtarget->is64Bit()) {
4925     return Op;
4926   }
4927
4928   DebugLoc dl = Op.getDebugLoc();
4929   unsigned Size = SrcVT.getSizeInBits()/8;
4930   MachineFunction &MF = DAG.getMachineFunction();
4931   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4932   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4933   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4934                                StackSlot,
4935                                PseudoSourceValue::getFixedStack(SSFI), 0);
4936   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4937 }
4938
4939 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
4940                                      SDValue StackSlot,
4941                                      SelectionDAG &DAG) {
4942   // Build the FILD
4943   DebugLoc dl = Op.getDebugLoc();
4944   SDVTList Tys;
4945   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4946   if (useSSE)
4947     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4948   else
4949     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4950   SmallVector<SDValue, 8> Ops;
4951   Ops.push_back(Chain);
4952   Ops.push_back(StackSlot);
4953   Ops.push_back(DAG.getValueType(SrcVT));
4954   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4955                                  Tys, &Ops[0], Ops.size());
4956
4957   if (useSSE) {
4958     Chain = Result.getValue(1);
4959     SDValue InFlag = Result.getValue(2);
4960
4961     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4962     // shouldn't be necessary except that RFP cannot be live across
4963     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4964     MachineFunction &MF = DAG.getMachineFunction();
4965     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4966     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4967     Tys = DAG.getVTList(MVT::Other);
4968     SmallVector<SDValue, 8> Ops;
4969     Ops.push_back(Chain);
4970     Ops.push_back(Result);
4971     Ops.push_back(StackSlot);
4972     Ops.push_back(DAG.getValueType(Op.getValueType()));
4973     Ops.push_back(InFlag);
4974     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4975     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4976                          PseudoSourceValue::getFixedStack(SSFI), 0);
4977   }
4978
4979   return Result;
4980 }
4981
4982 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4983 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4984   // This algorithm is not obvious. Here it is in C code, more or less:
4985   /*
4986     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4987       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4988       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4989
4990       // Copy ints to xmm registers.
4991       __m128i xh = _mm_cvtsi32_si128( hi );
4992       __m128i xl = _mm_cvtsi32_si128( lo );
4993
4994       // Combine into low half of a single xmm register.
4995       __m128i x = _mm_unpacklo_epi32( xh, xl );
4996       __m128d d;
4997       double sd;
4998
4999       // Merge in appropriate exponents to give the integer bits the right
5000       // magnitude.
5001       x = _mm_unpacklo_epi32( x, exp );
5002
5003       // Subtract away the biases to deal with the IEEE-754 double precision
5004       // implicit 1.
5005       d = _mm_sub_pd( (__m128d) x, bias );
5006
5007       // All conversions up to here are exact. The correctly rounded result is
5008       // calculated using the current rounding mode using the following
5009       // horizontal add.
5010       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5011       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5012                                 // store doesn't really need to be here (except
5013                                 // maybe to zero the other double)
5014       return sd;
5015     }
5016   */
5017
5018   DebugLoc dl = Op.getDebugLoc();
5019   LLVMContext *Context = DAG.getContext();
5020
5021   // Build some magic constants.
5022   std::vector<Constant*> CV0;
5023   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5024   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5025   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5026   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5027   Constant *C0 = ConstantVector::get(CV0);
5028   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5029
5030   std::vector<Constant*> CV1;
5031   CV1.push_back(
5032     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5033   CV1.push_back(
5034     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5035   Constant *C1 = ConstantVector::get(CV1);
5036   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5037
5038   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5039                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5040                                         Op.getOperand(0),
5041                                         DAG.getIntPtrConstant(1)));
5042   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5043                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5044                                         Op.getOperand(0),
5045                                         DAG.getIntPtrConstant(0)));
5046   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5047   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5048                               PseudoSourceValue::getConstantPool(), 0,
5049                               false, 16);
5050   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5051   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5052   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5053                               PseudoSourceValue::getConstantPool(), 0,
5054                               false, 16);
5055   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5056
5057   // Add the halves; easiest way is to swap them into another reg first.
5058   int ShufMask[2] = { 1, -1 };
5059   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5060                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5061   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5062   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5063                      DAG.getIntPtrConstant(0));
5064 }
5065
5066 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5067 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5068   DebugLoc dl = Op.getDebugLoc();
5069   // FP constant to bias correct the final result.
5070   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5071                                    MVT::f64);
5072
5073   // Load the 32-bit value into an XMM register.
5074   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5075                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5076                                          Op.getOperand(0),
5077                                          DAG.getIntPtrConstant(0)));
5078
5079   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5080                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5081                      DAG.getIntPtrConstant(0));
5082
5083   // Or the load with the bias.
5084   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5085                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5086                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5087                                                    MVT::v2f64, Load)),
5088                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5089                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5090                                                    MVT::v2f64, Bias)));
5091   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5092                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5093                    DAG.getIntPtrConstant(0));
5094
5095   // Subtract the bias.
5096   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5097
5098   // Handle final rounding.
5099   EVT DestVT = Op.getValueType();
5100
5101   if (DestVT.bitsLT(MVT::f64)) {
5102     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5103                        DAG.getIntPtrConstant(0));
5104   } else if (DestVT.bitsGT(MVT::f64)) {
5105     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5106   }
5107
5108   // Handle final rounding.
5109   return Sub;
5110 }
5111
5112 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5113   SDValue N0 = Op.getOperand(0);
5114   DebugLoc dl = Op.getDebugLoc();
5115
5116   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5117   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5118   // the optimization here.
5119   if (DAG.SignBitIsZero(N0))
5120     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5121
5122   EVT SrcVT = N0.getValueType();
5123   if (SrcVT == MVT::i64) {
5124     // We only handle SSE2 f64 target here; caller can expand the rest.
5125     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5126       return SDValue();
5127
5128     return LowerUINT_TO_FP_i64(Op, DAG);
5129   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5130     return LowerUINT_TO_FP_i32(Op, DAG);
5131   }
5132
5133   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5134
5135   // Make a 64-bit buffer, and use it to build an FILD.
5136   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5137   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5138   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5139                                    getPointerTy(), StackSlot, WordOff);
5140   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5141                                 StackSlot, NULL, 0);
5142   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5143                                 OffsetSlot, NULL, 0);
5144   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5145 }
5146
5147 std::pair<SDValue,SDValue> X86TargetLowering::
5148 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5149   DebugLoc dl = Op.getDebugLoc();
5150
5151   EVT DstTy = Op.getValueType();
5152
5153   if (!IsSigned) {
5154     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5155     DstTy = MVT::i64;
5156   }
5157
5158   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5159          DstTy.getSimpleVT() >= MVT::i16 &&
5160          "Unknown FP_TO_SINT to lower!");
5161
5162   // These are really Legal.
5163   if (DstTy == MVT::i32 &&
5164       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5165     return std::make_pair(SDValue(), SDValue());
5166   if (Subtarget->is64Bit() &&
5167       DstTy == MVT::i64 &&
5168       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5169     return std::make_pair(SDValue(), SDValue());
5170
5171   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5172   // stack slot.
5173   MachineFunction &MF = DAG.getMachineFunction();
5174   unsigned MemSize = DstTy.getSizeInBits()/8;
5175   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5176   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5177
5178   unsigned Opc;
5179   switch (DstTy.getSimpleVT().SimpleTy) {
5180   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5181   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5182   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5183   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5184   }
5185
5186   SDValue Chain = DAG.getEntryNode();
5187   SDValue Value = Op.getOperand(0);
5188   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5189     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5190     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5191                          PseudoSourceValue::getFixedStack(SSFI), 0);
5192     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5193     SDValue Ops[] = {
5194       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5195     };
5196     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5197     Chain = Value.getValue(1);
5198     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5199     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5200   }
5201
5202   // Build the FP_TO_INT*_IN_MEM
5203   SDValue Ops[] = { Chain, Value, StackSlot };
5204   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5205
5206   return std::make_pair(FIST, StackSlot);
5207 }
5208
5209 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5210   if (Op.getValueType().isVector()) {
5211     if (Op.getValueType() == MVT::v2i32 &&
5212         Op.getOperand(0).getValueType() == MVT::v2f64) {
5213       return Op;
5214     }
5215     return SDValue();
5216   }
5217
5218   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5219   SDValue FIST = Vals.first, StackSlot = Vals.second;
5220   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5221   if (FIST.getNode() == 0) return Op;
5222
5223   // Load the result.
5224   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5225                      FIST, StackSlot, NULL, 0);
5226 }
5227
5228 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5229   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5230   SDValue FIST = Vals.first, StackSlot = Vals.second;
5231   assert(FIST.getNode() && "Unexpected failure");
5232
5233   // Load the result.
5234   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5235                      FIST, StackSlot, NULL, 0);
5236 }
5237
5238 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5239   LLVMContext *Context = DAG.getContext();
5240   DebugLoc dl = Op.getDebugLoc();
5241   EVT VT = Op.getValueType();
5242   EVT EltVT = VT;
5243   if (VT.isVector())
5244     EltVT = VT.getVectorElementType();
5245   std::vector<Constant*> CV;
5246   if (EltVT == MVT::f64) {
5247     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5248     CV.push_back(C);
5249     CV.push_back(C);
5250   } else {
5251     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5252     CV.push_back(C);
5253     CV.push_back(C);
5254     CV.push_back(C);
5255     CV.push_back(C);
5256   }
5257   Constant *C = ConstantVector::get(CV);
5258   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5259   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5260                                PseudoSourceValue::getConstantPool(), 0,
5261                                false, 16);
5262   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5263 }
5264
5265 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5266   LLVMContext *Context = DAG.getContext();
5267   DebugLoc dl = Op.getDebugLoc();
5268   EVT VT = Op.getValueType();
5269   EVT EltVT = VT;
5270   if (VT.isVector())
5271     EltVT = VT.getVectorElementType();
5272   std::vector<Constant*> CV;
5273   if (EltVT == MVT::f64) {
5274     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5275     CV.push_back(C);
5276     CV.push_back(C);
5277   } else {
5278     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5279     CV.push_back(C);
5280     CV.push_back(C);
5281     CV.push_back(C);
5282     CV.push_back(C);
5283   }
5284   Constant *C = ConstantVector::get(CV);
5285   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5286   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5287                                PseudoSourceValue::getConstantPool(), 0,
5288                                false, 16);
5289   if (VT.isVector()) {
5290     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5291                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5292                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5293                                 Op.getOperand(0)),
5294                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5295   } else {
5296     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5297   }
5298 }
5299
5300 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5301   LLVMContext *Context = DAG.getContext();
5302   SDValue Op0 = Op.getOperand(0);
5303   SDValue Op1 = Op.getOperand(1);
5304   DebugLoc dl = Op.getDebugLoc();
5305   EVT VT = Op.getValueType();
5306   EVT SrcVT = Op1.getValueType();
5307
5308   // If second operand is smaller, extend it first.
5309   if (SrcVT.bitsLT(VT)) {
5310     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5311     SrcVT = VT;
5312   }
5313   // And if it is bigger, shrink it first.
5314   if (SrcVT.bitsGT(VT)) {
5315     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5316     SrcVT = VT;
5317   }
5318
5319   // At this point the operands and the result should have the same
5320   // type, and that won't be f80 since that is not custom lowered.
5321
5322   // First get the sign bit of second operand.
5323   std::vector<Constant*> CV;
5324   if (SrcVT == MVT::f64) {
5325     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5326     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5327   } else {
5328     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5329     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5330     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5331     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5332   }
5333   Constant *C = ConstantVector::get(CV);
5334   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5335   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5336                                 PseudoSourceValue::getConstantPool(), 0,
5337                                 false, 16);
5338   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5339
5340   // Shift sign bit right or left if the two operands have different types.
5341   if (SrcVT.bitsGT(VT)) {
5342     // Op0 is MVT::f32, Op1 is MVT::f64.
5343     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5344     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5345                           DAG.getConstant(32, MVT::i32));
5346     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5347     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5348                           DAG.getIntPtrConstant(0));
5349   }
5350
5351   // Clear first operand sign bit.
5352   CV.clear();
5353   if (VT == MVT::f64) {
5354     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5355     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5356   } else {
5357     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5358     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5359     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5360     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5361   }
5362   C = ConstantVector::get(CV);
5363   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5364   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5365                                 PseudoSourceValue::getConstantPool(), 0,
5366                                 false, 16);
5367   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5368
5369   // Or the value with the sign bit.
5370   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5371 }
5372
5373 /// Emit nodes that will be selected as "test Op0,Op0", or something
5374 /// equivalent.
5375 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5376                                     SelectionDAG &DAG) {
5377   DebugLoc dl = Op.getDebugLoc();
5378
5379   // CF and OF aren't always set the way we want. Determine which
5380   // of these we need.
5381   bool NeedCF = false;
5382   bool NeedOF = false;
5383   switch (X86CC) {
5384   case X86::COND_A: case X86::COND_AE:
5385   case X86::COND_B: case X86::COND_BE:
5386     NeedCF = true;
5387     break;
5388   case X86::COND_G: case X86::COND_GE:
5389   case X86::COND_L: case X86::COND_LE:
5390   case X86::COND_O: case X86::COND_NO:
5391     NeedOF = true;
5392     break;
5393   default: break;
5394   }
5395
5396   // See if we can use the EFLAGS value from the operand instead of
5397   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5398   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5399   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5400     unsigned Opcode = 0;
5401     unsigned NumOperands = 0;
5402     switch (Op.getNode()->getOpcode()) {
5403     case ISD::ADD:
5404       // Due to an isel shortcoming, be conservative if this add is likely to
5405       // be selected as part of a load-modify-store instruction. When the root
5406       // node in a match is a store, isel doesn't know how to remap non-chain
5407       // non-flag uses of other nodes in the match, such as the ADD in this
5408       // case. This leads to the ADD being left around and reselected, with
5409       // the result being two adds in the output.
5410       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5411            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5412         if (UI->getOpcode() == ISD::STORE)
5413           goto default_case;
5414       if (ConstantSDNode *C =
5415             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5416         // An add of one will be selected as an INC.
5417         if (C->getAPIntValue() == 1) {
5418           Opcode = X86ISD::INC;
5419           NumOperands = 1;
5420           break;
5421         }
5422         // An add of negative one (subtract of one) will be selected as a DEC.
5423         if (C->getAPIntValue().isAllOnesValue()) {
5424           Opcode = X86ISD::DEC;
5425           NumOperands = 1;
5426           break;
5427         }
5428       }
5429       // Otherwise use a regular EFLAGS-setting add.
5430       Opcode = X86ISD::ADD;
5431       NumOperands = 2;
5432       break;
5433     case ISD::AND: {
5434       // If the primary and result isn't used, don't bother using X86ISD::AND,
5435       // because a TEST instruction will be better.
5436       bool NonFlagUse = false;
5437       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5438            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5439         if (UI->getOpcode() != ISD::BRCOND &&
5440             UI->getOpcode() != ISD::SELECT &&
5441             UI->getOpcode() != ISD::SETCC) {
5442           NonFlagUse = true;
5443           break;
5444         }
5445       if (!NonFlagUse)
5446         break;
5447     }
5448     // FALL THROUGH
5449     case ISD::SUB:
5450     case ISD::OR:
5451     case ISD::XOR:
5452       // Due to the ISEL shortcoming noted above, be conservative if this op is
5453       // likely to be selected as part of a load-modify-store instruction.
5454       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5455            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5456         if (UI->getOpcode() == ISD::STORE)
5457           goto default_case;
5458       // Otherwise use a regular EFLAGS-setting instruction.
5459       switch (Op.getNode()->getOpcode()) {
5460       case ISD::SUB: Opcode = X86ISD::SUB; break;
5461       case ISD::OR:  Opcode = X86ISD::OR;  break;
5462       case ISD::XOR: Opcode = X86ISD::XOR; break;
5463       case ISD::AND: Opcode = X86ISD::AND; break;
5464       default: llvm_unreachable("unexpected operator!");
5465       }
5466       NumOperands = 2;
5467       break;
5468     case X86ISD::ADD:
5469     case X86ISD::SUB:
5470     case X86ISD::INC:
5471     case X86ISD::DEC:
5472     case X86ISD::OR:
5473     case X86ISD::XOR:
5474     case X86ISD::AND:
5475       return SDValue(Op.getNode(), 1);
5476     default:
5477     default_case:
5478       break;
5479     }
5480     if (Opcode != 0) {
5481       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5482       SmallVector<SDValue, 4> Ops;
5483       for (unsigned i = 0; i != NumOperands; ++i)
5484         Ops.push_back(Op.getOperand(i));
5485       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5486       DAG.ReplaceAllUsesWith(Op, New);
5487       return SDValue(New.getNode(), 1);
5488     }
5489   }
5490
5491   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5492   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5493                      DAG.getConstant(0, Op.getValueType()));
5494 }
5495
5496 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5497 /// equivalent.
5498 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5499                                    SelectionDAG &DAG) {
5500   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5501     if (C->getAPIntValue() == 0)
5502       return EmitTest(Op0, X86CC, DAG);
5503
5504   DebugLoc dl = Op0.getDebugLoc();
5505   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5506 }
5507
5508 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5509   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5510   SDValue Op0 = Op.getOperand(0);
5511   SDValue Op1 = Op.getOperand(1);
5512   DebugLoc dl = Op.getDebugLoc();
5513   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5514
5515   // Lower (X & (1 << N)) == 0 to BT(X, N).
5516   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5517   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5518   if (Op0.getOpcode() == ISD::AND &&
5519       Op0.hasOneUse() &&
5520       Op1.getOpcode() == ISD::Constant &&
5521       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5522       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5523     SDValue LHS, RHS;
5524     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5525       if (ConstantSDNode *Op010C =
5526             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5527         if (Op010C->getZExtValue() == 1) {
5528           LHS = Op0.getOperand(0);
5529           RHS = Op0.getOperand(1).getOperand(1);
5530         }
5531     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5532       if (ConstantSDNode *Op000C =
5533             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5534         if (Op000C->getZExtValue() == 1) {
5535           LHS = Op0.getOperand(1);
5536           RHS = Op0.getOperand(0).getOperand(1);
5537         }
5538     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5539       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5540       SDValue AndLHS = Op0.getOperand(0);
5541       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5542         LHS = AndLHS.getOperand(0);
5543         RHS = AndLHS.getOperand(1);
5544       }
5545     }
5546
5547     if (LHS.getNode()) {
5548       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5549       // instruction.  Since the shift amount is in-range-or-undefined, we know
5550       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5551       // the encoding for the i16 version is larger than the i32 version.
5552       if (LHS.getValueType() == MVT::i8)
5553         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5554
5555       // If the operand types disagree, extend the shift amount to match.  Since
5556       // BT ignores high bits (like shifts) we can use anyextend.
5557       if (LHS.getValueType() != RHS.getValueType())
5558         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5559
5560       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5561       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5562       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5563                          DAG.getConstant(Cond, MVT::i8), BT);
5564     }
5565   }
5566
5567   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5568   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5569
5570   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5571   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5572                      DAG.getConstant(X86CC, MVT::i8), Cond);
5573 }
5574
5575 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5576   SDValue Cond;
5577   SDValue Op0 = Op.getOperand(0);
5578   SDValue Op1 = Op.getOperand(1);
5579   SDValue CC = Op.getOperand(2);
5580   EVT VT = Op.getValueType();
5581   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5582   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5583   DebugLoc dl = Op.getDebugLoc();
5584
5585   if (isFP) {
5586     unsigned SSECC = 8;
5587     EVT VT0 = Op0.getValueType();
5588     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5589     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5590     bool Swap = false;
5591
5592     switch (SetCCOpcode) {
5593     default: break;
5594     case ISD::SETOEQ:
5595     case ISD::SETEQ:  SSECC = 0; break;
5596     case ISD::SETOGT:
5597     case ISD::SETGT: Swap = true; // Fallthrough
5598     case ISD::SETLT:
5599     case ISD::SETOLT: SSECC = 1; break;
5600     case ISD::SETOGE:
5601     case ISD::SETGE: Swap = true; // Fallthrough
5602     case ISD::SETLE:
5603     case ISD::SETOLE: SSECC = 2; break;
5604     case ISD::SETUO:  SSECC = 3; break;
5605     case ISD::SETUNE:
5606     case ISD::SETNE:  SSECC = 4; break;
5607     case ISD::SETULE: Swap = true;
5608     case ISD::SETUGE: SSECC = 5; break;
5609     case ISD::SETULT: Swap = true;
5610     case ISD::SETUGT: SSECC = 6; break;
5611     case ISD::SETO:   SSECC = 7; break;
5612     }
5613     if (Swap)
5614       std::swap(Op0, Op1);
5615
5616     // In the two special cases we can't handle, emit two comparisons.
5617     if (SSECC == 8) {
5618       if (SetCCOpcode == ISD::SETUEQ) {
5619         SDValue UNORD, EQ;
5620         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5621         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5622         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5623       }
5624       else if (SetCCOpcode == ISD::SETONE) {
5625         SDValue ORD, NEQ;
5626         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5627         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5628         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5629       }
5630       llvm_unreachable("Illegal FP comparison");
5631     }
5632     // Handle all other FP comparisons here.
5633     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5634   }
5635
5636   // We are handling one of the integer comparisons here.  Since SSE only has
5637   // GT and EQ comparisons for integer, swapping operands and multiple
5638   // operations may be required for some comparisons.
5639   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5640   bool Swap = false, Invert = false, FlipSigns = false;
5641
5642   switch (VT.getSimpleVT().SimpleTy) {
5643   default: break;
5644   case MVT::v8i8:
5645   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5646   case MVT::v4i16:
5647   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5648   case MVT::v2i32:
5649   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5650   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5651   }
5652
5653   switch (SetCCOpcode) {
5654   default: break;
5655   case ISD::SETNE:  Invert = true;
5656   case ISD::SETEQ:  Opc = EQOpc; break;
5657   case ISD::SETLT:  Swap = true;
5658   case ISD::SETGT:  Opc = GTOpc; break;
5659   case ISD::SETGE:  Swap = true;
5660   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5661   case ISD::SETULT: Swap = true;
5662   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5663   case ISD::SETUGE: Swap = true;
5664   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5665   }
5666   if (Swap)
5667     std::swap(Op0, Op1);
5668
5669   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5670   // bits of the inputs before performing those operations.
5671   if (FlipSigns) {
5672     EVT EltVT = VT.getVectorElementType();
5673     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5674                                       EltVT);
5675     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5676     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5677                                     SignBits.size());
5678     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5679     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5680   }
5681
5682   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5683
5684   // If the logical-not of the result is required, perform that now.
5685   if (Invert)
5686     Result = DAG.getNOT(dl, Result, VT);
5687
5688   return Result;
5689 }
5690
5691 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5692 static bool isX86LogicalCmp(SDValue Op) {
5693   unsigned Opc = Op.getNode()->getOpcode();
5694   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5695     return true;
5696   if (Op.getResNo() == 1 &&
5697       (Opc == X86ISD::ADD ||
5698        Opc == X86ISD::SUB ||
5699        Opc == X86ISD::SMUL ||
5700        Opc == X86ISD::UMUL ||
5701        Opc == X86ISD::INC ||
5702        Opc == X86ISD::DEC ||
5703        Opc == X86ISD::OR ||
5704        Opc == X86ISD::XOR ||
5705        Opc == X86ISD::AND))
5706     return true;
5707
5708   return false;
5709 }
5710
5711 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5712   bool addTest = true;
5713   SDValue Cond  = Op.getOperand(0);
5714   DebugLoc dl = Op.getDebugLoc();
5715   SDValue CC;
5716
5717   if (Cond.getOpcode() == ISD::SETCC)
5718     Cond = LowerSETCC(Cond, DAG);
5719
5720   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5721   // setting operand in place of the X86ISD::SETCC.
5722   if (Cond.getOpcode() == X86ISD::SETCC) {
5723     CC = Cond.getOperand(0);
5724
5725     SDValue Cmp = Cond.getOperand(1);
5726     unsigned Opc = Cmp.getOpcode();
5727     EVT VT = Op.getValueType();
5728
5729     bool IllegalFPCMov = false;
5730     if (VT.isFloatingPoint() && !VT.isVector() &&
5731         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5732       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5733
5734     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5735         Opc == X86ISD::BT) { // FIXME
5736       Cond = Cmp;
5737       addTest = false;
5738     }
5739   }
5740
5741   if (addTest) {
5742     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5743     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5744   }
5745
5746   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5747   SmallVector<SDValue, 4> Ops;
5748   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5749   // condition is true.
5750   Ops.push_back(Op.getOperand(2));
5751   Ops.push_back(Op.getOperand(1));
5752   Ops.push_back(CC);
5753   Ops.push_back(Cond);
5754   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5755 }
5756
5757 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5758 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5759 // from the AND / OR.
5760 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5761   Opc = Op.getOpcode();
5762   if (Opc != ISD::OR && Opc != ISD::AND)
5763     return false;
5764   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5765           Op.getOperand(0).hasOneUse() &&
5766           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5767           Op.getOperand(1).hasOneUse());
5768 }
5769
5770 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5771 // 1 and that the SETCC node has a single use.
5772 static bool isXor1OfSetCC(SDValue Op) {
5773   if (Op.getOpcode() != ISD::XOR)
5774     return false;
5775   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5776   if (N1C && N1C->getAPIntValue() == 1) {
5777     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5778       Op.getOperand(0).hasOneUse();
5779   }
5780   return false;
5781 }
5782
5783 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5784   bool addTest = true;
5785   SDValue Chain = Op.getOperand(0);
5786   SDValue Cond  = Op.getOperand(1);
5787   SDValue Dest  = Op.getOperand(2);
5788   DebugLoc dl = Op.getDebugLoc();
5789   SDValue CC;
5790
5791   if (Cond.getOpcode() == ISD::SETCC)
5792     Cond = LowerSETCC(Cond, DAG);
5793 #if 0
5794   // FIXME: LowerXALUO doesn't handle these!!
5795   else if (Cond.getOpcode() == X86ISD::ADD  ||
5796            Cond.getOpcode() == X86ISD::SUB  ||
5797            Cond.getOpcode() == X86ISD::SMUL ||
5798            Cond.getOpcode() == X86ISD::UMUL)
5799     Cond = LowerXALUO(Cond, DAG);
5800 #endif
5801
5802   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5803   // setting operand in place of the X86ISD::SETCC.
5804   if (Cond.getOpcode() == X86ISD::SETCC) {
5805     CC = Cond.getOperand(0);
5806
5807     SDValue Cmp = Cond.getOperand(1);
5808     unsigned Opc = Cmp.getOpcode();
5809     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5810     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5811       Cond = Cmp;
5812       addTest = false;
5813     } else {
5814       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5815       default: break;
5816       case X86::COND_O:
5817       case X86::COND_B:
5818         // These can only come from an arithmetic instruction with overflow,
5819         // e.g. SADDO, UADDO.
5820         Cond = Cond.getNode()->getOperand(1);
5821         addTest = false;
5822         break;
5823       }
5824     }
5825   } else {
5826     unsigned CondOpc;
5827     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5828       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5829       if (CondOpc == ISD::OR) {
5830         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5831         // two branches instead of an explicit OR instruction with a
5832         // separate test.
5833         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5834             isX86LogicalCmp(Cmp)) {
5835           CC = Cond.getOperand(0).getOperand(0);
5836           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5837                               Chain, Dest, CC, Cmp);
5838           CC = Cond.getOperand(1).getOperand(0);
5839           Cond = Cmp;
5840           addTest = false;
5841         }
5842       } else { // ISD::AND
5843         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5844         // two branches instead of an explicit AND instruction with a
5845         // separate test. However, we only do this if this block doesn't
5846         // have a fall-through edge, because this requires an explicit
5847         // jmp when the condition is false.
5848         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5849             isX86LogicalCmp(Cmp) &&
5850             Op.getNode()->hasOneUse()) {
5851           X86::CondCode CCode =
5852             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5853           CCode = X86::GetOppositeBranchCondition(CCode);
5854           CC = DAG.getConstant(CCode, MVT::i8);
5855           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5856           // Look for an unconditional branch following this conditional branch.
5857           // We need this because we need to reverse the successors in order
5858           // to implement FCMP_OEQ.
5859           if (User.getOpcode() == ISD::BR) {
5860             SDValue FalseBB = User.getOperand(1);
5861             SDValue NewBR =
5862               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5863             assert(NewBR == User);
5864             Dest = FalseBB;
5865
5866             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5867                                 Chain, Dest, CC, Cmp);
5868             X86::CondCode CCode =
5869               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5870             CCode = X86::GetOppositeBranchCondition(CCode);
5871             CC = DAG.getConstant(CCode, MVT::i8);
5872             Cond = Cmp;
5873             addTest = false;
5874           }
5875         }
5876       }
5877     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5878       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5879       // It should be transformed during dag combiner except when the condition
5880       // is set by a arithmetics with overflow node.
5881       X86::CondCode CCode =
5882         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5883       CCode = X86::GetOppositeBranchCondition(CCode);
5884       CC = DAG.getConstant(CCode, MVT::i8);
5885       Cond = Cond.getOperand(0).getOperand(1);
5886       addTest = false;
5887     }
5888   }
5889
5890   if (addTest) {
5891     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5892     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5893   }
5894   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5895                      Chain, Dest, CC, Cond);
5896 }
5897
5898
5899 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5900 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5901 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5902 // that the guard pages used by the OS virtual memory manager are allocated in
5903 // correct sequence.
5904 SDValue
5905 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5906                                            SelectionDAG &DAG) {
5907   assert(Subtarget->isTargetCygMing() &&
5908          "This should be used only on Cygwin/Mingw targets");
5909   DebugLoc dl = Op.getDebugLoc();
5910
5911   // Get the inputs.
5912   SDValue Chain = Op.getOperand(0);
5913   SDValue Size  = Op.getOperand(1);
5914   // FIXME: Ensure alignment here
5915
5916   SDValue Flag;
5917
5918   EVT IntPtr = getPointerTy();
5919   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5920
5921   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5922
5923   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5924   Flag = Chain.getValue(1);
5925
5926   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5927   SDValue Ops[] = { Chain,
5928                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5929                       DAG.getRegister(X86::EAX, IntPtr),
5930                       DAG.getRegister(X86StackPtr, SPTy),
5931                       Flag };
5932   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5933   Flag = Chain.getValue(1);
5934
5935   Chain = DAG.getCALLSEQ_END(Chain,
5936                              DAG.getIntPtrConstant(0, true),
5937                              DAG.getIntPtrConstant(0, true),
5938                              Flag);
5939
5940   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5941
5942   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5943   return DAG.getMergeValues(Ops1, 2, dl);
5944 }
5945
5946 SDValue
5947 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5948                                            SDValue Chain,
5949                                            SDValue Dst, SDValue Src,
5950                                            SDValue Size, unsigned Align,
5951                                            const Value *DstSV,
5952                                            uint64_t DstSVOff) {
5953   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5954
5955   // If not DWORD aligned or size is more than the threshold, call the library.
5956   // The libc version is likely to be faster for these cases. It can use the
5957   // address value and run time information about the CPU.
5958   if ((Align & 3) != 0 ||
5959       !ConstantSize ||
5960       ConstantSize->getZExtValue() >
5961         getSubtarget()->getMaxInlineSizeThreshold()) {
5962     SDValue InFlag(0, 0);
5963
5964     // Check to see if there is a specialized entry-point for memory zeroing.
5965     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5966
5967     if (const char *bzeroEntry =  V &&
5968         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5969       EVT IntPtr = getPointerTy();
5970       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
5971       TargetLowering::ArgListTy Args;
5972       TargetLowering::ArgListEntry Entry;
5973       Entry.Node = Dst;
5974       Entry.Ty = IntPtrTy;
5975       Args.push_back(Entry);
5976       Entry.Node = Size;
5977       Args.push_back(Entry);
5978       std::pair<SDValue,SDValue> CallResult =
5979         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
5980                     false, false, false, false,
5981                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
5982                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5983       return CallResult.second;
5984     }
5985
5986     // Otherwise have the target-independent code call memset.
5987     return SDValue();
5988   }
5989
5990   uint64_t SizeVal = ConstantSize->getZExtValue();
5991   SDValue InFlag(0, 0);
5992   EVT AVT;
5993   SDValue Count;
5994   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5995   unsigned BytesLeft = 0;
5996   bool TwoRepStos = false;
5997   if (ValC) {
5998     unsigned ValReg;
5999     uint64_t Val = ValC->getZExtValue() & 255;
6000
6001     // If the value is a constant, then we can potentially use larger sets.
6002     switch (Align & 3) {
6003     case 2:   // WORD aligned
6004       AVT = MVT::i16;
6005       ValReg = X86::AX;
6006       Val = (Val << 8) | Val;
6007       break;
6008     case 0:  // DWORD aligned
6009       AVT = MVT::i32;
6010       ValReg = X86::EAX;
6011       Val = (Val << 8)  | Val;
6012       Val = (Val << 16) | Val;
6013       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6014         AVT = MVT::i64;
6015         ValReg = X86::RAX;
6016         Val = (Val << 32) | Val;
6017       }
6018       break;
6019     default:  // Byte aligned
6020       AVT = MVT::i8;
6021       ValReg = X86::AL;
6022       Count = DAG.getIntPtrConstant(SizeVal);
6023       break;
6024     }
6025
6026     if (AVT.bitsGT(MVT::i8)) {
6027       unsigned UBytes = AVT.getSizeInBits() / 8;
6028       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6029       BytesLeft = SizeVal % UBytes;
6030     }
6031
6032     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6033                               InFlag);
6034     InFlag = Chain.getValue(1);
6035   } else {
6036     AVT = MVT::i8;
6037     Count  = DAG.getIntPtrConstant(SizeVal);
6038     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6039     InFlag = Chain.getValue(1);
6040   }
6041
6042   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6043                                                               X86::ECX,
6044                             Count, InFlag);
6045   InFlag = Chain.getValue(1);
6046   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6047                                                               X86::EDI,
6048                             Dst, InFlag);
6049   InFlag = Chain.getValue(1);
6050
6051   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6052   SmallVector<SDValue, 8> Ops;
6053   Ops.push_back(Chain);
6054   Ops.push_back(DAG.getValueType(AVT));
6055   Ops.push_back(InFlag);
6056   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6057
6058   if (TwoRepStos) {
6059     InFlag = Chain.getValue(1);
6060     Count  = Size;
6061     EVT CVT = Count.getValueType();
6062     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6063                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6064     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6065                                                              X86::ECX,
6066                               Left, InFlag);
6067     InFlag = Chain.getValue(1);
6068     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6069     Ops.clear();
6070     Ops.push_back(Chain);
6071     Ops.push_back(DAG.getValueType(MVT::i8));
6072     Ops.push_back(InFlag);
6073     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6074   } else if (BytesLeft) {
6075     // Handle the last 1 - 7 bytes.
6076     unsigned Offset = SizeVal - BytesLeft;
6077     EVT AddrVT = Dst.getValueType();
6078     EVT SizeVT = Size.getValueType();
6079
6080     Chain = DAG.getMemset(Chain, dl,
6081                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6082                                       DAG.getConstant(Offset, AddrVT)),
6083                           Src,
6084                           DAG.getConstant(BytesLeft, SizeVT),
6085                           Align, DstSV, DstSVOff + Offset);
6086   }
6087
6088   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6089   return Chain;
6090 }
6091
6092 SDValue
6093 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6094                                       SDValue Chain, SDValue Dst, SDValue Src,
6095                                       SDValue Size, unsigned Align,
6096                                       bool AlwaysInline,
6097                                       const Value *DstSV, uint64_t DstSVOff,
6098                                       const Value *SrcSV, uint64_t SrcSVOff) {
6099   // This requires the copy size to be a constant, preferrably
6100   // within a subtarget-specific limit.
6101   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6102   if (!ConstantSize)
6103     return SDValue();
6104   uint64_t SizeVal = ConstantSize->getZExtValue();
6105   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6106     return SDValue();
6107
6108   /// If not DWORD aligned, call the library.
6109   if ((Align & 3) != 0)
6110     return SDValue();
6111
6112   // DWORD aligned
6113   EVT AVT = MVT::i32;
6114   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6115     AVT = MVT::i64;
6116
6117   unsigned UBytes = AVT.getSizeInBits() / 8;
6118   unsigned CountVal = SizeVal / UBytes;
6119   SDValue Count = DAG.getIntPtrConstant(CountVal);
6120   unsigned BytesLeft = SizeVal % UBytes;
6121
6122   SDValue InFlag(0, 0);
6123   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6124                                                               X86::ECX,
6125                             Count, InFlag);
6126   InFlag = Chain.getValue(1);
6127   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6128                                                              X86::EDI,
6129                             Dst, InFlag);
6130   InFlag = Chain.getValue(1);
6131   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6132                                                               X86::ESI,
6133                             Src, InFlag);
6134   InFlag = Chain.getValue(1);
6135
6136   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6137   SmallVector<SDValue, 8> Ops;
6138   Ops.push_back(Chain);
6139   Ops.push_back(DAG.getValueType(AVT));
6140   Ops.push_back(InFlag);
6141   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6142
6143   SmallVector<SDValue, 4> Results;
6144   Results.push_back(RepMovs);
6145   if (BytesLeft) {
6146     // Handle the last 1 - 7 bytes.
6147     unsigned Offset = SizeVal - BytesLeft;
6148     EVT DstVT = Dst.getValueType();
6149     EVT SrcVT = Src.getValueType();
6150     EVT SizeVT = Size.getValueType();
6151     Results.push_back(DAG.getMemcpy(Chain, dl,
6152                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6153                                                 DAG.getConstant(Offset, DstVT)),
6154                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6155                                                 DAG.getConstant(Offset, SrcVT)),
6156                                     DAG.getConstant(BytesLeft, SizeVT),
6157                                     Align, AlwaysInline,
6158                                     DstSV, DstSVOff + Offset,
6159                                     SrcSV, SrcSVOff + Offset));
6160   }
6161
6162   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6163                      &Results[0], Results.size());
6164 }
6165
6166 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6167   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6168   DebugLoc dl = Op.getDebugLoc();
6169
6170   if (!Subtarget->is64Bit()) {
6171     // vastart just stores the address of the VarArgsFrameIndex slot into the
6172     // memory location argument.
6173     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6174     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6175   }
6176
6177   // __va_list_tag:
6178   //   gp_offset         (0 - 6 * 8)
6179   //   fp_offset         (48 - 48 + 8 * 16)
6180   //   overflow_arg_area (point to parameters coming in memory).
6181   //   reg_save_area
6182   SmallVector<SDValue, 8> MemOps;
6183   SDValue FIN = Op.getOperand(1);
6184   // Store gp_offset
6185   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6186                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6187                                  FIN, SV, 0);
6188   MemOps.push_back(Store);
6189
6190   // Store fp_offset
6191   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6192                     FIN, DAG.getIntPtrConstant(4));
6193   Store = DAG.getStore(Op.getOperand(0), dl,
6194                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6195                        FIN, SV, 0);
6196   MemOps.push_back(Store);
6197
6198   // Store ptr to overflow_arg_area
6199   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6200                     FIN, DAG.getIntPtrConstant(4));
6201   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6202   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6203   MemOps.push_back(Store);
6204
6205   // Store ptr to reg_save_area.
6206   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6207                     FIN, DAG.getIntPtrConstant(8));
6208   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6209   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6210   MemOps.push_back(Store);
6211   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6212                      &MemOps[0], MemOps.size());
6213 }
6214
6215 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6216   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6217   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6218   SDValue Chain = Op.getOperand(0);
6219   SDValue SrcPtr = Op.getOperand(1);
6220   SDValue SrcSV = Op.getOperand(2);
6221
6222   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6223   return SDValue();
6224 }
6225
6226 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6227   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6228   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6229   SDValue Chain = Op.getOperand(0);
6230   SDValue DstPtr = Op.getOperand(1);
6231   SDValue SrcPtr = Op.getOperand(2);
6232   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6233   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6234   DebugLoc dl = Op.getDebugLoc();
6235
6236   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6237                        DAG.getIntPtrConstant(24), 8, false,
6238                        DstSV, 0, SrcSV, 0);
6239 }
6240
6241 SDValue
6242 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6243   DebugLoc dl = Op.getDebugLoc();
6244   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6245   switch (IntNo) {
6246   default: return SDValue();    // Don't custom lower most intrinsics.
6247   // Comparison intrinsics.
6248   case Intrinsic::x86_sse_comieq_ss:
6249   case Intrinsic::x86_sse_comilt_ss:
6250   case Intrinsic::x86_sse_comile_ss:
6251   case Intrinsic::x86_sse_comigt_ss:
6252   case Intrinsic::x86_sse_comige_ss:
6253   case Intrinsic::x86_sse_comineq_ss:
6254   case Intrinsic::x86_sse_ucomieq_ss:
6255   case Intrinsic::x86_sse_ucomilt_ss:
6256   case Intrinsic::x86_sse_ucomile_ss:
6257   case Intrinsic::x86_sse_ucomigt_ss:
6258   case Intrinsic::x86_sse_ucomige_ss:
6259   case Intrinsic::x86_sse_ucomineq_ss:
6260   case Intrinsic::x86_sse2_comieq_sd:
6261   case Intrinsic::x86_sse2_comilt_sd:
6262   case Intrinsic::x86_sse2_comile_sd:
6263   case Intrinsic::x86_sse2_comigt_sd:
6264   case Intrinsic::x86_sse2_comige_sd:
6265   case Intrinsic::x86_sse2_comineq_sd:
6266   case Intrinsic::x86_sse2_ucomieq_sd:
6267   case Intrinsic::x86_sse2_ucomilt_sd:
6268   case Intrinsic::x86_sse2_ucomile_sd:
6269   case Intrinsic::x86_sse2_ucomigt_sd:
6270   case Intrinsic::x86_sse2_ucomige_sd:
6271   case Intrinsic::x86_sse2_ucomineq_sd: {
6272     unsigned Opc = 0;
6273     ISD::CondCode CC = ISD::SETCC_INVALID;
6274     switch (IntNo) {
6275     default: break;
6276     case Intrinsic::x86_sse_comieq_ss:
6277     case Intrinsic::x86_sse2_comieq_sd:
6278       Opc = X86ISD::COMI;
6279       CC = ISD::SETEQ;
6280       break;
6281     case Intrinsic::x86_sse_comilt_ss:
6282     case Intrinsic::x86_sse2_comilt_sd:
6283       Opc = X86ISD::COMI;
6284       CC = ISD::SETLT;
6285       break;
6286     case Intrinsic::x86_sse_comile_ss:
6287     case Intrinsic::x86_sse2_comile_sd:
6288       Opc = X86ISD::COMI;
6289       CC = ISD::SETLE;
6290       break;
6291     case Intrinsic::x86_sse_comigt_ss:
6292     case Intrinsic::x86_sse2_comigt_sd:
6293       Opc = X86ISD::COMI;
6294       CC = ISD::SETGT;
6295       break;
6296     case Intrinsic::x86_sse_comige_ss:
6297     case Intrinsic::x86_sse2_comige_sd:
6298       Opc = X86ISD::COMI;
6299       CC = ISD::SETGE;
6300       break;
6301     case Intrinsic::x86_sse_comineq_ss:
6302     case Intrinsic::x86_sse2_comineq_sd:
6303       Opc = X86ISD::COMI;
6304       CC = ISD::SETNE;
6305       break;
6306     case Intrinsic::x86_sse_ucomieq_ss:
6307     case Intrinsic::x86_sse2_ucomieq_sd:
6308       Opc = X86ISD::UCOMI;
6309       CC = ISD::SETEQ;
6310       break;
6311     case Intrinsic::x86_sse_ucomilt_ss:
6312     case Intrinsic::x86_sse2_ucomilt_sd:
6313       Opc = X86ISD::UCOMI;
6314       CC = ISD::SETLT;
6315       break;
6316     case Intrinsic::x86_sse_ucomile_ss:
6317     case Intrinsic::x86_sse2_ucomile_sd:
6318       Opc = X86ISD::UCOMI;
6319       CC = ISD::SETLE;
6320       break;
6321     case Intrinsic::x86_sse_ucomigt_ss:
6322     case Intrinsic::x86_sse2_ucomigt_sd:
6323       Opc = X86ISD::UCOMI;
6324       CC = ISD::SETGT;
6325       break;
6326     case Intrinsic::x86_sse_ucomige_ss:
6327     case Intrinsic::x86_sse2_ucomige_sd:
6328       Opc = X86ISD::UCOMI;
6329       CC = ISD::SETGE;
6330       break;
6331     case Intrinsic::x86_sse_ucomineq_ss:
6332     case Intrinsic::x86_sse2_ucomineq_sd:
6333       Opc = X86ISD::UCOMI;
6334       CC = ISD::SETNE;
6335       break;
6336     }
6337
6338     SDValue LHS = Op.getOperand(1);
6339     SDValue RHS = Op.getOperand(2);
6340     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6341     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6342     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6343                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6344     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6345   }
6346   // ptest intrinsics. The intrinsic these come from are designed to return
6347   // an integer value, not just an instruction so lower it to the ptest
6348   // pattern and a setcc for the result.
6349   case Intrinsic::x86_sse41_ptestz:
6350   case Intrinsic::x86_sse41_ptestc:
6351   case Intrinsic::x86_sse41_ptestnzc:{
6352     unsigned X86CC = 0;
6353     switch (IntNo) {
6354     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6355     case Intrinsic::x86_sse41_ptestz:
6356       // ZF = 1
6357       X86CC = X86::COND_E;
6358       break;
6359     case Intrinsic::x86_sse41_ptestc:
6360       // CF = 1
6361       X86CC = X86::COND_B;
6362       break;
6363     case Intrinsic::x86_sse41_ptestnzc:
6364       // ZF and CF = 0
6365       X86CC = X86::COND_A;
6366       break;
6367     }
6368
6369     SDValue LHS = Op.getOperand(1);
6370     SDValue RHS = Op.getOperand(2);
6371     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6372     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6373     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6374     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6375   }
6376
6377   // Fix vector shift instructions where the last operand is a non-immediate
6378   // i32 value.
6379   case Intrinsic::x86_sse2_pslli_w:
6380   case Intrinsic::x86_sse2_pslli_d:
6381   case Intrinsic::x86_sse2_pslli_q:
6382   case Intrinsic::x86_sse2_psrli_w:
6383   case Intrinsic::x86_sse2_psrli_d:
6384   case Intrinsic::x86_sse2_psrli_q:
6385   case Intrinsic::x86_sse2_psrai_w:
6386   case Intrinsic::x86_sse2_psrai_d:
6387   case Intrinsic::x86_mmx_pslli_w:
6388   case Intrinsic::x86_mmx_pslli_d:
6389   case Intrinsic::x86_mmx_pslli_q:
6390   case Intrinsic::x86_mmx_psrli_w:
6391   case Intrinsic::x86_mmx_psrli_d:
6392   case Intrinsic::x86_mmx_psrli_q:
6393   case Intrinsic::x86_mmx_psrai_w:
6394   case Intrinsic::x86_mmx_psrai_d: {
6395     SDValue ShAmt = Op.getOperand(2);
6396     if (isa<ConstantSDNode>(ShAmt))
6397       return SDValue();
6398
6399     unsigned NewIntNo = 0;
6400     EVT ShAmtVT = MVT::v4i32;
6401     switch (IntNo) {
6402     case Intrinsic::x86_sse2_pslli_w:
6403       NewIntNo = Intrinsic::x86_sse2_psll_w;
6404       break;
6405     case Intrinsic::x86_sse2_pslli_d:
6406       NewIntNo = Intrinsic::x86_sse2_psll_d;
6407       break;
6408     case Intrinsic::x86_sse2_pslli_q:
6409       NewIntNo = Intrinsic::x86_sse2_psll_q;
6410       break;
6411     case Intrinsic::x86_sse2_psrli_w:
6412       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6413       break;
6414     case Intrinsic::x86_sse2_psrli_d:
6415       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6416       break;
6417     case Intrinsic::x86_sse2_psrli_q:
6418       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6419       break;
6420     case Intrinsic::x86_sse2_psrai_w:
6421       NewIntNo = Intrinsic::x86_sse2_psra_w;
6422       break;
6423     case Intrinsic::x86_sse2_psrai_d:
6424       NewIntNo = Intrinsic::x86_sse2_psra_d;
6425       break;
6426     default: {
6427       ShAmtVT = MVT::v2i32;
6428       switch (IntNo) {
6429       case Intrinsic::x86_mmx_pslli_w:
6430         NewIntNo = Intrinsic::x86_mmx_psll_w;
6431         break;
6432       case Intrinsic::x86_mmx_pslli_d:
6433         NewIntNo = Intrinsic::x86_mmx_psll_d;
6434         break;
6435       case Intrinsic::x86_mmx_pslli_q:
6436         NewIntNo = Intrinsic::x86_mmx_psll_q;
6437         break;
6438       case Intrinsic::x86_mmx_psrli_w:
6439         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6440         break;
6441       case Intrinsic::x86_mmx_psrli_d:
6442         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6443         break;
6444       case Intrinsic::x86_mmx_psrli_q:
6445         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6446         break;
6447       case Intrinsic::x86_mmx_psrai_w:
6448         NewIntNo = Intrinsic::x86_mmx_psra_w;
6449         break;
6450       case Intrinsic::x86_mmx_psrai_d:
6451         NewIntNo = Intrinsic::x86_mmx_psra_d;
6452         break;
6453       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6454       }
6455       break;
6456     }
6457     }
6458
6459     // The vector shift intrinsics with scalars uses 32b shift amounts but
6460     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6461     // to be zero.
6462     SDValue ShOps[4];
6463     ShOps[0] = ShAmt;
6464     ShOps[1] = DAG.getConstant(0, MVT::i32);
6465     if (ShAmtVT == MVT::v4i32) {
6466       ShOps[2] = DAG.getUNDEF(MVT::i32);
6467       ShOps[3] = DAG.getUNDEF(MVT::i32);
6468       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6469     } else {
6470       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6471     }
6472
6473     EVT VT = Op.getValueType();
6474     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6475     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6476                        DAG.getConstant(NewIntNo, MVT::i32),
6477                        Op.getOperand(1), ShAmt);
6478   }
6479   }
6480 }
6481
6482 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6483   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6484   DebugLoc dl = Op.getDebugLoc();
6485
6486   if (Depth > 0) {
6487     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6488     SDValue Offset =
6489       DAG.getConstant(TD->getPointerSize(),
6490                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6491     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6492                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6493                                    FrameAddr, Offset),
6494                        NULL, 0);
6495   }
6496
6497   // Just load the return address.
6498   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6499   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6500                      RetAddrFI, NULL, 0);
6501 }
6502
6503 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6504   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6505   MFI->setFrameAddressIsTaken(true);
6506   EVT VT = Op.getValueType();
6507   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6508   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6509   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6510   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6511   while (Depth--)
6512     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6513   return FrameAddr;
6514 }
6515
6516 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6517                                                      SelectionDAG &DAG) {
6518   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6519 }
6520
6521 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6522 {
6523   MachineFunction &MF = DAG.getMachineFunction();
6524   SDValue Chain     = Op.getOperand(0);
6525   SDValue Offset    = Op.getOperand(1);
6526   SDValue Handler   = Op.getOperand(2);
6527   DebugLoc dl       = Op.getDebugLoc();
6528
6529   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6530                                   getPointerTy());
6531   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6532
6533   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6534                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6535   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6536   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6537   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6538   MF.getRegInfo().addLiveOut(StoreAddrReg);
6539
6540   return DAG.getNode(X86ISD::EH_RETURN, dl,
6541                      MVT::Other,
6542                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6543 }
6544
6545 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6546                                              SelectionDAG &DAG) {
6547   SDValue Root = Op.getOperand(0);
6548   SDValue Trmp = Op.getOperand(1); // trampoline
6549   SDValue FPtr = Op.getOperand(2); // nested function
6550   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6551   DebugLoc dl  = Op.getDebugLoc();
6552
6553   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6554
6555   const X86InstrInfo *TII =
6556     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6557
6558   if (Subtarget->is64Bit()) {
6559     SDValue OutChains[6];
6560
6561     // Large code-model.
6562
6563     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6564     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6565
6566     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6567     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6568
6569     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6570
6571     // Load the pointer to the nested function into R11.
6572     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6573     SDValue Addr = Trmp;
6574     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6575                                 Addr, TrmpAddr, 0);
6576
6577     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6578                        DAG.getConstant(2, MVT::i64));
6579     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6580
6581     // Load the 'nest' parameter value into R10.
6582     // R10 is specified in X86CallingConv.td
6583     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6584     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6585                        DAG.getConstant(10, MVT::i64));
6586     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6587                                 Addr, TrmpAddr, 10);
6588
6589     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6590                        DAG.getConstant(12, MVT::i64));
6591     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6592
6593     // Jump to the nested function.
6594     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6595     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6596                        DAG.getConstant(20, MVT::i64));
6597     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6598                                 Addr, TrmpAddr, 20);
6599
6600     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6601     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6602                        DAG.getConstant(22, MVT::i64));
6603     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6604                                 TrmpAddr, 22);
6605
6606     SDValue Ops[] =
6607       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6608     return DAG.getMergeValues(Ops, 2, dl);
6609   } else {
6610     const Function *Func =
6611       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6612     CallingConv::ID CC = Func->getCallingConv();
6613     unsigned NestReg;
6614
6615     switch (CC) {
6616     default:
6617       llvm_unreachable("Unsupported calling convention");
6618     case CallingConv::C:
6619     case CallingConv::X86_StdCall: {
6620       // Pass 'nest' parameter in ECX.
6621       // Must be kept in sync with X86CallingConv.td
6622       NestReg = X86::ECX;
6623
6624       // Check that ECX wasn't needed by an 'inreg' parameter.
6625       const FunctionType *FTy = Func->getFunctionType();
6626       const AttrListPtr &Attrs = Func->getAttributes();
6627
6628       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6629         unsigned InRegCount = 0;
6630         unsigned Idx = 1;
6631
6632         for (FunctionType::param_iterator I = FTy->param_begin(),
6633              E = FTy->param_end(); I != E; ++I, ++Idx)
6634           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6635             // FIXME: should only count parameters that are lowered to integers.
6636             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6637
6638         if (InRegCount > 2) {
6639           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6640         }
6641       }
6642       break;
6643     }
6644     case CallingConv::X86_FastCall:
6645     case CallingConv::Fast:
6646       // Pass 'nest' parameter in EAX.
6647       // Must be kept in sync with X86CallingConv.td
6648       NestReg = X86::EAX;
6649       break;
6650     }
6651
6652     SDValue OutChains[4];
6653     SDValue Addr, Disp;
6654
6655     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6656                        DAG.getConstant(10, MVT::i32));
6657     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6658
6659     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6660     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6661     OutChains[0] = DAG.getStore(Root, dl,
6662                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6663                                 Trmp, TrmpAddr, 0);
6664
6665     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6666                        DAG.getConstant(1, MVT::i32));
6667     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6668
6669     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6670     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6671                        DAG.getConstant(5, MVT::i32));
6672     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6673                                 TrmpAddr, 5, false, 1);
6674
6675     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6676                        DAG.getConstant(6, MVT::i32));
6677     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6678
6679     SDValue Ops[] =
6680       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6681     return DAG.getMergeValues(Ops, 2, dl);
6682   }
6683 }
6684
6685 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6686   /*
6687    The rounding mode is in bits 11:10 of FPSR, and has the following
6688    settings:
6689      00 Round to nearest
6690      01 Round to -inf
6691      10 Round to +inf
6692      11 Round to 0
6693
6694   FLT_ROUNDS, on the other hand, expects the following:
6695     -1 Undefined
6696      0 Round to 0
6697      1 Round to nearest
6698      2 Round to +inf
6699      3 Round to -inf
6700
6701   To perform the conversion, we do:
6702     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6703   */
6704
6705   MachineFunction &MF = DAG.getMachineFunction();
6706   const TargetMachine &TM = MF.getTarget();
6707   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6708   unsigned StackAlignment = TFI.getStackAlignment();
6709   EVT VT = Op.getValueType();
6710   DebugLoc dl = Op.getDebugLoc();
6711
6712   // Save FP Control Word to stack slot
6713   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6714   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6715
6716   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6717                               DAG.getEntryNode(), StackSlot);
6718
6719   // Load FP Control Word from stack slot
6720   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6721
6722   // Transform as necessary
6723   SDValue CWD1 =
6724     DAG.getNode(ISD::SRL, dl, MVT::i16,
6725                 DAG.getNode(ISD::AND, dl, MVT::i16,
6726                             CWD, DAG.getConstant(0x800, MVT::i16)),
6727                 DAG.getConstant(11, MVT::i8));
6728   SDValue CWD2 =
6729     DAG.getNode(ISD::SRL, dl, MVT::i16,
6730                 DAG.getNode(ISD::AND, dl, MVT::i16,
6731                             CWD, DAG.getConstant(0x400, MVT::i16)),
6732                 DAG.getConstant(9, MVT::i8));
6733
6734   SDValue RetVal =
6735     DAG.getNode(ISD::AND, dl, MVT::i16,
6736                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6737                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6738                             DAG.getConstant(1, MVT::i16)),
6739                 DAG.getConstant(3, MVT::i16));
6740
6741
6742   return DAG.getNode((VT.getSizeInBits() < 16 ?
6743                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6744 }
6745
6746 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6747   EVT VT = Op.getValueType();
6748   EVT OpVT = VT;
6749   unsigned NumBits = VT.getSizeInBits();
6750   DebugLoc dl = Op.getDebugLoc();
6751
6752   Op = Op.getOperand(0);
6753   if (VT == MVT::i8) {
6754     // Zero extend to i32 since there is not an i8 bsr.
6755     OpVT = MVT::i32;
6756     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6757   }
6758
6759   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6760   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6761   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6762
6763   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6764   SmallVector<SDValue, 4> Ops;
6765   Ops.push_back(Op);
6766   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6767   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6768   Ops.push_back(Op.getValue(1));
6769   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6770
6771   // Finally xor with NumBits-1.
6772   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6773
6774   if (VT == MVT::i8)
6775     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6776   return Op;
6777 }
6778
6779 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6780   EVT VT = Op.getValueType();
6781   EVT OpVT = VT;
6782   unsigned NumBits = VT.getSizeInBits();
6783   DebugLoc dl = Op.getDebugLoc();
6784
6785   Op = Op.getOperand(0);
6786   if (VT == MVT::i8) {
6787     OpVT = MVT::i32;
6788     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6789   }
6790
6791   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6792   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6793   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6794
6795   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6796   SmallVector<SDValue, 4> Ops;
6797   Ops.push_back(Op);
6798   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6799   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6800   Ops.push_back(Op.getValue(1));
6801   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6802
6803   if (VT == MVT::i8)
6804     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6805   return Op;
6806 }
6807
6808 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6809   EVT VT = Op.getValueType();
6810   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6811   DebugLoc dl = Op.getDebugLoc();
6812
6813   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6814   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6815   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6816   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6817   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6818   //
6819   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6820   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6821   //  return AloBlo + AloBhi + AhiBlo;
6822
6823   SDValue A = Op.getOperand(0);
6824   SDValue B = Op.getOperand(1);
6825
6826   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6827                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6828                        A, DAG.getConstant(32, MVT::i32));
6829   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6830                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6831                        B, DAG.getConstant(32, MVT::i32));
6832   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6833                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6834                        A, B);
6835   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6836                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6837                        A, Bhi);
6838   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6839                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6840                        Ahi, B);
6841   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6842                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6843                        AloBhi, DAG.getConstant(32, MVT::i32));
6844   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6845                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6846                        AhiBlo, DAG.getConstant(32, MVT::i32));
6847   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6848   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6849   return Res;
6850 }
6851
6852
6853 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6854   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6855   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6856   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6857   // has only one use.
6858   SDNode *N = Op.getNode();
6859   SDValue LHS = N->getOperand(0);
6860   SDValue RHS = N->getOperand(1);
6861   unsigned BaseOp = 0;
6862   unsigned Cond = 0;
6863   DebugLoc dl = Op.getDebugLoc();
6864
6865   switch (Op.getOpcode()) {
6866   default: llvm_unreachable("Unknown ovf instruction!");
6867   case ISD::SADDO:
6868     // A subtract of one will be selected as a INC. Note that INC doesn't
6869     // set CF, so we can't do this for UADDO.
6870     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6871       if (C->getAPIntValue() == 1) {
6872         BaseOp = X86ISD::INC;
6873         Cond = X86::COND_O;
6874         break;
6875       }
6876     BaseOp = X86ISD::ADD;
6877     Cond = X86::COND_O;
6878     break;
6879   case ISD::UADDO:
6880     BaseOp = X86ISD::ADD;
6881     Cond = X86::COND_B;
6882     break;
6883   case ISD::SSUBO:
6884     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6885     // set CF, so we can't do this for USUBO.
6886     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6887       if (C->getAPIntValue() == 1) {
6888         BaseOp = X86ISD::DEC;
6889         Cond = X86::COND_O;
6890         break;
6891       }
6892     BaseOp = X86ISD::SUB;
6893     Cond = X86::COND_O;
6894     break;
6895   case ISD::USUBO:
6896     BaseOp = X86ISD::SUB;
6897     Cond = X86::COND_B;
6898     break;
6899   case ISD::SMULO:
6900     BaseOp = X86ISD::SMUL;
6901     Cond = X86::COND_O;
6902     break;
6903   case ISD::UMULO:
6904     BaseOp = X86ISD::UMUL;
6905     Cond = X86::COND_B;
6906     break;
6907   }
6908
6909   // Also sets EFLAGS.
6910   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6911   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6912
6913   SDValue SetCC =
6914     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6915                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6916
6917   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6918   return Sum;
6919 }
6920
6921 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6922   EVT T = Op.getValueType();
6923   DebugLoc dl = Op.getDebugLoc();
6924   unsigned Reg = 0;
6925   unsigned size = 0;
6926   switch(T.getSimpleVT().SimpleTy) {
6927   default:
6928     assert(false && "Invalid value type!");
6929   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6930   case MVT::i16: Reg = X86::AX;  size = 2; break;
6931   case MVT::i32: Reg = X86::EAX; size = 4; break;
6932   case MVT::i64:
6933     assert(Subtarget->is64Bit() && "Node not type legal!");
6934     Reg = X86::RAX; size = 8;
6935     break;
6936   }
6937   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6938                                     Op.getOperand(2), SDValue());
6939   SDValue Ops[] = { cpIn.getValue(0),
6940                     Op.getOperand(1),
6941                     Op.getOperand(3),
6942                     DAG.getTargetConstant(size, MVT::i8),
6943                     cpIn.getValue(1) };
6944   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6945   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6946   SDValue cpOut =
6947     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6948   return cpOut;
6949 }
6950
6951 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6952                                                  SelectionDAG &DAG) {
6953   assert(Subtarget->is64Bit() && "Result not type legalized?");
6954   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6955   SDValue TheChain = Op.getOperand(0);
6956   DebugLoc dl = Op.getDebugLoc();
6957   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6958   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6959   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6960                                    rax.getValue(2));
6961   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6962                             DAG.getConstant(32, MVT::i8));
6963   SDValue Ops[] = {
6964     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6965     rdx.getValue(1)
6966   };
6967   return DAG.getMergeValues(Ops, 2, dl);
6968 }
6969
6970 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6971   SDNode *Node = Op.getNode();
6972   DebugLoc dl = Node->getDebugLoc();
6973   EVT T = Node->getValueType(0);
6974   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6975                               DAG.getConstant(0, T), Node->getOperand(2));
6976   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6977                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6978                        Node->getOperand(0),
6979                        Node->getOperand(1), negOp,
6980                        cast<AtomicSDNode>(Node)->getSrcValue(),
6981                        cast<AtomicSDNode>(Node)->getAlignment());
6982 }
6983
6984 /// LowerOperation - Provide custom lowering hooks for some operations.
6985 ///
6986 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6987   switch (Op.getOpcode()) {
6988   default: llvm_unreachable("Should not custom lower this!");
6989   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6990   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6991   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6992   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6993   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6994   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6995   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6996   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6997   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6998   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6999   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7000   case ISD::SHL_PARTS:
7001   case ISD::SRA_PARTS:
7002   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7003   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7004   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7005   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7006   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7007   case ISD::FABS:               return LowerFABS(Op, DAG);
7008   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7009   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7010   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7011   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7012   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7013   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7014   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7015   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7016   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7017   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7018   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7019   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7020   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7021   case ISD::FRAME_TO_ARGS_OFFSET:
7022                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7023   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7024   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7025   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7026   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7027   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7028   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7029   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7030   case ISD::SADDO:
7031   case ISD::UADDO:
7032   case ISD::SSUBO:
7033   case ISD::USUBO:
7034   case ISD::SMULO:
7035   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7036   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7037   }
7038 }
7039
7040 void X86TargetLowering::
7041 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7042                         SelectionDAG &DAG, unsigned NewOp) {
7043   EVT T = Node->getValueType(0);
7044   DebugLoc dl = Node->getDebugLoc();
7045   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7046
7047   SDValue Chain = Node->getOperand(0);
7048   SDValue In1 = Node->getOperand(1);
7049   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7050                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7051   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7052                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7053   SDValue Ops[] = { Chain, In1, In2L, In2H };
7054   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7055   SDValue Result =
7056     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7057                             cast<MemSDNode>(Node)->getMemOperand());
7058   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7059   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7060   Results.push_back(Result.getValue(2));
7061 }
7062
7063 /// ReplaceNodeResults - Replace a node with an illegal result type
7064 /// with a new node built out of custom code.
7065 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7066                                            SmallVectorImpl<SDValue>&Results,
7067                                            SelectionDAG &DAG) {
7068   DebugLoc dl = N->getDebugLoc();
7069   switch (N->getOpcode()) {
7070   default:
7071     assert(false && "Do not know how to custom type legalize this operation!");
7072     return;
7073   case ISD::FP_TO_SINT: {
7074     std::pair<SDValue,SDValue> Vals =
7075         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7076     SDValue FIST = Vals.first, StackSlot = Vals.second;
7077     if (FIST.getNode() != 0) {
7078       EVT VT = N->getValueType(0);
7079       // Return a load from the stack slot.
7080       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7081     }
7082     return;
7083   }
7084   case ISD::READCYCLECOUNTER: {
7085     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7086     SDValue TheChain = N->getOperand(0);
7087     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7088     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7089                                      rd.getValue(1));
7090     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7091                                      eax.getValue(2));
7092     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7093     SDValue Ops[] = { eax, edx };
7094     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7095     Results.push_back(edx.getValue(1));
7096     return;
7097   }
7098   case ISD::ATOMIC_CMP_SWAP: {
7099     EVT T = N->getValueType(0);
7100     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7101     SDValue cpInL, cpInH;
7102     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7103                         DAG.getConstant(0, MVT::i32));
7104     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7105                         DAG.getConstant(1, MVT::i32));
7106     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7107     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7108                              cpInL.getValue(1));
7109     SDValue swapInL, swapInH;
7110     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7111                           DAG.getConstant(0, MVT::i32));
7112     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7113                           DAG.getConstant(1, MVT::i32));
7114     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7115                                cpInH.getValue(1));
7116     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7117                                swapInL.getValue(1));
7118     SDValue Ops[] = { swapInH.getValue(0),
7119                       N->getOperand(1),
7120                       swapInH.getValue(1) };
7121     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7122     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7123     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7124                                         MVT::i32, Result.getValue(1));
7125     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7126                                         MVT::i32, cpOutL.getValue(2));
7127     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7128     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7129     Results.push_back(cpOutH.getValue(1));
7130     return;
7131   }
7132   case ISD::ATOMIC_LOAD_ADD:
7133     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7134     return;
7135   case ISD::ATOMIC_LOAD_AND:
7136     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7137     return;
7138   case ISD::ATOMIC_LOAD_NAND:
7139     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7140     return;
7141   case ISD::ATOMIC_LOAD_OR:
7142     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7143     return;
7144   case ISD::ATOMIC_LOAD_SUB:
7145     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7146     return;
7147   case ISD::ATOMIC_LOAD_XOR:
7148     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7149     return;
7150   case ISD::ATOMIC_SWAP:
7151     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7152     return;
7153   }
7154 }
7155
7156 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7157   switch (Opcode) {
7158   default: return NULL;
7159   case X86ISD::BSF:                return "X86ISD::BSF";
7160   case X86ISD::BSR:                return "X86ISD::BSR";
7161   case X86ISD::SHLD:               return "X86ISD::SHLD";
7162   case X86ISD::SHRD:               return "X86ISD::SHRD";
7163   case X86ISD::FAND:               return "X86ISD::FAND";
7164   case X86ISD::FOR:                return "X86ISD::FOR";
7165   case X86ISD::FXOR:               return "X86ISD::FXOR";
7166   case X86ISD::FSRL:               return "X86ISD::FSRL";
7167   case X86ISD::FILD:               return "X86ISD::FILD";
7168   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7169   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7170   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7171   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7172   case X86ISD::FLD:                return "X86ISD::FLD";
7173   case X86ISD::FST:                return "X86ISD::FST";
7174   case X86ISD::CALL:               return "X86ISD::CALL";
7175   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7176   case X86ISD::BT:                 return "X86ISD::BT";
7177   case X86ISD::CMP:                return "X86ISD::CMP";
7178   case X86ISD::COMI:               return "X86ISD::COMI";
7179   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7180   case X86ISD::SETCC:              return "X86ISD::SETCC";
7181   case X86ISD::CMOV:               return "X86ISD::CMOV";
7182   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7183   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7184   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7185   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7186   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7187   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7188   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7189   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7190   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7191   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7192   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7193   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7194   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7195   case X86ISD::FMAX:               return "X86ISD::FMAX";
7196   case X86ISD::FMIN:               return "X86ISD::FMIN";
7197   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7198   case X86ISD::FRCP:               return "X86ISD::FRCP";
7199   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7200   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7201   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7202   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7203   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7204   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7205   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7206   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7207   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7208   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7209   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7210   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7211   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7212   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7213   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7214   case X86ISD::VSHL:               return "X86ISD::VSHL";
7215   case X86ISD::VSRL:               return "X86ISD::VSRL";
7216   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7217   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7218   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7219   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7220   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7221   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7222   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7223   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7224   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7225   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7226   case X86ISD::ADD:                return "X86ISD::ADD";
7227   case X86ISD::SUB:                return "X86ISD::SUB";
7228   case X86ISD::SMUL:               return "X86ISD::SMUL";
7229   case X86ISD::UMUL:               return "X86ISD::UMUL";
7230   case X86ISD::INC:                return "X86ISD::INC";
7231   case X86ISD::DEC:                return "X86ISD::DEC";
7232   case X86ISD::OR:                 return "X86ISD::OR";
7233   case X86ISD::XOR:                return "X86ISD::XOR";
7234   case X86ISD::AND:                return "X86ISD::AND";
7235   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7236   case X86ISD::PTEST:              return "X86ISD::PTEST";
7237   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7238   }
7239 }
7240
7241 // isLegalAddressingMode - Return true if the addressing mode represented
7242 // by AM is legal for this target, for a load/store of the specified type.
7243 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7244                                               const Type *Ty) const {
7245   // X86 supports extremely general addressing modes.
7246   CodeModel::Model M = getTargetMachine().getCodeModel();
7247
7248   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7249   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7250     return false;
7251
7252   if (AM.BaseGV) {
7253     unsigned GVFlags =
7254       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7255
7256     // If a reference to this global requires an extra load, we can't fold it.
7257     if (isGlobalStubReference(GVFlags))
7258       return false;
7259
7260     // If BaseGV requires a register for the PIC base, we cannot also have a
7261     // BaseReg specified.
7262     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7263       return false;
7264
7265     // If lower 4G is not available, then we must use rip-relative addressing.
7266     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7267       return false;
7268   }
7269
7270   switch (AM.Scale) {
7271   case 0:
7272   case 1:
7273   case 2:
7274   case 4:
7275   case 8:
7276     // These scales always work.
7277     break;
7278   case 3:
7279   case 5:
7280   case 9:
7281     // These scales are formed with basereg+scalereg.  Only accept if there is
7282     // no basereg yet.
7283     if (AM.HasBaseReg)
7284       return false;
7285     break;
7286   default:  // Other stuff never works.
7287     return false;
7288   }
7289
7290   return true;
7291 }
7292
7293
7294 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7295   if (!Ty1->isInteger() || !Ty2->isInteger())
7296     return false;
7297   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7298   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7299   if (NumBits1 <= NumBits2)
7300     return false;
7301   return Subtarget->is64Bit() || NumBits1 < 64;
7302 }
7303
7304 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7305   if (!VT1.isInteger() || !VT2.isInteger())
7306     return false;
7307   unsigned NumBits1 = VT1.getSizeInBits();
7308   unsigned NumBits2 = VT2.getSizeInBits();
7309   if (NumBits1 <= NumBits2)
7310     return false;
7311   return Subtarget->is64Bit() || NumBits1 < 64;
7312 }
7313
7314 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7315   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7316   return Ty1 == Type::getInt32Ty(Ty1->getContext()) &&
7317          Ty2 == Type::getInt64Ty(Ty1->getContext()) && Subtarget->is64Bit();
7318 }
7319
7320 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7321   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7322   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7323 }
7324
7325 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7326   // i16 instructions are longer (0x66 prefix) and potentially slower.
7327   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7328 }
7329
7330 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7331 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7332 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7333 /// are assumed to be legal.
7334 bool
7335 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7336                                       EVT VT) const {
7337   // Only do shuffles on 128-bit vector types for now.
7338   if (VT.getSizeInBits() == 64)
7339     return false;
7340
7341   // FIXME: pshufb, blends, shifts.
7342   return (VT.getVectorNumElements() == 2 ||
7343           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7344           isMOVLMask(M, VT) ||
7345           isSHUFPMask(M, VT) ||
7346           isPSHUFDMask(M, VT) ||
7347           isPSHUFHWMask(M, VT) ||
7348           isPSHUFLWMask(M, VT) ||
7349           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7350           isUNPCKLMask(M, VT) ||
7351           isUNPCKHMask(M, VT) ||
7352           isUNPCKL_v_undef_Mask(M, VT) ||
7353           isUNPCKH_v_undef_Mask(M, VT));
7354 }
7355
7356 bool
7357 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7358                                           EVT VT) const {
7359   unsigned NumElts = VT.getVectorNumElements();
7360   // FIXME: This collection of masks seems suspect.
7361   if (NumElts == 2)
7362     return true;
7363   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7364     return (isMOVLMask(Mask, VT)  ||
7365             isCommutedMOVLMask(Mask, VT, true) ||
7366             isSHUFPMask(Mask, VT) ||
7367             isCommutedSHUFPMask(Mask, VT));
7368   }
7369   return false;
7370 }
7371
7372 //===----------------------------------------------------------------------===//
7373 //                           X86 Scheduler Hooks
7374 //===----------------------------------------------------------------------===//
7375
7376 // private utility function
7377 MachineBasicBlock *
7378 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7379                                                        MachineBasicBlock *MBB,
7380                                                        unsigned regOpc,
7381                                                        unsigned immOpc,
7382                                                        unsigned LoadOpc,
7383                                                        unsigned CXchgOpc,
7384                                                        unsigned copyOpc,
7385                                                        unsigned notOpc,
7386                                                        unsigned EAXreg,
7387                                                        TargetRegisterClass *RC,
7388                                                        bool invSrc) const {
7389   // For the atomic bitwise operator, we generate
7390   //   thisMBB:
7391   //   newMBB:
7392   //     ld  t1 = [bitinstr.addr]
7393   //     op  t2 = t1, [bitinstr.val]
7394   //     mov EAX = t1
7395   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7396   //     bz  newMBB
7397   //     fallthrough -->nextMBB
7398   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7399   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7400   MachineFunction::iterator MBBIter = MBB;
7401   ++MBBIter;
7402
7403   /// First build the CFG
7404   MachineFunction *F = MBB->getParent();
7405   MachineBasicBlock *thisMBB = MBB;
7406   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7407   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7408   F->insert(MBBIter, newMBB);
7409   F->insert(MBBIter, nextMBB);
7410
7411   // Move all successors to thisMBB to nextMBB
7412   nextMBB->transferSuccessors(thisMBB);
7413
7414   // Update thisMBB to fall through to newMBB
7415   thisMBB->addSuccessor(newMBB);
7416
7417   // newMBB jumps to itself and fall through to nextMBB
7418   newMBB->addSuccessor(nextMBB);
7419   newMBB->addSuccessor(newMBB);
7420
7421   // Insert instructions into newMBB based on incoming instruction
7422   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7423          "unexpected number of operands");
7424   DebugLoc dl = bInstr->getDebugLoc();
7425   MachineOperand& destOper = bInstr->getOperand(0);
7426   MachineOperand* argOpers[2 + X86AddrNumOperands];
7427   int numArgs = bInstr->getNumOperands() - 1;
7428   for (int i=0; i < numArgs; ++i)
7429     argOpers[i] = &bInstr->getOperand(i+1);
7430
7431   // x86 address has 4 operands: base, index, scale, and displacement
7432   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7433   int valArgIndx = lastAddrIndx + 1;
7434
7435   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7436   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7437   for (int i=0; i <= lastAddrIndx; ++i)
7438     (*MIB).addOperand(*argOpers[i]);
7439
7440   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7441   if (invSrc) {
7442     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7443   }
7444   else
7445     tt = t1;
7446
7447   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7448   assert((argOpers[valArgIndx]->isReg() ||
7449           argOpers[valArgIndx]->isImm()) &&
7450          "invalid operand");
7451   if (argOpers[valArgIndx]->isReg())
7452     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7453   else
7454     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7455   MIB.addReg(tt);
7456   (*MIB).addOperand(*argOpers[valArgIndx]);
7457
7458   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7459   MIB.addReg(t1);
7460
7461   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7462   for (int i=0; i <= lastAddrIndx; ++i)
7463     (*MIB).addOperand(*argOpers[i]);
7464   MIB.addReg(t2);
7465   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7466   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7467                     bInstr->memoperands_end());
7468
7469   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7470   MIB.addReg(EAXreg);
7471
7472   // insert branch
7473   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7474
7475   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7476   return nextMBB;
7477 }
7478
7479 // private utility function:  64 bit atomics on 32 bit host.
7480 MachineBasicBlock *
7481 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7482                                                        MachineBasicBlock *MBB,
7483                                                        unsigned regOpcL,
7484                                                        unsigned regOpcH,
7485                                                        unsigned immOpcL,
7486                                                        unsigned immOpcH,
7487                                                        bool invSrc) const {
7488   // For the atomic bitwise operator, we generate
7489   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7490   //     ld t1,t2 = [bitinstr.addr]
7491   //   newMBB:
7492   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7493   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7494   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7495   //     mov ECX, EBX <- t5, t6
7496   //     mov EAX, EDX <- t1, t2
7497   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7498   //     mov t3, t4 <- EAX, EDX
7499   //     bz  newMBB
7500   //     result in out1, out2
7501   //     fallthrough -->nextMBB
7502
7503   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7504   const unsigned LoadOpc = X86::MOV32rm;
7505   const unsigned copyOpc = X86::MOV32rr;
7506   const unsigned NotOpc = X86::NOT32r;
7507   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7508   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7509   MachineFunction::iterator MBBIter = MBB;
7510   ++MBBIter;
7511
7512   /// First build the CFG
7513   MachineFunction *F = MBB->getParent();
7514   MachineBasicBlock *thisMBB = MBB;
7515   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7516   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7517   F->insert(MBBIter, newMBB);
7518   F->insert(MBBIter, nextMBB);
7519
7520   // Move all successors to thisMBB to nextMBB
7521   nextMBB->transferSuccessors(thisMBB);
7522
7523   // Update thisMBB to fall through to newMBB
7524   thisMBB->addSuccessor(newMBB);
7525
7526   // newMBB jumps to itself and fall through to nextMBB
7527   newMBB->addSuccessor(nextMBB);
7528   newMBB->addSuccessor(newMBB);
7529
7530   DebugLoc dl = bInstr->getDebugLoc();
7531   // Insert instructions into newMBB based on incoming instruction
7532   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7533   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7534          "unexpected number of operands");
7535   MachineOperand& dest1Oper = bInstr->getOperand(0);
7536   MachineOperand& dest2Oper = bInstr->getOperand(1);
7537   MachineOperand* argOpers[2 + X86AddrNumOperands];
7538   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7539     argOpers[i] = &bInstr->getOperand(i+2);
7540
7541   // x86 address has 4 operands: base, index, scale, and displacement
7542   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7543
7544   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7545   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7546   for (int i=0; i <= lastAddrIndx; ++i)
7547     (*MIB).addOperand(*argOpers[i]);
7548   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7549   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7550   // add 4 to displacement.
7551   for (int i=0; i <= lastAddrIndx-2; ++i)
7552     (*MIB).addOperand(*argOpers[i]);
7553   MachineOperand newOp3 = *(argOpers[3]);
7554   if (newOp3.isImm())
7555     newOp3.setImm(newOp3.getImm()+4);
7556   else
7557     newOp3.setOffset(newOp3.getOffset()+4);
7558   (*MIB).addOperand(newOp3);
7559   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7560
7561   // t3/4 are defined later, at the bottom of the loop
7562   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7563   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7564   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7565     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7566   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7567     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7568
7569   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7570   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7571   if (invSrc) {
7572     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7573     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7574   } else {
7575     tt1 = t1;
7576     tt2 = t2;
7577   }
7578
7579   int valArgIndx = lastAddrIndx + 1;
7580   assert((argOpers[valArgIndx]->isReg() ||
7581           argOpers[valArgIndx]->isImm()) &&
7582          "invalid operand");
7583   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7584   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7585   if (argOpers[valArgIndx]->isReg())
7586     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7587   else
7588     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7589   if (regOpcL != X86::MOV32rr)
7590     MIB.addReg(tt1);
7591   (*MIB).addOperand(*argOpers[valArgIndx]);
7592   assert(argOpers[valArgIndx + 1]->isReg() ==
7593          argOpers[valArgIndx]->isReg());
7594   assert(argOpers[valArgIndx + 1]->isImm() ==
7595          argOpers[valArgIndx]->isImm());
7596   if (argOpers[valArgIndx + 1]->isReg())
7597     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7598   else
7599     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7600   if (regOpcH != X86::MOV32rr)
7601     MIB.addReg(tt2);
7602   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7603
7604   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7605   MIB.addReg(t1);
7606   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7607   MIB.addReg(t2);
7608
7609   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7610   MIB.addReg(t5);
7611   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7612   MIB.addReg(t6);
7613
7614   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7615   for (int i=0; i <= lastAddrIndx; ++i)
7616     (*MIB).addOperand(*argOpers[i]);
7617
7618   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7619   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7620                     bInstr->memoperands_end());
7621
7622   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7623   MIB.addReg(X86::EAX);
7624   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7625   MIB.addReg(X86::EDX);
7626
7627   // insert branch
7628   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7629
7630   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7631   return nextMBB;
7632 }
7633
7634 // private utility function
7635 MachineBasicBlock *
7636 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7637                                                       MachineBasicBlock *MBB,
7638                                                       unsigned cmovOpc) const {
7639   // For the atomic min/max operator, we generate
7640   //   thisMBB:
7641   //   newMBB:
7642   //     ld t1 = [min/max.addr]
7643   //     mov t2 = [min/max.val]
7644   //     cmp  t1, t2
7645   //     cmov[cond] t2 = t1
7646   //     mov EAX = t1
7647   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7648   //     bz   newMBB
7649   //     fallthrough -->nextMBB
7650   //
7651   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7652   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7653   MachineFunction::iterator MBBIter = MBB;
7654   ++MBBIter;
7655
7656   /// First build the CFG
7657   MachineFunction *F = MBB->getParent();
7658   MachineBasicBlock *thisMBB = MBB;
7659   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7660   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7661   F->insert(MBBIter, newMBB);
7662   F->insert(MBBIter, nextMBB);
7663
7664   // Move all successors of thisMBB to nextMBB
7665   nextMBB->transferSuccessors(thisMBB);
7666
7667   // Update thisMBB to fall through to newMBB
7668   thisMBB->addSuccessor(newMBB);
7669
7670   // newMBB jumps to newMBB and fall through to nextMBB
7671   newMBB->addSuccessor(nextMBB);
7672   newMBB->addSuccessor(newMBB);
7673
7674   DebugLoc dl = mInstr->getDebugLoc();
7675   // Insert instructions into newMBB based on incoming instruction
7676   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7677          "unexpected number of operands");
7678   MachineOperand& destOper = mInstr->getOperand(0);
7679   MachineOperand* argOpers[2 + X86AddrNumOperands];
7680   int numArgs = mInstr->getNumOperands() - 1;
7681   for (int i=0; i < numArgs; ++i)
7682     argOpers[i] = &mInstr->getOperand(i+1);
7683
7684   // x86 address has 4 operands: base, index, scale, and displacement
7685   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7686   int valArgIndx = lastAddrIndx + 1;
7687
7688   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7689   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7690   for (int i=0; i <= lastAddrIndx; ++i)
7691     (*MIB).addOperand(*argOpers[i]);
7692
7693   // We only support register and immediate values
7694   assert((argOpers[valArgIndx]->isReg() ||
7695           argOpers[valArgIndx]->isImm()) &&
7696          "invalid operand");
7697
7698   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7699   if (argOpers[valArgIndx]->isReg())
7700     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7701   else
7702     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7703   (*MIB).addOperand(*argOpers[valArgIndx]);
7704
7705   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7706   MIB.addReg(t1);
7707
7708   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7709   MIB.addReg(t1);
7710   MIB.addReg(t2);
7711
7712   // Generate movc
7713   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7714   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7715   MIB.addReg(t2);
7716   MIB.addReg(t1);
7717
7718   // Cmp and exchange if none has modified the memory location
7719   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7720   for (int i=0; i <= lastAddrIndx; ++i)
7721     (*MIB).addOperand(*argOpers[i]);
7722   MIB.addReg(t3);
7723   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7724   (*MIB).setMemRefs(mInstr->memoperands_begin(),
7725                     mInstr->memoperands_end());
7726
7727   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7728   MIB.addReg(X86::EAX);
7729
7730   // insert branch
7731   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7732
7733   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7734   return nextMBB;
7735 }
7736
7737 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
7738 // all of this code can be replaced with that in the .td file.
7739 MachineBasicBlock *
7740 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
7741                             unsigned numArgs, bool memArg) const {
7742
7743   MachineFunction *F = BB->getParent();
7744   DebugLoc dl = MI->getDebugLoc();
7745   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7746
7747   unsigned Opc;
7748   if (memArg)
7749     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
7750   else
7751     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
7752
7753   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
7754
7755   for (unsigned i = 0; i < numArgs; ++i) {
7756     MachineOperand &Op = MI->getOperand(i+1);
7757
7758     if (!(Op.isReg() && Op.isImplicit()))
7759       MIB.addOperand(Op);
7760   }
7761
7762   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
7763     .addReg(X86::XMM0);
7764
7765   F->DeleteMachineInstr(MI);
7766
7767   return BB;
7768 }
7769
7770 MachineBasicBlock *
7771 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
7772                                                  MachineInstr *MI,
7773                                                  MachineBasicBlock *MBB) const {
7774   // Emit code to save XMM registers to the stack. The ABI says that the
7775   // number of registers to save is given in %al, so it's theoretically
7776   // possible to do an indirect jump trick to avoid saving all of them,
7777   // however this code takes a simpler approach and just executes all
7778   // of the stores if %al is non-zero. It's less code, and it's probably
7779   // easier on the hardware branch predictor, and stores aren't all that
7780   // expensive anyway.
7781
7782   // Create the new basic blocks. One block contains all the XMM stores,
7783   // and one block is the final destination regardless of whether any
7784   // stores were performed.
7785   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7786   MachineFunction *F = MBB->getParent();
7787   MachineFunction::iterator MBBIter = MBB;
7788   ++MBBIter;
7789   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
7790   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
7791   F->insert(MBBIter, XMMSaveMBB);
7792   F->insert(MBBIter, EndMBB);
7793
7794   // Set up the CFG.
7795   // Move any original successors of MBB to the end block.
7796   EndMBB->transferSuccessors(MBB);
7797   // The original block will now fall through to the XMM save block.
7798   MBB->addSuccessor(XMMSaveMBB);
7799   // The XMMSaveMBB will fall through to the end block.
7800   XMMSaveMBB->addSuccessor(EndMBB);
7801
7802   // Now add the instructions.
7803   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7804   DebugLoc DL = MI->getDebugLoc();
7805
7806   unsigned CountReg = MI->getOperand(0).getReg();
7807   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
7808   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
7809
7810   if (!Subtarget->isTargetWin64()) {
7811     // If %al is 0, branch around the XMM save block.
7812     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
7813     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
7814     MBB->addSuccessor(EndMBB);
7815   }
7816
7817   // In the XMM save block, save all the XMM argument registers.
7818   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
7819     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
7820     MachineMemOperand *MMO =
7821       F->getMachineMemOperand(
7822         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
7823         MachineMemOperand::MOStore, Offset,
7824         /*Size=*/16, /*Align=*/16);
7825     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
7826       .addFrameIndex(RegSaveFrameIndex)
7827       .addImm(/*Scale=*/1)
7828       .addReg(/*IndexReg=*/0)
7829       .addImm(/*Disp=*/Offset)
7830       .addReg(/*Segment=*/0)
7831       .addReg(MI->getOperand(i).getReg())
7832       .addMemOperand(MMO);
7833   }
7834
7835   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7836
7837   return EndMBB;
7838 }
7839
7840 MachineBasicBlock *
7841 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
7842                                      MachineBasicBlock *BB,
7843                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
7844   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7845   DebugLoc DL = MI->getDebugLoc();
7846
7847   // To "insert" a SELECT_CC instruction, we actually have to insert the
7848   // diamond control-flow pattern.  The incoming instruction knows the
7849   // destination vreg to set, the condition code register to branch on, the
7850   // true/false values to select between, and a branch opcode to use.
7851   const BasicBlock *LLVM_BB = BB->getBasicBlock();
7852   MachineFunction::iterator It = BB;
7853   ++It;
7854
7855   //  thisMBB:
7856   //  ...
7857   //   TrueVal = ...
7858   //   cmpTY ccX, r1, r2
7859   //   bCC copy1MBB
7860   //   fallthrough --> copy0MBB
7861   MachineBasicBlock *thisMBB = BB;
7862   MachineFunction *F = BB->getParent();
7863   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7864   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7865   unsigned Opc =
7866     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7867   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
7868   F->insert(It, copy0MBB);
7869   F->insert(It, sinkMBB);
7870   // Update machine-CFG edges by first adding all successors of the current
7871   // block to the new block which will contain the Phi node for the select.
7872   // Also inform sdisel of the edge changes.
7873   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
7874          E = BB->succ_end(); I != E; ++I) {
7875     EM->insert(std::make_pair(*I, sinkMBB));
7876     sinkMBB->addSuccessor(*I);
7877   }
7878   // Next, remove all successors of the current block, and add the true
7879   // and fallthrough blocks as its successors.
7880   while (!BB->succ_empty())
7881     BB->removeSuccessor(BB->succ_begin());
7882   // Add the true and fallthrough blocks as its successors.
7883   BB->addSuccessor(copy0MBB);
7884   BB->addSuccessor(sinkMBB);
7885
7886   //  copy0MBB:
7887   //   %FalseValue = ...
7888   //   # fallthrough to sinkMBB
7889   BB = copy0MBB;
7890
7891   // Update machine-CFG edges
7892   BB->addSuccessor(sinkMBB);
7893
7894   //  sinkMBB:
7895   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7896   //  ...
7897   BB = sinkMBB;
7898   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
7899     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7900     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7901
7902   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7903   return BB;
7904 }
7905
7906
7907 MachineBasicBlock *
7908 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7909                                                MachineBasicBlock *BB,
7910                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
7911   switch (MI->getOpcode()) {
7912   default: assert(false && "Unexpected instr type to insert");
7913   case X86::CMOV_GR8:
7914   case X86::CMOV_V1I64:
7915   case X86::CMOV_FR32:
7916   case X86::CMOV_FR64:
7917   case X86::CMOV_V4F32:
7918   case X86::CMOV_V2F64:
7919   case X86::CMOV_V2I64:
7920     return EmitLoweredSelect(MI, BB, EM);
7921
7922   case X86::FP32_TO_INT16_IN_MEM:
7923   case X86::FP32_TO_INT32_IN_MEM:
7924   case X86::FP32_TO_INT64_IN_MEM:
7925   case X86::FP64_TO_INT16_IN_MEM:
7926   case X86::FP64_TO_INT32_IN_MEM:
7927   case X86::FP64_TO_INT64_IN_MEM:
7928   case X86::FP80_TO_INT16_IN_MEM:
7929   case X86::FP80_TO_INT32_IN_MEM:
7930   case X86::FP80_TO_INT64_IN_MEM: {
7931     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7932     DebugLoc DL = MI->getDebugLoc();
7933
7934     // Change the floating point control register to use "round towards zero"
7935     // mode when truncating to an integer value.
7936     MachineFunction *F = BB->getParent();
7937     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7938     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7939
7940     // Load the old value of the high byte of the control word...
7941     unsigned OldCW =
7942       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7943     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
7944                       CWFrameIdx);
7945
7946     // Set the high part to be round to zero...
7947     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
7948       .addImm(0xC7F);
7949
7950     // Reload the modified control word now...
7951     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
7952
7953     // Restore the memory image of control word to original value
7954     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
7955       .addReg(OldCW);
7956
7957     // Get the X86 opcode to use.
7958     unsigned Opc;
7959     switch (MI->getOpcode()) {
7960     default: llvm_unreachable("illegal opcode!");
7961     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7962     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7963     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7964     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7965     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7966     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7967     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7968     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7969     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7970     }
7971
7972     X86AddressMode AM;
7973     MachineOperand &Op = MI->getOperand(0);
7974     if (Op.isReg()) {
7975       AM.BaseType = X86AddressMode::RegBase;
7976       AM.Base.Reg = Op.getReg();
7977     } else {
7978       AM.BaseType = X86AddressMode::FrameIndexBase;
7979       AM.Base.FrameIndex = Op.getIndex();
7980     }
7981     Op = MI->getOperand(1);
7982     if (Op.isImm())
7983       AM.Scale = Op.getImm();
7984     Op = MI->getOperand(2);
7985     if (Op.isImm())
7986       AM.IndexReg = Op.getImm();
7987     Op = MI->getOperand(3);
7988     if (Op.isGlobal()) {
7989       AM.GV = Op.getGlobal();
7990     } else {
7991       AM.Disp = Op.getImm();
7992     }
7993     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
7994                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7995
7996     // Reload the original control word now.
7997     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
7998
7999     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8000     return BB;
8001   }
8002     // String/text processing lowering.
8003   case X86::PCMPISTRM128REG:
8004     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8005   case X86::PCMPISTRM128MEM:
8006     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8007   case X86::PCMPESTRM128REG:
8008     return EmitPCMP(MI, BB, 5, false /* in mem */);
8009   case X86::PCMPESTRM128MEM:
8010     return EmitPCMP(MI, BB, 5, true /* in mem */);
8011
8012     // Atomic Lowering.
8013   case X86::ATOMAND32:
8014     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8015                                                X86::AND32ri, X86::MOV32rm,
8016                                                X86::LCMPXCHG32, X86::MOV32rr,
8017                                                X86::NOT32r, X86::EAX,
8018                                                X86::GR32RegisterClass);
8019   case X86::ATOMOR32:
8020     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8021                                                X86::OR32ri, X86::MOV32rm,
8022                                                X86::LCMPXCHG32, X86::MOV32rr,
8023                                                X86::NOT32r, X86::EAX,
8024                                                X86::GR32RegisterClass);
8025   case X86::ATOMXOR32:
8026     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8027                                                X86::XOR32ri, X86::MOV32rm,
8028                                                X86::LCMPXCHG32, X86::MOV32rr,
8029                                                X86::NOT32r, X86::EAX,
8030                                                X86::GR32RegisterClass);
8031   case X86::ATOMNAND32:
8032     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8033                                                X86::AND32ri, X86::MOV32rm,
8034                                                X86::LCMPXCHG32, X86::MOV32rr,
8035                                                X86::NOT32r, X86::EAX,
8036                                                X86::GR32RegisterClass, true);
8037   case X86::ATOMMIN32:
8038     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8039   case X86::ATOMMAX32:
8040     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8041   case X86::ATOMUMIN32:
8042     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8043   case X86::ATOMUMAX32:
8044     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8045
8046   case X86::ATOMAND16:
8047     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8048                                                X86::AND16ri, X86::MOV16rm,
8049                                                X86::LCMPXCHG16, X86::MOV16rr,
8050                                                X86::NOT16r, X86::AX,
8051                                                X86::GR16RegisterClass);
8052   case X86::ATOMOR16:
8053     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8054                                                X86::OR16ri, X86::MOV16rm,
8055                                                X86::LCMPXCHG16, X86::MOV16rr,
8056                                                X86::NOT16r, X86::AX,
8057                                                X86::GR16RegisterClass);
8058   case X86::ATOMXOR16:
8059     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8060                                                X86::XOR16ri, X86::MOV16rm,
8061                                                X86::LCMPXCHG16, X86::MOV16rr,
8062                                                X86::NOT16r, X86::AX,
8063                                                X86::GR16RegisterClass);
8064   case X86::ATOMNAND16:
8065     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8066                                                X86::AND16ri, X86::MOV16rm,
8067                                                X86::LCMPXCHG16, X86::MOV16rr,
8068                                                X86::NOT16r, X86::AX,
8069                                                X86::GR16RegisterClass, true);
8070   case X86::ATOMMIN16:
8071     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8072   case X86::ATOMMAX16:
8073     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8074   case X86::ATOMUMIN16:
8075     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8076   case X86::ATOMUMAX16:
8077     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8078
8079   case X86::ATOMAND8:
8080     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8081                                                X86::AND8ri, X86::MOV8rm,
8082                                                X86::LCMPXCHG8, X86::MOV8rr,
8083                                                X86::NOT8r, X86::AL,
8084                                                X86::GR8RegisterClass);
8085   case X86::ATOMOR8:
8086     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8087                                                X86::OR8ri, X86::MOV8rm,
8088                                                X86::LCMPXCHG8, X86::MOV8rr,
8089                                                X86::NOT8r, X86::AL,
8090                                                X86::GR8RegisterClass);
8091   case X86::ATOMXOR8:
8092     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8093                                                X86::XOR8ri, X86::MOV8rm,
8094                                                X86::LCMPXCHG8, X86::MOV8rr,
8095                                                X86::NOT8r, X86::AL,
8096                                                X86::GR8RegisterClass);
8097   case X86::ATOMNAND8:
8098     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8099                                                X86::AND8ri, X86::MOV8rm,
8100                                                X86::LCMPXCHG8, X86::MOV8rr,
8101                                                X86::NOT8r, X86::AL,
8102                                                X86::GR8RegisterClass, true);
8103   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8104   // This group is for 64-bit host.
8105   case X86::ATOMAND64:
8106     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8107                                                X86::AND64ri32, X86::MOV64rm,
8108                                                X86::LCMPXCHG64, X86::MOV64rr,
8109                                                X86::NOT64r, X86::RAX,
8110                                                X86::GR64RegisterClass);
8111   case X86::ATOMOR64:
8112     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8113                                                X86::OR64ri32, X86::MOV64rm,
8114                                                X86::LCMPXCHG64, X86::MOV64rr,
8115                                                X86::NOT64r, X86::RAX,
8116                                                X86::GR64RegisterClass);
8117   case X86::ATOMXOR64:
8118     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8119                                                X86::XOR64ri32, X86::MOV64rm,
8120                                                X86::LCMPXCHG64, X86::MOV64rr,
8121                                                X86::NOT64r, X86::RAX,
8122                                                X86::GR64RegisterClass);
8123   case X86::ATOMNAND64:
8124     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8125                                                X86::AND64ri32, X86::MOV64rm,
8126                                                X86::LCMPXCHG64, X86::MOV64rr,
8127                                                X86::NOT64r, X86::RAX,
8128                                                X86::GR64RegisterClass, true);
8129   case X86::ATOMMIN64:
8130     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8131   case X86::ATOMMAX64:
8132     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8133   case X86::ATOMUMIN64:
8134     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8135   case X86::ATOMUMAX64:
8136     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8137
8138   // This group does 64-bit operations on a 32-bit host.
8139   case X86::ATOMAND6432:
8140     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8141                                                X86::AND32rr, X86::AND32rr,
8142                                                X86::AND32ri, X86::AND32ri,
8143                                                false);
8144   case X86::ATOMOR6432:
8145     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8146                                                X86::OR32rr, X86::OR32rr,
8147                                                X86::OR32ri, X86::OR32ri,
8148                                                false);
8149   case X86::ATOMXOR6432:
8150     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8151                                                X86::XOR32rr, X86::XOR32rr,
8152                                                X86::XOR32ri, X86::XOR32ri,
8153                                                false);
8154   case X86::ATOMNAND6432:
8155     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8156                                                X86::AND32rr, X86::AND32rr,
8157                                                X86::AND32ri, X86::AND32ri,
8158                                                true);
8159   case X86::ATOMADD6432:
8160     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8161                                                X86::ADD32rr, X86::ADC32rr,
8162                                                X86::ADD32ri, X86::ADC32ri,
8163                                                false);
8164   case X86::ATOMSUB6432:
8165     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8166                                                X86::SUB32rr, X86::SBB32rr,
8167                                                X86::SUB32ri, X86::SBB32ri,
8168                                                false);
8169   case X86::ATOMSWAP6432:
8170     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8171                                                X86::MOV32rr, X86::MOV32rr,
8172                                                X86::MOV32ri, X86::MOV32ri,
8173                                                false);
8174   case X86::VASTART_SAVE_XMM_REGS:
8175     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8176   }
8177 }
8178
8179 //===----------------------------------------------------------------------===//
8180 //                           X86 Optimization Hooks
8181 //===----------------------------------------------------------------------===//
8182
8183 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8184                                                        const APInt &Mask,
8185                                                        APInt &KnownZero,
8186                                                        APInt &KnownOne,
8187                                                        const SelectionDAG &DAG,
8188                                                        unsigned Depth) const {
8189   unsigned Opc = Op.getOpcode();
8190   assert((Opc >= ISD::BUILTIN_OP_END ||
8191           Opc == ISD::INTRINSIC_WO_CHAIN ||
8192           Opc == ISD::INTRINSIC_W_CHAIN ||
8193           Opc == ISD::INTRINSIC_VOID) &&
8194          "Should use MaskedValueIsZero if you don't know whether Op"
8195          " is a target node!");
8196
8197   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8198   switch (Opc) {
8199   default: break;
8200   case X86ISD::ADD:
8201   case X86ISD::SUB:
8202   case X86ISD::SMUL:
8203   case X86ISD::UMUL:
8204   case X86ISD::INC:
8205   case X86ISD::DEC:
8206   case X86ISD::OR:
8207   case X86ISD::XOR:
8208   case X86ISD::AND:
8209     // These nodes' second result is a boolean.
8210     if (Op.getResNo() == 0)
8211       break;
8212     // Fallthrough
8213   case X86ISD::SETCC:
8214     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8215                                        Mask.getBitWidth() - 1);
8216     break;
8217   }
8218 }
8219
8220 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8221 /// node is a GlobalAddress + offset.
8222 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8223                                        GlobalValue* &GA, int64_t &Offset) const{
8224   if (N->getOpcode() == X86ISD::Wrapper) {
8225     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8226       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8227       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8228       return true;
8229     }
8230   }
8231   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8232 }
8233
8234 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
8235                                const TargetLowering &TLI) {
8236   GlobalValue *GV;
8237   int64_t Offset = 0;
8238   if (TLI.isGAPlusOffset(Base, GV, Offset))
8239     return (GV->getAlignment() >= N && (Offset % N) == 0);
8240   // DAG combine handles the stack object case.
8241   return false;
8242 }
8243
8244 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8245                                      EVT EltVT, LoadSDNode *&LDBase,
8246                                      unsigned &LastLoadedElt,
8247                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8248                                      const TargetLowering &TLI) {
8249   LDBase = NULL;
8250   LastLoadedElt = -1U;
8251   for (unsigned i = 0; i < NumElems; ++i) {
8252     if (N->getMaskElt(i) < 0) {
8253       if (!LDBase)
8254         return false;
8255       continue;
8256     }
8257
8258     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8259     if (!Elt.getNode() ||
8260         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8261       return false;
8262     if (!LDBase) {
8263       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8264         return false;
8265       LDBase = cast<LoadSDNode>(Elt.getNode());
8266       LastLoadedElt = i;
8267       continue;
8268     }
8269     if (Elt.getOpcode() == ISD::UNDEF)
8270       continue;
8271
8272     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8273     if (!TLI.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i, MFI))
8274       return false;
8275     LastLoadedElt = i;
8276   }
8277   return true;
8278 }
8279
8280 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8281 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8282 /// if the load addresses are consecutive, non-overlapping, and in the right
8283 /// order.  In the case of v2i64, it will see if it can rewrite the
8284 /// shuffle to be an appropriate build vector so it can take advantage of
8285 // performBuildVectorCombine.
8286 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8287                                      const TargetLowering &TLI) {
8288   DebugLoc dl = N->getDebugLoc();
8289   EVT VT = N->getValueType(0);
8290   EVT EltVT = VT.getVectorElementType();
8291   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8292   unsigned NumElems = VT.getVectorNumElements();
8293
8294   if (VT.getSizeInBits() != 128)
8295     return SDValue();
8296
8297   // Try to combine a vector_shuffle into a 128-bit load.
8298   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8299   LoadSDNode *LD = NULL;
8300   unsigned LastLoadedElt;
8301   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8302                                 MFI, TLI))
8303     return SDValue();
8304
8305   if (LastLoadedElt == NumElems - 1) {
8306     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
8307       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8308                          LD->getSrcValue(), LD->getSrcValueOffset(),
8309                          LD->isVolatile());
8310     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8311                        LD->getSrcValue(), LD->getSrcValueOffset(),
8312                        LD->isVolatile(), LD->getAlignment());
8313   } else if (NumElems == 4 && LastLoadedElt == 1) {
8314     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8315     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8316     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8317     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8318   }
8319   return SDValue();
8320 }
8321
8322 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8323 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8324                                     const X86Subtarget *Subtarget) {
8325   DebugLoc DL = N->getDebugLoc();
8326   SDValue Cond = N->getOperand(0);
8327   // Get the LHS/RHS of the select.
8328   SDValue LHS = N->getOperand(1);
8329   SDValue RHS = N->getOperand(2);
8330
8331   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8332   // instructions have the peculiarity that if either operand is a NaN,
8333   // they chose what we call the RHS operand (and as such are not symmetric).
8334   // It happens that this matches the semantics of the common C idiom
8335   // x<y?x:y and related forms, so we can recognize these cases.
8336   if (Subtarget->hasSSE2() &&
8337       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8338       Cond.getOpcode() == ISD::SETCC) {
8339     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8340
8341     unsigned Opcode = 0;
8342     // Check for x CC y ? x : y.
8343     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8344       switch (CC) {
8345       default: break;
8346       case ISD::SETULT:
8347         // This can be a min if we can prove that at least one of the operands
8348         // is not a nan.
8349         if (!FiniteOnlyFPMath()) {
8350           if (DAG.isKnownNeverNaN(RHS)) {
8351             // Put the potential NaN in the RHS so that SSE will preserve it.
8352             std::swap(LHS, RHS);
8353           } else if (!DAG.isKnownNeverNaN(LHS))
8354             break;
8355         }
8356         Opcode = X86ISD::FMIN;
8357         break;
8358       case ISD::SETOLE:
8359         // This can be a min if we can prove that at least one of the operands
8360         // is not a nan.
8361         if (!FiniteOnlyFPMath()) {
8362           if (DAG.isKnownNeverNaN(LHS)) {
8363             // Put the potential NaN in the RHS so that SSE will preserve it.
8364             std::swap(LHS, RHS);
8365           } else if (!DAG.isKnownNeverNaN(RHS))
8366             break;
8367         }
8368         Opcode = X86ISD::FMIN;
8369         break;
8370       case ISD::SETULE:
8371         // This can be a min, but if either operand is a NaN we need it to
8372         // preserve the original LHS.
8373         std::swap(LHS, RHS);
8374       case ISD::SETOLT:
8375       case ISD::SETLT:
8376       case ISD::SETLE:
8377         Opcode = X86ISD::FMIN;
8378         break;
8379
8380       case ISD::SETOGE:
8381         // This can be a max if we can prove that at least one of the operands
8382         // is not a nan.
8383         if (!FiniteOnlyFPMath()) {
8384           if (DAG.isKnownNeverNaN(LHS)) {
8385             // Put the potential NaN in the RHS so that SSE will preserve it.
8386             std::swap(LHS, RHS);
8387           } else if (!DAG.isKnownNeverNaN(RHS))
8388             break;
8389         }
8390         Opcode = X86ISD::FMAX;
8391         break;
8392       case ISD::SETUGT:
8393         // This can be a max if we can prove that at least one of the operands
8394         // is not a nan.
8395         if (!FiniteOnlyFPMath()) {
8396           if (DAG.isKnownNeverNaN(RHS)) {
8397             // Put the potential NaN in the RHS so that SSE will preserve it.
8398             std::swap(LHS, RHS);
8399           } else if (!DAG.isKnownNeverNaN(LHS))
8400             break;
8401         }
8402         Opcode = X86ISD::FMAX;
8403         break;
8404       case ISD::SETUGE:
8405         // This can be a max, but if either operand is a NaN we need it to
8406         // preserve the original LHS.
8407         std::swap(LHS, RHS);
8408       case ISD::SETOGT:
8409       case ISD::SETGT:
8410       case ISD::SETGE:
8411         Opcode = X86ISD::FMAX;
8412         break;
8413       }
8414     // Check for x CC y ? y : x -- a min/max with reversed arms.
8415     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8416       switch (CC) {
8417       default: break;
8418       case ISD::SETOGE:
8419         // This can be a min if we can prove that at least one of the operands
8420         // is not a nan.
8421         if (!FiniteOnlyFPMath()) {
8422           if (DAG.isKnownNeverNaN(RHS)) {
8423             // Put the potential NaN in the RHS so that SSE will preserve it.
8424             std::swap(LHS, RHS);
8425           } else if (!DAG.isKnownNeverNaN(LHS))
8426             break;
8427         }
8428         Opcode = X86ISD::FMIN;
8429         break;
8430       case ISD::SETUGT:
8431         // This can be a min if we can prove that at least one of the operands
8432         // is not a nan.
8433         if (!FiniteOnlyFPMath()) {
8434           if (DAG.isKnownNeverNaN(LHS)) {
8435             // Put the potential NaN in the RHS so that SSE will preserve it.
8436             std::swap(LHS, RHS);
8437           } else if (!DAG.isKnownNeverNaN(RHS))
8438             break;
8439         }
8440         Opcode = X86ISD::FMIN;
8441         break;
8442       case ISD::SETUGE:
8443         // This can be a min, but if either operand is a NaN we need it to
8444         // preserve the original LHS.
8445         std::swap(LHS, RHS);
8446       case ISD::SETOGT:
8447       case ISD::SETGT:
8448       case ISD::SETGE:
8449         Opcode = X86ISD::FMIN;
8450         break;
8451
8452       case ISD::SETULT:
8453         // This can be a max if we can prove that at least one of the operands
8454         // is not a nan.
8455         if (!FiniteOnlyFPMath()) {
8456           if (DAG.isKnownNeverNaN(LHS)) {
8457             // Put the potential NaN in the RHS so that SSE will preserve it.
8458             std::swap(LHS, RHS);
8459           } else if (!DAG.isKnownNeverNaN(RHS))
8460             break;
8461         }
8462         Opcode = X86ISD::FMAX;
8463         break;
8464       case ISD::SETOLE:
8465         // This can be a max if we can prove that at least one of the operands
8466         // is not a nan.
8467         if (!FiniteOnlyFPMath()) {
8468           if (DAG.isKnownNeverNaN(RHS)) {
8469             // Put the potential NaN in the RHS so that SSE will preserve it.
8470             std::swap(LHS, RHS);
8471           } else if (!DAG.isKnownNeverNaN(LHS))
8472             break;
8473         }
8474         Opcode = X86ISD::FMAX;
8475         break;
8476       case ISD::SETULE:
8477         // This can be a max, but if either operand is a NaN we need it to
8478         // preserve the original LHS.
8479         std::swap(LHS, RHS);
8480       case ISD::SETOLT:
8481       case ISD::SETLT:
8482       case ISD::SETLE:
8483         Opcode = X86ISD::FMAX;
8484         break;
8485       }
8486     }
8487
8488     if (Opcode)
8489       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8490   }
8491
8492   // If this is a select between two integer constants, try to do some
8493   // optimizations.
8494   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8495     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8496       // Don't do this for crazy integer types.
8497       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8498         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8499         // so that TrueC (the true value) is larger than FalseC.
8500         bool NeedsCondInvert = false;
8501
8502         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8503             // Efficiently invertible.
8504             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8505              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8506               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8507           NeedsCondInvert = true;
8508           std::swap(TrueC, FalseC);
8509         }
8510
8511         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8512         if (FalseC->getAPIntValue() == 0 &&
8513             TrueC->getAPIntValue().isPowerOf2()) {
8514           if (NeedsCondInvert) // Invert the condition if needed.
8515             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8516                                DAG.getConstant(1, Cond.getValueType()));
8517
8518           // Zero extend the condition if needed.
8519           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8520
8521           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8522           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8523                              DAG.getConstant(ShAmt, MVT::i8));
8524         }
8525
8526         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8527         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8528           if (NeedsCondInvert) // Invert the condition if needed.
8529             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8530                                DAG.getConstant(1, Cond.getValueType()));
8531
8532           // Zero extend the condition if needed.
8533           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8534                              FalseC->getValueType(0), Cond);
8535           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8536                              SDValue(FalseC, 0));
8537         }
8538
8539         // Optimize cases that will turn into an LEA instruction.  This requires
8540         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8541         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8542           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8543           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8544
8545           bool isFastMultiplier = false;
8546           if (Diff < 10) {
8547             switch ((unsigned char)Diff) {
8548               default: break;
8549               case 1:  // result = add base, cond
8550               case 2:  // result = lea base(    , cond*2)
8551               case 3:  // result = lea base(cond, cond*2)
8552               case 4:  // result = lea base(    , cond*4)
8553               case 5:  // result = lea base(cond, cond*4)
8554               case 8:  // result = lea base(    , cond*8)
8555               case 9:  // result = lea base(cond, cond*8)
8556                 isFastMultiplier = true;
8557                 break;
8558             }
8559           }
8560
8561           if (isFastMultiplier) {
8562             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8563             if (NeedsCondInvert) // Invert the condition if needed.
8564               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8565                                  DAG.getConstant(1, Cond.getValueType()));
8566
8567             // Zero extend the condition if needed.
8568             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8569                                Cond);
8570             // Scale the condition by the difference.
8571             if (Diff != 1)
8572               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8573                                  DAG.getConstant(Diff, Cond.getValueType()));
8574
8575             // Add the base if non-zero.
8576             if (FalseC->getAPIntValue() != 0)
8577               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8578                                  SDValue(FalseC, 0));
8579             return Cond;
8580           }
8581         }
8582       }
8583   }
8584
8585   return SDValue();
8586 }
8587
8588 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8589 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8590                                   TargetLowering::DAGCombinerInfo &DCI) {
8591   DebugLoc DL = N->getDebugLoc();
8592
8593   // If the flag operand isn't dead, don't touch this CMOV.
8594   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8595     return SDValue();
8596
8597   // If this is a select between two integer constants, try to do some
8598   // optimizations.  Note that the operands are ordered the opposite of SELECT
8599   // operands.
8600   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8601     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8602       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8603       // larger than FalseC (the false value).
8604       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8605
8606       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8607         CC = X86::GetOppositeBranchCondition(CC);
8608         std::swap(TrueC, FalseC);
8609       }
8610
8611       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8612       // This is efficient for any integer data type (including i8/i16) and
8613       // shift amount.
8614       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8615         SDValue Cond = N->getOperand(3);
8616         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8617                            DAG.getConstant(CC, MVT::i8), Cond);
8618
8619         // Zero extend the condition if needed.
8620         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8621
8622         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8623         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8624                            DAG.getConstant(ShAmt, MVT::i8));
8625         if (N->getNumValues() == 2)  // Dead flag value?
8626           return DCI.CombineTo(N, Cond, SDValue());
8627         return Cond;
8628       }
8629
8630       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8631       // for any integer data type, including i8/i16.
8632       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8633         SDValue Cond = N->getOperand(3);
8634         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8635                            DAG.getConstant(CC, MVT::i8), Cond);
8636
8637         // Zero extend the condition if needed.
8638         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8639                            FalseC->getValueType(0), Cond);
8640         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8641                            SDValue(FalseC, 0));
8642
8643         if (N->getNumValues() == 2)  // Dead flag value?
8644           return DCI.CombineTo(N, Cond, SDValue());
8645         return Cond;
8646       }
8647
8648       // Optimize cases that will turn into an LEA instruction.  This requires
8649       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8650       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8651         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8652         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8653
8654         bool isFastMultiplier = false;
8655         if (Diff < 10) {
8656           switch ((unsigned char)Diff) {
8657           default: break;
8658           case 1:  // result = add base, cond
8659           case 2:  // result = lea base(    , cond*2)
8660           case 3:  // result = lea base(cond, cond*2)
8661           case 4:  // result = lea base(    , cond*4)
8662           case 5:  // result = lea base(cond, cond*4)
8663           case 8:  // result = lea base(    , cond*8)
8664           case 9:  // result = lea base(cond, cond*8)
8665             isFastMultiplier = true;
8666             break;
8667           }
8668         }
8669
8670         if (isFastMultiplier) {
8671           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8672           SDValue Cond = N->getOperand(3);
8673           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8674                              DAG.getConstant(CC, MVT::i8), Cond);
8675           // Zero extend the condition if needed.
8676           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8677                              Cond);
8678           // Scale the condition by the difference.
8679           if (Diff != 1)
8680             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8681                                DAG.getConstant(Diff, Cond.getValueType()));
8682
8683           // Add the base if non-zero.
8684           if (FalseC->getAPIntValue() != 0)
8685             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8686                                SDValue(FalseC, 0));
8687           if (N->getNumValues() == 2)  // Dead flag value?
8688             return DCI.CombineTo(N, Cond, SDValue());
8689           return Cond;
8690         }
8691       }
8692     }
8693   }
8694   return SDValue();
8695 }
8696
8697
8698 /// PerformMulCombine - Optimize a single multiply with constant into two
8699 /// in order to implement it with two cheaper instructions, e.g.
8700 /// LEA + SHL, LEA + LEA.
8701 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8702                                  TargetLowering::DAGCombinerInfo &DCI) {
8703   if (DAG.getMachineFunction().
8704       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8705     return SDValue();
8706
8707   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8708     return SDValue();
8709
8710   EVT VT = N->getValueType(0);
8711   if (VT != MVT::i64)
8712     return SDValue();
8713
8714   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8715   if (!C)
8716     return SDValue();
8717   uint64_t MulAmt = C->getZExtValue();
8718   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8719     return SDValue();
8720
8721   uint64_t MulAmt1 = 0;
8722   uint64_t MulAmt2 = 0;
8723   if ((MulAmt % 9) == 0) {
8724     MulAmt1 = 9;
8725     MulAmt2 = MulAmt / 9;
8726   } else if ((MulAmt % 5) == 0) {
8727     MulAmt1 = 5;
8728     MulAmt2 = MulAmt / 5;
8729   } else if ((MulAmt % 3) == 0) {
8730     MulAmt1 = 3;
8731     MulAmt2 = MulAmt / 3;
8732   }
8733   if (MulAmt2 &&
8734       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8735     DebugLoc DL = N->getDebugLoc();
8736
8737     if (isPowerOf2_64(MulAmt2) &&
8738         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8739       // If second multiplifer is pow2, issue it first. We want the multiply by
8740       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8741       // is an add.
8742       std::swap(MulAmt1, MulAmt2);
8743
8744     SDValue NewMul;
8745     if (isPowerOf2_64(MulAmt1))
8746       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8747                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8748     else
8749       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8750                            DAG.getConstant(MulAmt1, VT));
8751
8752     if (isPowerOf2_64(MulAmt2))
8753       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8754                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8755     else
8756       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8757                            DAG.getConstant(MulAmt2, VT));
8758
8759     // Do not add new nodes to DAG combiner worklist.
8760     DCI.CombineTo(N, NewMul, false);
8761   }
8762   return SDValue();
8763 }
8764
8765
8766 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8767 ///                       when possible.
8768 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8769                                    const X86Subtarget *Subtarget) {
8770   // On X86 with SSE2 support, we can transform this to a vector shift if
8771   // all elements are shifted by the same amount.  We can't do this in legalize
8772   // because the a constant vector is typically transformed to a constant pool
8773   // so we have no knowledge of the shift amount.
8774   if (!Subtarget->hasSSE2())
8775     return SDValue();
8776
8777   EVT VT = N->getValueType(0);
8778   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8779     return SDValue();
8780
8781   SDValue ShAmtOp = N->getOperand(1);
8782   EVT EltVT = VT.getVectorElementType();
8783   DebugLoc DL = N->getDebugLoc();
8784   SDValue BaseShAmt = SDValue();
8785   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8786     unsigned NumElts = VT.getVectorNumElements();
8787     unsigned i = 0;
8788     for (; i != NumElts; ++i) {
8789       SDValue Arg = ShAmtOp.getOperand(i);
8790       if (Arg.getOpcode() == ISD::UNDEF) continue;
8791       BaseShAmt = Arg;
8792       break;
8793     }
8794     for (; i != NumElts; ++i) {
8795       SDValue Arg = ShAmtOp.getOperand(i);
8796       if (Arg.getOpcode() == ISD::UNDEF) continue;
8797       if (Arg != BaseShAmt) {
8798         return SDValue();
8799       }
8800     }
8801   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8802              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8803     SDValue InVec = ShAmtOp.getOperand(0);
8804     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8805       unsigned NumElts = InVec.getValueType().getVectorNumElements();
8806       unsigned i = 0;
8807       for (; i != NumElts; ++i) {
8808         SDValue Arg = InVec.getOperand(i);
8809         if (Arg.getOpcode() == ISD::UNDEF) continue;
8810         BaseShAmt = Arg;
8811         break;
8812       }
8813     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
8814        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
8815          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
8816          if (C->getZExtValue() == SplatIdx)
8817            BaseShAmt = InVec.getOperand(1);
8818        }
8819     }
8820     if (BaseShAmt.getNode() == 0)
8821       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8822                               DAG.getIntPtrConstant(0));
8823   } else
8824     return SDValue();
8825
8826   // The shift amount is an i32.
8827   if (EltVT.bitsGT(MVT::i32))
8828     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8829   else if (EltVT.bitsLT(MVT::i32))
8830     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
8831
8832   // The shift amount is identical so we can do a vector shift.
8833   SDValue  ValOp = N->getOperand(0);
8834   switch (N->getOpcode()) {
8835   default:
8836     llvm_unreachable("Unknown shift opcode!");
8837     break;
8838   case ISD::SHL:
8839     if (VT == MVT::v2i64)
8840       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8841                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8842                          ValOp, BaseShAmt);
8843     if (VT == MVT::v4i32)
8844       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8845                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8846                          ValOp, BaseShAmt);
8847     if (VT == MVT::v8i16)
8848       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8849                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8850                          ValOp, BaseShAmt);
8851     break;
8852   case ISD::SRA:
8853     if (VT == MVT::v4i32)
8854       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8855                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8856                          ValOp, BaseShAmt);
8857     if (VT == MVT::v8i16)
8858       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8859                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8860                          ValOp, BaseShAmt);
8861     break;
8862   case ISD::SRL:
8863     if (VT == MVT::v2i64)
8864       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8865                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8866                          ValOp, BaseShAmt);
8867     if (VT == MVT::v4i32)
8868       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8869                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8870                          ValOp, BaseShAmt);
8871     if (VT ==  MVT::v8i16)
8872       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8873                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8874                          ValOp, BaseShAmt);
8875     break;
8876   }
8877   return SDValue();
8878 }
8879
8880 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8881 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8882                                    const X86Subtarget *Subtarget) {
8883   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8884   // the FP state in cases where an emms may be missing.
8885   // A preferable solution to the general problem is to figure out the right
8886   // places to insert EMMS.  This qualifies as a quick hack.
8887
8888   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8889   StoreSDNode *St = cast<StoreSDNode>(N);
8890   EVT VT = St->getValue().getValueType();
8891   if (VT.getSizeInBits() != 64)
8892     return SDValue();
8893
8894   const Function *F = DAG.getMachineFunction().getFunction();
8895   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8896   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8897     && Subtarget->hasSSE2();
8898   if ((VT.isVector() ||
8899        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8900       isa<LoadSDNode>(St->getValue()) &&
8901       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8902       St->getChain().hasOneUse() && !St->isVolatile()) {
8903     SDNode* LdVal = St->getValue().getNode();
8904     LoadSDNode *Ld = 0;
8905     int TokenFactorIndex = -1;
8906     SmallVector<SDValue, 8> Ops;
8907     SDNode* ChainVal = St->getChain().getNode();
8908     // Must be a store of a load.  We currently handle two cases:  the load
8909     // is a direct child, and it's under an intervening TokenFactor.  It is
8910     // possible to dig deeper under nested TokenFactors.
8911     if (ChainVal == LdVal)
8912       Ld = cast<LoadSDNode>(St->getChain());
8913     else if (St->getValue().hasOneUse() &&
8914              ChainVal->getOpcode() == ISD::TokenFactor) {
8915       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8916         if (ChainVal->getOperand(i).getNode() == LdVal) {
8917           TokenFactorIndex = i;
8918           Ld = cast<LoadSDNode>(St->getValue());
8919         } else
8920           Ops.push_back(ChainVal->getOperand(i));
8921       }
8922     }
8923
8924     if (!Ld || !ISD::isNormalLoad(Ld))
8925       return SDValue();
8926
8927     // If this is not the MMX case, i.e. we are just turning i64 load/store
8928     // into f64 load/store, avoid the transformation if there are multiple
8929     // uses of the loaded value.
8930     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8931       return SDValue();
8932
8933     DebugLoc LdDL = Ld->getDebugLoc();
8934     DebugLoc StDL = N->getDebugLoc();
8935     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8936     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8937     // pair instead.
8938     if (Subtarget->is64Bit() || F64IsLegal) {
8939       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8940       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8941                                   Ld->getBasePtr(), Ld->getSrcValue(),
8942                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8943                                   Ld->getAlignment());
8944       SDValue NewChain = NewLd.getValue(1);
8945       if (TokenFactorIndex != -1) {
8946         Ops.push_back(NewChain);
8947         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8948                                Ops.size());
8949       }
8950       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8951                           St->getSrcValue(), St->getSrcValueOffset(),
8952                           St->isVolatile(), St->getAlignment());
8953     }
8954
8955     // Otherwise, lower to two pairs of 32-bit loads / stores.
8956     SDValue LoAddr = Ld->getBasePtr();
8957     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8958                                  DAG.getConstant(4, MVT::i32));
8959
8960     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8961                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8962                                Ld->isVolatile(), Ld->getAlignment());
8963     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8964                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8965                                Ld->isVolatile(),
8966                                MinAlign(Ld->getAlignment(), 4));
8967
8968     SDValue NewChain = LoLd.getValue(1);
8969     if (TokenFactorIndex != -1) {
8970       Ops.push_back(LoLd);
8971       Ops.push_back(HiLd);
8972       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8973                              Ops.size());
8974     }
8975
8976     LoAddr = St->getBasePtr();
8977     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8978                          DAG.getConstant(4, MVT::i32));
8979
8980     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8981                                 St->getSrcValue(), St->getSrcValueOffset(),
8982                                 St->isVolatile(), St->getAlignment());
8983     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8984                                 St->getSrcValue(),
8985                                 St->getSrcValueOffset() + 4,
8986                                 St->isVolatile(),
8987                                 MinAlign(St->getAlignment(), 4));
8988     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8989   }
8990   return SDValue();
8991 }
8992
8993 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8994 /// X86ISD::FXOR nodes.
8995 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8996   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8997   // F[X]OR(0.0, x) -> x
8998   // F[X]OR(x, 0.0) -> x
8999   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9000     if (C->getValueAPF().isPosZero())
9001       return N->getOperand(1);
9002   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9003     if (C->getValueAPF().isPosZero())
9004       return N->getOperand(0);
9005   return SDValue();
9006 }
9007
9008 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9009 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9010   // FAND(0.0, x) -> 0.0
9011   // FAND(x, 0.0) -> 0.0
9012   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9013     if (C->getValueAPF().isPosZero())
9014       return N->getOperand(0);
9015   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9016     if (C->getValueAPF().isPosZero())
9017       return N->getOperand(1);
9018   return SDValue();
9019 }
9020
9021 static SDValue PerformBTCombine(SDNode *N,
9022                                 SelectionDAG &DAG,
9023                                 TargetLowering::DAGCombinerInfo &DCI) {
9024   // BT ignores high bits in the bit index operand.
9025   SDValue Op1 = N->getOperand(1);
9026   if (Op1.hasOneUse()) {
9027     unsigned BitWidth = Op1.getValueSizeInBits();
9028     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9029     APInt KnownZero, KnownOne;
9030     TargetLowering::TargetLoweringOpt TLO(DAG);
9031     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9032     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9033         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9034       DCI.CommitTargetLoweringOpt(TLO);
9035   }
9036   return SDValue();
9037 }
9038
9039 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9040   SDValue Op = N->getOperand(0);
9041   if (Op.getOpcode() == ISD::BIT_CONVERT)
9042     Op = Op.getOperand(0);
9043   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9044   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9045       VT.getVectorElementType().getSizeInBits() ==
9046       OpVT.getVectorElementType().getSizeInBits()) {
9047     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9048   }
9049   return SDValue();
9050 }
9051
9052 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9053 // Locked instructions, in turn, have implicit fence semantics (all memory
9054 // operations are flushed before issuing the locked instruction, and the
9055 // are not buffered), so we can fold away the common pattern of
9056 // fence-atomic-fence.
9057 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9058   SDValue atomic = N->getOperand(0);
9059   switch (atomic.getOpcode()) {
9060     case ISD::ATOMIC_CMP_SWAP:
9061     case ISD::ATOMIC_SWAP:
9062     case ISD::ATOMIC_LOAD_ADD:
9063     case ISD::ATOMIC_LOAD_SUB:
9064     case ISD::ATOMIC_LOAD_AND:
9065     case ISD::ATOMIC_LOAD_OR:
9066     case ISD::ATOMIC_LOAD_XOR:
9067     case ISD::ATOMIC_LOAD_NAND:
9068     case ISD::ATOMIC_LOAD_MIN:
9069     case ISD::ATOMIC_LOAD_MAX:
9070     case ISD::ATOMIC_LOAD_UMIN:
9071     case ISD::ATOMIC_LOAD_UMAX:
9072       break;
9073     default:
9074       return SDValue();
9075   }
9076
9077   SDValue fence = atomic.getOperand(0);
9078   if (fence.getOpcode() != ISD::MEMBARRIER)
9079     return SDValue();
9080
9081   switch (atomic.getOpcode()) {
9082     case ISD::ATOMIC_CMP_SWAP:
9083       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9084                                     atomic.getOperand(1), atomic.getOperand(2),
9085                                     atomic.getOperand(3));
9086     case ISD::ATOMIC_SWAP:
9087     case ISD::ATOMIC_LOAD_ADD:
9088     case ISD::ATOMIC_LOAD_SUB:
9089     case ISD::ATOMIC_LOAD_AND:
9090     case ISD::ATOMIC_LOAD_OR:
9091     case ISD::ATOMIC_LOAD_XOR:
9092     case ISD::ATOMIC_LOAD_NAND:
9093     case ISD::ATOMIC_LOAD_MIN:
9094     case ISD::ATOMIC_LOAD_MAX:
9095     case ISD::ATOMIC_LOAD_UMIN:
9096     case ISD::ATOMIC_LOAD_UMAX:
9097       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9098                                     atomic.getOperand(1), atomic.getOperand(2));
9099     default:
9100       return SDValue();
9101   }
9102 }
9103
9104 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9105                                              DAGCombinerInfo &DCI) const {
9106   SelectionDAG &DAG = DCI.DAG;
9107   switch (N->getOpcode()) {
9108   default: break;
9109   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9110   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9111   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9112   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9113   case ISD::SHL:
9114   case ISD::SRA:
9115   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9116   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9117   case X86ISD::FXOR:
9118   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9119   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9120   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9121   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9122   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9123   }
9124
9125   return SDValue();
9126 }
9127
9128 //===----------------------------------------------------------------------===//
9129 //                           X86 Inline Assembly Support
9130 //===----------------------------------------------------------------------===//
9131
9132 static bool LowerToBSwap(CallInst *CI) {
9133   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9134   // we will turn this bswap into something that will be lowered to logical ops
9135   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9136   // so don't worry about this.
9137
9138   // Verify this is a simple bswap.
9139   if (CI->getNumOperands() != 2 ||
9140       CI->getType() != CI->getOperand(1)->getType() ||
9141       !CI->getType()->isInteger())
9142     return false;
9143
9144   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9145   if (!Ty || Ty->getBitWidth() % 16 != 0)
9146     return false;
9147
9148   // Okay, we can do this xform, do so now.
9149   const Type *Tys[] = { Ty };
9150   Module *M = CI->getParent()->getParent()->getParent();
9151   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9152
9153   Value *Op = CI->getOperand(1);
9154   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9155
9156   CI->replaceAllUsesWith(Op);
9157   CI->eraseFromParent();
9158   return true;
9159 }
9160
9161 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9162   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9163   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9164
9165   std::string AsmStr = IA->getAsmString();
9166
9167   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9168   std::vector<std::string> AsmPieces;
9169   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9170
9171   switch (AsmPieces.size()) {
9172   default: return false;
9173   case 1:
9174     AsmStr = AsmPieces[0];
9175     AsmPieces.clear();
9176     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9177
9178     // bswap $0
9179     if (AsmPieces.size() == 2 &&
9180         (AsmPieces[0] == "bswap" ||
9181          AsmPieces[0] == "bswapq" ||
9182          AsmPieces[0] == "bswapl") &&
9183         (AsmPieces[1] == "$0" ||
9184          AsmPieces[1] == "${0:q}")) {
9185       // No need to check constraints, nothing other than the equivalent of
9186       // "=r,0" would be valid here.
9187       return LowerToBSwap(CI);
9188     }
9189     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9190     if (CI->getType() == Type::getInt16Ty(CI->getContext()) &&
9191         AsmPieces.size() == 3 &&
9192         AsmPieces[0] == "rorw" &&
9193         AsmPieces[1] == "$$8," &&
9194         AsmPieces[2] == "${0:w}" &&
9195         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9196       return LowerToBSwap(CI);
9197     }
9198     break;
9199   case 3:
9200     if (CI->getType() == Type::getInt64Ty(CI->getContext()) &&
9201         Constraints.size() >= 2 &&
9202         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9203         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9204       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9205       std::vector<std::string> Words;
9206       SplitString(AsmPieces[0], Words, " \t");
9207       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9208         Words.clear();
9209         SplitString(AsmPieces[1], Words, " \t");
9210         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9211           Words.clear();
9212           SplitString(AsmPieces[2], Words, " \t,");
9213           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9214               Words[2] == "%edx") {
9215             return LowerToBSwap(CI);
9216           }
9217         }
9218       }
9219     }
9220     break;
9221   }
9222   return false;
9223 }
9224
9225
9226
9227 /// getConstraintType - Given a constraint letter, return the type of
9228 /// constraint it is for this target.
9229 X86TargetLowering::ConstraintType
9230 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9231   if (Constraint.size() == 1) {
9232     switch (Constraint[0]) {
9233     case 'A':
9234       return C_Register;
9235     case 'f':
9236     case 'r':
9237     case 'R':
9238     case 'l':
9239     case 'q':
9240     case 'Q':
9241     case 'x':
9242     case 'y':
9243     case 'Y':
9244       return C_RegisterClass;
9245     case 'e':
9246     case 'Z':
9247       return C_Other;
9248     default:
9249       break;
9250     }
9251   }
9252   return TargetLowering::getConstraintType(Constraint);
9253 }
9254
9255 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9256 /// with another that has more specific requirements based on the type of the
9257 /// corresponding operand.
9258 const char *X86TargetLowering::
9259 LowerXConstraint(EVT ConstraintVT) const {
9260   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9261   // 'f' like normal targets.
9262   if (ConstraintVT.isFloatingPoint()) {
9263     if (Subtarget->hasSSE2())
9264       return "Y";
9265     if (Subtarget->hasSSE1())
9266       return "x";
9267   }
9268
9269   return TargetLowering::LowerXConstraint(ConstraintVT);
9270 }
9271
9272 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9273 /// vector.  If it is invalid, don't add anything to Ops.
9274 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9275                                                      char Constraint,
9276                                                      bool hasMemory,
9277                                                      std::vector<SDValue>&Ops,
9278                                                      SelectionDAG &DAG) const {
9279   SDValue Result(0, 0);
9280
9281   switch (Constraint) {
9282   default: break;
9283   case 'I':
9284     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9285       if (C->getZExtValue() <= 31) {
9286         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9287         break;
9288       }
9289     }
9290     return;
9291   case 'J':
9292     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9293       if (C->getZExtValue() <= 63) {
9294         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9295         break;
9296       }
9297     }
9298     return;
9299   case 'K':
9300     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9301       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9302         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9303         break;
9304       }
9305     }
9306     return;
9307   case 'N':
9308     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9309       if (C->getZExtValue() <= 255) {
9310         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9311         break;
9312       }
9313     }
9314     return;
9315   case 'e': {
9316     // 32-bit signed value
9317     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9318       const ConstantInt *CI = C->getConstantIntValue();
9319       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9320                                   C->getSExtValue())) {
9321         // Widen to 64 bits here to get it sign extended.
9322         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9323         break;
9324       }
9325     // FIXME gcc accepts some relocatable values here too, but only in certain
9326     // memory models; it's complicated.
9327     }
9328     return;
9329   }
9330   case 'Z': {
9331     // 32-bit unsigned value
9332     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9333       const ConstantInt *CI = C->getConstantIntValue();
9334       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9335                                   C->getZExtValue())) {
9336         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9337         break;
9338       }
9339     }
9340     // FIXME gcc accepts some relocatable values here too, but only in certain
9341     // memory models; it's complicated.
9342     return;
9343   }
9344   case 'i': {
9345     // Literal immediates are always ok.
9346     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9347       // Widen to 64 bits here to get it sign extended.
9348       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9349       break;
9350     }
9351
9352     // If we are in non-pic codegen mode, we allow the address of a global (with
9353     // an optional displacement) to be used with 'i'.
9354     GlobalAddressSDNode *GA = 0;
9355     int64_t Offset = 0;
9356
9357     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9358     while (1) {
9359       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9360         Offset += GA->getOffset();
9361         break;
9362       } else if (Op.getOpcode() == ISD::ADD) {
9363         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9364           Offset += C->getZExtValue();
9365           Op = Op.getOperand(0);
9366           continue;
9367         }
9368       } else if (Op.getOpcode() == ISD::SUB) {
9369         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9370           Offset += -C->getZExtValue();
9371           Op = Op.getOperand(0);
9372           continue;
9373         }
9374       }
9375
9376       // Otherwise, this isn't something we can handle, reject it.
9377       return;
9378     }
9379
9380     GlobalValue *GV = GA->getGlobal();
9381     // If we require an extra load to get this address, as in PIC mode, we
9382     // can't accept it.
9383     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9384                                                         getTargetMachine())))
9385       return;
9386
9387     if (hasMemory)
9388       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9389     else
9390       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9391     Result = Op;
9392     break;
9393   }
9394   }
9395
9396   if (Result.getNode()) {
9397     Ops.push_back(Result);
9398     return;
9399   }
9400   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9401                                                       Ops, DAG);
9402 }
9403
9404 std::vector<unsigned> X86TargetLowering::
9405 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9406                                   EVT VT) const {
9407   if (Constraint.size() == 1) {
9408     // FIXME: not handling fp-stack yet!
9409     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9410     default: break;  // Unknown constraint letter
9411     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9412       if (Subtarget->is64Bit()) {
9413         if (VT == MVT::i32)
9414           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9415                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9416                                        X86::R10D,X86::R11D,X86::R12D,
9417                                        X86::R13D,X86::R14D,X86::R15D,
9418                                        X86::EBP, X86::ESP, 0);
9419         else if (VT == MVT::i16)
9420           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9421                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9422                                        X86::R10W,X86::R11W,X86::R12W,
9423                                        X86::R13W,X86::R14W,X86::R15W,
9424                                        X86::BP,  X86::SP, 0);
9425         else if (VT == MVT::i8)
9426           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9427                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9428                                        X86::R10B,X86::R11B,X86::R12B,
9429                                        X86::R13B,X86::R14B,X86::R15B,
9430                                        X86::BPL, X86::SPL, 0);
9431
9432         else if (VT == MVT::i64)
9433           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9434                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9435                                        X86::R10, X86::R11, X86::R12,
9436                                        X86::R13, X86::R14, X86::R15,
9437                                        X86::RBP, X86::RSP, 0);
9438
9439         break;
9440       }
9441       // 32-bit fallthrough
9442     case 'Q':   // Q_REGS
9443       if (VT == MVT::i32)
9444         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9445       else if (VT == MVT::i16)
9446         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9447       else if (VT == MVT::i8)
9448         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9449       else if (VT == MVT::i64)
9450         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9451       break;
9452     }
9453   }
9454
9455   return std::vector<unsigned>();
9456 }
9457
9458 std::pair<unsigned, const TargetRegisterClass*>
9459 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9460                                                 EVT VT) const {
9461   // First, see if this is a constraint that directly corresponds to an LLVM
9462   // register class.
9463   if (Constraint.size() == 1) {
9464     // GCC Constraint Letters
9465     switch (Constraint[0]) {
9466     default: break;
9467     case 'r':   // GENERAL_REGS
9468     case 'l':   // INDEX_REGS
9469       if (VT == MVT::i8)
9470         return std::make_pair(0U, X86::GR8RegisterClass);
9471       if (VT == MVT::i16)
9472         return std::make_pair(0U, X86::GR16RegisterClass);
9473       if (VT == MVT::i32 || !Subtarget->is64Bit())
9474         return std::make_pair(0U, X86::GR32RegisterClass);
9475       return std::make_pair(0U, X86::GR64RegisterClass);
9476     case 'R':   // LEGACY_REGS
9477       if (VT == MVT::i8)
9478         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9479       if (VT == MVT::i16)
9480         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9481       if (VT == MVT::i32 || !Subtarget->is64Bit())
9482         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9483       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9484     case 'f':  // FP Stack registers.
9485       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9486       // value to the correct fpstack register class.
9487       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9488         return std::make_pair(0U, X86::RFP32RegisterClass);
9489       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9490         return std::make_pair(0U, X86::RFP64RegisterClass);
9491       return std::make_pair(0U, X86::RFP80RegisterClass);
9492     case 'y':   // MMX_REGS if MMX allowed.
9493       if (!Subtarget->hasMMX()) break;
9494       return std::make_pair(0U, X86::VR64RegisterClass);
9495     case 'Y':   // SSE_REGS if SSE2 allowed
9496       if (!Subtarget->hasSSE2()) break;
9497       // FALL THROUGH.
9498     case 'x':   // SSE_REGS if SSE1 allowed
9499       if (!Subtarget->hasSSE1()) break;
9500
9501       switch (VT.getSimpleVT().SimpleTy) {
9502       default: break;
9503       // Scalar SSE types.
9504       case MVT::f32:
9505       case MVT::i32:
9506         return std::make_pair(0U, X86::FR32RegisterClass);
9507       case MVT::f64:
9508       case MVT::i64:
9509         return std::make_pair(0U, X86::FR64RegisterClass);
9510       // Vector types.
9511       case MVT::v16i8:
9512       case MVT::v8i16:
9513       case MVT::v4i32:
9514       case MVT::v2i64:
9515       case MVT::v4f32:
9516       case MVT::v2f64:
9517         return std::make_pair(0U, X86::VR128RegisterClass);
9518       }
9519       break;
9520     }
9521   }
9522
9523   // Use the default implementation in TargetLowering to convert the register
9524   // constraint into a member of a register class.
9525   std::pair<unsigned, const TargetRegisterClass*> Res;
9526   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9527
9528   // Not found as a standard register?
9529   if (Res.second == 0) {
9530     // Map st(0) -> st(7) -> ST0
9531     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9532         tolower(Constraint[1]) == 's' &&
9533         tolower(Constraint[2]) == 't' &&
9534         Constraint[3] == '(' &&
9535         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9536         Constraint[5] == ')' &&
9537         Constraint[6] == '}') {
9538
9539       Res.first = X86::ST0+Constraint[4]-'0';
9540       Res.second = X86::RFP80RegisterClass;
9541       return Res;
9542     }
9543
9544     // GCC allows "st(0)" to be called just plain "st".
9545     if (StringsEqualNoCase("{st}", Constraint)) {
9546       Res.first = X86::ST0;
9547       Res.second = X86::RFP80RegisterClass;
9548       return Res;
9549     }
9550
9551     // flags -> EFLAGS
9552     if (StringsEqualNoCase("{flags}", Constraint)) {
9553       Res.first = X86::EFLAGS;
9554       Res.second = X86::CCRRegisterClass;
9555       return Res;
9556     }
9557
9558     // 'A' means EAX + EDX.
9559     if (Constraint == "A") {
9560       Res.first = X86::EAX;
9561       Res.second = X86::GR32_ADRegisterClass;
9562       return Res;
9563     }
9564     return Res;
9565   }
9566
9567   // Otherwise, check to see if this is a register class of the wrong value
9568   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9569   // turn into {ax},{dx}.
9570   if (Res.second->hasType(VT))
9571     return Res;   // Correct type already, nothing to do.
9572
9573   // All of the single-register GCC register classes map their values onto
9574   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9575   // really want an 8-bit or 32-bit register, map to the appropriate register
9576   // class and return the appropriate register.
9577   if (Res.second == X86::GR16RegisterClass) {
9578     if (VT == MVT::i8) {
9579       unsigned DestReg = 0;
9580       switch (Res.first) {
9581       default: break;
9582       case X86::AX: DestReg = X86::AL; break;
9583       case X86::DX: DestReg = X86::DL; break;
9584       case X86::CX: DestReg = X86::CL; break;
9585       case X86::BX: DestReg = X86::BL; break;
9586       }
9587       if (DestReg) {
9588         Res.first = DestReg;
9589         Res.second = X86::GR8RegisterClass;
9590       }
9591     } else if (VT == MVT::i32) {
9592       unsigned DestReg = 0;
9593       switch (Res.first) {
9594       default: break;
9595       case X86::AX: DestReg = X86::EAX; break;
9596       case X86::DX: DestReg = X86::EDX; break;
9597       case X86::CX: DestReg = X86::ECX; break;
9598       case X86::BX: DestReg = X86::EBX; break;
9599       case X86::SI: DestReg = X86::ESI; break;
9600       case X86::DI: DestReg = X86::EDI; break;
9601       case X86::BP: DestReg = X86::EBP; break;
9602       case X86::SP: DestReg = X86::ESP; break;
9603       }
9604       if (DestReg) {
9605         Res.first = DestReg;
9606         Res.second = X86::GR32RegisterClass;
9607       }
9608     } else if (VT == MVT::i64) {
9609       unsigned DestReg = 0;
9610       switch (Res.first) {
9611       default: break;
9612       case X86::AX: DestReg = X86::RAX; break;
9613       case X86::DX: DestReg = X86::RDX; break;
9614       case X86::CX: DestReg = X86::RCX; break;
9615       case X86::BX: DestReg = X86::RBX; break;
9616       case X86::SI: DestReg = X86::RSI; break;
9617       case X86::DI: DestReg = X86::RDI; break;
9618       case X86::BP: DestReg = X86::RBP; break;
9619       case X86::SP: DestReg = X86::RSP; break;
9620       }
9621       if (DestReg) {
9622         Res.first = DestReg;
9623         Res.second = X86::GR64RegisterClass;
9624       }
9625     }
9626   } else if (Res.second == X86::FR32RegisterClass ||
9627              Res.second == X86::FR64RegisterClass ||
9628              Res.second == X86::VR128RegisterClass) {
9629     // Handle references to XMM physical registers that got mapped into the
9630     // wrong class.  This can happen with constraints like {xmm0} where the
9631     // target independent register mapper will just pick the first match it can
9632     // find, ignoring the required type.
9633     if (VT == MVT::f32)
9634       Res.second = X86::FR32RegisterClass;
9635     else if (VT == MVT::f64)
9636       Res.second = X86::FR64RegisterClass;
9637     else if (X86::VR128RegisterClass->hasType(VT))
9638       Res.second = X86::VR128RegisterClass;
9639   }
9640
9641   return Res;
9642 }
9643
9644 //===----------------------------------------------------------------------===//
9645 //                           X86 Widen vector type
9646 //===----------------------------------------------------------------------===//
9647
9648 /// getWidenVectorType: given a vector type, returns the type to widen
9649 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9650 /// If there is no vector type that we want to widen to, returns MVT::Other
9651 /// When and where to widen is target dependent based on the cost of
9652 /// scalarizing vs using the wider vector type.
9653
9654 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9655   assert(VT.isVector());
9656   if (isTypeLegal(VT))
9657     return VT;
9658
9659   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9660   //       type based on element type.  This would speed up our search (though
9661   //       it may not be worth it since the size of the list is relatively
9662   //       small).
9663   EVT EltVT = VT.getVectorElementType();
9664   unsigned NElts = VT.getVectorNumElements();
9665
9666   // On X86, it make sense to widen any vector wider than 1
9667   if (NElts <= 1)
9668     return MVT::Other;
9669
9670   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9671        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9672     EVT SVT = (MVT::SimpleValueType)nVT;
9673
9674     if (isTypeLegal(SVT) &&
9675         SVT.getVectorElementType() == EltVT &&
9676         SVT.getVectorNumElements() > NElts)
9677       return SVT;
9678   }
9679   return MVT::Other;
9680 }