lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new X8632_MachoTargetObjectFile();
  77   case X86Subtarget::isELF:
  78     return new TargetLoweringObjectFileELF();
  79   case X86Subtarget::isMingw:
  80   case X86Subtarget::isCygwin:
  81   case X86Subtarget::isWindows:
  82     return new TargetLoweringObjectFileCOFF();
  83   }
  84
  85 }
  86
  87 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  88   : TargetLowering(TM, createTLOF(TM)) {
  89   Subtarget = &TM.getSubtarget<X86Subtarget>();
  90   X86ScalarSSEf64 = Subtarget->hasSSE2();
  91   X86ScalarSSEf32 = Subtarget->hasSSE1();
  92   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  93
  94   RegInfo = TM.getRegisterInfo();
  95   TD = getTargetData();
  96
  97   // Set up the TargetLowering object.
  98
  99   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 100   setShiftAmountType(MVT::i8);
 101   setBooleanContents(ZeroOrOneBooleanContent);
 102   setSchedulingPreference(SchedulingForRegPressure);
 103   setStackPointerRegisterToSaveRestore(X86StackPtr);
 104
 105   if (Subtarget->isTargetDarwin()) {
 106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 107     setUseUnderscoreSetJmp(false);
 108     setUseUnderscoreLongJmp(false);
 109   } else if (Subtarget->isTargetMingw()) {
 110     // MS runtime is weird: it exports _setjmp, but longjmp!
 111     setUseUnderscoreSetJmp(true);
 112     setUseUnderscoreLongJmp(false);
 113   } else {
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(true);
 116   }
 117
 118   // Set up the register classes.
 119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 120   if (!Disable16Bit)
 121     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 122   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 123   if (Subtarget->is64Bit())
 124     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 125
 126   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 127
 128   // We don't accept any truncstore of integer registers.
 129   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 130   if (!Disable16Bit)
 131     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 132   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 136   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 137
 138   // SETOEQ and SETUNE require checking two conditions.
 139   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 140   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 142   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 145
 146   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 147   // operation.
 148   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 151
 152   if (Subtarget->is64Bit()) {
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 155   } else if (!UseSoftFloat) {
 156     if (X86ScalarSSEf64) {
 157       // We have an impenetrably clever algorithm for ui64->double only.
 158       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 159     }
 160     // We have an algorithm for SSE2, and we turn this into a 64-bit
 161     // FILD for other targets.
 162     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 163   }
 164
 165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 166   // this operation.
 167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 169
 170   if (!UseSoftFloat) {
 171     // SSE has no i16 to fp conversion, only i32
 172     if (X86ScalarSSEf32) {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174       // f32 and f64 cases are Legal, f80 case is not
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 176     } else {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     }
 180   } else {
 181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 183   }
 184
 185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 186   // are Legal, f80 is custom lowered.
 187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 189
 190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 191   // this operation.
 192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 194
 195   if (X86ScalarSSEf32) {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 197     // f32 and f64 cases are Legal, f80 case is not
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 199   } else {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   }
 203
 204   // Handle FP_TO_UINT by promoting the destination to a larger signed
 205   // conversion.
 206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 209
 210   if (Subtarget->is64Bit()) {
 211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 213   } else if (!UseSoftFloat) {
 214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 215       // Expand FP_TO_UINT into a select.
 216       // FIXME: We would like to use a Custom expander here eventually to do
 217       // the optimal thing for SSE vs. the default expansion in the legalizer.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 219     else
 220       // With SSE3 we can use fisttpll to convert to a signed i64; without
 221       // SSE, we're stuck with a fistpll.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 223   }
 224
 225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 226   if (!X86ScalarSSEf64) {
 227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 229   }
 230
 231   // Scalar integer divide and remainder are lowered to use operations that
 232   // produce two results, to match the available instructions. This exposes
 233   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 234   // into a single instruction.
 235   //
 236   // Scalar integer multiply-high is also lowered to use two-result
 237   // operations, to match the available instructions. However, plain multiply
 238   // (low) operations are left as Legal, as there are single-result
 239   // instructions for this in x86. Using the two-result multiply instructions
 240   // when both high and low results are needed must be arranged by dagcombine.
 241   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 242   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 243   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 248   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 249   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 254   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 255   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 260   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 261   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 264   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 265
 266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 270   if (Subtarget->is64Bit())
 271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 280
 281   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 285   if (Disable16Bit) {
 286     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 287     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 288   } else {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 291   }
 292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 299   }
 300
 301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 303
 304   // These should be promoted to a larger select which is supported.
 305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 306   // X86 wants to expand cmov itself.
 307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 308   if (Disable16Bit)
 309     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 310   else
 311     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 317   if (Disable16Bit)
 318     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 319   else
 320     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 321   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 325   if (Subtarget->is64Bit()) {
 326     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 327     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 328   }
 329   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 330
 331   // Darwin ABI issue.
 332   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 333   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 334   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 336   if (Subtarget->is64Bit())
 337     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 338   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 339   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 340   if (Subtarget->is64Bit()) {
 341     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 342     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 343     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 344     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 345     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 346   }
 347   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 348   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 349   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 351   if (Subtarget->is64Bit()) {
 352     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 353     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 355   }
 356
 357   if (Subtarget->hasSSE1())
 358     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 359
 360   if (!Subtarget->hasSSE2())
 361     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 362
 363   // Expand certain atomics
 364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 368
 369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 373
 374   if (!Subtarget->is64Bit()) {
 375     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 382   }
 383
 384   // FIXME - use subtarget debug flags
 385   if (!Subtarget->isTargetDarwin() &&
 386       !Subtarget->isTargetELF() &&
 387       !Subtarget->isTargetCygMing()) {
 388     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 392   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 393   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 394   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 395   if (Subtarget->is64Bit()) {
 396     setExceptionPointerRegister(X86::RAX);
 397     setExceptionSelectorRegister(X86::RDX);
 398   } else {
 399     setExceptionPointerRegister(X86::EAX);
 400     setExceptionSelectorRegister(X86::EDX);
 401   }
 402   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 404
 405   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 406
 407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 408
 409   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 410   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 411   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 412   if (Subtarget->is64Bit()) {
 413     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 414     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 415   } else {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 418   }
 419
 420   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 421   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 422   if (Subtarget->is64Bit())
 423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 424   if (Subtarget->isTargetCygMing())
 425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 426   else
 427     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 428
 429   if (!UseSoftFloat && X86ScalarSSEf64) {
 430     // f32 and f64 use SSE.
 431     // Set up the FP register classes.
 432     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 433     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 434
 435     // Use ANDPD to simulate FABS.
 436     setOperationAction(ISD::FABS , MVT::f64, Custom);
 437     setOperationAction(ISD::FABS , MVT::f32, Custom);
 438
 439     // Use XORP to simulate FNEG.
 440     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 441     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 442
 443     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 446
 447     // We don't support sin/cos/fmod
 448     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 449     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 450     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 451     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 452
 453     // Expand FP immediates into loads from the stack, except for the special
 454     // cases we handle.
 455     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 456     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 457   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 458     // Use SSE for f32, x87 for f64.
 459     // Set up the FP register classes.
 460     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 461     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 462
 463     // Use ANDPS to simulate FABS.
 464     setOperationAction(ISD::FABS , MVT::f32, Custom);
 465
 466     // Use XORP to simulate FNEG.
 467     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 468
 469     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 470
 471     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 472     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 474
 475     // We don't support sin/cos/fmod
 476     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 477     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 478
 479     // Special cases we handle for FP constants.
 480     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 481     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 482     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 483     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 484     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 485
 486     if (!UnsafeFPMath) {
 487       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 488       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 489     }
 490   } else if (!UseSoftFloat) {
 491     // f32 and f64 in x87.
 492     // Set up the FP register classes.
 493     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 494     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 495
 496     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 497     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 498     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 500
 501     if (!UnsafeFPMath) {
 502       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 503       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 504     }
 505     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 506     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 507     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 508     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 509     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 510     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 511     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 512     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 513   }
 514
 515   // Long double always uses X87.
 516   if (!UseSoftFloat) {
 517     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 518     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 519     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 520     {
 521       bool ignored;
 522       APFloat TmpFlt(+0.0);
 523       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                      &ignored);
 525       addLegalFPImmediate(TmpFlt);  // FLD0
 526       TmpFlt.changeSign();
 527       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 528       APFloat TmpFlt2(+1.0);
 529       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 530                       &ignored);
 531       addLegalFPImmediate(TmpFlt2);  // FLD1
 532       TmpFlt2.changeSign();
 533       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 534     }
 535
 536     if (!UnsafeFPMath) {
 537       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 538       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 539     }
 540   }
 541
 542   // Always use a library call for pow.
 543   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 544   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 546
 547   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 548   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 550   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 552
 553   // First set operation action for all vector types to either promote
 554   // (for widening) or expand (for scalarization). Then we will selectively
 555   // turn on ones that can be effectively codegen'd.
 556   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 557        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 558     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 573     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 607     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 612          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 613       setTruncStoreAction((MVT::SimpleValueType)VT,
 614                           (MVT::SimpleValueType)InnerVT, Expand);
 615     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 616     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618   }
 619
 620   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 621   // with -msoft-float, disable use of MMX as well.
 622   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 623     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 624     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 628
 629     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 630     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 631     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 633
 634     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 635     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 636     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 640     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 641
 642     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 667     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 668     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 669     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 670     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 671     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 672     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 673     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 674     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 675
 676     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 686
 687     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 691
 692     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 693
 694     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 695     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 698     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector()) {
 800         continue;
 801       }
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     // FIXME: Do we need to handle scalar-to-vector here?
 832     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 833
 834     // i8 and i16 vectors are custom , because the source register and source
 835     // source memory operand types are not the same width.  f32 vectors are
 836     // custom since the immediate controlling the insert encodes additional
 837     // information.
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 842
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 851     }
 852   }
 853
 854   if (Subtarget->hasSSE42()) {
 855     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 856   }
 857
 858   if (!UseSoftFloat && Subtarget->hasAVX()) {
 859     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 860     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 863
 864     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 865     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 868     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 873     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 874     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 875     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 876     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 877     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 878     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 879
 880     // Operations to consider commented out -v16i16 v32i8
 881     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 882     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 883     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 884     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 885     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 887     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 888     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 890     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 894     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 895
 896     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 897     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 899     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 900
 901     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 903     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 904     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 906
 907     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 909     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 912     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 913
 914 #if 0
 915     // Not sure we want to do this since there are no 256-bit integer
 916     // operations in AVX
 917
 918     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 919     // This includes 256-bit vectors
 920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 921       EVT VT = (MVT::SimpleValueType)i;
 922
 923       // Do not attempt to custom lower non-power-of-2 vectors
 924       if (!isPowerOf2_32(VT.getVectorNumElements()))
 925         continue;
 926
 927       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 928       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 930     }
 931
 932     if (Subtarget->is64Bit()) {
 933       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 934       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 935     }
 936 #endif
 937
 938 #if 0
 939     // Not sure we want to do this since there are no 256-bit integer
 940     // operations in AVX
 941
 942     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 943     // Including 256-bit vectors
 944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 945       EVT VT = (MVT::SimpleValueType)i;
 946
 947       if (!VT.is256BitVector()) {
 948         continue;
 949       }
 950       setOperationAction(ISD::AND,    VT, Promote);
 951       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 952       setOperationAction(ISD::OR,     VT, Promote);
 953       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 954       setOperationAction(ISD::XOR,    VT, Promote);
 955       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 956       setOperationAction(ISD::LOAD,   VT, Promote);
 957       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 958       setOperationAction(ISD::SELECT, VT, Promote);
 959       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 960     }
 961
 962     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 963 #endif
 964   }
 965
 966   // We want to custom lower some of our intrinsics.
 967   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 968
 969   // Add/Sub/Mul with overflow operations are custom lowered.
 970   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 971   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 972   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 974   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 976   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 978   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 980
 981   if (!Subtarget->is64Bit()) {
 982     // These libcalls are not available in 32-bit.
 983     setLibcallName(RTLIB::SHL_I128, 0);
 984     setLibcallName(RTLIB::SRL_I128, 0);
 985     setLibcallName(RTLIB::SRA_I128, 0);
 986   }
 987
 988   // We have target-specific dag combine patterns for the following nodes:
 989   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 990   setTargetDAGCombine(ISD::BUILD_VECTOR);
 991   setTargetDAGCombine(ISD::SELECT);
 992   setTargetDAGCombine(ISD::SHL);
 993   setTargetDAGCombine(ISD::SRA);
 994   setTargetDAGCombine(ISD::SRL);
 995   setTargetDAGCombine(ISD::OR);
 996   setTargetDAGCombine(ISD::STORE);
 997   setTargetDAGCombine(ISD::MEMBARRIER);
 998   setTargetDAGCombine(ISD::ZERO_EXTEND);
 999   if (Subtarget->is64Bit())
1000     setTargetDAGCombine(ISD::MUL);
1001
1002   computeRegisterProperties();
1003
1004   // Divide and reminder operations have no vector equivalent and can
1005   // trap. Do a custom widening for these operations in which we never
1006   // generate more divides/remainder than the original vector width.
1007   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1008        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1009     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1010       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1011       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1012       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1013       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1014     }
1015   }
1016
1017   // FIXME: These should be based on subtarget info. Plus, the values should
1018   // be smaller when we are in optimizing for size mode.
1019   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1020   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1021   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1022   setPrefLoopAlignment(16);
1023   benefitFromCodePlacementOpt = true;
1024 }
1025
1026
1027 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1028   return MVT::i8;
1029 }
1030
1031
1032 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1033 /// the desired ByVal argument alignment.
1034 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1035   if (MaxAlign == 16)
1036     return;
1037   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1038     if (VTy->getBitWidth() == 128)
1039       MaxAlign = 16;
1040   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1041     unsigned EltAlign = 0;
1042     getMaxByValAlign(ATy->getElementType(), EltAlign);
1043     if (EltAlign > MaxAlign)
1044       MaxAlign = EltAlign;
1045   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1046     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1047       unsigned EltAlign = 0;
1048       getMaxByValAlign(STy->getElementType(i), EltAlign);
1049       if (EltAlign > MaxAlign)
1050         MaxAlign = EltAlign;
1051       if (MaxAlign == 16)
1052         break;
1053     }
1054   }
1055   return;
1056 }
1057
1058 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1059 /// function arguments in the caller parameter area. For X86, aggregates
1060 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1061 /// are at 4-byte boundaries.
1062 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1063   if (Subtarget->is64Bit()) {
1064     // Max of 8 and alignment of type.
1065     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1066     if (TyAlign > 8)
1067       return TyAlign;
1068     return 8;
1069   }
1070
1071   unsigned Align = 4;
1072   if (Subtarget->hasSSE1())
1073     getMaxByValAlign(Ty, Align);
1074   return Align;
1075 }
1076
1077 /// getOptimalMemOpType - Returns the target specific optimal type for load
1078 /// and store operations as a result of memset, memcpy, and memmove
1079 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1080 /// determining it.
1081 EVT
1082 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1083                                        bool isSrcConst, bool isSrcStr,
1084                                        SelectionDAG &DAG) const {
1085   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1086   // linux.  This is because the stack realignment code can't handle certain
1087   // cases like PR2962.  This should be removed when PR2962 is fixed.
1088   const Function *F = DAG.getMachineFunction().getFunction();
1089   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1090   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1091     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1092       return MVT::v4i32;
1093     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1094       return MVT::v4f32;
1095   }
1096   if (Subtarget->is64Bit() && Size >= 8)
1097     return MVT::i64;
1098   return MVT::i32;
1099 }
1100
1101 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1102 /// current function.  The returned value is a member of the
1103 /// MachineJumpTableInfo::JTEntryKind enum.
1104 unsigned X86TargetLowering::getJumpTableEncoding() const {
1105   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1106   // symbol.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     return MachineJumpTableInfo::EK_Custom32;
1110
1111   // Otherwise, use the normal jump table encoding heuristics.
1112   return TargetLowering::getJumpTableEncoding();
1113 }
1114
1115 /// getPICBaseSymbol - Return the X86-32 PIC base.
1116 MCSymbol *
1117 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1118                                     MCContext &Ctx) const {
1119   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1120   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1121                                Twine(MF->getFunctionNumber())+"$pb");
1122 }
1123
1124
1125 const MCExpr *
1126 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1127                                              const MachineBasicBlock *MBB,
1128                                              unsigned uid,MCContext &Ctx) const{
1129   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1130          Subtarget->isPICStyleGOT());
1131   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1132   // entries.
1133
1134   // FIXME: @GOTOFF should be a property of MCSymbolRefExpr not in the MCSymbol.
1135   std::string Name = MBB->getSymbol(Ctx)->getName() + "@GOTOFF";
1136   return MCSymbolRefExpr::Create(Ctx.GetOrCreateSymbol(StringRef(Name)), Ctx);
1137 }
1138
1139 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1140 /// jumptable.
1141 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1142                                                     SelectionDAG &DAG) const {
1143   if (!Subtarget->is64Bit())
1144     // This doesn't have DebugLoc associated with it, but is not really the
1145     // same as a Register.
1146     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1147                        getPointerTy());
1148   return Table;
1149 }
1150
1151 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1152 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1153 /// MCExpr.
1154 const MCExpr *X86TargetLowering::
1155 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1156                              MCContext &Ctx) const {
1157   // X86-64 uses RIP relative addressing based on the jump table label.
1158   if (Subtarget->isPICStyleRIPRel())
1159     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1160
1161   // Otherwise, the reference is relative to the PIC base.
1162   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1163 }
1164
1165 /// getFunctionAlignment - Return the Log2 alignment of this function.
1166 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1167   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //               Return Value Calling Convention Implementation
1172 //===----------------------------------------------------------------------===//
1173
1174 #include "X86GenCallingConv.inc"
1175
1176 bool
1177 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1178                         const SmallVectorImpl<EVT> &OutTys,
1179                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1180                         SelectionDAG &DAG) {
1181   SmallVector<CCValAssign, 16> RVLocs;
1182   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1183                  RVLocs, *DAG.getContext());
1184   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1185 }
1186
1187 SDValue
1188 X86TargetLowering::LowerReturn(SDValue Chain,
1189                                CallingConv::ID CallConv, bool isVarArg,
1190                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1191                                DebugLoc dl, SelectionDAG &DAG) {
1192
1193   SmallVector<CCValAssign, 16> RVLocs;
1194   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1195                  RVLocs, *DAG.getContext());
1196   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1197
1198   // If this is the first return lowered for this function, add the regs to the
1199   // liveout set for the function.
1200   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1201     for (unsigned i = 0; i != RVLocs.size(); ++i)
1202       if (RVLocs[i].isRegLoc())
1203         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1204   }
1205
1206   SDValue Flag;
1207
1208   SmallVector<SDValue, 6> RetOps;
1209   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1210   // Operand #1 = Bytes To Pop
1211   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1212
1213   // Copy the result values into the output registers.
1214   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1215     CCValAssign &VA = RVLocs[i];
1216     assert(VA.isRegLoc() && "Can only return in registers!");
1217     SDValue ValToCopy = Outs[i].Val;
1218
1219     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1220     // the RET instruction and handled by the FP Stackifier.
1221     if (VA.getLocReg() == X86::ST0 ||
1222         VA.getLocReg() == X86::ST1) {
1223       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1224       // change the value to the FP stack register class.
1225       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1226         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1227       RetOps.push_back(ValToCopy);
1228       // Don't emit a copytoreg.
1229       continue;
1230     }
1231
1232     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1233     // which is returned in RAX / RDX.
1234     if (Subtarget->is64Bit()) {
1235       EVT ValVT = ValToCopy.getValueType();
1236       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1237         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1238         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1239           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1240       }
1241     }
1242
1243     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1244     Flag = Chain.getValue(1);
1245   }
1246
1247   // The x86-64 ABI for returning structs by value requires that we copy
1248   // the sret argument into %rax for the return. We saved the argument into
1249   // a virtual register in the entry block, so now we copy the value out
1250   // and into %rax.
1251   if (Subtarget->is64Bit() &&
1252       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1253     MachineFunction &MF = DAG.getMachineFunction();
1254     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1255     unsigned Reg = FuncInfo->getSRetReturnReg();
1256     if (!Reg) {
1257       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1258       FuncInfo->setSRetReturnReg(Reg);
1259     }
1260     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1261
1262     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1263     Flag = Chain.getValue(1);
1264
1265     // RAX now acts like a return value.
1266     MF.getRegInfo().addLiveOut(X86::RAX);
1267   }
1268
1269   RetOps[0] = Chain;  // Update chain.
1270
1271   // Add the flag if we have it.
1272   if (Flag.getNode())
1273     RetOps.push_back(Flag);
1274
1275   return DAG.getNode(X86ISD::RET_FLAG, dl,
1276                      MVT::Other, &RetOps[0], RetOps.size());
1277 }
1278
1279 /// LowerCallResult - Lower the result values of a call into the
1280 /// appropriate copies out of appropriate physical registers.
1281 ///
1282 SDValue
1283 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1284                                    CallingConv::ID CallConv, bool isVarArg,
1285                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1286                                    DebugLoc dl, SelectionDAG &DAG,
1287                                    SmallVectorImpl<SDValue> &InVals) {
1288
1289   // Assign locations to each value returned by this call.
1290   SmallVector<CCValAssign, 16> RVLocs;
1291   bool Is64Bit = Subtarget->is64Bit();
1292   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1293                  RVLocs, *DAG.getContext());
1294   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1295
1296   // Copy all of the result registers out of their specified physreg.
1297   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1298     CCValAssign &VA = RVLocs[i];
1299     EVT CopyVT = VA.getValVT();
1300
1301     // If this is x86-64, and we disabled SSE, we can't return FP values
1302     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1303         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1304       llvm_report_error("SSE register return with SSE disabled");
1305     }
1306
1307     // If this is a call to a function that returns an fp value on the floating
1308     // point stack, but where we prefer to use the value in xmm registers, copy
1309     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1310     if ((VA.getLocReg() == X86::ST0 ||
1311          VA.getLocReg() == X86::ST1) &&
1312         isScalarFPTypeInSSEReg(VA.getValVT())) {
1313       CopyVT = MVT::f80;
1314     }
1315
1316     SDValue Val;
1317     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1318       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1319       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1320         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1321                                    MVT::v2i64, InFlag).getValue(1);
1322         Val = Chain.getValue(0);
1323         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1324                           Val, DAG.getConstant(0, MVT::i64));
1325       } else {
1326         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1327                                    MVT::i64, InFlag).getValue(1);
1328         Val = Chain.getValue(0);
1329       }
1330       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1331     } else {
1332       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1333                                  CopyVT, InFlag).getValue(1);
1334       Val = Chain.getValue(0);
1335     }
1336     InFlag = Chain.getValue(2);
1337
1338     if (CopyVT != VA.getValVT()) {
1339       // Round the F80 the right size, which also moves to the appropriate xmm
1340       // register.
1341       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1342                         // This truncation won't change the value.
1343                         DAG.getIntPtrConstant(1));
1344     }
1345
1346     InVals.push_back(Val);
1347   }
1348
1349   return Chain;
1350 }
1351
1352
1353 //===----------------------------------------------------------------------===//
1354 //                C & StdCall & Fast Calling Convention implementation
1355 //===----------------------------------------------------------------------===//
1356 //  StdCall calling convention seems to be standard for many Windows' API
1357 //  routines and around. It differs from C calling convention just a little:
1358 //  callee should clean up the stack, not caller. Symbols should be also
1359 //  decorated in some fancy way :) It doesn't support any vector arguments.
1360 //  For info on fast calling convention see Fast Calling Convention (tail call)
1361 //  implementation LowerX86_32FastCCCallTo.
1362
1363 /// CallIsStructReturn - Determines whether a call uses struct return
1364 /// semantics.
1365 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1366   if (Outs.empty())
1367     return false;
1368
1369   return Outs[0].Flags.isSRet();
1370 }
1371
1372 /// ArgsAreStructReturn - Determines whether a function uses struct
1373 /// return semantics.
1374 static bool
1375 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1376   if (Ins.empty())
1377     return false;
1378
1379   return Ins[0].Flags.isSRet();
1380 }
1381
1382 /// IsCalleePop - Determines whether the callee is required to pop its
1383 /// own arguments. Callee pop is necessary to support tail calls.
1384 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1385   if (IsVarArg)
1386     return false;
1387
1388   switch (CallingConv) {
1389   default:
1390     return false;
1391   case CallingConv::X86_StdCall:
1392     return !Subtarget->is64Bit();
1393   case CallingConv::X86_FastCall:
1394     return !Subtarget->is64Bit();
1395   case CallingConv::Fast:
1396     return PerformTailCallOpt;
1397   }
1398 }
1399
1400 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1401 /// given CallingConvention value.
1402 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1403   if (Subtarget->is64Bit()) {
1404     if (Subtarget->isTargetWin64())
1405       return CC_X86_Win64_C;
1406     else
1407       return CC_X86_64_C;
1408   }
1409
1410   if (CC == CallingConv::X86_FastCall)
1411     return CC_X86_32_FastCall;
1412   else if (CC == CallingConv::Fast)
1413     return CC_X86_32_FastCC;
1414   else
1415     return CC_X86_32_C;
1416 }
1417
1418 /// NameDecorationForCallConv - Selects the appropriate decoration to
1419 /// apply to a MachineFunction containing a given calling convention.
1420 NameDecorationStyle
1421 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1422   if (CallConv == CallingConv::X86_FastCall)
1423     return FastCall;
1424   else if (CallConv == CallingConv::X86_StdCall)
1425     return StdCall;
1426   return None;
1427 }
1428
1429
1430 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1431 /// by "Src" to address "Dst" with size and alignment information specified by
1432 /// the specific parameter attribute. The copy will be passed as a byval
1433 /// function parameter.
1434 static SDValue
1435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1437                           DebugLoc dl) {
1438   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1439   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1440                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1441 }
1442
1443 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1444 /// a tailcall target by changing its ABI.
1445 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1446   return PerformTailCallOpt && CC == CallingConv::Fast;
1447 }
1448
1449 SDValue
1450 X86TargetLowering::LowerMemArgument(SDValue Chain,
1451                                     CallingConv::ID CallConv,
1452                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1453                                     DebugLoc dl, SelectionDAG &DAG,
1454                                     const CCValAssign &VA,
1455                                     MachineFrameInfo *MFI,
1456                                     unsigned i) {
1457   // Create the nodes corresponding to a load from this parameter slot.
1458   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1459   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1460   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1461   EVT ValVT;
1462
1463   // If value is passed by pointer we have address passed instead of the value
1464   // itself.
1465   if (VA.getLocInfo() == CCValAssign::Indirect)
1466     ValVT = VA.getLocVT();
1467   else
1468     ValVT = VA.getValVT();
1469
1470   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1471   // changed with more analysis.
1472   // In case of tail call optimization mark all arguments mutable. Since they
1473   // could be overwritten by lowering of arguments in case of a tail call.
1474   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1475                                   VA.getLocMemOffset(), isImmutable, false);
1476   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1477   if (Flags.isByVal())
1478     return FIN;
1479   return DAG.getLoad(ValVT, dl, Chain, FIN,
1480                      PseudoSourceValue::getFixedStack(FI), 0);
1481 }
1482
1483 SDValue
1484 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1485                                         CallingConv::ID CallConv,
1486                                         bool isVarArg,
1487                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1488                                         DebugLoc dl,
1489                                         SelectionDAG &DAG,
1490                                         SmallVectorImpl<SDValue> &InVals) {
1491
1492   MachineFunction &MF = DAG.getMachineFunction();
1493   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1494
1495   const Function* Fn = MF.getFunction();
1496   if (Fn->hasExternalLinkage() &&
1497       Subtarget->isTargetCygMing() &&
1498       Fn->getName() == "main")
1499     FuncInfo->setForceFramePointer(true);
1500
1501   // Decorate the function name.
1502   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1503
1504   MachineFrameInfo *MFI = MF.getFrameInfo();
1505   bool Is64Bit = Subtarget->is64Bit();
1506   bool IsWin64 = Subtarget->isTargetWin64();
1507
1508   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1509          "Var args not supported with calling convention fastcc");
1510
1511   // Assign locations to all of the incoming arguments.
1512   SmallVector<CCValAssign, 16> ArgLocs;
1513   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1514                  ArgLocs, *DAG.getContext());
1515   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1516
1517   unsigned LastVal = ~0U;
1518   SDValue ArgValue;
1519   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1520     CCValAssign &VA = ArgLocs[i];
1521     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1522     // places.
1523     assert(VA.getValNo() != LastVal &&
1524            "Don't support value assigned to multiple locs yet");
1525     LastVal = VA.getValNo();
1526
1527     if (VA.isRegLoc()) {
1528       EVT RegVT = VA.getLocVT();
1529       TargetRegisterClass *RC = NULL;
1530       if (RegVT == MVT::i32)
1531         RC = X86::GR32RegisterClass;
1532       else if (Is64Bit && RegVT == MVT::i64)
1533         RC = X86::GR64RegisterClass;
1534       else if (RegVT == MVT::f32)
1535         RC = X86::FR32RegisterClass;
1536       else if (RegVT == MVT::f64)
1537         RC = X86::FR64RegisterClass;
1538       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1539         RC = X86::VR128RegisterClass;
1540       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1541         RC = X86::VR64RegisterClass;
1542       else
1543         llvm_unreachable("Unknown argument type!");
1544
1545       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1546       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1547
1548       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1549       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1550       // right size.
1551       if (VA.getLocInfo() == CCValAssign::SExt)
1552         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1553                                DAG.getValueType(VA.getValVT()));
1554       else if (VA.getLocInfo() == CCValAssign::ZExt)
1555         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1556                                DAG.getValueType(VA.getValVT()));
1557       else if (VA.getLocInfo() == CCValAssign::BCvt)
1558         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1559
1560       if (VA.isExtInLoc()) {
1561         // Handle MMX values passed in XMM regs.
1562         if (RegVT.isVector()) {
1563           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1564                                  ArgValue, DAG.getConstant(0, MVT::i64));
1565           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1566         } else
1567           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1568       }
1569     } else {
1570       assert(VA.isMemLoc());
1571       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1572     }
1573
1574     // If value is passed via pointer - do a load.
1575     if (VA.getLocInfo() == CCValAssign::Indirect)
1576       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1577
1578     InVals.push_back(ArgValue);
1579   }
1580
1581   // The x86-64 ABI for returning structs by value requires that we copy
1582   // the sret argument into %rax for the return. Save the argument into
1583   // a virtual register so that we can access it from the return points.
1584   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1585     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1586     unsigned Reg = FuncInfo->getSRetReturnReg();
1587     if (!Reg) {
1588       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1589       FuncInfo->setSRetReturnReg(Reg);
1590     }
1591     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1592     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1593   }
1594
1595   unsigned StackSize = CCInfo.getNextStackOffset();
1596   // Align stack specially for tail calls.
1597   if (FuncIsMadeTailCallSafe(CallConv))
1598     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1599
1600   // If the function takes variable number of arguments, make a frame index for
1601   // the start of the first vararg value... for expansion of llvm.va_start.
1602   if (isVarArg) {
1603     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1604       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1605     }
1606     if (Is64Bit) {
1607       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1608
1609       // FIXME: We should really autogenerate these arrays
1610       static const unsigned GPR64ArgRegsWin64[] = {
1611         X86::RCX, X86::RDX, X86::R8,  X86::R9
1612       };
1613       static const unsigned XMMArgRegsWin64[] = {
1614         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1615       };
1616       static const unsigned GPR64ArgRegs64Bit[] = {
1617         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1618       };
1619       static const unsigned XMMArgRegs64Bit[] = {
1620         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1621         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1622       };
1623       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1624
1625       if (IsWin64) {
1626         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1627         GPR64ArgRegs = GPR64ArgRegsWin64;
1628         XMMArgRegs = XMMArgRegsWin64;
1629       } else {
1630         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1631         GPR64ArgRegs = GPR64ArgRegs64Bit;
1632         XMMArgRegs = XMMArgRegs64Bit;
1633       }
1634       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1635                                                        TotalNumIntRegs);
1636       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1637                                                        TotalNumXMMRegs);
1638
1639       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1640       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1641              "SSE register cannot be used when SSE is disabled!");
1642       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1643              "SSE register cannot be used when SSE is disabled!");
1644       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1645         // Kernel mode asks for SSE to be disabled, so don't push them
1646         // on the stack.
1647         TotalNumXMMRegs = 0;
1648
1649       // For X86-64, if there are vararg parameters that are passed via
1650       // registers, then we must store them to their spots on the stack so they
1651       // may be loaded by deferencing the result of va_next.
1652       VarArgsGPOffset = NumIntRegs * 8;
1653       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1654       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1655                                                  TotalNumXMMRegs * 16, 16,
1656                                                  false);
1657
1658       // Store the integer parameter registers.
1659       SmallVector<SDValue, 8> MemOps;
1660       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1661       unsigned Offset = VarArgsGPOffset;
1662       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1663         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1664                                   DAG.getIntPtrConstant(Offset));
1665         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1666                                      X86::GR64RegisterClass);
1667         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1668         SDValue Store =
1669           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1670                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1671                        Offset);
1672         MemOps.push_back(Store);
1673         Offset += 8;
1674       }
1675
1676       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1677         // Now store the XMM (fp + vector) parameter registers.
1678         SmallVector<SDValue, 11> SaveXMMOps;
1679         SaveXMMOps.push_back(Chain);
1680
1681         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1682         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1683         SaveXMMOps.push_back(ALVal);
1684
1685         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1686         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1687
1688         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1689           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1690                                        X86::VR128RegisterClass);
1691           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1692           SaveXMMOps.push_back(Val);
1693         }
1694         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1695                                      MVT::Other,
1696                                      &SaveXMMOps[0], SaveXMMOps.size()));
1697       }
1698
1699       if (!MemOps.empty())
1700         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1701                             &MemOps[0], MemOps.size());
1702     }
1703   }
1704
1705   // Some CCs need callee pop.
1706   if (IsCalleePop(isVarArg, CallConv)) {
1707     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1708   } else {
1709     BytesToPopOnReturn  = 0; // Callee pops nothing.
1710     // If this is an sret function, the return should pop the hidden pointer.
1711     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1712       BytesToPopOnReturn = 4;
1713   }
1714
1715   if (!Is64Bit) {
1716     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1717     if (CallConv == CallingConv::X86_FastCall)
1718       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1719   }
1720
1721   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1722
1723   return Chain;
1724 }
1725
1726 SDValue
1727 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1728                                     SDValue StackPtr, SDValue Arg,
1729                                     DebugLoc dl, SelectionDAG &DAG,
1730                                     const CCValAssign &VA,
1731                                     ISD::ArgFlagsTy Flags) {
1732   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1733   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1734   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1735   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1736   if (Flags.isByVal()) {
1737     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1738   }
1739   return DAG.getStore(Chain, dl, Arg, PtrOff,
1740                       PseudoSourceValue::getStack(), LocMemOffset);
1741 }
1742
1743 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1744 /// optimization is performed and it is required.
1745 SDValue
1746 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1747                                            SDValue &OutRetAddr, SDValue Chain,
1748                                            bool IsTailCall, bool Is64Bit,
1749                                            int FPDiff, DebugLoc dl) {
1750   if (!IsTailCall || FPDiff==0) return Chain;
1751
1752   // Adjust the Return address stack slot.
1753   EVT VT = getPointerTy();
1754   OutRetAddr = getReturnAddressFrameIndex(DAG);
1755
1756   // Load the "old" Return address.
1757   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1758   return SDValue(OutRetAddr.getNode(), 1);
1759 }
1760
1761 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1762 /// optimization is performed and it is required (FPDiff!=0).
1763 static SDValue
1764 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1765                          SDValue Chain, SDValue RetAddrFrIdx,
1766                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1767   // Store the return address to the appropriate stack slot.
1768   if (!FPDiff) return Chain;
1769   // Calculate the new stack slot for the return address.
1770   int SlotSize = Is64Bit ? 8 : 4;
1771   int NewReturnAddrFI =
1772     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, true,false);
1773   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1774   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1775   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1776                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1777   return Chain;
1778 }
1779
1780 SDValue
1781 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1782                              CallingConv::ID CallConv, bool isVarArg,
1783                              bool &isTailCall,
1784                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1785                              const SmallVectorImpl<ISD::InputArg> &Ins,
1786                              DebugLoc dl, SelectionDAG &DAG,
1787                              SmallVectorImpl<SDValue> &InVals) {
1788   MachineFunction &MF = DAG.getMachineFunction();
1789   bool Is64Bit        = Subtarget->is64Bit();
1790   bool IsStructRet    = CallIsStructReturn(Outs);
1791
1792   if (isTailCall)
1793     // Check if it's really possible to do a tail call.
1794     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1795                                                    Outs, Ins, DAG);
1796
1797   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1798          "Var args not supported with calling convention fastcc");
1799
1800   // Analyze operands of the call, assigning locations to each operand.
1801   SmallVector<CCValAssign, 16> ArgLocs;
1802   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1803                  ArgLocs, *DAG.getContext());
1804   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1805
1806   // Get a count of how many bytes are to be pushed on the stack.
1807   unsigned NumBytes = CCInfo.getNextStackOffset();
1808   if (FuncIsMadeTailCallSafe(CallConv))
1809     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1810
1811   int FPDiff = 0;
1812   if (isTailCall) {
1813     ++NumTailCalls;
1814
1815     // Lower arguments at fp - stackoffset + fpdiff.
1816     unsigned NumBytesCallerPushed =
1817       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1818     FPDiff = NumBytesCallerPushed - NumBytes;
1819
1820     // Set the delta of movement of the returnaddr stackslot.
1821     // But only set if delta is greater than previous delta.
1822     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1823       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1824   }
1825
1826   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1827
1828   SDValue RetAddrFrIdx;
1829   // Load return adress for tail calls.
1830   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1831                                   FPDiff, dl);
1832
1833   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1834   SmallVector<SDValue, 8> MemOpChains;
1835   SDValue StackPtr;
1836
1837   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1838   // of tail call optimization arguments are handle later.
1839   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1840     CCValAssign &VA = ArgLocs[i];
1841     EVT RegVT = VA.getLocVT();
1842     SDValue Arg = Outs[i].Val;
1843     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1844     bool isByVal = Flags.isByVal();
1845
1846     // Promote the value if needed.
1847     switch (VA.getLocInfo()) {
1848     default: llvm_unreachable("Unknown loc info!");
1849     case CCValAssign::Full: break;
1850     case CCValAssign::SExt:
1851       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1852       break;
1853     case CCValAssign::ZExt:
1854       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1855       break;
1856     case CCValAssign::AExt:
1857       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1858         // Special case: passing MMX values in XMM registers.
1859         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1860         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1861         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1862       } else
1863         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1864       break;
1865     case CCValAssign::BCvt:
1866       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1867       break;
1868     case CCValAssign::Indirect: {
1869       // Store the argument.
1870       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1871       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1872       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1873                            PseudoSourceValue::getFixedStack(FI), 0);
1874       Arg = SpillSlot;
1875       break;
1876     }
1877     }
1878
1879     if (VA.isRegLoc()) {
1880       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1881     } else {
1882       if (!isTailCall || (isTailCall && isByVal)) {
1883         assert(VA.isMemLoc());
1884         if (StackPtr.getNode() == 0)
1885           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1886
1887         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1888                                                dl, DAG, VA, Flags));
1889       }
1890     }
1891   }
1892
1893   if (!MemOpChains.empty())
1894     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1895                         &MemOpChains[0], MemOpChains.size());
1896
1897   // Build a sequence of copy-to-reg nodes chained together with token chain
1898   // and flag operands which copy the outgoing args into registers.
1899   SDValue InFlag;
1900   // Tail call byval lowering might overwrite argument registers so in case of
1901   // tail call optimization the copies to registers are lowered later.
1902   if (!isTailCall)
1903     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1904       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1905                                RegsToPass[i].second, InFlag);
1906       InFlag = Chain.getValue(1);
1907     }
1908
1909
1910   if (Subtarget->isPICStyleGOT()) {
1911     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1912     // GOT pointer.
1913     if (!isTailCall) {
1914       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1915                                DAG.getNode(X86ISD::GlobalBaseReg,
1916                                            DebugLoc::getUnknownLoc(),
1917                                            getPointerTy()),
1918                                InFlag);
1919       InFlag = Chain.getValue(1);
1920     } else {
1921       // If we are tail calling and generating PIC/GOT style code load the
1922       // address of the callee into ECX. The value in ecx is used as target of
1923       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1924       // for tail calls on PIC/GOT architectures. Normally we would just put the
1925       // address of GOT into ebx and then call target@PLT. But for tail calls
1926       // ebx would be restored (since ebx is callee saved) before jumping to the
1927       // target@PLT.
1928
1929       // Note: The actual moving to ECX is done further down.
1930       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1931       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1932           !G->getGlobal()->hasProtectedVisibility())
1933         Callee = LowerGlobalAddress(Callee, DAG);
1934       else if (isa<ExternalSymbolSDNode>(Callee))
1935         Callee = LowerExternalSymbol(Callee, DAG);
1936     }
1937   }
1938
1939   if (Is64Bit && isVarArg) {
1940     // From AMD64 ABI document:
1941     // For calls that may call functions that use varargs or stdargs
1942     // (prototype-less calls or calls to functions containing ellipsis (...) in
1943     // the declaration) %al is used as hidden argument to specify the number
1944     // of SSE registers used. The contents of %al do not need to match exactly
1945     // the number of registers, but must be an ubound on the number of SSE
1946     // registers used and is in the range 0 - 8 inclusive.
1947
1948     // FIXME: Verify this on Win64
1949     // Count the number of XMM registers allocated.
1950     static const unsigned XMMArgRegs[] = {
1951       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1952       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1953     };
1954     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1955     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1956            && "SSE registers cannot be used when SSE is disabled");
1957
1958     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1959                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1960     InFlag = Chain.getValue(1);
1961   }
1962
1963
1964   // For tail calls lower the arguments to the 'real' stack slot.
1965   if (isTailCall) {
1966     // Force all the incoming stack arguments to be loaded from the stack
1967     // before any new outgoing arguments are stored to the stack, because the
1968     // outgoing stack slots may alias the incoming argument stack slots, and
1969     // the alias isn't otherwise explicit. This is slightly more conservative
1970     // than necessary, because it means that each store effectively depends
1971     // on every argument instead of just those arguments it would clobber.
1972     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1973
1974     SmallVector<SDValue, 8> MemOpChains2;
1975     SDValue FIN;
1976     int FI = 0;
1977     // Do not flag preceeding copytoreg stuff together with the following stuff.
1978     InFlag = SDValue();
1979     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1980       CCValAssign &VA = ArgLocs[i];
1981       if (!VA.isRegLoc()) {
1982         assert(VA.isMemLoc());
1983         SDValue Arg = Outs[i].Val;
1984         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1985         // Create frame index.
1986         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1987         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1988         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1989         FIN = DAG.getFrameIndex(FI, getPointerTy());
1990
1991         if (Flags.isByVal()) {
1992           // Copy relative to framepointer.
1993           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1994           if (StackPtr.getNode() == 0)
1995             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1996                                           getPointerTy());
1997           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1998
1999           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2000                                                            ArgChain,
2001                                                            Flags, DAG, dl));
2002         } else {
2003           // Store relative to framepointer.
2004           MemOpChains2.push_back(
2005             DAG.getStore(ArgChain, dl, Arg, FIN,
2006                          PseudoSourceValue::getFixedStack(FI), 0));
2007         }
2008       }
2009     }
2010
2011     if (!MemOpChains2.empty())
2012       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2013                           &MemOpChains2[0], MemOpChains2.size());
2014
2015     // Copy arguments to their registers.
2016     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2017       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2018                                RegsToPass[i].second, InFlag);
2019       InFlag = Chain.getValue(1);
2020     }
2021     InFlag =SDValue();
2022
2023     // Store the return address to the appropriate stack slot.
2024     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2025                                      FPDiff, dl);
2026   }
2027
2028   bool WasGlobalOrExternal = false;
2029   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2030     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2031     // In the 64-bit large code model, we have to make all calls
2032     // through a register, since the call instruction's 32-bit
2033     // pc-relative offset may not be large enough to hold the whole
2034     // address.
2035   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2036     WasGlobalOrExternal = true;
2037     // If the callee is a GlobalAddress node (quite common, every direct call
2038     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2039     // it.
2040
2041     // We should use extra load for direct calls to dllimported functions in
2042     // non-JIT mode.
2043     GlobalValue *GV = G->getGlobal();
2044     if (!GV->hasDLLImportLinkage()) {
2045       unsigned char OpFlags = 0;
2046
2047       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2048       // external symbols most go through the PLT in PIC mode.  If the symbol
2049       // has hidden or protected visibility, or if it is static or local, then
2050       // we don't need to use the PLT - we can directly call it.
2051       if (Subtarget->isTargetELF() &&
2052           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2053           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2054         OpFlags = X86II::MO_PLT;
2055       } else if (Subtarget->isPICStyleStubAny() &&
2056                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2057                Subtarget->getDarwinVers() < 9) {
2058         // PC-relative references to external symbols should go through $stub,
2059         // unless we're building with the leopard linker or later, which
2060         // automatically synthesizes these stubs.
2061         OpFlags = X86II::MO_DARWIN_STUB;
2062       }
2063
2064       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2065                                           G->getOffset(), OpFlags);
2066     }
2067   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2068     WasGlobalOrExternal = true;
2069     unsigned char OpFlags = 0;
2070
2071     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2072     // symbols should go through the PLT.
2073     if (Subtarget->isTargetELF() &&
2074         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2075       OpFlags = X86II::MO_PLT;
2076     } else if (Subtarget->isPICStyleStubAny() &&
2077              Subtarget->getDarwinVers() < 9) {
2078       // PC-relative references to external symbols should go through $stub,
2079       // unless we're building with the leopard linker or later, which
2080       // automatically synthesizes these stubs.
2081       OpFlags = X86II::MO_DARWIN_STUB;
2082     }
2083
2084     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2085                                          OpFlags);
2086   }
2087
2088   if (isTailCall && !WasGlobalOrExternal) {
2089     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2090
2091     Chain = DAG.getCopyToReg(Chain,  dl,
2092                              DAG.getRegister(Opc, getPointerTy()),
2093                              Callee,InFlag);
2094     Callee = DAG.getRegister(Opc, getPointerTy());
2095     // Add register as live out.
2096     MF.getRegInfo().addLiveOut(Opc);
2097   }
2098
2099   // Returns a chain & a flag for retval copy to use.
2100   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2101   SmallVector<SDValue, 8> Ops;
2102
2103   if (isTailCall) {
2104     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2105                            DAG.getIntPtrConstant(0, true), InFlag);
2106     InFlag = Chain.getValue(1);
2107   }
2108
2109   Ops.push_back(Chain);
2110   Ops.push_back(Callee);
2111
2112   if (isTailCall)
2113     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2114
2115   // Add argument registers to the end of the list so that they are known live
2116   // into the call.
2117   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2118     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2119                                   RegsToPass[i].second.getValueType()));
2120
2121   // Add an implicit use GOT pointer in EBX.
2122   if (!isTailCall && Subtarget->isPICStyleGOT())
2123     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2124
2125   // Add an implicit use of AL for x86 vararg functions.
2126   if (Is64Bit && isVarArg)
2127     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2128
2129   if (InFlag.getNode())
2130     Ops.push_back(InFlag);
2131
2132   if (isTailCall) {
2133     // If this is the first return lowered for this function, add the regs
2134     // to the liveout set for the function.
2135     if (MF.getRegInfo().liveout_empty()) {
2136       SmallVector<CCValAssign, 16> RVLocs;
2137       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2138                      *DAG.getContext());
2139       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2140       for (unsigned i = 0; i != RVLocs.size(); ++i)
2141         if (RVLocs[i].isRegLoc())
2142           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2143     }
2144
2145     assert(((Callee.getOpcode() == ISD::Register &&
2146                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2147                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2148               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2149               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2150            "Expecting a global address, external symbol, or scratch register");
2151
2152     return DAG.getNode(X86ISD::TC_RETURN, dl,
2153                        NodeTys, &Ops[0], Ops.size());
2154   }
2155
2156   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2157   InFlag = Chain.getValue(1);
2158
2159   // Create the CALLSEQ_END node.
2160   unsigned NumBytesForCalleeToPush;
2161   if (IsCalleePop(isVarArg, CallConv))
2162     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2163   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2164     // If this is is a call to a struct-return function, the callee
2165     // pops the hidden struct pointer, so we have to push it back.
2166     // This is common for Darwin/X86, Linux & Mingw32 targets.
2167     NumBytesForCalleeToPush = 4;
2168   else
2169     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2170
2171   // Returns a flag for retval copy to use.
2172   Chain = DAG.getCALLSEQ_END(Chain,
2173                              DAG.getIntPtrConstant(NumBytes, true),
2174                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2175                                                    true),
2176                              InFlag);
2177   InFlag = Chain.getValue(1);
2178
2179   // Handle result values, copying them out of physregs into vregs that we
2180   // return.
2181   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2182                          Ins, dl, DAG, InVals);
2183 }
2184
2185
2186 //===----------------------------------------------------------------------===//
2187 //                Fast Calling Convention (tail call) implementation
2188 //===----------------------------------------------------------------------===//
2189
2190 //  Like std call, callee cleans arguments, convention except that ECX is
2191 //  reserved for storing the tail called function address. Only 2 registers are
2192 //  free for argument passing (inreg). Tail call optimization is performed
2193 //  provided:
2194 //                * tailcallopt is enabled
2195 //                * caller/callee are fastcc
2196 //  On X86_64 architecture with GOT-style position independent code only local
2197 //  (within module) calls are supported at the moment.
2198 //  To keep the stack aligned according to platform abi the function
2199 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2200 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2201 //  If a tail called function callee has more arguments than the caller the
2202 //  caller needs to make sure that there is room to move the RETADDR to. This is
2203 //  achieved by reserving an area the size of the argument delta right after the
2204 //  original REtADDR, but before the saved framepointer or the spilled registers
2205 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2206 //  stack layout:
2207 //    arg1
2208 //    arg2
2209 //    RETADDR
2210 //    [ new RETADDR
2211 //      move area ]
2212 //    (possible EBP)
2213 //    ESI
2214 //    EDI
2215 //    local1 ..
2216
2217 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2218 /// for a 16 byte align requirement.
2219 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2220                                                         SelectionDAG& DAG) {
2221   MachineFunction &MF = DAG.getMachineFunction();
2222   const TargetMachine &TM = MF.getTarget();
2223   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2224   unsigned StackAlignment = TFI.getStackAlignment();
2225   uint64_t AlignMask = StackAlignment - 1;
2226   int64_t Offset = StackSize;
2227   uint64_t SlotSize = TD->getPointerSize();
2228   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2229     // Number smaller than 12 so just add the difference.
2230     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2231   } else {
2232     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2233     Offset = ((~AlignMask) & Offset) + StackAlignment +
2234       (StackAlignment-SlotSize);
2235   }
2236   return Offset;
2237 }
2238
2239 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2240 /// for tail call optimization. Targets which want to do tail call
2241 /// optimization should implement this function.
2242 bool
2243 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2244                                                      CallingConv::ID CalleeCC,
2245                                                      bool isVarArg,
2246                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2247                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2248                                                      SelectionDAG& DAG) const {
2249   if (CalleeCC != CallingConv::Fast &&
2250       CalleeCC != CallingConv::C)
2251     return false;
2252
2253   // If -tailcallopt is specified, make fastcc functions tail-callable.
2254   const Function *CallerF = DAG.getMachineFunction().getFunction();
2255   if (PerformTailCallOpt &&
2256       CalleeCC == CallingConv::Fast &&
2257       CallerF->getCallingConv() == CalleeCC)
2258     return true;
2259
2260   // Look for obvious safe cases to perform tail call optimization.
2261   // If the callee takes no arguments then go on to check the results of the
2262   // call.
2263   if (!Outs.empty()) {
2264     // Check if stack adjustment is needed. For now, do not do this if any
2265     // argument is passed on the stack.
2266     SmallVector<CCValAssign, 16> ArgLocs;
2267     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2268                    ArgLocs, *DAG.getContext());
2269     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2270     if (CCInfo.getNextStackOffset())
2271       return false;
2272   }
2273
2274   // If the caller does not return a value, then this is obviously safe.
2275   // This is one case where it's safe to perform this optimization even
2276   // if the return types do not match.
2277   const Type *CallerRetTy = CallerF->getReturnType();
2278   if (CallerRetTy->isVoidTy())
2279     return true;
2280
2281   // If the return types match, then it's safe.
2282   GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2283   if (!G) return false;  // FIXME: common external symbols?
2284   Function *CalleeF = cast<Function>(G->getGlobal());
2285   const Type *CalleeRetTy = CalleeF->getReturnType();
2286   return CallerRetTy == CalleeRetTy;
2287 }
2288
2289 FastISel *
2290 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2291                             DwarfWriter *dw,
2292                             DenseMap<const Value *, unsigned> &vm,
2293                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2294                             DenseMap<const AllocaInst *, int> &am
2295 #ifndef NDEBUG
2296                           , SmallSet<Instruction*, 8> &cil
2297 #endif
2298                                   ) {
2299   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2300 #ifndef NDEBUG
2301                              , cil
2302 #endif
2303                              );
2304 }
2305
2306
2307 //===----------------------------------------------------------------------===//
2308 //                           Other Lowering Hooks
2309 //===----------------------------------------------------------------------===//
2310
2311
2312 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2313   MachineFunction &MF = DAG.getMachineFunction();
2314   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2315   int ReturnAddrIndex = FuncInfo->getRAIndex();
2316
2317   if (ReturnAddrIndex == 0) {
2318     // Set up a frame object for the return address.
2319     uint64_t SlotSize = TD->getPointerSize();
2320     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2321                                                            true, false);
2322     FuncInfo->setRAIndex(ReturnAddrIndex);
2323   }
2324
2325   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2326 }
2327
2328
2329 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2330                                        bool hasSymbolicDisplacement) {
2331   // Offset should fit into 32 bit immediate field.
2332   if (!isInt32(Offset))
2333     return false;
2334
2335   // If we don't have a symbolic displacement - we don't have any extra
2336   // restrictions.
2337   if (!hasSymbolicDisplacement)
2338     return true;
2339
2340   // FIXME: Some tweaks might be needed for medium code model.
2341   if (M != CodeModel::Small && M != CodeModel::Kernel)
2342     return false;
2343
2344   // For small code model we assume that latest object is 16MB before end of 31
2345   // bits boundary. We may also accept pretty large negative constants knowing
2346   // that all objects are in the positive half of address space.
2347   if (M == CodeModel::Small && Offset < 16*1024*1024)
2348     return true;
2349
2350   // For kernel code model we know that all object resist in the negative half
2351   // of 32bits address space. We may not accept negative offsets, since they may
2352   // be just off and we may accept pretty large positive ones.
2353   if (M == CodeModel::Kernel && Offset > 0)
2354     return true;
2355
2356   return false;
2357 }
2358
2359 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2360 /// specific condition code, returning the condition code and the LHS/RHS of the
2361 /// comparison to make.
2362 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2363                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2364   if (!isFP) {
2365     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2366       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2367         // X > -1   -> X == 0, jump !sign.
2368         RHS = DAG.getConstant(0, RHS.getValueType());
2369         return X86::COND_NS;
2370       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2371         // X < 0   -> X == 0, jump on sign.
2372         return X86::COND_S;
2373       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2374         // X < 1   -> X <= 0
2375         RHS = DAG.getConstant(0, RHS.getValueType());
2376         return X86::COND_LE;
2377       }
2378     }
2379
2380     switch (SetCCOpcode) {
2381     default: llvm_unreachable("Invalid integer condition!");
2382     case ISD::SETEQ:  return X86::COND_E;
2383     case ISD::SETGT:  return X86::COND_G;
2384     case ISD::SETGE:  return X86::COND_GE;
2385     case ISD::SETLT:  return X86::COND_L;
2386     case ISD::SETLE:  return X86::COND_LE;
2387     case ISD::SETNE:  return X86::COND_NE;
2388     case ISD::SETULT: return X86::COND_B;
2389     case ISD::SETUGT: return X86::COND_A;
2390     case ISD::SETULE: return X86::COND_BE;
2391     case ISD::SETUGE: return X86::COND_AE;
2392     }
2393   }
2394
2395   // First determine if it is required or is profitable to flip the operands.
2396
2397   // If LHS is a foldable load, but RHS is not, flip the condition.
2398   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2399       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2400     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2401     std::swap(LHS, RHS);
2402   }
2403
2404   switch (SetCCOpcode) {
2405   default: break;
2406   case ISD::SETOLT:
2407   case ISD::SETOLE:
2408   case ISD::SETUGT:
2409   case ISD::SETUGE:
2410     std::swap(LHS, RHS);
2411     break;
2412   }
2413
2414   // On a floating point condition, the flags are set as follows:
2415   // ZF  PF  CF   op
2416   //  0 | 0 | 0 | X > Y
2417   //  0 | 0 | 1 | X < Y
2418   //  1 | 0 | 0 | X == Y
2419   //  1 | 1 | 1 | unordered
2420   switch (SetCCOpcode) {
2421   default: llvm_unreachable("Condcode should be pre-legalized away");
2422   case ISD::SETUEQ:
2423   case ISD::SETEQ:   return X86::COND_E;
2424   case ISD::SETOLT:              // flipped
2425   case ISD::SETOGT:
2426   case ISD::SETGT:   return X86::COND_A;
2427   case ISD::SETOLE:              // flipped
2428   case ISD::SETOGE:
2429   case ISD::SETGE:   return X86::COND_AE;
2430   case ISD::SETUGT:              // flipped
2431   case ISD::SETULT:
2432   case ISD::SETLT:   return X86::COND_B;
2433   case ISD::SETUGE:              // flipped
2434   case ISD::SETULE:
2435   case ISD::SETLE:   return X86::COND_BE;
2436   case ISD::SETONE:
2437   case ISD::SETNE:   return X86::COND_NE;
2438   case ISD::SETUO:   return X86::COND_P;
2439   case ISD::SETO:    return X86::COND_NP;
2440   case ISD::SETOEQ:
2441   case ISD::SETUNE:  return X86::COND_INVALID;
2442   }
2443 }
2444
2445 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2446 /// code. Current x86 isa includes the following FP cmov instructions:
2447 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2448 static bool hasFPCMov(unsigned X86CC) {
2449   switch (X86CC) {
2450   default:
2451     return false;
2452   case X86::COND_B:
2453   case X86::COND_BE:
2454   case X86::COND_E:
2455   case X86::COND_P:
2456   case X86::COND_A:
2457   case X86::COND_AE:
2458   case X86::COND_NE:
2459   case X86::COND_NP:
2460     return true;
2461   }
2462 }
2463
2464 /// isFPImmLegal - Returns true if the target can instruction select the
2465 /// specified FP immediate natively. If false, the legalizer will
2466 /// materialize the FP immediate as a load from a constant pool.
2467 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2468   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2469     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2470       return true;
2471   }
2472   return false;
2473 }
2474
2475 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2476 /// the specified range (L, H].
2477 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2478   return (Val < 0) || (Val >= Low && Val < Hi);
2479 }
2480
2481 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2482 /// specified value.
2483 static bool isUndefOrEqual(int Val, int CmpVal) {
2484   if (Val < 0 || Val == CmpVal)
2485     return true;
2486   return false;
2487 }
2488
2489 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2490 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2491 /// the second operand.
2492 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2493   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2494     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2495   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2496     return (Mask[0] < 2 && Mask[1] < 2);
2497   return false;
2498 }
2499
2500 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2501   SmallVector<int, 8> M;
2502   N->getMask(M);
2503   return ::isPSHUFDMask(M, N->getValueType(0));
2504 }
2505
2506 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2507 /// is suitable for input to PSHUFHW.
2508 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2509   if (VT != MVT::v8i16)
2510     return false;
2511
2512   // Lower quadword copied in order or undef.
2513   for (int i = 0; i != 4; ++i)
2514     if (Mask[i] >= 0 && Mask[i] != i)
2515       return false;
2516
2517   // Upper quadword shuffled.
2518   for (int i = 4; i != 8; ++i)
2519     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2520       return false;
2521
2522   return true;
2523 }
2524
2525 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2526   SmallVector<int, 8> M;
2527   N->getMask(M);
2528   return ::isPSHUFHWMask(M, N->getValueType(0));
2529 }
2530
2531 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2532 /// is suitable for input to PSHUFLW.
2533 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2534   if (VT != MVT::v8i16)
2535     return false;
2536
2537   // Upper quadword copied in order.
2538   for (int i = 4; i != 8; ++i)
2539     if (Mask[i] >= 0 && Mask[i] != i)
2540       return false;
2541
2542   // Lower quadword shuffled.
2543   for (int i = 0; i != 4; ++i)
2544     if (Mask[i] >= 4)
2545       return false;
2546
2547   return true;
2548 }
2549
2550 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2551   SmallVector<int, 8> M;
2552   N->getMask(M);
2553   return ::isPSHUFLWMask(M, N->getValueType(0));
2554 }
2555
2556 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2557 /// is suitable for input to PALIGNR.
2558 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2559                           bool hasSSSE3) {
2560   int i, e = VT.getVectorNumElements();
2561
2562   // Do not handle v2i64 / v2f64 shuffles with palignr.
2563   if (e < 4 || !hasSSSE3)
2564     return false;
2565
2566   for (i = 0; i != e; ++i)
2567     if (Mask[i] >= 0)
2568       break;
2569
2570   // All undef, not a palignr.
2571   if (i == e)
2572     return false;
2573
2574   // Determine if it's ok to perform a palignr with only the LHS, since we
2575   // don't have access to the actual shuffle elements to see if RHS is undef.
2576   bool Unary = Mask[i] < (int)e;
2577   bool NeedsUnary = false;
2578
2579   int s = Mask[i] - i;
2580
2581   // Check the rest of the elements to see if they are consecutive.
2582   for (++i; i != e; ++i) {
2583     int m = Mask[i];
2584     if (m < 0)
2585       continue;
2586
2587     Unary = Unary && (m < (int)e);
2588     NeedsUnary = NeedsUnary || (m < s);
2589
2590     if (NeedsUnary && !Unary)
2591       return false;
2592     if (Unary && m != ((s+i) & (e-1)))
2593       return false;
2594     if (!Unary && m != (s+i))
2595       return false;
2596   }
2597   return true;
2598 }
2599
2600 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2601   SmallVector<int, 8> M;
2602   N->getMask(M);
2603   return ::isPALIGNRMask(M, N->getValueType(0), true);
2604 }
2605
2606 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2607 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2608 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2609   int NumElems = VT.getVectorNumElements();
2610   if (NumElems != 2 && NumElems != 4)
2611     return false;
2612
2613   int Half = NumElems / 2;
2614   for (int i = 0; i < Half; ++i)
2615     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2616       return false;
2617   for (int i = Half; i < NumElems; ++i)
2618     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2619       return false;
2620
2621   return true;
2622 }
2623
2624 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2625   SmallVector<int, 8> M;
2626   N->getMask(M);
2627   return ::isSHUFPMask(M, N->getValueType(0));
2628 }
2629
2630 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2631 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2632 /// half elements to come from vector 1 (which would equal the dest.) and
2633 /// the upper half to come from vector 2.
2634 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2635   int NumElems = VT.getVectorNumElements();
2636
2637   if (NumElems != 2 && NumElems != 4)
2638     return false;
2639
2640   int Half = NumElems / 2;
2641   for (int i = 0; i < Half; ++i)
2642     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2643       return false;
2644   for (int i = Half; i < NumElems; ++i)
2645     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2646       return false;
2647   return true;
2648 }
2649
2650 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2651   SmallVector<int, 8> M;
2652   N->getMask(M);
2653   return isCommutedSHUFPMask(M, N->getValueType(0));
2654 }
2655
2656 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2657 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2658 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2659   if (N->getValueType(0).getVectorNumElements() != 4)
2660     return false;
2661
2662   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2663   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2664          isUndefOrEqual(N->getMaskElt(1), 7) &&
2665          isUndefOrEqual(N->getMaskElt(2), 2) &&
2666          isUndefOrEqual(N->getMaskElt(3), 3);
2667 }
2668
2669 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2670 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2671 /// <2, 3, 2, 3>
2672 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2673   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2674
2675   if (NumElems != 4)
2676     return false;
2677
2678   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2679   isUndefOrEqual(N->getMaskElt(1), 3) &&
2680   isUndefOrEqual(N->getMaskElt(2), 2) &&
2681   isUndefOrEqual(N->getMaskElt(3), 3);
2682 }
2683
2684 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2685 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2686 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2687   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2688
2689   if (NumElems != 2 && NumElems != 4)
2690     return false;
2691
2692   for (unsigned i = 0; i < NumElems/2; ++i)
2693     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2694       return false;
2695
2696   for (unsigned i = NumElems/2; i < NumElems; ++i)
2697     if (!isUndefOrEqual(N->getMaskElt(i), i))
2698       return false;
2699
2700   return true;
2701 }
2702
2703 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2704 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2705 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2706   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2707
2708   if (NumElems != 2 && NumElems != 4)
2709     return false;
2710
2711   for (unsigned i = 0; i < NumElems/2; ++i)
2712     if (!isUndefOrEqual(N->getMaskElt(i), i))
2713       return false;
2714
2715   for (unsigned i = 0; i < NumElems/2; ++i)
2716     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2717       return false;
2718
2719   return true;
2720 }
2721
2722 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2723 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2724 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2725                          bool V2IsSplat = false) {
2726   int NumElts = VT.getVectorNumElements();
2727   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2728     return false;
2729
2730   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2731     int BitI  = Mask[i];
2732     int BitI1 = Mask[i+1];
2733     if (!isUndefOrEqual(BitI, j))
2734       return false;
2735     if (V2IsSplat) {
2736       if (!isUndefOrEqual(BitI1, NumElts))
2737         return false;
2738     } else {
2739       if (!isUndefOrEqual(BitI1, j + NumElts))
2740         return false;
2741     }
2742   }
2743   return true;
2744 }
2745
2746 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2747   SmallVector<int, 8> M;
2748   N->getMask(M);
2749   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2750 }
2751
2752 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2753 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2754 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2755                          bool V2IsSplat = false) {
2756   int NumElts = VT.getVectorNumElements();
2757   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2758     return false;
2759
2760   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2761     int BitI  = Mask[i];
2762     int BitI1 = Mask[i+1];
2763     if (!isUndefOrEqual(BitI, j + NumElts/2))
2764       return false;
2765     if (V2IsSplat) {
2766       if (isUndefOrEqual(BitI1, NumElts))
2767         return false;
2768     } else {
2769       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2770         return false;
2771     }
2772   }
2773   return true;
2774 }
2775
2776 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2777   SmallVector<int, 8> M;
2778   N->getMask(M);
2779   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2780 }
2781
2782 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2783 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2784 /// <0, 0, 1, 1>
2785 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2786   int NumElems = VT.getVectorNumElements();
2787   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2788     return false;
2789
2790   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2791     int BitI  = Mask[i];
2792     int BitI1 = Mask[i+1];
2793     if (!isUndefOrEqual(BitI, j))
2794       return false;
2795     if (!isUndefOrEqual(BitI1, j))
2796       return false;
2797   }
2798   return true;
2799 }
2800
2801 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2802   SmallVector<int, 8> M;
2803   N->getMask(M);
2804   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2805 }
2806
2807 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2808 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2809 /// <2, 2, 3, 3>
2810 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2811   int NumElems = VT.getVectorNumElements();
2812   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2813     return false;
2814
2815   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2816     int BitI  = Mask[i];
2817     int BitI1 = Mask[i+1];
2818     if (!isUndefOrEqual(BitI, j))
2819       return false;
2820     if (!isUndefOrEqual(BitI1, j))
2821       return false;
2822   }
2823   return true;
2824 }
2825
2826 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2827   SmallVector<int, 8> M;
2828   N->getMask(M);
2829   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2830 }
2831
2832 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2833 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2834 /// MOVSD, and MOVD, i.e. setting the lowest element.
2835 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2836   if (VT.getVectorElementType().getSizeInBits() < 32)
2837     return false;
2838
2839   int NumElts = VT.getVectorNumElements();
2840
2841   if (!isUndefOrEqual(Mask[0], NumElts))
2842     return false;
2843
2844   for (int i = 1; i < NumElts; ++i)
2845     if (!isUndefOrEqual(Mask[i], i))
2846       return false;
2847
2848   return true;
2849 }
2850
2851 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2852   SmallVector<int, 8> M;
2853   N->getMask(M);
2854   return ::isMOVLMask(M, N->getValueType(0));
2855 }
2856
2857 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2858 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2859 /// element of vector 2 and the other elements to come from vector 1 in order.
2860 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2861                                bool V2IsSplat = false, bool V2IsUndef = false) {
2862   int NumOps = VT.getVectorNumElements();
2863   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2864     return false;
2865
2866   if (!isUndefOrEqual(Mask[0], 0))
2867     return false;
2868
2869   for (int i = 1; i < NumOps; ++i)
2870     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2871           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2872           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2873       return false;
2874
2875   return true;
2876 }
2877
2878 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2879                            bool V2IsUndef = false) {
2880   SmallVector<int, 8> M;
2881   N->getMask(M);
2882   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2883 }
2884
2885 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2886 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2887 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2888   if (N->getValueType(0).getVectorNumElements() != 4)
2889     return false;
2890
2891   // Expect 1, 1, 3, 3
2892   for (unsigned i = 0; i < 2; ++i) {
2893     int Elt = N->getMaskElt(i);
2894     if (Elt >= 0 && Elt != 1)
2895       return false;
2896   }
2897
2898   bool HasHi = false;
2899   for (unsigned i = 2; i < 4; ++i) {
2900     int Elt = N->getMaskElt(i);
2901     if (Elt >= 0 && Elt != 3)
2902       return false;
2903     if (Elt == 3)
2904       HasHi = true;
2905   }
2906   // Don't use movshdup if it can be done with a shufps.
2907   // FIXME: verify that matching u, u, 3, 3 is what we want.
2908   return HasHi;
2909 }
2910
2911 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2912 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2913 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2914   if (N->getValueType(0).getVectorNumElements() != 4)
2915     return false;
2916
2917   // Expect 0, 0, 2, 2
2918   for (unsigned i = 0; i < 2; ++i)
2919     if (N->getMaskElt(i) > 0)
2920       return false;
2921
2922   bool HasHi = false;
2923   for (unsigned i = 2; i < 4; ++i) {
2924     int Elt = N->getMaskElt(i);
2925     if (Elt >= 0 && Elt != 2)
2926       return false;
2927     if (Elt == 2)
2928       HasHi = true;
2929   }
2930   // Don't use movsldup if it can be done with a shufps.
2931   return HasHi;
2932 }
2933
2934 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2935 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2936 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2937   int e = N->getValueType(0).getVectorNumElements() / 2;
2938
2939   for (int i = 0; i < e; ++i)
2940     if (!isUndefOrEqual(N->getMaskElt(i), i))
2941       return false;
2942   for (int i = 0; i < e; ++i)
2943     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2944       return false;
2945   return true;
2946 }
2947
2948 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2949 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2950 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2951   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2952   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2953
2954   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2955   unsigned Mask = 0;
2956   for (int i = 0; i < NumOperands; ++i) {
2957     int Val = SVOp->getMaskElt(NumOperands-i-1);
2958     if (Val < 0) Val = 0;
2959     if (Val >= NumOperands) Val -= NumOperands;
2960     Mask |= Val;
2961     if (i != NumOperands - 1)
2962       Mask <<= Shift;
2963   }
2964   return Mask;
2965 }
2966
2967 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2968 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2969 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2970   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2971   unsigned Mask = 0;
2972   // 8 nodes, but we only care about the last 4.
2973   for (unsigned i = 7; i >= 4; --i) {
2974     int Val = SVOp->getMaskElt(i);
2975     if (Val >= 0)
2976       Mask |= (Val - 4);
2977     if (i != 4)
2978       Mask <<= 2;
2979   }
2980   return Mask;
2981 }
2982
2983 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2984 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2985 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2986   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2987   unsigned Mask = 0;
2988   // 8 nodes, but we only care about the first 4.
2989   for (int i = 3; i >= 0; --i) {
2990     int Val = SVOp->getMaskElt(i);
2991     if (Val >= 0)
2992       Mask |= Val;
2993     if (i != 0)
2994       Mask <<= 2;
2995   }
2996   return Mask;
2997 }
2998
2999 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3000 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3001 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3002   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3003   EVT VVT = N->getValueType(0);
3004   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3005   int Val = 0;
3006
3007   unsigned i, e;
3008   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3009     Val = SVOp->getMaskElt(i);
3010     if (Val >= 0)
3011       break;
3012   }
3013   return (Val - i) * EltSize;
3014 }
3015
3016 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3017 /// constant +0.0.
3018 bool X86::isZeroNode(SDValue Elt) {
3019   return ((isa<ConstantSDNode>(Elt) &&
3020            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3021           (isa<ConstantFPSDNode>(Elt) &&
3022            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3023 }
3024
3025 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3026 /// their permute mask.
3027 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3028                                     SelectionDAG &DAG) {
3029   EVT VT = SVOp->getValueType(0);
3030   unsigned NumElems = VT.getVectorNumElements();
3031   SmallVector<int, 8> MaskVec;
3032
3033   for (unsigned i = 0; i != NumElems; ++i) {
3034     int idx = SVOp->getMaskElt(i);
3035     if (idx < 0)
3036       MaskVec.push_back(idx);
3037     else if (idx < (int)NumElems)
3038       MaskVec.push_back(idx + NumElems);
3039     else
3040       MaskVec.push_back(idx - NumElems);
3041   }
3042   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3043                               SVOp->getOperand(0), &MaskVec[0]);
3044 }
3045
3046 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3047 /// the two vector operands have swapped position.
3048 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3049   unsigned NumElems = VT.getVectorNumElements();
3050   for (unsigned i = 0; i != NumElems; ++i) {
3051     int idx = Mask[i];
3052     if (idx < 0)
3053       continue;
3054     else if (idx < (int)NumElems)
3055       Mask[i] = idx + NumElems;
3056     else
3057       Mask[i] = idx - NumElems;
3058   }
3059 }
3060
3061 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3062 /// match movhlps. The lower half elements should come from upper half of
3063 /// V1 (and in order), and the upper half elements should come from the upper
3064 /// half of V2 (and in order).
3065 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3066   if (Op->getValueType(0).getVectorNumElements() != 4)
3067     return false;
3068   for (unsigned i = 0, e = 2; i != e; ++i)
3069     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3070       return false;
3071   for (unsigned i = 2; i != 4; ++i)
3072     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3073       return false;
3074   return true;
3075 }
3076
3077 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3078 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3079 /// required.
3080 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3081   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3082     return false;
3083   N = N->getOperand(0).getNode();
3084   if (!ISD::isNON_EXTLoad(N))
3085     return false;
3086   if (LD)
3087     *LD = cast<LoadSDNode>(N);
3088   return true;
3089 }
3090
3091 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3092 /// match movlp{s|d}. The lower half elements should come from lower half of
3093 /// V1 (and in order), and the upper half elements should come from the upper
3094 /// half of V2 (and in order). And since V1 will become the source of the
3095 /// MOVLP, it must be either a vector load or a scalar load to vector.
3096 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3097                                ShuffleVectorSDNode *Op) {
3098   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3099     return false;
3100   // Is V2 is a vector load, don't do this transformation. We will try to use
3101   // load folding shufps op.
3102   if (ISD::isNON_EXTLoad(V2))
3103     return false;
3104
3105   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3106
3107   if (NumElems != 2 && NumElems != 4)
3108     return false;
3109   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3110     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3111       return false;
3112   for (unsigned i = NumElems/2; i != NumElems; ++i)
3113     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3114       return false;
3115   return true;
3116 }
3117
3118 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3119 /// all the same.
3120 static bool isSplatVector(SDNode *N) {
3121   if (N->getOpcode() != ISD::BUILD_VECTOR)
3122     return false;
3123
3124   SDValue SplatValue = N->getOperand(0);
3125   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3126     if (N->getOperand(i) != SplatValue)
3127       return false;
3128   return true;
3129 }
3130
3131 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3132 /// to an zero vector.
3133 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3134 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3135   SDValue V1 = N->getOperand(0);
3136   SDValue V2 = N->getOperand(1);
3137   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3138   for (unsigned i = 0; i != NumElems; ++i) {
3139     int Idx = N->getMaskElt(i);
3140     if (Idx >= (int)NumElems) {
3141       unsigned Opc = V2.getOpcode();
3142       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3143         continue;
3144       if (Opc != ISD::BUILD_VECTOR ||
3145           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3146         return false;
3147     } else if (Idx >= 0) {
3148       unsigned Opc = V1.getOpcode();
3149       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3150         continue;
3151       if (Opc != ISD::BUILD_VECTOR ||
3152           !X86::isZeroNode(V1.getOperand(Idx)))
3153         return false;
3154     }
3155   }
3156   return true;
3157 }
3158
3159 /// getZeroVector - Returns a vector of specified type with all zero elements.
3160 ///
3161 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3162                              DebugLoc dl) {
3163   assert(VT.isVector() && "Expected a vector type");
3164
3165   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3166   // type.  This ensures they get CSE'd.
3167   SDValue Vec;
3168   if (VT.getSizeInBits() == 64) { // MMX
3169     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3170     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3171   } else if (HasSSE2) {  // SSE2
3172     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3173     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3174   } else { // SSE1
3175     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3176     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3177   }
3178   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3179 }
3180
3181 /// getOnesVector - Returns a vector of specified type with all bits set.
3182 ///
3183 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3184   assert(VT.isVector() && "Expected a vector type");
3185
3186   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3187   // type.  This ensures they get CSE'd.
3188   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3189   SDValue Vec;
3190   if (VT.getSizeInBits() == 64)  // MMX
3191     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3192   else                                              // SSE
3193     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3194   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3195 }
3196
3197
3198 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3199 /// that point to V2 points to its first element.
3200 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3201   EVT VT = SVOp->getValueType(0);
3202   unsigned NumElems = VT.getVectorNumElements();
3203
3204   bool Changed = false;
3205   SmallVector<int, 8> MaskVec;
3206   SVOp->getMask(MaskVec);
3207
3208   for (unsigned i = 0; i != NumElems; ++i) {
3209     if (MaskVec[i] > (int)NumElems) {
3210       MaskVec[i] = NumElems;
3211       Changed = true;
3212     }
3213   }
3214   if (Changed)
3215     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3216                                 SVOp->getOperand(1), &MaskVec[0]);
3217   return SDValue(SVOp, 0);
3218 }
3219
3220 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3221 /// operation of specified width.
3222 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3223                        SDValue V2) {
3224   unsigned NumElems = VT.getVectorNumElements();
3225   SmallVector<int, 8> Mask;
3226   Mask.push_back(NumElems);
3227   for (unsigned i = 1; i != NumElems; ++i)
3228     Mask.push_back(i);
3229   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3230 }
3231
3232 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3233 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3234                           SDValue V2) {
3235   unsigned NumElems = VT.getVectorNumElements();
3236   SmallVector<int, 8> Mask;
3237   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3238     Mask.push_back(i);
3239     Mask.push_back(i + NumElems);
3240   }
3241   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3242 }
3243
3244 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3245 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3246                           SDValue V2) {
3247   unsigned NumElems = VT.getVectorNumElements();
3248   unsigned Half = NumElems/2;
3249   SmallVector<int, 8> Mask;
3250   for (unsigned i = 0; i != Half; ++i) {
3251     Mask.push_back(i + Half);
3252     Mask.push_back(i + NumElems + Half);
3253   }
3254   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3255 }
3256
3257 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3258 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3259                             bool HasSSE2) {
3260   if (SV->getValueType(0).getVectorNumElements() <= 4)
3261     return SDValue(SV, 0);
3262
3263   EVT PVT = MVT::v4f32;
3264   EVT VT = SV->getValueType(0);
3265   DebugLoc dl = SV->getDebugLoc();
3266   SDValue V1 = SV->getOperand(0);
3267   int NumElems = VT.getVectorNumElements();
3268   int EltNo = SV->getSplatIndex();
3269
3270   // unpack elements to the correct location
3271   while (NumElems > 4) {
3272     if (EltNo < NumElems/2) {
3273       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3274     } else {
3275       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3276       EltNo -= NumElems/2;
3277     }
3278     NumElems >>= 1;
3279   }
3280
3281   // Perform the splat.
3282   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3283   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3284   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3285   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3286 }
3287
3288 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3289 /// vector of zero or undef vector.  This produces a shuffle where the low
3290 /// element of V2 is swizzled into the zero/undef vector, landing at element
3291 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3292 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3293                                              bool isZero, bool HasSSE2,
3294                                              SelectionDAG &DAG) {
3295   EVT VT = V2.getValueType();
3296   SDValue V1 = isZero
3297     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3298   unsigned NumElems = VT.getVectorNumElements();
3299   SmallVector<int, 16> MaskVec;
3300   for (unsigned i = 0; i != NumElems; ++i)
3301     // If this is the insertion idx, put the low elt of V2 here.
3302     MaskVec.push_back(i == Idx ? NumElems : i);
3303   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3304 }
3305
3306 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3307 /// a shuffle that is zero.
3308 static
3309 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3310                                   bool Low, SelectionDAG &DAG) {
3311   unsigned NumZeros = 0;
3312   for (int i = 0; i < NumElems; ++i) {
3313     unsigned Index = Low ? i : NumElems-i-1;
3314     int Idx = SVOp->getMaskElt(Index);
3315     if (Idx < 0) {
3316       ++NumZeros;
3317       continue;
3318     }
3319     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3320     if (Elt.getNode() && X86::isZeroNode(Elt))
3321       ++NumZeros;
3322     else
3323       break;
3324   }
3325   return NumZeros;
3326 }
3327
3328 /// isVectorShift - Returns true if the shuffle can be implemented as a
3329 /// logical left or right shift of a vector.
3330 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3331 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3332                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3333   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3334
3335   isLeft = true;
3336   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3337   if (!NumZeros) {
3338     isLeft = false;
3339     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3340     if (!NumZeros)
3341       return false;
3342   }
3343   bool SeenV1 = false;
3344   bool SeenV2 = false;
3345   for (int i = NumZeros; i < NumElems; ++i) {
3346     int Val = isLeft ? (i - NumZeros) : i;
3347     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3348     if (Idx < 0)
3349       continue;
3350     if (Idx < NumElems)
3351       SeenV1 = true;
3352     else {
3353       Idx -= NumElems;
3354       SeenV2 = true;
3355     }
3356     if (Idx != Val)
3357       return false;
3358   }
3359   if (SeenV1 && SeenV2)
3360     return false;
3361
3362   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3363   ShAmt = NumZeros;
3364   return true;
3365 }
3366
3367
3368 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3369 ///
3370 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3371                                        unsigned NumNonZero, unsigned NumZero,
3372                                        SelectionDAG &DAG, TargetLowering &TLI) {
3373   if (NumNonZero > 8)
3374     return SDValue();
3375
3376   DebugLoc dl = Op.getDebugLoc();
3377   SDValue V(0, 0);
3378   bool First = true;
3379   for (unsigned i = 0; i < 16; ++i) {
3380     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3381     if (ThisIsNonZero && First) {
3382       if (NumZero)
3383         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3384       else
3385         V = DAG.getUNDEF(MVT::v8i16);
3386       First = false;
3387     }
3388
3389     if ((i & 1) != 0) {
3390       SDValue ThisElt(0, 0), LastElt(0, 0);
3391       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3392       if (LastIsNonZero) {
3393         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3394                               MVT::i16, Op.getOperand(i-1));
3395       }
3396       if (ThisIsNonZero) {
3397         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3398         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3399                               ThisElt, DAG.getConstant(8, MVT::i8));
3400         if (LastIsNonZero)
3401           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3402       } else
3403         ThisElt = LastElt;
3404
3405       if (ThisElt.getNode())
3406         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3407                         DAG.getIntPtrConstant(i/2));
3408     }
3409   }
3410
3411   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3412 }
3413
3414 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3415 ///
3416 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3417                                        unsigned NumNonZero, unsigned NumZero,
3418                                        SelectionDAG &DAG, TargetLowering &TLI) {
3419   if (NumNonZero > 4)
3420     return SDValue();
3421
3422   DebugLoc dl = Op.getDebugLoc();
3423   SDValue V(0, 0);
3424   bool First = true;
3425   for (unsigned i = 0; i < 8; ++i) {
3426     bool isNonZero = (NonZeros & (1 << i)) != 0;
3427     if (isNonZero) {
3428       if (First) {
3429         if (NumZero)
3430           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3431         else
3432           V = DAG.getUNDEF(MVT::v8i16);
3433         First = false;
3434       }
3435       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3436                       MVT::v8i16, V, Op.getOperand(i),
3437                       DAG.getIntPtrConstant(i));
3438     }
3439   }
3440
3441   return V;
3442 }
3443
3444 /// getVShift - Return a vector logical shift node.
3445 ///
3446 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3447                          unsigned NumBits, SelectionDAG &DAG,
3448                          const TargetLowering &TLI, DebugLoc dl) {
3449   bool isMMX = VT.getSizeInBits() == 64;
3450   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3451   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3452   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3453   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3454                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3455                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3456 }
3457
3458 SDValue
3459 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3460                                           SelectionDAG &DAG) {
3461
3462   // Check if the scalar load can be widened into a vector load. And if
3463   // the address is "base + cst" see if the cst can be "absorbed" into
3464   // the shuffle mask.
3465   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3466     SDValue Ptr = LD->getBasePtr();
3467     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3468       return SDValue();
3469     EVT PVT = LD->getValueType(0);
3470     if (PVT != MVT::i32 && PVT != MVT::f32)
3471       return SDValue();
3472
3473     int FI = -1;
3474     int64_t Offset = 0;
3475     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3476       FI = FINode->getIndex();
3477       Offset = 0;
3478     } else if (Ptr.getOpcode() == ISD::ADD &&
3479                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3480                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3481       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3482       Offset = Ptr.getConstantOperandVal(1);
3483       Ptr = Ptr.getOperand(0);
3484     } else {
3485       return SDValue();
3486     }
3487
3488     SDValue Chain = LD->getChain();
3489     // Make sure the stack object alignment is at least 16.
3490     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3491     if (DAG.InferPtrAlignment(Ptr) < 16) {
3492       if (MFI->isFixedObjectIndex(FI)) {
3493         // Can't change the alignment. FIXME: It's possible to compute
3494         // the exact stack offset and reference FI + adjust offset instead.
3495         // If someone *really* cares about this. That's the way to implement it.
3496         return SDValue();
3497       } else {
3498         MFI->setObjectAlignment(FI, 16);
3499       }
3500     }
3501
3502     // (Offset % 16) must be multiple of 4. Then address is then
3503     // Ptr + (Offset & ~15).
3504     if (Offset < 0)
3505       return SDValue();
3506     if ((Offset % 16) & 3)
3507       return SDValue();
3508     int64_t StartOffset = Offset & ~15;
3509     if (StartOffset)
3510       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3511                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3512
3513     int EltNo = (Offset - StartOffset) >> 2;
3514     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3515     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3516     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3517     // Canonicalize it to a v4i32 shuffle.
3518     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3519     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3520                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3521                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3522   }
3523
3524   return SDValue();
3525 }
3526
3527 SDValue
3528 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3529   DebugLoc dl = Op.getDebugLoc();
3530   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3531   if (ISD::isBuildVectorAllZeros(Op.getNode())
3532       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3533     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3534     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3535     // eliminated on x86-32 hosts.
3536     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3537       return Op;
3538
3539     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3540       return getOnesVector(Op.getValueType(), DAG, dl);
3541     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3542   }
3543
3544   EVT VT = Op.getValueType();
3545   EVT ExtVT = VT.getVectorElementType();
3546   unsigned EVTBits = ExtVT.getSizeInBits();
3547
3548   unsigned NumElems = Op.getNumOperands();
3549   unsigned NumZero  = 0;
3550   unsigned NumNonZero = 0;
3551   unsigned NonZeros = 0;
3552   bool IsAllConstants = true;
3553   SmallSet<SDValue, 8> Values;
3554   for (unsigned i = 0; i < NumElems; ++i) {
3555     SDValue Elt = Op.getOperand(i);
3556     if (Elt.getOpcode() == ISD::UNDEF)
3557       continue;
3558     Values.insert(Elt);
3559     if (Elt.getOpcode() != ISD::Constant &&
3560         Elt.getOpcode() != ISD::ConstantFP)
3561       IsAllConstants = false;
3562     if (X86::isZeroNode(Elt))
3563       NumZero++;
3564     else {
3565       NonZeros |= (1 << i);
3566       NumNonZero++;
3567     }
3568   }
3569
3570   if (NumNonZero == 0) {
3571     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3572     return DAG.getUNDEF(VT);
3573   }
3574
3575   // Special case for single non-zero, non-undef, element.
3576   if (NumNonZero == 1) {
3577     unsigned Idx = CountTrailingZeros_32(NonZeros);
3578     SDValue Item = Op.getOperand(Idx);
3579
3580     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3581     // the value are obviously zero, truncate the value to i32 and do the
3582     // insertion that way.  Only do this if the value is non-constant or if the
3583     // value is a constant being inserted into element 0.  It is cheaper to do
3584     // a constant pool load than it is to do a movd + shuffle.
3585     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3586         (!IsAllConstants || Idx == 0)) {
3587       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3588         // Handle MMX and SSE both.
3589         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3590         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3591
3592         // Truncate the value (which may itself be a constant) to i32, and
3593         // convert it to a vector with movd (S2V+shuffle to zero extend).
3594         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3595         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3596         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3597                                            Subtarget->hasSSE2(), DAG);
3598
3599         // Now we have our 32-bit value zero extended in the low element of
3600         // a vector.  If Idx != 0, swizzle it into place.
3601         if (Idx != 0) {
3602           SmallVector<int, 4> Mask;
3603           Mask.push_back(Idx);
3604           for (unsigned i = 1; i != VecElts; ++i)
3605             Mask.push_back(i);
3606           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3607                                       DAG.getUNDEF(Item.getValueType()),
3608                                       &Mask[0]);
3609         }
3610         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3611       }
3612     }
3613
3614     // If we have a constant or non-constant insertion into the low element of
3615     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3616     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3617     // depending on what the source datatype is.
3618     if (Idx == 0) {
3619       if (NumZero == 0) {
3620         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3621       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3622           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3623         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3624         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3625         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3626                                            DAG);
3627       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3628         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3629         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3630         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3631         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3632                                            Subtarget->hasSSE2(), DAG);
3633         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3634       }
3635     }
3636
3637     // Is it a vector logical left shift?
3638     if (NumElems == 2 && Idx == 1 &&
3639         X86::isZeroNode(Op.getOperand(0)) &&
3640         !X86::isZeroNode(Op.getOperand(1))) {
3641       unsigned NumBits = VT.getSizeInBits();
3642       return getVShift(true, VT,
3643                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3644                                    VT, Op.getOperand(1)),
3645                        NumBits/2, DAG, *this, dl);
3646     }
3647
3648     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3649       return SDValue();
3650
3651     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3652     // is a non-constant being inserted into an element other than the low one,
3653     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3654     // movd/movss) to move this into the low element, then shuffle it into
3655     // place.
3656     if (EVTBits == 32) {
3657       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3658
3659       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3660       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3661                                          Subtarget->hasSSE2(), DAG);
3662       SmallVector<int, 8> MaskVec;
3663       for (unsigned i = 0; i < NumElems; i++)
3664         MaskVec.push_back(i == Idx ? 0 : 1);
3665       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3666     }
3667   }
3668
3669   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3670   if (Values.size() == 1) {
3671     if (EVTBits == 32) {
3672       // Instead of a shuffle like this:
3673       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3674       // Check if it's possible to issue this instead.
3675       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3676       unsigned Idx = CountTrailingZeros_32(NonZeros);
3677       SDValue Item = Op.getOperand(Idx);
3678       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3679         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3680     }
3681     return SDValue();
3682   }
3683
3684   // A vector full of immediates; various special cases are already
3685   // handled, so this is best done with a single constant-pool load.
3686   if (IsAllConstants)
3687     return SDValue();
3688
3689   // Let legalizer expand 2-wide build_vectors.
3690   if (EVTBits == 64) {
3691     if (NumNonZero == 1) {
3692       // One half is zero or undef.
3693       unsigned Idx = CountTrailingZeros_32(NonZeros);
3694       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3695                                  Op.getOperand(Idx));
3696       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3697                                          Subtarget->hasSSE2(), DAG);
3698     }
3699     return SDValue();
3700   }
3701
3702   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3703   if (EVTBits == 8 && NumElems == 16) {
3704     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3705                                         *this);
3706     if (V.getNode()) return V;
3707   }
3708
3709   if (EVTBits == 16 && NumElems == 8) {
3710     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3711                                         *this);
3712     if (V.getNode()) return V;
3713   }
3714
3715   // If element VT is == 32 bits, turn it into a number of shuffles.
3716   SmallVector<SDValue, 8> V;
3717   V.resize(NumElems);
3718   if (NumElems == 4 && NumZero > 0) {
3719     for (unsigned i = 0; i < 4; ++i) {
3720       bool isZero = !(NonZeros & (1 << i));
3721       if (isZero)
3722         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3723       else
3724         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3725     }
3726
3727     for (unsigned i = 0; i < 2; ++i) {
3728       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3729         default: break;
3730         case 0:
3731           V[i] = V[i*2];  // Must be a zero vector.
3732           break;
3733         case 1:
3734           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3735           break;
3736         case 2:
3737           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3738           break;
3739         case 3:
3740           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3741           break;
3742       }
3743     }
3744
3745     SmallVector<int, 8> MaskVec;
3746     bool Reverse = (NonZeros & 0x3) == 2;
3747     for (unsigned i = 0; i < 2; ++i)
3748       MaskVec.push_back(Reverse ? 1-i : i);
3749     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3750     for (unsigned i = 0; i < 2; ++i)
3751       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3752     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3753   }
3754
3755   if (Values.size() > 2) {
3756     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3757     // values to be inserted is equal to the number of elements, in which case
3758     // use the unpack code below in the hopes of matching the consecutive elts
3759     // load merge pattern for shuffles.
3760     // FIXME: We could probably just check that here directly.
3761     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3762         getSubtarget()->hasSSE41()) {
3763       V[0] = DAG.getUNDEF(VT);
3764       for (unsigned i = 0; i < NumElems; ++i)
3765         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3766           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3767                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3768       return V[0];
3769     }
3770     // Expand into a number of unpckl*.
3771     // e.g. for v4f32
3772     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3773     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3774     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3775     for (unsigned i = 0; i < NumElems; ++i)
3776       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3777     NumElems >>= 1;
3778     while (NumElems != 0) {
3779       for (unsigned i = 0; i < NumElems; ++i)
3780         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3781       NumElems >>= 1;
3782     }
3783     return V[0];
3784   }
3785
3786   return SDValue();
3787 }
3788
3789 SDValue
3790 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3791   // We support concatenate two MMX registers and place them in a MMX
3792   // register.  This is better than doing a stack convert.
3793   DebugLoc dl = Op.getDebugLoc();
3794   EVT ResVT = Op.getValueType();
3795   assert(Op.getNumOperands() == 2);
3796   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3797          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3798   int Mask[2];
3799   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3800   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3801   InVec = Op.getOperand(1);
3802   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3803     unsigned NumElts = ResVT.getVectorNumElements();
3804     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3805     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3806                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3807   } else {
3808     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3809     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3810     Mask[0] = 0; Mask[1] = 2;
3811     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3812   }
3813   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3814 }
3815
3816 // v8i16 shuffles - Prefer shuffles in the following order:
3817 // 1. [all]   pshuflw, pshufhw, optional move
3818 // 2. [ssse3] 1 x pshufb
3819 // 3. [ssse3] 2 x pshufb + 1 x por
3820 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3821 static
3822 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3823                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3824   SDValue V1 = SVOp->getOperand(0);
3825   SDValue V2 = SVOp->getOperand(1);
3826   DebugLoc dl = SVOp->getDebugLoc();
3827   SmallVector<int, 8> MaskVals;
3828
3829   // Determine if more than 1 of the words in each of the low and high quadwords
3830   // of the result come from the same quadword of one of the two inputs.  Undef
3831   // mask values count as coming from any quadword, for better codegen.
3832   SmallVector<unsigned, 4> LoQuad(4);
3833   SmallVector<unsigned, 4> HiQuad(4);
3834   BitVector InputQuads(4);
3835   for (unsigned i = 0; i < 8; ++i) {
3836     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3837     int EltIdx = SVOp->getMaskElt(i);
3838     MaskVals.push_back(EltIdx);
3839     if (EltIdx < 0) {
3840       ++Quad[0];
3841       ++Quad[1];
3842       ++Quad[2];
3843       ++Quad[3];
3844       continue;
3845     }
3846     ++Quad[EltIdx / 4];
3847     InputQuads.set(EltIdx / 4);
3848   }
3849
3850   int BestLoQuad = -1;
3851   unsigned MaxQuad = 1;
3852   for (unsigned i = 0; i < 4; ++i) {
3853     if (LoQuad[i] > MaxQuad) {
3854       BestLoQuad = i;
3855       MaxQuad = LoQuad[i];
3856     }
3857   }
3858
3859   int BestHiQuad = -1;
3860   MaxQuad = 1;
3861   for (unsigned i = 0; i < 4; ++i) {
3862     if (HiQuad[i] > MaxQuad) {
3863       BestHiQuad = i;
3864       MaxQuad = HiQuad[i];
3865     }
3866   }
3867
3868   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3869   // of the two input vectors, shuffle them into one input vector so only a
3870   // single pshufb instruction is necessary. If There are more than 2 input
3871   // quads, disable the next transformation since it does not help SSSE3.
3872   bool V1Used = InputQuads[0] || InputQuads[1];
3873   bool V2Used = InputQuads[2] || InputQuads[3];
3874   if (TLI.getSubtarget()->hasSSSE3()) {
3875     if (InputQuads.count() == 2 && V1Used && V2Used) {
3876       BestLoQuad = InputQuads.find_first();
3877       BestHiQuad = InputQuads.find_next(BestLoQuad);
3878     }
3879     if (InputQuads.count() > 2) {
3880       BestLoQuad = -1;
3881       BestHiQuad = -1;
3882     }
3883   }
3884
3885   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3886   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3887   // words from all 4 input quadwords.
3888   SDValue NewV;
3889   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3890     SmallVector<int, 8> MaskV;
3891     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3892     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3893     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3894                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3895                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3896     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3897
3898     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3899     // source words for the shuffle, to aid later transformations.
3900     bool AllWordsInNewV = true;
3901     bool InOrder[2] = { true, true };
3902     for (unsigned i = 0; i != 8; ++i) {
3903       int idx = MaskVals[i];
3904       if (idx != (int)i)
3905         InOrder[i/4] = false;
3906       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3907         continue;
3908       AllWordsInNewV = false;
3909       break;
3910     }
3911
3912     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3913     if (AllWordsInNewV) {
3914       for (int i = 0; i != 8; ++i) {
3915         int idx = MaskVals[i];
3916         if (idx < 0)
3917           continue;
3918         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3919         if ((idx != i) && idx < 4)
3920           pshufhw = false;
3921         if ((idx != i) && idx > 3)
3922           pshuflw = false;
3923       }
3924       V1 = NewV;
3925       V2Used = false;
3926       BestLoQuad = 0;
3927       BestHiQuad = 1;
3928     }
3929
3930     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3931     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3932     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3933       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3934                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3935     }
3936   }
3937
3938   // If we have SSSE3, and all words of the result are from 1 input vector,
3939   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3940   // is present, fall back to case 4.
3941   if (TLI.getSubtarget()->hasSSSE3()) {
3942     SmallVector<SDValue,16> pshufbMask;
3943
3944     // If we have elements from both input vectors, set the high bit of the
3945     // shuffle mask element to zero out elements that come from V2 in the V1
3946     // mask, and elements that come from V1 in the V2 mask, so that the two
3947     // results can be OR'd together.
3948     bool TwoInputs = V1Used && V2Used;
3949     for (unsigned i = 0; i != 8; ++i) {
3950       int EltIdx = MaskVals[i] * 2;
3951       if (TwoInputs && (EltIdx >= 16)) {
3952         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3953         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3954         continue;
3955       }
3956       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3957       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3958     }
3959     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3960     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3961                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3962                                  MVT::v16i8, &pshufbMask[0], 16));
3963     if (!TwoInputs)
3964       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3965
3966     // Calculate the shuffle mask for the second input, shuffle it, and
3967     // OR it with the first shuffled input.
3968     pshufbMask.clear();
3969     for (unsigned i = 0; i != 8; ++i) {
3970       int EltIdx = MaskVals[i] * 2;
3971       if (EltIdx < 16) {
3972         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3973         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3974         continue;
3975       }
3976       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3977       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3978     }
3979     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3980     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3981                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3982                                  MVT::v16i8, &pshufbMask[0], 16));
3983     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3984     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3985   }
3986
3987   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3988   // and update MaskVals with new element order.
3989   BitVector InOrder(8);
3990   if (BestLoQuad >= 0) {
3991     SmallVector<int, 8> MaskV;
3992     for (int i = 0; i != 4; ++i) {
3993       int idx = MaskVals[i];
3994       if (idx < 0) {
3995         MaskV.push_back(-1);
3996         InOrder.set(i);
3997       } else if ((idx / 4) == BestLoQuad) {
3998         MaskV.push_back(idx & 3);
3999         InOrder.set(i);
4000       } else {
4001         MaskV.push_back(-1);
4002       }
4003     }
4004     for (unsigned i = 4; i != 8; ++i)
4005       MaskV.push_back(i);
4006     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4007                                 &MaskV[0]);
4008   }
4009
4010   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4011   // and update MaskVals with the new element order.
4012   if (BestHiQuad >= 0) {
4013     SmallVector<int, 8> MaskV;
4014     for (unsigned i = 0; i != 4; ++i)
4015       MaskV.push_back(i);
4016     for (unsigned i = 4; i != 8; ++i) {
4017       int idx = MaskVals[i];
4018       if (idx < 0) {
4019         MaskV.push_back(-1);
4020         InOrder.set(i);
4021       } else if ((idx / 4) == BestHiQuad) {
4022         MaskV.push_back((idx & 3) + 4);
4023         InOrder.set(i);
4024       } else {
4025         MaskV.push_back(-1);
4026       }
4027     }
4028     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4029                                 &MaskV[0]);
4030   }
4031
4032   // In case BestHi & BestLo were both -1, which means each quadword has a word
4033   // from each of the four input quadwords, calculate the InOrder bitvector now
4034   // before falling through to the insert/extract cleanup.
4035   if (BestLoQuad == -1 && BestHiQuad == -1) {
4036     NewV = V1;
4037     for (int i = 0; i != 8; ++i)
4038       if (MaskVals[i] < 0 || MaskVals[i] == i)
4039         InOrder.set(i);
4040   }
4041
4042   // The other elements are put in the right place using pextrw and pinsrw.
4043   for (unsigned i = 0; i != 8; ++i) {
4044     if (InOrder[i])
4045       continue;
4046     int EltIdx = MaskVals[i];
4047     if (EltIdx < 0)
4048       continue;
4049     SDValue ExtOp = (EltIdx < 8)
4050     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4051                   DAG.getIntPtrConstant(EltIdx))
4052     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4053                   DAG.getIntPtrConstant(EltIdx - 8));
4054     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4055                        DAG.getIntPtrConstant(i));
4056   }
4057   return NewV;
4058 }
4059
4060 // v16i8 shuffles - Prefer shuffles in the following order:
4061 // 1. [ssse3] 1 x pshufb
4062 // 2. [ssse3] 2 x pshufb + 1 x por
4063 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4064 static
4065 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4066                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4067   SDValue V1 = SVOp->getOperand(0);
4068   SDValue V2 = SVOp->getOperand(1);
4069   DebugLoc dl = SVOp->getDebugLoc();
4070   SmallVector<int, 16> MaskVals;
4071   SVOp->getMask(MaskVals);
4072
4073   // If we have SSSE3, case 1 is generated when all result bytes come from
4074   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4075   // present, fall back to case 3.
4076   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4077   bool V1Only = true;
4078   bool V2Only = true;
4079   for (unsigned i = 0; i < 16; ++i) {
4080     int EltIdx = MaskVals[i];
4081     if (EltIdx < 0)
4082       continue;
4083     if (EltIdx < 16)
4084       V2Only = false;
4085     else
4086       V1Only = false;
4087   }
4088
4089   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4090   if (TLI.getSubtarget()->hasSSSE3()) {
4091     SmallVector<SDValue,16> pshufbMask;
4092
4093     // If all result elements are from one input vector, then only translate
4094     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4095     //
4096     // Otherwise, we have elements from both input vectors, and must zero out
4097     // elements that come from V2 in the first mask, and V1 in the second mask
4098     // so that we can OR them together.
4099     bool TwoInputs = !(V1Only || V2Only);
4100     for (unsigned i = 0; i != 16; ++i) {
4101       int EltIdx = MaskVals[i];
4102       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4103         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4104         continue;
4105       }
4106       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4107     }
4108     // If all the elements are from V2, assign it to V1 and return after
4109     // building the first pshufb.
4110     if (V2Only)
4111       V1 = V2;
4112     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4113                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4114                                  MVT::v16i8, &pshufbMask[0], 16));
4115     if (!TwoInputs)
4116       return V1;
4117
4118     // Calculate the shuffle mask for the second input, shuffle it, and
4119     // OR it with the first shuffled input.
4120     pshufbMask.clear();
4121     for (unsigned i = 0; i != 16; ++i) {
4122       int EltIdx = MaskVals[i];
4123       if (EltIdx < 16) {
4124         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4125         continue;
4126       }
4127       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4128     }
4129     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4130                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4131                                  MVT::v16i8, &pshufbMask[0], 16));
4132     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4133   }
4134
4135   // No SSSE3 - Calculate in place words and then fix all out of place words
4136   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4137   // the 16 different words that comprise the two doublequadword input vectors.
4138   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4139   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4140   SDValue NewV = V2Only ? V2 : V1;
4141   for (int i = 0; i != 8; ++i) {
4142     int Elt0 = MaskVals[i*2];
4143     int Elt1 = MaskVals[i*2+1];
4144
4145     // This word of the result is all undef, skip it.
4146     if (Elt0 < 0 && Elt1 < 0)
4147       continue;
4148
4149     // This word of the result is already in the correct place, skip it.
4150     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4151       continue;
4152     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4153       continue;
4154
4155     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4156     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4157     SDValue InsElt;
4158
4159     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4160     // using a single extract together, load it and store it.
4161     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4162       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4163                            DAG.getIntPtrConstant(Elt1 / 2));
4164       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4165                         DAG.getIntPtrConstant(i));
4166       continue;
4167     }
4168
4169     // If Elt1 is defined, extract it from the appropriate source.  If the
4170     // source byte is not also odd, shift the extracted word left 8 bits
4171     // otherwise clear the bottom 8 bits if we need to do an or.
4172     if (Elt1 >= 0) {
4173       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4174                            DAG.getIntPtrConstant(Elt1 / 2));
4175       if ((Elt1 & 1) == 0)
4176         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4177                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4178       else if (Elt0 >= 0)
4179         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4180                              DAG.getConstant(0xFF00, MVT::i16));
4181     }
4182     // If Elt0 is defined, extract it from the appropriate source.  If the
4183     // source byte is not also even, shift the extracted word right 8 bits. If
4184     // Elt1 was also defined, OR the extracted values together before
4185     // inserting them in the result.
4186     if (Elt0 >= 0) {
4187       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4188                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4189       if ((Elt0 & 1) != 0)
4190         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4191                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4192       else if (Elt1 >= 0)
4193         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4194                              DAG.getConstant(0x00FF, MVT::i16));
4195       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4196                          : InsElt0;
4197     }
4198     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4199                        DAG.getIntPtrConstant(i));
4200   }
4201   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4202 }
4203
4204 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4205 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4206 /// done when every pair / quad of shuffle mask elements point to elements in
4207 /// the right sequence. e.g.
4208 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4209 static
4210 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4211                                  SelectionDAG &DAG,
4212                                  TargetLowering &TLI, DebugLoc dl) {
4213   EVT VT = SVOp->getValueType(0);
4214   SDValue V1 = SVOp->getOperand(0);
4215   SDValue V2 = SVOp->getOperand(1);
4216   unsigned NumElems = VT.getVectorNumElements();
4217   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4218   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4219   EVT MaskEltVT = MaskVT.getVectorElementType();
4220   EVT NewVT = MaskVT;
4221   switch (VT.getSimpleVT().SimpleTy) {
4222   default: assert(false && "Unexpected!");
4223   case MVT::v4f32: NewVT = MVT::v2f64; break;
4224   case MVT::v4i32: NewVT = MVT::v2i64; break;
4225   case MVT::v8i16: NewVT = MVT::v4i32; break;
4226   case MVT::v16i8: NewVT = MVT::v4i32; break;
4227   }
4228
4229   if (NewWidth == 2) {
4230     if (VT.isInteger())
4231       NewVT = MVT::v2i64;
4232     else
4233       NewVT = MVT::v2f64;
4234   }
4235   int Scale = NumElems / NewWidth;
4236   SmallVector<int, 8> MaskVec;
4237   for (unsigned i = 0; i < NumElems; i += Scale) {
4238     int StartIdx = -1;
4239     for (int j = 0; j < Scale; ++j) {
4240       int EltIdx = SVOp->getMaskElt(i+j);
4241       if (EltIdx < 0)
4242         continue;
4243       if (StartIdx == -1)
4244         StartIdx = EltIdx - (EltIdx % Scale);
4245       if (EltIdx != StartIdx + j)
4246         return SDValue();
4247     }
4248     if (StartIdx == -1)
4249       MaskVec.push_back(-1);
4250     else
4251       MaskVec.push_back(StartIdx / Scale);
4252   }
4253
4254   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4255   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4256   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4257 }
4258
4259 /// getVZextMovL - Return a zero-extending vector move low node.
4260 ///
4261 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4262                             SDValue SrcOp, SelectionDAG &DAG,
4263                             const X86Subtarget *Subtarget, DebugLoc dl) {
4264   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4265     LoadSDNode *LD = NULL;
4266     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4267       LD = dyn_cast<LoadSDNode>(SrcOp);
4268     if (!LD) {
4269       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4270       // instead.
4271       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4272       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4273           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4274           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4275           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4276         // PR2108
4277         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4278         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4279                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4280                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4281                                                    OpVT,
4282                                                    SrcOp.getOperand(0)
4283                                                           .getOperand(0))));
4284       }
4285     }
4286   }
4287
4288   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4289                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4290                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4291                                              OpVT, SrcOp)));
4292 }
4293
4294 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4295 /// shuffles.
4296 static SDValue
4297 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4298   SDValue V1 = SVOp->getOperand(0);
4299   SDValue V2 = SVOp->getOperand(1);
4300   DebugLoc dl = SVOp->getDebugLoc();
4301   EVT VT = SVOp->getValueType(0);
4302
4303   SmallVector<std::pair<int, int>, 8> Locs;
4304   Locs.resize(4);
4305   SmallVector<int, 8> Mask1(4U, -1);
4306   SmallVector<int, 8> PermMask;
4307   SVOp->getMask(PermMask);
4308
4309   unsigned NumHi = 0;
4310   unsigned NumLo = 0;
4311   for (unsigned i = 0; i != 4; ++i) {
4312     int Idx = PermMask[i];
4313     if (Idx < 0) {
4314       Locs[i] = std::make_pair(-1, -1);
4315     } else {
4316       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4317       if (Idx < 4) {
4318         Locs[i] = std::make_pair(0, NumLo);
4319         Mask1[NumLo] = Idx;
4320         NumLo++;
4321       } else {
4322         Locs[i] = std::make_pair(1, NumHi);
4323         if (2+NumHi < 4)
4324           Mask1[2+NumHi] = Idx;
4325         NumHi++;
4326       }
4327     }
4328   }
4329
4330   if (NumLo <= 2 && NumHi <= 2) {
4331     // If no more than two elements come from either vector. This can be
4332     // implemented with two shuffles. First shuffle gather the elements.
4333     // The second shuffle, which takes the first shuffle as both of its
4334     // vector operands, put the elements into the right order.
4335     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4336
4337     SmallVector<int, 8> Mask2(4U, -1);
4338
4339     for (unsigned i = 0; i != 4; ++i) {
4340       if (Locs[i].first == -1)
4341         continue;
4342       else {
4343         unsigned Idx = (i < 2) ? 0 : 4;
4344         Idx += Locs[i].first * 2 + Locs[i].second;
4345         Mask2[i] = Idx;
4346       }
4347     }
4348
4349     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4350   } else if (NumLo == 3 || NumHi == 3) {
4351     // Otherwise, we must have three elements from one vector, call it X, and
4352     // one element from the other, call it Y.  First, use a shufps to build an
4353     // intermediate vector with the one element from Y and the element from X
4354     // that will be in the same half in the final destination (the indexes don't
4355     // matter). Then, use a shufps to build the final vector, taking the half
4356     // containing the element from Y from the intermediate, and the other half
4357     // from X.
4358     if (NumHi == 3) {
4359       // Normalize it so the 3 elements come from V1.
4360       CommuteVectorShuffleMask(PermMask, VT);
4361       std::swap(V1, V2);
4362     }
4363
4364     // Find the element from V2.
4365     unsigned HiIndex;
4366     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4367       int Val = PermMask[HiIndex];
4368       if (Val < 0)
4369         continue;
4370       if (Val >= 4)
4371         break;
4372     }
4373
4374     Mask1[0] = PermMask[HiIndex];
4375     Mask1[1] = -1;
4376     Mask1[2] = PermMask[HiIndex^1];
4377     Mask1[3] = -1;
4378     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4379
4380     if (HiIndex >= 2) {
4381       Mask1[0] = PermMask[0];
4382       Mask1[1] = PermMask[1];
4383       Mask1[2] = HiIndex & 1 ? 6 : 4;
4384       Mask1[3] = HiIndex & 1 ? 4 : 6;
4385       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4386     } else {
4387       Mask1[0] = HiIndex & 1 ? 2 : 0;
4388       Mask1[1] = HiIndex & 1 ? 0 : 2;
4389       Mask1[2] = PermMask[2];
4390       Mask1[3] = PermMask[3];
4391       if (Mask1[2] >= 0)
4392         Mask1[2] += 4;
4393       if (Mask1[3] >= 0)
4394         Mask1[3] += 4;
4395       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4396     }
4397   }
4398
4399   // Break it into (shuffle shuffle_hi, shuffle_lo).
4400   Locs.clear();
4401   SmallVector<int,8> LoMask(4U, -1);
4402   SmallVector<int,8> HiMask(4U, -1);
4403
4404   SmallVector<int,8> *MaskPtr = &LoMask;
4405   unsigned MaskIdx = 0;
4406   unsigned LoIdx = 0;
4407   unsigned HiIdx = 2;
4408   for (unsigned i = 0; i != 4; ++i) {
4409     if (i == 2) {
4410       MaskPtr = &HiMask;
4411       MaskIdx = 1;
4412       LoIdx = 0;
4413       HiIdx = 2;
4414     }
4415     int Idx = PermMask[i];
4416     if (Idx < 0) {
4417       Locs[i] = std::make_pair(-1, -1);
4418     } else if (Idx < 4) {
4419       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4420       (*MaskPtr)[LoIdx] = Idx;
4421       LoIdx++;
4422     } else {
4423       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4424       (*MaskPtr)[HiIdx] = Idx;
4425       HiIdx++;
4426     }
4427   }
4428
4429   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4430   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4431   SmallVector<int, 8> MaskOps;
4432   for (unsigned i = 0; i != 4; ++i) {
4433     if (Locs[i].first == -1) {
4434       MaskOps.push_back(-1);
4435     } else {
4436       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4437       MaskOps.push_back(Idx);
4438     }
4439   }
4440   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4441 }
4442
4443 SDValue
4444 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4445   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4446   SDValue V1 = Op.getOperand(0);
4447   SDValue V2 = Op.getOperand(1);
4448   EVT VT = Op.getValueType();
4449   DebugLoc dl = Op.getDebugLoc();
4450   unsigned NumElems = VT.getVectorNumElements();
4451   bool isMMX = VT.getSizeInBits() == 64;
4452   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4453   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4454   bool V1IsSplat = false;
4455   bool V2IsSplat = false;
4456
4457   if (isZeroShuffle(SVOp))
4458     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4459
4460   // Promote splats to v4f32.
4461   if (SVOp->isSplat()) {
4462     if (isMMX || NumElems < 4)
4463       return Op;
4464     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4465   }
4466
4467   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4468   // do it!
4469   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4470     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4471     if (NewOp.getNode())
4472       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4473                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4474   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4475     // FIXME: Figure out a cleaner way to do this.
4476     // Try to make use of movq to zero out the top part.
4477     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4478       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4479       if (NewOp.getNode()) {
4480         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4481           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4482                               DAG, Subtarget, dl);
4483       }
4484     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4485       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4486       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4487         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4488                             DAG, Subtarget, dl);
4489     }
4490   }
4491
4492   if (X86::isPSHUFDMask(SVOp))
4493     return Op;
4494
4495   // Check if this can be converted into a logical shift.
4496   bool isLeft = false;
4497   unsigned ShAmt = 0;
4498   SDValue ShVal;
4499   bool isShift = getSubtarget()->hasSSE2() &&
4500     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4501   if (isShift && ShVal.hasOneUse()) {
4502     // If the shifted value has multiple uses, it may be cheaper to use
4503     // v_set0 + movlhps or movhlps, etc.
4504     EVT EltVT = VT.getVectorElementType();
4505     ShAmt *= EltVT.getSizeInBits();
4506     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4507   }
4508
4509   if (X86::isMOVLMask(SVOp)) {
4510     if (V1IsUndef)
4511       return V2;
4512     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4513       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4514     if (!isMMX)
4515       return Op;
4516   }
4517
4518   // FIXME: fold these into legal mask.
4519   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4520                  X86::isMOVSLDUPMask(SVOp) ||
4521                  X86::isMOVHLPSMask(SVOp) ||
4522                  X86::isMOVLHPSMask(SVOp) ||
4523                  X86::isMOVLPMask(SVOp)))
4524     return Op;
4525
4526   if (ShouldXformToMOVHLPS(SVOp) ||
4527       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4528     return CommuteVectorShuffle(SVOp, DAG);
4529
4530   if (isShift) {
4531     // No better options. Use a vshl / vsrl.
4532     EVT EltVT = VT.getVectorElementType();
4533     ShAmt *= EltVT.getSizeInBits();
4534     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4535   }
4536
4537   bool Commuted = false;
4538   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4539   // 1,1,1,1 -> v8i16 though.
4540   V1IsSplat = isSplatVector(V1.getNode());
4541   V2IsSplat = isSplatVector(V2.getNode());
4542
4543   // Canonicalize the splat or undef, if present, to be on the RHS.
4544   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4545     Op = CommuteVectorShuffle(SVOp, DAG);
4546     SVOp = cast<ShuffleVectorSDNode>(Op);
4547     V1 = SVOp->getOperand(0);
4548     V2 = SVOp->getOperand(1);
4549     std::swap(V1IsSplat, V2IsSplat);
4550     std::swap(V1IsUndef, V2IsUndef);
4551     Commuted = true;
4552   }
4553
4554   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4555     // Shuffling low element of v1 into undef, just return v1.
4556     if (V2IsUndef)
4557       return V1;
4558     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4559     // the instruction selector will not match, so get a canonical MOVL with
4560     // swapped operands to undo the commute.
4561     return getMOVL(DAG, dl, VT, V2, V1);
4562   }
4563
4564   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4565       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4566       X86::isUNPCKLMask(SVOp) ||
4567       X86::isUNPCKHMask(SVOp))
4568     return Op;
4569
4570   if (V2IsSplat) {
4571     // Normalize mask so all entries that point to V2 points to its first
4572     // element then try to match unpck{h|l} again. If match, return a
4573     // new vector_shuffle with the corrected mask.
4574     SDValue NewMask = NormalizeMask(SVOp, DAG);
4575     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4576     if (NSVOp != SVOp) {
4577       if (X86::isUNPCKLMask(NSVOp, true)) {
4578         return NewMask;
4579       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4580         return NewMask;
4581       }
4582     }
4583   }
4584
4585   if (Commuted) {
4586     // Commute is back and try unpck* again.
4587     // FIXME: this seems wrong.
4588     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4589     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4590     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4591         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4592         X86::isUNPCKLMask(NewSVOp) ||
4593         X86::isUNPCKHMask(NewSVOp))
4594       return NewOp;
4595   }
4596
4597   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4598
4599   // Normalize the node to match x86 shuffle ops if needed
4600   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4601     return CommuteVectorShuffle(SVOp, DAG);
4602
4603   // Check for legal shuffle and return?
4604   SmallVector<int, 16> PermMask;
4605   SVOp->getMask(PermMask);
4606   if (isShuffleMaskLegal(PermMask, VT))
4607     return Op;
4608
4609   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4610   if (VT == MVT::v8i16) {
4611     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4612     if (NewOp.getNode())
4613       return NewOp;
4614   }
4615
4616   if (VT == MVT::v16i8) {
4617     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4618     if (NewOp.getNode())
4619       return NewOp;
4620   }
4621
4622   // Handle all 4 wide cases with a number of shuffles except for MMX.
4623   if (NumElems == 4 && !isMMX)
4624     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4625
4626   return SDValue();
4627 }
4628
4629 SDValue
4630 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4631                                                 SelectionDAG &DAG) {
4632   EVT VT = Op.getValueType();
4633   DebugLoc dl = Op.getDebugLoc();
4634   if (VT.getSizeInBits() == 8) {
4635     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4636                                     Op.getOperand(0), Op.getOperand(1));
4637     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4638                                     DAG.getValueType(VT));
4639     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4640   } else if (VT.getSizeInBits() == 16) {
4641     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4642     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4643     if (Idx == 0)
4644       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4645                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4646                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4647                                                  MVT::v4i32,
4648                                                  Op.getOperand(0)),
4649                                      Op.getOperand(1)));
4650     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4651                                     Op.getOperand(0), Op.getOperand(1));
4652     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4653                                     DAG.getValueType(VT));
4654     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4655   } else if (VT == MVT::f32) {
4656     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4657     // the result back to FR32 register. It's only worth matching if the
4658     // result has a single use which is a store or a bitcast to i32.  And in
4659     // the case of a store, it's not worth it if the index is a constant 0,
4660     // because a MOVSSmr can be used instead, which is smaller and faster.
4661     if (!Op.hasOneUse())
4662       return SDValue();
4663     SDNode *User = *Op.getNode()->use_begin();
4664     if ((User->getOpcode() != ISD::STORE ||
4665          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4666           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4667         (User->getOpcode() != ISD::BIT_CONVERT ||
4668          User->getValueType(0) != MVT::i32))
4669       return SDValue();
4670     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4671                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4672                                               Op.getOperand(0)),
4673                                               Op.getOperand(1));
4674     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4675   } else if (VT == MVT::i32) {
4676     // ExtractPS works with constant index.
4677     if (isa<ConstantSDNode>(Op.getOperand(1)))
4678       return Op;
4679   }
4680   return SDValue();
4681 }
4682
4683
4684 SDValue
4685 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4686   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4687     return SDValue();
4688
4689   if (Subtarget->hasSSE41()) {
4690     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4691     if (Res.getNode())
4692       return Res;
4693   }
4694
4695   EVT VT = Op.getValueType();
4696   DebugLoc dl = Op.getDebugLoc();
4697   // TODO: handle v16i8.
4698   if (VT.getSizeInBits() == 16) {
4699     SDValue Vec = Op.getOperand(0);
4700     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4701     if (Idx == 0)
4702       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4703                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4704                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4705                                                  MVT::v4i32, Vec),
4706                                      Op.getOperand(1)));
4707     // Transform it so it match pextrw which produces a 32-bit result.
4708     EVT EltVT = MVT::i32;
4709     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4710                                     Op.getOperand(0), Op.getOperand(1));
4711     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4712                                     DAG.getValueType(VT));
4713     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4714   } else if (VT.getSizeInBits() == 32) {
4715     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4716     if (Idx == 0)
4717       return Op;
4718
4719     // SHUFPS the element to the lowest double word, then movss.
4720     int Mask[4] = { Idx, -1, -1, -1 };
4721     EVT VVT = Op.getOperand(0).getValueType();
4722     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4723                                        DAG.getUNDEF(VVT), Mask);
4724     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4725                        DAG.getIntPtrConstant(0));
4726   } else if (VT.getSizeInBits() == 64) {
4727     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4728     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4729     //        to match extract_elt for f64.
4730     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4731     if (Idx == 0)
4732       return Op;
4733
4734     // UNPCKHPD the element to the lowest double word, then movsd.
4735     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4736     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4737     int Mask[2] = { 1, -1 };
4738     EVT VVT = Op.getOperand(0).getValueType();
4739     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4740                                        DAG.getUNDEF(VVT), Mask);
4741     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4742                        DAG.getIntPtrConstant(0));
4743   }
4744
4745   return SDValue();
4746 }
4747
4748 SDValue
4749 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4750   EVT VT = Op.getValueType();
4751   EVT EltVT = VT.getVectorElementType();
4752   DebugLoc dl = Op.getDebugLoc();
4753
4754   SDValue N0 = Op.getOperand(0);
4755   SDValue N1 = Op.getOperand(1);
4756   SDValue N2 = Op.getOperand(2);
4757
4758   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4759       isa<ConstantSDNode>(N2)) {
4760     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4761                                                 : X86ISD::PINSRW;
4762     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4763     // argument.
4764     if (N1.getValueType() != MVT::i32)
4765       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4766     if (N2.getValueType() != MVT::i32)
4767       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4768     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4769   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4770     // Bits [7:6] of the constant are the source select.  This will always be
4771     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4772     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4773     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4774     // Bits [5:4] of the constant are the destination select.  This is the
4775     //  value of the incoming immediate.
4776     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4777     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4778     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4779     // Create this as a scalar to vector..
4780     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4781     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4782   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4783     // PINSR* works with constant index.
4784     return Op;
4785   }
4786   return SDValue();
4787 }
4788
4789 SDValue
4790 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4791   EVT VT = Op.getValueType();
4792   EVT EltVT = VT.getVectorElementType();
4793
4794   if (Subtarget->hasSSE41())
4795     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4796
4797   if (EltVT == MVT::i8)
4798     return SDValue();
4799
4800   DebugLoc dl = Op.getDebugLoc();
4801   SDValue N0 = Op.getOperand(0);
4802   SDValue N1 = Op.getOperand(1);
4803   SDValue N2 = Op.getOperand(2);
4804
4805   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4806     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4807     // as its second argument.
4808     if (N1.getValueType() != MVT::i32)
4809       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4810     if (N2.getValueType() != MVT::i32)
4811       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4812     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4813   }
4814   return SDValue();
4815 }
4816
4817 SDValue
4818 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4819   DebugLoc dl = Op.getDebugLoc();
4820   if (Op.getValueType() == MVT::v2f32)
4821     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4822                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4823                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4824                                                Op.getOperand(0))));
4825
4826   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4827     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4828
4829   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4830   EVT VT = MVT::v2i32;
4831   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4832   default: break;
4833   case MVT::v16i8:
4834   case MVT::v8i16:
4835     VT = MVT::v4i32;
4836     break;
4837   }
4838   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4839                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4840 }
4841
4842 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4843 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4844 // one of the above mentioned nodes. It has to be wrapped because otherwise
4845 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4846 // be used to form addressing mode. These wrapped nodes will be selected
4847 // into MOV32ri.
4848 SDValue
4849 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4850   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4851
4852   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4853   // global base reg.
4854   unsigned char OpFlag = 0;
4855   unsigned WrapperKind = X86ISD::Wrapper;
4856   CodeModel::Model M = getTargetMachine().getCodeModel();
4857
4858   if (Subtarget->isPICStyleRIPRel() &&
4859       (M == CodeModel::Small || M == CodeModel::Kernel))
4860     WrapperKind = X86ISD::WrapperRIP;
4861   else if (Subtarget->isPICStyleGOT())
4862     OpFlag = X86II::MO_GOTOFF;
4863   else if (Subtarget->isPICStyleStubPIC())
4864     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4865
4866   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4867                                              CP->getAlignment(),
4868                                              CP->getOffset(), OpFlag);
4869   DebugLoc DL = CP->getDebugLoc();
4870   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4871   // With PIC, the address is actually $g + Offset.
4872   if (OpFlag) {
4873     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4874                          DAG.getNode(X86ISD::GlobalBaseReg,
4875                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4876                          Result);
4877   }
4878
4879   return Result;
4880 }
4881
4882 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4883   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4884
4885   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4886   // global base reg.
4887   unsigned char OpFlag = 0;
4888   unsigned WrapperKind = X86ISD::Wrapper;
4889   CodeModel::Model M = getTargetMachine().getCodeModel();
4890
4891   if (Subtarget->isPICStyleRIPRel() &&
4892       (M == CodeModel::Small || M == CodeModel::Kernel))
4893     WrapperKind = X86ISD::WrapperRIP;
4894   else if (Subtarget->isPICStyleGOT())
4895     OpFlag = X86II::MO_GOTOFF;
4896   else if (Subtarget->isPICStyleStubPIC())
4897     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4898
4899   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4900                                           OpFlag);
4901   DebugLoc DL = JT->getDebugLoc();
4902   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4903
4904   // With PIC, the address is actually $g + Offset.
4905   if (OpFlag) {
4906     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4907                          DAG.getNode(X86ISD::GlobalBaseReg,
4908                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4909                          Result);
4910   }
4911
4912   return Result;
4913 }
4914
4915 SDValue
4916 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4917   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4918
4919   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4920   // global base reg.
4921   unsigned char OpFlag = 0;
4922   unsigned WrapperKind = X86ISD::Wrapper;
4923   CodeModel::Model M = getTargetMachine().getCodeModel();
4924
4925   if (Subtarget->isPICStyleRIPRel() &&
4926       (M == CodeModel::Small || M == CodeModel::Kernel))
4927     WrapperKind = X86ISD::WrapperRIP;
4928   else if (Subtarget->isPICStyleGOT())
4929     OpFlag = X86II::MO_GOTOFF;
4930   else if (Subtarget->isPICStyleStubPIC())
4931     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4932
4933   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4934
4935   DebugLoc DL = Op.getDebugLoc();
4936   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4937
4938
4939   // With PIC, the address is actually $g + Offset.
4940   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4941       !Subtarget->is64Bit()) {
4942     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4943                          DAG.getNode(X86ISD::GlobalBaseReg,
4944                                      DebugLoc::getUnknownLoc(),
4945                                      getPointerTy()),
4946                          Result);
4947   }
4948
4949   return Result;
4950 }
4951
4952 SDValue
4953 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4954   // Create the TargetBlockAddressAddress node.
4955   unsigned char OpFlags =
4956     Subtarget->ClassifyBlockAddressReference();
4957   CodeModel::Model M = getTargetMachine().getCodeModel();
4958   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4959   DebugLoc dl = Op.getDebugLoc();
4960   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4961                                        /*isTarget=*/true, OpFlags);
4962
4963   if (Subtarget->isPICStyleRIPRel() &&
4964       (M == CodeModel::Small || M == CodeModel::Kernel))
4965     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4966   else
4967     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4968
4969   // With PIC, the address is actually $g + Offset.
4970   if (isGlobalRelativeToPICBase(OpFlags)) {
4971     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4972                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4973                          Result);
4974   }
4975
4976   return Result;
4977 }
4978
4979 SDValue
4980 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4981                                       int64_t Offset,
4982                                       SelectionDAG &DAG) const {
4983   // Create the TargetGlobalAddress node, folding in the constant
4984   // offset if it is legal.
4985   unsigned char OpFlags =
4986     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4987   CodeModel::Model M = getTargetMachine().getCodeModel();
4988   SDValue Result;
4989   if (OpFlags == X86II::MO_NO_FLAG &&
4990       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4991     // A direct static reference to a global.
4992     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4993     Offset = 0;
4994   } else {
4995     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4996   }
4997
4998   if (Subtarget->isPICStyleRIPRel() &&
4999       (M == CodeModel::Small || M == CodeModel::Kernel))
5000     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5001   else
5002     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5003
5004   // With PIC, the address is actually $g + Offset.
5005   if (isGlobalRelativeToPICBase(OpFlags)) {
5006     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5007                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5008                          Result);
5009   }
5010
5011   // For globals that require a load from a stub to get the address, emit the
5012   // load.
5013   if (isGlobalStubReference(OpFlags))
5014     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5015                          PseudoSourceValue::getGOT(), 0);
5016
5017   // If there was a non-zero offset that we didn't fold, create an explicit
5018   // addition for it.
5019   if (Offset != 0)
5020     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5021                          DAG.getConstant(Offset, getPointerTy()));
5022
5023   return Result;
5024 }
5025
5026 SDValue
5027 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5028   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5029   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5030   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5031 }
5032
5033 static SDValue
5034 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5035            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5036            unsigned char OperandFlags) {
5037   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5038   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5039   DebugLoc dl = GA->getDebugLoc();
5040   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5041                                            GA->getValueType(0),
5042                                            GA->getOffset(),
5043                                            OperandFlags);
5044   if (InFlag) {
5045     SDValue Ops[] = { Chain,  TGA, *InFlag };
5046     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5047   } else {
5048     SDValue Ops[]  = { Chain, TGA };
5049     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5050   }
5051
5052   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5053   MFI->setHasCalls(true);
5054
5055   SDValue Flag = Chain.getValue(1);
5056   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5057 }
5058
5059 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5060 static SDValue
5061 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5062                                 const EVT PtrVT) {
5063   SDValue InFlag;
5064   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5065   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5066                                      DAG.getNode(X86ISD::GlobalBaseReg,
5067                                                  DebugLoc::getUnknownLoc(),
5068                                                  PtrVT), InFlag);
5069   InFlag = Chain.getValue(1);
5070
5071   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5072 }
5073
5074 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5075 static SDValue
5076 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5077                                 const EVT PtrVT) {
5078   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5079                     X86::RAX, X86II::MO_TLSGD);
5080 }
5081
5082 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5083 // "local exec" model.
5084 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5085                                    const EVT PtrVT, TLSModel::Model model,
5086                                    bool is64Bit) {
5087   DebugLoc dl = GA->getDebugLoc();
5088   // Get the Thread Pointer
5089   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5090                              DebugLoc::getUnknownLoc(), PtrVT,
5091                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5092                                              MVT::i32));
5093
5094   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5095                                       NULL, 0);
5096
5097   unsigned char OperandFlags = 0;
5098   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5099   // initialexec.
5100   unsigned WrapperKind = X86ISD::Wrapper;
5101   if (model == TLSModel::LocalExec) {
5102     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5103   } else if (is64Bit) {
5104     assert(model == TLSModel::InitialExec);
5105     OperandFlags = X86II::MO_GOTTPOFF;
5106     WrapperKind = X86ISD::WrapperRIP;
5107   } else {
5108     assert(model == TLSModel::InitialExec);
5109     OperandFlags = X86II::MO_INDNTPOFF;
5110   }
5111
5112   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5113   // exec)
5114   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5115                                            GA->getOffset(), OperandFlags);
5116   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5117
5118   if (model == TLSModel::InitialExec)
5119     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5120                          PseudoSourceValue::getGOT(), 0);
5121
5122   // The address of the thread local variable is the add of the thread
5123   // pointer with the offset of the variable.
5124   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5125 }
5126
5127 SDValue
5128 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5129   // TODO: implement the "local dynamic" model
5130   // TODO: implement the "initial exec"model for pic executables
5131   assert(Subtarget->isTargetELF() &&
5132          "TLS not implemented for non-ELF targets");
5133   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5134   const GlobalValue *GV = GA->getGlobal();
5135
5136   // If GV is an alias then use the aliasee for determining
5137   // thread-localness.
5138   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5139     GV = GA->resolveAliasedGlobal(false);
5140
5141   TLSModel::Model model = getTLSModel(GV,
5142                                       getTargetMachine().getRelocationModel());
5143
5144   switch (model) {
5145   case TLSModel::GeneralDynamic:
5146   case TLSModel::LocalDynamic: // not implemented
5147     if (Subtarget->is64Bit())
5148       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5149     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5150
5151   case TLSModel::InitialExec:
5152   case TLSModel::LocalExec:
5153     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5154                                Subtarget->is64Bit());
5155   }
5156
5157   llvm_unreachable("Unreachable");
5158   return SDValue();
5159 }
5160
5161
5162 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5163 /// take a 2 x i32 value to shift plus a shift amount.
5164 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5165   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5166   EVT VT = Op.getValueType();
5167   unsigned VTBits = VT.getSizeInBits();
5168   DebugLoc dl = Op.getDebugLoc();
5169   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5170   SDValue ShOpLo = Op.getOperand(0);
5171   SDValue ShOpHi = Op.getOperand(1);
5172   SDValue ShAmt  = Op.getOperand(2);
5173   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5174                                      DAG.getConstant(VTBits - 1, MVT::i8))
5175                        : DAG.getConstant(0, VT);
5176
5177   SDValue Tmp2, Tmp3;
5178   if (Op.getOpcode() == ISD::SHL_PARTS) {
5179     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5180     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5181   } else {
5182     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5183     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5184   }
5185
5186   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5187                                 DAG.getConstant(VTBits, MVT::i8));
5188   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5189                              AndNode, DAG.getConstant(0, MVT::i8));
5190
5191   SDValue Hi, Lo;
5192   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5193   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5194   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5195
5196   if (Op.getOpcode() == ISD::SHL_PARTS) {
5197     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5198     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5199   } else {
5200     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5201     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5202   }
5203
5204   SDValue Ops[2] = { Lo, Hi };
5205   return DAG.getMergeValues(Ops, 2, dl);
5206 }
5207
5208 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5209   EVT SrcVT = Op.getOperand(0).getValueType();
5210
5211   if (SrcVT.isVector()) {
5212     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5213       return Op;
5214     }
5215     return SDValue();
5216   }
5217
5218   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5219          "Unknown SINT_TO_FP to lower!");
5220
5221   // These are really Legal; return the operand so the caller accepts it as
5222   // Legal.
5223   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5224     return Op;
5225   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5226       Subtarget->is64Bit()) {
5227     return Op;
5228   }
5229
5230   DebugLoc dl = Op.getDebugLoc();
5231   unsigned Size = SrcVT.getSizeInBits()/8;
5232   MachineFunction &MF = DAG.getMachineFunction();
5233   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5234   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5235   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5236                                StackSlot,
5237                                PseudoSourceValue::getFixedStack(SSFI), 0);
5238   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5239 }
5240
5241 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5242                                      SDValue StackSlot,
5243                                      SelectionDAG &DAG) {
5244   // Build the FILD
5245   DebugLoc dl = Op.getDebugLoc();
5246   SDVTList Tys;
5247   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5248   if (useSSE)
5249     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5250   else
5251     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5252   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5253   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5254                                Tys, Ops, array_lengthof(Ops));
5255
5256   if (useSSE) {
5257     Chain = Result.getValue(1);
5258     SDValue InFlag = Result.getValue(2);
5259
5260     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5261     // shouldn't be necessary except that RFP cannot be live across
5262     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5263     MachineFunction &MF = DAG.getMachineFunction();
5264     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5265     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5266     Tys = DAG.getVTList(MVT::Other);
5267     SDValue Ops[] = {
5268       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5269     };
5270     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5271     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5272                          PseudoSourceValue::getFixedStack(SSFI), 0);
5273   }
5274
5275   return Result;
5276 }
5277
5278 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5279 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5280   // This algorithm is not obvious. Here it is in C code, more or less:
5281   /*
5282     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5283       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5284       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5285
5286       // Copy ints to xmm registers.
5287       __m128i xh = _mm_cvtsi32_si128( hi );
5288       __m128i xl = _mm_cvtsi32_si128( lo );
5289
5290       // Combine into low half of a single xmm register.
5291       __m128i x = _mm_unpacklo_epi32( xh, xl );
5292       __m128d d;
5293       double sd;
5294
5295       // Merge in appropriate exponents to give the integer bits the right
5296       // magnitude.
5297       x = _mm_unpacklo_epi32( x, exp );
5298
5299       // Subtract away the biases to deal with the IEEE-754 double precision
5300       // implicit 1.
5301       d = _mm_sub_pd( (__m128d) x, bias );
5302
5303       // All conversions up to here are exact. The correctly rounded result is
5304       // calculated using the current rounding mode using the following
5305       // horizontal add.
5306       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5307       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5308                                 // store doesn't really need to be here (except
5309                                 // maybe to zero the other double)
5310       return sd;
5311     }
5312   */
5313
5314   DebugLoc dl = Op.getDebugLoc();
5315   LLVMContext *Context = DAG.getContext();
5316
5317   // Build some magic constants.
5318   std::vector<Constant*> CV0;
5319   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5320   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5321   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5322   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5323   Constant *C0 = ConstantVector::get(CV0);
5324   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5325
5326   std::vector<Constant*> CV1;
5327   CV1.push_back(
5328     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5329   CV1.push_back(
5330     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5331   Constant *C1 = ConstantVector::get(CV1);
5332   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5333
5334   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5335                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5336                                         Op.getOperand(0),
5337                                         DAG.getIntPtrConstant(1)));
5338   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5339                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5340                                         Op.getOperand(0),
5341                                         DAG.getIntPtrConstant(0)));
5342   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5343   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5344                               PseudoSourceValue::getConstantPool(), 0,
5345                               false, 16);
5346   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5347   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5348   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5349                               PseudoSourceValue::getConstantPool(), 0,
5350                               false, 16);
5351   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5352
5353   // Add the halves; easiest way is to swap them into another reg first.
5354   int ShufMask[2] = { 1, -1 };
5355   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5356                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5357   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5358   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5359                      DAG.getIntPtrConstant(0));
5360 }
5361
5362 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5363 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5364   DebugLoc dl = Op.getDebugLoc();
5365   // FP constant to bias correct the final result.
5366   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5367                                    MVT::f64);
5368
5369   // Load the 32-bit value into an XMM register.
5370   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5371                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5372                                          Op.getOperand(0),
5373                                          DAG.getIntPtrConstant(0)));
5374
5375   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5376                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5377                      DAG.getIntPtrConstant(0));
5378
5379   // Or the load with the bias.
5380   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5381                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5382                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5383                                                    MVT::v2f64, Load)),
5384                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5385                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5386                                                    MVT::v2f64, Bias)));
5387   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5388                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5389                    DAG.getIntPtrConstant(0));
5390
5391   // Subtract the bias.
5392   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5393
5394   // Handle final rounding.
5395   EVT DestVT = Op.getValueType();
5396
5397   if (DestVT.bitsLT(MVT::f64)) {
5398     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5399                        DAG.getIntPtrConstant(0));
5400   } else if (DestVT.bitsGT(MVT::f64)) {
5401     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5402   }
5403
5404   // Handle final rounding.
5405   return Sub;
5406 }
5407
5408 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5409   SDValue N0 = Op.getOperand(0);
5410   DebugLoc dl = Op.getDebugLoc();
5411
5412   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5413   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5414   // the optimization here.
5415   if (DAG.SignBitIsZero(N0))
5416     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5417
5418   EVT SrcVT = N0.getValueType();
5419   if (SrcVT == MVT::i64) {
5420     // We only handle SSE2 f64 target here; caller can expand the rest.
5421     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5422       return SDValue();
5423
5424     return LowerUINT_TO_FP_i64(Op, DAG);
5425   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5426     return LowerUINT_TO_FP_i32(Op, DAG);
5427   }
5428
5429   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5430
5431   // Make a 64-bit buffer, and use it to build an FILD.
5432   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5433   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5434   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5435                                    getPointerTy(), StackSlot, WordOff);
5436   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5437                                 StackSlot, NULL, 0);
5438   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5439                                 OffsetSlot, NULL, 0);
5440   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5441 }
5442
5443 std::pair<SDValue,SDValue> X86TargetLowering::
5444 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5445   DebugLoc dl = Op.getDebugLoc();
5446
5447   EVT DstTy = Op.getValueType();
5448
5449   if (!IsSigned) {
5450     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5451     DstTy = MVT::i64;
5452   }
5453
5454   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5455          DstTy.getSimpleVT() >= MVT::i16 &&
5456          "Unknown FP_TO_SINT to lower!");
5457
5458   // These are really Legal.
5459   if (DstTy == MVT::i32 &&
5460       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5461     return std::make_pair(SDValue(), SDValue());
5462   if (Subtarget->is64Bit() &&
5463       DstTy == MVT::i64 &&
5464       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5465     return std::make_pair(SDValue(), SDValue());
5466
5467   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5468   // stack slot.
5469   MachineFunction &MF = DAG.getMachineFunction();
5470   unsigned MemSize = DstTy.getSizeInBits()/8;
5471   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5472   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5473
5474   unsigned Opc;
5475   switch (DstTy.getSimpleVT().SimpleTy) {
5476   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5477   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5478   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5479   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5480   }
5481
5482   SDValue Chain = DAG.getEntryNode();
5483   SDValue Value = Op.getOperand(0);
5484   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5485     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5486     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5487                          PseudoSourceValue::getFixedStack(SSFI), 0);
5488     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5489     SDValue Ops[] = {
5490       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5491     };
5492     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5493     Chain = Value.getValue(1);
5494     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5495     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5496   }
5497
5498   // Build the FP_TO_INT*_IN_MEM
5499   SDValue Ops[] = { Chain, Value, StackSlot };
5500   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5501
5502   return std::make_pair(FIST, StackSlot);
5503 }
5504
5505 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5506   if (Op.getValueType().isVector()) {
5507     if (Op.getValueType() == MVT::v2i32 &&
5508         Op.getOperand(0).getValueType() == MVT::v2f64) {
5509       return Op;
5510     }
5511     return SDValue();
5512   }
5513
5514   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5515   SDValue FIST = Vals.first, StackSlot = Vals.second;
5516   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5517   if (FIST.getNode() == 0) return Op;
5518
5519   // Load the result.
5520   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5521                      FIST, StackSlot, NULL, 0);
5522 }
5523
5524 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5525   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5526   SDValue FIST = Vals.first, StackSlot = Vals.second;
5527   assert(FIST.getNode() && "Unexpected failure");
5528
5529   // Load the result.
5530   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5531                      FIST, StackSlot, NULL, 0);
5532 }
5533
5534 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5535   LLVMContext *Context = DAG.getContext();
5536   DebugLoc dl = Op.getDebugLoc();
5537   EVT VT = Op.getValueType();
5538   EVT EltVT = VT;
5539   if (VT.isVector())
5540     EltVT = VT.getVectorElementType();
5541   std::vector<Constant*> CV;
5542   if (EltVT == MVT::f64) {
5543     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5544     CV.push_back(C);
5545     CV.push_back(C);
5546   } else {
5547     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5548     CV.push_back(C);
5549     CV.push_back(C);
5550     CV.push_back(C);
5551     CV.push_back(C);
5552   }
5553   Constant *C = ConstantVector::get(CV);
5554   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5555   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5556                                PseudoSourceValue::getConstantPool(), 0,
5557                                false, 16);
5558   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5559 }
5560
5561 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5562   LLVMContext *Context = DAG.getContext();
5563   DebugLoc dl = Op.getDebugLoc();
5564   EVT VT = Op.getValueType();
5565   EVT EltVT = VT;
5566   if (VT.isVector())
5567     EltVT = VT.getVectorElementType();
5568   std::vector<Constant*> CV;
5569   if (EltVT == MVT::f64) {
5570     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5571     CV.push_back(C);
5572     CV.push_back(C);
5573   } else {
5574     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5575     CV.push_back(C);
5576     CV.push_back(C);
5577     CV.push_back(C);
5578     CV.push_back(C);
5579   }
5580   Constant *C = ConstantVector::get(CV);
5581   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5582   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5583                                PseudoSourceValue::getConstantPool(), 0,
5584                                false, 16);
5585   if (VT.isVector()) {
5586     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5587                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5588                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5589                                 Op.getOperand(0)),
5590                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5591   } else {
5592     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5593   }
5594 }
5595
5596 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5597   LLVMContext *Context = DAG.getContext();
5598   SDValue Op0 = Op.getOperand(0);
5599   SDValue Op1 = Op.getOperand(1);
5600   DebugLoc dl = Op.getDebugLoc();
5601   EVT VT = Op.getValueType();
5602   EVT SrcVT = Op1.getValueType();
5603
5604   // If second operand is smaller, extend it first.
5605   if (SrcVT.bitsLT(VT)) {
5606     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5607     SrcVT = VT;
5608   }
5609   // And if it is bigger, shrink it first.
5610   if (SrcVT.bitsGT(VT)) {
5611     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5612     SrcVT = VT;
5613   }
5614
5615   // At this point the operands and the result should have the same
5616   // type, and that won't be f80 since that is not custom lowered.
5617
5618   // First get the sign bit of second operand.
5619   std::vector<Constant*> CV;
5620   if (SrcVT == MVT::f64) {
5621     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5622     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5623   } else {
5624     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5625     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5626     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5627     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5628   }
5629   Constant *C = ConstantVector::get(CV);
5630   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5631   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5632                                 PseudoSourceValue::getConstantPool(), 0,
5633                                 false, 16);
5634   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5635
5636   // Shift sign bit right or left if the two operands have different types.
5637   if (SrcVT.bitsGT(VT)) {
5638     // Op0 is MVT::f32, Op1 is MVT::f64.
5639     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5640     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5641                           DAG.getConstant(32, MVT::i32));
5642     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5643     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5644                           DAG.getIntPtrConstant(0));
5645   }
5646
5647   // Clear first operand sign bit.
5648   CV.clear();
5649   if (VT == MVT::f64) {
5650     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5651     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5652   } else {
5653     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5654     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5655     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5656     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5657   }
5658   C = ConstantVector::get(CV);
5659   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5660   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5661                                 PseudoSourceValue::getConstantPool(), 0,
5662                                 false, 16);
5663   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5664
5665   // Or the value with the sign bit.
5666   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5667 }
5668
5669 /// Emit nodes that will be selected as "test Op0,Op0", or something
5670 /// equivalent.
5671 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5672                                     SelectionDAG &DAG) {
5673   DebugLoc dl = Op.getDebugLoc();
5674
5675   // CF and OF aren't always set the way we want. Determine which
5676   // of these we need.
5677   bool NeedCF = false;
5678   bool NeedOF = false;
5679   switch (X86CC) {
5680   case X86::COND_A: case X86::COND_AE:
5681   case X86::COND_B: case X86::COND_BE:
5682     NeedCF = true;
5683     break;
5684   case X86::COND_G: case X86::COND_GE:
5685   case X86::COND_L: case X86::COND_LE:
5686   case X86::COND_O: case X86::COND_NO:
5687     NeedOF = true;
5688     break;
5689   default: break;
5690   }
5691
5692   // See if we can use the EFLAGS value from the operand instead of
5693   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5694   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5695   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5696     unsigned Opcode = 0;
5697     unsigned NumOperands = 0;
5698     switch (Op.getNode()->getOpcode()) {
5699     case ISD::ADD:
5700       // Due to an isel shortcoming, be conservative if this add is likely to
5701       // be selected as part of a load-modify-store instruction. When the root
5702       // node in a match is a store, isel doesn't know how to remap non-chain
5703       // non-flag uses of other nodes in the match, such as the ADD in this
5704       // case. This leads to the ADD being left around and reselected, with
5705       // the result being two adds in the output.
5706       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5707            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5708         if (UI->getOpcode() == ISD::STORE)
5709           goto default_case;
5710       if (ConstantSDNode *C =
5711             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5712         // An add of one will be selected as an INC.
5713         if (C->getAPIntValue() == 1) {
5714           Opcode = X86ISD::INC;
5715           NumOperands = 1;
5716           break;
5717         }
5718         // An add of negative one (subtract of one) will be selected as a DEC.
5719         if (C->getAPIntValue().isAllOnesValue()) {
5720           Opcode = X86ISD::DEC;
5721           NumOperands = 1;
5722           break;
5723         }
5724       }
5725       // Otherwise use a regular EFLAGS-setting add.
5726       Opcode = X86ISD::ADD;
5727       NumOperands = 2;
5728       break;
5729     case ISD::AND: {
5730       // If the primary and result isn't used, don't bother using X86ISD::AND,
5731       // because a TEST instruction will be better.
5732       bool NonFlagUse = false;
5733       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5734              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5735         SDNode *User = *UI;
5736         unsigned UOpNo = UI.getOperandNo();
5737         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5738           // Look pass truncate.
5739           UOpNo = User->use_begin().getOperandNo();
5740           User = *User->use_begin();
5741         }
5742         if (User->getOpcode() != ISD::BRCOND &&
5743             User->getOpcode() != ISD::SETCC &&
5744             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5745           NonFlagUse = true;
5746           break;
5747         }
5748       }
5749       if (!NonFlagUse)
5750         break;
5751     }
5752     // FALL THROUGH
5753     case ISD::SUB:
5754     case ISD::OR:
5755     case ISD::XOR:
5756       // Due to the ISEL shortcoming noted above, be conservative if this op is
5757       // likely to be selected as part of a load-modify-store instruction.
5758       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5759            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5760         if (UI->getOpcode() == ISD::STORE)
5761           goto default_case;
5762       // Otherwise use a regular EFLAGS-setting instruction.
5763       switch (Op.getNode()->getOpcode()) {
5764       case ISD::SUB: Opcode = X86ISD::SUB; break;
5765       case ISD::OR:  Opcode = X86ISD::OR;  break;
5766       case ISD::XOR: Opcode = X86ISD::XOR; break;
5767       case ISD::AND: Opcode = X86ISD::AND; break;
5768       default: llvm_unreachable("unexpected operator!");
5769       }
5770       NumOperands = 2;
5771       break;
5772     case X86ISD::ADD:
5773     case X86ISD::SUB:
5774     case X86ISD::INC:
5775     case X86ISD::DEC:
5776     case X86ISD::OR:
5777     case X86ISD::XOR:
5778     case X86ISD::AND:
5779       return SDValue(Op.getNode(), 1);
5780     default:
5781     default_case:
5782       break;
5783     }
5784     if (Opcode != 0) {
5785       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5786       SmallVector<SDValue, 4> Ops;
5787       for (unsigned i = 0; i != NumOperands; ++i)
5788         Ops.push_back(Op.getOperand(i));
5789       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5790       DAG.ReplaceAllUsesWith(Op, New);
5791       return SDValue(New.getNode(), 1);
5792     }
5793   }
5794
5795   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5796   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5797                      DAG.getConstant(0, Op.getValueType()));
5798 }
5799
5800 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5801 /// equivalent.
5802 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5803                                    SelectionDAG &DAG) {
5804   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5805     if (C->getAPIntValue() == 0)
5806       return EmitTest(Op0, X86CC, DAG);
5807
5808   DebugLoc dl = Op0.getDebugLoc();
5809   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5810 }
5811
5812 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5813 /// if it's possible.
5814 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5815                          DebugLoc dl, SelectionDAG &DAG) {
5816   SDValue LHS, RHS;
5817   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5818     if (ConstantSDNode *Op010C =
5819         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5820       if (Op010C->getZExtValue() == 1) {
5821         LHS = Op0.getOperand(0);
5822         RHS = Op0.getOperand(1).getOperand(1);
5823       }
5824   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5825     if (ConstantSDNode *Op000C =
5826         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5827       if (Op000C->getZExtValue() == 1) {
5828         LHS = Op0.getOperand(1);
5829         RHS = Op0.getOperand(0).getOperand(1);
5830       }
5831   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5832     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5833     SDValue AndLHS = Op0.getOperand(0);
5834     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5835       LHS = AndLHS.getOperand(0);
5836       RHS = AndLHS.getOperand(1);
5837     }
5838   }
5839
5840   if (LHS.getNode()) {
5841     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5842     // instruction.  Since the shift amount is in-range-or-undefined, we know
5843     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5844     // the encoding for the i16 version is larger than the i32 version.
5845     if (LHS.getValueType() == MVT::i8)
5846       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5847
5848     // If the operand types disagree, extend the shift amount to match.  Since
5849     // BT ignores high bits (like shifts) we can use anyextend.
5850     if (LHS.getValueType() != RHS.getValueType())
5851       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5852
5853     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5854     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5855     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5856                        DAG.getConstant(Cond, MVT::i8), BT);
5857   }
5858
5859   return SDValue();
5860 }
5861
5862 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5863   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5864   SDValue Op0 = Op.getOperand(0);
5865   SDValue Op1 = Op.getOperand(1);
5866   DebugLoc dl = Op.getDebugLoc();
5867   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5868
5869   // Optimize to BT if possible.
5870   // Lower (X & (1 << N)) == 0 to BT(X, N).
5871   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5872   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5873   if (Op0.getOpcode() == ISD::AND &&
5874       Op0.hasOneUse() &&
5875       Op1.getOpcode() == ISD::Constant &&
5876       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5877       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5878     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5879     if (NewSetCC.getNode())
5880       return NewSetCC;
5881   }
5882
5883   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5884   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5885   if (X86CC == X86::COND_INVALID)
5886     return SDValue();
5887
5888   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5889
5890   // Use sbb x, x to materialize carry bit into a GPR.
5891   if (X86CC == X86::COND_B)
5892     return DAG.getNode(ISD::AND, dl, MVT::i8,
5893                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5894                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5895                        DAG.getConstant(1, MVT::i8));
5896
5897   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5898                      DAG.getConstant(X86CC, MVT::i8), Cond);
5899 }
5900
5901 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5902   SDValue Cond;
5903   SDValue Op0 = Op.getOperand(0);
5904   SDValue Op1 = Op.getOperand(1);
5905   SDValue CC = Op.getOperand(2);
5906   EVT VT = Op.getValueType();
5907   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5908   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5909   DebugLoc dl = Op.getDebugLoc();
5910
5911   if (isFP) {
5912     unsigned SSECC = 8;
5913     EVT VT0 = Op0.getValueType();
5914     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5915     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5916     bool Swap = false;
5917
5918     switch (SetCCOpcode) {
5919     default: break;
5920     case ISD::SETOEQ:
5921     case ISD::SETEQ:  SSECC = 0; break;
5922     case ISD::SETOGT:
5923     case ISD::SETGT: Swap = true; // Fallthrough
5924     case ISD::SETLT:
5925     case ISD::SETOLT: SSECC = 1; break;
5926     case ISD::SETOGE:
5927     case ISD::SETGE: Swap = true; // Fallthrough
5928     case ISD::SETLE:
5929     case ISD::SETOLE: SSECC = 2; break;
5930     case ISD::SETUO:  SSECC = 3; break;
5931     case ISD::SETUNE:
5932     case ISD::SETNE:  SSECC = 4; break;
5933     case ISD::SETULE: Swap = true;
5934     case ISD::SETUGE: SSECC = 5; break;
5935     case ISD::SETULT: Swap = true;
5936     case ISD::SETUGT: SSECC = 6; break;
5937     case ISD::SETO:   SSECC = 7; break;
5938     }
5939     if (Swap)
5940       std::swap(Op0, Op1);
5941
5942     // In the two special cases we can't handle, emit two comparisons.
5943     if (SSECC == 8) {
5944       if (SetCCOpcode == ISD::SETUEQ) {
5945         SDValue UNORD, EQ;
5946         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5947         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5948         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5949       }
5950       else if (SetCCOpcode == ISD::SETONE) {
5951         SDValue ORD, NEQ;
5952         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5953         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5954         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5955       }
5956       llvm_unreachable("Illegal FP comparison");
5957     }
5958     // Handle all other FP comparisons here.
5959     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5960   }
5961
5962   // We are handling one of the integer comparisons here.  Since SSE only has
5963   // GT and EQ comparisons for integer, swapping operands and multiple
5964   // operations may be required for some comparisons.
5965   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5966   bool Swap = false, Invert = false, FlipSigns = false;
5967
5968   switch (VT.getSimpleVT().SimpleTy) {
5969   default: break;
5970   case MVT::v8i8:
5971   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5972   case MVT::v4i16:
5973   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5974   case MVT::v2i32:
5975   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5976   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5977   }
5978
5979   switch (SetCCOpcode) {
5980   default: break;
5981   case ISD::SETNE:  Invert = true;
5982   case ISD::SETEQ:  Opc = EQOpc; break;
5983   case ISD::SETLT:  Swap = true;
5984   case ISD::SETGT:  Opc = GTOpc; break;
5985   case ISD::SETGE:  Swap = true;
5986   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5987   case ISD::SETULT: Swap = true;
5988   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5989   case ISD::SETUGE: Swap = true;
5990   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5991   }
5992   if (Swap)
5993     std::swap(Op0, Op1);
5994
5995   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5996   // bits of the inputs before performing those operations.
5997   if (FlipSigns) {
5998     EVT EltVT = VT.getVectorElementType();
5999     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6000                                       EltVT);
6001     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6002     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6003                                     SignBits.size());
6004     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6005     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6006   }
6007
6008   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6009
6010   // If the logical-not of the result is required, perform that now.
6011   if (Invert)
6012     Result = DAG.getNOT(dl, Result, VT);
6013
6014   return Result;
6015 }
6016
6017 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6018 static bool isX86LogicalCmp(SDValue Op) {
6019   unsigned Opc = Op.getNode()->getOpcode();
6020   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6021     return true;
6022   if (Op.getResNo() == 1 &&
6023       (Opc == X86ISD::ADD ||
6024        Opc == X86ISD::SUB ||
6025        Opc == X86ISD::SMUL ||
6026        Opc == X86ISD::UMUL ||
6027        Opc == X86ISD::INC ||
6028        Opc == X86ISD::DEC ||
6029        Opc == X86ISD::OR ||
6030        Opc == X86ISD::XOR ||
6031        Opc == X86ISD::AND))
6032     return true;
6033
6034   return false;
6035 }
6036
6037 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6038   bool addTest = true;
6039   SDValue Cond  = Op.getOperand(0);
6040   DebugLoc dl = Op.getDebugLoc();
6041   SDValue CC;
6042
6043   if (Cond.getOpcode() == ISD::SETCC) {
6044     SDValue NewCond = LowerSETCC(Cond, DAG);
6045     if (NewCond.getNode())
6046       Cond = NewCond;
6047   }
6048
6049   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6050   SDValue Op1 = Op.getOperand(1);
6051   SDValue Op2 = Op.getOperand(2);
6052   if (Cond.getOpcode() == X86ISD::SETCC &&
6053       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6054     SDValue Cmp = Cond.getOperand(1);
6055     if (Cmp.getOpcode() == X86ISD::CMP) {
6056       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6057       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6058       ConstantSDNode *RHSC =
6059         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6060       if (N1C && N1C->isAllOnesValue() &&
6061           N2C && N2C->isNullValue() &&
6062           RHSC && RHSC->isNullValue()) {
6063         SDValue CmpOp0 = Cmp.getOperand(0);
6064         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6065                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6066         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6067                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6068       }
6069     }
6070   }
6071
6072   // Look pass (and (setcc_carry (cmp ...)), 1).
6073   if (Cond.getOpcode() == ISD::AND &&
6074       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6075     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6076     if (C && C->getAPIntValue() == 1)
6077       Cond = Cond.getOperand(0);
6078   }
6079
6080   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6081   // setting operand in place of the X86ISD::SETCC.
6082   if (Cond.getOpcode() == X86ISD::SETCC ||
6083       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6084     CC = Cond.getOperand(0);
6085
6086     SDValue Cmp = Cond.getOperand(1);
6087     unsigned Opc = Cmp.getOpcode();
6088     EVT VT = Op.getValueType();
6089
6090     bool IllegalFPCMov = false;
6091     if (VT.isFloatingPoint() && !VT.isVector() &&
6092         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6093       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6094
6095     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6096         Opc == X86ISD::BT) { // FIXME
6097       Cond = Cmp;
6098       addTest = false;
6099     }
6100   }
6101
6102   if (addTest) {
6103     // Look pass the truncate.
6104     if (Cond.getOpcode() == ISD::TRUNCATE)
6105       Cond = Cond.getOperand(0);
6106
6107     // We know the result of AND is compared against zero. Try to match
6108     // it to BT.
6109     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6110       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6111       if (NewSetCC.getNode()) {
6112         CC = NewSetCC.getOperand(0);
6113         Cond = NewSetCC.getOperand(1);
6114         addTest = false;
6115       }
6116     }
6117   }
6118
6119   if (addTest) {
6120     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6121     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6122   }
6123
6124   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6125   // condition is true.
6126   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6127   SDValue Ops[] = { Op2, Op1, CC, Cond };
6128   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6129 }
6130
6131 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6132 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6133 // from the AND / OR.
6134 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6135   Opc = Op.getOpcode();
6136   if (Opc != ISD::OR && Opc != ISD::AND)
6137     return false;
6138   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6139           Op.getOperand(0).hasOneUse() &&
6140           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6141           Op.getOperand(1).hasOneUse());
6142 }
6143
6144 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6145 // 1 and that the SETCC node has a single use.
6146 static bool isXor1OfSetCC(SDValue Op) {
6147   if (Op.getOpcode() != ISD::XOR)
6148     return false;
6149   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6150   if (N1C && N1C->getAPIntValue() == 1) {
6151     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6152       Op.getOperand(0).hasOneUse();
6153   }
6154   return false;
6155 }
6156
6157 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6158   bool addTest = true;
6159   SDValue Chain = Op.getOperand(0);
6160   SDValue Cond  = Op.getOperand(1);
6161   SDValue Dest  = Op.getOperand(2);
6162   DebugLoc dl = Op.getDebugLoc();
6163   SDValue CC;
6164
6165   if (Cond.getOpcode() == ISD::SETCC) {
6166     SDValue NewCond = LowerSETCC(Cond, DAG);
6167     if (NewCond.getNode())
6168       Cond = NewCond;
6169   }
6170 #if 0
6171   // FIXME: LowerXALUO doesn't handle these!!
6172   else if (Cond.getOpcode() == X86ISD::ADD  ||
6173            Cond.getOpcode() == X86ISD::SUB  ||
6174            Cond.getOpcode() == X86ISD::SMUL ||
6175            Cond.getOpcode() == X86ISD::UMUL)
6176     Cond = LowerXALUO(Cond, DAG);
6177 #endif
6178
6179   // Look pass (and (setcc_carry (cmp ...)), 1).
6180   if (Cond.getOpcode() == ISD::AND &&
6181       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6182     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6183     if (C && C->getAPIntValue() == 1)
6184       Cond = Cond.getOperand(0);
6185   }
6186
6187   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6188   // setting operand in place of the X86ISD::SETCC.
6189   if (Cond.getOpcode() == X86ISD::SETCC ||
6190       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6191     CC = Cond.getOperand(0);
6192
6193     SDValue Cmp = Cond.getOperand(1);
6194     unsigned Opc = Cmp.getOpcode();
6195     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6196     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6197       Cond = Cmp;
6198       addTest = false;
6199     } else {
6200       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6201       default: break;
6202       case X86::COND_O:
6203       case X86::COND_B:
6204         // These can only come from an arithmetic instruction with overflow,
6205         // e.g. SADDO, UADDO.
6206         Cond = Cond.getNode()->getOperand(1);
6207         addTest = false;
6208         break;
6209       }
6210     }
6211   } else {
6212     unsigned CondOpc;
6213     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6214       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6215       if (CondOpc == ISD::OR) {
6216         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6217         // two branches instead of an explicit OR instruction with a
6218         // separate test.
6219         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6220             isX86LogicalCmp(Cmp)) {
6221           CC = Cond.getOperand(0).getOperand(0);
6222           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6223                               Chain, Dest, CC, Cmp);
6224           CC = Cond.getOperand(1).getOperand(0);
6225           Cond = Cmp;
6226           addTest = false;
6227         }
6228       } else { // ISD::AND
6229         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6230         // two branches instead of an explicit AND instruction with a
6231         // separate test. However, we only do this if this block doesn't
6232         // have a fall-through edge, because this requires an explicit
6233         // jmp when the condition is false.
6234         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6235             isX86LogicalCmp(Cmp) &&
6236             Op.getNode()->hasOneUse()) {
6237           X86::CondCode CCode =
6238             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6239           CCode = X86::GetOppositeBranchCondition(CCode);
6240           CC = DAG.getConstant(CCode, MVT::i8);
6241           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6242           // Look for an unconditional branch following this conditional branch.
6243           // We need this because we need to reverse the successors in order
6244           // to implement FCMP_OEQ.
6245           if (User.getOpcode() == ISD::BR) {
6246             SDValue FalseBB = User.getOperand(1);
6247             SDValue NewBR =
6248               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6249             assert(NewBR == User);
6250             Dest = FalseBB;
6251
6252             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6253                                 Chain, Dest, CC, Cmp);
6254             X86::CondCode CCode =
6255               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6256             CCode = X86::GetOppositeBranchCondition(CCode);
6257             CC = DAG.getConstant(CCode, MVT::i8);
6258             Cond = Cmp;
6259             addTest = false;
6260           }
6261         }
6262       }
6263     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6264       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6265       // It should be transformed during dag combiner except when the condition
6266       // is set by a arithmetics with overflow node.
6267       X86::CondCode CCode =
6268         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6269       CCode = X86::GetOppositeBranchCondition(CCode);
6270       CC = DAG.getConstant(CCode, MVT::i8);
6271       Cond = Cond.getOperand(0).getOperand(1);
6272       addTest = false;
6273     }
6274   }
6275
6276   if (addTest) {
6277     // Look pass the truncate.
6278     if (Cond.getOpcode() == ISD::TRUNCATE)
6279       Cond = Cond.getOperand(0);
6280
6281     // We know the result of AND is compared against zero. Try to match
6282     // it to BT.
6283     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6284       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6285       if (NewSetCC.getNode()) {
6286         CC = NewSetCC.getOperand(0);
6287         Cond = NewSetCC.getOperand(1);
6288         addTest = false;
6289       }
6290     }
6291   }
6292
6293   if (addTest) {
6294     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6295     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6296   }
6297   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6298                      Chain, Dest, CC, Cond);
6299 }
6300
6301
6302 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6303 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6304 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6305 // that the guard pages used by the OS virtual memory manager are allocated in
6306 // correct sequence.
6307 SDValue
6308 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6309                                            SelectionDAG &DAG) {
6310   assert(Subtarget->isTargetCygMing() &&
6311          "This should be used only on Cygwin/Mingw targets");
6312   DebugLoc dl = Op.getDebugLoc();
6313
6314   // Get the inputs.
6315   SDValue Chain = Op.getOperand(0);
6316   SDValue Size  = Op.getOperand(1);
6317   // FIXME: Ensure alignment here
6318
6319   SDValue Flag;
6320
6321   EVT IntPtr = getPointerTy();
6322   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6323
6324   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6325
6326   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6327   Flag = Chain.getValue(1);
6328
6329   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6330   SDValue Ops[] = { Chain,
6331                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6332                       DAG.getRegister(X86::EAX, IntPtr),
6333                       DAG.getRegister(X86StackPtr, SPTy),
6334                       Flag };
6335   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6336   Flag = Chain.getValue(1);
6337
6338   Chain = DAG.getCALLSEQ_END(Chain,
6339                              DAG.getIntPtrConstant(0, true),
6340                              DAG.getIntPtrConstant(0, true),
6341                              Flag);
6342
6343   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6344
6345   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6346   return DAG.getMergeValues(Ops1, 2, dl);
6347 }
6348
6349 SDValue
6350 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6351                                            SDValue Chain,
6352                                            SDValue Dst, SDValue Src,
6353                                            SDValue Size, unsigned Align,
6354                                            const Value *DstSV,
6355                                            uint64_t DstSVOff) {
6356   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6357
6358   // If not DWORD aligned or size is more than the threshold, call the library.
6359   // The libc version is likely to be faster for these cases. It can use the
6360   // address value and run time information about the CPU.
6361   if ((Align & 3) != 0 ||
6362       !ConstantSize ||
6363       ConstantSize->getZExtValue() >
6364         getSubtarget()->getMaxInlineSizeThreshold()) {
6365     SDValue InFlag(0, 0);
6366
6367     // Check to see if there is a specialized entry-point for memory zeroing.
6368     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6369
6370     if (const char *bzeroEntry =  V &&
6371         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6372       EVT IntPtr = getPointerTy();
6373       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6374       TargetLowering::ArgListTy Args;
6375       TargetLowering::ArgListEntry Entry;
6376       Entry.Node = Dst;
6377       Entry.Ty = IntPtrTy;
6378       Args.push_back(Entry);
6379       Entry.Node = Size;
6380       Args.push_back(Entry);
6381       std::pair<SDValue,SDValue> CallResult =
6382         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6383                     false, false, false, false,
6384                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6385                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6386                     DAG.GetOrdering(Chain.getNode()));
6387       return CallResult.second;
6388     }
6389
6390     // Otherwise have the target-independent code call memset.
6391     return SDValue();
6392   }
6393
6394   uint64_t SizeVal = ConstantSize->getZExtValue();
6395   SDValue InFlag(0, 0);
6396   EVT AVT;
6397   SDValue Count;
6398   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6399   unsigned BytesLeft = 0;
6400   bool TwoRepStos = false;
6401   if (ValC) {
6402     unsigned ValReg;
6403     uint64_t Val = ValC->getZExtValue() & 255;
6404
6405     // If the value is a constant, then we can potentially use larger sets.
6406     switch (Align & 3) {
6407     case 2:   // WORD aligned
6408       AVT = MVT::i16;
6409       ValReg = X86::AX;
6410       Val = (Val << 8) | Val;
6411       break;
6412     case 0:  // DWORD aligned
6413       AVT = MVT::i32;
6414       ValReg = X86::EAX;
6415       Val = (Val << 8)  | Val;
6416       Val = (Val << 16) | Val;
6417       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6418         AVT = MVT::i64;
6419         ValReg = X86::RAX;
6420         Val = (Val << 32) | Val;
6421       }
6422       break;
6423     default:  // Byte aligned
6424       AVT = MVT::i8;
6425       ValReg = X86::AL;
6426       Count = DAG.getIntPtrConstant(SizeVal);
6427       break;
6428     }
6429
6430     if (AVT.bitsGT(MVT::i8)) {
6431       unsigned UBytes = AVT.getSizeInBits() / 8;
6432       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6433       BytesLeft = SizeVal % UBytes;
6434     }
6435
6436     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6437                               InFlag);
6438     InFlag = Chain.getValue(1);
6439   } else {
6440     AVT = MVT::i8;
6441     Count  = DAG.getIntPtrConstant(SizeVal);
6442     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6443     InFlag = Chain.getValue(1);
6444   }
6445
6446   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6447                                                               X86::ECX,
6448                             Count, InFlag);
6449   InFlag = Chain.getValue(1);
6450   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6451                                                               X86::EDI,
6452                             Dst, InFlag);
6453   InFlag = Chain.getValue(1);
6454
6455   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6456   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6457   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6458
6459   if (TwoRepStos) {
6460     InFlag = Chain.getValue(1);
6461     Count  = Size;
6462     EVT CVT = Count.getValueType();
6463     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6464                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6465     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6466                                                              X86::ECX,
6467                               Left, InFlag);
6468     InFlag = Chain.getValue(1);
6469     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6470     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6471     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6472   } else if (BytesLeft) {
6473     // Handle the last 1 - 7 bytes.
6474     unsigned Offset = SizeVal - BytesLeft;
6475     EVT AddrVT = Dst.getValueType();
6476     EVT SizeVT = Size.getValueType();
6477
6478     Chain = DAG.getMemset(Chain, dl,
6479                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6480                                       DAG.getConstant(Offset, AddrVT)),
6481                           Src,
6482                           DAG.getConstant(BytesLeft, SizeVT),
6483                           Align, DstSV, DstSVOff + Offset);
6484   }
6485
6486   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6487   return Chain;
6488 }
6489
6490 SDValue
6491 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6492                                       SDValue Chain, SDValue Dst, SDValue Src,
6493                                       SDValue Size, unsigned Align,
6494                                       bool AlwaysInline,
6495                                       const Value *DstSV, uint64_t DstSVOff,
6496                                       const Value *SrcSV, uint64_t SrcSVOff) {
6497   // This requires the copy size to be a constant, preferrably
6498   // within a subtarget-specific limit.
6499   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6500   if (!ConstantSize)
6501     return SDValue();
6502   uint64_t SizeVal = ConstantSize->getZExtValue();
6503   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6504     return SDValue();
6505
6506   /// If not DWORD aligned, call the library.
6507   if ((Align & 3) != 0)
6508     return SDValue();
6509
6510   // DWORD aligned
6511   EVT AVT = MVT::i32;
6512   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6513     AVT = MVT::i64;
6514
6515   unsigned UBytes = AVT.getSizeInBits() / 8;
6516   unsigned CountVal = SizeVal / UBytes;
6517   SDValue Count = DAG.getIntPtrConstant(CountVal);
6518   unsigned BytesLeft = SizeVal % UBytes;
6519
6520   SDValue InFlag(0, 0);
6521   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6522                                                               X86::ECX,
6523                             Count, InFlag);
6524   InFlag = Chain.getValue(1);
6525   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6526                                                              X86::EDI,
6527                             Dst, InFlag);
6528   InFlag = Chain.getValue(1);
6529   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6530                                                               X86::ESI,
6531                             Src, InFlag);
6532   InFlag = Chain.getValue(1);
6533
6534   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6535   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6536   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6537                                 array_lengthof(Ops));
6538
6539   SmallVector<SDValue, 4> Results;
6540   Results.push_back(RepMovs);
6541   if (BytesLeft) {
6542     // Handle the last 1 - 7 bytes.
6543     unsigned Offset = SizeVal - BytesLeft;
6544     EVT DstVT = Dst.getValueType();
6545     EVT SrcVT = Src.getValueType();
6546     EVT SizeVT = Size.getValueType();
6547     Results.push_back(DAG.getMemcpy(Chain, dl,
6548                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6549                                                 DAG.getConstant(Offset, DstVT)),
6550                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6551                                                 DAG.getConstant(Offset, SrcVT)),
6552                                     DAG.getConstant(BytesLeft, SizeVT),
6553                                     Align, AlwaysInline,
6554                                     DstSV, DstSVOff + Offset,
6555                                     SrcSV, SrcSVOff + Offset));
6556   }
6557
6558   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6559                      &Results[0], Results.size());
6560 }
6561
6562 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6563   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6564   DebugLoc dl = Op.getDebugLoc();
6565
6566   if (!Subtarget->is64Bit()) {
6567     // vastart just stores the address of the VarArgsFrameIndex slot into the
6568     // memory location argument.
6569     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6570     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6571   }
6572
6573   // __va_list_tag:
6574   //   gp_offset         (0 - 6 * 8)
6575   //   fp_offset         (48 - 48 + 8 * 16)
6576   //   overflow_arg_area (point to parameters coming in memory).
6577   //   reg_save_area
6578   SmallVector<SDValue, 8> MemOps;
6579   SDValue FIN = Op.getOperand(1);
6580   // Store gp_offset
6581   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6582                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6583                                  FIN, SV, 0);
6584   MemOps.push_back(Store);
6585
6586   // Store fp_offset
6587   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6588                     FIN, DAG.getIntPtrConstant(4));
6589   Store = DAG.getStore(Op.getOperand(0), dl,
6590                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6591                        FIN, SV, 0);
6592   MemOps.push_back(Store);
6593
6594   // Store ptr to overflow_arg_area
6595   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6596                     FIN, DAG.getIntPtrConstant(4));
6597   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6598   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6599   MemOps.push_back(Store);
6600
6601   // Store ptr to reg_save_area.
6602   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6603                     FIN, DAG.getIntPtrConstant(8));
6604   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6605   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6606   MemOps.push_back(Store);
6607   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6608                      &MemOps[0], MemOps.size());
6609 }
6610
6611 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6612   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6613   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6614   SDValue Chain = Op.getOperand(0);
6615   SDValue SrcPtr = Op.getOperand(1);
6616   SDValue SrcSV = Op.getOperand(2);
6617
6618   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6619   return SDValue();
6620 }
6621
6622 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6623   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6624   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6625   SDValue Chain = Op.getOperand(0);
6626   SDValue DstPtr = Op.getOperand(1);
6627   SDValue SrcPtr = Op.getOperand(2);
6628   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6629   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6630   DebugLoc dl = Op.getDebugLoc();
6631
6632   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6633                        DAG.getIntPtrConstant(24), 8, false,
6634                        DstSV, 0, SrcSV, 0);
6635 }
6636
6637 SDValue
6638 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6639   DebugLoc dl = Op.getDebugLoc();
6640   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6641   switch (IntNo) {
6642   default: return SDValue();    // Don't custom lower most intrinsics.
6643   // Comparison intrinsics.
6644   case Intrinsic::x86_sse_comieq_ss:
6645   case Intrinsic::x86_sse_comilt_ss:
6646   case Intrinsic::x86_sse_comile_ss:
6647   case Intrinsic::x86_sse_comigt_ss:
6648   case Intrinsic::x86_sse_comige_ss:
6649   case Intrinsic::x86_sse_comineq_ss:
6650   case Intrinsic::x86_sse_ucomieq_ss:
6651   case Intrinsic::x86_sse_ucomilt_ss:
6652   case Intrinsic::x86_sse_ucomile_ss:
6653   case Intrinsic::x86_sse_ucomigt_ss:
6654   case Intrinsic::x86_sse_ucomige_ss:
6655   case Intrinsic::x86_sse_ucomineq_ss:
6656   case Intrinsic::x86_sse2_comieq_sd:
6657   case Intrinsic::x86_sse2_comilt_sd:
6658   case Intrinsic::x86_sse2_comile_sd:
6659   case Intrinsic::x86_sse2_comigt_sd:
6660   case Intrinsic::x86_sse2_comige_sd:
6661   case Intrinsic::x86_sse2_comineq_sd:
6662   case Intrinsic::x86_sse2_ucomieq_sd:
6663   case Intrinsic::x86_sse2_ucomilt_sd:
6664   case Intrinsic::x86_sse2_ucomile_sd:
6665   case Intrinsic::x86_sse2_ucomigt_sd:
6666   case Intrinsic::x86_sse2_ucomige_sd:
6667   case Intrinsic::x86_sse2_ucomineq_sd: {
6668     unsigned Opc = 0;
6669     ISD::CondCode CC = ISD::SETCC_INVALID;
6670     switch (IntNo) {
6671     default: break;
6672     case Intrinsic::x86_sse_comieq_ss:
6673     case Intrinsic::x86_sse2_comieq_sd:
6674       Opc = X86ISD::COMI;
6675       CC = ISD::SETEQ;
6676       break;
6677     case Intrinsic::x86_sse_comilt_ss:
6678     case Intrinsic::x86_sse2_comilt_sd:
6679       Opc = X86ISD::COMI;
6680       CC = ISD::SETLT;
6681       break;
6682     case Intrinsic::x86_sse_comile_ss:
6683     case Intrinsic::x86_sse2_comile_sd:
6684       Opc = X86ISD::COMI;
6685       CC = ISD::SETLE;
6686       break;
6687     case Intrinsic::x86_sse_comigt_ss:
6688     case Intrinsic::x86_sse2_comigt_sd:
6689       Opc = X86ISD::COMI;
6690       CC = ISD::SETGT;
6691       break;
6692     case Intrinsic::x86_sse_comige_ss:
6693     case Intrinsic::x86_sse2_comige_sd:
6694       Opc = X86ISD::COMI;
6695       CC = ISD::SETGE;
6696       break;
6697     case Intrinsic::x86_sse_comineq_ss:
6698     case Intrinsic::x86_sse2_comineq_sd:
6699       Opc = X86ISD::COMI;
6700       CC = ISD::SETNE;
6701       break;
6702     case Intrinsic::x86_sse_ucomieq_ss:
6703     case Intrinsic::x86_sse2_ucomieq_sd:
6704       Opc = X86ISD::UCOMI;
6705       CC = ISD::SETEQ;
6706       break;
6707     case Intrinsic::x86_sse_ucomilt_ss:
6708     case Intrinsic::x86_sse2_ucomilt_sd:
6709       Opc = X86ISD::UCOMI;
6710       CC = ISD::SETLT;
6711       break;
6712     case Intrinsic::x86_sse_ucomile_ss:
6713     case Intrinsic::x86_sse2_ucomile_sd:
6714       Opc = X86ISD::UCOMI;
6715       CC = ISD::SETLE;
6716       break;
6717     case Intrinsic::x86_sse_ucomigt_ss:
6718     case Intrinsic::x86_sse2_ucomigt_sd:
6719       Opc = X86ISD::UCOMI;
6720       CC = ISD::SETGT;
6721       break;
6722     case Intrinsic::x86_sse_ucomige_ss:
6723     case Intrinsic::x86_sse2_ucomige_sd:
6724       Opc = X86ISD::UCOMI;
6725       CC = ISD::SETGE;
6726       break;
6727     case Intrinsic::x86_sse_ucomineq_ss:
6728     case Intrinsic::x86_sse2_ucomineq_sd:
6729       Opc = X86ISD::UCOMI;
6730       CC = ISD::SETNE;
6731       break;
6732     }
6733
6734     SDValue LHS = Op.getOperand(1);
6735     SDValue RHS = Op.getOperand(2);
6736     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6737     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6738     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6739     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6740                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6741     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6742   }
6743   // ptest intrinsics. The intrinsic these come from are designed to return
6744   // an integer value, not just an instruction so lower it to the ptest
6745   // pattern and a setcc for the result.
6746   case Intrinsic::x86_sse41_ptestz:
6747   case Intrinsic::x86_sse41_ptestc:
6748   case Intrinsic::x86_sse41_ptestnzc:{
6749     unsigned X86CC = 0;
6750     switch (IntNo) {
6751     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6752     case Intrinsic::x86_sse41_ptestz:
6753       // ZF = 1
6754       X86CC = X86::COND_E;
6755       break;
6756     case Intrinsic::x86_sse41_ptestc:
6757       // CF = 1
6758       X86CC = X86::COND_B;
6759       break;
6760     case Intrinsic::x86_sse41_ptestnzc:
6761       // ZF and CF = 0
6762       X86CC = X86::COND_A;
6763       break;
6764     }
6765
6766     SDValue LHS = Op.getOperand(1);
6767     SDValue RHS = Op.getOperand(2);
6768     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6769     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6770     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6771     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6772   }
6773
6774   // Fix vector shift instructions where the last operand is a non-immediate
6775   // i32 value.
6776   case Intrinsic::x86_sse2_pslli_w:
6777   case Intrinsic::x86_sse2_pslli_d:
6778   case Intrinsic::x86_sse2_pslli_q:
6779   case Intrinsic::x86_sse2_psrli_w:
6780   case Intrinsic::x86_sse2_psrli_d:
6781   case Intrinsic::x86_sse2_psrli_q:
6782   case Intrinsic::x86_sse2_psrai_w:
6783   case Intrinsic::x86_sse2_psrai_d:
6784   case Intrinsic::x86_mmx_pslli_w:
6785   case Intrinsic::x86_mmx_pslli_d:
6786   case Intrinsic::x86_mmx_pslli_q:
6787   case Intrinsic::x86_mmx_psrli_w:
6788   case Intrinsic::x86_mmx_psrli_d:
6789   case Intrinsic::x86_mmx_psrli_q:
6790   case Intrinsic::x86_mmx_psrai_w:
6791   case Intrinsic::x86_mmx_psrai_d: {
6792     SDValue ShAmt = Op.getOperand(2);
6793     if (isa<ConstantSDNode>(ShAmt))
6794       return SDValue();
6795
6796     unsigned NewIntNo = 0;
6797     EVT ShAmtVT = MVT::v4i32;
6798     switch (IntNo) {
6799     case Intrinsic::x86_sse2_pslli_w:
6800       NewIntNo = Intrinsic::x86_sse2_psll_w;
6801       break;
6802     case Intrinsic::x86_sse2_pslli_d:
6803       NewIntNo = Intrinsic::x86_sse2_psll_d;
6804       break;
6805     case Intrinsic::x86_sse2_pslli_q:
6806       NewIntNo = Intrinsic::x86_sse2_psll_q;
6807       break;
6808     case Intrinsic::x86_sse2_psrli_w:
6809       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6810       break;
6811     case Intrinsic::x86_sse2_psrli_d:
6812       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6813       break;
6814     case Intrinsic::x86_sse2_psrli_q:
6815       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6816       break;
6817     case Intrinsic::x86_sse2_psrai_w:
6818       NewIntNo = Intrinsic::x86_sse2_psra_w;
6819       break;
6820     case Intrinsic::x86_sse2_psrai_d:
6821       NewIntNo = Intrinsic::x86_sse2_psra_d;
6822       break;
6823     default: {
6824       ShAmtVT = MVT::v2i32;
6825       switch (IntNo) {
6826       case Intrinsic::x86_mmx_pslli_w:
6827         NewIntNo = Intrinsic::x86_mmx_psll_w;
6828         break;
6829       case Intrinsic::x86_mmx_pslli_d:
6830         NewIntNo = Intrinsic::x86_mmx_psll_d;
6831         break;
6832       case Intrinsic::x86_mmx_pslli_q:
6833         NewIntNo = Intrinsic::x86_mmx_psll_q;
6834         break;
6835       case Intrinsic::x86_mmx_psrli_w:
6836         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6837         break;
6838       case Intrinsic::x86_mmx_psrli_d:
6839         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6840         break;
6841       case Intrinsic::x86_mmx_psrli_q:
6842         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6843         break;
6844       case Intrinsic::x86_mmx_psrai_w:
6845         NewIntNo = Intrinsic::x86_mmx_psra_w;
6846         break;
6847       case Intrinsic::x86_mmx_psrai_d:
6848         NewIntNo = Intrinsic::x86_mmx_psra_d;
6849         break;
6850       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6851       }
6852       break;
6853     }
6854     }
6855
6856     // The vector shift intrinsics with scalars uses 32b shift amounts but
6857     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6858     // to be zero.
6859     SDValue ShOps[4];
6860     ShOps[0] = ShAmt;
6861     ShOps[1] = DAG.getConstant(0, MVT::i32);
6862     if (ShAmtVT == MVT::v4i32) {
6863       ShOps[2] = DAG.getUNDEF(MVT::i32);
6864       ShOps[3] = DAG.getUNDEF(MVT::i32);
6865       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6866     } else {
6867       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6868     }
6869
6870     EVT VT = Op.getValueType();
6871     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6872     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6873                        DAG.getConstant(NewIntNo, MVT::i32),
6874                        Op.getOperand(1), ShAmt);
6875   }
6876   }
6877 }
6878
6879 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6880   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6881   DebugLoc dl = Op.getDebugLoc();
6882
6883   if (Depth > 0) {
6884     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6885     SDValue Offset =
6886       DAG.getConstant(TD->getPointerSize(),
6887                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6888     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6889                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6890                                    FrameAddr, Offset),
6891                        NULL, 0);
6892   }
6893
6894   // Just load the return address.
6895   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6896   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6897                      RetAddrFI, NULL, 0);
6898 }
6899
6900 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6901   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6902   MFI->setFrameAddressIsTaken(true);
6903   EVT VT = Op.getValueType();
6904   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6905   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6906   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6907   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6908   while (Depth--)
6909     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6910   return FrameAddr;
6911 }
6912
6913 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6914                                                      SelectionDAG &DAG) {
6915   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6916 }
6917
6918 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6919 {
6920   MachineFunction &MF = DAG.getMachineFunction();
6921   SDValue Chain     = Op.getOperand(0);
6922   SDValue Offset    = Op.getOperand(1);
6923   SDValue Handler   = Op.getOperand(2);
6924   DebugLoc dl       = Op.getDebugLoc();
6925
6926   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6927                                   getPointerTy());
6928   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6929
6930   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6931                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6932   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6933   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6934   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6935   MF.getRegInfo().addLiveOut(StoreAddrReg);
6936
6937   return DAG.getNode(X86ISD::EH_RETURN, dl,
6938                      MVT::Other,
6939                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6940 }
6941
6942 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6943                                              SelectionDAG &DAG) {
6944   SDValue Root = Op.getOperand(0);
6945   SDValue Trmp = Op.getOperand(1); // trampoline
6946   SDValue FPtr = Op.getOperand(2); // nested function
6947   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6948   DebugLoc dl  = Op.getDebugLoc();
6949
6950   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6951
6952   const X86InstrInfo *TII =
6953     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6954
6955   if (Subtarget->is64Bit()) {
6956     SDValue OutChains[6];
6957
6958     // Large code-model.
6959
6960     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6961     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6962
6963     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6964     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6965
6966     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6967
6968     // Load the pointer to the nested function into R11.
6969     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6970     SDValue Addr = Trmp;
6971     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6972                                 Addr, TrmpAddr, 0);
6973
6974     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6975                        DAG.getConstant(2, MVT::i64));
6976     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6977
6978     // Load the 'nest' parameter value into R10.
6979     // R10 is specified in X86CallingConv.td
6980     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6981     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6982                        DAG.getConstant(10, MVT::i64));
6983     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6984                                 Addr, TrmpAddr, 10);
6985
6986     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6987                        DAG.getConstant(12, MVT::i64));
6988     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6989
6990     // Jump to the nested function.
6991     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6992     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6993                        DAG.getConstant(20, MVT::i64));
6994     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6995                                 Addr, TrmpAddr, 20);
6996
6997     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6998     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6999                        DAG.getConstant(22, MVT::i64));
7000     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7001                                 TrmpAddr, 22);
7002
7003     SDValue Ops[] =
7004       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7005     return DAG.getMergeValues(Ops, 2, dl);
7006   } else {
7007     const Function *Func =
7008       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7009     CallingConv::ID CC = Func->getCallingConv();
7010     unsigned NestReg;
7011
7012     switch (CC) {
7013     default:
7014       llvm_unreachable("Unsupported calling convention");
7015     case CallingConv::C:
7016     case CallingConv::X86_StdCall: {
7017       // Pass 'nest' parameter in ECX.
7018       // Must be kept in sync with X86CallingConv.td
7019       NestReg = X86::ECX;
7020
7021       // Check that ECX wasn't needed by an 'inreg' parameter.
7022       const FunctionType *FTy = Func->getFunctionType();
7023       const AttrListPtr &Attrs = Func->getAttributes();
7024
7025       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7026         unsigned InRegCount = 0;
7027         unsigned Idx = 1;
7028
7029         for (FunctionType::param_iterator I = FTy->param_begin(),
7030              E = FTy->param_end(); I != E; ++I, ++Idx)
7031           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7032             // FIXME: should only count parameters that are lowered to integers.
7033             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7034
7035         if (InRegCount > 2) {
7036           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7037         }
7038       }
7039       break;
7040     }
7041     case CallingConv::X86_FastCall:
7042     case CallingConv::Fast:
7043       // Pass 'nest' parameter in EAX.
7044       // Must be kept in sync with X86CallingConv.td
7045       NestReg = X86::EAX;
7046       break;
7047     }
7048
7049     SDValue OutChains[4];
7050     SDValue Addr, Disp;
7051
7052     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7053                        DAG.getConstant(10, MVT::i32));
7054     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7055
7056     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
7057     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7058     OutChains[0] = DAG.getStore(Root, dl,
7059                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7060                                 Trmp, TrmpAddr, 0);
7061
7062     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7063                        DAG.getConstant(1, MVT::i32));
7064     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
7065
7066     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
7067     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7068                        DAG.getConstant(5, MVT::i32));
7069     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7070                                 TrmpAddr, 5, false, 1);
7071
7072     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7073                        DAG.getConstant(6, MVT::i32));
7074     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
7075
7076     SDValue Ops[] =
7077       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7078     return DAG.getMergeValues(Ops, 2, dl);
7079   }
7080 }
7081
7082 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7083   /*
7084    The rounding mode is in bits 11:10 of FPSR, and has the following
7085    settings:
7086      00 Round to nearest
7087      01 Round to -inf
7088      10 Round to +inf
7089      11 Round to 0
7090
7091   FLT_ROUNDS, on the other hand, expects the following:
7092     -1 Undefined
7093      0 Round to 0
7094      1 Round to nearest
7095      2 Round to +inf
7096      3 Round to -inf
7097
7098   To perform the conversion, we do:
7099     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7100   */
7101
7102   MachineFunction &MF = DAG.getMachineFunction();
7103   const TargetMachine &TM = MF.getTarget();
7104   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7105   unsigned StackAlignment = TFI.getStackAlignment();
7106   EVT VT = Op.getValueType();
7107   DebugLoc dl = Op.getDebugLoc();
7108
7109   // Save FP Control Word to stack slot
7110   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7111   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7112
7113   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7114                               DAG.getEntryNode(), StackSlot);
7115
7116   // Load FP Control Word from stack slot
7117   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
7118
7119   // Transform as necessary
7120   SDValue CWD1 =
7121     DAG.getNode(ISD::SRL, dl, MVT::i16,
7122                 DAG.getNode(ISD::AND, dl, MVT::i16,
7123                             CWD, DAG.getConstant(0x800, MVT::i16)),
7124                 DAG.getConstant(11, MVT::i8));
7125   SDValue CWD2 =
7126     DAG.getNode(ISD::SRL, dl, MVT::i16,
7127                 DAG.getNode(ISD::AND, dl, MVT::i16,
7128                             CWD, DAG.getConstant(0x400, MVT::i16)),
7129                 DAG.getConstant(9, MVT::i8));
7130
7131   SDValue RetVal =
7132     DAG.getNode(ISD::AND, dl, MVT::i16,
7133                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7134                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7135                             DAG.getConstant(1, MVT::i16)),
7136                 DAG.getConstant(3, MVT::i16));
7137
7138
7139   return DAG.getNode((VT.getSizeInBits() < 16 ?
7140                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7141 }
7142
7143 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7144   EVT VT = Op.getValueType();
7145   EVT OpVT = VT;
7146   unsigned NumBits = VT.getSizeInBits();
7147   DebugLoc dl = Op.getDebugLoc();
7148
7149   Op = Op.getOperand(0);
7150   if (VT == MVT::i8) {
7151     // Zero extend to i32 since there is not an i8 bsr.
7152     OpVT = MVT::i32;
7153     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7154   }
7155
7156   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7157   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7158   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7159
7160   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7161   SDValue Ops[] = {
7162     Op,
7163     DAG.getConstant(NumBits+NumBits-1, OpVT),
7164     DAG.getConstant(X86::COND_E, MVT::i8),
7165     Op.getValue(1)
7166   };
7167   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7168
7169   // Finally xor with NumBits-1.
7170   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7171
7172   if (VT == MVT::i8)
7173     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7174   return Op;
7175 }
7176
7177 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7178   EVT VT = Op.getValueType();
7179   EVT OpVT = VT;
7180   unsigned NumBits = VT.getSizeInBits();
7181   DebugLoc dl = Op.getDebugLoc();
7182
7183   Op = Op.getOperand(0);
7184   if (VT == MVT::i8) {
7185     OpVT = MVT::i32;
7186     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7187   }
7188
7189   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7190   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7191   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7192
7193   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7194   SDValue Ops[] = {
7195     Op,
7196     DAG.getConstant(NumBits, OpVT),
7197     DAG.getConstant(X86::COND_E, MVT::i8),
7198     Op.getValue(1)
7199   };
7200   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7201
7202   if (VT == MVT::i8)
7203     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7204   return Op;
7205 }
7206
7207 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7208   EVT VT = Op.getValueType();
7209   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7210   DebugLoc dl = Op.getDebugLoc();
7211
7212   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7213   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7214   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7215   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7216   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7217   //
7218   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7219   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7220   //  return AloBlo + AloBhi + AhiBlo;
7221
7222   SDValue A = Op.getOperand(0);
7223   SDValue B = Op.getOperand(1);
7224
7225   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7226                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7227                        A, DAG.getConstant(32, MVT::i32));
7228   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7229                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7230                        B, DAG.getConstant(32, MVT::i32));
7231   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7232                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7233                        A, B);
7234   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7235                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7236                        A, Bhi);
7237   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7238                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7239                        Ahi, B);
7240   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7241                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7242                        AloBhi, DAG.getConstant(32, MVT::i32));
7243   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7244                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7245                        AhiBlo, DAG.getConstant(32, MVT::i32));
7246   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7247   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7248   return Res;
7249 }
7250
7251
7252 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7253   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7254   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7255   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7256   // has only one use.
7257   SDNode *N = Op.getNode();
7258   SDValue LHS = N->getOperand(0);
7259   SDValue RHS = N->getOperand(1);
7260   unsigned BaseOp = 0;
7261   unsigned Cond = 0;
7262   DebugLoc dl = Op.getDebugLoc();
7263
7264   switch (Op.getOpcode()) {
7265   default: llvm_unreachable("Unknown ovf instruction!");
7266   case ISD::SADDO:
7267     // A subtract of one will be selected as a INC. Note that INC doesn't
7268     // set CF, so we can't do this for UADDO.
7269     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7270       if (C->getAPIntValue() == 1) {
7271         BaseOp = X86ISD::INC;
7272         Cond = X86::COND_O;
7273         break;
7274       }
7275     BaseOp = X86ISD::ADD;
7276     Cond = X86::COND_O;
7277     break;
7278   case ISD::UADDO:
7279     BaseOp = X86ISD::ADD;
7280     Cond = X86::COND_B;
7281     break;
7282   case ISD::SSUBO:
7283     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7284     // set CF, so we can't do this for USUBO.
7285     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7286       if (C->getAPIntValue() == 1) {
7287         BaseOp = X86ISD::DEC;
7288         Cond = X86::COND_O;
7289         break;
7290       }
7291     BaseOp = X86ISD::SUB;
7292     Cond = X86::COND_O;
7293     break;
7294   case ISD::USUBO:
7295     BaseOp = X86ISD::SUB;
7296     Cond = X86::COND_B;
7297     break;
7298   case ISD::SMULO:
7299     BaseOp = X86ISD::SMUL;
7300     Cond = X86::COND_O;
7301     break;
7302   case ISD::UMULO:
7303     BaseOp = X86ISD::UMUL;
7304     Cond = X86::COND_B;
7305     break;
7306   }
7307
7308   // Also sets EFLAGS.
7309   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7310   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7311
7312   SDValue SetCC =
7313     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7314                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7315
7316   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7317   return Sum;
7318 }
7319
7320 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7321   EVT T = Op.getValueType();
7322   DebugLoc dl = Op.getDebugLoc();
7323   unsigned Reg = 0;
7324   unsigned size = 0;
7325   switch(T.getSimpleVT().SimpleTy) {
7326   default:
7327     assert(false && "Invalid value type!");
7328   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7329   case MVT::i16: Reg = X86::AX;  size = 2; break;
7330   case MVT::i32: Reg = X86::EAX; size = 4; break;
7331   case MVT::i64:
7332     assert(Subtarget->is64Bit() && "Node not type legal!");
7333     Reg = X86::RAX; size = 8;
7334     break;
7335   }
7336   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7337                                     Op.getOperand(2), SDValue());
7338   SDValue Ops[] = { cpIn.getValue(0),
7339                     Op.getOperand(1),
7340                     Op.getOperand(3),
7341                     DAG.getTargetConstant(size, MVT::i8),
7342                     cpIn.getValue(1) };
7343   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7344   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7345   SDValue cpOut =
7346     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7347   return cpOut;
7348 }
7349
7350 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7351                                                  SelectionDAG &DAG) {
7352   assert(Subtarget->is64Bit() && "Result not type legalized?");
7353   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7354   SDValue TheChain = Op.getOperand(0);
7355   DebugLoc dl = Op.getDebugLoc();
7356   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7357   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7358   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7359                                    rax.getValue(2));
7360   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7361                             DAG.getConstant(32, MVT::i8));
7362   SDValue Ops[] = {
7363     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7364     rdx.getValue(1)
7365   };
7366   return DAG.getMergeValues(Ops, 2, dl);
7367 }
7368
7369 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7370   SDNode *Node = Op.getNode();
7371   DebugLoc dl = Node->getDebugLoc();
7372   EVT T = Node->getValueType(0);
7373   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7374                               DAG.getConstant(0, T), Node->getOperand(2));
7375   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7376                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7377                        Node->getOperand(0),
7378                        Node->getOperand(1), negOp,
7379                        cast<AtomicSDNode>(Node)->getSrcValue(),
7380                        cast<AtomicSDNode>(Node)->getAlignment());
7381 }
7382
7383 /// LowerOperation - Provide custom lowering hooks for some operations.
7384 ///
7385 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7386   switch (Op.getOpcode()) {
7387   default: llvm_unreachable("Should not custom lower this!");
7388   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7389   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7390   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7391   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7392   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7393   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7394   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7395   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7396   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7397   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7398   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7399   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7400   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7401   case ISD::SHL_PARTS:
7402   case ISD::SRA_PARTS:
7403   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7404   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7405   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7406   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7407   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7408   case ISD::FABS:               return LowerFABS(Op, DAG);
7409   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7410   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7411   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7412   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7413   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7414   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7415   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7416   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7417   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7418   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7419   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7420   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7421   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7422   case ISD::FRAME_TO_ARGS_OFFSET:
7423                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7424   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7425   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7426   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7427   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7428   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7429   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7430   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7431   case ISD::SADDO:
7432   case ISD::UADDO:
7433   case ISD::SSUBO:
7434   case ISD::USUBO:
7435   case ISD::SMULO:
7436   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7437   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7438   }
7439 }
7440
7441 void X86TargetLowering::
7442 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7443                         SelectionDAG &DAG, unsigned NewOp) {
7444   EVT T = Node->getValueType(0);
7445   DebugLoc dl = Node->getDebugLoc();
7446   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7447
7448   SDValue Chain = Node->getOperand(0);
7449   SDValue In1 = Node->getOperand(1);
7450   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7451                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7452   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7453                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7454   SDValue Ops[] = { Chain, In1, In2L, In2H };
7455   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7456   SDValue Result =
7457     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7458                             cast<MemSDNode>(Node)->getMemOperand());
7459   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7460   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7461   Results.push_back(Result.getValue(2));
7462 }
7463
7464 /// ReplaceNodeResults - Replace a node with an illegal result type
7465 /// with a new node built out of custom code.
7466 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7467                                            SmallVectorImpl<SDValue>&Results,
7468                                            SelectionDAG &DAG) {
7469   DebugLoc dl = N->getDebugLoc();
7470   switch (N->getOpcode()) {
7471   default:
7472     assert(false && "Do not know how to custom type legalize this operation!");
7473     return;
7474   case ISD::FP_TO_SINT: {
7475     std::pair<SDValue,SDValue> Vals =
7476         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7477     SDValue FIST = Vals.first, StackSlot = Vals.second;
7478     if (FIST.getNode() != 0) {
7479       EVT VT = N->getValueType(0);
7480       // Return a load from the stack slot.
7481       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7482     }
7483     return;
7484   }
7485   case ISD::READCYCLECOUNTER: {
7486     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7487     SDValue TheChain = N->getOperand(0);
7488     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7489     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7490                                      rd.getValue(1));
7491     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7492                                      eax.getValue(2));
7493     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7494     SDValue Ops[] = { eax, edx };
7495     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7496     Results.push_back(edx.getValue(1));
7497     return;
7498   }
7499   case ISD::SDIV:
7500   case ISD::UDIV:
7501   case ISD::SREM:
7502   case ISD::UREM: {
7503     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7504     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7505     return;
7506   }
7507   case ISD::ATOMIC_CMP_SWAP: {
7508     EVT T = N->getValueType(0);
7509     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7510     SDValue cpInL, cpInH;
7511     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7512                         DAG.getConstant(0, MVT::i32));
7513     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7514                         DAG.getConstant(1, MVT::i32));
7515     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7516     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7517                              cpInL.getValue(1));
7518     SDValue swapInL, swapInH;
7519     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7520                           DAG.getConstant(0, MVT::i32));
7521     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7522                           DAG.getConstant(1, MVT::i32));
7523     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7524                                cpInH.getValue(1));
7525     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7526                                swapInL.getValue(1));
7527     SDValue Ops[] = { swapInH.getValue(0),
7528                       N->getOperand(1),
7529                       swapInH.getValue(1) };
7530     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7531     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7532     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7533                                         MVT::i32, Result.getValue(1));
7534     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7535                                         MVT::i32, cpOutL.getValue(2));
7536     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7537     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7538     Results.push_back(cpOutH.getValue(1));
7539     return;
7540   }
7541   case ISD::ATOMIC_LOAD_ADD:
7542     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7543     return;
7544   case ISD::ATOMIC_LOAD_AND:
7545     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7546     return;
7547   case ISD::ATOMIC_LOAD_NAND:
7548     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7549     return;
7550   case ISD::ATOMIC_LOAD_OR:
7551     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7552     return;
7553   case ISD::ATOMIC_LOAD_SUB:
7554     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7555     return;
7556   case ISD::ATOMIC_LOAD_XOR:
7557     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7558     return;
7559   case ISD::ATOMIC_SWAP:
7560     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7561     return;
7562   }
7563 }
7564
7565 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7566   switch (Opcode) {
7567   default: return NULL;
7568   case X86ISD::BSF:                return "X86ISD::BSF";
7569   case X86ISD::BSR:                return "X86ISD::BSR";
7570   case X86ISD::SHLD:               return "X86ISD::SHLD";
7571   case X86ISD::SHRD:               return "X86ISD::SHRD";
7572   case X86ISD::FAND:               return "X86ISD::FAND";
7573   case X86ISD::FOR:                return "X86ISD::FOR";
7574   case X86ISD::FXOR:               return "X86ISD::FXOR";
7575   case X86ISD::FSRL:               return "X86ISD::FSRL";
7576   case X86ISD::FILD:               return "X86ISD::FILD";
7577   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7578   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7579   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7580   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7581   case X86ISD::FLD:                return "X86ISD::FLD";
7582   case X86ISD::FST:                return "X86ISD::FST";
7583   case X86ISD::CALL:               return "X86ISD::CALL";
7584   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7585   case X86ISD::BT:                 return "X86ISD::BT";
7586   case X86ISD::CMP:                return "X86ISD::CMP";
7587   case X86ISD::COMI:               return "X86ISD::COMI";
7588   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7589   case X86ISD::SETCC:              return "X86ISD::SETCC";
7590   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7591   case X86ISD::CMOV:               return "X86ISD::CMOV";
7592   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7593   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7594   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7595   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7596   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7597   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7598   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7599   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7600   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7601   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7602   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7603   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7604   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7605   case X86ISD::FMAX:               return "X86ISD::FMAX";
7606   case X86ISD::FMIN:               return "X86ISD::FMIN";
7607   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7608   case X86ISD::FRCP:               return "X86ISD::FRCP";
7609   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7610   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7611   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7612   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7613   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7614   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7615   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7616   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7617   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7618   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7619   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7620   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7621   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7622   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7623   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7624   case X86ISD::VSHL:               return "X86ISD::VSHL";
7625   case X86ISD::VSRL:               return "X86ISD::VSRL";
7626   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7627   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7628   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7629   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7630   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7631   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7632   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7633   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7634   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7635   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7636   case X86ISD::ADD:                return "X86ISD::ADD";
7637   case X86ISD::SUB:                return "X86ISD::SUB";
7638   case X86ISD::SMUL:               return "X86ISD::SMUL";
7639   case X86ISD::UMUL:               return "X86ISD::UMUL";
7640   case X86ISD::INC:                return "X86ISD::INC";
7641   case X86ISD::DEC:                return "X86ISD::DEC";
7642   case X86ISD::OR:                 return "X86ISD::OR";
7643   case X86ISD::XOR:                return "X86ISD::XOR";
7644   case X86ISD::AND:                return "X86ISD::AND";
7645   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7646   case X86ISD::PTEST:              return "X86ISD::PTEST";
7647   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7648   }
7649 }
7650
7651 // isLegalAddressingMode - Return true if the addressing mode represented
7652 // by AM is legal for this target, for a load/store of the specified type.
7653 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7654                                               const Type *Ty) const {
7655   // X86 supports extremely general addressing modes.
7656   CodeModel::Model M = getTargetMachine().getCodeModel();
7657
7658   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7659   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7660     return false;
7661
7662   if (AM.BaseGV) {
7663     unsigned GVFlags =
7664       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7665
7666     // If a reference to this global requires an extra load, we can't fold it.
7667     if (isGlobalStubReference(GVFlags))
7668       return false;
7669
7670     // If BaseGV requires a register for the PIC base, we cannot also have a
7671     // BaseReg specified.
7672     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7673       return false;
7674
7675     // If lower 4G is not available, then we must use rip-relative addressing.
7676     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7677       return false;
7678   }
7679
7680   switch (AM.Scale) {
7681   case 0:
7682   case 1:
7683   case 2:
7684   case 4:
7685   case 8:
7686     // These scales always work.
7687     break;
7688   case 3:
7689   case 5:
7690   case 9:
7691     // These scales are formed with basereg+scalereg.  Only accept if there is
7692     // no basereg yet.
7693     if (AM.HasBaseReg)
7694       return false;
7695     break;
7696   default:  // Other stuff never works.
7697     return false;
7698   }
7699
7700   return true;
7701 }
7702
7703
7704 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7705   if (!Ty1->isInteger() || !Ty2->isInteger())
7706     return false;
7707   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7708   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7709   if (NumBits1 <= NumBits2)
7710     return false;
7711   return Subtarget->is64Bit() || NumBits1 < 64;
7712 }
7713
7714 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7715   if (!VT1.isInteger() || !VT2.isInteger())
7716     return false;
7717   unsigned NumBits1 = VT1.getSizeInBits();
7718   unsigned NumBits2 = VT2.getSizeInBits();
7719   if (NumBits1 <= NumBits2)
7720     return false;
7721   return Subtarget->is64Bit() || NumBits1 < 64;
7722 }
7723
7724 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7725   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7726   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7727 }
7728
7729 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7730   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7731   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7732 }
7733
7734 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7735   // i16 instructions are longer (0x66 prefix) and potentially slower.
7736   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7737 }
7738
7739 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7740 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7741 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7742 /// are assumed to be legal.
7743 bool
7744 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7745                                       EVT VT) const {
7746   // Only do shuffles on 128-bit vector types for now.
7747   if (VT.getSizeInBits() == 64)
7748     return false;
7749
7750   // FIXME: pshufb, blends, shifts.
7751   return (VT.getVectorNumElements() == 2 ||
7752           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7753           isMOVLMask(M, VT) ||
7754           isSHUFPMask(M, VT) ||
7755           isPSHUFDMask(M, VT) ||
7756           isPSHUFHWMask(M, VT) ||
7757           isPSHUFLWMask(M, VT) ||
7758           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7759           isUNPCKLMask(M, VT) ||
7760           isUNPCKHMask(M, VT) ||
7761           isUNPCKL_v_undef_Mask(M, VT) ||
7762           isUNPCKH_v_undef_Mask(M, VT));
7763 }
7764
7765 bool
7766 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7767                                           EVT VT) const {
7768   unsigned NumElts = VT.getVectorNumElements();
7769   // FIXME: This collection of masks seems suspect.
7770   if (NumElts == 2)
7771     return true;
7772   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7773     return (isMOVLMask(Mask, VT)  ||
7774             isCommutedMOVLMask(Mask, VT, true) ||
7775             isSHUFPMask(Mask, VT) ||
7776             isCommutedSHUFPMask(Mask, VT));
7777   }
7778   return false;
7779 }
7780
7781 //===----------------------------------------------------------------------===//
7782 //                           X86 Scheduler Hooks
7783 //===----------------------------------------------------------------------===//
7784
7785 // private utility function
7786 MachineBasicBlock *
7787 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7788                                                        MachineBasicBlock *MBB,
7789                                                        unsigned regOpc,
7790                                                        unsigned immOpc,
7791                                                        unsigned LoadOpc,
7792                                                        unsigned CXchgOpc,
7793                                                        unsigned copyOpc,
7794                                                        unsigned notOpc,
7795                                                        unsigned EAXreg,
7796                                                        TargetRegisterClass *RC,
7797                                                        bool invSrc) const {
7798   // For the atomic bitwise operator, we generate
7799   //   thisMBB:
7800   //   newMBB:
7801   //     ld  t1 = [bitinstr.addr]
7802   //     op  t2 = t1, [bitinstr.val]
7803   //     mov EAX = t1
7804   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7805   //     bz  newMBB
7806   //     fallthrough -->nextMBB
7807   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7808   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7809   MachineFunction::iterator MBBIter = MBB;
7810   ++MBBIter;
7811
7812   /// First build the CFG
7813   MachineFunction *F = MBB->getParent();
7814   MachineBasicBlock *thisMBB = MBB;
7815   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7816   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7817   F->insert(MBBIter, newMBB);
7818   F->insert(MBBIter, nextMBB);
7819
7820   // Move all successors to thisMBB to nextMBB
7821   nextMBB->transferSuccessors(thisMBB);
7822
7823   // Update thisMBB to fall through to newMBB
7824   thisMBB->addSuccessor(newMBB);
7825
7826   // newMBB jumps to itself and fall through to nextMBB
7827   newMBB->addSuccessor(nextMBB);
7828   newMBB->addSuccessor(newMBB);
7829
7830   // Insert instructions into newMBB based on incoming instruction
7831   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7832          "unexpected number of operands");
7833   DebugLoc dl = bInstr->getDebugLoc();
7834   MachineOperand& destOper = bInstr->getOperand(0);
7835   MachineOperand* argOpers[2 + X86AddrNumOperands];
7836   int numArgs = bInstr->getNumOperands() - 1;
7837   for (int i=0; i < numArgs; ++i)
7838     argOpers[i] = &bInstr->getOperand(i+1);
7839
7840   // x86 address has 4 operands: base, index, scale, and displacement
7841   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7842   int valArgIndx = lastAddrIndx + 1;
7843
7844   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7845   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7846   for (int i=0; i <= lastAddrIndx; ++i)
7847     (*MIB).addOperand(*argOpers[i]);
7848
7849   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7850   if (invSrc) {
7851     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7852   }
7853   else
7854     tt = t1;
7855
7856   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7857   assert((argOpers[valArgIndx]->isReg() ||
7858           argOpers[valArgIndx]->isImm()) &&
7859          "invalid operand");
7860   if (argOpers[valArgIndx]->isReg())
7861     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7862   else
7863     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7864   MIB.addReg(tt);
7865   (*MIB).addOperand(*argOpers[valArgIndx]);
7866
7867   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7868   MIB.addReg(t1);
7869
7870   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7871   for (int i=0; i <= lastAddrIndx; ++i)
7872     (*MIB).addOperand(*argOpers[i]);
7873   MIB.addReg(t2);
7874   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7875   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7876                     bInstr->memoperands_end());
7877
7878   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7879   MIB.addReg(EAXreg);
7880
7881   // insert branch
7882   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7883
7884   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7885   return nextMBB;
7886 }
7887
7888 // private utility function:  64 bit atomics on 32 bit host.
7889 MachineBasicBlock *
7890 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7891                                                        MachineBasicBlock *MBB,
7892                                                        unsigned regOpcL,
7893                                                        unsigned regOpcH,
7894                                                        unsigned immOpcL,
7895                                                        unsigned immOpcH,
7896                                                        bool invSrc) const {
7897   // For the atomic bitwise operator, we generate
7898   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7899   //     ld t1,t2 = [bitinstr.addr]
7900   //   newMBB:
7901   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7902   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7903   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7904   //     mov ECX, EBX <- t5, t6
7905   //     mov EAX, EDX <- t1, t2
7906   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7907   //     mov t3, t4 <- EAX, EDX
7908   //     bz  newMBB
7909   //     result in out1, out2
7910   //     fallthrough -->nextMBB
7911
7912   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7913   const unsigned LoadOpc = X86::MOV32rm;
7914   const unsigned copyOpc = X86::MOV32rr;
7915   const unsigned NotOpc = X86::NOT32r;
7916   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7917   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7918   MachineFunction::iterator MBBIter = MBB;
7919   ++MBBIter;
7920
7921   /// First build the CFG
7922   MachineFunction *F = MBB->getParent();
7923   MachineBasicBlock *thisMBB = MBB;
7924   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7925   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7926   F->insert(MBBIter, newMBB);
7927   F->insert(MBBIter, nextMBB);
7928
7929   // Move all successors to thisMBB to nextMBB
7930   nextMBB->transferSuccessors(thisMBB);
7931
7932   // Update thisMBB to fall through to newMBB
7933   thisMBB->addSuccessor(newMBB);
7934
7935   // newMBB jumps to itself and fall through to nextMBB
7936   newMBB->addSuccessor(nextMBB);
7937   newMBB->addSuccessor(newMBB);
7938
7939   DebugLoc dl = bInstr->getDebugLoc();
7940   // Insert instructions into newMBB based on incoming instruction
7941   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7942   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7943          "unexpected number of operands");
7944   MachineOperand& dest1Oper = bInstr->getOperand(0);
7945   MachineOperand& dest2Oper = bInstr->getOperand(1);
7946   MachineOperand* argOpers[2 + X86AddrNumOperands];
7947   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7948     argOpers[i] = &bInstr->getOperand(i+2);
7949
7950   // x86 address has 5 operands: base, index, scale, displacement, and segment.
7951   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7952
7953   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7954   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7955   for (int i=0; i <= lastAddrIndx; ++i)
7956     (*MIB).addOperand(*argOpers[i]);
7957   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7958   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7959   // add 4 to displacement.
7960   for (int i=0; i <= lastAddrIndx-2; ++i)
7961     (*MIB).addOperand(*argOpers[i]);
7962   MachineOperand newOp3 = *(argOpers[3]);
7963   if (newOp3.isImm())
7964     newOp3.setImm(newOp3.getImm()+4);
7965   else
7966     newOp3.setOffset(newOp3.getOffset()+4);
7967   (*MIB).addOperand(newOp3);
7968   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7969
7970   // t3/4 are defined later, at the bottom of the loop
7971   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7972   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7973   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7974     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7975   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7976     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7977
7978   // The subsequent operations should be using the destination registers of
7979   //the PHI instructions.
7980   if (invSrc) {
7981     t1 = F->getRegInfo().createVirtualRegister(RC);
7982     t2 = F->getRegInfo().createVirtualRegister(RC);
7983     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
7984     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
7985   } else {
7986     t1 = dest1Oper.getReg();
7987     t2 = dest2Oper.getReg();
7988   }
7989
7990   int valArgIndx = lastAddrIndx + 1;
7991   assert((argOpers[valArgIndx]->isReg() ||
7992           argOpers[valArgIndx]->isImm()) &&
7993          "invalid operand");
7994   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7995   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7996   if (argOpers[valArgIndx]->isReg())
7997     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7998   else
7999     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8000   if (regOpcL != X86::MOV32rr)
8001     MIB.addReg(t1);
8002   (*MIB).addOperand(*argOpers[valArgIndx]);
8003   assert(argOpers[valArgIndx + 1]->isReg() ==
8004          argOpers[valArgIndx]->isReg());
8005   assert(argOpers[valArgIndx + 1]->isImm() ==
8006          argOpers[valArgIndx]->isImm());
8007   if (argOpers[valArgIndx + 1]->isReg())
8008     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8009   else
8010     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8011   if (regOpcH != X86::MOV32rr)
8012     MIB.addReg(t2);
8013   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8014
8015   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8016   MIB.addReg(t1);
8017   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8018   MIB.addReg(t2);
8019
8020   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8021   MIB.addReg(t5);
8022   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8023   MIB.addReg(t6);
8024
8025   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8026   for (int i=0; i <= lastAddrIndx; ++i)
8027     (*MIB).addOperand(*argOpers[i]);
8028
8029   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8030   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8031                     bInstr->memoperands_end());
8032
8033   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8034   MIB.addReg(X86::EAX);
8035   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8036   MIB.addReg(X86::EDX);
8037
8038   // insert branch
8039   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8040
8041   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8042   return nextMBB;
8043 }
8044
8045 // private utility function
8046 MachineBasicBlock *
8047 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8048                                                       MachineBasicBlock *MBB,
8049                                                       unsigned cmovOpc) const {
8050   // For the atomic min/max operator, we generate
8051   //   thisMBB:
8052   //   newMBB:
8053   //     ld t1 = [min/max.addr]
8054   //     mov t2 = [min/max.val]
8055   //     cmp  t1, t2
8056   //     cmov[cond] t2 = t1
8057   //     mov EAX = t1
8058   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8059   //     bz   newMBB
8060   //     fallthrough -->nextMBB
8061   //
8062   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8063   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8064   MachineFunction::iterator MBBIter = MBB;
8065   ++MBBIter;
8066
8067   /// First build the CFG
8068   MachineFunction *F = MBB->getParent();
8069   MachineBasicBlock *thisMBB = MBB;
8070   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8071   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8072   F->insert(MBBIter, newMBB);
8073   F->insert(MBBIter, nextMBB);
8074
8075   // Move all successors of thisMBB to nextMBB
8076   nextMBB->transferSuccessors(thisMBB);
8077
8078   // Update thisMBB to fall through to newMBB
8079   thisMBB->addSuccessor(newMBB);
8080
8081   // newMBB jumps to newMBB and fall through to nextMBB
8082   newMBB->addSuccessor(nextMBB);
8083   newMBB->addSuccessor(newMBB);
8084
8085   DebugLoc dl = mInstr->getDebugLoc();
8086   // Insert instructions into newMBB based on incoming instruction
8087   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8088          "unexpected number of operands");
8089   MachineOperand& destOper = mInstr->getOperand(0);
8090   MachineOperand* argOpers[2 + X86AddrNumOperands];
8091   int numArgs = mInstr->getNumOperands() - 1;
8092   for (int i=0; i < numArgs; ++i)
8093     argOpers[i] = &mInstr->getOperand(i+1);
8094
8095   // x86 address has 4 operands: base, index, scale, and displacement
8096   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8097   int valArgIndx = lastAddrIndx + 1;
8098
8099   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8100   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8101   for (int i=0; i <= lastAddrIndx; ++i)
8102     (*MIB).addOperand(*argOpers[i]);
8103
8104   // We only support register and immediate values
8105   assert((argOpers[valArgIndx]->isReg() ||
8106           argOpers[valArgIndx]->isImm()) &&
8107          "invalid operand");
8108
8109   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8110   if (argOpers[valArgIndx]->isReg())
8111     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8112   else
8113     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8114   (*MIB).addOperand(*argOpers[valArgIndx]);
8115
8116   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8117   MIB.addReg(t1);
8118
8119   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8120   MIB.addReg(t1);
8121   MIB.addReg(t2);
8122
8123   // Generate movc
8124   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8125   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8126   MIB.addReg(t2);
8127   MIB.addReg(t1);
8128
8129   // Cmp and exchange if none has modified the memory location
8130   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8131   for (int i=0; i <= lastAddrIndx; ++i)
8132     (*MIB).addOperand(*argOpers[i]);
8133   MIB.addReg(t3);
8134   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8135   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8136                     mInstr->memoperands_end());
8137
8138   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8139   MIB.addReg(X86::EAX);
8140
8141   // insert branch
8142   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8143
8144   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8145   return nextMBB;
8146 }
8147
8148 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8149 // all of this code can be replaced with that in the .td file.
8150 MachineBasicBlock *
8151 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8152                             unsigned numArgs, bool memArg) const {
8153
8154   MachineFunction *F = BB->getParent();
8155   DebugLoc dl = MI->getDebugLoc();
8156   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8157
8158   unsigned Opc;
8159   if (memArg)
8160     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8161   else
8162     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8163
8164   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8165
8166   for (unsigned i = 0; i < numArgs; ++i) {
8167     MachineOperand &Op = MI->getOperand(i+1);
8168
8169     if (!(Op.isReg() && Op.isImplicit()))
8170       MIB.addOperand(Op);
8171   }
8172
8173   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8174     .addReg(X86::XMM0);
8175
8176   F->DeleteMachineInstr(MI);
8177
8178   return BB;
8179 }
8180
8181 MachineBasicBlock *
8182 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8183                                                  MachineInstr *MI,
8184                                                  MachineBasicBlock *MBB) const {
8185   // Emit code to save XMM registers to the stack. The ABI says that the
8186   // number of registers to save is given in %al, so it's theoretically
8187   // possible to do an indirect jump trick to avoid saving all of them,
8188   // however this code takes a simpler approach and just executes all
8189   // of the stores if %al is non-zero. It's less code, and it's probably
8190   // easier on the hardware branch predictor, and stores aren't all that
8191   // expensive anyway.
8192
8193   // Create the new basic blocks. One block contains all the XMM stores,
8194   // and one block is the final destination regardless of whether any
8195   // stores were performed.
8196   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8197   MachineFunction *F = MBB->getParent();
8198   MachineFunction::iterator MBBIter = MBB;
8199   ++MBBIter;
8200   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8201   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8202   F->insert(MBBIter, XMMSaveMBB);
8203   F->insert(MBBIter, EndMBB);
8204
8205   // Set up the CFG.
8206   // Move any original successors of MBB to the end block.
8207   EndMBB->transferSuccessors(MBB);
8208   // The original block will now fall through to the XMM save block.
8209   MBB->addSuccessor(XMMSaveMBB);
8210   // The XMMSaveMBB will fall through to the end block.
8211   XMMSaveMBB->addSuccessor(EndMBB);
8212
8213   // Now add the instructions.
8214   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8215   DebugLoc DL = MI->getDebugLoc();
8216
8217   unsigned CountReg = MI->getOperand(0).getReg();
8218   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8219   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8220
8221   if (!Subtarget->isTargetWin64()) {
8222     // If %al is 0, branch around the XMM save block.
8223     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8224     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8225     MBB->addSuccessor(EndMBB);
8226   }
8227
8228   // In the XMM save block, save all the XMM argument registers.
8229   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8230     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8231     MachineMemOperand *MMO =
8232       F->getMachineMemOperand(
8233         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8234         MachineMemOperand::MOStore, Offset,
8235         /*Size=*/16, /*Align=*/16);
8236     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8237       .addFrameIndex(RegSaveFrameIndex)
8238       .addImm(/*Scale=*/1)
8239       .addReg(/*IndexReg=*/0)
8240       .addImm(/*Disp=*/Offset)
8241       .addReg(/*Segment=*/0)
8242       .addReg(MI->getOperand(i).getReg())
8243       .addMemOperand(MMO);
8244   }
8245
8246   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8247
8248   return EndMBB;
8249 }
8250
8251 MachineBasicBlock *
8252 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8253                                      MachineBasicBlock *BB,
8254                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8255   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8256   DebugLoc DL = MI->getDebugLoc();
8257
8258   // To "insert" a SELECT_CC instruction, we actually have to insert the
8259   // diamond control-flow pattern.  The incoming instruction knows the
8260   // destination vreg to set, the condition code register to branch on, the
8261   // true/false values to select between, and a branch opcode to use.
8262   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8263   MachineFunction::iterator It = BB;
8264   ++It;
8265
8266   //  thisMBB:
8267   //  ...
8268   //   TrueVal = ...
8269   //   cmpTY ccX, r1, r2
8270   //   bCC copy1MBB
8271   //   fallthrough --> copy0MBB
8272   MachineBasicBlock *thisMBB = BB;
8273   MachineFunction *F = BB->getParent();
8274   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8275   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8276   unsigned Opc =
8277     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8278   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8279   F->insert(It, copy0MBB);
8280   F->insert(It, sinkMBB);
8281   // Update machine-CFG edges by first adding all successors of the current
8282   // block to the new block which will contain the Phi node for the select.
8283   // Also inform sdisel of the edge changes.
8284   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8285          E = BB->succ_end(); I != E; ++I) {
8286     EM->insert(std::make_pair(*I, sinkMBB));
8287     sinkMBB->addSuccessor(*I);
8288   }
8289   // Next, remove all successors of the current block, and add the true
8290   // and fallthrough blocks as its successors.
8291   while (!BB->succ_empty())
8292     BB->removeSuccessor(BB->succ_begin());
8293   // Add the true and fallthrough blocks as its successors.
8294   BB->addSuccessor(copy0MBB);
8295   BB->addSuccessor(sinkMBB);
8296
8297   //  copy0MBB:
8298   //   %FalseValue = ...
8299   //   # fallthrough to sinkMBB
8300   BB = copy0MBB;
8301
8302   // Update machine-CFG edges
8303   BB->addSuccessor(sinkMBB);
8304
8305   //  sinkMBB:
8306   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8307   //  ...
8308   BB = sinkMBB;
8309   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8310     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8311     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8312
8313   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8314   return BB;
8315 }
8316
8317
8318 MachineBasicBlock *
8319 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8320                                                MachineBasicBlock *BB,
8321                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8322   switch (MI->getOpcode()) {
8323   default: assert(false && "Unexpected instr type to insert");
8324   case X86::CMOV_GR8:
8325   case X86::CMOV_V1I64:
8326   case X86::CMOV_FR32:
8327   case X86::CMOV_FR64:
8328   case X86::CMOV_V4F32:
8329   case X86::CMOV_V2F64:
8330   case X86::CMOV_V2I64:
8331     return EmitLoweredSelect(MI, BB, EM);
8332
8333   case X86::FP32_TO_INT16_IN_MEM:
8334   case X86::FP32_TO_INT32_IN_MEM:
8335   case X86::FP32_TO_INT64_IN_MEM:
8336   case X86::FP64_TO_INT16_IN_MEM:
8337   case X86::FP64_TO_INT32_IN_MEM:
8338   case X86::FP64_TO_INT64_IN_MEM:
8339   case X86::FP80_TO_INT16_IN_MEM:
8340   case X86::FP80_TO_INT32_IN_MEM:
8341   case X86::FP80_TO_INT64_IN_MEM: {
8342     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8343     DebugLoc DL = MI->getDebugLoc();
8344
8345     // Change the floating point control register to use "round towards zero"
8346     // mode when truncating to an integer value.
8347     MachineFunction *F = BB->getParent();
8348     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8349     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8350
8351     // Load the old value of the high byte of the control word...
8352     unsigned OldCW =
8353       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8354     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8355                       CWFrameIdx);
8356
8357     // Set the high part to be round to zero...
8358     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8359       .addImm(0xC7F);
8360
8361     // Reload the modified control word now...
8362     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8363
8364     // Restore the memory image of control word to original value
8365     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8366       .addReg(OldCW);
8367
8368     // Get the X86 opcode to use.
8369     unsigned Opc;
8370     switch (MI->getOpcode()) {
8371     default: llvm_unreachable("illegal opcode!");
8372     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8373     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8374     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8375     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8376     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8377     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8378     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8379     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8380     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8381     }
8382
8383     X86AddressMode AM;
8384     MachineOperand &Op = MI->getOperand(0);
8385     if (Op.isReg()) {
8386       AM.BaseType = X86AddressMode::RegBase;
8387       AM.Base.Reg = Op.getReg();
8388     } else {
8389       AM.BaseType = X86AddressMode::FrameIndexBase;
8390       AM.Base.FrameIndex = Op.getIndex();
8391     }
8392     Op = MI->getOperand(1);
8393     if (Op.isImm())
8394       AM.Scale = Op.getImm();
8395     Op = MI->getOperand(2);
8396     if (Op.isImm())
8397       AM.IndexReg = Op.getImm();
8398     Op = MI->getOperand(3);
8399     if (Op.isGlobal()) {
8400       AM.GV = Op.getGlobal();
8401     } else {
8402       AM.Disp = Op.getImm();
8403     }
8404     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8405                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8406
8407     // Reload the original control word now.
8408     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8409
8410     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8411     return BB;
8412   }
8413     // String/text processing lowering.
8414   case X86::PCMPISTRM128REG:
8415     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8416   case X86::PCMPISTRM128MEM:
8417     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8418   case X86::PCMPESTRM128REG:
8419     return EmitPCMP(MI, BB, 5, false /* in mem */);
8420   case X86::PCMPESTRM128MEM:
8421     return EmitPCMP(MI, BB, 5, true /* in mem */);
8422
8423     // Atomic Lowering.
8424   case X86::ATOMAND32:
8425     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8426                                                X86::AND32ri, X86::MOV32rm,
8427                                                X86::LCMPXCHG32, X86::MOV32rr,
8428                                                X86::NOT32r, X86::EAX,
8429                                                X86::GR32RegisterClass);
8430   case X86::ATOMOR32:
8431     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8432                                                X86::OR32ri, X86::MOV32rm,
8433                                                X86::LCMPXCHG32, X86::MOV32rr,
8434                                                X86::NOT32r, X86::EAX,
8435                                                X86::GR32RegisterClass);
8436   case X86::ATOMXOR32:
8437     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8438                                                X86::XOR32ri, X86::MOV32rm,
8439                                                X86::LCMPXCHG32, X86::MOV32rr,
8440                                                X86::NOT32r, X86::EAX,
8441                                                X86::GR32RegisterClass);
8442   case X86::ATOMNAND32:
8443     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8444                                                X86::AND32ri, X86::MOV32rm,
8445                                                X86::LCMPXCHG32, X86::MOV32rr,
8446                                                X86::NOT32r, X86::EAX,
8447                                                X86::GR32RegisterClass, true);
8448   case X86::ATOMMIN32:
8449     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8450   case X86::ATOMMAX32:
8451     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8452   case X86::ATOMUMIN32:
8453     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8454   case X86::ATOMUMAX32:
8455     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8456
8457   case X86::ATOMAND16:
8458     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8459                                                X86::AND16ri, X86::MOV16rm,
8460                                                X86::LCMPXCHG16, X86::MOV16rr,
8461                                                X86::NOT16r, X86::AX,
8462                                                X86::GR16RegisterClass);
8463   case X86::ATOMOR16:
8464     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8465                                                X86::OR16ri, X86::MOV16rm,
8466                                                X86::LCMPXCHG16, X86::MOV16rr,
8467                                                X86::NOT16r, X86::AX,
8468                                                X86::GR16RegisterClass);
8469   case X86::ATOMXOR16:
8470     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8471                                                X86::XOR16ri, X86::MOV16rm,
8472                                                X86::LCMPXCHG16, X86::MOV16rr,
8473                                                X86::NOT16r, X86::AX,
8474                                                X86::GR16RegisterClass);
8475   case X86::ATOMNAND16:
8476     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8477                                                X86::AND16ri, X86::MOV16rm,
8478                                                X86::LCMPXCHG16, X86::MOV16rr,
8479                                                X86::NOT16r, X86::AX,
8480                                                X86::GR16RegisterClass, true);
8481   case X86::ATOMMIN16:
8482     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8483   case X86::ATOMMAX16:
8484     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8485   case X86::ATOMUMIN16:
8486     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8487   case X86::ATOMUMAX16:
8488     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8489
8490   case X86::ATOMAND8:
8491     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8492                                                X86::AND8ri, X86::MOV8rm,
8493                                                X86::LCMPXCHG8, X86::MOV8rr,
8494                                                X86::NOT8r, X86::AL,
8495                                                X86::GR8RegisterClass);
8496   case X86::ATOMOR8:
8497     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8498                                                X86::OR8ri, X86::MOV8rm,
8499                                                X86::LCMPXCHG8, X86::MOV8rr,
8500                                                X86::NOT8r, X86::AL,
8501                                                X86::GR8RegisterClass);
8502   case X86::ATOMXOR8:
8503     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8504                                                X86::XOR8ri, X86::MOV8rm,
8505                                                X86::LCMPXCHG8, X86::MOV8rr,
8506                                                X86::NOT8r, X86::AL,
8507                                                X86::GR8RegisterClass);
8508   case X86::ATOMNAND8:
8509     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8510                                                X86::AND8ri, X86::MOV8rm,
8511                                                X86::LCMPXCHG8, X86::MOV8rr,
8512                                                X86::NOT8r, X86::AL,
8513                                                X86::GR8RegisterClass, true);
8514   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8515   // This group is for 64-bit host.
8516   case X86::ATOMAND64:
8517     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8518                                                X86::AND64ri32, X86::MOV64rm,
8519                                                X86::LCMPXCHG64, X86::MOV64rr,
8520                                                X86::NOT64r, X86::RAX,
8521                                                X86::GR64RegisterClass);
8522   case X86::ATOMOR64:
8523     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8524                                                X86::OR64ri32, X86::MOV64rm,
8525                                                X86::LCMPXCHG64, X86::MOV64rr,
8526                                                X86::NOT64r, X86::RAX,
8527                                                X86::GR64RegisterClass);
8528   case X86::ATOMXOR64:
8529     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8530                                                X86::XOR64ri32, X86::MOV64rm,
8531                                                X86::LCMPXCHG64, X86::MOV64rr,
8532                                                X86::NOT64r, X86::RAX,
8533                                                X86::GR64RegisterClass);
8534   case X86::ATOMNAND64:
8535     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8536                                                X86::AND64ri32, X86::MOV64rm,
8537                                                X86::LCMPXCHG64, X86::MOV64rr,
8538                                                X86::NOT64r, X86::RAX,
8539                                                X86::GR64RegisterClass, true);
8540   case X86::ATOMMIN64:
8541     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8542   case X86::ATOMMAX64:
8543     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8544   case X86::ATOMUMIN64:
8545     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8546   case X86::ATOMUMAX64:
8547     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8548
8549   // This group does 64-bit operations on a 32-bit host.
8550   case X86::ATOMAND6432:
8551     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8552                                                X86::AND32rr, X86::AND32rr,
8553                                                X86::AND32ri, X86::AND32ri,
8554                                                false);
8555   case X86::ATOMOR6432:
8556     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8557                                                X86::OR32rr, X86::OR32rr,
8558                                                X86::OR32ri, X86::OR32ri,
8559                                                false);
8560   case X86::ATOMXOR6432:
8561     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8562                                                X86::XOR32rr, X86::XOR32rr,
8563                                                X86::XOR32ri, X86::XOR32ri,
8564                                                false);
8565   case X86::ATOMNAND6432:
8566     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8567                                                X86::AND32rr, X86::AND32rr,
8568                                                X86::AND32ri, X86::AND32ri,
8569                                                true);
8570   case X86::ATOMADD6432:
8571     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8572                                                X86::ADD32rr, X86::ADC32rr,
8573                                                X86::ADD32ri, X86::ADC32ri,
8574                                                false);
8575   case X86::ATOMSUB6432:
8576     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8577                                                X86::SUB32rr, X86::SBB32rr,
8578                                                X86::SUB32ri, X86::SBB32ri,
8579                                                false);
8580   case X86::ATOMSWAP6432:
8581     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8582                                                X86::MOV32rr, X86::MOV32rr,
8583                                                X86::MOV32ri, X86::MOV32ri,
8584                                                false);
8585   case X86::VASTART_SAVE_XMM_REGS:
8586     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8587   }
8588 }
8589
8590 //===----------------------------------------------------------------------===//
8591 //                           X86 Optimization Hooks
8592 //===----------------------------------------------------------------------===//
8593
8594 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8595                                                        const APInt &Mask,
8596                                                        APInt &KnownZero,
8597                                                        APInt &KnownOne,
8598                                                        const SelectionDAG &DAG,
8599                                                        unsigned Depth) const {
8600   unsigned Opc = Op.getOpcode();
8601   assert((Opc >= ISD::BUILTIN_OP_END ||
8602           Opc == ISD::INTRINSIC_WO_CHAIN ||
8603           Opc == ISD::INTRINSIC_W_CHAIN ||
8604           Opc == ISD::INTRINSIC_VOID) &&
8605          "Should use MaskedValueIsZero if you don't know whether Op"
8606          " is a target node!");
8607
8608   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8609   switch (Opc) {
8610   default: break;
8611   case X86ISD::ADD:
8612   case X86ISD::SUB:
8613   case X86ISD::SMUL:
8614   case X86ISD::UMUL:
8615   case X86ISD::INC:
8616   case X86ISD::DEC:
8617   case X86ISD::OR:
8618   case X86ISD::XOR:
8619   case X86ISD::AND:
8620     // These nodes' second result is a boolean.
8621     if (Op.getResNo() == 0)
8622       break;
8623     // Fallthrough
8624   case X86ISD::SETCC:
8625     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8626                                        Mask.getBitWidth() - 1);
8627     break;
8628   }
8629 }
8630
8631 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8632 /// node is a GlobalAddress + offset.
8633 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8634                                        GlobalValue* &GA, int64_t &Offset) const{
8635   if (N->getOpcode() == X86ISD::Wrapper) {
8636     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8637       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8638       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8639       return true;
8640     }
8641   }
8642   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8643 }
8644
8645 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8646                                      EVT EltVT, LoadSDNode *&LDBase,
8647                                      unsigned &LastLoadedElt,
8648                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8649                                      const TargetLowering &TLI) {
8650   LDBase = NULL;
8651   LastLoadedElt = -1U;
8652   for (unsigned i = 0; i < NumElems; ++i) {
8653     if (N->getMaskElt(i) < 0) {
8654       if (!LDBase)
8655         return false;
8656       continue;
8657     }
8658
8659     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8660     if (!Elt.getNode() ||
8661         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8662       return false;
8663     if (!LDBase) {
8664       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8665         return false;
8666       LDBase = cast<LoadSDNode>(Elt.getNode());
8667       LastLoadedElt = i;
8668       continue;
8669     }
8670     if (Elt.getOpcode() == ISD::UNDEF)
8671       continue;
8672
8673     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8674     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8675       return false;
8676     LastLoadedElt = i;
8677   }
8678   return true;
8679 }
8680
8681 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8682 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8683 /// if the load addresses are consecutive, non-overlapping, and in the right
8684 /// order.  In the case of v2i64, it will see if it can rewrite the
8685 /// shuffle to be an appropriate build vector so it can take advantage of
8686 // performBuildVectorCombine.
8687 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8688                                      const TargetLowering &TLI) {
8689   DebugLoc dl = N->getDebugLoc();
8690   EVT VT = N->getValueType(0);
8691   EVT EltVT = VT.getVectorElementType();
8692   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8693   unsigned NumElems = VT.getVectorNumElements();
8694
8695   if (VT.getSizeInBits() != 128)
8696     return SDValue();
8697
8698   // Try to combine a vector_shuffle into a 128-bit load.
8699   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8700   LoadSDNode *LD = NULL;
8701   unsigned LastLoadedElt;
8702   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8703                                 MFI, TLI))
8704     return SDValue();
8705
8706   if (LastLoadedElt == NumElems - 1) {
8707     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8708       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8709                          LD->getSrcValue(), LD->getSrcValueOffset(),
8710                          LD->isVolatile());
8711     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8712                        LD->getSrcValue(), LD->getSrcValueOffset(),
8713                        LD->isVolatile(), LD->getAlignment());
8714   } else if (NumElems == 4 && LastLoadedElt == 1) {
8715     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8716     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8717     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8718     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8719   }
8720   return SDValue();
8721 }
8722
8723 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8724 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8725                                     const X86Subtarget *Subtarget) {
8726   DebugLoc DL = N->getDebugLoc();
8727   SDValue Cond = N->getOperand(0);
8728   // Get the LHS/RHS of the select.
8729   SDValue LHS = N->getOperand(1);
8730   SDValue RHS = N->getOperand(2);
8731
8732   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8733   // instructions have the peculiarity that if either operand is a NaN,
8734   // they chose what we call the RHS operand (and as such are not symmetric).
8735   // It happens that this matches the semantics of the common C idiom
8736   // x<y?x:y and related forms, so we can recognize these cases.
8737   if (Subtarget->hasSSE2() &&
8738       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8739       Cond.getOpcode() == ISD::SETCC) {
8740     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8741
8742     unsigned Opcode = 0;
8743     // Check for x CC y ? x : y.
8744     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8745       switch (CC) {
8746       default: break;
8747       case ISD::SETULT:
8748         // This can be a min if we can prove that at least one of the operands
8749         // is not a nan.
8750         if (!FiniteOnlyFPMath()) {
8751           if (DAG.isKnownNeverNaN(RHS)) {
8752             // Put the potential NaN in the RHS so that SSE will preserve it.
8753             std::swap(LHS, RHS);
8754           } else if (!DAG.isKnownNeverNaN(LHS))
8755             break;
8756         }
8757         Opcode = X86ISD::FMIN;
8758         break;
8759       case ISD::SETOLE:
8760         // This can be a min if we can prove that at least one of the operands
8761         // is not a nan.
8762         if (!FiniteOnlyFPMath()) {
8763           if (DAG.isKnownNeverNaN(LHS)) {
8764             // Put the potential NaN in the RHS so that SSE will preserve it.
8765             std::swap(LHS, RHS);
8766           } else if (!DAG.isKnownNeverNaN(RHS))
8767             break;
8768         }
8769         Opcode = X86ISD::FMIN;
8770         break;
8771       case ISD::SETULE:
8772         // This can be a min, but if either operand is a NaN we need it to
8773         // preserve the original LHS.
8774         std::swap(LHS, RHS);
8775       case ISD::SETOLT:
8776       case ISD::SETLT:
8777       case ISD::SETLE:
8778         Opcode = X86ISD::FMIN;
8779         break;
8780
8781       case ISD::SETOGE:
8782         // This can be a max if we can prove that at least one of the operands
8783         // is not a nan.
8784         if (!FiniteOnlyFPMath()) {
8785           if (DAG.isKnownNeverNaN(LHS)) {
8786             // Put the potential NaN in the RHS so that SSE will preserve it.
8787             std::swap(LHS, RHS);
8788           } else if (!DAG.isKnownNeverNaN(RHS))
8789             break;
8790         }
8791         Opcode = X86ISD::FMAX;
8792         break;
8793       case ISD::SETUGT:
8794         // This can be a max if we can prove that at least one of the operands
8795         // is not a nan.
8796         if (!FiniteOnlyFPMath()) {
8797           if (DAG.isKnownNeverNaN(RHS)) {
8798             // Put the potential NaN in the RHS so that SSE will preserve it.
8799             std::swap(LHS, RHS);
8800           } else if (!DAG.isKnownNeverNaN(LHS))
8801             break;
8802         }
8803         Opcode = X86ISD::FMAX;
8804         break;
8805       case ISD::SETUGE:
8806         // This can be a max, but if either operand is a NaN we need it to
8807         // preserve the original LHS.
8808         std::swap(LHS, RHS);
8809       case ISD::SETOGT:
8810       case ISD::SETGT:
8811       case ISD::SETGE:
8812         Opcode = X86ISD::FMAX;
8813         break;
8814       }
8815     // Check for x CC y ? y : x -- a min/max with reversed arms.
8816     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8817       switch (CC) {
8818       default: break;
8819       case ISD::SETOGE:
8820         // This can be a min if we can prove that at least one of the operands
8821         // is not a nan.
8822         if (!FiniteOnlyFPMath()) {
8823           if (DAG.isKnownNeverNaN(RHS)) {
8824             // Put the potential NaN in the RHS so that SSE will preserve it.
8825             std::swap(LHS, RHS);
8826           } else if (!DAG.isKnownNeverNaN(LHS))
8827             break;
8828         }
8829         Opcode = X86ISD::FMIN;
8830         break;
8831       case ISD::SETUGT:
8832         // This can be a min if we can prove that at least one of the operands
8833         // is not a nan.
8834         if (!FiniteOnlyFPMath()) {
8835           if (DAG.isKnownNeverNaN(LHS)) {
8836             // Put the potential NaN in the RHS so that SSE will preserve it.
8837             std::swap(LHS, RHS);
8838           } else if (!DAG.isKnownNeverNaN(RHS))
8839             break;
8840         }
8841         Opcode = X86ISD::FMIN;
8842         break;
8843       case ISD::SETUGE:
8844         // This can be a min, but if either operand is a NaN we need it to
8845         // preserve the original LHS.
8846         std::swap(LHS, RHS);
8847       case ISD::SETOGT:
8848       case ISD::SETGT:
8849       case ISD::SETGE:
8850         Opcode = X86ISD::FMIN;
8851         break;
8852
8853       case ISD::SETULT:
8854         // This can be a max if we can prove that at least one of the operands
8855         // is not a nan.
8856         if (!FiniteOnlyFPMath()) {
8857           if (DAG.isKnownNeverNaN(LHS)) {
8858             // Put the potential NaN in the RHS so that SSE will preserve it.
8859             std::swap(LHS, RHS);
8860           } else if (!DAG.isKnownNeverNaN(RHS))
8861             break;
8862         }
8863         Opcode = X86ISD::FMAX;
8864         break;
8865       case ISD::SETOLE:
8866         // This can be a max if we can prove that at least one of the operands
8867         // is not a nan.
8868         if (!FiniteOnlyFPMath()) {
8869           if (DAG.isKnownNeverNaN(RHS)) {
8870             // Put the potential NaN in the RHS so that SSE will preserve it.
8871             std::swap(LHS, RHS);
8872           } else if (!DAG.isKnownNeverNaN(LHS))
8873             break;
8874         }
8875         Opcode = X86ISD::FMAX;
8876         break;
8877       case ISD::SETULE:
8878         // This can be a max, but if either operand is a NaN we need it to
8879         // preserve the original LHS.
8880         std::swap(LHS, RHS);
8881       case ISD::SETOLT:
8882       case ISD::SETLT:
8883       case ISD::SETLE:
8884         Opcode = X86ISD::FMAX;
8885         break;
8886       }
8887     }
8888
8889     if (Opcode)
8890       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8891   }
8892
8893   // If this is a select between two integer constants, try to do some
8894   // optimizations.
8895   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8896     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8897       // Don't do this for crazy integer types.
8898       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8899         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8900         // so that TrueC (the true value) is larger than FalseC.
8901         bool NeedsCondInvert = false;
8902
8903         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8904             // Efficiently invertible.
8905             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8906              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8907               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8908           NeedsCondInvert = true;
8909           std::swap(TrueC, FalseC);
8910         }
8911
8912         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8913         if (FalseC->getAPIntValue() == 0 &&
8914             TrueC->getAPIntValue().isPowerOf2()) {
8915           if (NeedsCondInvert) // Invert the condition if needed.
8916             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8917                                DAG.getConstant(1, Cond.getValueType()));
8918
8919           // Zero extend the condition if needed.
8920           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8921
8922           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8923           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8924                              DAG.getConstant(ShAmt, MVT::i8));
8925         }
8926
8927         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8928         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8929           if (NeedsCondInvert) // Invert the condition if needed.
8930             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8931                                DAG.getConstant(1, Cond.getValueType()));
8932
8933           // Zero extend the condition if needed.
8934           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8935                              FalseC->getValueType(0), Cond);
8936           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8937                              SDValue(FalseC, 0));
8938         }
8939
8940         // Optimize cases that will turn into an LEA instruction.  This requires
8941         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8942         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8943           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8944           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8945
8946           bool isFastMultiplier = false;
8947           if (Diff < 10) {
8948             switch ((unsigned char)Diff) {
8949               default: break;
8950               case 1:  // result = add base, cond
8951               case 2:  // result = lea base(    , cond*2)
8952               case 3:  // result = lea base(cond, cond*2)
8953               case 4:  // result = lea base(    , cond*4)
8954               case 5:  // result = lea base(cond, cond*4)
8955               case 8:  // result = lea base(    , cond*8)
8956               case 9:  // result = lea base(cond, cond*8)
8957                 isFastMultiplier = true;
8958                 break;
8959             }
8960           }
8961
8962           if (isFastMultiplier) {
8963             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8964             if (NeedsCondInvert) // Invert the condition if needed.
8965               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8966                                  DAG.getConstant(1, Cond.getValueType()));
8967
8968             // Zero extend the condition if needed.
8969             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8970                                Cond);
8971             // Scale the condition by the difference.
8972             if (Diff != 1)
8973               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8974                                  DAG.getConstant(Diff, Cond.getValueType()));
8975
8976             // Add the base if non-zero.
8977             if (FalseC->getAPIntValue() != 0)
8978               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8979                                  SDValue(FalseC, 0));
8980             return Cond;
8981           }
8982         }
8983       }
8984   }
8985
8986   return SDValue();
8987 }
8988
8989 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8990 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8991                                   TargetLowering::DAGCombinerInfo &DCI) {
8992   DebugLoc DL = N->getDebugLoc();
8993
8994   // If the flag operand isn't dead, don't touch this CMOV.
8995   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8996     return SDValue();
8997
8998   // If this is a select between two integer constants, try to do some
8999   // optimizations.  Note that the operands are ordered the opposite of SELECT
9000   // operands.
9001   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9002     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9003       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9004       // larger than FalseC (the false value).
9005       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9006
9007       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9008         CC = X86::GetOppositeBranchCondition(CC);
9009         std::swap(TrueC, FalseC);
9010       }
9011
9012       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9013       // This is efficient for any integer data type (including i8/i16) and
9014       // shift amount.
9015       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9016         SDValue Cond = N->getOperand(3);
9017         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9018                            DAG.getConstant(CC, MVT::i8), Cond);
9019
9020         // Zero extend the condition if needed.
9021         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9022
9023         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9024         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9025                            DAG.getConstant(ShAmt, MVT::i8));
9026         if (N->getNumValues() == 2)  // Dead flag value?
9027           return DCI.CombineTo(N, Cond, SDValue());
9028         return Cond;
9029       }
9030
9031       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9032       // for any integer data type, including i8/i16.
9033       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9034         SDValue Cond = N->getOperand(3);
9035         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9036                            DAG.getConstant(CC, MVT::i8), Cond);
9037
9038         // Zero extend the condition if needed.
9039         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9040                            FalseC->getValueType(0), Cond);
9041         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9042                            SDValue(FalseC, 0));
9043
9044         if (N->getNumValues() == 2)  // Dead flag value?
9045           return DCI.CombineTo(N, Cond, SDValue());
9046         return Cond;
9047       }
9048
9049       // Optimize cases that will turn into an LEA instruction.  This requires
9050       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9051       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9052         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9053         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9054
9055         bool isFastMultiplier = false;
9056         if (Diff < 10) {
9057           switch ((unsigned char)Diff) {
9058           default: break;
9059           case 1:  // result = add base, cond
9060           case 2:  // result = lea base(    , cond*2)
9061           case 3:  // result = lea base(cond, cond*2)
9062           case 4:  // result = lea base(    , cond*4)
9063           case 5:  // result = lea base(cond, cond*4)
9064           case 8:  // result = lea base(    , cond*8)
9065           case 9:  // result = lea base(cond, cond*8)
9066             isFastMultiplier = true;
9067             break;
9068           }
9069         }
9070
9071         if (isFastMultiplier) {
9072           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9073           SDValue Cond = N->getOperand(3);
9074           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9075                              DAG.getConstant(CC, MVT::i8), Cond);
9076           // Zero extend the condition if needed.
9077           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9078                              Cond);
9079           // Scale the condition by the difference.
9080           if (Diff != 1)
9081             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9082                                DAG.getConstant(Diff, Cond.getValueType()));
9083
9084           // Add the base if non-zero.
9085           if (FalseC->getAPIntValue() != 0)
9086             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9087                                SDValue(FalseC, 0));
9088           if (N->getNumValues() == 2)  // Dead flag value?
9089             return DCI.CombineTo(N, Cond, SDValue());
9090           return Cond;
9091         }
9092       }
9093     }
9094   }
9095   return SDValue();
9096 }
9097
9098
9099 /// PerformMulCombine - Optimize a single multiply with constant into two
9100 /// in order to implement it with two cheaper instructions, e.g.
9101 /// LEA + SHL, LEA + LEA.
9102 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9103                                  TargetLowering::DAGCombinerInfo &DCI) {
9104   if (DAG.getMachineFunction().
9105       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9106     return SDValue();
9107
9108   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9109     return SDValue();
9110
9111   EVT VT = N->getValueType(0);
9112   if (VT != MVT::i64)
9113     return SDValue();
9114
9115   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9116   if (!C)
9117     return SDValue();
9118   uint64_t MulAmt = C->getZExtValue();
9119   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9120     return SDValue();
9121
9122   uint64_t MulAmt1 = 0;
9123   uint64_t MulAmt2 = 0;
9124   if ((MulAmt % 9) == 0) {
9125     MulAmt1 = 9;
9126     MulAmt2 = MulAmt / 9;
9127   } else if ((MulAmt % 5) == 0) {
9128     MulAmt1 = 5;
9129     MulAmt2 = MulAmt / 5;
9130   } else if ((MulAmt % 3) == 0) {
9131     MulAmt1 = 3;
9132     MulAmt2 = MulAmt / 3;
9133   }
9134   if (MulAmt2 &&
9135       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9136     DebugLoc DL = N->getDebugLoc();
9137
9138     if (isPowerOf2_64(MulAmt2) &&
9139         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9140       // If second multiplifer is pow2, issue it first. We want the multiply by
9141       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9142       // is an add.
9143       std::swap(MulAmt1, MulAmt2);
9144
9145     SDValue NewMul;
9146     if (isPowerOf2_64(MulAmt1))
9147       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9148                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9149     else
9150       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9151                            DAG.getConstant(MulAmt1, VT));
9152
9153     if (isPowerOf2_64(MulAmt2))
9154       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9155                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9156     else
9157       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9158                            DAG.getConstant(MulAmt2, VT));
9159
9160     // Do not add new nodes to DAG combiner worklist.
9161     DCI.CombineTo(N, NewMul, false);
9162   }
9163   return SDValue();
9164 }
9165
9166 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9167   SDValue N0 = N->getOperand(0);
9168   SDValue N1 = N->getOperand(1);
9169   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9170   EVT VT = N0.getValueType();
9171
9172   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9173   // since the result of setcc_c is all zero's or all ones.
9174   if (N1C && N0.getOpcode() == ISD::AND &&
9175       N0.getOperand(1).getOpcode() == ISD::Constant) {
9176     SDValue N00 = N0.getOperand(0);
9177     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9178         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9179           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9180          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9181       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9182       APInt ShAmt = N1C->getAPIntValue();
9183       Mask = Mask.shl(ShAmt);
9184       if (Mask != 0)
9185         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9186                            N00, DAG.getConstant(Mask, VT));
9187     }
9188   }
9189
9190   return SDValue();
9191 }
9192
9193 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9194 ///                       when possible.
9195 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9196                                    const X86Subtarget *Subtarget) {
9197   EVT VT = N->getValueType(0);
9198   if (!VT.isVector() && VT.isInteger() &&
9199       N->getOpcode() == ISD::SHL)
9200     return PerformSHLCombine(N, DAG);
9201
9202   // On X86 with SSE2 support, we can transform this to a vector shift if
9203   // all elements are shifted by the same amount.  We can't do this in legalize
9204   // because the a constant vector is typically transformed to a constant pool
9205   // so we have no knowledge of the shift amount.
9206   if (!Subtarget->hasSSE2())
9207     return SDValue();
9208
9209   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9210     return SDValue();
9211
9212   SDValue ShAmtOp = N->getOperand(1);
9213   EVT EltVT = VT.getVectorElementType();
9214   DebugLoc DL = N->getDebugLoc();
9215   SDValue BaseShAmt = SDValue();
9216   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9217     unsigned NumElts = VT.getVectorNumElements();
9218     unsigned i = 0;
9219     for (; i != NumElts; ++i) {
9220       SDValue Arg = ShAmtOp.getOperand(i);
9221       if (Arg.getOpcode() == ISD::UNDEF) continue;
9222       BaseShAmt = Arg;
9223       break;
9224     }
9225     for (; i != NumElts; ++i) {
9226       SDValue Arg = ShAmtOp.getOperand(i);
9227       if (Arg.getOpcode() == ISD::UNDEF) continue;
9228       if (Arg != BaseShAmt) {
9229         return SDValue();
9230       }
9231     }
9232   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9233              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9234     SDValue InVec = ShAmtOp.getOperand(0);
9235     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9236       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9237       unsigned i = 0;
9238       for (; i != NumElts; ++i) {
9239         SDValue Arg = InVec.getOperand(i);
9240         if (Arg.getOpcode() == ISD::UNDEF) continue;
9241         BaseShAmt = Arg;
9242         break;
9243       }
9244     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9245        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9246          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9247          if (C->getZExtValue() == SplatIdx)
9248            BaseShAmt = InVec.getOperand(1);
9249        }
9250     }
9251     if (BaseShAmt.getNode() == 0)
9252       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9253                               DAG.getIntPtrConstant(0));
9254   } else
9255     return SDValue();
9256
9257   // The shift amount is an i32.
9258   if (EltVT.bitsGT(MVT::i32))
9259     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9260   else if (EltVT.bitsLT(MVT::i32))
9261     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9262
9263   // The shift amount is identical so we can do a vector shift.
9264   SDValue  ValOp = N->getOperand(0);
9265   switch (N->getOpcode()) {
9266   default:
9267     llvm_unreachable("Unknown shift opcode!");
9268     break;
9269   case ISD::SHL:
9270     if (VT == MVT::v2i64)
9271       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9272                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9273                          ValOp, BaseShAmt);
9274     if (VT == MVT::v4i32)
9275       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9276                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9277                          ValOp, BaseShAmt);
9278     if (VT == MVT::v8i16)
9279       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9280                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9281                          ValOp, BaseShAmt);
9282     break;
9283   case ISD::SRA:
9284     if (VT == MVT::v4i32)
9285       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9286                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9287                          ValOp, BaseShAmt);
9288     if (VT == MVT::v8i16)
9289       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9290                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9291                          ValOp, BaseShAmt);
9292     break;
9293   case ISD::SRL:
9294     if (VT == MVT::v2i64)
9295       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9296                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9297                          ValOp, BaseShAmt);
9298     if (VT == MVT::v4i32)
9299       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9300                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9301                          ValOp, BaseShAmt);
9302     if (VT ==  MVT::v8i16)
9303       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9304                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9305                          ValOp, BaseShAmt);
9306     break;
9307   }
9308   return SDValue();
9309 }
9310
9311 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9312                                 const X86Subtarget *Subtarget) {
9313   EVT VT = N->getValueType(0);
9314   if (VT != MVT::i64 || !Subtarget->is64Bit())
9315     return SDValue();
9316
9317   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9318   SDValue N0 = N->getOperand(0);
9319   SDValue N1 = N->getOperand(1);
9320   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9321     std::swap(N0, N1);
9322   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9323     return SDValue();
9324
9325   SDValue ShAmt0 = N0.getOperand(1);
9326   if (ShAmt0.getValueType() != MVT::i8)
9327     return SDValue();
9328   SDValue ShAmt1 = N1.getOperand(1);
9329   if (ShAmt1.getValueType() != MVT::i8)
9330     return SDValue();
9331   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9332     ShAmt0 = ShAmt0.getOperand(0);
9333   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9334     ShAmt1 = ShAmt1.getOperand(0);
9335
9336   DebugLoc DL = N->getDebugLoc();
9337   unsigned Opc = X86ISD::SHLD;
9338   SDValue Op0 = N0.getOperand(0);
9339   SDValue Op1 = N1.getOperand(0);
9340   if (ShAmt0.getOpcode() == ISD::SUB) {
9341     Opc = X86ISD::SHRD;
9342     std::swap(Op0, Op1);
9343     std::swap(ShAmt0, ShAmt1);
9344   }
9345
9346   if (ShAmt1.getOpcode() == ISD::SUB) {
9347     SDValue Sum = ShAmt1.getOperand(0);
9348     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9349       if (SumC->getSExtValue() == 64 &&
9350           ShAmt1.getOperand(1) == ShAmt0)
9351         return DAG.getNode(Opc, DL, VT,
9352                            Op0, Op1,
9353                            DAG.getNode(ISD::TRUNCATE, DL,
9354                                        MVT::i8, ShAmt0));
9355     }
9356   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9357     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9358     if (ShAmt0C &&
9359         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9360       return DAG.getNode(Opc, DL, VT,
9361                          N0.getOperand(0), N1.getOperand(0),
9362                          DAG.getNode(ISD::TRUNCATE, DL,
9363                                        MVT::i8, ShAmt0));
9364   }
9365
9366   return SDValue();
9367 }
9368
9369 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9370 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9371                                    const X86Subtarget *Subtarget) {
9372   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9373   // the FP state in cases where an emms may be missing.
9374   // A preferable solution to the general problem is to figure out the right
9375   // places to insert EMMS.  This qualifies as a quick hack.
9376
9377   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9378   StoreSDNode *St = cast<StoreSDNode>(N);
9379   EVT VT = St->getValue().getValueType();
9380   if (VT.getSizeInBits() != 64)
9381     return SDValue();
9382
9383   const Function *F = DAG.getMachineFunction().getFunction();
9384   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9385   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9386     && Subtarget->hasSSE2();
9387   if ((VT.isVector() ||
9388        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9389       isa<LoadSDNode>(St->getValue()) &&
9390       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9391       St->getChain().hasOneUse() && !St->isVolatile()) {
9392     SDNode* LdVal = St->getValue().getNode();
9393     LoadSDNode *Ld = 0;
9394     int TokenFactorIndex = -1;
9395     SmallVector<SDValue, 8> Ops;
9396     SDNode* ChainVal = St->getChain().getNode();
9397     // Must be a store of a load.  We currently handle two cases:  the load
9398     // is a direct child, and it's under an intervening TokenFactor.  It is
9399     // possible to dig deeper under nested TokenFactors.
9400     if (ChainVal == LdVal)
9401       Ld = cast<LoadSDNode>(St->getChain());
9402     else if (St->getValue().hasOneUse() &&
9403              ChainVal->getOpcode() == ISD::TokenFactor) {
9404       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9405         if (ChainVal->getOperand(i).getNode() == LdVal) {
9406           TokenFactorIndex = i;
9407           Ld = cast<LoadSDNode>(St->getValue());
9408         } else
9409           Ops.push_back(ChainVal->getOperand(i));
9410       }
9411     }
9412
9413     if (!Ld || !ISD::isNormalLoad(Ld))
9414       return SDValue();
9415
9416     // If this is not the MMX case, i.e. we are just turning i64 load/store
9417     // into f64 load/store, avoid the transformation if there are multiple
9418     // uses of the loaded value.
9419     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9420       return SDValue();
9421
9422     DebugLoc LdDL = Ld->getDebugLoc();
9423     DebugLoc StDL = N->getDebugLoc();
9424     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9425     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9426     // pair instead.
9427     if (Subtarget->is64Bit() || F64IsLegal) {
9428       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9429       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9430                                   Ld->getBasePtr(), Ld->getSrcValue(),
9431                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9432                                   Ld->getAlignment());
9433       SDValue NewChain = NewLd.getValue(1);
9434       if (TokenFactorIndex != -1) {
9435         Ops.push_back(NewChain);
9436         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9437                                Ops.size());
9438       }
9439       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9440                           St->getSrcValue(), St->getSrcValueOffset(),
9441                           St->isVolatile(), St->getAlignment());
9442     }
9443
9444     // Otherwise, lower to two pairs of 32-bit loads / stores.
9445     SDValue LoAddr = Ld->getBasePtr();
9446     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9447                                  DAG.getConstant(4, MVT::i32));
9448
9449     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9450                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9451                                Ld->isVolatile(), Ld->getAlignment());
9452     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9453                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9454                                Ld->isVolatile(),
9455                                MinAlign(Ld->getAlignment(), 4));
9456
9457     SDValue NewChain = LoLd.getValue(1);
9458     if (TokenFactorIndex != -1) {
9459       Ops.push_back(LoLd);
9460       Ops.push_back(HiLd);
9461       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9462                              Ops.size());
9463     }
9464
9465     LoAddr = St->getBasePtr();
9466     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9467                          DAG.getConstant(4, MVT::i32));
9468
9469     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9470                                 St->getSrcValue(), St->getSrcValueOffset(),
9471                                 St->isVolatile(), St->getAlignment());
9472     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9473                                 St->getSrcValue(),
9474                                 St->getSrcValueOffset() + 4,
9475                                 St->isVolatile(),
9476                                 MinAlign(St->getAlignment(), 4));
9477     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9478   }
9479   return SDValue();
9480 }
9481
9482 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9483 /// X86ISD::FXOR nodes.
9484 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9485   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9486   // F[X]OR(0.0, x) -> x
9487   // F[X]OR(x, 0.0) -> x
9488   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9489     if (C->getValueAPF().isPosZero())
9490       return N->getOperand(1);
9491   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9492     if (C->getValueAPF().isPosZero())
9493       return N->getOperand(0);
9494   return SDValue();
9495 }
9496
9497 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9498 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9499   // FAND(0.0, x) -> 0.0
9500   // FAND(x, 0.0) -> 0.0
9501   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9502     if (C->getValueAPF().isPosZero())
9503       return N->getOperand(0);
9504   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9505     if (C->getValueAPF().isPosZero())
9506       return N->getOperand(1);
9507   return SDValue();
9508 }
9509
9510 static SDValue PerformBTCombine(SDNode *N,
9511                                 SelectionDAG &DAG,
9512                                 TargetLowering::DAGCombinerInfo &DCI) {
9513   // BT ignores high bits in the bit index operand.
9514   SDValue Op1 = N->getOperand(1);
9515   if (Op1.hasOneUse()) {
9516     unsigned BitWidth = Op1.getValueSizeInBits();
9517     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9518     APInt KnownZero, KnownOne;
9519     TargetLowering::TargetLoweringOpt TLO(DAG);
9520     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9521     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9522         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9523       DCI.CommitTargetLoweringOpt(TLO);
9524   }
9525   return SDValue();
9526 }
9527
9528 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9529   SDValue Op = N->getOperand(0);
9530   if (Op.getOpcode() == ISD::BIT_CONVERT)
9531     Op = Op.getOperand(0);
9532   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9533   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9534       VT.getVectorElementType().getSizeInBits() ==
9535       OpVT.getVectorElementType().getSizeInBits()) {
9536     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9537   }
9538   return SDValue();
9539 }
9540
9541 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9542 // Locked instructions, in turn, have implicit fence semantics (all memory
9543 // operations are flushed before issuing the locked instruction, and the
9544 // are not buffered), so we can fold away the common pattern of
9545 // fence-atomic-fence.
9546 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9547   SDValue atomic = N->getOperand(0);
9548   switch (atomic.getOpcode()) {
9549     case ISD::ATOMIC_CMP_SWAP:
9550     case ISD::ATOMIC_SWAP:
9551     case ISD::ATOMIC_LOAD_ADD:
9552     case ISD::ATOMIC_LOAD_SUB:
9553     case ISD::ATOMIC_LOAD_AND:
9554     case ISD::ATOMIC_LOAD_OR:
9555     case ISD::ATOMIC_LOAD_XOR:
9556     case ISD::ATOMIC_LOAD_NAND:
9557     case ISD::ATOMIC_LOAD_MIN:
9558     case ISD::ATOMIC_LOAD_MAX:
9559     case ISD::ATOMIC_LOAD_UMIN:
9560     case ISD::ATOMIC_LOAD_UMAX:
9561       break;
9562     default:
9563       return SDValue();
9564   }
9565
9566   SDValue fence = atomic.getOperand(0);
9567   if (fence.getOpcode() != ISD::MEMBARRIER)
9568     return SDValue();
9569
9570   switch (atomic.getOpcode()) {
9571     case ISD::ATOMIC_CMP_SWAP:
9572       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9573                                     atomic.getOperand(1), atomic.getOperand(2),
9574                                     atomic.getOperand(3));
9575     case ISD::ATOMIC_SWAP:
9576     case ISD::ATOMIC_LOAD_ADD:
9577     case ISD::ATOMIC_LOAD_SUB:
9578     case ISD::ATOMIC_LOAD_AND:
9579     case ISD::ATOMIC_LOAD_OR:
9580     case ISD::ATOMIC_LOAD_XOR:
9581     case ISD::ATOMIC_LOAD_NAND:
9582     case ISD::ATOMIC_LOAD_MIN:
9583     case ISD::ATOMIC_LOAD_MAX:
9584     case ISD::ATOMIC_LOAD_UMIN:
9585     case ISD::ATOMIC_LOAD_UMAX:
9586       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9587                                     atomic.getOperand(1), atomic.getOperand(2));
9588     default:
9589       return SDValue();
9590   }
9591 }
9592
9593 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9594   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9595   //           (and (i32 x86isd::setcc_carry), 1)
9596   // This eliminates the zext. This transformation is necessary because
9597   // ISD::SETCC is always legalized to i8.
9598   DebugLoc dl = N->getDebugLoc();
9599   SDValue N0 = N->getOperand(0);
9600   EVT VT = N->getValueType(0);
9601   if (N0.getOpcode() == ISD::AND &&
9602       N0.hasOneUse() &&
9603       N0.getOperand(0).hasOneUse()) {
9604     SDValue N00 = N0.getOperand(0);
9605     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9606       return SDValue();
9607     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9608     if (!C || C->getZExtValue() != 1)
9609       return SDValue();
9610     return DAG.getNode(ISD::AND, dl, VT,
9611                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9612                                    N00.getOperand(0), N00.getOperand(1)),
9613                        DAG.getConstant(1, VT));
9614   }
9615
9616   return SDValue();
9617 }
9618
9619 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9620                                              DAGCombinerInfo &DCI) const {
9621   SelectionDAG &DAG = DCI.DAG;
9622   switch (N->getOpcode()) {
9623   default: break;
9624   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9625   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9626   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9627   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9628   case ISD::SHL:
9629   case ISD::SRA:
9630   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9631   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9632   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9633   case X86ISD::FXOR:
9634   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9635   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9636   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9637   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9638   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9639   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9640   }
9641
9642   return SDValue();
9643 }
9644
9645 //===----------------------------------------------------------------------===//
9646 //                           X86 Inline Assembly Support
9647 //===----------------------------------------------------------------------===//
9648
9649 static bool LowerToBSwap(CallInst *CI) {
9650   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9651   // we will turn this bswap into something that will be lowered to logical ops
9652   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9653   // so don't worry about this.
9654
9655   // Verify this is a simple bswap.
9656   if (CI->getNumOperands() != 2 ||
9657       CI->getType() != CI->getOperand(1)->getType() ||
9658       !CI->getType()->isInteger())
9659     return false;
9660
9661   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9662   if (!Ty || Ty->getBitWidth() % 16 != 0)
9663     return false;
9664
9665   // Okay, we can do this xform, do so now.
9666   const Type *Tys[] = { Ty };
9667   Module *M = CI->getParent()->getParent()->getParent();
9668   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9669
9670   Value *Op = CI->getOperand(1);
9671   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9672
9673   CI->replaceAllUsesWith(Op);
9674   CI->eraseFromParent();
9675   return true;
9676 }
9677
9678 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9679   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9680   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9681
9682   std::string AsmStr = IA->getAsmString();
9683
9684   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9685   SmallVector<StringRef, 4> AsmPieces;
9686   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9687
9688   switch (AsmPieces.size()) {
9689   default: return false;
9690   case 1:
9691     AsmStr = AsmPieces[0];
9692     AsmPieces.clear();
9693     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9694
9695     // bswap $0
9696     if (AsmPieces.size() == 2 &&
9697         (AsmPieces[0] == "bswap" ||
9698          AsmPieces[0] == "bswapq" ||
9699          AsmPieces[0] == "bswapl") &&
9700         (AsmPieces[1] == "$0" ||
9701          AsmPieces[1] == "${0:q}")) {
9702       // No need to check constraints, nothing other than the equivalent of
9703       // "=r,0" would be valid here.
9704       return LowerToBSwap(CI);
9705     }
9706     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9707     if (CI->getType()->isInteger(16) &&
9708         AsmPieces.size() == 3 &&
9709         AsmPieces[0] == "rorw" &&
9710         AsmPieces[1] == "$$8," &&
9711         AsmPieces[2] == "${0:w}" &&
9712         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9713       return LowerToBSwap(CI);
9714     }
9715     break;
9716   case 3:
9717     if (CI->getType()->isInteger(64) &&
9718         Constraints.size() >= 2 &&
9719         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9720         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9721       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9722       SmallVector<StringRef, 4> Words;
9723       SplitString(AsmPieces[0], Words, " \t");
9724       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9725         Words.clear();
9726         SplitString(AsmPieces[1], Words, " \t");
9727         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9728           Words.clear();
9729           SplitString(AsmPieces[2], Words, " \t,");
9730           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9731               Words[2] == "%edx") {
9732             return LowerToBSwap(CI);
9733           }
9734         }
9735       }
9736     }
9737     break;
9738   }
9739   return false;
9740 }
9741
9742
9743
9744 /// getConstraintType - Given a constraint letter, return the type of
9745 /// constraint it is for this target.
9746 X86TargetLowering::ConstraintType
9747 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9748   if (Constraint.size() == 1) {
9749     switch (Constraint[0]) {
9750     case 'A':
9751       return C_Register;
9752     case 'f':
9753     case 'r':
9754     case 'R':
9755     case 'l':
9756     case 'q':
9757     case 'Q':
9758     case 'x':
9759     case 'y':
9760     case 'Y':
9761       return C_RegisterClass;
9762     case 'e':
9763     case 'Z':
9764       return C_Other;
9765     default:
9766       break;
9767     }
9768   }
9769   return TargetLowering::getConstraintType(Constraint);
9770 }
9771
9772 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9773 /// with another that has more specific requirements based on the type of the
9774 /// corresponding operand.
9775 const char *X86TargetLowering::
9776 LowerXConstraint(EVT ConstraintVT) const {
9777   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9778   // 'f' like normal targets.
9779   if (ConstraintVT.isFloatingPoint()) {
9780     if (Subtarget->hasSSE2())
9781       return "Y";
9782     if (Subtarget->hasSSE1())
9783       return "x";
9784   }
9785
9786   return TargetLowering::LowerXConstraint(ConstraintVT);
9787 }
9788
9789 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9790 /// vector.  If it is invalid, don't add anything to Ops.
9791 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9792                                                      char Constraint,
9793                                                      bool hasMemory,
9794                                                      std::vector<SDValue>&Ops,
9795                                                      SelectionDAG &DAG) const {
9796   SDValue Result(0, 0);
9797
9798   switch (Constraint) {
9799   default: break;
9800   case 'I':
9801     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9802       if (C->getZExtValue() <= 31) {
9803         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9804         break;
9805       }
9806     }
9807     return;
9808   case 'J':
9809     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9810       if (C->getZExtValue() <= 63) {
9811         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9812         break;
9813       }
9814     }
9815     return;
9816   case 'K':
9817     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9818       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9819         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9820         break;
9821       }
9822     }
9823     return;
9824   case 'N':
9825     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9826       if (C->getZExtValue() <= 255) {
9827         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9828         break;
9829       }
9830     }
9831     return;
9832   case 'e': {
9833     // 32-bit signed value
9834     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9835       const ConstantInt *CI = C->getConstantIntValue();
9836       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9837                                   C->getSExtValue())) {
9838         // Widen to 64 bits here to get it sign extended.
9839         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9840         break;
9841       }
9842     // FIXME gcc accepts some relocatable values here too, but only in certain
9843     // memory models; it's complicated.
9844     }
9845     return;
9846   }
9847   case 'Z': {
9848     // 32-bit unsigned value
9849     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9850       const ConstantInt *CI = C->getConstantIntValue();
9851       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9852                                   C->getZExtValue())) {
9853         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9854         break;
9855       }
9856     }
9857     // FIXME gcc accepts some relocatable values here too, but only in certain
9858     // memory models; it's complicated.
9859     return;
9860   }
9861   case 'i': {
9862     // Literal immediates are always ok.
9863     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9864       // Widen to 64 bits here to get it sign extended.
9865       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9866       break;
9867     }
9868
9869     // If we are in non-pic codegen mode, we allow the address of a global (with
9870     // an optional displacement) to be used with 'i'.
9871     GlobalAddressSDNode *GA = 0;
9872     int64_t Offset = 0;
9873
9874     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9875     while (1) {
9876       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9877         Offset += GA->getOffset();
9878         break;
9879       } else if (Op.getOpcode() == ISD::ADD) {
9880         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9881           Offset += C->getZExtValue();
9882           Op = Op.getOperand(0);
9883           continue;
9884         }
9885       } else if (Op.getOpcode() == ISD::SUB) {
9886         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9887           Offset += -C->getZExtValue();
9888           Op = Op.getOperand(0);
9889           continue;
9890         }
9891       }
9892
9893       // Otherwise, this isn't something we can handle, reject it.
9894       return;
9895     }
9896
9897     GlobalValue *GV = GA->getGlobal();
9898     // If we require an extra load to get this address, as in PIC mode, we
9899     // can't accept it.
9900     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9901                                                         getTargetMachine())))
9902       return;
9903
9904     if (hasMemory)
9905       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9906     else
9907       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9908     Result = Op;
9909     break;
9910   }
9911   }
9912
9913   if (Result.getNode()) {
9914     Ops.push_back(Result);
9915     return;
9916   }
9917   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9918                                                       Ops, DAG);
9919 }
9920
9921 std::vector<unsigned> X86TargetLowering::
9922 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9923                                   EVT VT) const {
9924   if (Constraint.size() == 1) {
9925     // FIXME: not handling fp-stack yet!
9926     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9927     default: break;  // Unknown constraint letter
9928     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9929       if (Subtarget->is64Bit()) {
9930         if (VT == MVT::i32)
9931           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9932                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9933                                        X86::R10D,X86::R11D,X86::R12D,
9934                                        X86::R13D,X86::R14D,X86::R15D,
9935                                        X86::EBP, X86::ESP, 0);
9936         else if (VT == MVT::i16)
9937           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9938                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9939                                        X86::R10W,X86::R11W,X86::R12W,
9940                                        X86::R13W,X86::R14W,X86::R15W,
9941                                        X86::BP,  X86::SP, 0);
9942         else if (VT == MVT::i8)
9943           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9944                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9945                                        X86::R10B,X86::R11B,X86::R12B,
9946                                        X86::R13B,X86::R14B,X86::R15B,
9947                                        X86::BPL, X86::SPL, 0);
9948
9949         else if (VT == MVT::i64)
9950           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9951                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9952                                        X86::R10, X86::R11, X86::R12,
9953                                        X86::R13, X86::R14, X86::R15,
9954                                        X86::RBP, X86::RSP, 0);
9955
9956         break;
9957       }
9958       // 32-bit fallthrough
9959     case 'Q':   // Q_REGS
9960       if (VT == MVT::i32)
9961         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9962       else if (VT == MVT::i16)
9963         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9964       else if (VT == MVT::i8)
9965         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9966       else if (VT == MVT::i64)
9967         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9968       break;
9969     }
9970   }
9971
9972   return std::vector<unsigned>();
9973 }
9974
9975 std::pair<unsigned, const TargetRegisterClass*>
9976 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9977                                                 EVT VT) const {
9978   // First, see if this is a constraint that directly corresponds to an LLVM
9979   // register class.
9980   if (Constraint.size() == 1) {
9981     // GCC Constraint Letters
9982     switch (Constraint[0]) {
9983     default: break;
9984     case 'r':   // GENERAL_REGS
9985     case 'l':   // INDEX_REGS
9986       if (VT == MVT::i8)
9987         return std::make_pair(0U, X86::GR8RegisterClass);
9988       if (VT == MVT::i16)
9989         return std::make_pair(0U, X86::GR16RegisterClass);
9990       if (VT == MVT::i32 || !Subtarget->is64Bit())
9991         return std::make_pair(0U, X86::GR32RegisterClass);
9992       return std::make_pair(0U, X86::GR64RegisterClass);
9993     case 'R':   // LEGACY_REGS
9994       if (VT == MVT::i8)
9995         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9996       if (VT == MVT::i16)
9997         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9998       if (VT == MVT::i32 || !Subtarget->is64Bit())
9999         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10000       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10001     case 'f':  // FP Stack registers.
10002       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10003       // value to the correct fpstack register class.
10004       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10005         return std::make_pair(0U, X86::RFP32RegisterClass);
10006       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10007         return std::make_pair(0U, X86::RFP64RegisterClass);
10008       return std::make_pair(0U, X86::RFP80RegisterClass);
10009     case 'y':   // MMX_REGS if MMX allowed.
10010       if (!Subtarget->hasMMX()) break;
10011       return std::make_pair(0U, X86::VR64RegisterClass);
10012     case 'Y':   // SSE_REGS if SSE2 allowed
10013       if (!Subtarget->hasSSE2()) break;
10014       // FALL THROUGH.
10015     case 'x':   // SSE_REGS if SSE1 allowed
10016       if (!Subtarget->hasSSE1()) break;
10017
10018       switch (VT.getSimpleVT().SimpleTy) {
10019       default: break;
10020       // Scalar SSE types.
10021       case MVT::f32:
10022       case MVT::i32:
10023         return std::make_pair(0U, X86::FR32RegisterClass);
10024       case MVT::f64:
10025       case MVT::i64:
10026         return std::make_pair(0U, X86::FR64RegisterClass);
10027       // Vector types.
10028       case MVT::v16i8:
10029       case MVT::v8i16:
10030       case MVT::v4i32:
10031       case MVT::v2i64:
10032       case MVT::v4f32:
10033       case MVT::v2f64:
10034         return std::make_pair(0U, X86::VR128RegisterClass);
10035       }
10036       break;
10037     }
10038   }
10039
10040   // Use the default implementation in TargetLowering to convert the register
10041   // constraint into a member of a register class.
10042   std::pair<unsigned, const TargetRegisterClass*> Res;
10043   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10044
10045   // Not found as a standard register?
10046   if (Res.second == 0) {
10047     // Map st(0) -> st(7) -> ST0
10048     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10049         tolower(Constraint[1]) == 's' &&
10050         tolower(Constraint[2]) == 't' &&
10051         Constraint[3] == '(' &&
10052         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10053         Constraint[5] == ')' &&
10054         Constraint[6] == '}') {
10055
10056       Res.first = X86::ST0+Constraint[4]-'0';
10057       Res.second = X86::RFP80RegisterClass;
10058       return Res;
10059     }
10060
10061     // GCC allows "st(0)" to be called just plain "st".
10062     if (StringRef("{st}").equals_lower(Constraint)) {
10063       Res.first = X86::ST0;
10064       Res.second = X86::RFP80RegisterClass;
10065       return Res;
10066     }
10067
10068     // flags -> EFLAGS
10069     if (StringRef("{flags}").equals_lower(Constraint)) {
10070       Res.first = X86::EFLAGS;
10071       Res.second = X86::CCRRegisterClass;
10072       return Res;
10073     }
10074
10075     // 'A' means EAX + EDX.
10076     if (Constraint == "A") {
10077       Res.first = X86::EAX;
10078       Res.second = X86::GR32_ADRegisterClass;
10079       return Res;
10080     }
10081     return Res;
10082   }
10083
10084   // Otherwise, check to see if this is a register class of the wrong value
10085   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10086   // turn into {ax},{dx}.
10087   if (Res.second->hasType(VT))
10088     return Res;   // Correct type already, nothing to do.
10089
10090   // All of the single-register GCC register classes map their values onto
10091   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10092   // really want an 8-bit or 32-bit register, map to the appropriate register
10093   // class and return the appropriate register.
10094   if (Res.second == X86::GR16RegisterClass) {
10095     if (VT == MVT::i8) {
10096       unsigned DestReg = 0;
10097       switch (Res.first) {
10098       default: break;
10099       case X86::AX: DestReg = X86::AL; break;
10100       case X86::DX: DestReg = X86::DL; break;
10101       case X86::CX: DestReg = X86::CL; break;
10102       case X86::BX: DestReg = X86::BL; break;
10103       }
10104       if (DestReg) {
10105         Res.first = DestReg;
10106         Res.second = X86::GR8RegisterClass;
10107       }
10108     } else if (VT == MVT::i32) {
10109       unsigned DestReg = 0;
10110       switch (Res.first) {
10111       default: break;
10112       case X86::AX: DestReg = X86::EAX; break;
10113       case X86::DX: DestReg = X86::EDX; break;
10114       case X86::CX: DestReg = X86::ECX; break;
10115       case X86::BX: DestReg = X86::EBX; break;
10116       case X86::SI: DestReg = X86::ESI; break;
10117       case X86::DI: DestReg = X86::EDI; break;
10118       case X86::BP: DestReg = X86::EBP; break;
10119       case X86::SP: DestReg = X86::ESP; break;
10120       }
10121       if (DestReg) {
10122         Res.first = DestReg;
10123         Res.second = X86::GR32RegisterClass;
10124       }
10125     } else if (VT == MVT::i64) {
10126       unsigned DestReg = 0;
10127       switch (Res.first) {
10128       default: break;
10129       case X86::AX: DestReg = X86::RAX; break;
10130       case X86::DX: DestReg = X86::RDX; break;
10131       case X86::CX: DestReg = X86::RCX; break;
10132       case X86::BX: DestReg = X86::RBX; break;
10133       case X86::SI: DestReg = X86::RSI; break;
10134       case X86::DI: DestReg = X86::RDI; break;
10135       case X86::BP: DestReg = X86::RBP; break;
10136       case X86::SP: DestReg = X86::RSP; break;
10137       }
10138       if (DestReg) {
10139         Res.first = DestReg;
10140         Res.second = X86::GR64RegisterClass;
10141       }
10142     }
10143   } else if (Res.second == X86::FR32RegisterClass ||
10144              Res.second == X86::FR64RegisterClass ||
10145              Res.second == X86::VR128RegisterClass) {
10146     // Handle references to XMM physical registers that got mapped into the
10147     // wrong class.  This can happen with constraints like {xmm0} where the
10148     // target independent register mapper will just pick the first match it can
10149     // find, ignoring the required type.
10150     if (VT == MVT::f32)
10151       Res.second = X86::FR32RegisterClass;
10152     else if (VT == MVT::f64)
10153       Res.second = X86::FR64RegisterClass;
10154     else if (X86::VR128RegisterClass->hasType(VT))
10155       Res.second = X86::VR128RegisterClass;
10156   }
10157
10158   return Res;
10159 }
10160
10161 //===----------------------------------------------------------------------===//
10162 //                           X86 Widen vector type
10163 //===----------------------------------------------------------------------===//
10164
10165 /// getWidenVectorType: given a vector type, returns the type to widen
10166 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10167 /// If there is no vector type that we want to widen to, returns MVT::Other
10168 /// When and where to widen is target dependent based on the cost of
10169 /// scalarizing vs using the wider vector type.
10170
10171 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10172   assert(VT.isVector());
10173   if (isTypeLegal(VT))
10174     return VT;
10175
10176   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10177   //       type based on element type.  This would speed up our search (though
10178   //       it may not be worth it since the size of the list is relatively
10179   //       small).
10180   EVT EltVT = VT.getVectorElementType();
10181   unsigned NElts = VT.getVectorNumElements();
10182
10183   // On X86, it make sense to widen any vector wider than 1
10184   if (NElts <= 1)
10185     return MVT::Other;
10186
10187   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10188        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10189     EVT SVT = (MVT::SimpleValueType)nVT;
10190
10191     if (isTypeLegal(SVT) &&
10192         SVT.getVectorElementType() == EltVT &&
10193         SVT.getVectorNumElements() > NElts)
10194       return SVT;
10195   }
10196   return MVT::Other;
10197 }