lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/Analysis/LibCallSemantics.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/WinEHFuncInfo.h"
  37 #include "llvm/IR/CallSite.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/Constants.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalAlias.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/Instructions.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/MC/MCAsmInfo.h"
  47 #include "llvm/MC/MCContext.h"
  48 #include "llvm/MC/MCExpr.h"
  49 #include "llvm/MC/MCSymbol.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 #include "X86IntrinsicsInfo.h"
  56 #include <bitset>
  57 #include <numeric>
  58 #include <cctype>
  59 using namespace llvm;
  60
  61 #define DEBUG_TYPE "x86-isel"
  62
  63 STATISTIC(NumTailCalls, "Number of tail calls");
  64
  65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  66     "x86-experimental-vector-widening-legalization", cl::init(false),
  67     cl::desc("Enable an experimental vector type legalization through widening "
  68              "rather than promotion."),
  69     cl::Hidden);
  70
  71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  72                                      const X86Subtarget &STI)
  73     : TargetLowering(TM), Subtarget(&STI) {
  74   X86ScalarSSEf64 = Subtarget->hasSSE2();
  75   X86ScalarSSEf32 = Subtarget->hasSSE1();
  76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  77
  78   // Set up the TargetLowering object.
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 203   // this operation.
 204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 206
 207   if (!Subtarget->useSoftFloat()) {
 208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 209     // are Legal, f80 is custom lowered.
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 212
 213     if (X86ScalarSSEf32) {
 214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 215       // f32 and f64 cases are Legal, f80 case is not
 216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 217     } else {
 218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 220     }
 221   } else {
 222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 225   }
 226
 227   // Handle FP_TO_UINT by promoting the destination to a larger signed
 228   // conversion.
 229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 232
 233   if (Subtarget->is64Bit()) {
 234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 238     } else {
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 241     }
 242   } else if (!Subtarget->useSoftFloat()) {
 243     // Since AVX is a superset of SSE3, only check for SSE here.
 244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 245       // Expand FP_TO_UINT into a select.
 246       // FIXME: We would like to use a Custom expander here eventually to do
 247       // the optimal thing for SSE vs. the default expansion in the legalizer.
 248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 249     else
 250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254
 255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 256   }
 257
 258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 259   if (!X86ScalarSSEf64) {
 260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 262     if (Subtarget->is64Bit()) {
 263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 264       // Without SSE, i64->f64 goes through memory.
 265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 266     }
 267   }
 268
 269   // Scalar integer divide and remainder are lowered to use operations that
 270   // produce two results, to match the available instructions. This exposes
 271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 272   // into a single instruction.
 273   //
 274   // Scalar integer multiply-high is also lowered to use two-result
 275   // operations, to match the available instructions. However, plain multiply
 276   // (low) operations are left as Legal, as there are single-result
 277   // instructions for this in x86. Using the two-result multiply instructions
 278   // when both high and low results are needed must be arranged by dagcombine.
 279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 280     setOperationAction(ISD::MULHS, VT, Expand);
 281     setOperationAction(ISD::MULHU, VT, Expand);
 282     setOperationAction(ISD::SDIV, VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SREM, VT, Expand);
 285     setOperationAction(ISD::UREM, VT, Expand);
 286
 287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 288     setOperationAction(ISD::ADDC, VT, Custom);
 289     setOperationAction(ISD::ADDE, VT, Custom);
 290     setOperationAction(ISD::SUBC, VT, Custom);
 291     setOperationAction(ISD::SUBE, VT, Custom);
 292   }
 293
 294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 310   if (Subtarget->is64Bit())
 311     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 312   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 313   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 315   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 316
 317   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 318     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 319     // is. We should promote the value to 64-bits to solve this.
 320     // This is what the CRT headers do - `fmodf` is an inline header
 321     // function casting to f64 and calling `fmod`.
 322     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 323   } else {
 324     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 325   }
 326
 327   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 328   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 329   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 330
 331   // Promote the i8 variants and force them on up to i32 which has a shorter
 332   // encoding.
 333   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 334   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 335   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 336   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 337   if (Subtarget->hasBMI()) {
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 339     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 342   } else {
 343     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 344     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 345     if (Subtarget->is64Bit())
 346       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasLZCNT()) {
 350     // When promoting the i8 variants, force them to i32 for a shorter
 351     // encoding.
 352     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 353     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 354     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 355     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 358     if (Subtarget->is64Bit())
 359       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 360   } else {
 361     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 362     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 363     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 364     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 365     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 367     if (Subtarget->is64Bit()) {
 368       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 369       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 370     }
 371   }
 372
 373   // Special handling for half-precision floating point conversions.
 374   // If we don't have F16C support, then lower half float conversions
 375   // into library calls.
 376   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 377     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 378     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 379   }
 380
 381   // There's never any support for operations beyond MVT::f32.
 382   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 383   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 384   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 385   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 386
 387   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 388   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 389   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 390   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 391   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 392   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 393
 394   if (Subtarget->hasPOPCNT()) {
 395     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 396   } else {
 397     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 398     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 399     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 400     if (Subtarget->is64Bit())
 401       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 402   }
 403
 404   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 405
 406   if (!Subtarget->hasMOVBE())
 407     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 408
 409   // These should be promoted to a larger select which is supported.
 410   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 411   // X86 wants to expand cmov itself.
 412   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 413   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 414   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 415   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 419   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 420   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 421   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 424   if (Subtarget->is64Bit()) {
 425     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 426     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 427   }
 428   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 429   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 430   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 431   // support continuation, user-level threading, and etc.. As a result, no
 432   // other SjLj exception interfaces are implemented and please don't build
 433   // your own exception handling based on them.
 434   // LLVM/Clang supports zero-cost DWARF exception handling.
 435   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 436   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 437
 438   // Darwin ABI issue.
 439   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 440   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 441   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 442   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 443   if (Subtarget->is64Bit())
 444     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 445   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 446   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 447   if (Subtarget->is64Bit()) {
 448     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 449     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 450     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 451     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 452     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 453   }
 454   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 455   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 456   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 457   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 458   if (Subtarget->is64Bit()) {
 459     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 460     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 461     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 462   }
 463
 464   if (Subtarget->hasSSE1())
 465     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 466
 467   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 468
 469   // Expand certain atomics
 470   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 471     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 472     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 473     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 474   }
 475
 476   if (Subtarget->hasCmpxchg16b()) {
 477     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 478   }
 479
 480   // FIXME - use subtarget debug flags
 481   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 482       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 483     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 484   }
 485
 486   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 487   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 488
 489   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 490   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 491
 492   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 493   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 494
 495   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 496   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 497   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 498   if (Subtarget->is64Bit()) {
 499     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 500     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 501   } else {
 502     // TargetInfo::CharPtrBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 505   }
 506
 507   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 508   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 509
 510   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 511
 512   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 513   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 514   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 515
 516   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!Subtarget->useSoftFloat()) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!Subtarget->useSoftFloat()) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749
 750       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 751       // split/scalarized right now.
 752       if (VT.getVectorElementType() == MVT::f16)
 753         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 754     }
 755   }
 756
 757   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 758   // with -msoft-float, disable use of MMX as well.
 759   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 760     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 761     // No operations on x86mmx supported, everything uses intrinsics.
 762   }
 763
 764   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 765   // into smaller operations.
 766   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 767     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 768     setOperationAction(ISD::AND,                MMXTy,      Expand);
 769     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 770     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 771     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 772     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 773     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 774   }
 775   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 776
 777   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 778     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 779
 780     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 781     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 782     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 785     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 786     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 787     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 789     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 790     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 791     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 792     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 793     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 794   }
 795
 796   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 797     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 798
 799     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 800     // registers cannot be used even for integer operations.
 801     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 802     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 803     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 804     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 805
 806     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 807     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 808     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 809     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 810     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 811     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 812     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 813     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 814     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 815     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 816     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 818     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 819     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 821     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 823     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 824     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 827     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 828     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 829
 830     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 831     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 832     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 833     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 834
 835     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 838     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 839
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 841     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 845
 846     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 849     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 850
 851     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 852     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 853     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 854     // ISD::CTTZ v2i64 - scalarization is faster.
 855     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 858     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 859
 860     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 861     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 862       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 863       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 864       setOperationAction(ISD::VSELECT,            VT, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 866     }
 867
 868     // We support custom legalizing of sext and anyext loads for specific
 869     // memory vector types which we can load as a scalar (or sequence of
 870     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 871     // loads these must work with a single scalar load.
 872     for (MVT VT : MVT::integer_vector_valuetypes()) {
 873       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 874       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 875       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 879       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 882     }
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 888     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 889     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 891     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 892
 893     if (Subtarget->is64Bit()) {
 894       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 895       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 896     }
 897
 898     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 899     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 900       setOperationAction(ISD::AND,    VT, Promote);
 901       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 902       setOperationAction(ISD::OR,     VT, Promote);
 903       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 904       setOperationAction(ISD::XOR,    VT, Promote);
 905       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 906       setOperationAction(ISD::LOAD,   VT, Promote);
 907       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 908       setOperationAction(ISD::SELECT, VT, Promote);
 909       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 910     }
 911
 912     // Custom lower v2i64 and v2f64 selects.
 913     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 914     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 915     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 916     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 917
 918     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 919     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 920
 921     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 922
 923     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 925     // As there is no 64-bit GPR available, we need build a special custom
 926     // sequence to convert from v2i32 to v2f32.
 927     if (!Subtarget->is64Bit())
 928       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 929
 930     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 931     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 932
 933     for (MVT VT : MVT::fp_vector_valuetypes())
 934       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 935
 936     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 937     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 939   }
 940
 941   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 942     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 943       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 944       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 945       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 946       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 947       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 948     }
 949
 950     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 951     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 952     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 953     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 954     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 958
 959     // FIXME: Do we need to handle scalar-to-vector here?
 960     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 961
 962     // We directly match byte blends in the backend as they match the VSELECT
 963     // condition form.
 964     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 965
 966     // SSE41 brings specific instructions for doing vector sign extend even in
 967     // cases where we don't have SRA.
 968     for (MVT VT : MVT::integer_vector_valuetypes()) {
 969       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 970       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 971       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 972     }
 973
 974     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 975     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 976     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 977     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 978     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 981
 982     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 983     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 984     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 985     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 988
 989     // i8 and i16 vectors are custom because the source register and source
 990     // source memory operand types are not the same width.  f32 vectors are
 991     // custom since the immediate controlling the insert encodes additional
 992     // information.
 993     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 994     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 995     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 996     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 997
 998     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 999     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1000     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1001     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1002
1003     // FIXME: these should be Legal, but that's only for the case where
1004     // the index is constant.  For now custom expand to deal with that.
1005     if (Subtarget->is64Bit()) {
1006       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1007       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1008     }
1009   }
1010
1011   if (Subtarget->hasSSE2()) {
1012     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1013     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1014     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1015
1016     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1017     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1018
1019     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1020     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1021
1022     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1023     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1024
1025     // In the customized shift lowering, the legal cases in AVX2 will be
1026     // recognized.
1027     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1028     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1029
1030     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1031     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1032
1033     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1034     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1035   }
1036
1037   if (Subtarget->hasXOP()) {
1038     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1039     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1040     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1041     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1042     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1046   }
1047
1048   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1049     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1050     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1051     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1052     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1053     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1055
1056     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1057     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1058     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1059
1060     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1063     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1064     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1065     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1066     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1067     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1068     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1070     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1071     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1072
1073     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1075     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1076     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1077     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1078     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1079     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1080     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1081     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1083     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1084     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1085
1086     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1087     // even though v8i16 is a legal type.
1088     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1089     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1090     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1091
1092     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1094     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1095
1096     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1097     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1098
1099     for (MVT VT : MVT::fp_vector_valuetypes())
1100       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1101
1102     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1103     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1104
1105     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1106     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1107
1108     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1109     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1110
1111     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1112     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1113     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1114     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1115
1116     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1117     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1118     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1119
1120     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1121     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1122     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1123     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1124     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1125     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1126     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1127     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1128     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1129     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1130     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1131     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1132
1133     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1134     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1135     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1136     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1137
1138     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1142     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1146
1147     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1148       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1149       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1150       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1151       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1152       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1154     }
1155
1156     if (Subtarget->hasInt256()) {
1157       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1158       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1159       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1160       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1161
1162       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1173       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1174       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1175       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1176
1177       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1178       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1179       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1180       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1181       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1182       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1183       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1184       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1185       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1186       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1187       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1188       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1189
1190       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1191       // when we have a 256bit-wide blend with immediate.
1192       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1193
1194       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1195       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1196       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1197       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1198       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1201
1202       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1203       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1204       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1205       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1208     } else {
1209       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1210       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1211       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1212       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1213
1214       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1225       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1226       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1227       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1228       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1229       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1230       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1231       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1232       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1233       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1234       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1235       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1236     }
1237
1238     // In the customized shift lowering, the legal cases in AVX2 will be
1239     // recognized.
1240     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1241     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1242
1243     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1244     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1245
1246     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1247     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1248
1249     // Custom lower several nodes for 256-bit types.
1250     for (MVT VT : MVT::vector_valuetypes()) {
1251       if (VT.getScalarSizeInBits() >= 32) {
1252         setOperationAction(ISD::MLOAD,  VT, Legal);
1253         setOperationAction(ISD::MSTORE, VT, Legal);
1254       }
1255       // Extract subvector is special because the value type
1256       // (result) is 128-bit but the source is 256-bit wide.
1257       if (VT.is128BitVector()) {
1258         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1259       }
1260       // Do not attempt to custom lower other non-256-bit vectors
1261       if (!VT.is256BitVector())
1262         continue;
1263
1264       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1265       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1266       setOperationAction(ISD::VSELECT,            VT, Custom);
1267       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1268       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1269       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1270       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1271       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1272     }
1273
1274     if (Subtarget->hasInt256())
1275       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1276
1277     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1278     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1279       setOperationAction(ISD::AND,    VT, Promote);
1280       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1281       setOperationAction(ISD::OR,     VT, Promote);
1282       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1283       setOperationAction(ISD::XOR,    VT, Promote);
1284       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1285       setOperationAction(ISD::LOAD,   VT, Promote);
1286       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1287       setOperationAction(ISD::SELECT, VT, Promote);
1288       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1289     }
1290   }
1291
1292   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1293     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1294     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1295     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1296     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1297
1298     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1299     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1300     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1301
1302     for (MVT VT : MVT::fp_vector_valuetypes())
1303       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1304
1305     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1306     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1307     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1308     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1317
1318     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1319     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1320     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1321     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1322     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1323     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1324     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1325     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1326     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1327     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1328     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1329     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1330     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1331     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1332
1333     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1334     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1335     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1336     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1337     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1338     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1339
1340     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1341     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1342     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1343     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1344     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1345     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1346     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1347     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1348
1349     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1350     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1351     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1352     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1353     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1355     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1356     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1358     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1359     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1360     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1361     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1363     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1364     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1365
1366     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1367     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1368     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1369     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1370     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1371     if (Subtarget->hasVLX()){
1372       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1373       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1374       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1375       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1376       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1377
1378       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1379       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1380       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1381       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1382       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1383     }
1384     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1385     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1386     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1387     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1388     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1389     if (Subtarget->hasDQI()) {
1390       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1391       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1392
1393       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1394       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1395       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1396       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1397       if (Subtarget->hasVLX()) {
1398         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1399         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1400         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1401         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1402         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1406       }
1407     }
1408     if (Subtarget->hasVLX()) {
1409       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1410       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1411       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1412       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1417     }
1418     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1419     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1420     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1421     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1422     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1423     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1424     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1425     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1428     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1430     if (Subtarget->hasDQI()) {
1431       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1432       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1433     }
1434     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1435     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1436     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1437     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1438     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1443     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1444
1445     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1446     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1447     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1448     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1450
1451     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1452     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1453
1454     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1455
1456     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1457     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1458     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1459     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1460     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1461     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1462     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1463     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1464     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1465     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1467
1468     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1469     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1470     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1471     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1472     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1476
1477     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1478     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1479
1480     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1481     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1482
1483     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1484
1485     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1486     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1487
1488     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1489     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1490
1491     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1492     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1493
1494     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1495     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1496     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1497     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1498     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1499     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1500
1501     if (Subtarget->hasCDI()) {
1502       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1503       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1504       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1505       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1506
1507       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1508       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1509       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1510       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1511       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1515
1516       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1518
1519       if (Subtarget->hasVLX()) {
1520         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1521         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1522         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1523         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1524         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1528
1529         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1530         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1531         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1532         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1533       } else {
1534         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1535         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1536         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1537         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1538         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1542       }
1543     } // Subtarget->hasCDI()
1544
1545     if (Subtarget->hasDQI()) {
1546       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1547       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1548       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1549     }
1550     // Custom lower several nodes.
1551     for (MVT VT : MVT::vector_valuetypes()) {
1552       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1553       if (EltSize == 1) {
1554         setOperationAction(ISD::AND, VT, Legal);
1555         setOperationAction(ISD::OR,  VT, Legal);
1556         setOperationAction(ISD::XOR,  VT, Legal);
1557       }
1558       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1559         setOperationAction(ISD::MGATHER,  VT, Custom);
1560         setOperationAction(ISD::MSCATTER, VT, Custom);
1561       }
1562       // Extract subvector is special because the value type
1563       // (result) is 256/128-bit but the source is 512-bit wide.
1564       if (VT.is128BitVector() || VT.is256BitVector()) {
1565         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1566       }
1567       if (VT.getVectorElementType() == MVT::i1)
1568         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1569
1570       // Do not attempt to custom lower other non-512-bit vectors
1571       if (!VT.is512BitVector())
1572         continue;
1573
1574       if (EltSize >= 32) {
1575         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1576         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1577         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1578         setOperationAction(ISD::VSELECT,             VT, Legal);
1579         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1580         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1581         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1582         setOperationAction(ISD::MLOAD,               VT, Legal);
1583         setOperationAction(ISD::MSTORE,              VT, Legal);
1584       }
1585     }
1586     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1587       setOperationAction(ISD::SELECT, VT, Promote);
1588       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1589     }
1590   }// has  AVX-512
1591
1592   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1593     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1594     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1595
1596     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1597     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1598
1599     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1600     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1601     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1602     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1603     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1605     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1606     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1607     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1609     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1610     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1611     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1612     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1613     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1614     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1615     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1616     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1617     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1618     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1619     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1620     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1621     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1622     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1623     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1624     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1625     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1630     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1631     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1632     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1633     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1634     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1635     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1636     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1637     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1638     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1640     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1641
1642     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1643     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1644     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1645     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1646     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1650
1651     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1652     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1653     if (Subtarget->hasVLX())
1654       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1655
1656     if (Subtarget->hasCDI()) {
1657       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1658       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1659       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1660       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1661     }
1662
1663     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1664       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1665       setOperationAction(ISD::VSELECT,             VT, Legal);
1666     }
1667   }
1668
1669   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1670     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1671     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1672
1673     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1674     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1675     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1676     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1677     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1678     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1679     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1680     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1685
1686     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1687     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1688     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1689     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1690     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1691     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1692     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1693     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1694
1695     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1699     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1703   }
1704
1705   // We want to custom lower some of our intrinsics.
1706   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1707   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1708   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1709   if (!Subtarget->is64Bit())
1710     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1711
1712   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1713   // handle type legalization for these operations here.
1714   //
1715   // FIXME: We really should do custom legalization for addition and
1716   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1717   // than generic legalization for 64-bit multiplication-with-overflow, though.
1718   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1719     if (VT == MVT::i64 && !Subtarget->is64Bit())
1720       continue;
1721     // Add/Sub/Mul with overflow operations are custom lowered.
1722     setOperationAction(ISD::SADDO, VT, Custom);
1723     setOperationAction(ISD::UADDO, VT, Custom);
1724     setOperationAction(ISD::SSUBO, VT, Custom);
1725     setOperationAction(ISD::USUBO, VT, Custom);
1726     setOperationAction(ISD::SMULO, VT, Custom);
1727     setOperationAction(ISD::UMULO, VT, Custom);
1728   }
1729
1730   if (!Subtarget->is64Bit()) {
1731     // These libcalls are not available in 32-bit.
1732     setLibcallName(RTLIB::SHL_I128, nullptr);
1733     setLibcallName(RTLIB::SRL_I128, nullptr);
1734     setLibcallName(RTLIB::SRA_I128, nullptr);
1735   }
1736
1737   // Combine sin / cos into one node or libcall if possible.
1738   if (Subtarget->hasSinCos()) {
1739     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1740     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1741     if (Subtarget->isTargetDarwin()) {
1742       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1743       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1744       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1745       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1746     }
1747   }
1748
1749   if (Subtarget->isTargetWin64()) {
1750     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1751     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1752     setOperationAction(ISD::SREM, MVT::i128, Custom);
1753     setOperationAction(ISD::UREM, MVT::i128, Custom);
1754     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1756   }
1757
1758   // We have target-specific dag combine patterns for the following nodes:
1759   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1760   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1761   setTargetDAGCombine(ISD::BITCAST);
1762   setTargetDAGCombine(ISD::VSELECT);
1763   setTargetDAGCombine(ISD::SELECT);
1764   setTargetDAGCombine(ISD::SHL);
1765   setTargetDAGCombine(ISD::SRA);
1766   setTargetDAGCombine(ISD::SRL);
1767   setTargetDAGCombine(ISD::OR);
1768   setTargetDAGCombine(ISD::AND);
1769   setTargetDAGCombine(ISD::ADD);
1770   setTargetDAGCombine(ISD::FADD);
1771   setTargetDAGCombine(ISD::FSUB);
1772   setTargetDAGCombine(ISD::FMA);
1773   setTargetDAGCombine(ISD::SUB);
1774   setTargetDAGCombine(ISD::LOAD);
1775   setTargetDAGCombine(ISD::MLOAD);
1776   setTargetDAGCombine(ISD::STORE);
1777   setTargetDAGCombine(ISD::MSTORE);
1778   setTargetDAGCombine(ISD::ZERO_EXTEND);
1779   setTargetDAGCombine(ISD::ANY_EXTEND);
1780   setTargetDAGCombine(ISD::SIGN_EXTEND);
1781   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1782   setTargetDAGCombine(ISD::SINT_TO_FP);
1783   setTargetDAGCombine(ISD::UINT_TO_FP);
1784   setTargetDAGCombine(ISD::SETCC);
1785   setTargetDAGCombine(ISD::BUILD_VECTOR);
1786   setTargetDAGCombine(ISD::MUL);
1787   setTargetDAGCombine(ISD::XOR);
1788
1789   computeRegisterProperties(Subtarget->getRegisterInfo());
1790
1791   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1792   MaxStoresPerMemsetOptSize = 8;
1793   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1794   MaxStoresPerMemcpyOptSize = 4;
1795   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1796   MaxStoresPerMemmoveOptSize = 4;
1797   setPrefLoopAlignment(4); // 2^4 bytes.
1798
1799   // A predictable cmov does not hurt on an in-order CPU.
1800   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1801   PredictableSelectIsExpensive = !Subtarget->isAtom();
1802   EnableExtLdPromotion = true;
1803   setPrefFunctionAlignment(4); // 2^4 bytes.
1804
1805   verifyIntrinsicTables();
1806 }
1807
1808 // This has so far only been implemented for 64-bit MachO.
1809 bool X86TargetLowering::useLoadStackGuardNode() const {
1810   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1811 }
1812
1813 TargetLoweringBase::LegalizeTypeAction
1814 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1815   if (ExperimentalVectorWideningLegalization &&
1816       VT.getVectorNumElements() != 1 &&
1817       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1818     return TypeWidenVector;
1819
1820   return TargetLoweringBase::getPreferredVectorAction(VT);
1821 }
1822
1823 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1824                                           EVT VT) const {
1825   if (!VT.isVector())
1826     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1827
1828   if (VT.isSimple()) {
1829     MVT VVT = VT.getSimpleVT();
1830     const unsigned NumElts = VVT.getVectorNumElements();
1831     const MVT EltVT = VVT.getVectorElementType();
1832     if (VVT.is512BitVector()) {
1833       if (Subtarget->hasAVX512())
1834         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1835             EltVT == MVT::f32 || EltVT == MVT::f64)
1836           switch(NumElts) {
1837           case  8: return MVT::v8i1;
1838           case 16: return MVT::v16i1;
1839         }
1840       if (Subtarget->hasBWI())
1841         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1842           switch(NumElts) {
1843           case 32: return MVT::v32i1;
1844           case 64: return MVT::v64i1;
1845         }
1846     }
1847
1848     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1849       if (Subtarget->hasVLX())
1850         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1851             EltVT == MVT::f32 || EltVT == MVT::f64)
1852           switch(NumElts) {
1853           case 2: return MVT::v2i1;
1854           case 4: return MVT::v4i1;
1855           case 8: return MVT::v8i1;
1856         }
1857       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1858         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1859           switch(NumElts) {
1860           case  8: return MVT::v8i1;
1861           case 16: return MVT::v16i1;
1862           case 32: return MVT::v32i1;
1863         }
1864     }
1865   }
1866
1867   return VT.changeVectorElementTypeToInteger();
1868 }
1869
1870 /// Helper for getByValTypeAlignment to determine
1871 /// the desired ByVal argument alignment.
1872 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1873   if (MaxAlign == 16)
1874     return;
1875   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1876     if (VTy->getBitWidth() == 128)
1877       MaxAlign = 16;
1878   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1879     unsigned EltAlign = 0;
1880     getMaxByValAlign(ATy->getElementType(), EltAlign);
1881     if (EltAlign > MaxAlign)
1882       MaxAlign = EltAlign;
1883   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1884     for (auto *EltTy : STy->elements()) {
1885       unsigned EltAlign = 0;
1886       getMaxByValAlign(EltTy, EltAlign);
1887       if (EltAlign > MaxAlign)
1888         MaxAlign = EltAlign;
1889       if (MaxAlign == 16)
1890         break;
1891     }
1892   }
1893 }
1894
1895 /// Return the desired alignment for ByVal aggregate
1896 /// function arguments in the caller parameter area. For X86, aggregates
1897 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1898 /// are at 4-byte boundaries.
1899 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1900                                                   const DataLayout &DL) const {
1901   if (Subtarget->is64Bit()) {
1902     // Max of 8 and alignment of type.
1903     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1904     if (TyAlign > 8)
1905       return TyAlign;
1906     return 8;
1907   }
1908
1909   unsigned Align = 4;
1910   if (Subtarget->hasSSE1())
1911     getMaxByValAlign(Ty, Align);
1912   return Align;
1913 }
1914
1915 /// Returns the target specific optimal type for load
1916 /// and store operations as a result of memset, memcpy, and memmove
1917 /// lowering. If DstAlign is zero that means it's safe to destination
1918 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1919 /// means there isn't a need to check it against alignment requirement,
1920 /// probably because the source does not need to be loaded. If 'IsMemset' is
1921 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1922 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1923 /// source is constant so it does not need to be loaded.
1924 /// It returns EVT::Other if the type should be determined using generic
1925 /// target-independent logic.
1926 EVT
1927 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1928                                        unsigned DstAlign, unsigned SrcAlign,
1929                                        bool IsMemset, bool ZeroMemset,
1930                                        bool MemcpyStrSrc,
1931                                        MachineFunction &MF) const {
1932   const Function *F = MF.getFunction();
1933   if ((!IsMemset || ZeroMemset) &&
1934       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1935     if (Size >= 16 &&
1936         (!Subtarget->isUnalignedMem16Slow() ||
1937          ((DstAlign == 0 || DstAlign >= 16) &&
1938           (SrcAlign == 0 || SrcAlign >= 16)))) {
1939       if (Size >= 32) {
1940         // FIXME: Check if unaligned 32-byte accesses are slow.
1941         if (Subtarget->hasInt256())
1942           return MVT::v8i32;
1943         if (Subtarget->hasFp256())
1944           return MVT::v8f32;
1945       }
1946       if (Subtarget->hasSSE2())
1947         return MVT::v4i32;
1948       if (Subtarget->hasSSE1())
1949         return MVT::v4f32;
1950     } else if (!MemcpyStrSrc && Size >= 8 &&
1951                !Subtarget->is64Bit() &&
1952                Subtarget->hasSSE2()) {
1953       // Do not use f64 to lower memcpy if source is string constant. It's
1954       // better to use i32 to avoid the loads.
1955       return MVT::f64;
1956     }
1957   }
1958   // This is a compromise. If we reach here, unaligned accesses may be slow on
1959   // this target. However, creating smaller, aligned accesses could be even
1960   // slower and would certainly be a lot more code.
1961   if (Subtarget->is64Bit() && Size >= 8)
1962     return MVT::i64;
1963   return MVT::i32;
1964 }
1965
1966 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1967   if (VT == MVT::f32)
1968     return X86ScalarSSEf32;
1969   else if (VT == MVT::f64)
1970     return X86ScalarSSEf64;
1971   return true;
1972 }
1973
1974 bool
1975 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1976                                                   unsigned,
1977                                                   unsigned,
1978                                                   bool *Fast) const {
1979   if (Fast) {
1980     switch (VT.getSizeInBits()) {
1981     default:
1982       // 8-byte and under are always assumed to be fast.
1983       *Fast = true;
1984       break;
1985     case 128:
1986       *Fast = !Subtarget->isUnalignedMem16Slow();
1987       break;
1988     case 256:
1989       *Fast = !Subtarget->isUnalignedMem32Slow();
1990       break;
1991     // TODO: What about AVX-512 (512-bit) accesses?
1992     }
1993   }
1994   // Misaligned accesses of any size are always allowed.
1995   return true;
1996 }
1997
1998 /// Return the entry encoding for a jump table in the
1999 /// current function.  The returned value is a member of the
2000 /// MachineJumpTableInfo::JTEntryKind enum.
2001 unsigned X86TargetLowering::getJumpTableEncoding() const {
2002   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2003   // symbol.
2004   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2005       Subtarget->isPICStyleGOT())
2006     return MachineJumpTableInfo::EK_Custom32;
2007
2008   // Otherwise, use the normal jump table encoding heuristics.
2009   return TargetLowering::getJumpTableEncoding();
2010 }
2011
2012 bool X86TargetLowering::useSoftFloat() const {
2013   return Subtarget->useSoftFloat();
2014 }
2015
2016 const MCExpr *
2017 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2018                                              const MachineBasicBlock *MBB,
2019                                              unsigned uid,MCContext &Ctx) const{
2020   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2021          Subtarget->isPICStyleGOT());
2022   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2023   // entries.
2024   return MCSymbolRefExpr::create(MBB->getSymbol(),
2025                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2026 }
2027
2028 /// Returns relocation base for the given PIC jumptable.
2029 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2030                                                     SelectionDAG &DAG) const {
2031   if (!Subtarget->is64Bit())
2032     // This doesn't have SDLoc associated with it, but is not really the
2033     // same as a Register.
2034     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2035                        getPointerTy(DAG.getDataLayout()));
2036   return Table;
2037 }
2038
2039 /// This returns the relocation base for the given PIC jumptable,
2040 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2041 const MCExpr *X86TargetLowering::
2042 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2043                              MCContext &Ctx) const {
2044   // X86-64 uses RIP relative addressing based on the jump table label.
2045   if (Subtarget->isPICStyleRIPRel())
2046     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2047
2048   // Otherwise, the reference is relative to the PIC base.
2049   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2050 }
2051
2052 std::pair<const TargetRegisterClass *, uint8_t>
2053 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2054                                            MVT VT) const {
2055   const TargetRegisterClass *RRC = nullptr;
2056   uint8_t Cost = 1;
2057   switch (VT.SimpleTy) {
2058   default:
2059     return TargetLowering::findRepresentativeClass(TRI, VT);
2060   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2061     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2062     break;
2063   case MVT::x86mmx:
2064     RRC = &X86::VR64RegClass;
2065     break;
2066   case MVT::f32: case MVT::f64:
2067   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2068   case MVT::v4f32: case MVT::v2f64:
2069   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2070   case MVT::v4f64:
2071     RRC = &X86::VR128RegClass;
2072     break;
2073   }
2074   return std::make_pair(RRC, Cost);
2075 }
2076
2077 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2078                                                unsigned &Offset) const {
2079   if (!Subtarget->isTargetLinux())
2080     return false;
2081
2082   if (Subtarget->is64Bit()) {
2083     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2084     Offset = 0x28;
2085     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2086       AddressSpace = 256;
2087     else
2088       AddressSpace = 257;
2089   } else {
2090     // %gs:0x14 on i386
2091     Offset = 0x14;
2092     AddressSpace = 256;
2093   }
2094   return true;
2095 }
2096
2097 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2098   if (!Subtarget->isTargetAndroid())
2099     return TargetLowering::getSafeStackPointerLocation(IRB);
2100
2101   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2102   // definition of TLS_SLOT_SAFESTACK in
2103   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2104   unsigned AddressSpace, Offset;
2105   if (Subtarget->is64Bit()) {
2106     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2107     Offset = 0x48;
2108     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2109       AddressSpace = 256;
2110     else
2111       AddressSpace = 257;
2112   } else {
2113     // %gs:0x24 on i386
2114     Offset = 0x24;
2115     AddressSpace = 256;
2116   }
2117
2118   return ConstantExpr::getIntToPtr(
2119       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2120       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2121 }
2122
2123 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2124                                             unsigned DestAS) const {
2125   assert(SrcAS != DestAS && "Expected different address spaces!");
2126
2127   return SrcAS < 256 && DestAS < 256;
2128 }
2129
2130 //===----------------------------------------------------------------------===//
2131 //               Return Value Calling Convention Implementation
2132 //===----------------------------------------------------------------------===//
2133
2134 #include "X86GenCallingConv.inc"
2135
2136 bool X86TargetLowering::CanLowerReturn(
2137     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2138     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2139   SmallVector<CCValAssign, 16> RVLocs;
2140   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2141   return CCInfo.CheckReturn(Outs, RetCC_X86);
2142 }
2143
2144 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2145   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2146   return ScratchRegs;
2147 }
2148
2149 SDValue
2150 X86TargetLowering::LowerReturn(SDValue Chain,
2151                                CallingConv::ID CallConv, bool isVarArg,
2152                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2153                                const SmallVectorImpl<SDValue> &OutVals,
2154                                SDLoc dl, SelectionDAG &DAG) const {
2155   MachineFunction &MF = DAG.getMachineFunction();
2156   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2157
2158   SmallVector<CCValAssign, 16> RVLocs;
2159   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2160   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2161
2162   SDValue Flag;
2163   SmallVector<SDValue, 6> RetOps;
2164   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2165   // Operand #1 = Bytes To Pop
2166   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2167                    MVT::i16));
2168
2169   // Copy the result values into the output registers.
2170   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2171     CCValAssign &VA = RVLocs[i];
2172     assert(VA.isRegLoc() && "Can only return in registers!");
2173     SDValue ValToCopy = OutVals[i];
2174     EVT ValVT = ValToCopy.getValueType();
2175
2176     // Promote values to the appropriate types.
2177     if (VA.getLocInfo() == CCValAssign::SExt)
2178       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2179     else if (VA.getLocInfo() == CCValAssign::ZExt)
2180       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2181     else if (VA.getLocInfo() == CCValAssign::AExt) {
2182       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2183         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2184       else
2185         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2186     }
2187     else if (VA.getLocInfo() == CCValAssign::BCvt)
2188       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2189
2190     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2191            "Unexpected FP-extend for return value.");
2192
2193     // If this is x86-64, and we disabled SSE, we can't return FP values,
2194     // or SSE or MMX vectors.
2195     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2196          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2197           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2198       report_fatal_error("SSE register return with SSE disabled");
2199     }
2200     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2201     // llvm-gcc has never done it right and no one has noticed, so this
2202     // should be OK for now.
2203     if (ValVT == MVT::f64 &&
2204         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2205       report_fatal_error("SSE2 register return with SSE2 disabled");
2206
2207     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2208     // the RET instruction and handled by the FP Stackifier.
2209     if (VA.getLocReg() == X86::FP0 ||
2210         VA.getLocReg() == X86::FP1) {
2211       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2212       // change the value to the FP stack register class.
2213       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2214         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2215       RetOps.push_back(ValToCopy);
2216       // Don't emit a copytoreg.
2217       continue;
2218     }
2219
2220     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2221     // which is returned in RAX / RDX.
2222     if (Subtarget->is64Bit()) {
2223       if (ValVT == MVT::x86mmx) {
2224         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2225           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2226           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2227                                   ValToCopy);
2228           // If we don't have SSE2 available, convert to v4f32 so the generated
2229           // register is legal.
2230           if (!Subtarget->hasSSE2())
2231             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2232         }
2233       }
2234     }
2235
2236     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2237     Flag = Chain.getValue(1);
2238     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2239   }
2240
2241   // All x86 ABIs require that for returning structs by value we copy
2242   // the sret argument into %rax/%eax (depending on ABI) for the return.
2243   // We saved the argument into a virtual register in the entry block,
2244   // so now we copy the value out and into %rax/%eax.
2245   //
2246   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2247   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2248   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2249   // either case FuncInfo->setSRetReturnReg() will have been called.
2250   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2251     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2252                                      getPointerTy(MF.getDataLayout()));
2253
2254     unsigned RetValReg
2255         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2256           X86::RAX : X86::EAX;
2257     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2258     Flag = Chain.getValue(1);
2259
2260     // RAX/EAX now acts like a return value.
2261     RetOps.push_back(
2262         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2263   }
2264
2265   RetOps[0] = Chain;  // Update chain.
2266
2267   // Add the flag if we have it.
2268   if (Flag.getNode())
2269     RetOps.push_back(Flag);
2270
2271   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2272 }
2273
2274 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2275   if (N->getNumValues() != 1)
2276     return false;
2277   if (!N->hasNUsesOfValue(1, 0))
2278     return false;
2279
2280   SDValue TCChain = Chain;
2281   SDNode *Copy = *N->use_begin();
2282   if (Copy->getOpcode() == ISD::CopyToReg) {
2283     // If the copy has a glue operand, we conservatively assume it isn't safe to
2284     // perform a tail call.
2285     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2286       return false;
2287     TCChain = Copy->getOperand(0);
2288   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2289     return false;
2290
2291   bool HasRet = false;
2292   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2293        UI != UE; ++UI) {
2294     if (UI->getOpcode() != X86ISD::RET_FLAG)
2295       return false;
2296     // If we are returning more than one value, we can definitely
2297     // not make a tail call see PR19530
2298     if (UI->getNumOperands() > 4)
2299       return false;
2300     if (UI->getNumOperands() == 4 &&
2301         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2302       return false;
2303     HasRet = true;
2304   }
2305
2306   if (!HasRet)
2307     return false;
2308
2309   Chain = TCChain;
2310   return true;
2311 }
2312
2313 EVT
2314 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2315                                             ISD::NodeType ExtendKind) const {
2316   MVT ReturnMVT;
2317   // TODO: Is this also valid on 32-bit?
2318   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2319     ReturnMVT = MVT::i8;
2320   else
2321     ReturnMVT = MVT::i32;
2322
2323   EVT MinVT = getRegisterType(Context, ReturnMVT);
2324   return VT.bitsLT(MinVT) ? MinVT : VT;
2325 }
2326
2327 /// Lower the result values of a call into the
2328 /// appropriate copies out of appropriate physical registers.
2329 ///
2330 SDValue
2331 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2332                                    CallingConv::ID CallConv, bool isVarArg,
2333                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2334                                    SDLoc dl, SelectionDAG &DAG,
2335                                    SmallVectorImpl<SDValue> &InVals) const {
2336
2337   // Assign locations to each value returned by this call.
2338   SmallVector<CCValAssign, 16> RVLocs;
2339   bool Is64Bit = Subtarget->is64Bit();
2340   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2341                  *DAG.getContext());
2342   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2343
2344   // Copy all of the result registers out of their specified physreg.
2345   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2346     CCValAssign &VA = RVLocs[i];
2347     EVT CopyVT = VA.getLocVT();
2348
2349     // If this is x86-64, and we disabled SSE, we can't return FP values
2350     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2351         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2352       report_fatal_error("SSE register return with SSE disabled");
2353     }
2354
2355     // If we prefer to use the value in xmm registers, copy it out as f80 and
2356     // use a truncate to move it from fp stack reg to xmm reg.
2357     bool RoundAfterCopy = false;
2358     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2359         isScalarFPTypeInSSEReg(VA.getValVT())) {
2360       CopyVT = MVT::f80;
2361       RoundAfterCopy = (CopyVT != VA.getLocVT());
2362     }
2363
2364     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2365                                CopyVT, InFlag).getValue(1);
2366     SDValue Val = Chain.getValue(0);
2367
2368     if (RoundAfterCopy)
2369       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2370                         // This truncation won't change the value.
2371                         DAG.getIntPtrConstant(1, dl));
2372
2373     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2374       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2375
2376     InFlag = Chain.getValue(2);
2377     InVals.push_back(Val);
2378   }
2379
2380   return Chain;
2381 }
2382
2383 //===----------------------------------------------------------------------===//
2384 //                C & StdCall & Fast Calling Convention implementation
2385 //===----------------------------------------------------------------------===//
2386 //  StdCall calling convention seems to be standard for many Windows' API
2387 //  routines and around. It differs from C calling convention just a little:
2388 //  callee should clean up the stack, not caller. Symbols should be also
2389 //  decorated in some fancy way :) It doesn't support any vector arguments.
2390 //  For info on fast calling convention see Fast Calling Convention (tail call)
2391 //  implementation LowerX86_32FastCCCallTo.
2392
2393 /// CallIsStructReturn - Determines whether a call uses struct return
2394 /// semantics.
2395 enum StructReturnType {
2396   NotStructReturn,
2397   RegStructReturn,
2398   StackStructReturn
2399 };
2400 static StructReturnType
2401 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2402   if (Outs.empty())
2403     return NotStructReturn;
2404
2405   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2406   if (!Flags.isSRet())
2407     return NotStructReturn;
2408   if (Flags.isInReg())
2409     return RegStructReturn;
2410   return StackStructReturn;
2411 }
2412
2413 /// Determines whether a function uses struct return semantics.
2414 static StructReturnType
2415 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2416   if (Ins.empty())
2417     return NotStructReturn;
2418
2419   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2420   if (!Flags.isSRet())
2421     return NotStructReturn;
2422   if (Flags.isInReg())
2423     return RegStructReturn;
2424   return StackStructReturn;
2425 }
2426
2427 /// Make a copy of an aggregate at address specified by "Src" to address
2428 /// "Dst" with size and alignment information specified by the specific
2429 /// parameter attribute. The copy will be passed as a byval function parameter.
2430 static SDValue
2431 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2432                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2433                           SDLoc dl) {
2434   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2435
2436   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2437                        /*isVolatile*/false, /*AlwaysInline=*/true,
2438                        /*isTailCall*/false,
2439                        MachinePointerInfo(), MachinePointerInfo());
2440 }
2441
2442 /// Return true if the calling convention is one that we can guarantee TCO for.
2443 static bool canGuaranteeTCO(CallingConv::ID CC) {
2444   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2445           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2446 }
2447
2448 /// Return true if we might ever do TCO for calls with this calling convention.
2449 static bool mayTailCallThisCC(CallingConv::ID CC) {
2450   switch (CC) {
2451   // C calling conventions:
2452   case CallingConv::C:
2453   case CallingConv::X86_64_Win64:
2454   case CallingConv::X86_64_SysV:
2455   // Callee pop conventions:
2456   case CallingConv::X86_ThisCall:
2457   case CallingConv::X86_StdCall:
2458   case CallingConv::X86_VectorCall:
2459   case CallingConv::X86_FastCall:
2460     return true;
2461   default:
2462     return canGuaranteeTCO(CC);
2463   }
2464 }
2465
2466 /// Return true if the function is being made into a tailcall target by
2467 /// changing its ABI.
2468 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2469   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2470 }
2471
2472 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2473   auto Attr =
2474       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2475   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2476     return false;
2477
2478   CallSite CS(CI);
2479   CallingConv::ID CalleeCC = CS.getCallingConv();
2480   if (!mayTailCallThisCC(CalleeCC))
2481     return false;
2482
2483   return true;
2484 }
2485
2486 SDValue
2487 X86TargetLowering::LowerMemArgument(SDValue Chain,
2488                                     CallingConv::ID CallConv,
2489                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2490                                     SDLoc dl, SelectionDAG &DAG,
2491                                     const CCValAssign &VA,
2492                                     MachineFrameInfo *MFI,
2493                                     unsigned i) const {
2494   // Create the nodes corresponding to a load from this parameter slot.
2495   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2496   bool AlwaysUseMutable = shouldGuaranteeTCO(
2497       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2498   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2499   EVT ValVT;
2500
2501   // If value is passed by pointer we have address passed instead of the value
2502   // itself.
2503   bool ExtendedInMem = VA.isExtInLoc() &&
2504     VA.getValVT().getScalarType() == MVT::i1;
2505
2506   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2507     ValVT = VA.getLocVT();
2508   else
2509     ValVT = VA.getValVT();
2510
2511   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2512   // changed with more analysis.
2513   // In case of tail call optimization mark all arguments mutable. Since they
2514   // could be overwritten by lowering of arguments in case of a tail call.
2515   if (Flags.isByVal()) {
2516     unsigned Bytes = Flags.getByValSize();
2517     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2518     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2519     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2520   } else {
2521     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2522                                     VA.getLocMemOffset(), isImmutable);
2523     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2524     SDValue Val = DAG.getLoad(
2525         ValVT, dl, Chain, FIN,
2526         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2527         false, false, 0);
2528     return ExtendedInMem ?
2529       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2530   }
2531 }
2532
2533 // FIXME: Get this from tablegen.
2534 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2535                                                 const X86Subtarget *Subtarget) {
2536   assert(Subtarget->is64Bit());
2537
2538   if (Subtarget->isCallingConvWin64(CallConv)) {
2539     static const MCPhysReg GPR64ArgRegsWin64[] = {
2540       X86::RCX, X86::RDX, X86::R8,  X86::R9
2541     };
2542     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2543   }
2544
2545   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2546     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2547   };
2548   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2549 }
2550
2551 // FIXME: Get this from tablegen.
2552 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2553                                                 CallingConv::ID CallConv,
2554                                                 const X86Subtarget *Subtarget) {
2555   assert(Subtarget->is64Bit());
2556   if (Subtarget->isCallingConvWin64(CallConv)) {
2557     // The XMM registers which might contain var arg parameters are shadowed
2558     // in their paired GPR.  So we only need to save the GPR to their home
2559     // slots.
2560     // TODO: __vectorcall will change this.
2561     return None;
2562   }
2563
2564   const Function *Fn = MF.getFunction();
2565   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2566   bool isSoftFloat = Subtarget->useSoftFloat();
2567   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2568          "SSE register cannot be used when SSE is disabled!");
2569   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2570     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2571     // registers.
2572     return None;
2573
2574   static const MCPhysReg XMMArgRegs64Bit[] = {
2575     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2576     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2577   };
2578   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2579 }
2580
2581 SDValue X86TargetLowering::LowerFormalArguments(
2582     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2583     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2584     SmallVectorImpl<SDValue> &InVals) const {
2585   MachineFunction &MF = DAG.getMachineFunction();
2586   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2587   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2588
2589   const Function* Fn = MF.getFunction();
2590   if (Fn->hasExternalLinkage() &&
2591       Subtarget->isTargetCygMing() &&
2592       Fn->getName() == "main")
2593     FuncInfo->setForceFramePointer(true);
2594
2595   MachineFrameInfo *MFI = MF.getFrameInfo();
2596   bool Is64Bit = Subtarget->is64Bit();
2597   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2598
2599   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2600          "Var args not supported with calling convention fastcc, ghc or hipe");
2601
2602   // Assign locations to all of the incoming arguments.
2603   SmallVector<CCValAssign, 16> ArgLocs;
2604   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2605
2606   // Allocate shadow area for Win64
2607   if (IsWin64)
2608     CCInfo.AllocateStack(32, 8);
2609
2610   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2611
2612   unsigned LastVal = ~0U;
2613   SDValue ArgValue;
2614   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2615     CCValAssign &VA = ArgLocs[i];
2616     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2617     // places.
2618     assert(VA.getValNo() != LastVal &&
2619            "Don't support value assigned to multiple locs yet");
2620     (void)LastVal;
2621     LastVal = VA.getValNo();
2622
2623     if (VA.isRegLoc()) {
2624       EVT RegVT = VA.getLocVT();
2625       const TargetRegisterClass *RC;
2626       if (RegVT == MVT::i32)
2627         RC = &X86::GR32RegClass;
2628       else if (Is64Bit && RegVT == MVT::i64)
2629         RC = &X86::GR64RegClass;
2630       else if (RegVT == MVT::f32)
2631         RC = &X86::FR32RegClass;
2632       else if (RegVT == MVT::f64)
2633         RC = &X86::FR64RegClass;
2634       else if (RegVT.is512BitVector())
2635         RC = &X86::VR512RegClass;
2636       else if (RegVT.is256BitVector())
2637         RC = &X86::VR256RegClass;
2638       else if (RegVT.is128BitVector())
2639         RC = &X86::VR128RegClass;
2640       else if (RegVT == MVT::x86mmx)
2641         RC = &X86::VR64RegClass;
2642       else if (RegVT == MVT::i1)
2643         RC = &X86::VK1RegClass;
2644       else if (RegVT == MVT::v8i1)
2645         RC = &X86::VK8RegClass;
2646       else if (RegVT == MVT::v16i1)
2647         RC = &X86::VK16RegClass;
2648       else if (RegVT == MVT::v32i1)
2649         RC = &X86::VK32RegClass;
2650       else if (RegVT == MVT::v64i1)
2651         RC = &X86::VK64RegClass;
2652       else
2653         llvm_unreachable("Unknown argument type!");
2654
2655       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2656       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2657
2658       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2659       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2660       // right size.
2661       if (VA.getLocInfo() == CCValAssign::SExt)
2662         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2663                                DAG.getValueType(VA.getValVT()));
2664       else if (VA.getLocInfo() == CCValAssign::ZExt)
2665         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2666                                DAG.getValueType(VA.getValVT()));
2667       else if (VA.getLocInfo() == CCValAssign::BCvt)
2668         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2669
2670       if (VA.isExtInLoc()) {
2671         // Handle MMX values passed in XMM regs.
2672         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2673           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2674         else
2675           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2676       }
2677     } else {
2678       assert(VA.isMemLoc());
2679       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2680     }
2681
2682     // If value is passed via pointer - do a load.
2683     if (VA.getLocInfo() == CCValAssign::Indirect)
2684       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2685                              MachinePointerInfo(), false, false, false, 0);
2686
2687     InVals.push_back(ArgValue);
2688   }
2689
2690   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2691     // All x86 ABIs require that for returning structs by value we copy the
2692     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2693     // the argument into a virtual register so that we can access it from the
2694     // return points.
2695     if (Ins[i].Flags.isSRet()) {
2696       unsigned Reg = FuncInfo->getSRetReturnReg();
2697       if (!Reg) {
2698         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2699         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2700         FuncInfo->setSRetReturnReg(Reg);
2701       }
2702       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2703       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2704       break;
2705     }
2706   }
2707
2708   unsigned StackSize = CCInfo.getNextStackOffset();
2709   // Align stack specially for tail calls.
2710   if (shouldGuaranteeTCO(CallConv,
2711                          MF.getTarget().Options.GuaranteedTailCallOpt))
2712     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2713
2714   // If the function takes variable number of arguments, make a frame index for
2715   // the start of the first vararg value... for expansion of llvm.va_start. We
2716   // can skip this if there are no va_start calls.
2717   if (MFI->hasVAStart() &&
2718       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2719                    CallConv != CallingConv::X86_ThisCall))) {
2720     FuncInfo->setVarArgsFrameIndex(
2721         MFI->CreateFixedObject(1, StackSize, true));
2722   }
2723
2724   MachineModuleInfo &MMI = MF.getMMI();
2725
2726   // Figure out if XMM registers are in use.
2727   assert(!(Subtarget->useSoftFloat() &&
2728            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2729          "SSE register cannot be used when SSE is disabled!");
2730
2731   // 64-bit calling conventions support varargs and register parameters, so we
2732   // have to do extra work to spill them in the prologue.
2733   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2734     // Find the first unallocated argument registers.
2735     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2736     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2737     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2738     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2739     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2740            "SSE register cannot be used when SSE is disabled!");
2741
2742     // Gather all the live in physical registers.
2743     SmallVector<SDValue, 6> LiveGPRs;
2744     SmallVector<SDValue, 8> LiveXMMRegs;
2745     SDValue ALVal;
2746     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2747       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2748       LiveGPRs.push_back(
2749           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2750     }
2751     if (!ArgXMMs.empty()) {
2752       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2753       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2754       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2755         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2756         LiveXMMRegs.push_back(
2757             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2758       }
2759     }
2760
2761     if (IsWin64) {
2762       // Get to the caller-allocated home save location.  Add 8 to account
2763       // for the return address.
2764       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2765       FuncInfo->setRegSaveFrameIndex(
2766           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2767       // Fixup to set vararg frame on shadow area (4 x i64).
2768       if (NumIntRegs < 4)
2769         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2770     } else {
2771       // For X86-64, if there are vararg parameters that are passed via
2772       // registers, then we must store them to their spots on the stack so
2773       // they may be loaded by deferencing the result of va_next.
2774       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2775       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2776       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2777           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2778     }
2779
2780     // Store the integer parameter registers.
2781     SmallVector<SDValue, 8> MemOps;
2782     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2783                                       getPointerTy(DAG.getDataLayout()));
2784     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2785     for (SDValue Val : LiveGPRs) {
2786       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2787                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2788       SDValue Store =
2789           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2790                        MachinePointerInfo::getFixedStack(
2791                            DAG.getMachineFunction(),
2792                            FuncInfo->getRegSaveFrameIndex(), Offset),
2793                        false, false, 0);
2794       MemOps.push_back(Store);
2795       Offset += 8;
2796     }
2797
2798     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2799       // Now store the XMM (fp + vector) parameter registers.
2800       SmallVector<SDValue, 12> SaveXMMOps;
2801       SaveXMMOps.push_back(Chain);
2802       SaveXMMOps.push_back(ALVal);
2803       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2804                              FuncInfo->getRegSaveFrameIndex(), dl));
2805       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2806                              FuncInfo->getVarArgsFPOffset(), dl));
2807       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2808                         LiveXMMRegs.end());
2809       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2810                                    MVT::Other, SaveXMMOps));
2811     }
2812
2813     if (!MemOps.empty())
2814       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2815   }
2816
2817   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2818     // Find the largest legal vector type.
2819     MVT VecVT = MVT::Other;
2820     // FIXME: Only some x86_32 calling conventions support AVX512.
2821     if (Subtarget->hasAVX512() &&
2822         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2823                      CallConv == CallingConv::Intel_OCL_BI)))
2824       VecVT = MVT::v16f32;
2825     else if (Subtarget->hasAVX())
2826       VecVT = MVT::v8f32;
2827     else if (Subtarget->hasSSE2())
2828       VecVT = MVT::v4f32;
2829
2830     // We forward some GPRs and some vector types.
2831     SmallVector<MVT, 2> RegParmTypes;
2832     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2833     RegParmTypes.push_back(IntVT);
2834     if (VecVT != MVT::Other)
2835       RegParmTypes.push_back(VecVT);
2836
2837     // Compute the set of forwarded registers. The rest are scratch.
2838     SmallVectorImpl<ForwardedRegister> &Forwards =
2839         FuncInfo->getForwardedMustTailRegParms();
2840     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2841
2842     // Conservatively forward AL on x86_64, since it might be used for varargs.
2843     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2844       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2845       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2846     }
2847
2848     // Copy all forwards from physical to virtual registers.
2849     for (ForwardedRegister &F : Forwards) {
2850       // FIXME: Can we use a less constrained schedule?
2851       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2852       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2853       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2854     }
2855   }
2856
2857   // Some CCs need callee pop.
2858   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2859                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2860     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2861   } else {
2862     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2863     // If this is an sret function, the return should pop the hidden pointer.
2864     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2865         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2866         argsAreStructReturn(Ins) == StackStructReturn)
2867       FuncInfo->setBytesToPopOnReturn(4);
2868   }
2869
2870   if (!Is64Bit) {
2871     // RegSaveFrameIndex is X86-64 only.
2872     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2873     if (CallConv == CallingConv::X86_FastCall ||
2874         CallConv == CallingConv::X86_ThisCall)
2875       // fastcc functions can't have varargs.
2876       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2877   }
2878
2879   FuncInfo->setArgumentStackSize(StackSize);
2880
2881   if (MMI.hasWinEHFuncInfo(Fn)) {
2882     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2883     if (Personality == EHPersonality::MSVC_CXX) {
2884       if (Is64Bit) {
2885         int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2886         SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2887         MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx =
2888             UnwindHelpFI;
2889         SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2890         Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2891                              MachinePointerInfo::getFixedStack(
2892                                  DAG.getMachineFunction(), UnwindHelpFI),
2893                              /*isVolatile=*/true,
2894                              /*isNonTemporal=*/false, /*Alignment=*/0);
2895       }
2896     } else if (Personality == EHPersonality::CoreCLR) {
2897       assert(Is64Bit);
2898       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2899       // that we'd prefer this slot be allocated towards the bottom of the frame
2900       // (i.e. near the stack pointer after allocating the frame).  Every
2901       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2902       // offset from the bottom of this and each funclet's frame must be the
2903       // same, so the size of funclets' (mostly empty) frames is dictated by
2904       // how far this slot is from the bottom (since they allocate just enough
2905       // space to accomodate holding this slot at the correct offset).
2906       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2907       MMI.getWinEHFuncInfo(MF.getFunction()).PSPSymFrameIdx = PSPSymFI;
2908     }
2909   }
2910
2911   return Chain;
2912 }
2913
2914 SDValue
2915 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2916                                     SDValue StackPtr, SDValue Arg,
2917                                     SDLoc dl, SelectionDAG &DAG,
2918                                     const CCValAssign &VA,
2919                                     ISD::ArgFlagsTy Flags) const {
2920   unsigned LocMemOffset = VA.getLocMemOffset();
2921   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2922   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2923                        StackPtr, PtrOff);
2924   if (Flags.isByVal())
2925     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2926
2927   return DAG.getStore(
2928       Chain, dl, Arg, PtrOff,
2929       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2930       false, false, 0);
2931 }
2932
2933 /// Emit a load of return address if tail call
2934 /// optimization is performed and it is required.
2935 SDValue
2936 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2937                                            SDValue &OutRetAddr, SDValue Chain,
2938                                            bool IsTailCall, bool Is64Bit,
2939                                            int FPDiff, SDLoc dl) const {
2940   // Adjust the Return address stack slot.
2941   EVT VT = getPointerTy(DAG.getDataLayout());
2942   OutRetAddr = getReturnAddressFrameIndex(DAG);
2943
2944   // Load the "old" Return address.
2945   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2946                            false, false, false, 0);
2947   return SDValue(OutRetAddr.getNode(), 1);
2948 }
2949
2950 /// Emit a store of the return address if tail call
2951 /// optimization is performed and it is required (FPDiff!=0).
2952 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2953                                         SDValue Chain, SDValue RetAddrFrIdx,
2954                                         EVT PtrVT, unsigned SlotSize,
2955                                         int FPDiff, SDLoc dl) {
2956   // Store the return address to the appropriate stack slot.
2957   if (!FPDiff) return Chain;
2958   // Calculate the new stack slot for the return address.
2959   int NewReturnAddrFI =
2960     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2961                                          false);
2962   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2963   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2964                        MachinePointerInfo::getFixedStack(
2965                            DAG.getMachineFunction(), NewReturnAddrFI),
2966                        false, false, 0);
2967   return Chain;
2968 }
2969
2970 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2971 /// operation of specified width.
2972 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2973                        SDValue V2) {
2974   unsigned NumElems = VT.getVectorNumElements();
2975   SmallVector<int, 8> Mask;
2976   Mask.push_back(NumElems);
2977   for (unsigned i = 1; i != NumElems; ++i)
2978     Mask.push_back(i);
2979   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2980 }
2981
2982 SDValue
2983 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2984                              SmallVectorImpl<SDValue> &InVals) const {
2985   SelectionDAG &DAG                     = CLI.DAG;
2986   SDLoc &dl                             = CLI.DL;
2987   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2988   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2989   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2990   SDValue Chain                         = CLI.Chain;
2991   SDValue Callee                        = CLI.Callee;
2992   CallingConv::ID CallConv              = CLI.CallConv;
2993   bool &isTailCall                      = CLI.IsTailCall;
2994   bool isVarArg                         = CLI.IsVarArg;
2995
2996   MachineFunction &MF = DAG.getMachineFunction();
2997   bool Is64Bit        = Subtarget->is64Bit();
2998   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2999   StructReturnType SR = callIsStructReturn(Outs);
3000   bool IsSibcall      = false;
3001   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3002   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3003
3004   if (Attr.getValueAsString() == "true")
3005     isTailCall = false;
3006
3007   if (Subtarget->isPICStyleGOT() &&
3008       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3009     // If we are using a GOT, disable tail calls to external symbols with
3010     // default visibility. Tail calling such a symbol requires using a GOT
3011     // relocation, which forces early binding of the symbol. This breaks code
3012     // that require lazy function symbol resolution. Using musttail or
3013     // GuaranteedTailCallOpt will override this.
3014     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3015     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3016                G->getGlobal()->hasDefaultVisibility()))
3017       isTailCall = false;
3018   }
3019
3020   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3021   if (IsMustTail) {
3022     // Force this to be a tail call.  The verifier rules are enough to ensure
3023     // that we can lower this successfully without moving the return address
3024     // around.
3025     isTailCall = true;
3026   } else if (isTailCall) {
3027     // Check if it's really possible to do a tail call.
3028     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3029                     isVarArg, SR != NotStructReturn,
3030                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3031                     Outs, OutVals, Ins, DAG);
3032
3033     // Sibcalls are automatically detected tailcalls which do not require
3034     // ABI changes.
3035     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3036       IsSibcall = true;
3037
3038     if (isTailCall)
3039       ++NumTailCalls;
3040   }
3041
3042   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3043          "Var args not supported with calling convention fastcc, ghc or hipe");
3044
3045   // Analyze operands of the call, assigning locations to each operand.
3046   SmallVector<CCValAssign, 16> ArgLocs;
3047   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3048
3049   // Allocate shadow area for Win64
3050   if (IsWin64)
3051     CCInfo.AllocateStack(32, 8);
3052
3053   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3054
3055   // Get a count of how many bytes are to be pushed on the stack.
3056   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3057   if (IsSibcall)
3058     // This is a sibcall. The memory operands are available in caller's
3059     // own caller's stack.
3060     NumBytes = 0;
3061   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3062            canGuaranteeTCO(CallConv))
3063     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3064
3065   int FPDiff = 0;
3066   if (isTailCall && !IsSibcall && !IsMustTail) {
3067     // Lower arguments at fp - stackoffset + fpdiff.
3068     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3069
3070     FPDiff = NumBytesCallerPushed - NumBytes;
3071
3072     // Set the delta of movement of the returnaddr stackslot.
3073     // But only set if delta is greater than previous delta.
3074     if (FPDiff < X86Info->getTCReturnAddrDelta())
3075       X86Info->setTCReturnAddrDelta(FPDiff);
3076   }
3077
3078   unsigned NumBytesToPush = NumBytes;
3079   unsigned NumBytesToPop = NumBytes;
3080
3081   // If we have an inalloca argument, all stack space has already been allocated
3082   // for us and be right at the top of the stack.  We don't support multiple
3083   // arguments passed in memory when using inalloca.
3084   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3085     NumBytesToPush = 0;
3086     if (!ArgLocs.back().isMemLoc())
3087       report_fatal_error("cannot use inalloca attribute on a register "
3088                          "parameter");
3089     if (ArgLocs.back().getLocMemOffset() != 0)
3090       report_fatal_error("any parameter with the inalloca attribute must be "
3091                          "the only memory argument");
3092   }
3093
3094   if (!IsSibcall)
3095     Chain = DAG.getCALLSEQ_START(
3096         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3097
3098   SDValue RetAddrFrIdx;
3099   // Load return address for tail calls.
3100   if (isTailCall && FPDiff)
3101     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3102                                     Is64Bit, FPDiff, dl);
3103
3104   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3105   SmallVector<SDValue, 8> MemOpChains;
3106   SDValue StackPtr;
3107
3108   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3109   // of tail call optimization arguments are handle later.
3110   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3111   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3112     // Skip inalloca arguments, they have already been written.
3113     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3114     if (Flags.isInAlloca())
3115       continue;
3116
3117     CCValAssign &VA = ArgLocs[i];
3118     EVT RegVT = VA.getLocVT();
3119     SDValue Arg = OutVals[i];
3120     bool isByVal = Flags.isByVal();
3121
3122     // Promote the value if needed.
3123     switch (VA.getLocInfo()) {
3124     default: llvm_unreachable("Unknown loc info!");
3125     case CCValAssign::Full: break;
3126     case CCValAssign::SExt:
3127       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3128       break;
3129     case CCValAssign::ZExt:
3130       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3131       break;
3132     case CCValAssign::AExt:
3133       if (Arg.getValueType().isVector() &&
3134           Arg.getValueType().getVectorElementType() == MVT::i1)
3135         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3136       else if (RegVT.is128BitVector()) {
3137         // Special case: passing MMX values in XMM registers.
3138         Arg = DAG.getBitcast(MVT::i64, Arg);
3139         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3140         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3141       } else
3142         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3143       break;
3144     case CCValAssign::BCvt:
3145       Arg = DAG.getBitcast(RegVT, Arg);
3146       break;
3147     case CCValAssign::Indirect: {
3148       // Store the argument.
3149       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3150       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3151       Chain = DAG.getStore(
3152           Chain, dl, Arg, SpillSlot,
3153           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3154           false, false, 0);
3155       Arg = SpillSlot;
3156       break;
3157     }
3158     }
3159
3160     if (VA.isRegLoc()) {
3161       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3162       if (isVarArg && IsWin64) {
3163         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3164         // shadow reg if callee is a varargs function.
3165         unsigned ShadowReg = 0;
3166         switch (VA.getLocReg()) {
3167         case X86::XMM0: ShadowReg = X86::RCX; break;
3168         case X86::XMM1: ShadowReg = X86::RDX; break;
3169         case X86::XMM2: ShadowReg = X86::R8; break;
3170         case X86::XMM3: ShadowReg = X86::R9; break;
3171         }
3172         if (ShadowReg)
3173           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3174       }
3175     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3176       assert(VA.isMemLoc());
3177       if (!StackPtr.getNode())
3178         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3179                                       getPointerTy(DAG.getDataLayout()));
3180       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3181                                              dl, DAG, VA, Flags));
3182     }
3183   }
3184
3185   if (!MemOpChains.empty())
3186     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3187
3188   if (Subtarget->isPICStyleGOT()) {
3189     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3190     // GOT pointer.
3191     if (!isTailCall) {
3192       RegsToPass.push_back(std::make_pair(
3193           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3194                                           getPointerTy(DAG.getDataLayout()))));
3195     } else {
3196       // If we are tail calling and generating PIC/GOT style code load the
3197       // address of the callee into ECX. The value in ecx is used as target of
3198       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3199       // for tail calls on PIC/GOT architectures. Normally we would just put the
3200       // address of GOT into ebx and then call target@PLT. But for tail calls
3201       // ebx would be restored (since ebx is callee saved) before jumping to the
3202       // target@PLT.
3203
3204       // Note: The actual moving to ECX is done further down.
3205       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3206       if (G && !G->getGlobal()->hasLocalLinkage() &&
3207           G->getGlobal()->hasDefaultVisibility())
3208         Callee = LowerGlobalAddress(Callee, DAG);
3209       else if (isa<ExternalSymbolSDNode>(Callee))
3210         Callee = LowerExternalSymbol(Callee, DAG);
3211     }
3212   }
3213
3214   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3215     // From AMD64 ABI document:
3216     // For calls that may call functions that use varargs or stdargs
3217     // (prototype-less calls or calls to functions containing ellipsis (...) in
3218     // the declaration) %al is used as hidden argument to specify the number
3219     // of SSE registers used. The contents of %al do not need to match exactly
3220     // the number of registers, but must be an ubound on the number of SSE
3221     // registers used and is in the range 0 - 8 inclusive.
3222
3223     // Count the number of XMM registers allocated.
3224     static const MCPhysReg XMMArgRegs[] = {
3225       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3226       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3227     };
3228     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3229     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3230            && "SSE registers cannot be used when SSE is disabled");
3231
3232     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3233                                         DAG.getConstant(NumXMMRegs, dl,
3234                                                         MVT::i8)));
3235   }
3236
3237   if (isVarArg && IsMustTail) {
3238     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3239     for (const auto &F : Forwards) {
3240       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3241       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3242     }
3243   }
3244
3245   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3246   // don't need this because the eligibility check rejects calls that require
3247   // shuffling arguments passed in memory.
3248   if (!IsSibcall && isTailCall) {
3249     // Force all the incoming stack arguments to be loaded from the stack
3250     // before any new outgoing arguments are stored to the stack, because the
3251     // outgoing stack slots may alias the incoming argument stack slots, and
3252     // the alias isn't otherwise explicit. This is slightly more conservative
3253     // than necessary, because it means that each store effectively depends
3254     // on every argument instead of just those arguments it would clobber.
3255     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3256
3257     SmallVector<SDValue, 8> MemOpChains2;
3258     SDValue FIN;
3259     int FI = 0;
3260     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3261       CCValAssign &VA = ArgLocs[i];
3262       if (VA.isRegLoc())
3263         continue;
3264       assert(VA.isMemLoc());
3265       SDValue Arg = OutVals[i];
3266       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3267       // Skip inalloca arguments.  They don't require any work.
3268       if (Flags.isInAlloca())
3269         continue;
3270       // Create frame index.
3271       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3272       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3273       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3274       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3275
3276       if (Flags.isByVal()) {
3277         // Copy relative to framepointer.
3278         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3279         if (!StackPtr.getNode())
3280           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3281                                         getPointerTy(DAG.getDataLayout()));
3282         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3283                              StackPtr, Source);
3284
3285         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3286                                                          ArgChain,
3287                                                          Flags, DAG, dl));
3288       } else {
3289         // Store relative to framepointer.
3290         MemOpChains2.push_back(DAG.getStore(
3291             ArgChain, dl, Arg, FIN,
3292             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3293             false, false, 0));
3294       }
3295     }
3296
3297     if (!MemOpChains2.empty())
3298       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3299
3300     // Store the return address to the appropriate stack slot.
3301     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3302                                      getPointerTy(DAG.getDataLayout()),
3303                                      RegInfo->getSlotSize(), FPDiff, dl);
3304   }
3305
3306   // Build a sequence of copy-to-reg nodes chained together with token chain
3307   // and flag operands which copy the outgoing args into registers.
3308   SDValue InFlag;
3309   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3310     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3311                              RegsToPass[i].second, InFlag);
3312     InFlag = Chain.getValue(1);
3313   }
3314
3315   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3316     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3317     // In the 64-bit large code model, we have to make all calls
3318     // through a register, since the call instruction's 32-bit
3319     // pc-relative offset may not be large enough to hold the whole
3320     // address.
3321   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3322     // If the callee is a GlobalAddress node (quite common, every direct call
3323     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3324     // it.
3325     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3326
3327     // We should use extra load for direct calls to dllimported functions in
3328     // non-JIT mode.
3329     const GlobalValue *GV = G->getGlobal();
3330     if (!GV->hasDLLImportStorageClass()) {
3331       unsigned char OpFlags = 0;
3332       bool ExtraLoad = false;
3333       unsigned WrapperKind = ISD::DELETED_NODE;
3334
3335       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3336       // external symbols most go through the PLT in PIC mode.  If the symbol
3337       // has hidden or protected visibility, or if it is static or local, then
3338       // we don't need to use the PLT - we can directly call it.
3339       if (Subtarget->isTargetELF() &&
3340           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3341           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3342         OpFlags = X86II::MO_PLT;
3343       } else if (Subtarget->isPICStyleStubAny() &&
3344                  !GV->isStrongDefinitionForLinker() &&
3345                  (!Subtarget->getTargetTriple().isMacOSX() ||
3346                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3347         // PC-relative references to external symbols should go through $stub,
3348         // unless we're building with the leopard linker or later, which
3349         // automatically synthesizes these stubs.
3350         OpFlags = X86II::MO_DARWIN_STUB;
3351       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3352                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3353         // If the function is marked as non-lazy, generate an indirect call
3354         // which loads from the GOT directly. This avoids runtime overhead
3355         // at the cost of eager binding (and one extra byte of encoding).
3356         OpFlags = X86II::MO_GOTPCREL;
3357         WrapperKind = X86ISD::WrapperRIP;
3358         ExtraLoad = true;
3359       }
3360
3361       Callee = DAG.getTargetGlobalAddress(
3362           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3363
3364       // Add a wrapper if needed.
3365       if (WrapperKind != ISD::DELETED_NODE)
3366         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3367                              getPointerTy(DAG.getDataLayout()), Callee);
3368       // Add extra indirection if needed.
3369       if (ExtraLoad)
3370         Callee = DAG.getLoad(
3371             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3372             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3373             false, 0);
3374     }
3375   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3376     unsigned char OpFlags = 0;
3377
3378     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3379     // external symbols should go through the PLT.
3380     if (Subtarget->isTargetELF() &&
3381         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3382       OpFlags = X86II::MO_PLT;
3383     } else if (Subtarget->isPICStyleStubAny() &&
3384                (!Subtarget->getTargetTriple().isMacOSX() ||
3385                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3386       // PC-relative references to external symbols should go through $stub,
3387       // unless we're building with the leopard linker or later, which
3388       // automatically synthesizes these stubs.
3389       OpFlags = X86II::MO_DARWIN_STUB;
3390     }
3391
3392     Callee = DAG.getTargetExternalSymbol(
3393         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3394   } else if (Subtarget->isTarget64BitILP32() &&
3395              Callee->getValueType(0) == MVT::i32) {
3396     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3397     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3398   }
3399
3400   // Returns a chain & a flag for retval copy to use.
3401   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3402   SmallVector<SDValue, 8> Ops;
3403
3404   if (!IsSibcall && isTailCall) {
3405     Chain = DAG.getCALLSEQ_END(Chain,
3406                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3407                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3408     InFlag = Chain.getValue(1);
3409   }
3410
3411   Ops.push_back(Chain);
3412   Ops.push_back(Callee);
3413
3414   if (isTailCall)
3415     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3416
3417   // Add argument registers to the end of the list so that they are known live
3418   // into the call.
3419   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3420     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3421                                   RegsToPass[i].second.getValueType()));
3422
3423   // Add a register mask operand representing the call-preserved registers.
3424   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3425   assert(Mask && "Missing call preserved mask for calling convention");
3426
3427   // If this is an invoke in a 32-bit function using a funclet-based
3428   // personality, assume the function clobbers all registers. If an exception
3429   // is thrown, the runtime will not restore CSRs.
3430   // FIXME: Model this more precisely so that we can register allocate across
3431   // the normal edge and spill and fill across the exceptional edge.
3432   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3433     const Function *CallerFn = MF.getFunction();
3434     EHPersonality Pers =
3435         CallerFn->hasPersonalityFn()
3436             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3437             : EHPersonality::Unknown;
3438     if (isFuncletEHPersonality(Pers))
3439       Mask = RegInfo->getNoPreservedMask();
3440   }
3441
3442   Ops.push_back(DAG.getRegisterMask(Mask));
3443
3444   if (InFlag.getNode())
3445     Ops.push_back(InFlag);
3446
3447   if (isTailCall) {
3448     // We used to do:
3449     //// If this is the first return lowered for this function, add the regs
3450     //// to the liveout set for the function.
3451     // This isn't right, although it's probably harmless on x86; liveouts
3452     // should be computed from returns not tail calls.  Consider a void
3453     // function making a tail call to a function returning int.
3454     MF.getFrameInfo()->setHasTailCall();
3455     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3456   }
3457
3458   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3459   InFlag = Chain.getValue(1);
3460
3461   // Create the CALLSEQ_END node.
3462   unsigned NumBytesForCalleeToPop;
3463   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3464                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3465     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3466   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3467            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3468            SR == StackStructReturn)
3469     // If this is a call to a struct-return function, the callee
3470     // pops the hidden struct pointer, so we have to push it back.
3471     // This is common for Darwin/X86, Linux & Mingw32 targets.
3472     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3473     NumBytesForCalleeToPop = 4;
3474   else
3475     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3476
3477   // Returns a flag for retval copy to use.
3478   if (!IsSibcall) {
3479     Chain = DAG.getCALLSEQ_END(Chain,
3480                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3481                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3482                                                      true),
3483                                InFlag, dl);
3484     InFlag = Chain.getValue(1);
3485   }
3486
3487   // Handle result values, copying them out of physregs into vregs that we
3488   // return.
3489   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3490                          Ins, dl, DAG, InVals);
3491 }
3492
3493 //===----------------------------------------------------------------------===//
3494 //                Fast Calling Convention (tail call) implementation
3495 //===----------------------------------------------------------------------===//
3496
3497 //  Like std call, callee cleans arguments, convention except that ECX is
3498 //  reserved for storing the tail called function address. Only 2 registers are
3499 //  free for argument passing (inreg). Tail call optimization is performed
3500 //  provided:
3501 //                * tailcallopt is enabled
3502 //                * caller/callee are fastcc
3503 //  On X86_64 architecture with GOT-style position independent code only local
3504 //  (within module) calls are supported at the moment.
3505 //  To keep the stack aligned according to platform abi the function
3506 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3507 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3508 //  If a tail called function callee has more arguments than the caller the
3509 //  caller needs to make sure that there is room to move the RETADDR to. This is
3510 //  achieved by reserving an area the size of the argument delta right after the
3511 //  original RETADDR, but before the saved framepointer or the spilled registers
3512 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3513 //  stack layout:
3514 //    arg1
3515 //    arg2
3516 //    RETADDR
3517 //    [ new RETADDR
3518 //      move area ]
3519 //    (possible EBP)
3520 //    ESI
3521 //    EDI
3522 //    local1 ..
3523
3524 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3525 /// requirement.
3526 unsigned
3527 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3528                                                SelectionDAG& DAG) const {
3529   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3530   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3531   unsigned StackAlignment = TFI.getStackAlignment();
3532   uint64_t AlignMask = StackAlignment - 1;
3533   int64_t Offset = StackSize;
3534   unsigned SlotSize = RegInfo->getSlotSize();
3535   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3536     // Number smaller than 12 so just add the difference.
3537     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3538   } else {
3539     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3540     Offset = ((~AlignMask) & Offset) + StackAlignment +
3541       (StackAlignment-SlotSize);
3542   }
3543   return Offset;
3544 }
3545
3546 /// Return true if the given stack call argument is already available in the
3547 /// same position (relatively) of the caller's incoming argument stack.
3548 static
3549 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3550                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3551                          const X86InstrInfo *TII) {
3552   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3553   int FI = INT_MAX;
3554   if (Arg.getOpcode() == ISD::CopyFromReg) {
3555     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3556     if (!TargetRegisterInfo::isVirtualRegister(VR))
3557       return false;
3558     MachineInstr *Def = MRI->getVRegDef(VR);
3559     if (!Def)
3560       return false;
3561     if (!Flags.isByVal()) {
3562       if (!TII->isLoadFromStackSlot(Def, FI))
3563         return false;
3564     } else {
3565       unsigned Opcode = Def->getOpcode();
3566       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3567            Opcode == X86::LEA64_32r) &&
3568           Def->getOperand(1).isFI()) {
3569         FI = Def->getOperand(1).getIndex();
3570         Bytes = Flags.getByValSize();
3571       } else
3572         return false;
3573     }
3574   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3575     if (Flags.isByVal())
3576       // ByVal argument is passed in as a pointer but it's now being
3577       // dereferenced. e.g.
3578       // define @foo(%struct.X* %A) {
3579       //   tail call @bar(%struct.X* byval %A)
3580       // }
3581       return false;
3582     SDValue Ptr = Ld->getBasePtr();
3583     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3584     if (!FINode)
3585       return false;
3586     FI = FINode->getIndex();
3587   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3588     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3589     FI = FINode->getIndex();
3590     Bytes = Flags.getByValSize();
3591   } else
3592     return false;
3593
3594   assert(FI != INT_MAX);
3595   if (!MFI->isFixedObjectIndex(FI))
3596     return false;
3597   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3598 }
3599
3600 /// Check whether the call is eligible for tail call optimization. Targets
3601 /// that want to do tail call optimization should implement this function.
3602 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3603     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3604     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3605     const SmallVectorImpl<ISD::OutputArg> &Outs,
3606     const SmallVectorImpl<SDValue> &OutVals,
3607     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3608   if (!mayTailCallThisCC(CalleeCC))
3609     return false;
3610
3611   // If -tailcallopt is specified, make fastcc functions tail-callable.
3612   MachineFunction &MF = DAG.getMachineFunction();
3613   const Function *CallerF = MF.getFunction();
3614
3615   // If the function return type is x86_fp80 and the callee return type is not,
3616   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3617   // perform a tailcall optimization here.
3618   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3619     return false;
3620
3621   CallingConv::ID CallerCC = CallerF->getCallingConv();
3622   bool CCMatch = CallerCC == CalleeCC;
3623   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3624   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3625
3626   // Win64 functions have extra shadow space for argument homing. Don't do the
3627   // sibcall if the caller and callee have mismatched expectations for this
3628   // space.
3629   if (IsCalleeWin64 != IsCallerWin64)
3630     return false;
3631
3632   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3633     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3634       return true;
3635     return false;
3636   }
3637
3638   // Look for obvious safe cases to perform tail call optimization that do not
3639   // require ABI changes. This is what gcc calls sibcall.
3640
3641   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3642   // emit a special epilogue.
3643   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3644   if (RegInfo->needsStackRealignment(MF))
3645     return false;
3646
3647   // Also avoid sibcall optimization if either caller or callee uses struct
3648   // return semantics.
3649   if (isCalleeStructRet || isCallerStructRet)
3650     return false;
3651
3652   // Do not sibcall optimize vararg calls unless all arguments are passed via
3653   // registers.
3654   if (isVarArg && !Outs.empty()) {
3655     // Optimizing for varargs on Win64 is unlikely to be safe without
3656     // additional testing.
3657     if (IsCalleeWin64 || IsCallerWin64)
3658       return false;
3659
3660     SmallVector<CCValAssign, 16> ArgLocs;
3661     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3662                    *DAG.getContext());
3663
3664     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3665     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3666       if (!ArgLocs[i].isRegLoc())
3667         return false;
3668   }
3669
3670   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3671   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3672   // this into a sibcall.
3673   bool Unused = false;
3674   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3675     if (!Ins[i].Used) {
3676       Unused = true;
3677       break;
3678     }
3679   }
3680   if (Unused) {
3681     SmallVector<CCValAssign, 16> RVLocs;
3682     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3683                    *DAG.getContext());
3684     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3685     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3686       CCValAssign &VA = RVLocs[i];
3687       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3688         return false;
3689     }
3690   }
3691
3692   // If the calling conventions do not match, then we'd better make sure the
3693   // results are returned in the same way as what the caller expects.
3694   if (!CCMatch) {
3695     SmallVector<CCValAssign, 16> RVLocs1;
3696     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3697                     *DAG.getContext());
3698     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3699
3700     SmallVector<CCValAssign, 16> RVLocs2;
3701     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3702                     *DAG.getContext());
3703     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3704
3705     if (RVLocs1.size() != RVLocs2.size())
3706       return false;
3707     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3708       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3709         return false;
3710       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3711         return false;
3712       if (RVLocs1[i].isRegLoc()) {
3713         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3714           return false;
3715       } else {
3716         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3717           return false;
3718       }
3719     }
3720   }
3721
3722   unsigned StackArgsSize = 0;
3723
3724   // If the callee takes no arguments then go on to check the results of the
3725   // call.
3726   if (!Outs.empty()) {
3727     // Check if stack adjustment is needed. For now, do not do this if any
3728     // argument is passed on the stack.
3729     SmallVector<CCValAssign, 16> ArgLocs;
3730     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3731                    *DAG.getContext());
3732
3733     // Allocate shadow area for Win64
3734     if (IsCalleeWin64)
3735       CCInfo.AllocateStack(32, 8);
3736
3737     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3738     StackArgsSize = CCInfo.getNextStackOffset();
3739
3740     if (CCInfo.getNextStackOffset()) {
3741       // Check if the arguments are already laid out in the right way as
3742       // the caller's fixed stack objects.
3743       MachineFrameInfo *MFI = MF.getFrameInfo();
3744       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3745       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3746       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3747         CCValAssign &VA = ArgLocs[i];
3748         SDValue Arg = OutVals[i];
3749         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3750         if (VA.getLocInfo() == CCValAssign::Indirect)
3751           return false;
3752         if (!VA.isRegLoc()) {
3753           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3754                                    MFI, MRI, TII))
3755             return false;
3756         }
3757       }
3758     }
3759
3760     // If the tailcall address may be in a register, then make sure it's
3761     // possible to register allocate for it. In 32-bit, the call address can
3762     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3763     // callee-saved registers are restored. These happen to be the same
3764     // registers used to pass 'inreg' arguments so watch out for those.
3765     if (!Subtarget->is64Bit() &&
3766         ((!isa<GlobalAddressSDNode>(Callee) &&
3767           !isa<ExternalSymbolSDNode>(Callee)) ||
3768          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3769       unsigned NumInRegs = 0;
3770       // In PIC we need an extra register to formulate the address computation
3771       // for the callee.
3772       unsigned MaxInRegs =
3773         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3774
3775       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3776         CCValAssign &VA = ArgLocs[i];
3777         if (!VA.isRegLoc())
3778           continue;
3779         unsigned Reg = VA.getLocReg();
3780         switch (Reg) {
3781         default: break;
3782         case X86::EAX: case X86::EDX: case X86::ECX:
3783           if (++NumInRegs == MaxInRegs)
3784             return false;
3785           break;
3786         }
3787       }
3788     }
3789   }
3790
3791   bool CalleeWillPop =
3792       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3793                        MF.getTarget().Options.GuaranteedTailCallOpt);
3794
3795   if (unsigned BytesToPop =
3796           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3797     // If we have bytes to pop, the callee must pop them.
3798     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3799     if (!CalleePopMatches)
3800       return false;
3801   } else if (CalleeWillPop && StackArgsSize > 0) {
3802     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3803     return false;
3804   }
3805
3806   return true;
3807 }
3808
3809 FastISel *
3810 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3811                                   const TargetLibraryInfo *libInfo) const {
3812   return X86::createFastISel(funcInfo, libInfo);
3813 }
3814
3815 //===----------------------------------------------------------------------===//
3816 //                           Other Lowering Hooks
3817 //===----------------------------------------------------------------------===//
3818
3819 static bool MayFoldLoad(SDValue Op) {
3820   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3821 }
3822
3823 static bool MayFoldIntoStore(SDValue Op) {
3824   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3825 }
3826
3827 static bool isTargetShuffle(unsigned Opcode) {
3828   switch(Opcode) {
3829   default: return false;
3830   case X86ISD::BLENDI:
3831   case X86ISD::PSHUFB:
3832   case X86ISD::PSHUFD:
3833   case X86ISD::PSHUFHW:
3834   case X86ISD::PSHUFLW:
3835   case X86ISD::SHUFP:
3836   case X86ISD::PALIGNR:
3837   case X86ISD::MOVLHPS:
3838   case X86ISD::MOVLHPD:
3839   case X86ISD::MOVHLPS:
3840   case X86ISD::MOVLPS:
3841   case X86ISD::MOVLPD:
3842   case X86ISD::MOVSHDUP:
3843   case X86ISD::MOVSLDUP:
3844   case X86ISD::MOVDDUP:
3845   case X86ISD::MOVSS:
3846   case X86ISD::MOVSD:
3847   case X86ISD::UNPCKL:
3848   case X86ISD::UNPCKH:
3849   case X86ISD::VPERMILPI:
3850   case X86ISD::VPERM2X128:
3851   case X86ISD::VPERMI:
3852   case X86ISD::VPERMV:
3853   case X86ISD::VPERMV3:
3854     return true;
3855   }
3856 }
3857
3858 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3859                                     SDValue V1, unsigned TargetMask,
3860                                     SelectionDAG &DAG) {
3861   switch(Opc) {
3862   default: llvm_unreachable("Unknown x86 shuffle node");
3863   case X86ISD::PSHUFD:
3864   case X86ISD::PSHUFHW:
3865   case X86ISD::PSHUFLW:
3866   case X86ISD::VPERMILPI:
3867   case X86ISD::VPERMI:
3868     return DAG.getNode(Opc, dl, VT, V1,
3869                        DAG.getConstant(TargetMask, dl, MVT::i8));
3870   }
3871 }
3872
3873 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3874                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3875   switch(Opc) {
3876   default: llvm_unreachable("Unknown x86 shuffle node");
3877   case X86ISD::MOVLHPS:
3878   case X86ISD::MOVLHPD:
3879   case X86ISD::MOVHLPS:
3880   case X86ISD::MOVLPS:
3881   case X86ISD::MOVLPD:
3882   case X86ISD::MOVSS:
3883   case X86ISD::MOVSD:
3884   case X86ISD::UNPCKL:
3885   case X86ISD::UNPCKH:
3886     return DAG.getNode(Opc, dl, VT, V1, V2);
3887   }
3888 }
3889
3890 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3891   MachineFunction &MF = DAG.getMachineFunction();
3892   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3893   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3894   int ReturnAddrIndex = FuncInfo->getRAIndex();
3895
3896   if (ReturnAddrIndex == 0) {
3897     // Set up a frame object for the return address.
3898     unsigned SlotSize = RegInfo->getSlotSize();
3899     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3900                                                            -(int64_t)SlotSize,
3901                                                            false);
3902     FuncInfo->setRAIndex(ReturnAddrIndex);
3903   }
3904
3905   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3906 }
3907
3908 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3909                                        bool hasSymbolicDisplacement) {
3910   // Offset should fit into 32 bit immediate field.
3911   if (!isInt<32>(Offset))
3912     return false;
3913
3914   // If we don't have a symbolic displacement - we don't have any extra
3915   // restrictions.
3916   if (!hasSymbolicDisplacement)
3917     return true;
3918
3919   // FIXME: Some tweaks might be needed for medium code model.
3920   if (M != CodeModel::Small && M != CodeModel::Kernel)
3921     return false;
3922
3923   // For small code model we assume that latest object is 16MB before end of 31
3924   // bits boundary. We may also accept pretty large negative constants knowing
3925   // that all objects are in the positive half of address space.
3926   if (M == CodeModel::Small && Offset < 16*1024*1024)
3927     return true;
3928
3929   // For kernel code model we know that all object resist in the negative half
3930   // of 32bits address space. We may not accept negative offsets, since they may
3931   // be just off and we may accept pretty large positive ones.
3932   if (M == CodeModel::Kernel && Offset >= 0)
3933     return true;
3934
3935   return false;
3936 }
3937
3938 /// Determines whether the callee is required to pop its own arguments.
3939 /// Callee pop is necessary to support tail calls.
3940 bool X86::isCalleePop(CallingConv::ID CallingConv,
3941                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3942   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3943   // can guarantee TCO.
3944   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3945     return true;
3946
3947   switch (CallingConv) {
3948   default:
3949     return false;
3950   case CallingConv::X86_StdCall:
3951   case CallingConv::X86_FastCall:
3952   case CallingConv::X86_ThisCall:
3953   case CallingConv::X86_VectorCall:
3954     return !is64Bit;
3955   }
3956 }
3957
3958 /// \brief Return true if the condition is an unsigned comparison operation.
3959 static bool isX86CCUnsigned(unsigned X86CC) {
3960   switch (X86CC) {
3961   default: llvm_unreachable("Invalid integer condition!");
3962   case X86::COND_E:     return true;
3963   case X86::COND_G:     return false;
3964   case X86::COND_GE:    return false;
3965   case X86::COND_L:     return false;
3966   case X86::COND_LE:    return false;
3967   case X86::COND_NE:    return true;
3968   case X86::COND_B:     return true;
3969   case X86::COND_A:     return true;
3970   case X86::COND_BE:    return true;
3971   case X86::COND_AE:    return true;
3972   }
3973 }
3974
3975 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3976 /// condition code, returning the condition code and the LHS/RHS of the
3977 /// comparison to make.
3978 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3979                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3980   if (!isFP) {
3981     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3982       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3983         // X > -1   -> X == 0, jump !sign.
3984         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3985         return X86::COND_NS;
3986       }
3987       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3988         // X < 0   -> X == 0, jump on sign.
3989         return X86::COND_S;
3990       }
3991       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3992         // X < 1   -> X <= 0
3993         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3994         return X86::COND_LE;
3995       }
3996     }
3997
3998     switch (SetCCOpcode) {
3999     default: llvm_unreachable("Invalid integer condition!");
4000     case ISD::SETEQ:  return X86::COND_E;
4001     case ISD::SETGT:  return X86::COND_G;
4002     case ISD::SETGE:  return X86::COND_GE;
4003     case ISD::SETLT:  return X86::COND_L;
4004     case ISD::SETLE:  return X86::COND_LE;
4005     case ISD::SETNE:  return X86::COND_NE;
4006     case ISD::SETULT: return X86::COND_B;
4007     case ISD::SETUGT: return X86::COND_A;
4008     case ISD::SETULE: return X86::COND_BE;
4009     case ISD::SETUGE: return X86::COND_AE;
4010     }
4011   }
4012
4013   // First determine if it is required or is profitable to flip the operands.
4014
4015   // If LHS is a foldable load, but RHS is not, flip the condition.
4016   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4017       !ISD::isNON_EXTLoad(RHS.getNode())) {
4018     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4019     std::swap(LHS, RHS);
4020   }
4021
4022   switch (SetCCOpcode) {
4023   default: break;
4024   case ISD::SETOLT:
4025   case ISD::SETOLE:
4026   case ISD::SETUGT:
4027   case ISD::SETUGE:
4028     std::swap(LHS, RHS);
4029     break;
4030   }
4031
4032   // On a floating point condition, the flags are set as follows:
4033   // ZF  PF  CF   op
4034   //  0 | 0 | 0 | X > Y
4035   //  0 | 0 | 1 | X < Y
4036   //  1 | 0 | 0 | X == Y
4037   //  1 | 1 | 1 | unordered
4038   switch (SetCCOpcode) {
4039   default: llvm_unreachable("Condcode should be pre-legalized away");
4040   case ISD::SETUEQ:
4041   case ISD::SETEQ:   return X86::COND_E;
4042   case ISD::SETOLT:              // flipped
4043   case ISD::SETOGT:
4044   case ISD::SETGT:   return X86::COND_A;
4045   case ISD::SETOLE:              // flipped
4046   case ISD::SETOGE:
4047   case ISD::SETGE:   return X86::COND_AE;
4048   case ISD::SETUGT:              // flipped
4049   case ISD::SETULT:
4050   case ISD::SETLT:   return X86::COND_B;
4051   case ISD::SETUGE:              // flipped
4052   case ISD::SETULE:
4053   case ISD::SETLE:   return X86::COND_BE;
4054   case ISD::SETONE:
4055   case ISD::SETNE:   return X86::COND_NE;
4056   case ISD::SETUO:   return X86::COND_P;
4057   case ISD::SETO:    return X86::COND_NP;
4058   case ISD::SETOEQ:
4059   case ISD::SETUNE:  return X86::COND_INVALID;
4060   }
4061 }
4062
4063 /// Is there a floating point cmov for the specific X86 condition code?
4064 /// Current x86 isa includes the following FP cmov instructions:
4065 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4066 static bool hasFPCMov(unsigned X86CC) {
4067   switch (X86CC) {
4068   default:
4069     return false;
4070   case X86::COND_B:
4071   case X86::COND_BE:
4072   case X86::COND_E:
4073   case X86::COND_P:
4074   case X86::COND_A:
4075   case X86::COND_AE:
4076   case X86::COND_NE:
4077   case X86::COND_NP:
4078     return true;
4079   }
4080 }
4081
4082 /// Returns true if the target can instruction select the
4083 /// specified FP immediate natively. If false, the legalizer will
4084 /// materialize the FP immediate as a load from a constant pool.
4085 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4086   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4087     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4088       return true;
4089   }
4090   return false;
4091 }
4092
4093 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4094                                               ISD::LoadExtType ExtTy,
4095                                               EVT NewVT) const {
4096   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4097   // relocation target a movq or addq instruction: don't let the load shrink.
4098   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4099   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4100     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4101       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4102   return true;
4103 }
4104
4105 /// \brief Returns true if it is beneficial to convert a load of a constant
4106 /// to just the constant itself.
4107 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4108                                                           Type *Ty) const {
4109   assert(Ty->isIntegerTy());
4110
4111   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4112   if (BitSize == 0 || BitSize > 64)
4113     return false;
4114   return true;
4115 }
4116
4117 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4118                                                 unsigned Index) const {
4119   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4120     return false;
4121
4122   return (Index == 0 || Index == ResVT.getVectorNumElements());
4123 }
4124
4125 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4126   // Speculate cttz only if we can directly use TZCNT.
4127   return Subtarget->hasBMI();
4128 }
4129
4130 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4131   // Speculate ctlz only if we can directly use LZCNT.
4132   return Subtarget->hasLZCNT();
4133 }
4134
4135 /// Return true if every element in Mask, beginning
4136 /// from position Pos and ending in Pos+Size is undef.
4137 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4138   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4139     if (0 <= Mask[i])
4140       return false;
4141   return true;
4142 }
4143
4144 /// Return true if Val is undef or if its value falls within the
4145 /// specified range (L, H].
4146 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4147   return (Val < 0) || (Val >= Low && Val < Hi);
4148 }
4149
4150 /// Val is either less than zero (undef) or equal to the specified value.
4151 static bool isUndefOrEqual(int Val, int CmpVal) {
4152   return (Val < 0 || Val == CmpVal);
4153 }
4154
4155 /// Return true if every element in Mask, beginning
4156 /// from position Pos and ending in Pos+Size, falls within the specified
4157 /// sequential range (Low, Low+Size]. or is undef.
4158 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4159                                        unsigned Pos, unsigned Size, int Low) {
4160   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4161     if (!isUndefOrEqual(Mask[i], Low))
4162       return false;
4163   return true;
4164 }
4165
4166 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4167 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4168 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4169   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4170   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4171     return false;
4172
4173   // The index should be aligned on a vecWidth-bit boundary.
4174   uint64_t Index =
4175     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4176
4177   MVT VT = N->getSimpleValueType(0);
4178   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4179   bool Result = (Index * ElSize) % vecWidth == 0;
4180
4181   return Result;
4182 }
4183
4184 /// Return true if the specified INSERT_SUBVECTOR
4185 /// operand specifies a subvector insert that is suitable for input to
4186 /// insertion of 128 or 256-bit subvectors
4187 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4188   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4189   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4190     return false;
4191   // The index should be aligned on a vecWidth-bit boundary.
4192   uint64_t Index =
4193     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4194
4195   MVT VT = N->getSimpleValueType(0);
4196   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4197   bool Result = (Index * ElSize) % vecWidth == 0;
4198
4199   return Result;
4200 }
4201
4202 bool X86::isVINSERT128Index(SDNode *N) {
4203   return isVINSERTIndex(N, 128);
4204 }
4205
4206 bool X86::isVINSERT256Index(SDNode *N) {
4207   return isVINSERTIndex(N, 256);
4208 }
4209
4210 bool X86::isVEXTRACT128Index(SDNode *N) {
4211   return isVEXTRACTIndex(N, 128);
4212 }
4213
4214 bool X86::isVEXTRACT256Index(SDNode *N) {
4215   return isVEXTRACTIndex(N, 256);
4216 }
4217
4218 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4219   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4220   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4221          "Illegal extract subvector for VEXTRACT");
4222
4223   uint64_t Index =
4224     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4225
4226   MVT VecVT = N->getOperand(0).getSimpleValueType();
4227   MVT ElVT = VecVT.getVectorElementType();
4228
4229   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4230   return Index / NumElemsPerChunk;
4231 }
4232
4233 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4234   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4235   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4236          "Illegal insert subvector for VINSERT");
4237
4238   uint64_t Index =
4239     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4240
4241   MVT VecVT = N->getSimpleValueType(0);
4242   MVT ElVT = VecVT.getVectorElementType();
4243
4244   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4245   return Index / NumElemsPerChunk;
4246 }
4247
4248 /// Return the appropriate immediate to extract the specified
4249 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4250 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4251   return getExtractVEXTRACTImmediate(N, 128);
4252 }
4253
4254 /// Return the appropriate immediate to extract the specified
4255 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4256 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4257   return getExtractVEXTRACTImmediate(N, 256);
4258 }
4259
4260 /// Return the appropriate immediate to insert at the specified
4261 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4262 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4263   return getInsertVINSERTImmediate(N, 128);
4264 }
4265
4266 /// Return the appropriate immediate to insert at the specified
4267 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4268 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4269   return getInsertVINSERTImmediate(N, 256);
4270 }
4271
4272 /// Returns true if V is a constant integer zero.
4273 static bool isZero(SDValue V) {
4274   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4275   return C && C->isNullValue();
4276 }
4277
4278 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4279 bool X86::isZeroNode(SDValue Elt) {
4280   if (isZero(Elt))
4281     return true;
4282   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4283     return CFP->getValueAPF().isPosZero();
4284   return false;
4285 }
4286
4287 // Build a vector of constants
4288 // Use an UNDEF node if MaskElt == -1.
4289 // Spilt 64-bit constants in the 32-bit mode.
4290 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4291                               SelectionDAG &DAG,
4292                               SDLoc dl, bool IsMask = false) {
4293
4294   SmallVector<SDValue, 32>  Ops;
4295   bool Split = false;
4296
4297   MVT ConstVecVT = VT;
4298   unsigned NumElts = VT.getVectorNumElements();
4299   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4300   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4301     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4302     Split = true;
4303   }
4304
4305   MVT EltVT = ConstVecVT.getVectorElementType();
4306   for (unsigned i = 0; i < NumElts; ++i) {
4307     bool IsUndef = Values[i] < 0 && IsMask;
4308     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4309       DAG.getConstant(Values[i], dl, EltVT);
4310     Ops.push_back(OpNode);
4311     if (Split)
4312       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4313                     DAG.getConstant(0, dl, EltVT));
4314   }
4315   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4316   if (Split)
4317     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4318   return ConstsNode;
4319 }
4320
4321 /// Returns a vector of specified type with all zero elements.
4322 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4323                              SelectionDAG &DAG, SDLoc dl) {
4324   assert(VT.isVector() && "Expected a vector type");
4325
4326   // Always build SSE zero vectors as <4 x i32> bitcasted
4327   // to their dest type. This ensures they get CSE'd.
4328   SDValue Vec;
4329   if (VT.is128BitVector()) {  // SSE
4330     if (Subtarget->hasSSE2()) {  // SSE2
4331       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4332       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4333     } else { // SSE1
4334       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4335       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4336     }
4337   } else if (VT.is256BitVector()) { // AVX
4338     if (Subtarget->hasInt256()) { // AVX2
4339       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4340       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4341       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4342     } else {
4343       // 256-bit logic and arithmetic instructions in AVX are all
4344       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4345       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4346       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4347       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4348     }
4349   } else if (VT.is512BitVector()) { // AVX-512
4350       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4351       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4352                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4353       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4354   } else if (VT.getVectorElementType() == MVT::i1) {
4355
4356     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4357             && "Unexpected vector type");
4358     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4359             && "Unexpected vector type");
4360     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4361     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4362     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4363   } else
4364     llvm_unreachable("Unexpected vector type");
4365
4366   return DAG.getBitcast(VT, Vec);
4367 }
4368
4369 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4370                                 SelectionDAG &DAG, SDLoc dl,
4371                                 unsigned vectorWidth) {
4372   assert((vectorWidth == 128 || vectorWidth == 256) &&
4373          "Unsupported vector width");
4374   EVT VT = Vec.getValueType();
4375   EVT ElVT = VT.getVectorElementType();
4376   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4377   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4378                                   VT.getVectorNumElements()/Factor);
4379
4380   // Extract from UNDEF is UNDEF.
4381   if (Vec.getOpcode() == ISD::UNDEF)
4382     return DAG.getUNDEF(ResultVT);
4383
4384   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4385   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4386   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4387
4388   // This is the index of the first element of the vectorWidth-bit chunk
4389   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4390   IdxVal &= ~(ElemsPerChunk - 1);
4391
4392   // If the input is a buildvector just emit a smaller one.
4393   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4394     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4395                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4396
4397   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4398   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4399 }
4400
4401 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4402 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4403 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4404 /// instructions or a simple subregister reference. Idx is an index in the
4405 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4406 /// lowering EXTRACT_VECTOR_ELT operations easier.
4407 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4408                                    SelectionDAG &DAG, SDLoc dl) {
4409   assert((Vec.getValueType().is256BitVector() ||
4410           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4411   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4412 }
4413
4414 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4415 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4416                                    SelectionDAG &DAG, SDLoc dl) {
4417   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4418   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4419 }
4420
4421 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4422                                unsigned IdxVal, SelectionDAG &DAG,
4423                                SDLoc dl, unsigned vectorWidth) {
4424   assert((vectorWidth == 128 || vectorWidth == 256) &&
4425          "Unsupported vector width");
4426   // Inserting UNDEF is Result
4427   if (Vec.getOpcode() == ISD::UNDEF)
4428     return Result;
4429   EVT VT = Vec.getValueType();
4430   EVT ElVT = VT.getVectorElementType();
4431   EVT ResultVT = Result.getValueType();
4432
4433   // Insert the relevant vectorWidth bits.
4434   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4435   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4436
4437   // This is the index of the first element of the vectorWidth-bit chunk
4438   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4439   IdxVal &= ~(ElemsPerChunk - 1);
4440
4441   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4442   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4443 }
4444
4445 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4446 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4447 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4448 /// simple superregister reference.  Idx is an index in the 128 bits
4449 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4450 /// lowering INSERT_VECTOR_ELT operations easier.
4451 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4452                                   SelectionDAG &DAG, SDLoc dl) {
4453   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4454
4455   // For insertion into the zero index (low half) of a 256-bit vector, it is
4456   // more efficient to generate a blend with immediate instead of an insert*128.
4457   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4458   // extend the subvector to the size of the result vector. Make sure that
4459   // we are not recursing on that node by checking for undef here.
4460   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4461       Result.getOpcode() != ISD::UNDEF) {
4462     EVT ResultVT = Result.getValueType();
4463     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4464     SDValue Undef = DAG.getUNDEF(ResultVT);
4465     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4466                                  Vec, ZeroIndex);
4467
4468     // The blend instruction, and therefore its mask, depend on the data type.
4469     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4470     if (ScalarType.isFloatingPoint()) {
4471       // Choose either vblendps (float) or vblendpd (double).
4472       unsigned ScalarSize = ScalarType.getSizeInBits();
4473       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4474       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4475       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4476       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4477     }
4478
4479     const X86Subtarget &Subtarget =
4480     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4481
4482     // AVX2 is needed for 256-bit integer blend support.
4483     // Integers must be cast to 32-bit because there is only vpblendd;
4484     // vpblendw can't be used for this because it has a handicapped mask.
4485
4486     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4487     // is still more efficient than using the wrong domain vinsertf128 that
4488     // will be created by InsertSubVector().
4489     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4490
4491     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4492     Vec256 = DAG.getBitcast(CastVT, Vec256);
4493     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4494     return DAG.getBitcast(ResultVT, Vec256);
4495   }
4496
4497   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4498 }
4499
4500 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4501                                   SelectionDAG &DAG, SDLoc dl) {
4502   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4503   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4504 }
4505
4506 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4507 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4508 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4509 /// large BUILD_VECTORS.
4510 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4511                                    unsigned NumElems, SelectionDAG &DAG,
4512                                    SDLoc dl) {
4513   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4514   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4515 }
4516
4517 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4518                                    unsigned NumElems, SelectionDAG &DAG,
4519                                    SDLoc dl) {
4520   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4521   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4522 }
4523
4524 /// Returns a vector of specified type with all bits set.
4525 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4526 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4527 /// Then bitcast to their original type, ensuring they get CSE'd.
4528 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4529                              SelectionDAG &DAG, SDLoc dl) {
4530   assert(VT.isVector() && "Expected a vector type");
4531
4532   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4533   SDValue Vec;
4534   if (VT.is512BitVector()) {
4535     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4536                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4537     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4538   } else if (VT.is256BitVector()) {
4539     if (Subtarget->hasInt256()) { // AVX2
4540       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4541       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4542     } else { // AVX
4543       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4544       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4545     }
4546   } else if (VT.is128BitVector()) {
4547     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4548   } else
4549     llvm_unreachable("Unexpected vector type");
4550
4551   return DAG.getBitcast(VT, Vec);
4552 }
4553
4554 /// Returns a vector_shuffle node for an unpackl operation.
4555 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4556                           SDValue V2) {
4557   unsigned NumElems = VT.getVectorNumElements();
4558   SmallVector<int, 8> Mask;
4559   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4560     Mask.push_back(i);
4561     Mask.push_back(i + NumElems);
4562   }
4563   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4564 }
4565
4566 /// Returns a vector_shuffle node for an unpackh operation.
4567 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4568                           SDValue V2) {
4569   unsigned NumElems = VT.getVectorNumElements();
4570   SmallVector<int, 8> Mask;
4571   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4572     Mask.push_back(i + Half);
4573     Mask.push_back(i + NumElems + Half);
4574   }
4575   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4576 }
4577
4578 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4579 /// This produces a shuffle where the low element of V2 is swizzled into the
4580 /// zero/undef vector, landing at element Idx.
4581 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4582 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4583                                            bool IsZero,
4584                                            const X86Subtarget *Subtarget,
4585                                            SelectionDAG &DAG) {
4586   MVT VT = V2.getSimpleValueType();
4587   SDValue V1 = IsZero
4588     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4589   unsigned NumElems = VT.getVectorNumElements();
4590   SmallVector<int, 16> MaskVec;
4591   for (unsigned i = 0; i != NumElems; ++i)
4592     // If this is the insertion idx, put the low elt of V2 here.
4593     MaskVec.push_back(i == Idx ? NumElems : i);
4594   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4595 }
4596
4597 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4598 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4599 /// uses one source. Note that this will set IsUnary for shuffles which use a
4600 /// single input multiple times, and in those cases it will
4601 /// adjust the mask to only have indices within that single input.
4602 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4603 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4604                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4605   unsigned NumElems = VT.getVectorNumElements();
4606   SDValue ImmN;
4607
4608   IsUnary = false;
4609   bool IsFakeUnary = false;
4610   switch(N->getOpcode()) {
4611   case X86ISD::BLENDI:
4612     ImmN = N->getOperand(N->getNumOperands()-1);
4613     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4614     break;
4615   case X86ISD::SHUFP:
4616     ImmN = N->getOperand(N->getNumOperands()-1);
4617     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4618     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4619     break;
4620   case X86ISD::UNPCKH:
4621     DecodeUNPCKHMask(VT, Mask);
4622     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4623     break;
4624   case X86ISD::UNPCKL:
4625     DecodeUNPCKLMask(VT, Mask);
4626     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4627     break;
4628   case X86ISD::MOVHLPS:
4629     DecodeMOVHLPSMask(NumElems, Mask);
4630     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4631     break;
4632   case X86ISD::MOVLHPS:
4633     DecodeMOVLHPSMask(NumElems, Mask);
4634     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4635     break;
4636   case X86ISD::PALIGNR:
4637     ImmN = N->getOperand(N->getNumOperands()-1);
4638     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4639     break;
4640   case X86ISD::PSHUFD:
4641   case X86ISD::VPERMILPI:
4642     ImmN = N->getOperand(N->getNumOperands()-1);
4643     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4644     IsUnary = true;
4645     break;
4646   case X86ISD::PSHUFHW:
4647     ImmN = N->getOperand(N->getNumOperands()-1);
4648     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4649     IsUnary = true;
4650     break;
4651   case X86ISD::PSHUFLW:
4652     ImmN = N->getOperand(N->getNumOperands()-1);
4653     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4654     IsUnary = true;
4655     break;
4656   case X86ISD::PSHUFB: {
4657     IsUnary = true;
4658     SDValue MaskNode = N->getOperand(1);
4659     while (MaskNode->getOpcode() == ISD::BITCAST)
4660       MaskNode = MaskNode->getOperand(0);
4661
4662     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4663       // If we have a build-vector, then things are easy.
4664       MVT VT = MaskNode.getSimpleValueType();
4665       assert(VT.isVector() &&
4666              "Can't produce a non-vector with a build_vector!");
4667       if (!VT.isInteger())
4668         return false;
4669
4670       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4671
4672       SmallVector<uint64_t, 32> RawMask;
4673       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4674         SDValue Op = MaskNode->getOperand(i);
4675         if (Op->getOpcode() == ISD::UNDEF) {
4676           RawMask.push_back((uint64_t)SM_SentinelUndef);
4677           continue;
4678         }
4679         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4680         if (!CN)
4681           return false;
4682         APInt MaskElement = CN->getAPIntValue();
4683
4684         // We now have to decode the element which could be any integer size and
4685         // extract each byte of it.
4686         for (int j = 0; j < NumBytesPerElement; ++j) {
4687           // Note that this is x86 and so always little endian: the low byte is
4688           // the first byte of the mask.
4689           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4690           MaskElement = MaskElement.lshr(8);
4691         }
4692       }
4693       DecodePSHUFBMask(RawMask, Mask);
4694       break;
4695     }
4696
4697     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4698     if (!MaskLoad)
4699       return false;
4700
4701     SDValue Ptr = MaskLoad->getBasePtr();
4702     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4703         Ptr->getOpcode() == X86ISD::WrapperRIP)
4704       Ptr = Ptr->getOperand(0);
4705
4706     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4707     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4708       return false;
4709
4710     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4711       DecodePSHUFBMask(C, Mask);
4712       if (Mask.empty())
4713         return false;
4714       break;
4715     }
4716
4717     return false;
4718   }
4719   case X86ISD::VPERMI:
4720     ImmN = N->getOperand(N->getNumOperands()-1);
4721     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4722     IsUnary = true;
4723     break;
4724   case X86ISD::MOVSS:
4725   case X86ISD::MOVSD:
4726     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4727     break;
4728   case X86ISD::VPERM2X128:
4729     ImmN = N->getOperand(N->getNumOperands()-1);
4730     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4731     if (Mask.empty()) return false;
4732     // Mask only contains negative index if an element is zero.
4733     if (std::any_of(Mask.begin(), Mask.end(),
4734                     [](int M){ return M == SM_SentinelZero; }))
4735       return false;
4736     break;
4737   case X86ISD::MOVSLDUP:
4738     DecodeMOVSLDUPMask(VT, Mask);
4739     IsUnary = true;
4740     break;
4741   case X86ISD::MOVSHDUP:
4742     DecodeMOVSHDUPMask(VT, Mask);
4743     IsUnary = true;
4744     break;
4745   case X86ISD::MOVDDUP:
4746     DecodeMOVDDUPMask(VT, Mask);
4747     IsUnary = true;
4748     break;
4749   case X86ISD::MOVLHPD:
4750   case X86ISD::MOVLPD:
4751   case X86ISD::MOVLPS:
4752     // Not yet implemented
4753     return false;
4754   case X86ISD::VPERMV: {
4755     IsUnary = true;
4756     SDValue MaskNode = N->getOperand(0);
4757     while (MaskNode->getOpcode() == ISD::BITCAST)
4758       MaskNode = MaskNode->getOperand(0);
4759
4760     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4761     SmallVector<uint64_t, 32> RawMask;
4762     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4763       // If we have a build-vector, then things are easy.
4764       assert(MaskNode.getSimpleValueType().isInteger() &&
4765              MaskNode.getSimpleValueType().getVectorNumElements() ==
4766              VT.getVectorNumElements());
4767
4768       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4769         SDValue Op = MaskNode->getOperand(i);
4770         if (Op->getOpcode() == ISD::UNDEF)
4771           RawMask.push_back((uint64_t)SM_SentinelUndef);
4772         else if (isa<ConstantSDNode>(Op)) {
4773           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4774           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4775         } else
4776           return false;
4777       }
4778       DecodeVPERMVMask(RawMask, Mask);
4779       break;
4780     }
4781     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4782       unsigned NumEltsInMask = MaskNode->getNumOperands();
4783       MaskNode = MaskNode->getOperand(0);
4784       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4785       if (CN) {
4786         APInt MaskEltValue = CN->getAPIntValue();
4787         for (unsigned i = 0; i < NumEltsInMask; ++i)
4788           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4789         DecodeVPERMVMask(RawMask, Mask);
4790         break;
4791       }
4792       // It may be a scalar load
4793     }
4794
4795     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4796     if (!MaskLoad)
4797       return false;
4798
4799     SDValue Ptr = MaskLoad->getBasePtr();
4800     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4801         Ptr->getOpcode() == X86ISD::WrapperRIP)
4802       Ptr = Ptr->getOperand(0);
4803
4804     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4805     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4806       return false;
4807
4808     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4809     if (C) {
4810       DecodeVPERMVMask(C, VT, Mask);
4811       if (Mask.empty())
4812         return false;
4813       break;
4814     }
4815     return false;
4816   }
4817   case X86ISD::VPERMV3: {
4818     IsUnary = false;
4819     SDValue MaskNode = N->getOperand(1);
4820     while (MaskNode->getOpcode() == ISD::BITCAST)
4821       MaskNode = MaskNode->getOperand(1);
4822
4823     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4824       // If we have a build-vector, then things are easy.
4825       assert(MaskNode.getSimpleValueType().isInteger() &&
4826              MaskNode.getSimpleValueType().getVectorNumElements() ==
4827              VT.getVectorNumElements());
4828
4829       SmallVector<uint64_t, 32> RawMask;
4830       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4831
4832       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4833         SDValue Op = MaskNode->getOperand(i);
4834         if (Op->getOpcode() == ISD::UNDEF)
4835           RawMask.push_back((uint64_t)SM_SentinelUndef);
4836         else {
4837           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4838           if (!CN)
4839             return false;
4840           APInt MaskElement = CN->getAPIntValue();
4841           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4842         }
4843       }
4844       DecodeVPERMV3Mask(RawMask, Mask);
4845       break;
4846     }
4847
4848     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4849     if (!MaskLoad)
4850       return false;
4851
4852     SDValue Ptr = MaskLoad->getBasePtr();
4853     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4854         Ptr->getOpcode() == X86ISD::WrapperRIP)
4855       Ptr = Ptr->getOperand(0);
4856
4857     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4858     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4859       return false;
4860
4861     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4862     if (C) {
4863       DecodeVPERMV3Mask(C, VT, Mask);
4864       if (Mask.empty())
4865         return false;
4866       break;
4867     }
4868     return false;
4869   }
4870   default: llvm_unreachable("unknown target shuffle node");
4871   }
4872
4873   // If we have a fake unary shuffle, the shuffle mask is spread across two
4874   // inputs that are actually the same node. Re-map the mask to always point
4875   // into the first input.
4876   if (IsFakeUnary)
4877     for (int &M : Mask)
4878       if (M >= (int)Mask.size())
4879         M -= Mask.size();
4880
4881   return true;
4882 }
4883
4884 /// Returns the scalar element that will make up the ith
4885 /// element of the result of the vector shuffle.
4886 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4887                                    unsigned Depth) {
4888   if (Depth == 6)
4889     return SDValue();  // Limit search depth.
4890
4891   SDValue V = SDValue(N, 0);
4892   EVT VT = V.getValueType();
4893   unsigned Opcode = V.getOpcode();
4894
4895   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4896   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4897     int Elt = SV->getMaskElt(Index);
4898
4899     if (Elt < 0)
4900       return DAG.getUNDEF(VT.getVectorElementType());
4901
4902     unsigned NumElems = VT.getVectorNumElements();
4903     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4904                                          : SV->getOperand(1);
4905     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4906   }
4907
4908   // Recurse into target specific vector shuffles to find scalars.
4909   if (isTargetShuffle(Opcode)) {
4910     MVT ShufVT = V.getSimpleValueType();
4911     unsigned NumElems = ShufVT.getVectorNumElements();
4912     SmallVector<int, 16> ShuffleMask;
4913     bool IsUnary;
4914
4915     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4916       return SDValue();
4917
4918     int Elt = ShuffleMask[Index];
4919     if (Elt < 0)
4920       return DAG.getUNDEF(ShufVT.getVectorElementType());
4921
4922     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4923                                          : N->getOperand(1);
4924     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4925                                Depth+1);
4926   }
4927
4928   // Actual nodes that may contain scalar elements
4929   if (Opcode == ISD::BITCAST) {
4930     V = V.getOperand(0);
4931     EVT SrcVT = V.getValueType();
4932     unsigned NumElems = VT.getVectorNumElements();
4933
4934     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4935       return SDValue();
4936   }
4937
4938   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4939     return (Index == 0) ? V.getOperand(0)
4940                         : DAG.getUNDEF(VT.getVectorElementType());
4941
4942   if (V.getOpcode() == ISD::BUILD_VECTOR)
4943     return V.getOperand(Index);
4944
4945   return SDValue();
4946 }
4947
4948 /// Custom lower build_vector of v16i8.
4949 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4950                                        unsigned NumNonZero, unsigned NumZero,
4951                                        SelectionDAG &DAG,
4952                                        const X86Subtarget* Subtarget,
4953                                        const TargetLowering &TLI) {
4954   if (NumNonZero > 8)
4955     return SDValue();
4956
4957   SDLoc dl(Op);
4958   SDValue V;
4959   bool First = true;
4960
4961   // SSE4.1 - use PINSRB to insert each byte directly.
4962   if (Subtarget->hasSSE41()) {
4963     for (unsigned i = 0; i < 16; ++i) {
4964       bool isNonZero = (NonZeros & (1 << i)) != 0;
4965       if (isNonZero) {
4966         if (First) {
4967           if (NumZero)
4968             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4969           else
4970             V = DAG.getUNDEF(MVT::v16i8);
4971           First = false;
4972         }
4973         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4974                         MVT::v16i8, V, Op.getOperand(i),
4975                         DAG.getIntPtrConstant(i, dl));
4976       }
4977     }
4978
4979     return V;
4980   }
4981
4982   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4983   for (unsigned i = 0; i < 16; ++i) {
4984     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4985     if (ThisIsNonZero && First) {
4986       if (NumZero)
4987         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4988       else
4989         V = DAG.getUNDEF(MVT::v8i16);
4990       First = false;
4991     }
4992
4993     if ((i & 1) != 0) {
4994       SDValue ThisElt, LastElt;
4995       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4996       if (LastIsNonZero) {
4997         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4998                               MVT::i16, Op.getOperand(i-1));
4999       }
5000       if (ThisIsNonZero) {
5001         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5002         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5003                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5004         if (LastIsNonZero)
5005           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5006       } else
5007         ThisElt = LastElt;
5008
5009       if (ThisElt.getNode())
5010         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5011                         DAG.getIntPtrConstant(i/2, dl));
5012     }
5013   }
5014
5015   return DAG.getBitcast(MVT::v16i8, V);
5016 }
5017
5018 /// Custom lower build_vector of v8i16.
5019 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5020                                      unsigned NumNonZero, unsigned NumZero,
5021                                      SelectionDAG &DAG,
5022                                      const X86Subtarget* Subtarget,
5023                                      const TargetLowering &TLI) {
5024   if (NumNonZero > 4)
5025     return SDValue();
5026
5027   SDLoc dl(Op);
5028   SDValue V;
5029   bool First = true;
5030   for (unsigned i = 0; i < 8; ++i) {
5031     bool isNonZero = (NonZeros & (1 << i)) != 0;
5032     if (isNonZero) {
5033       if (First) {
5034         if (NumZero)
5035           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5036         else
5037           V = DAG.getUNDEF(MVT::v8i16);
5038         First = false;
5039       }
5040       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5041                       MVT::v8i16, V, Op.getOperand(i),
5042                       DAG.getIntPtrConstant(i, dl));
5043     }
5044   }
5045
5046   return V;
5047 }
5048
5049 /// Custom lower build_vector of v4i32 or v4f32.
5050 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5051                                      const X86Subtarget *Subtarget,
5052                                      const TargetLowering &TLI) {
5053   // Find all zeroable elements.
5054   std::bitset<4> Zeroable;
5055   for (int i=0; i < 4; ++i) {
5056     SDValue Elt = Op->getOperand(i);
5057     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5058   }
5059   assert(Zeroable.size() - Zeroable.count() > 1 &&
5060          "We expect at least two non-zero elements!");
5061
5062   // We only know how to deal with build_vector nodes where elements are either
5063   // zeroable or extract_vector_elt with constant index.
5064   SDValue FirstNonZero;
5065   unsigned FirstNonZeroIdx;
5066   for (unsigned i=0; i < 4; ++i) {
5067     if (Zeroable[i])
5068       continue;
5069     SDValue Elt = Op->getOperand(i);
5070     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5071         !isa<ConstantSDNode>(Elt.getOperand(1)))
5072       return SDValue();
5073     // Make sure that this node is extracting from a 128-bit vector.
5074     MVT VT = Elt.getOperand(0).getSimpleValueType();
5075     if (!VT.is128BitVector())
5076       return SDValue();
5077     if (!FirstNonZero.getNode()) {
5078       FirstNonZero = Elt;
5079       FirstNonZeroIdx = i;
5080     }
5081   }
5082
5083   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5084   SDValue V1 = FirstNonZero.getOperand(0);
5085   MVT VT = V1.getSimpleValueType();
5086
5087   // See if this build_vector can be lowered as a blend with zero.
5088   SDValue Elt;
5089   unsigned EltMaskIdx, EltIdx;
5090   int Mask[4];
5091   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5092     if (Zeroable[EltIdx]) {
5093       // The zero vector will be on the right hand side.
5094       Mask[EltIdx] = EltIdx+4;
5095       continue;
5096     }
5097
5098     Elt = Op->getOperand(EltIdx);
5099     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5100     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5101     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5102       break;
5103     Mask[EltIdx] = EltIdx;
5104   }
5105
5106   if (EltIdx == 4) {
5107     // Let the shuffle legalizer deal with blend operations.
5108     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5109     if (V1.getSimpleValueType() != VT)
5110       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5111     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5112   }
5113
5114   // See if we can lower this build_vector to a INSERTPS.
5115   if (!Subtarget->hasSSE41())
5116     return SDValue();
5117
5118   SDValue V2 = Elt.getOperand(0);
5119   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5120     V1 = SDValue();
5121
5122   bool CanFold = true;
5123   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5124     if (Zeroable[i])
5125       continue;
5126
5127     SDValue Current = Op->getOperand(i);
5128     SDValue SrcVector = Current->getOperand(0);
5129     if (!V1.getNode())
5130       V1 = SrcVector;
5131     CanFold = SrcVector == V1 &&
5132       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5133   }
5134
5135   if (!CanFold)
5136     return SDValue();
5137
5138   assert(V1.getNode() && "Expected at least two non-zero elements!");
5139   if (V1.getSimpleValueType() != MVT::v4f32)
5140     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5141   if (V2.getSimpleValueType() != MVT::v4f32)
5142     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5143
5144   // Ok, we can emit an INSERTPS instruction.
5145   unsigned ZMask = Zeroable.to_ulong();
5146
5147   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5148   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5149   SDLoc DL(Op);
5150   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5151                                DAG.getIntPtrConstant(InsertPSMask, DL));
5152   return DAG.getBitcast(VT, Result);
5153 }
5154
5155 /// Return a vector logical shift node.
5156 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5157                          unsigned NumBits, SelectionDAG &DAG,
5158                          const TargetLowering &TLI, SDLoc dl) {
5159   assert(VT.is128BitVector() && "Unknown type for VShift");
5160   MVT ShVT = MVT::v2i64;
5161   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5162   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5163   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5164   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5165   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5166   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5167 }
5168
5169 static SDValue
5170 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5171
5172   // Check if the scalar load can be widened into a vector load. And if
5173   // the address is "base + cst" see if the cst can be "absorbed" into
5174   // the shuffle mask.
5175   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5176     SDValue Ptr = LD->getBasePtr();
5177     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5178       return SDValue();
5179     EVT PVT = LD->getValueType(0);
5180     if (PVT != MVT::i32 && PVT != MVT::f32)
5181       return SDValue();
5182
5183     int FI = -1;
5184     int64_t Offset = 0;
5185     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5186       FI = FINode->getIndex();
5187       Offset = 0;
5188     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5189                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5190       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5191       Offset = Ptr.getConstantOperandVal(1);
5192       Ptr = Ptr.getOperand(0);
5193     } else {
5194       return SDValue();
5195     }
5196
5197     // FIXME: 256-bit vector instructions don't require a strict alignment,
5198     // improve this code to support it better.
5199     unsigned RequiredAlign = VT.getSizeInBits()/8;
5200     SDValue Chain = LD->getChain();
5201     // Make sure the stack object alignment is at least 16 or 32.
5202     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5203     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5204       if (MFI->isFixedObjectIndex(FI)) {
5205         // Can't change the alignment. FIXME: It's possible to compute
5206         // the exact stack offset and reference FI + adjust offset instead.
5207         // If someone *really* cares about this. That's the way to implement it.
5208         return SDValue();
5209       } else {
5210         MFI->setObjectAlignment(FI, RequiredAlign);
5211       }
5212     }
5213
5214     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5215     // Ptr + (Offset & ~15).
5216     if (Offset < 0)
5217       return SDValue();
5218     if ((Offset % RequiredAlign) & 3)
5219       return SDValue();
5220     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5221     if (StartOffset) {
5222       SDLoc DL(Ptr);
5223       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5224                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5225     }
5226
5227     int EltNo = (Offset - StartOffset) >> 2;
5228     unsigned NumElems = VT.getVectorNumElements();
5229
5230     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5231     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5232                              LD->getPointerInfo().getWithOffset(StartOffset),
5233                              false, false, false, 0);
5234
5235     SmallVector<int, 8> Mask(NumElems, EltNo);
5236
5237     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5238   }
5239
5240   return SDValue();
5241 }
5242
5243 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5244 /// elements can be replaced by a single large load which has the same value as
5245 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5246 ///
5247 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5248 ///
5249 /// FIXME: we'd also like to handle the case where the last elements are zero
5250 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5251 /// There's even a handy isZeroNode for that purpose.
5252 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5253                                         SDLoc &DL, SelectionDAG &DAG,
5254                                         bool isAfterLegalize) {
5255   unsigned NumElems = Elts.size();
5256
5257   LoadSDNode *LDBase = nullptr;
5258   unsigned LastLoadedElt = -1U;
5259
5260   // For each element in the initializer, see if we've found a load or an undef.
5261   // If we don't find an initial load element, or later load elements are
5262   // non-consecutive, bail out.
5263   for (unsigned i = 0; i < NumElems; ++i) {
5264     SDValue Elt = Elts[i];
5265     // Look through a bitcast.
5266     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5267       Elt = Elt.getOperand(0);
5268     if (!Elt.getNode() ||
5269         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5270       return SDValue();
5271     if (!LDBase) {
5272       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5273         return SDValue();
5274       LDBase = cast<LoadSDNode>(Elt.getNode());
5275       LastLoadedElt = i;
5276       continue;
5277     }
5278     if (Elt.getOpcode() == ISD::UNDEF)
5279       continue;
5280
5281     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5282     EVT LdVT = Elt.getValueType();
5283     // Each loaded element must be the correct fractional portion of the
5284     // requested vector load.
5285     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5286       return SDValue();
5287     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5288       return SDValue();
5289     LastLoadedElt = i;
5290   }
5291
5292   // If we have found an entire vector of loads and undefs, then return a large
5293   // load of the entire vector width starting at the base pointer.  If we found
5294   // consecutive loads for the low half, generate a vzext_load node.
5295   if (LastLoadedElt == NumElems - 1) {
5296     assert(LDBase && "Did not find base load for merging consecutive loads");
5297     EVT EltVT = LDBase->getValueType(0);
5298     // Ensure that the input vector size for the merged loads matches the
5299     // cumulative size of the input elements.
5300     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5301       return SDValue();
5302
5303     if (isAfterLegalize &&
5304         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5305       return SDValue();
5306
5307     SDValue NewLd = SDValue();
5308
5309     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5310                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5311                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5312                         LDBase->getAlignment());
5313
5314     if (LDBase->hasAnyUseOfValue(1)) {
5315       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5316                                      SDValue(LDBase, 1),
5317                                      SDValue(NewLd.getNode(), 1));
5318       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5319       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5320                              SDValue(NewLd.getNode(), 1));
5321     }
5322
5323     return NewLd;
5324   }
5325
5326   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5327   //of a v4i32 / v4f32. It's probably worth generalizing.
5328   EVT EltVT = VT.getVectorElementType();
5329   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5330       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5331     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5332     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5333     SDValue ResNode =
5334         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5335                                 LDBase->getPointerInfo(),
5336                                 LDBase->getAlignment(),
5337                                 false/*isVolatile*/, true/*ReadMem*/,
5338                                 false/*WriteMem*/);
5339
5340     // Make sure the newly-created LOAD is in the same position as LDBase in
5341     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5342     // update uses of LDBase's output chain to use the TokenFactor.
5343     if (LDBase->hasAnyUseOfValue(1)) {
5344       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5345                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5346       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5347       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5348                              SDValue(ResNode.getNode(), 1));
5349     }
5350
5351     return DAG.getBitcast(VT, ResNode);
5352   }
5353   return SDValue();
5354 }
5355
5356 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5357 /// to generate a splat value for the following cases:
5358 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5359 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5360 /// a scalar load, or a constant.
5361 /// The VBROADCAST node is returned when a pattern is found,
5362 /// or SDValue() otherwise.
5363 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5364                                     SelectionDAG &DAG) {
5365   // VBROADCAST requires AVX.
5366   // TODO: Splats could be generated for non-AVX CPUs using SSE
5367   // instructions, but there's less potential gain for only 128-bit vectors.
5368   if (!Subtarget->hasAVX())
5369     return SDValue();
5370
5371   MVT VT = Op.getSimpleValueType();
5372   SDLoc dl(Op);
5373
5374   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5375          "Unsupported vector type for broadcast.");
5376
5377   SDValue Ld;
5378   bool ConstSplatVal;
5379
5380   switch (Op.getOpcode()) {
5381     default:
5382       // Unknown pattern found.
5383       return SDValue();
5384
5385     case ISD::BUILD_VECTOR: {
5386       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5387       BitVector UndefElements;
5388       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5389
5390       // We need a splat of a single value to use broadcast, and it doesn't
5391       // make any sense if the value is only in one element of the vector.
5392       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5393         return SDValue();
5394
5395       Ld = Splat;
5396       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5397                        Ld.getOpcode() == ISD::ConstantFP);
5398
5399       // Make sure that all of the users of a non-constant load are from the
5400       // BUILD_VECTOR node.
5401       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5402         return SDValue();
5403       break;
5404     }
5405
5406     case ISD::VECTOR_SHUFFLE: {
5407       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5408
5409       // Shuffles must have a splat mask where the first element is
5410       // broadcasted.
5411       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5412         return SDValue();
5413
5414       SDValue Sc = Op.getOperand(0);
5415       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5416           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5417
5418         if (!Subtarget->hasInt256())
5419           return SDValue();
5420
5421         // Use the register form of the broadcast instruction available on AVX2.
5422         if (VT.getSizeInBits() >= 256)
5423           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5424         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5425       }
5426
5427       Ld = Sc.getOperand(0);
5428       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5429                        Ld.getOpcode() == ISD::ConstantFP);
5430
5431       // The scalar_to_vector node and the suspected
5432       // load node must have exactly one user.
5433       // Constants may have multiple users.
5434
5435       // AVX-512 has register version of the broadcast
5436       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5437         Ld.getValueType().getSizeInBits() >= 32;
5438       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5439           !hasRegVer))
5440         return SDValue();
5441       break;
5442     }
5443   }
5444
5445   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5446   bool IsGE256 = (VT.getSizeInBits() >= 256);
5447
5448   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5449   // instruction to save 8 or more bytes of constant pool data.
5450   // TODO: If multiple splats are generated to load the same constant,
5451   // it may be detrimental to overall size. There needs to be a way to detect
5452   // that condition to know if this is truly a size win.
5453   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5454
5455   // Handle broadcasting a single constant scalar from the constant pool
5456   // into a vector.
5457   // On Sandybridge (no AVX2), it is still better to load a constant vector
5458   // from the constant pool and not to broadcast it from a scalar.
5459   // But override that restriction when optimizing for size.
5460   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5461   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5462     EVT CVT = Ld.getValueType();
5463     assert(!CVT.isVector() && "Must not broadcast a vector type");
5464
5465     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5466     // For size optimization, also splat v2f64 and v2i64, and for size opt
5467     // with AVX2, also splat i8 and i16.
5468     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5469     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5470         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5471       const Constant *C = nullptr;
5472       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5473         C = CI->getConstantIntValue();
5474       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5475         C = CF->getConstantFPValue();
5476
5477       assert(C && "Invalid constant type");
5478
5479       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5480       SDValue CP =
5481           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5482       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5483       Ld = DAG.getLoad(
5484           CVT, dl, DAG.getEntryNode(), CP,
5485           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5486           false, false, Alignment);
5487
5488       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5489     }
5490   }
5491
5492   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5493
5494   // Handle AVX2 in-register broadcasts.
5495   if (!IsLoad && Subtarget->hasInt256() &&
5496       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5497     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5498
5499   // The scalar source must be a normal load.
5500   if (!IsLoad)
5501     return SDValue();
5502
5503   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5504       (Subtarget->hasVLX() && ScalarSize == 64))
5505     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5506
5507   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5508   // double since there is no vbroadcastsd xmm
5509   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5510     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5511       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5512   }
5513
5514   // Unsupported broadcast.
5515   return SDValue();
5516 }
5517
5518 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5519 /// underlying vector and index.
5520 ///
5521 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5522 /// index.
5523 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5524                                          SDValue ExtIdx) {
5525   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5526   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5527     return Idx;
5528
5529   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5530   // lowered this:
5531   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5532   // to:
5533   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5534   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5535   //                           undef)
5536   //                       Constant<0>)
5537   // In this case the vector is the extract_subvector expression and the index
5538   // is 2, as specified by the shuffle.
5539   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5540   SDValue ShuffleVec = SVOp->getOperand(0);
5541   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5542   assert(ShuffleVecVT.getVectorElementType() ==
5543          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5544
5545   int ShuffleIdx = SVOp->getMaskElt(Idx);
5546   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5547     ExtractedFromVec = ShuffleVec;
5548     return ShuffleIdx;
5549   }
5550   return Idx;
5551 }
5552
5553 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5554   MVT VT = Op.getSimpleValueType();
5555
5556   // Skip if insert_vec_elt is not supported.
5557   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5558   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5559     return SDValue();
5560
5561   SDLoc DL(Op);
5562   unsigned NumElems = Op.getNumOperands();
5563
5564   SDValue VecIn1;
5565   SDValue VecIn2;
5566   SmallVector<unsigned, 4> InsertIndices;
5567   SmallVector<int, 8> Mask(NumElems, -1);
5568
5569   for (unsigned i = 0; i != NumElems; ++i) {
5570     unsigned Opc = Op.getOperand(i).getOpcode();
5571
5572     if (Opc == ISD::UNDEF)
5573       continue;
5574
5575     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5576       // Quit if more than 1 elements need inserting.
5577       if (InsertIndices.size() > 1)
5578         return SDValue();
5579
5580       InsertIndices.push_back(i);
5581       continue;
5582     }
5583
5584     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5585     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5586     // Quit if non-constant index.
5587     if (!isa<ConstantSDNode>(ExtIdx))
5588       return SDValue();
5589     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5590
5591     // Quit if extracted from vector of different type.
5592     if (ExtractedFromVec.getValueType() != VT)
5593       return SDValue();
5594
5595     if (!VecIn1.getNode())
5596       VecIn1 = ExtractedFromVec;
5597     else if (VecIn1 != ExtractedFromVec) {
5598       if (!VecIn2.getNode())
5599         VecIn2 = ExtractedFromVec;
5600       else if (VecIn2 != ExtractedFromVec)
5601         // Quit if more than 2 vectors to shuffle
5602         return SDValue();
5603     }
5604
5605     if (ExtractedFromVec == VecIn1)
5606       Mask[i] = Idx;
5607     else if (ExtractedFromVec == VecIn2)
5608       Mask[i] = Idx + NumElems;
5609   }
5610
5611   if (!VecIn1.getNode())
5612     return SDValue();
5613
5614   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5615   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5616   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5617     unsigned Idx = InsertIndices[i];
5618     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5619                      DAG.getIntPtrConstant(Idx, DL));
5620   }
5621
5622   return NV;
5623 }
5624
5625 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5626   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5627          Op.getScalarValueSizeInBits() == 1 &&
5628          "Can not convert non-constant vector");
5629   uint64_t Immediate = 0;
5630   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5631     SDValue In = Op.getOperand(idx);
5632     if (In.getOpcode() != ISD::UNDEF)
5633       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5634   }
5635   SDLoc dl(Op);
5636   MVT VT =
5637    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5638   return DAG.getConstant(Immediate, dl, VT);
5639 }
5640 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5641 SDValue
5642 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5643
5644   MVT VT = Op.getSimpleValueType();
5645   assert((VT.getVectorElementType() == MVT::i1) &&
5646          "Unexpected type in LowerBUILD_VECTORvXi1!");
5647
5648   SDLoc dl(Op);
5649   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5650     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5651     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5652     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5653   }
5654
5655   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5656     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5657     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5658     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5659   }
5660
5661   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5662     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5663     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5664       return DAG.getBitcast(VT, Imm);
5665     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5666     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5667                         DAG.getIntPtrConstant(0, dl));
5668   }
5669
5670   // Vector has one or more non-const elements
5671   uint64_t Immediate = 0;
5672   SmallVector<unsigned, 16> NonConstIdx;
5673   bool IsSplat = true;
5674   bool HasConstElts = false;
5675   int SplatIdx = -1;
5676   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5677     SDValue In = Op.getOperand(idx);
5678     if (In.getOpcode() == ISD::UNDEF)
5679       continue;
5680     if (!isa<ConstantSDNode>(In))
5681       NonConstIdx.push_back(idx);
5682     else {
5683       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5684       HasConstElts = true;
5685     }
5686     if (SplatIdx == -1)
5687       SplatIdx = idx;
5688     else if (In != Op.getOperand(SplatIdx))
5689       IsSplat = false;
5690   }
5691
5692   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5693   if (IsSplat)
5694     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5695                        DAG.getConstant(1, dl, VT),
5696                        DAG.getConstant(0, dl, VT));
5697
5698   // insert elements one by one
5699   SDValue DstVec;
5700   SDValue Imm;
5701   if (Immediate) {
5702     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5703     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5704   }
5705   else if (HasConstElts)
5706     Imm = DAG.getConstant(0, dl, VT);
5707   else
5708     Imm = DAG.getUNDEF(VT);
5709   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5710     DstVec = DAG.getBitcast(VT, Imm);
5711   else {
5712     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5713     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5714                          DAG.getIntPtrConstant(0, dl));
5715   }
5716
5717   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5718     unsigned InsertIdx = NonConstIdx[i];
5719     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5720                          Op.getOperand(InsertIdx),
5721                          DAG.getIntPtrConstant(InsertIdx, dl));
5722   }
5723   return DstVec;
5724 }
5725
5726 /// \brief Return true if \p N implements a horizontal binop and return the
5727 /// operands for the horizontal binop into V0 and V1.
5728 ///
5729 /// This is a helper function of LowerToHorizontalOp().
5730 /// This function checks that the build_vector \p N in input implements a
5731 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5732 /// operation to match.
5733 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5734 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5735 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5736 /// arithmetic sub.
5737 ///
5738 /// This function only analyzes elements of \p N whose indices are
5739 /// in range [BaseIdx, LastIdx).
5740 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5741                               SelectionDAG &DAG,
5742                               unsigned BaseIdx, unsigned LastIdx,
5743                               SDValue &V0, SDValue &V1) {
5744   EVT VT = N->getValueType(0);
5745
5746   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5747   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5748          "Invalid Vector in input!");
5749
5750   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5751   bool CanFold = true;
5752   unsigned ExpectedVExtractIdx = BaseIdx;
5753   unsigned NumElts = LastIdx - BaseIdx;
5754   V0 = DAG.getUNDEF(VT);
5755   V1 = DAG.getUNDEF(VT);
5756
5757   // Check if N implements a horizontal binop.
5758   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5759     SDValue Op = N->getOperand(i + BaseIdx);
5760
5761     // Skip UNDEFs.
5762     if (Op->getOpcode() == ISD::UNDEF) {
5763       // Update the expected vector extract index.
5764       if (i * 2 == NumElts)
5765         ExpectedVExtractIdx = BaseIdx;
5766       ExpectedVExtractIdx += 2;
5767       continue;
5768     }
5769
5770     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5771
5772     if (!CanFold)
5773       break;
5774
5775     SDValue Op0 = Op.getOperand(0);
5776     SDValue Op1 = Op.getOperand(1);
5777
5778     // Try to match the following pattern:
5779     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5780     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5781         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5782         Op0.getOperand(0) == Op1.getOperand(0) &&
5783         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5784         isa<ConstantSDNode>(Op1.getOperand(1)));
5785     if (!CanFold)
5786       break;
5787
5788     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5789     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5790
5791     if (i * 2 < NumElts) {
5792       if (V0.getOpcode() == ISD::UNDEF) {
5793         V0 = Op0.getOperand(0);
5794         if (V0.getValueType() != VT)
5795           return false;
5796       }
5797     } else {
5798       if (V1.getOpcode() == ISD::UNDEF) {
5799         V1 = Op0.getOperand(0);
5800         if (V1.getValueType() != VT)
5801           return false;
5802       }
5803       if (i * 2 == NumElts)
5804         ExpectedVExtractIdx = BaseIdx;
5805     }
5806
5807     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5808     if (I0 == ExpectedVExtractIdx)
5809       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5810     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5811       // Try to match the following dag sequence:
5812       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5813       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5814     } else
5815       CanFold = false;
5816
5817     ExpectedVExtractIdx += 2;
5818   }
5819
5820   return CanFold;
5821 }
5822
5823 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5824 /// a concat_vector.
5825 ///
5826 /// This is a helper function of LowerToHorizontalOp().
5827 /// This function expects two 256-bit vectors called V0 and V1.
5828 /// At first, each vector is split into two separate 128-bit vectors.
5829 /// Then, the resulting 128-bit vectors are used to implement two
5830 /// horizontal binary operations.
5831 ///
5832 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5833 ///
5834 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5835 /// the two new horizontal binop.
5836 /// When Mode is set, the first horizontal binop dag node would take as input
5837 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5838 /// horizontal binop dag node would take as input the lower 128-bit of V1
5839 /// and the upper 128-bit of V1.
5840 ///   Example:
5841 ///     HADD V0_LO, V0_HI
5842 ///     HADD V1_LO, V1_HI
5843 ///
5844 /// Otherwise, the first horizontal binop dag node takes as input the lower
5845 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5846 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5847 ///   Example:
5848 ///     HADD V0_LO, V1_LO
5849 ///     HADD V0_HI, V1_HI
5850 ///
5851 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5852 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5853 /// the upper 128-bits of the result.
5854 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5855                                      SDLoc DL, SelectionDAG &DAG,
5856                                      unsigned X86Opcode, bool Mode,
5857                                      bool isUndefLO, bool isUndefHI) {
5858   EVT VT = V0.getValueType();
5859   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5860          "Invalid nodes in input!");
5861
5862   unsigned NumElts = VT.getVectorNumElements();
5863   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5864   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5865   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5866   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5867   EVT NewVT = V0_LO.getValueType();
5868
5869   SDValue LO = DAG.getUNDEF(NewVT);
5870   SDValue HI = DAG.getUNDEF(NewVT);
5871
5872   if (Mode) {
5873     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5874     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5875       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5876     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5877       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5878   } else {
5879     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5880     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5881                        V1_LO->getOpcode() != ISD::UNDEF))
5882       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5883
5884     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5885                        V1_HI->getOpcode() != ISD::UNDEF))
5886       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5887   }
5888
5889   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5890 }
5891
5892 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5893 /// node.
5894 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5895                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5896   MVT VT = BV->getSimpleValueType(0);
5897   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5898       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5899     return SDValue();
5900
5901   SDLoc DL(BV);
5902   unsigned NumElts = VT.getVectorNumElements();
5903   SDValue InVec0 = DAG.getUNDEF(VT);
5904   SDValue InVec1 = DAG.getUNDEF(VT);
5905
5906   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5907           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5908
5909   // Odd-numbered elements in the input build vector are obtained from
5910   // adding two integer/float elements.
5911   // Even-numbered elements in the input build vector are obtained from
5912   // subtracting two integer/float elements.
5913   unsigned ExpectedOpcode = ISD::FSUB;
5914   unsigned NextExpectedOpcode = ISD::FADD;
5915   bool AddFound = false;
5916   bool SubFound = false;
5917
5918   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5919     SDValue Op = BV->getOperand(i);
5920
5921     // Skip 'undef' values.
5922     unsigned Opcode = Op.getOpcode();
5923     if (Opcode == ISD::UNDEF) {
5924       std::swap(ExpectedOpcode, NextExpectedOpcode);
5925       continue;
5926     }
5927
5928     // Early exit if we found an unexpected opcode.
5929     if (Opcode != ExpectedOpcode)
5930       return SDValue();
5931
5932     SDValue Op0 = Op.getOperand(0);
5933     SDValue Op1 = Op.getOperand(1);
5934
5935     // Try to match the following pattern:
5936     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5937     // Early exit if we cannot match that sequence.
5938     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5939         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5940         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5941         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5942         Op0.getOperand(1) != Op1.getOperand(1))
5943       return SDValue();
5944
5945     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5946     if (I0 != i)
5947       return SDValue();
5948
5949     // We found a valid add/sub node. Update the information accordingly.
5950     if (i & 1)
5951       AddFound = true;
5952     else
5953       SubFound = true;
5954
5955     // Update InVec0 and InVec1.
5956     if (InVec0.getOpcode() == ISD::UNDEF) {
5957       InVec0 = Op0.getOperand(0);
5958       if (InVec0.getSimpleValueType() != VT)
5959         return SDValue();
5960     }
5961     if (InVec1.getOpcode() == ISD::UNDEF) {
5962       InVec1 = Op1.getOperand(0);
5963       if (InVec1.getSimpleValueType() != VT)
5964         return SDValue();
5965     }
5966
5967     // Make sure that operands in input to each add/sub node always
5968     // come from a same pair of vectors.
5969     if (InVec0 != Op0.getOperand(0)) {
5970       if (ExpectedOpcode == ISD::FSUB)
5971         return SDValue();
5972
5973       // FADD is commutable. Try to commute the operands
5974       // and then test again.
5975       std::swap(Op0, Op1);
5976       if (InVec0 != Op0.getOperand(0))
5977         return SDValue();
5978     }
5979
5980     if (InVec1 != Op1.getOperand(0))
5981       return SDValue();
5982
5983     // Update the pair of expected opcodes.
5984     std::swap(ExpectedOpcode, NextExpectedOpcode);
5985   }
5986
5987   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5988   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5989       InVec1.getOpcode() != ISD::UNDEF)
5990     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5991
5992   return SDValue();
5993 }
5994
5995 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5996 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5997                                    const X86Subtarget *Subtarget,
5998                                    SelectionDAG &DAG) {
5999   MVT VT = BV->getSimpleValueType(0);
6000   unsigned NumElts = VT.getVectorNumElements();
6001   unsigned NumUndefsLO = 0;
6002   unsigned NumUndefsHI = 0;
6003   unsigned Half = NumElts/2;
6004
6005   // Count the number of UNDEF operands in the build_vector in input.
6006   for (unsigned i = 0, e = Half; i != e; ++i)
6007     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6008       NumUndefsLO++;
6009
6010   for (unsigned i = Half, e = NumElts; i != e; ++i)
6011     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6012       NumUndefsHI++;
6013
6014   // Early exit if this is either a build_vector of all UNDEFs or all the
6015   // operands but one are UNDEF.
6016   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6017     return SDValue();
6018
6019   SDLoc DL(BV);
6020   SDValue InVec0, InVec1;
6021   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6022     // Try to match an SSE3 float HADD/HSUB.
6023     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6024       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6025
6026     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6027       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6028   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6029     // Try to match an SSSE3 integer HADD/HSUB.
6030     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6031       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6032
6033     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6034       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6035   }
6036
6037   if (!Subtarget->hasAVX())
6038     return SDValue();
6039
6040   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6041     // Try to match an AVX horizontal add/sub of packed single/double
6042     // precision floating point values from 256-bit vectors.
6043     SDValue InVec2, InVec3;
6044     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6045         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6046         ((InVec0.getOpcode() == ISD::UNDEF ||
6047           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6048         ((InVec1.getOpcode() == ISD::UNDEF ||
6049           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6050       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6051
6052     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6053         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6054         ((InVec0.getOpcode() == ISD::UNDEF ||
6055           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6056         ((InVec1.getOpcode() == ISD::UNDEF ||
6057           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6058       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6059   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6060     // Try to match an AVX2 horizontal add/sub of signed integers.
6061     SDValue InVec2, InVec3;
6062     unsigned X86Opcode;
6063     bool CanFold = true;
6064
6065     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6066         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6067         ((InVec0.getOpcode() == ISD::UNDEF ||
6068           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6069         ((InVec1.getOpcode() == ISD::UNDEF ||
6070           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6071       X86Opcode = X86ISD::HADD;
6072     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6073         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6074         ((InVec0.getOpcode() == ISD::UNDEF ||
6075           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6076         ((InVec1.getOpcode() == ISD::UNDEF ||
6077           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6078       X86Opcode = X86ISD::HSUB;
6079     else
6080       CanFold = false;
6081
6082     if (CanFold) {
6083       // Fold this build_vector into a single horizontal add/sub.
6084       // Do this only if the target has AVX2.
6085       if (Subtarget->hasAVX2())
6086         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6087
6088       // Do not try to expand this build_vector into a pair of horizontal
6089       // add/sub if we can emit a pair of scalar add/sub.
6090       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6091         return SDValue();
6092
6093       // Convert this build_vector into a pair of horizontal binop followed by
6094       // a concat vector.
6095       bool isUndefLO = NumUndefsLO == Half;
6096       bool isUndefHI = NumUndefsHI == Half;
6097       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6098                                    isUndefLO, isUndefHI);
6099     }
6100   }
6101
6102   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6103        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6104     unsigned X86Opcode;
6105     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6106       X86Opcode = X86ISD::HADD;
6107     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6108       X86Opcode = X86ISD::HSUB;
6109     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6110       X86Opcode = X86ISD::FHADD;
6111     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6112       X86Opcode = X86ISD::FHSUB;
6113     else
6114       return SDValue();
6115
6116     // Don't try to expand this build_vector into a pair of horizontal add/sub
6117     // if we can simply emit a pair of scalar add/sub.
6118     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6119       return SDValue();
6120
6121     // Convert this build_vector into two horizontal add/sub followed by
6122     // a concat vector.
6123     bool isUndefLO = NumUndefsLO == Half;
6124     bool isUndefHI = NumUndefsHI == Half;
6125     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6126                                  isUndefLO, isUndefHI);
6127   }
6128
6129   return SDValue();
6130 }
6131
6132 SDValue
6133 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6134   SDLoc dl(Op);
6135
6136   MVT VT = Op.getSimpleValueType();
6137   MVT ExtVT = VT.getVectorElementType();
6138   unsigned NumElems = Op.getNumOperands();
6139
6140   // Generate vectors for predicate vectors.
6141   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6142     return LowerBUILD_VECTORvXi1(Op, DAG);
6143
6144   // Vectors containing all zeros can be matched by pxor and xorps later
6145   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6146     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6147     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6148     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6149       return Op;
6150
6151     return getZeroVector(VT, Subtarget, DAG, dl);
6152   }
6153
6154   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6155   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6156   // vpcmpeqd on 256-bit vectors.
6157   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6158     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6159       return Op;
6160
6161     if (!VT.is512BitVector())
6162       return getOnesVector(VT, Subtarget, DAG, dl);
6163   }
6164
6165   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6166   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6167     return AddSub;
6168   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6169     return HorizontalOp;
6170   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6171     return Broadcast;
6172
6173   unsigned EVTBits = ExtVT.getSizeInBits();
6174
6175   unsigned NumZero  = 0;
6176   unsigned NumNonZero = 0;
6177   unsigned NonZeros = 0;
6178   bool IsAllConstants = true;
6179   SmallSet<SDValue, 8> Values;
6180   for (unsigned i = 0; i < NumElems; ++i) {
6181     SDValue Elt = Op.getOperand(i);
6182     if (Elt.getOpcode() == ISD::UNDEF)
6183       continue;
6184     Values.insert(Elt);
6185     if (Elt.getOpcode() != ISD::Constant &&
6186         Elt.getOpcode() != ISD::ConstantFP)
6187       IsAllConstants = false;
6188     if (X86::isZeroNode(Elt))
6189       NumZero++;
6190     else {
6191       NonZeros |= (1 << i);
6192       NumNonZero++;
6193     }
6194   }
6195
6196   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6197   if (NumNonZero == 0)
6198     return DAG.getUNDEF(VT);
6199
6200   // Special case for single non-zero, non-undef, element.
6201   if (NumNonZero == 1) {
6202     unsigned Idx = countTrailingZeros(NonZeros);
6203     SDValue Item = Op.getOperand(Idx);
6204
6205     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6206     // the value are obviously zero, truncate the value to i32 and do the
6207     // insertion that way.  Only do this if the value is non-constant or if the
6208     // value is a constant being inserted into element 0.  It is cheaper to do
6209     // a constant pool load than it is to do a movd + shuffle.
6210     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6211         (!IsAllConstants || Idx == 0)) {
6212       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6213         // Handle SSE only.
6214         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6215         MVT VecVT = MVT::v4i32;
6216
6217         // Truncate the value (which may itself be a constant) to i32, and
6218         // convert it to a vector with movd (S2V+shuffle to zero extend).
6219         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6220         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6221         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6222                                       Item, Idx * 2, true, Subtarget, DAG));
6223       }
6224     }
6225
6226     // If we have a constant or non-constant insertion into the low element of
6227     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6228     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6229     // depending on what the source datatype is.
6230     if (Idx == 0) {
6231       if (NumZero == 0)
6232         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6233
6234       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6235           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6236         if (VT.is512BitVector()) {
6237           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6238           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6239                              Item, DAG.getIntPtrConstant(0, dl));
6240         }
6241         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6242                "Expected an SSE value type!");
6243         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6244         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6245         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6246       }
6247
6248       // We can't directly insert an i8 or i16 into a vector, so zero extend
6249       // it to i32 first.
6250       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6251         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6252         if (VT.is256BitVector()) {
6253           if (Subtarget->hasAVX()) {
6254             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6255             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6256           } else {
6257             // Without AVX, we need to extend to a 128-bit vector and then
6258             // insert into the 256-bit vector.
6259             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6260             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6261             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6262           }
6263         } else {
6264           assert(VT.is128BitVector() && "Expected an SSE value type!");
6265           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6266           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6267         }
6268         return DAG.getBitcast(VT, Item);
6269       }
6270     }
6271
6272     // Is it a vector logical left shift?
6273     if (NumElems == 2 && Idx == 1 &&
6274         X86::isZeroNode(Op.getOperand(0)) &&
6275         !X86::isZeroNode(Op.getOperand(1))) {
6276       unsigned NumBits = VT.getSizeInBits();
6277       return getVShift(true, VT,
6278                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6279                                    VT, Op.getOperand(1)),
6280                        NumBits/2, DAG, *this, dl);
6281     }
6282
6283     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6284       return SDValue();
6285
6286     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6287     // is a non-constant being inserted into an element other than the low one,
6288     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6289     // movd/movss) to move this into the low element, then shuffle it into
6290     // place.
6291     if (EVTBits == 32) {
6292       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6293       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6294     }
6295   }
6296
6297   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6298   if (Values.size() == 1) {
6299     if (EVTBits == 32) {
6300       // Instead of a shuffle like this:
6301       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6302       // Check if it's possible to issue this instead.
6303       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6304       unsigned Idx = countTrailingZeros(NonZeros);
6305       SDValue Item = Op.getOperand(Idx);
6306       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6307         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6308     }
6309     return SDValue();
6310   }
6311
6312   // A vector full of immediates; various special cases are already
6313   // handled, so this is best done with a single constant-pool load.
6314   if (IsAllConstants)
6315     return SDValue();
6316
6317   // For AVX-length vectors, see if we can use a vector load to get all of the
6318   // elements, otherwise build the individual 128-bit pieces and use
6319   // shuffles to put them in place.
6320   if (VT.is256BitVector() || VT.is512BitVector()) {
6321     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6322
6323     // Check for a build vector of consecutive loads.
6324     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6325       return LD;
6326
6327     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6328
6329     // Build both the lower and upper subvector.
6330     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6331                                 makeArrayRef(&V[0], NumElems/2));
6332     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6333                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6334
6335     // Recreate the wider vector with the lower and upper part.
6336     if (VT.is256BitVector())
6337       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6338     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6339   }
6340
6341   // Let legalizer expand 2-wide build_vectors.
6342   if (EVTBits == 64) {
6343     if (NumNonZero == 1) {
6344       // One half is zero or undef.
6345       unsigned Idx = countTrailingZeros(NonZeros);
6346       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6347                                  Op.getOperand(Idx));
6348       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6349     }
6350     return SDValue();
6351   }
6352
6353   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6354   if (EVTBits == 8 && NumElems == 16)
6355     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6356                                         Subtarget, *this))
6357       return V;
6358
6359   if (EVTBits == 16 && NumElems == 8)
6360     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6361                                       Subtarget, *this))
6362       return V;
6363
6364   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6365   if (EVTBits == 32 && NumElems == 4)
6366     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6367       return V;
6368
6369   // If element VT is == 32 bits, turn it into a number of shuffles.
6370   SmallVector<SDValue, 8> V(NumElems);
6371   if (NumElems == 4 && NumZero > 0) {
6372     for (unsigned i = 0; i < 4; ++i) {
6373       bool isZero = !(NonZeros & (1 << i));
6374       if (isZero)
6375         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6376       else
6377         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6378     }
6379
6380     for (unsigned i = 0; i < 2; ++i) {
6381       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6382         default: break;
6383         case 0:
6384           V[i] = V[i*2];  // Must be a zero vector.
6385           break;
6386         case 1:
6387           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6388           break;
6389         case 2:
6390           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6391           break;
6392         case 3:
6393           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6394           break;
6395       }
6396     }
6397
6398     bool Reverse1 = (NonZeros & 0x3) == 2;
6399     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6400     int MaskVec[] = {
6401       Reverse1 ? 1 : 0,
6402       Reverse1 ? 0 : 1,
6403       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6404       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6405     };
6406     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6407   }
6408
6409   if (Values.size() > 1 && VT.is128BitVector()) {
6410     // Check for a build vector of consecutive loads.
6411     for (unsigned i = 0; i < NumElems; ++i)
6412       V[i] = Op.getOperand(i);
6413
6414     // Check for elements which are consecutive loads.
6415     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6416       return LD;
6417
6418     // Check for a build vector from mostly shuffle plus few inserting.
6419     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6420       return Sh;
6421
6422     // For SSE 4.1, use insertps to put the high elements into the low element.
6423     if (Subtarget->hasSSE41()) {
6424       SDValue Result;
6425       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6426         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6427       else
6428         Result = DAG.getUNDEF(VT);
6429
6430       for (unsigned i = 1; i < NumElems; ++i) {
6431         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6432         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6433                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6434       }
6435       return Result;
6436     }
6437
6438     // Otherwise, expand into a number of unpckl*, start by extending each of
6439     // our (non-undef) elements to the full vector width with the element in the
6440     // bottom slot of the vector (which generates no code for SSE).
6441     for (unsigned i = 0; i < NumElems; ++i) {
6442       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6443         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6444       else
6445         V[i] = DAG.getUNDEF(VT);
6446     }
6447
6448     // Next, we iteratively mix elements, e.g. for v4f32:
6449     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6450     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6451     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6452     unsigned EltStride = NumElems >> 1;
6453     while (EltStride != 0) {
6454       for (unsigned i = 0; i < EltStride; ++i) {
6455         // If V[i+EltStride] is undef and this is the first round of mixing,
6456         // then it is safe to just drop this shuffle: V[i] is already in the
6457         // right place, the one element (since it's the first round) being
6458         // inserted as undef can be dropped.  This isn't safe for successive
6459         // rounds because they will permute elements within both vectors.
6460         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6461             EltStride == NumElems/2)
6462           continue;
6463
6464         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6465       }
6466       EltStride >>= 1;
6467     }
6468     return V[0];
6469   }
6470   return SDValue();
6471 }
6472
6473 // 256-bit AVX can use the vinsertf128 instruction
6474 // to create 256-bit vectors from two other 128-bit ones.
6475 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6476   SDLoc dl(Op);
6477   MVT ResVT = Op.getSimpleValueType();
6478
6479   assert((ResVT.is256BitVector() ||
6480           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6481
6482   SDValue V1 = Op.getOperand(0);
6483   SDValue V2 = Op.getOperand(1);
6484   unsigned NumElems = ResVT.getVectorNumElements();
6485   if (ResVT.is256BitVector())
6486     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6487
6488   if (Op.getNumOperands() == 4) {
6489     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6490                                   ResVT.getVectorNumElements()/2);
6491     SDValue V3 = Op.getOperand(2);
6492     SDValue V4 = Op.getOperand(3);
6493     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6494       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6495   }
6496   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6497 }
6498
6499 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6500                                        const X86Subtarget *Subtarget,
6501                                        SelectionDAG & DAG) {
6502   SDLoc dl(Op);
6503   MVT ResVT = Op.getSimpleValueType();
6504   unsigned NumOfOperands = Op.getNumOperands();
6505
6506   assert(isPowerOf2_32(NumOfOperands) &&
6507          "Unexpected number of operands in CONCAT_VECTORS");
6508
6509   if (NumOfOperands > 2) {
6510     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6511                                   ResVT.getVectorNumElements()/2);
6512     SmallVector<SDValue, 2> Ops;
6513     for (unsigned i = 0; i < NumOfOperands/2; i++)
6514       Ops.push_back(Op.getOperand(i));
6515     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6516     Ops.clear();
6517     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6518       Ops.push_back(Op.getOperand(i));
6519     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6520     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6521   }
6522
6523   SDValue V1 = Op.getOperand(0);
6524   SDValue V2 = Op.getOperand(1);
6525   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6526   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6527
6528   if (IsZeroV1 && IsZeroV2)
6529     return getZeroVector(ResVT, Subtarget, DAG, dl);
6530
6531   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6532   SDValue Undef = DAG.getUNDEF(ResVT);
6533   unsigned NumElems = ResVT.getVectorNumElements();
6534   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6535
6536   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6537   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6538   if (IsZeroV1)
6539     return V2;
6540
6541   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6542   // Zero the upper bits of V1
6543   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6544   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6545   if (IsZeroV2)
6546     return V1;
6547   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6548 }
6549
6550 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6551                                    const X86Subtarget *Subtarget,
6552                                    SelectionDAG &DAG) {
6553   MVT VT = Op.getSimpleValueType();
6554   if (VT.getVectorElementType() == MVT::i1)
6555     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6556
6557   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6558          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6559           Op.getNumOperands() == 4)));
6560
6561   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6562   // from two other 128-bit ones.
6563
6564   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6565   return LowerAVXCONCAT_VECTORS(Op, DAG);
6566 }
6567
6568 //===----------------------------------------------------------------------===//
6569 // Vector shuffle lowering
6570 //
6571 // This is an experimental code path for lowering vector shuffles on x86. It is
6572 // designed to handle arbitrary vector shuffles and blends, gracefully
6573 // degrading performance as necessary. It works hard to recognize idiomatic
6574 // shuffles and lower them to optimal instruction patterns without leaving
6575 // a framework that allows reasonably efficient handling of all vector shuffle
6576 // patterns.
6577 //===----------------------------------------------------------------------===//
6578
6579 /// \brief Tiny helper function to identify a no-op mask.
6580 ///
6581 /// This is a somewhat boring predicate function. It checks whether the mask
6582 /// array input, which is assumed to be a single-input shuffle mask of the kind
6583 /// used by the X86 shuffle instructions (not a fully general
6584 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6585 /// in-place shuffle are 'no-op's.
6586 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6587   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6588     if (Mask[i] != -1 && Mask[i] != i)
6589       return false;
6590   return true;
6591 }
6592
6593 /// \brief Helper function to classify a mask as a single-input mask.
6594 ///
6595 /// This isn't a generic single-input test because in the vector shuffle
6596 /// lowering we canonicalize single inputs to be the first input operand. This
6597 /// means we can more quickly test for a single input by only checking whether
6598 /// an input from the second operand exists. We also assume that the size of
6599 /// mask corresponds to the size of the input vectors which isn't true in the
6600 /// fully general case.
6601 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6602   for (int M : Mask)
6603     if (M >= (int)Mask.size())
6604       return false;
6605   return true;
6606 }
6607
6608 /// \brief Test whether there are elements crossing 128-bit lanes in this
6609 /// shuffle mask.
6610 ///
6611 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6612 /// and we routinely test for these.
6613 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6614   int LaneSize = 128 / VT.getScalarSizeInBits();
6615   int Size = Mask.size();
6616   for (int i = 0; i < Size; ++i)
6617     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6618       return true;
6619   return false;
6620 }
6621
6622 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6623 ///
6624 /// This checks a shuffle mask to see if it is performing the same
6625 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6626 /// that it is also not lane-crossing. It may however involve a blend from the
6627 /// same lane of a second vector.
6628 ///
6629 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6630 /// non-trivial to compute in the face of undef lanes. The representation is
6631 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6632 /// entries from both V1 and V2 inputs to the wider mask.
6633 static bool
6634 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6635                                 SmallVectorImpl<int> &RepeatedMask) {
6636   int LaneSize = 128 / VT.getScalarSizeInBits();
6637   RepeatedMask.resize(LaneSize, -1);
6638   int Size = Mask.size();
6639   for (int i = 0; i < Size; ++i) {
6640     if (Mask[i] < 0)
6641       continue;
6642     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6643       // This entry crosses lanes, so there is no way to model this shuffle.
6644       return false;
6645
6646     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6647     if (RepeatedMask[i % LaneSize] == -1)
6648       // This is the first non-undef entry in this slot of a 128-bit lane.
6649       RepeatedMask[i % LaneSize] =
6650           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6651     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6652       // Found a mismatch with the repeated mask.
6653       return false;
6654   }
6655   return true;
6656 }
6657
6658 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6659 /// arguments.
6660 ///
6661 /// This is a fast way to test a shuffle mask against a fixed pattern:
6662 ///
6663 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6664 ///
6665 /// It returns true if the mask is exactly as wide as the argument list, and
6666 /// each element of the mask is either -1 (signifying undef) or the value given
6667 /// in the argument.
6668 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6669                                 ArrayRef<int> ExpectedMask) {
6670   if (Mask.size() != ExpectedMask.size())
6671     return false;
6672
6673   int Size = Mask.size();
6674
6675   // If the values are build vectors, we can look through them to find
6676   // equivalent inputs that make the shuffles equivalent.
6677   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6678   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6679
6680   for (int i = 0; i < Size; ++i)
6681     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6682       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6683       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6684       if (!MaskBV || !ExpectedBV ||
6685           MaskBV->getOperand(Mask[i] % Size) !=
6686               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6687         return false;
6688     }
6689
6690   return true;
6691 }
6692
6693 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6694 ///
6695 /// This helper function produces an 8-bit shuffle immediate corresponding to
6696 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6697 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6698 /// example.
6699 ///
6700 /// NB: We rely heavily on "undef" masks preserving the input lane.
6701 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6702                                           SelectionDAG &DAG) {
6703   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6704   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6705   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6706   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6707   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6708
6709   unsigned Imm = 0;
6710   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6711   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6712   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6713   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6714   return DAG.getConstant(Imm, DL, MVT::i8);
6715 }
6716
6717 /// \brief Compute whether each element of a shuffle is zeroable.
6718 ///
6719 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6720 /// Either it is an undef element in the shuffle mask, the element of the input
6721 /// referenced is undef, or the element of the input referenced is known to be
6722 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6723 /// as many lanes with this technique as possible to simplify the remaining
6724 /// shuffle.
6725 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6726                                                      SDValue V1, SDValue V2) {
6727   SmallBitVector Zeroable(Mask.size(), false);
6728
6729   while (V1.getOpcode() == ISD::BITCAST)
6730     V1 = V1->getOperand(0);
6731   while (V2.getOpcode() == ISD::BITCAST)
6732     V2 = V2->getOperand(0);
6733
6734   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6735   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6736
6737   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6738     int M = Mask[i];
6739     // Handle the easy cases.
6740     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6741       Zeroable[i] = true;
6742       continue;
6743     }
6744
6745     // If this is an index into a build_vector node (which has the same number
6746     // of elements), dig out the input value and use it.
6747     SDValue V = M < Size ? V1 : V2;
6748     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6749       continue;
6750
6751     SDValue Input = V.getOperand(M % Size);
6752     // The UNDEF opcode check really should be dead code here, but not quite
6753     // worth asserting on (it isn't invalid, just unexpected).
6754     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6755       Zeroable[i] = true;
6756   }
6757
6758   return Zeroable;
6759 }
6760
6761 // X86 has dedicated unpack instructions that can handle specific blend
6762 // operations: UNPCKH and UNPCKL.
6763 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6764                                            SDValue V1, SDValue V2,
6765                                            SelectionDAG &DAG) {
6766   int NumElts = VT.getVectorNumElements();
6767   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6768   SmallVector<int, 8> Unpckl;
6769   SmallVector<int, 8> Unpckh;
6770
6771   for (int i = 0; i < NumElts; ++i) {
6772     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6773     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6774     int HiPos = LoPos + NumEltsInLane / 2;
6775     Unpckl.push_back(LoPos);
6776     Unpckh.push_back(HiPos);
6777   }
6778
6779   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6780     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6781   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6782     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6783
6784   // Commute and try again.
6785   ShuffleVectorSDNode::commuteMask(Unpckl);
6786   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6787     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6788
6789   ShuffleVectorSDNode::commuteMask(Unpckh);
6790   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6791     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6792
6793   return SDValue();
6794 }
6795
6796 /// \brief Try to emit a bitmask instruction for a shuffle.
6797 ///
6798 /// This handles cases where we can model a blend exactly as a bitmask due to
6799 /// one of the inputs being zeroable.
6800 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6801                                            SDValue V2, ArrayRef<int> Mask,
6802                                            SelectionDAG &DAG) {
6803   MVT EltVT = VT.getVectorElementType();
6804   int NumEltBits = EltVT.getSizeInBits();
6805   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6806   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6807   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6808                                     IntEltVT);
6809   if (EltVT.isFloatingPoint()) {
6810     Zero = DAG.getBitcast(EltVT, Zero);
6811     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6812   }
6813   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6814   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6815   SDValue V;
6816   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6817     if (Zeroable[i])
6818       continue;
6819     if (Mask[i] % Size != i)
6820       return SDValue(); // Not a blend.
6821     if (!V)
6822       V = Mask[i] < Size ? V1 : V2;
6823     else if (V != (Mask[i] < Size ? V1 : V2))
6824       return SDValue(); // Can only let one input through the mask.
6825
6826     VMaskOps[i] = AllOnes;
6827   }
6828   if (!V)
6829     return SDValue(); // No non-zeroable elements!
6830
6831   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6832   V = DAG.getNode(VT.isFloatingPoint()
6833                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6834                   DL, VT, V, VMask);
6835   return V;
6836 }
6837
6838 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6839 ///
6840 /// This is used as a fallback approach when first class blend instructions are
6841 /// unavailable. Currently it is only suitable for integer vectors, but could
6842 /// be generalized for floating point vectors if desirable.
6843 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6844                                             SDValue V2, ArrayRef<int> Mask,
6845                                             SelectionDAG &DAG) {
6846   assert(VT.isInteger() && "Only supports integer vector types!");
6847   MVT EltVT = VT.getVectorElementType();
6848   int NumEltBits = EltVT.getSizeInBits();
6849   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6850   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6851                                     EltVT);
6852   SmallVector<SDValue, 16> MaskOps;
6853   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6854     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6855       return SDValue(); // Shuffled input!
6856     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6857   }
6858
6859   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6860   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6861   // We have to cast V2 around.
6862   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6863   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6864                                       DAG.getBitcast(MaskVT, V1Mask),
6865                                       DAG.getBitcast(MaskVT, V2)));
6866   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6867 }
6868
6869 /// \brief Try to emit a blend instruction for a shuffle.
6870 ///
6871 /// This doesn't do any checks for the availability of instructions for blending
6872 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6873 /// be matched in the backend with the type given. What it does check for is
6874 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6875 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6876                                          SDValue V2, ArrayRef<int> Original,
6877                                          const X86Subtarget *Subtarget,
6878                                          SelectionDAG &DAG) {
6879   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6880   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6881   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6882   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6883   bool ForceV1Zero = false, ForceV2Zero = false;
6884
6885   // Attempt to generate the binary blend mask. If an input is zero then
6886   // we can use any lane.
6887   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6888   unsigned BlendMask = 0;
6889   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6890     int M = Mask[i];
6891     if (M < 0)
6892       continue;
6893     if (M == i)
6894       continue;
6895     if (M == i + Size) {
6896       BlendMask |= 1u << i;
6897       continue;
6898     }
6899     if (Zeroable[i]) {
6900       if (V1IsZero) {
6901         ForceV1Zero = true;
6902         Mask[i] = i;
6903         continue;
6904       }
6905       if (V2IsZero) {
6906         ForceV2Zero = true;
6907         BlendMask |= 1u << i;
6908         Mask[i] = i + Size;
6909         continue;
6910       }
6911     }
6912     return SDValue(); // Shuffled input!
6913   }
6914
6915   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
6916   if (ForceV1Zero)
6917     V1 = getZeroVector(VT, Subtarget, DAG, DL);
6918   if (ForceV2Zero)
6919     V2 = getZeroVector(VT, Subtarget, DAG, DL);
6920
6921   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
6922     unsigned ScaledMask = 0;
6923     for (int i = 0; i != Size; ++i)
6924       if (BlendMask & (1u << i))
6925         for (int j = 0; j != Scale; ++j)
6926           ScaledMask |= 1u << (i * Scale + j);
6927     return ScaledMask;
6928   };
6929
6930   switch (VT.SimpleTy) {
6931   case MVT::v2f64:
6932   case MVT::v4f32:
6933   case MVT::v4f64:
6934   case MVT::v8f32:
6935     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6936                        DAG.getConstant(BlendMask, DL, MVT::i8));
6937
6938   case MVT::v4i64:
6939   case MVT::v8i32:
6940     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6941     // FALLTHROUGH
6942   case MVT::v2i64:
6943   case MVT::v4i32:
6944     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6945     // that instruction.
6946     if (Subtarget->hasAVX2()) {
6947       // Scale the blend by the number of 32-bit dwords per element.
6948       int Scale =  VT.getScalarSizeInBits() / 32;
6949       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6950       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6951       V1 = DAG.getBitcast(BlendVT, V1);
6952       V2 = DAG.getBitcast(BlendVT, V2);
6953       return DAG.getBitcast(
6954           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6955                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6956     }
6957     // FALLTHROUGH
6958   case MVT::v8i16: {
6959     // For integer shuffles we need to expand the mask and cast the inputs to
6960     // v8i16s prior to blending.
6961     int Scale = 8 / VT.getVectorNumElements();
6962     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6963     V1 = DAG.getBitcast(MVT::v8i16, V1);
6964     V2 = DAG.getBitcast(MVT::v8i16, V2);
6965     return DAG.getBitcast(VT,
6966                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6967                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6968   }
6969
6970   case MVT::v16i16: {
6971     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6972     SmallVector<int, 8> RepeatedMask;
6973     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6974       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6975       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6976       BlendMask = 0;
6977       for (int i = 0; i < 8; ++i)
6978         if (RepeatedMask[i] >= 16)
6979           BlendMask |= 1u << i;
6980       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6981                          DAG.getConstant(BlendMask, DL, MVT::i8));
6982     }
6983   }
6984     // FALLTHROUGH
6985   case MVT::v16i8:
6986   case MVT::v32i8: {
6987     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
6988            "256-bit byte-blends require AVX2 support!");
6989
6990     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6991     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6992       return Masked;
6993
6994     // Scale the blend by the number of bytes per element.
6995     int Scale = VT.getScalarSizeInBits() / 8;
6996
6997     // This form of blend is always done on bytes. Compute the byte vector
6998     // type.
6999     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7000
7001     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7002     // mix of LLVM's code generator and the x86 backend. We tell the code
7003     // generator that boolean values in the elements of an x86 vector register
7004     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7005     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7006     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7007     // of the element (the remaining are ignored) and 0 in that high bit would
7008     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7009     // the LLVM model for boolean values in vector elements gets the relevant
7010     // bit set, it is set backwards and over constrained relative to x86's
7011     // actual model.
7012     SmallVector<SDValue, 32> VSELECTMask;
7013     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7014       for (int j = 0; j < Scale; ++j)
7015         VSELECTMask.push_back(
7016             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7017                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7018                                           MVT::i8));
7019
7020     V1 = DAG.getBitcast(BlendVT, V1);
7021     V2 = DAG.getBitcast(BlendVT, V2);
7022     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7023                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7024                                                       BlendVT, VSELECTMask),
7025                                           V1, V2));
7026   }
7027
7028   default:
7029     llvm_unreachable("Not a supported integer vector type!");
7030   }
7031 }
7032
7033 /// \brief Try to lower as a blend of elements from two inputs followed by
7034 /// a single-input permutation.
7035 ///
7036 /// This matches the pattern where we can blend elements from two inputs and
7037 /// then reduce the shuffle to a single-input permutation.
7038 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7039                                                    SDValue V2,
7040                                                    ArrayRef<int> Mask,
7041                                                    SelectionDAG &DAG) {
7042   // We build up the blend mask while checking whether a blend is a viable way
7043   // to reduce the shuffle.
7044   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7045   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7046
7047   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7048     if (Mask[i] < 0)
7049       continue;
7050
7051     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7052
7053     if (BlendMask[Mask[i] % Size] == -1)
7054       BlendMask[Mask[i] % Size] = Mask[i];
7055     else if (BlendMask[Mask[i] % Size] != Mask[i])
7056       return SDValue(); // Can't blend in the needed input!
7057
7058     PermuteMask[i] = Mask[i] % Size;
7059   }
7060
7061   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7062   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7063 }
7064
7065 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7066 /// blends and permutes.
7067 ///
7068 /// This matches the extremely common pattern for handling combined
7069 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7070 /// operations. It will try to pick the best arrangement of shuffles and
7071 /// blends.
7072 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7073                                                           SDValue V1,
7074                                                           SDValue V2,
7075                                                           ArrayRef<int> Mask,
7076                                                           SelectionDAG &DAG) {
7077   // Shuffle the input elements into the desired positions in V1 and V2 and
7078   // blend them together.
7079   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7080   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7081   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7082   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7083     if (Mask[i] >= 0 && Mask[i] < Size) {
7084       V1Mask[i] = Mask[i];
7085       BlendMask[i] = i;
7086     } else if (Mask[i] >= Size) {
7087       V2Mask[i] = Mask[i] - Size;
7088       BlendMask[i] = i + Size;
7089     }
7090
7091   // Try to lower with the simpler initial blend strategy unless one of the
7092   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7093   // shuffle may be able to fold with a load or other benefit. However, when
7094   // we'll have to do 2x as many shuffles in order to achieve this, blending
7095   // first is a better strategy.
7096   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7097     if (SDValue BlendPerm =
7098             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7099       return BlendPerm;
7100
7101   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7102   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7103   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7104 }
7105
7106 /// \brief Try to lower a vector shuffle as a byte rotation.
7107 ///
7108 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7109 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7110 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7111 /// try to generically lower a vector shuffle through such an pattern. It
7112 /// does not check for the profitability of lowering either as PALIGNR or
7113 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7114 /// This matches shuffle vectors that look like:
7115 ///
7116 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7117 ///
7118 /// Essentially it concatenates V1 and V2, shifts right by some number of
7119 /// elements, and takes the low elements as the result. Note that while this is
7120 /// specified as a *right shift* because x86 is little-endian, it is a *left
7121 /// rotate* of the vector lanes.
7122 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7123                                               SDValue V2,
7124                                               ArrayRef<int> Mask,
7125                                               const X86Subtarget *Subtarget,
7126                                               SelectionDAG &DAG) {
7127   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7128
7129   int NumElts = Mask.size();
7130   int NumLanes = VT.getSizeInBits() / 128;
7131   int NumLaneElts = NumElts / NumLanes;
7132
7133   // We need to detect various ways of spelling a rotation:
7134   //   [11, 12, 13, 14, 15,  0,  1,  2]
7135   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7136   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7137   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7138   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7139   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7140   int Rotation = 0;
7141   SDValue Lo, Hi;
7142   for (int l = 0; l < NumElts; l += NumLaneElts) {
7143     for (int i = 0; i < NumLaneElts; ++i) {
7144       if (Mask[l + i] == -1)
7145         continue;
7146       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7147
7148       // Get the mod-Size index and lane correct it.
7149       int LaneIdx = (Mask[l + i] % NumElts) - l;
7150       // Make sure it was in this lane.
7151       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7152         return SDValue();
7153
7154       // Determine where a rotated vector would have started.
7155       int StartIdx = i - LaneIdx;
7156       if (StartIdx == 0)
7157         // The identity rotation isn't interesting, stop.
7158         return SDValue();
7159
7160       // If we found the tail of a vector the rotation must be the missing
7161       // front. If we found the head of a vector, it must be how much of the
7162       // head.
7163       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7164
7165       if (Rotation == 0)
7166         Rotation = CandidateRotation;
7167       else if (Rotation != CandidateRotation)
7168         // The rotations don't match, so we can't match this mask.
7169         return SDValue();
7170
7171       // Compute which value this mask is pointing at.
7172       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7173
7174       // Compute which of the two target values this index should be assigned
7175       // to. This reflects whether the high elements are remaining or the low
7176       // elements are remaining.
7177       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7178
7179       // Either set up this value if we've not encountered it before, or check
7180       // that it remains consistent.
7181       if (!TargetV)
7182         TargetV = MaskV;
7183       else if (TargetV != MaskV)
7184         // This may be a rotation, but it pulls from the inputs in some
7185         // unsupported interleaving.
7186         return SDValue();
7187     }
7188   }
7189
7190   // Check that we successfully analyzed the mask, and normalize the results.
7191   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7192   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7193   if (!Lo)
7194     Lo = Hi;
7195   else if (!Hi)
7196     Hi = Lo;
7197
7198   // The actual rotate instruction rotates bytes, so we need to scale the
7199   // rotation based on how many bytes are in the vector lane.
7200   int Scale = 16 / NumLaneElts;
7201
7202   // SSSE3 targets can use the palignr instruction.
7203   if (Subtarget->hasSSSE3()) {
7204     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7205     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7206     Lo = DAG.getBitcast(AlignVT, Lo);
7207     Hi = DAG.getBitcast(AlignVT, Hi);
7208
7209     return DAG.getBitcast(
7210         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7211                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7212   }
7213
7214   assert(VT.is128BitVector() &&
7215          "Rotate-based lowering only supports 128-bit lowering!");
7216   assert(Mask.size() <= 16 &&
7217          "Can shuffle at most 16 bytes in a 128-bit vector!");
7218
7219   // Default SSE2 implementation
7220   int LoByteShift = 16 - Rotation * Scale;
7221   int HiByteShift = Rotation * Scale;
7222
7223   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7224   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7225   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7226
7227   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7228                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7229   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7230                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7231   return DAG.getBitcast(VT,
7232                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7233 }
7234
7235 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7236 ///
7237 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7238 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7239 /// matches elements from one of the input vectors shuffled to the left or
7240 /// right with zeroable elements 'shifted in'. It handles both the strictly
7241 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7242 /// quad word lane.
7243 ///
7244 /// PSHL : (little-endian) left bit shift.
7245 /// [ zz, 0, zz,  2 ]
7246 /// [ -1, 4, zz, -1 ]
7247 /// PSRL : (little-endian) right bit shift.
7248 /// [  1, zz,  3, zz]
7249 /// [ -1, -1,  7, zz]
7250 /// PSLLDQ : (little-endian) left byte shift
7251 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7252 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7253 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7254 /// PSRLDQ : (little-endian) right byte shift
7255 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7256 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7257 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7258 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7259                                          SDValue V2, ArrayRef<int> Mask,
7260                                          SelectionDAG &DAG) {
7261   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7262
7263   int Size = Mask.size();
7264   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7265
7266   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7267     for (int i = 0; i < Size; i += Scale)
7268       for (int j = 0; j < Shift; ++j)
7269         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7270           return false;
7271
7272     return true;
7273   };
7274
7275   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7276     for (int i = 0; i != Size; i += Scale) {
7277       unsigned Pos = Left ? i + Shift : i;
7278       unsigned Low = Left ? i : i + Shift;
7279       unsigned Len = Scale - Shift;
7280       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7281                                       Low + (V == V1 ? 0 : Size)))
7282         return SDValue();
7283     }
7284
7285     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7286     bool ByteShift = ShiftEltBits > 64;
7287     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7288                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7289     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7290
7291     // Normalize the scale for byte shifts to still produce an i64 element
7292     // type.
7293     Scale = ByteShift ? Scale / 2 : Scale;
7294
7295     // We need to round trip through the appropriate type for the shift.
7296     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7297     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7298     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7299            "Illegal integer vector type");
7300     V = DAG.getBitcast(ShiftVT, V);
7301
7302     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7303                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7304     return DAG.getBitcast(VT, V);
7305   };
7306
7307   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7308   // keep doubling the size of the integer elements up to that. We can
7309   // then shift the elements of the integer vector by whole multiples of
7310   // their width within the elements of the larger integer vector. Test each
7311   // multiple to see if we can find a match with the moved element indices
7312   // and that the shifted in elements are all zeroable.
7313   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7314     for (int Shift = 1; Shift != Scale; ++Shift)
7315       for (bool Left : {true, false})
7316         if (CheckZeros(Shift, Scale, Left))
7317           for (SDValue V : {V1, V2})
7318             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7319               return Match;
7320
7321   // no match
7322   return SDValue();
7323 }
7324
7325 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7326 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7327                                            SDValue V2, ArrayRef<int> Mask,
7328                                            SelectionDAG &DAG) {
7329   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7330   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7331
7332   int Size = Mask.size();
7333   int HalfSize = Size / 2;
7334   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7335
7336   // Upper half must be undefined.
7337   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7338     return SDValue();
7339
7340   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7341   // Remainder of lower half result is zero and upper half is all undef.
7342   auto LowerAsEXTRQ = [&]() {
7343     // Determine the extraction length from the part of the
7344     // lower half that isn't zeroable.
7345     int Len = HalfSize;
7346     for (; Len > 0; --Len)
7347       if (!Zeroable[Len - 1])
7348         break;
7349     assert(Len > 0 && "Zeroable shuffle mask");
7350
7351     // Attempt to match first Len sequential elements from the lower half.
7352     SDValue Src;
7353     int Idx = -1;
7354     for (int i = 0; i != Len; ++i) {
7355       int M = Mask[i];
7356       if (M < 0)
7357         continue;
7358       SDValue &V = (M < Size ? V1 : V2);
7359       M = M % Size;
7360
7361       // All mask elements must be in the lower half.
7362       if (M >= HalfSize)
7363         return SDValue();
7364
7365       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7366         Src = V;
7367         Idx = M - i;
7368         continue;
7369       }
7370       return SDValue();
7371     }
7372
7373     if (Idx < 0)
7374       return SDValue();
7375
7376     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7377     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7378     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7379     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7380                        DAG.getConstant(BitLen, DL, MVT::i8),
7381                        DAG.getConstant(BitIdx, DL, MVT::i8));
7382   };
7383
7384   if (SDValue ExtrQ = LowerAsEXTRQ())
7385     return ExtrQ;
7386
7387   // INSERTQ: Extract lowest Len elements from lower half of second source and
7388   // insert over first source, starting at Idx.
7389   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7390   auto LowerAsInsertQ = [&]() {
7391     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7392       SDValue Base;
7393
7394       // Attempt to match first source from mask before insertion point.
7395       if (isUndefInRange(Mask, 0, Idx)) {
7396         /* EMPTY */
7397       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7398         Base = V1;
7399       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7400         Base = V2;
7401       } else {
7402         continue;
7403       }
7404
7405       // Extend the extraction length looking to match both the insertion of
7406       // the second source and the remaining elements of the first.
7407       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7408         SDValue Insert;
7409         int Len = Hi - Idx;
7410
7411         // Match insertion.
7412         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7413           Insert = V1;
7414         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7415           Insert = V2;
7416         } else {
7417           continue;
7418         }
7419
7420         // Match the remaining elements of the lower half.
7421         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7422           /* EMPTY */
7423         } else if ((!Base || (Base == V1)) &&
7424                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7425           Base = V1;
7426         } else if ((!Base || (Base == V2)) &&
7427                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7428                                               Size + Hi)) {
7429           Base = V2;
7430         } else {
7431           continue;
7432         }
7433
7434         // We may not have a base (first source) - this can safely be undefined.
7435         if (!Base)
7436           Base = DAG.getUNDEF(VT);
7437
7438         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7439         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7440         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7441                            DAG.getConstant(BitLen, DL, MVT::i8),
7442                            DAG.getConstant(BitIdx, DL, MVT::i8));
7443       }
7444     }
7445
7446     return SDValue();
7447   };
7448
7449   if (SDValue InsertQ = LowerAsInsertQ())
7450     return InsertQ;
7451
7452   return SDValue();
7453 }
7454
7455 /// \brief Lower a vector shuffle as a zero or any extension.
7456 ///
7457 /// Given a specific number of elements, element bit width, and extension
7458 /// stride, produce either a zero or any extension based on the available
7459 /// features of the subtarget. The extended elements are consecutive and
7460 /// begin and can start from an offseted element index in the input; to
7461 /// avoid excess shuffling the offset must either being in the bottom lane
7462 /// or at the start of a higher lane. All extended elements must be from
7463 /// the same lane.
7464 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7465     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7466     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7467   assert(Scale > 1 && "Need a scale to extend.");
7468   int EltBits = VT.getScalarSizeInBits();
7469   int NumElements = VT.getVectorNumElements();
7470   int NumEltsPerLane = 128 / EltBits;
7471   int OffsetLane = Offset / NumEltsPerLane;
7472   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7473          "Only 8, 16, and 32 bit elements can be extended.");
7474   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7475   assert(0 <= Offset && "Extension offset must be positive.");
7476   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7477          "Extension offset must be in the first lane or start an upper lane.");
7478
7479   // Check that an index is in same lane as the base offset.
7480   auto SafeOffset = [&](int Idx) {
7481     return OffsetLane == (Idx / NumEltsPerLane);
7482   };
7483
7484   // Shift along an input so that the offset base moves to the first element.
7485   auto ShuffleOffset = [&](SDValue V) {
7486     if (!Offset)
7487       return V;
7488
7489     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7490     for (int i = 0; i * Scale < NumElements; ++i) {
7491       int SrcIdx = i + Offset;
7492       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7493     }
7494     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7495   };
7496
7497   // Found a valid zext mask! Try various lowering strategies based on the
7498   // input type and available ISA extensions.
7499   if (Subtarget->hasSSE41()) {
7500     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7501     // PUNPCK will catch this in a later shuffle match.
7502     if (Offset && Scale == 2 && VT.is128BitVector())
7503       return SDValue();
7504     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7505                                  NumElements / Scale);
7506     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7507     return DAG.getBitcast(VT, InputV);
7508   }
7509
7510   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7511
7512   // For any extends we can cheat for larger element sizes and use shuffle
7513   // instructions that can fold with a load and/or copy.
7514   if (AnyExt && EltBits == 32) {
7515     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7516                          -1};
7517     return DAG.getBitcast(
7518         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7519                         DAG.getBitcast(MVT::v4i32, InputV),
7520                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7521   }
7522   if (AnyExt && EltBits == 16 && Scale > 2) {
7523     int PSHUFDMask[4] = {Offset / 2, -1,
7524                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7525     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7526                          DAG.getBitcast(MVT::v4i32, InputV),
7527                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7528     int PSHUFWMask[4] = {1, -1, -1, -1};
7529     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7530     return DAG.getBitcast(
7531         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7532                         DAG.getBitcast(MVT::v8i16, InputV),
7533                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7534   }
7535
7536   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7537   // to 64-bits.
7538   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7539     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7540     assert(VT.is128BitVector() && "Unexpected vector width!");
7541
7542     int LoIdx = Offset * EltBits;
7543     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7544                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7545                                          DAG.getConstant(EltBits, DL, MVT::i8),
7546                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7547
7548     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7549         !SafeOffset(Offset + 1))
7550       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7551
7552     int HiIdx = (Offset + 1) * EltBits;
7553     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7554                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7555                                          DAG.getConstant(EltBits, DL, MVT::i8),
7556                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7557     return DAG.getNode(ISD::BITCAST, DL, VT,
7558                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7559   }
7560
7561   // If this would require more than 2 unpack instructions to expand, use
7562   // pshufb when available. We can only use more than 2 unpack instructions
7563   // when zero extending i8 elements which also makes it easier to use pshufb.
7564   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7565     assert(NumElements == 16 && "Unexpected byte vector width!");
7566     SDValue PSHUFBMask[16];
7567     for (int i = 0; i < 16; ++i) {
7568       int Idx = Offset + (i / Scale);
7569       PSHUFBMask[i] = DAG.getConstant(
7570           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7571     }
7572     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7573     return DAG.getBitcast(VT,
7574                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7575                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7576                                                   MVT::v16i8, PSHUFBMask)));
7577   }
7578
7579   // If we are extending from an offset, ensure we start on a boundary that
7580   // we can unpack from.
7581   int AlignToUnpack = Offset % (NumElements / Scale);
7582   if (AlignToUnpack) {
7583     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7584     for (int i = AlignToUnpack; i < NumElements; ++i)
7585       ShMask[i - AlignToUnpack] = i;
7586     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7587     Offset -= AlignToUnpack;
7588   }
7589
7590   // Otherwise emit a sequence of unpacks.
7591   do {
7592     unsigned UnpackLoHi = X86ISD::UNPCKL;
7593     if (Offset >= (NumElements / 2)) {
7594       UnpackLoHi = X86ISD::UNPCKH;
7595       Offset -= (NumElements / 2);
7596     }
7597
7598     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7599     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7600                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7601     InputV = DAG.getBitcast(InputVT, InputV);
7602     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7603     Scale /= 2;
7604     EltBits *= 2;
7605     NumElements /= 2;
7606   } while (Scale > 1);
7607   return DAG.getBitcast(VT, InputV);
7608 }
7609
7610 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7611 ///
7612 /// This routine will try to do everything in its power to cleverly lower
7613 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7614 /// check for the profitability of this lowering,  it tries to aggressively
7615 /// match this pattern. It will use all of the micro-architectural details it
7616 /// can to emit an efficient lowering. It handles both blends with all-zero
7617 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7618 /// masking out later).
7619 ///
7620 /// The reason we have dedicated lowering for zext-style shuffles is that they
7621 /// are both incredibly common and often quite performance sensitive.
7622 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7623     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7624     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7625   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7626
7627   int Bits = VT.getSizeInBits();
7628   int NumLanes = Bits / 128;
7629   int NumElements = VT.getVectorNumElements();
7630   int NumEltsPerLane = NumElements / NumLanes;
7631   assert(VT.getScalarSizeInBits() <= 32 &&
7632          "Exceeds 32-bit integer zero extension limit");
7633   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7634
7635   // Define a helper function to check a particular ext-scale and lower to it if
7636   // valid.
7637   auto Lower = [&](int Scale) -> SDValue {
7638     SDValue InputV;
7639     bool AnyExt = true;
7640     int Offset = 0;
7641     int Matches = 0;
7642     for (int i = 0; i < NumElements; ++i) {
7643       int M = Mask[i];
7644       if (M == -1)
7645         continue; // Valid anywhere but doesn't tell us anything.
7646       if (i % Scale != 0) {
7647         // Each of the extended elements need to be zeroable.
7648         if (!Zeroable[i])
7649           return SDValue();
7650
7651         // We no longer are in the anyext case.
7652         AnyExt = false;
7653         continue;
7654       }
7655
7656       // Each of the base elements needs to be consecutive indices into the
7657       // same input vector.
7658       SDValue V = M < NumElements ? V1 : V2;
7659       M = M % NumElements;
7660       if (!InputV) {
7661         InputV = V;
7662         Offset = M - (i / Scale);
7663       } else if (InputV != V)
7664         return SDValue(); // Flip-flopping inputs.
7665
7666       // Offset must start in the lowest 128-bit lane or at the start of an
7667       // upper lane.
7668       // FIXME: Is it ever worth allowing a negative base offset?
7669       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7670             (Offset % NumEltsPerLane) == 0))
7671         return SDValue();
7672
7673       // If we are offsetting, all referenced entries must come from the same
7674       // lane.
7675       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7676         return SDValue();
7677
7678       if ((M % NumElements) != (Offset + (i / Scale)))
7679         return SDValue(); // Non-consecutive strided elements.
7680       Matches++;
7681     }
7682
7683     // If we fail to find an input, we have a zero-shuffle which should always
7684     // have already been handled.
7685     // FIXME: Maybe handle this here in case during blending we end up with one?
7686     if (!InputV)
7687       return SDValue();
7688
7689     // If we are offsetting, don't extend if we only match a single input, we
7690     // can always do better by using a basic PSHUF or PUNPCK.
7691     if (Offset != 0 && Matches < 2)
7692       return SDValue();
7693
7694     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7695         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7696   };
7697
7698   // The widest scale possible for extending is to a 64-bit integer.
7699   assert(Bits % 64 == 0 &&
7700          "The number of bits in a vector must be divisible by 64 on x86!");
7701   int NumExtElements = Bits / 64;
7702
7703   // Each iteration, try extending the elements half as much, but into twice as
7704   // many elements.
7705   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7706     assert(NumElements % NumExtElements == 0 &&
7707            "The input vector size must be divisible by the extended size.");
7708     if (SDValue V = Lower(NumElements / NumExtElements))
7709       return V;
7710   }
7711
7712   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7713   if (Bits != 128)
7714     return SDValue();
7715
7716   // Returns one of the source operands if the shuffle can be reduced to a
7717   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7718   auto CanZExtLowHalf = [&]() {
7719     for (int i = NumElements / 2; i != NumElements; ++i)
7720       if (!Zeroable[i])
7721         return SDValue();
7722     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7723       return V1;
7724     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7725       return V2;
7726     return SDValue();
7727   };
7728
7729   if (SDValue V = CanZExtLowHalf()) {
7730     V = DAG.getBitcast(MVT::v2i64, V);
7731     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7732     return DAG.getBitcast(VT, V);
7733   }
7734
7735   // No viable ext lowering found.
7736   return SDValue();
7737 }
7738
7739 /// \brief Try to get a scalar value for a specific element of a vector.
7740 ///
7741 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7742 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7743                                               SelectionDAG &DAG) {
7744   MVT VT = V.getSimpleValueType();
7745   MVT EltVT = VT.getVectorElementType();
7746   while (V.getOpcode() == ISD::BITCAST)
7747     V = V.getOperand(0);
7748   // If the bitcasts shift the element size, we can't extract an equivalent
7749   // element from it.
7750   MVT NewVT = V.getSimpleValueType();
7751   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7752     return SDValue();
7753
7754   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7755       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7756     // Ensure the scalar operand is the same size as the destination.
7757     // FIXME: Add support for scalar truncation where possible.
7758     SDValue S = V.getOperand(Idx);
7759     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7760       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7761   }
7762
7763   return SDValue();
7764 }
7765
7766 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7767 ///
7768 /// This is particularly important because the set of instructions varies
7769 /// significantly based on whether the operand is a load or not.
7770 static bool isShuffleFoldableLoad(SDValue V) {
7771   while (V.getOpcode() == ISD::BITCAST)
7772     V = V.getOperand(0);
7773
7774   return ISD::isNON_EXTLoad(V.getNode());
7775 }
7776
7777 /// \brief Try to lower insertion of a single element into a zero vector.
7778 ///
7779 /// This is a common pattern that we have especially efficient patterns to lower
7780 /// across all subtarget feature sets.
7781 static SDValue lowerVectorShuffleAsElementInsertion(
7782     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7783     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7784   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7785   MVT ExtVT = VT;
7786   MVT EltVT = VT.getVectorElementType();
7787
7788   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7789                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7790                 Mask.begin();
7791   bool IsV1Zeroable = true;
7792   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7793     if (i != V2Index && !Zeroable[i]) {
7794       IsV1Zeroable = false;
7795       break;
7796     }
7797
7798   // Check for a single input from a SCALAR_TO_VECTOR node.
7799   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7800   // all the smarts here sunk into that routine. However, the current
7801   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7802   // vector shuffle lowering is dead.
7803   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7804                                                DAG);
7805   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7806     // We need to zext the scalar if it is smaller than an i32.
7807     V2S = DAG.getBitcast(EltVT, V2S);
7808     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7809       // Using zext to expand a narrow element won't work for non-zero
7810       // insertions.
7811       if (!IsV1Zeroable)
7812         return SDValue();
7813
7814       // Zero-extend directly to i32.
7815       ExtVT = MVT::v4i32;
7816       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7817     }
7818     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7819   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7820              EltVT == MVT::i16) {
7821     // Either not inserting from the low element of the input or the input
7822     // element size is too small to use VZEXT_MOVL to clear the high bits.
7823     return SDValue();
7824   }
7825
7826   if (!IsV1Zeroable) {
7827     // If V1 can't be treated as a zero vector we have fewer options to lower
7828     // this. We can't support integer vectors or non-zero targets cheaply, and
7829     // the V1 elements can't be permuted in any way.
7830     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7831     if (!VT.isFloatingPoint() || V2Index != 0)
7832       return SDValue();
7833     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7834     V1Mask[V2Index] = -1;
7835     if (!isNoopShuffleMask(V1Mask))
7836       return SDValue();
7837     // This is essentially a special case blend operation, but if we have
7838     // general purpose blend operations, they are always faster. Bail and let
7839     // the rest of the lowering handle these as blends.
7840     if (Subtarget->hasSSE41())
7841       return SDValue();
7842
7843     // Otherwise, use MOVSD or MOVSS.
7844     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7845            "Only two types of floating point element types to handle!");
7846     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7847                        ExtVT, V1, V2);
7848   }
7849
7850   // This lowering only works for the low element with floating point vectors.
7851   if (VT.isFloatingPoint() && V2Index != 0)
7852     return SDValue();
7853
7854   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7855   if (ExtVT != VT)
7856     V2 = DAG.getBitcast(VT, V2);
7857
7858   if (V2Index != 0) {
7859     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7860     // the desired position. Otherwise it is more efficient to do a vector
7861     // shift left. We know that we can do a vector shift left because all
7862     // the inputs are zero.
7863     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7864       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7865       V2Shuffle[V2Index] = 0;
7866       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7867     } else {
7868       V2 = DAG.getBitcast(MVT::v2i64, V2);
7869       V2 = DAG.getNode(
7870           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7871           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7872                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7873                               DAG.getDataLayout(), VT)));
7874       V2 = DAG.getBitcast(VT, V2);
7875     }
7876   }
7877   return V2;
7878 }
7879
7880 /// \brief Try to lower broadcast of a single - truncated - integer element,
7881 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
7882 ///
7883 /// This assumes we have AVX2.
7884 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
7885                                                   int BroadcastIdx,
7886                                                   const X86Subtarget *Subtarget,
7887                                                   SelectionDAG &DAG) {
7888   assert(Subtarget->hasAVX2() &&
7889          "We can only lower integer broadcasts with AVX2!");
7890
7891   EVT EltVT = VT.getVectorElementType();
7892   EVT V0VT = V0.getValueType();
7893
7894   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
7895   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
7896
7897   EVT V0EltVT = V0VT.getVectorElementType();
7898   if (!V0EltVT.isInteger())
7899     return SDValue();
7900
7901   const unsigned EltSize = EltVT.getSizeInBits();
7902   const unsigned V0EltSize = V0EltVT.getSizeInBits();
7903
7904   // This is only a truncation if the original element type is larger.
7905   if (V0EltSize <= EltSize)
7906     return SDValue();
7907
7908   assert(((V0EltSize % EltSize) == 0) &&
7909          "Scalar type sizes must all be powers of 2 on x86!");
7910
7911   const unsigned V0Opc = V0.getOpcode();
7912   const unsigned Scale = V0EltSize / EltSize;
7913   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
7914
7915   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
7916       V0Opc != ISD::BUILD_VECTOR)
7917     return SDValue();
7918
7919   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
7920
7921   // If we're extracting non-least-significant bits, shift so we can truncate.
7922   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
7923   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
7924   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
7925   if (const int OffsetIdx = BroadcastIdx % Scale)
7926     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
7927             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
7928
7929   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
7930                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
7931 }
7932
7933 /// \brief Try to lower broadcast of a single element.
7934 ///
7935 /// For convenience, this code also bundles all of the subtarget feature set
7936 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7937 /// a convenient way to factor it out.
7938 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7939                                              ArrayRef<int> Mask,
7940                                              const X86Subtarget *Subtarget,
7941                                              SelectionDAG &DAG) {
7942   if (!Subtarget->hasAVX())
7943     return SDValue();
7944   if (VT.isInteger() && !Subtarget->hasAVX2())
7945     return SDValue();
7946
7947   // Check that the mask is a broadcast.
7948   int BroadcastIdx = -1;
7949   for (int M : Mask)
7950     if (M >= 0 && BroadcastIdx == -1)
7951       BroadcastIdx = M;
7952     else if (M >= 0 && M != BroadcastIdx)
7953       return SDValue();
7954
7955   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7956                                             "a sorted mask where the broadcast "
7957                                             "comes from V1.");
7958
7959   // Go up the chain of (vector) values to find a scalar load that we can
7960   // combine with the broadcast.
7961   for (;;) {
7962     switch (V.getOpcode()) {
7963     case ISD::CONCAT_VECTORS: {
7964       int OperandSize = Mask.size() / V.getNumOperands();
7965       V = V.getOperand(BroadcastIdx / OperandSize);
7966       BroadcastIdx %= OperandSize;
7967       continue;
7968     }
7969
7970     case ISD::INSERT_SUBVECTOR: {
7971       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7972       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7973       if (!ConstantIdx)
7974         break;
7975
7976       int BeginIdx = (int)ConstantIdx->getZExtValue();
7977       int EndIdx =
7978           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
7979       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7980         BroadcastIdx -= BeginIdx;
7981         V = VInner;
7982       } else {
7983         V = VOuter;
7984       }
7985       continue;
7986     }
7987     }
7988     break;
7989   }
7990
7991   // Check if this is a broadcast of a scalar. We special case lowering
7992   // for scalars so that we can more effectively fold with loads.
7993   // First, look through bitcast: if the original value has a larger element
7994   // type than the shuffle, the broadcast element is in essence truncated.
7995   // Make that explicit to ease folding.
7996   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
7997     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
7998             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
7999       return TruncBroadcast;
8000
8001   // Also check the simpler case, where we can directly reuse the scalar.
8002   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8003       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8004     V = V.getOperand(BroadcastIdx);
8005
8006     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8007     // Only AVX2 has register broadcasts.
8008     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8009       return SDValue();
8010   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8011     // We can't broadcast from a vector register without AVX2, and we can only
8012     // broadcast from the zero-element of a vector register.
8013     return SDValue();
8014   }
8015
8016   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8017 }
8018
8019 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8020 // INSERTPS when the V1 elements are already in the correct locations
8021 // because otherwise we can just always use two SHUFPS instructions which
8022 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8023 // perform INSERTPS if a single V1 element is out of place and all V2
8024 // elements are zeroable.
8025 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8026                                             ArrayRef<int> Mask,
8027                                             SelectionDAG &DAG) {
8028   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8029   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8030   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8031   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8032
8033   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8034
8035   unsigned ZMask = 0;
8036   int V1DstIndex = -1;
8037   int V2DstIndex = -1;
8038   bool V1UsedInPlace = false;
8039
8040   for (int i = 0; i < 4; ++i) {
8041     // Synthesize a zero mask from the zeroable elements (includes undefs).
8042     if (Zeroable[i]) {
8043       ZMask |= 1 << i;
8044       continue;
8045     }
8046
8047     // Flag if we use any V1 inputs in place.
8048     if (i == Mask[i]) {
8049       V1UsedInPlace = true;
8050       continue;
8051     }
8052
8053     // We can only insert a single non-zeroable element.
8054     if (V1DstIndex != -1 || V2DstIndex != -1)
8055       return SDValue();
8056
8057     if (Mask[i] < 4) {
8058       // V1 input out of place for insertion.
8059       V1DstIndex = i;
8060     } else {
8061       // V2 input for insertion.
8062       V2DstIndex = i;
8063     }
8064   }
8065
8066   // Don't bother if we have no (non-zeroable) element for insertion.
8067   if (V1DstIndex == -1 && V2DstIndex == -1)
8068     return SDValue();
8069
8070   // Determine element insertion src/dst indices. The src index is from the
8071   // start of the inserted vector, not the start of the concatenated vector.
8072   unsigned V2SrcIndex = 0;
8073   if (V1DstIndex != -1) {
8074     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8075     // and don't use the original V2 at all.
8076     V2SrcIndex = Mask[V1DstIndex];
8077     V2DstIndex = V1DstIndex;
8078     V2 = V1;
8079   } else {
8080     V2SrcIndex = Mask[V2DstIndex] - 4;
8081   }
8082
8083   // If no V1 inputs are used in place, then the result is created only from
8084   // the zero mask and the V2 insertion - so remove V1 dependency.
8085   if (!V1UsedInPlace)
8086     V1 = DAG.getUNDEF(MVT::v4f32);
8087
8088   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8089   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8090
8091   // Insert the V2 element into the desired position.
8092   SDLoc DL(Op);
8093   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8094                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8095 }
8096
8097 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8098 /// UNPCK instruction.
8099 ///
8100 /// This specifically targets cases where we end up with alternating between
8101 /// the two inputs, and so can permute them into something that feeds a single
8102 /// UNPCK instruction. Note that this routine only targets integer vectors
8103 /// because for floating point vectors we have a generalized SHUFPS lowering
8104 /// strategy that handles everything that doesn't *exactly* match an unpack,
8105 /// making this clever lowering unnecessary.
8106 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8107                                                     SDValue V1, SDValue V2,
8108                                                     ArrayRef<int> Mask,
8109                                                     SelectionDAG &DAG) {
8110   assert(!VT.isFloatingPoint() &&
8111          "This routine only supports integer vectors.");
8112   assert(!isSingleInputShuffleMask(Mask) &&
8113          "This routine should only be used when blending two inputs.");
8114   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8115
8116   int Size = Mask.size();
8117
8118   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8119     return M >= 0 && M % Size < Size / 2;
8120   });
8121   int NumHiInputs = std::count_if(
8122       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8123
8124   bool UnpackLo = NumLoInputs >= NumHiInputs;
8125
8126   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8127     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8128     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8129
8130     for (int i = 0; i < Size; ++i) {
8131       if (Mask[i] < 0)
8132         continue;
8133
8134       // Each element of the unpack contains Scale elements from this mask.
8135       int UnpackIdx = i / Scale;
8136
8137       // We only handle the case where V1 feeds the first slots of the unpack.
8138       // We rely on canonicalization to ensure this is the case.
8139       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8140         return SDValue();
8141
8142       // Setup the mask for this input. The indexing is tricky as we have to
8143       // handle the unpack stride.
8144       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8145       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8146           Mask[i] % Size;
8147     }
8148
8149     // If we will have to shuffle both inputs to use the unpack, check whether
8150     // we can just unpack first and shuffle the result. If so, skip this unpack.
8151     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8152         !isNoopShuffleMask(V2Mask))
8153       return SDValue();
8154
8155     // Shuffle the inputs into place.
8156     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8157     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8158
8159     // Cast the inputs to the type we will use to unpack them.
8160     V1 = DAG.getBitcast(UnpackVT, V1);
8161     V2 = DAG.getBitcast(UnpackVT, V2);
8162
8163     // Unpack the inputs and cast the result back to the desired type.
8164     return DAG.getBitcast(
8165         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8166                         UnpackVT, V1, V2));
8167   };
8168
8169   // We try each unpack from the largest to the smallest to try and find one
8170   // that fits this mask.
8171   int OrigNumElements = VT.getVectorNumElements();
8172   int OrigScalarSize = VT.getScalarSizeInBits();
8173   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8174     int Scale = ScalarSize / OrigScalarSize;
8175     int NumElements = OrigNumElements / Scale;
8176     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8177     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8178       return Unpack;
8179   }
8180
8181   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8182   // initial unpack.
8183   if (NumLoInputs == 0 || NumHiInputs == 0) {
8184     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8185            "We have to have *some* inputs!");
8186     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8187
8188     // FIXME: We could consider the total complexity of the permute of each
8189     // possible unpacking. Or at the least we should consider how many
8190     // half-crossings are created.
8191     // FIXME: We could consider commuting the unpacks.
8192
8193     SmallVector<int, 32> PermMask;
8194     PermMask.assign(Size, -1);
8195     for (int i = 0; i < Size; ++i) {
8196       if (Mask[i] < 0)
8197         continue;
8198
8199       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8200
8201       PermMask[i] =
8202           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8203     }
8204     return DAG.getVectorShuffle(
8205         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8206                             DL, VT, V1, V2),
8207         DAG.getUNDEF(VT), PermMask);
8208   }
8209
8210   return SDValue();
8211 }
8212
8213 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8214 ///
8215 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8216 /// support for floating point shuffles but not integer shuffles. These
8217 /// instructions will incur a domain crossing penalty on some chips though so
8218 /// it is better to avoid lowering through this for integer vectors where
8219 /// possible.
8220 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8221                                        const X86Subtarget *Subtarget,
8222                                        SelectionDAG &DAG) {
8223   SDLoc DL(Op);
8224   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8225   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8226   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8227   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8228   ArrayRef<int> Mask = SVOp->getMask();
8229   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8230
8231   if (isSingleInputShuffleMask(Mask)) {
8232     // Use low duplicate instructions for masks that match their pattern.
8233     if (Subtarget->hasSSE3())
8234       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8235         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8236
8237     // Straight shuffle of a single input vector. Simulate this by using the
8238     // single input as both of the "inputs" to this instruction..
8239     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8240
8241     if (Subtarget->hasAVX()) {
8242       // If we have AVX, we can use VPERMILPS which will allow folding a load
8243       // into the shuffle.
8244       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8245                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8246     }
8247
8248     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8249                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8250   }
8251   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8252   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8253
8254   // If we have a single input, insert that into V1 if we can do so cheaply.
8255   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8256     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8257             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8258       return Insertion;
8259     // Try inverting the insertion since for v2 masks it is easy to do and we
8260     // can't reliably sort the mask one way or the other.
8261     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8262                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8263     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8264             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8265       return Insertion;
8266   }
8267
8268   // Try to use one of the special instruction patterns to handle two common
8269   // blend patterns if a zero-blend above didn't work.
8270   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8271       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8272     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8273       // We can either use a special instruction to load over the low double or
8274       // to move just the low double.
8275       return DAG.getNode(
8276           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8277           DL, MVT::v2f64, V2,
8278           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8279
8280   if (Subtarget->hasSSE41())
8281     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8282                                                   Subtarget, DAG))
8283       return Blend;
8284
8285   // Use dedicated unpack instructions for masks that match their pattern.
8286   if (SDValue V =
8287           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8288     return V;
8289
8290   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8291   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8292                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8293 }
8294
8295 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8296 ///
8297 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8298 /// the integer unit to minimize domain crossing penalties. However, for blends
8299 /// it falls back to the floating point shuffle operation with appropriate bit
8300 /// casting.
8301 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8302                                        const X86Subtarget *Subtarget,
8303                                        SelectionDAG &DAG) {
8304   SDLoc DL(Op);
8305   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8306   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8307   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8308   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8309   ArrayRef<int> Mask = SVOp->getMask();
8310   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8311
8312   if (isSingleInputShuffleMask(Mask)) {
8313     // Check for being able to broadcast a single element.
8314     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8315                                                           Mask, Subtarget, DAG))
8316       return Broadcast;
8317
8318     // Straight shuffle of a single input vector. For everything from SSE2
8319     // onward this has a single fast instruction with no scary immediates.
8320     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8321     V1 = DAG.getBitcast(MVT::v4i32, V1);
8322     int WidenedMask[4] = {
8323         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8324         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8325     return DAG.getBitcast(
8326         MVT::v2i64,
8327         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8328                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8329   }
8330   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8331   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8332   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8333   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8334
8335   // If we have a blend of two PACKUS operations an the blend aligns with the
8336   // low and half halves, we can just merge the PACKUS operations. This is
8337   // particularly important as it lets us merge shuffles that this routine itself
8338   // creates.
8339   auto GetPackNode = [](SDValue V) {
8340     while (V.getOpcode() == ISD::BITCAST)
8341       V = V.getOperand(0);
8342
8343     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8344   };
8345   if (SDValue V1Pack = GetPackNode(V1))
8346     if (SDValue V2Pack = GetPackNode(V2))
8347       return DAG.getBitcast(MVT::v2i64,
8348                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8349                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8350                                                      : V1Pack.getOperand(1),
8351                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8352                                                      : V2Pack.getOperand(1)));
8353
8354   // Try to use shift instructions.
8355   if (SDValue Shift =
8356           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8357     return Shift;
8358
8359   // When loading a scalar and then shuffling it into a vector we can often do
8360   // the insertion cheaply.
8361   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8362           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8363     return Insertion;
8364   // Try inverting the insertion since for v2 masks it is easy to do and we
8365   // can't reliably sort the mask one way or the other.
8366   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8367   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8368           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8369     return Insertion;
8370
8371   // We have different paths for blend lowering, but they all must use the
8372   // *exact* same predicate.
8373   bool IsBlendSupported = Subtarget->hasSSE41();
8374   if (IsBlendSupported)
8375     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8376                                                   Subtarget, DAG))
8377       return Blend;
8378
8379   // Use dedicated unpack instructions for masks that match their pattern.
8380   if (SDValue V =
8381           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8382     return V;
8383
8384   // Try to use byte rotation instructions.
8385   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8386   if (Subtarget->hasSSSE3())
8387     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8388             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8389       return Rotate;
8390
8391   // If we have direct support for blends, we should lower by decomposing into
8392   // a permute. That will be faster than the domain cross.
8393   if (IsBlendSupported)
8394     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8395                                                       Mask, DAG);
8396
8397   // We implement this with SHUFPD which is pretty lame because it will likely
8398   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8399   // However, all the alternatives are still more cycles and newer chips don't
8400   // have this problem. It would be really nice if x86 had better shuffles here.
8401   V1 = DAG.getBitcast(MVT::v2f64, V1);
8402   V2 = DAG.getBitcast(MVT::v2f64, V2);
8403   return DAG.getBitcast(MVT::v2i64,
8404                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8405 }
8406
8407 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8408 ///
8409 /// This is used to disable more specialized lowerings when the shufps lowering
8410 /// will happen to be efficient.
8411 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8412   // This routine only handles 128-bit shufps.
8413   assert(Mask.size() == 4 && "Unsupported mask size!");
8414
8415   // To lower with a single SHUFPS we need to have the low half and high half
8416   // each requiring a single input.
8417   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8418     return false;
8419   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8420     return false;
8421
8422   return true;
8423 }
8424
8425 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8426 ///
8427 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8428 /// It makes no assumptions about whether this is the *best* lowering, it simply
8429 /// uses it.
8430 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8431                                             ArrayRef<int> Mask, SDValue V1,
8432                                             SDValue V2, SelectionDAG &DAG) {
8433   SDValue LowV = V1, HighV = V2;
8434   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8435
8436   int NumV2Elements =
8437       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8438
8439   if (NumV2Elements == 1) {
8440     int V2Index =
8441         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8442         Mask.begin();
8443
8444     // Compute the index adjacent to V2Index and in the same half by toggling
8445     // the low bit.
8446     int V2AdjIndex = V2Index ^ 1;
8447
8448     if (Mask[V2AdjIndex] == -1) {
8449       // Handles all the cases where we have a single V2 element and an undef.
8450       // This will only ever happen in the high lanes because we commute the
8451       // vector otherwise.
8452       if (V2Index < 2)
8453         std::swap(LowV, HighV);
8454       NewMask[V2Index] -= 4;
8455     } else {
8456       // Handle the case where the V2 element ends up adjacent to a V1 element.
8457       // To make this work, blend them together as the first step.
8458       int V1Index = V2AdjIndex;
8459       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8460       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8461                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8462
8463       // Now proceed to reconstruct the final blend as we have the necessary
8464       // high or low half formed.
8465       if (V2Index < 2) {
8466         LowV = V2;
8467         HighV = V1;
8468       } else {
8469         HighV = V2;
8470       }
8471       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8472       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8473     }
8474   } else if (NumV2Elements == 2) {
8475     if (Mask[0] < 4 && Mask[1] < 4) {
8476       // Handle the easy case where we have V1 in the low lanes and V2 in the
8477       // high lanes.
8478       NewMask[2] -= 4;
8479       NewMask[3] -= 4;
8480     } else if (Mask[2] < 4 && Mask[3] < 4) {
8481       // We also handle the reversed case because this utility may get called
8482       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8483       // arrange things in the right direction.
8484       NewMask[0] -= 4;
8485       NewMask[1] -= 4;
8486       HighV = V1;
8487       LowV = V2;
8488     } else {
8489       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8490       // trying to place elements directly, just blend them and set up the final
8491       // shuffle to place them.
8492
8493       // The first two blend mask elements are for V1, the second two are for
8494       // V2.
8495       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8496                           Mask[2] < 4 ? Mask[2] : Mask[3],
8497                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8498                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8499       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8500                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8501
8502       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8503       // a blend.
8504       LowV = HighV = V1;
8505       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8506       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8507       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8508       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8509     }
8510   }
8511   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8512                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8513 }
8514
8515 /// \brief Lower 4-lane 32-bit floating point shuffles.
8516 ///
8517 /// Uses instructions exclusively from the floating point unit to minimize
8518 /// domain crossing penalties, as these are sufficient to implement all v4f32
8519 /// shuffles.
8520 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8521                                        const X86Subtarget *Subtarget,
8522                                        SelectionDAG &DAG) {
8523   SDLoc DL(Op);
8524   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8525   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8526   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8527   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8528   ArrayRef<int> Mask = SVOp->getMask();
8529   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8530
8531   int NumV2Elements =
8532       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8533
8534   if (NumV2Elements == 0) {
8535     // Check for being able to broadcast a single element.
8536     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8537                                                           Mask, Subtarget, DAG))
8538       return Broadcast;
8539
8540     // Use even/odd duplicate instructions for masks that match their pattern.
8541     if (Subtarget->hasSSE3()) {
8542       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8543         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8544       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8545         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8546     }
8547
8548     if (Subtarget->hasAVX()) {
8549       // If we have AVX, we can use VPERMILPS which will allow folding a load
8550       // into the shuffle.
8551       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8552                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8553     }
8554
8555     // Otherwise, use a straight shuffle of a single input vector. We pass the
8556     // input vector to both operands to simulate this with a SHUFPS.
8557     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8558                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8559   }
8560
8561   // There are special ways we can lower some single-element blends. However, we
8562   // have custom ways we can lower more complex single-element blends below that
8563   // we defer to if both this and BLENDPS fail to match, so restrict this to
8564   // when the V2 input is targeting element 0 of the mask -- that is the fast
8565   // case here.
8566   if (NumV2Elements == 1 && Mask[0] >= 4)
8567     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8568                                                          Mask, Subtarget, DAG))
8569       return V;
8570
8571   if (Subtarget->hasSSE41()) {
8572     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8573                                                   Subtarget, DAG))
8574       return Blend;
8575
8576     // Use INSERTPS if we can complete the shuffle efficiently.
8577     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8578       return V;
8579
8580     if (!isSingleSHUFPSMask(Mask))
8581       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8582               DL, MVT::v4f32, V1, V2, Mask, DAG))
8583         return BlendPerm;
8584   }
8585
8586   // Use dedicated unpack instructions for masks that match their pattern.
8587   if (SDValue V =
8588           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8589     return V;
8590
8591   // Otherwise fall back to a SHUFPS lowering strategy.
8592   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8593 }
8594
8595 /// \brief Lower 4-lane i32 vector shuffles.
8596 ///
8597 /// We try to handle these with integer-domain shuffles where we can, but for
8598 /// blends we use the floating point domain blend instructions.
8599 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8600                                        const X86Subtarget *Subtarget,
8601                                        SelectionDAG &DAG) {
8602   SDLoc DL(Op);
8603   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8604   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8605   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8606   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8607   ArrayRef<int> Mask = SVOp->getMask();
8608   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8609
8610   // Whenever we can lower this as a zext, that instruction is strictly faster
8611   // than any alternative. It also allows us to fold memory operands into the
8612   // shuffle in many cases.
8613   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8614                                                          Mask, Subtarget, DAG))
8615     return ZExt;
8616
8617   int NumV2Elements =
8618       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8619
8620   if (NumV2Elements == 0) {
8621     // Check for being able to broadcast a single element.
8622     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8623                                                           Mask, Subtarget, DAG))
8624       return Broadcast;
8625
8626     // Straight shuffle of a single input vector. For everything from SSE2
8627     // onward this has a single fast instruction with no scary immediates.
8628     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8629     // but we aren't actually going to use the UNPCK instruction because doing
8630     // so prevents folding a load into this instruction or making a copy.
8631     const int UnpackLoMask[] = {0, 0, 1, 1};
8632     const int UnpackHiMask[] = {2, 2, 3, 3};
8633     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8634       Mask = UnpackLoMask;
8635     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8636       Mask = UnpackHiMask;
8637
8638     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8639                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8640   }
8641
8642   // Try to use shift instructions.
8643   if (SDValue Shift =
8644           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8645     return Shift;
8646
8647   // There are special ways we can lower some single-element blends.
8648   if (NumV2Elements == 1)
8649     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8650                                                          Mask, Subtarget, DAG))
8651       return V;
8652
8653   // We have different paths for blend lowering, but they all must use the
8654   // *exact* same predicate.
8655   bool IsBlendSupported = Subtarget->hasSSE41();
8656   if (IsBlendSupported)
8657     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8658                                                   Subtarget, DAG))
8659       return Blend;
8660
8661   if (SDValue Masked =
8662           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8663     return Masked;
8664
8665   // Use dedicated unpack instructions for masks that match their pattern.
8666   if (SDValue V =
8667           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8668     return V;
8669
8670   // Try to use byte rotation instructions.
8671   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8672   if (Subtarget->hasSSSE3())
8673     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8674             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8675       return Rotate;
8676
8677   // If we have direct support for blends, we should lower by decomposing into
8678   // a permute. That will be faster than the domain cross.
8679   if (IsBlendSupported)
8680     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8681                                                       Mask, DAG);
8682
8683   // Try to lower by permuting the inputs into an unpack instruction.
8684   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8685                                                             V2, Mask, DAG))
8686     return Unpack;
8687
8688   // We implement this with SHUFPS because it can blend from two vectors.
8689   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8690   // up the inputs, bypassing domain shift penalties that we would encur if we
8691   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8692   // relevant.
8693   return DAG.getBitcast(
8694       MVT::v4i32,
8695       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8696                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8697 }
8698
8699 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8700 /// shuffle lowering, and the most complex part.
8701 ///
8702 /// The lowering strategy is to try to form pairs of input lanes which are
8703 /// targeted at the same half of the final vector, and then use a dword shuffle
8704 /// to place them onto the right half, and finally unpack the paired lanes into
8705 /// their final position.
8706 ///
8707 /// The exact breakdown of how to form these dword pairs and align them on the
8708 /// correct sides is really tricky. See the comments within the function for
8709 /// more of the details.
8710 ///
8711 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8712 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8713 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8714 /// vector, form the analogous 128-bit 8-element Mask.
8715 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8716     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8717     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8718   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8719   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8720
8721   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8722   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8723   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8724
8725   SmallVector<int, 4> LoInputs;
8726   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8727                [](int M) { return M >= 0; });
8728   std::sort(LoInputs.begin(), LoInputs.end());
8729   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8730   SmallVector<int, 4> HiInputs;
8731   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8732                [](int M) { return M >= 0; });
8733   std::sort(HiInputs.begin(), HiInputs.end());
8734   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8735   int NumLToL =
8736       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8737   int NumHToL = LoInputs.size() - NumLToL;
8738   int NumLToH =
8739       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8740   int NumHToH = HiInputs.size() - NumLToH;
8741   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8742   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8743   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8744   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8745
8746   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8747   // such inputs we can swap two of the dwords across the half mark and end up
8748   // with <=2 inputs to each half in each half. Once there, we can fall through
8749   // to the generic code below. For example:
8750   //
8751   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8752   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8753   //
8754   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8755   // and an existing 2-into-2 on the other half. In this case we may have to
8756   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8757   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8758   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8759   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8760   // half than the one we target for fixing) will be fixed when we re-enter this
8761   // path. We will also combine away any sequence of PSHUFD instructions that
8762   // result into a single instruction. Here is an example of the tricky case:
8763   //
8764   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8765   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8766   //
8767   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8768   //
8769   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8770   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8771   //
8772   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8773   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8774   //
8775   // The result is fine to be handled by the generic logic.
8776   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8777                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8778                           int AOffset, int BOffset) {
8779     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8780            "Must call this with A having 3 or 1 inputs from the A half.");
8781     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8782            "Must call this with B having 1 or 3 inputs from the B half.");
8783     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8784            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8785
8786     bool ThreeAInputs = AToAInputs.size() == 3;
8787
8788     // Compute the index of dword with only one word among the three inputs in
8789     // a half by taking the sum of the half with three inputs and subtracting
8790     // the sum of the actual three inputs. The difference is the remaining
8791     // slot.
8792     int ADWord, BDWord;
8793     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8794     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8795     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8796     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8797     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8798     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8799     int TripleNonInputIdx =
8800         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8801     TripleDWord = TripleNonInputIdx / 2;
8802
8803     // We use xor with one to compute the adjacent DWord to whichever one the
8804     // OneInput is in.
8805     OneInputDWord = (OneInput / 2) ^ 1;
8806
8807     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8808     // and BToA inputs. If there is also such a problem with the BToB and AToB
8809     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8810     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8811     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8812     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8813       // Compute how many inputs will be flipped by swapping these DWords. We
8814       // need
8815       // to balance this to ensure we don't form a 3-1 shuffle in the other
8816       // half.
8817       int NumFlippedAToBInputs =
8818           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8819           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8820       int NumFlippedBToBInputs =
8821           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8822           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8823       if ((NumFlippedAToBInputs == 1 &&
8824            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8825           (NumFlippedBToBInputs == 1 &&
8826            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8827         // We choose whether to fix the A half or B half based on whether that
8828         // half has zero flipped inputs. At zero, we may not be able to fix it
8829         // with that half. We also bias towards fixing the B half because that
8830         // will more commonly be the high half, and we have to bias one way.
8831         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8832                                                        ArrayRef<int> Inputs) {
8833           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8834           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8835                                          PinnedIdx ^ 1) != Inputs.end();
8836           // Determine whether the free index is in the flipped dword or the
8837           // unflipped dword based on where the pinned index is. We use this bit
8838           // in an xor to conditionally select the adjacent dword.
8839           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8840           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8841                                              FixFreeIdx) != Inputs.end();
8842           if (IsFixIdxInput == IsFixFreeIdxInput)
8843             FixFreeIdx += 1;
8844           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8845                                         FixFreeIdx) != Inputs.end();
8846           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8847                  "We need to be changing the number of flipped inputs!");
8848           int PSHUFHalfMask[] = {0, 1, 2, 3};
8849           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8850           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8851                           MVT::v8i16, V,
8852                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8853
8854           for (int &M : Mask)
8855             if (M != -1 && M == FixIdx)
8856               M = FixFreeIdx;
8857             else if (M != -1 && M == FixFreeIdx)
8858               M = FixIdx;
8859         };
8860         if (NumFlippedBToBInputs != 0) {
8861           int BPinnedIdx =
8862               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8863           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8864         } else {
8865           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8866           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8867           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8868         }
8869       }
8870     }
8871
8872     int PSHUFDMask[] = {0, 1, 2, 3};
8873     PSHUFDMask[ADWord] = BDWord;
8874     PSHUFDMask[BDWord] = ADWord;
8875     V = DAG.getBitcast(
8876         VT,
8877         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8878                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8879
8880     // Adjust the mask to match the new locations of A and B.
8881     for (int &M : Mask)
8882       if (M != -1 && M/2 == ADWord)
8883         M = 2 * BDWord + M % 2;
8884       else if (M != -1 && M/2 == BDWord)
8885         M = 2 * ADWord + M % 2;
8886
8887     // Recurse back into this routine to re-compute state now that this isn't
8888     // a 3 and 1 problem.
8889     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8890                                                      DAG);
8891   };
8892   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8893     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8894   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8895     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8896
8897   // At this point there are at most two inputs to the low and high halves from
8898   // each half. That means the inputs can always be grouped into dwords and
8899   // those dwords can then be moved to the correct half with a dword shuffle.
8900   // We use at most one low and one high word shuffle to collect these paired
8901   // inputs into dwords, and finally a dword shuffle to place them.
8902   int PSHUFLMask[4] = {-1, -1, -1, -1};
8903   int PSHUFHMask[4] = {-1, -1, -1, -1};
8904   int PSHUFDMask[4] = {-1, -1, -1, -1};
8905
8906   // First fix the masks for all the inputs that are staying in their
8907   // original halves. This will then dictate the targets of the cross-half
8908   // shuffles.
8909   auto fixInPlaceInputs =
8910       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8911                     MutableArrayRef<int> SourceHalfMask,
8912                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8913     if (InPlaceInputs.empty())
8914       return;
8915     if (InPlaceInputs.size() == 1) {
8916       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8917           InPlaceInputs[0] - HalfOffset;
8918       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8919       return;
8920     }
8921     if (IncomingInputs.empty()) {
8922       // Just fix all of the in place inputs.
8923       for (int Input : InPlaceInputs) {
8924         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8925         PSHUFDMask[Input / 2] = Input / 2;
8926       }
8927       return;
8928     }
8929
8930     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8931     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8932         InPlaceInputs[0] - HalfOffset;
8933     // Put the second input next to the first so that they are packed into
8934     // a dword. We find the adjacent index by toggling the low bit.
8935     int AdjIndex = InPlaceInputs[0] ^ 1;
8936     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8937     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8938     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8939   };
8940   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8941   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8942
8943   // Now gather the cross-half inputs and place them into a free dword of
8944   // their target half.
8945   // FIXME: This operation could almost certainly be simplified dramatically to
8946   // look more like the 3-1 fixing operation.
8947   auto moveInputsToRightHalf = [&PSHUFDMask](
8948       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8949       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8950       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8951       int DestOffset) {
8952     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8953       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8954     };
8955     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8956                                                int Word) {
8957       int LowWord = Word & ~1;
8958       int HighWord = Word | 1;
8959       return isWordClobbered(SourceHalfMask, LowWord) ||
8960              isWordClobbered(SourceHalfMask, HighWord);
8961     };
8962
8963     if (IncomingInputs.empty())
8964       return;
8965
8966     if (ExistingInputs.empty()) {
8967       // Map any dwords with inputs from them into the right half.
8968       for (int Input : IncomingInputs) {
8969         // If the source half mask maps over the inputs, turn those into
8970         // swaps and use the swapped lane.
8971         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8972           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8973             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8974                 Input - SourceOffset;
8975             // We have to swap the uses in our half mask in one sweep.
8976             for (int &M : HalfMask)
8977               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8978                 M = Input;
8979               else if (M == Input)
8980                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8981           } else {
8982             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8983                        Input - SourceOffset &&
8984                    "Previous placement doesn't match!");
8985           }
8986           // Note that this correctly re-maps both when we do a swap and when
8987           // we observe the other side of the swap above. We rely on that to
8988           // avoid swapping the members of the input list directly.
8989           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8990         }
8991
8992         // Map the input's dword into the correct half.
8993         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8994           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8995         else
8996           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8997                      Input / 2 &&
8998                  "Previous placement doesn't match!");
8999       }
9000
9001       // And just directly shift any other-half mask elements to be same-half
9002       // as we will have mirrored the dword containing the element into the
9003       // same position within that half.
9004       for (int &M : HalfMask)
9005         if (M >= SourceOffset && M < SourceOffset + 4) {
9006           M = M - SourceOffset + DestOffset;
9007           assert(M >= 0 && "This should never wrap below zero!");
9008         }
9009       return;
9010     }
9011
9012     // Ensure we have the input in a viable dword of its current half. This
9013     // is particularly tricky because the original position may be clobbered
9014     // by inputs being moved and *staying* in that half.
9015     if (IncomingInputs.size() == 1) {
9016       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9017         int InputFixed = std::find(std::begin(SourceHalfMask),
9018                                    std::end(SourceHalfMask), -1) -
9019                          std::begin(SourceHalfMask) + SourceOffset;
9020         SourceHalfMask[InputFixed - SourceOffset] =
9021             IncomingInputs[0] - SourceOffset;
9022         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9023                      InputFixed);
9024         IncomingInputs[0] = InputFixed;
9025       }
9026     } else if (IncomingInputs.size() == 2) {
9027       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9028           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9029         // We have two non-adjacent or clobbered inputs we need to extract from
9030         // the source half. To do this, we need to map them into some adjacent
9031         // dword slot in the source mask.
9032         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9033                               IncomingInputs[1] - SourceOffset};
9034
9035         // If there is a free slot in the source half mask adjacent to one of
9036         // the inputs, place the other input in it. We use (Index XOR 1) to
9037         // compute an adjacent index.
9038         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9039             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9040           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9041           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9042           InputsFixed[1] = InputsFixed[0] ^ 1;
9043         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9044                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9045           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9046           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9047           InputsFixed[0] = InputsFixed[1] ^ 1;
9048         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9049                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9050           // The two inputs are in the same DWord but it is clobbered and the
9051           // adjacent DWord isn't used at all. Move both inputs to the free
9052           // slot.
9053           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9054           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9055           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9056           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9057         } else {
9058           // The only way we hit this point is if there is no clobbering
9059           // (because there are no off-half inputs to this half) and there is no
9060           // free slot adjacent to one of the inputs. In this case, we have to
9061           // swap an input with a non-input.
9062           for (int i = 0; i < 4; ++i)
9063             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9064                    "We can't handle any clobbers here!");
9065           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9066                  "Cannot have adjacent inputs here!");
9067
9068           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9069           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9070
9071           // We also have to update the final source mask in this case because
9072           // it may need to undo the above swap.
9073           for (int &M : FinalSourceHalfMask)
9074             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9075               M = InputsFixed[1] + SourceOffset;
9076             else if (M == InputsFixed[1] + SourceOffset)
9077               M = (InputsFixed[0] ^ 1) + SourceOffset;
9078
9079           InputsFixed[1] = InputsFixed[0] ^ 1;
9080         }
9081
9082         // Point everything at the fixed inputs.
9083         for (int &M : HalfMask)
9084           if (M == IncomingInputs[0])
9085             M = InputsFixed[0] + SourceOffset;
9086           else if (M == IncomingInputs[1])
9087             M = InputsFixed[1] + SourceOffset;
9088
9089         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9090         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9091       }
9092     } else {
9093       llvm_unreachable("Unhandled input size!");
9094     }
9095
9096     // Now hoist the DWord down to the right half.
9097     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9098     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9099     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9100     for (int &M : HalfMask)
9101       for (int Input : IncomingInputs)
9102         if (M == Input)
9103           M = FreeDWord * 2 + Input % 2;
9104   };
9105   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9106                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9107   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9108                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9109
9110   // Now enact all the shuffles we've computed to move the inputs into their
9111   // target half.
9112   if (!isNoopShuffleMask(PSHUFLMask))
9113     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9114                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9115   if (!isNoopShuffleMask(PSHUFHMask))
9116     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9117                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9118   if (!isNoopShuffleMask(PSHUFDMask))
9119     V = DAG.getBitcast(
9120         VT,
9121         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9122                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9123
9124   // At this point, each half should contain all its inputs, and we can then
9125   // just shuffle them into their final position.
9126   assert(std::count_if(LoMask.begin(), LoMask.end(),
9127                        [](int M) { return M >= 4; }) == 0 &&
9128          "Failed to lift all the high half inputs to the low mask!");
9129   assert(std::count_if(HiMask.begin(), HiMask.end(),
9130                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9131          "Failed to lift all the low half inputs to the high mask!");
9132
9133   // Do a half shuffle for the low mask.
9134   if (!isNoopShuffleMask(LoMask))
9135     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9136                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9137
9138   // Do a half shuffle with the high mask after shifting its values down.
9139   for (int &M : HiMask)
9140     if (M >= 0)
9141       M -= 4;
9142   if (!isNoopShuffleMask(HiMask))
9143     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9144                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9145
9146   return V;
9147 }
9148
9149 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9150 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9151                                           SDValue V2, ArrayRef<int> Mask,
9152                                           SelectionDAG &DAG, bool &V1InUse,
9153                                           bool &V2InUse) {
9154   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9155   SDValue V1Mask[16];
9156   SDValue V2Mask[16];
9157   V1InUse = false;
9158   V2InUse = false;
9159
9160   int Size = Mask.size();
9161   int Scale = 16 / Size;
9162   for (int i = 0; i < 16; ++i) {
9163     if (Mask[i / Scale] == -1) {
9164       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9165     } else {
9166       const int ZeroMask = 0x80;
9167       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9168                                           : ZeroMask;
9169       int V2Idx = Mask[i / Scale] < Size
9170                       ? ZeroMask
9171                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9172       if (Zeroable[i / Scale])
9173         V1Idx = V2Idx = ZeroMask;
9174       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9175       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9176       V1InUse |= (ZeroMask != V1Idx);
9177       V2InUse |= (ZeroMask != V2Idx);
9178     }
9179   }
9180
9181   if (V1InUse)
9182     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9183                      DAG.getBitcast(MVT::v16i8, V1),
9184                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9185   if (V2InUse)
9186     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9187                      DAG.getBitcast(MVT::v16i8, V2),
9188                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9189
9190   // If we need shuffled inputs from both, blend the two.
9191   SDValue V;
9192   if (V1InUse && V2InUse)
9193     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9194   else
9195     V = V1InUse ? V1 : V2;
9196
9197   // Cast the result back to the correct type.
9198   return DAG.getBitcast(VT, V);
9199 }
9200
9201 /// \brief Generic lowering of 8-lane i16 shuffles.
9202 ///
9203 /// This handles both single-input shuffles and combined shuffle/blends with
9204 /// two inputs. The single input shuffles are immediately delegated to
9205 /// a dedicated lowering routine.
9206 ///
9207 /// The blends are lowered in one of three fundamental ways. If there are few
9208 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9209 /// of the input is significantly cheaper when lowered as an interleaving of
9210 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9211 /// halves of the inputs separately (making them have relatively few inputs)
9212 /// and then concatenate them.
9213 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9214                                        const X86Subtarget *Subtarget,
9215                                        SelectionDAG &DAG) {
9216   SDLoc DL(Op);
9217   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9218   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9219   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9220   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9221   ArrayRef<int> OrigMask = SVOp->getMask();
9222   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9223                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9224   MutableArrayRef<int> Mask(MaskStorage);
9225
9226   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9227
9228   // Whenever we can lower this as a zext, that instruction is strictly faster
9229   // than any alternative.
9230   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9231           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9232     return ZExt;
9233
9234   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9235   (void)isV1;
9236   auto isV2 = [](int M) { return M >= 8; };
9237
9238   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9239
9240   if (NumV2Inputs == 0) {
9241     // Check for being able to broadcast a single element.
9242     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9243                                                           Mask, Subtarget, DAG))
9244       return Broadcast;
9245
9246     // Try to use shift instructions.
9247     if (SDValue Shift =
9248             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9249       return Shift;
9250
9251     // Use dedicated unpack instructions for masks that match their pattern.
9252     if (SDValue V =
9253             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9254       return V;
9255
9256     // Try to use byte rotation instructions.
9257     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9258                                                         Mask, Subtarget, DAG))
9259       return Rotate;
9260
9261     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9262                                                      Subtarget, DAG);
9263   }
9264
9265   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9266          "All single-input shuffles should be canonicalized to be V1-input "
9267          "shuffles.");
9268
9269   // Try to use shift instructions.
9270   if (SDValue Shift =
9271           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9272     return Shift;
9273
9274   // See if we can use SSE4A Extraction / Insertion.
9275   if (Subtarget->hasSSE4A())
9276     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9277       return V;
9278
9279   // There are special ways we can lower some single-element blends.
9280   if (NumV2Inputs == 1)
9281     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9282                                                          Mask, Subtarget, DAG))
9283       return V;
9284
9285   // We have different paths for blend lowering, but they all must use the
9286   // *exact* same predicate.
9287   bool IsBlendSupported = Subtarget->hasSSE41();
9288   if (IsBlendSupported)
9289     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9290                                                   Subtarget, DAG))
9291       return Blend;
9292
9293   if (SDValue Masked =
9294           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9295     return Masked;
9296
9297   // Use dedicated unpack instructions for masks that match their pattern.
9298   if (SDValue V =
9299           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9300     return V;
9301
9302   // Try to use byte rotation instructions.
9303   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9304           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9305     return Rotate;
9306
9307   if (SDValue BitBlend =
9308           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9309     return BitBlend;
9310
9311   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9312                                                             V2, Mask, DAG))
9313     return Unpack;
9314
9315   // If we can't directly blend but can use PSHUFB, that will be better as it
9316   // can both shuffle and set up the inefficient blend.
9317   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9318     bool V1InUse, V2InUse;
9319     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9320                                       V1InUse, V2InUse);
9321   }
9322
9323   // We can always bit-blend if we have to so the fallback strategy is to
9324   // decompose into single-input permutes and blends.
9325   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9326                                                       Mask, DAG);
9327 }
9328
9329 /// \brief Check whether a compaction lowering can be done by dropping even
9330 /// elements and compute how many times even elements must be dropped.
9331 ///
9332 /// This handles shuffles which take every Nth element where N is a power of
9333 /// two. Example shuffle masks:
9334 ///
9335 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9336 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9337 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9338 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9339 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9340 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9341 ///
9342 /// Any of these lanes can of course be undef.
9343 ///
9344 /// This routine only supports N <= 3.
9345 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9346 /// for larger N.
9347 ///
9348 /// \returns N above, or the number of times even elements must be dropped if
9349 /// there is such a number. Otherwise returns zero.
9350 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9351   // Figure out whether we're looping over two inputs or just one.
9352   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9353
9354   // The modulus for the shuffle vector entries is based on whether this is
9355   // a single input or not.
9356   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9357   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9358          "We should only be called with masks with a power-of-2 size!");
9359
9360   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9361
9362   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9363   // and 2^3 simultaneously. This is because we may have ambiguity with
9364   // partially undef inputs.
9365   bool ViableForN[3] = {true, true, true};
9366
9367   for (int i = 0, e = Mask.size(); i < e; ++i) {
9368     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9369     // want.
9370     if (Mask[i] == -1)
9371       continue;
9372
9373     bool IsAnyViable = false;
9374     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9375       if (ViableForN[j]) {
9376         uint64_t N = j + 1;
9377
9378         // The shuffle mask must be equal to (i * 2^N) % M.
9379         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9380           IsAnyViable = true;
9381         else
9382           ViableForN[j] = false;
9383       }
9384     // Early exit if we exhaust the possible powers of two.
9385     if (!IsAnyViable)
9386       break;
9387   }
9388
9389   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9390     if (ViableForN[j])
9391       return j + 1;
9392
9393   // Return 0 as there is no viable power of two.
9394   return 0;
9395 }
9396
9397 /// \brief Generic lowering of v16i8 shuffles.
9398 ///
9399 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9400 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9401 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9402 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9403 /// back together.
9404 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9405                                        const X86Subtarget *Subtarget,
9406                                        SelectionDAG &DAG) {
9407   SDLoc DL(Op);
9408   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9409   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9410   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9411   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9412   ArrayRef<int> Mask = SVOp->getMask();
9413   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9414
9415   // Try to use shift instructions.
9416   if (SDValue Shift =
9417           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9418     return Shift;
9419
9420   // Try to use byte rotation instructions.
9421   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9422           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9423     return Rotate;
9424
9425   // Try to use a zext lowering.
9426   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9427           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9428     return ZExt;
9429
9430   // See if we can use SSE4A Extraction / Insertion.
9431   if (Subtarget->hasSSE4A())
9432     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9433       return V;
9434
9435   int NumV2Elements =
9436       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9437
9438   // For single-input shuffles, there are some nicer lowering tricks we can use.
9439   if (NumV2Elements == 0) {
9440     // Check for being able to broadcast a single element.
9441     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9442                                                           Mask, Subtarget, DAG))
9443       return Broadcast;
9444
9445     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9446     // Notably, this handles splat and partial-splat shuffles more efficiently.
9447     // However, it only makes sense if the pre-duplication shuffle simplifies
9448     // things significantly. Currently, this means we need to be able to
9449     // express the pre-duplication shuffle as an i16 shuffle.
9450     //
9451     // FIXME: We should check for other patterns which can be widened into an
9452     // i16 shuffle as well.
9453     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9454       for (int i = 0; i < 16; i += 2)
9455         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9456           return false;
9457
9458       return true;
9459     };
9460     auto tryToWidenViaDuplication = [&]() -> SDValue {
9461       if (!canWidenViaDuplication(Mask))
9462         return SDValue();
9463       SmallVector<int, 4> LoInputs;
9464       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9465                    [](int M) { return M >= 0 && M < 8; });
9466       std::sort(LoInputs.begin(), LoInputs.end());
9467       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9468                      LoInputs.end());
9469       SmallVector<int, 4> HiInputs;
9470       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9471                    [](int M) { return M >= 8; });
9472       std::sort(HiInputs.begin(), HiInputs.end());
9473       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9474                      HiInputs.end());
9475
9476       bool TargetLo = LoInputs.size() >= HiInputs.size();
9477       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9478       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9479
9480       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9481       SmallDenseMap<int, int, 8> LaneMap;
9482       for (int I : InPlaceInputs) {
9483         PreDupI16Shuffle[I/2] = I/2;
9484         LaneMap[I] = I;
9485       }
9486       int j = TargetLo ? 0 : 4, je = j + 4;
9487       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9488         // Check if j is already a shuffle of this input. This happens when
9489         // there are two adjacent bytes after we move the low one.
9490         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9491           // If we haven't yet mapped the input, search for a slot into which
9492           // we can map it.
9493           while (j < je && PreDupI16Shuffle[j] != -1)
9494             ++j;
9495
9496           if (j == je)
9497             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9498             return SDValue();
9499
9500           // Map this input with the i16 shuffle.
9501           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9502         }
9503
9504         // Update the lane map based on the mapping we ended up with.
9505         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9506       }
9507       V1 = DAG.getBitcast(
9508           MVT::v16i8,
9509           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9510                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9511
9512       // Unpack the bytes to form the i16s that will be shuffled into place.
9513       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9514                        MVT::v16i8, V1, V1);
9515
9516       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9517       for (int i = 0; i < 16; ++i)
9518         if (Mask[i] != -1) {
9519           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9520           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9521           if (PostDupI16Shuffle[i / 2] == -1)
9522             PostDupI16Shuffle[i / 2] = MappedMask;
9523           else
9524             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9525                    "Conflicting entrties in the original shuffle!");
9526         }
9527       return DAG.getBitcast(
9528           MVT::v16i8,
9529           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9530                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9531     };
9532     if (SDValue V = tryToWidenViaDuplication())
9533       return V;
9534   }
9535
9536   if (SDValue Masked =
9537           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9538     return Masked;
9539
9540   // Use dedicated unpack instructions for masks that match their pattern.
9541   if (SDValue V =
9542           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9543     return V;
9544
9545   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9546   // with PSHUFB. It is important to do this before we attempt to generate any
9547   // blends but after all of the single-input lowerings. If the single input
9548   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9549   // want to preserve that and we can DAG combine any longer sequences into
9550   // a PSHUFB in the end. But once we start blending from multiple inputs,
9551   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9552   // and there are *very* few patterns that would actually be faster than the
9553   // PSHUFB approach because of its ability to zero lanes.
9554   //
9555   // FIXME: The only exceptions to the above are blends which are exact
9556   // interleavings with direct instructions supporting them. We currently don't
9557   // handle those well here.
9558   if (Subtarget->hasSSSE3()) {
9559     bool V1InUse = false;
9560     bool V2InUse = false;
9561
9562     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9563                                                 DAG, V1InUse, V2InUse);
9564
9565     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9566     // do so. This avoids using them to handle blends-with-zero which is
9567     // important as a single pshufb is significantly faster for that.
9568     if (V1InUse && V2InUse) {
9569       if (Subtarget->hasSSE41())
9570         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9571                                                       Mask, Subtarget, DAG))
9572           return Blend;
9573
9574       // We can use an unpack to do the blending rather than an or in some
9575       // cases. Even though the or may be (very minorly) more efficient, we
9576       // preference this lowering because there are common cases where part of
9577       // the complexity of the shuffles goes away when we do the final blend as
9578       // an unpack.
9579       // FIXME: It might be worth trying to detect if the unpack-feeding
9580       // shuffles will both be pshufb, in which case we shouldn't bother with
9581       // this.
9582       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9583               DL, MVT::v16i8, V1, V2, Mask, DAG))
9584         return Unpack;
9585     }
9586
9587     return PSHUFB;
9588   }
9589
9590   // There are special ways we can lower some single-element blends.
9591   if (NumV2Elements == 1)
9592     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9593                                                          Mask, Subtarget, DAG))
9594       return V;
9595
9596   if (SDValue BitBlend =
9597           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9598     return BitBlend;
9599
9600   // Check whether a compaction lowering can be done. This handles shuffles
9601   // which take every Nth element for some even N. See the helper function for
9602   // details.
9603   //
9604   // We special case these as they can be particularly efficiently handled with
9605   // the PACKUSB instruction on x86 and they show up in common patterns of
9606   // rearranging bytes to truncate wide elements.
9607   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9608     // NumEvenDrops is the power of two stride of the elements. Another way of
9609     // thinking about it is that we need to drop the even elements this many
9610     // times to get the original input.
9611     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9612
9613     // First we need to zero all the dropped bytes.
9614     assert(NumEvenDrops <= 3 &&
9615            "No support for dropping even elements more than 3 times.");
9616     // We use the mask type to pick which bytes are preserved based on how many
9617     // elements are dropped.
9618     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9619     SDValue ByteClearMask = DAG.getBitcast(
9620         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9621     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9622     if (!IsSingleInput)
9623       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9624
9625     // Now pack things back together.
9626     V1 = DAG.getBitcast(MVT::v8i16, V1);
9627     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9628     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9629     for (int i = 1; i < NumEvenDrops; ++i) {
9630       Result = DAG.getBitcast(MVT::v8i16, Result);
9631       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9632     }
9633
9634     return Result;
9635   }
9636
9637   // Handle multi-input cases by blending single-input shuffles.
9638   if (NumV2Elements > 0)
9639     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9640                                                       Mask, DAG);
9641
9642   // The fallback path for single-input shuffles widens this into two v8i16
9643   // vectors with unpacks, shuffles those, and then pulls them back together
9644   // with a pack.
9645   SDValue V = V1;
9646
9647   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9648   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9649   for (int i = 0; i < 16; ++i)
9650     if (Mask[i] >= 0)
9651       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9652
9653   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9654
9655   SDValue VLoHalf, VHiHalf;
9656   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9657   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9658   // i16s.
9659   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9660                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9661       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9662                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9663     // Use a mask to drop the high bytes.
9664     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9665     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9666                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9667
9668     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9669     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9670
9671     // Squash the masks to point directly into VLoHalf.
9672     for (int &M : LoBlendMask)
9673       if (M >= 0)
9674         M /= 2;
9675     for (int &M : HiBlendMask)
9676       if (M >= 0)
9677         M /= 2;
9678   } else {
9679     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9680     // VHiHalf so that we can blend them as i16s.
9681     VLoHalf = DAG.getBitcast(
9682         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9683     VHiHalf = DAG.getBitcast(
9684         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9685   }
9686
9687   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9688   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9689
9690   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9691 }
9692
9693 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9694 ///
9695 /// This routine breaks down the specific type of 128-bit shuffle and
9696 /// dispatches to the lowering routines accordingly.
9697 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9698                                         MVT VT, const X86Subtarget *Subtarget,
9699                                         SelectionDAG &DAG) {
9700   switch (VT.SimpleTy) {
9701   case MVT::v2i64:
9702     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9703   case MVT::v2f64:
9704     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9705   case MVT::v4i32:
9706     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9707   case MVT::v4f32:
9708     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9709   case MVT::v8i16:
9710     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9711   case MVT::v16i8:
9712     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9713
9714   default:
9715     llvm_unreachable("Unimplemented!");
9716   }
9717 }
9718
9719 /// \brief Helper function to test whether a shuffle mask could be
9720 /// simplified by widening the elements being shuffled.
9721 ///
9722 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9723 /// leaves it in an unspecified state.
9724 ///
9725 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9726 /// shuffle masks. The latter have the special property of a '-2' representing
9727 /// a zero-ed lane of a vector.
9728 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9729                                     SmallVectorImpl<int> &WidenedMask) {
9730   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9731     // If both elements are undef, its trivial.
9732     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9733       WidenedMask.push_back(SM_SentinelUndef);
9734       continue;
9735     }
9736
9737     // Check for an undef mask and a mask value properly aligned to fit with
9738     // a pair of values. If we find such a case, use the non-undef mask's value.
9739     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9740       WidenedMask.push_back(Mask[i + 1] / 2);
9741       continue;
9742     }
9743     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9744       WidenedMask.push_back(Mask[i] / 2);
9745       continue;
9746     }
9747
9748     // When zeroing, we need to spread the zeroing across both lanes to widen.
9749     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9750       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9751           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9752         WidenedMask.push_back(SM_SentinelZero);
9753         continue;
9754       }
9755       return false;
9756     }
9757
9758     // Finally check if the two mask values are adjacent and aligned with
9759     // a pair.
9760     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9761       WidenedMask.push_back(Mask[i] / 2);
9762       continue;
9763     }
9764
9765     // Otherwise we can't safely widen the elements used in this shuffle.
9766     return false;
9767   }
9768   assert(WidenedMask.size() == Mask.size() / 2 &&
9769          "Incorrect size of mask after widening the elements!");
9770
9771   return true;
9772 }
9773
9774 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9775 ///
9776 /// This routine just extracts two subvectors, shuffles them independently, and
9777 /// then concatenates them back together. This should work effectively with all
9778 /// AVX vector shuffle types.
9779 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9780                                           SDValue V2, ArrayRef<int> Mask,
9781                                           SelectionDAG &DAG) {
9782   assert(VT.getSizeInBits() >= 256 &&
9783          "Only for 256-bit or wider vector shuffles!");
9784   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9785   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9786
9787   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9788   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9789
9790   int NumElements = VT.getVectorNumElements();
9791   int SplitNumElements = NumElements / 2;
9792   MVT ScalarVT = VT.getVectorElementType();
9793   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9794
9795   // Rather than splitting build-vectors, just build two narrower build
9796   // vectors. This helps shuffling with splats and zeros.
9797   auto SplitVector = [&](SDValue V) {
9798     while (V.getOpcode() == ISD::BITCAST)
9799       V = V->getOperand(0);
9800
9801     MVT OrigVT = V.getSimpleValueType();
9802     int OrigNumElements = OrigVT.getVectorNumElements();
9803     int OrigSplitNumElements = OrigNumElements / 2;
9804     MVT OrigScalarVT = OrigVT.getVectorElementType();
9805     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9806
9807     SDValue LoV, HiV;
9808
9809     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9810     if (!BV) {
9811       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9812                         DAG.getIntPtrConstant(0, DL));
9813       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9814                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9815     } else {
9816
9817       SmallVector<SDValue, 16> LoOps, HiOps;
9818       for (int i = 0; i < OrigSplitNumElements; ++i) {
9819         LoOps.push_back(BV->getOperand(i));
9820         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9821       }
9822       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9823       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9824     }
9825     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9826                           DAG.getBitcast(SplitVT, HiV));
9827   };
9828
9829   SDValue LoV1, HiV1, LoV2, HiV2;
9830   std::tie(LoV1, HiV1) = SplitVector(V1);
9831   std::tie(LoV2, HiV2) = SplitVector(V2);
9832
9833   // Now create two 4-way blends of these half-width vectors.
9834   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9835     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9836     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9837     for (int i = 0; i < SplitNumElements; ++i) {
9838       int M = HalfMask[i];
9839       if (M >= NumElements) {
9840         if (M >= NumElements + SplitNumElements)
9841           UseHiV2 = true;
9842         else
9843           UseLoV2 = true;
9844         V2BlendMask.push_back(M - NumElements);
9845         V1BlendMask.push_back(-1);
9846         BlendMask.push_back(SplitNumElements + i);
9847       } else if (M >= 0) {
9848         if (M >= SplitNumElements)
9849           UseHiV1 = true;
9850         else
9851           UseLoV1 = true;
9852         V2BlendMask.push_back(-1);
9853         V1BlendMask.push_back(M);
9854         BlendMask.push_back(i);
9855       } else {
9856         V2BlendMask.push_back(-1);
9857         V1BlendMask.push_back(-1);
9858         BlendMask.push_back(-1);
9859       }
9860     }
9861
9862     // Because the lowering happens after all combining takes place, we need to
9863     // manually combine these blend masks as much as possible so that we create
9864     // a minimal number of high-level vector shuffle nodes.
9865
9866     // First try just blending the halves of V1 or V2.
9867     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9868       return DAG.getUNDEF(SplitVT);
9869     if (!UseLoV2 && !UseHiV2)
9870       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9871     if (!UseLoV1 && !UseHiV1)
9872       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9873
9874     SDValue V1Blend, V2Blend;
9875     if (UseLoV1 && UseHiV1) {
9876       V1Blend =
9877         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9878     } else {
9879       // We only use half of V1 so map the usage down into the final blend mask.
9880       V1Blend = UseLoV1 ? LoV1 : HiV1;
9881       for (int i = 0; i < SplitNumElements; ++i)
9882         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9883           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9884     }
9885     if (UseLoV2 && UseHiV2) {
9886       V2Blend =
9887         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9888     } else {
9889       // We only use half of V2 so map the usage down into the final blend mask.
9890       V2Blend = UseLoV2 ? LoV2 : HiV2;
9891       for (int i = 0; i < SplitNumElements; ++i)
9892         if (BlendMask[i] >= SplitNumElements)
9893           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9894     }
9895     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9896   };
9897   SDValue Lo = HalfBlend(LoMask);
9898   SDValue Hi = HalfBlend(HiMask);
9899   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9900 }
9901
9902 /// \brief Either split a vector in halves or decompose the shuffles and the
9903 /// blend.
9904 ///
9905 /// This is provided as a good fallback for many lowerings of non-single-input
9906 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9907 /// between splitting the shuffle into 128-bit components and stitching those
9908 /// back together vs. extracting the single-input shuffles and blending those
9909 /// results.
9910 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9911                                                 SDValue V2, ArrayRef<int> Mask,
9912                                                 SelectionDAG &DAG) {
9913   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9914                                             "lower single-input shuffles as it "
9915                                             "could then recurse on itself.");
9916   int Size = Mask.size();
9917
9918   // If this can be modeled as a broadcast of two elements followed by a blend,
9919   // prefer that lowering. This is especially important because broadcasts can
9920   // often fold with memory operands.
9921   auto DoBothBroadcast = [&] {
9922     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9923     for (int M : Mask)
9924       if (M >= Size) {
9925         if (V2BroadcastIdx == -1)
9926           V2BroadcastIdx = M - Size;
9927         else if (M - Size != V2BroadcastIdx)
9928           return false;
9929       } else if (M >= 0) {
9930         if (V1BroadcastIdx == -1)
9931           V1BroadcastIdx = M;
9932         else if (M != V1BroadcastIdx)
9933           return false;
9934       }
9935     return true;
9936   };
9937   if (DoBothBroadcast())
9938     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9939                                                       DAG);
9940
9941   // If the inputs all stem from a single 128-bit lane of each input, then we
9942   // split them rather than blending because the split will decompose to
9943   // unusually few instructions.
9944   int LaneCount = VT.getSizeInBits() / 128;
9945   int LaneSize = Size / LaneCount;
9946   SmallBitVector LaneInputs[2];
9947   LaneInputs[0].resize(LaneCount, false);
9948   LaneInputs[1].resize(LaneCount, false);
9949   for (int i = 0; i < Size; ++i)
9950     if (Mask[i] >= 0)
9951       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9952   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9953     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9954
9955   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9956   // that the decomposed single-input shuffles don't end up here.
9957   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9958 }
9959
9960 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9961 /// a permutation and blend of those lanes.
9962 ///
9963 /// This essentially blends the out-of-lane inputs to each lane into the lane
9964 /// from a permuted copy of the vector. This lowering strategy results in four
9965 /// instructions in the worst case for a single-input cross lane shuffle which
9966 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9967 /// of. Special cases for each particular shuffle pattern should be handled
9968 /// prior to trying this lowering.
9969 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9970                                                        SDValue V1, SDValue V2,
9971                                                        ArrayRef<int> Mask,
9972                                                        SelectionDAG &DAG) {
9973   // FIXME: This should probably be generalized for 512-bit vectors as well.
9974   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
9975   int LaneSize = Mask.size() / 2;
9976
9977   // If there are only inputs from one 128-bit lane, splitting will in fact be
9978   // less expensive. The flags track whether the given lane contains an element
9979   // that crosses to another lane.
9980   bool LaneCrossing[2] = {false, false};
9981   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9982     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9983       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9984   if (!LaneCrossing[0] || !LaneCrossing[1])
9985     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9986
9987   if (isSingleInputShuffleMask(Mask)) {
9988     SmallVector<int, 32> FlippedBlendMask;
9989     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9990       FlippedBlendMask.push_back(
9991           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9992                                   ? Mask[i]
9993                                   : Mask[i] % LaneSize +
9994                                         (i / LaneSize) * LaneSize + Size));
9995
9996     // Flip the vector, and blend the results which should now be in-lane. The
9997     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9998     // 5 for the high source. The value 3 selects the high half of source 2 and
9999     // the value 2 selects the low half of source 2. We only use source 2 to
10000     // allow folding it into a memory operand.
10001     unsigned PERMMask = 3 | 2 << 4;
10002     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10003                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
10004     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10005   }
10006
10007   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10008   // will be handled by the above logic and a blend of the results, much like
10009   // other patterns in AVX.
10010   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10011 }
10012
10013 /// \brief Handle lowering 2-lane 128-bit shuffles.
10014 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10015                                         SDValue V2, ArrayRef<int> Mask,
10016                                         const X86Subtarget *Subtarget,
10017                                         SelectionDAG &DAG) {
10018   // TODO: If minimizing size and one of the inputs is a zero vector and the
10019   // the zero vector has only one use, we could use a VPERM2X128 to save the
10020   // instruction bytes needed to explicitly generate the zero vector.
10021
10022   // Blends are faster and handle all the non-lane-crossing cases.
10023   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10024                                                 Subtarget, DAG))
10025     return Blend;
10026
10027   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10028   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10029
10030   // If either input operand is a zero vector, use VPERM2X128 because its mask
10031   // allows us to replace the zero input with an implicit zero.
10032   if (!IsV1Zero && !IsV2Zero) {
10033     // Check for patterns which can be matched with a single insert of a 128-bit
10034     // subvector.
10035     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10036     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10037       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10038                                    VT.getVectorNumElements() / 2);
10039       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10040                                 DAG.getIntPtrConstant(0, DL));
10041       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10042                                 OnlyUsesV1 ? V1 : V2,
10043                                 DAG.getIntPtrConstant(0, DL));
10044       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10045     }
10046   }
10047
10048   // Otherwise form a 128-bit permutation. After accounting for undefs,
10049   // convert the 64-bit shuffle mask selection values into 128-bit
10050   // selection bits by dividing the indexes by 2 and shifting into positions
10051   // defined by a vperm2*128 instruction's immediate control byte.
10052
10053   // The immediate permute control byte looks like this:
10054   //    [1:0] - select 128 bits from sources for low half of destination
10055   //    [2]   - ignore
10056   //    [3]   - zero low half of destination
10057   //    [5:4] - select 128 bits from sources for high half of destination
10058   //    [6]   - ignore
10059   //    [7]   - zero high half of destination
10060
10061   int MaskLO = Mask[0];
10062   if (MaskLO == SM_SentinelUndef)
10063     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10064
10065   int MaskHI = Mask[2];
10066   if (MaskHI == SM_SentinelUndef)
10067     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10068
10069   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10070
10071   // If either input is a zero vector, replace it with an undef input.
10072   // Shuffle mask values <  4 are selecting elements of V1.
10073   // Shuffle mask values >= 4 are selecting elements of V2.
10074   // Adjust each half of the permute mask by clearing the half that was
10075   // selecting the zero vector and setting the zero mask bit.
10076   if (IsV1Zero) {
10077     V1 = DAG.getUNDEF(VT);
10078     if (MaskLO < 4)
10079       PermMask = (PermMask & 0xf0) | 0x08;
10080     if (MaskHI < 4)
10081       PermMask = (PermMask & 0x0f) | 0x80;
10082   }
10083   if (IsV2Zero) {
10084     V2 = DAG.getUNDEF(VT);
10085     if (MaskLO >= 4)
10086       PermMask = (PermMask & 0xf0) | 0x08;
10087     if (MaskHI >= 4)
10088       PermMask = (PermMask & 0x0f) | 0x80;
10089   }
10090
10091   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10092                      DAG.getConstant(PermMask, DL, MVT::i8));
10093 }
10094
10095 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10096 /// shuffling each lane.
10097 ///
10098 /// This will only succeed when the result of fixing the 128-bit lanes results
10099 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10100 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10101 /// the lane crosses early and then use simpler shuffles within each lane.
10102 ///
10103 /// FIXME: It might be worthwhile at some point to support this without
10104 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10105 /// in x86 only floating point has interesting non-repeating shuffles, and even
10106 /// those are still *marginally* more expensive.
10107 static SDValue lowerVectorShuffleByMerging128BitLanes(
10108     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10109     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10110   assert(!isSingleInputShuffleMask(Mask) &&
10111          "This is only useful with multiple inputs.");
10112
10113   int Size = Mask.size();
10114   int LaneSize = 128 / VT.getScalarSizeInBits();
10115   int NumLanes = Size / LaneSize;
10116   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10117
10118   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10119   // check whether the in-128-bit lane shuffles share a repeating pattern.
10120   SmallVector<int, 4> Lanes;
10121   Lanes.resize(NumLanes, -1);
10122   SmallVector<int, 4> InLaneMask;
10123   InLaneMask.resize(LaneSize, -1);
10124   for (int i = 0; i < Size; ++i) {
10125     if (Mask[i] < 0)
10126       continue;
10127
10128     int j = i / LaneSize;
10129
10130     if (Lanes[j] < 0) {
10131       // First entry we've seen for this lane.
10132       Lanes[j] = Mask[i] / LaneSize;
10133     } else if (Lanes[j] != Mask[i] / LaneSize) {
10134       // This doesn't match the lane selected previously!
10135       return SDValue();
10136     }
10137
10138     // Check that within each lane we have a consistent shuffle mask.
10139     int k = i % LaneSize;
10140     if (InLaneMask[k] < 0) {
10141       InLaneMask[k] = Mask[i] % LaneSize;
10142     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10143       // This doesn't fit a repeating in-lane mask.
10144       return SDValue();
10145     }
10146   }
10147
10148   // First shuffle the lanes into place.
10149   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10150                                 VT.getSizeInBits() / 64);
10151   SmallVector<int, 8> LaneMask;
10152   LaneMask.resize(NumLanes * 2, -1);
10153   for (int i = 0; i < NumLanes; ++i)
10154     if (Lanes[i] >= 0) {
10155       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10156       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10157     }
10158
10159   V1 = DAG.getBitcast(LaneVT, V1);
10160   V2 = DAG.getBitcast(LaneVT, V2);
10161   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10162
10163   // Cast it back to the type we actually want.
10164   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10165
10166   // Now do a simple shuffle that isn't lane crossing.
10167   SmallVector<int, 8> NewMask;
10168   NewMask.resize(Size, -1);
10169   for (int i = 0; i < Size; ++i)
10170     if (Mask[i] >= 0)
10171       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10172   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10173          "Must not introduce lane crosses at this point!");
10174
10175   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10176 }
10177
10178 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10179 /// given mask.
10180 ///
10181 /// This returns true if the elements from a particular input are already in the
10182 /// slot required by the given mask and require no permutation.
10183 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10184   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10185   int Size = Mask.size();
10186   for (int i = 0; i < Size; ++i)
10187     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10188       return false;
10189
10190   return true;
10191 }
10192
10193 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10194                                             ArrayRef<int> Mask, SDValue V1,
10195                                             SDValue V2, SelectionDAG &DAG) {
10196
10197   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10198   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10199   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10200   int NumElts = VT.getVectorNumElements();
10201   bool ShufpdMask = true;
10202   bool CommutableMask = true;
10203   unsigned Immediate = 0;
10204   for (int i = 0; i < NumElts; ++i) {
10205     if (Mask[i] < 0)
10206       continue;
10207     int Val = (i & 6) + NumElts * (i & 1);
10208     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10209     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10210       ShufpdMask = false;
10211     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10212       CommutableMask = false;
10213     Immediate |= (Mask[i] % 2) << i;
10214   }
10215   if (ShufpdMask)
10216     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10217                        DAG.getConstant(Immediate, DL, MVT::i8));
10218   if (CommutableMask)
10219     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10220                        DAG.getConstant(Immediate, DL, MVT::i8));
10221   return SDValue();
10222 }
10223
10224 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10225 ///
10226 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10227 /// isn't available.
10228 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10229                                        const X86Subtarget *Subtarget,
10230                                        SelectionDAG &DAG) {
10231   SDLoc DL(Op);
10232   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10233   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10234   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10235   ArrayRef<int> Mask = SVOp->getMask();
10236   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10237
10238   SmallVector<int, 4> WidenedMask;
10239   if (canWidenShuffleElements(Mask, WidenedMask))
10240     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10241                                     DAG);
10242
10243   if (isSingleInputShuffleMask(Mask)) {
10244     // Check for being able to broadcast a single element.
10245     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10246                                                           Mask, Subtarget, DAG))
10247       return Broadcast;
10248
10249     // Use low duplicate instructions for masks that match their pattern.
10250     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10251       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10252
10253     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10254       // Non-half-crossing single input shuffles can be lowerid with an
10255       // interleaved permutation.
10256       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10257                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10258       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10259                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10260     }
10261
10262     // With AVX2 we have direct support for this permutation.
10263     if (Subtarget->hasAVX2())
10264       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10265                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10266
10267     // Otherwise, fall back.
10268     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10269                                                    DAG);
10270   }
10271
10272   // Use dedicated unpack instructions for masks that match their pattern.
10273   if (SDValue V =
10274           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10275     return V;
10276
10277   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10278                                                 Subtarget, DAG))
10279     return Blend;
10280
10281   // Check if the blend happens to exactly fit that of SHUFPD.
10282   if (SDValue Op =
10283       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10284     return Op;
10285
10286   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10287   // shuffle. However, if we have AVX2 and either inputs are already in place,
10288   // we will be able to shuffle even across lanes the other input in a single
10289   // instruction so skip this pattern.
10290   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10291                                  isShuffleMaskInputInPlace(1, Mask))))
10292     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10293             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10294       return Result;
10295
10296   // If we have AVX2 then we always want to lower with a blend because an v4 we
10297   // can fully permute the elements.
10298   if (Subtarget->hasAVX2())
10299     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10300                                                       Mask, DAG);
10301
10302   // Otherwise fall back on generic lowering.
10303   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10304 }
10305
10306 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10307 ///
10308 /// This routine is only called when we have AVX2 and thus a reasonable
10309 /// instruction set for v4i64 shuffling..
10310 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10311                                        const X86Subtarget *Subtarget,
10312                                        SelectionDAG &DAG) {
10313   SDLoc DL(Op);
10314   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10315   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10316   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10317   ArrayRef<int> Mask = SVOp->getMask();
10318   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10319   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10320
10321   SmallVector<int, 4> WidenedMask;
10322   if (canWidenShuffleElements(Mask, WidenedMask))
10323     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10324                                     DAG);
10325
10326   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10327                                                 Subtarget, DAG))
10328     return Blend;
10329
10330   // Check for being able to broadcast a single element.
10331   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10332                                                         Mask, Subtarget, DAG))
10333     return Broadcast;
10334
10335   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10336   // use lower latency instructions that will operate on both 128-bit lanes.
10337   SmallVector<int, 2> RepeatedMask;
10338   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10339     if (isSingleInputShuffleMask(Mask)) {
10340       int PSHUFDMask[] = {-1, -1, -1, -1};
10341       for (int i = 0; i < 2; ++i)
10342         if (RepeatedMask[i] >= 0) {
10343           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10344           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10345         }
10346       return DAG.getBitcast(
10347           MVT::v4i64,
10348           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10349                       DAG.getBitcast(MVT::v8i32, V1),
10350                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10351     }
10352   }
10353
10354   // AVX2 provides a direct instruction for permuting a single input across
10355   // lanes.
10356   if (isSingleInputShuffleMask(Mask))
10357     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10358                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10359
10360   // Try to use shift instructions.
10361   if (SDValue Shift =
10362           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10363     return Shift;
10364
10365   // Use dedicated unpack instructions for masks that match their pattern.
10366   if (SDValue V =
10367           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10368     return V;
10369
10370   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10371   // shuffle. However, if we have AVX2 and either inputs are already in place,
10372   // we will be able to shuffle even across lanes the other input in a single
10373   // instruction so skip this pattern.
10374   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10375                                  isShuffleMaskInputInPlace(1, Mask))))
10376     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10377             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10378       return Result;
10379
10380   // Otherwise fall back on generic blend lowering.
10381   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10382                                                     Mask, DAG);
10383 }
10384
10385 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10386 ///
10387 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10388 /// isn't available.
10389 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10390                                        const X86Subtarget *Subtarget,
10391                                        SelectionDAG &DAG) {
10392   SDLoc DL(Op);
10393   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10394   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10395   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10396   ArrayRef<int> Mask = SVOp->getMask();
10397   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10398
10399   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10400                                                 Subtarget, DAG))
10401     return Blend;
10402
10403   // Check for being able to broadcast a single element.
10404   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10405                                                         Mask, Subtarget, DAG))
10406     return Broadcast;
10407
10408   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10409   // options to efficiently lower the shuffle.
10410   SmallVector<int, 4> RepeatedMask;
10411   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10412     assert(RepeatedMask.size() == 4 &&
10413            "Repeated masks must be half the mask width!");
10414
10415     // Use even/odd duplicate instructions for masks that match their pattern.
10416     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10417       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10418     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10419       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10420
10421     if (isSingleInputShuffleMask(Mask))
10422       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10423                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10424
10425     // Use dedicated unpack instructions for masks that match their pattern.
10426     if (SDValue V =
10427             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10428       return V;
10429
10430     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10431     // have already handled any direct blends. We also need to squash the
10432     // repeated mask into a simulated v4f32 mask.
10433     for (int i = 0; i < 4; ++i)
10434       if (RepeatedMask[i] >= 8)
10435         RepeatedMask[i] -= 4;
10436     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10437   }
10438
10439   // If we have a single input shuffle with different shuffle patterns in the
10440   // two 128-bit lanes use the variable mask to VPERMILPS.
10441   if (isSingleInputShuffleMask(Mask)) {
10442     SDValue VPermMask[8];
10443     for (int i = 0; i < 8; ++i)
10444       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10445                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10446     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10447       return DAG.getNode(
10448           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10449           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10450
10451     if (Subtarget->hasAVX2())
10452       return DAG.getNode(
10453           X86ISD::VPERMV, DL, MVT::v8f32,
10454           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10455                                                  MVT::v8i32, VPermMask)),
10456           V1);
10457
10458     // Otherwise, fall back.
10459     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10460                                                    DAG);
10461   }
10462
10463   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10464   // shuffle.
10465   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10466           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10467     return Result;
10468
10469   // If we have AVX2 then we always want to lower with a blend because at v8 we
10470   // can fully permute the elements.
10471   if (Subtarget->hasAVX2())
10472     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10473                                                       Mask, DAG);
10474
10475   // Otherwise fall back on generic lowering.
10476   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10477 }
10478
10479 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10480 ///
10481 /// This routine is only called when we have AVX2 and thus a reasonable
10482 /// instruction set for v8i32 shuffling..
10483 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10484                                        const X86Subtarget *Subtarget,
10485                                        SelectionDAG &DAG) {
10486   SDLoc DL(Op);
10487   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10488   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10489   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10490   ArrayRef<int> Mask = SVOp->getMask();
10491   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10492   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10493
10494   // Whenever we can lower this as a zext, that instruction is strictly faster
10495   // than any alternative. It also allows us to fold memory operands into the
10496   // shuffle in many cases.
10497   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10498                                                          Mask, Subtarget, DAG))
10499     return ZExt;
10500
10501   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10502                                                 Subtarget, DAG))
10503     return Blend;
10504
10505   // Check for being able to broadcast a single element.
10506   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10507                                                         Mask, Subtarget, DAG))
10508     return Broadcast;
10509
10510   // If the shuffle mask is repeated in each 128-bit lane we can use more
10511   // efficient instructions that mirror the shuffles across the two 128-bit
10512   // lanes.
10513   SmallVector<int, 4> RepeatedMask;
10514   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10515     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10516     if (isSingleInputShuffleMask(Mask))
10517       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10518                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10519
10520     // Use dedicated unpack instructions for masks that match their pattern.
10521     if (SDValue V =
10522             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10523       return V;
10524   }
10525
10526   // Try to use shift instructions.
10527   if (SDValue Shift =
10528           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10529     return Shift;
10530
10531   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10532           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10533     return Rotate;
10534
10535   // If the shuffle patterns aren't repeated but it is a single input, directly
10536   // generate a cross-lane VPERMD instruction.
10537   if (isSingleInputShuffleMask(Mask)) {
10538     SDValue VPermMask[8];
10539     for (int i = 0; i < 8; ++i)
10540       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10541                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10542     return DAG.getNode(
10543         X86ISD::VPERMV, DL, MVT::v8i32,
10544         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10545   }
10546
10547   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10548   // shuffle.
10549   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10550           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10551     return Result;
10552
10553   // Otherwise fall back on generic blend lowering.
10554   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10555                                                     Mask, DAG);
10556 }
10557
10558 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10559 ///
10560 /// This routine is only called when we have AVX2 and thus a reasonable
10561 /// instruction set for v16i16 shuffling..
10562 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10563                                         const X86Subtarget *Subtarget,
10564                                         SelectionDAG &DAG) {
10565   SDLoc DL(Op);
10566   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10567   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10568   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10569   ArrayRef<int> Mask = SVOp->getMask();
10570   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10571   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10572
10573   // Whenever we can lower this as a zext, that instruction is strictly faster
10574   // than any alternative. It also allows us to fold memory operands into the
10575   // shuffle in many cases.
10576   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10577                                                          Mask, Subtarget, DAG))
10578     return ZExt;
10579
10580   // Check for being able to broadcast a single element.
10581   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10582                                                         Mask, Subtarget, DAG))
10583     return Broadcast;
10584
10585   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10586                                                 Subtarget, DAG))
10587     return Blend;
10588
10589   // Use dedicated unpack instructions for masks that match their pattern.
10590   if (SDValue V =
10591           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10592     return V;
10593
10594   // Try to use shift instructions.
10595   if (SDValue Shift =
10596           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10597     return Shift;
10598
10599   // Try to use byte rotation instructions.
10600   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10601           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10602     return Rotate;
10603
10604   if (isSingleInputShuffleMask(Mask)) {
10605     // There are no generalized cross-lane shuffle operations available on i16
10606     // element types.
10607     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10608       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10609                                                      Mask, DAG);
10610
10611     SmallVector<int, 8> RepeatedMask;
10612     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10613       // As this is a single-input shuffle, the repeated mask should be
10614       // a strictly valid v8i16 mask that we can pass through to the v8i16
10615       // lowering to handle even the v16 case.
10616       return lowerV8I16GeneralSingleInputVectorShuffle(
10617           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10618     }
10619
10620     SDValue PSHUFBMask[32];
10621     for (int i = 0; i < 16; ++i) {
10622       if (Mask[i] == -1) {
10623         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10624         continue;
10625       }
10626
10627       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10628       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10629       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10630       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10631     }
10632     return DAG.getBitcast(MVT::v16i16,
10633                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10634                                       DAG.getBitcast(MVT::v32i8, V1),
10635                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10636                                                   MVT::v32i8, PSHUFBMask)));
10637   }
10638
10639   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10640   // shuffle.
10641   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10642           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10643     return Result;
10644
10645   // Otherwise fall back on generic lowering.
10646   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10647 }
10648
10649 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10650 ///
10651 /// This routine is only called when we have AVX2 and thus a reasonable
10652 /// instruction set for v32i8 shuffling..
10653 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10654                                        const X86Subtarget *Subtarget,
10655                                        SelectionDAG &DAG) {
10656   SDLoc DL(Op);
10657   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10658   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10659   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10660   ArrayRef<int> Mask = SVOp->getMask();
10661   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10662   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10663
10664   // Whenever we can lower this as a zext, that instruction is strictly faster
10665   // than any alternative. It also allows us to fold memory operands into the
10666   // shuffle in many cases.
10667   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10668                                                          Mask, Subtarget, DAG))
10669     return ZExt;
10670
10671   // Check for being able to broadcast a single element.
10672   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10673                                                         Mask, Subtarget, DAG))
10674     return Broadcast;
10675
10676   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10677                                                 Subtarget, DAG))
10678     return Blend;
10679
10680   // Use dedicated unpack instructions for masks that match their pattern.
10681   if (SDValue V =
10682           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10683     return V;
10684
10685   // Try to use shift instructions.
10686   if (SDValue Shift =
10687           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10688     return Shift;
10689
10690   // Try to use byte rotation instructions.
10691   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10692           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10693     return Rotate;
10694
10695   if (isSingleInputShuffleMask(Mask)) {
10696     // There are no generalized cross-lane shuffle operations available on i8
10697     // element types.
10698     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10699       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10700                                                      Mask, DAG);
10701
10702     SDValue PSHUFBMask[32];
10703     for (int i = 0; i < 32; ++i)
10704       PSHUFBMask[i] =
10705           Mask[i] < 0
10706               ? DAG.getUNDEF(MVT::i8)
10707               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10708                                 MVT::i8);
10709
10710     return DAG.getNode(
10711         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10712         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10713   }
10714
10715   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10716   // shuffle.
10717   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10718           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10719     return Result;
10720
10721   // Otherwise fall back on generic lowering.
10722   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10723 }
10724
10725 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10726 ///
10727 /// This routine either breaks down the specific type of a 256-bit x86 vector
10728 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10729 /// together based on the available instructions.
10730 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10731                                         MVT VT, const X86Subtarget *Subtarget,
10732                                         SelectionDAG &DAG) {
10733   SDLoc DL(Op);
10734   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10735   ArrayRef<int> Mask = SVOp->getMask();
10736
10737   // If we have a single input to the zero element, insert that into V1 if we
10738   // can do so cheaply.
10739   int NumElts = VT.getVectorNumElements();
10740   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10741     return M >= NumElts;
10742   });
10743
10744   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10745     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10746                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10747       return Insertion;
10748
10749   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10750   // can check for those subtargets here and avoid much of the subtarget
10751   // querying in the per-vector-type lowering routines. With AVX1 we have
10752   // essentially *zero* ability to manipulate a 256-bit vector with integer
10753   // types. Since we'll use floating point types there eventually, just
10754   // immediately cast everything to a float and operate entirely in that domain.
10755   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10756     int ElementBits = VT.getScalarSizeInBits();
10757     if (ElementBits < 32)
10758       // No floating point type available, decompose into 128-bit vectors.
10759       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10760
10761     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10762                                 VT.getVectorNumElements());
10763     V1 = DAG.getBitcast(FpVT, V1);
10764     V2 = DAG.getBitcast(FpVT, V2);
10765     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10766   }
10767
10768   switch (VT.SimpleTy) {
10769   case MVT::v4f64:
10770     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10771   case MVT::v4i64:
10772     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10773   case MVT::v8f32:
10774     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10775   case MVT::v8i32:
10776     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10777   case MVT::v16i16:
10778     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10779   case MVT::v32i8:
10780     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10781
10782   default:
10783     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10784   }
10785 }
10786
10787 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10788 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10789                                         ArrayRef<int> Mask,
10790                                         SDValue V1, SDValue V2,
10791                                         SelectionDAG &DAG) {
10792   assert(VT.getScalarSizeInBits() == 64 &&
10793          "Unexpected element type size for 128bit shuffle.");
10794
10795   // To handle 256 bit vector requires VLX and most probably
10796   // function lowerV2X128VectorShuffle() is better solution.
10797   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10798
10799   SmallVector<int, 4> WidenedMask;
10800   if (!canWidenShuffleElements(Mask, WidenedMask))
10801     return SDValue();
10802
10803   // Form a 128-bit permutation.
10804   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10805   // bits defined by a vshuf64x2 instruction's immediate control byte.
10806   unsigned PermMask = 0, Imm = 0;
10807   unsigned ControlBitsNum = WidenedMask.size() / 2;
10808
10809   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10810     if (WidenedMask[i] == SM_SentinelZero)
10811       return SDValue();
10812
10813     // Use first element in place of undef mask.
10814     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10815     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10816   }
10817
10818   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10819                      DAG.getConstant(PermMask, DL, MVT::i8));
10820 }
10821
10822 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10823                                            ArrayRef<int> Mask, SDValue V1,
10824                                            SDValue V2, SelectionDAG &DAG) {
10825
10826   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10827
10828   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10829   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10830
10831   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10832   if (isSingleInputShuffleMask(Mask))
10833     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10834
10835   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10836 }
10837
10838 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10839 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10840                                        const X86Subtarget *Subtarget,
10841                                        SelectionDAG &DAG) {
10842   SDLoc DL(Op);
10843   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10844   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10845   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10846   ArrayRef<int> Mask = SVOp->getMask();
10847   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10848
10849   if (SDValue Shuf128 =
10850           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10851     return Shuf128;
10852
10853   if (SDValue Unpck =
10854           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10855     return Unpck;
10856
10857   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10858 }
10859
10860 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10861 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10862                                         const X86Subtarget *Subtarget,
10863                                         SelectionDAG &DAG) {
10864   SDLoc DL(Op);
10865   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10866   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10867   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10868   ArrayRef<int> Mask = SVOp->getMask();
10869   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10870
10871   if (SDValue Unpck =
10872           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10873     return Unpck;
10874
10875   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10876 }
10877
10878 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10879 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10880                                        const X86Subtarget *Subtarget,
10881                                        SelectionDAG &DAG) {
10882   SDLoc DL(Op);
10883   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10884   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10885   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10886   ArrayRef<int> Mask = SVOp->getMask();
10887   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10888
10889   if (SDValue Shuf128 =
10890           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10891     return Shuf128;
10892
10893   if (SDValue Unpck =
10894           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10895     return Unpck;
10896
10897   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10898 }
10899
10900 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10901 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10902                                         const X86Subtarget *Subtarget,
10903                                         SelectionDAG &DAG) {
10904   SDLoc DL(Op);
10905   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10906   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10907   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10908   ArrayRef<int> Mask = SVOp->getMask();
10909   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10910
10911   if (SDValue Unpck =
10912           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10913     return Unpck;
10914
10915   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10916 }
10917
10918 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10919 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10920                                         const X86Subtarget *Subtarget,
10921                                         SelectionDAG &DAG) {
10922   SDLoc DL(Op);
10923   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10924   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10925   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10926   ArrayRef<int> Mask = SVOp->getMask();
10927   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10928   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10929
10930   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10931 }
10932
10933 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10934 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10935                                        const X86Subtarget *Subtarget,
10936                                        SelectionDAG &DAG) {
10937   SDLoc DL(Op);
10938   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10939   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10940   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10941   ArrayRef<int> Mask = SVOp->getMask();
10942   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10943   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10944
10945   // FIXME: Implement direct support for this type!
10946   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10947 }
10948
10949 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10950 ///
10951 /// This routine either breaks down the specific type of a 512-bit x86 vector
10952 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10953 /// together based on the available instructions.
10954 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10955                                         MVT VT, const X86Subtarget *Subtarget,
10956                                         SelectionDAG &DAG) {
10957   SDLoc DL(Op);
10958   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10959   ArrayRef<int> Mask = SVOp->getMask();
10960   assert(Subtarget->hasAVX512() &&
10961          "Cannot lower 512-bit vectors w/ basic ISA!");
10962
10963   // Check for being able to broadcast a single element.
10964   if (SDValue Broadcast =
10965           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10966     return Broadcast;
10967
10968   // Dispatch to each element type for lowering. If we don't have supprot for
10969   // specific element type shuffles at 512 bits, immediately split them and
10970   // lower them. Each lowering routine of a given type is allowed to assume that
10971   // the requisite ISA extensions for that element type are available.
10972   switch (VT.SimpleTy) {
10973   case MVT::v8f64:
10974     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10975   case MVT::v16f32:
10976     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10977   case MVT::v8i64:
10978     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10979   case MVT::v16i32:
10980     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10981   case MVT::v32i16:
10982     if (Subtarget->hasBWI())
10983       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10984     break;
10985   case MVT::v64i8:
10986     if (Subtarget->hasBWI())
10987       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10988     break;
10989
10990   default:
10991     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10992   }
10993
10994   // Otherwise fall back on splitting.
10995   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10996 }
10997
10998 // Lower vXi1 vector shuffles.
10999 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11000 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11001 // vector, shuffle and then truncate it back.
11002 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11003                                       MVT VT, const X86Subtarget *Subtarget,
11004                                       SelectionDAG &DAG) {
11005   SDLoc DL(Op);
11006   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11007   ArrayRef<int> Mask = SVOp->getMask();
11008   assert(Subtarget->hasAVX512() &&
11009          "Cannot lower 512-bit vectors w/o basic ISA!");
11010   MVT ExtVT;
11011   switch (VT.SimpleTy) {
11012   default:
11013     llvm_unreachable("Expected a vector of i1 elements");
11014   case MVT::v2i1:
11015     ExtVT = MVT::v2i64;
11016     break;
11017   case MVT::v4i1:
11018     ExtVT = MVT::v4i32;
11019     break;
11020   case MVT::v8i1:
11021     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11022     break;
11023   case MVT::v16i1:
11024     ExtVT = MVT::v16i32;
11025     break;
11026   case MVT::v32i1:
11027     ExtVT = MVT::v32i16;
11028     break;
11029   case MVT::v64i1:
11030     ExtVT = MVT::v64i8;
11031     break;
11032   }
11033
11034   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11035     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11036   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11037     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11038   else
11039     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11040
11041   if (V2.isUndef())
11042     V2 = DAG.getUNDEF(ExtVT);
11043   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11044     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11045   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11046     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11047   else
11048     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11049   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11050                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11051 }
11052 /// \brief Top-level lowering for x86 vector shuffles.
11053 ///
11054 /// This handles decomposition, canonicalization, and lowering of all x86
11055 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11056 /// above in helper routines. The canonicalization attempts to widen shuffles
11057 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11058 /// s.t. only one of the two inputs needs to be tested, etc.
11059 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11060                                   SelectionDAG &DAG) {
11061   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11062   ArrayRef<int> Mask = SVOp->getMask();
11063   SDValue V1 = Op.getOperand(0);
11064   SDValue V2 = Op.getOperand(1);
11065   MVT VT = Op.getSimpleValueType();
11066   int NumElements = VT.getVectorNumElements();
11067   SDLoc dl(Op);
11068   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11069
11070   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11071          "Can't lower MMX shuffles");
11072
11073   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11074   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11075   if (V1IsUndef && V2IsUndef)
11076     return DAG.getUNDEF(VT);
11077
11078   // When we create a shuffle node we put the UNDEF node to second operand,
11079   // but in some cases the first operand may be transformed to UNDEF.
11080   // In this case we should just commute the node.
11081   if (V1IsUndef)
11082     return DAG.getCommutedVectorShuffle(*SVOp);
11083
11084   // Check for non-undef masks pointing at an undef vector and make the masks
11085   // undef as well. This makes it easier to match the shuffle based solely on
11086   // the mask.
11087   if (V2IsUndef)
11088     for (int M : Mask)
11089       if (M >= NumElements) {
11090         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11091         for (int &M : NewMask)
11092           if (M >= NumElements)
11093             M = -1;
11094         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11095       }
11096
11097   // We actually see shuffles that are entirely re-arrangements of a set of
11098   // zero inputs. This mostly happens while decomposing complex shuffles into
11099   // simple ones. Directly lower these as a buildvector of zeros.
11100   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11101   if (Zeroable.all())
11102     return getZeroVector(VT, Subtarget, DAG, dl);
11103
11104   // Try to collapse shuffles into using a vector type with fewer elements but
11105   // wider element types. We cap this to not form integers or floating point
11106   // elements wider than 64 bits, but it might be interesting to form i128
11107   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11108   SmallVector<int, 16> WidenedMask;
11109   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11110       canWidenShuffleElements(Mask, WidenedMask)) {
11111     MVT NewEltVT = VT.isFloatingPoint()
11112                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11113                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11114     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11115     // Make sure that the new vector type is legal. For example, v2f64 isn't
11116     // legal on SSE1.
11117     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11118       V1 = DAG.getBitcast(NewVT, V1);
11119       V2 = DAG.getBitcast(NewVT, V2);
11120       return DAG.getBitcast(
11121           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11122     }
11123   }
11124
11125   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11126   for (int M : SVOp->getMask())
11127     if (M < 0)
11128       ++NumUndefElements;
11129     else if (M < NumElements)
11130       ++NumV1Elements;
11131     else
11132       ++NumV2Elements;
11133
11134   // Commute the shuffle as needed such that more elements come from V1 than
11135   // V2. This allows us to match the shuffle pattern strictly on how many
11136   // elements come from V1 without handling the symmetric cases.
11137   if (NumV2Elements > NumV1Elements)
11138     return DAG.getCommutedVectorShuffle(*SVOp);
11139
11140   // When the number of V1 and V2 elements are the same, try to minimize the
11141   // number of uses of V2 in the low half of the vector. When that is tied,
11142   // ensure that the sum of indices for V1 is equal to or lower than the sum
11143   // indices for V2. When those are equal, try to ensure that the number of odd
11144   // indices for V1 is lower than the number of odd indices for V2.
11145   if (NumV1Elements == NumV2Elements) {
11146     int LowV1Elements = 0, LowV2Elements = 0;
11147     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11148       if (M >= NumElements)
11149         ++LowV2Elements;
11150       else if (M >= 0)
11151         ++LowV1Elements;
11152     if (LowV2Elements > LowV1Elements) {
11153       return DAG.getCommutedVectorShuffle(*SVOp);
11154     } else if (LowV2Elements == LowV1Elements) {
11155       int SumV1Indices = 0, SumV2Indices = 0;
11156       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11157         if (SVOp->getMask()[i] >= NumElements)
11158           SumV2Indices += i;
11159         else if (SVOp->getMask()[i] >= 0)
11160           SumV1Indices += i;
11161       if (SumV2Indices < SumV1Indices) {
11162         return DAG.getCommutedVectorShuffle(*SVOp);
11163       } else if (SumV2Indices == SumV1Indices) {
11164         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11165         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11166           if (SVOp->getMask()[i] >= NumElements)
11167             NumV2OddIndices += i % 2;
11168           else if (SVOp->getMask()[i] >= 0)
11169             NumV1OddIndices += i % 2;
11170         if (NumV2OddIndices < NumV1OddIndices)
11171           return DAG.getCommutedVectorShuffle(*SVOp);
11172       }
11173     }
11174   }
11175
11176   // For each vector width, delegate to a specialized lowering routine.
11177   if (VT.is128BitVector())
11178     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11179
11180   if (VT.is256BitVector())
11181     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11182
11183   if (VT.is512BitVector())
11184     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11185
11186   if (Is1BitVector)
11187     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11188   llvm_unreachable("Unimplemented!");
11189 }
11190
11191 // This function assumes its argument is a BUILD_VECTOR of constants or
11192 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11193 // true.
11194 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11195                                     unsigned &MaskValue) {
11196   MaskValue = 0;
11197   unsigned NumElems = BuildVector->getNumOperands();
11198
11199   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11200   // We don't handle the >2 lanes case right now.
11201   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11202   if (NumLanes > 2)
11203     return false;
11204
11205   unsigned NumElemsInLane = NumElems / NumLanes;
11206
11207   // Blend for v16i16 should be symmetric for the both lanes.
11208   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11209     SDValue EltCond = BuildVector->getOperand(i);
11210     SDValue SndLaneEltCond =
11211         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11212
11213     int Lane1Cond = -1, Lane2Cond = -1;
11214     if (isa<ConstantSDNode>(EltCond))
11215       Lane1Cond = !isZero(EltCond);
11216     if (isa<ConstantSDNode>(SndLaneEltCond))
11217       Lane2Cond = !isZero(SndLaneEltCond);
11218
11219     unsigned LaneMask = 0;
11220     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11221       // Lane1Cond != 0, means we want the first argument.
11222       // Lane1Cond == 0, means we want the second argument.
11223       // The encoding of this argument is 0 for the first argument, 1
11224       // for the second. Therefore, invert the condition.
11225       LaneMask = !Lane1Cond << i;
11226     else if (Lane1Cond < 0)
11227       LaneMask = !Lane2Cond << i;
11228     else
11229       return false;
11230
11231     MaskValue |= LaneMask;
11232     if (NumLanes == 2)
11233       MaskValue |= LaneMask << NumElemsInLane;
11234   }
11235   return true;
11236 }
11237
11238 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11239 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11240                                            const X86Subtarget *Subtarget,
11241                                            SelectionDAG &DAG) {
11242   SDValue Cond = Op.getOperand(0);
11243   SDValue LHS = Op.getOperand(1);
11244   SDValue RHS = Op.getOperand(2);
11245   SDLoc dl(Op);
11246   MVT VT = Op.getSimpleValueType();
11247
11248   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11249     return SDValue();
11250   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11251
11252   // Only non-legal VSELECTs reach this lowering, convert those into generic
11253   // shuffles and re-use the shuffle lowering path for blends.
11254   SmallVector<int, 32> Mask;
11255   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11256     SDValue CondElt = CondBV->getOperand(i);
11257     Mask.push_back(
11258         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11259   }
11260   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11261 }
11262
11263 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11264   // A vselect where all conditions and data are constants can be optimized into
11265   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11266   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11267       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11268       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11269     return SDValue();
11270
11271   // Try to lower this to a blend-style vector shuffle. This can handle all
11272   // constant condition cases.
11273   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11274     return BlendOp;
11275
11276   // Variable blends are only legal from SSE4.1 onward.
11277   if (!Subtarget->hasSSE41())
11278     return SDValue();
11279
11280   // Only some types will be legal on some subtargets. If we can emit a legal
11281   // VSELECT-matching blend, return Op, and but if we need to expand, return
11282   // a null value.
11283   switch (Op.getSimpleValueType().SimpleTy) {
11284   default:
11285     // Most of the vector types have blends past SSE4.1.
11286     return Op;
11287
11288   case MVT::v32i8:
11289     // The byte blends for AVX vectors were introduced only in AVX2.
11290     if (Subtarget->hasAVX2())
11291       return Op;
11292
11293     return SDValue();
11294
11295   case MVT::v8i16:
11296   case MVT::v16i16:
11297     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11298     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11299       return Op;
11300
11301     // FIXME: We should custom lower this by fixing the condition and using i8
11302     // blends.
11303     return SDValue();
11304   }
11305 }
11306
11307 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11308   MVT VT = Op.getSimpleValueType();
11309   SDLoc dl(Op);
11310
11311   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11312     return SDValue();
11313
11314   if (VT.getSizeInBits() == 8) {
11315     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11316                                   Op.getOperand(0), Op.getOperand(1));
11317     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11318                                   DAG.getValueType(VT));
11319     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11320   }
11321
11322   if (VT.getSizeInBits() == 16) {
11323     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11324     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11325     if (Idx == 0)
11326       return DAG.getNode(
11327           ISD::TRUNCATE, dl, MVT::i16,
11328           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11329                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11330                       Op.getOperand(1)));
11331     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11332                                   Op.getOperand(0), Op.getOperand(1));
11333     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11334                                   DAG.getValueType(VT));
11335     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11336   }
11337
11338   if (VT == MVT::f32) {
11339     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11340     // the result back to FR32 register. It's only worth matching if the
11341     // result has a single use which is a store or a bitcast to i32.  And in
11342     // the case of a store, it's not worth it if the index is a constant 0,
11343     // because a MOVSSmr can be used instead, which is smaller and faster.
11344     if (!Op.hasOneUse())
11345       return SDValue();
11346     SDNode *User = *Op.getNode()->use_begin();
11347     if ((User->getOpcode() != ISD::STORE ||
11348          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11349           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11350         (User->getOpcode() != ISD::BITCAST ||
11351          User->getValueType(0) != MVT::i32))
11352       return SDValue();
11353     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11354                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11355                                   Op.getOperand(1));
11356     return DAG.getBitcast(MVT::f32, Extract);
11357   }
11358
11359   if (VT == MVT::i32 || VT == MVT::i64) {
11360     // ExtractPS/pextrq works with constant index.
11361     if (isa<ConstantSDNode>(Op.getOperand(1)))
11362       return Op;
11363   }
11364   return SDValue();
11365 }
11366
11367 /// Extract one bit from mask vector, like v16i1 or v8i1.
11368 /// AVX-512 feature.
11369 SDValue
11370 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11371   SDValue Vec = Op.getOperand(0);
11372   SDLoc dl(Vec);
11373   MVT VecVT = Vec.getSimpleValueType();
11374   SDValue Idx = Op.getOperand(1);
11375   MVT EltVT = Op.getSimpleValueType();
11376
11377   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11378   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11379          "Unexpected vector type in ExtractBitFromMaskVector");
11380
11381   // variable index can't be handled in mask registers,
11382   // extend vector to VR512
11383   if (!isa<ConstantSDNode>(Idx)) {
11384     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11385     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11386     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11387                               ExtVT.getVectorElementType(), Ext, Idx);
11388     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11389   }
11390
11391   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11392   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11393   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11394     rc = getRegClassFor(MVT::v16i1);
11395   unsigned MaxSift = rc->getSize()*8 - 1;
11396   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11397                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11398   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11399                     DAG.getConstant(MaxSift, dl, MVT::i8));
11400   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11401                        DAG.getIntPtrConstant(0, dl));
11402 }
11403
11404 SDValue
11405 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11406                                            SelectionDAG &DAG) const {
11407   SDLoc dl(Op);
11408   SDValue Vec = Op.getOperand(0);
11409   MVT VecVT = Vec.getSimpleValueType();
11410   SDValue Idx = Op.getOperand(1);
11411
11412   if (Op.getSimpleValueType() == MVT::i1)
11413     return ExtractBitFromMaskVector(Op, DAG);
11414
11415   if (!isa<ConstantSDNode>(Idx)) {
11416     if (VecVT.is512BitVector() ||
11417         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11418          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11419
11420       MVT MaskEltVT =
11421         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11422       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11423                                     MaskEltVT.getSizeInBits());
11424
11425       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11426       auto PtrVT = getPointerTy(DAG.getDataLayout());
11427       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11428                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11429                                  DAG.getConstant(0, dl, PtrVT));
11430       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11431       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11432                          DAG.getConstant(0, dl, PtrVT));
11433     }
11434     return SDValue();
11435   }
11436
11437   // If this is a 256-bit vector result, first extract the 128-bit vector and
11438   // then extract the element from the 128-bit vector.
11439   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11440
11441     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11442     // Get the 128-bit vector.
11443     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11444     MVT EltVT = VecVT.getVectorElementType();
11445
11446     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11447     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11448
11449     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11450     // this can be done with a mask.
11451     IdxVal &= ElemsPerChunk - 1;
11452     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11453                        DAG.getConstant(IdxVal, dl, MVT::i32));
11454   }
11455
11456   assert(VecVT.is128BitVector() && "Unexpected vector length");
11457
11458   if (Subtarget->hasSSE41())
11459     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11460       return Res;
11461
11462   MVT VT = Op.getSimpleValueType();
11463   // TODO: handle v16i8.
11464   if (VT.getSizeInBits() == 16) {
11465     SDValue Vec = Op.getOperand(0);
11466     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11467     if (Idx == 0)
11468       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11469                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11470                                      DAG.getBitcast(MVT::v4i32, Vec),
11471                                      Op.getOperand(1)));
11472     // Transform it so it match pextrw which produces a 32-bit result.
11473     MVT EltVT = MVT::i32;
11474     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11475                                   Op.getOperand(0), Op.getOperand(1));
11476     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11477                                   DAG.getValueType(VT));
11478     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11479   }
11480
11481   if (VT.getSizeInBits() == 32) {
11482     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11483     if (Idx == 0)
11484       return Op;
11485
11486     // SHUFPS the element to the lowest double word, then movss.
11487     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11488     MVT VVT = Op.getOperand(0).getSimpleValueType();
11489     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11490                                        DAG.getUNDEF(VVT), Mask);
11491     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11492                        DAG.getIntPtrConstant(0, dl));
11493   }
11494
11495   if (VT.getSizeInBits() == 64) {
11496     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11497     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11498     //        to match extract_elt for f64.
11499     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11500     if (Idx == 0)
11501       return Op;
11502
11503     // UNPCKHPD the element to the lowest double word, then movsd.
11504     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11505     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11506     int Mask[2] = { 1, -1 };
11507     MVT VVT = Op.getOperand(0).getSimpleValueType();
11508     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11509                                        DAG.getUNDEF(VVT), Mask);
11510     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11511                        DAG.getIntPtrConstant(0, dl));
11512   }
11513
11514   return SDValue();
11515 }
11516
11517 /// Insert one bit to mask vector, like v16i1 or v8i1.
11518 /// AVX-512 feature.
11519 SDValue
11520 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11521   SDLoc dl(Op);
11522   SDValue Vec = Op.getOperand(0);
11523   SDValue Elt = Op.getOperand(1);
11524   SDValue Idx = Op.getOperand(2);
11525   MVT VecVT = Vec.getSimpleValueType();
11526
11527   if (!isa<ConstantSDNode>(Idx)) {
11528     // Non constant index. Extend source and destination,
11529     // insert element and then truncate the result.
11530     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11531     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11532     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11533       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11534       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11535     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11536   }
11537
11538   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11539   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11540   if (IdxVal)
11541     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11542                            DAG.getConstant(IdxVal, dl, MVT::i8));
11543   if (Vec.getOpcode() == ISD::UNDEF)
11544     return EltInVec;
11545   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11546 }
11547
11548 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11549                                                   SelectionDAG &DAG) const {
11550   MVT VT = Op.getSimpleValueType();
11551   MVT EltVT = VT.getVectorElementType();
11552
11553   if (EltVT == MVT::i1)
11554     return InsertBitToMaskVector(Op, DAG);
11555
11556   SDLoc dl(Op);
11557   SDValue N0 = Op.getOperand(0);
11558   SDValue N1 = Op.getOperand(1);
11559   SDValue N2 = Op.getOperand(2);
11560   if (!isa<ConstantSDNode>(N2))
11561     return SDValue();
11562   auto *N2C = cast<ConstantSDNode>(N2);
11563   unsigned IdxVal = N2C->getZExtValue();
11564
11565   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11566   // into that, and then insert the subvector back into the result.
11567   if (VT.is256BitVector() || VT.is512BitVector()) {
11568     // With a 256-bit vector, we can insert into the zero element efficiently
11569     // using a blend if we have AVX or AVX2 and the right data type.
11570     if (VT.is256BitVector() && IdxVal == 0) {
11571       // TODO: It is worthwhile to cast integer to floating point and back
11572       // and incur a domain crossing penalty if that's what we'll end up
11573       // doing anyway after extracting to a 128-bit vector.
11574       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11575           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11576         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11577         N2 = DAG.getIntPtrConstant(1, dl);
11578         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11579       }
11580     }
11581
11582     // Get the desired 128-bit vector chunk.
11583     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11584
11585     // Insert the element into the desired chunk.
11586     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11587     assert(isPowerOf2_32(NumEltsIn128));
11588     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11589     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11590
11591     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11592                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11593
11594     // Insert the changed part back into the bigger vector
11595     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11596   }
11597   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11598
11599   if (Subtarget->hasSSE41()) {
11600     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11601       unsigned Opc;
11602       if (VT == MVT::v8i16) {
11603         Opc = X86ISD::PINSRW;
11604       } else {
11605         assert(VT == MVT::v16i8);
11606         Opc = X86ISD::PINSRB;
11607       }
11608
11609       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11610       // argument.
11611       if (N1.getValueType() != MVT::i32)
11612         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11613       if (N2.getValueType() != MVT::i32)
11614         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11615       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11616     }
11617
11618     if (EltVT == MVT::f32) {
11619       // Bits [7:6] of the constant are the source select. This will always be
11620       //   zero here. The DAG Combiner may combine an extract_elt index into
11621       //   these bits. For example (insert (extract, 3), 2) could be matched by
11622       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11623       // Bits [5:4] of the constant are the destination select. This is the
11624       //   value of the incoming immediate.
11625       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11626       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11627
11628       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11629       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11630         // If this is an insertion of 32-bits into the low 32-bits of
11631         // a vector, we prefer to generate a blend with immediate rather
11632         // than an insertps. Blends are simpler operations in hardware and so
11633         // will always have equal or better performance than insertps.
11634         // But if optimizing for size and there's a load folding opportunity,
11635         // generate insertps because blendps does not have a 32-bit memory
11636         // operand form.
11637         N2 = DAG.getIntPtrConstant(1, dl);
11638         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11639         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11640       }
11641       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11642       // Create this as a scalar to vector..
11643       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11644       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11645     }
11646
11647     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11648       // PINSR* works with constant index.
11649       return Op;
11650     }
11651   }
11652
11653   if (EltVT == MVT::i8)
11654     return SDValue();
11655
11656   if (EltVT.getSizeInBits() == 16) {
11657     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11658     // as its second argument.
11659     if (N1.getValueType() != MVT::i32)
11660       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11661     if (N2.getValueType() != MVT::i32)
11662       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11663     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11664   }
11665   return SDValue();
11666 }
11667
11668 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11669   SDLoc dl(Op);
11670   MVT OpVT = Op.getSimpleValueType();
11671
11672   // If this is a 256-bit vector result, first insert into a 128-bit
11673   // vector and then insert into the 256-bit vector.
11674   if (!OpVT.is128BitVector()) {
11675     // Insert into a 128-bit vector.
11676     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11677     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11678                                  OpVT.getVectorNumElements() / SizeFactor);
11679
11680     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11681
11682     // Insert the 128-bit vector.
11683     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11684   }
11685
11686   if (OpVT == MVT::v1i64 &&
11687       Op.getOperand(0).getValueType() == MVT::i64)
11688     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11689
11690   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11691   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11692   return DAG.getBitcast(
11693       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11694 }
11695
11696 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11697 // a simple subregister reference or explicit instructions to grab
11698 // upper bits of a vector.
11699 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11700                                       SelectionDAG &DAG) {
11701   SDLoc dl(Op);
11702   SDValue In =  Op.getOperand(0);
11703   SDValue Idx = Op.getOperand(1);
11704   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11705   MVT ResVT   = Op.getSimpleValueType();
11706   MVT InVT    = In.getSimpleValueType();
11707
11708   if (Subtarget->hasFp256()) {
11709     if (ResVT.is128BitVector() &&
11710         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11711         isa<ConstantSDNode>(Idx)) {
11712       return Extract128BitVector(In, IdxVal, DAG, dl);
11713     }
11714     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11715         isa<ConstantSDNode>(Idx)) {
11716       return Extract256BitVector(In, IdxVal, DAG, dl);
11717     }
11718   }
11719   return SDValue();
11720 }
11721
11722 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11723 // simple superregister reference or explicit instructions to insert
11724 // the upper bits of a vector.
11725 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11726                                      SelectionDAG &DAG) {
11727   if (!Subtarget->hasAVX())
11728     return SDValue();
11729
11730   SDLoc dl(Op);
11731   SDValue Vec = Op.getOperand(0);
11732   SDValue SubVec = Op.getOperand(1);
11733   SDValue Idx = Op.getOperand(2);
11734
11735   if (!isa<ConstantSDNode>(Idx))
11736     return SDValue();
11737
11738   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11739   MVT OpVT = Op.getSimpleValueType();
11740   MVT SubVecVT = SubVec.getSimpleValueType();
11741
11742   // Fold two 16-byte subvector loads into one 32-byte load:
11743   // (insert_subvector (insert_subvector undef, (load addr), 0),
11744   //                   (load addr + 16), Elts/2)
11745   // --> load32 addr
11746   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11747       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11748       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11749     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11750     if (Idx2 && Idx2->getZExtValue() == 0) {
11751       SDValue SubVec2 = Vec.getOperand(1);
11752       // If needed, look through a bitcast to get to the load.
11753       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11754         SubVec2 = SubVec2.getOperand(0);
11755
11756       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11757         bool Fast;
11758         unsigned Alignment = FirstLd->getAlignment();
11759         unsigned AS = FirstLd->getAddressSpace();
11760         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11761         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11762                                     OpVT, AS, Alignment, &Fast) && Fast) {
11763           SDValue Ops[] = { SubVec2, SubVec };
11764           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11765             return Ld;
11766         }
11767       }
11768     }
11769   }
11770
11771   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11772       SubVecVT.is128BitVector())
11773     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11774
11775   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11776     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11777
11778   if (OpVT.getVectorElementType() == MVT::i1) {
11779     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11780       return Op;
11781     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11782     SDValue Undef = DAG.getUNDEF(OpVT);
11783     unsigned NumElems = OpVT.getVectorNumElements();
11784     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11785
11786     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11787       // Zero upper bits of the Vec
11788       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11789       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11790
11791       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11792                                  SubVec, ZeroIdx);
11793       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11794       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11795     }
11796     if (IdxVal == 0) {
11797       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11798                                  SubVec, ZeroIdx);
11799       // Zero upper bits of the Vec2
11800       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11801       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11802       // Zero lower bits of the Vec
11803       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11804       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11805       // Merge them together
11806       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11807     }
11808   }
11809   return SDValue();
11810 }
11811
11812 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11813 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11814 // one of the above mentioned nodes. It has to be wrapped because otherwise
11815 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11816 // be used to form addressing mode. These wrapped nodes will be selected
11817 // into MOV32ri.
11818 SDValue
11819 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11820   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11821
11822   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11823   // global base reg.
11824   unsigned char OpFlag = 0;
11825   unsigned WrapperKind = X86ISD::Wrapper;
11826   CodeModel::Model M = DAG.getTarget().getCodeModel();
11827
11828   if (Subtarget->isPICStyleRIPRel() &&
11829       (M == CodeModel::Small || M == CodeModel::Kernel))
11830     WrapperKind = X86ISD::WrapperRIP;
11831   else if (Subtarget->isPICStyleGOT())
11832     OpFlag = X86II::MO_GOTOFF;
11833   else if (Subtarget->isPICStyleStubPIC())
11834     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11835
11836   auto PtrVT = getPointerTy(DAG.getDataLayout());
11837   SDValue Result = DAG.getTargetConstantPool(
11838       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11839   SDLoc DL(CP);
11840   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11841   // With PIC, the address is actually $g + Offset.
11842   if (OpFlag) {
11843     Result =
11844         DAG.getNode(ISD::ADD, DL, PtrVT,
11845                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11846   }
11847
11848   return Result;
11849 }
11850
11851 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11852   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11853
11854   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11855   // global base reg.
11856   unsigned char OpFlag = 0;
11857   unsigned WrapperKind = X86ISD::Wrapper;
11858   CodeModel::Model M = DAG.getTarget().getCodeModel();
11859
11860   if (Subtarget->isPICStyleRIPRel() &&
11861       (M == CodeModel::Small || M == CodeModel::Kernel))
11862     WrapperKind = X86ISD::WrapperRIP;
11863   else if (Subtarget->isPICStyleGOT())
11864     OpFlag = X86II::MO_GOTOFF;
11865   else if (Subtarget->isPICStyleStubPIC())
11866     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11867
11868   auto PtrVT = getPointerTy(DAG.getDataLayout());
11869   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11870   SDLoc DL(JT);
11871   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11872
11873   // With PIC, the address is actually $g + Offset.
11874   if (OpFlag)
11875     Result =
11876         DAG.getNode(ISD::ADD, DL, PtrVT,
11877                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11878
11879   return Result;
11880 }
11881
11882 SDValue
11883 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11884   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11885
11886   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11887   // global base reg.
11888   unsigned char OpFlag = 0;
11889   unsigned WrapperKind = X86ISD::Wrapper;
11890   CodeModel::Model M = DAG.getTarget().getCodeModel();
11891
11892   if (Subtarget->isPICStyleRIPRel() &&
11893       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11894     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11895       OpFlag = X86II::MO_GOTPCREL;
11896     WrapperKind = X86ISD::WrapperRIP;
11897   } else if (Subtarget->isPICStyleGOT()) {
11898     OpFlag = X86II::MO_GOT;
11899   } else if (Subtarget->isPICStyleStubPIC()) {
11900     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11901   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11902     OpFlag = X86II::MO_DARWIN_NONLAZY;
11903   }
11904
11905   auto PtrVT = getPointerTy(DAG.getDataLayout());
11906   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11907
11908   SDLoc DL(Op);
11909   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11910
11911   // With PIC, the address is actually $g + Offset.
11912   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11913       !Subtarget->is64Bit()) {
11914     Result =
11915         DAG.getNode(ISD::ADD, DL, PtrVT,
11916                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11917   }
11918
11919   // For symbols that require a load from a stub to get the address, emit the
11920   // load.
11921   if (isGlobalStubReference(OpFlag))
11922     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11923                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11924                          false, false, false, 0);
11925
11926   return Result;
11927 }
11928
11929 SDValue
11930 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11931   // Create the TargetBlockAddressAddress node.
11932   unsigned char OpFlags =
11933     Subtarget->ClassifyBlockAddressReference();
11934   CodeModel::Model M = DAG.getTarget().getCodeModel();
11935   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11936   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11937   SDLoc dl(Op);
11938   auto PtrVT = getPointerTy(DAG.getDataLayout());
11939   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11940
11941   if (Subtarget->isPICStyleRIPRel() &&
11942       (M == CodeModel::Small || M == CodeModel::Kernel))
11943     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11944   else
11945     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11946
11947   // With PIC, the address is actually $g + Offset.
11948   if (isGlobalRelativeToPICBase(OpFlags)) {
11949     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11950                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11951   }
11952
11953   return Result;
11954 }
11955
11956 SDValue
11957 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11958                                       int64_t Offset, SelectionDAG &DAG) const {
11959   // Create the TargetGlobalAddress node, folding in the constant
11960   // offset if it is legal.
11961   unsigned char OpFlags =
11962       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11963   CodeModel::Model M = DAG.getTarget().getCodeModel();
11964   auto PtrVT = getPointerTy(DAG.getDataLayout());
11965   SDValue Result;
11966   if (OpFlags == X86II::MO_NO_FLAG &&
11967       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11968     // A direct static reference to a global.
11969     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11970     Offset = 0;
11971   } else {
11972     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11973   }
11974
11975   if (Subtarget->isPICStyleRIPRel() &&
11976       (M == CodeModel::Small || M == CodeModel::Kernel))
11977     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11978   else
11979     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11980
11981   // With PIC, the address is actually $g + Offset.
11982   if (isGlobalRelativeToPICBase(OpFlags)) {
11983     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11984                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11985   }
11986
11987   // For globals that require a load from a stub to get the address, emit the
11988   // load.
11989   if (isGlobalStubReference(OpFlags))
11990     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11991                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11992                          false, false, false, 0);
11993
11994   // If there was a non-zero offset that we didn't fold, create an explicit
11995   // addition for it.
11996   if (Offset != 0)
11997     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11998                          DAG.getConstant(Offset, dl, PtrVT));
11999
12000   return Result;
12001 }
12002
12003 SDValue
12004 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12005   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12006   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12007   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12008 }
12009
12010 static SDValue
12011 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12012            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12013            unsigned char OperandFlags, bool LocalDynamic = false) {
12014   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12015   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12016   SDLoc dl(GA);
12017   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12018                                            GA->getValueType(0),
12019                                            GA->getOffset(),
12020                                            OperandFlags);
12021
12022   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12023                                            : X86ISD::TLSADDR;
12024
12025   if (InFlag) {
12026     SDValue Ops[] = { Chain,  TGA, *InFlag };
12027     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12028   } else {
12029     SDValue Ops[]  = { Chain, TGA };
12030     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12031   }
12032
12033   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12034   MFI->setAdjustsStack(true);
12035   MFI->setHasCalls(true);
12036
12037   SDValue Flag = Chain.getValue(1);
12038   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12039 }
12040
12041 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12042 static SDValue
12043 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12044                                 const EVT PtrVT) {
12045   SDValue InFlag;
12046   SDLoc dl(GA);  // ? function entry point might be better
12047   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12048                                    DAG.getNode(X86ISD::GlobalBaseReg,
12049                                                SDLoc(), PtrVT), InFlag);
12050   InFlag = Chain.getValue(1);
12051
12052   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12053 }
12054
12055 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12056 static SDValue
12057 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12058                                 const EVT PtrVT) {
12059   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12060                     X86::RAX, X86II::MO_TLSGD);
12061 }
12062
12063 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12064                                            SelectionDAG &DAG,
12065                                            const EVT PtrVT,
12066                                            bool is64Bit) {
12067   SDLoc dl(GA);
12068
12069   // Get the start address of the TLS block for this module.
12070   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12071       .getInfo<X86MachineFunctionInfo>();
12072   MFI->incNumLocalDynamicTLSAccesses();
12073
12074   SDValue Base;
12075   if (is64Bit) {
12076     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12077                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12078   } else {
12079     SDValue InFlag;
12080     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12081         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12082     InFlag = Chain.getValue(1);
12083     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12084                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12085   }
12086
12087   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12088   // of Base.
12089
12090   // Build x@dtpoff.
12091   unsigned char OperandFlags = X86II::MO_DTPOFF;
12092   unsigned WrapperKind = X86ISD::Wrapper;
12093   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12094                                            GA->getValueType(0),
12095                                            GA->getOffset(), OperandFlags);
12096   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12097
12098   // Add x@dtpoff with the base.
12099   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12100 }
12101
12102 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12103 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12104                                    const EVT PtrVT, TLSModel::Model model,
12105                                    bool is64Bit, bool isPIC) {
12106   SDLoc dl(GA);
12107
12108   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12109   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12110                                                          is64Bit ? 257 : 256));
12111
12112   SDValue ThreadPointer =
12113       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12114                   MachinePointerInfo(Ptr), false, false, false, 0);
12115
12116   unsigned char OperandFlags = 0;
12117   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12118   // initialexec.
12119   unsigned WrapperKind = X86ISD::Wrapper;
12120   if (model == TLSModel::LocalExec) {
12121     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12122   } else if (model == TLSModel::InitialExec) {
12123     if (is64Bit) {
12124       OperandFlags = X86II::MO_GOTTPOFF;
12125       WrapperKind = X86ISD::WrapperRIP;
12126     } else {
12127       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12128     }
12129   } else {
12130     llvm_unreachable("Unexpected model");
12131   }
12132
12133   // emit "addl x@ntpoff,%eax" (local exec)
12134   // or "addl x@indntpoff,%eax" (initial exec)
12135   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12136   SDValue TGA =
12137       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12138                                  GA->getOffset(), OperandFlags);
12139   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12140
12141   if (model == TLSModel::InitialExec) {
12142     if (isPIC && !is64Bit) {
12143       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12144                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12145                            Offset);
12146     }
12147
12148     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12149                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12150                          false, false, false, 0);
12151   }
12152
12153   // The address of the thread local variable is the add of the thread
12154   // pointer with the offset of the variable.
12155   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12156 }
12157
12158 SDValue
12159 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12160
12161   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12162   const GlobalValue *GV = GA->getGlobal();
12163   auto PtrVT = getPointerTy(DAG.getDataLayout());
12164
12165   if (Subtarget->isTargetELF()) {
12166     if (DAG.getTarget().Options.EmulatedTLS)
12167       return LowerToTLSEmulatedModel(GA, DAG);
12168     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12169     switch (model) {
12170       case TLSModel::GeneralDynamic:
12171         if (Subtarget->is64Bit())
12172           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12173         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12174       case TLSModel::LocalDynamic:
12175         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12176                                            Subtarget->is64Bit());
12177       case TLSModel::InitialExec:
12178       case TLSModel::LocalExec:
12179         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12180                                    DAG.getTarget().getRelocationModel() ==
12181                                        Reloc::PIC_);
12182     }
12183     llvm_unreachable("Unknown TLS model.");
12184   }
12185
12186   if (Subtarget->isTargetDarwin()) {
12187     // Darwin only has one model of TLS.  Lower to that.
12188     unsigned char OpFlag = 0;
12189     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12190                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12191
12192     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12193     // global base reg.
12194     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12195                  !Subtarget->is64Bit();
12196     if (PIC32)
12197       OpFlag = X86II::MO_TLVP_PIC_BASE;
12198     else
12199       OpFlag = X86II::MO_TLVP;
12200     SDLoc DL(Op);
12201     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12202                                                 GA->getValueType(0),
12203                                                 GA->getOffset(), OpFlag);
12204     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12205
12206     // With PIC32, the address is actually $g + Offset.
12207     if (PIC32)
12208       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12209                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12210                            Offset);
12211
12212     // Lowering the machine isd will make sure everything is in the right
12213     // location.
12214     SDValue Chain = DAG.getEntryNode();
12215     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12216     SDValue Args[] = { Chain, Offset };
12217     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12218
12219     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12220     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12221     MFI->setAdjustsStack(true);
12222
12223     // And our return value (tls address) is in the standard call return value
12224     // location.
12225     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12226     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12227   }
12228
12229   if (Subtarget->isTargetKnownWindowsMSVC() ||
12230       Subtarget->isTargetWindowsGNU()) {
12231     // Just use the implicit TLS architecture
12232     // Need to generate someting similar to:
12233     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12234     //                                  ; from TEB
12235     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12236     //   mov     rcx, qword [rdx+rcx*8]
12237     //   mov     eax, .tls$:tlsvar
12238     //   [rax+rcx] contains the address
12239     // Windows 64bit: gs:0x58
12240     // Windows 32bit: fs:__tls_array
12241
12242     SDLoc dl(GA);
12243     SDValue Chain = DAG.getEntryNode();
12244
12245     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12246     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12247     // use its literal value of 0x2C.
12248     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12249                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12250                                                              256)
12251                                         : Type::getInt32PtrTy(*DAG.getContext(),
12252                                                               257));
12253
12254     SDValue TlsArray = Subtarget->is64Bit()
12255                            ? DAG.getIntPtrConstant(0x58, dl)
12256                            : (Subtarget->isTargetWindowsGNU()
12257                                   ? DAG.getIntPtrConstant(0x2C, dl)
12258                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12259
12260     SDValue ThreadPointer =
12261         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12262                     false, false, 0);
12263
12264     SDValue res;
12265     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12266       res = ThreadPointer;
12267     } else {
12268       // Load the _tls_index variable
12269       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12270       if (Subtarget->is64Bit())
12271         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12272                              MachinePointerInfo(), MVT::i32, false, false,
12273                              false, 0);
12274       else
12275         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12276                           false, false, 0);
12277
12278       auto &DL = DAG.getDataLayout();
12279       SDValue Scale =
12280           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12281       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12282
12283       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12284     }
12285
12286     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12287                       false, 0);
12288
12289     // Get the offset of start of .tls section
12290     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12291                                              GA->getValueType(0),
12292                                              GA->getOffset(), X86II::MO_SECREL);
12293     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12294
12295     // The address of the thread local variable is the add of the thread
12296     // pointer with the offset of the variable.
12297     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12298   }
12299
12300   llvm_unreachable("TLS not implemented for this target.");
12301 }
12302
12303 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12304 /// and take a 2 x i32 value to shift plus a shift amount.
12305 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12306   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12307   MVT VT = Op.getSimpleValueType();
12308   unsigned VTBits = VT.getSizeInBits();
12309   SDLoc dl(Op);
12310   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12311   SDValue ShOpLo = Op.getOperand(0);
12312   SDValue ShOpHi = Op.getOperand(1);
12313   SDValue ShAmt  = Op.getOperand(2);
12314   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12315   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12316   // during isel.
12317   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12318                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12319   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12320                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12321                        : DAG.getConstant(0, dl, VT);
12322
12323   SDValue Tmp2, Tmp3;
12324   if (Op.getOpcode() == ISD::SHL_PARTS) {
12325     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12326     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12327   } else {
12328     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12329     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12330   }
12331
12332   // If the shift amount is larger or equal than the width of a part we can't
12333   // rely on the results of shld/shrd. Insert a test and select the appropriate
12334   // values for large shift amounts.
12335   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12336                                 DAG.getConstant(VTBits, dl, MVT::i8));
12337   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12338                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12339
12340   SDValue Hi, Lo;
12341   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12342   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12343   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12344
12345   if (Op.getOpcode() == ISD::SHL_PARTS) {
12346     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12347     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12348   } else {
12349     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12350     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12351   }
12352
12353   SDValue Ops[2] = { Lo, Hi };
12354   return DAG.getMergeValues(Ops, dl);
12355 }
12356
12357 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12358                                            SelectionDAG &DAG) const {
12359   SDValue Src = Op.getOperand(0);
12360   MVT SrcVT = Src.getSimpleValueType();
12361   MVT VT = Op.getSimpleValueType();
12362   SDLoc dl(Op);
12363
12364   if (SrcVT.isVector()) {
12365     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12366       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12367                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12368                          DAG.getUNDEF(SrcVT)));
12369     }
12370     if (SrcVT.getVectorElementType() == MVT::i1) {
12371       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12372       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12373                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12374     }
12375     return SDValue();
12376   }
12377
12378   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12379          "Unknown SINT_TO_FP to lower!");
12380
12381   // These are really Legal; return the operand so the caller accepts it as
12382   // Legal.
12383   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12384     return Op;
12385   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12386       Subtarget->is64Bit()) {
12387     return Op;
12388   }
12389
12390   unsigned Size = SrcVT.getSizeInBits()/8;
12391   MachineFunction &MF = DAG.getMachineFunction();
12392   auto PtrVT = getPointerTy(MF.getDataLayout());
12393   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12394   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12395   SDValue Chain = DAG.getStore(
12396       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12397       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12398       false, 0);
12399   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12400 }
12401
12402 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12403                                      SDValue StackSlot,
12404                                      SelectionDAG &DAG) const {
12405   // Build the FILD
12406   SDLoc DL(Op);
12407   SDVTList Tys;
12408   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12409   if (useSSE)
12410     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12411   else
12412     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12413
12414   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12415
12416   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12417   MachineMemOperand *MMO;
12418   if (FI) {
12419     int SSFI = FI->getIndex();
12420     MMO = DAG.getMachineFunction().getMachineMemOperand(
12421         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12422         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12423   } else {
12424     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12425     StackSlot = StackSlot.getOperand(1);
12426   }
12427   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12428   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12429                                            X86ISD::FILD, DL,
12430                                            Tys, Ops, SrcVT, MMO);
12431
12432   if (useSSE) {
12433     Chain = Result.getValue(1);
12434     SDValue InFlag = Result.getValue(2);
12435
12436     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12437     // shouldn't be necessary except that RFP cannot be live across
12438     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12439     MachineFunction &MF = DAG.getMachineFunction();
12440     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12441     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12442     auto PtrVT = getPointerTy(MF.getDataLayout());
12443     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12444     Tys = DAG.getVTList(MVT::Other);
12445     SDValue Ops[] = {
12446       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12447     };
12448     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12449         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12450         MachineMemOperand::MOStore, SSFISize, SSFISize);
12451
12452     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12453                                     Ops, Op.getValueType(), MMO);
12454     Result = DAG.getLoad(
12455         Op.getValueType(), DL, Chain, StackSlot,
12456         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12457         false, false, false, 0);
12458   }
12459
12460   return Result;
12461 }
12462
12463 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12464 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12465                                                SelectionDAG &DAG) const {
12466   // This algorithm is not obvious. Here it is what we're trying to output:
12467   /*
12468      movq       %rax,  %xmm0
12469      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12470      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12471      #ifdef __SSE3__
12472        haddpd   %xmm0, %xmm0
12473      #else
12474        pshufd   $0x4e, %xmm0, %xmm1
12475        addpd    %xmm1, %xmm0
12476      #endif
12477   */
12478
12479   SDLoc dl(Op);
12480   LLVMContext *Context = DAG.getContext();
12481
12482   // Build some magic constants.
12483   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12484   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12485   auto PtrVT = getPointerTy(DAG.getDataLayout());
12486   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12487
12488   SmallVector<Constant*,2> CV1;
12489   CV1.push_back(
12490     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12491                                       APInt(64, 0x4330000000000000ULL))));
12492   CV1.push_back(
12493     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12494                                       APInt(64, 0x4530000000000000ULL))));
12495   Constant *C1 = ConstantVector::get(CV1);
12496   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12497
12498   // Load the 64-bit value into an XMM register.
12499   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12500                             Op.getOperand(0));
12501   SDValue CLod0 =
12502       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12503                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12504                   false, false, false, 16);
12505   SDValue Unpck1 =
12506       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12507
12508   SDValue CLod1 =
12509       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12510                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12511                   false, false, false, 16);
12512   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12513   // TODO: Are there any fast-math-flags to propagate here?
12514   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12515   SDValue Result;
12516
12517   if (Subtarget->hasSSE3()) {
12518     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12519     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12520   } else {
12521     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12522     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12523                                            S2F, 0x4E, DAG);
12524     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12525                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12526   }
12527
12528   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12529                      DAG.getIntPtrConstant(0, dl));
12530 }
12531
12532 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12533 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12534                                                SelectionDAG &DAG) const {
12535   SDLoc dl(Op);
12536   // FP constant to bias correct the final result.
12537   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12538                                    MVT::f64);
12539
12540   // Load the 32-bit value into an XMM register.
12541   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12542                              Op.getOperand(0));
12543
12544   // Zero out the upper parts of the register.
12545   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12546
12547   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12548                      DAG.getBitcast(MVT::v2f64, Load),
12549                      DAG.getIntPtrConstant(0, dl));
12550
12551   // Or the load with the bias.
12552   SDValue Or = DAG.getNode(
12553       ISD::OR, dl, MVT::v2i64,
12554       DAG.getBitcast(MVT::v2i64,
12555                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12556       DAG.getBitcast(MVT::v2i64,
12557                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12558   Or =
12559       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12560                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12561
12562   // Subtract the bias.
12563   // TODO: Are there any fast-math-flags to propagate here?
12564   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12565
12566   // Handle final rounding.
12567   MVT DestVT = Op.getSimpleValueType();
12568
12569   if (DestVT.bitsLT(MVT::f64))
12570     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12571                        DAG.getIntPtrConstant(0, dl));
12572   if (DestVT.bitsGT(MVT::f64))
12573     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12574
12575   // Handle final rounding.
12576   return Sub;
12577 }
12578
12579 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12580                                      const X86Subtarget &Subtarget) {
12581   // The algorithm is the following:
12582   // #ifdef __SSE4_1__
12583   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12584   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12585   //                                 (uint4) 0x53000000, 0xaa);
12586   // #else
12587   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12588   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12589   // #endif
12590   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12591   //     return (float4) lo + fhi;
12592
12593   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12594   // reassociate the two FADDs, and if we do that, the algorithm fails
12595   // spectacularly (PR24512).
12596   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12597   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12598   // there's also the MachineCombiner reassociations happening on Machine IR.
12599   if (DAG.getTarget().Options.UnsafeFPMath)
12600     return SDValue();
12601
12602   SDLoc DL(Op);
12603   SDValue V = Op->getOperand(0);
12604   MVT VecIntVT = V.getSimpleValueType();
12605   bool Is128 = VecIntVT == MVT::v4i32;
12606   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12607   // If we convert to something else than the supported type, e.g., to v4f64,
12608   // abort early.
12609   if (VecFloatVT != Op->getSimpleValueType(0))
12610     return SDValue();
12611
12612   unsigned NumElts = VecIntVT.getVectorNumElements();
12613   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12614          "Unsupported custom type");
12615   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12616
12617   // In the #idef/#else code, we have in common:
12618   // - The vector of constants:
12619   // -- 0x4b000000
12620   // -- 0x53000000
12621   // - A shift:
12622   // -- v >> 16
12623
12624   // Create the splat vector for 0x4b000000.
12625   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12626   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12627                            CstLow, CstLow, CstLow, CstLow};
12628   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12629                                   makeArrayRef(&CstLowArray[0], NumElts));
12630   // Create the splat vector for 0x53000000.
12631   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12632   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12633                             CstHigh, CstHigh, CstHigh, CstHigh};
12634   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12635                                    makeArrayRef(&CstHighArray[0], NumElts));
12636
12637   // Create the right shift.
12638   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12639   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12640                              CstShift, CstShift, CstShift, CstShift};
12641   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12642                                     makeArrayRef(&CstShiftArray[0], NumElts));
12643   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12644
12645   SDValue Low, High;
12646   if (Subtarget.hasSSE41()) {
12647     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12648     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12649     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12650     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12651     // Low will be bitcasted right away, so do not bother bitcasting back to its
12652     // original type.
12653     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12654                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12655     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12656     //                                 (uint4) 0x53000000, 0xaa);
12657     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12658     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12659     // High will be bitcasted right away, so do not bother bitcasting back to
12660     // its original type.
12661     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12662                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12663   } else {
12664     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12665     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12666                                      CstMask, CstMask, CstMask);
12667     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12668     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12669     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12670
12671     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12672     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12673   }
12674
12675   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12676   SDValue CstFAdd = DAG.getConstantFP(
12677       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12678   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12679                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12680   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12681                                    makeArrayRef(&CstFAddArray[0], NumElts));
12682
12683   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12684   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12685   // TODO: Are there any fast-math-flags to propagate here?
12686   SDValue FHigh =
12687       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12688   //     return (float4) lo + fhi;
12689   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12690   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12691 }
12692
12693 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12694                                                SelectionDAG &DAG) const {
12695   SDValue N0 = Op.getOperand(0);
12696   MVT SVT = N0.getSimpleValueType();
12697   SDLoc dl(Op);
12698
12699   switch (SVT.SimpleTy) {
12700   default:
12701     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12702   case MVT::v4i8:
12703   case MVT::v4i16:
12704   case MVT::v8i8:
12705   case MVT::v8i16: {
12706     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12707     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12708                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12709   }
12710   case MVT::v4i32:
12711   case MVT::v8i32:
12712     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12713   case MVT::v16i8:
12714   case MVT::v16i16:
12715     assert(Subtarget->hasAVX512());
12716     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12717                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12718   }
12719 }
12720
12721 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12722                                            SelectionDAG &DAG) const {
12723   SDValue N0 = Op.getOperand(0);
12724   SDLoc dl(Op);
12725   auto PtrVT = getPointerTy(DAG.getDataLayout());
12726
12727   if (Op.getSimpleValueType().isVector())
12728     return lowerUINT_TO_FP_vec(Op, DAG);
12729
12730   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12731   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12732   // the optimization here.
12733   if (DAG.SignBitIsZero(N0))
12734     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12735
12736   MVT SrcVT = N0.getSimpleValueType();
12737   MVT DstVT = Op.getSimpleValueType();
12738
12739   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12740       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12741     // Conversions from unsigned i32 to f32/f64 are legal,
12742     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12743     return Op;
12744   }
12745
12746   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12747     return LowerUINT_TO_FP_i64(Op, DAG);
12748   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12749     return LowerUINT_TO_FP_i32(Op, DAG);
12750   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12751     return SDValue();
12752
12753   // Make a 64-bit buffer, and use it to build an FILD.
12754   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12755   if (SrcVT == MVT::i32) {
12756     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12757     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12758     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12759                                   StackSlot, MachinePointerInfo(),
12760                                   false, false, 0);
12761     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12762                                   OffsetSlot, MachinePointerInfo(),
12763                                   false, false, 0);
12764     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12765     return Fild;
12766   }
12767
12768   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12769   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12770                                StackSlot, MachinePointerInfo(),
12771                                false, false, 0);
12772   // For i64 source, we need to add the appropriate power of 2 if the input
12773   // was negative.  This is the same as the optimization in
12774   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12775   // we must be careful to do the computation in x87 extended precision, not
12776   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12777   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12778   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12779       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12780       MachineMemOperand::MOLoad, 8, 8);
12781
12782   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12783   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12784   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12785                                          MVT::i64, MMO);
12786
12787   APInt FF(32, 0x5F800000ULL);
12788
12789   // Check whether the sign bit is set.
12790   SDValue SignSet = DAG.getSetCC(
12791       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12792       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12793
12794   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12795   SDValue FudgePtr = DAG.getConstantPool(
12796       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12797
12798   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12799   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12800   SDValue Four = DAG.getIntPtrConstant(4, dl);
12801   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12802                                Zero, Four);
12803   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12804
12805   // Load the value out, extending it from f32 to f80.
12806   // FIXME: Avoid the extend by constructing the right constant pool?
12807   SDValue Fudge = DAG.getExtLoad(
12808       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12809       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12810       false, false, false, 4);
12811   // Extend everything to 80 bits to force it to be done on x87.
12812   // TODO: Are there any fast-math-flags to propagate here?
12813   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12814   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12815                      DAG.getIntPtrConstant(0, dl));
12816 }
12817
12818 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12819 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12820 // just return an <SDValue(), SDValue()> pair.
12821 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12822 // to i16, i32 or i64, and we lower it to a legal sequence.
12823 // If lowered to the final integer result we return a <result, SDValue()> pair.
12824 // Otherwise we lower it to a sequence ending with a FIST, return a
12825 // <FIST, StackSlot> pair, and the caller is responsible for loading
12826 // the final integer result from StackSlot.
12827 std::pair<SDValue,SDValue>
12828 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12829                                    bool IsSigned, bool IsReplace) const {
12830   SDLoc DL(Op);
12831
12832   EVT DstTy = Op.getValueType();
12833   EVT TheVT = Op.getOperand(0).getValueType();
12834   auto PtrVT = getPointerTy(DAG.getDataLayout());
12835
12836   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12837     // f16 must be promoted before using the lowering in this routine.
12838     // fp128 does not use this lowering.
12839     return std::make_pair(SDValue(), SDValue());
12840   }
12841
12842   // If using FIST to compute an unsigned i64, we'll need some fixup
12843   // to handle values above the maximum signed i64.  A FIST is always
12844   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12845   bool UnsignedFixup = !IsSigned &&
12846                        DstTy == MVT::i64 &&
12847                        (!Subtarget->is64Bit() ||
12848                         !isScalarFPTypeInSSEReg(TheVT));
12849
12850   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12851     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12852     // The low 32 bits of the fist result will have the correct uint32 result.
12853     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12854     DstTy = MVT::i64;
12855   }
12856
12857   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12858          DstTy.getSimpleVT() >= MVT::i16 &&
12859          "Unknown FP_TO_INT to lower!");
12860
12861   // These are really Legal.
12862   if (DstTy == MVT::i32 &&
12863       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12864     return std::make_pair(SDValue(), SDValue());
12865   if (Subtarget->is64Bit() &&
12866       DstTy == MVT::i64 &&
12867       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12868     return std::make_pair(SDValue(), SDValue());
12869
12870   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12871   // stack slot.
12872   MachineFunction &MF = DAG.getMachineFunction();
12873   unsigned MemSize = DstTy.getSizeInBits()/8;
12874   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12875   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12876
12877   unsigned Opc;
12878   switch (DstTy.getSimpleVT().SimpleTy) {
12879   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12880   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12881   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12882   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12883   }
12884
12885   SDValue Chain = DAG.getEntryNode();
12886   SDValue Value = Op.getOperand(0);
12887   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12888
12889   if (UnsignedFixup) {
12890     //
12891     // Conversion to unsigned i64 is implemented with a select,
12892     // depending on whether the source value fits in the range
12893     // of a signed i64.  Let Thresh be the FP equivalent of
12894     // 0x8000000000000000ULL.
12895     //
12896     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12897     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12898     //  Fist-to-mem64 FistSrc
12899     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12900     //  to XOR'ing the high 32 bits with Adjust.
12901     //
12902     // Being a power of 2, Thresh is exactly representable in all FP formats.
12903     // For X87 we'd like to use the smallest FP type for this constant, but
12904     // for DAG type consistency we have to match the FP operand type.
12905
12906     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12907     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12908     bool LosesInfo = false;
12909     if (TheVT == MVT::f64)
12910       // The rounding mode is irrelevant as the conversion should be exact.
12911       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12912                               &LosesInfo);
12913     else if (TheVT == MVT::f80)
12914       Status = Thresh.convert(APFloat::x87DoubleExtended,
12915                               APFloat::rmNearestTiesToEven, &LosesInfo);
12916
12917     assert(Status == APFloat::opOK && !LosesInfo &&
12918            "FP conversion should have been exact");
12919
12920     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12921
12922     SDValue Cmp = DAG.getSetCC(DL,
12923                                getSetCCResultType(DAG.getDataLayout(),
12924                                                   *DAG.getContext(), TheVT),
12925                                Value, ThreshVal, ISD::SETLT);
12926     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12927                            DAG.getConstant(0, DL, MVT::i32),
12928                            DAG.getConstant(0x80000000, DL, MVT::i32));
12929     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12930     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12931                                               *DAG.getContext(), TheVT),
12932                        Value, ThreshVal, ISD::SETLT);
12933     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12934   }
12935
12936   // FIXME This causes a redundant load/store if the SSE-class value is already
12937   // in memory, such as if it is on the callstack.
12938   if (isScalarFPTypeInSSEReg(TheVT)) {
12939     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12940     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12941                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12942                          false, 0);
12943     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12944     SDValue Ops[] = {
12945       Chain, StackSlot, DAG.getValueType(TheVT)
12946     };
12947
12948     MachineMemOperand *MMO =
12949         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12950                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12951     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12952     Chain = Value.getValue(1);
12953     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12954     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12955   }
12956
12957   MachineMemOperand *MMO =
12958       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12959                               MachineMemOperand::MOStore, MemSize, MemSize);
12960
12961   if (UnsignedFixup) {
12962
12963     // Insert the FIST, load its result as two i32's,
12964     // and XOR the high i32 with Adjust.
12965
12966     SDValue FistOps[] = { Chain, Value, StackSlot };
12967     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12968                                            FistOps, DstTy, MMO);
12969
12970     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12971                                 MachinePointerInfo(),
12972                                 false, false, false, 0);
12973     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12974                                    DAG.getConstant(4, DL, PtrVT));
12975
12976     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12977                                  MachinePointerInfo(),
12978                                  false, false, false, 0);
12979     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12980
12981     if (Subtarget->is64Bit()) {
12982       // Join High32 and Low32 into a 64-bit result.
12983       // (High32 << 32) | Low32
12984       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12985       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12986       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12987                            DAG.getConstant(32, DL, MVT::i8));
12988       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12989       return std::make_pair(Result, SDValue());
12990     }
12991
12992     SDValue ResultOps[] = { Low32, High32 };
12993
12994     SDValue pair = IsReplace
12995       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12996       : DAG.getMergeValues(ResultOps, DL);
12997     return std::make_pair(pair, SDValue());
12998   } else {
12999     // Build the FP_TO_INT*_IN_MEM
13000     SDValue Ops[] = { Chain, Value, StackSlot };
13001     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13002                                            Ops, DstTy, MMO);
13003     return std::make_pair(FIST, StackSlot);
13004   }
13005 }
13006
13007 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13008                               const X86Subtarget *Subtarget) {
13009   MVT VT = Op->getSimpleValueType(0);
13010   SDValue In = Op->getOperand(0);
13011   MVT InVT = In.getSimpleValueType();
13012   SDLoc dl(Op);
13013
13014   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13015     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13016
13017   // Optimize vectors in AVX mode:
13018   //
13019   //   v8i16 -> v8i32
13020   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13021   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13022   //   Concat upper and lower parts.
13023   //
13024   //   v4i32 -> v4i64
13025   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13026   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13027   //   Concat upper and lower parts.
13028   //
13029
13030   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13031       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13032       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13033     return SDValue();
13034
13035   if (Subtarget->hasInt256())
13036     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13037
13038   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13039   SDValue Undef = DAG.getUNDEF(InVT);
13040   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13041   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13042   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13043
13044   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13045                              VT.getVectorNumElements()/2);
13046
13047   OpLo = DAG.getBitcast(HVT, OpLo);
13048   OpHi = DAG.getBitcast(HVT, OpHi);
13049
13050   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13051 }
13052
13053 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13054                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13055   MVT VT = Op->getSimpleValueType(0);
13056   SDValue In = Op->getOperand(0);
13057   MVT InVT = In.getSimpleValueType();
13058   SDLoc DL(Op);
13059   unsigned int NumElts = VT.getVectorNumElements();
13060   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13061     return SDValue();
13062
13063   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13064     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13065
13066   assert(InVT.getVectorElementType() == MVT::i1);
13067   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13068   SDValue One =
13069    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13070   SDValue Zero =
13071    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13072
13073   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13074   if (VT.is512BitVector())
13075     return V;
13076   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13077 }
13078
13079 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13080                                SelectionDAG &DAG) {
13081   if (Subtarget->hasFp256())
13082     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13083       return Res;
13084
13085   return SDValue();
13086 }
13087
13088 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13089                                 SelectionDAG &DAG) {
13090   SDLoc DL(Op);
13091   MVT VT = Op.getSimpleValueType();
13092   SDValue In = Op.getOperand(0);
13093   MVT SVT = In.getSimpleValueType();
13094
13095   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13096     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13097
13098   if (Subtarget->hasFp256())
13099     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13100       return Res;
13101
13102   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13103          VT.getVectorNumElements() != SVT.getVectorNumElements());
13104   return SDValue();
13105 }
13106
13107 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13108   SDLoc DL(Op);
13109   MVT VT = Op.getSimpleValueType();
13110   SDValue In = Op.getOperand(0);
13111   MVT InVT = In.getSimpleValueType();
13112
13113   if (VT == MVT::i1) {
13114     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13115            "Invalid scalar TRUNCATE operation");
13116     if (InVT.getSizeInBits() >= 32)
13117       return SDValue();
13118     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13119     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13120   }
13121   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13122          "Invalid TRUNCATE operation");
13123
13124   // move vector to mask - truncate solution for SKX
13125   if (VT.getVectorElementType() == MVT::i1) {
13126     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13127         Subtarget->hasBWI())
13128       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13129     if ((InVT.is256BitVector() || InVT.is128BitVector())
13130         && InVT.getScalarSizeInBits() <= 16 &&
13131         Subtarget->hasBWI() && Subtarget->hasVLX())
13132       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13133     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13134         Subtarget->hasDQI())
13135       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13136     if ((InVT.is256BitVector() || InVT.is128BitVector())
13137         && InVT.getScalarSizeInBits() >= 32 &&
13138         Subtarget->hasDQI() && Subtarget->hasVLX())
13139       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13140   }
13141
13142   if (VT.getVectorElementType() == MVT::i1) {
13143     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13144     unsigned NumElts = InVT.getVectorNumElements();
13145     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13146     if (InVT.getSizeInBits() < 512) {
13147       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13148       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13149       InVT = ExtVT;
13150     }
13151
13152     SDValue OneV =
13153      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13154     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13155     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13156   }
13157
13158   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13159   if (Subtarget->hasAVX512()) {
13160     // word to byte only under BWI
13161     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13162       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13163                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13164     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13165   }
13166   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13167     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13168     if (Subtarget->hasInt256()) {
13169       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13170       In = DAG.getBitcast(MVT::v8i32, In);
13171       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13172                                 ShufMask);
13173       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13174                          DAG.getIntPtrConstant(0, DL));
13175     }
13176
13177     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13178                                DAG.getIntPtrConstant(0, DL));
13179     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13180                                DAG.getIntPtrConstant(2, DL));
13181     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13182     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13183     static const int ShufMask[] = {0, 2, 4, 6};
13184     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13185   }
13186
13187   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13188     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13189     if (Subtarget->hasInt256()) {
13190       In = DAG.getBitcast(MVT::v32i8, In);
13191
13192       SmallVector<SDValue,32> pshufbMask;
13193       for (unsigned i = 0; i < 2; ++i) {
13194         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13195         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13196         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13197         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13198         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13199         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13200         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13201         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13202         for (unsigned j = 0; j < 8; ++j)
13203           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13204       }
13205       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13206       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13207       In = DAG.getBitcast(MVT::v4i64, In);
13208
13209       static const int ShufMask[] = {0,  2,  -1,  -1};
13210       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13211                                 &ShufMask[0]);
13212       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13213                        DAG.getIntPtrConstant(0, DL));
13214       return DAG.getBitcast(VT, In);
13215     }
13216
13217     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13218                                DAG.getIntPtrConstant(0, DL));
13219
13220     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13221                                DAG.getIntPtrConstant(4, DL));
13222
13223     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13224     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13225
13226     // The PSHUFB mask:
13227     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13228                                    -1, -1, -1, -1, -1, -1, -1, -1};
13229
13230     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13231     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13232     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13233
13234     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13235     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13236
13237     // The MOVLHPS Mask:
13238     static const int ShufMask2[] = {0, 1, 4, 5};
13239     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13240     return DAG.getBitcast(MVT::v8i16, res);
13241   }
13242
13243   // Handle truncation of V256 to V128 using shuffles.
13244   if (!VT.is128BitVector() || !InVT.is256BitVector())
13245     return SDValue();
13246
13247   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13248
13249   unsigned NumElems = VT.getVectorNumElements();
13250   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13251
13252   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13253   // Prepare truncation shuffle mask
13254   for (unsigned i = 0; i != NumElems; ++i)
13255     MaskVec[i] = i * 2;
13256   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13257                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13258   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13259                      DAG.getIntPtrConstant(0, DL));
13260 }
13261
13262 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13263                                            SelectionDAG &DAG) const {
13264   assert(!Op.getSimpleValueType().isVector());
13265
13266   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13267     /*IsSigned=*/ true, /*IsReplace=*/ false);
13268   SDValue FIST = Vals.first, StackSlot = Vals.second;
13269   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13270   if (!FIST.getNode())
13271     return Op;
13272
13273   if (StackSlot.getNode())
13274     // Load the result.
13275     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13276                        FIST, StackSlot, MachinePointerInfo(),
13277                        false, false, false, 0);
13278
13279   // The node is the result.
13280   return FIST;
13281 }
13282
13283 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13284                                            SelectionDAG &DAG) const {
13285   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13286     /*IsSigned=*/ false, /*IsReplace=*/ false);
13287   SDValue FIST = Vals.first, StackSlot = Vals.second;
13288   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13289   if (!FIST.getNode())
13290     return Op;
13291
13292   if (StackSlot.getNode())
13293     // Load the result.
13294     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13295                        FIST, StackSlot, MachinePointerInfo(),
13296                        false, false, false, 0);
13297
13298   // The node is the result.
13299   return FIST;
13300 }
13301
13302 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13303   SDLoc DL(Op);
13304   MVT VT = Op.getSimpleValueType();
13305   SDValue In = Op.getOperand(0);
13306   MVT SVT = In.getSimpleValueType();
13307
13308   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13309
13310   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13311                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13312                                  In, DAG.getUNDEF(SVT)));
13313 }
13314
13315 /// The only differences between FABS and FNEG are the mask and the logic op.
13316 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13317 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13318   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13319          "Wrong opcode for lowering FABS or FNEG.");
13320
13321   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13322
13323   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13324   // into an FNABS. We'll lower the FABS after that if it is still in use.
13325   if (IsFABS)
13326     for (SDNode *User : Op->uses())
13327       if (User->getOpcode() == ISD::FNEG)
13328         return Op;
13329
13330   SDLoc dl(Op);
13331   MVT VT = Op.getSimpleValueType();
13332
13333   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13334   // decide if we should generate a 16-byte constant mask when we only need 4 or
13335   // 8 bytes for the scalar case.
13336
13337   MVT LogicVT;
13338   MVT EltVT;
13339   unsigned NumElts;
13340
13341   if (VT.isVector()) {
13342     LogicVT = VT;
13343     EltVT = VT.getVectorElementType();
13344     NumElts = VT.getVectorNumElements();
13345   } else {
13346     // There are no scalar bitwise logical SSE/AVX instructions, so we
13347     // generate a 16-byte vector constant and logic op even for the scalar case.
13348     // Using a 16-byte mask allows folding the load of the mask with
13349     // the logic op, so it can save (~4 bytes) on code size.
13350     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13351     EltVT = VT;
13352     NumElts = (VT == MVT::f64) ? 2 : 4;
13353   }
13354
13355   unsigned EltBits = EltVT.getSizeInBits();
13356   LLVMContext *Context = DAG.getContext();
13357   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13358   APInt MaskElt =
13359     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13360   Constant *C = ConstantInt::get(*Context, MaskElt);
13361   C = ConstantVector::getSplat(NumElts, C);
13362   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13363   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13364   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13365   SDValue Mask =
13366       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13367                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13368                   false, false, false, Alignment);
13369
13370   SDValue Op0 = Op.getOperand(0);
13371   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13372   unsigned LogicOp =
13373     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13374   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13375
13376   if (VT.isVector())
13377     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13378
13379   // For the scalar case extend to a 128-bit vector, perform the logic op,
13380   // and extract the scalar result back out.
13381   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13382   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13383   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13384                      DAG.getIntPtrConstant(0, dl));
13385 }
13386
13387 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13388   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13389   LLVMContext *Context = DAG.getContext();
13390   SDValue Op0 = Op.getOperand(0);
13391   SDValue Op1 = Op.getOperand(1);
13392   SDLoc dl(Op);
13393   MVT VT = Op.getSimpleValueType();
13394   MVT SrcVT = Op1.getSimpleValueType();
13395
13396   // If second operand is smaller, extend it first.
13397   if (SrcVT.bitsLT(VT)) {
13398     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13399     SrcVT = VT;
13400   }
13401   // And if it is bigger, shrink it first.
13402   if (SrcVT.bitsGT(VT)) {
13403     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13404     SrcVT = VT;
13405   }
13406
13407   // At this point the operands and the result should have the same
13408   // type, and that won't be f80 since that is not custom lowered.
13409
13410   const fltSemantics &Sem =
13411       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13412   const unsigned SizeInBits = VT.getSizeInBits();
13413
13414   SmallVector<Constant *, 4> CV(
13415       VT == MVT::f64 ? 2 : 4,
13416       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13417
13418   // First, clear all bits but the sign bit from the second operand (sign).
13419   CV[0] = ConstantFP::get(*Context,
13420                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13421   Constant *C = ConstantVector::get(CV);
13422   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13423   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13424
13425   // Perform all logic operations as 16-byte vectors because there are no
13426   // scalar FP logic instructions in SSE. This allows load folding of the
13427   // constants into the logic instructions.
13428   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13429   SDValue Mask1 =
13430       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13431                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13432                   false, false, false, 16);
13433   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13434   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13435
13436   // Next, clear the sign bit from the first operand (magnitude).
13437   // If it's a constant, we can clear it here.
13438   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13439     APFloat APF = Op0CN->getValueAPF();
13440     // If the magnitude is a positive zero, the sign bit alone is enough.
13441     if (APF.isPosZero())
13442       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13443                          DAG.getIntPtrConstant(0, dl));
13444     APF.clearSign();
13445     CV[0] = ConstantFP::get(*Context, APF);
13446   } else {
13447     CV[0] = ConstantFP::get(
13448         *Context,
13449         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13450   }
13451   C = ConstantVector::get(CV);
13452   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13453   SDValue Val =
13454       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13455                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13456                   false, false, false, 16);
13457   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13458   if (!isa<ConstantFPSDNode>(Op0)) {
13459     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13460     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13461   }
13462   // OR the magnitude value with the sign bit.
13463   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13464   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13465                      DAG.getIntPtrConstant(0, dl));
13466 }
13467
13468 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13469   SDValue N0 = Op.getOperand(0);
13470   SDLoc dl(Op);
13471   MVT VT = Op.getSimpleValueType();
13472
13473   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13474   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13475                                   DAG.getConstant(1, dl, VT));
13476   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13477 }
13478
13479 // Check whether an OR'd tree is PTEST-able.
13480 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13481                                       SelectionDAG &DAG) {
13482   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13483
13484   if (!Subtarget->hasSSE41())
13485     return SDValue();
13486
13487   if (!Op->hasOneUse())
13488     return SDValue();
13489
13490   SDNode *N = Op.getNode();
13491   SDLoc DL(N);
13492
13493   SmallVector<SDValue, 8> Opnds;
13494   DenseMap<SDValue, unsigned> VecInMap;
13495   SmallVector<SDValue, 8> VecIns;
13496   EVT VT = MVT::Other;
13497
13498   // Recognize a special case where a vector is casted into wide integer to
13499   // test all 0s.
13500   Opnds.push_back(N->getOperand(0));
13501   Opnds.push_back(N->getOperand(1));
13502
13503   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13504     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13505     // BFS traverse all OR'd operands.
13506     if (I->getOpcode() == ISD::OR) {
13507       Opnds.push_back(I->getOperand(0));
13508       Opnds.push_back(I->getOperand(1));
13509       // Re-evaluate the number of nodes to be traversed.
13510       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13511       continue;
13512     }
13513
13514     // Quit if a non-EXTRACT_VECTOR_ELT
13515     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13516       return SDValue();
13517
13518     // Quit if without a constant index.
13519     SDValue Idx = I->getOperand(1);
13520     if (!isa<ConstantSDNode>(Idx))
13521       return SDValue();
13522
13523     SDValue ExtractedFromVec = I->getOperand(0);
13524     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13525     if (M == VecInMap.end()) {
13526       VT = ExtractedFromVec.getValueType();
13527       // Quit if not 128/256-bit vector.
13528       if (!VT.is128BitVector() && !VT.is256BitVector())
13529         return SDValue();
13530       // Quit if not the same type.
13531       if (VecInMap.begin() != VecInMap.end() &&
13532           VT != VecInMap.begin()->first.getValueType())
13533         return SDValue();
13534       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13535       VecIns.push_back(ExtractedFromVec);
13536     }
13537     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13538   }
13539
13540   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13541          "Not extracted from 128-/256-bit vector.");
13542
13543   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13544
13545   for (DenseMap<SDValue, unsigned>::const_iterator
13546         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13547     // Quit if not all elements are used.
13548     if (I->second != FullMask)
13549       return SDValue();
13550   }
13551
13552   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13553
13554   // Cast all vectors into TestVT for PTEST.
13555   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13556     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13557
13558   // If more than one full vectors are evaluated, OR them first before PTEST.
13559   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13560     // Each iteration will OR 2 nodes and append the result until there is only
13561     // 1 node left, i.e. the final OR'd value of all vectors.
13562     SDValue LHS = VecIns[Slot];
13563     SDValue RHS = VecIns[Slot + 1];
13564     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13565   }
13566
13567   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13568                      VecIns.back(), VecIns.back());
13569 }
13570
13571 /// \brief return true if \c Op has a use that doesn't just read flags.
13572 static bool hasNonFlagsUse(SDValue Op) {
13573   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13574        ++UI) {
13575     SDNode *User = *UI;
13576     unsigned UOpNo = UI.getOperandNo();
13577     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13578       // Look pass truncate.
13579       UOpNo = User->use_begin().getOperandNo();
13580       User = *User->use_begin();
13581     }
13582
13583     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13584         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13585       return true;
13586   }
13587   return false;
13588 }
13589
13590 /// Emit nodes that will be selected as "test Op0,Op0", or something
13591 /// equivalent.
13592 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13593                                     SelectionDAG &DAG) const {
13594   if (Op.getValueType() == MVT::i1) {
13595     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13596     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13597                        DAG.getConstant(0, dl, MVT::i8));
13598   }
13599   // CF and OF aren't always set the way we want. Determine which
13600   // of these we need.
13601   bool NeedCF = false;
13602   bool NeedOF = false;
13603   switch (X86CC) {
13604   default: break;
13605   case X86::COND_A: case X86::COND_AE:
13606   case X86::COND_B: case X86::COND_BE:
13607     NeedCF = true;
13608     break;
13609   case X86::COND_G: case X86::COND_GE:
13610   case X86::COND_L: case X86::COND_LE:
13611   case X86::COND_O: case X86::COND_NO: {
13612     // Check if we really need to set the
13613     // Overflow flag. If NoSignedWrap is present
13614     // that is not actually needed.
13615     switch (Op->getOpcode()) {
13616     case ISD::ADD:
13617     case ISD::SUB:
13618     case ISD::MUL:
13619     case ISD::SHL: {
13620       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13621       if (BinNode->Flags.hasNoSignedWrap())
13622         break;
13623     }
13624     default:
13625       NeedOF = true;
13626       break;
13627     }
13628     break;
13629   }
13630   }
13631   // See if we can use the EFLAGS value from the operand instead of
13632   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13633   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13634   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13635     // Emit a CMP with 0, which is the TEST pattern.
13636     //if (Op.getValueType() == MVT::i1)
13637     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13638     //                     DAG.getConstant(0, MVT::i1));
13639     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13640                        DAG.getConstant(0, dl, Op.getValueType()));
13641   }
13642   unsigned Opcode = 0;
13643   unsigned NumOperands = 0;
13644
13645   // Truncate operations may prevent the merge of the SETCC instruction
13646   // and the arithmetic instruction before it. Attempt to truncate the operands
13647   // of the arithmetic instruction and use a reduced bit-width instruction.
13648   bool NeedTruncation = false;
13649   SDValue ArithOp = Op;
13650   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13651     SDValue Arith = Op->getOperand(0);
13652     // Both the trunc and the arithmetic op need to have one user each.
13653     if (Arith->hasOneUse())
13654       switch (Arith.getOpcode()) {
13655         default: break;
13656         case ISD::ADD:
13657         case ISD::SUB:
13658         case ISD::AND:
13659         case ISD::OR:
13660         case ISD::XOR: {
13661           NeedTruncation = true;
13662           ArithOp = Arith;
13663         }
13664       }
13665   }
13666
13667   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13668   // which may be the result of a CAST.  We use the variable 'Op', which is the
13669   // non-casted variable when we check for possible users.
13670   switch (ArithOp.getOpcode()) {
13671   case ISD::ADD:
13672     // Due to an isel shortcoming, be conservative if this add is likely to be
13673     // selected as part of a load-modify-store instruction. When the root node
13674     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13675     // uses of other nodes in the match, such as the ADD in this case. This
13676     // leads to the ADD being left around and reselected, with the result being
13677     // two adds in the output.  Alas, even if none our users are stores, that
13678     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13679     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13680     // climbing the DAG back to the root, and it doesn't seem to be worth the
13681     // effort.
13682     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13683          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13684       if (UI->getOpcode() != ISD::CopyToReg &&
13685           UI->getOpcode() != ISD::SETCC &&
13686           UI->getOpcode() != ISD::STORE)
13687         goto default_case;
13688
13689     if (ConstantSDNode *C =
13690         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13691       // An add of one will be selected as an INC.
13692       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13693         Opcode = X86ISD::INC;
13694         NumOperands = 1;
13695         break;
13696       }
13697
13698       // An add of negative one (subtract of one) will be selected as a DEC.
13699       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13700         Opcode = X86ISD::DEC;
13701         NumOperands = 1;
13702         break;
13703       }
13704     }
13705
13706     // Otherwise use a regular EFLAGS-setting add.
13707     Opcode = X86ISD::ADD;
13708     NumOperands = 2;
13709     break;
13710   case ISD::SHL:
13711   case ISD::SRL:
13712     // If we have a constant logical shift that's only used in a comparison
13713     // against zero turn it into an equivalent AND. This allows turning it into
13714     // a TEST instruction later.
13715     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13716         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13717       EVT VT = Op.getValueType();
13718       unsigned BitWidth = VT.getSizeInBits();
13719       unsigned ShAmt = Op->getConstantOperandVal(1);
13720       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13721         break;
13722       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13723                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13724                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13725       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13726         break;
13727       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13728                                 DAG.getConstant(Mask, dl, VT));
13729       DAG.ReplaceAllUsesWith(Op, New);
13730       Op = New;
13731     }
13732     break;
13733
13734   case ISD::AND:
13735     // If the primary and result isn't used, don't bother using X86ISD::AND,
13736     // because a TEST instruction will be better.
13737     if (!hasNonFlagsUse(Op))
13738       break;
13739     // FALL THROUGH
13740   case ISD::SUB:
13741   case ISD::OR:
13742   case ISD::XOR:
13743     // Due to the ISEL shortcoming noted above, be conservative if this op is
13744     // likely to be selected as part of a load-modify-store instruction.
13745     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13746            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13747       if (UI->getOpcode() == ISD::STORE)
13748         goto default_case;
13749
13750     // Otherwise use a regular EFLAGS-setting instruction.
13751     switch (ArithOp.getOpcode()) {
13752     default: llvm_unreachable("unexpected operator!");
13753     case ISD::SUB: Opcode = X86ISD::SUB; break;
13754     case ISD::XOR: Opcode = X86ISD::XOR; break;
13755     case ISD::AND: Opcode = X86ISD::AND; break;
13756     case ISD::OR: {
13757       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13758         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13759         if (EFLAGS.getNode())
13760           return EFLAGS;
13761       }
13762       Opcode = X86ISD::OR;
13763       break;
13764     }
13765     }
13766
13767     NumOperands = 2;
13768     break;
13769   case X86ISD::ADD:
13770   case X86ISD::SUB:
13771   case X86ISD::INC:
13772   case X86ISD::DEC:
13773   case X86ISD::OR:
13774   case X86ISD::XOR:
13775   case X86ISD::AND:
13776     return SDValue(Op.getNode(), 1);
13777   default:
13778   default_case:
13779     break;
13780   }
13781
13782   // If we found that truncation is beneficial, perform the truncation and
13783   // update 'Op'.
13784   if (NeedTruncation) {
13785     EVT VT = Op.getValueType();
13786     SDValue WideVal = Op->getOperand(0);
13787     EVT WideVT = WideVal.getValueType();
13788     unsigned ConvertedOp = 0;
13789     // Use a target machine opcode to prevent further DAGCombine
13790     // optimizations that may separate the arithmetic operations
13791     // from the setcc node.
13792     switch (WideVal.getOpcode()) {
13793       default: break;
13794       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13795       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13796       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13797       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13798       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13799     }
13800
13801     if (ConvertedOp) {
13802       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13803       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13804         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13805         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13806         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13807       }
13808     }
13809   }
13810
13811   if (Opcode == 0)
13812     // Emit a CMP with 0, which is the TEST pattern.
13813     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13814                        DAG.getConstant(0, dl, Op.getValueType()));
13815
13816   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13817   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13818
13819   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13820   DAG.ReplaceAllUsesWith(Op, New);
13821   return SDValue(New.getNode(), 1);
13822 }
13823
13824 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13825 /// equivalent.
13826 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13827                                    SDLoc dl, SelectionDAG &DAG) const {
13828   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13829     if (C->getAPIntValue() == 0)
13830       return EmitTest(Op0, X86CC, dl, DAG);
13831
13832      assert(Op0.getValueType() != MVT::i1 &&
13833             "Unexpected comparison operation for MVT::i1 operands");
13834   }
13835
13836   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13837        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13838     // Do the comparison at i32 if it's smaller, besides the Atom case.
13839     // This avoids subregister aliasing issues. Keep the smaller reference
13840     // if we're optimizing for size, however, as that'll allow better folding
13841     // of memory operations.
13842     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13843         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13844         !Subtarget->isAtom()) {
13845       unsigned ExtendOp =
13846           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13847       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13848       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13849     }
13850     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13851     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13852     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13853                               Op0, Op1);
13854     return SDValue(Sub.getNode(), 1);
13855   }
13856   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13857 }
13858
13859 /// Convert a comparison if required by the subtarget.
13860 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13861                                                  SelectionDAG &DAG) const {
13862   // If the subtarget does not support the FUCOMI instruction, floating-point
13863   // comparisons have to be converted.
13864   if (Subtarget->hasCMov() ||
13865       Cmp.getOpcode() != X86ISD::CMP ||
13866       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13867       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13868     return Cmp;
13869
13870   // The instruction selector will select an FUCOM instruction instead of
13871   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13872   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13873   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13874   SDLoc dl(Cmp);
13875   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13876   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13877   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13878                             DAG.getConstant(8, dl, MVT::i8));
13879   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13880   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13881 }
13882
13883 /// The minimum architected relative accuracy is 2^-12. We need one
13884 /// Newton-Raphson step to have a good float result (24 bits of precision).
13885 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13886                                             DAGCombinerInfo &DCI,
13887                                             unsigned &RefinementSteps,
13888                                             bool &UseOneConstNR) const {
13889   EVT VT = Op.getValueType();
13890   const char *RecipOp;
13891
13892   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13893   // TODO: Add support for AVX512 (v16f32).
13894   // It is likely not profitable to do this for f64 because a double-precision
13895   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13896   // instructions: convert to single, rsqrtss, convert back to double, refine
13897   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13898   // along with FMA, this could be a throughput win.
13899   if (VT == MVT::f32 && Subtarget->hasSSE1())
13900     RecipOp = "sqrtf";
13901   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13902            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13903     RecipOp = "vec-sqrtf";
13904   else
13905     return SDValue();
13906
13907   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13908   if (!Recips.isEnabled(RecipOp))
13909     return SDValue();
13910
13911   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13912   UseOneConstNR = false;
13913   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13914 }
13915
13916 /// The minimum architected relative accuracy is 2^-12. We need one
13917 /// Newton-Raphson step to have a good float result (24 bits of precision).
13918 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13919                                             DAGCombinerInfo &DCI,
13920                                             unsigned &RefinementSteps) const {
13921   EVT VT = Op.getValueType();
13922   const char *RecipOp;
13923
13924   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13925   // TODO: Add support for AVX512 (v16f32).
13926   // It is likely not profitable to do this for f64 because a double-precision
13927   // reciprocal estimate with refinement on x86 prior to FMA requires
13928   // 15 instructions: convert to single, rcpss, convert back to double, refine
13929   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13930   // along with FMA, this could be a throughput win.
13931   if (VT == MVT::f32 && Subtarget->hasSSE1())
13932     RecipOp = "divf";
13933   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13934            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13935     RecipOp = "vec-divf";
13936   else
13937     return SDValue();
13938
13939   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13940   if (!Recips.isEnabled(RecipOp))
13941     return SDValue();
13942
13943   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13944   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13945 }
13946
13947 /// If we have at least two divisions that use the same divisor, convert to
13948 /// multplication by a reciprocal. This may need to be adjusted for a given
13949 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13950 /// This is because we still need one division to calculate the reciprocal and
13951 /// then we need two multiplies by that reciprocal as replacements for the
13952 /// original divisions.
13953 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13954   return 2;
13955 }
13956
13957 static bool isAllOnes(SDValue V) {
13958   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13959   return C && C->isAllOnesValue();
13960 }
13961
13962 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13963 /// if it's possible.
13964 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13965                                      SDLoc dl, SelectionDAG &DAG) const {
13966   SDValue Op0 = And.getOperand(0);
13967   SDValue Op1 = And.getOperand(1);
13968   if (Op0.getOpcode() == ISD::TRUNCATE)
13969     Op0 = Op0.getOperand(0);
13970   if (Op1.getOpcode() == ISD::TRUNCATE)
13971     Op1 = Op1.getOperand(0);
13972
13973   SDValue LHS, RHS;
13974   if (Op1.getOpcode() == ISD::SHL)
13975     std::swap(Op0, Op1);
13976   if (Op0.getOpcode() == ISD::SHL) {
13977     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13978       if (And00C->getZExtValue() == 1) {
13979         // If we looked past a truncate, check that it's only truncating away
13980         // known zeros.
13981         unsigned BitWidth = Op0.getValueSizeInBits();
13982         unsigned AndBitWidth = And.getValueSizeInBits();
13983         if (BitWidth > AndBitWidth) {
13984           APInt Zeros, Ones;
13985           DAG.computeKnownBits(Op0, Zeros, Ones);
13986           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13987             return SDValue();
13988         }
13989         LHS = Op1;
13990         RHS = Op0.getOperand(1);
13991       }
13992   } else if (Op1.getOpcode() == ISD::Constant) {
13993     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13994     uint64_t AndRHSVal = AndRHS->getZExtValue();
13995     SDValue AndLHS = Op0;
13996
13997     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13998       LHS = AndLHS.getOperand(0);
13999       RHS = AndLHS.getOperand(1);
14000     }
14001
14002     // Use BT if the immediate can't be encoded in a TEST instruction.
14003     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14004       LHS = AndLHS;
14005       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14006     }
14007   }
14008
14009   if (LHS.getNode()) {
14010     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14011     // instruction.  Since the shift amount is in-range-or-undefined, we know
14012     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14013     // the encoding for the i16 version is larger than the i32 version.
14014     // Also promote i16 to i32 for performance / code size reason.
14015     if (LHS.getValueType() == MVT::i8 ||
14016         LHS.getValueType() == MVT::i16)
14017       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14018
14019     // If the operand types disagree, extend the shift amount to match.  Since
14020     // BT ignores high bits (like shifts) we can use anyextend.
14021     if (LHS.getValueType() != RHS.getValueType())
14022       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14023
14024     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14025     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14026     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14027                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14028   }
14029
14030   return SDValue();
14031 }
14032
14033 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14034 /// mask CMPs.
14035 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14036                               SDValue &Op1) {
14037   unsigned SSECC;
14038   bool Swap = false;
14039
14040   // SSE Condition code mapping:
14041   //  0 - EQ
14042   //  1 - LT
14043   //  2 - LE
14044   //  3 - UNORD
14045   //  4 - NEQ
14046   //  5 - NLT
14047   //  6 - NLE
14048   //  7 - ORD
14049   switch (SetCCOpcode) {
14050   default: llvm_unreachable("Unexpected SETCC condition");
14051   case ISD::SETOEQ:
14052   case ISD::SETEQ:  SSECC = 0; break;
14053   case ISD::SETOGT:
14054   case ISD::SETGT:  Swap = true; // Fallthrough
14055   case ISD::SETLT:
14056   case ISD::SETOLT: SSECC = 1; break;
14057   case ISD::SETOGE:
14058   case ISD::SETGE:  Swap = true; // Fallthrough
14059   case ISD::SETLE:
14060   case ISD::SETOLE: SSECC = 2; break;
14061   case ISD::SETUO:  SSECC = 3; break;
14062   case ISD::SETUNE:
14063   case ISD::SETNE:  SSECC = 4; break;
14064   case ISD::SETULE: Swap = true; // Fallthrough
14065   case ISD::SETUGE: SSECC = 5; break;
14066   case ISD::SETULT: Swap = true; // Fallthrough
14067   case ISD::SETUGT: SSECC = 6; break;
14068   case ISD::SETO:   SSECC = 7; break;
14069   case ISD::SETUEQ:
14070   case ISD::SETONE: SSECC = 8; break;
14071   }
14072   if (Swap)
14073     std::swap(Op0, Op1);
14074
14075   return SSECC;
14076 }
14077
14078 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14079 // ones, and then concatenate the result back.
14080 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14081   MVT VT = Op.getSimpleValueType();
14082
14083   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14084          "Unsupported value type for operation");
14085
14086   unsigned NumElems = VT.getVectorNumElements();
14087   SDLoc dl(Op);
14088   SDValue CC = Op.getOperand(2);
14089
14090   // Extract the LHS vectors
14091   SDValue LHS = Op.getOperand(0);
14092   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14093   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14094
14095   // Extract the RHS vectors
14096   SDValue RHS = Op.getOperand(1);
14097   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14098   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14099
14100   // Issue the operation on the smaller types and concatenate the result back
14101   MVT EltVT = VT.getVectorElementType();
14102   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14103   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14104                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14105                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14106 }
14107
14108 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14109   SDValue Op0 = Op.getOperand(0);
14110   SDValue Op1 = Op.getOperand(1);
14111   SDValue CC = Op.getOperand(2);
14112   MVT VT = Op.getSimpleValueType();
14113   SDLoc dl(Op);
14114
14115   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14116          "Unexpected type for boolean compare operation");
14117   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14118   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14119                                DAG.getConstant(-1, dl, VT));
14120   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14121                                DAG.getConstant(-1, dl, VT));
14122   switch (SetCCOpcode) {
14123   default: llvm_unreachable("Unexpected SETCC condition");
14124   case ISD::SETEQ:
14125     // (x == y) -> ~(x ^ y)
14126     return DAG.getNode(ISD::XOR, dl, VT,
14127                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14128                        DAG.getConstant(-1, dl, VT));
14129   case ISD::SETNE:
14130     // (x != y) -> (x ^ y)
14131     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14132   case ISD::SETUGT:
14133   case ISD::SETGT:
14134     // (x > y) -> (x & ~y)
14135     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14136   case ISD::SETULT:
14137   case ISD::SETLT:
14138     // (x < y) -> (~x & y)
14139     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14140   case ISD::SETULE:
14141   case ISD::SETLE:
14142     // (x <= y) -> (~x | y)
14143     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14144   case ISD::SETUGE:
14145   case ISD::SETGE:
14146     // (x >=y) -> (x | ~y)
14147     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14148   }
14149 }
14150
14151 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14152                                      const X86Subtarget *Subtarget) {
14153   SDValue Op0 = Op.getOperand(0);
14154   SDValue Op1 = Op.getOperand(1);
14155   SDValue CC = Op.getOperand(2);
14156   MVT VT = Op.getSimpleValueType();
14157   SDLoc dl(Op);
14158
14159   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14160          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14161          "Cannot set masked compare for this operation");
14162
14163   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14164   unsigned  Opc = 0;
14165   bool Unsigned = false;
14166   bool Swap = false;
14167   unsigned SSECC;
14168   switch (SetCCOpcode) {
14169   default: llvm_unreachable("Unexpected SETCC condition");
14170   case ISD::SETNE:  SSECC = 4; break;
14171   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14172   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14173   case ISD::SETLT:  Swap = true; //fall-through
14174   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14175   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14176   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14177   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14178   case ISD::SETULE: Unsigned = true; //fall-through
14179   case ISD::SETLE:  SSECC = 2; break;
14180   }
14181
14182   if (Swap)
14183     std::swap(Op0, Op1);
14184   if (Opc)
14185     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14186   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14187   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14188                      DAG.getConstant(SSECC, dl, MVT::i8));
14189 }
14190
14191 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14192 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14193 /// return an empty value.
14194 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14195 {
14196   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14197   if (!BV)
14198     return SDValue();
14199
14200   MVT VT = Op1.getSimpleValueType();
14201   MVT EVT = VT.getVectorElementType();
14202   unsigned n = VT.getVectorNumElements();
14203   SmallVector<SDValue, 8> ULTOp1;
14204
14205   for (unsigned i = 0; i < n; ++i) {
14206     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14207     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14208       return SDValue();
14209
14210     // Avoid underflow.
14211     APInt Val = Elt->getAPIntValue();
14212     if (Val == 0)
14213       return SDValue();
14214
14215     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14216   }
14217
14218   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14219 }
14220
14221 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14222                            SelectionDAG &DAG) {
14223   SDValue Op0 = Op.getOperand(0);
14224   SDValue Op1 = Op.getOperand(1);
14225   SDValue CC = Op.getOperand(2);
14226   MVT VT = Op.getSimpleValueType();
14227   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14228   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14229   SDLoc dl(Op);
14230
14231   if (isFP) {
14232 #ifndef NDEBUG
14233     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14234     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14235 #endif
14236
14237     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14238     unsigned Opc = X86ISD::CMPP;
14239     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14240       assert(VT.getVectorNumElements() <= 16);
14241       Opc = X86ISD::CMPM;
14242     }
14243     // In the two special cases we can't handle, emit two comparisons.
14244     if (SSECC == 8) {
14245       unsigned CC0, CC1;
14246       unsigned CombineOpc;
14247       if (SetCCOpcode == ISD::SETUEQ) {
14248         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14249       } else {
14250         assert(SetCCOpcode == ISD::SETONE);
14251         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14252       }
14253
14254       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14255                                  DAG.getConstant(CC0, dl, MVT::i8));
14256       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14257                                  DAG.getConstant(CC1, dl, MVT::i8));
14258       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14259     }
14260     // Handle all other FP comparisons here.
14261     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14262                        DAG.getConstant(SSECC, dl, MVT::i8));
14263   }
14264
14265   MVT VTOp0 = Op0.getSimpleValueType();
14266   assert(VTOp0 == Op1.getSimpleValueType() &&
14267          "Expected operands with same type!");
14268   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14269          "Invalid number of packed elements for source and destination!");
14270
14271   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14272     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14273     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14274     // legalizer firstly checks if the first operand in input to the setcc has
14275     // a legal type. If so, then it promotes the return type to that same type.
14276     // Otherwise, the return type is promoted to the 'next legal type' which,
14277     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14278     //
14279     // We reach this code only if the following two conditions are met:
14280     // 1. Both return type and operand type have been promoted to wider types
14281     //    by the type legalizer.
14282     // 2. The original operand type has been promoted to a 256-bit vector.
14283     //
14284     // Note that condition 2. only applies for AVX targets.
14285     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14286     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14287   }
14288
14289   // The non-AVX512 code below works under the assumption that source and
14290   // destination types are the same.
14291   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14292          "Value types for source and destination must be the same!");
14293
14294   // Break 256-bit integer vector compare into smaller ones.
14295   if (VT.is256BitVector() && !Subtarget->hasInt256())
14296     return Lower256IntVSETCC(Op, DAG);
14297
14298   MVT OpVT = Op1.getSimpleValueType();
14299   if (OpVT.getVectorElementType() == MVT::i1)
14300     return LowerBoolVSETCC_AVX512(Op, DAG);
14301
14302   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14303   if (Subtarget->hasAVX512()) {
14304     if (Op1.getSimpleValueType().is512BitVector() ||
14305         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14306         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14307       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14308
14309     // In AVX-512 architecture setcc returns mask with i1 elements,
14310     // But there is no compare instruction for i8 and i16 elements in KNL.
14311     // We are not talking about 512-bit operands in this case, these
14312     // types are illegal.
14313     if (MaskResult &&
14314         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14315          OpVT.getVectorElementType().getSizeInBits() >= 8))
14316       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14317                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14318   }
14319
14320   // Lower using XOP integer comparisons.
14321   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14322        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14323     // Translate compare code to XOP PCOM compare mode.
14324     unsigned CmpMode = 0;
14325     switch (SetCCOpcode) {
14326     default: llvm_unreachable("Unexpected SETCC condition");
14327     case ISD::SETULT:
14328     case ISD::SETLT: CmpMode = 0x00; break;
14329     case ISD::SETULE:
14330     case ISD::SETLE: CmpMode = 0x01; break;
14331     case ISD::SETUGT:
14332     case ISD::SETGT: CmpMode = 0x02; break;
14333     case ISD::SETUGE:
14334     case ISD::SETGE: CmpMode = 0x03; break;
14335     case ISD::SETEQ: CmpMode = 0x04; break;
14336     case ISD::SETNE: CmpMode = 0x05; break;
14337     }
14338
14339     // Are we comparing unsigned or signed integers?
14340     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14341       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14342
14343     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14344                        DAG.getConstant(CmpMode, dl, MVT::i8));
14345   }
14346
14347   // We are handling one of the integer comparisons here.  Since SSE only has
14348   // GT and EQ comparisons for integer, swapping operands and multiple
14349   // operations may be required for some comparisons.
14350   unsigned Opc;
14351   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14352   bool Subus = false;
14353
14354   switch (SetCCOpcode) {
14355   default: llvm_unreachable("Unexpected SETCC condition");
14356   case ISD::SETNE:  Invert = true;
14357   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14358   case ISD::SETLT:  Swap = true;
14359   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14360   case ISD::SETGE:  Swap = true;
14361   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14362                     Invert = true; break;
14363   case ISD::SETULT: Swap = true;
14364   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14365                     FlipSigns = true; break;
14366   case ISD::SETUGE: Swap = true;
14367   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14368                     FlipSigns = true; Invert = true; break;
14369   }
14370
14371   // Special case: Use min/max operations for SETULE/SETUGE
14372   MVT VET = VT.getVectorElementType();
14373   bool hasMinMax =
14374        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14375     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14376
14377   if (hasMinMax) {
14378     switch (SetCCOpcode) {
14379     default: break;
14380     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14381     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14382     }
14383
14384     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14385   }
14386
14387   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14388   if (!MinMax && hasSubus) {
14389     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14390     // Op0 u<= Op1:
14391     //   t = psubus Op0, Op1
14392     //   pcmpeq t, <0..0>
14393     switch (SetCCOpcode) {
14394     default: break;
14395     case ISD::SETULT: {
14396       // If the comparison is against a constant we can turn this into a
14397       // setule.  With psubus, setule does not require a swap.  This is
14398       // beneficial because the constant in the register is no longer
14399       // destructed as the destination so it can be hoisted out of a loop.
14400       // Only do this pre-AVX since vpcmp* is no longer destructive.
14401       if (Subtarget->hasAVX())
14402         break;
14403       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14404       if (ULEOp1.getNode()) {
14405         Op1 = ULEOp1;
14406         Subus = true; Invert = false; Swap = false;
14407       }
14408       break;
14409     }
14410     // Psubus is better than flip-sign because it requires no inversion.
14411     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14412     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14413     }
14414
14415     if (Subus) {
14416       Opc = X86ISD::SUBUS;
14417       FlipSigns = false;
14418     }
14419   }
14420
14421   if (Swap)
14422     std::swap(Op0, Op1);
14423
14424   // Check that the operation in question is available (most are plain SSE2,
14425   // but PCMPGTQ and PCMPEQQ have different requirements).
14426   if (VT == MVT::v2i64) {
14427     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14428       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14429
14430       // First cast everything to the right type.
14431       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14432       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14433
14434       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14435       // bits of the inputs before performing those operations. The lower
14436       // compare is always unsigned.
14437       SDValue SB;
14438       if (FlipSigns) {
14439         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14440       } else {
14441         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14442         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14443         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14444                          Sign, Zero, Sign, Zero);
14445       }
14446       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14447       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14448
14449       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14450       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14451       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14452
14453       // Create masks for only the low parts/high parts of the 64 bit integers.
14454       static const int MaskHi[] = { 1, 1, 3, 3 };
14455       static const int MaskLo[] = { 0, 0, 2, 2 };
14456       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14457       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14458       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14459
14460       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14461       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14462
14463       if (Invert)
14464         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14465
14466       return DAG.getBitcast(VT, Result);
14467     }
14468
14469     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14470       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14471       // pcmpeqd + pshufd + pand.
14472       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14473
14474       // First cast everything to the right type.
14475       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14476       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14477
14478       // Do the compare.
14479       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14480
14481       // Make sure the lower and upper halves are both all-ones.
14482       static const int Mask[] = { 1, 0, 3, 2 };
14483       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14484       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14485
14486       if (Invert)
14487         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14488
14489       return DAG.getBitcast(VT, Result);
14490     }
14491   }
14492
14493   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14494   // bits of the inputs before performing those operations.
14495   if (FlipSigns) {
14496     MVT EltVT = VT.getVectorElementType();
14497     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14498                                  VT);
14499     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14500     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14501   }
14502
14503   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14504
14505   // If the logical-not of the result is required, perform that now.
14506   if (Invert)
14507     Result = DAG.getNOT(dl, Result, VT);
14508
14509   if (MinMax)
14510     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14511
14512   if (Subus)
14513     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14514                          getZeroVector(VT, Subtarget, DAG, dl));
14515
14516   return Result;
14517 }
14518
14519 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14520
14521   MVT VT = Op.getSimpleValueType();
14522
14523   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14524
14525   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14526          && "SetCC type must be 8-bit or 1-bit integer");
14527   SDValue Op0 = Op.getOperand(0);
14528   SDValue Op1 = Op.getOperand(1);
14529   SDLoc dl(Op);
14530   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14531
14532   // Optimize to BT if possible.
14533   // Lower (X & (1 << N)) == 0 to BT(X, N).
14534   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14535   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14536   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14537       Op1.getOpcode() == ISD::Constant &&
14538       cast<ConstantSDNode>(Op1)->isNullValue() &&
14539       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14540     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14541     if (NewSetCC.getNode()) {
14542       if (VT == MVT::i1)
14543         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14544       return NewSetCC;
14545     }
14546   }
14547
14548   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14549   // these.
14550   if (Op1.getOpcode() == ISD::Constant &&
14551       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14552        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14553       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14554
14555     // If the input is a setcc, then reuse the input setcc or use a new one with
14556     // the inverted condition.
14557     if (Op0.getOpcode() == X86ISD::SETCC) {
14558       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14559       bool Invert = (CC == ISD::SETNE) ^
14560         cast<ConstantSDNode>(Op1)->isNullValue();
14561       if (!Invert)
14562         return Op0;
14563
14564       CCode = X86::GetOppositeBranchCondition(CCode);
14565       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14566                                   DAG.getConstant(CCode, dl, MVT::i8),
14567                                   Op0.getOperand(1));
14568       if (VT == MVT::i1)
14569         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14570       return SetCC;
14571     }
14572   }
14573   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14574       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14575       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14576
14577     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14578     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14579   }
14580
14581   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14582   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14583   if (X86CC == X86::COND_INVALID)
14584     return SDValue();
14585
14586   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14587   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14588   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14589                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14590   if (VT == MVT::i1)
14591     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14592   return SetCC;
14593 }
14594
14595 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14596 static bool isX86LogicalCmp(SDValue Op) {
14597   unsigned Opc = Op.getNode()->getOpcode();
14598   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14599       Opc == X86ISD::SAHF)
14600     return true;
14601   if (Op.getResNo() == 1 &&
14602       (Opc == X86ISD::ADD ||
14603        Opc == X86ISD::SUB ||
14604        Opc == X86ISD::ADC ||
14605        Opc == X86ISD::SBB ||
14606        Opc == X86ISD::SMUL ||
14607        Opc == X86ISD::UMUL ||
14608        Opc == X86ISD::INC ||
14609        Opc == X86ISD::DEC ||
14610        Opc == X86ISD::OR ||
14611        Opc == X86ISD::XOR ||
14612        Opc == X86ISD::AND))
14613     return true;
14614
14615   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14616     return true;
14617
14618   return false;
14619 }
14620
14621 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14622   if (V.getOpcode() != ISD::TRUNCATE)
14623     return false;
14624
14625   SDValue VOp0 = V.getOperand(0);
14626   unsigned InBits = VOp0.getValueSizeInBits();
14627   unsigned Bits = V.getValueSizeInBits();
14628   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14629 }
14630
14631 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14632   bool addTest = true;
14633   SDValue Cond  = Op.getOperand(0);
14634   SDValue Op1 = Op.getOperand(1);
14635   SDValue Op2 = Op.getOperand(2);
14636   SDLoc DL(Op);
14637   MVT VT = Op1.getSimpleValueType();
14638   SDValue CC;
14639
14640   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14641   // are available or VBLENDV if AVX is available.
14642   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14643   if (Cond.getOpcode() == ISD::SETCC &&
14644       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14645        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14646       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14647     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14648     int SSECC = translateX86FSETCC(
14649         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14650
14651     if (SSECC != 8) {
14652       if (Subtarget->hasAVX512()) {
14653         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14654                                   DAG.getConstant(SSECC, DL, MVT::i8));
14655         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14656       }
14657
14658       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14659                                 DAG.getConstant(SSECC, DL, MVT::i8));
14660
14661       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14662       // of 3 logic instructions for size savings and potentially speed.
14663       // Unfortunately, there is no scalar form of VBLENDV.
14664
14665       // If either operand is a constant, don't try this. We can expect to
14666       // optimize away at least one of the logic instructions later in that
14667       // case, so that sequence would be faster than a variable blend.
14668
14669       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14670       // uses XMM0 as the selection register. That may need just as many
14671       // instructions as the AND/ANDN/OR sequence due to register moves, so
14672       // don't bother.
14673
14674       if (Subtarget->hasAVX() &&
14675           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14676
14677         // Convert to vectors, do a VSELECT, and convert back to scalar.
14678         // All of the conversions should be optimized away.
14679
14680         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14681         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14682         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14683         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14684
14685         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14686         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14687
14688         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14689
14690         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14691                            VSel, DAG.getIntPtrConstant(0, DL));
14692       }
14693       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14694       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14695       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14696     }
14697   }
14698
14699   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14700     SDValue Op1Scalar;
14701     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14702       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14703     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14704       Op1Scalar = Op1.getOperand(0);
14705     SDValue Op2Scalar;
14706     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14707       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14708     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14709       Op2Scalar = Op2.getOperand(0);
14710     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14711       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14712                                       Op1Scalar.getValueType(),
14713                                       Cond, Op1Scalar, Op2Scalar);
14714       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14715         return DAG.getBitcast(VT, newSelect);
14716       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14717       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14718                          DAG.getIntPtrConstant(0, DL));
14719     }
14720   }
14721
14722   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14723     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14724     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14725                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14726     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14727                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14728     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14729                                     Cond, Op1, Op2);
14730     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14731   }
14732
14733   if (Cond.getOpcode() == ISD::SETCC) {
14734     SDValue NewCond = LowerSETCC(Cond, DAG);
14735     if (NewCond.getNode())
14736       Cond = NewCond;
14737   }
14738
14739   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14740   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14741   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14742   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14743   if (Cond.getOpcode() == X86ISD::SETCC &&
14744       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14745       isZero(Cond.getOperand(1).getOperand(1))) {
14746     SDValue Cmp = Cond.getOperand(1);
14747
14748     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14749
14750     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14751         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14752       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14753
14754       SDValue CmpOp0 = Cmp.getOperand(0);
14755       // Apply further optimizations for special cases
14756       // (select (x != 0), -1, 0) -> neg & sbb
14757       // (select (x == 0), 0, -1) -> neg & sbb
14758       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14759         if (YC->isNullValue() &&
14760             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14761           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14762           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14763                                     DAG.getConstant(0, DL,
14764                                                     CmpOp0.getValueType()),
14765                                     CmpOp0);
14766           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14767                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14768                                     SDValue(Neg.getNode(), 1));
14769           return Res;
14770         }
14771
14772       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14773                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14774       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14775
14776       SDValue Res =   // Res = 0 or -1.
14777         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14778                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14779
14780       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14781         Res = DAG.getNOT(DL, Res, Res.getValueType());
14782
14783       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14784       if (!N2C || !N2C->isNullValue())
14785         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14786       return Res;
14787     }
14788   }
14789
14790   // Look past (and (setcc_carry (cmp ...)), 1).
14791   if (Cond.getOpcode() == ISD::AND &&
14792       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14793     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14794     if (C && C->getAPIntValue() == 1)
14795       Cond = Cond.getOperand(0);
14796   }
14797
14798   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14799   // setting operand in place of the X86ISD::SETCC.
14800   unsigned CondOpcode = Cond.getOpcode();
14801   if (CondOpcode == X86ISD::SETCC ||
14802       CondOpcode == X86ISD::SETCC_CARRY) {
14803     CC = Cond.getOperand(0);
14804
14805     SDValue Cmp = Cond.getOperand(1);
14806     unsigned Opc = Cmp.getOpcode();
14807     MVT VT = Op.getSimpleValueType();
14808
14809     bool IllegalFPCMov = false;
14810     if (VT.isFloatingPoint() && !VT.isVector() &&
14811         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14812       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14813
14814     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14815         Opc == X86ISD::BT) { // FIXME
14816       Cond = Cmp;
14817       addTest = false;
14818     }
14819   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14820              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14821              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14822               Cond.getOperand(0).getValueType() != MVT::i8)) {
14823     SDValue LHS = Cond.getOperand(0);
14824     SDValue RHS = Cond.getOperand(1);
14825     unsigned X86Opcode;
14826     unsigned X86Cond;
14827     SDVTList VTs;
14828     switch (CondOpcode) {
14829     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14830     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14831     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14832     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14833     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14834     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14835     default: llvm_unreachable("unexpected overflowing operator");
14836     }
14837     if (CondOpcode == ISD::UMULO)
14838       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14839                           MVT::i32);
14840     else
14841       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14842
14843     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14844
14845     if (CondOpcode == ISD::UMULO)
14846       Cond = X86Op.getValue(2);
14847     else
14848       Cond = X86Op.getValue(1);
14849
14850     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14851     addTest = false;
14852   }
14853
14854   if (addTest) {
14855     // Look past the truncate if the high bits are known zero.
14856     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14857       Cond = Cond.getOperand(0);
14858
14859     // We know the result of AND is compared against zero. Try to match
14860     // it to BT.
14861     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14862       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14863       if (NewSetCC.getNode()) {
14864         CC = NewSetCC.getOperand(0);
14865         Cond = NewSetCC.getOperand(1);
14866         addTest = false;
14867       }
14868     }
14869   }
14870
14871   if (addTest) {
14872     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14873     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14874   }
14875
14876   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14877   // a <  b ?  0 : -1 -> RES = setcc_carry
14878   // a >= b ? -1 :  0 -> RES = setcc_carry
14879   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14880   if (Cond.getOpcode() == X86ISD::SUB) {
14881     Cond = ConvertCmpIfNecessary(Cond, DAG);
14882     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14883
14884     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14885         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14886       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14887                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14888                                 Cond);
14889       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14890         return DAG.getNOT(DL, Res, Res.getValueType());
14891       return Res;
14892     }
14893   }
14894
14895   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14896   // widen the cmov and push the truncate through. This avoids introducing a new
14897   // branch during isel and doesn't add any extensions.
14898   if (Op.getValueType() == MVT::i8 &&
14899       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14900     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14901     if (T1.getValueType() == T2.getValueType() &&
14902         // Blacklist CopyFromReg to avoid partial register stalls.
14903         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14904       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14905       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14906       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14907     }
14908   }
14909
14910   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14911   // condition is true.
14912   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14913   SDValue Ops[] = { Op2, Op1, CC, Cond };
14914   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14915 }
14916
14917 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14918                                        const X86Subtarget *Subtarget,
14919                                        SelectionDAG &DAG) {
14920   MVT VT = Op->getSimpleValueType(0);
14921   SDValue In = Op->getOperand(0);
14922   MVT InVT = In.getSimpleValueType();
14923   MVT VTElt = VT.getVectorElementType();
14924   MVT InVTElt = InVT.getVectorElementType();
14925   SDLoc dl(Op);
14926
14927   // SKX processor
14928   if ((InVTElt == MVT::i1) &&
14929       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14930         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14931
14932        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14933         VTElt.getSizeInBits() <= 16)) ||
14934
14935        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14936         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14937
14938        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14939         VTElt.getSizeInBits() >= 32))))
14940     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14941
14942   unsigned int NumElts = VT.getVectorNumElements();
14943
14944   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14945     return SDValue();
14946
14947   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14948     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14949       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14950     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14951   }
14952
14953   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14954   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14955   SDValue NegOne =
14956    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14957                    ExtVT);
14958   SDValue Zero =
14959    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14960
14961   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14962   if (VT.is512BitVector())
14963     return V;
14964   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14965 }
14966
14967 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14968                                              const X86Subtarget *Subtarget,
14969                                              SelectionDAG &DAG) {
14970   SDValue In = Op->getOperand(0);
14971   MVT VT = Op->getSimpleValueType(0);
14972   MVT InVT = In.getSimpleValueType();
14973   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14974
14975   MVT InSVT = InVT.getVectorElementType();
14976   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
14977
14978   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14979     return SDValue();
14980   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14981     return SDValue();
14982
14983   SDLoc dl(Op);
14984
14985   // SSE41 targets can use the pmovsx* instructions directly.
14986   if (Subtarget->hasSSE41())
14987     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14988
14989   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14990   SDValue Curr = In;
14991   MVT CurrVT = InVT;
14992
14993   // As SRAI is only available on i16/i32 types, we expand only up to i32
14994   // and handle i64 separately.
14995   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
14996     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14997     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14998     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14999     Curr = DAG.getBitcast(CurrVT, Curr);
15000   }
15001
15002   SDValue SignExt = Curr;
15003   if (CurrVT != InVT) {
15004     unsigned SignExtShift =
15005         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15006     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15007                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15008   }
15009
15010   if (CurrVT == VT)
15011     return SignExt;
15012
15013   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15014     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15015                                DAG.getConstant(31, dl, MVT::i8));
15016     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15017     return DAG.getBitcast(VT, Ext);
15018   }
15019
15020   return SDValue();
15021 }
15022
15023 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15024                                 SelectionDAG &DAG) {
15025   MVT VT = Op->getSimpleValueType(0);
15026   SDValue In = Op->getOperand(0);
15027   MVT InVT = In.getSimpleValueType();
15028   SDLoc dl(Op);
15029
15030   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15031     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15032
15033   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15034       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15035       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15036     return SDValue();
15037
15038   if (Subtarget->hasInt256())
15039     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15040
15041   // Optimize vectors in AVX mode
15042   // Sign extend  v8i16 to v8i32 and
15043   //              v4i32 to v4i64
15044   //
15045   // Divide input vector into two parts
15046   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15047   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15048   // concat the vectors to original VT
15049
15050   unsigned NumElems = InVT.getVectorNumElements();
15051   SDValue Undef = DAG.getUNDEF(InVT);
15052
15053   SmallVector<int,8> ShufMask1(NumElems, -1);
15054   for (unsigned i = 0; i != NumElems/2; ++i)
15055     ShufMask1[i] = i;
15056
15057   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15058
15059   SmallVector<int,8> ShufMask2(NumElems, -1);
15060   for (unsigned i = 0; i != NumElems/2; ++i)
15061     ShufMask2[i] = i + NumElems/2;
15062
15063   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15064
15065   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15066                                 VT.getVectorNumElements()/2);
15067
15068   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15069   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15070
15071   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15072 }
15073
15074 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15075 // may emit an illegal shuffle but the expansion is still better than scalar
15076 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15077 // we'll emit a shuffle and a arithmetic shift.
15078 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15079 // TODO: It is possible to support ZExt by zeroing the undef values during
15080 // the shuffle phase or after the shuffle.
15081 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15082                                  SelectionDAG &DAG) {
15083   MVT RegVT = Op.getSimpleValueType();
15084   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15085   assert(RegVT.isInteger() &&
15086          "We only custom lower integer vector sext loads.");
15087
15088   // Nothing useful we can do without SSE2 shuffles.
15089   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15090
15091   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15092   SDLoc dl(Ld);
15093   EVT MemVT = Ld->getMemoryVT();
15094   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15095   unsigned RegSz = RegVT.getSizeInBits();
15096
15097   ISD::LoadExtType Ext = Ld->getExtensionType();
15098
15099   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15100          && "Only anyext and sext are currently implemented.");
15101   assert(MemVT != RegVT && "Cannot extend to the same type");
15102   assert(MemVT.isVector() && "Must load a vector from memory");
15103
15104   unsigned NumElems = RegVT.getVectorNumElements();
15105   unsigned MemSz = MemVT.getSizeInBits();
15106   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15107
15108   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15109     // The only way in which we have a legal 256-bit vector result but not the
15110     // integer 256-bit operations needed to directly lower a sextload is if we
15111     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15112     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15113     // correctly legalized. We do this late to allow the canonical form of
15114     // sextload to persist throughout the rest of the DAG combiner -- it wants
15115     // to fold together any extensions it can, and so will fuse a sign_extend
15116     // of an sextload into a sextload targeting a wider value.
15117     SDValue Load;
15118     if (MemSz == 128) {
15119       // Just switch this to a normal load.
15120       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15121                                        "it must be a legal 128-bit vector "
15122                                        "type!");
15123       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15124                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15125                   Ld->isInvariant(), Ld->getAlignment());
15126     } else {
15127       assert(MemSz < 128 &&
15128              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15129       // Do an sext load to a 128-bit vector type. We want to use the same
15130       // number of elements, but elements half as wide. This will end up being
15131       // recursively lowered by this routine, but will succeed as we definitely
15132       // have all the necessary features if we're using AVX1.
15133       EVT HalfEltVT =
15134           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15135       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15136       Load =
15137           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15138                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15139                          Ld->isNonTemporal(), Ld->isInvariant(),
15140                          Ld->getAlignment());
15141     }
15142
15143     // Replace chain users with the new chain.
15144     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15145     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15146
15147     // Finally, do a normal sign-extend to the desired register.
15148     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15149   }
15150
15151   // All sizes must be a power of two.
15152   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15153          "Non-power-of-two elements are not custom lowered!");
15154
15155   // Attempt to load the original value using scalar loads.
15156   // Find the largest scalar type that divides the total loaded size.
15157   MVT SclrLoadTy = MVT::i8;
15158   for (MVT Tp : MVT::integer_valuetypes()) {
15159     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15160       SclrLoadTy = Tp;
15161     }
15162   }
15163
15164   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15165   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15166       (64 <= MemSz))
15167     SclrLoadTy = MVT::f64;
15168
15169   // Calculate the number of scalar loads that we need to perform
15170   // in order to load our vector from memory.
15171   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15172
15173   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15174          "Can only lower sext loads with a single scalar load!");
15175
15176   unsigned loadRegZize = RegSz;
15177   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15178     loadRegZize = 128;
15179
15180   // Represent our vector as a sequence of elements which are the
15181   // largest scalar that we can load.
15182   EVT LoadUnitVecVT = EVT::getVectorVT(
15183       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15184
15185   // Represent the data using the same element type that is stored in
15186   // memory. In practice, we ''widen'' MemVT.
15187   EVT WideVecVT =
15188       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15189                        loadRegZize / MemVT.getScalarSizeInBits());
15190
15191   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15192          "Invalid vector type");
15193
15194   // We can't shuffle using an illegal type.
15195   assert(TLI.isTypeLegal(WideVecVT) &&
15196          "We only lower types that form legal widened vector types");
15197
15198   SmallVector<SDValue, 8> Chains;
15199   SDValue Ptr = Ld->getBasePtr();
15200   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15201                                       TLI.getPointerTy(DAG.getDataLayout()));
15202   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15203
15204   for (unsigned i = 0; i < NumLoads; ++i) {
15205     // Perform a single load.
15206     SDValue ScalarLoad =
15207         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15208                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15209                     Ld->getAlignment());
15210     Chains.push_back(ScalarLoad.getValue(1));
15211     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15212     // another round of DAGCombining.
15213     if (i == 0)
15214       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15215     else
15216       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15217                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15218
15219     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15220   }
15221
15222   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15223
15224   // Bitcast the loaded value to a vector of the original element type, in
15225   // the size of the target vector type.
15226   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15227   unsigned SizeRatio = RegSz / MemSz;
15228
15229   if (Ext == ISD::SEXTLOAD) {
15230     // If we have SSE4.1, we can directly emit a VSEXT node.
15231     if (Subtarget->hasSSE41()) {
15232       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15233       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15234       return Sext;
15235     }
15236
15237     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15238     // lanes.
15239     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15240            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15241
15242     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15243     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15244     return Shuff;
15245   }
15246
15247   // Redistribute the loaded elements into the different locations.
15248   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15249   for (unsigned i = 0; i != NumElems; ++i)
15250     ShuffleVec[i * SizeRatio] = i;
15251
15252   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15253                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15254
15255   // Bitcast to the requested type.
15256   Shuff = DAG.getBitcast(RegVT, Shuff);
15257   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15258   return Shuff;
15259 }
15260
15261 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15262 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15263 // from the AND / OR.
15264 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15265   Opc = Op.getOpcode();
15266   if (Opc != ISD::OR && Opc != ISD::AND)
15267     return false;
15268   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15269           Op.getOperand(0).hasOneUse() &&
15270           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15271           Op.getOperand(1).hasOneUse());
15272 }
15273
15274 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15275 // 1 and that the SETCC node has a single use.
15276 static bool isXor1OfSetCC(SDValue Op) {
15277   if (Op.getOpcode() != ISD::XOR)
15278     return false;
15279   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15280   if (N1C && N1C->getAPIntValue() == 1) {
15281     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15282       Op.getOperand(0).hasOneUse();
15283   }
15284   return false;
15285 }
15286
15287 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15288   bool addTest = true;
15289   SDValue Chain = Op.getOperand(0);
15290   SDValue Cond  = Op.getOperand(1);
15291   SDValue Dest  = Op.getOperand(2);
15292   SDLoc dl(Op);
15293   SDValue CC;
15294   bool Inverted = false;
15295
15296   if (Cond.getOpcode() == ISD::SETCC) {
15297     // Check for setcc([su]{add,sub,mul}o == 0).
15298     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15299         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15300         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15301         Cond.getOperand(0).getResNo() == 1 &&
15302         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15303          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15304          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15305          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15306          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15307          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15308       Inverted = true;
15309       Cond = Cond.getOperand(0);
15310     } else {
15311       SDValue NewCond = LowerSETCC(Cond, DAG);
15312       if (NewCond.getNode())
15313         Cond = NewCond;
15314     }
15315   }
15316 #if 0
15317   // FIXME: LowerXALUO doesn't handle these!!
15318   else if (Cond.getOpcode() == X86ISD::ADD  ||
15319            Cond.getOpcode() == X86ISD::SUB  ||
15320            Cond.getOpcode() == X86ISD::SMUL ||
15321            Cond.getOpcode() == X86ISD::UMUL)
15322     Cond = LowerXALUO(Cond, DAG);
15323 #endif
15324
15325   // Look pass (and (setcc_carry (cmp ...)), 1).
15326   if (Cond.getOpcode() == ISD::AND &&
15327       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15328     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15329     if (C && C->getAPIntValue() == 1)
15330       Cond = Cond.getOperand(0);
15331   }
15332
15333   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15334   // setting operand in place of the X86ISD::SETCC.
15335   unsigned CondOpcode = Cond.getOpcode();
15336   if (CondOpcode == X86ISD::SETCC ||
15337       CondOpcode == X86ISD::SETCC_CARRY) {
15338     CC = Cond.getOperand(0);
15339
15340     SDValue Cmp = Cond.getOperand(1);
15341     unsigned Opc = Cmp.getOpcode();
15342     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15343     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15344       Cond = Cmp;
15345       addTest = false;
15346     } else {
15347       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15348       default: break;
15349       case X86::COND_O:
15350       case X86::COND_B:
15351         // These can only come from an arithmetic instruction with overflow,
15352         // e.g. SADDO, UADDO.
15353         Cond = Cond.getNode()->getOperand(1);
15354         addTest = false;
15355         break;
15356       }
15357     }
15358   }
15359   CondOpcode = Cond.getOpcode();
15360   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15361       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15362       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15363        Cond.getOperand(0).getValueType() != MVT::i8)) {
15364     SDValue LHS = Cond.getOperand(0);
15365     SDValue RHS = Cond.getOperand(1);
15366     unsigned X86Opcode;
15367     unsigned X86Cond;
15368     SDVTList VTs;
15369     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15370     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15371     // X86ISD::INC).
15372     switch (CondOpcode) {
15373     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15374     case ISD::SADDO:
15375       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15376         if (C->isOne()) {
15377           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15378           break;
15379         }
15380       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15381     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15382     case ISD::SSUBO:
15383       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15384         if (C->isOne()) {
15385           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15386           break;
15387         }
15388       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15389     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15390     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15391     default: llvm_unreachable("unexpected overflowing operator");
15392     }
15393     if (Inverted)
15394       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15395     if (CondOpcode == ISD::UMULO)
15396       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15397                           MVT::i32);
15398     else
15399       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15400
15401     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15402
15403     if (CondOpcode == ISD::UMULO)
15404       Cond = X86Op.getValue(2);
15405     else
15406       Cond = X86Op.getValue(1);
15407
15408     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15409     addTest = false;
15410   } else {
15411     unsigned CondOpc;
15412     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15413       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15414       if (CondOpc == ISD::OR) {
15415         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15416         // two branches instead of an explicit OR instruction with a
15417         // separate test.
15418         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15419             isX86LogicalCmp(Cmp)) {
15420           CC = Cond.getOperand(0).getOperand(0);
15421           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15422                               Chain, Dest, CC, Cmp);
15423           CC = Cond.getOperand(1).getOperand(0);
15424           Cond = Cmp;
15425           addTest = false;
15426         }
15427       } else { // ISD::AND
15428         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15429         // two branches instead of an explicit AND instruction with a
15430         // separate test. However, we only do this if this block doesn't
15431         // have a fall-through edge, because this requires an explicit
15432         // jmp when the condition is false.
15433         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15434             isX86LogicalCmp(Cmp) &&
15435             Op.getNode()->hasOneUse()) {
15436           X86::CondCode CCode =
15437             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15438           CCode = X86::GetOppositeBranchCondition(CCode);
15439           CC = DAG.getConstant(CCode, dl, MVT::i8);
15440           SDNode *User = *Op.getNode()->use_begin();
15441           // Look for an unconditional branch following this conditional branch.
15442           // We need this because we need to reverse the successors in order
15443           // to implement FCMP_OEQ.
15444           if (User->getOpcode() == ISD::BR) {
15445             SDValue FalseBB = User->getOperand(1);
15446             SDNode *NewBR =
15447               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15448             assert(NewBR == User);
15449             (void)NewBR;
15450             Dest = FalseBB;
15451
15452             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15453                                 Chain, Dest, CC, Cmp);
15454             X86::CondCode CCode =
15455               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15456             CCode = X86::GetOppositeBranchCondition(CCode);
15457             CC = DAG.getConstant(CCode, dl, MVT::i8);
15458             Cond = Cmp;
15459             addTest = false;
15460           }
15461         }
15462       }
15463     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15464       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15465       // It should be transformed during dag combiner except when the condition
15466       // is set by a arithmetics with overflow node.
15467       X86::CondCode CCode =
15468         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15469       CCode = X86::GetOppositeBranchCondition(CCode);
15470       CC = DAG.getConstant(CCode, dl, MVT::i8);
15471       Cond = Cond.getOperand(0).getOperand(1);
15472       addTest = false;
15473     } else if (Cond.getOpcode() == ISD::SETCC &&
15474                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15475       // For FCMP_OEQ, we can emit
15476       // two branches instead of an explicit AND instruction with a
15477       // separate test. However, we only do this if this block doesn't
15478       // have a fall-through edge, because this requires an explicit
15479       // jmp when the condition is false.
15480       if (Op.getNode()->hasOneUse()) {
15481         SDNode *User = *Op.getNode()->use_begin();
15482         // Look for an unconditional branch following this conditional branch.
15483         // We need this because we need to reverse the successors in order
15484         // to implement FCMP_OEQ.
15485         if (User->getOpcode() == ISD::BR) {
15486           SDValue FalseBB = User->getOperand(1);
15487           SDNode *NewBR =
15488             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15489           assert(NewBR == User);
15490           (void)NewBR;
15491           Dest = FalseBB;
15492
15493           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15494                                     Cond.getOperand(0), Cond.getOperand(1));
15495           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15496           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15497           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15498                               Chain, Dest, CC, Cmp);
15499           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15500           Cond = Cmp;
15501           addTest = false;
15502         }
15503       }
15504     } else if (Cond.getOpcode() == ISD::SETCC &&
15505                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15506       // For FCMP_UNE, we can emit
15507       // two branches instead of an explicit AND instruction with a
15508       // separate test. However, we only do this if this block doesn't
15509       // have a fall-through edge, because this requires an explicit
15510       // jmp when the condition is false.
15511       if (Op.getNode()->hasOneUse()) {
15512         SDNode *User = *Op.getNode()->use_begin();
15513         // Look for an unconditional branch following this conditional branch.
15514         // We need this because we need to reverse the successors in order
15515         // to implement FCMP_UNE.
15516         if (User->getOpcode() == ISD::BR) {
15517           SDValue FalseBB = User->getOperand(1);
15518           SDNode *NewBR =
15519             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15520           assert(NewBR == User);
15521           (void)NewBR;
15522
15523           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15524                                     Cond.getOperand(0), Cond.getOperand(1));
15525           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15526           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15527           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15528                               Chain, Dest, CC, Cmp);
15529           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15530           Cond = Cmp;
15531           addTest = false;
15532           Dest = FalseBB;
15533         }
15534       }
15535     }
15536   }
15537
15538   if (addTest) {
15539     // Look pass the truncate if the high bits are known zero.
15540     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15541         Cond = Cond.getOperand(0);
15542
15543     // We know the result of AND is compared against zero. Try to match
15544     // it to BT.
15545     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15546       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15547       if (NewSetCC.getNode()) {
15548         CC = NewSetCC.getOperand(0);
15549         Cond = NewSetCC.getOperand(1);
15550         addTest = false;
15551       }
15552     }
15553   }
15554
15555   if (addTest) {
15556     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15557     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15558     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15559   }
15560   Cond = ConvertCmpIfNecessary(Cond, DAG);
15561   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15562                      Chain, Dest, CC, Cond);
15563 }
15564
15565 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15566 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15567 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15568 // that the guard pages used by the OS virtual memory manager are allocated in
15569 // correct sequence.
15570 SDValue
15571 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15572                                            SelectionDAG &DAG) const {
15573   MachineFunction &MF = DAG.getMachineFunction();
15574   bool SplitStack = MF.shouldSplitStack();
15575   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15576                SplitStack;
15577   SDLoc dl(Op);
15578
15579   if (!Lower) {
15580     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15581     SDNode* Node = Op.getNode();
15582
15583     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15584     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15585         " not tell us which reg is the stack pointer!");
15586     EVT VT = Node->getValueType(0);
15587     SDValue Tmp1 = SDValue(Node, 0);
15588     SDValue Tmp2 = SDValue(Node, 1);
15589     SDValue Tmp3 = Node->getOperand(2);
15590     SDValue Chain = Tmp1.getOperand(0);
15591
15592     // Chain the dynamic stack allocation so that it doesn't modify the stack
15593     // pointer when other instructions are using the stack.
15594     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15595         SDLoc(Node));
15596
15597     SDValue Size = Tmp2.getOperand(1);
15598     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15599     Chain = SP.getValue(1);
15600     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15601     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15602     unsigned StackAlign = TFI.getStackAlignment();
15603     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15604     if (Align > StackAlign)
15605       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15606           DAG.getConstant(-(uint64_t)Align, dl, VT));
15607     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15608
15609     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15610         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15611         SDLoc(Node));
15612
15613     SDValue Ops[2] = { Tmp1, Tmp2 };
15614     return DAG.getMergeValues(Ops, dl);
15615   }
15616
15617   // Get the inputs.
15618   SDValue Chain = Op.getOperand(0);
15619   SDValue Size  = Op.getOperand(1);
15620   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15621   EVT VT = Op.getNode()->getValueType(0);
15622
15623   bool Is64Bit = Subtarget->is64Bit();
15624   MVT SPTy = getPointerTy(DAG.getDataLayout());
15625
15626   if (SplitStack) {
15627     MachineRegisterInfo &MRI = MF.getRegInfo();
15628
15629     if (Is64Bit) {
15630       // The 64 bit implementation of segmented stacks needs to clobber both r10
15631       // r11. This makes it impossible to use it along with nested parameters.
15632       const Function *F = MF.getFunction();
15633
15634       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15635            I != E; ++I)
15636         if (I->hasNestAttr())
15637           report_fatal_error("Cannot use segmented stacks with functions that "
15638                              "have nested arguments.");
15639     }
15640
15641     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15642     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15643     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15644     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15645                                 DAG.getRegister(Vreg, SPTy));
15646     SDValue Ops1[2] = { Value, Chain };
15647     return DAG.getMergeValues(Ops1, dl);
15648   } else {
15649     SDValue Flag;
15650     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15651
15652     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15653     Flag = Chain.getValue(1);
15654     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15655
15656     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15657
15658     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15659     unsigned SPReg = RegInfo->getStackRegister();
15660     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15661     Chain = SP.getValue(1);
15662
15663     if (Align) {
15664       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15665                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15666       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15667     }
15668
15669     SDValue Ops1[2] = { SP, Chain };
15670     return DAG.getMergeValues(Ops1, dl);
15671   }
15672 }
15673
15674 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15675   MachineFunction &MF = DAG.getMachineFunction();
15676   auto PtrVT = getPointerTy(MF.getDataLayout());
15677   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15678
15679   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15680   SDLoc DL(Op);
15681
15682   if (!Subtarget->is64Bit() ||
15683       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15684     // vastart just stores the address of the VarArgsFrameIndex slot into the
15685     // memory location argument.
15686     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15687     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15688                         MachinePointerInfo(SV), false, false, 0);
15689   }
15690
15691   // __va_list_tag:
15692   //   gp_offset         (0 - 6 * 8)
15693   //   fp_offset         (48 - 48 + 8 * 16)
15694   //   overflow_arg_area (point to parameters coming in memory).
15695   //   reg_save_area
15696   SmallVector<SDValue, 8> MemOps;
15697   SDValue FIN = Op.getOperand(1);
15698   // Store gp_offset
15699   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15700                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15701                                                DL, MVT::i32),
15702                                FIN, MachinePointerInfo(SV), false, false, 0);
15703   MemOps.push_back(Store);
15704
15705   // Store fp_offset
15706   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15707   Store = DAG.getStore(Op.getOperand(0), DL,
15708                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15709                                        MVT::i32),
15710                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15711   MemOps.push_back(Store);
15712
15713   // Store ptr to overflow_arg_area
15714   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15715   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15716   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15717                        MachinePointerInfo(SV, 8),
15718                        false, false, 0);
15719   MemOps.push_back(Store);
15720
15721   // Store ptr to reg_save_area.
15722   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15723       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15724   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15725   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15726       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15727   MemOps.push_back(Store);
15728   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15729 }
15730
15731 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15732   assert(Subtarget->is64Bit() &&
15733          "LowerVAARG only handles 64-bit va_arg!");
15734   assert(Op.getNode()->getNumOperands() == 4);
15735
15736   MachineFunction &MF = DAG.getMachineFunction();
15737   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15738     // The Win64 ABI uses char* instead of a structure.
15739     return DAG.expandVAArg(Op.getNode());
15740
15741   SDValue Chain = Op.getOperand(0);
15742   SDValue SrcPtr = Op.getOperand(1);
15743   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15744   unsigned Align = Op.getConstantOperandVal(3);
15745   SDLoc dl(Op);
15746
15747   EVT ArgVT = Op.getNode()->getValueType(0);
15748   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15749   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15750   uint8_t ArgMode;
15751
15752   // Decide which area this value should be read from.
15753   // TODO: Implement the AMD64 ABI in its entirety. This simple
15754   // selection mechanism works only for the basic types.
15755   if (ArgVT == MVT::f80) {
15756     llvm_unreachable("va_arg for f80 not yet implemented");
15757   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15758     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15759   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15760     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15761   } else {
15762     llvm_unreachable("Unhandled argument type in LowerVAARG");
15763   }
15764
15765   if (ArgMode == 2) {
15766     // Sanity Check: Make sure using fp_offset makes sense.
15767     assert(!Subtarget->useSoftFloat() &&
15768            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15769            Subtarget->hasSSE1());
15770   }
15771
15772   // Insert VAARG_64 node into the DAG
15773   // VAARG_64 returns two values: Variable Argument Address, Chain
15774   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15775                        DAG.getConstant(ArgMode, dl, MVT::i8),
15776                        DAG.getConstant(Align, dl, MVT::i32)};
15777   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15778   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15779                                           VTs, InstOps, MVT::i64,
15780                                           MachinePointerInfo(SV),
15781                                           /*Align=*/0,
15782                                           /*Volatile=*/false,
15783                                           /*ReadMem=*/true,
15784                                           /*WriteMem=*/true);
15785   Chain = VAARG.getValue(1);
15786
15787   // Load the next argument and return it
15788   return DAG.getLoad(ArgVT, dl,
15789                      Chain,
15790                      VAARG,
15791                      MachinePointerInfo(),
15792                      false, false, false, 0);
15793 }
15794
15795 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15796                            SelectionDAG &DAG) {
15797   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15798   // where a va_list is still an i8*.
15799   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15800   if (Subtarget->isCallingConvWin64(
15801         DAG.getMachineFunction().getFunction()->getCallingConv()))
15802     // Probably a Win64 va_copy.
15803     return DAG.expandVACopy(Op.getNode());
15804
15805   SDValue Chain = Op.getOperand(0);
15806   SDValue DstPtr = Op.getOperand(1);
15807   SDValue SrcPtr = Op.getOperand(2);
15808   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15809   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15810   SDLoc DL(Op);
15811
15812   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15813                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15814                        false, false,
15815                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15816 }
15817
15818 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15819 // amount is a constant. Takes immediate version of shift as input.
15820 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15821                                           SDValue SrcOp, uint64_t ShiftAmt,
15822                                           SelectionDAG &DAG) {
15823   MVT ElementType = VT.getVectorElementType();
15824
15825   // Fold this packed shift into its first operand if ShiftAmt is 0.
15826   if (ShiftAmt == 0)
15827     return SrcOp;
15828
15829   // Check for ShiftAmt >= element width
15830   if (ShiftAmt >= ElementType.getSizeInBits()) {
15831     if (Opc == X86ISD::VSRAI)
15832       ShiftAmt = ElementType.getSizeInBits() - 1;
15833     else
15834       return DAG.getConstant(0, dl, VT);
15835   }
15836
15837   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15838          && "Unknown target vector shift-by-constant node");
15839
15840   // Fold this packed vector shift into a build vector if SrcOp is a
15841   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15842   if (VT == SrcOp.getSimpleValueType() &&
15843       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15844     SmallVector<SDValue, 8> Elts;
15845     unsigned NumElts = SrcOp->getNumOperands();
15846     ConstantSDNode *ND;
15847
15848     switch(Opc) {
15849     default: llvm_unreachable(nullptr);
15850     case X86ISD::VSHLI:
15851       for (unsigned i=0; i!=NumElts; ++i) {
15852         SDValue CurrentOp = SrcOp->getOperand(i);
15853         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15854           Elts.push_back(CurrentOp);
15855           continue;
15856         }
15857         ND = cast<ConstantSDNode>(CurrentOp);
15858         const APInt &C = ND->getAPIntValue();
15859         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15860       }
15861       break;
15862     case X86ISD::VSRLI:
15863       for (unsigned i=0; i!=NumElts; ++i) {
15864         SDValue CurrentOp = SrcOp->getOperand(i);
15865         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15866           Elts.push_back(CurrentOp);
15867           continue;
15868         }
15869         ND = cast<ConstantSDNode>(CurrentOp);
15870         const APInt &C = ND->getAPIntValue();
15871         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15872       }
15873       break;
15874     case X86ISD::VSRAI:
15875       for (unsigned i=0; i!=NumElts; ++i) {
15876         SDValue CurrentOp = SrcOp->getOperand(i);
15877         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15878           Elts.push_back(CurrentOp);
15879           continue;
15880         }
15881         ND = cast<ConstantSDNode>(CurrentOp);
15882         const APInt &C = ND->getAPIntValue();
15883         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15884       }
15885       break;
15886     }
15887
15888     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15889   }
15890
15891   return DAG.getNode(Opc, dl, VT, SrcOp,
15892                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15893 }
15894
15895 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15896 // may or may not be a constant. Takes immediate version of shift as input.
15897 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15898                                    SDValue SrcOp, SDValue ShAmt,
15899                                    SelectionDAG &DAG) {
15900   MVT SVT = ShAmt.getSimpleValueType();
15901   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15902
15903   // Catch shift-by-constant.
15904   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15905     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15906                                       CShAmt->getZExtValue(), DAG);
15907
15908   // Change opcode to non-immediate version
15909   switch (Opc) {
15910     default: llvm_unreachable("Unknown target vector shift node");
15911     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15912     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15913     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15914   }
15915
15916   const X86Subtarget &Subtarget =
15917       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15918   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15919       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15920     // Let the shuffle legalizer expand this shift amount node.
15921     SDValue Op0 = ShAmt.getOperand(0);
15922     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15923     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15924   } else {
15925     // Need to build a vector containing shift amount.
15926     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15927     SmallVector<SDValue, 4> ShOps;
15928     ShOps.push_back(ShAmt);
15929     if (SVT == MVT::i32) {
15930       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15931       ShOps.push_back(DAG.getUNDEF(SVT));
15932     }
15933     ShOps.push_back(DAG.getUNDEF(SVT));
15934
15935     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15936     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15937   }
15938
15939   // The return type has to be a 128-bit type with the same element
15940   // type as the input type.
15941   MVT EltVT = VT.getVectorElementType();
15942   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15943
15944   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15945   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15946 }
15947
15948 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15949 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15950 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15951 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15952                                     SDValue PreservedSrc,
15953                                     const X86Subtarget *Subtarget,
15954                                     SelectionDAG &DAG) {
15955     MVT VT = Op.getSimpleValueType();
15956     MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
15957     SDValue VMask;
15958     unsigned OpcodeSelect = ISD::VSELECT;
15959     SDLoc dl(Op);
15960
15961     if (isAllOnes(Mask))
15962       return Op;
15963
15964     if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
15965       MVT newMaskVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
15966       VMask = DAG.getBitcast(MaskVT,
15967                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15968     } else {
15969       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
15970                                        Mask.getSimpleValueType().getSizeInBits());
15971       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15972       // are extracted by EXTRACT_SUBVECTOR.
15973       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15974                           DAG.getBitcast(BitcastVT, Mask),
15975                           DAG.getIntPtrConstant(0, dl));
15976     }
15977
15978     switch (Op.getOpcode()) {
15979     default: break;
15980     case X86ISD::PCMPEQM:
15981     case X86ISD::PCMPGTM:
15982     case X86ISD::CMPM:
15983     case X86ISD::CMPMU:
15984       return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15985     case X86ISD::VFPCLASS:
15986       return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15987     case X86ISD::VTRUNC:
15988     case X86ISD::VTRUNCS:
15989     case X86ISD::VTRUNCUS:
15990       // We can't use ISD::VSELECT here because it is not always "Legal"
15991       // for the destination type. For example vpmovqb require only AVX512
15992       // and vselect that can operate on byte element type require BWI
15993       OpcodeSelect = X86ISD::SELECT;
15994       break;
15995     }
15996     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15997       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15998     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15999 }
16000
16001 /// \brief Creates an SDNode for a predicated scalar operation.
16002 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16003 /// The mask is coming as MVT::i8 and it should be truncated
16004 /// to MVT::i1 while lowering masking intrinsics.
16005 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16006 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16007 /// for a scalar instruction.
16008 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16009                                     SDValue PreservedSrc,
16010                                     const X86Subtarget *Subtarget,
16011                                     SelectionDAG &DAG) {
16012   if (isAllOnes(Mask))
16013     return Op;
16014
16015   MVT VT = Op.getSimpleValueType();
16016   SDLoc dl(Op);
16017   // The mask should be of type MVT::i1
16018   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16019
16020   if (Op.getOpcode() == X86ISD::FSETCC)
16021     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16022   if (Op.getOpcode() == X86ISD::VFPCLASS)
16023     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16024
16025   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16026     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16027   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16028 }
16029
16030 static int getSEHRegistrationNodeSize(const Function *Fn) {
16031   if (!Fn->hasPersonalityFn())
16032     report_fatal_error(
16033         "querying registration node size for function without personality");
16034   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16035   // WinEHStatePass for the full struct definition.
16036   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16037   case EHPersonality::MSVC_X86SEH: return 24;
16038   case EHPersonality::MSVC_CXX: return 16;
16039   default: break;
16040   }
16041   report_fatal_error("can only recover FP for MSVC EH personality functions");
16042 }
16043
16044 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16045 /// function or when returning to a parent frame after catching an exception, we
16046 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16047 /// Here's the math:
16048 ///   RegNodeBase = EntryEBP - RegNodeSize
16049 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16050 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16051 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16052 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16053                                    SDValue EntryEBP) {
16054   MachineFunction &MF = DAG.getMachineFunction();
16055   SDLoc dl;
16056
16057   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16058   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16059
16060   // It's possible that the parent function no longer has a personality function
16061   // if the exceptional code was optimized away, in which case we just return
16062   // the incoming EBP.
16063   if (!Fn->hasPersonalityFn())
16064     return EntryEBP;
16065
16066   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16067
16068   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16069   // registration.
16070   MCSymbol *OffsetSym =
16071       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16072           GlobalValue::getRealLinkageName(Fn->getName()));
16073   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16074   SDValue RegNodeFrameOffset =
16075       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16076
16077   // RegNodeBase = EntryEBP - RegNodeSize
16078   // ParentFP = RegNodeBase - RegNodeFrameOffset
16079   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16080                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16081   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16082 }
16083
16084 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16085                                        SelectionDAG &DAG) {
16086   SDLoc dl(Op);
16087   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16088   MVT VT = Op.getSimpleValueType();
16089   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16090   if (IntrData) {
16091     switch(IntrData->Type) {
16092     case INTR_TYPE_1OP:
16093       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16094     case INTR_TYPE_2OP:
16095       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16096         Op.getOperand(2));
16097     case INTR_TYPE_2OP_IMM8:
16098       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16099                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16100     case INTR_TYPE_3OP:
16101       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16102         Op.getOperand(2), Op.getOperand(3));
16103     case INTR_TYPE_4OP:
16104       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16105         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16106     case INTR_TYPE_1OP_MASK_RM: {
16107       SDValue Src = Op.getOperand(1);
16108       SDValue PassThru = Op.getOperand(2);
16109       SDValue Mask = Op.getOperand(3);
16110       SDValue RoundingMode;
16111       // We allways add rounding mode to the Node.
16112       // If the rounding mode is not specified, we add the
16113       // "current direction" mode.
16114       if (Op.getNumOperands() == 4)
16115         RoundingMode =
16116           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16117       else
16118         RoundingMode = Op.getOperand(4);
16119       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16120       if (IntrWithRoundingModeOpcode != 0)
16121         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16122             X86::STATIC_ROUNDING::CUR_DIRECTION)
16123           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16124                                       dl, Op.getValueType(), Src, RoundingMode),
16125                                       Mask, PassThru, Subtarget, DAG);
16126       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16127                                               RoundingMode),
16128                                   Mask, PassThru, Subtarget, DAG);
16129     }
16130     case INTR_TYPE_1OP_MASK: {
16131       SDValue Src = Op.getOperand(1);
16132       SDValue PassThru = Op.getOperand(2);
16133       SDValue Mask = Op.getOperand(3);
16134       // We add rounding mode to the Node when
16135       //   - RM Opcode is specified and
16136       //   - RM is not "current direction".
16137       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16138       if (IntrWithRoundingModeOpcode != 0) {
16139         SDValue Rnd = Op.getOperand(4);
16140         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16141         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16142           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16143                                       dl, Op.getValueType(),
16144                                       Src, Rnd),
16145                                       Mask, PassThru, Subtarget, DAG);
16146         }
16147       }
16148       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16149                                   Mask, PassThru, Subtarget, DAG);
16150     }
16151     case INTR_TYPE_SCALAR_MASK: {
16152       SDValue Src1 = Op.getOperand(1);
16153       SDValue Src2 = Op.getOperand(2);
16154       SDValue passThru = Op.getOperand(3);
16155       SDValue Mask = Op.getOperand(4);
16156       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16157                                   Mask, passThru, Subtarget, DAG);
16158     }
16159     case INTR_TYPE_SCALAR_MASK_RM: {
16160       SDValue Src1 = Op.getOperand(1);
16161       SDValue Src2 = Op.getOperand(2);
16162       SDValue Src0 = Op.getOperand(3);
16163       SDValue Mask = Op.getOperand(4);
16164       // There are 2 kinds of intrinsics in this group:
16165       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16166       // (2) With rounding mode and sae - 7 operands.
16167       if (Op.getNumOperands() == 6) {
16168         SDValue Sae  = Op.getOperand(5);
16169         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16170         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16171                                                 Sae),
16172                                     Mask, Src0, Subtarget, DAG);
16173       }
16174       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16175       SDValue RoundingMode  = Op.getOperand(5);
16176       SDValue Sae  = Op.getOperand(6);
16177       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16178                                               RoundingMode, Sae),
16179                                   Mask, Src0, Subtarget, DAG);
16180     }
16181     case INTR_TYPE_2OP_MASK:
16182     case INTR_TYPE_2OP_IMM8_MASK: {
16183       SDValue Src1 = Op.getOperand(1);
16184       SDValue Src2 = Op.getOperand(2);
16185       SDValue PassThru = Op.getOperand(3);
16186       SDValue Mask = Op.getOperand(4);
16187
16188       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16189         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16190
16191       // We specify 2 possible opcodes for intrinsics with rounding modes.
16192       // First, we check if the intrinsic may have non-default rounding mode,
16193       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16194       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16195       if (IntrWithRoundingModeOpcode != 0) {
16196         SDValue Rnd = Op.getOperand(5);
16197         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16198         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16199           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16200                                       dl, Op.getValueType(),
16201                                       Src1, Src2, Rnd),
16202                                       Mask, PassThru, Subtarget, DAG);
16203         }
16204       }
16205       // TODO: Intrinsics should have fast-math-flags to propagate.
16206       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16207                                   Mask, PassThru, Subtarget, DAG);
16208     }
16209     case INTR_TYPE_2OP_MASK_RM: {
16210       SDValue Src1 = Op.getOperand(1);
16211       SDValue Src2 = Op.getOperand(2);
16212       SDValue PassThru = Op.getOperand(3);
16213       SDValue Mask = Op.getOperand(4);
16214       // We specify 2 possible modes for intrinsics, with/without rounding
16215       // modes.
16216       // First, we check if the intrinsic have rounding mode (6 operands),
16217       // if not, we set rounding mode to "current".
16218       SDValue Rnd;
16219       if (Op.getNumOperands() == 6)
16220         Rnd = Op.getOperand(5);
16221       else
16222         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16223       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16224                                               Src1, Src2, Rnd),
16225                                   Mask, PassThru, Subtarget, DAG);
16226     }
16227     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16228       SDValue Src1 = Op.getOperand(1);
16229       SDValue Src2 = Op.getOperand(2);
16230       SDValue Src3 = Op.getOperand(3);
16231       SDValue PassThru = Op.getOperand(4);
16232       SDValue Mask = Op.getOperand(5);
16233       SDValue Sae  = Op.getOperand(6);
16234
16235       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16236                                               Src2, Src3, Sae),
16237                                   Mask, PassThru, Subtarget, DAG);
16238     }
16239     case INTR_TYPE_3OP_MASK_RM: {
16240       SDValue Src1 = Op.getOperand(1);
16241       SDValue Src2 = Op.getOperand(2);
16242       SDValue Imm = Op.getOperand(3);
16243       SDValue PassThru = Op.getOperand(4);
16244       SDValue Mask = Op.getOperand(5);
16245       // We specify 2 possible modes for intrinsics, with/without rounding
16246       // modes.
16247       // First, we check if the intrinsic have rounding mode (7 operands),
16248       // if not, we set rounding mode to "current".
16249       SDValue Rnd;
16250       if (Op.getNumOperands() == 7)
16251         Rnd = Op.getOperand(6);
16252       else
16253         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16254       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16255         Src1, Src2, Imm, Rnd),
16256         Mask, PassThru, Subtarget, DAG);
16257     }
16258     case INTR_TYPE_3OP_IMM8_MASK:
16259     case INTR_TYPE_3OP_MASK:
16260     case INSERT_SUBVEC: {
16261       SDValue Src1 = Op.getOperand(1);
16262       SDValue Src2 = Op.getOperand(2);
16263       SDValue Src3 = Op.getOperand(3);
16264       SDValue PassThru = Op.getOperand(4);
16265       SDValue Mask = Op.getOperand(5);
16266
16267       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16268         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16269       else if (IntrData->Type == INSERT_SUBVEC) {
16270         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16271         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16272         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16273         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16274         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16275       }
16276
16277       // We specify 2 possible opcodes for intrinsics with rounding modes.
16278       // First, we check if the intrinsic may have non-default rounding mode,
16279       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16280       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16281       if (IntrWithRoundingModeOpcode != 0) {
16282         SDValue Rnd = Op.getOperand(6);
16283         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16284         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16285           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16286                                       dl, Op.getValueType(),
16287                                       Src1, Src2, Src3, Rnd),
16288                                       Mask, PassThru, Subtarget, DAG);
16289         }
16290       }
16291       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16292                                               Src1, Src2, Src3),
16293                                   Mask, PassThru, Subtarget, DAG);
16294     }
16295     case VPERM_3OP_MASKZ:
16296     case VPERM_3OP_MASK:
16297     case FMA_OP_MASK3:
16298     case FMA_OP_MASKZ:
16299     case FMA_OP_MASK: {
16300       SDValue Src1 = Op.getOperand(1);
16301       SDValue Src2 = Op.getOperand(2);
16302       SDValue Src3 = Op.getOperand(3);
16303       SDValue Mask = Op.getOperand(4);
16304       MVT VT = Op.getSimpleValueType();
16305       SDValue PassThru = SDValue();
16306
16307       // set PassThru element
16308       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16309         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16310       else if (IntrData->Type == FMA_OP_MASK3)
16311         PassThru = Src3;
16312       else
16313         PassThru = Src1;
16314
16315       // We specify 2 possible opcodes for intrinsics with rounding modes.
16316       // First, we check if the intrinsic may have non-default rounding mode,
16317       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16318       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16319       if (IntrWithRoundingModeOpcode != 0) {
16320         SDValue Rnd = Op.getOperand(5);
16321         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16322             X86::STATIC_ROUNDING::CUR_DIRECTION)
16323           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16324                                                   dl, Op.getValueType(),
16325                                                   Src1, Src2, Src3, Rnd),
16326                                       Mask, PassThru, Subtarget, DAG);
16327       }
16328       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16329                                               dl, Op.getValueType(),
16330                                               Src1, Src2, Src3),
16331                                   Mask, PassThru, Subtarget, DAG);
16332     }
16333     case TERLOG_OP_MASK:
16334     case TERLOG_OP_MASKZ: {
16335       SDValue Src1 = Op.getOperand(1);
16336       SDValue Src2 = Op.getOperand(2);
16337       SDValue Src3 = Op.getOperand(3);
16338       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16339       SDValue Mask = Op.getOperand(5);
16340       MVT VT = Op.getSimpleValueType();
16341       SDValue PassThru = Src1;
16342       // Set PassThru element.
16343       if (IntrData->Type == TERLOG_OP_MASKZ)
16344         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16345
16346       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16347                                               Src1, Src2, Src3, Src4),
16348                                   Mask, PassThru, Subtarget, DAG);
16349     }
16350     case FPCLASS: {
16351       // FPclass intrinsics with mask
16352        SDValue Src1 = Op.getOperand(1);
16353        MVT VT = Src1.getSimpleValueType();
16354        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16355        SDValue Imm = Op.getOperand(2);
16356        SDValue Mask = Op.getOperand(3);
16357        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16358                                      Mask.getSimpleValueType().getSizeInBits());
16359        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16360        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16361                                                  DAG.getTargetConstant(0, dl, MaskVT),
16362                                                  Subtarget, DAG);
16363        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16364                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16365                                  DAG.getIntPtrConstant(0, dl));
16366        return DAG.getBitcast(Op.getValueType(), Res);
16367     }
16368     case FPCLASSS: {
16369       SDValue Src1 = Op.getOperand(1);
16370       SDValue Imm = Op.getOperand(2);
16371       SDValue Mask = Op.getOperand(3);
16372       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16373       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16374         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16375       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16376     }
16377     case CMP_MASK:
16378     case CMP_MASK_CC: {
16379       // Comparison intrinsics with masks.
16380       // Example of transformation:
16381       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16382       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16383       // (i8 (bitcast
16384       //   (v8i1 (insert_subvector undef,
16385       //           (v2i1 (and (PCMPEQM %a, %b),
16386       //                      (extract_subvector
16387       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16388       MVT VT = Op.getOperand(1).getSimpleValueType();
16389       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16390       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16391       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16392                                        Mask.getSimpleValueType().getSizeInBits());
16393       SDValue Cmp;
16394       if (IntrData->Type == CMP_MASK_CC) {
16395         SDValue CC = Op.getOperand(3);
16396         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16397         // We specify 2 possible opcodes for intrinsics with rounding modes.
16398         // First, we check if the intrinsic may have non-default rounding mode,
16399         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16400         if (IntrData->Opc1 != 0) {
16401           SDValue Rnd = Op.getOperand(5);
16402           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16403               X86::STATIC_ROUNDING::CUR_DIRECTION)
16404             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16405                               Op.getOperand(2), CC, Rnd);
16406         }
16407         //default rounding mode
16408         if(!Cmp.getNode())
16409             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16410                               Op.getOperand(2), CC);
16411
16412       } else {
16413         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16414         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16415                           Op.getOperand(2));
16416       }
16417       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16418                                              DAG.getTargetConstant(0, dl,
16419                                                                    MaskVT),
16420                                              Subtarget, DAG);
16421       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16422                                 DAG.getUNDEF(BitcastVT), CmpMask,
16423                                 DAG.getIntPtrConstant(0, dl));
16424       return DAG.getBitcast(Op.getValueType(), Res);
16425     }
16426     case CMP_MASK_SCALAR_CC: {
16427       SDValue Src1 = Op.getOperand(1);
16428       SDValue Src2 = Op.getOperand(2);
16429       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16430       SDValue Mask = Op.getOperand(4);
16431
16432       SDValue Cmp;
16433       if (IntrData->Opc1 != 0) {
16434         SDValue Rnd = Op.getOperand(5);
16435         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16436             X86::STATIC_ROUNDING::CUR_DIRECTION)
16437           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16438       }
16439       //default rounding mode
16440       if(!Cmp.getNode())
16441         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16442
16443       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16444                                              DAG.getTargetConstant(0, dl,
16445                                                                    MVT::i1),
16446                                              Subtarget, DAG);
16447
16448       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16449                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16450                          DAG.getValueType(MVT::i1));
16451     }
16452     case COMI: { // Comparison intrinsics
16453       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16454       SDValue LHS = Op.getOperand(1);
16455       SDValue RHS = Op.getOperand(2);
16456       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16457       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16458       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16459       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16460                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16461       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16462     }
16463     case VSHIFT:
16464       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16465                                  Op.getOperand(1), Op.getOperand(2), DAG);
16466     case VSHIFT_MASK:
16467       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16468                                                       Op.getSimpleValueType(),
16469                                                       Op.getOperand(1),
16470                                                       Op.getOperand(2), DAG),
16471                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16472                                   DAG);
16473     case COMPRESS_EXPAND_IN_REG: {
16474       SDValue Mask = Op.getOperand(3);
16475       SDValue DataToCompress = Op.getOperand(1);
16476       SDValue PassThru = Op.getOperand(2);
16477       if (isAllOnes(Mask)) // return data as is
16478         return Op.getOperand(1);
16479
16480       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16481                                               DataToCompress),
16482                                   Mask, PassThru, Subtarget, DAG);
16483     }
16484     case BLEND: {
16485       SDValue Mask = Op.getOperand(3);
16486       MVT VT = Op.getSimpleValueType();
16487       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16488       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16489                                        Mask.getSimpleValueType().getSizeInBits());
16490       SDLoc dl(Op);
16491       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16492                                   DAG.getBitcast(BitcastVT, Mask),
16493                                   DAG.getIntPtrConstant(0, dl));
16494       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16495                          Op.getOperand(2));
16496     }
16497     default:
16498       break;
16499     }
16500   }
16501
16502   switch (IntNo) {
16503   default: return SDValue();    // Don't custom lower most intrinsics.
16504
16505   case Intrinsic::x86_avx2_permd:
16506   case Intrinsic::x86_avx2_permps:
16507     // Operands intentionally swapped. Mask is last operand to intrinsic,
16508     // but second operand for node/instruction.
16509     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16510                        Op.getOperand(2), Op.getOperand(1));
16511
16512   // ptest and testp intrinsics. The intrinsic these come from are designed to
16513   // return an integer value, not just an instruction so lower it to the ptest
16514   // or testp pattern and a setcc for the result.
16515   case Intrinsic::x86_sse41_ptestz:
16516   case Intrinsic::x86_sse41_ptestc:
16517   case Intrinsic::x86_sse41_ptestnzc:
16518   case Intrinsic::x86_avx_ptestz_256:
16519   case Intrinsic::x86_avx_ptestc_256:
16520   case Intrinsic::x86_avx_ptestnzc_256:
16521   case Intrinsic::x86_avx_vtestz_ps:
16522   case Intrinsic::x86_avx_vtestc_ps:
16523   case Intrinsic::x86_avx_vtestnzc_ps:
16524   case Intrinsic::x86_avx_vtestz_pd:
16525   case Intrinsic::x86_avx_vtestc_pd:
16526   case Intrinsic::x86_avx_vtestnzc_pd:
16527   case Intrinsic::x86_avx_vtestz_ps_256:
16528   case Intrinsic::x86_avx_vtestc_ps_256:
16529   case Intrinsic::x86_avx_vtestnzc_ps_256:
16530   case Intrinsic::x86_avx_vtestz_pd_256:
16531   case Intrinsic::x86_avx_vtestc_pd_256:
16532   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16533     bool IsTestPacked = false;
16534     unsigned X86CC;
16535     switch (IntNo) {
16536     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16537     case Intrinsic::x86_avx_vtestz_ps:
16538     case Intrinsic::x86_avx_vtestz_pd:
16539     case Intrinsic::x86_avx_vtestz_ps_256:
16540     case Intrinsic::x86_avx_vtestz_pd_256:
16541       IsTestPacked = true; // Fallthrough
16542     case Intrinsic::x86_sse41_ptestz:
16543     case Intrinsic::x86_avx_ptestz_256:
16544       // ZF = 1
16545       X86CC = X86::COND_E;
16546       break;
16547     case Intrinsic::x86_avx_vtestc_ps:
16548     case Intrinsic::x86_avx_vtestc_pd:
16549     case Intrinsic::x86_avx_vtestc_ps_256:
16550     case Intrinsic::x86_avx_vtestc_pd_256:
16551       IsTestPacked = true; // Fallthrough
16552     case Intrinsic::x86_sse41_ptestc:
16553     case Intrinsic::x86_avx_ptestc_256:
16554       // CF = 1
16555       X86CC = X86::COND_B;
16556       break;
16557     case Intrinsic::x86_avx_vtestnzc_ps:
16558     case Intrinsic::x86_avx_vtestnzc_pd:
16559     case Intrinsic::x86_avx_vtestnzc_ps_256:
16560     case Intrinsic::x86_avx_vtestnzc_pd_256:
16561       IsTestPacked = true; // Fallthrough
16562     case Intrinsic::x86_sse41_ptestnzc:
16563     case Intrinsic::x86_avx_ptestnzc_256:
16564       // ZF and CF = 0
16565       X86CC = X86::COND_A;
16566       break;
16567     }
16568
16569     SDValue LHS = Op.getOperand(1);
16570     SDValue RHS = Op.getOperand(2);
16571     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16572     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16573     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16574     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16575     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16576   }
16577   case Intrinsic::x86_avx512_kortestz_w:
16578   case Intrinsic::x86_avx512_kortestc_w: {
16579     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16580     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16581     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16582     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16583     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16584     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16585     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16586   }
16587
16588   case Intrinsic::x86_sse42_pcmpistria128:
16589   case Intrinsic::x86_sse42_pcmpestria128:
16590   case Intrinsic::x86_sse42_pcmpistric128:
16591   case Intrinsic::x86_sse42_pcmpestric128:
16592   case Intrinsic::x86_sse42_pcmpistrio128:
16593   case Intrinsic::x86_sse42_pcmpestrio128:
16594   case Intrinsic::x86_sse42_pcmpistris128:
16595   case Intrinsic::x86_sse42_pcmpestris128:
16596   case Intrinsic::x86_sse42_pcmpistriz128:
16597   case Intrinsic::x86_sse42_pcmpestriz128: {
16598     unsigned Opcode;
16599     unsigned X86CC;
16600     switch (IntNo) {
16601     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16602     case Intrinsic::x86_sse42_pcmpistria128:
16603       Opcode = X86ISD::PCMPISTRI;
16604       X86CC = X86::COND_A;
16605       break;
16606     case Intrinsic::x86_sse42_pcmpestria128:
16607       Opcode = X86ISD::PCMPESTRI;
16608       X86CC = X86::COND_A;
16609       break;
16610     case Intrinsic::x86_sse42_pcmpistric128:
16611       Opcode = X86ISD::PCMPISTRI;
16612       X86CC = X86::COND_B;
16613       break;
16614     case Intrinsic::x86_sse42_pcmpestric128:
16615       Opcode = X86ISD::PCMPESTRI;
16616       X86CC = X86::COND_B;
16617       break;
16618     case Intrinsic::x86_sse42_pcmpistrio128:
16619       Opcode = X86ISD::PCMPISTRI;
16620       X86CC = X86::COND_O;
16621       break;
16622     case Intrinsic::x86_sse42_pcmpestrio128:
16623       Opcode = X86ISD::PCMPESTRI;
16624       X86CC = X86::COND_O;
16625       break;
16626     case Intrinsic::x86_sse42_pcmpistris128:
16627       Opcode = X86ISD::PCMPISTRI;
16628       X86CC = X86::COND_S;
16629       break;
16630     case Intrinsic::x86_sse42_pcmpestris128:
16631       Opcode = X86ISD::PCMPESTRI;
16632       X86CC = X86::COND_S;
16633       break;
16634     case Intrinsic::x86_sse42_pcmpistriz128:
16635       Opcode = X86ISD::PCMPISTRI;
16636       X86CC = X86::COND_E;
16637       break;
16638     case Intrinsic::x86_sse42_pcmpestriz128:
16639       Opcode = X86ISD::PCMPESTRI;
16640       X86CC = X86::COND_E;
16641       break;
16642     }
16643     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16644     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16645     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16646     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16647                                 DAG.getConstant(X86CC, dl, MVT::i8),
16648                                 SDValue(PCMP.getNode(), 1));
16649     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16650   }
16651
16652   case Intrinsic::x86_sse42_pcmpistri128:
16653   case Intrinsic::x86_sse42_pcmpestri128: {
16654     unsigned Opcode;
16655     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16656       Opcode = X86ISD::PCMPISTRI;
16657     else
16658       Opcode = X86ISD::PCMPESTRI;
16659
16660     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16661     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16662     return DAG.getNode(Opcode, dl, VTs, NewOps);
16663   }
16664
16665   case Intrinsic::x86_seh_lsda: {
16666     // Compute the symbol for the LSDA. We know it'll get emitted later.
16667     MachineFunction &MF = DAG.getMachineFunction();
16668     SDValue Op1 = Op.getOperand(1);
16669     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16670     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16671         GlobalValue::getRealLinkageName(Fn->getName()));
16672
16673     // Generate a simple absolute symbol reference. This intrinsic is only
16674     // supported on 32-bit Windows, which isn't PIC.
16675     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16676     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16677   }
16678
16679   case Intrinsic::x86_seh_recoverfp: {
16680     SDValue FnOp = Op.getOperand(1);
16681     SDValue IncomingFPOp = Op.getOperand(2);
16682     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16683     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16684     if (!Fn)
16685       report_fatal_error(
16686           "llvm.x86.seh.recoverfp must take a function as the first argument");
16687     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16688   }
16689
16690   case Intrinsic::localaddress: {
16691     // Returns one of the stack, base, or frame pointer registers, depending on
16692     // which is used to reference local variables.
16693     MachineFunction &MF = DAG.getMachineFunction();
16694     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16695     unsigned Reg;
16696     if (RegInfo->hasBasePointer(MF))
16697       Reg = RegInfo->getBaseRegister();
16698     else // This function handles the SP or FP case.
16699       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16700     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16701   }
16702   }
16703 }
16704
16705 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16706                               SDValue Src, SDValue Mask, SDValue Base,
16707                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16708                               const X86Subtarget * Subtarget) {
16709   SDLoc dl(Op);
16710   auto *C = cast<ConstantSDNode>(ScaleOp);
16711   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16712   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16713                              Index.getSimpleValueType().getVectorNumElements());
16714   SDValue MaskInReg;
16715   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16716   if (MaskC)
16717     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16718   else {
16719     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16720                                      Mask.getSimpleValueType().getSizeInBits());
16721
16722     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16723     // are extracted by EXTRACT_SUBVECTOR.
16724     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16725                             DAG.getBitcast(BitcastVT, Mask),
16726                             DAG.getIntPtrConstant(0, dl));
16727   }
16728   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16729   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16730   SDValue Segment = DAG.getRegister(0, MVT::i32);
16731   if (Src.getOpcode() == ISD::UNDEF)
16732     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16733   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16734   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16735   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16736   return DAG.getMergeValues(RetOps, dl);
16737 }
16738
16739 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16740                                SDValue Src, SDValue Mask, SDValue Base,
16741                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16742   SDLoc dl(Op);
16743   auto *C = cast<ConstantSDNode>(ScaleOp);
16744   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16745   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16746   SDValue Segment = DAG.getRegister(0, MVT::i32);
16747   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16748                              Index.getSimpleValueType().getVectorNumElements());
16749   SDValue MaskInReg;
16750   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16751   if (MaskC)
16752     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16753   else {
16754     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16755                                      Mask.getSimpleValueType().getSizeInBits());
16756
16757     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16758     // are extracted by EXTRACT_SUBVECTOR.
16759     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16760                             DAG.getBitcast(BitcastVT, Mask),
16761                             DAG.getIntPtrConstant(0, dl));
16762   }
16763   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16764   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16765   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16766   return SDValue(Res, 1);
16767 }
16768
16769 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16770                                SDValue Mask, SDValue Base, SDValue Index,
16771                                SDValue ScaleOp, SDValue Chain) {
16772   SDLoc dl(Op);
16773   auto *C = cast<ConstantSDNode>(ScaleOp);
16774   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16775   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16776   SDValue Segment = DAG.getRegister(0, MVT::i32);
16777   MVT MaskVT =
16778     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16779   SDValue MaskInReg;
16780   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16781   if (MaskC)
16782     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16783   else
16784     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16785   //SDVTList VTs = DAG.getVTList(MVT::Other);
16786   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16787   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16788   return SDValue(Res, 0);
16789 }
16790
16791 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16792 // read performance monitor counters (x86_rdpmc).
16793 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16794                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16795                               SmallVectorImpl<SDValue> &Results) {
16796   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16797   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16798   SDValue LO, HI;
16799
16800   // The ECX register is used to select the index of the performance counter
16801   // to read.
16802   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16803                                    N->getOperand(2));
16804   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16805
16806   // Reads the content of a 64-bit performance counter and returns it in the
16807   // registers EDX:EAX.
16808   if (Subtarget->is64Bit()) {
16809     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16810     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16811                             LO.getValue(2));
16812   } else {
16813     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16814     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16815                             LO.getValue(2));
16816   }
16817   Chain = HI.getValue(1);
16818
16819   if (Subtarget->is64Bit()) {
16820     // The EAX register is loaded with the low-order 32 bits. The EDX register
16821     // is loaded with the supported high-order bits of the counter.
16822     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16823                               DAG.getConstant(32, DL, MVT::i8));
16824     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16825     Results.push_back(Chain);
16826     return;
16827   }
16828
16829   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16830   SDValue Ops[] = { LO, HI };
16831   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16832   Results.push_back(Pair);
16833   Results.push_back(Chain);
16834 }
16835
16836 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16837 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16838 // also used to custom lower READCYCLECOUNTER nodes.
16839 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16840                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16841                               SmallVectorImpl<SDValue> &Results) {
16842   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16843   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16844   SDValue LO, HI;
16845
16846   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16847   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16848   // and the EAX register is loaded with the low-order 32 bits.
16849   if (Subtarget->is64Bit()) {
16850     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16851     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16852                             LO.getValue(2));
16853   } else {
16854     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16855     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16856                             LO.getValue(2));
16857   }
16858   SDValue Chain = HI.getValue(1);
16859
16860   if (Opcode == X86ISD::RDTSCP_DAG) {
16861     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16862
16863     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16864     // the ECX register. Add 'ecx' explicitly to the chain.
16865     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16866                                      HI.getValue(2));
16867     // Explicitly store the content of ECX at the location passed in input
16868     // to the 'rdtscp' intrinsic.
16869     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16870                          MachinePointerInfo(), false, false, 0);
16871   }
16872
16873   if (Subtarget->is64Bit()) {
16874     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16875     // the EAX register is loaded with the low-order 32 bits.
16876     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16877                               DAG.getConstant(32, DL, MVT::i8));
16878     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16879     Results.push_back(Chain);
16880     return;
16881   }
16882
16883   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16884   SDValue Ops[] = { LO, HI };
16885   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16886   Results.push_back(Pair);
16887   Results.push_back(Chain);
16888 }
16889
16890 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16891                                      SelectionDAG &DAG) {
16892   SmallVector<SDValue, 2> Results;
16893   SDLoc DL(Op);
16894   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16895                           Results);
16896   return DAG.getMergeValues(Results, DL);
16897 }
16898
16899 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16900                                     SelectionDAG &DAG) {
16901   MachineFunction &MF = DAG.getMachineFunction();
16902   const Function *Fn = MF.getFunction();
16903   SDLoc dl(Op);
16904   SDValue Chain = Op.getOperand(0);
16905
16906   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16907          "using llvm.x86.seh.restoreframe requires a frame pointer");
16908
16909   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16910   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16911
16912   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16913   unsigned FrameReg =
16914       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16915   unsigned SPReg = RegInfo->getStackRegister();
16916   unsigned SlotSize = RegInfo->getSlotSize();
16917
16918   // Get incoming EBP.
16919   SDValue IncomingEBP =
16920       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16921
16922   // SP is saved in the first field of every registration node, so load
16923   // [EBP-RegNodeSize] into SP.
16924   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16925   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16926                                DAG.getConstant(-RegNodeSize, dl, VT));
16927   SDValue NewSP =
16928       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16929                   false, VT.getScalarSizeInBits() / 8);
16930   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16931
16932   if (!RegInfo->needsStackRealignment(MF)) {
16933     // Adjust EBP to point back to the original frame position.
16934     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16935     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16936   } else {
16937     assert(RegInfo->hasBasePointer(MF) &&
16938            "functions with Win32 EH must use frame or base pointer register");
16939
16940     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16941     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16942     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16943
16944     // Reload the spilled EBP value, now that the stack and base pointers are
16945     // set up.
16946     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16947     X86FI->setHasSEHFramePtrSave(true);
16948     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16949     X86FI->setSEHFramePtrSaveIndex(FI);
16950     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16951                                 MachinePointerInfo(), false, false, false,
16952                                 VT.getScalarSizeInBits() / 8);
16953     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16954   }
16955
16956   return Chain;
16957 }
16958
16959 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16960 /// return truncate Store/MaskedStore Node
16961 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16962                                                SelectionDAG &DAG,
16963                                                MVT ElementType) {
16964   SDLoc dl(Op);
16965   SDValue Mask = Op.getOperand(4);
16966   SDValue DataToTruncate = Op.getOperand(3);
16967   SDValue Addr = Op.getOperand(2);
16968   SDValue Chain = Op.getOperand(0);
16969
16970   MVT VT  = DataToTruncate.getSimpleValueType();
16971   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
16972
16973   if (isAllOnes(Mask)) // return just a truncate store
16974     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16975                              MachinePointerInfo(), SVT, false, false,
16976                              SVT.getScalarSizeInBits()/8);
16977
16978   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16979   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16980                                    Mask.getSimpleValueType().getSizeInBits());
16981   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16982   // are extracted by EXTRACT_SUBVECTOR.
16983   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16984                               DAG.getBitcast(BitcastVT, Mask),
16985                               DAG.getIntPtrConstant(0, dl));
16986
16987   MachineMemOperand *MMO = DAG.getMachineFunction().
16988     getMachineMemOperand(MachinePointerInfo(),
16989                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16990                          SVT.getScalarSizeInBits()/8);
16991
16992   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16993                             VMask, SVT, MMO, true);
16994 }
16995
16996 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16997                                       SelectionDAG &DAG) {
16998   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16999
17000   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17001   if (!IntrData) {
17002     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
17003       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
17004     return SDValue();
17005   }
17006
17007   SDLoc dl(Op);
17008   switch(IntrData->Type) {
17009   default: llvm_unreachable("Unknown Intrinsic Type");
17010   case RDSEED:
17011   case RDRAND: {
17012     // Emit the node with the right value type.
17013     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17014     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17015
17016     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17017     // Otherwise return the value from Rand, which is always 0, casted to i32.
17018     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17019                       DAG.getConstant(1, dl, Op->getValueType(1)),
17020                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17021                       SDValue(Result.getNode(), 1) };
17022     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17023                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17024                                   Ops);
17025
17026     // Return { result, isValid, chain }.
17027     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17028                        SDValue(Result.getNode(), 2));
17029   }
17030   case GATHER: {
17031   //gather(v1, mask, index, base, scale);
17032     SDValue Chain = Op.getOperand(0);
17033     SDValue Src   = Op.getOperand(2);
17034     SDValue Base  = Op.getOperand(3);
17035     SDValue Index = Op.getOperand(4);
17036     SDValue Mask  = Op.getOperand(5);
17037     SDValue Scale = Op.getOperand(6);
17038     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17039                          Chain, Subtarget);
17040   }
17041   case SCATTER: {
17042   //scatter(base, mask, index, v1, scale);
17043     SDValue Chain = Op.getOperand(0);
17044     SDValue Base  = Op.getOperand(2);
17045     SDValue Mask  = Op.getOperand(3);
17046     SDValue Index = Op.getOperand(4);
17047     SDValue Src   = Op.getOperand(5);
17048     SDValue Scale = Op.getOperand(6);
17049     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17050                           Scale, Chain);
17051   }
17052   case PREFETCH: {
17053     SDValue Hint = Op.getOperand(6);
17054     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17055     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17056     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17057     SDValue Chain = Op.getOperand(0);
17058     SDValue Mask  = Op.getOperand(2);
17059     SDValue Index = Op.getOperand(3);
17060     SDValue Base  = Op.getOperand(4);
17061     SDValue Scale = Op.getOperand(5);
17062     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17063   }
17064   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17065   case RDTSC: {
17066     SmallVector<SDValue, 2> Results;
17067     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17068                             Results);
17069     return DAG.getMergeValues(Results, dl);
17070   }
17071   // Read Performance Monitoring Counters.
17072   case RDPMC: {
17073     SmallVector<SDValue, 2> Results;
17074     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17075     return DAG.getMergeValues(Results, dl);
17076   }
17077   // XTEST intrinsics.
17078   case XTEST: {
17079     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17080     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17081     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17082                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17083                                 InTrans);
17084     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17085     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17086                        Ret, SDValue(InTrans.getNode(), 1));
17087   }
17088   // ADC/ADCX/SBB
17089   case ADX: {
17090     SmallVector<SDValue, 2> Results;
17091     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17092     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17093     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17094                                 DAG.getConstant(-1, dl, MVT::i8));
17095     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17096                               Op.getOperand(4), GenCF.getValue(1));
17097     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17098                                  Op.getOperand(5), MachinePointerInfo(),
17099                                  false, false, 0);
17100     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17101                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17102                                 Res.getValue(1));
17103     Results.push_back(SetCC);
17104     Results.push_back(Store);
17105     return DAG.getMergeValues(Results, dl);
17106   }
17107   case COMPRESS_TO_MEM: {
17108     SDLoc dl(Op);
17109     SDValue Mask = Op.getOperand(4);
17110     SDValue DataToCompress = Op.getOperand(3);
17111     SDValue Addr = Op.getOperand(2);
17112     SDValue Chain = Op.getOperand(0);
17113
17114     MVT VT = DataToCompress.getSimpleValueType();
17115     if (isAllOnes(Mask)) // return just a store
17116       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17117                           MachinePointerInfo(), false, false,
17118                           VT.getScalarSizeInBits()/8);
17119
17120     SDValue Compressed =
17121       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17122                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17123     return DAG.getStore(Chain, dl, Compressed, Addr,
17124                         MachinePointerInfo(), false, false,
17125                         VT.getScalarSizeInBits()/8);
17126   }
17127   case TRUNCATE_TO_MEM_VI8:
17128     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17129   case TRUNCATE_TO_MEM_VI16:
17130     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17131   case TRUNCATE_TO_MEM_VI32:
17132     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17133   case EXPAND_FROM_MEM: {
17134     SDLoc dl(Op);
17135     SDValue Mask = Op.getOperand(4);
17136     SDValue PassThru = Op.getOperand(3);
17137     SDValue Addr = Op.getOperand(2);
17138     SDValue Chain = Op.getOperand(0);
17139     MVT VT = Op.getSimpleValueType();
17140
17141     if (isAllOnes(Mask)) // return just a load
17142       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17143                          false, VT.getScalarSizeInBits()/8);
17144
17145     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17146                                        false, false, false,
17147                                        VT.getScalarSizeInBits()/8);
17148
17149     SDValue Results[] = {
17150       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17151                            Mask, PassThru, Subtarget, DAG), Chain};
17152     return DAG.getMergeValues(Results, dl);
17153   }
17154   }
17155 }
17156
17157 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17158                                            SelectionDAG &DAG) const {
17159   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17160   MFI->setReturnAddressIsTaken(true);
17161
17162   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17163     return SDValue();
17164
17165   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17166   SDLoc dl(Op);
17167   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17168
17169   if (Depth > 0) {
17170     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17171     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17172     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17173     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17174                        DAG.getNode(ISD::ADD, dl, PtrVT,
17175                                    FrameAddr, Offset),
17176                        MachinePointerInfo(), false, false, false, 0);
17177   }
17178
17179   // Just load the return address.
17180   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17181   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17182                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17183 }
17184
17185 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17186   MachineFunction &MF = DAG.getMachineFunction();
17187   MachineFrameInfo *MFI = MF.getFrameInfo();
17188   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17189   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17190   EVT VT = Op.getValueType();
17191
17192   MFI->setFrameAddressIsTaken(true);
17193
17194   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17195     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17196     // is not possible to crawl up the stack without looking at the unwind codes
17197     // simultaneously.
17198     int FrameAddrIndex = FuncInfo->getFAIndex();
17199     if (!FrameAddrIndex) {
17200       // Set up a frame object for the return address.
17201       unsigned SlotSize = RegInfo->getSlotSize();
17202       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17203           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17204       FuncInfo->setFAIndex(FrameAddrIndex);
17205     }
17206     return DAG.getFrameIndex(FrameAddrIndex, VT);
17207   }
17208
17209   unsigned FrameReg =
17210       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17211   SDLoc dl(Op);  // FIXME probably not meaningful
17212   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17213   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17214           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17215          "Invalid Frame Register!");
17216   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17217   while (Depth--)
17218     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17219                             MachinePointerInfo(),
17220                             false, false, false, 0);
17221   return FrameAddr;
17222 }
17223
17224 // FIXME? Maybe this could be a TableGen attribute on some registers and
17225 // this table could be generated automatically from RegInfo.
17226 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17227                                               SelectionDAG &DAG) const {
17228   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17229   const MachineFunction &MF = DAG.getMachineFunction();
17230
17231   unsigned Reg = StringSwitch<unsigned>(RegName)
17232                        .Case("esp", X86::ESP)
17233                        .Case("rsp", X86::RSP)
17234                        .Case("ebp", X86::EBP)
17235                        .Case("rbp", X86::RBP)
17236                        .Default(0);
17237
17238   if (Reg == X86::EBP || Reg == X86::RBP) {
17239     if (!TFI.hasFP(MF))
17240       report_fatal_error("register " + StringRef(RegName) +
17241                          " is allocatable: function has no frame pointer");
17242 #ifndef NDEBUG
17243     else {
17244       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17245       unsigned FrameReg =
17246           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17247       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17248              "Invalid Frame Register!");
17249     }
17250 #endif
17251   }
17252
17253   if (Reg)
17254     return Reg;
17255
17256   report_fatal_error("Invalid register name global variable");
17257 }
17258
17259 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17260                                                      SelectionDAG &DAG) const {
17261   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17262   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17263 }
17264
17265 unsigned X86TargetLowering::getExceptionPointerRegister(
17266     const Constant *PersonalityFn) const {
17267   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17268     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17269
17270   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17271 }
17272
17273 unsigned X86TargetLowering::getExceptionSelectorRegister(
17274     const Constant *PersonalityFn) const {
17275   // Funclet personalities don't use selectors (the runtime does the selection).
17276   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17277   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17278 }
17279
17280 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17281   SDValue Chain     = Op.getOperand(0);
17282   SDValue Offset    = Op.getOperand(1);
17283   SDValue Handler   = Op.getOperand(2);
17284   SDLoc dl      (Op);
17285
17286   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17287   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17288   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17289   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17290           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17291          "Invalid Frame Register!");
17292   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17293   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17294
17295   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17296                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17297                                                        dl));
17298   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17299   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17300                        false, false, 0);
17301   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17302
17303   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17304                      DAG.getRegister(StoreAddrReg, PtrVT));
17305 }
17306
17307 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17308                                                SelectionDAG &DAG) const {
17309   SDLoc DL(Op);
17310   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17311                      DAG.getVTList(MVT::i32, MVT::Other),
17312                      Op.getOperand(0), Op.getOperand(1));
17313 }
17314
17315 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17316                                                 SelectionDAG &DAG) const {
17317   SDLoc DL(Op);
17318   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17319                      Op.getOperand(0), Op.getOperand(1));
17320 }
17321
17322 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17323   return Op.getOperand(0);
17324 }
17325
17326 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17327                                                 SelectionDAG &DAG) const {
17328   SDValue Root = Op.getOperand(0);
17329   SDValue Trmp = Op.getOperand(1); // trampoline
17330   SDValue FPtr = Op.getOperand(2); // nested function
17331   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17332   SDLoc dl (Op);
17333
17334   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17335   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17336
17337   if (Subtarget->is64Bit()) {
17338     SDValue OutChains[6];
17339
17340     // Large code-model.
17341     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17342     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17343
17344     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17345     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17346
17347     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17348
17349     // Load the pointer to the nested function into R11.
17350     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17351     SDValue Addr = Trmp;
17352     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17353                                 Addr, MachinePointerInfo(TrmpAddr),
17354                                 false, false, 0);
17355
17356     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17357                        DAG.getConstant(2, dl, MVT::i64));
17358     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17359                                 MachinePointerInfo(TrmpAddr, 2),
17360                                 false, false, 2);
17361
17362     // Load the 'nest' parameter value into R10.
17363     // R10 is specified in X86CallingConv.td
17364     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17365     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17366                        DAG.getConstant(10, dl, MVT::i64));
17367     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17368                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17369                                 false, false, 0);
17370
17371     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17372                        DAG.getConstant(12, dl, MVT::i64));
17373     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17374                                 MachinePointerInfo(TrmpAddr, 12),
17375                                 false, false, 2);
17376
17377     // Jump to the nested function.
17378     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17379     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17380                        DAG.getConstant(20, dl, MVT::i64));
17381     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17382                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17383                                 false, false, 0);
17384
17385     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17386     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17387                        DAG.getConstant(22, dl, MVT::i64));
17388     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17389                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17390                                 false, false, 0);
17391
17392     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17393   } else {
17394     const Function *Func =
17395       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17396     CallingConv::ID CC = Func->getCallingConv();
17397     unsigned NestReg;
17398
17399     switch (CC) {
17400     default:
17401       llvm_unreachable("Unsupported calling convention");
17402     case CallingConv::C:
17403     case CallingConv::X86_StdCall: {
17404       // Pass 'nest' parameter in ECX.
17405       // Must be kept in sync with X86CallingConv.td
17406       NestReg = X86::ECX;
17407
17408       // Check that ECX wasn't needed by an 'inreg' parameter.
17409       FunctionType *FTy = Func->getFunctionType();
17410       const AttributeSet &Attrs = Func->getAttributes();
17411
17412       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17413         unsigned InRegCount = 0;
17414         unsigned Idx = 1;
17415
17416         for (FunctionType::param_iterator I = FTy->param_begin(),
17417              E = FTy->param_end(); I != E; ++I, ++Idx)
17418           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17419             auto &DL = DAG.getDataLayout();
17420             // FIXME: should only count parameters that are lowered to integers.
17421             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17422           }
17423
17424         if (InRegCount > 2) {
17425           report_fatal_error("Nest register in use - reduce number of inreg"
17426                              " parameters!");
17427         }
17428       }
17429       break;
17430     }
17431     case CallingConv::X86_FastCall:
17432     case CallingConv::X86_ThisCall:
17433     case CallingConv::Fast:
17434       // Pass 'nest' parameter in EAX.
17435       // Must be kept in sync with X86CallingConv.td
17436       NestReg = X86::EAX;
17437       break;
17438     }
17439
17440     SDValue OutChains[4];
17441     SDValue Addr, Disp;
17442
17443     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17444                        DAG.getConstant(10, dl, MVT::i32));
17445     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17446
17447     // This is storing the opcode for MOV32ri.
17448     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17449     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17450     OutChains[0] = DAG.getStore(Root, dl,
17451                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17452                                 Trmp, MachinePointerInfo(TrmpAddr),
17453                                 false, false, 0);
17454
17455     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17456                        DAG.getConstant(1, dl, MVT::i32));
17457     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17458                                 MachinePointerInfo(TrmpAddr, 1),
17459                                 false, false, 1);
17460
17461     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17462     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17463                        DAG.getConstant(5, dl, MVT::i32));
17464     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17465                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17466                                 false, false, 1);
17467
17468     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17469                        DAG.getConstant(6, dl, MVT::i32));
17470     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17471                                 MachinePointerInfo(TrmpAddr, 6),
17472                                 false, false, 1);
17473
17474     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17475   }
17476 }
17477
17478 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17479                                             SelectionDAG &DAG) const {
17480   /*
17481    The rounding mode is in bits 11:10 of FPSR, and has the following
17482    settings:
17483      00 Round to nearest
17484      01 Round to -inf
17485      10 Round to +inf
17486      11 Round to 0
17487
17488   FLT_ROUNDS, on the other hand, expects the following:
17489     -1 Undefined
17490      0 Round to 0
17491      1 Round to nearest
17492      2 Round to +inf
17493      3 Round to -inf
17494
17495   To perform the conversion, we do:
17496     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17497   */
17498
17499   MachineFunction &MF = DAG.getMachineFunction();
17500   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17501   unsigned StackAlignment = TFI.getStackAlignment();
17502   MVT VT = Op.getSimpleValueType();
17503   SDLoc DL(Op);
17504
17505   // Save FP Control Word to stack slot
17506   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17507   SDValue StackSlot =
17508       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17509
17510   MachineMemOperand *MMO =
17511       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17512                               MachineMemOperand::MOStore, 2, 2);
17513
17514   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17515   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17516                                           DAG.getVTList(MVT::Other),
17517                                           Ops, MVT::i16, MMO);
17518
17519   // Load FP Control Word from stack slot
17520   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17521                             MachinePointerInfo(), false, false, false, 0);
17522
17523   // Transform as necessary
17524   SDValue CWD1 =
17525     DAG.getNode(ISD::SRL, DL, MVT::i16,
17526                 DAG.getNode(ISD::AND, DL, MVT::i16,
17527                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17528                 DAG.getConstant(11, DL, MVT::i8));
17529   SDValue CWD2 =
17530     DAG.getNode(ISD::SRL, DL, MVT::i16,
17531                 DAG.getNode(ISD::AND, DL, MVT::i16,
17532                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17533                 DAG.getConstant(9, DL, MVT::i8));
17534
17535   SDValue RetVal =
17536     DAG.getNode(ISD::AND, DL, MVT::i16,
17537                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17538                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17539                             DAG.getConstant(1, DL, MVT::i16)),
17540                 DAG.getConstant(3, DL, MVT::i16));
17541
17542   return DAG.getNode((VT.getSizeInBits() < 16 ?
17543                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17544 }
17545
17546 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17547 //
17548 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17549 //    to 512-bit vector.
17550 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17551 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17552 //    split the vector, perform operation on it's Lo a Hi part and
17553 //    concatenate the results.
17554 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17555   SDLoc dl(Op);
17556   MVT VT = Op.getSimpleValueType();
17557   MVT EltVT = VT.getVectorElementType();
17558   unsigned NumElems = VT.getVectorNumElements();
17559
17560   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17561     // Extend to 512 bit vector.
17562     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17563               "Unsupported value type for operation");
17564
17565     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17566     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17567                                  DAG.getUNDEF(NewVT),
17568                                  Op.getOperand(0),
17569                                  DAG.getIntPtrConstant(0, dl));
17570     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17571
17572     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17573                        DAG.getIntPtrConstant(0, dl));
17574   }
17575
17576   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17577           "Unsupported element type");
17578
17579   if (16 < NumElems) {
17580     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17581     SDValue Lo, Hi;
17582     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17583     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17584
17585     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17586     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17587
17588     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17589   }
17590
17591   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17592
17593   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17594           "Unsupported value type for operation");
17595
17596   // Use native supported vector instruction vplzcntd.
17597   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17598   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17599   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17600   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17601
17602   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17603 }
17604
17605 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17606                          SelectionDAG &DAG) {
17607   MVT VT = Op.getSimpleValueType();
17608   MVT OpVT = VT;
17609   unsigned NumBits = VT.getSizeInBits();
17610   SDLoc dl(Op);
17611
17612   if (VT.isVector() && Subtarget->hasAVX512())
17613     return LowerVectorCTLZ_AVX512(Op, DAG);
17614
17615   Op = Op.getOperand(0);
17616   if (VT == MVT::i8) {
17617     // Zero extend to i32 since there is not an i8 bsr.
17618     OpVT = MVT::i32;
17619     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17620   }
17621
17622   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17623   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17624   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17625
17626   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17627   SDValue Ops[] = {
17628     Op,
17629     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17630     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17631     Op.getValue(1)
17632   };
17633   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17634
17635   // Finally xor with NumBits-1.
17636   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17637                    DAG.getConstant(NumBits - 1, dl, OpVT));
17638
17639   if (VT == MVT::i8)
17640     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17641   return Op;
17642 }
17643
17644 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17645                                     SelectionDAG &DAG) {
17646   MVT VT = Op.getSimpleValueType();
17647   EVT OpVT = VT;
17648   unsigned NumBits = VT.getSizeInBits();
17649   SDLoc dl(Op);
17650
17651   if (VT.isVector() && Subtarget->hasAVX512())
17652     return LowerVectorCTLZ_AVX512(Op, DAG);
17653
17654   Op = Op.getOperand(0);
17655   if (VT == MVT::i8) {
17656     // Zero extend to i32 since there is not an i8 bsr.
17657     OpVT = MVT::i32;
17658     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17659   }
17660
17661   // Issue a bsr (scan bits in reverse).
17662   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17663   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17664
17665   // And xor with NumBits-1.
17666   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17667                    DAG.getConstant(NumBits - 1, dl, OpVT));
17668
17669   if (VT == MVT::i8)
17670     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17671   return Op;
17672 }
17673
17674 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17675   MVT VT = Op.getSimpleValueType();
17676   unsigned NumBits = VT.getScalarSizeInBits();
17677   SDLoc dl(Op);
17678
17679   if (VT.isVector()) {
17680     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17681
17682     SDValue N0 = Op.getOperand(0);
17683     SDValue Zero = DAG.getConstant(0, dl, VT);
17684
17685     // lsb(x) = (x & -x)
17686     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17687                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17688
17689     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17690     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17691         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17692       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17693       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17694                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17695     }
17696
17697     // cttz(x) = ctpop(lsb - 1)
17698     SDValue One = DAG.getConstant(1, dl, VT);
17699     return DAG.getNode(ISD::CTPOP, dl, VT,
17700                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17701   }
17702
17703   assert(Op.getOpcode() == ISD::CTTZ &&
17704          "Only scalar CTTZ requires custom lowering");
17705
17706   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17707   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17708   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17709
17710   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17711   SDValue Ops[] = {
17712     Op,
17713     DAG.getConstant(NumBits, dl, VT),
17714     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17715     Op.getValue(1)
17716   };
17717   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17718 }
17719
17720 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17721 // ones, and then concatenate the result back.
17722 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17723   MVT VT = Op.getSimpleValueType();
17724
17725   assert(VT.is256BitVector() && VT.isInteger() &&
17726          "Unsupported value type for operation");
17727
17728   unsigned NumElems = VT.getVectorNumElements();
17729   SDLoc dl(Op);
17730
17731   // Extract the LHS vectors
17732   SDValue LHS = Op.getOperand(0);
17733   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17734   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17735
17736   // Extract the RHS vectors
17737   SDValue RHS = Op.getOperand(1);
17738   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17739   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17740
17741   MVT EltVT = VT.getVectorElementType();
17742   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17743
17744   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17745                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17746                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17747 }
17748
17749 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17750   if (Op.getValueType() == MVT::i1)
17751     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17752                        Op.getOperand(0), Op.getOperand(1));
17753   assert(Op.getSimpleValueType().is256BitVector() &&
17754          Op.getSimpleValueType().isInteger() &&
17755          "Only handle AVX 256-bit vector integer operation");
17756   return Lower256IntArith(Op, DAG);
17757 }
17758
17759 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17760   if (Op.getValueType() == MVT::i1)
17761     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17762                        Op.getOperand(0), Op.getOperand(1));
17763   assert(Op.getSimpleValueType().is256BitVector() &&
17764          Op.getSimpleValueType().isInteger() &&
17765          "Only handle AVX 256-bit vector integer operation");
17766   return Lower256IntArith(Op, DAG);
17767 }
17768
17769 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17770   assert(Op.getSimpleValueType().is256BitVector() &&
17771          Op.getSimpleValueType().isInteger() &&
17772          "Only handle AVX 256-bit vector integer operation");
17773   return Lower256IntArith(Op, DAG);
17774 }
17775
17776 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17777                         SelectionDAG &DAG) {
17778   SDLoc dl(Op);
17779   MVT VT = Op.getSimpleValueType();
17780
17781   if (VT == MVT::i1)
17782     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17783
17784   // Decompose 256-bit ops into smaller 128-bit ops.
17785   if (VT.is256BitVector() && !Subtarget->hasInt256())
17786     return Lower256IntArith(Op, DAG);
17787
17788   SDValue A = Op.getOperand(0);
17789   SDValue B = Op.getOperand(1);
17790
17791   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17792   // pairs, multiply and truncate.
17793   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17794     if (Subtarget->hasInt256()) {
17795       if (VT == MVT::v32i8) {
17796         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17797         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17798         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17799         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17800         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17801         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17802         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17803         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17804                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17805                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17806       }
17807
17808       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17809       return DAG.getNode(
17810           ISD::TRUNCATE, dl, VT,
17811           DAG.getNode(ISD::MUL, dl, ExVT,
17812                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17813                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17814     }
17815
17816     assert(VT == MVT::v16i8 &&
17817            "Pre-AVX2 support only supports v16i8 multiplication");
17818     MVT ExVT = MVT::v8i16;
17819
17820     // Extract the lo parts and sign extend to i16
17821     SDValue ALo, BLo;
17822     if (Subtarget->hasSSE41()) {
17823       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17824       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17825     } else {
17826       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17827                               -1, 4, -1, 5, -1, 6, -1, 7};
17828       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17829       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17830       ALo = DAG.getBitcast(ExVT, ALo);
17831       BLo = DAG.getBitcast(ExVT, BLo);
17832       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17833       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17834     }
17835
17836     // Extract the hi parts and sign extend to i16
17837     SDValue AHi, BHi;
17838     if (Subtarget->hasSSE41()) {
17839       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17840                               -1, -1, -1, -1, -1, -1, -1, -1};
17841       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17842       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17843       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17844       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17845     } else {
17846       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17847                               -1, 12, -1, 13, -1, 14, -1, 15};
17848       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17849       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17850       AHi = DAG.getBitcast(ExVT, AHi);
17851       BHi = DAG.getBitcast(ExVT, BHi);
17852       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17853       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17854     }
17855
17856     // Multiply, mask the lower 8bits of the lo/hi results and pack
17857     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17858     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17859     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17860     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17861     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17862   }
17863
17864   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17865   if (VT == MVT::v4i32) {
17866     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17867            "Should not custom lower when pmuldq is available!");
17868
17869     // Extract the odd parts.
17870     static const int UnpackMask[] = { 1, -1, 3, -1 };
17871     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17872     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17873
17874     // Multiply the even parts.
17875     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17876     // Now multiply odd parts.
17877     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17878
17879     Evens = DAG.getBitcast(VT, Evens);
17880     Odds = DAG.getBitcast(VT, Odds);
17881
17882     // Merge the two vectors back together with a shuffle. This expands into 2
17883     // shuffles.
17884     static const int ShufMask[] = { 0, 4, 2, 6 };
17885     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17886   }
17887
17888   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17889          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17890
17891   //  Ahi = psrlqi(a, 32);
17892   //  Bhi = psrlqi(b, 32);
17893   //
17894   //  AloBlo = pmuludq(a, b);
17895   //  AloBhi = pmuludq(a, Bhi);
17896   //  AhiBlo = pmuludq(Ahi, b);
17897
17898   //  AloBhi = psllqi(AloBhi, 32);
17899   //  AhiBlo = psllqi(AhiBlo, 32);
17900   //  return AloBlo + AloBhi + AhiBlo;
17901
17902   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17903   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17904
17905   SDValue AhiBlo = Ahi;
17906   SDValue AloBhi = Bhi;
17907   // Bit cast to 32-bit vectors for MULUDQ
17908   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17909                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17910   A = DAG.getBitcast(MulVT, A);
17911   B = DAG.getBitcast(MulVT, B);
17912   Ahi = DAG.getBitcast(MulVT, Ahi);
17913   Bhi = DAG.getBitcast(MulVT, Bhi);
17914
17915   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17916   // After shifting right const values the result may be all-zero.
17917   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17918     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17919     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17920   }
17921   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17922     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17923     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17924   }
17925
17926   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17927   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17928 }
17929
17930 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17931   assert(Subtarget->isTargetWin64() && "Unexpected target");
17932   EVT VT = Op.getValueType();
17933   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17934          "Unexpected return type for lowering");
17935
17936   RTLIB::Libcall LC;
17937   bool isSigned;
17938   switch (Op->getOpcode()) {
17939   default: llvm_unreachable("Unexpected request for libcall!");
17940   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17941   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17942   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17943   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17944   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17945   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17946   }
17947
17948   SDLoc dl(Op);
17949   SDValue InChain = DAG.getEntryNode();
17950
17951   TargetLowering::ArgListTy Args;
17952   TargetLowering::ArgListEntry Entry;
17953   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17954     EVT ArgVT = Op->getOperand(i).getValueType();
17955     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17956            "Unexpected argument type for lowering");
17957     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17958     Entry.Node = StackPtr;
17959     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17960                            false, false, 16);
17961     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17962     Entry.Ty = PointerType::get(ArgTy,0);
17963     Entry.isSExt = false;
17964     Entry.isZExt = false;
17965     Args.push_back(Entry);
17966   }
17967
17968   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17969                                          getPointerTy(DAG.getDataLayout()));
17970
17971   TargetLowering::CallLoweringInfo CLI(DAG);
17972   CLI.setDebugLoc(dl).setChain(InChain)
17973     .setCallee(getLibcallCallingConv(LC),
17974                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17975                Callee, std::move(Args), 0)
17976     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17977
17978   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17979   return DAG.getBitcast(VT, CallInfo.first);
17980 }
17981
17982 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17983                              SelectionDAG &DAG) {
17984   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17985   MVT VT = Op0.getSimpleValueType();
17986   SDLoc dl(Op);
17987
17988   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17989          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17990
17991   // PMULxD operations multiply each even value (starting at 0) of LHS with
17992   // the related value of RHS and produce a widen result.
17993   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17994   // => <2 x i64> <ae|cg>
17995   //
17996   // In other word, to have all the results, we need to perform two PMULxD:
17997   // 1. one with the even values.
17998   // 2. one with the odd values.
17999   // To achieve #2, with need to place the odd values at an even position.
18000   //
18001   // Place the odd value at an even position (basically, shift all values 1
18002   // step to the left):
18003   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18004   // <a|b|c|d> => <b|undef|d|undef>
18005   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18006   // <e|f|g|h> => <f|undef|h|undef>
18007   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18008
18009   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18010   // ints.
18011   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18012   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18013   unsigned Opcode =
18014       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18015   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18016   // => <2 x i64> <ae|cg>
18017   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18018   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18019   // => <2 x i64> <bf|dh>
18020   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18021
18022   // Shuffle it back into the right order.
18023   SDValue Highs, Lows;
18024   if (VT == MVT::v8i32) {
18025     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18026     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18027     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18028     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18029   } else {
18030     const int HighMask[] = {1, 5, 3, 7};
18031     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18032     const int LowMask[] = {0, 4, 2, 6};
18033     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18034   }
18035
18036   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18037   // unsigned multiply.
18038   if (IsSigned && !Subtarget->hasSSE41()) {
18039     SDValue ShAmt = DAG.getConstant(
18040         31, dl,
18041         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18042     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18043                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18044     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18045                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18046
18047     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18048     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18049   }
18050
18051   // The first result of MUL_LOHI is actually the low value, followed by the
18052   // high value.
18053   SDValue Ops[] = {Lows, Highs};
18054   return DAG.getMergeValues(Ops, dl);
18055 }
18056
18057 // Return true if the required (according to Opcode) shift-imm form is natively
18058 // supported by the Subtarget
18059 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18060                                         unsigned Opcode) {
18061   if (VT.getScalarSizeInBits() < 16)
18062     return false;
18063
18064   if (VT.is512BitVector() &&
18065       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18066     return true;
18067
18068   bool LShift = VT.is128BitVector() ||
18069     (VT.is256BitVector() && Subtarget->hasInt256());
18070
18071   bool AShift = LShift && (Subtarget->hasVLX() ||
18072     (VT != MVT::v2i64 && VT != MVT::v4i64));
18073   return (Opcode == ISD::SRA) ? AShift : LShift;
18074 }
18075
18076 // The shift amount is a variable, but it is the same for all vector lanes.
18077 // These instructions are defined together with shift-immediate.
18078 static
18079 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18080                                       unsigned Opcode) {
18081   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18082 }
18083
18084 // Return true if the required (according to Opcode) variable-shift form is
18085 // natively supported by the Subtarget
18086 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18087                                     unsigned Opcode) {
18088
18089   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18090     return false;
18091
18092   // vXi16 supported only on AVX-512, BWI
18093   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18094     return false;
18095
18096   if (VT.is512BitVector() || Subtarget->hasVLX())
18097     return true;
18098
18099   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18100   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18101   return (Opcode == ISD::SRA) ? AShift : LShift;
18102 }
18103
18104 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18105                                          const X86Subtarget *Subtarget) {
18106   MVT VT = Op.getSimpleValueType();
18107   SDLoc dl(Op);
18108   SDValue R = Op.getOperand(0);
18109   SDValue Amt = Op.getOperand(1);
18110
18111   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18112     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18113
18114   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18115     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18116     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18117     SDValue Ex = DAG.getBitcast(ExVT, R);
18118
18119     if (ShiftAmt >= 32) {
18120       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18121       SDValue Upper =
18122           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18123       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18124                                                  ShiftAmt - 32, DAG);
18125       if (VT == MVT::v2i64)
18126         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18127       if (VT == MVT::v4i64)
18128         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18129                                   {9, 1, 11, 3, 13, 5, 15, 7});
18130     } else {
18131       // SRA upper i32, SHL whole i64 and select lower i32.
18132       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18133                                                  ShiftAmt, DAG);
18134       SDValue Lower =
18135           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18136       Lower = DAG.getBitcast(ExVT, Lower);
18137       if (VT == MVT::v2i64)
18138         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18139       if (VT == MVT::v4i64)
18140         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18141                                   {8, 1, 10, 3, 12, 5, 14, 7});
18142     }
18143     return DAG.getBitcast(VT, Ex);
18144   };
18145
18146   // Optimize shl/srl/sra with constant shift amount.
18147   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18148     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18149       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18150
18151       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18152         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18153
18154       // i64 SRA needs to be performed as partial shifts.
18155       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18156           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18157         return ArithmeticShiftRight64(ShiftAmt);
18158
18159       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18160         unsigned NumElts = VT.getVectorNumElements();
18161         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18162
18163         // Simple i8 add case
18164         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18165           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18166
18167         // ashr(R, 7)  === cmp_slt(R, 0)
18168         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18169           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18170           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18171         }
18172
18173         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18174         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18175           return SDValue();
18176
18177         if (Op.getOpcode() == ISD::SHL) {
18178           // Make a large shift.
18179           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18180                                                    R, ShiftAmt, DAG);
18181           SHL = DAG.getBitcast(VT, SHL);
18182           // Zero out the rightmost bits.
18183           SmallVector<SDValue, 32> V(
18184               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18185           return DAG.getNode(ISD::AND, dl, VT, SHL,
18186                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18187         }
18188         if (Op.getOpcode() == ISD::SRL) {
18189           // Make a large shift.
18190           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18191                                                    R, ShiftAmt, DAG);
18192           SRL = DAG.getBitcast(VT, SRL);
18193           // Zero out the leftmost bits.
18194           SmallVector<SDValue, 32> V(
18195               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18196           return DAG.getNode(ISD::AND, dl, VT, SRL,
18197                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18198         }
18199         if (Op.getOpcode() == ISD::SRA) {
18200           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18201           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18202           SmallVector<SDValue, 32> V(NumElts,
18203                                      DAG.getConstant(128 >> ShiftAmt, dl,
18204                                                      MVT::i8));
18205           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18206           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18207           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18208           return Res;
18209         }
18210         llvm_unreachable("Unknown shift opcode.");
18211       }
18212     }
18213   }
18214
18215   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18216   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18217       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18218
18219     // Peek through any splat that was introduced for i64 shift vectorization.
18220     int SplatIndex = -1;
18221     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18222       if (SVN->isSplat()) {
18223         SplatIndex = SVN->getSplatIndex();
18224         Amt = Amt.getOperand(0);
18225         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18226                "Splat shuffle referencing second operand");
18227       }
18228
18229     if (Amt.getOpcode() != ISD::BITCAST ||
18230         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18231       return SDValue();
18232
18233     Amt = Amt.getOperand(0);
18234     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18235                      VT.getVectorNumElements();
18236     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18237     uint64_t ShiftAmt = 0;
18238     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18239     for (unsigned i = 0; i != Ratio; ++i) {
18240       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18241       if (!C)
18242         return SDValue();
18243       // 6 == Log2(64)
18244       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18245     }
18246
18247     // Check remaining shift amounts (if not a splat).
18248     if (SplatIndex < 0) {
18249       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18250         uint64_t ShAmt = 0;
18251         for (unsigned j = 0; j != Ratio; ++j) {
18252           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18253           if (!C)
18254             return SDValue();
18255           // 6 == Log2(64)
18256           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18257         }
18258         if (ShAmt != ShiftAmt)
18259           return SDValue();
18260       }
18261     }
18262
18263     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18264       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18265
18266     if (Op.getOpcode() == ISD::SRA)
18267       return ArithmeticShiftRight64(ShiftAmt);
18268   }
18269
18270   return SDValue();
18271 }
18272
18273 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18274                                         const X86Subtarget* Subtarget) {
18275   MVT VT = Op.getSimpleValueType();
18276   SDLoc dl(Op);
18277   SDValue R = Op.getOperand(0);
18278   SDValue Amt = Op.getOperand(1);
18279
18280   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18281     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18282
18283   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18284     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18285
18286   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18287     SDValue BaseShAmt;
18288     MVT EltVT = VT.getVectorElementType();
18289
18290     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18291       // Check if this build_vector node is doing a splat.
18292       // If so, then set BaseShAmt equal to the splat value.
18293       BaseShAmt = BV->getSplatValue();
18294       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18295         BaseShAmt = SDValue();
18296     } else {
18297       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18298         Amt = Amt.getOperand(0);
18299
18300       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18301       if (SVN && SVN->isSplat()) {
18302         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18303         SDValue InVec = Amt.getOperand(0);
18304         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18305           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18306                  "Unexpected shuffle index found!");
18307           BaseShAmt = InVec.getOperand(SplatIdx);
18308         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18309            if (ConstantSDNode *C =
18310                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18311              if (C->getZExtValue() == SplatIdx)
18312                BaseShAmt = InVec.getOperand(1);
18313            }
18314         }
18315
18316         if (!BaseShAmt)
18317           // Avoid introducing an extract element from a shuffle.
18318           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18319                                   DAG.getIntPtrConstant(SplatIdx, dl));
18320       }
18321     }
18322
18323     if (BaseShAmt.getNode()) {
18324       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18325       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18326         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18327       else if (EltVT.bitsLT(MVT::i32))
18328         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18329
18330       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18331     }
18332   }
18333
18334   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18335   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18336       Amt.getOpcode() == ISD::BITCAST &&
18337       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18338     Amt = Amt.getOperand(0);
18339     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18340                      VT.getVectorNumElements();
18341     std::vector<SDValue> Vals(Ratio);
18342     for (unsigned i = 0; i != Ratio; ++i)
18343       Vals[i] = Amt.getOperand(i);
18344     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18345       for (unsigned j = 0; j != Ratio; ++j)
18346         if (Vals[j] != Amt.getOperand(i + j))
18347           return SDValue();
18348     }
18349
18350     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18351       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18352   }
18353   return SDValue();
18354 }
18355
18356 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18357                           SelectionDAG &DAG) {
18358   MVT VT = Op.getSimpleValueType();
18359   SDLoc dl(Op);
18360   SDValue R = Op.getOperand(0);
18361   SDValue Amt = Op.getOperand(1);
18362
18363   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18364   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18365
18366   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18367     return V;
18368
18369   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18370     return V;
18371
18372   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18373     return Op;
18374
18375   // XOP has 128-bit variable logical/arithmetic shifts.
18376   // +ve/-ve Amt = shift left/right.
18377   if (Subtarget->hasXOP() &&
18378       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18379        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18380     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18381       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18382       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18383     }
18384     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18385       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18386     if (Op.getOpcode() == ISD::SRA)
18387       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18388   }
18389
18390   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18391   // shifts per-lane and then shuffle the partial results back together.
18392   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18393     // Splat the shift amounts so the scalar shifts above will catch it.
18394     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18395     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18396     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18397     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18398     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18399   }
18400
18401   // i64 vector arithmetic shift can be emulated with the transform:
18402   // M = lshr(SIGN_BIT, Amt)
18403   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18404   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18405       Op.getOpcode() == ISD::SRA) {
18406     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18407     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18408     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18409     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18410     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18411     return R;
18412   }
18413
18414   // If possible, lower this packed shift into a vector multiply instead of
18415   // expanding it into a sequence of scalar shifts.
18416   // Do this only if the vector shift count is a constant build_vector.
18417   if (Op.getOpcode() == ISD::SHL &&
18418       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18419        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18420       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18421     SmallVector<SDValue, 8> Elts;
18422     MVT SVT = VT.getVectorElementType();
18423     unsigned SVTBits = SVT.getSizeInBits();
18424     APInt One(SVTBits, 1);
18425     unsigned NumElems = VT.getVectorNumElements();
18426
18427     for (unsigned i=0; i !=NumElems; ++i) {
18428       SDValue Op = Amt->getOperand(i);
18429       if (Op->getOpcode() == ISD::UNDEF) {
18430         Elts.push_back(Op);
18431         continue;
18432       }
18433
18434       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18435       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18436       uint64_t ShAmt = C.getZExtValue();
18437       if (ShAmt >= SVTBits) {
18438         Elts.push_back(DAG.getUNDEF(SVT));
18439         continue;
18440       }
18441       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18442     }
18443     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18444     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18445   }
18446
18447   // Lower SHL with variable shift amount.
18448   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18449     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18450
18451     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18452                      DAG.getConstant(0x3f800000U, dl, VT));
18453     Op = DAG.getBitcast(MVT::v4f32, Op);
18454     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18455     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18456   }
18457
18458   // If possible, lower this shift as a sequence of two shifts by
18459   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18460   // Example:
18461   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18462   //
18463   // Could be rewritten as:
18464   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18465   //
18466   // The advantage is that the two shifts from the example would be
18467   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18468   // the vector shift into four scalar shifts plus four pairs of vector
18469   // insert/extract.
18470   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18471       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18472     unsigned TargetOpcode = X86ISD::MOVSS;
18473     bool CanBeSimplified;
18474     // The splat value for the first packed shift (the 'X' from the example).
18475     SDValue Amt1 = Amt->getOperand(0);
18476     // The splat value for the second packed shift (the 'Y' from the example).
18477     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18478                                         Amt->getOperand(2);
18479
18480     // See if it is possible to replace this node with a sequence of
18481     // two shifts followed by a MOVSS/MOVSD
18482     if (VT == MVT::v4i32) {
18483       // Check if it is legal to use a MOVSS.
18484       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18485                         Amt2 == Amt->getOperand(3);
18486       if (!CanBeSimplified) {
18487         // Otherwise, check if we can still simplify this node using a MOVSD.
18488         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18489                           Amt->getOperand(2) == Amt->getOperand(3);
18490         TargetOpcode = X86ISD::MOVSD;
18491         Amt2 = Amt->getOperand(2);
18492       }
18493     } else {
18494       // Do similar checks for the case where the machine value type
18495       // is MVT::v8i16.
18496       CanBeSimplified = Amt1 == Amt->getOperand(1);
18497       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18498         CanBeSimplified = Amt2 == Amt->getOperand(i);
18499
18500       if (!CanBeSimplified) {
18501         TargetOpcode = X86ISD::MOVSD;
18502         CanBeSimplified = true;
18503         Amt2 = Amt->getOperand(4);
18504         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18505           CanBeSimplified = Amt1 == Amt->getOperand(i);
18506         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18507           CanBeSimplified = Amt2 == Amt->getOperand(j);
18508       }
18509     }
18510
18511     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18512         isa<ConstantSDNode>(Amt2)) {
18513       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18514       MVT CastVT = MVT::v4i32;
18515       SDValue Splat1 =
18516         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18517       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18518       SDValue Splat2 =
18519         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18520       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18521       if (TargetOpcode == X86ISD::MOVSD)
18522         CastVT = MVT::v2i64;
18523       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18524       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18525       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18526                                             BitCast1, DAG);
18527       return DAG.getBitcast(VT, Result);
18528     }
18529   }
18530
18531   // v4i32 Non Uniform Shifts.
18532   // If the shift amount is constant we can shift each lane using the SSE2
18533   // immediate shifts, else we need to zero-extend each lane to the lower i64
18534   // and shift using the SSE2 variable shifts.
18535   // The separate results can then be blended together.
18536   if (VT == MVT::v4i32) {
18537     unsigned Opc = Op.getOpcode();
18538     SDValue Amt0, Amt1, Amt2, Amt3;
18539     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18540       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18541       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18542       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18543       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18544     } else {
18545       // ISD::SHL is handled above but we include it here for completeness.
18546       switch (Opc) {
18547       default:
18548         llvm_unreachable("Unknown target vector shift node");
18549       case ISD::SHL:
18550         Opc = X86ISD::VSHL;
18551         break;
18552       case ISD::SRL:
18553         Opc = X86ISD::VSRL;
18554         break;
18555       case ISD::SRA:
18556         Opc = X86ISD::VSRA;
18557         break;
18558       }
18559       // The SSE2 shifts use the lower i64 as the same shift amount for
18560       // all lanes and the upper i64 is ignored. These shuffle masks
18561       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18562       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18563       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18564       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18565       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18566       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18567     }
18568
18569     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18570     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18571     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18572     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18573     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18574     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18575     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18576   }
18577
18578   if (VT == MVT::v16i8 ||
18579       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18580     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18581     unsigned ShiftOpcode = Op->getOpcode();
18582
18583     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18584       // On SSE41 targets we make use of the fact that VSELECT lowers
18585       // to PBLENDVB which selects bytes based just on the sign bit.
18586       if (Subtarget->hasSSE41()) {
18587         V0 = DAG.getBitcast(VT, V0);
18588         V1 = DAG.getBitcast(VT, V1);
18589         Sel = DAG.getBitcast(VT, Sel);
18590         return DAG.getBitcast(SelVT,
18591                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18592       }
18593       // On pre-SSE41 targets we test for the sign bit by comparing to
18594       // zero - a negative value will set all bits of the lanes to true
18595       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18596       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18597       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18598       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18599     };
18600
18601     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18602     // We can safely do this using i16 shifts as we're only interested in
18603     // the 3 lower bits of each byte.
18604     Amt = DAG.getBitcast(ExtVT, Amt);
18605     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18606     Amt = DAG.getBitcast(VT, Amt);
18607
18608     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18609       // r = VSELECT(r, shift(r, 4), a);
18610       SDValue M =
18611           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18612       R = SignBitSelect(VT, Amt, M, R);
18613
18614       // a += a
18615       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18616
18617       // r = VSELECT(r, shift(r, 2), a);
18618       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18619       R = SignBitSelect(VT, Amt, M, R);
18620
18621       // a += a
18622       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18623
18624       // return VSELECT(r, shift(r, 1), a);
18625       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18626       R = SignBitSelect(VT, Amt, M, R);
18627       return R;
18628     }
18629
18630     if (Op->getOpcode() == ISD::SRA) {
18631       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18632       // so we can correctly sign extend. We don't care what happens to the
18633       // lower byte.
18634       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18635       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18636       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18637       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18638       ALo = DAG.getBitcast(ExtVT, ALo);
18639       AHi = DAG.getBitcast(ExtVT, AHi);
18640       RLo = DAG.getBitcast(ExtVT, RLo);
18641       RHi = DAG.getBitcast(ExtVT, RHi);
18642
18643       // r = VSELECT(r, shift(r, 4), a);
18644       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18645                                 DAG.getConstant(4, dl, ExtVT));
18646       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18647                                 DAG.getConstant(4, dl, ExtVT));
18648       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18649       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18650
18651       // a += a
18652       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18653       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18654
18655       // r = VSELECT(r, shift(r, 2), a);
18656       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18657                         DAG.getConstant(2, dl, ExtVT));
18658       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18659                         DAG.getConstant(2, dl, ExtVT));
18660       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18661       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18662
18663       // a += a
18664       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18665       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18666
18667       // r = VSELECT(r, shift(r, 1), a);
18668       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18669                         DAG.getConstant(1, dl, ExtVT));
18670       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18671                         DAG.getConstant(1, dl, ExtVT));
18672       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18673       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18674
18675       // Logical shift the result back to the lower byte, leaving a zero upper
18676       // byte
18677       // meaning that we can safely pack with PACKUSWB.
18678       RLo =
18679           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18680       RHi =
18681           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18682       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18683     }
18684   }
18685
18686   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18687   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18688   // solution better.
18689   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18690     MVT ExtVT = MVT::v8i32;
18691     unsigned ExtOpc =
18692         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18693     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18694     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18695     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18696                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18697   }
18698
18699   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18700     MVT ExtVT = MVT::v8i32;
18701     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18702     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18703     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18704     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18705     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18706     ALo = DAG.getBitcast(ExtVT, ALo);
18707     AHi = DAG.getBitcast(ExtVT, AHi);
18708     RLo = DAG.getBitcast(ExtVT, RLo);
18709     RHi = DAG.getBitcast(ExtVT, RHi);
18710     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18711     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18712     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18713     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18714     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18715   }
18716
18717   if (VT == MVT::v8i16) {
18718     unsigned ShiftOpcode = Op->getOpcode();
18719
18720     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18721       // On SSE41 targets we make use of the fact that VSELECT lowers
18722       // to PBLENDVB which selects bytes based just on the sign bit.
18723       if (Subtarget->hasSSE41()) {
18724         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18725         V0 = DAG.getBitcast(ExtVT, V0);
18726         V1 = DAG.getBitcast(ExtVT, V1);
18727         Sel = DAG.getBitcast(ExtVT, Sel);
18728         return DAG.getBitcast(
18729             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18730       }
18731       // On pre-SSE41 targets we splat the sign bit - a negative value will
18732       // set all bits of the lanes to true and VSELECT uses that in
18733       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18734       SDValue C =
18735           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18736       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18737     };
18738
18739     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18740     if (Subtarget->hasSSE41()) {
18741       // On SSE41 targets we need to replicate the shift mask in both
18742       // bytes for PBLENDVB.
18743       Amt = DAG.getNode(
18744           ISD::OR, dl, VT,
18745           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18746           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18747     } else {
18748       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18749     }
18750
18751     // r = VSELECT(r, shift(r, 8), a);
18752     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18753     R = SignBitSelect(Amt, M, R);
18754
18755     // a += a
18756     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18757
18758     // r = VSELECT(r, shift(r, 4), a);
18759     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18760     R = SignBitSelect(Amt, M, R);
18761
18762     // a += a
18763     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18764
18765     // r = VSELECT(r, shift(r, 2), a);
18766     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18767     R = SignBitSelect(Amt, M, R);
18768
18769     // a += a
18770     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18771
18772     // return VSELECT(r, shift(r, 1), a);
18773     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18774     R = SignBitSelect(Amt, M, R);
18775     return R;
18776   }
18777
18778   // Decompose 256-bit shifts into smaller 128-bit shifts.
18779   if (VT.is256BitVector()) {
18780     unsigned NumElems = VT.getVectorNumElements();
18781     MVT EltVT = VT.getVectorElementType();
18782     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18783
18784     // Extract the two vectors
18785     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18786     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18787
18788     // Recreate the shift amount vectors
18789     SDValue Amt1, Amt2;
18790     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18791       // Constant shift amount
18792       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18793       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18794       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18795
18796       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18797       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18798     } else {
18799       // Variable shift amount
18800       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18801       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18802     }
18803
18804     // Issue new vector shifts for the smaller types
18805     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18806     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18807
18808     // Concatenate the result back
18809     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18810   }
18811
18812   return SDValue();
18813 }
18814
18815 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18816                            SelectionDAG &DAG) {
18817   MVT VT = Op.getSimpleValueType();
18818   SDLoc DL(Op);
18819   SDValue R = Op.getOperand(0);
18820   SDValue Amt = Op.getOperand(1);
18821
18822   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18823   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18824   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18825
18826   // XOP has 128-bit vector variable + immediate rotates.
18827   // +ve/-ve Amt = rotate left/right.
18828
18829   // Split 256-bit integers.
18830   if (VT.is256BitVector())
18831     return Lower256IntArith(Op, DAG);
18832
18833   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
18834
18835   // Attempt to rotate by immediate.
18836   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18837     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18838       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18839       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18840       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18841                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18842     }
18843   }
18844
18845   // Use general rotate by variable (per-element).
18846   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18847 }
18848
18849 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18850   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18851   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18852   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18853   // has only one use.
18854   SDNode *N = Op.getNode();
18855   SDValue LHS = N->getOperand(0);
18856   SDValue RHS = N->getOperand(1);
18857   unsigned BaseOp = 0;
18858   unsigned Cond = 0;
18859   SDLoc DL(Op);
18860   switch (Op.getOpcode()) {
18861   default: llvm_unreachable("Unknown ovf instruction!");
18862   case ISD::SADDO:
18863     // A subtract of one will be selected as a INC. Note that INC doesn't
18864     // set CF, so we can't do this for UADDO.
18865     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18866       if (C->isOne()) {
18867         BaseOp = X86ISD::INC;
18868         Cond = X86::COND_O;
18869         break;
18870       }
18871     BaseOp = X86ISD::ADD;
18872     Cond = X86::COND_O;
18873     break;
18874   case ISD::UADDO:
18875     BaseOp = X86ISD::ADD;
18876     Cond = X86::COND_B;
18877     break;
18878   case ISD::SSUBO:
18879     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18880     // set CF, so we can't do this for USUBO.
18881     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18882       if (C->isOne()) {
18883         BaseOp = X86ISD::DEC;
18884         Cond = X86::COND_O;
18885         break;
18886       }
18887     BaseOp = X86ISD::SUB;
18888     Cond = X86::COND_O;
18889     break;
18890   case ISD::USUBO:
18891     BaseOp = X86ISD::SUB;
18892     Cond = X86::COND_B;
18893     break;
18894   case ISD::SMULO:
18895     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18896     Cond = X86::COND_O;
18897     break;
18898   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18899     if (N->getValueType(0) == MVT::i8) {
18900       BaseOp = X86ISD::UMUL8;
18901       Cond = X86::COND_O;
18902       break;
18903     }
18904     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18905                                  MVT::i32);
18906     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18907
18908     SDValue SetCC =
18909       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18910                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18911                   SDValue(Sum.getNode(), 2));
18912
18913     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18914   }
18915   }
18916
18917   // Also sets EFLAGS.
18918   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18919   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18920
18921   SDValue SetCC =
18922     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18923                 DAG.getConstant(Cond, DL, MVT::i32),
18924                 SDValue(Sum.getNode(), 1));
18925
18926   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18927 }
18928
18929 /// Returns true if the operand type is exactly twice the native width, and
18930 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18931 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18932 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18933 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18934   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18935
18936   if (OpWidth == 64)
18937     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18938   else if (OpWidth == 128)
18939     return Subtarget->hasCmpxchg16b();
18940   else
18941     return false;
18942 }
18943
18944 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18945   return needsCmpXchgNb(SI->getValueOperand()->getType());
18946 }
18947
18948 // Note: this turns large loads into lock cmpxchg8b/16b.
18949 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18950 TargetLowering::AtomicExpansionKind
18951 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18952   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18953   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18954                                                : AtomicExpansionKind::None;
18955 }
18956
18957 TargetLowering::AtomicExpansionKind
18958 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18959   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18960   Type *MemType = AI->getType();
18961
18962   // If the operand is too big, we must see if cmpxchg8/16b is available
18963   // and default to library calls otherwise.
18964   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18965     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18966                                    : AtomicExpansionKind::None;
18967   }
18968
18969   AtomicRMWInst::BinOp Op = AI->getOperation();
18970   switch (Op) {
18971   default:
18972     llvm_unreachable("Unknown atomic operation");
18973   case AtomicRMWInst::Xchg:
18974   case AtomicRMWInst::Add:
18975   case AtomicRMWInst::Sub:
18976     // It's better to use xadd, xsub or xchg for these in all cases.
18977     return AtomicExpansionKind::None;
18978   case AtomicRMWInst::Or:
18979   case AtomicRMWInst::And:
18980   case AtomicRMWInst::Xor:
18981     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18982     // prefix to a normal instruction for these operations.
18983     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18984                             : AtomicExpansionKind::None;
18985   case AtomicRMWInst::Nand:
18986   case AtomicRMWInst::Max:
18987   case AtomicRMWInst::Min:
18988   case AtomicRMWInst::UMax:
18989   case AtomicRMWInst::UMin:
18990     // These always require a non-trivial set of data operations on x86. We must
18991     // use a cmpxchg loop.
18992     return AtomicExpansionKind::CmpXChg;
18993   }
18994 }
18995
18996 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18997   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18998   // no-sse2). There isn't any reason to disable it if the target processor
18999   // supports it.
19000   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19001 }
19002
19003 LoadInst *
19004 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19005   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19006   Type *MemType = AI->getType();
19007   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19008   // there is no benefit in turning such RMWs into loads, and it is actually
19009   // harmful as it introduces a mfence.
19010   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19011     return nullptr;
19012
19013   auto Builder = IRBuilder<>(AI);
19014   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19015   auto SynchScope = AI->getSynchScope();
19016   // We must restrict the ordering to avoid generating loads with Release or
19017   // ReleaseAcquire orderings.
19018   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19019   auto Ptr = AI->getPointerOperand();
19020
19021   // Before the load we need a fence. Here is an example lifted from
19022   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19023   // is required:
19024   // Thread 0:
19025   //   x.store(1, relaxed);
19026   //   r1 = y.fetch_add(0, release);
19027   // Thread 1:
19028   //   y.fetch_add(42, acquire);
19029   //   r2 = x.load(relaxed);
19030   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19031   // lowered to just a load without a fence. A mfence flushes the store buffer,
19032   // making the optimization clearly correct.
19033   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19034   // otherwise, we might be able to be more aggressive on relaxed idempotent
19035   // rmw. In practice, they do not look useful, so we don't try to be
19036   // especially clever.
19037   if (SynchScope == SingleThread)
19038     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19039     // the IR level, so we must wrap it in an intrinsic.
19040     return nullptr;
19041
19042   if (!hasMFENCE(*Subtarget))
19043     // FIXME: it might make sense to use a locked operation here but on a
19044     // different cache-line to prevent cache-line bouncing. In practice it
19045     // is probably a small win, and x86 processors without mfence are rare
19046     // enough that we do not bother.
19047     return nullptr;
19048
19049   Function *MFence =
19050       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19051   Builder.CreateCall(MFence, {});
19052
19053   // Finally we can emit the atomic load.
19054   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19055           AI->getType()->getPrimitiveSizeInBits());
19056   Loaded->setAtomic(Order, SynchScope);
19057   AI->replaceAllUsesWith(Loaded);
19058   AI->eraseFromParent();
19059   return Loaded;
19060 }
19061
19062 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19063                                  SelectionDAG &DAG) {
19064   SDLoc dl(Op);
19065   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19066     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19067   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19068     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19069
19070   // The only fence that needs an instruction is a sequentially-consistent
19071   // cross-thread fence.
19072   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19073     if (hasMFENCE(*Subtarget))
19074       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19075
19076     SDValue Chain = Op.getOperand(0);
19077     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19078     SDValue Ops[] = {
19079       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19080       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19081       DAG.getRegister(0, MVT::i32),            // Index
19082       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19083       DAG.getRegister(0, MVT::i32),            // Segment.
19084       Zero,
19085       Chain
19086     };
19087     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19088     return SDValue(Res, 0);
19089   }
19090
19091   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19092   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19093 }
19094
19095 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19096                              SelectionDAG &DAG) {
19097   MVT T = Op.getSimpleValueType();
19098   SDLoc DL(Op);
19099   unsigned Reg = 0;
19100   unsigned size = 0;
19101   switch(T.SimpleTy) {
19102   default: llvm_unreachable("Invalid value type!");
19103   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19104   case MVT::i16: Reg = X86::AX;  size = 2; break;
19105   case MVT::i32: Reg = X86::EAX; size = 4; break;
19106   case MVT::i64:
19107     assert(Subtarget->is64Bit() && "Node not type legal!");
19108     Reg = X86::RAX; size = 8;
19109     break;
19110   }
19111   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19112                                   Op.getOperand(2), SDValue());
19113   SDValue Ops[] = { cpIn.getValue(0),
19114                     Op.getOperand(1),
19115                     Op.getOperand(3),
19116                     DAG.getTargetConstant(size, DL, MVT::i8),
19117                     cpIn.getValue(1) };
19118   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19119   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19120   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19121                                            Ops, T, MMO);
19122
19123   SDValue cpOut =
19124     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19125   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19126                                       MVT::i32, cpOut.getValue(2));
19127   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19128                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19129                                 EFLAGS);
19130
19131   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19132   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19133   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19134   return SDValue();
19135 }
19136
19137 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19138                             SelectionDAG &DAG) {
19139   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19140   MVT DstVT = Op.getSimpleValueType();
19141
19142   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19143     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19144     if (DstVT != MVT::f64)
19145       // This conversion needs to be expanded.
19146       return SDValue();
19147
19148     SDValue InVec = Op->getOperand(0);
19149     SDLoc dl(Op);
19150     unsigned NumElts = SrcVT.getVectorNumElements();
19151     MVT SVT = SrcVT.getVectorElementType();
19152
19153     // Widen the vector in input in the case of MVT::v2i32.
19154     // Example: from MVT::v2i32 to MVT::v4i32.
19155     SmallVector<SDValue, 16> Elts;
19156     for (unsigned i = 0, e = NumElts; i != e; ++i)
19157       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19158                                  DAG.getIntPtrConstant(i, dl)));
19159
19160     // Explicitly mark the extra elements as Undef.
19161     Elts.append(NumElts, DAG.getUNDEF(SVT));
19162
19163     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19164     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19165     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19166     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19167                        DAG.getIntPtrConstant(0, dl));
19168   }
19169
19170   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19171          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19172   assert((DstVT == MVT::i64 ||
19173           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19174          "Unexpected custom BITCAST");
19175   // i64 <=> MMX conversions are Legal.
19176   if (SrcVT==MVT::i64 && DstVT.isVector())
19177     return Op;
19178   if (DstVT==MVT::i64 && SrcVT.isVector())
19179     return Op;
19180   // MMX <=> MMX conversions are Legal.
19181   if (SrcVT.isVector() && DstVT.isVector())
19182     return Op;
19183   // All other conversions need to be expanded.
19184   return SDValue();
19185 }
19186
19187 /// Compute the horizontal sum of bytes in V for the elements of VT.
19188 ///
19189 /// Requires V to be a byte vector and VT to be an integer vector type with
19190 /// wider elements than V's type. The width of the elements of VT determines
19191 /// how many bytes of V are summed horizontally to produce each element of the
19192 /// result.
19193 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19194                                       const X86Subtarget *Subtarget,
19195                                       SelectionDAG &DAG) {
19196   SDLoc DL(V);
19197   MVT ByteVecVT = V.getSimpleValueType();
19198   MVT EltVT = VT.getVectorElementType();
19199   int NumElts = VT.getVectorNumElements();
19200   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19201          "Expected value to have byte element type.");
19202   assert(EltVT != MVT::i8 &&
19203          "Horizontal byte sum only makes sense for wider elements!");
19204   unsigned VecSize = VT.getSizeInBits();
19205   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19206
19207   // PSADBW instruction horizontally add all bytes and leave the result in i64
19208   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19209   if (EltVT == MVT::i64) {
19210     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19211     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19212     return DAG.getBitcast(VT, V);
19213   }
19214
19215   if (EltVT == MVT::i32) {
19216     // We unpack the low half and high half into i32s interleaved with zeros so
19217     // that we can use PSADBW to horizontally sum them. The most useful part of
19218     // this is that it lines up the results of two PSADBW instructions to be
19219     // two v2i64 vectors which concatenated are the 4 population counts. We can
19220     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19221     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19222     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19223     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19224
19225     // Do the horizontal sums into two v2i64s.
19226     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19227     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19228                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19229     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19230                        DAG.getBitcast(ByteVecVT, High), Zeros);
19231
19232     // Merge them together.
19233     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19234     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19235                     DAG.getBitcast(ShortVecVT, Low),
19236                     DAG.getBitcast(ShortVecVT, High));
19237
19238     return DAG.getBitcast(VT, V);
19239   }
19240
19241   // The only element type left is i16.
19242   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19243
19244   // To obtain pop count for each i16 element starting from the pop count for
19245   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19246   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19247   // directly supported.
19248   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19249   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19250   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19251   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19252                   DAG.getBitcast(ByteVecVT, V));
19253   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19254 }
19255
19256 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19257                                         const X86Subtarget *Subtarget,
19258                                         SelectionDAG &DAG) {
19259   MVT VT = Op.getSimpleValueType();
19260   MVT EltVT = VT.getVectorElementType();
19261   unsigned VecSize = VT.getSizeInBits();
19262
19263   // Implement a lookup table in register by using an algorithm based on:
19264   // http://wm.ite.pl/articles/sse-popcount.html
19265   //
19266   // The general idea is that every lower byte nibble in the input vector is an
19267   // index into a in-register pre-computed pop count table. We then split up the
19268   // input vector in two new ones: (1) a vector with only the shifted-right
19269   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19270   // masked out higher ones) for each byte. PSHUB is used separately with both
19271   // to index the in-register table. Next, both are added and the result is a
19272   // i8 vector where each element contains the pop count for input byte.
19273   //
19274   // To obtain the pop count for elements != i8, we follow up with the same
19275   // approach and use additional tricks as described below.
19276   //
19277   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19278                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19279                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19280                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19281
19282   int NumByteElts = VecSize / 8;
19283   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19284   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19285   SmallVector<SDValue, 16> LUTVec;
19286   for (int i = 0; i < NumByteElts; ++i)
19287     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19288   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19289   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19290                                   DAG.getConstant(0x0F, DL, MVT::i8));
19291   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19292
19293   // High nibbles
19294   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19295   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19296   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19297
19298   // Low nibbles
19299   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19300
19301   // The input vector is used as the shuffle mask that index elements into the
19302   // LUT. After counting low and high nibbles, add the vector to obtain the
19303   // final pop count per i8 element.
19304   SDValue HighPopCnt =
19305       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19306   SDValue LowPopCnt =
19307       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19308   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19309
19310   if (EltVT == MVT::i8)
19311     return PopCnt;
19312
19313   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19314 }
19315
19316 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19317                                        const X86Subtarget *Subtarget,
19318                                        SelectionDAG &DAG) {
19319   MVT VT = Op.getSimpleValueType();
19320   assert(VT.is128BitVector() &&
19321          "Only 128-bit vector bitmath lowering supported.");
19322
19323   int VecSize = VT.getSizeInBits();
19324   MVT EltVT = VT.getVectorElementType();
19325   int Len = EltVT.getSizeInBits();
19326
19327   // This is the vectorized version of the "best" algorithm from
19328   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19329   // with a minor tweak to use a series of adds + shifts instead of vector
19330   // multiplications. Implemented for all integer vector types. We only use
19331   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19332   // much faster, even faster than using native popcnt instructions.
19333
19334   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19335     MVT VT = V.getSimpleValueType();
19336     SmallVector<SDValue, 32> Shifters(
19337         VT.getVectorNumElements(),
19338         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19339     return DAG.getNode(OpCode, DL, VT, V,
19340                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19341   };
19342   auto GetMask = [&](SDValue V, APInt Mask) {
19343     MVT VT = V.getSimpleValueType();
19344     SmallVector<SDValue, 32> Masks(
19345         VT.getVectorNumElements(),
19346         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19347     return DAG.getNode(ISD::AND, DL, VT, V,
19348                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19349   };
19350
19351   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19352   // x86, so set the SRL type to have elements at least i16 wide. This is
19353   // correct because all of our SRLs are followed immediately by a mask anyways
19354   // that handles any bits that sneak into the high bits of the byte elements.
19355   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19356
19357   SDValue V = Op;
19358
19359   // v = v - ((v >> 1) & 0x55555555...)
19360   SDValue Srl =
19361       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19362   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19363   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19364
19365   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19366   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19367   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19368   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19369   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19370
19371   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19372   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19373   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19374   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19375
19376   // At this point, V contains the byte-wise population count, and we are
19377   // merely doing a horizontal sum if necessary to get the wider element
19378   // counts.
19379   if (EltVT == MVT::i8)
19380     return V;
19381
19382   return LowerHorizontalByteSum(
19383       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19384       DAG);
19385 }
19386
19387 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19388                                 SelectionDAG &DAG) {
19389   MVT VT = Op.getSimpleValueType();
19390   // FIXME: Need to add AVX-512 support here!
19391   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19392          "Unknown CTPOP type to handle");
19393   SDLoc DL(Op.getNode());
19394   SDValue Op0 = Op.getOperand(0);
19395
19396   if (!Subtarget->hasSSSE3()) {
19397     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19398     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19399     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19400   }
19401
19402   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19403     unsigned NumElems = VT.getVectorNumElements();
19404
19405     // Extract each 128-bit vector, compute pop count and concat the result.
19406     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19407     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19408
19409     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19410                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19411                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19412   }
19413
19414   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19415 }
19416
19417 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19418                           SelectionDAG &DAG) {
19419   assert(Op.getSimpleValueType().isVector() &&
19420          "We only do custom lowering for vector population count.");
19421   return LowerVectorCTPOP(Op, Subtarget, DAG);
19422 }
19423
19424 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19425   SDNode *Node = Op.getNode();
19426   SDLoc dl(Node);
19427   EVT T = Node->getValueType(0);
19428   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19429                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19430   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19431                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19432                        Node->getOperand(0),
19433                        Node->getOperand(1), negOp,
19434                        cast<AtomicSDNode>(Node)->getMemOperand(),
19435                        cast<AtomicSDNode>(Node)->getOrdering(),
19436                        cast<AtomicSDNode>(Node)->getSynchScope());
19437 }
19438
19439 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19440   SDNode *Node = Op.getNode();
19441   SDLoc dl(Node);
19442   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19443
19444   // Convert seq_cst store -> xchg
19445   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19446   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19447   //        (The only way to get a 16-byte store is cmpxchg16b)
19448   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19449   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19450       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19451     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19452                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19453                                  Node->getOperand(0),
19454                                  Node->getOperand(1), Node->getOperand(2),
19455                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19456                                  cast<AtomicSDNode>(Node)->getOrdering(),
19457                                  cast<AtomicSDNode>(Node)->getSynchScope());
19458     return Swap.getValue(1);
19459   }
19460   // Other atomic stores have a simple pattern.
19461   return Op;
19462 }
19463
19464 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19465   MVT VT = Op.getNode()->getSimpleValueType(0);
19466
19467   // Let legalize expand this if it isn't a legal type yet.
19468   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19469     return SDValue();
19470
19471   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19472
19473   unsigned Opc;
19474   bool ExtraOp = false;
19475   switch (Op.getOpcode()) {
19476   default: llvm_unreachable("Invalid code");
19477   case ISD::ADDC: Opc = X86ISD::ADD; break;
19478   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19479   case ISD::SUBC: Opc = X86ISD::SUB; break;
19480   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19481   }
19482
19483   if (!ExtraOp)
19484     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19485                        Op.getOperand(1));
19486   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19487                      Op.getOperand(1), Op.getOperand(2));
19488 }
19489
19490 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19491                             SelectionDAG &DAG) {
19492   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19493
19494   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19495   // which returns the values as { float, float } (in XMM0) or
19496   // { double, double } (which is returned in XMM0, XMM1).
19497   SDLoc dl(Op);
19498   SDValue Arg = Op.getOperand(0);
19499   EVT ArgVT = Arg.getValueType();
19500   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19501
19502   TargetLowering::ArgListTy Args;
19503   TargetLowering::ArgListEntry Entry;
19504
19505   Entry.Node = Arg;
19506   Entry.Ty = ArgTy;
19507   Entry.isSExt = false;
19508   Entry.isZExt = false;
19509   Args.push_back(Entry);
19510
19511   bool isF64 = ArgVT == MVT::f64;
19512   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19513   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19514   // the results are returned via SRet in memory.
19515   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19516   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19517   SDValue Callee =
19518       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19519
19520   Type *RetTy = isF64
19521     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19522     : (Type*)VectorType::get(ArgTy, 4);
19523
19524   TargetLowering::CallLoweringInfo CLI(DAG);
19525   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19526     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19527
19528   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19529
19530   if (isF64)
19531     // Returned in xmm0 and xmm1.
19532     return CallResult.first;
19533
19534   // Returned in bits 0:31 and 32:64 xmm0.
19535   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19536                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19537   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19538                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19539   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19540   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19541 }
19542
19543 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19544                              SelectionDAG &DAG) {
19545   assert(Subtarget->hasAVX512() &&
19546          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19547
19548   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19549   MVT VT = N->getValue().getSimpleValueType();
19550   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19551   SDLoc dl(Op);
19552
19553   // X86 scatter kills mask register, so its type should be added to
19554   // the list of return values
19555   if (N->getNumValues() == 1) {
19556     SDValue Index = N->getIndex();
19557     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19558         !Index.getSimpleValueType().is512BitVector())
19559       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19560
19561     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19562     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19563                       N->getOperand(3), Index };
19564
19565     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19566     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19567     return SDValue(NewScatter.getNode(), 0);
19568   }
19569   return Op;
19570 }
19571
19572 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19573                             SelectionDAG &DAG) {
19574   assert(Subtarget->hasAVX512() &&
19575          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19576
19577   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19578   MVT VT = Op.getSimpleValueType();
19579   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19580   SDLoc dl(Op);
19581
19582   SDValue Index = N->getIndex();
19583   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19584       !Index.getSimpleValueType().is512BitVector()) {
19585     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19586     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19587                       N->getOperand(3), Index };
19588     DAG.UpdateNodeOperands(N, Ops);
19589   }
19590   return Op;
19591 }
19592
19593 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19594                                                     SelectionDAG &DAG) const {
19595   // TODO: Eventually, the lowering of these nodes should be informed by or
19596   // deferred to the GC strategy for the function in which they appear. For
19597   // now, however, they must be lowered to something. Since they are logically
19598   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19599   // require special handling for these nodes), lower them as literal NOOPs for
19600   // the time being.
19601   SmallVector<SDValue, 2> Ops;
19602
19603   Ops.push_back(Op.getOperand(0));
19604   if (Op->getGluedNode())
19605     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19606
19607   SDLoc OpDL(Op);
19608   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19609   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19610
19611   return NOOP;
19612 }
19613
19614 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19615                                                   SelectionDAG &DAG) const {
19616   // TODO: Eventually, the lowering of these nodes should be informed by or
19617   // deferred to the GC strategy for the function in which they appear. For
19618   // now, however, they must be lowered to something. Since they are logically
19619   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19620   // require special handling for these nodes), lower them as literal NOOPs for
19621   // the time being.
19622   SmallVector<SDValue, 2> Ops;
19623
19624   Ops.push_back(Op.getOperand(0));
19625   if (Op->getGluedNode())
19626     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19627
19628   SDLoc OpDL(Op);
19629   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19630   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19631
19632   return NOOP;
19633 }
19634
19635 /// LowerOperation - Provide custom lowering hooks for some operations.
19636 ///
19637 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19638   switch (Op.getOpcode()) {
19639   default: llvm_unreachable("Should not custom lower this!");
19640   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19641   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19642     return LowerCMP_SWAP(Op, Subtarget, DAG);
19643   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19644   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19645   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19646   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19647   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19648   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19649   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19650   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19651   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19652   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19653   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19654   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19655   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19656   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19657   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19658   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19659   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19660   case ISD::SHL_PARTS:
19661   case ISD::SRA_PARTS:
19662   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19663   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19664   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19665   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19666   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19667   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19668   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19669   case ISD::SIGN_EXTEND_VECTOR_INREG:
19670     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19671   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19672   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19673   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19674   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19675   case ISD::FABS:
19676   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19677   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19678   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19679   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19680   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19681   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19682   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19683   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19684   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19685   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19686   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19687   case ISD::INTRINSIC_VOID:
19688   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19689   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19690   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19691   case ISD::FRAME_TO_ARGS_OFFSET:
19692                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19693   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19694   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19695   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19696   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19697   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19698   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19699   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19700   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19701   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19702   case ISD::CTTZ:
19703   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19704   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19705   case ISD::UMUL_LOHI:
19706   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19707   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19708   case ISD::SRA:
19709   case ISD::SRL:
19710   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19711   case ISD::SADDO:
19712   case ISD::UADDO:
19713   case ISD::SSUBO:
19714   case ISD::USUBO:
19715   case ISD::SMULO:
19716   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19717   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19718   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19719   case ISD::ADDC:
19720   case ISD::ADDE:
19721   case ISD::SUBC:
19722   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19723   case ISD::ADD:                return LowerADD(Op, DAG);
19724   case ISD::SUB:                return LowerSUB(Op, DAG);
19725   case ISD::SMAX:
19726   case ISD::SMIN:
19727   case ISD::UMAX:
19728   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19729   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19730   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19731   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19732   case ISD::GC_TRANSITION_START:
19733                                 return LowerGC_TRANSITION_START(Op, DAG);
19734   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19735   }
19736 }
19737
19738 /// ReplaceNodeResults - Replace a node with an illegal result type
19739 /// with a new node built out of custom code.
19740 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19741                                            SmallVectorImpl<SDValue>&Results,
19742                                            SelectionDAG &DAG) const {
19743   SDLoc dl(N);
19744   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19745   switch (N->getOpcode()) {
19746   default:
19747     llvm_unreachable("Do not know how to custom type legalize this operation!");
19748   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19749   case X86ISD::FMINC:
19750   case X86ISD::FMIN:
19751   case X86ISD::FMAXC:
19752   case X86ISD::FMAX: {
19753     EVT VT = N->getValueType(0);
19754     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
19755     SDValue UNDEF = DAG.getUNDEF(VT);
19756     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19757                               N->getOperand(0), UNDEF);
19758     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19759                               N->getOperand(1), UNDEF);
19760     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19761     return;
19762   }
19763   case ISD::SIGN_EXTEND_INREG:
19764   case ISD::ADDC:
19765   case ISD::ADDE:
19766   case ISD::SUBC:
19767   case ISD::SUBE:
19768     // We don't want to expand or promote these.
19769     return;
19770   case ISD::SDIV:
19771   case ISD::UDIV:
19772   case ISD::SREM:
19773   case ISD::UREM:
19774   case ISD::SDIVREM:
19775   case ISD::UDIVREM: {
19776     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19777     Results.push_back(V);
19778     return;
19779   }
19780   case ISD::FP_TO_SINT:
19781   case ISD::FP_TO_UINT: {
19782     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19783
19784     std::pair<SDValue,SDValue> Vals =
19785         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19786     SDValue FIST = Vals.first, StackSlot = Vals.second;
19787     if (FIST.getNode()) {
19788       EVT VT = N->getValueType(0);
19789       // Return a load from the stack slot.
19790       if (StackSlot.getNode())
19791         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19792                                       MachinePointerInfo(),
19793                                       false, false, false, 0));
19794       else
19795         Results.push_back(FIST);
19796     }
19797     return;
19798   }
19799   case ISD::UINT_TO_FP: {
19800     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19801     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19802         N->getValueType(0) != MVT::v2f32)
19803       return;
19804     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19805                                  N->getOperand(0));
19806     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19807                                      MVT::f64);
19808     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19809     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19810                              DAG.getBitcast(MVT::v2i64, VBias));
19811     Or = DAG.getBitcast(MVT::v2f64, Or);
19812     // TODO: Are there any fast-math-flags to propagate here?
19813     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19814     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19815     return;
19816   }
19817   case ISD::FP_ROUND: {
19818     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19819         return;
19820     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19821     Results.push_back(V);
19822     return;
19823   }
19824   case ISD::FP_EXTEND: {
19825     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19826     // No other ValueType for FP_EXTEND should reach this point.
19827     assert(N->getValueType(0) == MVT::v2f32 &&
19828            "Do not know how to legalize this Node");
19829     return;
19830   }
19831   case ISD::INTRINSIC_W_CHAIN: {
19832     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19833     switch (IntNo) {
19834     default : llvm_unreachable("Do not know how to custom type "
19835                                "legalize this intrinsic operation!");
19836     case Intrinsic::x86_rdtsc:
19837       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19838                                      Results);
19839     case Intrinsic::x86_rdtscp:
19840       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19841                                      Results);
19842     case Intrinsic::x86_rdpmc:
19843       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19844     }
19845   }
19846   case ISD::READCYCLECOUNTER: {
19847     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19848                                    Results);
19849   }
19850   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19851     EVT T = N->getValueType(0);
19852     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19853     bool Regs64bit = T == MVT::i128;
19854     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19855     SDValue cpInL, cpInH;
19856     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19857                         DAG.getConstant(0, dl, HalfT));
19858     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19859                         DAG.getConstant(1, dl, HalfT));
19860     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19861                              Regs64bit ? X86::RAX : X86::EAX,
19862                              cpInL, SDValue());
19863     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19864                              Regs64bit ? X86::RDX : X86::EDX,
19865                              cpInH, cpInL.getValue(1));
19866     SDValue swapInL, swapInH;
19867     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19868                           DAG.getConstant(0, dl, HalfT));
19869     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19870                           DAG.getConstant(1, dl, HalfT));
19871     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19872                                Regs64bit ? X86::RBX : X86::EBX,
19873                                swapInL, cpInH.getValue(1));
19874     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19875                                Regs64bit ? X86::RCX : X86::ECX,
19876                                swapInH, swapInL.getValue(1));
19877     SDValue Ops[] = { swapInH.getValue(0),
19878                       N->getOperand(1),
19879                       swapInH.getValue(1) };
19880     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19881     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19882     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19883                                   X86ISD::LCMPXCHG8_DAG;
19884     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19885     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19886                                         Regs64bit ? X86::RAX : X86::EAX,
19887                                         HalfT, Result.getValue(1));
19888     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19889                                         Regs64bit ? X86::RDX : X86::EDX,
19890                                         HalfT, cpOutL.getValue(2));
19891     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19892
19893     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19894                                         MVT::i32, cpOutH.getValue(2));
19895     SDValue Success =
19896         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19897                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19898     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19899
19900     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19901     Results.push_back(Success);
19902     Results.push_back(EFLAGS.getValue(1));
19903     return;
19904   }
19905   case ISD::ATOMIC_SWAP:
19906   case ISD::ATOMIC_LOAD_ADD:
19907   case ISD::ATOMIC_LOAD_SUB:
19908   case ISD::ATOMIC_LOAD_AND:
19909   case ISD::ATOMIC_LOAD_OR:
19910   case ISD::ATOMIC_LOAD_XOR:
19911   case ISD::ATOMIC_LOAD_NAND:
19912   case ISD::ATOMIC_LOAD_MIN:
19913   case ISD::ATOMIC_LOAD_MAX:
19914   case ISD::ATOMIC_LOAD_UMIN:
19915   case ISD::ATOMIC_LOAD_UMAX:
19916   case ISD::ATOMIC_LOAD: {
19917     // Delegate to generic TypeLegalization. Situations we can really handle
19918     // should have already been dealt with by AtomicExpandPass.cpp.
19919     break;
19920   }
19921   case ISD::BITCAST: {
19922     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19923     EVT DstVT = N->getValueType(0);
19924     EVT SrcVT = N->getOperand(0)->getValueType(0);
19925
19926     if (SrcVT != MVT::f64 ||
19927         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19928       return;
19929
19930     unsigned NumElts = DstVT.getVectorNumElements();
19931     EVT SVT = DstVT.getVectorElementType();
19932     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19933     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19934                                    MVT::v2f64, N->getOperand(0));
19935     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19936
19937     if (ExperimentalVectorWideningLegalization) {
19938       // If we are legalizing vectors by widening, we already have the desired
19939       // legal vector type, just return it.
19940       Results.push_back(ToVecInt);
19941       return;
19942     }
19943
19944     SmallVector<SDValue, 8> Elts;
19945     for (unsigned i = 0, e = NumElts; i != e; ++i)
19946       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19947                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19948
19949     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19950   }
19951   }
19952 }
19953
19954 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19955   switch ((X86ISD::NodeType)Opcode) {
19956   case X86ISD::FIRST_NUMBER:       break;
19957   case X86ISD::BSF:                return "X86ISD::BSF";
19958   case X86ISD::BSR:                return "X86ISD::BSR";
19959   case X86ISD::SHLD:               return "X86ISD::SHLD";
19960   case X86ISD::SHRD:               return "X86ISD::SHRD";
19961   case X86ISD::FAND:               return "X86ISD::FAND";
19962   case X86ISD::FANDN:              return "X86ISD::FANDN";
19963   case X86ISD::FOR:                return "X86ISD::FOR";
19964   case X86ISD::FXOR:               return "X86ISD::FXOR";
19965   case X86ISD::FILD:               return "X86ISD::FILD";
19966   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19967   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19968   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19969   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19970   case X86ISD::FLD:                return "X86ISD::FLD";
19971   case X86ISD::FST:                return "X86ISD::FST";
19972   case X86ISD::CALL:               return "X86ISD::CALL";
19973   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19974   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19975   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19976   case X86ISD::BT:                 return "X86ISD::BT";
19977   case X86ISD::CMP:                return "X86ISD::CMP";
19978   case X86ISD::COMI:               return "X86ISD::COMI";
19979   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19980   case X86ISD::CMPM:               return "X86ISD::CMPM";
19981   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19982   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19983   case X86ISD::SETCC:              return "X86ISD::SETCC";
19984   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19985   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19986   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19987   case X86ISD::CMOV:               return "X86ISD::CMOV";
19988   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19989   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19990   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19991   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19992   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19993   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19994   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19995   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19996   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19997   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19998   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19999   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20000   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20001   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20002   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20003   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20004   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20005   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20006   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20007   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20008   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20009   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20010   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20011   case X86ISD::HADD:               return "X86ISD::HADD";
20012   case X86ISD::HSUB:               return "X86ISD::HSUB";
20013   case X86ISD::FHADD:              return "X86ISD::FHADD";
20014   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20015   case X86ISD::ABS:                return "X86ISD::ABS";
20016   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20017   case X86ISD::FMAX:               return "X86ISD::FMAX";
20018   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20019   case X86ISD::FMIN:               return "X86ISD::FMIN";
20020   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20021   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20022   case X86ISD::FMINC:              return "X86ISD::FMINC";
20023   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20024   case X86ISD::FRCP:               return "X86ISD::FRCP";
20025   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20026   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20027   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20028   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20029   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20030   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20031   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20032   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20033   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20034   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20035   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20036   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20037   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20038   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20039   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20040   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20041   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20042   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20043   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20044   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20045   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20046   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20047   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20048   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20049   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20050   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20051   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20052   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20053   case X86ISD::VSHL:               return "X86ISD::VSHL";
20054   case X86ISD::VSRL:               return "X86ISD::VSRL";
20055   case X86ISD::VSRA:               return "X86ISD::VSRA";
20056   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20057   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20058   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20059   case X86ISD::CMPP:               return "X86ISD::CMPP";
20060   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20061   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20062   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20063   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20064   case X86ISD::ADD:                return "X86ISD::ADD";
20065   case X86ISD::SUB:                return "X86ISD::SUB";
20066   case X86ISD::ADC:                return "X86ISD::ADC";
20067   case X86ISD::SBB:                return "X86ISD::SBB";
20068   case X86ISD::SMUL:               return "X86ISD::SMUL";
20069   case X86ISD::UMUL:               return "X86ISD::UMUL";
20070   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20071   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20072   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20073   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20074   case X86ISD::INC:                return "X86ISD::INC";
20075   case X86ISD::DEC:                return "X86ISD::DEC";
20076   case X86ISD::OR:                 return "X86ISD::OR";
20077   case X86ISD::XOR:                return "X86ISD::XOR";
20078   case X86ISD::AND:                return "X86ISD::AND";
20079   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20080   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20081   case X86ISD::PTEST:              return "X86ISD::PTEST";
20082   case X86ISD::TESTP:              return "X86ISD::TESTP";
20083   case X86ISD::TESTM:              return "X86ISD::TESTM";
20084   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20085   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20086   case X86ISD::KTEST:              return "X86ISD::KTEST";
20087   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20088   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20089   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20090   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20091   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20092   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20093   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20094   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20095   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20096   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20097   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20098   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20099   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20100   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20101   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20102   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20103   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20104   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20105   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20106   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20107   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20108   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20109   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20110   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20111   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20112   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20113   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20114   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20115   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20116   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20117   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20118   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20119   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20120   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20121   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20122   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20123   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20124   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20125   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20126   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20127   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20128   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20129   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20130   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20131   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20132   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20133   case X86ISD::SAHF:               return "X86ISD::SAHF";
20134   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20135   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20136   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20137   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20138   case X86ISD::VPROT:              return "X86ISD::VPROT";
20139   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20140   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20141   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20142   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20143   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20144   case X86ISD::FMADD:              return "X86ISD::FMADD";
20145   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20146   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20147   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20148   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20149   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20150   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20151   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20152   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20153   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20154   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20155   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20156   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20157   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20158   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20159   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20160   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20161   case X86ISD::XTEST:              return "X86ISD::XTEST";
20162   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20163   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20164   case X86ISD::SELECT:             return "X86ISD::SELECT";
20165   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20166   case X86ISD::RCP28:              return "X86ISD::RCP28";
20167   case X86ISD::EXP2:               return "X86ISD::EXP2";
20168   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20169   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20170   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20171   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20172   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20173   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20174   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20175   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20176   case X86ISD::ADDS:               return "X86ISD::ADDS";
20177   case X86ISD::SUBS:               return "X86ISD::SUBS";
20178   case X86ISD::AVG:                return "X86ISD::AVG";
20179   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20180   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20181   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20182   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20183   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20184   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20185   }
20186   return nullptr;
20187 }
20188
20189 // isLegalAddressingMode - Return true if the addressing mode represented
20190 // by AM is legal for this target, for a load/store of the specified type.
20191 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20192                                               const AddrMode &AM, Type *Ty,
20193                                               unsigned AS) const {
20194   // X86 supports extremely general addressing modes.
20195   CodeModel::Model M = getTargetMachine().getCodeModel();
20196   Reloc::Model R = getTargetMachine().getRelocationModel();
20197
20198   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20199   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20200     return false;
20201
20202   if (AM.BaseGV) {
20203     unsigned GVFlags =
20204       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20205
20206     // If a reference to this global requires an extra load, we can't fold it.
20207     if (isGlobalStubReference(GVFlags))
20208       return false;
20209
20210     // If BaseGV requires a register for the PIC base, we cannot also have a
20211     // BaseReg specified.
20212     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20213       return false;
20214
20215     // If lower 4G is not available, then we must use rip-relative addressing.
20216     if ((M != CodeModel::Small || R != Reloc::Static) &&
20217         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20218       return false;
20219   }
20220
20221   switch (AM.Scale) {
20222   case 0:
20223   case 1:
20224   case 2:
20225   case 4:
20226   case 8:
20227     // These scales always work.
20228     break;
20229   case 3:
20230   case 5:
20231   case 9:
20232     // These scales are formed with basereg+scalereg.  Only accept if there is
20233     // no basereg yet.
20234     if (AM.HasBaseReg)
20235       return false;
20236     break;
20237   default:  // Other stuff never works.
20238     return false;
20239   }
20240
20241   return true;
20242 }
20243
20244 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20245   unsigned Bits = Ty->getScalarSizeInBits();
20246
20247   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20248   // particularly cheaper than those without.
20249   if (Bits == 8)
20250     return false;
20251
20252   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20253   // variable shifts just as cheap as scalar ones.
20254   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20255     return false;
20256
20257   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20258   // fully general vector.
20259   return true;
20260 }
20261
20262 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20263   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20264     return false;
20265   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20266   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20267   return NumBits1 > NumBits2;
20268 }
20269
20270 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20271   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20272     return false;
20273
20274   if (!isTypeLegal(EVT::getEVT(Ty1)))
20275     return false;
20276
20277   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20278
20279   // Assuming the caller doesn't have a zeroext or signext return parameter,
20280   // truncation all the way down to i1 is valid.
20281   return true;
20282 }
20283
20284 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20285   return isInt<32>(Imm);
20286 }
20287
20288 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20289   // Can also use sub to handle negated immediates.
20290   return isInt<32>(Imm);
20291 }
20292
20293 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20294   if (!VT1.isInteger() || !VT2.isInteger())
20295     return false;
20296   unsigned NumBits1 = VT1.getSizeInBits();
20297   unsigned NumBits2 = VT2.getSizeInBits();
20298   return NumBits1 > NumBits2;
20299 }
20300
20301 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20302   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20303   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20304 }
20305
20306 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20307   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20308   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20309 }
20310
20311 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20312   EVT VT1 = Val.getValueType();
20313   if (isZExtFree(VT1, VT2))
20314     return true;
20315
20316   if (Val.getOpcode() != ISD::LOAD)
20317     return false;
20318
20319   if (!VT1.isSimple() || !VT1.isInteger() ||
20320       !VT2.isSimple() || !VT2.isInteger())
20321     return false;
20322
20323   switch (VT1.getSimpleVT().SimpleTy) {
20324   default: break;
20325   case MVT::i8:
20326   case MVT::i16:
20327   case MVT::i32:
20328     // X86 has 8, 16, and 32-bit zero-extending loads.
20329     return true;
20330   }
20331
20332   return false;
20333 }
20334
20335 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20336
20337 bool
20338 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20339   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20340     return false;
20341
20342   VT = VT.getScalarType();
20343
20344   if (!VT.isSimple())
20345     return false;
20346
20347   switch (VT.getSimpleVT().SimpleTy) {
20348   case MVT::f32:
20349   case MVT::f64:
20350     return true;
20351   default:
20352     break;
20353   }
20354
20355   return false;
20356 }
20357
20358 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20359   // i16 instructions are longer (0x66 prefix) and potentially slower.
20360   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20361 }
20362
20363 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20364 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20365 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20366 /// are assumed to be legal.
20367 bool
20368 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20369                                       EVT VT) const {
20370   if (!VT.isSimple())
20371     return false;
20372
20373   // Not for i1 vectors
20374   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20375     return false;
20376
20377   // Very little shuffling can be done for 64-bit vectors right now.
20378   if (VT.getSimpleVT().getSizeInBits() == 64)
20379     return false;
20380
20381   // We only care that the types being shuffled are legal. The lowering can
20382   // handle any possible shuffle mask that results.
20383   return isTypeLegal(VT.getSimpleVT());
20384 }
20385
20386 bool
20387 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20388                                           EVT VT) const {
20389   // Just delegate to the generic legality, clear masks aren't special.
20390   return isShuffleMaskLegal(Mask, VT);
20391 }
20392
20393 //===----------------------------------------------------------------------===//
20394 //                           X86 Scheduler Hooks
20395 //===----------------------------------------------------------------------===//
20396
20397 /// Utility function to emit xbegin specifying the start of an RTM region.
20398 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20399                                      const TargetInstrInfo *TII) {
20400   DebugLoc DL = MI->getDebugLoc();
20401
20402   const BasicBlock *BB = MBB->getBasicBlock();
20403   MachineFunction::iterator I = ++MBB->getIterator();
20404
20405   // For the v = xbegin(), we generate
20406   //
20407   // thisMBB:
20408   //  xbegin sinkMBB
20409   //
20410   // mainMBB:
20411   //  eax = -1
20412   //
20413   // sinkMBB:
20414   //  v = eax
20415
20416   MachineBasicBlock *thisMBB = MBB;
20417   MachineFunction *MF = MBB->getParent();
20418   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20419   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20420   MF->insert(I, mainMBB);
20421   MF->insert(I, sinkMBB);
20422
20423   // Transfer the remainder of BB and its successor edges to sinkMBB.
20424   sinkMBB->splice(sinkMBB->begin(), MBB,
20425                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20426   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20427
20428   // thisMBB:
20429   //  xbegin sinkMBB
20430   //  # fallthrough to mainMBB
20431   //  # abortion to sinkMBB
20432   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20433   thisMBB->addSuccessor(mainMBB);
20434   thisMBB->addSuccessor(sinkMBB);
20435
20436   // mainMBB:
20437   //  EAX = -1
20438   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20439   mainMBB->addSuccessor(sinkMBB);
20440
20441   // sinkMBB:
20442   // EAX is live into the sinkMBB
20443   sinkMBB->addLiveIn(X86::EAX);
20444   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20445           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20446     .addReg(X86::EAX);
20447
20448   MI->eraseFromParent();
20449   return sinkMBB;
20450 }
20451
20452 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20453 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20454 // in the .td file.
20455 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20456                                        const TargetInstrInfo *TII) {
20457   unsigned Opc;
20458   switch (MI->getOpcode()) {
20459   default: llvm_unreachable("illegal opcode!");
20460   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20461   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20462   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20463   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20464   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20465   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20466   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20467   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20468   }
20469
20470   DebugLoc dl = MI->getDebugLoc();
20471   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20472
20473   unsigned NumArgs = MI->getNumOperands();
20474   for (unsigned i = 1; i < NumArgs; ++i) {
20475     MachineOperand &Op = MI->getOperand(i);
20476     if (!(Op.isReg() && Op.isImplicit()))
20477       MIB.addOperand(Op);
20478   }
20479   if (MI->hasOneMemOperand())
20480     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20481
20482   BuildMI(*BB, MI, dl,
20483     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20484     .addReg(X86::XMM0);
20485
20486   MI->eraseFromParent();
20487   return BB;
20488 }
20489
20490 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20491 // defs in an instruction pattern
20492 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20493                                        const TargetInstrInfo *TII) {
20494   unsigned Opc;
20495   switch (MI->getOpcode()) {
20496   default: llvm_unreachable("illegal opcode!");
20497   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20498   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20499   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20500   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20501   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20502   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20503   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20504   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20505   }
20506
20507   DebugLoc dl = MI->getDebugLoc();
20508   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20509
20510   unsigned NumArgs = MI->getNumOperands(); // remove the results
20511   for (unsigned i = 1; i < NumArgs; ++i) {
20512     MachineOperand &Op = MI->getOperand(i);
20513     if (!(Op.isReg() && Op.isImplicit()))
20514       MIB.addOperand(Op);
20515   }
20516   if (MI->hasOneMemOperand())
20517     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20518
20519   BuildMI(*BB, MI, dl,
20520     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20521     .addReg(X86::ECX);
20522
20523   MI->eraseFromParent();
20524   return BB;
20525 }
20526
20527 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20528                                       const X86Subtarget *Subtarget) {
20529   DebugLoc dl = MI->getDebugLoc();
20530   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20531   // Address into RAX/EAX, other two args into ECX, EDX.
20532   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20533   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20534   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20535   for (int i = 0; i < X86::AddrNumOperands; ++i)
20536     MIB.addOperand(MI->getOperand(i));
20537
20538   unsigned ValOps = X86::AddrNumOperands;
20539   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20540     .addReg(MI->getOperand(ValOps).getReg());
20541   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20542     .addReg(MI->getOperand(ValOps+1).getReg());
20543
20544   // The instruction doesn't actually take any operands though.
20545   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20546
20547   MI->eraseFromParent(); // The pseudo is gone now.
20548   return BB;
20549 }
20550
20551 MachineBasicBlock *
20552 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20553                                                  MachineBasicBlock *MBB) const {
20554   // Emit va_arg instruction on X86-64.
20555
20556   // Operands to this pseudo-instruction:
20557   // 0  ) Output        : destination address (reg)
20558   // 1-5) Input         : va_list address (addr, i64mem)
20559   // 6  ) ArgSize       : Size (in bytes) of vararg type
20560   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20561   // 8  ) Align         : Alignment of type
20562   // 9  ) EFLAGS (implicit-def)
20563
20564   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20565   static_assert(X86::AddrNumOperands == 5,
20566                 "VAARG_64 assumes 5 address operands");
20567
20568   unsigned DestReg = MI->getOperand(0).getReg();
20569   MachineOperand &Base = MI->getOperand(1);
20570   MachineOperand &Scale = MI->getOperand(2);
20571   MachineOperand &Index = MI->getOperand(3);
20572   MachineOperand &Disp = MI->getOperand(4);
20573   MachineOperand &Segment = MI->getOperand(5);
20574   unsigned ArgSize = MI->getOperand(6).getImm();
20575   unsigned ArgMode = MI->getOperand(7).getImm();
20576   unsigned Align = MI->getOperand(8).getImm();
20577
20578   // Memory Reference
20579   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20580   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20581   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20582
20583   // Machine Information
20584   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20585   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20586   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20587   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20588   DebugLoc DL = MI->getDebugLoc();
20589
20590   // struct va_list {
20591   //   i32   gp_offset
20592   //   i32   fp_offset
20593   //   i64   overflow_area (address)
20594   //   i64   reg_save_area (address)
20595   // }
20596   // sizeof(va_list) = 24
20597   // alignment(va_list) = 8
20598
20599   unsigned TotalNumIntRegs = 6;
20600   unsigned TotalNumXMMRegs = 8;
20601   bool UseGPOffset = (ArgMode == 1);
20602   bool UseFPOffset = (ArgMode == 2);
20603   unsigned MaxOffset = TotalNumIntRegs * 8 +
20604                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20605
20606   /* Align ArgSize to a multiple of 8 */
20607   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20608   bool NeedsAlign = (Align > 8);
20609
20610   MachineBasicBlock *thisMBB = MBB;
20611   MachineBasicBlock *overflowMBB;
20612   MachineBasicBlock *offsetMBB;
20613   MachineBasicBlock *endMBB;
20614
20615   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20616   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20617   unsigned OffsetReg = 0;
20618
20619   if (!UseGPOffset && !UseFPOffset) {
20620     // If we only pull from the overflow region, we don't create a branch.
20621     // We don't need to alter control flow.
20622     OffsetDestReg = 0; // unused
20623     OverflowDestReg = DestReg;
20624
20625     offsetMBB = nullptr;
20626     overflowMBB = thisMBB;
20627     endMBB = thisMBB;
20628   } else {
20629     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20630     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20631     // If not, pull from overflow_area. (branch to overflowMBB)
20632     //
20633     //       thisMBB
20634     //         |     .
20635     //         |        .
20636     //     offsetMBB   overflowMBB
20637     //         |        .
20638     //         |     .
20639     //        endMBB
20640
20641     // Registers for the PHI in endMBB
20642     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20643     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20644
20645     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20646     MachineFunction *MF = MBB->getParent();
20647     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20648     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20649     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20650
20651     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20652
20653     // Insert the new basic blocks
20654     MF->insert(MBBIter, offsetMBB);
20655     MF->insert(MBBIter, overflowMBB);
20656     MF->insert(MBBIter, endMBB);
20657
20658     // Transfer the remainder of MBB and its successor edges to endMBB.
20659     endMBB->splice(endMBB->begin(), thisMBB,
20660                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20661     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20662
20663     // Make offsetMBB and overflowMBB successors of thisMBB
20664     thisMBB->addSuccessor(offsetMBB);
20665     thisMBB->addSuccessor(overflowMBB);
20666
20667     // endMBB is a successor of both offsetMBB and overflowMBB
20668     offsetMBB->addSuccessor(endMBB);
20669     overflowMBB->addSuccessor(endMBB);
20670
20671     // Load the offset value into a register
20672     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20673     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20674       .addOperand(Base)
20675       .addOperand(Scale)
20676       .addOperand(Index)
20677       .addDisp(Disp, UseFPOffset ? 4 : 0)
20678       .addOperand(Segment)
20679       .setMemRefs(MMOBegin, MMOEnd);
20680
20681     // Check if there is enough room left to pull this argument.
20682     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20683       .addReg(OffsetReg)
20684       .addImm(MaxOffset + 8 - ArgSizeA8);
20685
20686     // Branch to "overflowMBB" if offset >= max
20687     // Fall through to "offsetMBB" otherwise
20688     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20689       .addMBB(overflowMBB);
20690   }
20691
20692   // In offsetMBB, emit code to use the reg_save_area.
20693   if (offsetMBB) {
20694     assert(OffsetReg != 0);
20695
20696     // Read the reg_save_area address.
20697     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20698     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20699       .addOperand(Base)
20700       .addOperand(Scale)
20701       .addOperand(Index)
20702       .addDisp(Disp, 16)
20703       .addOperand(Segment)
20704       .setMemRefs(MMOBegin, MMOEnd);
20705
20706     // Zero-extend the offset
20707     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20708       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20709         .addImm(0)
20710         .addReg(OffsetReg)
20711         .addImm(X86::sub_32bit);
20712
20713     // Add the offset to the reg_save_area to get the final address.
20714     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20715       .addReg(OffsetReg64)
20716       .addReg(RegSaveReg);
20717
20718     // Compute the offset for the next argument
20719     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20720     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20721       .addReg(OffsetReg)
20722       .addImm(UseFPOffset ? 16 : 8);
20723
20724     // Store it back into the va_list.
20725     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20726       .addOperand(Base)
20727       .addOperand(Scale)
20728       .addOperand(Index)
20729       .addDisp(Disp, UseFPOffset ? 4 : 0)
20730       .addOperand(Segment)
20731       .addReg(NextOffsetReg)
20732       .setMemRefs(MMOBegin, MMOEnd);
20733
20734     // Jump to endMBB
20735     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20736       .addMBB(endMBB);
20737   }
20738
20739   //
20740   // Emit code to use overflow area
20741   //
20742
20743   // Load the overflow_area address into a register.
20744   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20745   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20746     .addOperand(Base)
20747     .addOperand(Scale)
20748     .addOperand(Index)
20749     .addDisp(Disp, 8)
20750     .addOperand(Segment)
20751     .setMemRefs(MMOBegin, MMOEnd);
20752
20753   // If we need to align it, do so. Otherwise, just copy the address
20754   // to OverflowDestReg.
20755   if (NeedsAlign) {
20756     // Align the overflow address
20757     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20758     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20759
20760     // aligned_addr = (addr + (align-1)) & ~(align-1)
20761     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20762       .addReg(OverflowAddrReg)
20763       .addImm(Align-1);
20764
20765     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20766       .addReg(TmpReg)
20767       .addImm(~(uint64_t)(Align-1));
20768   } else {
20769     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20770       .addReg(OverflowAddrReg);
20771   }
20772
20773   // Compute the next overflow address after this argument.
20774   // (the overflow address should be kept 8-byte aligned)
20775   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20776   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20777     .addReg(OverflowDestReg)
20778     .addImm(ArgSizeA8);
20779
20780   // Store the new overflow address.
20781   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20782     .addOperand(Base)
20783     .addOperand(Scale)
20784     .addOperand(Index)
20785     .addDisp(Disp, 8)
20786     .addOperand(Segment)
20787     .addReg(NextAddrReg)
20788     .setMemRefs(MMOBegin, MMOEnd);
20789
20790   // If we branched, emit the PHI to the front of endMBB.
20791   if (offsetMBB) {
20792     BuildMI(*endMBB, endMBB->begin(), DL,
20793             TII->get(X86::PHI), DestReg)
20794       .addReg(OffsetDestReg).addMBB(offsetMBB)
20795       .addReg(OverflowDestReg).addMBB(overflowMBB);
20796   }
20797
20798   // Erase the pseudo instruction
20799   MI->eraseFromParent();
20800
20801   return endMBB;
20802 }
20803
20804 MachineBasicBlock *
20805 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20806                                                  MachineInstr *MI,
20807                                                  MachineBasicBlock *MBB) const {
20808   // Emit code to save XMM registers to the stack. The ABI says that the
20809   // number of registers to save is given in %al, so it's theoretically
20810   // possible to do an indirect jump trick to avoid saving all of them,
20811   // however this code takes a simpler approach and just executes all
20812   // of the stores if %al is non-zero. It's less code, and it's probably
20813   // easier on the hardware branch predictor, and stores aren't all that
20814   // expensive anyway.
20815
20816   // Create the new basic blocks. One block contains all the XMM stores,
20817   // and one block is the final destination regardless of whether any
20818   // stores were performed.
20819   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20820   MachineFunction *F = MBB->getParent();
20821   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20822   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20823   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20824   F->insert(MBBIter, XMMSaveMBB);
20825   F->insert(MBBIter, EndMBB);
20826
20827   // Transfer the remainder of MBB and its successor edges to EndMBB.
20828   EndMBB->splice(EndMBB->begin(), MBB,
20829                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20830   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20831
20832   // The original block will now fall through to the XMM save block.
20833   MBB->addSuccessor(XMMSaveMBB);
20834   // The XMMSaveMBB will fall through to the end block.
20835   XMMSaveMBB->addSuccessor(EndMBB);
20836
20837   // Now add the instructions.
20838   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20839   DebugLoc DL = MI->getDebugLoc();
20840
20841   unsigned CountReg = MI->getOperand(0).getReg();
20842   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20843   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20844
20845   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20846     // If %al is 0, branch around the XMM save block.
20847     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20848     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20849     MBB->addSuccessor(EndMBB);
20850   }
20851
20852   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20853   // that was just emitted, but clearly shouldn't be "saved".
20854   assert((MI->getNumOperands() <= 3 ||
20855           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20856           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20857          && "Expected last argument to be EFLAGS");
20858   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20859   // In the XMM save block, save all the XMM argument registers.
20860   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20861     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20862     MachineMemOperand *MMO = F->getMachineMemOperand(
20863         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20864         MachineMemOperand::MOStore,
20865         /*Size=*/16, /*Align=*/16);
20866     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20867       .addFrameIndex(RegSaveFrameIndex)
20868       .addImm(/*Scale=*/1)
20869       .addReg(/*IndexReg=*/0)
20870       .addImm(/*Disp=*/Offset)
20871       .addReg(/*Segment=*/0)
20872       .addReg(MI->getOperand(i).getReg())
20873       .addMemOperand(MMO);
20874   }
20875
20876   MI->eraseFromParent();   // The pseudo instruction is gone now.
20877
20878   return EndMBB;
20879 }
20880
20881 // The EFLAGS operand of SelectItr might be missing a kill marker
20882 // because there were multiple uses of EFLAGS, and ISel didn't know
20883 // which to mark. Figure out whether SelectItr should have had a
20884 // kill marker, and set it if it should. Returns the correct kill
20885 // marker value.
20886 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20887                                      MachineBasicBlock* BB,
20888                                      const TargetRegisterInfo* TRI) {
20889   // Scan forward through BB for a use/def of EFLAGS.
20890   MachineBasicBlock::iterator miI(std::next(SelectItr));
20891   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20892     const MachineInstr& mi = *miI;
20893     if (mi.readsRegister(X86::EFLAGS))
20894       return false;
20895     if (mi.definesRegister(X86::EFLAGS))
20896       break; // Should have kill-flag - update below.
20897   }
20898
20899   // If we hit the end of the block, check whether EFLAGS is live into a
20900   // successor.
20901   if (miI == BB->end()) {
20902     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20903                                           sEnd = BB->succ_end();
20904          sItr != sEnd; ++sItr) {
20905       MachineBasicBlock* succ = *sItr;
20906       if (succ->isLiveIn(X86::EFLAGS))
20907         return false;
20908     }
20909   }
20910
20911   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20912   // out. SelectMI should have a kill flag on EFLAGS.
20913   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20914   return true;
20915 }
20916
20917 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20918 // together with other CMOV pseudo-opcodes into a single basic-block with
20919 // conditional jump around it.
20920 static bool isCMOVPseudo(MachineInstr *MI) {
20921   switch (MI->getOpcode()) {
20922   case X86::CMOV_FR32:
20923   case X86::CMOV_FR64:
20924   case X86::CMOV_GR8:
20925   case X86::CMOV_GR16:
20926   case X86::CMOV_GR32:
20927   case X86::CMOV_RFP32:
20928   case X86::CMOV_RFP64:
20929   case X86::CMOV_RFP80:
20930   case X86::CMOV_V2F64:
20931   case X86::CMOV_V2I64:
20932   case X86::CMOV_V4F32:
20933   case X86::CMOV_V4F64:
20934   case X86::CMOV_V4I64:
20935   case X86::CMOV_V16F32:
20936   case X86::CMOV_V8F32:
20937   case X86::CMOV_V8F64:
20938   case X86::CMOV_V8I64:
20939   case X86::CMOV_V8I1:
20940   case X86::CMOV_V16I1:
20941   case X86::CMOV_V32I1:
20942   case X86::CMOV_V64I1:
20943     return true;
20944
20945   default:
20946     return false;
20947   }
20948 }
20949
20950 MachineBasicBlock *
20951 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20952                                      MachineBasicBlock *BB) const {
20953   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20954   DebugLoc DL = MI->getDebugLoc();
20955
20956   // To "insert" a SELECT_CC instruction, we actually have to insert the
20957   // diamond control-flow pattern.  The incoming instruction knows the
20958   // destination vreg to set, the condition code register to branch on, the
20959   // true/false values to select between, and a branch opcode to use.
20960   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20961   MachineFunction::iterator It = ++BB->getIterator();
20962
20963   //  thisMBB:
20964   //  ...
20965   //   TrueVal = ...
20966   //   cmpTY ccX, r1, r2
20967   //   bCC copy1MBB
20968   //   fallthrough --> copy0MBB
20969   MachineBasicBlock *thisMBB = BB;
20970   MachineFunction *F = BB->getParent();
20971
20972   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20973   // as described above, by inserting a BB, and then making a PHI at the join
20974   // point to select the true and false operands of the CMOV in the PHI.
20975   //
20976   // The code also handles two different cases of multiple CMOV opcodes
20977   // in a row.
20978   //
20979   // Case 1:
20980   // In this case, there are multiple CMOVs in a row, all which are based on
20981   // the same condition setting (or the exact opposite condition setting).
20982   // In this case we can lower all the CMOVs using a single inserted BB, and
20983   // then make a number of PHIs at the join point to model the CMOVs. The only
20984   // trickiness here, is that in a case like:
20985   //
20986   // t2 = CMOV cond1 t1, f1
20987   // t3 = CMOV cond1 t2, f2
20988   //
20989   // when rewriting this into PHIs, we have to perform some renaming on the
20990   // temps since you cannot have a PHI operand refer to a PHI result earlier
20991   // in the same block.  The "simple" but wrong lowering would be:
20992   //
20993   // t2 = PHI t1(BB1), f1(BB2)
20994   // t3 = PHI t2(BB1), f2(BB2)
20995   //
20996   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20997   // renaming is to note that on the path through BB1, t2 is really just a
20998   // copy of t1, and do that renaming, properly generating:
20999   //
21000   // t2 = PHI t1(BB1), f1(BB2)
21001   // t3 = PHI t1(BB1), f2(BB2)
21002   //
21003   // Case 2, we lower cascaded CMOVs such as
21004   //
21005   //   (CMOV (CMOV F, T, cc1), T, cc2)
21006   //
21007   // to two successives branches.  For that, we look for another CMOV as the
21008   // following instruction.
21009   //
21010   // Without this, we would add a PHI between the two jumps, which ends up
21011   // creating a few copies all around. For instance, for
21012   //
21013   //    (sitofp (zext (fcmp une)))
21014   //
21015   // we would generate:
21016   //
21017   //         ucomiss %xmm1, %xmm0
21018   //         movss  <1.0f>, %xmm0
21019   //         movaps  %xmm0, %xmm1
21020   //         jne     .LBB5_2
21021   //         xorps   %xmm1, %xmm1
21022   // .LBB5_2:
21023   //         jp      .LBB5_4
21024   //         movaps  %xmm1, %xmm0
21025   // .LBB5_4:
21026   //         retq
21027   //
21028   // because this custom-inserter would have generated:
21029   //
21030   //   A
21031   //   | \
21032   //   |  B
21033   //   | /
21034   //   C
21035   //   | \
21036   //   |  D
21037   //   | /
21038   //   E
21039   //
21040   // A: X = ...; Y = ...
21041   // B: empty
21042   // C: Z = PHI [X, A], [Y, B]
21043   // D: empty
21044   // E: PHI [X, C], [Z, D]
21045   //
21046   // If we lower both CMOVs in a single step, we can instead generate:
21047   //
21048   //   A
21049   //   | \
21050   //   |  C
21051   //   | /|
21052   //   |/ |
21053   //   |  |
21054   //   |  D
21055   //   | /
21056   //   E
21057   //
21058   // A: X = ...; Y = ...
21059   // D: empty
21060   // E: PHI [X, A], [X, C], [Y, D]
21061   //
21062   // Which, in our sitofp/fcmp example, gives us something like:
21063   //
21064   //         ucomiss %xmm1, %xmm0
21065   //         movss  <1.0f>, %xmm0
21066   //         jne     .LBB5_4
21067   //         jp      .LBB5_4
21068   //         xorps   %xmm0, %xmm0
21069   // .LBB5_4:
21070   //         retq
21071   //
21072   MachineInstr *CascadedCMOV = nullptr;
21073   MachineInstr *LastCMOV = MI;
21074   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21075   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21076   MachineBasicBlock::iterator NextMIIt =
21077       std::next(MachineBasicBlock::iterator(MI));
21078
21079   // Check for case 1, where there are multiple CMOVs with the same condition
21080   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21081   // number of jumps the most.
21082
21083   if (isCMOVPseudo(MI)) {
21084     // See if we have a string of CMOVS with the same condition.
21085     while (NextMIIt != BB->end() &&
21086            isCMOVPseudo(NextMIIt) &&
21087            (NextMIIt->getOperand(3).getImm() == CC ||
21088             NextMIIt->getOperand(3).getImm() == OppCC)) {
21089       LastCMOV = &*NextMIIt;
21090       ++NextMIIt;
21091     }
21092   }
21093
21094   // This checks for case 2, but only do this if we didn't already find
21095   // case 1, as indicated by LastCMOV == MI.
21096   if (LastCMOV == MI &&
21097       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21098       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21099       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21100     CascadedCMOV = &*NextMIIt;
21101   }
21102
21103   MachineBasicBlock *jcc1MBB = nullptr;
21104
21105   // If we have a cascaded CMOV, we lower it to two successive branches to
21106   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21107   if (CascadedCMOV) {
21108     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21109     F->insert(It, jcc1MBB);
21110     jcc1MBB->addLiveIn(X86::EFLAGS);
21111   }
21112
21113   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21114   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21115   F->insert(It, copy0MBB);
21116   F->insert(It, sinkMBB);
21117
21118   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21119   // live into the sink and copy blocks.
21120   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21121
21122   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21123   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21124       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21125     copy0MBB->addLiveIn(X86::EFLAGS);
21126     sinkMBB->addLiveIn(X86::EFLAGS);
21127   }
21128
21129   // Transfer the remainder of BB and its successor edges to sinkMBB.
21130   sinkMBB->splice(sinkMBB->begin(), BB,
21131                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21132   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21133
21134   // Add the true and fallthrough blocks as its successors.
21135   if (CascadedCMOV) {
21136     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21137     BB->addSuccessor(jcc1MBB);
21138
21139     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21140     // jump to the sinkMBB.
21141     jcc1MBB->addSuccessor(copy0MBB);
21142     jcc1MBB->addSuccessor(sinkMBB);
21143   } else {
21144     BB->addSuccessor(copy0MBB);
21145   }
21146
21147   // The true block target of the first (or only) branch is always sinkMBB.
21148   BB->addSuccessor(sinkMBB);
21149
21150   // Create the conditional branch instruction.
21151   unsigned Opc = X86::GetCondBranchFromCond(CC);
21152   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21153
21154   if (CascadedCMOV) {
21155     unsigned Opc2 = X86::GetCondBranchFromCond(
21156         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21157     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21158   }
21159
21160   //  copy0MBB:
21161   //   %FalseValue = ...
21162   //   # fallthrough to sinkMBB
21163   copy0MBB->addSuccessor(sinkMBB);
21164
21165   //  sinkMBB:
21166   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21167   //  ...
21168   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21169   MachineBasicBlock::iterator MIItEnd =
21170     std::next(MachineBasicBlock::iterator(LastCMOV));
21171   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21172   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21173   MachineInstrBuilder MIB;
21174
21175   // As we are creating the PHIs, we have to be careful if there is more than
21176   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21177   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21178   // That also means that PHI construction must work forward from earlier to
21179   // later, and that the code must maintain a mapping from earlier PHI's
21180   // destination registers, and the registers that went into the PHI.
21181
21182   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21183     unsigned DestReg = MIIt->getOperand(0).getReg();
21184     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21185     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21186
21187     // If this CMOV we are generating is the opposite condition from
21188     // the jump we generated, then we have to swap the operands for the
21189     // PHI that is going to be generated.
21190     if (MIIt->getOperand(3).getImm() == OppCC)
21191         std::swap(Op1Reg, Op2Reg);
21192
21193     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21194       Op1Reg = RegRewriteTable[Op1Reg].first;
21195
21196     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21197       Op2Reg = RegRewriteTable[Op2Reg].second;
21198
21199     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21200                   TII->get(X86::PHI), DestReg)
21201           .addReg(Op1Reg).addMBB(copy0MBB)
21202           .addReg(Op2Reg).addMBB(thisMBB);
21203
21204     // Add this PHI to the rewrite table.
21205     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21206   }
21207
21208   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21209   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21210   if (CascadedCMOV) {
21211     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21212     // Copy the PHI result to the register defined by the second CMOV.
21213     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21214             DL, TII->get(TargetOpcode::COPY),
21215             CascadedCMOV->getOperand(0).getReg())
21216         .addReg(MI->getOperand(0).getReg());
21217     CascadedCMOV->eraseFromParent();
21218   }
21219
21220   // Now remove the CMOV(s).
21221   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21222     (MIIt++)->eraseFromParent();
21223
21224   return sinkMBB;
21225 }
21226
21227 MachineBasicBlock *
21228 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21229                                        MachineBasicBlock *BB) const {
21230   // Combine the following atomic floating-point modification pattern:
21231   //   a.store(reg OP a.load(acquire), release)
21232   // Transform them into:
21233   //   OPss (%gpr), %xmm
21234   //   movss %xmm, (%gpr)
21235   // Or sd equivalent for 64-bit operations.
21236   unsigned MOp, FOp;
21237   switch (MI->getOpcode()) {
21238   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21239   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21240   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21241   }
21242   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21243   DebugLoc DL = MI->getDebugLoc();
21244   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21245   MachineOperand MSrc = MI->getOperand(0);
21246   unsigned VSrc = MI->getOperand(5).getReg();
21247   const MachineOperand &Disp = MI->getOperand(3);
21248   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21249   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21250   if (hasDisp && MSrc.isReg())
21251     MSrc.setIsKill(false);
21252   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21253                                 .addOperand(/*Base=*/MSrc)
21254                                 .addImm(/*Scale=*/1)
21255                                 .addReg(/*Index=*/0)
21256                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21257                                 .addReg(0);
21258   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21259                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21260                           .addReg(VSrc)
21261                           .addOperand(/*Base=*/MSrc)
21262                           .addImm(/*Scale=*/1)
21263                           .addReg(/*Index=*/0)
21264                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21265                           .addReg(/*Segment=*/0);
21266   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21267   MI->eraseFromParent(); // The pseudo instruction is gone now.
21268   return BB;
21269 }
21270
21271 MachineBasicBlock *
21272 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21273                                         MachineBasicBlock *BB) const {
21274   MachineFunction *MF = BB->getParent();
21275   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21276   DebugLoc DL = MI->getDebugLoc();
21277   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21278
21279   assert(MF->shouldSplitStack());
21280
21281   const bool Is64Bit = Subtarget->is64Bit();
21282   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21283
21284   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21285   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21286
21287   // BB:
21288   //  ... [Till the alloca]
21289   // If stacklet is not large enough, jump to mallocMBB
21290   //
21291   // bumpMBB:
21292   //  Allocate by subtracting from RSP
21293   //  Jump to continueMBB
21294   //
21295   // mallocMBB:
21296   //  Allocate by call to runtime
21297   //
21298   // continueMBB:
21299   //  ...
21300   //  [rest of original BB]
21301   //
21302
21303   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21304   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21305   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21306
21307   MachineRegisterInfo &MRI = MF->getRegInfo();
21308   const TargetRegisterClass *AddrRegClass =
21309       getRegClassFor(getPointerTy(MF->getDataLayout()));
21310
21311   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21312     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21313     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21314     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21315     sizeVReg = MI->getOperand(1).getReg(),
21316     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21317
21318   MachineFunction::iterator MBBIter = ++BB->getIterator();
21319
21320   MF->insert(MBBIter, bumpMBB);
21321   MF->insert(MBBIter, mallocMBB);
21322   MF->insert(MBBIter, continueMBB);
21323
21324   continueMBB->splice(continueMBB->begin(), BB,
21325                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21326   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21327
21328   // Add code to the main basic block to check if the stack limit has been hit,
21329   // and if so, jump to mallocMBB otherwise to bumpMBB.
21330   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21331   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21332     .addReg(tmpSPVReg).addReg(sizeVReg);
21333   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21334     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21335     .addReg(SPLimitVReg);
21336   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21337
21338   // bumpMBB simply decreases the stack pointer, since we know the current
21339   // stacklet has enough space.
21340   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21341     .addReg(SPLimitVReg);
21342   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21343     .addReg(SPLimitVReg);
21344   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21345
21346   // Calls into a routine in libgcc to allocate more space from the heap.
21347   const uint32_t *RegMask =
21348       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21349   if (IsLP64) {
21350     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21351       .addReg(sizeVReg);
21352     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21353       .addExternalSymbol("__morestack_allocate_stack_space")
21354       .addRegMask(RegMask)
21355       .addReg(X86::RDI, RegState::Implicit)
21356       .addReg(X86::RAX, RegState::ImplicitDefine);
21357   } else if (Is64Bit) {
21358     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21359       .addReg(sizeVReg);
21360     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21361       .addExternalSymbol("__morestack_allocate_stack_space")
21362       .addRegMask(RegMask)
21363       .addReg(X86::EDI, RegState::Implicit)
21364       .addReg(X86::EAX, RegState::ImplicitDefine);
21365   } else {
21366     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21367       .addImm(12);
21368     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21369     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21370       .addExternalSymbol("__morestack_allocate_stack_space")
21371       .addRegMask(RegMask)
21372       .addReg(X86::EAX, RegState::ImplicitDefine);
21373   }
21374
21375   if (!Is64Bit)
21376     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21377       .addImm(16);
21378
21379   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21380     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21381   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21382
21383   // Set up the CFG correctly.
21384   BB->addSuccessor(bumpMBB);
21385   BB->addSuccessor(mallocMBB);
21386   mallocMBB->addSuccessor(continueMBB);
21387   bumpMBB->addSuccessor(continueMBB);
21388
21389   // Take care of the PHI nodes.
21390   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21391           MI->getOperand(0).getReg())
21392     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21393     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21394
21395   // Delete the original pseudo instruction.
21396   MI->eraseFromParent();
21397
21398   // And we're done.
21399   return continueMBB;
21400 }
21401
21402 MachineBasicBlock *
21403 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21404                                         MachineBasicBlock *BB) const {
21405   assert(!Subtarget->isTargetMachO());
21406   DebugLoc DL = MI->getDebugLoc();
21407   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
21408       *BB->getParent(), *BB, MI, DL, false);
21409   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
21410   MI->eraseFromParent(); // The pseudo instruction is gone now.
21411   return ResumeBB;
21412 }
21413
21414 MachineBasicBlock *
21415 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
21416                                        MachineBasicBlock *BB) const {
21417   MachineFunction *MF = BB->getParent();
21418   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21419   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
21420   DebugLoc DL = MI->getDebugLoc();
21421
21422   assert(!isAsynchronousEHPersonality(
21423              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
21424          "SEH does not use catchret!");
21425
21426   // Only 32-bit EH needs to worry about manually restoring stack pointers.
21427   if (!Subtarget->is32Bit())
21428     return BB;
21429
21430   // C++ EH creates a new target block to hold the restore code, and wires up
21431   // the new block to the return destination with a normal JMP_4.
21432   MachineBasicBlock *RestoreMBB =
21433       MF->CreateMachineBasicBlock(BB->getBasicBlock());
21434   assert(BB->succ_size() == 1);
21435   MF->insert(std::next(BB->getIterator()), RestoreMBB);
21436   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
21437   BB->addSuccessor(RestoreMBB);
21438   MI->getOperand(0).setMBB(RestoreMBB);
21439
21440   auto RestoreMBBI = RestoreMBB->begin();
21441   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
21442   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21443   return BB;
21444 }
21445
21446 MachineBasicBlock *
21447 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
21448                                        MachineBasicBlock *BB) const {
21449   MachineFunction *MF = BB->getParent();
21450   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
21451   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
21452   // Only 32-bit SEH requires special handling for catchpad.
21453   if (IsSEH && Subtarget->is32Bit()) {
21454     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21455     DebugLoc DL = MI->getDebugLoc();
21456     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
21457   }
21458   MI->eraseFromParent();
21459   return BB;
21460 }
21461
21462 MachineBasicBlock *
21463 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21464                                       MachineBasicBlock *BB) const {
21465   // This is pretty easy.  We're taking the value that we received from
21466   // our load from the relocation, sticking it in either RDI (x86-64)
21467   // or EAX and doing an indirect call.  The return value will then
21468   // be in the normal return register.
21469   MachineFunction *F = BB->getParent();
21470   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21471   DebugLoc DL = MI->getDebugLoc();
21472
21473   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21474   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21475
21476   // Get a register mask for the lowered call.
21477   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21478   // proper register mask.
21479   const uint32_t *RegMask =
21480       Subtarget->is64Bit() ?
21481       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
21482       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21483   if (Subtarget->is64Bit()) {
21484     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21485                                       TII->get(X86::MOV64rm), X86::RDI)
21486     .addReg(X86::RIP)
21487     .addImm(0).addReg(0)
21488     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21489                       MI->getOperand(3).getTargetFlags())
21490     .addReg(0);
21491     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21492     addDirectMem(MIB, X86::RDI);
21493     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21494   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21495     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21496                                       TII->get(X86::MOV32rm), X86::EAX)
21497     .addReg(0)
21498     .addImm(0).addReg(0)
21499     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21500                       MI->getOperand(3).getTargetFlags())
21501     .addReg(0);
21502     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21503     addDirectMem(MIB, X86::EAX);
21504     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21505   } else {
21506     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21507                                       TII->get(X86::MOV32rm), X86::EAX)
21508     .addReg(TII->getGlobalBaseReg(F))
21509     .addImm(0).addReg(0)
21510     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21511                       MI->getOperand(3).getTargetFlags())
21512     .addReg(0);
21513     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21514     addDirectMem(MIB, X86::EAX);
21515     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21516   }
21517
21518   MI->eraseFromParent(); // The pseudo instruction is gone now.
21519   return BB;
21520 }
21521
21522 MachineBasicBlock *
21523 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21524                                     MachineBasicBlock *MBB) const {
21525   DebugLoc DL = MI->getDebugLoc();
21526   MachineFunction *MF = MBB->getParent();
21527   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21528   MachineRegisterInfo &MRI = MF->getRegInfo();
21529
21530   const BasicBlock *BB = MBB->getBasicBlock();
21531   MachineFunction::iterator I = ++MBB->getIterator();
21532
21533   // Memory Reference
21534   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21535   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21536
21537   unsigned DstReg;
21538   unsigned MemOpndSlot = 0;
21539
21540   unsigned CurOp = 0;
21541
21542   DstReg = MI->getOperand(CurOp++).getReg();
21543   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21544   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21545   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21546   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21547
21548   MemOpndSlot = CurOp;
21549
21550   MVT PVT = getPointerTy(MF->getDataLayout());
21551   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21552          "Invalid Pointer Size!");
21553
21554   // For v = setjmp(buf), we generate
21555   //
21556   // thisMBB:
21557   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21558   //  SjLjSetup restoreMBB
21559   //
21560   // mainMBB:
21561   //  v_main = 0
21562   //
21563   // sinkMBB:
21564   //  v = phi(main, restore)
21565   //
21566   // restoreMBB:
21567   //  if base pointer being used, load it from frame
21568   //  v_restore = 1
21569
21570   MachineBasicBlock *thisMBB = MBB;
21571   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21572   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21573   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21574   MF->insert(I, mainMBB);
21575   MF->insert(I, sinkMBB);
21576   MF->push_back(restoreMBB);
21577   restoreMBB->setHasAddressTaken();
21578
21579   MachineInstrBuilder MIB;
21580
21581   // Transfer the remainder of BB and its successor edges to sinkMBB.
21582   sinkMBB->splice(sinkMBB->begin(), MBB,
21583                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21584   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21585
21586   // thisMBB:
21587   unsigned PtrStoreOpc = 0;
21588   unsigned LabelReg = 0;
21589   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21590   Reloc::Model RM = MF->getTarget().getRelocationModel();
21591   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21592                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21593
21594   // Prepare IP either in reg or imm.
21595   if (!UseImmLabel) {
21596     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21597     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21598     LabelReg = MRI.createVirtualRegister(PtrRC);
21599     if (Subtarget->is64Bit()) {
21600       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21601               .addReg(X86::RIP)
21602               .addImm(0)
21603               .addReg(0)
21604               .addMBB(restoreMBB)
21605               .addReg(0);
21606     } else {
21607       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21608       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21609               .addReg(XII->getGlobalBaseReg(MF))
21610               .addImm(0)
21611               .addReg(0)
21612               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21613               .addReg(0);
21614     }
21615   } else
21616     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21617   // Store IP
21618   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21619   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21620     if (i == X86::AddrDisp)
21621       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21622     else
21623       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21624   }
21625   if (!UseImmLabel)
21626     MIB.addReg(LabelReg);
21627   else
21628     MIB.addMBB(restoreMBB);
21629   MIB.setMemRefs(MMOBegin, MMOEnd);
21630   // Setup
21631   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21632           .addMBB(restoreMBB);
21633
21634   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21635   MIB.addRegMask(RegInfo->getNoPreservedMask());
21636   thisMBB->addSuccessor(mainMBB);
21637   thisMBB->addSuccessor(restoreMBB);
21638
21639   // mainMBB:
21640   //  EAX = 0
21641   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21642   mainMBB->addSuccessor(sinkMBB);
21643
21644   // sinkMBB:
21645   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21646           TII->get(X86::PHI), DstReg)
21647     .addReg(mainDstReg).addMBB(mainMBB)
21648     .addReg(restoreDstReg).addMBB(restoreMBB);
21649
21650   // restoreMBB:
21651   if (RegInfo->hasBasePointer(*MF)) {
21652     const bool Uses64BitFramePtr =
21653         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21654     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21655     X86FI->setRestoreBasePointer(MF);
21656     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21657     unsigned BasePtr = RegInfo->getBaseRegister();
21658     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21659     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21660                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21661       .setMIFlag(MachineInstr::FrameSetup);
21662   }
21663   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21664   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21665   restoreMBB->addSuccessor(sinkMBB);
21666
21667   MI->eraseFromParent();
21668   return sinkMBB;
21669 }
21670
21671 MachineBasicBlock *
21672 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21673                                      MachineBasicBlock *MBB) const {
21674   DebugLoc DL = MI->getDebugLoc();
21675   MachineFunction *MF = MBB->getParent();
21676   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21677   MachineRegisterInfo &MRI = MF->getRegInfo();
21678
21679   // Memory Reference
21680   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21681   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21682
21683   MVT PVT = getPointerTy(MF->getDataLayout());
21684   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21685          "Invalid Pointer Size!");
21686
21687   const TargetRegisterClass *RC =
21688     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21689   unsigned Tmp = MRI.createVirtualRegister(RC);
21690   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21691   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21692   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21693   unsigned SP = RegInfo->getStackRegister();
21694
21695   MachineInstrBuilder MIB;
21696
21697   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21698   const int64_t SPOffset = 2 * PVT.getStoreSize();
21699
21700   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21701   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21702
21703   // Reload FP
21704   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21705   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21706     MIB.addOperand(MI->getOperand(i));
21707   MIB.setMemRefs(MMOBegin, MMOEnd);
21708   // Reload IP
21709   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21710   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21711     if (i == X86::AddrDisp)
21712       MIB.addDisp(MI->getOperand(i), LabelOffset);
21713     else
21714       MIB.addOperand(MI->getOperand(i));
21715   }
21716   MIB.setMemRefs(MMOBegin, MMOEnd);
21717   // Reload SP
21718   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21719   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21720     if (i == X86::AddrDisp)
21721       MIB.addDisp(MI->getOperand(i), SPOffset);
21722     else
21723       MIB.addOperand(MI->getOperand(i));
21724   }
21725   MIB.setMemRefs(MMOBegin, MMOEnd);
21726   // Jump
21727   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21728
21729   MI->eraseFromParent();
21730   return MBB;
21731 }
21732
21733 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21734 // accumulator loops. Writing back to the accumulator allows the coalescer
21735 // to remove extra copies in the loop.
21736 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21737 MachineBasicBlock *
21738 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21739                                  MachineBasicBlock *MBB) const {
21740   MachineOperand &AddendOp = MI->getOperand(3);
21741
21742   // Bail out early if the addend isn't a register - we can't switch these.
21743   if (!AddendOp.isReg())
21744     return MBB;
21745
21746   MachineFunction &MF = *MBB->getParent();
21747   MachineRegisterInfo &MRI = MF.getRegInfo();
21748
21749   // Check whether the addend is defined by a PHI:
21750   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21751   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21752   if (!AddendDef.isPHI())
21753     return MBB;
21754
21755   // Look for the following pattern:
21756   // loop:
21757   //   %addend = phi [%entry, 0], [%loop, %result]
21758   //   ...
21759   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21760
21761   // Replace with:
21762   //   loop:
21763   //   %addend = phi [%entry, 0], [%loop, %result]
21764   //   ...
21765   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21766
21767   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21768     assert(AddendDef.getOperand(i).isReg());
21769     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21770     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21771     if (&PHISrcInst == MI) {
21772       // Found a matching instruction.
21773       unsigned NewFMAOpc = 0;
21774       switch (MI->getOpcode()) {
21775         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21776         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21777         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21778         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21779         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21780         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21781         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21782         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21783         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21784         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21785         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21786         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21787         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21788         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21789         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21790         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21791         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21792         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21793         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21794         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21795
21796         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21797         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21798         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21799         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21800         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21801         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21802         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21803         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21804         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21805         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21806         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21807         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21808         default: llvm_unreachable("Unrecognized FMA variant.");
21809       }
21810
21811       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21812       MachineInstrBuilder MIB =
21813         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21814         .addOperand(MI->getOperand(0))
21815         .addOperand(MI->getOperand(3))
21816         .addOperand(MI->getOperand(2))
21817         .addOperand(MI->getOperand(1));
21818       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21819       MI->eraseFromParent();
21820     }
21821   }
21822
21823   return MBB;
21824 }
21825
21826 MachineBasicBlock *
21827 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21828                                                MachineBasicBlock *BB) const {
21829   switch (MI->getOpcode()) {
21830   default: llvm_unreachable("Unexpected instr type to insert");
21831   case X86::TAILJMPd64:
21832   case X86::TAILJMPr64:
21833   case X86::TAILJMPm64:
21834   case X86::TAILJMPd64_REX:
21835   case X86::TAILJMPr64_REX:
21836   case X86::TAILJMPm64_REX:
21837     llvm_unreachable("TAILJMP64 would not be touched here.");
21838   case X86::TCRETURNdi64:
21839   case X86::TCRETURNri64:
21840   case X86::TCRETURNmi64:
21841     return BB;
21842   case X86::WIN_ALLOCA:
21843     return EmitLoweredWinAlloca(MI, BB);
21844   case X86::CATCHRET:
21845     return EmitLoweredCatchRet(MI, BB);
21846   case X86::CATCHPAD:
21847     return EmitLoweredCatchPad(MI, BB);
21848   case X86::SEG_ALLOCA_32:
21849   case X86::SEG_ALLOCA_64:
21850     return EmitLoweredSegAlloca(MI, BB);
21851   case X86::TLSCall_32:
21852   case X86::TLSCall_64:
21853     return EmitLoweredTLSCall(MI, BB);
21854   case X86::CMOV_FR32:
21855   case X86::CMOV_FR64:
21856   case X86::CMOV_GR8:
21857   case X86::CMOV_GR16:
21858   case X86::CMOV_GR32:
21859   case X86::CMOV_RFP32:
21860   case X86::CMOV_RFP64:
21861   case X86::CMOV_RFP80:
21862   case X86::CMOV_V2F64:
21863   case X86::CMOV_V2I64:
21864   case X86::CMOV_V4F32:
21865   case X86::CMOV_V4F64:
21866   case X86::CMOV_V4I64:
21867   case X86::CMOV_V16F32:
21868   case X86::CMOV_V8F32:
21869   case X86::CMOV_V8F64:
21870   case X86::CMOV_V8I64:
21871   case X86::CMOV_V8I1:
21872   case X86::CMOV_V16I1:
21873   case X86::CMOV_V32I1:
21874   case X86::CMOV_V64I1:
21875     return EmitLoweredSelect(MI, BB);
21876
21877   case X86::RELEASE_FADD32mr:
21878   case X86::RELEASE_FADD64mr:
21879     return EmitLoweredAtomicFP(MI, BB);
21880
21881   case X86::FP32_TO_INT16_IN_MEM:
21882   case X86::FP32_TO_INT32_IN_MEM:
21883   case X86::FP32_TO_INT64_IN_MEM:
21884   case X86::FP64_TO_INT16_IN_MEM:
21885   case X86::FP64_TO_INT32_IN_MEM:
21886   case X86::FP64_TO_INT64_IN_MEM:
21887   case X86::FP80_TO_INT16_IN_MEM:
21888   case X86::FP80_TO_INT32_IN_MEM:
21889   case X86::FP80_TO_INT64_IN_MEM: {
21890     MachineFunction *F = BB->getParent();
21891     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21892     DebugLoc DL = MI->getDebugLoc();
21893
21894     // Change the floating point control register to use "round towards zero"
21895     // mode when truncating to an integer value.
21896     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21897     addFrameReference(BuildMI(*BB, MI, DL,
21898                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21899
21900     // Load the old value of the high byte of the control word...
21901     unsigned OldCW =
21902       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21903     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21904                       CWFrameIdx);
21905
21906     // Set the high part to be round to zero...
21907     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21908       .addImm(0xC7F);
21909
21910     // Reload the modified control word now...
21911     addFrameReference(BuildMI(*BB, MI, DL,
21912                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21913
21914     // Restore the memory image of control word to original value
21915     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21916       .addReg(OldCW);
21917
21918     // Get the X86 opcode to use.
21919     unsigned Opc;
21920     switch (MI->getOpcode()) {
21921     default: llvm_unreachable("illegal opcode!");
21922     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21923     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21924     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21925     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21926     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21927     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21928     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21929     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21930     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21931     }
21932
21933     X86AddressMode AM;
21934     MachineOperand &Op = MI->getOperand(0);
21935     if (Op.isReg()) {
21936       AM.BaseType = X86AddressMode::RegBase;
21937       AM.Base.Reg = Op.getReg();
21938     } else {
21939       AM.BaseType = X86AddressMode::FrameIndexBase;
21940       AM.Base.FrameIndex = Op.getIndex();
21941     }
21942     Op = MI->getOperand(1);
21943     if (Op.isImm())
21944       AM.Scale = Op.getImm();
21945     Op = MI->getOperand(2);
21946     if (Op.isImm())
21947       AM.IndexReg = Op.getImm();
21948     Op = MI->getOperand(3);
21949     if (Op.isGlobal()) {
21950       AM.GV = Op.getGlobal();
21951     } else {
21952       AM.Disp = Op.getImm();
21953     }
21954     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21955                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21956
21957     // Reload the original control word now.
21958     addFrameReference(BuildMI(*BB, MI, DL,
21959                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21960
21961     MI->eraseFromParent();   // The pseudo instruction is gone now.
21962     return BB;
21963   }
21964     // String/text processing lowering.
21965   case X86::PCMPISTRM128REG:
21966   case X86::VPCMPISTRM128REG:
21967   case X86::PCMPISTRM128MEM:
21968   case X86::VPCMPISTRM128MEM:
21969   case X86::PCMPESTRM128REG:
21970   case X86::VPCMPESTRM128REG:
21971   case X86::PCMPESTRM128MEM:
21972   case X86::VPCMPESTRM128MEM:
21973     assert(Subtarget->hasSSE42() &&
21974            "Target must have SSE4.2 or AVX features enabled");
21975     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21976
21977   // String/text processing lowering.
21978   case X86::PCMPISTRIREG:
21979   case X86::VPCMPISTRIREG:
21980   case X86::PCMPISTRIMEM:
21981   case X86::VPCMPISTRIMEM:
21982   case X86::PCMPESTRIREG:
21983   case X86::VPCMPESTRIREG:
21984   case X86::PCMPESTRIMEM:
21985   case X86::VPCMPESTRIMEM:
21986     assert(Subtarget->hasSSE42() &&
21987            "Target must have SSE4.2 or AVX features enabled");
21988     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21989
21990   // Thread synchronization.
21991   case X86::MONITOR:
21992     return EmitMonitor(MI, BB, Subtarget);
21993
21994   // xbegin
21995   case X86::XBEGIN:
21996     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21997
21998   case X86::VASTART_SAVE_XMM_REGS:
21999     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22000
22001   case X86::VAARG_64:
22002     return EmitVAARG64WithCustomInserter(MI, BB);
22003
22004   case X86::EH_SjLj_SetJmp32:
22005   case X86::EH_SjLj_SetJmp64:
22006     return emitEHSjLjSetJmp(MI, BB);
22007
22008   case X86::EH_SjLj_LongJmp32:
22009   case X86::EH_SjLj_LongJmp64:
22010     return emitEHSjLjLongJmp(MI, BB);
22011
22012   case TargetOpcode::STATEPOINT:
22013     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22014     // this point in the process.  We diverge later.
22015     return emitPatchPoint(MI, BB);
22016
22017   case TargetOpcode::STACKMAP:
22018   case TargetOpcode::PATCHPOINT:
22019     return emitPatchPoint(MI, BB);
22020
22021   case X86::VFMADDPDr213r:
22022   case X86::VFMADDPSr213r:
22023   case X86::VFMADDSDr213r:
22024   case X86::VFMADDSSr213r:
22025   case X86::VFMSUBPDr213r:
22026   case X86::VFMSUBPSr213r:
22027   case X86::VFMSUBSDr213r:
22028   case X86::VFMSUBSSr213r:
22029   case X86::VFNMADDPDr213r:
22030   case X86::VFNMADDPSr213r:
22031   case X86::VFNMADDSDr213r:
22032   case X86::VFNMADDSSr213r:
22033   case X86::VFNMSUBPDr213r:
22034   case X86::VFNMSUBPSr213r:
22035   case X86::VFNMSUBSDr213r:
22036   case X86::VFNMSUBSSr213r:
22037   case X86::VFMADDSUBPDr213r:
22038   case X86::VFMADDSUBPSr213r:
22039   case X86::VFMSUBADDPDr213r:
22040   case X86::VFMSUBADDPSr213r:
22041   case X86::VFMADDPDr213rY:
22042   case X86::VFMADDPSr213rY:
22043   case X86::VFMSUBPDr213rY:
22044   case X86::VFMSUBPSr213rY:
22045   case X86::VFNMADDPDr213rY:
22046   case X86::VFNMADDPSr213rY:
22047   case X86::VFNMSUBPDr213rY:
22048   case X86::VFNMSUBPSr213rY:
22049   case X86::VFMADDSUBPDr213rY:
22050   case X86::VFMADDSUBPSr213rY:
22051   case X86::VFMSUBADDPDr213rY:
22052   case X86::VFMSUBADDPSr213rY:
22053     return emitFMA3Instr(MI, BB);
22054   }
22055 }
22056
22057 //===----------------------------------------------------------------------===//
22058 //                           X86 Optimization Hooks
22059 //===----------------------------------------------------------------------===//
22060
22061 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22062                                                       APInt &KnownZero,
22063                                                       APInt &KnownOne,
22064                                                       const SelectionDAG &DAG,
22065                                                       unsigned Depth) const {
22066   unsigned BitWidth = KnownZero.getBitWidth();
22067   unsigned Opc = Op.getOpcode();
22068   assert((Opc >= ISD::BUILTIN_OP_END ||
22069           Opc == ISD::INTRINSIC_WO_CHAIN ||
22070           Opc == ISD::INTRINSIC_W_CHAIN ||
22071           Opc == ISD::INTRINSIC_VOID) &&
22072          "Should use MaskedValueIsZero if you don't know whether Op"
22073          " is a target node!");
22074
22075   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22076   switch (Opc) {
22077   default: break;
22078   case X86ISD::ADD:
22079   case X86ISD::SUB:
22080   case X86ISD::ADC:
22081   case X86ISD::SBB:
22082   case X86ISD::SMUL:
22083   case X86ISD::UMUL:
22084   case X86ISD::INC:
22085   case X86ISD::DEC:
22086   case X86ISD::OR:
22087   case X86ISD::XOR:
22088   case X86ISD::AND:
22089     // These nodes' second result is a boolean.
22090     if (Op.getResNo() == 0)
22091       break;
22092     // Fallthrough
22093   case X86ISD::SETCC:
22094     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22095     break;
22096   case ISD::INTRINSIC_WO_CHAIN: {
22097     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22098     unsigned NumLoBits = 0;
22099     switch (IntId) {
22100     default: break;
22101     case Intrinsic::x86_sse_movmsk_ps:
22102     case Intrinsic::x86_avx_movmsk_ps_256:
22103     case Intrinsic::x86_sse2_movmsk_pd:
22104     case Intrinsic::x86_avx_movmsk_pd_256:
22105     case Intrinsic::x86_mmx_pmovmskb:
22106     case Intrinsic::x86_sse2_pmovmskb_128:
22107     case Intrinsic::x86_avx2_pmovmskb: {
22108       // High bits of movmskp{s|d}, pmovmskb are known zero.
22109       switch (IntId) {
22110         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22111         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22112         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22113         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22114         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22115         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22116         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22117         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22118       }
22119       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22120       break;
22121     }
22122     }
22123     break;
22124   }
22125   }
22126 }
22127
22128 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22129   SDValue Op,
22130   const SelectionDAG &,
22131   unsigned Depth) const {
22132   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22133   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22134     return Op.getValueType().getScalarSizeInBits();
22135
22136   // Fallback case.
22137   return 1;
22138 }
22139
22140 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22141 /// node is a GlobalAddress + offset.
22142 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22143                                        const GlobalValue* &GA,
22144                                        int64_t &Offset) const {
22145   if (N->getOpcode() == X86ISD::Wrapper) {
22146     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22147       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22148       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22149       return true;
22150     }
22151   }
22152   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22153 }
22154
22155 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22156 /// same as extracting the high 128-bit part of 256-bit vector and then
22157 /// inserting the result into the low part of a new 256-bit vector
22158 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22159   EVT VT = SVOp->getValueType(0);
22160   unsigned NumElems = VT.getVectorNumElements();
22161
22162   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22163   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22164     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22165         SVOp->getMaskElt(j) >= 0)
22166       return false;
22167
22168   return true;
22169 }
22170
22171 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22172 /// same as extracting the low 128-bit part of 256-bit vector and then
22173 /// inserting the result into the high part of a new 256-bit vector
22174 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22175   EVT VT = SVOp->getValueType(0);
22176   unsigned NumElems = VT.getVectorNumElements();
22177
22178   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22179   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22180     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22181         SVOp->getMaskElt(j) >= 0)
22182       return false;
22183
22184   return true;
22185 }
22186
22187 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22188 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22189                                         TargetLowering::DAGCombinerInfo &DCI,
22190                                         const X86Subtarget* Subtarget) {
22191   SDLoc dl(N);
22192   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22193   SDValue V1 = SVOp->getOperand(0);
22194   SDValue V2 = SVOp->getOperand(1);
22195   EVT VT = SVOp->getValueType(0);
22196   unsigned NumElems = VT.getVectorNumElements();
22197
22198   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22199       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22200     //
22201     //                   0,0,0,...
22202     //                      |
22203     //    V      UNDEF    BUILD_VECTOR    UNDEF
22204     //     \      /           \           /
22205     //  CONCAT_VECTOR         CONCAT_VECTOR
22206     //         \                  /
22207     //          \                /
22208     //          RESULT: V + zero extended
22209     //
22210     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22211         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22212         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22213       return SDValue();
22214
22215     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22216       return SDValue();
22217
22218     // To match the shuffle mask, the first half of the mask should
22219     // be exactly the first vector, and all the rest a splat with the
22220     // first element of the second one.
22221     for (unsigned i = 0; i != NumElems/2; ++i)
22222       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22223           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22224         return SDValue();
22225
22226     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22227     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22228       if (Ld->hasNUsesOfValue(1, 0)) {
22229         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22230         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22231         SDValue ResNode =
22232           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22233                                   Ld->getMemoryVT(),
22234                                   Ld->getPointerInfo(),
22235                                   Ld->getAlignment(),
22236                                   false/*isVolatile*/, true/*ReadMem*/,
22237                                   false/*WriteMem*/);
22238
22239         // Make sure the newly-created LOAD is in the same position as Ld in
22240         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22241         // and update uses of Ld's output chain to use the TokenFactor.
22242         if (Ld->hasAnyUseOfValue(1)) {
22243           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22244                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22245           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22246           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22247                                  SDValue(ResNode.getNode(), 1));
22248         }
22249
22250         return DAG.getBitcast(VT, ResNode);
22251       }
22252     }
22253
22254     // Emit a zeroed vector and insert the desired subvector on its
22255     // first half.
22256     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22257     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22258     return DCI.CombineTo(N, InsV);
22259   }
22260
22261   //===--------------------------------------------------------------------===//
22262   // Combine some shuffles into subvector extracts and inserts:
22263   //
22264
22265   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22266   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22267     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22268     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22269     return DCI.CombineTo(N, InsV);
22270   }
22271
22272   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22273   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22274     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22275     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22276     return DCI.CombineTo(N, InsV);
22277   }
22278
22279   return SDValue();
22280 }
22281
22282 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22283 /// possible.
22284 ///
22285 /// This is the leaf of the recursive combinine below. When we have found some
22286 /// chain of single-use x86 shuffle instructions and accumulated the combined
22287 /// shuffle mask represented by them, this will try to pattern match that mask
22288 /// into either a single instruction if there is a special purpose instruction
22289 /// for this operation, or into a PSHUFB instruction which is a fully general
22290 /// instruction but should only be used to replace chains over a certain depth.
22291 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22292                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22293                                    TargetLowering::DAGCombinerInfo &DCI,
22294                                    const X86Subtarget *Subtarget) {
22295   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22296
22297   // Find the operand that enters the chain. Note that multiple uses are OK
22298   // here, we're not going to remove the operand we find.
22299   SDValue Input = Op.getOperand(0);
22300   while (Input.getOpcode() == ISD::BITCAST)
22301     Input = Input.getOperand(0);
22302
22303   MVT VT = Input.getSimpleValueType();
22304   MVT RootVT = Root.getSimpleValueType();
22305   SDLoc DL(Root);
22306
22307   if (Mask.size() == 1) {
22308     int Index = Mask[0];
22309     assert((Index >= 0 || Index == SM_SentinelUndef ||
22310             Index == SM_SentinelZero) &&
22311            "Invalid shuffle index found!");
22312
22313     // We may end up with an accumulated mask of size 1 as a result of
22314     // widening of shuffle operands (see function canWidenShuffleElements).
22315     // If the only shuffle index is equal to SM_SentinelZero then propagate
22316     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22317     // mask, and therefore the entire chain of shuffles can be folded away.
22318     if (Index == SM_SentinelZero)
22319       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22320     else
22321       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22322                     /*AddTo*/ true);
22323     return true;
22324   }
22325
22326   // Use the float domain if the operand type is a floating point type.
22327   bool FloatDomain = VT.isFloatingPoint();
22328
22329   // For floating point shuffles, we don't have free copies in the shuffle
22330   // instructions or the ability to load as part of the instruction, so
22331   // canonicalize their shuffles to UNPCK or MOV variants.
22332   //
22333   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22334   // vectors because it can have a load folded into it that UNPCK cannot. This
22335   // doesn't preclude something switching to the shorter encoding post-RA.
22336   //
22337   // FIXME: Should teach these routines about AVX vector widths.
22338   if (FloatDomain && VT.is128BitVector()) {
22339     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22340       bool Lo = Mask.equals({0, 0});
22341       unsigned Shuffle;
22342       MVT ShuffleVT;
22343       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22344       // is no slower than UNPCKLPD but has the option to fold the input operand
22345       // into even an unaligned memory load.
22346       if (Lo && Subtarget->hasSSE3()) {
22347         Shuffle = X86ISD::MOVDDUP;
22348         ShuffleVT = MVT::v2f64;
22349       } else {
22350         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22351         // than the UNPCK variants.
22352         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22353         ShuffleVT = MVT::v4f32;
22354       }
22355       if (Depth == 1 && Root->getOpcode() == Shuffle)
22356         return false; // Nothing to do!
22357       Op = DAG.getBitcast(ShuffleVT, Input);
22358       DCI.AddToWorklist(Op.getNode());
22359       if (Shuffle == X86ISD::MOVDDUP)
22360         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22361       else
22362         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22363       DCI.AddToWorklist(Op.getNode());
22364       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22365                     /*AddTo*/ true);
22366       return true;
22367     }
22368     if (Subtarget->hasSSE3() &&
22369         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22370       bool Lo = Mask.equals({0, 0, 2, 2});
22371       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22372       MVT ShuffleVT = MVT::v4f32;
22373       if (Depth == 1 && Root->getOpcode() == Shuffle)
22374         return false; // Nothing to do!
22375       Op = DAG.getBitcast(ShuffleVT, Input);
22376       DCI.AddToWorklist(Op.getNode());
22377       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22378       DCI.AddToWorklist(Op.getNode());
22379       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22380                     /*AddTo*/ true);
22381       return true;
22382     }
22383     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22384       bool Lo = Mask.equals({0, 0, 1, 1});
22385       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22386       MVT ShuffleVT = MVT::v4f32;
22387       if (Depth == 1 && Root->getOpcode() == Shuffle)
22388         return false; // Nothing to do!
22389       Op = DAG.getBitcast(ShuffleVT, Input);
22390       DCI.AddToWorklist(Op.getNode());
22391       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22392       DCI.AddToWorklist(Op.getNode());
22393       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22394                     /*AddTo*/ true);
22395       return true;
22396     }
22397   }
22398
22399   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22400   // variants as none of these have single-instruction variants that are
22401   // superior to the UNPCK formulation.
22402   if (!FloatDomain && VT.is128BitVector() &&
22403       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22404        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22405        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22406        Mask.equals(
22407            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22408     bool Lo = Mask[0] == 0;
22409     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22410     if (Depth == 1 && Root->getOpcode() == Shuffle)
22411       return false; // Nothing to do!
22412     MVT ShuffleVT;
22413     switch (Mask.size()) {
22414     case 8:
22415       ShuffleVT = MVT::v8i16;
22416       break;
22417     case 16:
22418       ShuffleVT = MVT::v16i8;
22419       break;
22420     default:
22421       llvm_unreachable("Impossible mask size!");
22422     };
22423     Op = DAG.getBitcast(ShuffleVT, Input);
22424     DCI.AddToWorklist(Op.getNode());
22425     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22426     DCI.AddToWorklist(Op.getNode());
22427     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22428                   /*AddTo*/ true);
22429     return true;
22430   }
22431
22432   // Don't try to re-form single instruction chains under any circumstances now
22433   // that we've done encoding canonicalization for them.
22434   if (Depth < 2)
22435     return false;
22436
22437   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22438   // can replace them with a single PSHUFB instruction profitably. Intel's
22439   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22440   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22441   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22442     SmallVector<SDValue, 16> PSHUFBMask;
22443     int NumBytes = VT.getSizeInBits() / 8;
22444     int Ratio = NumBytes / Mask.size();
22445     for (int i = 0; i < NumBytes; ++i) {
22446       if (Mask[i / Ratio] == SM_SentinelUndef) {
22447         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22448         continue;
22449       }
22450       int M = Mask[i / Ratio] != SM_SentinelZero
22451                   ? Ratio * Mask[i / Ratio] + i % Ratio
22452                   : 255;
22453       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22454     }
22455     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22456     Op = DAG.getBitcast(ByteVT, Input);
22457     DCI.AddToWorklist(Op.getNode());
22458     SDValue PSHUFBMaskOp =
22459         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22460     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22461     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22462     DCI.AddToWorklist(Op.getNode());
22463     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22464                   /*AddTo*/ true);
22465     return true;
22466   }
22467
22468   // Failed to find any combines.
22469   return false;
22470 }
22471
22472 /// \brief Fully generic combining of x86 shuffle instructions.
22473 ///
22474 /// This should be the last combine run over the x86 shuffle instructions. Once
22475 /// they have been fully optimized, this will recursively consider all chains
22476 /// of single-use shuffle instructions, build a generic model of the cumulative
22477 /// shuffle operation, and check for simpler instructions which implement this
22478 /// operation. We use this primarily for two purposes:
22479 ///
22480 /// 1) Collapse generic shuffles to specialized single instructions when
22481 ///    equivalent. In most cases, this is just an encoding size win, but
22482 ///    sometimes we will collapse multiple generic shuffles into a single
22483 ///    special-purpose shuffle.
22484 /// 2) Look for sequences of shuffle instructions with 3 or more total
22485 ///    instructions, and replace them with the slightly more expensive SSSE3
22486 ///    PSHUFB instruction if available. We do this as the last combining step
22487 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22488 ///    a suitable short sequence of other instructions. The PHUFB will either
22489 ///    use a register or have to read from memory and so is slightly (but only
22490 ///    slightly) more expensive than the other shuffle instructions.
22491 ///
22492 /// Because this is inherently a quadratic operation (for each shuffle in
22493 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22494 /// This should never be an issue in practice as the shuffle lowering doesn't
22495 /// produce sequences of more than 8 instructions.
22496 ///
22497 /// FIXME: We will currently miss some cases where the redundant shuffling
22498 /// would simplify under the threshold for PSHUFB formation because of
22499 /// combine-ordering. To fix this, we should do the redundant instruction
22500 /// combining in this recursive walk.
22501 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22502                                           ArrayRef<int> RootMask,
22503                                           int Depth, bool HasPSHUFB,
22504                                           SelectionDAG &DAG,
22505                                           TargetLowering::DAGCombinerInfo &DCI,
22506                                           const X86Subtarget *Subtarget) {
22507   // Bound the depth of our recursive combine because this is ultimately
22508   // quadratic in nature.
22509   if (Depth > 8)
22510     return false;
22511
22512   // Directly rip through bitcasts to find the underlying operand.
22513   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22514     Op = Op.getOperand(0);
22515
22516   MVT VT = Op.getSimpleValueType();
22517   if (!VT.isVector())
22518     return false; // Bail if we hit a non-vector.
22519
22520   assert(Root.getSimpleValueType().isVector() &&
22521          "Shuffles operate on vector types!");
22522   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22523          "Can only combine shuffles of the same vector register size.");
22524
22525   if (!isTargetShuffle(Op.getOpcode()))
22526     return false;
22527   SmallVector<int, 16> OpMask;
22528   bool IsUnary;
22529   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22530   // We only can combine unary shuffles which we can decode the mask for.
22531   if (!HaveMask || !IsUnary)
22532     return false;
22533
22534   assert(VT.getVectorNumElements() == OpMask.size() &&
22535          "Different mask size from vector size!");
22536   assert(((RootMask.size() > OpMask.size() &&
22537            RootMask.size() % OpMask.size() == 0) ||
22538           (OpMask.size() > RootMask.size() &&
22539            OpMask.size() % RootMask.size() == 0) ||
22540           OpMask.size() == RootMask.size()) &&
22541          "The smaller number of elements must divide the larger.");
22542   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22543   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22544   assert(((RootRatio == 1 && OpRatio == 1) ||
22545           (RootRatio == 1) != (OpRatio == 1)) &&
22546          "Must not have a ratio for both incoming and op masks!");
22547
22548   SmallVector<int, 16> Mask;
22549   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22550
22551   // Merge this shuffle operation's mask into our accumulated mask. Note that
22552   // this shuffle's mask will be the first applied to the input, followed by the
22553   // root mask to get us all the way to the root value arrangement. The reason
22554   // for this order is that we are recursing up the operation chain.
22555   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22556     int RootIdx = i / RootRatio;
22557     if (RootMask[RootIdx] < 0) {
22558       // This is a zero or undef lane, we're done.
22559       Mask.push_back(RootMask[RootIdx]);
22560       continue;
22561     }
22562
22563     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22564     int OpIdx = RootMaskedIdx / OpRatio;
22565     if (OpMask[OpIdx] < 0) {
22566       // The incoming lanes are zero or undef, it doesn't matter which ones we
22567       // are using.
22568       Mask.push_back(OpMask[OpIdx]);
22569       continue;
22570     }
22571
22572     // Ok, we have non-zero lanes, map them through.
22573     Mask.push_back(OpMask[OpIdx] * OpRatio +
22574                    RootMaskedIdx % OpRatio);
22575   }
22576
22577   // See if we can recurse into the operand to combine more things.
22578   switch (Op.getOpcode()) {
22579   case X86ISD::PSHUFB:
22580     HasPSHUFB = true;
22581   case X86ISD::PSHUFD:
22582   case X86ISD::PSHUFHW:
22583   case X86ISD::PSHUFLW:
22584     if (Op.getOperand(0).hasOneUse() &&
22585         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22586                                       HasPSHUFB, DAG, DCI, Subtarget))
22587       return true;
22588     break;
22589
22590   case X86ISD::UNPCKL:
22591   case X86ISD::UNPCKH:
22592     assert(Op.getOperand(0) == Op.getOperand(1) &&
22593            "We only combine unary shuffles!");
22594     // We can't check for single use, we have to check that this shuffle is the
22595     // only user.
22596     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22597         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22598                                       HasPSHUFB, DAG, DCI, Subtarget))
22599       return true;
22600     break;
22601   }
22602
22603   // Minor canonicalization of the accumulated shuffle mask to make it easier
22604   // to match below. All this does is detect masks with squential pairs of
22605   // elements, and shrink them to the half-width mask. It does this in a loop
22606   // so it will reduce the size of the mask to the minimal width mask which
22607   // performs an equivalent shuffle.
22608   SmallVector<int, 16> WidenedMask;
22609   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22610     Mask = std::move(WidenedMask);
22611     WidenedMask.clear();
22612   }
22613
22614   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22615                                 Subtarget);
22616 }
22617
22618 /// \brief Get the PSHUF-style mask from PSHUF node.
22619 ///
22620 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22621 /// PSHUF-style masks that can be reused with such instructions.
22622 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22623   MVT VT = N.getSimpleValueType();
22624   SmallVector<int, 4> Mask;
22625   bool IsUnary;
22626   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22627   (void)HaveMask;
22628   assert(HaveMask);
22629
22630   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22631   // matter. Check that the upper masks are repeats and remove them.
22632   if (VT.getSizeInBits() > 128) {
22633     int LaneElts = 128 / VT.getScalarSizeInBits();
22634 #ifndef NDEBUG
22635     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22636       for (int j = 0; j < LaneElts; ++j)
22637         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22638                "Mask doesn't repeat in high 128-bit lanes!");
22639 #endif
22640     Mask.resize(LaneElts);
22641   }
22642
22643   switch (N.getOpcode()) {
22644   case X86ISD::PSHUFD:
22645     return Mask;
22646   case X86ISD::PSHUFLW:
22647     Mask.resize(4);
22648     return Mask;
22649   case X86ISD::PSHUFHW:
22650     Mask.erase(Mask.begin(), Mask.begin() + 4);
22651     for (int &M : Mask)
22652       M -= 4;
22653     return Mask;
22654   default:
22655     llvm_unreachable("No valid shuffle instruction found!");
22656   }
22657 }
22658
22659 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22660 ///
22661 /// We walk up the chain and look for a combinable shuffle, skipping over
22662 /// shuffles that we could hoist this shuffle's transformation past without
22663 /// altering anything.
22664 static SDValue
22665 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22666                              SelectionDAG &DAG,
22667                              TargetLowering::DAGCombinerInfo &DCI) {
22668   assert(N.getOpcode() == X86ISD::PSHUFD &&
22669          "Called with something other than an x86 128-bit half shuffle!");
22670   SDLoc DL(N);
22671
22672   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22673   // of the shuffles in the chain so that we can form a fresh chain to replace
22674   // this one.
22675   SmallVector<SDValue, 8> Chain;
22676   SDValue V = N.getOperand(0);
22677   for (; V.hasOneUse(); V = V.getOperand(0)) {
22678     switch (V.getOpcode()) {
22679     default:
22680       return SDValue(); // Nothing combined!
22681
22682     case ISD::BITCAST:
22683       // Skip bitcasts as we always know the type for the target specific
22684       // instructions.
22685       continue;
22686
22687     case X86ISD::PSHUFD:
22688       // Found another dword shuffle.
22689       break;
22690
22691     case X86ISD::PSHUFLW:
22692       // Check that the low words (being shuffled) are the identity in the
22693       // dword shuffle, and the high words are self-contained.
22694       if (Mask[0] != 0 || Mask[1] != 1 ||
22695           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22696         return SDValue();
22697
22698       Chain.push_back(V);
22699       continue;
22700
22701     case X86ISD::PSHUFHW:
22702       // Check that the high words (being shuffled) are the identity in the
22703       // dword shuffle, and the low words are self-contained.
22704       if (Mask[2] != 2 || Mask[3] != 3 ||
22705           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22706         return SDValue();
22707
22708       Chain.push_back(V);
22709       continue;
22710
22711     case X86ISD::UNPCKL:
22712     case X86ISD::UNPCKH:
22713       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22714       // shuffle into a preceding word shuffle.
22715       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
22716           V.getSimpleValueType().getVectorElementType() != MVT::i16)
22717         return SDValue();
22718
22719       // Search for a half-shuffle which we can combine with.
22720       unsigned CombineOp =
22721           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22722       if (V.getOperand(0) != V.getOperand(1) ||
22723           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22724         return SDValue();
22725       Chain.push_back(V);
22726       V = V.getOperand(0);
22727       do {
22728         switch (V.getOpcode()) {
22729         default:
22730           return SDValue(); // Nothing to combine.
22731
22732         case X86ISD::PSHUFLW:
22733         case X86ISD::PSHUFHW:
22734           if (V.getOpcode() == CombineOp)
22735             break;
22736
22737           Chain.push_back(V);
22738
22739           // Fallthrough!
22740         case ISD::BITCAST:
22741           V = V.getOperand(0);
22742           continue;
22743         }
22744         break;
22745       } while (V.hasOneUse());
22746       break;
22747     }
22748     // Break out of the loop if we break out of the switch.
22749     break;
22750   }
22751
22752   if (!V.hasOneUse())
22753     // We fell out of the loop without finding a viable combining instruction.
22754     return SDValue();
22755
22756   // Merge this node's mask and our incoming mask.
22757   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22758   for (int &M : Mask)
22759     M = VMask[M];
22760   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22761                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22762
22763   // Rebuild the chain around this new shuffle.
22764   while (!Chain.empty()) {
22765     SDValue W = Chain.pop_back_val();
22766
22767     if (V.getValueType() != W.getOperand(0).getValueType())
22768       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22769
22770     switch (W.getOpcode()) {
22771     default:
22772       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22773
22774     case X86ISD::UNPCKL:
22775     case X86ISD::UNPCKH:
22776       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22777       break;
22778
22779     case X86ISD::PSHUFD:
22780     case X86ISD::PSHUFLW:
22781     case X86ISD::PSHUFHW:
22782       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22783       break;
22784     }
22785   }
22786   if (V.getValueType() != N.getValueType())
22787     V = DAG.getBitcast(N.getValueType(), V);
22788
22789   // Return the new chain to replace N.
22790   return V;
22791 }
22792
22793 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22794 /// pshufhw.
22795 ///
22796 /// We walk up the chain, skipping shuffles of the other half and looking
22797 /// through shuffles which switch halves trying to find a shuffle of the same
22798 /// pair of dwords.
22799 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22800                                         SelectionDAG &DAG,
22801                                         TargetLowering::DAGCombinerInfo &DCI) {
22802   assert(
22803       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22804       "Called with something other than an x86 128-bit half shuffle!");
22805   SDLoc DL(N);
22806   unsigned CombineOpcode = N.getOpcode();
22807
22808   // Walk up a single-use chain looking for a combinable shuffle.
22809   SDValue V = N.getOperand(0);
22810   for (; V.hasOneUse(); V = V.getOperand(0)) {
22811     switch (V.getOpcode()) {
22812     default:
22813       return false; // Nothing combined!
22814
22815     case ISD::BITCAST:
22816       // Skip bitcasts as we always know the type for the target specific
22817       // instructions.
22818       continue;
22819
22820     case X86ISD::PSHUFLW:
22821     case X86ISD::PSHUFHW:
22822       if (V.getOpcode() == CombineOpcode)
22823         break;
22824
22825       // Other-half shuffles are no-ops.
22826       continue;
22827     }
22828     // Break out of the loop if we break out of the switch.
22829     break;
22830   }
22831
22832   if (!V.hasOneUse())
22833     // We fell out of the loop without finding a viable combining instruction.
22834     return false;
22835
22836   // Combine away the bottom node as its shuffle will be accumulated into
22837   // a preceding shuffle.
22838   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22839
22840   // Record the old value.
22841   SDValue Old = V;
22842
22843   // Merge this node's mask and our incoming mask (adjusted to account for all
22844   // the pshufd instructions encountered).
22845   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22846   for (int &M : Mask)
22847     M = VMask[M];
22848   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22849                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22850
22851   // Check that the shuffles didn't cancel each other out. If not, we need to
22852   // combine to the new one.
22853   if (Old != V)
22854     // Replace the combinable shuffle with the combined one, updating all users
22855     // so that we re-evaluate the chain here.
22856     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22857
22858   return true;
22859 }
22860
22861 /// \brief Try to combine x86 target specific shuffles.
22862 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22863                                            TargetLowering::DAGCombinerInfo &DCI,
22864                                            const X86Subtarget *Subtarget) {
22865   SDLoc DL(N);
22866   MVT VT = N.getSimpleValueType();
22867   SmallVector<int, 4> Mask;
22868
22869   switch (N.getOpcode()) {
22870   case X86ISD::PSHUFD:
22871   case X86ISD::PSHUFLW:
22872   case X86ISD::PSHUFHW:
22873     Mask = getPSHUFShuffleMask(N);
22874     assert(Mask.size() == 4);
22875     break;
22876   default:
22877     return SDValue();
22878   }
22879
22880   // Nuke no-op shuffles that show up after combining.
22881   if (isNoopShuffleMask(Mask))
22882     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22883
22884   // Look for simplifications involving one or two shuffle instructions.
22885   SDValue V = N.getOperand(0);
22886   switch (N.getOpcode()) {
22887   default:
22888     break;
22889   case X86ISD::PSHUFLW:
22890   case X86ISD::PSHUFHW:
22891     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
22892
22893     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22894       return SDValue(); // We combined away this shuffle, so we're done.
22895
22896     // See if this reduces to a PSHUFD which is no more expensive and can
22897     // combine with more operations. Note that it has to at least flip the
22898     // dwords as otherwise it would have been removed as a no-op.
22899     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22900       int DMask[] = {0, 1, 2, 3};
22901       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22902       DMask[DOffset + 0] = DOffset + 1;
22903       DMask[DOffset + 1] = DOffset + 0;
22904       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22905       V = DAG.getBitcast(DVT, V);
22906       DCI.AddToWorklist(V.getNode());
22907       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22908                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22909       DCI.AddToWorklist(V.getNode());
22910       return DAG.getBitcast(VT, V);
22911     }
22912
22913     // Look for shuffle patterns which can be implemented as a single unpack.
22914     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22915     // only works when we have a PSHUFD followed by two half-shuffles.
22916     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22917         (V.getOpcode() == X86ISD::PSHUFLW ||
22918          V.getOpcode() == X86ISD::PSHUFHW) &&
22919         V.getOpcode() != N.getOpcode() &&
22920         V.hasOneUse()) {
22921       SDValue D = V.getOperand(0);
22922       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22923         D = D.getOperand(0);
22924       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22925         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22926         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22927         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22928         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22929         int WordMask[8];
22930         for (int i = 0; i < 4; ++i) {
22931           WordMask[i + NOffset] = Mask[i] + NOffset;
22932           WordMask[i + VOffset] = VMask[i] + VOffset;
22933         }
22934         // Map the word mask through the DWord mask.
22935         int MappedMask[8];
22936         for (int i = 0; i < 8; ++i)
22937           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22938         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22939             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22940           // We can replace all three shuffles with an unpack.
22941           V = DAG.getBitcast(VT, D.getOperand(0));
22942           DCI.AddToWorklist(V.getNode());
22943           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22944                                                 : X86ISD::UNPCKH,
22945                              DL, VT, V, V);
22946         }
22947       }
22948     }
22949
22950     break;
22951
22952   case X86ISD::PSHUFD:
22953     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22954       return NewN;
22955
22956     break;
22957   }
22958
22959   return SDValue();
22960 }
22961
22962 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22963 ///
22964 /// We combine this directly on the abstract vector shuffle nodes so it is
22965 /// easier to generically match. We also insert dummy vector shuffle nodes for
22966 /// the operands which explicitly discard the lanes which are unused by this
22967 /// operation to try to flow through the rest of the combiner the fact that
22968 /// they're unused.
22969 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22970   SDLoc DL(N);
22971   EVT VT = N->getValueType(0);
22972
22973   // We only handle target-independent shuffles.
22974   // FIXME: It would be easy and harmless to use the target shuffle mask
22975   // extraction tool to support more.
22976   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22977     return SDValue();
22978
22979   auto *SVN = cast<ShuffleVectorSDNode>(N);
22980   ArrayRef<int> Mask = SVN->getMask();
22981   SDValue V1 = N->getOperand(0);
22982   SDValue V2 = N->getOperand(1);
22983
22984   // We require the first shuffle operand to be the SUB node, and the second to
22985   // be the ADD node.
22986   // FIXME: We should support the commuted patterns.
22987   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22988     return SDValue();
22989
22990   // If there are other uses of these operations we can't fold them.
22991   if (!V1->hasOneUse() || !V2->hasOneUse())
22992     return SDValue();
22993
22994   // Ensure that both operations have the same operands. Note that we can
22995   // commute the FADD operands.
22996   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22997   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22998       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22999     return SDValue();
23000
23001   // We're looking for blends between FADD and FSUB nodes. We insist on these
23002   // nodes being lined up in a specific expected pattern.
23003   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23004         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23005         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23006     return SDValue();
23007
23008   // Only specific types are legal at this point, assert so we notice if and
23009   // when these change.
23010   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
23011           VT == MVT::v4f64) &&
23012          "Unknown vector type encountered!");
23013
23014   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23015 }
23016
23017 /// PerformShuffleCombine - Performs several different shuffle combines.
23018 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23019                                      TargetLowering::DAGCombinerInfo &DCI,
23020                                      const X86Subtarget *Subtarget) {
23021   SDLoc dl(N);
23022   SDValue N0 = N->getOperand(0);
23023   SDValue N1 = N->getOperand(1);
23024   EVT VT = N->getValueType(0);
23025
23026   // Don't create instructions with illegal types after legalize types has run.
23027   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23028   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23029     return SDValue();
23030
23031   // If we have legalized the vector types, look for blends of FADD and FSUB
23032   // nodes that we can fuse into an ADDSUB node.
23033   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23034     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23035       return AddSub;
23036
23037   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23038   if (Subtarget->hasFp256() && VT.is256BitVector() &&
23039       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23040     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23041
23042   // During Type Legalization, when promoting illegal vector types,
23043   // the backend might introduce new shuffle dag nodes and bitcasts.
23044   //
23045   // This code performs the following transformation:
23046   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23047   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23048   //
23049   // We do this only if both the bitcast and the BINOP dag nodes have
23050   // one use. Also, perform this transformation only if the new binary
23051   // operation is legal. This is to avoid introducing dag nodes that
23052   // potentially need to be further expanded (or custom lowered) into a
23053   // less optimal sequence of dag nodes.
23054   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23055       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23056       N0.getOpcode() == ISD::BITCAST) {
23057     SDValue BC0 = N0.getOperand(0);
23058     EVT SVT = BC0.getValueType();
23059     unsigned Opcode = BC0.getOpcode();
23060     unsigned NumElts = VT.getVectorNumElements();
23061
23062     if (BC0.hasOneUse() && SVT.isVector() &&
23063         SVT.getVectorNumElements() * 2 == NumElts &&
23064         TLI.isOperationLegal(Opcode, VT)) {
23065       bool CanFold = false;
23066       switch (Opcode) {
23067       default : break;
23068       case ISD::ADD :
23069       case ISD::FADD :
23070       case ISD::SUB :
23071       case ISD::FSUB :
23072       case ISD::MUL :
23073       case ISD::FMUL :
23074         CanFold = true;
23075       }
23076
23077       unsigned SVTNumElts = SVT.getVectorNumElements();
23078       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23079       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23080         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23081       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23082         CanFold = SVOp->getMaskElt(i) < 0;
23083
23084       if (CanFold) {
23085         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23086         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23087         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23088         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23089       }
23090     }
23091   }
23092
23093   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23094   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23095   // consecutive, non-overlapping, and in the right order.
23096   SmallVector<SDValue, 16> Elts;
23097   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23098     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23099
23100   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23101     return LD;
23102
23103   if (isTargetShuffle(N->getOpcode())) {
23104     SDValue Shuffle =
23105         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23106     if (Shuffle.getNode())
23107       return Shuffle;
23108
23109     // Try recursively combining arbitrary sequences of x86 shuffle
23110     // instructions into higher-order shuffles. We do this after combining
23111     // specific PSHUF instruction sequences into their minimal form so that we
23112     // can evaluate how many specialized shuffle instructions are involved in
23113     // a particular chain.
23114     SmallVector<int, 1> NonceMask; // Just a placeholder.
23115     NonceMask.push_back(0);
23116     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23117                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23118                                       DCI, Subtarget))
23119       return SDValue(); // This routine will use CombineTo to replace N.
23120   }
23121
23122   return SDValue();
23123 }
23124
23125 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23126 /// specific shuffle of a load can be folded into a single element load.
23127 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23128 /// shuffles have been custom lowered so we need to handle those here.
23129 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23130                                          TargetLowering::DAGCombinerInfo &DCI) {
23131   if (DCI.isBeforeLegalizeOps())
23132     return SDValue();
23133
23134   SDValue InVec = N->getOperand(0);
23135   SDValue EltNo = N->getOperand(1);
23136
23137   if (!isa<ConstantSDNode>(EltNo))
23138     return SDValue();
23139
23140   EVT OriginalVT = InVec.getValueType();
23141
23142   if (InVec.getOpcode() == ISD::BITCAST) {
23143     // Don't duplicate a load with other uses.
23144     if (!InVec.hasOneUse())
23145       return SDValue();
23146     EVT BCVT = InVec.getOperand(0).getValueType();
23147     if (!BCVT.isVector() ||
23148         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23149       return SDValue();
23150     InVec = InVec.getOperand(0);
23151   }
23152
23153   EVT CurrentVT = InVec.getValueType();
23154
23155   if (!isTargetShuffle(InVec.getOpcode()))
23156     return SDValue();
23157
23158   // Don't duplicate a load with other uses.
23159   if (!InVec.hasOneUse())
23160     return SDValue();
23161
23162   SmallVector<int, 16> ShuffleMask;
23163   bool UnaryShuffle;
23164   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23165                             ShuffleMask, UnaryShuffle))
23166     return SDValue();
23167
23168   // Select the input vector, guarding against out of range extract vector.
23169   unsigned NumElems = CurrentVT.getVectorNumElements();
23170   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23171   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23172   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23173                                          : InVec.getOperand(1);
23174
23175   // If inputs to shuffle are the same for both ops, then allow 2 uses
23176   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23177                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23178
23179   if (LdNode.getOpcode() == ISD::BITCAST) {
23180     // Don't duplicate a load with other uses.
23181     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23182       return SDValue();
23183
23184     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23185     LdNode = LdNode.getOperand(0);
23186   }
23187
23188   if (!ISD::isNormalLoad(LdNode.getNode()))
23189     return SDValue();
23190
23191   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23192
23193   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23194     return SDValue();
23195
23196   EVT EltVT = N->getValueType(0);
23197   // If there's a bitcast before the shuffle, check if the load type and
23198   // alignment is valid.
23199   unsigned Align = LN0->getAlignment();
23200   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23201   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23202       EltVT.getTypeForEVT(*DAG.getContext()));
23203
23204   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23205     return SDValue();
23206
23207   // All checks match so transform back to vector_shuffle so that DAG combiner
23208   // can finish the job
23209   SDLoc dl(N);
23210
23211   // Create shuffle node taking into account the case that its a unary shuffle
23212   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23213                                    : InVec.getOperand(1);
23214   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23215                                  InVec.getOperand(0), Shuffle,
23216                                  &ShuffleMask[0]);
23217   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23218   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23219                      EltNo);
23220 }
23221
23222 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23223                                      const X86Subtarget *Subtarget) {
23224   SDValue N0 = N->getOperand(0);
23225   EVT VT = N->getValueType(0);
23226
23227   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23228   // special and don't usually play with other vector types, it's better to
23229   // handle them early to be sure we emit efficient code by avoiding
23230   // store-load conversions.
23231   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23232       N0.getValueType() == MVT::v2i32 &&
23233       isa<ConstantSDNode>(N0.getOperand(1))) {
23234     SDValue N00 = N0->getOperand(0);
23235     if (N0.getConstantOperandVal(1) == 0 && N00.getValueType() == MVT::i32)
23236       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23237   }
23238
23239   // Convert a bitcasted integer logic operation that has one bitcasted
23240   // floating-point operand and one constant operand into a floating-point
23241   // logic operation. This may create a load of the constant, but that is
23242   // cheaper than materializing the constant in an integer register and
23243   // transferring it to an SSE register or transferring the SSE operand to
23244   // integer register and back.
23245   unsigned FPOpcode;
23246   switch (N0.getOpcode()) {
23247     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23248     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23249     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23250     default: return SDValue();
23251   }
23252   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23253        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23254       isa<ConstantSDNode>(N0.getOperand(1)) &&
23255       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23256       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23257     SDValue N000 = N0.getOperand(0).getOperand(0);
23258     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23259     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23260   }
23261
23262   return SDValue();
23263 }
23264
23265 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23266 /// generation and convert it from being a bunch of shuffles and extracts
23267 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23268 /// storing the value and loading scalars back, while for x64 we should
23269 /// use 64-bit extracts and shifts.
23270 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23271                                          TargetLowering::DAGCombinerInfo &DCI) {
23272   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23273     return NewOp;
23274
23275   SDValue InputVector = N->getOperand(0);
23276   SDLoc dl(InputVector);
23277   // Detect mmx to i32 conversion through a v2i32 elt extract.
23278   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23279       N->getValueType(0) == MVT::i32 &&
23280       InputVector.getValueType() == MVT::v2i32) {
23281
23282     // The bitcast source is a direct mmx result.
23283     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23284     if (MMXSrc.getValueType() == MVT::x86mmx)
23285       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23286                          N->getValueType(0),
23287                          InputVector.getNode()->getOperand(0));
23288
23289     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23290     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23291         MMXSrc.getValueType() == MVT::i64) {
23292       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23293       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23294           MMXSrcOp.getValueType() == MVT::v1i64 &&
23295           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23296         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23297                            N->getValueType(0), MMXSrcOp.getOperand(0));
23298     }
23299   }
23300
23301   EVT VT = N->getValueType(0);
23302
23303   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23304       InputVector.getOpcode() == ISD::BITCAST &&
23305       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23306     uint64_t ExtractedElt =
23307         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23308     uint64_t InputValue =
23309         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23310     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23311     return DAG.getConstant(Res, dl, MVT::i1);
23312   }
23313   // Only operate on vectors of 4 elements, where the alternative shuffling
23314   // gets to be more expensive.
23315   if (InputVector.getValueType() != MVT::v4i32)
23316     return SDValue();
23317
23318   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23319   // single use which is a sign-extend or zero-extend, and all elements are
23320   // used.
23321   SmallVector<SDNode *, 4> Uses;
23322   unsigned ExtractedElements = 0;
23323   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23324        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23325     if (UI.getUse().getResNo() != InputVector.getResNo())
23326       return SDValue();
23327
23328     SDNode *Extract = *UI;
23329     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23330       return SDValue();
23331
23332     if (Extract->getValueType(0) != MVT::i32)
23333       return SDValue();
23334     if (!Extract->hasOneUse())
23335       return SDValue();
23336     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23337         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23338       return SDValue();
23339     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23340       return SDValue();
23341
23342     // Record which element was extracted.
23343     ExtractedElements |=
23344       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23345
23346     Uses.push_back(Extract);
23347   }
23348
23349   // If not all the elements were used, this may not be worthwhile.
23350   if (ExtractedElements != 15)
23351     return SDValue();
23352
23353   // Ok, we've now decided to do the transformation.
23354   // If 64-bit shifts are legal, use the extract-shift sequence,
23355   // otherwise bounce the vector off the cache.
23356   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23357   SDValue Vals[4];
23358
23359   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23360     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23361     auto &DL = DAG.getDataLayout();
23362     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23363     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23364       DAG.getConstant(0, dl, VecIdxTy));
23365     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23366       DAG.getConstant(1, dl, VecIdxTy));
23367
23368     SDValue ShAmt = DAG.getConstant(
23369         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23370     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23371     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23372       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23373     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23374     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23375       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23376   } else {
23377     // Store the value to a temporary stack slot.
23378     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23379     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23380       MachinePointerInfo(), false, false, 0);
23381
23382     EVT ElementType = InputVector.getValueType().getVectorElementType();
23383     unsigned EltSize = ElementType.getSizeInBits() / 8;
23384
23385     // Replace each use (extract) with a load of the appropriate element.
23386     for (unsigned i = 0; i < 4; ++i) {
23387       uint64_t Offset = EltSize * i;
23388       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23389       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23390
23391       SDValue ScalarAddr =
23392           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23393
23394       // Load the scalar.
23395       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23396                             ScalarAddr, MachinePointerInfo(),
23397                             false, false, false, 0);
23398
23399     }
23400   }
23401
23402   // Replace the extracts
23403   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23404     UE = Uses.end(); UI != UE; ++UI) {
23405     SDNode *Extract = *UI;
23406
23407     SDValue Idx = Extract->getOperand(1);
23408     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23409     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23410   }
23411
23412   // The replacement was made in place; don't return anything.
23413   return SDValue();
23414 }
23415
23416 static SDValue
23417 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23418                                       const X86Subtarget *Subtarget) {
23419   SDLoc dl(N);
23420   SDValue Cond = N->getOperand(0);
23421   SDValue LHS = N->getOperand(1);
23422   SDValue RHS = N->getOperand(2);
23423
23424   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23425     SDValue CondSrc = Cond->getOperand(0);
23426     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23427       Cond = CondSrc->getOperand(0);
23428   }
23429
23430   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23431     return SDValue();
23432
23433   // A vselect where all conditions and data are constants can be optimized into
23434   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23435   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23436       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23437     return SDValue();
23438
23439   unsigned MaskValue = 0;
23440   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23441     return SDValue();
23442
23443   MVT VT = N->getSimpleValueType(0);
23444   unsigned NumElems = VT.getVectorNumElements();
23445   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23446   for (unsigned i = 0; i < NumElems; ++i) {
23447     // Be sure we emit undef where we can.
23448     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23449       ShuffleMask[i] = -1;
23450     else
23451       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23452   }
23453
23454   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23455   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23456     return SDValue();
23457   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23458 }
23459
23460 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23461 /// nodes.
23462 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23463                                     TargetLowering::DAGCombinerInfo &DCI,
23464                                     const X86Subtarget *Subtarget) {
23465   SDLoc DL(N);
23466   SDValue Cond = N->getOperand(0);
23467   // Get the LHS/RHS of the select.
23468   SDValue LHS = N->getOperand(1);
23469   SDValue RHS = N->getOperand(2);
23470   EVT VT = LHS.getValueType();
23471   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23472
23473   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23474   // instructions match the semantics of the common C idiom x<y?x:y but not
23475   // x<=y?x:y, because of how they handle negative zero (which can be
23476   // ignored in unsafe-math mode).
23477   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23478   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23479       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23480       (Subtarget->hasSSE2() ||
23481        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23482     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23483
23484     unsigned Opcode = 0;
23485     // Check for x CC y ? x : y.
23486     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23487         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23488       switch (CC) {
23489       default: break;
23490       case ISD::SETULT:
23491         // Converting this to a min would handle NaNs incorrectly, and swapping
23492         // the operands would cause it to handle comparisons between positive
23493         // and negative zero incorrectly.
23494         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23495           if (!DAG.getTarget().Options.UnsafeFPMath &&
23496               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23497             break;
23498           std::swap(LHS, RHS);
23499         }
23500         Opcode = X86ISD::FMIN;
23501         break;
23502       case ISD::SETOLE:
23503         // Converting this to a min would handle comparisons between positive
23504         // and negative zero incorrectly.
23505         if (!DAG.getTarget().Options.UnsafeFPMath &&
23506             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23507           break;
23508         Opcode = X86ISD::FMIN;
23509         break;
23510       case ISD::SETULE:
23511         // Converting this to a min would handle both negative zeros and NaNs
23512         // incorrectly, but we can swap the operands to fix both.
23513         std::swap(LHS, RHS);
23514       case ISD::SETOLT:
23515       case ISD::SETLT:
23516       case ISD::SETLE:
23517         Opcode = X86ISD::FMIN;
23518         break;
23519
23520       case ISD::SETOGE:
23521         // Converting this to a max would handle comparisons between positive
23522         // and negative zero incorrectly.
23523         if (!DAG.getTarget().Options.UnsafeFPMath &&
23524             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23525           break;
23526         Opcode = X86ISD::FMAX;
23527         break;
23528       case ISD::SETUGT:
23529         // Converting this to a max would handle NaNs incorrectly, and swapping
23530         // the operands would cause it to handle comparisons between positive
23531         // and negative zero incorrectly.
23532         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23533           if (!DAG.getTarget().Options.UnsafeFPMath &&
23534               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23535             break;
23536           std::swap(LHS, RHS);
23537         }
23538         Opcode = X86ISD::FMAX;
23539         break;
23540       case ISD::SETUGE:
23541         // Converting this to a max would handle both negative zeros and NaNs
23542         // incorrectly, but we can swap the operands to fix both.
23543         std::swap(LHS, RHS);
23544       case ISD::SETOGT:
23545       case ISD::SETGT:
23546       case ISD::SETGE:
23547         Opcode = X86ISD::FMAX;
23548         break;
23549       }
23550     // Check for x CC y ? y : x -- a min/max with reversed arms.
23551     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23552                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23553       switch (CC) {
23554       default: break;
23555       case ISD::SETOGE:
23556         // Converting this to a min would handle comparisons between positive
23557         // and negative zero incorrectly, and swapping the operands would
23558         // cause it to handle NaNs incorrectly.
23559         if (!DAG.getTarget().Options.UnsafeFPMath &&
23560             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23561           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23562             break;
23563           std::swap(LHS, RHS);
23564         }
23565         Opcode = X86ISD::FMIN;
23566         break;
23567       case ISD::SETUGT:
23568         // Converting this to a min would handle NaNs incorrectly.
23569         if (!DAG.getTarget().Options.UnsafeFPMath &&
23570             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23571           break;
23572         Opcode = X86ISD::FMIN;
23573         break;
23574       case ISD::SETUGE:
23575         // Converting this to a min would handle both negative zeros and NaNs
23576         // incorrectly, but we can swap the operands to fix both.
23577         std::swap(LHS, RHS);
23578       case ISD::SETOGT:
23579       case ISD::SETGT:
23580       case ISD::SETGE:
23581         Opcode = X86ISD::FMIN;
23582         break;
23583
23584       case ISD::SETULT:
23585         // Converting this to a max would handle NaNs incorrectly.
23586         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23587           break;
23588         Opcode = X86ISD::FMAX;
23589         break;
23590       case ISD::SETOLE:
23591         // Converting this to a max would handle comparisons between positive
23592         // and negative zero incorrectly, and swapping the operands would
23593         // cause it to handle NaNs incorrectly.
23594         if (!DAG.getTarget().Options.UnsafeFPMath &&
23595             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23596           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23597             break;
23598           std::swap(LHS, RHS);
23599         }
23600         Opcode = X86ISD::FMAX;
23601         break;
23602       case ISD::SETULE:
23603         // Converting this to a max would handle both negative zeros and NaNs
23604         // incorrectly, but we can swap the operands to fix both.
23605         std::swap(LHS, RHS);
23606       case ISD::SETOLT:
23607       case ISD::SETLT:
23608       case ISD::SETLE:
23609         Opcode = X86ISD::FMAX;
23610         break;
23611       }
23612     }
23613
23614     if (Opcode)
23615       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23616   }
23617
23618   EVT CondVT = Cond.getValueType();
23619   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23620       CondVT.getVectorElementType() == MVT::i1) {
23621     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23622     // lowering on KNL. In this case we convert it to
23623     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23624     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23625     // Since SKX these selects have a proper lowering.
23626     EVT OpVT = LHS.getValueType();
23627     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23628         (OpVT.getVectorElementType() == MVT::i8 ||
23629          OpVT.getVectorElementType() == MVT::i16) &&
23630         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23631       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23632       DCI.AddToWorklist(Cond.getNode());
23633       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23634     }
23635   }
23636   // If this is a select between two integer constants, try to do some
23637   // optimizations.
23638   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23639     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23640       // Don't do this for crazy integer types.
23641       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23642         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23643         // so that TrueC (the true value) is larger than FalseC.
23644         bool NeedsCondInvert = false;
23645
23646         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23647             // Efficiently invertible.
23648             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23649              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23650               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23651           NeedsCondInvert = true;
23652           std::swap(TrueC, FalseC);
23653         }
23654
23655         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23656         if (FalseC->getAPIntValue() == 0 &&
23657             TrueC->getAPIntValue().isPowerOf2()) {
23658           if (NeedsCondInvert) // Invert the condition if needed.
23659             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23660                                DAG.getConstant(1, DL, Cond.getValueType()));
23661
23662           // Zero extend the condition if needed.
23663           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23664
23665           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23666           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23667                              DAG.getConstant(ShAmt, DL, MVT::i8));
23668         }
23669
23670         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23671         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23672           if (NeedsCondInvert) // Invert the condition if needed.
23673             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23674                                DAG.getConstant(1, DL, Cond.getValueType()));
23675
23676           // Zero extend the condition if needed.
23677           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23678                              FalseC->getValueType(0), Cond);
23679           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23680                              SDValue(FalseC, 0));
23681         }
23682
23683         // Optimize cases that will turn into an LEA instruction.  This requires
23684         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23685         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23686           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23687           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23688
23689           bool isFastMultiplier = false;
23690           if (Diff < 10) {
23691             switch ((unsigned char)Diff) {
23692               default: break;
23693               case 1:  // result = add base, cond
23694               case 2:  // result = lea base(    , cond*2)
23695               case 3:  // result = lea base(cond, cond*2)
23696               case 4:  // result = lea base(    , cond*4)
23697               case 5:  // result = lea base(cond, cond*4)
23698               case 8:  // result = lea base(    , cond*8)
23699               case 9:  // result = lea base(cond, cond*8)
23700                 isFastMultiplier = true;
23701                 break;
23702             }
23703           }
23704
23705           if (isFastMultiplier) {
23706             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23707             if (NeedsCondInvert) // Invert the condition if needed.
23708               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23709                                  DAG.getConstant(1, DL, Cond.getValueType()));
23710
23711             // Zero extend the condition if needed.
23712             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23713                                Cond);
23714             // Scale the condition by the difference.
23715             if (Diff != 1)
23716               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23717                                  DAG.getConstant(Diff, DL,
23718                                                  Cond.getValueType()));
23719
23720             // Add the base if non-zero.
23721             if (FalseC->getAPIntValue() != 0)
23722               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23723                                  SDValue(FalseC, 0));
23724             return Cond;
23725           }
23726         }
23727       }
23728   }
23729
23730   // Canonicalize max and min:
23731   // (x > y) ? x : y -> (x >= y) ? x : y
23732   // (x < y) ? x : y -> (x <= y) ? x : y
23733   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23734   // the need for an extra compare
23735   // against zero. e.g.
23736   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23737   // subl   %esi, %edi
23738   // testl  %edi, %edi
23739   // movl   $0, %eax
23740   // cmovgl %edi, %eax
23741   // =>
23742   // xorl   %eax, %eax
23743   // subl   %esi, $edi
23744   // cmovsl %eax, %edi
23745   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23746       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23747       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23748     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23749     switch (CC) {
23750     default: break;
23751     case ISD::SETLT:
23752     case ISD::SETGT: {
23753       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23754       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23755                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23756       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23757     }
23758     }
23759   }
23760
23761   // Early exit check
23762   if (!TLI.isTypeLegal(VT))
23763     return SDValue();
23764
23765   // Match VSELECTs into subs with unsigned saturation.
23766   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23767       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23768       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23769        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23770     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23771
23772     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23773     // left side invert the predicate to simplify logic below.
23774     SDValue Other;
23775     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23776       Other = RHS;
23777       CC = ISD::getSetCCInverse(CC, true);
23778     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23779       Other = LHS;
23780     }
23781
23782     if (Other.getNode() && Other->getNumOperands() == 2 &&
23783         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23784       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23785       SDValue CondRHS = Cond->getOperand(1);
23786
23787       // Look for a general sub with unsigned saturation first.
23788       // x >= y ? x-y : 0 --> subus x, y
23789       // x >  y ? x-y : 0 --> subus x, y
23790       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23791           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23792         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23793
23794       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23795         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23796           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23797             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23798               // If the RHS is a constant we have to reverse the const
23799               // canonicalization.
23800               // x > C-1 ? x+-C : 0 --> subus x, C
23801               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23802                   CondRHSConst->getAPIntValue() ==
23803                       (-OpRHSConst->getAPIntValue() - 1))
23804                 return DAG.getNode(
23805                     X86ISD::SUBUS, DL, VT, OpLHS,
23806                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23807
23808           // Another special case: If C was a sign bit, the sub has been
23809           // canonicalized into a xor.
23810           // FIXME: Would it be better to use computeKnownBits to determine
23811           //        whether it's safe to decanonicalize the xor?
23812           // x s< 0 ? x^C : 0 --> subus x, C
23813           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23814               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23815               OpRHSConst->getAPIntValue().isSignBit())
23816             // Note that we have to rebuild the RHS constant here to ensure we
23817             // don't rely on particular values of undef lanes.
23818             return DAG.getNode(
23819                 X86ISD::SUBUS, DL, VT, OpLHS,
23820                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23821         }
23822     }
23823   }
23824
23825   // Simplify vector selection if condition value type matches vselect
23826   // operand type
23827   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23828     assert(Cond.getValueType().isVector() &&
23829            "vector select expects a vector selector!");
23830
23831     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23832     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23833
23834     // Try invert the condition if true value is not all 1s and false value
23835     // is not all 0s.
23836     if (!TValIsAllOnes && !FValIsAllZeros &&
23837         // Check if the selector will be produced by CMPP*/PCMP*
23838         Cond.getOpcode() == ISD::SETCC &&
23839         // Check if SETCC has already been promoted
23840         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23841             CondVT) {
23842       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23843       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23844
23845       if (TValIsAllZeros || FValIsAllOnes) {
23846         SDValue CC = Cond.getOperand(2);
23847         ISD::CondCode NewCC =
23848           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23849                                Cond.getOperand(0).getValueType().isInteger());
23850         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23851         std::swap(LHS, RHS);
23852         TValIsAllOnes = FValIsAllOnes;
23853         FValIsAllZeros = TValIsAllZeros;
23854       }
23855     }
23856
23857     if (TValIsAllOnes || FValIsAllZeros) {
23858       SDValue Ret;
23859
23860       if (TValIsAllOnes && FValIsAllZeros)
23861         Ret = Cond;
23862       else if (TValIsAllOnes)
23863         Ret =
23864             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23865       else if (FValIsAllZeros)
23866         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23867                           DAG.getBitcast(CondVT, LHS));
23868
23869       return DAG.getBitcast(VT, Ret);
23870     }
23871   }
23872
23873   // We should generate an X86ISD::BLENDI from a vselect if its argument
23874   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23875   // constants. This specific pattern gets generated when we split a
23876   // selector for a 512 bit vector in a machine without AVX512 (but with
23877   // 256-bit vectors), during legalization:
23878   //
23879   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23880   //
23881   // Iff we find this pattern and the build_vectors are built from
23882   // constants, we translate the vselect into a shuffle_vector that we
23883   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23884   if ((N->getOpcode() == ISD::VSELECT ||
23885        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23886       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23887     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23888     if (Shuffle.getNode())
23889       return Shuffle;
23890   }
23891
23892   // If this is a *dynamic* select (non-constant condition) and we can match
23893   // this node with one of the variable blend instructions, restructure the
23894   // condition so that the blends can use the high bit of each element and use
23895   // SimplifyDemandedBits to simplify the condition operand.
23896   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23897       !DCI.isBeforeLegalize() &&
23898       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23899     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
23900
23901     // Don't optimize vector selects that map to mask-registers.
23902     if (BitWidth == 1)
23903       return SDValue();
23904
23905     // We can only handle the cases where VSELECT is directly legal on the
23906     // subtarget. We custom lower VSELECT nodes with constant conditions and
23907     // this makes it hard to see whether a dynamic VSELECT will correctly
23908     // lower, so we both check the operation's status and explicitly handle the
23909     // cases where a *dynamic* blend will fail even though a constant-condition
23910     // blend could be custom lowered.
23911     // FIXME: We should find a better way to handle this class of problems.
23912     // Potentially, we should combine constant-condition vselect nodes
23913     // pre-legalization into shuffles and not mark as many types as custom
23914     // lowered.
23915     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23916       return SDValue();
23917     // FIXME: We don't support i16-element blends currently. We could and
23918     // should support them by making *all* the bits in the condition be set
23919     // rather than just the high bit and using an i8-element blend.
23920     if (VT.getVectorElementType() == MVT::i16)
23921       return SDValue();
23922     // Dynamic blending was only available from SSE4.1 onward.
23923     if (VT.is128BitVector() && !Subtarget->hasSSE41())
23924       return SDValue();
23925     // Byte blends are only available in AVX2
23926     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
23927       return SDValue();
23928
23929     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23930     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23931
23932     APInt KnownZero, KnownOne;
23933     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23934                                           DCI.isBeforeLegalizeOps());
23935     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23936         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23937                                  TLO)) {
23938       // If we changed the computation somewhere in the DAG, this change
23939       // will affect all users of Cond.
23940       // Make sure it is fine and update all the nodes so that we do not
23941       // use the generic VSELECT anymore. Otherwise, we may perform
23942       // wrong optimizations as we messed up with the actual expectation
23943       // for the vector boolean values.
23944       if (Cond != TLO.Old) {
23945         // Check all uses of that condition operand to check whether it will be
23946         // consumed by non-BLEND instructions, which may depend on all bits are
23947         // set properly.
23948         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23949              I != E; ++I)
23950           if (I->getOpcode() != ISD::VSELECT)
23951             // TODO: Add other opcodes eventually lowered into BLEND.
23952             return SDValue();
23953
23954         // Update all the users of the condition, before committing the change,
23955         // so that the VSELECT optimizations that expect the correct vector
23956         // boolean value will not be triggered.
23957         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23958              I != E; ++I)
23959           DAG.ReplaceAllUsesOfValueWith(
23960               SDValue(*I, 0),
23961               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23962                           Cond, I->getOperand(1), I->getOperand(2)));
23963         DCI.CommitTargetLoweringOpt(TLO);
23964         return SDValue();
23965       }
23966       // At this point, only Cond is changed. Change the condition
23967       // just for N to keep the opportunity to optimize all other
23968       // users their own way.
23969       DAG.ReplaceAllUsesOfValueWith(
23970           SDValue(N, 0),
23971           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23972                       TLO.New, N->getOperand(1), N->getOperand(2)));
23973       return SDValue();
23974     }
23975   }
23976
23977   return SDValue();
23978 }
23979
23980 // Check whether a boolean test is testing a boolean value generated by
23981 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23982 // code.
23983 //
23984 // Simplify the following patterns:
23985 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23986 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23987 // to (Op EFLAGS Cond)
23988 //
23989 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23990 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23991 // to (Op EFLAGS !Cond)
23992 //
23993 // where Op could be BRCOND or CMOV.
23994 //
23995 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23996   // Quit if not CMP and SUB with its value result used.
23997   if (Cmp.getOpcode() != X86ISD::CMP &&
23998       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23999       return SDValue();
24000
24001   // Quit if not used as a boolean value.
24002   if (CC != X86::COND_E && CC != X86::COND_NE)
24003     return SDValue();
24004
24005   // Check CMP operands. One of them should be 0 or 1 and the other should be
24006   // an SetCC or extended from it.
24007   SDValue Op1 = Cmp.getOperand(0);
24008   SDValue Op2 = Cmp.getOperand(1);
24009
24010   SDValue SetCC;
24011   const ConstantSDNode* C = nullptr;
24012   bool needOppositeCond = (CC == X86::COND_E);
24013   bool checkAgainstTrue = false; // Is it a comparison against 1?
24014
24015   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24016     SetCC = Op2;
24017   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24018     SetCC = Op1;
24019   else // Quit if all operands are not constants.
24020     return SDValue();
24021
24022   if (C->getZExtValue() == 1) {
24023     needOppositeCond = !needOppositeCond;
24024     checkAgainstTrue = true;
24025   } else if (C->getZExtValue() != 0)
24026     // Quit if the constant is neither 0 or 1.
24027     return SDValue();
24028
24029   bool truncatedToBoolWithAnd = false;
24030   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24031   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24032          SetCC.getOpcode() == ISD::TRUNCATE ||
24033          SetCC.getOpcode() == ISD::AND) {
24034     if (SetCC.getOpcode() == ISD::AND) {
24035       int OpIdx = -1;
24036       ConstantSDNode *CS;
24037       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
24038           CS->getZExtValue() == 1)
24039         OpIdx = 1;
24040       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
24041           CS->getZExtValue() == 1)
24042         OpIdx = 0;
24043       if (OpIdx == -1)
24044         break;
24045       SetCC = SetCC.getOperand(OpIdx);
24046       truncatedToBoolWithAnd = true;
24047     } else
24048       SetCC = SetCC.getOperand(0);
24049   }
24050
24051   switch (SetCC.getOpcode()) {
24052   case X86ISD::SETCC_CARRY:
24053     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24054     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24055     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24056     // truncated to i1 using 'and'.
24057     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24058       break;
24059     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24060            "Invalid use of SETCC_CARRY!");
24061     // FALL THROUGH
24062   case X86ISD::SETCC:
24063     // Set the condition code or opposite one if necessary.
24064     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24065     if (needOppositeCond)
24066       CC = X86::GetOppositeBranchCondition(CC);
24067     return SetCC.getOperand(1);
24068   case X86ISD::CMOV: {
24069     // Check whether false/true value has canonical one, i.e. 0 or 1.
24070     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24071     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24072     // Quit if true value is not a constant.
24073     if (!TVal)
24074       return SDValue();
24075     // Quit if false value is not a constant.
24076     if (!FVal) {
24077       SDValue Op = SetCC.getOperand(0);
24078       // Skip 'zext' or 'trunc' node.
24079       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24080           Op.getOpcode() == ISD::TRUNCATE)
24081         Op = Op.getOperand(0);
24082       // A special case for rdrand/rdseed, where 0 is set if false cond is
24083       // found.
24084       if ((Op.getOpcode() != X86ISD::RDRAND &&
24085            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24086         return SDValue();
24087     }
24088     // Quit if false value is not the constant 0 or 1.
24089     bool FValIsFalse = true;
24090     if (FVal && FVal->getZExtValue() != 0) {
24091       if (FVal->getZExtValue() != 1)
24092         return SDValue();
24093       // If FVal is 1, opposite cond is needed.
24094       needOppositeCond = !needOppositeCond;
24095       FValIsFalse = false;
24096     }
24097     // Quit if TVal is not the constant opposite of FVal.
24098     if (FValIsFalse && TVal->getZExtValue() != 1)
24099       return SDValue();
24100     if (!FValIsFalse && TVal->getZExtValue() != 0)
24101       return SDValue();
24102     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24103     if (needOppositeCond)
24104       CC = X86::GetOppositeBranchCondition(CC);
24105     return SetCC.getOperand(3);
24106   }
24107   }
24108
24109   return SDValue();
24110 }
24111
24112 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24113 /// Match:
24114 ///   (X86or (X86setcc) (X86setcc))
24115 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24116 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24117                                            X86::CondCode &CC1, SDValue &Flags,
24118                                            bool &isAnd) {
24119   if (Cond->getOpcode() == X86ISD::CMP) {
24120     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
24121     if (!CondOp1C || !CondOp1C->isNullValue())
24122       return false;
24123
24124     Cond = Cond->getOperand(0);
24125   }
24126
24127   isAnd = false;
24128
24129   SDValue SetCC0, SetCC1;
24130   switch (Cond->getOpcode()) {
24131   default: return false;
24132   case ISD::AND:
24133   case X86ISD::AND:
24134     isAnd = true;
24135     // fallthru
24136   case ISD::OR:
24137   case X86ISD::OR:
24138     SetCC0 = Cond->getOperand(0);
24139     SetCC1 = Cond->getOperand(1);
24140     break;
24141   };
24142
24143   // Make sure we have SETCC nodes, using the same flags value.
24144   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24145       SetCC1.getOpcode() != X86ISD::SETCC ||
24146       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24147     return false;
24148
24149   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24150   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24151   Flags = SetCC0->getOperand(1);
24152   return true;
24153 }
24154
24155 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24156 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24157                                   TargetLowering::DAGCombinerInfo &DCI,
24158                                   const X86Subtarget *Subtarget) {
24159   SDLoc DL(N);
24160
24161   // If the flag operand isn't dead, don't touch this CMOV.
24162   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24163     return SDValue();
24164
24165   SDValue FalseOp = N->getOperand(0);
24166   SDValue TrueOp = N->getOperand(1);
24167   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24168   SDValue Cond = N->getOperand(3);
24169
24170   if (CC == X86::COND_E || CC == X86::COND_NE) {
24171     switch (Cond.getOpcode()) {
24172     default: break;
24173     case X86ISD::BSR:
24174     case X86ISD::BSF:
24175       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24176       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24177         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24178     }
24179   }
24180
24181   SDValue Flags;
24182
24183   Flags = checkBoolTestSetCCCombine(Cond, CC);
24184   if (Flags.getNode() &&
24185       // Extra check as FCMOV only supports a subset of X86 cond.
24186       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24187     SDValue Ops[] = { FalseOp, TrueOp,
24188                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24189     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24190   }
24191
24192   // If this is a select between two integer constants, try to do some
24193   // optimizations.  Note that the operands are ordered the opposite of SELECT
24194   // operands.
24195   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24196     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24197       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24198       // larger than FalseC (the false value).
24199       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24200         CC = X86::GetOppositeBranchCondition(CC);
24201         std::swap(TrueC, FalseC);
24202         std::swap(TrueOp, FalseOp);
24203       }
24204
24205       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24206       // This is efficient for any integer data type (including i8/i16) and
24207       // shift amount.
24208       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24209         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24210                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24211
24212         // Zero extend the condition if needed.
24213         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24214
24215         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24216         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24217                            DAG.getConstant(ShAmt, DL, MVT::i8));
24218         if (N->getNumValues() == 2)  // Dead flag value?
24219           return DCI.CombineTo(N, Cond, SDValue());
24220         return Cond;
24221       }
24222
24223       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24224       // for any integer data type, including i8/i16.
24225       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24226         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24227                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24228
24229         // Zero extend the condition if needed.
24230         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24231                            FalseC->getValueType(0), Cond);
24232         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24233                            SDValue(FalseC, 0));
24234
24235         if (N->getNumValues() == 2)  // Dead flag value?
24236           return DCI.CombineTo(N, Cond, SDValue());
24237         return Cond;
24238       }
24239
24240       // Optimize cases that will turn into an LEA instruction.  This requires
24241       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24242       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24243         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24244         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24245
24246         bool isFastMultiplier = false;
24247         if (Diff < 10) {
24248           switch ((unsigned char)Diff) {
24249           default: break;
24250           case 1:  // result = add base, cond
24251           case 2:  // result = lea base(    , cond*2)
24252           case 3:  // result = lea base(cond, cond*2)
24253           case 4:  // result = lea base(    , cond*4)
24254           case 5:  // result = lea base(cond, cond*4)
24255           case 8:  // result = lea base(    , cond*8)
24256           case 9:  // result = lea base(cond, cond*8)
24257             isFastMultiplier = true;
24258             break;
24259           }
24260         }
24261
24262         if (isFastMultiplier) {
24263           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24264           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24265                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24266           // Zero extend the condition if needed.
24267           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24268                              Cond);
24269           // Scale the condition by the difference.
24270           if (Diff != 1)
24271             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24272                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24273
24274           // Add the base if non-zero.
24275           if (FalseC->getAPIntValue() != 0)
24276             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24277                                SDValue(FalseC, 0));
24278           if (N->getNumValues() == 2)  // Dead flag value?
24279             return DCI.CombineTo(N, Cond, SDValue());
24280           return Cond;
24281         }
24282       }
24283     }
24284   }
24285
24286   // Handle these cases:
24287   //   (select (x != c), e, c) -> select (x != c), e, x),
24288   //   (select (x == c), c, e) -> select (x == c), x, e)
24289   // where the c is an integer constant, and the "select" is the combination
24290   // of CMOV and CMP.
24291   //
24292   // The rationale for this change is that the conditional-move from a constant
24293   // needs two instructions, however, conditional-move from a register needs
24294   // only one instruction.
24295   //
24296   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24297   //  some instruction-combining opportunities. This opt needs to be
24298   //  postponed as late as possible.
24299   //
24300   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24301     // the DCI.xxxx conditions are provided to postpone the optimization as
24302     // late as possible.
24303
24304     ConstantSDNode *CmpAgainst = nullptr;
24305     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24306         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24307         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24308
24309       if (CC == X86::COND_NE &&
24310           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24311         CC = X86::GetOppositeBranchCondition(CC);
24312         std::swap(TrueOp, FalseOp);
24313       }
24314
24315       if (CC == X86::COND_E &&
24316           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24317         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24318                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24319         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24320       }
24321     }
24322   }
24323
24324   // Fold and/or of setcc's to double CMOV:
24325   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24326   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24327   //
24328   // This combine lets us generate:
24329   //   cmovcc1 (jcc1 if we don't have CMOV)
24330   //   cmovcc2 (same)
24331   // instead of:
24332   //   setcc1
24333   //   setcc2
24334   //   and/or
24335   //   cmovne (jne if we don't have CMOV)
24336   // When we can't use the CMOV instruction, it might increase branch
24337   // mispredicts.
24338   // When we can use CMOV, or when there is no mispredict, this improves
24339   // throughput and reduces register pressure.
24340   //
24341   if (CC == X86::COND_NE) {
24342     SDValue Flags;
24343     X86::CondCode CC0, CC1;
24344     bool isAndSetCC;
24345     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24346       if (isAndSetCC) {
24347         std::swap(FalseOp, TrueOp);
24348         CC0 = X86::GetOppositeBranchCondition(CC0);
24349         CC1 = X86::GetOppositeBranchCondition(CC1);
24350       }
24351
24352       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24353         Flags};
24354       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24355       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24356       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24357       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24358       return CMOV;
24359     }
24360   }
24361
24362   return SDValue();
24363 }
24364
24365 /// PerformMulCombine - Optimize a single multiply with constant into two
24366 /// in order to implement it with two cheaper instructions, e.g.
24367 /// LEA + SHL, LEA + LEA.
24368 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24369                                  TargetLowering::DAGCombinerInfo &DCI) {
24370   // An imul is usually smaller than the alternative sequence.
24371   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24372     return SDValue();
24373
24374   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24375     return SDValue();
24376
24377   EVT VT = N->getValueType(0);
24378   if (VT != MVT::i64 && VT != MVT::i32)
24379     return SDValue();
24380
24381   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24382   if (!C)
24383     return SDValue();
24384   uint64_t MulAmt = C->getZExtValue();
24385   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24386     return SDValue();
24387
24388   uint64_t MulAmt1 = 0;
24389   uint64_t MulAmt2 = 0;
24390   if ((MulAmt % 9) == 0) {
24391     MulAmt1 = 9;
24392     MulAmt2 = MulAmt / 9;
24393   } else if ((MulAmt % 5) == 0) {
24394     MulAmt1 = 5;
24395     MulAmt2 = MulAmt / 5;
24396   } else if ((MulAmt % 3) == 0) {
24397     MulAmt1 = 3;
24398     MulAmt2 = MulAmt / 3;
24399   }
24400   if (MulAmt2 &&
24401       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24402     SDLoc DL(N);
24403
24404     if (isPowerOf2_64(MulAmt2) &&
24405         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24406       // If second multiplifer is pow2, issue it first. We want the multiply by
24407       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24408       // is an add.
24409       std::swap(MulAmt1, MulAmt2);
24410
24411     SDValue NewMul;
24412     if (isPowerOf2_64(MulAmt1))
24413       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24414                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24415     else
24416       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24417                            DAG.getConstant(MulAmt1, DL, VT));
24418
24419     if (isPowerOf2_64(MulAmt2))
24420       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24421                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24422     else
24423       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24424                            DAG.getConstant(MulAmt2, DL, VT));
24425
24426     // Do not add new nodes to DAG combiner worklist.
24427     DCI.CombineTo(N, NewMul, false);
24428   }
24429   return SDValue();
24430 }
24431
24432 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24433   SDValue N0 = N->getOperand(0);
24434   SDValue N1 = N->getOperand(1);
24435   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24436   EVT VT = N0.getValueType();
24437
24438   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24439   // since the result of setcc_c is all zero's or all ones.
24440   if (VT.isInteger() && !VT.isVector() &&
24441       N1C && N0.getOpcode() == ISD::AND &&
24442       N0.getOperand(1).getOpcode() == ISD::Constant) {
24443     SDValue N00 = N0.getOperand(0);
24444     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24445     APInt ShAmt = N1C->getAPIntValue();
24446     Mask = Mask.shl(ShAmt);
24447     bool MaskOK = false;
24448     // We can handle cases concerning bit-widening nodes containing setcc_c if
24449     // we carefully interrogate the mask to make sure we are semantics
24450     // preserving.
24451     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24452     // of the underlying setcc_c operation if the setcc_c was zero extended.
24453     // Consider the following example:
24454     //   zext(setcc_c)                 -> i32 0x0000FFFF
24455     //   c1                            -> i32 0x0000FFFF
24456     //   c2                            -> i32 0x00000001
24457     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24458     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24459     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24460       MaskOK = true;
24461     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24462                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24463       MaskOK = true;
24464     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24465                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24466                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24467       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24468     }
24469     if (MaskOK && Mask != 0) {
24470       SDLoc DL(N);
24471       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24472     }
24473   }
24474
24475   // Hardware support for vector shifts is sparse which makes us scalarize the
24476   // vector operations in many cases. Also, on sandybridge ADD is faster than
24477   // shl.
24478   // (shl V, 1) -> add V,V
24479   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24480     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24481       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24482       // We shift all of the values by one. In many cases we do not have
24483       // hardware support for this operation. This is better expressed as an ADD
24484       // of two values.
24485       if (N1SplatC->getAPIntValue() == 1)
24486         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24487     }
24488
24489   return SDValue();
24490 }
24491
24492 /// \brief Returns a vector of 0s if the node in input is a vector logical
24493 /// shift by a constant amount which is known to be bigger than or equal
24494 /// to the vector element size in bits.
24495 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24496                                       const X86Subtarget *Subtarget) {
24497   EVT VT = N->getValueType(0);
24498
24499   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24500       (!Subtarget->hasInt256() ||
24501        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24502     return SDValue();
24503
24504   SDValue Amt = N->getOperand(1);
24505   SDLoc DL(N);
24506   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24507     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24508       APInt ShiftAmt = AmtSplat->getAPIntValue();
24509       unsigned MaxAmount =
24510         VT.getSimpleVT().getVectorElementType().getSizeInBits();
24511
24512       // SSE2/AVX2 logical shifts always return a vector of 0s
24513       // if the shift amount is bigger than or equal to
24514       // the element size. The constant shift amount will be
24515       // encoded as a 8-bit immediate.
24516       if (ShiftAmt.trunc(8).uge(MaxAmount))
24517         return getZeroVector(VT, Subtarget, DAG, DL);
24518     }
24519
24520   return SDValue();
24521 }
24522
24523 /// PerformShiftCombine - Combine shifts.
24524 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24525                                    TargetLowering::DAGCombinerInfo &DCI,
24526                                    const X86Subtarget *Subtarget) {
24527   if (N->getOpcode() == ISD::SHL)
24528     if (SDValue V = PerformSHLCombine(N, DAG))
24529       return V;
24530
24531   // Try to fold this logical shift into a zero vector.
24532   if (N->getOpcode() != ISD::SRA)
24533     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24534       return V;
24535
24536   return SDValue();
24537 }
24538
24539 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24540 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24541 // and friends.  Likewise for OR -> CMPNEQSS.
24542 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24543                             TargetLowering::DAGCombinerInfo &DCI,
24544                             const X86Subtarget *Subtarget) {
24545   unsigned opcode;
24546
24547   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24548   // we're requiring SSE2 for both.
24549   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24550     SDValue N0 = N->getOperand(0);
24551     SDValue N1 = N->getOperand(1);
24552     SDValue CMP0 = N0->getOperand(1);
24553     SDValue CMP1 = N1->getOperand(1);
24554     SDLoc DL(N);
24555
24556     // The SETCCs should both refer to the same CMP.
24557     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24558       return SDValue();
24559
24560     SDValue CMP00 = CMP0->getOperand(0);
24561     SDValue CMP01 = CMP0->getOperand(1);
24562     EVT     VT    = CMP00.getValueType();
24563
24564     if (VT == MVT::f32 || VT == MVT::f64) {
24565       bool ExpectingFlags = false;
24566       // Check for any users that want flags:
24567       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24568            !ExpectingFlags && UI != UE; ++UI)
24569         switch (UI->getOpcode()) {
24570         default:
24571         case ISD::BR_CC:
24572         case ISD::BRCOND:
24573         case ISD::SELECT:
24574           ExpectingFlags = true;
24575           break;
24576         case ISD::CopyToReg:
24577         case ISD::SIGN_EXTEND:
24578         case ISD::ZERO_EXTEND:
24579         case ISD::ANY_EXTEND:
24580           break;
24581         }
24582
24583       if (!ExpectingFlags) {
24584         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24585         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24586
24587         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24588           X86::CondCode tmp = cc0;
24589           cc0 = cc1;
24590           cc1 = tmp;
24591         }
24592
24593         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24594             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24595           // FIXME: need symbolic constants for these magic numbers.
24596           // See X86ATTInstPrinter.cpp:printSSECC().
24597           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24598           if (Subtarget->hasAVX512()) {
24599             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24600                                          CMP01,
24601                                          DAG.getConstant(x86cc, DL, MVT::i8));
24602             if (N->getValueType(0) != MVT::i1)
24603               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24604                                  FSetCC);
24605             return FSetCC;
24606           }
24607           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24608                                               CMP00.getValueType(), CMP00, CMP01,
24609                                               DAG.getConstant(x86cc, DL,
24610                                                               MVT::i8));
24611
24612           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24613           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24614
24615           if (is64BitFP && !Subtarget->is64Bit()) {
24616             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24617             // 64-bit integer, since that's not a legal type. Since
24618             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24619             // bits, but can do this little dance to extract the lowest 32 bits
24620             // and work with those going forward.
24621             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24622                                            OnesOrZeroesF);
24623             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24624             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24625                                         Vector32, DAG.getIntPtrConstant(0, DL));
24626             IntVT = MVT::i32;
24627           }
24628
24629           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24630           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24631                                       DAG.getConstant(1, DL, IntVT));
24632           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24633                                               ANDed);
24634           return OneBitOfTruth;
24635         }
24636       }
24637     }
24638   }
24639   return SDValue();
24640 }
24641
24642 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24643 /// so it can be folded inside ANDNP.
24644 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24645   EVT VT = N->getValueType(0);
24646
24647   // Match direct AllOnes for 128 and 256-bit vectors
24648   if (ISD::isBuildVectorAllOnes(N))
24649     return true;
24650
24651   // Look through a bit convert.
24652   if (N->getOpcode() == ISD::BITCAST)
24653     N = N->getOperand(0).getNode();
24654
24655   // Sometimes the operand may come from a insert_subvector building a 256-bit
24656   // allones vector
24657   if (VT.is256BitVector() &&
24658       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24659     SDValue V1 = N->getOperand(0);
24660     SDValue V2 = N->getOperand(1);
24661
24662     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24663         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24664         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24665         ISD::isBuildVectorAllOnes(V2.getNode()))
24666       return true;
24667   }
24668
24669   return false;
24670 }
24671
24672 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24673 // register. In most cases we actually compare or select YMM-sized registers
24674 // and mixing the two types creates horrible code. This method optimizes
24675 // some of the transition sequences.
24676 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24677                                  TargetLowering::DAGCombinerInfo &DCI,
24678                                  const X86Subtarget *Subtarget) {
24679   EVT VT = N->getValueType(0);
24680   if (!VT.is256BitVector())
24681     return SDValue();
24682
24683   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24684           N->getOpcode() == ISD::ZERO_EXTEND ||
24685           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24686
24687   SDValue Narrow = N->getOperand(0);
24688   EVT NarrowVT = Narrow->getValueType(0);
24689   if (!NarrowVT.is128BitVector())
24690     return SDValue();
24691
24692   if (Narrow->getOpcode() != ISD::XOR &&
24693       Narrow->getOpcode() != ISD::AND &&
24694       Narrow->getOpcode() != ISD::OR)
24695     return SDValue();
24696
24697   SDValue N0  = Narrow->getOperand(0);
24698   SDValue N1  = Narrow->getOperand(1);
24699   SDLoc DL(Narrow);
24700
24701   // The Left side has to be a trunc.
24702   if (N0.getOpcode() != ISD::TRUNCATE)
24703     return SDValue();
24704
24705   // The type of the truncated inputs.
24706   EVT WideVT = N0->getOperand(0)->getValueType(0);
24707   if (WideVT != VT)
24708     return SDValue();
24709
24710   // The right side has to be a 'trunc' or a constant vector.
24711   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24712   ConstantSDNode *RHSConstSplat = nullptr;
24713   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24714     RHSConstSplat = RHSBV->getConstantSplatNode();
24715   if (!RHSTrunc && !RHSConstSplat)
24716     return SDValue();
24717
24718   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24719
24720   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24721     return SDValue();
24722
24723   // Set N0 and N1 to hold the inputs to the new wide operation.
24724   N0 = N0->getOperand(0);
24725   if (RHSConstSplat) {
24726     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
24727                      SDValue(RHSConstSplat, 0));
24728     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24729     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24730   } else if (RHSTrunc) {
24731     N1 = N1->getOperand(0);
24732   }
24733
24734   // Generate the wide operation.
24735   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24736   unsigned Opcode = N->getOpcode();
24737   switch (Opcode) {
24738   case ISD::ANY_EXTEND:
24739     return Op;
24740   case ISD::ZERO_EXTEND: {
24741     unsigned InBits = NarrowVT.getScalarSizeInBits();
24742     APInt Mask = APInt::getAllOnesValue(InBits);
24743     Mask = Mask.zext(VT.getScalarSizeInBits());
24744     return DAG.getNode(ISD::AND, DL, VT,
24745                        Op, DAG.getConstant(Mask, DL, VT));
24746   }
24747   case ISD::SIGN_EXTEND:
24748     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24749                        Op, DAG.getValueType(NarrowVT));
24750   default:
24751     llvm_unreachable("Unexpected opcode");
24752   }
24753 }
24754
24755 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24756                                  TargetLowering::DAGCombinerInfo &DCI,
24757                                  const X86Subtarget *Subtarget) {
24758   SDValue N0 = N->getOperand(0);
24759   SDValue N1 = N->getOperand(1);
24760   SDLoc DL(N);
24761
24762   // A vector zext_in_reg may be represented as a shuffle,
24763   // feeding into a bitcast (this represents anyext) feeding into
24764   // an and with a mask.
24765   // We'd like to try to combine that into a shuffle with zero
24766   // plus a bitcast, removing the and.
24767   if (N0.getOpcode() != ISD::BITCAST ||
24768       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24769     return SDValue();
24770
24771   // The other side of the AND should be a splat of 2^C, where C
24772   // is the number of bits in the source type.
24773   if (N1.getOpcode() == ISD::BITCAST)
24774     N1 = N1.getOperand(0);
24775   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24776     return SDValue();
24777   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24778
24779   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24780   EVT SrcType = Shuffle->getValueType(0);
24781
24782   // We expect a single-source shuffle
24783   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24784     return SDValue();
24785
24786   unsigned SrcSize = SrcType.getScalarSizeInBits();
24787
24788   APInt SplatValue, SplatUndef;
24789   unsigned SplatBitSize;
24790   bool HasAnyUndefs;
24791   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24792                                 SplatBitSize, HasAnyUndefs))
24793     return SDValue();
24794
24795   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24796   // Make sure the splat matches the mask we expect
24797   if (SplatBitSize > ResSize ||
24798       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24799     return SDValue();
24800
24801   // Make sure the input and output size make sense
24802   if (SrcSize >= ResSize || ResSize % SrcSize)
24803     return SDValue();
24804
24805   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24806   // The number of u's between each two values depends on the ratio between
24807   // the source and dest type.
24808   unsigned ZextRatio = ResSize / SrcSize;
24809   bool IsZext = true;
24810   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24811     if (i % ZextRatio) {
24812       if (Shuffle->getMaskElt(i) > 0) {
24813         // Expected undef
24814         IsZext = false;
24815         break;
24816       }
24817     } else {
24818       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24819         // Expected element number
24820         IsZext = false;
24821         break;
24822       }
24823     }
24824   }
24825
24826   if (!IsZext)
24827     return SDValue();
24828
24829   // Ok, perform the transformation - replace the shuffle with
24830   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24831   // (instead of undef) where the k elements come from the zero vector.
24832   SmallVector<int, 8> Mask;
24833   unsigned NumElems = SrcType.getVectorNumElements();
24834   for (unsigned i = 0; i < NumElems; ++i)
24835     if (i % ZextRatio)
24836       Mask.push_back(NumElems);
24837     else
24838       Mask.push_back(i / ZextRatio);
24839
24840   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24841     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24842   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24843 }
24844
24845 /// If both input operands of a logic op are being cast from floating point
24846 /// types, try to convert this into a floating point logic node to avoid
24847 /// unnecessary moves from SSE to integer registers.
24848 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24849                                         const X86Subtarget *Subtarget) {
24850   unsigned FPOpcode = ISD::DELETED_NODE;
24851   if (N->getOpcode() == ISD::AND)
24852     FPOpcode = X86ISD::FAND;
24853   else if (N->getOpcode() == ISD::OR)
24854     FPOpcode = X86ISD::FOR;
24855   else if (N->getOpcode() == ISD::XOR)
24856     FPOpcode = X86ISD::FXOR;
24857
24858   assert(FPOpcode != ISD::DELETED_NODE &&
24859          "Unexpected input node for FP logic conversion");
24860
24861   EVT VT = N->getValueType(0);
24862   SDValue N0 = N->getOperand(0);
24863   SDValue N1 = N->getOperand(1);
24864   SDLoc DL(N);
24865   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24866       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24867        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24868     SDValue N00 = N0.getOperand(0);
24869     SDValue N10 = N1.getOperand(0);
24870     EVT N00Type = N00.getValueType();
24871     EVT N10Type = N10.getValueType();
24872     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24873       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24874       return DAG.getBitcast(VT, FPLogic);
24875     }
24876   }
24877   return SDValue();
24878 }
24879
24880 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24881                                  TargetLowering::DAGCombinerInfo &DCI,
24882                                  const X86Subtarget *Subtarget) {
24883   if (DCI.isBeforeLegalizeOps())
24884     return SDValue();
24885
24886   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24887     return Zext;
24888
24889   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24890     return R;
24891
24892   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24893     return FPLogic;
24894
24895   EVT VT = N->getValueType(0);
24896   SDValue N0 = N->getOperand(0);
24897   SDValue N1 = N->getOperand(1);
24898   SDLoc DL(N);
24899
24900   // Create BEXTR instructions
24901   // BEXTR is ((X >> imm) & (2**size-1))
24902   if (VT == MVT::i32 || VT == MVT::i64) {
24903     // Check for BEXTR.
24904     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24905         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24906       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24907       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24908       if (MaskNode && ShiftNode) {
24909         uint64_t Mask = MaskNode->getZExtValue();
24910         uint64_t Shift = ShiftNode->getZExtValue();
24911         if (isMask_64(Mask)) {
24912           uint64_t MaskSize = countPopulation(Mask);
24913           if (Shift + MaskSize <= VT.getSizeInBits())
24914             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24915                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24916                                                VT));
24917         }
24918       }
24919     } // BEXTR
24920
24921     return SDValue();
24922   }
24923
24924   // Want to form ANDNP nodes:
24925   // 1) In the hopes of then easily combining them with OR and AND nodes
24926   //    to form PBLEND/PSIGN.
24927   // 2) To match ANDN packed intrinsics
24928   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24929     return SDValue();
24930
24931   // Check LHS for vnot
24932   if (N0.getOpcode() == ISD::XOR &&
24933       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24934       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24935     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24936
24937   // Check RHS for vnot
24938   if (N1.getOpcode() == ISD::XOR &&
24939       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24940       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24941     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24942
24943   return SDValue();
24944 }
24945
24946 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24947                                 TargetLowering::DAGCombinerInfo &DCI,
24948                                 const X86Subtarget *Subtarget) {
24949   if (DCI.isBeforeLegalizeOps())
24950     return SDValue();
24951
24952   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24953     return R;
24954
24955   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24956     return FPLogic;
24957
24958   SDValue N0 = N->getOperand(0);
24959   SDValue N1 = N->getOperand(1);
24960   EVT VT = N->getValueType(0);
24961
24962   // look for psign/blend
24963   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24964     if (!Subtarget->hasSSSE3() ||
24965         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24966       return SDValue();
24967
24968     // Canonicalize pandn to RHS
24969     if (N0.getOpcode() == X86ISD::ANDNP)
24970       std::swap(N0, N1);
24971     // or (and (m, y), (pandn m, x))
24972     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24973       SDValue Mask = N1.getOperand(0);
24974       SDValue X    = N1.getOperand(1);
24975       SDValue Y;
24976       if (N0.getOperand(0) == Mask)
24977         Y = N0.getOperand(1);
24978       if (N0.getOperand(1) == Mask)
24979         Y = N0.getOperand(0);
24980
24981       // Check to see if the mask appeared in both the AND and ANDNP and
24982       if (!Y.getNode())
24983         return SDValue();
24984
24985       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24986       // Look through mask bitcast.
24987       if (Mask.getOpcode() == ISD::BITCAST)
24988         Mask = Mask.getOperand(0);
24989       if (X.getOpcode() == ISD::BITCAST)
24990         X = X.getOperand(0);
24991       if (Y.getOpcode() == ISD::BITCAST)
24992         Y = Y.getOperand(0);
24993
24994       EVT MaskVT = Mask.getValueType();
24995
24996       // Validate that the Mask operand is a vector sra node.
24997       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24998       // there is no psrai.b
24999       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25000       unsigned SraAmt = ~0;
25001       if (Mask.getOpcode() == ISD::SRA) {
25002         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25003           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25004             SraAmt = AmtConst->getZExtValue();
25005       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25006         SDValue SraC = Mask.getOperand(1);
25007         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25008       }
25009       if ((SraAmt + 1) != EltBits)
25010         return SDValue();
25011
25012       SDLoc DL(N);
25013
25014       // Now we know we at least have a plendvb with the mask val.  See if
25015       // we can form a psignb/w/d.
25016       // psign = x.type == y.type == mask.type && y = sub(0, x);
25017       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25018           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25019           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25020         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25021                "Unsupported VT for PSIGN");
25022         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25023         return DAG.getBitcast(VT, Mask);
25024       }
25025       // PBLENDVB only available on SSE 4.1
25026       if (!Subtarget->hasSSE41())
25027         return SDValue();
25028
25029       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25030
25031       X = DAG.getBitcast(BlendVT, X);
25032       Y = DAG.getBitcast(BlendVT, Y);
25033       Mask = DAG.getBitcast(BlendVT, Mask);
25034       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25035       return DAG.getBitcast(VT, Mask);
25036     }
25037   }
25038
25039   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25040     return SDValue();
25041
25042   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25043   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25044
25045   // SHLD/SHRD instructions have lower register pressure, but on some
25046   // platforms they have higher latency than the equivalent
25047   // series of shifts/or that would otherwise be generated.
25048   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25049   // have higher latencies and we are not optimizing for size.
25050   if (!OptForSize && Subtarget->isSHLDSlow())
25051     return SDValue();
25052
25053   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25054     std::swap(N0, N1);
25055   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25056     return SDValue();
25057   if (!N0.hasOneUse() || !N1.hasOneUse())
25058     return SDValue();
25059
25060   SDValue ShAmt0 = N0.getOperand(1);
25061   if (ShAmt0.getValueType() != MVT::i8)
25062     return SDValue();
25063   SDValue ShAmt1 = N1.getOperand(1);
25064   if (ShAmt1.getValueType() != MVT::i8)
25065     return SDValue();
25066   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25067     ShAmt0 = ShAmt0.getOperand(0);
25068   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25069     ShAmt1 = ShAmt1.getOperand(0);
25070
25071   SDLoc DL(N);
25072   unsigned Opc = X86ISD::SHLD;
25073   SDValue Op0 = N0.getOperand(0);
25074   SDValue Op1 = N1.getOperand(0);
25075   if (ShAmt0.getOpcode() == ISD::SUB) {
25076     Opc = X86ISD::SHRD;
25077     std::swap(Op0, Op1);
25078     std::swap(ShAmt0, ShAmt1);
25079   }
25080
25081   unsigned Bits = VT.getSizeInBits();
25082   if (ShAmt1.getOpcode() == ISD::SUB) {
25083     SDValue Sum = ShAmt1.getOperand(0);
25084     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25085       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25086       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25087         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25088       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25089         return DAG.getNode(Opc, DL, VT,
25090                            Op0, Op1,
25091                            DAG.getNode(ISD::TRUNCATE, DL,
25092                                        MVT::i8, ShAmt0));
25093     }
25094   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25095     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25096     if (ShAmt0C &&
25097         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25098       return DAG.getNode(Opc, DL, VT,
25099                          N0.getOperand(0), N1.getOperand(0),
25100                          DAG.getNode(ISD::TRUNCATE, DL,
25101                                        MVT::i8, ShAmt0));
25102   }
25103
25104   return SDValue();
25105 }
25106
25107 // Generate NEG and CMOV for integer abs.
25108 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25109   EVT VT = N->getValueType(0);
25110
25111   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25112   // 8-bit integer abs to NEG and CMOV.
25113   if (VT.isInteger() && VT.getSizeInBits() == 8)
25114     return SDValue();
25115
25116   SDValue N0 = N->getOperand(0);
25117   SDValue N1 = N->getOperand(1);
25118   SDLoc DL(N);
25119
25120   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25121   // and change it to SUB and CMOV.
25122   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25123       N0.getOpcode() == ISD::ADD &&
25124       N0.getOperand(1) == N1 &&
25125       N1.getOpcode() == ISD::SRA &&
25126       N1.getOperand(0) == N0.getOperand(0))
25127     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25128       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25129         // Generate SUB & CMOV.
25130         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25131                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25132
25133         SDValue Ops[] = { N0.getOperand(0), Neg,
25134                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25135                           SDValue(Neg.getNode(), 1) };
25136         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25137       }
25138   return SDValue();
25139 }
25140
25141 // Try to turn tests against the signbit in the form of:
25142 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25143 // into:
25144 //   SETGT(X, -1)
25145 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25146   // This is only worth doing if the output type is i8.
25147   if (N->getValueType(0) != MVT::i8)
25148     return SDValue();
25149
25150   SDValue N0 = N->getOperand(0);
25151   SDValue N1 = N->getOperand(1);
25152
25153   // We should be performing an xor against a truncated shift.
25154   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25155     return SDValue();
25156
25157   // Make sure we are performing an xor against one.
25158   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25159     return SDValue();
25160
25161   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25162   SDValue Shift = N0.getOperand(0);
25163   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25164     return SDValue();
25165
25166   // Make sure we are truncating from one of i16, i32 or i64.
25167   EVT ShiftTy = Shift.getValueType();
25168   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25169     return SDValue();
25170
25171   // Make sure the shift amount extracts the sign bit.
25172   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25173       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25174     return SDValue();
25175
25176   // Create a greater-than comparison against -1.
25177   // N.B. Using SETGE against 0 works but we want a canonical looking
25178   // comparison, using SETGT matches up with what TranslateX86CC.
25179   SDLoc DL(N);
25180   SDValue ShiftOp = Shift.getOperand(0);
25181   EVT ShiftOpTy = ShiftOp.getValueType();
25182   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25183                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25184   return Cond;
25185 }
25186
25187 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25188                                  TargetLowering::DAGCombinerInfo &DCI,
25189                                  const X86Subtarget *Subtarget) {
25190   if (DCI.isBeforeLegalizeOps())
25191     return SDValue();
25192
25193   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25194     return RV;
25195
25196   if (Subtarget->hasCMov())
25197     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25198       return RV;
25199
25200   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25201     return FPLogic;
25202
25203   return SDValue();
25204 }
25205
25206 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25207 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25208                                   TargetLowering::DAGCombinerInfo &DCI,
25209                                   const X86Subtarget *Subtarget) {
25210   LoadSDNode *Ld = cast<LoadSDNode>(N);
25211   EVT RegVT = Ld->getValueType(0);
25212   EVT MemVT = Ld->getMemoryVT();
25213   SDLoc dl(Ld);
25214   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25215
25216   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25217   // into two 16-byte operations.
25218   ISD::LoadExtType Ext = Ld->getExtensionType();
25219   bool Fast;
25220   unsigned AddressSpace = Ld->getAddressSpace();
25221   unsigned Alignment = Ld->getAlignment();
25222   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25223       Ext == ISD::NON_EXTLOAD &&
25224       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25225                              AddressSpace, Alignment, &Fast) && !Fast) {
25226     unsigned NumElems = RegVT.getVectorNumElements();
25227     if (NumElems < 2)
25228       return SDValue();
25229
25230     SDValue Ptr = Ld->getBasePtr();
25231     SDValue Increment =
25232         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25233
25234     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25235                                   NumElems/2);
25236     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25237                                 Ld->getPointerInfo(), Ld->isVolatile(),
25238                                 Ld->isNonTemporal(), Ld->isInvariant(),
25239                                 Alignment);
25240     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25241     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25242                                 Ld->getPointerInfo(), Ld->isVolatile(),
25243                                 Ld->isNonTemporal(), Ld->isInvariant(),
25244                                 std::min(16U, Alignment));
25245     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25246                              Load1.getValue(1),
25247                              Load2.getValue(1));
25248
25249     SDValue NewVec = DAG.getUNDEF(RegVT);
25250     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25251     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25252     return DCI.CombineTo(N, NewVec, TF, true);
25253   }
25254
25255   return SDValue();
25256 }
25257
25258 /// PerformMLOADCombine - Resolve extending loads
25259 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25260                                    TargetLowering::DAGCombinerInfo &DCI,
25261                                    const X86Subtarget *Subtarget) {
25262   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25263   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25264     return SDValue();
25265
25266   EVT VT = Mld->getValueType(0);
25267   unsigned NumElems = VT.getVectorNumElements();
25268   EVT LdVT = Mld->getMemoryVT();
25269   SDLoc dl(Mld);
25270
25271   assert(LdVT != VT && "Cannot extend to the same type");
25272   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25273   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25274   // From, To sizes and ElemCount must be pow of two
25275   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25276     "Unexpected size for extending masked load");
25277
25278   unsigned SizeRatio  = ToSz / FromSz;
25279   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25280
25281   // Create a type on which we perform the shuffle
25282   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25283           LdVT.getScalarType(), NumElems*SizeRatio);
25284   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25285
25286   // Convert Src0 value
25287   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25288   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25289     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25290     for (unsigned i = 0; i != NumElems; ++i)
25291       ShuffleVec[i] = i * SizeRatio;
25292
25293     // Can't shuffle using an illegal type.
25294     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25295            "WideVecVT should be legal");
25296     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25297                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25298   }
25299   // Prepare the new mask
25300   SDValue NewMask;
25301   SDValue Mask = Mld->getMask();
25302   if (Mask.getValueType() == VT) {
25303     // Mask and original value have the same type
25304     NewMask = DAG.getBitcast(WideVecVT, Mask);
25305     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25306     for (unsigned i = 0; i != NumElems; ++i)
25307       ShuffleVec[i] = i * SizeRatio;
25308     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25309       ShuffleVec[i] = NumElems*SizeRatio;
25310     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25311                                    DAG.getConstant(0, dl, WideVecVT),
25312                                    &ShuffleVec[0]);
25313   }
25314   else {
25315     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25316     unsigned WidenNumElts = NumElems*SizeRatio;
25317     unsigned MaskNumElts = VT.getVectorNumElements();
25318     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25319                                      WidenNumElts);
25320
25321     unsigned NumConcat = WidenNumElts / MaskNumElts;
25322     SmallVector<SDValue, 16> Ops(NumConcat);
25323     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25324     Ops[0] = Mask;
25325     for (unsigned i = 1; i != NumConcat; ++i)
25326       Ops[i] = ZeroVal;
25327
25328     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25329   }
25330
25331   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25332                                      Mld->getBasePtr(), NewMask, WideSrc0,
25333                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25334                                      ISD::NON_EXTLOAD);
25335   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25336   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25337 }
25338 /// PerformMSTORECombine - Resolve truncating stores
25339 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25340                                     const X86Subtarget *Subtarget) {
25341   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25342   if (!Mst->isTruncatingStore())
25343     return SDValue();
25344
25345   EVT VT = Mst->getValue().getValueType();
25346   unsigned NumElems = VT.getVectorNumElements();
25347   EVT StVT = Mst->getMemoryVT();
25348   SDLoc dl(Mst);
25349
25350   assert(StVT != VT && "Cannot truncate to the same type");
25351   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25352   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25353
25354   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25355
25356   // The truncating store is legal in some cases. For example
25357   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25358   // are designated for truncate store.
25359   // In this case we don't need any further transformations.
25360   if (TLI.isTruncStoreLegal(VT, StVT))
25361     return SDValue();
25362
25363   // From, To sizes and ElemCount must be pow of two
25364   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25365     "Unexpected size for truncating masked store");
25366   // We are going to use the original vector elt for storing.
25367   // Accumulated smaller vector elements must be a multiple of the store size.
25368   assert (((NumElems * FromSz) % ToSz) == 0 &&
25369           "Unexpected ratio for truncating masked store");
25370
25371   unsigned SizeRatio  = FromSz / ToSz;
25372   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25373
25374   // Create a type on which we perform the shuffle
25375   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25376           StVT.getScalarType(), NumElems*SizeRatio);
25377
25378   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25379
25380   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25381   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25382   for (unsigned i = 0; i != NumElems; ++i)
25383     ShuffleVec[i] = i * SizeRatio;
25384
25385   // Can't shuffle using an illegal type.
25386   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25387          "WideVecVT should be legal");
25388
25389   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25390                                         DAG.getUNDEF(WideVecVT),
25391                                         &ShuffleVec[0]);
25392
25393   SDValue NewMask;
25394   SDValue Mask = Mst->getMask();
25395   if (Mask.getValueType() == VT) {
25396     // Mask and original value have the same type
25397     NewMask = DAG.getBitcast(WideVecVT, Mask);
25398     for (unsigned i = 0; i != NumElems; ++i)
25399       ShuffleVec[i] = i * SizeRatio;
25400     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25401       ShuffleVec[i] = NumElems*SizeRatio;
25402     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25403                                    DAG.getConstant(0, dl, WideVecVT),
25404                                    &ShuffleVec[0]);
25405   }
25406   else {
25407     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25408     unsigned WidenNumElts = NumElems*SizeRatio;
25409     unsigned MaskNumElts = VT.getVectorNumElements();
25410     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25411                                      WidenNumElts);
25412
25413     unsigned NumConcat = WidenNumElts / MaskNumElts;
25414     SmallVector<SDValue, 16> Ops(NumConcat);
25415     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25416     Ops[0] = Mask;
25417     for (unsigned i = 1; i != NumConcat; ++i)
25418       Ops[i] = ZeroVal;
25419
25420     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25421   }
25422
25423   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25424                             NewMask, StVT, Mst->getMemOperand(), false);
25425 }
25426 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25427 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25428                                    const X86Subtarget *Subtarget) {
25429   StoreSDNode *St = cast<StoreSDNode>(N);
25430   EVT VT = St->getValue().getValueType();
25431   EVT StVT = St->getMemoryVT();
25432   SDLoc dl(St);
25433   SDValue StoredVal = St->getOperand(1);
25434   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25435
25436   // If we are saving a concatenation of two XMM registers and 32-byte stores
25437   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25438   bool Fast;
25439   unsigned AddressSpace = St->getAddressSpace();
25440   unsigned Alignment = St->getAlignment();
25441   if (VT.is256BitVector() && StVT == VT &&
25442       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25443                              AddressSpace, Alignment, &Fast) && !Fast) {
25444     unsigned NumElems = VT.getVectorNumElements();
25445     if (NumElems < 2)
25446       return SDValue();
25447
25448     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25449     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25450
25451     SDValue Stride =
25452         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25453     SDValue Ptr0 = St->getBasePtr();
25454     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25455
25456     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25457                                 St->getPointerInfo(), St->isVolatile(),
25458                                 St->isNonTemporal(), Alignment);
25459     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25460                                 St->getPointerInfo(), St->isVolatile(),
25461                                 St->isNonTemporal(),
25462                                 std::min(16U, Alignment));
25463     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25464   }
25465
25466   // Optimize trunc store (of multiple scalars) to shuffle and store.
25467   // First, pack all of the elements in one place. Next, store to memory
25468   // in fewer chunks.
25469   if (St->isTruncatingStore() && VT.isVector()) {
25470     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25471     unsigned NumElems = VT.getVectorNumElements();
25472     assert(StVT != VT && "Cannot truncate to the same type");
25473     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25474     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25475
25476     // The truncating store is legal in some cases. For example
25477     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25478     // are designated for truncate store.
25479     // In this case we don't need any further transformations.
25480     if (TLI.isTruncStoreLegal(VT, StVT))
25481       return SDValue();
25482
25483     // From, To sizes and ElemCount must be pow of two
25484     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25485     // We are going to use the original vector elt for storing.
25486     // Accumulated smaller vector elements must be a multiple of the store size.
25487     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25488
25489     unsigned SizeRatio  = FromSz / ToSz;
25490
25491     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25492
25493     // Create a type on which we perform the shuffle
25494     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25495             StVT.getScalarType(), NumElems*SizeRatio);
25496
25497     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25498
25499     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25500     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25501     for (unsigned i = 0; i != NumElems; ++i)
25502       ShuffleVec[i] = i * SizeRatio;
25503
25504     // Can't shuffle using an illegal type.
25505     if (!TLI.isTypeLegal(WideVecVT))
25506       return SDValue();
25507
25508     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25509                                          DAG.getUNDEF(WideVecVT),
25510                                          &ShuffleVec[0]);
25511     // At this point all of the data is stored at the bottom of the
25512     // register. We now need to save it to mem.
25513
25514     // Find the largest store unit
25515     MVT StoreType = MVT::i8;
25516     for (MVT Tp : MVT::integer_valuetypes()) {
25517       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25518         StoreType = Tp;
25519     }
25520
25521     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25522     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25523         (64 <= NumElems * ToSz))
25524       StoreType = MVT::f64;
25525
25526     // Bitcast the original vector into a vector of store-size units
25527     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25528             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25529     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25530     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25531     SmallVector<SDValue, 8> Chains;
25532     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25533                                         TLI.getPointerTy(DAG.getDataLayout()));
25534     SDValue Ptr = St->getBasePtr();
25535
25536     // Perform one or more big stores into memory.
25537     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25538       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25539                                    StoreType, ShuffWide,
25540                                    DAG.getIntPtrConstant(i, dl));
25541       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25542                                 St->getPointerInfo(), St->isVolatile(),
25543                                 St->isNonTemporal(), St->getAlignment());
25544       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25545       Chains.push_back(Ch);
25546     }
25547
25548     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25549   }
25550
25551   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25552   // the FP state in cases where an emms may be missing.
25553   // A preferable solution to the general problem is to figure out the right
25554   // places to insert EMMS.  This qualifies as a quick hack.
25555
25556   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25557   if (VT.getSizeInBits() != 64)
25558     return SDValue();
25559
25560   const Function *F = DAG.getMachineFunction().getFunction();
25561   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25562   bool F64IsLegal =
25563       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25564   if ((VT.isVector() ||
25565        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25566       isa<LoadSDNode>(St->getValue()) &&
25567       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25568       St->getChain().hasOneUse() && !St->isVolatile()) {
25569     SDNode* LdVal = St->getValue().getNode();
25570     LoadSDNode *Ld = nullptr;
25571     int TokenFactorIndex = -1;
25572     SmallVector<SDValue, 8> Ops;
25573     SDNode* ChainVal = St->getChain().getNode();
25574     // Must be a store of a load.  We currently handle two cases:  the load
25575     // is a direct child, and it's under an intervening TokenFactor.  It is
25576     // possible to dig deeper under nested TokenFactors.
25577     if (ChainVal == LdVal)
25578       Ld = cast<LoadSDNode>(St->getChain());
25579     else if (St->getValue().hasOneUse() &&
25580              ChainVal->getOpcode() == ISD::TokenFactor) {
25581       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25582         if (ChainVal->getOperand(i).getNode() == LdVal) {
25583           TokenFactorIndex = i;
25584           Ld = cast<LoadSDNode>(St->getValue());
25585         } else
25586           Ops.push_back(ChainVal->getOperand(i));
25587       }
25588     }
25589
25590     if (!Ld || !ISD::isNormalLoad(Ld))
25591       return SDValue();
25592
25593     // If this is not the MMX case, i.e. we are just turning i64 load/store
25594     // into f64 load/store, avoid the transformation if there are multiple
25595     // uses of the loaded value.
25596     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25597       return SDValue();
25598
25599     SDLoc LdDL(Ld);
25600     SDLoc StDL(N);
25601     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25602     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25603     // pair instead.
25604     if (Subtarget->is64Bit() || F64IsLegal) {
25605       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25606       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25607                                   Ld->getPointerInfo(), Ld->isVolatile(),
25608                                   Ld->isNonTemporal(), Ld->isInvariant(),
25609                                   Ld->getAlignment());
25610       SDValue NewChain = NewLd.getValue(1);
25611       if (TokenFactorIndex != -1) {
25612         Ops.push_back(NewChain);
25613         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25614       }
25615       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25616                           St->getPointerInfo(),
25617                           St->isVolatile(), St->isNonTemporal(),
25618                           St->getAlignment());
25619     }
25620
25621     // Otherwise, lower to two pairs of 32-bit loads / stores.
25622     SDValue LoAddr = Ld->getBasePtr();
25623     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25624                                  DAG.getConstant(4, LdDL, MVT::i32));
25625
25626     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25627                                Ld->getPointerInfo(),
25628                                Ld->isVolatile(), Ld->isNonTemporal(),
25629                                Ld->isInvariant(), Ld->getAlignment());
25630     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25631                                Ld->getPointerInfo().getWithOffset(4),
25632                                Ld->isVolatile(), Ld->isNonTemporal(),
25633                                Ld->isInvariant(),
25634                                MinAlign(Ld->getAlignment(), 4));
25635
25636     SDValue NewChain = LoLd.getValue(1);
25637     if (TokenFactorIndex != -1) {
25638       Ops.push_back(LoLd);
25639       Ops.push_back(HiLd);
25640       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25641     }
25642
25643     LoAddr = St->getBasePtr();
25644     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25645                          DAG.getConstant(4, StDL, MVT::i32));
25646
25647     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25648                                 St->getPointerInfo(),
25649                                 St->isVolatile(), St->isNonTemporal(),
25650                                 St->getAlignment());
25651     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25652                                 St->getPointerInfo().getWithOffset(4),
25653                                 St->isVolatile(),
25654                                 St->isNonTemporal(),
25655                                 MinAlign(St->getAlignment(), 4));
25656     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25657   }
25658
25659   // This is similar to the above case, but here we handle a scalar 64-bit
25660   // integer store that is extracted from a vector on a 32-bit target.
25661   // If we have SSE2, then we can treat it like a floating-point double
25662   // to get past legalization. The execution dependencies fixup pass will
25663   // choose the optimal machine instruction for the store if this really is
25664   // an integer or v2f32 rather than an f64.
25665   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25666       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25667     SDValue OldExtract = St->getOperand(1);
25668     SDValue ExtOp0 = OldExtract.getOperand(0);
25669     unsigned VecSize = ExtOp0.getValueSizeInBits();
25670     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25671     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25672     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25673                                      BitCast, OldExtract.getOperand(1));
25674     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25675                         St->getPointerInfo(), St->isVolatile(),
25676                         St->isNonTemporal(), St->getAlignment());
25677   }
25678
25679   return SDValue();
25680 }
25681
25682 /// Return 'true' if this vector operation is "horizontal"
25683 /// and return the operands for the horizontal operation in LHS and RHS.  A
25684 /// horizontal operation performs the binary operation on successive elements
25685 /// of its first operand, then on successive elements of its second operand,
25686 /// returning the resulting values in a vector.  For example, if
25687 ///   A = < float a0, float a1, float a2, float a3 >
25688 /// and
25689 ///   B = < float b0, float b1, float b2, float b3 >
25690 /// then the result of doing a horizontal operation on A and B is
25691 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25692 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25693 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25694 /// set to A, RHS to B, and the routine returns 'true'.
25695 /// Note that the binary operation should have the property that if one of the
25696 /// operands is UNDEF then the result is UNDEF.
25697 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25698   // Look for the following pattern: if
25699   //   A = < float a0, float a1, float a2, float a3 >
25700   //   B = < float b0, float b1, float b2, float b3 >
25701   // and
25702   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25703   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25704   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25705   // which is A horizontal-op B.
25706
25707   // At least one of the operands should be a vector shuffle.
25708   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25709       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25710     return false;
25711
25712   MVT VT = LHS.getSimpleValueType();
25713
25714   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25715          "Unsupported vector type for horizontal add/sub");
25716
25717   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25718   // operate independently on 128-bit lanes.
25719   unsigned NumElts = VT.getVectorNumElements();
25720   unsigned NumLanes = VT.getSizeInBits()/128;
25721   unsigned NumLaneElts = NumElts / NumLanes;
25722   assert((NumLaneElts % 2 == 0) &&
25723          "Vector type should have an even number of elements in each lane");
25724   unsigned HalfLaneElts = NumLaneElts/2;
25725
25726   // View LHS in the form
25727   //   LHS = VECTOR_SHUFFLE A, B, LMask
25728   // If LHS is not a shuffle then pretend it is the shuffle
25729   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25730   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25731   // type VT.
25732   SDValue A, B;
25733   SmallVector<int, 16> LMask(NumElts);
25734   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25735     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25736       A = LHS.getOperand(0);
25737     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25738       B = LHS.getOperand(1);
25739     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25740     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25741   } else {
25742     if (LHS.getOpcode() != ISD::UNDEF)
25743       A = LHS;
25744     for (unsigned i = 0; i != NumElts; ++i)
25745       LMask[i] = i;
25746   }
25747
25748   // Likewise, view RHS in the form
25749   //   RHS = VECTOR_SHUFFLE C, D, RMask
25750   SDValue C, D;
25751   SmallVector<int, 16> RMask(NumElts);
25752   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25753     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25754       C = RHS.getOperand(0);
25755     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25756       D = RHS.getOperand(1);
25757     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25758     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25759   } else {
25760     if (RHS.getOpcode() != ISD::UNDEF)
25761       C = RHS;
25762     for (unsigned i = 0; i != NumElts; ++i)
25763       RMask[i] = i;
25764   }
25765
25766   // Check that the shuffles are both shuffling the same vectors.
25767   if (!(A == C && B == D) && !(A == D && B == C))
25768     return false;
25769
25770   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25771   if (!A.getNode() && !B.getNode())
25772     return false;
25773
25774   // If A and B occur in reverse order in RHS, then "swap" them (which means
25775   // rewriting the mask).
25776   if (A != C)
25777     ShuffleVectorSDNode::commuteMask(RMask);
25778
25779   // At this point LHS and RHS are equivalent to
25780   //   LHS = VECTOR_SHUFFLE A, B, LMask
25781   //   RHS = VECTOR_SHUFFLE A, B, RMask
25782   // Check that the masks correspond to performing a horizontal operation.
25783   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25784     for (unsigned i = 0; i != NumLaneElts; ++i) {
25785       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25786
25787       // Ignore any UNDEF components.
25788       if (LIdx < 0 || RIdx < 0 ||
25789           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25790           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25791         continue;
25792
25793       // Check that successive elements are being operated on.  If not, this is
25794       // not a horizontal operation.
25795       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25796       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25797       if (!(LIdx == Index && RIdx == Index + 1) &&
25798           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25799         return false;
25800     }
25801   }
25802
25803   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25804   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25805   return true;
25806 }
25807
25808 /// Do target-specific dag combines on floating point adds.
25809 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25810                                   const X86Subtarget *Subtarget) {
25811   EVT VT = N->getValueType(0);
25812   SDValue LHS = N->getOperand(0);
25813   SDValue RHS = N->getOperand(1);
25814
25815   // Try to synthesize horizontal adds from adds of shuffles.
25816   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25817        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25818       isHorizontalBinOp(LHS, RHS, true))
25819     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25820   return SDValue();
25821 }
25822
25823 /// Do target-specific dag combines on floating point subs.
25824 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25825                                   const X86Subtarget *Subtarget) {
25826   EVT VT = N->getValueType(0);
25827   SDValue LHS = N->getOperand(0);
25828   SDValue RHS = N->getOperand(1);
25829
25830   // Try to synthesize horizontal subs from subs of shuffles.
25831   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25832        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25833       isHorizontalBinOp(LHS, RHS, false))
25834     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25835   return SDValue();
25836 }
25837
25838 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25839 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25840                                  const X86Subtarget *Subtarget) {
25841   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25842
25843   // F[X]OR(0.0, x) -> x
25844   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25845     if (C->getValueAPF().isPosZero())
25846       return N->getOperand(1);
25847
25848   // F[X]OR(x, 0.0) -> x
25849   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25850     if (C->getValueAPF().isPosZero())
25851       return N->getOperand(0);
25852
25853   EVT VT = N->getValueType(0);
25854   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25855     SDLoc dl(N);
25856     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25857     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25858
25859     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25860     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25861     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25862     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25863     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25864   }
25865   return SDValue();
25866 }
25867
25868 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25869 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25870   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25871
25872   // Only perform optimizations if UnsafeMath is used.
25873   if (!DAG.getTarget().Options.UnsafeFPMath)
25874     return SDValue();
25875
25876   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25877   // into FMINC and FMAXC, which are Commutative operations.
25878   unsigned NewOp = 0;
25879   switch (N->getOpcode()) {
25880     default: llvm_unreachable("unknown opcode");
25881     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25882     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25883   }
25884
25885   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25886                      N->getOperand(0), N->getOperand(1));
25887 }
25888
25889 /// Do target-specific dag combines on X86ISD::FAND nodes.
25890 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25891   // FAND(0.0, x) -> 0.0
25892   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25893     if (C->getValueAPF().isPosZero())
25894       return N->getOperand(0);
25895
25896   // FAND(x, 0.0) -> 0.0
25897   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25898     if (C->getValueAPF().isPosZero())
25899       return N->getOperand(1);
25900
25901   return SDValue();
25902 }
25903
25904 /// Do target-specific dag combines on X86ISD::FANDN nodes
25905 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25906   // FANDN(0.0, x) -> x
25907   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25908     if (C->getValueAPF().isPosZero())
25909       return N->getOperand(1);
25910
25911   // FANDN(x, 0.0) -> 0.0
25912   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25913     if (C->getValueAPF().isPosZero())
25914       return N->getOperand(1);
25915
25916   return SDValue();
25917 }
25918
25919 static SDValue PerformBTCombine(SDNode *N,
25920                                 SelectionDAG &DAG,
25921                                 TargetLowering::DAGCombinerInfo &DCI) {
25922   // BT ignores high bits in the bit index operand.
25923   SDValue Op1 = N->getOperand(1);
25924   if (Op1.hasOneUse()) {
25925     unsigned BitWidth = Op1.getValueSizeInBits();
25926     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25927     APInt KnownZero, KnownOne;
25928     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25929                                           !DCI.isBeforeLegalizeOps());
25930     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25931     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25932         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25933       DCI.CommitTargetLoweringOpt(TLO);
25934   }
25935   return SDValue();
25936 }
25937
25938 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25939   SDValue Op = N->getOperand(0);
25940   if (Op.getOpcode() == ISD::BITCAST)
25941     Op = Op.getOperand(0);
25942   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25943   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25944       VT.getVectorElementType().getSizeInBits() ==
25945       OpVT.getVectorElementType().getSizeInBits()) {
25946     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25947   }
25948   return SDValue();
25949 }
25950
25951 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25952                                                const X86Subtarget *Subtarget) {
25953   EVT VT = N->getValueType(0);
25954   if (!VT.isVector())
25955     return SDValue();
25956
25957   SDValue N0 = N->getOperand(0);
25958   SDValue N1 = N->getOperand(1);
25959   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25960   SDLoc dl(N);
25961
25962   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25963   // both SSE and AVX2 since there is no sign-extended shift right
25964   // operation on a vector with 64-bit elements.
25965   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25966   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25967   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25968       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25969     SDValue N00 = N0.getOperand(0);
25970
25971     // EXTLOAD has a better solution on AVX2,
25972     // it may be replaced with X86ISD::VSEXT node.
25973     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25974       if (!ISD::isNormalLoad(N00.getNode()))
25975         return SDValue();
25976
25977     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25978         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25979                                   N00, N1);
25980       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25981     }
25982   }
25983   return SDValue();
25984 }
25985
25986 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25987 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25988 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25989 /// eliminate extend, add, and shift instructions.
25990 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25991                                        const X86Subtarget *Subtarget) {
25992   // TODO: This should be valid for other integer types.
25993   EVT VT = Sext->getValueType(0);
25994   if (VT != MVT::i64)
25995     return SDValue();
25996
25997   // We need an 'add nsw' feeding into the 'sext'.
25998   SDValue Add = Sext->getOperand(0);
25999   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
26000     return SDValue();
26001
26002   // Having a constant operand to the 'add' ensures that we are not increasing
26003   // the instruction count because the constant is extended for free below.
26004   // A constant operand can also become the displacement field of an LEA.
26005   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
26006   if (!AddOp1)
26007     return SDValue();
26008
26009   // Don't make the 'add' bigger if there's no hope of combining it with some
26010   // other 'add' or 'shl' instruction.
26011   // TODO: It may be profitable to generate simpler LEA instructions in place
26012   // of single 'add' instructions, but the cost model for selecting an LEA
26013   // currently has a high threshold.
26014   bool HasLEAPotential = false;
26015   for (auto *User : Sext->uses()) {
26016     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
26017       HasLEAPotential = true;
26018       break;
26019     }
26020   }
26021   if (!HasLEAPotential)
26022     return SDValue();
26023
26024   // Everything looks good, so pull the 'sext' ahead of the 'add'.
26025   int64_t AddConstant = AddOp1->getSExtValue();
26026   SDValue AddOp0 = Add.getOperand(0);
26027   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
26028   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
26029
26030   // The wider add is guaranteed to not wrap because both operands are
26031   // sign-extended.
26032   SDNodeFlags Flags;
26033   Flags.setNoSignedWrap(true);
26034   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
26035 }
26036
26037 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
26038                                   TargetLowering::DAGCombinerInfo &DCI,
26039                                   const X86Subtarget *Subtarget) {
26040   SDValue N0 = N->getOperand(0);
26041   EVT VT = N->getValueType(0);
26042   EVT SVT = VT.getScalarType();
26043   EVT InVT = N0.getValueType();
26044   EVT InSVT = InVT.getScalarType();
26045   SDLoc DL(N);
26046
26047   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26048   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26049   // This exposes the sext to the sdivrem lowering, so that it directly extends
26050   // from AH (which we otherwise need to do contortions to access).
26051   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26052       InVT == MVT::i8 && VT == MVT::i32) {
26053     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26054     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26055                             N0.getOperand(0), N0.getOperand(1));
26056     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26057     return R.getValue(1);
26058   }
26059
26060   if (!DCI.isBeforeLegalizeOps()) {
26061     if (InVT == MVT::i1) {
26062       SDValue Zero = DAG.getConstant(0, DL, VT);
26063       SDValue AllOnes =
26064         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26065       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26066     }
26067     return SDValue();
26068   }
26069
26070   if (VT.isVector() && Subtarget->hasSSE2()) {
26071     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26072       EVT InVT = N.getValueType();
26073       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26074                                    Size / InVT.getScalarSizeInBits());
26075       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26076                                     DAG.getUNDEF(InVT));
26077       Opnds[0] = N;
26078       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26079     };
26080
26081     // If target-size is less than 128-bits, extend to a type that would extend
26082     // to 128 bits, extend that and extract the original target vector.
26083     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26084         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26085         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26086       unsigned Scale = 128 / VT.getSizeInBits();
26087       EVT ExVT =
26088           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26089       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26090       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26091       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26092                          DAG.getIntPtrConstant(0, DL));
26093     }
26094
26095     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26096     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26097     if (VT.getSizeInBits() == 128 &&
26098         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26099         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26100       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26101       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26102     }
26103
26104     // On pre-AVX2 targets, split into 128-bit nodes of
26105     // ISD::SIGN_EXTEND_VECTOR_INREG.
26106     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26107         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26108         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26109       unsigned NumVecs = VT.getSizeInBits() / 128;
26110       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26111       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26112       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26113
26114       SmallVector<SDValue, 8> Opnds;
26115       for (unsigned i = 0, Offset = 0; i != NumVecs;
26116            ++i, Offset += NumSubElts) {
26117         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26118                                      DAG.getIntPtrConstant(Offset, DL));
26119         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26120         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26121         Opnds.push_back(SrcVec);
26122       }
26123       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26124     }
26125   }
26126
26127   if (Subtarget->hasAVX() && VT.is256BitVector())
26128     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26129       return R;
26130
26131   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26132     return NewAdd;
26133
26134   return SDValue();
26135 }
26136
26137 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26138                                  const X86Subtarget* Subtarget) {
26139   SDLoc dl(N);
26140   EVT VT = N->getValueType(0);
26141
26142   // Let legalize expand this if it isn't a legal type yet.
26143   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26144     return SDValue();
26145
26146   EVT ScalarVT = VT.getScalarType();
26147   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26148       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26149        !Subtarget->hasAVX512()))
26150     return SDValue();
26151
26152   SDValue A = N->getOperand(0);
26153   SDValue B = N->getOperand(1);
26154   SDValue C = N->getOperand(2);
26155
26156   bool NegA = (A.getOpcode() == ISD::FNEG);
26157   bool NegB = (B.getOpcode() == ISD::FNEG);
26158   bool NegC = (C.getOpcode() == ISD::FNEG);
26159
26160   // Negative multiplication when NegA xor NegB
26161   bool NegMul = (NegA != NegB);
26162   if (NegA)
26163     A = A.getOperand(0);
26164   if (NegB)
26165     B = B.getOperand(0);
26166   if (NegC)
26167     C = C.getOperand(0);
26168
26169   unsigned Opcode;
26170   if (!NegMul)
26171     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26172   else
26173     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26174
26175   return DAG.getNode(Opcode, dl, VT, A, B, C);
26176 }
26177
26178 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26179                                   TargetLowering::DAGCombinerInfo &DCI,
26180                                   const X86Subtarget *Subtarget) {
26181   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26182   //           (and (i32 x86isd::setcc_carry), 1)
26183   // This eliminates the zext. This transformation is necessary because
26184   // ISD::SETCC is always legalized to i8.
26185   SDLoc dl(N);
26186   SDValue N0 = N->getOperand(0);
26187   EVT VT = N->getValueType(0);
26188
26189   if (N0.getOpcode() == ISD::AND &&
26190       N0.hasOneUse() &&
26191       N0.getOperand(0).hasOneUse()) {
26192     SDValue N00 = N0.getOperand(0);
26193     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26194       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26195       if (!C || C->getZExtValue() != 1)
26196         return SDValue();
26197       return DAG.getNode(ISD::AND, dl, VT,
26198                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26199                                      N00.getOperand(0), N00.getOperand(1)),
26200                          DAG.getConstant(1, dl, VT));
26201     }
26202   }
26203
26204   if (N0.getOpcode() == ISD::TRUNCATE &&
26205       N0.hasOneUse() &&
26206       N0.getOperand(0).hasOneUse()) {
26207     SDValue N00 = N0.getOperand(0);
26208     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26209       return DAG.getNode(ISD::AND, dl, VT,
26210                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26211                                      N00.getOperand(0), N00.getOperand(1)),
26212                          DAG.getConstant(1, dl, VT));
26213     }
26214   }
26215
26216   if (VT.is256BitVector())
26217     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26218       return R;
26219
26220   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26221   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26222   // This exposes the zext to the udivrem lowering, so that it directly extends
26223   // from AH (which we otherwise need to do contortions to access).
26224   if (N0.getOpcode() == ISD::UDIVREM &&
26225       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26226       (VT == MVT::i32 || VT == MVT::i64)) {
26227     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26228     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26229                             N0.getOperand(0), N0.getOperand(1));
26230     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26231     return R.getValue(1);
26232   }
26233
26234   return SDValue();
26235 }
26236
26237 // Optimize x == -y --> x+y == 0
26238 //          x != -y --> x+y != 0
26239 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26240                                       const X86Subtarget* Subtarget) {
26241   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26242   SDValue LHS = N->getOperand(0);
26243   SDValue RHS = N->getOperand(1);
26244   EVT VT = N->getValueType(0);
26245   SDLoc DL(N);
26246
26247   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26248     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26249       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26250         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26251                                    LHS.getOperand(1));
26252         return DAG.getSetCC(DL, N->getValueType(0), addV,
26253                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26254       }
26255   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26256     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26257       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26258         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26259                                    RHS.getOperand(1));
26260         return DAG.getSetCC(DL, N->getValueType(0), addV,
26261                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26262       }
26263
26264   if (VT.getScalarType() == MVT::i1 &&
26265       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26266     bool IsSEXT0 =
26267         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26268         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26269     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26270
26271     if (!IsSEXT0 || !IsVZero1) {
26272       // Swap the operands and update the condition code.
26273       std::swap(LHS, RHS);
26274       CC = ISD::getSetCCSwappedOperands(CC);
26275
26276       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26277                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26278       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26279     }
26280
26281     if (IsSEXT0 && IsVZero1) {
26282       assert(VT == LHS.getOperand(0).getValueType() &&
26283              "Uexpected operand type");
26284       if (CC == ISD::SETGT)
26285         return DAG.getConstant(0, DL, VT);
26286       if (CC == ISD::SETLE)
26287         return DAG.getConstant(1, DL, VT);
26288       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26289         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26290
26291       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26292              "Unexpected condition code!");
26293       return LHS.getOperand(0);
26294     }
26295   }
26296
26297   return SDValue();
26298 }
26299
26300 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26301   SDValue V0 = N->getOperand(0);
26302   SDValue V1 = N->getOperand(1);
26303   SDLoc DL(N);
26304   EVT VT = N->getValueType(0);
26305
26306   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26307   // operands and changing the mask to 1. This saves us a bunch of
26308   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26309   // x86InstrInfo knows how to commute this back after instruction selection
26310   // if it would help register allocation.
26311
26312   // TODO: If optimizing for size or a processor that doesn't suffer from
26313   // partial register update stalls, this should be transformed into a MOVSD
26314   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26315
26316   if (VT == MVT::v2f64)
26317     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26318       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26319         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26320         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26321       }
26322
26323   return SDValue();
26324 }
26325
26326 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26327 // as "sbb reg,reg", since it can be extended without zext and produces
26328 // an all-ones bit which is more useful than 0/1 in some cases.
26329 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26330                                MVT VT) {
26331   if (VT == MVT::i8)
26332     return DAG.getNode(ISD::AND, DL, VT,
26333                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26334                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26335                                    EFLAGS),
26336                        DAG.getConstant(1, DL, VT));
26337   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26338   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26339                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26340                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26341                                  EFLAGS));
26342 }
26343
26344 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26345 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26346                                    TargetLowering::DAGCombinerInfo &DCI,
26347                                    const X86Subtarget *Subtarget) {
26348   SDLoc DL(N);
26349   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26350   SDValue EFLAGS = N->getOperand(1);
26351
26352   if (CC == X86::COND_A) {
26353     // Try to convert COND_A into COND_B in an attempt to facilitate
26354     // materializing "setb reg".
26355     //
26356     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26357     // cannot take an immediate as its first operand.
26358     //
26359     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26360         EFLAGS.getValueType().isInteger() &&
26361         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26362       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26363                                    EFLAGS.getNode()->getVTList(),
26364                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26365       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26366       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26367     }
26368   }
26369
26370   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26371   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26372   // cases.
26373   if (CC == X86::COND_B)
26374     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26375
26376   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26377     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26378     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26379   }
26380
26381   return SDValue();
26382 }
26383
26384 // Optimize branch condition evaluation.
26385 //
26386 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26387                                     TargetLowering::DAGCombinerInfo &DCI,
26388                                     const X86Subtarget *Subtarget) {
26389   SDLoc DL(N);
26390   SDValue Chain = N->getOperand(0);
26391   SDValue Dest = N->getOperand(1);
26392   SDValue EFLAGS = N->getOperand(3);
26393   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26394
26395   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26396     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26397     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26398                        Flags);
26399   }
26400
26401   return SDValue();
26402 }
26403
26404 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26405                                                          SelectionDAG &DAG) {
26406   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26407   // optimize away operation when it's from a constant.
26408   //
26409   // The general transformation is:
26410   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26411   //       AND(VECTOR_CMP(x,y), constant2)
26412   //    constant2 = UNARYOP(constant)
26413
26414   // Early exit if this isn't a vector operation, the operand of the
26415   // unary operation isn't a bitwise AND, or if the sizes of the operations
26416   // aren't the same.
26417   EVT VT = N->getValueType(0);
26418   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26419       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26420       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26421     return SDValue();
26422
26423   // Now check that the other operand of the AND is a constant. We could
26424   // make the transformation for non-constant splats as well, but it's unclear
26425   // that would be a benefit as it would not eliminate any operations, just
26426   // perform one more step in scalar code before moving to the vector unit.
26427   if (BuildVectorSDNode *BV =
26428           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26429     // Bail out if the vector isn't a constant.
26430     if (!BV->isConstant())
26431       return SDValue();
26432
26433     // Everything checks out. Build up the new and improved node.
26434     SDLoc DL(N);
26435     EVT IntVT = BV->getValueType(0);
26436     // Create a new constant of the appropriate type for the transformed
26437     // DAG.
26438     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26439     // The AND node needs bitcasts to/from an integer vector type around it.
26440     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26441     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26442                                  N->getOperand(0)->getOperand(0), MaskConst);
26443     SDValue Res = DAG.getBitcast(VT, NewAnd);
26444     return Res;
26445   }
26446
26447   return SDValue();
26448 }
26449
26450 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26451                                         const X86Subtarget *Subtarget) {
26452   SDValue Op0 = N->getOperand(0);
26453   EVT VT = N->getValueType(0);
26454   EVT InVT = Op0.getValueType();
26455   EVT InSVT = InVT.getScalarType();
26456   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26457
26458   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26459   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26460   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26461     SDLoc dl(N);
26462     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26463                                  InVT.getVectorNumElements());
26464     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26465
26466     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26467       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26468
26469     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26470   }
26471
26472   return SDValue();
26473 }
26474
26475 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26476                                         const X86Subtarget *Subtarget) {
26477   // First try to optimize away the conversion entirely when it's
26478   // conditionally from a constant. Vectors only.
26479   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26480     return Res;
26481
26482   // Now move on to more general possibilities.
26483   SDValue Op0 = N->getOperand(0);
26484   EVT VT = N->getValueType(0);
26485   EVT InVT = Op0.getValueType();
26486   EVT InSVT = InVT.getScalarType();
26487
26488   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26489   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26490   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26491     SDLoc dl(N);
26492     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26493                                  InVT.getVectorNumElements());
26494     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26495     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26496   }
26497
26498   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26499   // a 32-bit target where SSE doesn't support i64->FP operations.
26500   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
26501     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26502     EVT LdVT = Ld->getValueType(0);
26503
26504     // This transformation is not supported if the result type is f16
26505     if (VT == MVT::f16)
26506       return SDValue();
26507
26508     if (!Ld->isVolatile() && !VT.isVector() &&
26509         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26510         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26511       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26512           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26513       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26514       return FILDChain;
26515     }
26516   }
26517   return SDValue();
26518 }
26519
26520 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26521 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26522                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26523   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26524   // the result is either zero or one (depending on the input carry bit).
26525   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26526   if (X86::isZeroNode(N->getOperand(0)) &&
26527       X86::isZeroNode(N->getOperand(1)) &&
26528       // We don't have a good way to replace an EFLAGS use, so only do this when
26529       // dead right now.
26530       SDValue(N, 1).use_empty()) {
26531     SDLoc DL(N);
26532     EVT VT = N->getValueType(0);
26533     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26534     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26535                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26536                                            DAG.getConstant(X86::COND_B, DL,
26537                                                            MVT::i8),
26538                                            N->getOperand(2)),
26539                                DAG.getConstant(1, DL, VT));
26540     return DCI.CombineTo(N, Res1, CarryOut);
26541   }
26542
26543   return SDValue();
26544 }
26545
26546 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26547 //      (add Y, (setne X, 0)) -> sbb -1, Y
26548 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26549 //      (sub (setne X, 0), Y) -> adc -1, Y
26550 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26551   SDLoc DL(N);
26552
26553   // Look through ZExts.
26554   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26555   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26556     return SDValue();
26557
26558   SDValue SetCC = Ext.getOperand(0);
26559   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26560     return SDValue();
26561
26562   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26563   if (CC != X86::COND_E && CC != X86::COND_NE)
26564     return SDValue();
26565
26566   SDValue Cmp = SetCC.getOperand(1);
26567   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26568       !X86::isZeroNode(Cmp.getOperand(1)) ||
26569       !Cmp.getOperand(0).getValueType().isInteger())
26570     return SDValue();
26571
26572   SDValue CmpOp0 = Cmp.getOperand(0);
26573   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26574                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26575
26576   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26577   if (CC == X86::COND_NE)
26578     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26579                        DL, OtherVal.getValueType(), OtherVal,
26580                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26581                        NewCmp);
26582   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26583                      DL, OtherVal.getValueType(), OtherVal,
26584                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26585 }
26586
26587 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26588 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26589                                  const X86Subtarget *Subtarget) {
26590   EVT VT = N->getValueType(0);
26591   SDValue Op0 = N->getOperand(0);
26592   SDValue Op1 = N->getOperand(1);
26593
26594   // Try to synthesize horizontal adds from adds of shuffles.
26595   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26596        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26597       isHorizontalBinOp(Op0, Op1, true))
26598     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26599
26600   return OptimizeConditionalInDecrement(N, DAG);
26601 }
26602
26603 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26604                                  const X86Subtarget *Subtarget) {
26605   SDValue Op0 = N->getOperand(0);
26606   SDValue Op1 = N->getOperand(1);
26607
26608   // X86 can't encode an immediate LHS of a sub. See if we can push the
26609   // negation into a preceding instruction.
26610   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26611     // If the RHS of the sub is a XOR with one use and a constant, invert the
26612     // immediate. Then add one to the LHS of the sub so we can turn
26613     // X-Y -> X+~Y+1, saving one register.
26614     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26615         isa<ConstantSDNode>(Op1.getOperand(1))) {
26616       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26617       EVT VT = Op0.getValueType();
26618       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26619                                    Op1.getOperand(0),
26620                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26621       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26622                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26623     }
26624   }
26625
26626   // Try to synthesize horizontal adds from adds of shuffles.
26627   EVT VT = N->getValueType(0);
26628   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26629        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26630       isHorizontalBinOp(Op0, Op1, true))
26631     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26632
26633   return OptimizeConditionalInDecrement(N, DAG);
26634 }
26635
26636 /// performVZEXTCombine - Performs build vector combines
26637 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26638                                    TargetLowering::DAGCombinerInfo &DCI,
26639                                    const X86Subtarget *Subtarget) {
26640   SDLoc DL(N);
26641   MVT VT = N->getSimpleValueType(0);
26642   SDValue Op = N->getOperand(0);
26643   MVT OpVT = Op.getSimpleValueType();
26644   MVT OpEltVT = OpVT.getVectorElementType();
26645   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26646
26647   // (vzext (bitcast (vzext (x)) -> (vzext x)
26648   SDValue V = Op;
26649   while (V.getOpcode() == ISD::BITCAST)
26650     V = V.getOperand(0);
26651
26652   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26653     MVT InnerVT = V.getSimpleValueType();
26654     MVT InnerEltVT = InnerVT.getVectorElementType();
26655
26656     // If the element sizes match exactly, we can just do one larger vzext. This
26657     // is always an exact type match as vzext operates on integer types.
26658     if (OpEltVT == InnerEltVT) {
26659       assert(OpVT == InnerVT && "Types must match for vzext!");
26660       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26661     }
26662
26663     // The only other way we can combine them is if only a single element of the
26664     // inner vzext is used in the input to the outer vzext.
26665     if (InnerEltVT.getSizeInBits() < InputBits)
26666       return SDValue();
26667
26668     // In this case, the inner vzext is completely dead because we're going to
26669     // only look at bits inside of the low element. Just do the outer vzext on
26670     // a bitcast of the input to the inner.
26671     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26672   }
26673
26674   // Check if we can bypass extracting and re-inserting an element of an input
26675   // vector. Essentially:
26676   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26677   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26678       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26679       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26680     SDValue ExtractedV = V.getOperand(0);
26681     SDValue OrigV = ExtractedV.getOperand(0);
26682     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26683       if (ExtractIdx->getZExtValue() == 0) {
26684         MVT OrigVT = OrigV.getSimpleValueType();
26685         // Extract a subvector if necessary...
26686         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26687           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26688           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26689                                     OrigVT.getVectorNumElements() / Ratio);
26690           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26691                               DAG.getIntPtrConstant(0, DL));
26692         }
26693         Op = DAG.getBitcast(OpVT, OrigV);
26694         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26695       }
26696   }
26697
26698   return SDValue();
26699 }
26700
26701 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26702                                              DAGCombinerInfo &DCI) const {
26703   SelectionDAG &DAG = DCI.DAG;
26704   switch (N->getOpcode()) {
26705   default: break;
26706   case ISD::EXTRACT_VECTOR_ELT:
26707     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26708   case ISD::VSELECT:
26709   case ISD::SELECT:
26710   case X86ISD::SHRUNKBLEND:
26711     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26712   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
26713   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26714   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26715   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26716   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26717   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26718   case ISD::SHL:
26719   case ISD::SRA:
26720   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26721   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26722   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26723   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26724   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26725   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26726   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26727   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26728   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26729   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26730   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26731   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26732   case X86ISD::FXOR:
26733   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26734   case X86ISD::FMIN:
26735   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26736   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26737   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26738   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26739   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26740   case ISD::ANY_EXTEND:
26741   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26742   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26743   case ISD::SIGN_EXTEND_INREG:
26744     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26745   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26746   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26747   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26748   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26749   case X86ISD::SHUFP:       // Handle all target specific shuffles
26750   case X86ISD::PALIGNR:
26751   case X86ISD::UNPCKH:
26752   case X86ISD::UNPCKL:
26753   case X86ISD::MOVHLPS:
26754   case X86ISD::MOVLHPS:
26755   case X86ISD::PSHUFB:
26756   case X86ISD::PSHUFD:
26757   case X86ISD::PSHUFHW:
26758   case X86ISD::PSHUFLW:
26759   case X86ISD::MOVSS:
26760   case X86ISD::MOVSD:
26761   case X86ISD::VPERMILPI:
26762   case X86ISD::VPERM2X128:
26763   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26764   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26765   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26766   }
26767
26768   return SDValue();
26769 }
26770
26771 /// isTypeDesirableForOp - Return true if the target has native support for
26772 /// the specified value type and it is 'desirable' to use the type for the
26773 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26774 /// instruction encodings are longer and some i16 instructions are slow.
26775 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26776   if (!isTypeLegal(VT))
26777     return false;
26778   if (VT != MVT::i16)
26779     return true;
26780
26781   switch (Opc) {
26782   default:
26783     return true;
26784   case ISD::LOAD:
26785   case ISD::SIGN_EXTEND:
26786   case ISD::ZERO_EXTEND:
26787   case ISD::ANY_EXTEND:
26788   case ISD::SHL:
26789   case ISD::SRL:
26790   case ISD::SUB:
26791   case ISD::ADD:
26792   case ISD::MUL:
26793   case ISD::AND:
26794   case ISD::OR:
26795   case ISD::XOR:
26796     return false;
26797   }
26798 }
26799
26800 /// IsDesirableToPromoteOp - This method query the target whether it is
26801 /// beneficial for dag combiner to promote the specified node. If true, it
26802 /// should return the desired promotion type by reference.
26803 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26804   EVT VT = Op.getValueType();
26805   if (VT != MVT::i16)
26806     return false;
26807
26808   bool Promote = false;
26809   bool Commute = false;
26810   switch (Op.getOpcode()) {
26811   default: break;
26812   case ISD::LOAD: {
26813     LoadSDNode *LD = cast<LoadSDNode>(Op);
26814     // If the non-extending load has a single use and it's not live out, then it
26815     // might be folded.
26816     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26817                                                      Op.hasOneUse()*/) {
26818       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26819              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26820         // The only case where we'd want to promote LOAD (rather then it being
26821         // promoted as an operand is when it's only use is liveout.
26822         if (UI->getOpcode() != ISD::CopyToReg)
26823           return false;
26824       }
26825     }
26826     Promote = true;
26827     break;
26828   }
26829   case ISD::SIGN_EXTEND:
26830   case ISD::ZERO_EXTEND:
26831   case ISD::ANY_EXTEND:
26832     Promote = true;
26833     break;
26834   case ISD::SHL:
26835   case ISD::SRL: {
26836     SDValue N0 = Op.getOperand(0);
26837     // Look out for (store (shl (load), x)).
26838     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26839       return false;
26840     Promote = true;
26841     break;
26842   }
26843   case ISD::ADD:
26844   case ISD::MUL:
26845   case ISD::AND:
26846   case ISD::OR:
26847   case ISD::XOR:
26848     Commute = true;
26849     // fallthrough
26850   case ISD::SUB: {
26851     SDValue N0 = Op.getOperand(0);
26852     SDValue N1 = Op.getOperand(1);
26853     if (!Commute && MayFoldLoad(N1))
26854       return false;
26855     // Avoid disabling potential load folding opportunities.
26856     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26857       return false;
26858     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26859       return false;
26860     Promote = true;
26861   }
26862   }
26863
26864   PVT = MVT::i32;
26865   return Promote;
26866 }
26867
26868 //===----------------------------------------------------------------------===//
26869 //                           X86 Inline Assembly Support
26870 //===----------------------------------------------------------------------===//
26871
26872 // Helper to match a string separated by whitespace.
26873 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26874   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26875
26876   for (StringRef Piece : Pieces) {
26877     if (!S.startswith(Piece)) // Check if the piece matches.
26878       return false;
26879
26880     S = S.substr(Piece.size());
26881     StringRef::size_type Pos = S.find_first_not_of(" \t");
26882     if (Pos == 0) // We matched a prefix.
26883       return false;
26884
26885     S = S.substr(Pos);
26886   }
26887
26888   return S.empty();
26889 }
26890
26891 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26892
26893   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26894     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26895         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26896         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26897
26898       if (AsmPieces.size() == 3)
26899         return true;
26900       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26901         return true;
26902     }
26903   }
26904   return false;
26905 }
26906
26907 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26908   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26909
26910   std::string AsmStr = IA->getAsmString();
26911
26912   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26913   if (!Ty || Ty->getBitWidth() % 16 != 0)
26914     return false;
26915
26916   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26917   SmallVector<StringRef, 4> AsmPieces;
26918   SplitString(AsmStr, AsmPieces, ";\n");
26919
26920   switch (AsmPieces.size()) {
26921   default: return false;
26922   case 1:
26923     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26924     // we will turn this bswap into something that will be lowered to logical
26925     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26926     // lower so don't worry about this.
26927     // bswap $0
26928     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26929         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26930         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26931         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26932         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26933         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26934       // No need to check constraints, nothing other than the equivalent of
26935       // "=r,0" would be valid here.
26936       return IntrinsicLowering::LowerToByteSwap(CI);
26937     }
26938
26939     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26940     if (CI->getType()->isIntegerTy(16) &&
26941         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26942         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26943          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26944       AsmPieces.clear();
26945       StringRef ConstraintsStr = IA->getConstraintString();
26946       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26947       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26948       if (clobbersFlagRegisters(AsmPieces))
26949         return IntrinsicLowering::LowerToByteSwap(CI);
26950     }
26951     break;
26952   case 3:
26953     if (CI->getType()->isIntegerTy(32) &&
26954         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26955         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26956         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26957         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26958       AsmPieces.clear();
26959       StringRef ConstraintsStr = IA->getConstraintString();
26960       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26961       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26962       if (clobbersFlagRegisters(AsmPieces))
26963         return IntrinsicLowering::LowerToByteSwap(CI);
26964     }
26965
26966     if (CI->getType()->isIntegerTy(64)) {
26967       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26968       if (Constraints.size() >= 2 &&
26969           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26970           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26971         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26972         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26973             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26974             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26975           return IntrinsicLowering::LowerToByteSwap(CI);
26976       }
26977     }
26978     break;
26979   }
26980   return false;
26981 }
26982
26983 /// getConstraintType - Given a constraint letter, return the type of
26984 /// constraint it is for this target.
26985 X86TargetLowering::ConstraintType
26986 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26987   if (Constraint.size() == 1) {
26988     switch (Constraint[0]) {
26989     case 'R':
26990     case 'q':
26991     case 'Q':
26992     case 'f':
26993     case 't':
26994     case 'u':
26995     case 'y':
26996     case 'x':
26997     case 'Y':
26998     case 'l':
26999       return C_RegisterClass;
27000     case 'a':
27001     case 'b':
27002     case 'c':
27003     case 'd':
27004     case 'S':
27005     case 'D':
27006     case 'A':
27007       return C_Register;
27008     case 'I':
27009     case 'J':
27010     case 'K':
27011     case 'L':
27012     case 'M':
27013     case 'N':
27014     case 'G':
27015     case 'C':
27016     case 'e':
27017     case 'Z':
27018       return C_Other;
27019     default:
27020       break;
27021     }
27022   }
27023   return TargetLowering::getConstraintType(Constraint);
27024 }
27025
27026 /// Examine constraint type and operand type and determine a weight value.
27027 /// This object must already have been set up with the operand type
27028 /// and the current alternative constraint selected.
27029 TargetLowering::ConstraintWeight
27030   X86TargetLowering::getSingleConstraintMatchWeight(
27031     AsmOperandInfo &info, const char *constraint) const {
27032   ConstraintWeight weight = CW_Invalid;
27033   Value *CallOperandVal = info.CallOperandVal;
27034     // If we don't have a value, we can't do a match,
27035     // but allow it at the lowest weight.
27036   if (!CallOperandVal)
27037     return CW_Default;
27038   Type *type = CallOperandVal->getType();
27039   // Look at the constraint type.
27040   switch (*constraint) {
27041   default:
27042     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27043   case 'R':
27044   case 'q':
27045   case 'Q':
27046   case 'a':
27047   case 'b':
27048   case 'c':
27049   case 'd':
27050   case 'S':
27051   case 'D':
27052   case 'A':
27053     if (CallOperandVal->getType()->isIntegerTy())
27054       weight = CW_SpecificReg;
27055     break;
27056   case 'f':
27057   case 't':
27058   case 'u':
27059     if (type->isFloatingPointTy())
27060       weight = CW_SpecificReg;
27061     break;
27062   case 'y':
27063     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27064       weight = CW_SpecificReg;
27065     break;
27066   case 'x':
27067   case 'Y':
27068     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27069         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27070       weight = CW_Register;
27071     break;
27072   case 'I':
27073     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27074       if (C->getZExtValue() <= 31)
27075         weight = CW_Constant;
27076     }
27077     break;
27078   case 'J':
27079     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27080       if (C->getZExtValue() <= 63)
27081         weight = CW_Constant;
27082     }
27083     break;
27084   case 'K':
27085     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27086       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27087         weight = CW_Constant;
27088     }
27089     break;
27090   case 'L':
27091     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27092       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27093         weight = CW_Constant;
27094     }
27095     break;
27096   case 'M':
27097     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27098       if (C->getZExtValue() <= 3)
27099         weight = CW_Constant;
27100     }
27101     break;
27102   case 'N':
27103     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27104       if (C->getZExtValue() <= 0xff)
27105         weight = CW_Constant;
27106     }
27107     break;
27108   case 'G':
27109   case 'C':
27110     if (isa<ConstantFP>(CallOperandVal)) {
27111       weight = CW_Constant;
27112     }
27113     break;
27114   case 'e':
27115     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27116       if ((C->getSExtValue() >= -0x80000000LL) &&
27117           (C->getSExtValue() <= 0x7fffffffLL))
27118         weight = CW_Constant;
27119     }
27120     break;
27121   case 'Z':
27122     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27123       if (C->getZExtValue() <= 0xffffffff)
27124         weight = CW_Constant;
27125     }
27126     break;
27127   }
27128   return weight;
27129 }
27130
27131 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27132 /// with another that has more specific requirements based on the type of the
27133 /// corresponding operand.
27134 const char *X86TargetLowering::
27135 LowerXConstraint(EVT ConstraintVT) const {
27136   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27137   // 'f' like normal targets.
27138   if (ConstraintVT.isFloatingPoint()) {
27139     if (Subtarget->hasSSE2())
27140       return "Y";
27141     if (Subtarget->hasSSE1())
27142       return "x";
27143   }
27144
27145   return TargetLowering::LowerXConstraint(ConstraintVT);
27146 }
27147
27148 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27149 /// vector.  If it is invalid, don't add anything to Ops.
27150 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27151                                                      std::string &Constraint,
27152                                                      std::vector<SDValue>&Ops,
27153                                                      SelectionDAG &DAG) const {
27154   SDValue Result;
27155
27156   // Only support length 1 constraints for now.
27157   if (Constraint.length() > 1) return;
27158
27159   char ConstraintLetter = Constraint[0];
27160   switch (ConstraintLetter) {
27161   default: break;
27162   case 'I':
27163     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27164       if (C->getZExtValue() <= 31) {
27165         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27166                                        Op.getValueType());
27167         break;
27168       }
27169     }
27170     return;
27171   case 'J':
27172     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27173       if (C->getZExtValue() <= 63) {
27174         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27175                                        Op.getValueType());
27176         break;
27177       }
27178     }
27179     return;
27180   case 'K':
27181     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27182       if (isInt<8>(C->getSExtValue())) {
27183         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27184                                        Op.getValueType());
27185         break;
27186       }
27187     }
27188     return;
27189   case 'L':
27190     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27191       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27192           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27193         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27194                                        Op.getValueType());
27195         break;
27196       }
27197     }
27198     return;
27199   case 'M':
27200     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27201       if (C->getZExtValue() <= 3) {
27202         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27203                                        Op.getValueType());
27204         break;
27205       }
27206     }
27207     return;
27208   case 'N':
27209     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27210       if (C->getZExtValue() <= 255) {
27211         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27212                                        Op.getValueType());
27213         break;
27214       }
27215     }
27216     return;
27217   case 'O':
27218     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27219       if (C->getZExtValue() <= 127) {
27220         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27221                                        Op.getValueType());
27222         break;
27223       }
27224     }
27225     return;
27226   case 'e': {
27227     // 32-bit signed value
27228     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27229       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27230                                            C->getSExtValue())) {
27231         // Widen to 64 bits here to get it sign extended.
27232         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27233         break;
27234       }
27235     // FIXME gcc accepts some relocatable values here too, but only in certain
27236     // memory models; it's complicated.
27237     }
27238     return;
27239   }
27240   case 'Z': {
27241     // 32-bit unsigned value
27242     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27243       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27244                                            C->getZExtValue())) {
27245         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27246                                        Op.getValueType());
27247         break;
27248       }
27249     }
27250     // FIXME gcc accepts some relocatable values here too, but only in certain
27251     // memory models; it's complicated.
27252     return;
27253   }
27254   case 'i': {
27255     // Literal immediates are always ok.
27256     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27257       // Widen to 64 bits here to get it sign extended.
27258       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27259       break;
27260     }
27261
27262     // In any sort of PIC mode addresses need to be computed at runtime by
27263     // adding in a register or some sort of table lookup.  These can't
27264     // be used as immediates.
27265     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27266       return;
27267
27268     // If we are in non-pic codegen mode, we allow the address of a global (with
27269     // an optional displacement) to be used with 'i'.
27270     GlobalAddressSDNode *GA = nullptr;
27271     int64_t Offset = 0;
27272
27273     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27274     while (1) {
27275       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27276         Offset += GA->getOffset();
27277         break;
27278       } else if (Op.getOpcode() == ISD::ADD) {
27279         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27280           Offset += C->getZExtValue();
27281           Op = Op.getOperand(0);
27282           continue;
27283         }
27284       } else if (Op.getOpcode() == ISD::SUB) {
27285         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27286           Offset += -C->getZExtValue();
27287           Op = Op.getOperand(0);
27288           continue;
27289         }
27290       }
27291
27292       // Otherwise, this isn't something we can handle, reject it.
27293       return;
27294     }
27295
27296     const GlobalValue *GV = GA->getGlobal();
27297     // If we require an extra load to get this address, as in PIC mode, we
27298     // can't accept it.
27299     if (isGlobalStubReference(
27300             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27301       return;
27302
27303     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27304                                         GA->getValueType(0), Offset);
27305     break;
27306   }
27307   }
27308
27309   if (Result.getNode()) {
27310     Ops.push_back(Result);
27311     return;
27312   }
27313   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27314 }
27315
27316 std::pair<unsigned, const TargetRegisterClass *>
27317 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27318                                                 StringRef Constraint,
27319                                                 MVT VT) const {
27320   // First, see if this is a constraint that directly corresponds to an LLVM
27321   // register class.
27322   if (Constraint.size() == 1) {
27323     // GCC Constraint Letters
27324     switch (Constraint[0]) {
27325     default: break;
27326       // TODO: Slight differences here in allocation order and leaving
27327       // RIP in the class. Do they matter any more here than they do
27328       // in the normal allocation?
27329     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27330       if (Subtarget->is64Bit()) {
27331         if (VT == MVT::i32 || VT == MVT::f32)
27332           return std::make_pair(0U, &X86::GR32RegClass);
27333         if (VT == MVT::i16)
27334           return std::make_pair(0U, &X86::GR16RegClass);
27335         if (VT == MVT::i8 || VT == MVT::i1)
27336           return std::make_pair(0U, &X86::GR8RegClass);
27337         if (VT == MVT::i64 || VT == MVT::f64)
27338           return std::make_pair(0U, &X86::GR64RegClass);
27339         break;
27340       }
27341       // 32-bit fallthrough
27342     case 'Q':   // Q_REGS
27343       if (VT == MVT::i32 || VT == MVT::f32)
27344         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27345       if (VT == MVT::i16)
27346         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27347       if (VT == MVT::i8 || VT == MVT::i1)
27348         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27349       if (VT == MVT::i64)
27350         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27351       break;
27352     case 'r':   // GENERAL_REGS
27353     case 'l':   // INDEX_REGS
27354       if (VT == MVT::i8 || VT == MVT::i1)
27355         return std::make_pair(0U, &X86::GR8RegClass);
27356       if (VT == MVT::i16)
27357         return std::make_pair(0U, &X86::GR16RegClass);
27358       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27359         return std::make_pair(0U, &X86::GR32RegClass);
27360       return std::make_pair(0U, &X86::GR64RegClass);
27361     case 'R':   // LEGACY_REGS
27362       if (VT == MVT::i8 || VT == MVT::i1)
27363         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27364       if (VT == MVT::i16)
27365         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27366       if (VT == MVT::i32 || !Subtarget->is64Bit())
27367         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27368       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27369     case 'f':  // FP Stack registers.
27370       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27371       // value to the correct fpstack register class.
27372       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27373         return std::make_pair(0U, &X86::RFP32RegClass);
27374       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27375         return std::make_pair(0U, &X86::RFP64RegClass);
27376       return std::make_pair(0U, &X86::RFP80RegClass);
27377     case 'y':   // MMX_REGS if MMX allowed.
27378       if (!Subtarget->hasMMX()) break;
27379       return std::make_pair(0U, &X86::VR64RegClass);
27380     case 'Y':   // SSE_REGS if SSE2 allowed
27381       if (!Subtarget->hasSSE2()) break;
27382       // FALL THROUGH.
27383     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27384       if (!Subtarget->hasSSE1()) break;
27385
27386       switch (VT.SimpleTy) {
27387       default: break;
27388       // Scalar SSE types.
27389       case MVT::f32:
27390       case MVT::i32:
27391         return std::make_pair(0U, &X86::FR32RegClass);
27392       case MVT::f64:
27393       case MVT::i64:
27394         return std::make_pair(0U, &X86::FR64RegClass);
27395       // Vector types.
27396       case MVT::v16i8:
27397       case MVT::v8i16:
27398       case MVT::v4i32:
27399       case MVT::v2i64:
27400       case MVT::v4f32:
27401       case MVT::v2f64:
27402         return std::make_pair(0U, &X86::VR128RegClass);
27403       // AVX types.
27404       case MVT::v32i8:
27405       case MVT::v16i16:
27406       case MVT::v8i32:
27407       case MVT::v4i64:
27408       case MVT::v8f32:
27409       case MVT::v4f64:
27410         return std::make_pair(0U, &X86::VR256RegClass);
27411       case MVT::v8f64:
27412       case MVT::v16f32:
27413       case MVT::v16i32:
27414       case MVT::v8i64:
27415         return std::make_pair(0U, &X86::VR512RegClass);
27416       }
27417       break;
27418     }
27419   }
27420
27421   // Use the default implementation in TargetLowering to convert the register
27422   // constraint into a member of a register class.
27423   std::pair<unsigned, const TargetRegisterClass*> Res;
27424   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27425
27426   // Not found as a standard register?
27427   if (!Res.second) {
27428     // Map st(0) -> st(7) -> ST0
27429     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27430         tolower(Constraint[1]) == 's' &&
27431         tolower(Constraint[2]) == 't' &&
27432         Constraint[3] == '(' &&
27433         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27434         Constraint[5] == ')' &&
27435         Constraint[6] == '}') {
27436
27437       Res.first = X86::FP0+Constraint[4]-'0';
27438       Res.second = &X86::RFP80RegClass;
27439       return Res;
27440     }
27441
27442     // GCC allows "st(0)" to be called just plain "st".
27443     if (StringRef("{st}").equals_lower(Constraint)) {
27444       Res.first = X86::FP0;
27445       Res.second = &X86::RFP80RegClass;
27446       return Res;
27447     }
27448
27449     // flags -> EFLAGS
27450     if (StringRef("{flags}").equals_lower(Constraint)) {
27451       Res.first = X86::EFLAGS;
27452       Res.second = &X86::CCRRegClass;
27453       return Res;
27454     }
27455
27456     // 'A' means EAX + EDX.
27457     if (Constraint == "A") {
27458       Res.first = X86::EAX;
27459       Res.second = &X86::GR32_ADRegClass;
27460       return Res;
27461     }
27462     return Res;
27463   }
27464
27465   // Otherwise, check to see if this is a register class of the wrong value
27466   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27467   // turn into {ax},{dx}.
27468   // MVT::Other is used to specify clobber names.
27469   if (Res.second->hasType(VT) || VT == MVT::Other)
27470     return Res;   // Correct type already, nothing to do.
27471
27472   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27473   // return "eax". This should even work for things like getting 64bit integer
27474   // registers when given an f64 type.
27475   const TargetRegisterClass *Class = Res.second;
27476   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27477       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27478     unsigned Size = VT.getSizeInBits();
27479     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27480                                   : Size == 16 ? MVT::i16
27481                                   : Size == 32 ? MVT::i32
27482                                   : Size == 64 ? MVT::i64
27483                                   : MVT::Other;
27484     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27485     if (DestReg > 0) {
27486       Res.first = DestReg;
27487       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27488                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27489                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27490                  : &X86::GR64RegClass;
27491       assert(Res.second->contains(Res.first) && "Register in register class");
27492     } else {
27493       // No register found/type mismatch.
27494       Res.first = 0;
27495       Res.second = nullptr;
27496     }
27497   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27498              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27499              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27500              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27501              Class == &X86::VR512RegClass) {
27502     // Handle references to XMM physical registers that got mapped into the
27503     // wrong class.  This can happen with constraints like {xmm0} where the
27504     // target independent register mapper will just pick the first match it can
27505     // find, ignoring the required type.
27506
27507     if (VT == MVT::f32 || VT == MVT::i32)
27508       Res.second = &X86::FR32RegClass;
27509     else if (VT == MVT::f64 || VT == MVT::i64)
27510       Res.second = &X86::FR64RegClass;
27511     else if (X86::VR128RegClass.hasType(VT))
27512       Res.second = &X86::VR128RegClass;
27513     else if (X86::VR256RegClass.hasType(VT))
27514       Res.second = &X86::VR256RegClass;
27515     else if (X86::VR512RegClass.hasType(VT))
27516       Res.second = &X86::VR512RegClass;
27517     else {
27518       // Type mismatch and not a clobber: Return an error;
27519       Res.first = 0;
27520       Res.second = nullptr;
27521     }
27522   }
27523
27524   return Res;
27525 }
27526
27527 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27528                                             const AddrMode &AM, Type *Ty,
27529                                             unsigned AS) const {
27530   // Scaling factors are not free at all.
27531   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27532   // will take 2 allocations in the out of order engine instead of 1
27533   // for plain addressing mode, i.e. inst (reg1).
27534   // E.g.,
27535   // vaddps (%rsi,%drx), %ymm0, %ymm1
27536   // Requires two allocations (one for the load, one for the computation)
27537   // whereas:
27538   // vaddps (%rsi), %ymm0, %ymm1
27539   // Requires just 1 allocation, i.e., freeing allocations for other operations
27540   // and having less micro operations to execute.
27541   //
27542   // For some X86 architectures, this is even worse because for instance for
27543   // stores, the complex addressing mode forces the instruction to use the
27544   // "load" ports instead of the dedicated "store" port.
27545   // E.g., on Haswell:
27546   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27547   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27548   if (isLegalAddressingMode(DL, AM, Ty, AS))
27549     // Scale represents reg2 * scale, thus account for 1
27550     // as soon as we use a second register.
27551     return AM.Scale != 0;
27552   return -1;
27553 }
27554
27555 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27556   // Integer division on x86 is expensive. However, when aggressively optimizing
27557   // for code size, we prefer to use a div instruction, as it is usually smaller
27558   // than the alternative sequence.
27559   // The exception to this is vector division. Since x86 doesn't have vector
27560   // integer division, leaving the division as-is is a loss even in terms of
27561   // size, because it will have to be scalarized, while the alternative code
27562   // sequence can be performed in vector form.
27563   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27564                                    Attribute::MinSize);
27565   return OptSize && !VT.isVector();
27566 }
27567
27568 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27569        TargetLowering::ArgListTy& Args) const {
27570   // The MCU psABI requires some arguments to be passed in-register.
27571   // For regular calls, the inreg arguments are marked by the front-end.
27572   // However, for compiler generated library calls, we have to patch this
27573   // up here.
27574   if (!Subtarget->isTargetMCU() || !Args.size())
27575     return;
27576
27577   unsigned FreeRegs = 3;
27578   for (auto &Arg : Args) {
27579     // For library functions, we do not expect any fancy types.
27580     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27581     unsigned SizeInRegs = (Size + 31) / 32;
27582     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27583       continue;
27584
27585     Arg.isInReg = true;
27586     FreeRegs -= SizeInRegs;
27587     if (!FreeRegs)
27588       break;
27589   }
27590 }