lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/LLVMContext.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/ADT/VectorExtras.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/PseudoSourceValue.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Target/TargetLoweringObjectFile.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Forward declarations.
  51 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  52                        SDValue V2);
  53
  54 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  55   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  56   default: llvm_unreachable("unknown subtarget type");
  57   case X86Subtarget::isDarwin:
  58     return new TargetLoweringObjectFileMachO();
  59   case X86Subtarget::isELF:
  60     return new TargetLoweringObjectFileELF();
  61   case X86Subtarget::isMingw:
  62   case X86Subtarget::isCygwin:
  63   case X86Subtarget::isWindows:
  64     return new TargetLoweringObjectFileCOFF();
  65   }
  66
  67 }
  68
  69 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  70   : TargetLowering(TM, createTLOF(TM)) {
  71   Subtarget = &TM.getSubtarget<X86Subtarget>();
  72   X86ScalarSSEf64 = Subtarget->hasSSE2();
  73   X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  75
  76   RegInfo = TM.getRegisterInfo();
  77   TD = getTargetData();
  78
  79   // Set up the TargetLowering object.
  80
  81   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  82   setShiftAmountType(MVT::i8);
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   setSchedulingPreference(SchedulingForRegPressure);
  85   setStackPointerRegisterToSaveRestore(X86StackPtr);
  86
  87   if (Subtarget->isTargetDarwin()) {
  88     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  89     setUseUnderscoreSetJmp(false);
  90     setUseUnderscoreLongJmp(false);
  91   } else if (Subtarget->isTargetMingw()) {
  92     // MS runtime is weird: it exports _setjmp, but longjmp!
  93     setUseUnderscoreSetJmp(true);
  94     setUseUnderscoreLongJmp(false);
  95   } else {
  96     setUseUnderscoreSetJmp(true);
  97     setUseUnderscoreLongJmp(true);
  98   }
  99
 100   // Set up the register classes.
 101   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 102   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 103   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 104   if (Subtarget->is64Bit())
 105     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 106
 107   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 108
 109   // We don't accept any truncstore of integer registers.
 110   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 111   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 112   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 113   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 114   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 115   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 116
 117   // SETOEQ and SETUNE require checking two conditions.
 118   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 119   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 120   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 121   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 122   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 123   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 124
 125   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 126   // operation.
 127   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 128   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 129   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 130
 131   if (Subtarget->is64Bit()) {
 132     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 133     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 134   } else if (!UseSoftFloat) {
 135     if (X86ScalarSSEf64) {
 136       // We have an impenetrably clever algorithm for ui64->double only.
 137       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 138     }
 139     // We have an algorithm for SSE2, and we turn this into a 64-bit
 140     // FILD for other targets.
 141     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 142   }
 143
 144   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 145   // this operation.
 146   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 147   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 148
 149   if (!UseSoftFloat) {
 150     // SSE has no i16 to fp conversion, only i32
 151     if (X86ScalarSSEf32) {
 152       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 153       // f32 and f64 cases are Legal, f80 case is not
 154       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 155     } else {
 156       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 157       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 158     }
 159   } else {
 160     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 161     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 162   }
 163
 164   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 165   // are Legal, f80 is custom lowered.
 166   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 167   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 168
 169   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 170   // this operation.
 171   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 172   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 173
 174   if (X86ScalarSSEf32) {
 175     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 176     // f32 and f64 cases are Legal, f80 case is not
 177     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 178   } else {
 179     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 180     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 181   }
 182
 183   // Handle FP_TO_UINT by promoting the destination to a larger signed
 184   // conversion.
 185   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 186   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 187   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 188
 189   if (Subtarget->is64Bit()) {
 190     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 191     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 192   } else if (!UseSoftFloat) {
 193     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 194       // Expand FP_TO_UINT into a select.
 195       // FIXME: We would like to use a Custom expander here eventually to do
 196       // the optimal thing for SSE vs. the default expansion in the legalizer.
 197       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 198     else
 199       // With SSE3 we can use fisttpll to convert to a signed i64; without
 200       // SSE, we're stuck with a fistpll.
 201       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 202   }
 203
 204   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 205   if (!X86ScalarSSEf64) {
 206     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 207     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 208   }
 209
 210   // Scalar integer divide and remainder are lowered to use operations that
 211   // produce two results, to match the available instructions. This exposes
 212   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 213   // into a single instruction.
 214   //
 215   // Scalar integer multiply-high is also lowered to use two-result
 216   // operations, to match the available instructions. However, plain multiply
 217   // (low) operations are left as Legal, as there are single-result
 218   // instructions for this in x86. Using the two-result multiply instructions
 219   // when both high and low results are needed must be arranged by dagcombine.
 220   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 221   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 222   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 223   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 224   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 225   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 226   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 227   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 228   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 229   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 230   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 231   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 232   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 233   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 234   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 235   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 236   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 237   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 238   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 244
 245   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 246   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 247   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 248   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 251   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 252   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 253   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 254   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 255   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 256   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 257   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 258   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 259
 260   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 261   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 262   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 263   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 264   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 265   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 266   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 267   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 268   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 269   if (Subtarget->is64Bit()) {
 270     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 271     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 272     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 273   }
 274
 275   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 276   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 277
 278   // These should be promoted to a larger select which is supported.
 279   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 280   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 281   // X86 wants to expand cmov itself.
 282   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 283   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 284   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 285   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 286   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 287   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 288   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 289   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 290   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 291   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 292   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 293   if (Subtarget->is64Bit()) {
 294     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 295     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 296   }
 297   // X86 ret instruction may pop stack.
 298   setOperationAction(ISD::RET             , MVT::Other, Custom);
 299   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 300
 301   // Darwin ABI issue.
 302   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 303   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 304   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 305   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 306   if (Subtarget->is64Bit())
 307     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 308   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 309   if (Subtarget->is64Bit()) {
 310     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 311     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 312     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 313     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 314   }
 315   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 316   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 317   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 318   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 319   if (Subtarget->is64Bit()) {
 320     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 321     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 322     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 323   }
 324
 325   if (Subtarget->hasSSE1())
 326     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 327
 328   if (!Subtarget->hasSSE2())
 329     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 330
 331   // Expand certain atomics
 332   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 333   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 334   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 335   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 336
 337   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 338   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 339   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 340   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 341
 342   if (!Subtarget->is64Bit()) {
 343     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 344     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 345     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 346     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 347     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 348     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 349     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 350   }
 351
 352   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 353   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 354   // FIXME - use subtarget debug flags
 355   if (!Subtarget->isTargetDarwin() &&
 356       !Subtarget->isTargetELF() &&
 357       !Subtarget->isTargetCygMing()) {
 358     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 359     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 360   }
 361
 362   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 363   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 364   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 365   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 366   if (Subtarget->is64Bit()) {
 367     setExceptionPointerRegister(X86::RAX);
 368     setExceptionSelectorRegister(X86::RDX);
 369   } else {
 370     setExceptionPointerRegister(X86::EAX);
 371     setExceptionSelectorRegister(X86::EDX);
 372   }
 373   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 374   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 375
 376   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 377
 378   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 379
 380   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 381   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 382   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 383   if (Subtarget->is64Bit()) {
 384     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 385     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 386   } else {
 387     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 388     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 392   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 393   if (Subtarget->is64Bit())
 394     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 395   if (Subtarget->isTargetCygMing())
 396     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 397   else
 398     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 399
 400   if (!UseSoftFloat && X86ScalarSSEf64) {
 401     // f32 and f64 use SSE.
 402     // Set up the FP register classes.
 403     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 404     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 405
 406     // Use ANDPD to simulate FABS.
 407     setOperationAction(ISD::FABS , MVT::f64, Custom);
 408     setOperationAction(ISD::FABS , MVT::f32, Custom);
 409
 410     // Use XORP to simulate FNEG.
 411     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 412     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 413
 414     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 415     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 416     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 417
 418     // We don't support sin/cos/fmod
 419     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 420     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 421     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 422     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 423
 424     // Expand FP immediates into loads from the stack, except for the special
 425     // cases we handle.
 426     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 427     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 428   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 429     // Use SSE for f32, x87 for f64.
 430     // Set up the FP register classes.
 431     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 432     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 433
 434     // Use ANDPS to simulate FABS.
 435     setOperationAction(ISD::FABS , MVT::f32, Custom);
 436
 437     // Use XORP to simulate FNEG.
 438     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 439
 440     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 441
 442     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 443     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 445
 446     // We don't support sin/cos/fmod
 447     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 448     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 449
 450     // Special cases we handle for FP constants.
 451     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 452     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 453     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 454     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 455     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 456
 457     if (!UnsafeFPMath) {
 458       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 459       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 460     }
 461   } else if (!UseSoftFloat) {
 462     // f32 and f64 in x87.
 463     // Set up the FP register classes.
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 466
 467     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 468     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 469     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 470     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 471
 472     if (!UnsafeFPMath) {
 473       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 474       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 475     }
 476     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 477     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 478     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 479     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 480     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 481     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 482     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 483     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 484   }
 485
 486   // Long double always uses X87.
 487   if (!UseSoftFloat) {
 488     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 489     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 491     {
 492       bool ignored;
 493       APFloat TmpFlt(+0.0);
 494       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 495                      &ignored);
 496       addLegalFPImmediate(TmpFlt);  // FLD0
 497       TmpFlt.changeSign();
 498       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 499       APFloat TmpFlt2(+1.0);
 500       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 501                       &ignored);
 502       addLegalFPImmediate(TmpFlt2);  // FLD1
 503       TmpFlt2.changeSign();
 504       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 505     }
 506
 507     if (!UnsafeFPMath) {
 508       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 509       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 510     }
 511   }
 512
 513   // Always use a library call for pow.
 514   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 515   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 516   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 517
 518   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 519   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 520   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 521   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 522   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 523
 524   // First set operation action for all vector types to either promote
 525   // (for widening) or expand (for scalarization). Then we will selectively
 526   // turn on ones that can be effectively codegen'd.
 527   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 528        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 529     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 544     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 545     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 577   }
 578
 579   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 580   // with -msoft-float, disable use of MMX as well.
 581   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 582     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 583     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 584     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 585     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 586     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 587
 588     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 589     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 590     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 591     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 592
 593     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 594     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 595     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 596     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 597
 598     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 599     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 600
 601     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 602     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 603     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 604     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 605     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 606     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 607     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 608
 609     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 610     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 611     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 612     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 613     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 614     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 615     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 616
 617     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 618     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 619     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 620     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 621     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 622     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 623     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 624
 625     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 626     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 627     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 628     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 629     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 630     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 631     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 632     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 633     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 634
 635     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 636     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 637     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 638     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 640
 641     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 642     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 645
 646     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 647     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 648     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 649     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 650
 651     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 652
 653     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 654     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 655     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 656     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 657     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 658     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 659     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 660     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 661     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 662   }
 663
 664   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 665     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 666
 667     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 668     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 670     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 671     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 672     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 673     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 674     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 676     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 677     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 678     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 679   }
 680
 681   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 682     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 683
 684     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 685     // registers cannot be used even for integer operations.
 686     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 687     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 688     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 689     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 690
 691     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 692     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 693     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 694     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 695     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 696     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 697     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 698     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 699     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 700     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 701     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 702     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 704     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 705     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 706     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 707
 708     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 710     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 711     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 712
 713     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 714     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 715     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 716     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 718
 719     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 720     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 721       MVT VT = (MVT::SimpleValueType)i;
 722       // Do not attempt to custom lower non-power-of-2 vectors
 723       if (!isPowerOf2_32(VT.getVectorNumElements()))
 724         continue;
 725       // Do not attempt to custom lower non-128-bit vectors
 726       if (!VT.is128BitVector())
 727         continue;
 728       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 729       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 730       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 731     }
 732
 733     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 734     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 735     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 736     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 738     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 739
 740     if (Subtarget->is64Bit()) {
 741       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 742       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 743     }
 744
 745     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 746     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 747       MVT VT = (MVT::SimpleValueType)i;
 748
 749       // Do not attempt to promote non-128-bit vectors
 750       if (!VT.is128BitVector()) {
 751         continue;
 752       }
 753       setOperationAction(ISD::AND,    VT, Promote);
 754       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 755       setOperationAction(ISD::OR,     VT, Promote);
 756       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 757       setOperationAction(ISD::XOR,    VT, Promote);
 758       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 759       setOperationAction(ISD::LOAD,   VT, Promote);
 760       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 761       setOperationAction(ISD::SELECT, VT, Promote);
 762       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 763     }
 764
 765     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 766
 767     // Custom lower v2i64 and v2f64 selects.
 768     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 769     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 770     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 771     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 772
 773     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 774     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 775     if (!DisableMMX && Subtarget->hasMMX()) {
 776       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 777       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 778     }
 779   }
 780
 781   if (Subtarget->hasSSE41()) {
 782     // FIXME: Do we need to handle scalar-to-vector here?
 783     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 784
 785     // i8 and i16 vectors are custom , because the source register and source
 786     // source memory operand types are not the same width.  f32 vectors are
 787     // custom since the immediate controlling the insert encodes additional
 788     // information.
 789     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 790     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 791     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 792     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 793
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 796     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 797     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 798
 799     if (Subtarget->is64Bit()) {
 800       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 801       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 802     }
 803   }
 804
 805   if (Subtarget->hasSSE42()) {
 806     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 807   }
 808
 809   if (!UseSoftFloat && Subtarget->hasAVX()) {
 810     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 811     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 812     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 813     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 814
 815     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 816     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 817     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 819     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 820     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 821     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 822     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 823     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 824     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 825     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 826     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 827     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 828     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 829     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 830
 831     // Operations to consider commented out -v16i16 v32i8
 832     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 833     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 834     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 835     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 836     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 837     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 838     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 839     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 840     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 841     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 842     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 843     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 844     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 845     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 846
 847     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 848     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 849     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 850     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 851
 852     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 853     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 854     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 855     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 856     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 857
 858     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 859     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 860     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 861     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 862     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 863     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 864
 865 #if 0
 866     // Not sure we want to do this since there are no 256-bit integer
 867     // operations in AVX
 868
 869     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 870     // This includes 256-bit vectors
 871     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 872       MVT VT = (MVT::SimpleValueType)i;
 873
 874       // Do not attempt to custom lower non-power-of-2 vectors
 875       if (!isPowerOf2_32(VT.getVectorNumElements()))
 876         continue;
 877
 878       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 879       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 880       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 881     }
 882
 883     if (Subtarget->is64Bit()) {
 884       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 885       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 886     }
 887 #endif
 888
 889 #if 0
 890     // Not sure we want to do this since there are no 256-bit integer
 891     // operations in AVX
 892
 893     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 894     // Including 256-bit vectors
 895     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 896       MVT VT = (MVT::SimpleValueType)i;
 897
 898       if (!VT.is256BitVector()) {
 899         continue;
 900       }
 901       setOperationAction(ISD::AND,    VT, Promote);
 902       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 903       setOperationAction(ISD::OR,     VT, Promote);
 904       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 905       setOperationAction(ISD::XOR,    VT, Promote);
 906       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 907       setOperationAction(ISD::LOAD,   VT, Promote);
 908       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 909       setOperationAction(ISD::SELECT, VT, Promote);
 910       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 911     }
 912
 913     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 914 #endif
 915   }
 916
 917   // We want to custom lower some of our intrinsics.
 918   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 919
 920   // Add/Sub/Mul with overflow operations are custom lowered.
 921   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 922   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 923   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 924   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 925   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 926   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 927   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 928   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 929   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 930   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 931
 932   if (!Subtarget->is64Bit()) {
 933     // These libcalls are not available in 32-bit.
 934     setLibcallName(RTLIB::SHL_I128, 0);
 935     setLibcallName(RTLIB::SRL_I128, 0);
 936     setLibcallName(RTLIB::SRA_I128, 0);
 937   }
 938
 939   // We have target-specific dag combine patterns for the following nodes:
 940   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 941   setTargetDAGCombine(ISD::BUILD_VECTOR);
 942   setTargetDAGCombine(ISD::SELECT);
 943   setTargetDAGCombine(ISD::SHL);
 944   setTargetDAGCombine(ISD::SRA);
 945   setTargetDAGCombine(ISD::SRL);
 946   setTargetDAGCombine(ISD::STORE);
 947   setTargetDAGCombine(ISD::MEMBARRIER);
 948   if (Subtarget->is64Bit())
 949     setTargetDAGCombine(ISD::MUL);
 950
 951   computeRegisterProperties();
 952
 953   // FIXME: These should be based on subtarget info. Plus, the values should
 954   // be smaller when we are in optimizing for size mode.
 955   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 956   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 957   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 958   allowUnalignedMemoryAccesses = true; // x86 supports it!
 959   setPrefLoopAlignment(16);
 960   benefitFromCodePlacementOpt = true;
 961 }
 962
 963
 964 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 965   return MVT::i8;
 966 }
 967
 968
 969 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 970 /// the desired ByVal argument alignment.
 971 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 972   if (MaxAlign == 16)
 973     return;
 974   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 975     if (VTy->getBitWidth() == 128)
 976       MaxAlign = 16;
 977   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 978     unsigned EltAlign = 0;
 979     getMaxByValAlign(ATy->getElementType(), EltAlign);
 980     if (EltAlign > MaxAlign)
 981       MaxAlign = EltAlign;
 982   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 983     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 984       unsigned EltAlign = 0;
 985       getMaxByValAlign(STy->getElementType(i), EltAlign);
 986       if (EltAlign > MaxAlign)
 987         MaxAlign = EltAlign;
 988       if (MaxAlign == 16)
 989         break;
 990     }
 991   }
 992   return;
 993 }
 994
 995 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 996 /// function arguments in the caller parameter area. For X86, aggregates
 997 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 998 /// are at 4-byte boundaries.
 999 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1000   if (Subtarget->is64Bit()) {
1001     // Max of 8 and alignment of type.
1002     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1003     if (TyAlign > 8)
1004       return TyAlign;
1005     return 8;
1006   }
1007
1008   unsigned Align = 4;
1009   if (Subtarget->hasSSE1())
1010     getMaxByValAlign(Ty, Align);
1011   return Align;
1012 }
1013
1014 /// getOptimalMemOpType - Returns the target specific optimal type for load
1015 /// and store operations as a result of memset, memcpy, and memmove
1016 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1017 /// determining it.
1018 MVT
1019 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1020                                        bool isSrcConst, bool isSrcStr,
1021                                        SelectionDAG &DAG) const {
1022   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1023   // linux.  This is because the stack realignment code can't handle certain
1024   // cases like PR2962.  This should be removed when PR2962 is fixed.
1025   const Function *F = DAG.getMachineFunction().getFunction();
1026   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1027   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1028     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1029       return MVT::v4i32;
1030     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1031       return MVT::v4f32;
1032   }
1033   if (Subtarget->is64Bit() && Size >= 8)
1034     return MVT::i64;
1035   return MVT::i32;
1036 }
1037
1038 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1039 /// jumptable.
1040 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1041                                                       SelectionDAG &DAG) const {
1042   if (usesGlobalOffsetTable())
1043     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1044   if (!Subtarget->is64Bit())
1045     // This doesn't have DebugLoc associated with it, but is not really the
1046     // same as a Register.
1047     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1048                        getPointerTy());
1049   return Table;
1050 }
1051
1052 /// getFunctionAlignment - Return the Log2 alignment of this function.
1053 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1054   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1055 }
1056
1057 //===----------------------------------------------------------------------===//
1058 //               Return Value Calling Convention Implementation
1059 //===----------------------------------------------------------------------===//
1060
1061 #include "X86GenCallingConv.inc"
1062
1063 /// LowerRET - Lower an ISD::RET node.
1064 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1065   DebugLoc dl = Op.getDebugLoc();
1066   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1067
1068   SmallVector<CCValAssign, 16> RVLocs;
1069   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1070   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1071   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs, *DAG.getContext());
1072   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1073
1074   // If this is the first return lowered for this function, add the regs to the
1075   // liveout set for the function.
1076   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1077     for (unsigned i = 0; i != RVLocs.size(); ++i)
1078       if (RVLocs[i].isRegLoc())
1079         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1080   }
1081   SDValue Chain = Op.getOperand(0);
1082
1083   // Handle tail call return.
1084   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1085   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1086     SDValue TailCall = Chain;
1087     SDValue TargetAddress = TailCall.getOperand(1);
1088     SDValue StackAdjustment = TailCall.getOperand(2);
1089     assert(((TargetAddress.getOpcode() == ISD::Register &&
1090                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1091                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1092               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1093               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1094              "Expecting an global address, external symbol, or register");
1095     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1096            "Expecting a const value");
1097
1098     SmallVector<SDValue,8> Operands;
1099     Operands.push_back(Chain.getOperand(0));
1100     Operands.push_back(TargetAddress);
1101     Operands.push_back(StackAdjustment);
1102     // Copy registers used by the call. Last operand is a flag so it is not
1103     // copied.
1104     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1105       Operands.push_back(Chain.getOperand(i));
1106     }
1107     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1108                        Operands.size());
1109   }
1110
1111   // Regular return.
1112   SDValue Flag;
1113
1114   SmallVector<SDValue, 6> RetOps;
1115   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1116   // Operand #1 = Bytes To Pop
1117   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1118
1119   // Copy the result values into the output registers.
1120   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1121     CCValAssign &VA = RVLocs[i];
1122     assert(VA.isRegLoc() && "Can only return in registers!");
1123     SDValue ValToCopy = Op.getOperand(i*2+1);
1124
1125     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1126     // the RET instruction and handled by the FP Stackifier.
1127     if (VA.getLocReg() == X86::ST0 ||
1128         VA.getLocReg() == X86::ST1) {
1129       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1130       // change the value to the FP stack register class.
1131       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1132         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1133       RetOps.push_back(ValToCopy);
1134       // Don't emit a copytoreg.
1135       continue;
1136     }
1137
1138     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1139     // which is returned in RAX / RDX.
1140     if (Subtarget->is64Bit()) {
1141       MVT ValVT = ValToCopy.getValueType();
1142       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1143         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1144         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1145           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1146       }
1147     }
1148
1149     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1150     Flag = Chain.getValue(1);
1151   }
1152
1153   // The x86-64 ABI for returning structs by value requires that we copy
1154   // the sret argument into %rax for the return. We saved the argument into
1155   // a virtual register in the entry block, so now we copy the value out
1156   // and into %rax.
1157   if (Subtarget->is64Bit() &&
1158       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1159     MachineFunction &MF = DAG.getMachineFunction();
1160     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1161     unsigned Reg = FuncInfo->getSRetReturnReg();
1162     if (!Reg) {
1163       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1164       FuncInfo->setSRetReturnReg(Reg);
1165     }
1166     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1167
1168     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1169     Flag = Chain.getValue(1);
1170   }
1171
1172   RetOps[0] = Chain;  // Update chain.
1173
1174   // Add the flag if we have it.
1175   if (Flag.getNode())
1176     RetOps.push_back(Flag);
1177
1178   return DAG.getNode(X86ISD::RET_FLAG, dl,
1179                      MVT::Other, &RetOps[0], RetOps.size());
1180 }
1181
1182
1183 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1184 /// appropriate copies out of appropriate physical registers.  This assumes that
1185 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1186 /// being lowered.  The returns a SDNode with the same number of values as the
1187 /// ISD::CALL.
1188 SDNode *X86TargetLowering::
1189 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1190                 unsigned CallingConv, SelectionDAG &DAG) {
1191
1192   DebugLoc dl = TheCall->getDebugLoc();
1193   // Assign locations to each value returned by this call.
1194   SmallVector<CCValAssign, 16> RVLocs;
1195   bool isVarArg = TheCall->isVarArg();
1196   bool Is64Bit = Subtarget->is64Bit();
1197   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(),
1198                  RVLocs, *DAG.getContext());
1199   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1200
1201   SmallVector<SDValue, 8> ResultVals;
1202
1203   // Copy all of the result registers out of their specified physreg.
1204   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1205     CCValAssign &VA = RVLocs[i];
1206     MVT CopyVT = VA.getValVT();
1207
1208     // If this is x86-64, and we disabled SSE, we can't return FP values
1209     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1210         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1211       llvm_report_error("SSE register return with SSE disabled");
1212     }
1213
1214     // If this is a call to a function that returns an fp value on the floating
1215     // point stack, but where we prefer to use the value in xmm registers, copy
1216     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1217     if ((VA.getLocReg() == X86::ST0 ||
1218          VA.getLocReg() == X86::ST1) &&
1219         isScalarFPTypeInSSEReg(VA.getValVT())) {
1220       CopyVT = MVT::f80;
1221     }
1222
1223     SDValue Val;
1224     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1225       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1226       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1227         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1228                                    MVT::v2i64, InFlag).getValue(1);
1229         Val = Chain.getValue(0);
1230         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1231                           Val, DAG.getConstant(0, MVT::i64));
1232       } else {
1233         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1234                                    MVT::i64, InFlag).getValue(1);
1235         Val = Chain.getValue(0);
1236       }
1237       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1238     } else {
1239       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1240                                  CopyVT, InFlag).getValue(1);
1241       Val = Chain.getValue(0);
1242     }
1243     InFlag = Chain.getValue(2);
1244
1245     if (CopyVT != VA.getValVT()) {
1246       // Round the F80 the right size, which also moves to the appropriate xmm
1247       // register.
1248       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1249                         // This truncation won't change the value.
1250                         DAG.getIntPtrConstant(1));
1251     }
1252
1253     ResultVals.push_back(Val);
1254   }
1255
1256   // Merge everything together with a MERGE_VALUES node.
1257   ResultVals.push_back(Chain);
1258   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1259                      &ResultVals[0], ResultVals.size()).getNode();
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //                C & StdCall & Fast Calling Convention implementation
1265 //===----------------------------------------------------------------------===//
1266 //  StdCall calling convention seems to be standard for many Windows' API
1267 //  routines and around. It differs from C calling convention just a little:
1268 //  callee should clean up the stack, not caller. Symbols should be also
1269 //  decorated in some fancy way :) It doesn't support any vector arguments.
1270 //  For info on fast calling convention see Fast Calling Convention (tail call)
1271 //  implementation LowerX86_32FastCCCallTo.
1272
1273 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1274 /// semantics.
1275 static bool CallIsStructReturn(CallSDNode *TheCall) {
1276   unsigned NumOps = TheCall->getNumArgs();
1277   if (!NumOps)
1278     return false;
1279
1280   return TheCall->getArgFlags(0).isSRet();
1281 }
1282
1283 /// ArgsAreStructReturn - Determines whether a function uses struct
1284 /// return semantics.
1285 static bool ArgsAreStructReturn(SDValue Op) {
1286   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1287   if (!NumArgs)
1288     return false;
1289
1290   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1291 }
1292
1293 /// IsCalleePop - Determines whether the callee is required to pop its
1294 /// own arguments. Callee pop is necessary to support tail calls.
1295 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1296   if (IsVarArg)
1297     return false;
1298
1299   switch (CallingConv) {
1300   default:
1301     return false;
1302   case CallingConv::X86_StdCall:
1303     return !Subtarget->is64Bit();
1304   case CallingConv::X86_FastCall:
1305     return !Subtarget->is64Bit();
1306   case CallingConv::Fast:
1307     return PerformTailCallOpt;
1308   }
1309 }
1310
1311 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1312 /// given CallingConvention value.
1313 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1314   if (Subtarget->is64Bit()) {
1315     if (Subtarget->isTargetWin64())
1316       return CC_X86_Win64_C;
1317     else
1318       return CC_X86_64_C;
1319   }
1320
1321   if (CC == CallingConv::X86_FastCall)
1322     return CC_X86_32_FastCall;
1323   else if (CC == CallingConv::Fast)
1324     return CC_X86_32_FastCC;
1325   else
1326     return CC_X86_32_C;
1327 }
1328
1329 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1330 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1331 NameDecorationStyle
1332 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1333   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1334   if (CC == CallingConv::X86_FastCall)
1335     return FastCall;
1336   else if (CC == CallingConv::X86_StdCall)
1337     return StdCall;
1338   return None;
1339 }
1340
1341
1342 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1343 /// by "Src" to address "Dst" with size and alignment information specified by
1344 /// the specific parameter attribute. The copy will be passed as a byval
1345 /// function parameter.
1346 static SDValue
1347 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1348                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1349                           DebugLoc dl) {
1350   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1351   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1352                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1353 }
1354
1355 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1356                                               const CCValAssign &VA,
1357                                               MachineFrameInfo *MFI,
1358                                               unsigned CC,
1359                                               SDValue Root, unsigned i) {
1360   // Create the nodes corresponding to a load from this parameter slot.
1361   ISD::ArgFlagsTy Flags =
1362     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1363   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1364   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1365
1366   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1367   // changed with more analysis.
1368   // In case of tail call optimization mark all arguments mutable. Since they
1369   // could be overwritten by lowering of arguments in case of a tail call.
1370   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1371                                   VA.getLocMemOffset(), isImmutable);
1372   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1373   if (Flags.isByVal())
1374     return FIN;
1375   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1376                      PseudoSourceValue::getFixedStack(FI), 0);
1377 }
1378
1379 SDValue
1380 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1381   MachineFunction &MF = DAG.getMachineFunction();
1382   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1383   DebugLoc dl = Op.getDebugLoc();
1384
1385   const Function* Fn = MF.getFunction();
1386   if (Fn->hasExternalLinkage() &&
1387       Subtarget->isTargetCygMing() &&
1388       Fn->getName() == "main")
1389     FuncInfo->setForceFramePointer(true);
1390
1391   // Decorate the function name.
1392   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1393
1394   MachineFrameInfo *MFI = MF.getFrameInfo();
1395   SDValue Root = Op.getOperand(0);
1396   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1397   unsigned CC = MF.getFunction()->getCallingConv();
1398   bool Is64Bit = Subtarget->is64Bit();
1399   bool IsWin64 = Subtarget->isTargetWin64();
1400
1401   assert(!(isVarArg && CC == CallingConv::Fast) &&
1402          "Var args not supported with calling convention fastcc");
1403
1404   // Assign locations to all of the incoming arguments.
1405   SmallVector<CCValAssign, 16> ArgLocs;
1406   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1407   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1408
1409   SmallVector<SDValue, 8> ArgValues;
1410   unsigned LastVal = ~0U;
1411   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1412     CCValAssign &VA = ArgLocs[i];
1413     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1414     // places.
1415     assert(VA.getValNo() != LastVal &&
1416            "Don't support value assigned to multiple locs yet");
1417     LastVal = VA.getValNo();
1418
1419     if (VA.isRegLoc()) {
1420       MVT RegVT = VA.getLocVT();
1421       TargetRegisterClass *RC = NULL;
1422       if (RegVT == MVT::i32)
1423         RC = X86::GR32RegisterClass;
1424       else if (Is64Bit && RegVT == MVT::i64)
1425         RC = X86::GR64RegisterClass;
1426       else if (RegVT == MVT::f32)
1427         RC = X86::FR32RegisterClass;
1428       else if (RegVT == MVT::f64)
1429         RC = X86::FR64RegisterClass;
1430       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1431         RC = X86::VR128RegisterClass;
1432       else if (RegVT.isVector()) {
1433         assert(RegVT.getSizeInBits() == 64);
1434         if (!Is64Bit)
1435           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1436         else {
1437           // Darwin calling convention passes MMX values in either GPRs or
1438           // XMMs in x86-64. Other targets pass them in memory.
1439           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1440             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1441             RegVT = MVT::v2i64;
1442           } else {
1443             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1444             RegVT = MVT::i64;
1445           }
1446         }
1447       } else {
1448         llvm_unreachable("Unknown argument type!");
1449       }
1450
1451       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1452       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1453
1454       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1455       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1456       // right size.
1457       if (VA.getLocInfo() == CCValAssign::SExt)
1458         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1459                                DAG.getValueType(VA.getValVT()));
1460       else if (VA.getLocInfo() == CCValAssign::ZExt)
1461         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1462                                DAG.getValueType(VA.getValVT()));
1463
1464       if (VA.getLocInfo() != CCValAssign::Full)
1465         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1466
1467       // Handle MMX values passed in GPRs.
1468       if (Is64Bit && RegVT != VA.getLocVT()) {
1469         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1470           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1471         else if (RC == X86::VR128RegisterClass) {
1472           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1473                                  ArgValue, DAG.getConstant(0, MVT::i64));
1474           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1475         }
1476       }
1477
1478       ArgValues.push_back(ArgValue);
1479     } else {
1480       assert(VA.isMemLoc());
1481       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1482     }
1483   }
1484
1485   // The x86-64 ABI for returning structs by value requires that we copy
1486   // the sret argument into %rax for the return. Save the argument into
1487   // a virtual register so that we can access it from the return points.
1488   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1489     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1490     unsigned Reg = FuncInfo->getSRetReturnReg();
1491     if (!Reg) {
1492       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1493       FuncInfo->setSRetReturnReg(Reg);
1494     }
1495     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1496     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1497   }
1498
1499   unsigned StackSize = CCInfo.getNextStackOffset();
1500   // align stack specially for tail calls
1501   if (PerformTailCallOpt && CC == CallingConv::Fast)
1502     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1503
1504   // If the function takes variable number of arguments, make a frame index for
1505   // the start of the first vararg value... for expansion of llvm.va_start.
1506   if (isVarArg) {
1507     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1508       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1509     }
1510     if (Is64Bit) {
1511       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1512
1513       // FIXME: We should really autogenerate these arrays
1514       static const unsigned GPR64ArgRegsWin64[] = {
1515         X86::RCX, X86::RDX, X86::R8,  X86::R9
1516       };
1517       static const unsigned XMMArgRegsWin64[] = {
1518         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1519       };
1520       static const unsigned GPR64ArgRegs64Bit[] = {
1521         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1522       };
1523       static const unsigned XMMArgRegs64Bit[] = {
1524         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1525         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1526       };
1527       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1528
1529       if (IsWin64) {
1530         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1531         GPR64ArgRegs = GPR64ArgRegsWin64;
1532         XMMArgRegs = XMMArgRegsWin64;
1533       } else {
1534         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1535         GPR64ArgRegs = GPR64ArgRegs64Bit;
1536         XMMArgRegs = XMMArgRegs64Bit;
1537       }
1538       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1539                                                        TotalNumIntRegs);
1540       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1541                                                        TotalNumXMMRegs);
1542
1543       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1544       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1545              "SSE register cannot be used when SSE is disabled!");
1546       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1547              "SSE register cannot be used when SSE is disabled!");
1548       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1549         // Kernel mode asks for SSE to be disabled, so don't push them
1550         // on the stack.
1551         TotalNumXMMRegs = 0;
1552
1553       // For X86-64, if there are vararg parameters that are passed via
1554       // registers, then we must store them to their spots on the stack so they
1555       // may be loaded by deferencing the result of va_next.
1556       VarArgsGPOffset = NumIntRegs * 8;
1557       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1558       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1559                                                  TotalNumXMMRegs * 16, 16);
1560
1561       // Store the integer parameter registers.
1562       SmallVector<SDValue, 8> MemOps;
1563       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1564       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1565                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1566       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1567         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1568                                      X86::GR64RegisterClass);
1569         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1570         SDValue Store =
1571           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1572                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1573         MemOps.push_back(Store);
1574         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1575                           DAG.getIntPtrConstant(8));
1576       }
1577
1578       // Now store the XMM (fp + vector) parameter registers.
1579       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1580                         DAG.getIntPtrConstant(VarArgsFPOffset));
1581       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1582         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1583                                      X86::VR128RegisterClass);
1584         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1585         SDValue Store =
1586           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1587                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1588         MemOps.push_back(Store);
1589         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1590                           DAG.getIntPtrConstant(16));
1591       }
1592       if (!MemOps.empty())
1593           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1594                              &MemOps[0], MemOps.size());
1595     }
1596   }
1597
1598   ArgValues.push_back(Root);
1599
1600   // Some CCs need callee pop.
1601   if (IsCalleePop(isVarArg, CC)) {
1602     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1603     BytesCallerReserves = 0;
1604   } else {
1605     BytesToPopOnReturn  = 0; // Callee pops nothing.
1606     // If this is an sret function, the return should pop the hidden pointer.
1607     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1608       BytesToPopOnReturn = 4;
1609     BytesCallerReserves = StackSize;
1610   }
1611
1612   if (!Is64Bit) {
1613     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1614     if (CC == CallingConv::X86_FastCall)
1615       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1616   }
1617
1618   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1619
1620   // Return the new list of results.
1621   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1622                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1623 }
1624
1625 SDValue
1626 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1627                                     const SDValue &StackPtr,
1628                                     const CCValAssign &VA,
1629                                     SDValue Chain,
1630                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1631   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1632   DebugLoc dl = TheCall->getDebugLoc();
1633   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1634   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1635   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1636   if (Flags.isByVal()) {
1637     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1638   }
1639   return DAG.getStore(Chain, dl, Arg, PtrOff,
1640                       PseudoSourceValue::getStack(), LocMemOffset);
1641 }
1642
1643 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1644 /// optimization is performed and it is required.
1645 SDValue
1646 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1647                                            SDValue &OutRetAddr,
1648                                            SDValue Chain,
1649                                            bool IsTailCall,
1650                                            bool Is64Bit,
1651                                            int FPDiff,
1652                                            DebugLoc dl) {
1653   if (!IsTailCall || FPDiff==0) return Chain;
1654
1655   // Adjust the Return address stack slot.
1656   MVT VT = getPointerTy();
1657   OutRetAddr = getReturnAddressFrameIndex(DAG);
1658
1659   // Load the "old" Return address.
1660   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1661   return SDValue(OutRetAddr.getNode(), 1);
1662 }
1663
1664 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1665 /// optimization is performed and it is required (FPDiff!=0).
1666 static SDValue
1667 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1668                          SDValue Chain, SDValue RetAddrFrIdx,
1669                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1670   // Store the return address to the appropriate stack slot.
1671   if (!FPDiff) return Chain;
1672   // Calculate the new stack slot for the return address.
1673   int SlotSize = Is64Bit ? 8 : 4;
1674   int NewReturnAddrFI =
1675     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1676   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1677   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1678   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1679                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1680   return Chain;
1681 }
1682
1683 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1684   MachineFunction &MF = DAG.getMachineFunction();
1685   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1686   SDValue Chain       = TheCall->getChain();
1687   unsigned CC         = TheCall->getCallingConv();
1688   bool isVarArg       = TheCall->isVarArg();
1689   bool IsTailCall     = TheCall->isTailCall() &&
1690                         CC == CallingConv::Fast && PerformTailCallOpt;
1691   SDValue Callee      = TheCall->getCallee();
1692   bool Is64Bit        = Subtarget->is64Bit();
1693   bool IsStructRet    = CallIsStructReturn(TheCall);
1694   DebugLoc dl         = TheCall->getDebugLoc();
1695
1696   assert(!(isVarArg && CC == CallingConv::Fast) &&
1697          "Var args not supported with calling convention fastcc");
1698
1699   // Analyze operands of the call, assigning locations to each operand.
1700   SmallVector<CCValAssign, 16> ArgLocs;
1701   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1702   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1703
1704   // Get a count of how many bytes are to be pushed on the stack.
1705   unsigned NumBytes = CCInfo.getNextStackOffset();
1706   if (PerformTailCallOpt && CC == CallingConv::Fast)
1707     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1708
1709   int FPDiff = 0;
1710   if (IsTailCall) {
1711     // Lower arguments at fp - stackoffset + fpdiff.
1712     unsigned NumBytesCallerPushed =
1713       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1714     FPDiff = NumBytesCallerPushed - NumBytes;
1715
1716     // Set the delta of movement of the returnaddr stackslot.
1717     // But only set if delta is greater than previous delta.
1718     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1719       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1720   }
1721
1722   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1723
1724   SDValue RetAddrFrIdx;
1725   // Load return adress for tail calls.
1726   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1727                                   FPDiff, dl);
1728
1729   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1730   SmallVector<SDValue, 8> MemOpChains;
1731   SDValue StackPtr;
1732
1733   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1734   // of tail call optimization arguments are handle later.
1735   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1736     CCValAssign &VA = ArgLocs[i];
1737     SDValue Arg = TheCall->getArg(i);
1738     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1739     bool isByVal = Flags.isByVal();
1740
1741     // Promote the value if needed.
1742     switch (VA.getLocInfo()) {
1743     default: llvm_unreachable("Unknown loc info!");
1744     case CCValAssign::Full: break;
1745     case CCValAssign::SExt:
1746       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1747       break;
1748     case CCValAssign::ZExt:
1749       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1750       break;
1751     case CCValAssign::AExt:
1752       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1753       break;
1754     }
1755
1756     if (VA.isRegLoc()) {
1757       if (Is64Bit) {
1758         MVT RegVT = VA.getLocVT();
1759         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1760           switch (VA.getLocReg()) {
1761           default:
1762             break;
1763           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1764           case X86::R8: {
1765             // Special case: passing MMX values in GPR registers.
1766             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1767             break;
1768           }
1769           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1770           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1771             // Special case: passing MMX values in XMM registers.
1772             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1773             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1774             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1775             break;
1776           }
1777           }
1778       }
1779       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1780     } else {
1781       if (!IsTailCall || (IsTailCall && isByVal)) {
1782         assert(VA.isMemLoc());
1783         if (StackPtr.getNode() == 0)
1784           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1785
1786         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1787                                                Chain, Arg, Flags));
1788       }
1789     }
1790   }
1791
1792   if (!MemOpChains.empty())
1793     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1794                         &MemOpChains[0], MemOpChains.size());
1795
1796   // Build a sequence of copy-to-reg nodes chained together with token chain
1797   // and flag operands which copy the outgoing args into registers.
1798   SDValue InFlag;
1799   // Tail call byval lowering might overwrite argument registers so in case of
1800   // tail call optimization the copies to registers are lowered later.
1801   if (!IsTailCall)
1802     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1803       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1804                                RegsToPass[i].second, InFlag);
1805       InFlag = Chain.getValue(1);
1806     }
1807
1808
1809   if (Subtarget->isPICStyleGOT()) {
1810     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1811     // GOT pointer.
1812     if (!IsTailCall) {
1813       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1814                                DAG.getNode(X86ISD::GlobalBaseReg,
1815                                            DebugLoc::getUnknownLoc(),
1816                                            getPointerTy()),
1817                                InFlag);
1818       InFlag = Chain.getValue(1);
1819     } else {
1820       // If we are tail calling and generating PIC/GOT style code load the
1821       // address of the callee into ECX. The value in ecx is used as target of
1822       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1823       // for tail calls on PIC/GOT architectures. Normally we would just put the
1824       // address of GOT into ebx and then call target@PLT. But for tail calls
1825       // ebx would be restored (since ebx is callee saved) before jumping to the
1826       // target@PLT.
1827
1828       // Note: The actual moving to ECX is done further down.
1829       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1830       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1831           !G->getGlobal()->hasProtectedVisibility())
1832         Callee = LowerGlobalAddress(Callee, DAG);
1833       else if (isa<ExternalSymbolSDNode>(Callee))
1834         Callee = LowerExternalSymbol(Callee, DAG);
1835     }
1836   }
1837
1838   if (Is64Bit && isVarArg) {
1839     // From AMD64 ABI document:
1840     // For calls that may call functions that use varargs or stdargs
1841     // (prototype-less calls or calls to functions containing ellipsis (...) in
1842     // the declaration) %al is used as hidden argument to specify the number
1843     // of SSE registers used. The contents of %al do not need to match exactly
1844     // the number of registers, but must be an ubound on the number of SSE
1845     // registers used and is in the range 0 - 8 inclusive.
1846
1847     // FIXME: Verify this on Win64
1848     // Count the number of XMM registers allocated.
1849     static const unsigned XMMArgRegs[] = {
1850       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1851       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1852     };
1853     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1854     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1855            && "SSE registers cannot be used when SSE is disabled");
1856
1857     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1858                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1859     InFlag = Chain.getValue(1);
1860   }
1861
1862
1863   // For tail calls lower the arguments to the 'real' stack slot.
1864   if (IsTailCall) {
1865     SmallVector<SDValue, 8> MemOpChains2;
1866     SDValue FIN;
1867     int FI = 0;
1868     // Do not flag preceeding copytoreg stuff together with the following stuff.
1869     InFlag = SDValue();
1870     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1871       CCValAssign &VA = ArgLocs[i];
1872       if (!VA.isRegLoc()) {
1873         assert(VA.isMemLoc());
1874         SDValue Arg = TheCall->getArg(i);
1875         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1876         // Create frame index.
1877         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1878         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1879         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1880         FIN = DAG.getFrameIndex(FI, getPointerTy());
1881
1882         if (Flags.isByVal()) {
1883           // Copy relative to framepointer.
1884           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1885           if (StackPtr.getNode() == 0)
1886             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1887                                           getPointerTy());
1888           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1889
1890           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1891                                                            Flags, DAG, dl));
1892         } else {
1893           // Store relative to framepointer.
1894           MemOpChains2.push_back(
1895             DAG.getStore(Chain, dl, Arg, FIN,
1896                          PseudoSourceValue::getFixedStack(FI), 0));
1897         }
1898       }
1899     }
1900
1901     if (!MemOpChains2.empty())
1902       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1903                           &MemOpChains2[0], MemOpChains2.size());
1904
1905     // Copy arguments to their registers.
1906     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1907       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1908                                RegsToPass[i].second, InFlag);
1909       InFlag = Chain.getValue(1);
1910     }
1911     InFlag =SDValue();
1912
1913     // Store the return address to the appropriate stack slot.
1914     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1915                                      FPDiff, dl);
1916   }
1917
1918   // If the callee is a GlobalAddress node (quite common, every direct call is)
1919   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1920   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1921     // We should use extra load for direct calls to dllimported functions in
1922     // non-JIT mode.
1923     GlobalValue *GV = G->getGlobal();
1924     if (!GV->hasDLLImportLinkage()) {
1925       unsigned char OpFlags = 0;
1926
1927       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1928       // external symbols most go through the PLT in PIC mode.  If the symbol
1929       // has hidden or protected visibility, or if it is static or local, then
1930       // we don't need to use the PLT - we can directly call it.
1931       if (Subtarget->isTargetELF() &&
1932           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1933           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1934         OpFlags = X86II::MO_PLT;
1935       } else if (Subtarget->isPICStyleStubAny() &&
1936                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1937                Subtarget->getDarwinVers() < 9) {
1938         // PC-relative references to external symbols should go through $stub,
1939         // unless we're building with the leopard linker or later, which
1940         // automatically synthesizes these stubs.
1941         OpFlags = X86II::MO_DARWIN_STUB;
1942       }
1943
1944       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1945                                           G->getOffset(), OpFlags);
1946     }
1947   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1948     unsigned char OpFlags = 0;
1949
1950     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1951     // symbols should go through the PLT.
1952     if (Subtarget->isTargetELF() &&
1953         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1954       OpFlags = X86II::MO_PLT;
1955     } else if (Subtarget->isPICStyleStubAny() &&
1956              Subtarget->getDarwinVers() < 9) {
1957       // PC-relative references to external symbols should go through $stub,
1958       // unless we're building with the leopard linker or later, which
1959       // automatically synthesizes these stubs.
1960       OpFlags = X86II::MO_DARWIN_STUB;
1961     }
1962
1963     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1964                                          OpFlags);
1965   } else if (IsTailCall) {
1966     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1967
1968     Chain = DAG.getCopyToReg(Chain,  dl,
1969                              DAG.getRegister(Opc, getPointerTy()),
1970                              Callee,InFlag);
1971     Callee = DAG.getRegister(Opc, getPointerTy());
1972     // Add register as live out.
1973     MF.getRegInfo().addLiveOut(Opc);
1974   }
1975
1976   // Returns a chain & a flag for retval copy to use.
1977   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1978   SmallVector<SDValue, 8> Ops;
1979
1980   if (IsTailCall) {
1981     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1982                            DAG.getIntPtrConstant(0, true), InFlag);
1983     InFlag = Chain.getValue(1);
1984
1985     // Returns a chain & a flag for retval copy to use.
1986     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1987     Ops.clear();
1988   }
1989
1990   Ops.push_back(Chain);
1991   Ops.push_back(Callee);
1992
1993   if (IsTailCall)
1994     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1995
1996   // Add argument registers to the end of the list so that they are known live
1997   // into the call.
1998   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1999     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2000                                   RegsToPass[i].second.getValueType()));
2001
2002   // Add an implicit use GOT pointer in EBX.
2003   if (!IsTailCall && Subtarget->isPICStyleGOT())
2004     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2005
2006   // Add an implicit use of AL for x86 vararg functions.
2007   if (Is64Bit && isVarArg)
2008     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2009
2010   if (InFlag.getNode())
2011     Ops.push_back(InFlag);
2012
2013   if (IsTailCall) {
2014     assert(InFlag.getNode() &&
2015            "Flag must be set. Depend on flag being set in LowerRET");
2016     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
2017                         TheCall->getVTList(), &Ops[0], Ops.size());
2018
2019     return SDValue(Chain.getNode(), Op.getResNo());
2020   }
2021
2022   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2023   InFlag = Chain.getValue(1);
2024
2025   // Create the CALLSEQ_END node.
2026   unsigned NumBytesForCalleeToPush;
2027   if (IsCalleePop(isVarArg, CC))
2028     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2029   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
2030     // If this is is a call to a struct-return function, the callee
2031     // pops the hidden struct pointer, so we have to push it back.
2032     // This is common for Darwin/X86, Linux & Mingw32 targets.
2033     NumBytesForCalleeToPush = 4;
2034   else
2035     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2036
2037   // Returns a flag for retval copy to use.
2038   Chain = DAG.getCALLSEQ_END(Chain,
2039                              DAG.getIntPtrConstant(NumBytes, true),
2040                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2041                                                    true),
2042                              InFlag);
2043   InFlag = Chain.getValue(1);
2044
2045   // Handle result values, copying them out of physregs into vregs that we
2046   // return.
2047   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2048                  Op.getResNo());
2049 }
2050
2051
2052 //===----------------------------------------------------------------------===//
2053 //                Fast Calling Convention (tail call) implementation
2054 //===----------------------------------------------------------------------===//
2055
2056 //  Like std call, callee cleans arguments, convention except that ECX is
2057 //  reserved for storing the tail called function address. Only 2 registers are
2058 //  free for argument passing (inreg). Tail call optimization is performed
2059 //  provided:
2060 //                * tailcallopt is enabled
2061 //                * caller/callee are fastcc
2062 //  On X86_64 architecture with GOT-style position independent code only local
2063 //  (within module) calls are supported at the moment.
2064 //  To keep the stack aligned according to platform abi the function
2065 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2066 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2067 //  If a tail called function callee has more arguments than the caller the
2068 //  caller needs to make sure that there is room to move the RETADDR to. This is
2069 //  achieved by reserving an area the size of the argument delta right after the
2070 //  original REtADDR, but before the saved framepointer or the spilled registers
2071 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2072 //  stack layout:
2073 //    arg1
2074 //    arg2
2075 //    RETADDR
2076 //    [ new RETADDR
2077 //      move area ]
2078 //    (possible EBP)
2079 //    ESI
2080 //    EDI
2081 //    local1 ..
2082
2083 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2084 /// for a 16 byte align requirement.
2085 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2086                                                         SelectionDAG& DAG) {
2087   MachineFunction &MF = DAG.getMachineFunction();
2088   const TargetMachine &TM = MF.getTarget();
2089   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2090   unsigned StackAlignment = TFI.getStackAlignment();
2091   uint64_t AlignMask = StackAlignment - 1;
2092   int64_t Offset = StackSize;
2093   uint64_t SlotSize = TD->getPointerSize();
2094   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2095     // Number smaller than 12 so just add the difference.
2096     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2097   } else {
2098     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2099     Offset = ((~AlignMask) & Offset) + StackAlignment +
2100       (StackAlignment-SlotSize);
2101   }
2102   return Offset;
2103 }
2104
2105 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2106 /// following the call is a return. A function is eligible if caller/callee
2107 /// calling conventions match, currently only fastcc supports tail calls, and
2108 /// the function CALL is immediatly followed by a RET.
2109 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2110                                                       SDValue Ret,
2111                                                       SelectionDAG& DAG) const {
2112   if (!PerformTailCallOpt)
2113     return false;
2114
2115   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2116     unsigned CallerCC =
2117       DAG.getMachineFunction().getFunction()->getCallingConv();
2118     unsigned CalleeCC = TheCall->getCallingConv();
2119     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC)
2120       return true;
2121   }
2122
2123   return false;
2124 }
2125
2126 FastISel *
2127 X86TargetLowering::createFastISel(MachineFunction &mf,
2128                                   MachineModuleInfo *mmo,
2129                                   DwarfWriter *dw,
2130                                   DenseMap<const Value *, unsigned> &vm,
2131                                   DenseMap<const BasicBlock *,
2132                                            MachineBasicBlock *> &bm,
2133                                   DenseMap<const AllocaInst *, int> &am
2134 #ifndef NDEBUG
2135                                   , SmallSet<Instruction*, 8> &cil
2136 #endif
2137                                   ) {
2138   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2139 #ifndef NDEBUG
2140                              , cil
2141 #endif
2142                              );
2143 }
2144
2145
2146 //===----------------------------------------------------------------------===//
2147 //                           Other Lowering Hooks
2148 //===----------------------------------------------------------------------===//
2149
2150
2151 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2152   MachineFunction &MF = DAG.getMachineFunction();
2153   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2154   int ReturnAddrIndex = FuncInfo->getRAIndex();
2155
2156   if (ReturnAddrIndex == 0) {
2157     // Set up a frame object for the return address.
2158     uint64_t SlotSize = TD->getPointerSize();
2159     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2160     FuncInfo->setRAIndex(ReturnAddrIndex);
2161   }
2162
2163   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2164 }
2165
2166
2167 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2168 /// specific condition code, returning the condition code and the LHS/RHS of the
2169 /// comparison to make.
2170 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2171                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2172   if (!isFP) {
2173     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2174       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2175         // X > -1   -> X == 0, jump !sign.
2176         RHS = DAG.getConstant(0, RHS.getValueType());
2177         return X86::COND_NS;
2178       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2179         // X < 0   -> X == 0, jump on sign.
2180         return X86::COND_S;
2181       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2182         // X < 1   -> X <= 0
2183         RHS = DAG.getConstant(0, RHS.getValueType());
2184         return X86::COND_LE;
2185       }
2186     }
2187
2188     switch (SetCCOpcode) {
2189     default: llvm_unreachable("Invalid integer condition!");
2190     case ISD::SETEQ:  return X86::COND_E;
2191     case ISD::SETGT:  return X86::COND_G;
2192     case ISD::SETGE:  return X86::COND_GE;
2193     case ISD::SETLT:  return X86::COND_L;
2194     case ISD::SETLE:  return X86::COND_LE;
2195     case ISD::SETNE:  return X86::COND_NE;
2196     case ISD::SETULT: return X86::COND_B;
2197     case ISD::SETUGT: return X86::COND_A;
2198     case ISD::SETULE: return X86::COND_BE;
2199     case ISD::SETUGE: return X86::COND_AE;
2200     }
2201   }
2202
2203   // First determine if it is required or is profitable to flip the operands.
2204
2205   // If LHS is a foldable load, but RHS is not, flip the condition.
2206   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2207       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2208     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2209     std::swap(LHS, RHS);
2210   }
2211
2212   switch (SetCCOpcode) {
2213   default: break;
2214   case ISD::SETOLT:
2215   case ISD::SETOLE:
2216   case ISD::SETUGT:
2217   case ISD::SETUGE:
2218     std::swap(LHS, RHS);
2219     break;
2220   }
2221
2222   // On a floating point condition, the flags are set as follows:
2223   // ZF  PF  CF   op
2224   //  0 | 0 | 0 | X > Y
2225   //  0 | 0 | 1 | X < Y
2226   //  1 | 0 | 0 | X == Y
2227   //  1 | 1 | 1 | unordered
2228   switch (SetCCOpcode) {
2229   default: llvm_unreachable("Condcode should be pre-legalized away");
2230   case ISD::SETUEQ:
2231   case ISD::SETEQ:   return X86::COND_E;
2232   case ISD::SETOLT:              // flipped
2233   case ISD::SETOGT:
2234   case ISD::SETGT:   return X86::COND_A;
2235   case ISD::SETOLE:              // flipped
2236   case ISD::SETOGE:
2237   case ISD::SETGE:   return X86::COND_AE;
2238   case ISD::SETUGT:              // flipped
2239   case ISD::SETULT:
2240   case ISD::SETLT:   return X86::COND_B;
2241   case ISD::SETUGE:              // flipped
2242   case ISD::SETULE:
2243   case ISD::SETLE:   return X86::COND_BE;
2244   case ISD::SETONE:
2245   case ISD::SETNE:   return X86::COND_NE;
2246   case ISD::SETUO:   return X86::COND_P;
2247   case ISD::SETO:    return X86::COND_NP;
2248   }
2249 }
2250
2251 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2252 /// code. Current x86 isa includes the following FP cmov instructions:
2253 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2254 static bool hasFPCMov(unsigned X86CC) {
2255   switch (X86CC) {
2256   default:
2257     return false;
2258   case X86::COND_B:
2259   case X86::COND_BE:
2260   case X86::COND_E:
2261   case X86::COND_P:
2262   case X86::COND_A:
2263   case X86::COND_AE:
2264   case X86::COND_NE:
2265   case X86::COND_NP:
2266     return true;
2267   }
2268 }
2269
2270 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2271 /// the specified range (L, H].
2272 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2273   return (Val < 0) || (Val >= Low && Val < Hi);
2274 }
2275
2276 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2277 /// specified value.
2278 static bool isUndefOrEqual(int Val, int CmpVal) {
2279   if (Val < 0 || Val == CmpVal)
2280     return true;
2281   return false;
2282 }
2283
2284 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2285 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2286 /// the second operand.
2287 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2288   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2289     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2290   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2291     return (Mask[0] < 2 && Mask[1] < 2);
2292   return false;
2293 }
2294
2295 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2296   SmallVector<int, 8> M;
2297   N->getMask(M);
2298   return ::isPSHUFDMask(M, N->getValueType(0));
2299 }
2300
2301 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2302 /// is suitable for input to PSHUFHW.
2303 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2304   if (VT != MVT::v8i16)
2305     return false;
2306
2307   // Lower quadword copied in order or undef.
2308   for (int i = 0; i != 4; ++i)
2309     if (Mask[i] >= 0 && Mask[i] != i)
2310       return false;
2311
2312   // Upper quadword shuffled.
2313   for (int i = 4; i != 8; ++i)
2314     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2315       return false;
2316
2317   return true;
2318 }
2319
2320 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2321   SmallVector<int, 8> M;
2322   N->getMask(M);
2323   return ::isPSHUFHWMask(M, N->getValueType(0));
2324 }
2325
2326 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2327 /// is suitable for input to PSHUFLW.
2328 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2329   if (VT != MVT::v8i16)
2330     return false;
2331
2332   // Upper quadword copied in order.
2333   for (int i = 4; i != 8; ++i)
2334     if (Mask[i] >= 0 && Mask[i] != i)
2335       return false;
2336
2337   // Lower quadword shuffled.
2338   for (int i = 0; i != 4; ++i)
2339     if (Mask[i] >= 4)
2340       return false;
2341
2342   return true;
2343 }
2344
2345 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2346   SmallVector<int, 8> M;
2347   N->getMask(M);
2348   return ::isPSHUFLWMask(M, N->getValueType(0));
2349 }
2350
2351 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2352 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2353 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2354   int NumElems = VT.getVectorNumElements();
2355   if (NumElems != 2 && NumElems != 4)
2356     return false;
2357
2358   int Half = NumElems / 2;
2359   for (int i = 0; i < Half; ++i)
2360     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2361       return false;
2362   for (int i = Half; i < NumElems; ++i)
2363     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2364       return false;
2365
2366   return true;
2367 }
2368
2369 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2370   SmallVector<int, 8> M;
2371   N->getMask(M);
2372   return ::isSHUFPMask(M, N->getValueType(0));
2373 }
2374
2375 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2376 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2377 /// half elements to come from vector 1 (which would equal the dest.) and
2378 /// the upper half to come from vector 2.
2379 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2380   int NumElems = VT.getVectorNumElements();
2381
2382   if (NumElems != 2 && NumElems != 4)
2383     return false;
2384
2385   int Half = NumElems / 2;
2386   for (int i = 0; i < Half; ++i)
2387     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2388       return false;
2389   for (int i = Half; i < NumElems; ++i)
2390     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2391       return false;
2392   return true;
2393 }
2394
2395 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2396   SmallVector<int, 8> M;
2397   N->getMask(M);
2398   return isCommutedSHUFPMask(M, N->getValueType(0));
2399 }
2400
2401 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2402 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2403 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2404   if (N->getValueType(0).getVectorNumElements() != 4)
2405     return false;
2406
2407   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2408   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2409          isUndefOrEqual(N->getMaskElt(1), 7) &&
2410          isUndefOrEqual(N->getMaskElt(2), 2) &&
2411          isUndefOrEqual(N->getMaskElt(3), 3);
2412 }
2413
2414 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2415 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2416 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2417   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2418
2419   if (NumElems != 2 && NumElems != 4)
2420     return false;
2421
2422   for (unsigned i = 0; i < NumElems/2; ++i)
2423     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2424       return false;
2425
2426   for (unsigned i = NumElems/2; i < NumElems; ++i)
2427     if (!isUndefOrEqual(N->getMaskElt(i), i))
2428       return false;
2429
2430   return true;
2431 }
2432
2433 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2434 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2435 /// and MOVLHPS.
2436 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2437   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2438
2439   if (NumElems != 2 && NumElems != 4)
2440     return false;
2441
2442   for (unsigned i = 0; i < NumElems/2; ++i)
2443     if (!isUndefOrEqual(N->getMaskElt(i), i))
2444       return false;
2445
2446   for (unsigned i = 0; i < NumElems/2; ++i)
2447     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2448       return false;
2449
2450   return true;
2451 }
2452
2453 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2454 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2455 /// <2, 3, 2, 3>
2456 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2457   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2458
2459   if (NumElems != 4)
2460     return false;
2461
2462   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2463          isUndefOrEqual(N->getMaskElt(1), 3) &&
2464          isUndefOrEqual(N->getMaskElt(2), 2) &&
2465          isUndefOrEqual(N->getMaskElt(3), 3);
2466 }
2467
2468 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2469 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2470 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2471                          bool V2IsSplat = false) {
2472   int NumElts = VT.getVectorNumElements();
2473   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2474     return false;
2475
2476   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2477     int BitI  = Mask[i];
2478     int BitI1 = Mask[i+1];
2479     if (!isUndefOrEqual(BitI, j))
2480       return false;
2481     if (V2IsSplat) {
2482       if (!isUndefOrEqual(BitI1, NumElts))
2483         return false;
2484     } else {
2485       if (!isUndefOrEqual(BitI1, j + NumElts))
2486         return false;
2487     }
2488   }
2489   return true;
2490 }
2491
2492 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2493   SmallVector<int, 8> M;
2494   N->getMask(M);
2495   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2496 }
2497
2498 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2499 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2500 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2501                          bool V2IsSplat = false) {
2502   int NumElts = VT.getVectorNumElements();
2503   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2504     return false;
2505
2506   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2507     int BitI  = Mask[i];
2508     int BitI1 = Mask[i+1];
2509     if (!isUndefOrEqual(BitI, j + NumElts/2))
2510       return false;
2511     if (V2IsSplat) {
2512       if (isUndefOrEqual(BitI1, NumElts))
2513         return false;
2514     } else {
2515       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2516         return false;
2517     }
2518   }
2519   return true;
2520 }
2521
2522 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2523   SmallVector<int, 8> M;
2524   N->getMask(M);
2525   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2526 }
2527
2528 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2529 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2530 /// <0, 0, 1, 1>
2531 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2532   int NumElems = VT.getVectorNumElements();
2533   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2534     return false;
2535
2536   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2537     int BitI  = Mask[i];
2538     int BitI1 = Mask[i+1];
2539     if (!isUndefOrEqual(BitI, j))
2540       return false;
2541     if (!isUndefOrEqual(BitI1, j))
2542       return false;
2543   }
2544   return true;
2545 }
2546
2547 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2548   SmallVector<int, 8> M;
2549   N->getMask(M);
2550   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2551 }
2552
2553 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2554 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2555 /// <2, 2, 3, 3>
2556 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2557   int NumElems = VT.getVectorNumElements();
2558   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2559     return false;
2560
2561   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2562     int BitI  = Mask[i];
2563     int BitI1 = Mask[i+1];
2564     if (!isUndefOrEqual(BitI, j))
2565       return false;
2566     if (!isUndefOrEqual(BitI1, j))
2567       return false;
2568   }
2569   return true;
2570 }
2571
2572 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2573   SmallVector<int, 8> M;
2574   N->getMask(M);
2575   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2576 }
2577
2578 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2579 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2580 /// MOVSD, and MOVD, i.e. setting the lowest element.
2581 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2582   if (VT.getVectorElementType().getSizeInBits() < 32)
2583     return false;
2584
2585   int NumElts = VT.getVectorNumElements();
2586
2587   if (!isUndefOrEqual(Mask[0], NumElts))
2588     return false;
2589
2590   for (int i = 1; i < NumElts; ++i)
2591     if (!isUndefOrEqual(Mask[i], i))
2592       return false;
2593
2594   return true;
2595 }
2596
2597 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2598   SmallVector<int, 8> M;
2599   N->getMask(M);
2600   return ::isMOVLMask(M, N->getValueType(0));
2601 }
2602
2603 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2604 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2605 /// element of vector 2 and the other elements to come from vector 1 in order.
2606 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2607                                bool V2IsSplat = false, bool V2IsUndef = false) {
2608   int NumOps = VT.getVectorNumElements();
2609   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2610     return false;
2611
2612   if (!isUndefOrEqual(Mask[0], 0))
2613     return false;
2614
2615   for (int i = 1; i < NumOps; ++i)
2616     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2617           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2618           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2619       return false;
2620
2621   return true;
2622 }
2623
2624 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2625                            bool V2IsUndef = false) {
2626   SmallVector<int, 8> M;
2627   N->getMask(M);
2628   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2629 }
2630
2631 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2632 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2633 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2634   if (N->getValueType(0).getVectorNumElements() != 4)
2635     return false;
2636
2637   // Expect 1, 1, 3, 3
2638   for (unsigned i = 0; i < 2; ++i) {
2639     int Elt = N->getMaskElt(i);
2640     if (Elt >= 0 && Elt != 1)
2641       return false;
2642   }
2643
2644   bool HasHi = false;
2645   for (unsigned i = 2; i < 4; ++i) {
2646     int Elt = N->getMaskElt(i);
2647     if (Elt >= 0 && Elt != 3)
2648       return false;
2649     if (Elt == 3)
2650       HasHi = true;
2651   }
2652   // Don't use movshdup if it can be done with a shufps.
2653   // FIXME: verify that matching u, u, 3, 3 is what we want.
2654   return HasHi;
2655 }
2656
2657 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2658 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2659 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2660   if (N->getValueType(0).getVectorNumElements() != 4)
2661     return false;
2662
2663   // Expect 0, 0, 2, 2
2664   for (unsigned i = 0; i < 2; ++i)
2665     if (N->getMaskElt(i) > 0)
2666       return false;
2667
2668   bool HasHi = false;
2669   for (unsigned i = 2; i < 4; ++i) {
2670     int Elt = N->getMaskElt(i);
2671     if (Elt >= 0 && Elt != 2)
2672       return false;
2673     if (Elt == 2)
2674       HasHi = true;
2675   }
2676   // Don't use movsldup if it can be done with a shufps.
2677   return HasHi;
2678 }
2679
2680 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2681 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2682 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2683   int e = N->getValueType(0).getVectorNumElements() / 2;
2684
2685   for (int i = 0; i < e; ++i)
2686     if (!isUndefOrEqual(N->getMaskElt(i), i))
2687       return false;
2688   for (int i = 0; i < e; ++i)
2689     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2690       return false;
2691   return true;
2692 }
2693
2694 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2695 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2696 /// instructions.
2697 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2698   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2699   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2700
2701   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2702   unsigned Mask = 0;
2703   for (int i = 0; i < NumOperands; ++i) {
2704     int Val = SVOp->getMaskElt(NumOperands-i-1);
2705     if (Val < 0) Val = 0;
2706     if (Val >= NumOperands) Val -= NumOperands;
2707     Mask |= Val;
2708     if (i != NumOperands - 1)
2709       Mask <<= Shift;
2710   }
2711   return Mask;
2712 }
2713
2714 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2715 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2716 /// instructions.
2717 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2718   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2719   unsigned Mask = 0;
2720   // 8 nodes, but we only care about the last 4.
2721   for (unsigned i = 7; i >= 4; --i) {
2722     int Val = SVOp->getMaskElt(i);
2723     if (Val >= 0)
2724       Mask |= (Val - 4);
2725     if (i != 4)
2726       Mask <<= 2;
2727   }
2728   return Mask;
2729 }
2730
2731 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2732 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2733 /// instructions.
2734 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2735   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2736   unsigned Mask = 0;
2737   // 8 nodes, but we only care about the first 4.
2738   for (int i = 3; i >= 0; --i) {
2739     int Val = SVOp->getMaskElt(i);
2740     if (Val >= 0)
2741       Mask |= Val;
2742     if (i != 0)
2743       Mask <<= 2;
2744   }
2745   return Mask;
2746 }
2747
2748 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2749 /// constant +0.0.
2750 bool X86::isZeroNode(SDValue Elt) {
2751   return ((isa<ConstantSDNode>(Elt) &&
2752            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2753           (isa<ConstantFPSDNode>(Elt) &&
2754            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2755 }
2756
2757 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2758 /// their permute mask.
2759 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2760                                     SelectionDAG &DAG) {
2761   MVT VT = SVOp->getValueType(0);
2762   unsigned NumElems = VT.getVectorNumElements();
2763   SmallVector<int, 8> MaskVec;
2764
2765   for (unsigned i = 0; i != NumElems; ++i) {
2766     int idx = SVOp->getMaskElt(i);
2767     if (idx < 0)
2768       MaskVec.push_back(idx);
2769     else if (idx < (int)NumElems)
2770       MaskVec.push_back(idx + NumElems);
2771     else
2772       MaskVec.push_back(idx - NumElems);
2773   }
2774   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2775                               SVOp->getOperand(0), &MaskVec[0]);
2776 }
2777
2778 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2779 /// the two vector operands have swapped position.
2780 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2781   unsigned NumElems = VT.getVectorNumElements();
2782   for (unsigned i = 0; i != NumElems; ++i) {
2783     int idx = Mask[i];
2784     if (idx < 0)
2785       continue;
2786     else if (idx < (int)NumElems)
2787       Mask[i] = idx + NumElems;
2788     else
2789       Mask[i] = idx - NumElems;
2790   }
2791 }
2792
2793 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2794 /// match movhlps. The lower half elements should come from upper half of
2795 /// V1 (and in order), and the upper half elements should come from the upper
2796 /// half of V2 (and in order).
2797 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2798   if (Op->getValueType(0).getVectorNumElements() != 4)
2799     return false;
2800   for (unsigned i = 0, e = 2; i != e; ++i)
2801     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2802       return false;
2803   for (unsigned i = 2; i != 4; ++i)
2804     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2805       return false;
2806   return true;
2807 }
2808
2809 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2810 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2811 /// required.
2812 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2813   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2814     return false;
2815   N = N->getOperand(0).getNode();
2816   if (!ISD::isNON_EXTLoad(N))
2817     return false;
2818   if (LD)
2819     *LD = cast<LoadSDNode>(N);
2820   return true;
2821 }
2822
2823 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2824 /// match movlp{s|d}. The lower half elements should come from lower half of
2825 /// V1 (and in order), and the upper half elements should come from the upper
2826 /// half of V2 (and in order). And since V1 will become the source of the
2827 /// MOVLP, it must be either a vector load or a scalar load to vector.
2828 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2829                                ShuffleVectorSDNode *Op) {
2830   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2831     return false;
2832   // Is V2 is a vector load, don't do this transformation. We will try to use
2833   // load folding shufps op.
2834   if (ISD::isNON_EXTLoad(V2))
2835     return false;
2836
2837   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2838
2839   if (NumElems != 2 && NumElems != 4)
2840     return false;
2841   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2842     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2843       return false;
2844   for (unsigned i = NumElems/2; i != NumElems; ++i)
2845     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2846       return false;
2847   return true;
2848 }
2849
2850 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2851 /// all the same.
2852 static bool isSplatVector(SDNode *N) {
2853   if (N->getOpcode() != ISD::BUILD_VECTOR)
2854     return false;
2855
2856   SDValue SplatValue = N->getOperand(0);
2857   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2858     if (N->getOperand(i) != SplatValue)
2859       return false;
2860   return true;
2861 }
2862
2863 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2864 /// to an zero vector.
2865 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2866 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2867   SDValue V1 = N->getOperand(0);
2868   SDValue V2 = N->getOperand(1);
2869   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2870   for (unsigned i = 0; i != NumElems; ++i) {
2871     int Idx = N->getMaskElt(i);
2872     if (Idx >= (int)NumElems) {
2873       unsigned Opc = V2.getOpcode();
2874       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2875         continue;
2876       if (Opc != ISD::BUILD_VECTOR ||
2877           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
2878         return false;
2879     } else if (Idx >= 0) {
2880       unsigned Opc = V1.getOpcode();
2881       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2882         continue;
2883       if (Opc != ISD::BUILD_VECTOR ||
2884           !X86::isZeroNode(V1.getOperand(Idx)))
2885         return false;
2886     }
2887   }
2888   return true;
2889 }
2890
2891 /// getZeroVector - Returns a vector of specified type with all zero elements.
2892 ///
2893 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2894                              DebugLoc dl) {
2895   assert(VT.isVector() && "Expected a vector type");
2896
2897   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2898   // type.  This ensures they get CSE'd.
2899   SDValue Vec;
2900   if (VT.getSizeInBits() == 64) { // MMX
2901     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2902     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2903   } else if (HasSSE2) {  // SSE2
2904     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2905     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2906   } else { // SSE1
2907     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2908     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2909   }
2910   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2911 }
2912
2913 /// getOnesVector - Returns a vector of specified type with all bits set.
2914 ///
2915 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2916   assert(VT.isVector() && "Expected a vector type");
2917
2918   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2919   // type.  This ensures they get CSE'd.
2920   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2921   SDValue Vec;
2922   if (VT.getSizeInBits() == 64)  // MMX
2923     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2924   else                                              // SSE
2925     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2926   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2927 }
2928
2929
2930 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2931 /// that point to V2 points to its first element.
2932 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2933   MVT VT = SVOp->getValueType(0);
2934   unsigned NumElems = VT.getVectorNumElements();
2935
2936   bool Changed = false;
2937   SmallVector<int, 8> MaskVec;
2938   SVOp->getMask(MaskVec);
2939
2940   for (unsigned i = 0; i != NumElems; ++i) {
2941     if (MaskVec[i] > (int)NumElems) {
2942       MaskVec[i] = NumElems;
2943       Changed = true;
2944     }
2945   }
2946   if (Changed)
2947     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2948                                 SVOp->getOperand(1), &MaskVec[0]);
2949   return SDValue(SVOp, 0);
2950 }
2951
2952 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2953 /// operation of specified width.
2954 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2955                        SDValue V2) {
2956   unsigned NumElems = VT.getVectorNumElements();
2957   SmallVector<int, 8> Mask;
2958   Mask.push_back(NumElems);
2959   for (unsigned i = 1; i != NumElems; ++i)
2960     Mask.push_back(i);
2961   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2962 }
2963
2964 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2965 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2966                           SDValue V2) {
2967   unsigned NumElems = VT.getVectorNumElements();
2968   SmallVector<int, 8> Mask;
2969   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2970     Mask.push_back(i);
2971     Mask.push_back(i + NumElems);
2972   }
2973   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2974 }
2975
2976 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2977 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2978                           SDValue V2) {
2979   unsigned NumElems = VT.getVectorNumElements();
2980   unsigned Half = NumElems/2;
2981   SmallVector<int, 8> Mask;
2982   for (unsigned i = 0; i != Half; ++i) {
2983     Mask.push_back(i + Half);
2984     Mask.push_back(i + NumElems + Half);
2985   }
2986   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2987 }
2988
2989 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2990 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2991                             bool HasSSE2) {
2992   if (SV->getValueType(0).getVectorNumElements() <= 4)
2993     return SDValue(SV, 0);
2994
2995   MVT PVT = MVT::v4f32;
2996   MVT VT = SV->getValueType(0);
2997   DebugLoc dl = SV->getDebugLoc();
2998   SDValue V1 = SV->getOperand(0);
2999   int NumElems = VT.getVectorNumElements();
3000   int EltNo = SV->getSplatIndex();
3001
3002   // unpack elements to the correct location
3003   while (NumElems > 4) {
3004     if (EltNo < NumElems/2) {
3005       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3006     } else {
3007       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3008       EltNo -= NumElems/2;
3009     }
3010     NumElems >>= 1;
3011   }
3012
3013   // Perform the splat.
3014   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3015   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3016   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3017   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3018 }
3019
3020 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3021 /// vector of zero or undef vector.  This produces a shuffle where the low
3022 /// element of V2 is swizzled into the zero/undef vector, landing at element
3023 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3024 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3025                                              bool isZero, bool HasSSE2,
3026                                              SelectionDAG &DAG) {
3027   MVT VT = V2.getValueType();
3028   SDValue V1 = isZero
3029     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3030   unsigned NumElems = VT.getVectorNumElements();
3031   SmallVector<int, 16> MaskVec;
3032   for (unsigned i = 0; i != NumElems; ++i)
3033     // If this is the insertion idx, put the low elt of V2 here.
3034     MaskVec.push_back(i == Idx ? NumElems : i);
3035   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3036 }
3037
3038 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3039 /// a shuffle that is zero.
3040 static
3041 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3042                                   bool Low, SelectionDAG &DAG) {
3043   unsigned NumZeros = 0;
3044   for (int i = 0; i < NumElems; ++i) {
3045     unsigned Index = Low ? i : NumElems-i-1;
3046     int Idx = SVOp->getMaskElt(Index);
3047     if (Idx < 0) {
3048       ++NumZeros;
3049       continue;
3050     }
3051     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3052     if (Elt.getNode() && X86::isZeroNode(Elt))
3053       ++NumZeros;
3054     else
3055       break;
3056   }
3057   return NumZeros;
3058 }
3059
3060 /// isVectorShift - Returns true if the shuffle can be implemented as a
3061 /// logical left or right shift of a vector.
3062 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3063 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3064                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3065   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3066
3067   isLeft = true;
3068   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3069   if (!NumZeros) {
3070     isLeft = false;
3071     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3072     if (!NumZeros)
3073       return false;
3074   }
3075   bool SeenV1 = false;
3076   bool SeenV2 = false;
3077   for (int i = NumZeros; i < NumElems; ++i) {
3078     int Val = isLeft ? (i - NumZeros) : i;
3079     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3080     if (Idx < 0)
3081       continue;
3082     if (Idx < NumElems)
3083       SeenV1 = true;
3084     else {
3085       Idx -= NumElems;
3086       SeenV2 = true;
3087     }
3088     if (Idx != Val)
3089       return false;
3090   }
3091   if (SeenV1 && SeenV2)
3092     return false;
3093
3094   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3095   ShAmt = NumZeros;
3096   return true;
3097 }
3098
3099
3100 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3101 ///
3102 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3103                                        unsigned NumNonZero, unsigned NumZero,
3104                                        SelectionDAG &DAG, TargetLowering &TLI) {
3105   if (NumNonZero > 8)
3106     return SDValue();
3107
3108   DebugLoc dl = Op.getDebugLoc();
3109   SDValue V(0, 0);
3110   bool First = true;
3111   for (unsigned i = 0; i < 16; ++i) {
3112     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3113     if (ThisIsNonZero && First) {
3114       if (NumZero)
3115         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3116       else
3117         V = DAG.getUNDEF(MVT::v8i16);
3118       First = false;
3119     }
3120
3121     if ((i & 1) != 0) {
3122       SDValue ThisElt(0, 0), LastElt(0, 0);
3123       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3124       if (LastIsNonZero) {
3125         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3126                               MVT::i16, Op.getOperand(i-1));
3127       }
3128       if (ThisIsNonZero) {
3129         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3130         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3131                               ThisElt, DAG.getConstant(8, MVT::i8));
3132         if (LastIsNonZero)
3133           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3134       } else
3135         ThisElt = LastElt;
3136
3137       if (ThisElt.getNode())
3138         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3139                         DAG.getIntPtrConstant(i/2));
3140     }
3141   }
3142
3143   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3144 }
3145
3146 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3147 ///
3148 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3149                                        unsigned NumNonZero, unsigned NumZero,
3150                                        SelectionDAG &DAG, TargetLowering &TLI) {
3151   if (NumNonZero > 4)
3152     return SDValue();
3153
3154   DebugLoc dl = Op.getDebugLoc();
3155   SDValue V(0, 0);
3156   bool First = true;
3157   for (unsigned i = 0; i < 8; ++i) {
3158     bool isNonZero = (NonZeros & (1 << i)) != 0;
3159     if (isNonZero) {
3160       if (First) {
3161         if (NumZero)
3162           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3163         else
3164           V = DAG.getUNDEF(MVT::v8i16);
3165         First = false;
3166       }
3167       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3168                       MVT::v8i16, V, Op.getOperand(i),
3169                       DAG.getIntPtrConstant(i));
3170     }
3171   }
3172
3173   return V;
3174 }
3175
3176 /// getVShift - Return a vector logical shift node.
3177 ///
3178 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3179                          unsigned NumBits, SelectionDAG &DAG,
3180                          const TargetLowering &TLI, DebugLoc dl) {
3181   bool isMMX = VT.getSizeInBits() == 64;
3182   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3183   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3184   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3185   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3186                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3187                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3188 }
3189
3190 SDValue
3191 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3192   DebugLoc dl = Op.getDebugLoc();
3193   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3194   if (ISD::isBuildVectorAllZeros(Op.getNode())
3195       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3196     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3197     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3198     // eliminated on x86-32 hosts.
3199     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3200       return Op;
3201
3202     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3203       return getOnesVector(Op.getValueType(), DAG, dl);
3204     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3205   }
3206
3207   MVT VT = Op.getValueType();
3208   MVT EVT = VT.getVectorElementType();
3209   unsigned EVTBits = EVT.getSizeInBits();
3210
3211   unsigned NumElems = Op.getNumOperands();
3212   unsigned NumZero  = 0;
3213   unsigned NumNonZero = 0;
3214   unsigned NonZeros = 0;
3215   bool IsAllConstants = true;
3216   SmallSet<SDValue, 8> Values;
3217   for (unsigned i = 0; i < NumElems; ++i) {
3218     SDValue Elt = Op.getOperand(i);
3219     if (Elt.getOpcode() == ISD::UNDEF)
3220       continue;
3221     Values.insert(Elt);
3222     if (Elt.getOpcode() != ISD::Constant &&
3223         Elt.getOpcode() != ISD::ConstantFP)
3224       IsAllConstants = false;
3225     if (X86::isZeroNode(Elt))
3226       NumZero++;
3227     else {
3228       NonZeros |= (1 << i);
3229       NumNonZero++;
3230     }
3231   }
3232
3233   if (NumNonZero == 0) {
3234     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3235     return DAG.getUNDEF(VT);
3236   }
3237
3238   // Special case for single non-zero, non-undef, element.
3239   if (NumNonZero == 1) {
3240     unsigned Idx = CountTrailingZeros_32(NonZeros);
3241     SDValue Item = Op.getOperand(Idx);
3242
3243     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3244     // the value are obviously zero, truncate the value to i32 and do the
3245     // insertion that way.  Only do this if the value is non-constant or if the
3246     // value is a constant being inserted into element 0.  It is cheaper to do
3247     // a constant pool load than it is to do a movd + shuffle.
3248     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3249         (!IsAllConstants || Idx == 0)) {
3250       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3251         // Handle MMX and SSE both.
3252         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3253         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3254
3255         // Truncate the value (which may itself be a constant) to i32, and
3256         // convert it to a vector with movd (S2V+shuffle to zero extend).
3257         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3258         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3259         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3260                                            Subtarget->hasSSE2(), DAG);
3261
3262         // Now we have our 32-bit value zero extended in the low element of
3263         // a vector.  If Idx != 0, swizzle it into place.
3264         if (Idx != 0) {
3265           SmallVector<int, 4> Mask;
3266           Mask.push_back(Idx);
3267           for (unsigned i = 1; i != VecElts; ++i)
3268             Mask.push_back(i);
3269           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3270                                       DAG.getUNDEF(Item.getValueType()),
3271                                       &Mask[0]);
3272         }
3273         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3274       }
3275     }
3276
3277     // If we have a constant or non-constant insertion into the low element of
3278     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3279     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3280     // depending on what the source datatype is.
3281     if (Idx == 0) {
3282       if (NumZero == 0) {
3283         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3284       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3285           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3286         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3287         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3288         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3289                                            DAG);
3290       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3291         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3292         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3293         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3294         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3295                                            Subtarget->hasSSE2(), DAG);
3296         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3297       }
3298     }
3299
3300     // Is it a vector logical left shift?
3301     if (NumElems == 2 && Idx == 1 &&
3302         X86::isZeroNode(Op.getOperand(0)) &&
3303         !X86::isZeroNode(Op.getOperand(1))) {
3304       unsigned NumBits = VT.getSizeInBits();
3305       return getVShift(true, VT,
3306                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3307                                    VT, Op.getOperand(1)),
3308                        NumBits/2, DAG, *this, dl);
3309     }
3310
3311     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3312       return SDValue();
3313
3314     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3315     // is a non-constant being inserted into an element other than the low one,
3316     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3317     // movd/movss) to move this into the low element, then shuffle it into
3318     // place.
3319     if (EVTBits == 32) {
3320       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3321
3322       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3323       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3324                                          Subtarget->hasSSE2(), DAG);
3325       SmallVector<int, 8> MaskVec;
3326       for (unsigned i = 0; i < NumElems; i++)
3327         MaskVec.push_back(i == Idx ? 0 : 1);
3328       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3329     }
3330   }
3331
3332   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3333   if (Values.size() == 1)
3334     return SDValue();
3335
3336   // A vector full of immediates; various special cases are already
3337   // handled, so this is best done with a single constant-pool load.
3338   if (IsAllConstants)
3339     return SDValue();
3340
3341   // Let legalizer expand 2-wide build_vectors.
3342   if (EVTBits == 64) {
3343     if (NumNonZero == 1) {
3344       // One half is zero or undef.
3345       unsigned Idx = CountTrailingZeros_32(NonZeros);
3346       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3347                                  Op.getOperand(Idx));
3348       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3349                                          Subtarget->hasSSE2(), DAG);
3350     }
3351     return SDValue();
3352   }
3353
3354   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3355   if (EVTBits == 8 && NumElems == 16) {
3356     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3357                                         *this);
3358     if (V.getNode()) return V;
3359   }
3360
3361   if (EVTBits == 16 && NumElems == 8) {
3362     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3363                                         *this);
3364     if (V.getNode()) return V;
3365   }
3366
3367   // If element VT is == 32 bits, turn it into a number of shuffles.
3368   SmallVector<SDValue, 8> V;
3369   V.resize(NumElems);
3370   if (NumElems == 4 && NumZero > 0) {
3371     for (unsigned i = 0; i < 4; ++i) {
3372       bool isZero = !(NonZeros & (1 << i));
3373       if (isZero)
3374         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3375       else
3376         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3377     }
3378
3379     for (unsigned i = 0; i < 2; ++i) {
3380       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3381         default: break;
3382         case 0:
3383           V[i] = V[i*2];  // Must be a zero vector.
3384           break;
3385         case 1:
3386           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3387           break;
3388         case 2:
3389           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3390           break;
3391         case 3:
3392           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3393           break;
3394       }
3395     }
3396
3397     SmallVector<int, 8> MaskVec;
3398     bool Reverse = (NonZeros & 0x3) == 2;
3399     for (unsigned i = 0; i < 2; ++i)
3400       MaskVec.push_back(Reverse ? 1-i : i);
3401     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3402     for (unsigned i = 0; i < 2; ++i)
3403       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3404     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3405   }
3406
3407   if (Values.size() > 2) {
3408     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3409     // values to be inserted is equal to the number of elements, in which case
3410     // use the unpack code below in the hopes of matching the consecutive elts
3411     // load merge pattern for shuffles.
3412     // FIXME: We could probably just check that here directly.
3413     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3414         getSubtarget()->hasSSE41()) {
3415       V[0] = DAG.getUNDEF(VT);
3416       for (unsigned i = 0; i < NumElems; ++i)
3417         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3418           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3419                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3420       return V[0];
3421     }
3422     // Expand into a number of unpckl*.
3423     // e.g. for v4f32
3424     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3425     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3426     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3427     for (unsigned i = 0; i < NumElems; ++i)
3428       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3429     NumElems >>= 1;
3430     while (NumElems != 0) {
3431       for (unsigned i = 0; i < NumElems; ++i)
3432         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3433       NumElems >>= 1;
3434     }
3435     return V[0];
3436   }
3437
3438   return SDValue();
3439 }
3440
3441 // v8i16 shuffles - Prefer shuffles in the following order:
3442 // 1. [all]   pshuflw, pshufhw, optional move
3443 // 2. [ssse3] 1 x pshufb
3444 // 3. [ssse3] 2 x pshufb + 1 x por
3445 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3446 static
3447 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3448                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3449   SDValue V1 = SVOp->getOperand(0);
3450   SDValue V2 = SVOp->getOperand(1);
3451   DebugLoc dl = SVOp->getDebugLoc();
3452   SmallVector<int, 8> MaskVals;
3453
3454   // Determine if more than 1 of the words in each of the low and high quadwords
3455   // of the result come from the same quadword of one of the two inputs.  Undef
3456   // mask values count as coming from any quadword, for better codegen.
3457   SmallVector<unsigned, 4> LoQuad(4);
3458   SmallVector<unsigned, 4> HiQuad(4);
3459   BitVector InputQuads(4);
3460   for (unsigned i = 0; i < 8; ++i) {
3461     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3462     int EltIdx = SVOp->getMaskElt(i);
3463     MaskVals.push_back(EltIdx);
3464     if (EltIdx < 0) {
3465       ++Quad[0];
3466       ++Quad[1];
3467       ++Quad[2];
3468       ++Quad[3];
3469       continue;
3470     }
3471     ++Quad[EltIdx / 4];
3472     InputQuads.set(EltIdx / 4);
3473   }
3474
3475   int BestLoQuad = -1;
3476   unsigned MaxQuad = 1;
3477   for (unsigned i = 0; i < 4; ++i) {
3478     if (LoQuad[i] > MaxQuad) {
3479       BestLoQuad = i;
3480       MaxQuad = LoQuad[i];
3481     }
3482   }
3483
3484   int BestHiQuad = -1;
3485   MaxQuad = 1;
3486   for (unsigned i = 0; i < 4; ++i) {
3487     if (HiQuad[i] > MaxQuad) {
3488       BestHiQuad = i;
3489       MaxQuad = HiQuad[i];
3490     }
3491   }
3492
3493   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3494   // of the two input vectors, shuffle them into one input vector so only a
3495   // single pshufb instruction is necessary. If There are more than 2 input
3496   // quads, disable the next transformation since it does not help SSSE3.
3497   bool V1Used = InputQuads[0] || InputQuads[1];
3498   bool V2Used = InputQuads[2] || InputQuads[3];
3499   if (TLI.getSubtarget()->hasSSSE3()) {
3500     if (InputQuads.count() == 2 && V1Used && V2Used) {
3501       BestLoQuad = InputQuads.find_first();
3502       BestHiQuad = InputQuads.find_next(BestLoQuad);
3503     }
3504     if (InputQuads.count() > 2) {
3505       BestLoQuad = -1;
3506       BestHiQuad = -1;
3507     }
3508   }
3509
3510   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3511   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3512   // words from all 4 input quadwords.
3513   SDValue NewV;
3514   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3515     SmallVector<int, 8> MaskV;
3516     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3517     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3518     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3519                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3520                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3521     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3522
3523     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3524     // source words for the shuffle, to aid later transformations.
3525     bool AllWordsInNewV = true;
3526     bool InOrder[2] = { true, true };
3527     for (unsigned i = 0; i != 8; ++i) {
3528       int idx = MaskVals[i];
3529       if (idx != (int)i)
3530         InOrder[i/4] = false;
3531       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3532         continue;
3533       AllWordsInNewV = false;
3534       break;
3535     }
3536
3537     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3538     if (AllWordsInNewV) {
3539       for (int i = 0; i != 8; ++i) {
3540         int idx = MaskVals[i];
3541         if (idx < 0)
3542           continue;
3543         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3544         if ((idx != i) && idx < 4)
3545           pshufhw = false;
3546         if ((idx != i) && idx > 3)
3547           pshuflw = false;
3548       }
3549       V1 = NewV;
3550       V2Used = false;
3551       BestLoQuad = 0;
3552       BestHiQuad = 1;
3553     }
3554
3555     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3556     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3557     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3558       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3559                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3560     }
3561   }
3562
3563   // If we have SSSE3, and all words of the result are from 1 input vector,
3564   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3565   // is present, fall back to case 4.
3566   if (TLI.getSubtarget()->hasSSSE3()) {
3567     SmallVector<SDValue,16> pshufbMask;
3568
3569     // If we have elements from both input vectors, set the high bit of the
3570     // shuffle mask element to zero out elements that come from V2 in the V1
3571     // mask, and elements that come from V1 in the V2 mask, so that the two
3572     // results can be OR'd together.
3573     bool TwoInputs = V1Used && V2Used;
3574     for (unsigned i = 0; i != 8; ++i) {
3575       int EltIdx = MaskVals[i] * 2;
3576       if (TwoInputs && (EltIdx >= 16)) {
3577         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3578         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3579         continue;
3580       }
3581       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3582       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3583     }
3584     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3585     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3586                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3587                                  MVT::v16i8, &pshufbMask[0], 16));
3588     if (!TwoInputs)
3589       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3590
3591     // Calculate the shuffle mask for the second input, shuffle it, and
3592     // OR it with the first shuffled input.
3593     pshufbMask.clear();
3594     for (unsigned i = 0; i != 8; ++i) {
3595       int EltIdx = MaskVals[i] * 2;
3596       if (EltIdx < 16) {
3597         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3598         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3599         continue;
3600       }
3601       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3602       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3603     }
3604     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3605     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3606                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3607                                  MVT::v16i8, &pshufbMask[0], 16));
3608     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3609     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3610   }
3611
3612   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3613   // and update MaskVals with new element order.
3614   BitVector InOrder(8);
3615   if (BestLoQuad >= 0) {
3616     SmallVector<int, 8> MaskV;
3617     for (int i = 0; i != 4; ++i) {
3618       int idx = MaskVals[i];
3619       if (idx < 0) {
3620         MaskV.push_back(-1);
3621         InOrder.set(i);
3622       } else if ((idx / 4) == BestLoQuad) {
3623         MaskV.push_back(idx & 3);
3624         InOrder.set(i);
3625       } else {
3626         MaskV.push_back(-1);
3627       }
3628     }
3629     for (unsigned i = 4; i != 8; ++i)
3630       MaskV.push_back(i);
3631     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3632                                 &MaskV[0]);
3633   }
3634
3635   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3636   // and update MaskVals with the new element order.
3637   if (BestHiQuad >= 0) {
3638     SmallVector<int, 8> MaskV;
3639     for (unsigned i = 0; i != 4; ++i)
3640       MaskV.push_back(i);
3641     for (unsigned i = 4; i != 8; ++i) {
3642       int idx = MaskVals[i];
3643       if (idx < 0) {
3644         MaskV.push_back(-1);
3645         InOrder.set(i);
3646       } else if ((idx / 4) == BestHiQuad) {
3647         MaskV.push_back((idx & 3) + 4);
3648         InOrder.set(i);
3649       } else {
3650         MaskV.push_back(-1);
3651       }
3652     }
3653     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3654                                 &MaskV[0]);
3655   }
3656
3657   // In case BestHi & BestLo were both -1, which means each quadword has a word
3658   // from each of the four input quadwords, calculate the InOrder bitvector now
3659   // before falling through to the insert/extract cleanup.
3660   if (BestLoQuad == -1 && BestHiQuad == -1) {
3661     NewV = V1;
3662     for (int i = 0; i != 8; ++i)
3663       if (MaskVals[i] < 0 || MaskVals[i] == i)
3664         InOrder.set(i);
3665   }
3666
3667   // The other elements are put in the right place using pextrw and pinsrw.
3668   for (unsigned i = 0; i != 8; ++i) {
3669     if (InOrder[i])
3670       continue;
3671     int EltIdx = MaskVals[i];
3672     if (EltIdx < 0)
3673       continue;
3674     SDValue ExtOp = (EltIdx < 8)
3675     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3676                   DAG.getIntPtrConstant(EltIdx))
3677     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3678                   DAG.getIntPtrConstant(EltIdx - 8));
3679     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3680                        DAG.getIntPtrConstant(i));
3681   }
3682   return NewV;
3683 }
3684
3685 // v16i8 shuffles - Prefer shuffles in the following order:
3686 // 1. [ssse3] 1 x pshufb
3687 // 2. [ssse3] 2 x pshufb + 1 x por
3688 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3689 static
3690 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3691                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3692   SDValue V1 = SVOp->getOperand(0);
3693   SDValue V2 = SVOp->getOperand(1);
3694   DebugLoc dl = SVOp->getDebugLoc();
3695   SmallVector<int, 16> MaskVals;
3696   SVOp->getMask(MaskVals);
3697
3698   // If we have SSSE3, case 1 is generated when all result bytes come from
3699   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3700   // present, fall back to case 3.
3701   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3702   bool V1Only = true;
3703   bool V2Only = true;
3704   for (unsigned i = 0; i < 16; ++i) {
3705     int EltIdx = MaskVals[i];
3706     if (EltIdx < 0)
3707       continue;
3708     if (EltIdx < 16)
3709       V2Only = false;
3710     else
3711       V1Only = false;
3712   }
3713
3714   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3715   if (TLI.getSubtarget()->hasSSSE3()) {
3716     SmallVector<SDValue,16> pshufbMask;
3717
3718     // If all result elements are from one input vector, then only translate
3719     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3720     //
3721     // Otherwise, we have elements from both input vectors, and must zero out
3722     // elements that come from V2 in the first mask, and V1 in the second mask
3723     // so that we can OR them together.
3724     bool TwoInputs = !(V1Only || V2Only);
3725     for (unsigned i = 0; i != 16; ++i) {
3726       int EltIdx = MaskVals[i];
3727       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3728         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3729         continue;
3730       }
3731       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3732     }
3733     // If all the elements are from V2, assign it to V1 and return after
3734     // building the first pshufb.
3735     if (V2Only)
3736       V1 = V2;
3737     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3738                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3739                                  MVT::v16i8, &pshufbMask[0], 16));
3740     if (!TwoInputs)
3741       return V1;
3742
3743     // Calculate the shuffle mask for the second input, shuffle it, and
3744     // OR it with the first shuffled input.
3745     pshufbMask.clear();
3746     for (unsigned i = 0; i != 16; ++i) {
3747       int EltIdx = MaskVals[i];
3748       if (EltIdx < 16) {
3749         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3750         continue;
3751       }
3752       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3753     }
3754     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3755                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3756                                  MVT::v16i8, &pshufbMask[0], 16));
3757     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3758   }
3759
3760   // No SSSE3 - Calculate in place words and then fix all out of place words
3761   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3762   // the 16 different words that comprise the two doublequadword input vectors.
3763   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3764   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3765   SDValue NewV = V2Only ? V2 : V1;
3766   for (int i = 0; i != 8; ++i) {
3767     int Elt0 = MaskVals[i*2];
3768     int Elt1 = MaskVals[i*2+1];
3769
3770     // This word of the result is all undef, skip it.
3771     if (Elt0 < 0 && Elt1 < 0)
3772       continue;
3773
3774     // This word of the result is already in the correct place, skip it.
3775     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3776       continue;
3777     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3778       continue;
3779
3780     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3781     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3782     SDValue InsElt;
3783
3784     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3785     // using a single extract together, load it and store it.
3786     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3787       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3788                            DAG.getIntPtrConstant(Elt1 / 2));
3789       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3790                         DAG.getIntPtrConstant(i));
3791       continue;
3792     }
3793
3794     // If Elt1 is defined, extract it from the appropriate source.  If the
3795     // source byte is not also odd, shift the extracted word left 8 bits
3796     // otherwise clear the bottom 8 bits if we need to do an or.
3797     if (Elt1 >= 0) {
3798       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3799                            DAG.getIntPtrConstant(Elt1 / 2));
3800       if ((Elt1 & 1) == 0)
3801         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3802                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3803       else if (Elt0 >= 0)
3804         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3805                              DAG.getConstant(0xFF00, MVT::i16));
3806     }
3807     // If Elt0 is defined, extract it from the appropriate source.  If the
3808     // source byte is not also even, shift the extracted word right 8 bits. If
3809     // Elt1 was also defined, OR the extracted values together before
3810     // inserting them in the result.
3811     if (Elt0 >= 0) {
3812       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3813                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3814       if ((Elt0 & 1) != 0)
3815         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3816                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3817       else if (Elt1 >= 0)
3818         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3819                              DAG.getConstant(0x00FF, MVT::i16));
3820       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3821                          : InsElt0;
3822     }
3823     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3824                        DAG.getIntPtrConstant(i));
3825   }
3826   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3827 }
3828
3829 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3830 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3831 /// done when every pair / quad of shuffle mask elements point to elements in
3832 /// the right sequence. e.g.
3833 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3834 static
3835 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3836                                  SelectionDAG &DAG,
3837                                  TargetLowering &TLI, DebugLoc dl) {
3838   MVT VT = SVOp->getValueType(0);
3839   SDValue V1 = SVOp->getOperand(0);
3840   SDValue V2 = SVOp->getOperand(1);
3841   unsigned NumElems = VT.getVectorNumElements();
3842   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3843   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3844   MVT MaskEltVT = MaskVT.getVectorElementType();
3845   MVT NewVT = MaskVT;
3846   switch (VT.getSimpleVT()) {
3847   default: assert(false && "Unexpected!");
3848   case MVT::v4f32: NewVT = MVT::v2f64; break;
3849   case MVT::v4i32: NewVT = MVT::v2i64; break;
3850   case MVT::v8i16: NewVT = MVT::v4i32; break;
3851   case MVT::v16i8: NewVT = MVT::v4i32; break;
3852   }
3853
3854   if (NewWidth == 2) {
3855     if (VT.isInteger())
3856       NewVT = MVT::v2i64;
3857     else
3858       NewVT = MVT::v2f64;
3859   }
3860   int Scale = NumElems / NewWidth;
3861   SmallVector<int, 8> MaskVec;
3862   for (unsigned i = 0; i < NumElems; i += Scale) {
3863     int StartIdx = -1;
3864     for (int j = 0; j < Scale; ++j) {
3865       int EltIdx = SVOp->getMaskElt(i+j);
3866       if (EltIdx < 0)
3867         continue;
3868       if (StartIdx == -1)
3869         StartIdx = EltIdx - (EltIdx % Scale);
3870       if (EltIdx != StartIdx + j)
3871         return SDValue();
3872     }
3873     if (StartIdx == -1)
3874       MaskVec.push_back(-1);
3875     else
3876       MaskVec.push_back(StartIdx / Scale);
3877   }
3878
3879   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3880   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3881   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3882 }
3883
3884 /// getVZextMovL - Return a zero-extending vector move low node.
3885 ///
3886 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3887                             SDValue SrcOp, SelectionDAG &DAG,
3888                             const X86Subtarget *Subtarget, DebugLoc dl) {
3889   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3890     LoadSDNode *LD = NULL;
3891     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3892       LD = dyn_cast<LoadSDNode>(SrcOp);
3893     if (!LD) {
3894       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3895       // instead.
3896       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3897       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3898           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3899           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3900           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3901         // PR2108
3902         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3903         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3904                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3905                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3906                                                    OpVT,
3907                                                    SrcOp.getOperand(0)
3908                                                           .getOperand(0))));
3909       }
3910     }
3911   }
3912
3913   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3914                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3915                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3916                                              OpVT, SrcOp)));
3917 }
3918
3919 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3920 /// shuffles.
3921 static SDValue
3922 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3923   SDValue V1 = SVOp->getOperand(0);
3924   SDValue V2 = SVOp->getOperand(1);
3925   DebugLoc dl = SVOp->getDebugLoc();
3926   MVT VT = SVOp->getValueType(0);
3927
3928   SmallVector<std::pair<int, int>, 8> Locs;
3929   Locs.resize(4);
3930   SmallVector<int, 8> Mask1(4U, -1);
3931   SmallVector<int, 8> PermMask;
3932   SVOp->getMask(PermMask);
3933
3934   unsigned NumHi = 0;
3935   unsigned NumLo = 0;
3936   for (unsigned i = 0; i != 4; ++i) {
3937     int Idx = PermMask[i];
3938     if (Idx < 0) {
3939       Locs[i] = std::make_pair(-1, -1);
3940     } else {
3941       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3942       if (Idx < 4) {
3943         Locs[i] = std::make_pair(0, NumLo);
3944         Mask1[NumLo] = Idx;
3945         NumLo++;
3946       } else {
3947         Locs[i] = std::make_pair(1, NumHi);
3948         if (2+NumHi < 4)
3949           Mask1[2+NumHi] = Idx;
3950         NumHi++;
3951       }
3952     }
3953   }
3954
3955   if (NumLo <= 2 && NumHi <= 2) {
3956     // If no more than two elements come from either vector. This can be
3957     // implemented with two shuffles. First shuffle gather the elements.
3958     // The second shuffle, which takes the first shuffle as both of its
3959     // vector operands, put the elements into the right order.
3960     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3961
3962     SmallVector<int, 8> Mask2(4U, -1);
3963
3964     for (unsigned i = 0; i != 4; ++i) {
3965       if (Locs[i].first == -1)
3966         continue;
3967       else {
3968         unsigned Idx = (i < 2) ? 0 : 4;
3969         Idx += Locs[i].first * 2 + Locs[i].second;
3970         Mask2[i] = Idx;
3971       }
3972     }
3973
3974     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3975   } else if (NumLo == 3 || NumHi == 3) {
3976     // Otherwise, we must have three elements from one vector, call it X, and
3977     // one element from the other, call it Y.  First, use a shufps to build an
3978     // intermediate vector with the one element from Y and the element from X
3979     // that will be in the same half in the final destination (the indexes don't
3980     // matter). Then, use a shufps to build the final vector, taking the half
3981     // containing the element from Y from the intermediate, and the other half
3982     // from X.
3983     if (NumHi == 3) {
3984       // Normalize it so the 3 elements come from V1.
3985       CommuteVectorShuffleMask(PermMask, VT);
3986       std::swap(V1, V2);
3987     }
3988
3989     // Find the element from V2.
3990     unsigned HiIndex;
3991     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3992       int Val = PermMask[HiIndex];
3993       if (Val < 0)
3994         continue;
3995       if (Val >= 4)
3996         break;
3997     }
3998
3999     Mask1[0] = PermMask[HiIndex];
4000     Mask1[1] = -1;
4001     Mask1[2] = PermMask[HiIndex^1];
4002     Mask1[3] = -1;
4003     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4004
4005     if (HiIndex >= 2) {
4006       Mask1[0] = PermMask[0];
4007       Mask1[1] = PermMask[1];
4008       Mask1[2] = HiIndex & 1 ? 6 : 4;
4009       Mask1[3] = HiIndex & 1 ? 4 : 6;
4010       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4011     } else {
4012       Mask1[0] = HiIndex & 1 ? 2 : 0;
4013       Mask1[1] = HiIndex & 1 ? 0 : 2;
4014       Mask1[2] = PermMask[2];
4015       Mask1[3] = PermMask[3];
4016       if (Mask1[2] >= 0)
4017         Mask1[2] += 4;
4018       if (Mask1[3] >= 0)
4019         Mask1[3] += 4;
4020       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4021     }
4022   }
4023
4024   // Break it into (shuffle shuffle_hi, shuffle_lo).
4025   Locs.clear();
4026   SmallVector<int,8> LoMask(4U, -1);
4027   SmallVector<int,8> HiMask(4U, -1);
4028
4029   SmallVector<int,8> *MaskPtr = &LoMask;
4030   unsigned MaskIdx = 0;
4031   unsigned LoIdx = 0;
4032   unsigned HiIdx = 2;
4033   for (unsigned i = 0; i != 4; ++i) {
4034     if (i == 2) {
4035       MaskPtr = &HiMask;
4036       MaskIdx = 1;
4037       LoIdx = 0;
4038       HiIdx = 2;
4039     }
4040     int Idx = PermMask[i];
4041     if (Idx < 0) {
4042       Locs[i] = std::make_pair(-1, -1);
4043     } else if (Idx < 4) {
4044       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4045       (*MaskPtr)[LoIdx] = Idx;
4046       LoIdx++;
4047     } else {
4048       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4049       (*MaskPtr)[HiIdx] = Idx;
4050       HiIdx++;
4051     }
4052   }
4053
4054   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4055   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4056   SmallVector<int, 8> MaskOps;
4057   for (unsigned i = 0; i != 4; ++i) {
4058     if (Locs[i].first == -1) {
4059       MaskOps.push_back(-1);
4060     } else {
4061       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4062       MaskOps.push_back(Idx);
4063     }
4064   }
4065   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4066 }
4067
4068 SDValue
4069 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4070   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4071   SDValue V1 = Op.getOperand(0);
4072   SDValue V2 = Op.getOperand(1);
4073   MVT VT = Op.getValueType();
4074   DebugLoc dl = Op.getDebugLoc();
4075   unsigned NumElems = VT.getVectorNumElements();
4076   bool isMMX = VT.getSizeInBits() == 64;
4077   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4078   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4079   bool V1IsSplat = false;
4080   bool V2IsSplat = false;
4081
4082   if (isZeroShuffle(SVOp))
4083     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4084
4085   // Promote splats to v4f32.
4086   if (SVOp->isSplat()) {
4087     if (isMMX || NumElems < 4)
4088       return Op;
4089     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4090   }
4091
4092   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4093   // do it!
4094   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4095     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4096     if (NewOp.getNode())
4097       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4098                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4099   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4100     // FIXME: Figure out a cleaner way to do this.
4101     // Try to make use of movq to zero out the top part.
4102     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4103       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4104       if (NewOp.getNode()) {
4105         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4106           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4107                               DAG, Subtarget, dl);
4108       }
4109     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4110       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4111       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4112         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4113                             DAG, Subtarget, dl);
4114     }
4115   }
4116
4117   if (X86::isPSHUFDMask(SVOp))
4118     return Op;
4119
4120   // Check if this can be converted into a logical shift.
4121   bool isLeft = false;
4122   unsigned ShAmt = 0;
4123   SDValue ShVal;
4124   bool isShift = getSubtarget()->hasSSE2() &&
4125   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4126   if (isShift && ShVal.hasOneUse()) {
4127     // If the shifted value has multiple uses, it may be cheaper to use
4128     // v_set0 + movlhps or movhlps, etc.
4129     MVT EVT = VT.getVectorElementType();
4130     ShAmt *= EVT.getSizeInBits();
4131     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4132   }
4133
4134   if (X86::isMOVLMask(SVOp)) {
4135     if (V1IsUndef)
4136       return V2;
4137     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4138       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4139     if (!isMMX)
4140       return Op;
4141   }
4142
4143   // FIXME: fold these into legal mask.
4144   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4145                  X86::isMOVSLDUPMask(SVOp) ||
4146                  X86::isMOVHLPSMask(SVOp) ||
4147                  X86::isMOVHPMask(SVOp) ||
4148                  X86::isMOVLPMask(SVOp)))
4149     return Op;
4150
4151   if (ShouldXformToMOVHLPS(SVOp) ||
4152       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4153     return CommuteVectorShuffle(SVOp, DAG);
4154
4155   if (isShift) {
4156     // No better options. Use a vshl / vsrl.
4157     MVT EVT = VT.getVectorElementType();
4158     ShAmt *= EVT.getSizeInBits();
4159     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4160   }
4161
4162   bool Commuted = false;
4163   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4164   // 1,1,1,1 -> v8i16 though.
4165   V1IsSplat = isSplatVector(V1.getNode());
4166   V2IsSplat = isSplatVector(V2.getNode());
4167
4168   // Canonicalize the splat or undef, if present, to be on the RHS.
4169   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4170     Op = CommuteVectorShuffle(SVOp, DAG);
4171     SVOp = cast<ShuffleVectorSDNode>(Op);
4172     V1 = SVOp->getOperand(0);
4173     V2 = SVOp->getOperand(1);
4174     std::swap(V1IsSplat, V2IsSplat);
4175     std::swap(V1IsUndef, V2IsUndef);
4176     Commuted = true;
4177   }
4178
4179   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4180     // Shuffling low element of v1 into undef, just return v1.
4181     if (V2IsUndef)
4182       return V1;
4183     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4184     // the instruction selector will not match, so get a canonical MOVL with
4185     // swapped operands to undo the commute.
4186     return getMOVL(DAG, dl, VT, V2, V1);
4187   }
4188
4189   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4190       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4191       X86::isUNPCKLMask(SVOp) ||
4192       X86::isUNPCKHMask(SVOp))
4193     return Op;
4194
4195   if (V2IsSplat) {
4196     // Normalize mask so all entries that point to V2 points to its first
4197     // element then try to match unpck{h|l} again. If match, return a
4198     // new vector_shuffle with the corrected mask.
4199     SDValue NewMask = NormalizeMask(SVOp, DAG);
4200     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4201     if (NSVOp != SVOp) {
4202       if (X86::isUNPCKLMask(NSVOp, true)) {
4203         return NewMask;
4204       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4205         return NewMask;
4206       }
4207     }
4208   }
4209
4210   if (Commuted) {
4211     // Commute is back and try unpck* again.
4212     // FIXME: this seems wrong.
4213     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4214     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4215     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4216         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4217         X86::isUNPCKLMask(NewSVOp) ||
4218         X86::isUNPCKHMask(NewSVOp))
4219       return NewOp;
4220   }
4221
4222   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4223
4224   // Normalize the node to match x86 shuffle ops if needed
4225   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4226     return CommuteVectorShuffle(SVOp, DAG);
4227
4228   // Check for legal shuffle and return?
4229   SmallVector<int, 16> PermMask;
4230   SVOp->getMask(PermMask);
4231   if (isShuffleMaskLegal(PermMask, VT))
4232     return Op;
4233
4234   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4235   if (VT == MVT::v8i16) {
4236     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4237     if (NewOp.getNode())
4238       return NewOp;
4239   }
4240
4241   if (VT == MVT::v16i8) {
4242     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4243     if (NewOp.getNode())
4244       return NewOp;
4245   }
4246
4247   // Handle all 4 wide cases with a number of shuffles except for MMX.
4248   if (NumElems == 4 && !isMMX)
4249     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4250
4251   return SDValue();
4252 }
4253
4254 SDValue
4255 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4256                                                 SelectionDAG &DAG) {
4257   MVT VT = Op.getValueType();
4258   DebugLoc dl = Op.getDebugLoc();
4259   if (VT.getSizeInBits() == 8) {
4260     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4261                                     Op.getOperand(0), Op.getOperand(1));
4262     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4263                                     DAG.getValueType(VT));
4264     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4265   } else if (VT.getSizeInBits() == 16) {
4266     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4267     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4268     if (Idx == 0)
4269       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4270                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4271                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4272                                                  MVT::v4i32,
4273                                                  Op.getOperand(0)),
4274                                      Op.getOperand(1)));
4275     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4276                                     Op.getOperand(0), Op.getOperand(1));
4277     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4278                                     DAG.getValueType(VT));
4279     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4280   } else if (VT == MVT::f32) {
4281     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4282     // the result back to FR32 register. It's only worth matching if the
4283     // result has a single use which is a store or a bitcast to i32.  And in
4284     // the case of a store, it's not worth it if the index is a constant 0,
4285     // because a MOVSSmr can be used instead, which is smaller and faster.
4286     if (!Op.hasOneUse())
4287       return SDValue();
4288     SDNode *User = *Op.getNode()->use_begin();
4289     if ((User->getOpcode() != ISD::STORE ||
4290          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4291           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4292         (User->getOpcode() != ISD::BIT_CONVERT ||
4293          User->getValueType(0) != MVT::i32))
4294       return SDValue();
4295     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4296                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4297                                               Op.getOperand(0)),
4298                                               Op.getOperand(1));
4299     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4300   } else if (VT == MVT::i32) {
4301     // ExtractPS works with constant index.
4302     if (isa<ConstantSDNode>(Op.getOperand(1)))
4303       return Op;
4304   }
4305   return SDValue();
4306 }
4307
4308
4309 SDValue
4310 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4311   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4312     return SDValue();
4313
4314   if (Subtarget->hasSSE41()) {
4315     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4316     if (Res.getNode())
4317       return Res;
4318   }
4319
4320   MVT VT = Op.getValueType();
4321   DebugLoc dl = Op.getDebugLoc();
4322   // TODO: handle v16i8.
4323   if (VT.getSizeInBits() == 16) {
4324     SDValue Vec = Op.getOperand(0);
4325     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4326     if (Idx == 0)
4327       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4328                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4329                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4330                                                  MVT::v4i32, Vec),
4331                                      Op.getOperand(1)));
4332     // Transform it so it match pextrw which produces a 32-bit result.
4333     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4334     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4335                                     Op.getOperand(0), Op.getOperand(1));
4336     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4337                                     DAG.getValueType(VT));
4338     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4339   } else if (VT.getSizeInBits() == 32) {
4340     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4341     if (Idx == 0)
4342       return Op;
4343
4344     // SHUFPS the element to the lowest double word, then movss.
4345     int Mask[4] = { Idx, -1, -1, -1 };
4346     MVT VVT = Op.getOperand(0).getValueType();
4347     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4348                                        DAG.getUNDEF(VVT), Mask);
4349     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4350                        DAG.getIntPtrConstant(0));
4351   } else if (VT.getSizeInBits() == 64) {
4352     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4353     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4354     //        to match extract_elt for f64.
4355     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4356     if (Idx == 0)
4357       return Op;
4358
4359     // UNPCKHPD the element to the lowest double word, then movsd.
4360     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4361     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4362     int Mask[2] = { 1, -1 };
4363     MVT VVT = Op.getOperand(0).getValueType();
4364     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4365                                        DAG.getUNDEF(VVT), Mask);
4366     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4367                        DAG.getIntPtrConstant(0));
4368   }
4369
4370   return SDValue();
4371 }
4372
4373 SDValue
4374 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4375   MVT VT = Op.getValueType();
4376   MVT EVT = VT.getVectorElementType();
4377   DebugLoc dl = Op.getDebugLoc();
4378
4379   SDValue N0 = Op.getOperand(0);
4380   SDValue N1 = Op.getOperand(1);
4381   SDValue N2 = Op.getOperand(2);
4382
4383   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4384       isa<ConstantSDNode>(N2)) {
4385     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4386                                               : X86ISD::PINSRW;
4387     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4388     // argument.
4389     if (N1.getValueType() != MVT::i32)
4390       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4391     if (N2.getValueType() != MVT::i32)
4392       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4393     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4394   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4395     // Bits [7:6] of the constant are the source select.  This will always be
4396     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4397     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4398     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4399     // Bits [5:4] of the constant are the destination select.  This is the
4400     //  value of the incoming immediate.
4401     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4402     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4403     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4404     // Create this as a scalar to vector..
4405     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4406     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4407   } else if (EVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4408     // PINSR* works with constant index.
4409     return Op;
4410   }
4411   return SDValue();
4412 }
4413
4414 SDValue
4415 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4416   MVT VT = Op.getValueType();
4417   MVT EVT = VT.getVectorElementType();
4418
4419   if (Subtarget->hasSSE41())
4420     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4421
4422   if (EVT == MVT::i8)
4423     return SDValue();
4424
4425   DebugLoc dl = Op.getDebugLoc();
4426   SDValue N0 = Op.getOperand(0);
4427   SDValue N1 = Op.getOperand(1);
4428   SDValue N2 = Op.getOperand(2);
4429
4430   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4431     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4432     // as its second argument.
4433     if (N1.getValueType() != MVT::i32)
4434       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4435     if (N2.getValueType() != MVT::i32)
4436       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4437     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4438   }
4439   return SDValue();
4440 }
4441
4442 SDValue
4443 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4444   DebugLoc dl = Op.getDebugLoc();
4445   if (Op.getValueType() == MVT::v2f32)
4446     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4447                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4448                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4449                                                Op.getOperand(0))));
4450
4451   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4452     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4453
4454   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4455   MVT VT = MVT::v2i32;
4456   switch (Op.getValueType().getSimpleVT()) {
4457   default: break;
4458   case MVT::v16i8:
4459   case MVT::v8i16:
4460     VT = MVT::v4i32;
4461     break;
4462   }
4463   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4464                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4465 }
4466
4467 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4468 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4469 // one of the above mentioned nodes. It has to be wrapped because otherwise
4470 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4471 // be used to form addressing mode. These wrapped nodes will be selected
4472 // into MOV32ri.
4473 SDValue
4474 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4475   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4476
4477   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4478   // global base reg.
4479   unsigned char OpFlag = 0;
4480   unsigned WrapperKind = X86ISD::Wrapper;
4481
4482   if (Subtarget->isPICStyleRIPRel() &&
4483       getTargetMachine().getCodeModel() == CodeModel::Small)
4484     WrapperKind = X86ISD::WrapperRIP;
4485   else if (Subtarget->isPICStyleGOT())
4486     OpFlag = X86II::MO_GOTOFF;
4487   else if (Subtarget->isPICStyleStubPIC())
4488     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4489
4490   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4491                                              CP->getAlignment(),
4492                                              CP->getOffset(), OpFlag);
4493   DebugLoc DL = CP->getDebugLoc();
4494   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4495   // With PIC, the address is actually $g + Offset.
4496   if (OpFlag) {
4497     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4498                          DAG.getNode(X86ISD::GlobalBaseReg,
4499                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4500                          Result);
4501   }
4502
4503   return Result;
4504 }
4505
4506 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4507   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4508
4509   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4510   // global base reg.
4511   unsigned char OpFlag = 0;
4512   unsigned WrapperKind = X86ISD::Wrapper;
4513
4514   if (Subtarget->isPICStyleRIPRel() &&
4515       getTargetMachine().getCodeModel() == CodeModel::Small)
4516     WrapperKind = X86ISD::WrapperRIP;
4517   else if (Subtarget->isPICStyleGOT())
4518     OpFlag = X86II::MO_GOTOFF;
4519   else if (Subtarget->isPICStyleStubPIC())
4520     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4521
4522   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4523                                           OpFlag);
4524   DebugLoc DL = JT->getDebugLoc();
4525   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4526
4527   // With PIC, the address is actually $g + Offset.
4528   if (OpFlag) {
4529     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4530                          DAG.getNode(X86ISD::GlobalBaseReg,
4531                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4532                          Result);
4533   }
4534
4535   return Result;
4536 }
4537
4538 SDValue
4539 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4540   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4541
4542   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4543   // global base reg.
4544   unsigned char OpFlag = 0;
4545   unsigned WrapperKind = X86ISD::Wrapper;
4546   if (Subtarget->isPICStyleRIPRel() &&
4547       getTargetMachine().getCodeModel() == CodeModel::Small)
4548     WrapperKind = X86ISD::WrapperRIP;
4549   else if (Subtarget->isPICStyleGOT())
4550     OpFlag = X86II::MO_GOTOFF;
4551   else if (Subtarget->isPICStyleStubPIC())
4552     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4553
4554   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4555
4556   DebugLoc DL = Op.getDebugLoc();
4557   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4558
4559
4560   // With PIC, the address is actually $g + Offset.
4561   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4562       !Subtarget->is64Bit()) {
4563     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4564                          DAG.getNode(X86ISD::GlobalBaseReg,
4565                                      DebugLoc::getUnknownLoc(),
4566                                      getPointerTy()),
4567                          Result);
4568   }
4569
4570   return Result;
4571 }
4572
4573 SDValue
4574 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4575                                       int64_t Offset,
4576                                       SelectionDAG &DAG) const {
4577   // Create the TargetGlobalAddress node, folding in the constant
4578   // offset if it is legal.
4579   unsigned char OpFlags =
4580     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4581   SDValue Result;
4582   if (OpFlags == X86II::MO_NO_FLAG && isInt32(Offset)) {
4583     // A direct static reference to a global.
4584     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4585     Offset = 0;
4586   } else {
4587     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4588   }
4589
4590   if (Subtarget->isPICStyleRIPRel() &&
4591       getTargetMachine().getCodeModel() == CodeModel::Small)
4592     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4593   else
4594     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4595
4596   // With PIC, the address is actually $g + Offset.
4597   if (isGlobalRelativeToPICBase(OpFlags)) {
4598     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4599                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4600                          Result);
4601   }
4602
4603   // For globals that require a load from a stub to get the address, emit the
4604   // load.
4605   if (isGlobalStubReference(OpFlags))
4606     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4607                          PseudoSourceValue::getGOT(), 0);
4608
4609   // If there was a non-zero offset that we didn't fold, create an explicit
4610   // addition for it.
4611   if (Offset != 0)
4612     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4613                          DAG.getConstant(Offset, getPointerTy()));
4614
4615   return Result;
4616 }
4617
4618 SDValue
4619 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4620   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4621   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4622   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4623 }
4624
4625 static SDValue
4626 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4627            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4628            unsigned char OperandFlags) {
4629   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4630   DebugLoc dl = GA->getDebugLoc();
4631   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4632                                            GA->getValueType(0),
4633                                            GA->getOffset(),
4634                                            OperandFlags);
4635   if (InFlag) {
4636     SDValue Ops[] = { Chain,  TGA, *InFlag };
4637     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4638   } else {
4639     SDValue Ops[]  = { Chain, TGA };
4640     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4641   }
4642   SDValue Flag = Chain.getValue(1);
4643   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4644 }
4645
4646 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4647 static SDValue
4648 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4649                                 const MVT PtrVT) {
4650   SDValue InFlag;
4651   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4652   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4653                                      DAG.getNode(X86ISD::GlobalBaseReg,
4654                                                  DebugLoc::getUnknownLoc(),
4655                                                  PtrVT), InFlag);
4656   InFlag = Chain.getValue(1);
4657
4658   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4659 }
4660
4661 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4662 static SDValue
4663 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4664                                 const MVT PtrVT) {
4665   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4666                     X86::RAX, X86II::MO_TLSGD);
4667 }
4668
4669 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4670 // "local exec" model.
4671 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4672                                    const MVT PtrVT, TLSModel::Model model,
4673                                    bool is64Bit) {
4674   DebugLoc dl = GA->getDebugLoc();
4675   // Get the Thread Pointer
4676   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4677                              DebugLoc::getUnknownLoc(), PtrVT,
4678                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4679                                              MVT::i32));
4680
4681   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4682                                       NULL, 0);
4683
4684   unsigned char OperandFlags = 0;
4685   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4686   // initialexec.
4687   unsigned WrapperKind = X86ISD::Wrapper;
4688   if (model == TLSModel::LocalExec) {
4689     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4690   } else if (is64Bit) {
4691     assert(model == TLSModel::InitialExec);
4692     OperandFlags = X86II::MO_GOTTPOFF;
4693     WrapperKind = X86ISD::WrapperRIP;
4694   } else {
4695     assert(model == TLSModel::InitialExec);
4696     OperandFlags = X86II::MO_INDNTPOFF;
4697   }
4698
4699   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4700   // exec)
4701   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4702                                            GA->getOffset(), OperandFlags);
4703   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4704
4705   if (model == TLSModel::InitialExec)
4706     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4707                          PseudoSourceValue::getGOT(), 0);
4708
4709   // The address of the thread local variable is the add of the thread
4710   // pointer with the offset of the variable.
4711   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4712 }
4713
4714 SDValue
4715 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4716   // TODO: implement the "local dynamic" model
4717   // TODO: implement the "initial exec"model for pic executables
4718   assert(Subtarget->isTargetELF() &&
4719          "TLS not implemented for non-ELF targets");
4720   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4721   const GlobalValue *GV = GA->getGlobal();
4722
4723   // If GV is an alias then use the aliasee for determining
4724   // thread-localness.
4725   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4726     GV = GA->resolveAliasedGlobal(false);
4727
4728   TLSModel::Model model = getTLSModel(GV,
4729                                       getTargetMachine().getRelocationModel());
4730
4731   switch (model) {
4732   case TLSModel::GeneralDynamic:
4733   case TLSModel::LocalDynamic: // not implemented
4734     if (Subtarget->is64Bit())
4735       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4736     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4737
4738   case TLSModel::InitialExec:
4739   case TLSModel::LocalExec:
4740     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4741                                Subtarget->is64Bit());
4742   }
4743
4744   llvm_unreachable("Unreachable");
4745   return SDValue();
4746 }
4747
4748
4749 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4750 /// take a 2 x i32 value to shift plus a shift amount.
4751 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4752   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4753   MVT VT = Op.getValueType();
4754   unsigned VTBits = VT.getSizeInBits();
4755   DebugLoc dl = Op.getDebugLoc();
4756   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4757   SDValue ShOpLo = Op.getOperand(0);
4758   SDValue ShOpHi = Op.getOperand(1);
4759   SDValue ShAmt  = Op.getOperand(2);
4760   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4761                                      DAG.getConstant(VTBits - 1, MVT::i8))
4762                        : DAG.getConstant(0, VT);
4763
4764   SDValue Tmp2, Tmp3;
4765   if (Op.getOpcode() == ISD::SHL_PARTS) {
4766     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4767     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4768   } else {
4769     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4770     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4771   }
4772
4773   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4774                                 DAG.getConstant(VTBits, MVT::i8));
4775   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4776                              AndNode, DAG.getConstant(0, MVT::i8));
4777
4778   SDValue Hi, Lo;
4779   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4780   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4781   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4782
4783   if (Op.getOpcode() == ISD::SHL_PARTS) {
4784     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4785     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4786   } else {
4787     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4788     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4789   }
4790
4791   SDValue Ops[2] = { Lo, Hi };
4792   return DAG.getMergeValues(Ops, 2, dl);
4793 }
4794
4795 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4796   MVT SrcVT = Op.getOperand(0).getValueType();
4797
4798   if (SrcVT.isVector()) {
4799     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4800       return Op;
4801     }
4802     return SDValue();
4803   }
4804
4805   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4806          "Unknown SINT_TO_FP to lower!");
4807
4808   // These are really Legal; return the operand so the caller accepts it as
4809   // Legal.
4810   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4811     return Op;
4812   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4813       Subtarget->is64Bit()) {
4814     return Op;
4815   }
4816
4817   DebugLoc dl = Op.getDebugLoc();
4818   unsigned Size = SrcVT.getSizeInBits()/8;
4819   MachineFunction &MF = DAG.getMachineFunction();
4820   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4821   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4822   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4823                                StackSlot,
4824                                PseudoSourceValue::getFixedStack(SSFI), 0);
4825   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4826 }
4827
4828 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4829                                      SDValue StackSlot,
4830                                      SelectionDAG &DAG) {
4831   // Build the FILD
4832   DebugLoc dl = Op.getDebugLoc();
4833   SDVTList Tys;
4834   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4835   if (useSSE)
4836     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4837   else
4838     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4839   SmallVector<SDValue, 8> Ops;
4840   Ops.push_back(Chain);
4841   Ops.push_back(StackSlot);
4842   Ops.push_back(DAG.getValueType(SrcVT));
4843   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4844                                  Tys, &Ops[0], Ops.size());
4845
4846   if (useSSE) {
4847     Chain = Result.getValue(1);
4848     SDValue InFlag = Result.getValue(2);
4849
4850     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4851     // shouldn't be necessary except that RFP cannot be live across
4852     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4853     MachineFunction &MF = DAG.getMachineFunction();
4854     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4855     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4856     Tys = DAG.getVTList(MVT::Other);
4857     SmallVector<SDValue, 8> Ops;
4858     Ops.push_back(Chain);
4859     Ops.push_back(Result);
4860     Ops.push_back(StackSlot);
4861     Ops.push_back(DAG.getValueType(Op.getValueType()));
4862     Ops.push_back(InFlag);
4863     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4864     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4865                          PseudoSourceValue::getFixedStack(SSFI), 0);
4866   }
4867
4868   return Result;
4869 }
4870
4871 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4872 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4873   // This algorithm is not obvious. Here it is in C code, more or less:
4874   /*
4875     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4876       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4877       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4878
4879       // Copy ints to xmm registers.
4880       __m128i xh = _mm_cvtsi32_si128( hi );
4881       __m128i xl = _mm_cvtsi32_si128( lo );
4882
4883       // Combine into low half of a single xmm register.
4884       __m128i x = _mm_unpacklo_epi32( xh, xl );
4885       __m128d d;
4886       double sd;
4887
4888       // Merge in appropriate exponents to give the integer bits the right
4889       // magnitude.
4890       x = _mm_unpacklo_epi32( x, exp );
4891
4892       // Subtract away the biases to deal with the IEEE-754 double precision
4893       // implicit 1.
4894       d = _mm_sub_pd( (__m128d) x, bias );
4895
4896       // All conversions up to here are exact. The correctly rounded result is
4897       // calculated using the current rounding mode using the following
4898       // horizontal add.
4899       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4900       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4901                                 // store doesn't really need to be here (except
4902                                 // maybe to zero the other double)
4903       return sd;
4904     }
4905   */
4906
4907   DebugLoc dl = Op.getDebugLoc();
4908   LLVMContext *Context = DAG.getContext();
4909
4910   // Build some magic constants.
4911   std::vector<Constant*> CV0;
4912   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
4913   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
4914   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4915   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4916   Constant *C0 = ConstantVector::get(CV0);
4917   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4918
4919   std::vector<Constant*> CV1;
4920   CV1.push_back(
4921     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
4922   CV1.push_back(
4923     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
4924   Constant *C1 = ConstantVector::get(CV1);
4925   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4926
4927   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4928                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4929                                         Op.getOperand(0),
4930                                         DAG.getIntPtrConstant(1)));
4931   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4932                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4933                                         Op.getOperand(0),
4934                                         DAG.getIntPtrConstant(0)));
4935   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4936   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4937                               PseudoSourceValue::getConstantPool(), 0,
4938                               false, 16);
4939   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4940   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4941   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4942                               PseudoSourceValue::getConstantPool(), 0,
4943                               false, 16);
4944   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4945
4946   // Add the halves; easiest way is to swap them into another reg first.
4947   int ShufMask[2] = { 1, -1 };
4948   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4949                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4950   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4951   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4952                      DAG.getIntPtrConstant(0));
4953 }
4954
4955 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4956 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4957   DebugLoc dl = Op.getDebugLoc();
4958   // FP constant to bias correct the final result.
4959   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4960                                    MVT::f64);
4961
4962   // Load the 32-bit value into an XMM register.
4963   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4964                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4965                                          Op.getOperand(0),
4966                                          DAG.getIntPtrConstant(0)));
4967
4968   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4969                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4970                      DAG.getIntPtrConstant(0));
4971
4972   // Or the load with the bias.
4973   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4974                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4975                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4976                                                    MVT::v2f64, Load)),
4977                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4978                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4979                                                    MVT::v2f64, Bias)));
4980   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4981                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4982                    DAG.getIntPtrConstant(0));
4983
4984   // Subtract the bias.
4985   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4986
4987   // Handle final rounding.
4988   MVT DestVT = Op.getValueType();
4989
4990   if (DestVT.bitsLT(MVT::f64)) {
4991     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4992                        DAG.getIntPtrConstant(0));
4993   } else if (DestVT.bitsGT(MVT::f64)) {
4994     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4995   }
4996
4997   // Handle final rounding.
4998   return Sub;
4999 }
5000
5001 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5002   SDValue N0 = Op.getOperand(0);
5003   DebugLoc dl = Op.getDebugLoc();
5004
5005   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5006   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5007   // the optimization here.
5008   if (DAG.SignBitIsZero(N0))
5009     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5010
5011   MVT SrcVT = N0.getValueType();
5012   if (SrcVT == MVT::i64) {
5013     // We only handle SSE2 f64 target here; caller can expand the rest.
5014     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5015       return SDValue();
5016
5017     return LowerUINT_TO_FP_i64(Op, DAG);
5018   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5019     return LowerUINT_TO_FP_i32(Op, DAG);
5020   }
5021
5022   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5023
5024   // Make a 64-bit buffer, and use it to build an FILD.
5025   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5026   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5027   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5028                                    getPointerTy(), StackSlot, WordOff);
5029   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5030                                 StackSlot, NULL, 0);
5031   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5032                                 OffsetSlot, NULL, 0);
5033   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5034 }
5035
5036 std::pair<SDValue,SDValue> X86TargetLowering::
5037 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5038   DebugLoc dl = Op.getDebugLoc();
5039
5040   MVT DstTy = Op.getValueType();
5041
5042   if (!IsSigned) {
5043     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5044     DstTy = MVT::i64;
5045   }
5046
5047   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5048          DstTy.getSimpleVT() >= MVT::i16 &&
5049          "Unknown FP_TO_SINT to lower!");
5050
5051   // These are really Legal.
5052   if (DstTy == MVT::i32 &&
5053       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5054     return std::make_pair(SDValue(), SDValue());
5055   if (Subtarget->is64Bit() &&
5056       DstTy == MVT::i64 &&
5057       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5058     return std::make_pair(SDValue(), SDValue());
5059
5060   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5061   // stack slot.
5062   MachineFunction &MF = DAG.getMachineFunction();
5063   unsigned MemSize = DstTy.getSizeInBits()/8;
5064   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5065   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5066
5067   unsigned Opc;
5068   switch (DstTy.getSimpleVT()) {
5069   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5070   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5071   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5072   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5073   }
5074
5075   SDValue Chain = DAG.getEntryNode();
5076   SDValue Value = Op.getOperand(0);
5077   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5078     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5079     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5080                          PseudoSourceValue::getFixedStack(SSFI), 0);
5081     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5082     SDValue Ops[] = {
5083       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5084     };
5085     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5086     Chain = Value.getValue(1);
5087     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5088     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5089   }
5090
5091   // Build the FP_TO_INT*_IN_MEM
5092   SDValue Ops[] = { Chain, Value, StackSlot };
5093   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5094
5095   return std::make_pair(FIST, StackSlot);
5096 }
5097
5098 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5099   if (Op.getValueType().isVector()) {
5100     if (Op.getValueType() == MVT::v2i32 &&
5101         Op.getOperand(0).getValueType() == MVT::v2f64) {
5102       return Op;
5103     }
5104     return SDValue();
5105   }
5106
5107   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5108   SDValue FIST = Vals.first, StackSlot = Vals.second;
5109   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5110   if (FIST.getNode() == 0) return Op;
5111
5112   // Load the result.
5113   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5114                      FIST, StackSlot, NULL, 0);
5115 }
5116
5117 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5118   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5119   SDValue FIST = Vals.first, StackSlot = Vals.second;
5120   assert(FIST.getNode() && "Unexpected failure");
5121
5122   // Load the result.
5123   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5124                      FIST, StackSlot, NULL, 0);
5125 }
5126
5127 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5128   LLVMContext *Context = DAG.getContext();
5129   DebugLoc dl = Op.getDebugLoc();
5130   MVT VT = Op.getValueType();
5131   MVT EltVT = VT;
5132   if (VT.isVector())
5133     EltVT = VT.getVectorElementType();
5134   std::vector<Constant*> CV;
5135   if (EltVT == MVT::f64) {
5136     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5137     CV.push_back(C);
5138     CV.push_back(C);
5139   } else {
5140     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5141     CV.push_back(C);
5142     CV.push_back(C);
5143     CV.push_back(C);
5144     CV.push_back(C);
5145   }
5146   Constant *C = ConstantVector::get(CV);
5147   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5148   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5149                                PseudoSourceValue::getConstantPool(), 0,
5150                                false, 16);
5151   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5152 }
5153
5154 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5155   LLVMContext *Context = DAG.getContext();
5156   DebugLoc dl = Op.getDebugLoc();
5157   MVT VT = Op.getValueType();
5158   MVT EltVT = VT;
5159   unsigned EltNum = 1;
5160   if (VT.isVector()) {
5161     EltVT = VT.getVectorElementType();
5162     EltNum = VT.getVectorNumElements();
5163   }
5164   std::vector<Constant*> CV;
5165   if (EltVT == MVT::f64) {
5166     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5167     CV.push_back(C);
5168     CV.push_back(C);
5169   } else {
5170     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5171     CV.push_back(C);
5172     CV.push_back(C);
5173     CV.push_back(C);
5174     CV.push_back(C);
5175   }
5176   Constant *C = ConstantVector::get(CV);
5177   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5178   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5179                                PseudoSourceValue::getConstantPool(), 0,
5180                                false, 16);
5181   if (VT.isVector()) {
5182     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5183                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5184                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5185                                 Op.getOperand(0)),
5186                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5187   } else {
5188     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5189   }
5190 }
5191
5192 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5193   LLVMContext *Context = DAG.getContext();
5194   SDValue Op0 = Op.getOperand(0);
5195   SDValue Op1 = Op.getOperand(1);
5196   DebugLoc dl = Op.getDebugLoc();
5197   MVT VT = Op.getValueType();
5198   MVT SrcVT = Op1.getValueType();
5199
5200   // If second operand is smaller, extend it first.
5201   if (SrcVT.bitsLT(VT)) {
5202     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5203     SrcVT = VT;
5204   }
5205   // And if it is bigger, shrink it first.
5206   if (SrcVT.bitsGT(VT)) {
5207     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5208     SrcVT = VT;
5209   }
5210
5211   // At this point the operands and the result should have the same
5212   // type, and that won't be f80 since that is not custom lowered.
5213
5214   // First get the sign bit of second operand.
5215   std::vector<Constant*> CV;
5216   if (SrcVT == MVT::f64) {
5217     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5218     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5219   } else {
5220     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5221     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5222     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5223     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5224   }
5225   Constant *C = ConstantVector::get(CV);
5226   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5227   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5228                                 PseudoSourceValue::getConstantPool(), 0,
5229                                 false, 16);
5230   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5231
5232   // Shift sign bit right or left if the two operands have different types.
5233   if (SrcVT.bitsGT(VT)) {
5234     // Op0 is MVT::f32, Op1 is MVT::f64.
5235     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5236     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5237                           DAG.getConstant(32, MVT::i32));
5238     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5239     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5240                           DAG.getIntPtrConstant(0));
5241   }
5242
5243   // Clear first operand sign bit.
5244   CV.clear();
5245   if (VT == MVT::f64) {
5246     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5247     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5248   } else {
5249     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5250     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5251     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5252     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5253   }
5254   C = ConstantVector::get(CV);
5255   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5256   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5257                                 PseudoSourceValue::getConstantPool(), 0,
5258                                 false, 16);
5259   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5260
5261   // Or the value with the sign bit.
5262   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5263 }
5264
5265 /// Emit nodes that will be selected as "test Op0,Op0", or something
5266 /// equivalent.
5267 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5268                                     SelectionDAG &DAG) {
5269   DebugLoc dl = Op.getDebugLoc();
5270
5271   // CF and OF aren't always set the way we want. Determine which
5272   // of these we need.
5273   bool NeedCF = false;
5274   bool NeedOF = false;
5275   switch (X86CC) {
5276   case X86::COND_A: case X86::COND_AE:
5277   case X86::COND_B: case X86::COND_BE:
5278     NeedCF = true;
5279     break;
5280   case X86::COND_G: case X86::COND_GE:
5281   case X86::COND_L: case X86::COND_LE:
5282   case X86::COND_O: case X86::COND_NO:
5283     NeedOF = true;
5284     break;
5285   default: break;
5286   }
5287
5288   // See if we can use the EFLAGS value from the operand instead of
5289   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5290   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5291   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5292     unsigned Opcode = 0;
5293     unsigned NumOperands = 0;
5294     switch (Op.getNode()->getOpcode()) {
5295     case ISD::ADD:
5296       // Due to an isel shortcoming, be conservative if this add is likely to
5297       // be selected as part of a load-modify-store instruction. When the root
5298       // node in a match is a store, isel doesn't know how to remap non-chain
5299       // non-flag uses of other nodes in the match, such as the ADD in this
5300       // case. This leads to the ADD being left around and reselected, with
5301       // the result being two adds in the output.
5302       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5303            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5304         if (UI->getOpcode() == ISD::STORE)
5305           goto default_case;
5306       if (ConstantSDNode *C =
5307             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5308         // An add of one will be selected as an INC.
5309         if (C->getAPIntValue() == 1) {
5310           Opcode = X86ISD::INC;
5311           NumOperands = 1;
5312           break;
5313         }
5314         // An add of negative one (subtract of one) will be selected as a DEC.
5315         if (C->getAPIntValue().isAllOnesValue()) {
5316           Opcode = X86ISD::DEC;
5317           NumOperands = 1;
5318           break;
5319         }
5320       }
5321       // Otherwise use a regular EFLAGS-setting add.
5322       Opcode = X86ISD::ADD;
5323       NumOperands = 2;
5324       break;
5325     case ISD::SUB:
5326       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5327       // likely to be selected as part of a load-modify-store instruction.
5328       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5329            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5330         if (UI->getOpcode() == ISD::STORE)
5331           goto default_case;
5332       // Otherwise use a regular EFLAGS-setting sub.
5333       Opcode = X86ISD::SUB;
5334       NumOperands = 2;
5335       break;
5336     case X86ISD::ADD:
5337     case X86ISD::SUB:
5338     case X86ISD::INC:
5339     case X86ISD::DEC:
5340       return SDValue(Op.getNode(), 1);
5341     default:
5342     default_case:
5343       break;
5344     }
5345     if (Opcode != 0) {
5346       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5347       SmallVector<SDValue, 4> Ops;
5348       for (unsigned i = 0; i != NumOperands; ++i)
5349         Ops.push_back(Op.getOperand(i));
5350       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5351       DAG.ReplaceAllUsesWith(Op, New);
5352       return SDValue(New.getNode(), 1);
5353     }
5354   }
5355
5356   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5357   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5358                      DAG.getConstant(0, Op.getValueType()));
5359 }
5360
5361 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5362 /// equivalent.
5363 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5364                                    SelectionDAG &DAG) {
5365   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5366     if (C->getAPIntValue() == 0)
5367       return EmitTest(Op0, X86CC, DAG);
5368
5369   DebugLoc dl = Op0.getDebugLoc();
5370   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5371 }
5372
5373 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5374   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5375   SDValue Op0 = Op.getOperand(0);
5376   SDValue Op1 = Op.getOperand(1);
5377   DebugLoc dl = Op.getDebugLoc();
5378   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5379
5380   // Lower (X & (1 << N)) == 0 to BT(X, N).
5381   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5382   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5383   if (Op0.getOpcode() == ISD::AND &&
5384       Op0.hasOneUse() &&
5385       Op1.getOpcode() == ISD::Constant &&
5386       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5387       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5388     SDValue LHS, RHS;
5389     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5390       if (ConstantSDNode *Op010C =
5391             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5392         if (Op010C->getZExtValue() == 1) {
5393           LHS = Op0.getOperand(0);
5394           RHS = Op0.getOperand(1).getOperand(1);
5395         }
5396     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5397       if (ConstantSDNode *Op000C =
5398             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5399         if (Op000C->getZExtValue() == 1) {
5400           LHS = Op0.getOperand(1);
5401           RHS = Op0.getOperand(0).getOperand(1);
5402         }
5403     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5404       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5405       SDValue AndLHS = Op0.getOperand(0);
5406       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5407         LHS = AndLHS.getOperand(0);
5408         RHS = AndLHS.getOperand(1);
5409       }
5410     }
5411
5412     if (LHS.getNode()) {
5413       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5414       // instruction.  Since the shift amount is in-range-or-undefined, we know
5415       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5416       // the encoding for the i16 version is larger than the i32 version.
5417       if (LHS.getValueType() == MVT::i8)
5418         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5419
5420       // If the operand types disagree, extend the shift amount to match.  Since
5421       // BT ignores high bits (like shifts) we can use anyextend.
5422       if (LHS.getValueType() != RHS.getValueType())
5423         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5424
5425       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5426       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5427       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5428                          DAG.getConstant(Cond, MVT::i8), BT);
5429     }
5430   }
5431
5432   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5433   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5434
5435   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5436   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5437                      DAG.getConstant(X86CC, MVT::i8), Cond);
5438 }
5439
5440 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5441   SDValue Cond;
5442   SDValue Op0 = Op.getOperand(0);
5443   SDValue Op1 = Op.getOperand(1);
5444   SDValue CC = Op.getOperand(2);
5445   MVT VT = Op.getValueType();
5446   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5447   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5448   DebugLoc dl = Op.getDebugLoc();
5449
5450   if (isFP) {
5451     unsigned SSECC = 8;
5452     MVT VT0 = Op0.getValueType();
5453     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5454     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5455     bool Swap = false;
5456
5457     switch (SetCCOpcode) {
5458     default: break;
5459     case ISD::SETOEQ:
5460     case ISD::SETEQ:  SSECC = 0; break;
5461     case ISD::SETOGT:
5462     case ISD::SETGT: Swap = true; // Fallthrough
5463     case ISD::SETLT:
5464     case ISD::SETOLT: SSECC = 1; break;
5465     case ISD::SETOGE:
5466     case ISD::SETGE: Swap = true; // Fallthrough
5467     case ISD::SETLE:
5468     case ISD::SETOLE: SSECC = 2; break;
5469     case ISD::SETUO:  SSECC = 3; break;
5470     case ISD::SETUNE:
5471     case ISD::SETNE:  SSECC = 4; break;
5472     case ISD::SETULE: Swap = true;
5473     case ISD::SETUGE: SSECC = 5; break;
5474     case ISD::SETULT: Swap = true;
5475     case ISD::SETUGT: SSECC = 6; break;
5476     case ISD::SETO:   SSECC = 7; break;
5477     }
5478     if (Swap)
5479       std::swap(Op0, Op1);
5480
5481     // In the two special cases we can't handle, emit two comparisons.
5482     if (SSECC == 8) {
5483       if (SetCCOpcode == ISD::SETUEQ) {
5484         SDValue UNORD, EQ;
5485         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5486         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5487         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5488       }
5489       else if (SetCCOpcode == ISD::SETONE) {
5490         SDValue ORD, NEQ;
5491         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5492         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5493         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5494       }
5495       llvm_unreachable("Illegal FP comparison");
5496     }
5497     // Handle all other FP comparisons here.
5498     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5499   }
5500
5501   // We are handling one of the integer comparisons here.  Since SSE only has
5502   // GT and EQ comparisons for integer, swapping operands and multiple
5503   // operations may be required for some comparisons.
5504   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5505   bool Swap = false, Invert = false, FlipSigns = false;
5506
5507   switch (VT.getSimpleVT()) {
5508   default: break;
5509   case MVT::v8i8:
5510   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5511   case MVT::v4i16:
5512   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5513   case MVT::v2i32:
5514   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5515   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5516   }
5517
5518   switch (SetCCOpcode) {
5519   default: break;
5520   case ISD::SETNE:  Invert = true;
5521   case ISD::SETEQ:  Opc = EQOpc; break;
5522   case ISD::SETLT:  Swap = true;
5523   case ISD::SETGT:  Opc = GTOpc; break;
5524   case ISD::SETGE:  Swap = true;
5525   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5526   case ISD::SETULT: Swap = true;
5527   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5528   case ISD::SETUGE: Swap = true;
5529   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5530   }
5531   if (Swap)
5532     std::swap(Op0, Op1);
5533
5534   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5535   // bits of the inputs before performing those operations.
5536   if (FlipSigns) {
5537     MVT EltVT = VT.getVectorElementType();
5538     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5539                                       EltVT);
5540     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5541     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5542                                     SignBits.size());
5543     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5544     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5545   }
5546
5547   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5548
5549   // If the logical-not of the result is required, perform that now.
5550   if (Invert)
5551     Result = DAG.getNOT(dl, Result, VT);
5552
5553   return Result;
5554 }
5555
5556 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5557 static bool isX86LogicalCmp(SDValue Op) {
5558   unsigned Opc = Op.getNode()->getOpcode();
5559   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5560     return true;
5561   if (Op.getResNo() == 1 &&
5562       (Opc == X86ISD::ADD ||
5563        Opc == X86ISD::SUB ||
5564        Opc == X86ISD::SMUL ||
5565        Opc == X86ISD::UMUL ||
5566        Opc == X86ISD::INC ||
5567        Opc == X86ISD::DEC))
5568     return true;
5569
5570   return false;
5571 }
5572
5573 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5574   bool addTest = true;
5575   SDValue Cond  = Op.getOperand(0);
5576   DebugLoc dl = Op.getDebugLoc();
5577   SDValue CC;
5578
5579   if (Cond.getOpcode() == ISD::SETCC)
5580     Cond = LowerSETCC(Cond, DAG);
5581
5582   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5583   // setting operand in place of the X86ISD::SETCC.
5584   if (Cond.getOpcode() == X86ISD::SETCC) {
5585     CC = Cond.getOperand(0);
5586
5587     SDValue Cmp = Cond.getOperand(1);
5588     unsigned Opc = Cmp.getOpcode();
5589     MVT VT = Op.getValueType();
5590
5591     bool IllegalFPCMov = false;
5592     if (VT.isFloatingPoint() && !VT.isVector() &&
5593         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5594       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5595
5596     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5597         Opc == X86ISD::BT) { // FIXME
5598       Cond = Cmp;
5599       addTest = false;
5600     }
5601   }
5602
5603   if (addTest) {
5604     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5605     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5606   }
5607
5608   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5609   SmallVector<SDValue, 4> Ops;
5610   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5611   // condition is true.
5612   Ops.push_back(Op.getOperand(2));
5613   Ops.push_back(Op.getOperand(1));
5614   Ops.push_back(CC);
5615   Ops.push_back(Cond);
5616   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5617 }
5618
5619 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5620 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5621 // from the AND / OR.
5622 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5623   Opc = Op.getOpcode();
5624   if (Opc != ISD::OR && Opc != ISD::AND)
5625     return false;
5626   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5627           Op.getOperand(0).hasOneUse() &&
5628           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5629           Op.getOperand(1).hasOneUse());
5630 }
5631
5632 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5633 // 1 and that the SETCC node has a single use.
5634 static bool isXor1OfSetCC(SDValue Op) {
5635   if (Op.getOpcode() != ISD::XOR)
5636     return false;
5637   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5638   if (N1C && N1C->getAPIntValue() == 1) {
5639     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5640       Op.getOperand(0).hasOneUse();
5641   }
5642   return false;
5643 }
5644
5645 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5646   bool addTest = true;
5647   SDValue Chain = Op.getOperand(0);
5648   SDValue Cond  = Op.getOperand(1);
5649   SDValue Dest  = Op.getOperand(2);
5650   DebugLoc dl = Op.getDebugLoc();
5651   SDValue CC;
5652
5653   if (Cond.getOpcode() == ISD::SETCC)
5654     Cond = LowerSETCC(Cond, DAG);
5655 #if 0
5656   // FIXME: LowerXALUO doesn't handle these!!
5657   else if (Cond.getOpcode() == X86ISD::ADD  ||
5658            Cond.getOpcode() == X86ISD::SUB  ||
5659            Cond.getOpcode() == X86ISD::SMUL ||
5660            Cond.getOpcode() == X86ISD::UMUL)
5661     Cond = LowerXALUO(Cond, DAG);
5662 #endif
5663
5664   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5665   // setting operand in place of the X86ISD::SETCC.
5666   if (Cond.getOpcode() == X86ISD::SETCC) {
5667     CC = Cond.getOperand(0);
5668
5669     SDValue Cmp = Cond.getOperand(1);
5670     unsigned Opc = Cmp.getOpcode();
5671     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5672     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5673       Cond = Cmp;
5674       addTest = false;
5675     } else {
5676       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5677       default: break;
5678       case X86::COND_O:
5679       case X86::COND_B:
5680         // These can only come from an arithmetic instruction with overflow,
5681         // e.g. SADDO, UADDO.
5682         Cond = Cond.getNode()->getOperand(1);
5683         addTest = false;
5684         break;
5685       }
5686     }
5687   } else {
5688     unsigned CondOpc;
5689     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5690       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5691       if (CondOpc == ISD::OR) {
5692         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5693         // two branches instead of an explicit OR instruction with a
5694         // separate test.
5695         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5696             isX86LogicalCmp(Cmp)) {
5697           CC = Cond.getOperand(0).getOperand(0);
5698           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5699                               Chain, Dest, CC, Cmp);
5700           CC = Cond.getOperand(1).getOperand(0);
5701           Cond = Cmp;
5702           addTest = false;
5703         }
5704       } else { // ISD::AND
5705         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5706         // two branches instead of an explicit AND instruction with a
5707         // separate test. However, we only do this if this block doesn't
5708         // have a fall-through edge, because this requires an explicit
5709         // jmp when the condition is false.
5710         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5711             isX86LogicalCmp(Cmp) &&
5712             Op.getNode()->hasOneUse()) {
5713           X86::CondCode CCode =
5714             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5715           CCode = X86::GetOppositeBranchCondition(CCode);
5716           CC = DAG.getConstant(CCode, MVT::i8);
5717           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5718           // Look for an unconditional branch following this conditional branch.
5719           // We need this because we need to reverse the successors in order
5720           // to implement FCMP_OEQ.
5721           if (User.getOpcode() == ISD::BR) {
5722             SDValue FalseBB = User.getOperand(1);
5723             SDValue NewBR =
5724               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5725             assert(NewBR == User);
5726             Dest = FalseBB;
5727
5728             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5729                                 Chain, Dest, CC, Cmp);
5730             X86::CondCode CCode =
5731               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5732             CCode = X86::GetOppositeBranchCondition(CCode);
5733             CC = DAG.getConstant(CCode, MVT::i8);
5734             Cond = Cmp;
5735             addTest = false;
5736           }
5737         }
5738       }
5739     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5740       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5741       // It should be transformed during dag combiner except when the condition
5742       // is set by a arithmetics with overflow node.
5743       X86::CondCode CCode =
5744         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5745       CCode = X86::GetOppositeBranchCondition(CCode);
5746       CC = DAG.getConstant(CCode, MVT::i8);
5747       Cond = Cond.getOperand(0).getOperand(1);
5748       addTest = false;
5749     }
5750   }
5751
5752   if (addTest) {
5753     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5754     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5755   }
5756   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5757                      Chain, Dest, CC, Cond);
5758 }
5759
5760
5761 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5762 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5763 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5764 // that the guard pages used by the OS virtual memory manager are allocated in
5765 // correct sequence.
5766 SDValue
5767 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5768                                            SelectionDAG &DAG) {
5769   assert(Subtarget->isTargetCygMing() &&
5770          "This should be used only on Cygwin/Mingw targets");
5771   DebugLoc dl = Op.getDebugLoc();
5772
5773   // Get the inputs.
5774   SDValue Chain = Op.getOperand(0);
5775   SDValue Size  = Op.getOperand(1);
5776   // FIXME: Ensure alignment here
5777
5778   SDValue Flag;
5779
5780   MVT IntPtr = getPointerTy();
5781   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5782
5783   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5784
5785   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5786   Flag = Chain.getValue(1);
5787
5788   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5789   SDValue Ops[] = { Chain,
5790                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5791                       DAG.getRegister(X86::EAX, IntPtr),
5792                       DAG.getRegister(X86StackPtr, SPTy),
5793                       Flag };
5794   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5795   Flag = Chain.getValue(1);
5796
5797   Chain = DAG.getCALLSEQ_END(Chain,
5798                              DAG.getIntPtrConstant(0, true),
5799                              DAG.getIntPtrConstant(0, true),
5800                              Flag);
5801
5802   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5803
5804   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5805   return DAG.getMergeValues(Ops1, 2, dl);
5806 }
5807
5808 SDValue
5809 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5810                                            SDValue Chain,
5811                                            SDValue Dst, SDValue Src,
5812                                            SDValue Size, unsigned Align,
5813                                            const Value *DstSV,
5814                                            uint64_t DstSVOff) {
5815   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5816
5817   // If not DWORD aligned or size is more than the threshold, call the library.
5818   // The libc version is likely to be faster for these cases. It can use the
5819   // address value and run time information about the CPU.
5820   if ((Align & 3) != 0 ||
5821       !ConstantSize ||
5822       ConstantSize->getZExtValue() >
5823         getSubtarget()->getMaxInlineSizeThreshold()) {
5824     SDValue InFlag(0, 0);
5825
5826     // Check to see if there is a specialized entry-point for memory zeroing.
5827     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5828
5829     if (const char *bzeroEntry =  V &&
5830         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5831       MVT IntPtr = getPointerTy();
5832       const Type *IntPtrTy = TD->getIntPtrType();
5833       TargetLowering::ArgListTy Args;
5834       TargetLowering::ArgListEntry Entry;
5835       Entry.Node = Dst;
5836       Entry.Ty = IntPtrTy;
5837       Args.push_back(Entry);
5838       Entry.Node = Size;
5839       Args.push_back(Entry);
5840       std::pair<SDValue,SDValue> CallResult =
5841         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5842                     0, CallingConv::C, false,
5843                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5844       return CallResult.second;
5845     }
5846
5847     // Otherwise have the target-independent code call memset.
5848     return SDValue();
5849   }
5850
5851   uint64_t SizeVal = ConstantSize->getZExtValue();
5852   SDValue InFlag(0, 0);
5853   MVT AVT;
5854   SDValue Count;
5855   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5856   unsigned BytesLeft = 0;
5857   bool TwoRepStos = false;
5858   if (ValC) {
5859     unsigned ValReg;
5860     uint64_t Val = ValC->getZExtValue() & 255;
5861
5862     // If the value is a constant, then we can potentially use larger sets.
5863     switch (Align & 3) {
5864     case 2:   // WORD aligned
5865       AVT = MVT::i16;
5866       ValReg = X86::AX;
5867       Val = (Val << 8) | Val;
5868       break;
5869     case 0:  // DWORD aligned
5870       AVT = MVT::i32;
5871       ValReg = X86::EAX;
5872       Val = (Val << 8)  | Val;
5873       Val = (Val << 16) | Val;
5874       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5875         AVT = MVT::i64;
5876         ValReg = X86::RAX;
5877         Val = (Val << 32) | Val;
5878       }
5879       break;
5880     default:  // Byte aligned
5881       AVT = MVT::i8;
5882       ValReg = X86::AL;
5883       Count = DAG.getIntPtrConstant(SizeVal);
5884       break;
5885     }
5886
5887     if (AVT.bitsGT(MVT::i8)) {
5888       unsigned UBytes = AVT.getSizeInBits() / 8;
5889       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5890       BytesLeft = SizeVal % UBytes;
5891     }
5892
5893     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5894                               InFlag);
5895     InFlag = Chain.getValue(1);
5896   } else {
5897     AVT = MVT::i8;
5898     Count  = DAG.getIntPtrConstant(SizeVal);
5899     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5900     InFlag = Chain.getValue(1);
5901   }
5902
5903   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5904                                                               X86::ECX,
5905                             Count, InFlag);
5906   InFlag = Chain.getValue(1);
5907   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5908                                                               X86::EDI,
5909                             Dst, InFlag);
5910   InFlag = Chain.getValue(1);
5911
5912   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5913   SmallVector<SDValue, 8> Ops;
5914   Ops.push_back(Chain);
5915   Ops.push_back(DAG.getValueType(AVT));
5916   Ops.push_back(InFlag);
5917   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5918
5919   if (TwoRepStos) {
5920     InFlag = Chain.getValue(1);
5921     Count  = Size;
5922     MVT CVT = Count.getValueType();
5923     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5924                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5925     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5926                                                              X86::ECX,
5927                               Left, InFlag);
5928     InFlag = Chain.getValue(1);
5929     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5930     Ops.clear();
5931     Ops.push_back(Chain);
5932     Ops.push_back(DAG.getValueType(MVT::i8));
5933     Ops.push_back(InFlag);
5934     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5935   } else if (BytesLeft) {
5936     // Handle the last 1 - 7 bytes.
5937     unsigned Offset = SizeVal - BytesLeft;
5938     MVT AddrVT = Dst.getValueType();
5939     MVT SizeVT = Size.getValueType();
5940
5941     Chain = DAG.getMemset(Chain, dl,
5942                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5943                                       DAG.getConstant(Offset, AddrVT)),
5944                           Src,
5945                           DAG.getConstant(BytesLeft, SizeVT),
5946                           Align, DstSV, DstSVOff + Offset);
5947   }
5948
5949   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5950   return Chain;
5951 }
5952
5953 SDValue
5954 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5955                                       SDValue Chain, SDValue Dst, SDValue Src,
5956                                       SDValue Size, unsigned Align,
5957                                       bool AlwaysInline,
5958                                       const Value *DstSV, uint64_t DstSVOff,
5959                                       const Value *SrcSV, uint64_t SrcSVOff) {
5960   // This requires the copy size to be a constant, preferrably
5961   // within a subtarget-specific limit.
5962   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5963   if (!ConstantSize)
5964     return SDValue();
5965   uint64_t SizeVal = ConstantSize->getZExtValue();
5966   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5967     return SDValue();
5968
5969   /// If not DWORD aligned, call the library.
5970   if ((Align & 3) != 0)
5971     return SDValue();
5972
5973   // DWORD aligned
5974   MVT AVT = MVT::i32;
5975   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5976     AVT = MVT::i64;
5977
5978   unsigned UBytes = AVT.getSizeInBits() / 8;
5979   unsigned CountVal = SizeVal / UBytes;
5980   SDValue Count = DAG.getIntPtrConstant(CountVal);
5981   unsigned BytesLeft = SizeVal % UBytes;
5982
5983   SDValue InFlag(0, 0);
5984   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5985                                                               X86::ECX,
5986                             Count, InFlag);
5987   InFlag = Chain.getValue(1);
5988   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5989                                                              X86::EDI,
5990                             Dst, InFlag);
5991   InFlag = Chain.getValue(1);
5992   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5993                                                               X86::ESI,
5994                             Src, InFlag);
5995   InFlag = Chain.getValue(1);
5996
5997   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5998   SmallVector<SDValue, 8> Ops;
5999   Ops.push_back(Chain);
6000   Ops.push_back(DAG.getValueType(AVT));
6001   Ops.push_back(InFlag);
6002   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6003
6004   SmallVector<SDValue, 4> Results;
6005   Results.push_back(RepMovs);
6006   if (BytesLeft) {
6007     // Handle the last 1 - 7 bytes.
6008     unsigned Offset = SizeVal - BytesLeft;
6009     MVT DstVT = Dst.getValueType();
6010     MVT SrcVT = Src.getValueType();
6011     MVT SizeVT = Size.getValueType();
6012     Results.push_back(DAG.getMemcpy(Chain, dl,
6013                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6014                                                 DAG.getConstant(Offset, DstVT)),
6015                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6016                                                 DAG.getConstant(Offset, SrcVT)),
6017                                     DAG.getConstant(BytesLeft, SizeVT),
6018                                     Align, AlwaysInline,
6019                                     DstSV, DstSVOff + Offset,
6020                                     SrcSV, SrcSVOff + Offset));
6021   }
6022
6023   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6024                      &Results[0], Results.size());
6025 }
6026
6027 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6028   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6029   DebugLoc dl = Op.getDebugLoc();
6030
6031   if (!Subtarget->is64Bit()) {
6032     // vastart just stores the address of the VarArgsFrameIndex slot into the
6033     // memory location argument.
6034     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6035     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6036   }
6037
6038   // __va_list_tag:
6039   //   gp_offset         (0 - 6 * 8)
6040   //   fp_offset         (48 - 48 + 8 * 16)
6041   //   overflow_arg_area (point to parameters coming in memory).
6042   //   reg_save_area
6043   SmallVector<SDValue, 8> MemOps;
6044   SDValue FIN = Op.getOperand(1);
6045   // Store gp_offset
6046   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6047                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6048                                  FIN, SV, 0);
6049   MemOps.push_back(Store);
6050
6051   // Store fp_offset
6052   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6053                     FIN, DAG.getIntPtrConstant(4));
6054   Store = DAG.getStore(Op.getOperand(0), dl,
6055                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6056                        FIN, SV, 0);
6057   MemOps.push_back(Store);
6058
6059   // Store ptr to overflow_arg_area
6060   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6061                     FIN, DAG.getIntPtrConstant(4));
6062   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6063   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6064   MemOps.push_back(Store);
6065
6066   // Store ptr to reg_save_area.
6067   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6068                     FIN, DAG.getIntPtrConstant(8));
6069   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6070   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6071   MemOps.push_back(Store);
6072   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6073                      &MemOps[0], MemOps.size());
6074 }
6075
6076 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6077   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6078   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6079   SDValue Chain = Op.getOperand(0);
6080   SDValue SrcPtr = Op.getOperand(1);
6081   SDValue SrcSV = Op.getOperand(2);
6082
6083   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6084   return SDValue();
6085 }
6086
6087 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6088   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6089   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6090   SDValue Chain = Op.getOperand(0);
6091   SDValue DstPtr = Op.getOperand(1);
6092   SDValue SrcPtr = Op.getOperand(2);
6093   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6094   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6095   DebugLoc dl = Op.getDebugLoc();
6096
6097   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6098                        DAG.getIntPtrConstant(24), 8, false,
6099                        DstSV, 0, SrcSV, 0);
6100 }
6101
6102 SDValue
6103 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6104   DebugLoc dl = Op.getDebugLoc();
6105   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6106   switch (IntNo) {
6107   default: return SDValue();    // Don't custom lower most intrinsics.
6108   // Comparison intrinsics.
6109   case Intrinsic::x86_sse_comieq_ss:
6110   case Intrinsic::x86_sse_comilt_ss:
6111   case Intrinsic::x86_sse_comile_ss:
6112   case Intrinsic::x86_sse_comigt_ss:
6113   case Intrinsic::x86_sse_comige_ss:
6114   case Intrinsic::x86_sse_comineq_ss:
6115   case Intrinsic::x86_sse_ucomieq_ss:
6116   case Intrinsic::x86_sse_ucomilt_ss:
6117   case Intrinsic::x86_sse_ucomile_ss:
6118   case Intrinsic::x86_sse_ucomigt_ss:
6119   case Intrinsic::x86_sse_ucomige_ss:
6120   case Intrinsic::x86_sse_ucomineq_ss:
6121   case Intrinsic::x86_sse2_comieq_sd:
6122   case Intrinsic::x86_sse2_comilt_sd:
6123   case Intrinsic::x86_sse2_comile_sd:
6124   case Intrinsic::x86_sse2_comigt_sd:
6125   case Intrinsic::x86_sse2_comige_sd:
6126   case Intrinsic::x86_sse2_comineq_sd:
6127   case Intrinsic::x86_sse2_ucomieq_sd:
6128   case Intrinsic::x86_sse2_ucomilt_sd:
6129   case Intrinsic::x86_sse2_ucomile_sd:
6130   case Intrinsic::x86_sse2_ucomigt_sd:
6131   case Intrinsic::x86_sse2_ucomige_sd:
6132   case Intrinsic::x86_sse2_ucomineq_sd: {
6133     unsigned Opc = 0;
6134     ISD::CondCode CC = ISD::SETCC_INVALID;
6135     switch (IntNo) {
6136     default: break;
6137     case Intrinsic::x86_sse_comieq_ss:
6138     case Intrinsic::x86_sse2_comieq_sd:
6139       Opc = X86ISD::COMI;
6140       CC = ISD::SETEQ;
6141       break;
6142     case Intrinsic::x86_sse_comilt_ss:
6143     case Intrinsic::x86_sse2_comilt_sd:
6144       Opc = X86ISD::COMI;
6145       CC = ISD::SETLT;
6146       break;
6147     case Intrinsic::x86_sse_comile_ss:
6148     case Intrinsic::x86_sse2_comile_sd:
6149       Opc = X86ISD::COMI;
6150       CC = ISD::SETLE;
6151       break;
6152     case Intrinsic::x86_sse_comigt_ss:
6153     case Intrinsic::x86_sse2_comigt_sd:
6154       Opc = X86ISD::COMI;
6155       CC = ISD::SETGT;
6156       break;
6157     case Intrinsic::x86_sse_comige_ss:
6158     case Intrinsic::x86_sse2_comige_sd:
6159       Opc = X86ISD::COMI;
6160       CC = ISD::SETGE;
6161       break;
6162     case Intrinsic::x86_sse_comineq_ss:
6163     case Intrinsic::x86_sse2_comineq_sd:
6164       Opc = X86ISD::COMI;
6165       CC = ISD::SETNE;
6166       break;
6167     case Intrinsic::x86_sse_ucomieq_ss:
6168     case Intrinsic::x86_sse2_ucomieq_sd:
6169       Opc = X86ISD::UCOMI;
6170       CC = ISD::SETEQ;
6171       break;
6172     case Intrinsic::x86_sse_ucomilt_ss:
6173     case Intrinsic::x86_sse2_ucomilt_sd:
6174       Opc = X86ISD::UCOMI;
6175       CC = ISD::SETLT;
6176       break;
6177     case Intrinsic::x86_sse_ucomile_ss:
6178     case Intrinsic::x86_sse2_ucomile_sd:
6179       Opc = X86ISD::UCOMI;
6180       CC = ISD::SETLE;
6181       break;
6182     case Intrinsic::x86_sse_ucomigt_ss:
6183     case Intrinsic::x86_sse2_ucomigt_sd:
6184       Opc = X86ISD::UCOMI;
6185       CC = ISD::SETGT;
6186       break;
6187     case Intrinsic::x86_sse_ucomige_ss:
6188     case Intrinsic::x86_sse2_ucomige_sd:
6189       Opc = X86ISD::UCOMI;
6190       CC = ISD::SETGE;
6191       break;
6192     case Intrinsic::x86_sse_ucomineq_ss:
6193     case Intrinsic::x86_sse2_ucomineq_sd:
6194       Opc = X86ISD::UCOMI;
6195       CC = ISD::SETNE;
6196       break;
6197     }
6198
6199     SDValue LHS = Op.getOperand(1);
6200     SDValue RHS = Op.getOperand(2);
6201     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6202     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6203     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6204                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6205     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6206   }
6207   // ptest intrinsics. The intrinsic these come from are designed to return
6208   // an integer value, not just an instruction so lower it to the ptest
6209   // pattern and a setcc for the result.
6210   case Intrinsic::x86_sse41_ptestz:
6211   case Intrinsic::x86_sse41_ptestc:
6212   case Intrinsic::x86_sse41_ptestnzc:{
6213     unsigned X86CC = 0;
6214     switch (IntNo) {
6215     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6216     case Intrinsic::x86_sse41_ptestz:
6217       // ZF = 1
6218       X86CC = X86::COND_E;
6219       break;
6220     case Intrinsic::x86_sse41_ptestc:
6221       // CF = 1
6222       X86CC = X86::COND_B;
6223       break;
6224     case Intrinsic::x86_sse41_ptestnzc:
6225       // ZF and CF = 0
6226       X86CC = X86::COND_A;
6227       break;
6228     }
6229
6230     SDValue LHS = Op.getOperand(1);
6231     SDValue RHS = Op.getOperand(2);
6232     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6233     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6234     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6235     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6236   }
6237
6238   // Fix vector shift instructions where the last operand is a non-immediate
6239   // i32 value.
6240   case Intrinsic::x86_sse2_pslli_w:
6241   case Intrinsic::x86_sse2_pslli_d:
6242   case Intrinsic::x86_sse2_pslli_q:
6243   case Intrinsic::x86_sse2_psrli_w:
6244   case Intrinsic::x86_sse2_psrli_d:
6245   case Intrinsic::x86_sse2_psrli_q:
6246   case Intrinsic::x86_sse2_psrai_w:
6247   case Intrinsic::x86_sse2_psrai_d:
6248   case Intrinsic::x86_mmx_pslli_w:
6249   case Intrinsic::x86_mmx_pslli_d:
6250   case Intrinsic::x86_mmx_pslli_q:
6251   case Intrinsic::x86_mmx_psrli_w:
6252   case Intrinsic::x86_mmx_psrli_d:
6253   case Intrinsic::x86_mmx_psrli_q:
6254   case Intrinsic::x86_mmx_psrai_w:
6255   case Intrinsic::x86_mmx_psrai_d: {
6256     SDValue ShAmt = Op.getOperand(2);
6257     if (isa<ConstantSDNode>(ShAmt))
6258       return SDValue();
6259
6260     unsigned NewIntNo = 0;
6261     MVT ShAmtVT = MVT::v4i32;
6262     switch (IntNo) {
6263     case Intrinsic::x86_sse2_pslli_w:
6264       NewIntNo = Intrinsic::x86_sse2_psll_w;
6265       break;
6266     case Intrinsic::x86_sse2_pslli_d:
6267       NewIntNo = Intrinsic::x86_sse2_psll_d;
6268       break;
6269     case Intrinsic::x86_sse2_pslli_q:
6270       NewIntNo = Intrinsic::x86_sse2_psll_q;
6271       break;
6272     case Intrinsic::x86_sse2_psrli_w:
6273       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6274       break;
6275     case Intrinsic::x86_sse2_psrli_d:
6276       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6277       break;
6278     case Intrinsic::x86_sse2_psrli_q:
6279       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6280       break;
6281     case Intrinsic::x86_sse2_psrai_w:
6282       NewIntNo = Intrinsic::x86_sse2_psra_w;
6283       break;
6284     case Intrinsic::x86_sse2_psrai_d:
6285       NewIntNo = Intrinsic::x86_sse2_psra_d;
6286       break;
6287     default: {
6288       ShAmtVT = MVT::v2i32;
6289       switch (IntNo) {
6290       case Intrinsic::x86_mmx_pslli_w:
6291         NewIntNo = Intrinsic::x86_mmx_psll_w;
6292         break;
6293       case Intrinsic::x86_mmx_pslli_d:
6294         NewIntNo = Intrinsic::x86_mmx_psll_d;
6295         break;
6296       case Intrinsic::x86_mmx_pslli_q:
6297         NewIntNo = Intrinsic::x86_mmx_psll_q;
6298         break;
6299       case Intrinsic::x86_mmx_psrli_w:
6300         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6301         break;
6302       case Intrinsic::x86_mmx_psrli_d:
6303         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6304         break;
6305       case Intrinsic::x86_mmx_psrli_q:
6306         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6307         break;
6308       case Intrinsic::x86_mmx_psrai_w:
6309         NewIntNo = Intrinsic::x86_mmx_psra_w;
6310         break;
6311       case Intrinsic::x86_mmx_psrai_d:
6312         NewIntNo = Intrinsic::x86_mmx_psra_d;
6313         break;
6314       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6315       }
6316       break;
6317     }
6318     }
6319     MVT VT = Op.getValueType();
6320     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6321                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6322     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6323                        DAG.getConstant(NewIntNo, MVT::i32),
6324                        Op.getOperand(1), ShAmt);
6325   }
6326   }
6327 }
6328
6329 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6330   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6331   DebugLoc dl = Op.getDebugLoc();
6332
6333   if (Depth > 0) {
6334     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6335     SDValue Offset =
6336       DAG.getConstant(TD->getPointerSize(),
6337                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6338     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6339                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6340                                    FrameAddr, Offset),
6341                        NULL, 0);
6342   }
6343
6344   // Just load the return address.
6345   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6346   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6347                      RetAddrFI, NULL, 0);
6348 }
6349
6350 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6351   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6352   MFI->setFrameAddressIsTaken(true);
6353   MVT VT = Op.getValueType();
6354   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6355   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6356   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6357   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6358   while (Depth--)
6359     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6360   return FrameAddr;
6361 }
6362
6363 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6364                                                      SelectionDAG &DAG) {
6365   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6366 }
6367
6368 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6369 {
6370   MachineFunction &MF = DAG.getMachineFunction();
6371   SDValue Chain     = Op.getOperand(0);
6372   SDValue Offset    = Op.getOperand(1);
6373   SDValue Handler   = Op.getOperand(2);
6374   DebugLoc dl       = Op.getDebugLoc();
6375
6376   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6377                                   getPointerTy());
6378   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6379
6380   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6381                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6382   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6383   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6384   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6385   MF.getRegInfo().addLiveOut(StoreAddrReg);
6386
6387   return DAG.getNode(X86ISD::EH_RETURN, dl,
6388                      MVT::Other,
6389                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6390 }
6391
6392 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6393                                              SelectionDAG &DAG) {
6394   SDValue Root = Op.getOperand(0);
6395   SDValue Trmp = Op.getOperand(1); // trampoline
6396   SDValue FPtr = Op.getOperand(2); // nested function
6397   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6398   DebugLoc dl  = Op.getDebugLoc();
6399
6400   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6401
6402   const X86InstrInfo *TII =
6403     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6404
6405   if (Subtarget->is64Bit()) {
6406     SDValue OutChains[6];
6407
6408     // Large code-model.
6409
6410     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6411     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6412
6413     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6414     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6415
6416     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6417
6418     // Load the pointer to the nested function into R11.
6419     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6420     SDValue Addr = Trmp;
6421     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6422                                 Addr, TrmpAddr, 0);
6423
6424     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6425                        DAG.getConstant(2, MVT::i64));
6426     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6427
6428     // Load the 'nest' parameter value into R10.
6429     // R10 is specified in X86CallingConv.td
6430     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6431     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6432                        DAG.getConstant(10, MVT::i64));
6433     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6434                                 Addr, TrmpAddr, 10);
6435
6436     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6437                        DAG.getConstant(12, MVT::i64));
6438     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6439
6440     // Jump to the nested function.
6441     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6442     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6443                        DAG.getConstant(20, MVT::i64));
6444     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6445                                 Addr, TrmpAddr, 20);
6446
6447     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6448     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6449                        DAG.getConstant(22, MVT::i64));
6450     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6451                                 TrmpAddr, 22);
6452
6453     SDValue Ops[] =
6454       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6455     return DAG.getMergeValues(Ops, 2, dl);
6456   } else {
6457     const Function *Func =
6458       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6459     unsigned CC = Func->getCallingConv();
6460     unsigned NestReg;
6461
6462     switch (CC) {
6463     default:
6464       llvm_unreachable("Unsupported calling convention");
6465     case CallingConv::C:
6466     case CallingConv::X86_StdCall: {
6467       // Pass 'nest' parameter in ECX.
6468       // Must be kept in sync with X86CallingConv.td
6469       NestReg = X86::ECX;
6470
6471       // Check that ECX wasn't needed by an 'inreg' parameter.
6472       const FunctionType *FTy = Func->getFunctionType();
6473       const AttrListPtr &Attrs = Func->getAttributes();
6474
6475       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6476         unsigned InRegCount = 0;
6477         unsigned Idx = 1;
6478
6479         for (FunctionType::param_iterator I = FTy->param_begin(),
6480              E = FTy->param_end(); I != E; ++I, ++Idx)
6481           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6482             // FIXME: should only count parameters that are lowered to integers.
6483             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6484
6485         if (InRegCount > 2) {
6486           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6487         }
6488       }
6489       break;
6490     }
6491     case CallingConv::X86_FastCall:
6492     case CallingConv::Fast:
6493       // Pass 'nest' parameter in EAX.
6494       // Must be kept in sync with X86CallingConv.td
6495       NestReg = X86::EAX;
6496       break;
6497     }
6498
6499     SDValue OutChains[4];
6500     SDValue Addr, Disp;
6501
6502     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6503                        DAG.getConstant(10, MVT::i32));
6504     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6505
6506     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6507     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6508     OutChains[0] = DAG.getStore(Root, dl,
6509                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6510                                 Trmp, TrmpAddr, 0);
6511
6512     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6513                        DAG.getConstant(1, MVT::i32));
6514     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6515
6516     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6517     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6518                        DAG.getConstant(5, MVT::i32));
6519     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6520                                 TrmpAddr, 5, false, 1);
6521
6522     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6523                        DAG.getConstant(6, MVT::i32));
6524     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6525
6526     SDValue Ops[] =
6527       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6528     return DAG.getMergeValues(Ops, 2, dl);
6529   }
6530 }
6531
6532 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6533   /*
6534    The rounding mode is in bits 11:10 of FPSR, and has the following
6535    settings:
6536      00 Round to nearest
6537      01 Round to -inf
6538      10 Round to +inf
6539      11 Round to 0
6540
6541   FLT_ROUNDS, on the other hand, expects the following:
6542     -1 Undefined
6543      0 Round to 0
6544      1 Round to nearest
6545      2 Round to +inf
6546      3 Round to -inf
6547
6548   To perform the conversion, we do:
6549     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6550   */
6551
6552   MachineFunction &MF = DAG.getMachineFunction();
6553   const TargetMachine &TM = MF.getTarget();
6554   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6555   unsigned StackAlignment = TFI.getStackAlignment();
6556   MVT VT = Op.getValueType();
6557   DebugLoc dl = Op.getDebugLoc();
6558
6559   // Save FP Control Word to stack slot
6560   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6561   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6562
6563   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6564                               DAG.getEntryNode(), StackSlot);
6565
6566   // Load FP Control Word from stack slot
6567   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6568
6569   // Transform as necessary
6570   SDValue CWD1 =
6571     DAG.getNode(ISD::SRL, dl, MVT::i16,
6572                 DAG.getNode(ISD::AND, dl, MVT::i16,
6573                             CWD, DAG.getConstant(0x800, MVT::i16)),
6574                 DAG.getConstant(11, MVT::i8));
6575   SDValue CWD2 =
6576     DAG.getNode(ISD::SRL, dl, MVT::i16,
6577                 DAG.getNode(ISD::AND, dl, MVT::i16,
6578                             CWD, DAG.getConstant(0x400, MVT::i16)),
6579                 DAG.getConstant(9, MVT::i8));
6580
6581   SDValue RetVal =
6582     DAG.getNode(ISD::AND, dl, MVT::i16,
6583                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6584                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6585                             DAG.getConstant(1, MVT::i16)),
6586                 DAG.getConstant(3, MVT::i16));
6587
6588
6589   return DAG.getNode((VT.getSizeInBits() < 16 ?
6590                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6591 }
6592
6593 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6594   MVT VT = Op.getValueType();
6595   MVT OpVT = VT;
6596   unsigned NumBits = VT.getSizeInBits();
6597   DebugLoc dl = Op.getDebugLoc();
6598
6599   Op = Op.getOperand(0);
6600   if (VT == MVT::i8) {
6601     // Zero extend to i32 since there is not an i8 bsr.
6602     OpVT = MVT::i32;
6603     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6604   }
6605
6606   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6607   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6608   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6609
6610   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6611   SmallVector<SDValue, 4> Ops;
6612   Ops.push_back(Op);
6613   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6614   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6615   Ops.push_back(Op.getValue(1));
6616   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6617
6618   // Finally xor with NumBits-1.
6619   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6620
6621   if (VT == MVT::i8)
6622     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6623   return Op;
6624 }
6625
6626 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6627   MVT VT = Op.getValueType();
6628   MVT OpVT = VT;
6629   unsigned NumBits = VT.getSizeInBits();
6630   DebugLoc dl = Op.getDebugLoc();
6631
6632   Op = Op.getOperand(0);
6633   if (VT == MVT::i8) {
6634     OpVT = MVT::i32;
6635     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6636   }
6637
6638   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6639   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6640   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6641
6642   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6643   SmallVector<SDValue, 4> Ops;
6644   Ops.push_back(Op);
6645   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6646   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6647   Ops.push_back(Op.getValue(1));
6648   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6649
6650   if (VT == MVT::i8)
6651     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6652   return Op;
6653 }
6654
6655 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6656   MVT VT = Op.getValueType();
6657   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6658   DebugLoc dl = Op.getDebugLoc();
6659
6660   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6661   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6662   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6663   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6664   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6665   //
6666   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6667   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6668   //  return AloBlo + AloBhi + AhiBlo;
6669
6670   SDValue A = Op.getOperand(0);
6671   SDValue B = Op.getOperand(1);
6672
6673   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6674                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6675                        A, DAG.getConstant(32, MVT::i32));
6676   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6677                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6678                        B, DAG.getConstant(32, MVT::i32));
6679   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6680                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6681                        A, B);
6682   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6683                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6684                        A, Bhi);
6685   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6686                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6687                        Ahi, B);
6688   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6689                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6690                        AloBhi, DAG.getConstant(32, MVT::i32));
6691   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6692                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6693                        AhiBlo, DAG.getConstant(32, MVT::i32));
6694   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6695   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6696   return Res;
6697 }
6698
6699
6700 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6701   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6702   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6703   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6704   // has only one use.
6705   SDNode *N = Op.getNode();
6706   SDValue LHS = N->getOperand(0);
6707   SDValue RHS = N->getOperand(1);
6708   unsigned BaseOp = 0;
6709   unsigned Cond = 0;
6710   DebugLoc dl = Op.getDebugLoc();
6711
6712   switch (Op.getOpcode()) {
6713   default: llvm_unreachable("Unknown ovf instruction!");
6714   case ISD::SADDO:
6715     // A subtract of one will be selected as a INC. Note that INC doesn't
6716     // set CF, so we can't do this for UADDO.
6717     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6718       if (C->getAPIntValue() == 1) {
6719         BaseOp = X86ISD::INC;
6720         Cond = X86::COND_O;
6721         break;
6722       }
6723     BaseOp = X86ISD::ADD;
6724     Cond = X86::COND_O;
6725     break;
6726   case ISD::UADDO:
6727     BaseOp = X86ISD::ADD;
6728     Cond = X86::COND_B;
6729     break;
6730   case ISD::SSUBO:
6731     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6732     // set CF, so we can't do this for USUBO.
6733     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6734       if (C->getAPIntValue() == 1) {
6735         BaseOp = X86ISD::DEC;
6736         Cond = X86::COND_O;
6737         break;
6738       }
6739     BaseOp = X86ISD::SUB;
6740     Cond = X86::COND_O;
6741     break;
6742   case ISD::USUBO:
6743     BaseOp = X86ISD::SUB;
6744     Cond = X86::COND_B;
6745     break;
6746   case ISD::SMULO:
6747     BaseOp = X86ISD::SMUL;
6748     Cond = X86::COND_O;
6749     break;
6750   case ISD::UMULO:
6751     BaseOp = X86ISD::UMUL;
6752     Cond = X86::COND_B;
6753     break;
6754   }
6755
6756   // Also sets EFLAGS.
6757   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6758   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6759
6760   SDValue SetCC =
6761     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6762                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6763
6764   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6765   return Sum;
6766 }
6767
6768 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6769   MVT T = Op.getValueType();
6770   DebugLoc dl = Op.getDebugLoc();
6771   unsigned Reg = 0;
6772   unsigned size = 0;
6773   switch(T.getSimpleVT()) {
6774   default:
6775     assert(false && "Invalid value type!");
6776   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6777   case MVT::i16: Reg = X86::AX;  size = 2; break;
6778   case MVT::i32: Reg = X86::EAX; size = 4; break;
6779   case MVT::i64:
6780     assert(Subtarget->is64Bit() && "Node not type legal!");
6781     Reg = X86::RAX; size = 8;
6782     break;
6783   }
6784   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6785                                     Op.getOperand(2), SDValue());
6786   SDValue Ops[] = { cpIn.getValue(0),
6787                     Op.getOperand(1),
6788                     Op.getOperand(3),
6789                     DAG.getTargetConstant(size, MVT::i8),
6790                     cpIn.getValue(1) };
6791   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6792   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6793   SDValue cpOut =
6794     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6795   return cpOut;
6796 }
6797
6798 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6799                                                  SelectionDAG &DAG) {
6800   assert(Subtarget->is64Bit() && "Result not type legalized?");
6801   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6802   SDValue TheChain = Op.getOperand(0);
6803   DebugLoc dl = Op.getDebugLoc();
6804   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6805   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6806   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6807                                    rax.getValue(2));
6808   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6809                             DAG.getConstant(32, MVT::i8));
6810   SDValue Ops[] = {
6811     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6812     rdx.getValue(1)
6813   };
6814   return DAG.getMergeValues(Ops, 2, dl);
6815 }
6816
6817 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6818   SDNode *Node = Op.getNode();
6819   DebugLoc dl = Node->getDebugLoc();
6820   MVT T = Node->getValueType(0);
6821   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6822                               DAG.getConstant(0, T), Node->getOperand(2));
6823   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6824                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6825                        Node->getOperand(0),
6826                        Node->getOperand(1), negOp,
6827                        cast<AtomicSDNode>(Node)->getSrcValue(),
6828                        cast<AtomicSDNode>(Node)->getAlignment());
6829 }
6830
6831 /// LowerOperation - Provide custom lowering hooks for some operations.
6832 ///
6833 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6834   switch (Op.getOpcode()) {
6835   default: llvm_unreachable("Should not custom lower this!");
6836   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6837   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6838   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6839   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6840   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6841   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6842   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6843   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6844   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6845   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6846   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6847   case ISD::SHL_PARTS:
6848   case ISD::SRA_PARTS:
6849   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6850   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6851   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6852   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6853   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6854   case ISD::FABS:               return LowerFABS(Op, DAG);
6855   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6856   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6857   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6858   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6859   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6860   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6861   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6862   case ISD::CALL:               return LowerCALL(Op, DAG);
6863   case ISD::RET:                return LowerRET(Op, DAG);
6864   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6865   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6866   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6867   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6868   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6869   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6870   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6871   case ISD::FRAME_TO_ARGS_OFFSET:
6872                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6873   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6874   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6875   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6876   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6877   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6878   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6879   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6880   case ISD::SADDO:
6881   case ISD::UADDO:
6882   case ISD::SSUBO:
6883   case ISD::USUBO:
6884   case ISD::SMULO:
6885   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6886   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6887   }
6888 }
6889
6890 void X86TargetLowering::
6891 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6892                         SelectionDAG &DAG, unsigned NewOp) {
6893   MVT T = Node->getValueType(0);
6894   DebugLoc dl = Node->getDebugLoc();
6895   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6896
6897   SDValue Chain = Node->getOperand(0);
6898   SDValue In1 = Node->getOperand(1);
6899   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6900                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6901   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6902                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6903   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6904   // have a MemOperand.  Pass the info through as a normal operand.
6905   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6906   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6907   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6908   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6909   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6910   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6911   Results.push_back(Result.getValue(2));
6912 }
6913
6914 /// ReplaceNodeResults - Replace a node with an illegal result type
6915 /// with a new node built out of custom code.
6916 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6917                                            SmallVectorImpl<SDValue>&Results,
6918                                            SelectionDAG &DAG) {
6919   DebugLoc dl = N->getDebugLoc();
6920   switch (N->getOpcode()) {
6921   default:
6922     assert(false && "Do not know how to custom type legalize this operation!");
6923     return;
6924   case ISD::FP_TO_SINT: {
6925     std::pair<SDValue,SDValue> Vals =
6926         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6927     SDValue FIST = Vals.first, StackSlot = Vals.second;
6928     if (FIST.getNode() != 0) {
6929       MVT VT = N->getValueType(0);
6930       // Return a load from the stack slot.
6931       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6932     }
6933     return;
6934   }
6935   case ISD::READCYCLECOUNTER: {
6936     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6937     SDValue TheChain = N->getOperand(0);
6938     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6939     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6940                                      rd.getValue(1));
6941     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6942                                      eax.getValue(2));
6943     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6944     SDValue Ops[] = { eax, edx };
6945     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6946     Results.push_back(edx.getValue(1));
6947     return;
6948   }
6949   case ISD::ATOMIC_CMP_SWAP: {
6950     MVT T = N->getValueType(0);
6951     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6952     SDValue cpInL, cpInH;
6953     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6954                         DAG.getConstant(0, MVT::i32));
6955     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6956                         DAG.getConstant(1, MVT::i32));
6957     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6958     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6959                              cpInL.getValue(1));
6960     SDValue swapInL, swapInH;
6961     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6962                           DAG.getConstant(0, MVT::i32));
6963     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6964                           DAG.getConstant(1, MVT::i32));
6965     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6966                                cpInH.getValue(1));
6967     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6968                                swapInL.getValue(1));
6969     SDValue Ops[] = { swapInH.getValue(0),
6970                       N->getOperand(1),
6971                       swapInH.getValue(1) };
6972     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6973     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6974     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6975                                         MVT::i32, Result.getValue(1));
6976     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6977                                         MVT::i32, cpOutL.getValue(2));
6978     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6979     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6980     Results.push_back(cpOutH.getValue(1));
6981     return;
6982   }
6983   case ISD::ATOMIC_LOAD_ADD:
6984     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6985     return;
6986   case ISD::ATOMIC_LOAD_AND:
6987     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6988     return;
6989   case ISD::ATOMIC_LOAD_NAND:
6990     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6991     return;
6992   case ISD::ATOMIC_LOAD_OR:
6993     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6994     return;
6995   case ISD::ATOMIC_LOAD_SUB:
6996     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6997     return;
6998   case ISD::ATOMIC_LOAD_XOR:
6999     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7000     return;
7001   case ISD::ATOMIC_SWAP:
7002     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7003     return;
7004   }
7005 }
7006
7007 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7008   switch (Opcode) {
7009   default: return NULL;
7010   case X86ISD::BSF:                return "X86ISD::BSF";
7011   case X86ISD::BSR:                return "X86ISD::BSR";
7012   case X86ISD::SHLD:               return "X86ISD::SHLD";
7013   case X86ISD::SHRD:               return "X86ISD::SHRD";
7014   case X86ISD::FAND:               return "X86ISD::FAND";
7015   case X86ISD::FOR:                return "X86ISD::FOR";
7016   case X86ISD::FXOR:               return "X86ISD::FXOR";
7017   case X86ISD::FSRL:               return "X86ISD::FSRL";
7018   case X86ISD::FILD:               return "X86ISD::FILD";
7019   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7020   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7021   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7022   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7023   case X86ISD::FLD:                return "X86ISD::FLD";
7024   case X86ISD::FST:                return "X86ISD::FST";
7025   case X86ISD::CALL:               return "X86ISD::CALL";
7026   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
7027   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7028   case X86ISD::BT:                 return "X86ISD::BT";
7029   case X86ISD::CMP:                return "X86ISD::CMP";
7030   case X86ISD::COMI:               return "X86ISD::COMI";
7031   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7032   case X86ISD::SETCC:              return "X86ISD::SETCC";
7033   case X86ISD::CMOV:               return "X86ISD::CMOV";
7034   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7035   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7036   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7037   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7038   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7039   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7040   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7041   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7042   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7043   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7044   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7045   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7046   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7047   case X86ISD::FMAX:               return "X86ISD::FMAX";
7048   case X86ISD::FMIN:               return "X86ISD::FMIN";
7049   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7050   case X86ISD::FRCP:               return "X86ISD::FRCP";
7051   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7052   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7053   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7054   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7055   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7056   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7057   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7058   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7059   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7060   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7061   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7062   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7063   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7064   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7065   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7066   case X86ISD::VSHL:               return "X86ISD::VSHL";
7067   case X86ISD::VSRL:               return "X86ISD::VSRL";
7068   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7069   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7070   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7071   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7072   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7073   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7074   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7075   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7076   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7077   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7078   case X86ISD::ADD:                return "X86ISD::ADD";
7079   case X86ISD::SUB:                return "X86ISD::SUB";
7080   case X86ISD::SMUL:               return "X86ISD::SMUL";
7081   case X86ISD::UMUL:               return "X86ISD::UMUL";
7082   case X86ISD::INC:                return "X86ISD::INC";
7083   case X86ISD::DEC:                return "X86ISD::DEC";
7084   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7085   case X86ISD::PTEST:              return "X86ISD::PTEST";
7086   }
7087 }
7088
7089 // isLegalAddressingMode - Return true if the addressing mode represented
7090 // by AM is legal for this target, for a load/store of the specified type.
7091 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7092                                               const Type *Ty) const {
7093   // X86 supports extremely general addressing modes.
7094
7095   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7096   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7097     return false;
7098
7099   if (AM.BaseGV) {
7100     unsigned GVFlags =
7101       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7102
7103     // If a reference to this global requires an extra load, we can't fold it.
7104     if (isGlobalStubReference(GVFlags))
7105       return false;
7106
7107     // If BaseGV requires a register for the PIC base, we cannot also have a
7108     // BaseReg specified.
7109     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7110       return false;
7111
7112     // X86-64 only supports addr of globals in small code model.
7113     if (Subtarget->is64Bit()) {
7114       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7115         return false;
7116       // If lower 4G is not available, then we must use rip-relative addressing.
7117       if (AM.BaseOffs || AM.Scale > 1)
7118         return false;
7119     }
7120   }
7121
7122   switch (AM.Scale) {
7123   case 0:
7124   case 1:
7125   case 2:
7126   case 4:
7127   case 8:
7128     // These scales always work.
7129     break;
7130   case 3:
7131   case 5:
7132   case 9:
7133     // These scales are formed with basereg+scalereg.  Only accept if there is
7134     // no basereg yet.
7135     if (AM.HasBaseReg)
7136       return false;
7137     break;
7138   default:  // Other stuff never works.
7139     return false;
7140   }
7141
7142   return true;
7143 }
7144
7145
7146 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7147   if (!Ty1->isInteger() || !Ty2->isInteger())
7148     return false;
7149   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7150   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7151   if (NumBits1 <= NumBits2)
7152     return false;
7153   return Subtarget->is64Bit() || NumBits1 < 64;
7154 }
7155
7156 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7157   if (!VT1.isInteger() || !VT2.isInteger())
7158     return false;
7159   unsigned NumBits1 = VT1.getSizeInBits();
7160   unsigned NumBits2 = VT2.getSizeInBits();
7161   if (NumBits1 <= NumBits2)
7162     return false;
7163   return Subtarget->is64Bit() || NumBits1 < 64;
7164 }
7165
7166 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7167   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7168   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7169 }
7170
7171 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7172   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7173   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7174 }
7175
7176 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7177   // i16 instructions are longer (0x66 prefix) and potentially slower.
7178   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7179 }
7180
7181 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7182 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7183 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7184 /// are assumed to be legal.
7185 bool
7186 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7187                                       MVT VT) const {
7188   // Only do shuffles on 128-bit vector types for now.
7189   if (VT.getSizeInBits() == 64)
7190     return false;
7191
7192   // FIXME: pshufb, blends, palignr, shifts.
7193   return (VT.getVectorNumElements() == 2 ||
7194           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7195           isMOVLMask(M, VT) ||
7196           isSHUFPMask(M, VT) ||
7197           isPSHUFDMask(M, VT) ||
7198           isPSHUFHWMask(M, VT) ||
7199           isPSHUFLWMask(M, VT) ||
7200           isUNPCKLMask(M, VT) ||
7201           isUNPCKHMask(M, VT) ||
7202           isUNPCKL_v_undef_Mask(M, VT) ||
7203           isUNPCKH_v_undef_Mask(M, VT));
7204 }
7205
7206 bool
7207 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7208                                           MVT VT) const {
7209   unsigned NumElts = VT.getVectorNumElements();
7210   // FIXME: This collection of masks seems suspect.
7211   if (NumElts == 2)
7212     return true;
7213   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7214     return (isMOVLMask(Mask, VT)  ||
7215             isCommutedMOVLMask(Mask, VT, true) ||
7216             isSHUFPMask(Mask, VT) ||
7217             isCommutedSHUFPMask(Mask, VT));
7218   }
7219   return false;
7220 }
7221
7222 //===----------------------------------------------------------------------===//
7223 //                           X86 Scheduler Hooks
7224 //===----------------------------------------------------------------------===//
7225
7226 // private utility function
7227 MachineBasicBlock *
7228 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7229                                                        MachineBasicBlock *MBB,
7230                                                        unsigned regOpc,
7231                                                        unsigned immOpc,
7232                                                        unsigned LoadOpc,
7233                                                        unsigned CXchgOpc,
7234                                                        unsigned copyOpc,
7235                                                        unsigned notOpc,
7236                                                        unsigned EAXreg,
7237                                                        TargetRegisterClass *RC,
7238                                                        bool invSrc) const {
7239   // For the atomic bitwise operator, we generate
7240   //   thisMBB:
7241   //   newMBB:
7242   //     ld  t1 = [bitinstr.addr]
7243   //     op  t2 = t1, [bitinstr.val]
7244   //     mov EAX = t1
7245   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7246   //     bz  newMBB
7247   //     fallthrough -->nextMBB
7248   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7249   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7250   MachineFunction::iterator MBBIter = MBB;
7251   ++MBBIter;
7252
7253   /// First build the CFG
7254   MachineFunction *F = MBB->getParent();
7255   MachineBasicBlock *thisMBB = MBB;
7256   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7257   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7258   F->insert(MBBIter, newMBB);
7259   F->insert(MBBIter, nextMBB);
7260
7261   // Move all successors to thisMBB to nextMBB
7262   nextMBB->transferSuccessors(thisMBB);
7263
7264   // Update thisMBB to fall through to newMBB
7265   thisMBB->addSuccessor(newMBB);
7266
7267   // newMBB jumps to itself and fall through to nextMBB
7268   newMBB->addSuccessor(nextMBB);
7269   newMBB->addSuccessor(newMBB);
7270
7271   // Insert instructions into newMBB based on incoming instruction
7272   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7273          "unexpected number of operands");
7274   DebugLoc dl = bInstr->getDebugLoc();
7275   MachineOperand& destOper = bInstr->getOperand(0);
7276   MachineOperand* argOpers[2 + X86AddrNumOperands];
7277   int numArgs = bInstr->getNumOperands() - 1;
7278   for (int i=0; i < numArgs; ++i)
7279     argOpers[i] = &bInstr->getOperand(i+1);
7280
7281   // x86 address has 4 operands: base, index, scale, and displacement
7282   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7283   int valArgIndx = lastAddrIndx + 1;
7284
7285   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7286   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7287   for (int i=0; i <= lastAddrIndx; ++i)
7288     (*MIB).addOperand(*argOpers[i]);
7289
7290   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7291   if (invSrc) {
7292     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7293   }
7294   else
7295     tt = t1;
7296
7297   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7298   assert((argOpers[valArgIndx]->isReg() ||
7299           argOpers[valArgIndx]->isImm()) &&
7300          "invalid operand");
7301   if (argOpers[valArgIndx]->isReg())
7302     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7303   else
7304     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7305   MIB.addReg(tt);
7306   (*MIB).addOperand(*argOpers[valArgIndx]);
7307
7308   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7309   MIB.addReg(t1);
7310
7311   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7312   for (int i=0; i <= lastAddrIndx; ++i)
7313     (*MIB).addOperand(*argOpers[i]);
7314   MIB.addReg(t2);
7315   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7316   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7317
7318   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7319   MIB.addReg(EAXreg);
7320
7321   // insert branch
7322   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7323
7324   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7325   return nextMBB;
7326 }
7327
7328 // private utility function:  64 bit atomics on 32 bit host.
7329 MachineBasicBlock *
7330 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7331                                                        MachineBasicBlock *MBB,
7332                                                        unsigned regOpcL,
7333                                                        unsigned regOpcH,
7334                                                        unsigned immOpcL,
7335                                                        unsigned immOpcH,
7336                                                        bool invSrc) const {
7337   // For the atomic bitwise operator, we generate
7338   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7339   //     ld t1,t2 = [bitinstr.addr]
7340   //   newMBB:
7341   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7342   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7343   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7344   //     mov ECX, EBX <- t5, t6
7345   //     mov EAX, EDX <- t1, t2
7346   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7347   //     mov t3, t4 <- EAX, EDX
7348   //     bz  newMBB
7349   //     result in out1, out2
7350   //     fallthrough -->nextMBB
7351
7352   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7353   const unsigned LoadOpc = X86::MOV32rm;
7354   const unsigned copyOpc = X86::MOV32rr;
7355   const unsigned NotOpc = X86::NOT32r;
7356   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7357   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7358   MachineFunction::iterator MBBIter = MBB;
7359   ++MBBIter;
7360
7361   /// First build the CFG
7362   MachineFunction *F = MBB->getParent();
7363   MachineBasicBlock *thisMBB = MBB;
7364   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7365   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7366   F->insert(MBBIter, newMBB);
7367   F->insert(MBBIter, nextMBB);
7368
7369   // Move all successors to thisMBB to nextMBB
7370   nextMBB->transferSuccessors(thisMBB);
7371
7372   // Update thisMBB to fall through to newMBB
7373   thisMBB->addSuccessor(newMBB);
7374
7375   // newMBB jumps to itself and fall through to nextMBB
7376   newMBB->addSuccessor(nextMBB);
7377   newMBB->addSuccessor(newMBB);
7378
7379   DebugLoc dl = bInstr->getDebugLoc();
7380   // Insert instructions into newMBB based on incoming instruction
7381   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7382   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7383          "unexpected number of operands");
7384   MachineOperand& dest1Oper = bInstr->getOperand(0);
7385   MachineOperand& dest2Oper = bInstr->getOperand(1);
7386   MachineOperand* argOpers[2 + X86AddrNumOperands];
7387   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7388     argOpers[i] = &bInstr->getOperand(i+2);
7389
7390   // x86 address has 4 operands: base, index, scale, and displacement
7391   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7392
7393   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7394   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7395   for (int i=0; i <= lastAddrIndx; ++i)
7396     (*MIB).addOperand(*argOpers[i]);
7397   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7398   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7399   // add 4 to displacement.
7400   for (int i=0; i <= lastAddrIndx-2; ++i)
7401     (*MIB).addOperand(*argOpers[i]);
7402   MachineOperand newOp3 = *(argOpers[3]);
7403   if (newOp3.isImm())
7404     newOp3.setImm(newOp3.getImm()+4);
7405   else
7406     newOp3.setOffset(newOp3.getOffset()+4);
7407   (*MIB).addOperand(newOp3);
7408   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7409
7410   // t3/4 are defined later, at the bottom of the loop
7411   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7412   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7413   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7414     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7415   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7416     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7417
7418   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7419   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7420   if (invSrc) {
7421     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7422     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7423   } else {
7424     tt1 = t1;
7425     tt2 = t2;
7426   }
7427
7428   int valArgIndx = lastAddrIndx + 1;
7429   assert((argOpers[valArgIndx]->isReg() ||
7430           argOpers[valArgIndx]->isImm()) &&
7431          "invalid operand");
7432   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7433   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7434   if (argOpers[valArgIndx]->isReg())
7435     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7436   else
7437     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7438   if (regOpcL != X86::MOV32rr)
7439     MIB.addReg(tt1);
7440   (*MIB).addOperand(*argOpers[valArgIndx]);
7441   assert(argOpers[valArgIndx + 1]->isReg() ==
7442          argOpers[valArgIndx]->isReg());
7443   assert(argOpers[valArgIndx + 1]->isImm() ==
7444          argOpers[valArgIndx]->isImm());
7445   if (argOpers[valArgIndx + 1]->isReg())
7446     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7447   else
7448     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7449   if (regOpcH != X86::MOV32rr)
7450     MIB.addReg(tt2);
7451   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7452
7453   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7454   MIB.addReg(t1);
7455   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7456   MIB.addReg(t2);
7457
7458   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7459   MIB.addReg(t5);
7460   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7461   MIB.addReg(t6);
7462
7463   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7464   for (int i=0; i <= lastAddrIndx; ++i)
7465     (*MIB).addOperand(*argOpers[i]);
7466
7467   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7468   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7469
7470   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7471   MIB.addReg(X86::EAX);
7472   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7473   MIB.addReg(X86::EDX);
7474
7475   // insert branch
7476   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7477
7478   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7479   return nextMBB;
7480 }
7481
7482 // private utility function
7483 MachineBasicBlock *
7484 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7485                                                       MachineBasicBlock *MBB,
7486                                                       unsigned cmovOpc) const {
7487   // For the atomic min/max operator, we generate
7488   //   thisMBB:
7489   //   newMBB:
7490   //     ld t1 = [min/max.addr]
7491   //     mov t2 = [min/max.val]
7492   //     cmp  t1, t2
7493   //     cmov[cond] t2 = t1
7494   //     mov EAX = t1
7495   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7496   //     bz   newMBB
7497   //     fallthrough -->nextMBB
7498   //
7499   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7500   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7501   MachineFunction::iterator MBBIter = MBB;
7502   ++MBBIter;
7503
7504   /// First build the CFG
7505   MachineFunction *F = MBB->getParent();
7506   MachineBasicBlock *thisMBB = MBB;
7507   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7508   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7509   F->insert(MBBIter, newMBB);
7510   F->insert(MBBIter, nextMBB);
7511
7512   // Move all successors to thisMBB to nextMBB
7513   nextMBB->transferSuccessors(thisMBB);
7514
7515   // Update thisMBB to fall through to newMBB
7516   thisMBB->addSuccessor(newMBB);
7517
7518   // newMBB jumps to newMBB and fall through to nextMBB
7519   newMBB->addSuccessor(nextMBB);
7520   newMBB->addSuccessor(newMBB);
7521
7522   DebugLoc dl = mInstr->getDebugLoc();
7523   // Insert instructions into newMBB based on incoming instruction
7524   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7525          "unexpected number of operands");
7526   MachineOperand& destOper = mInstr->getOperand(0);
7527   MachineOperand* argOpers[2 + X86AddrNumOperands];
7528   int numArgs = mInstr->getNumOperands() - 1;
7529   for (int i=0; i < numArgs; ++i)
7530     argOpers[i] = &mInstr->getOperand(i+1);
7531
7532   // x86 address has 4 operands: base, index, scale, and displacement
7533   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7534   int valArgIndx = lastAddrIndx + 1;
7535
7536   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7537   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7538   for (int i=0; i <= lastAddrIndx; ++i)
7539     (*MIB).addOperand(*argOpers[i]);
7540
7541   // We only support register and immediate values
7542   assert((argOpers[valArgIndx]->isReg() ||
7543           argOpers[valArgIndx]->isImm()) &&
7544          "invalid operand");
7545
7546   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7547   if (argOpers[valArgIndx]->isReg())
7548     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7549   else
7550     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7551   (*MIB).addOperand(*argOpers[valArgIndx]);
7552
7553   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7554   MIB.addReg(t1);
7555
7556   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7557   MIB.addReg(t1);
7558   MIB.addReg(t2);
7559
7560   // Generate movc
7561   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7562   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7563   MIB.addReg(t2);
7564   MIB.addReg(t1);
7565
7566   // Cmp and exchange if none has modified the memory location
7567   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7568   for (int i=0; i <= lastAddrIndx; ++i)
7569     (*MIB).addOperand(*argOpers[i]);
7570   MIB.addReg(t3);
7571   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7572   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7573
7574   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7575   MIB.addReg(X86::EAX);
7576
7577   // insert branch
7578   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7579
7580   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7581   return nextMBB;
7582 }
7583
7584
7585 MachineBasicBlock *
7586 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7587                                                MachineBasicBlock *BB) const {
7588   DebugLoc dl = MI->getDebugLoc();
7589   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7590   switch (MI->getOpcode()) {
7591   default: assert(false && "Unexpected instr type to insert");
7592   case X86::CMOV_V1I64:
7593   case X86::CMOV_FR32:
7594   case X86::CMOV_FR64:
7595   case X86::CMOV_V4F32:
7596   case X86::CMOV_V2F64:
7597   case X86::CMOV_V2I64: {
7598     // To "insert" a SELECT_CC instruction, we actually have to insert the
7599     // diamond control-flow pattern.  The incoming instruction knows the
7600     // destination vreg to set, the condition code register to branch on, the
7601     // true/false values to select between, and a branch opcode to use.
7602     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7603     MachineFunction::iterator It = BB;
7604     ++It;
7605
7606     //  thisMBB:
7607     //  ...
7608     //   TrueVal = ...
7609     //   cmpTY ccX, r1, r2
7610     //   bCC copy1MBB
7611     //   fallthrough --> copy0MBB
7612     MachineBasicBlock *thisMBB = BB;
7613     MachineFunction *F = BB->getParent();
7614     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7615     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7616     unsigned Opc =
7617       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7618     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7619     F->insert(It, copy0MBB);
7620     F->insert(It, sinkMBB);
7621     // Update machine-CFG edges by transferring all successors of the current
7622     // block to the new block which will contain the Phi node for the select.
7623     sinkMBB->transferSuccessors(BB);
7624
7625     // Add the true and fallthrough blocks as its successors.
7626     BB->addSuccessor(copy0MBB);
7627     BB->addSuccessor(sinkMBB);
7628
7629     //  copy0MBB:
7630     //   %FalseValue = ...
7631     //   # fallthrough to sinkMBB
7632     BB = copy0MBB;
7633
7634     // Update machine-CFG edges
7635     BB->addSuccessor(sinkMBB);
7636
7637     //  sinkMBB:
7638     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7639     //  ...
7640     BB = sinkMBB;
7641     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7642       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7643       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7644
7645     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7646     return BB;
7647   }
7648
7649   case X86::FP32_TO_INT16_IN_MEM:
7650   case X86::FP32_TO_INT32_IN_MEM:
7651   case X86::FP32_TO_INT64_IN_MEM:
7652   case X86::FP64_TO_INT16_IN_MEM:
7653   case X86::FP64_TO_INT32_IN_MEM:
7654   case X86::FP64_TO_INT64_IN_MEM:
7655   case X86::FP80_TO_INT16_IN_MEM:
7656   case X86::FP80_TO_INT32_IN_MEM:
7657   case X86::FP80_TO_INT64_IN_MEM: {
7658     // Change the floating point control register to use "round towards zero"
7659     // mode when truncating to an integer value.
7660     MachineFunction *F = BB->getParent();
7661     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7662     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7663
7664     // Load the old value of the high byte of the control word...
7665     unsigned OldCW =
7666       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7667     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7668                       CWFrameIdx);
7669
7670     // Set the high part to be round to zero...
7671     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7672       .addImm(0xC7F);
7673
7674     // Reload the modified control word now...
7675     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7676
7677     // Restore the memory image of control word to original value
7678     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7679       .addReg(OldCW);
7680
7681     // Get the X86 opcode to use.
7682     unsigned Opc;
7683     switch (MI->getOpcode()) {
7684     default: llvm_unreachable("illegal opcode!");
7685     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7686     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7687     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7688     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7689     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7690     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7691     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7692     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7693     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7694     }
7695
7696     X86AddressMode AM;
7697     MachineOperand &Op = MI->getOperand(0);
7698     if (Op.isReg()) {
7699       AM.BaseType = X86AddressMode::RegBase;
7700       AM.Base.Reg = Op.getReg();
7701     } else {
7702       AM.BaseType = X86AddressMode::FrameIndexBase;
7703       AM.Base.FrameIndex = Op.getIndex();
7704     }
7705     Op = MI->getOperand(1);
7706     if (Op.isImm())
7707       AM.Scale = Op.getImm();
7708     Op = MI->getOperand(2);
7709     if (Op.isImm())
7710       AM.IndexReg = Op.getImm();
7711     Op = MI->getOperand(3);
7712     if (Op.isGlobal()) {
7713       AM.GV = Op.getGlobal();
7714     } else {
7715       AM.Disp = Op.getImm();
7716     }
7717     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7718                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7719
7720     // Reload the original control word now.
7721     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7722
7723     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7724     return BB;
7725   }
7726   case X86::ATOMAND32:
7727     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7728                                                X86::AND32ri, X86::MOV32rm,
7729                                                X86::LCMPXCHG32, X86::MOV32rr,
7730                                                X86::NOT32r, X86::EAX,
7731                                                X86::GR32RegisterClass);
7732   case X86::ATOMOR32:
7733     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7734                                                X86::OR32ri, X86::MOV32rm,
7735                                                X86::LCMPXCHG32, X86::MOV32rr,
7736                                                X86::NOT32r, X86::EAX,
7737                                                X86::GR32RegisterClass);
7738   case X86::ATOMXOR32:
7739     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7740                                                X86::XOR32ri, X86::MOV32rm,
7741                                                X86::LCMPXCHG32, X86::MOV32rr,
7742                                                X86::NOT32r, X86::EAX,
7743                                                X86::GR32RegisterClass);
7744   case X86::ATOMNAND32:
7745     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7746                                                X86::AND32ri, X86::MOV32rm,
7747                                                X86::LCMPXCHG32, X86::MOV32rr,
7748                                                X86::NOT32r, X86::EAX,
7749                                                X86::GR32RegisterClass, true);
7750   case X86::ATOMMIN32:
7751     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7752   case X86::ATOMMAX32:
7753     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7754   case X86::ATOMUMIN32:
7755     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7756   case X86::ATOMUMAX32:
7757     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7758
7759   case X86::ATOMAND16:
7760     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7761                                                X86::AND16ri, X86::MOV16rm,
7762                                                X86::LCMPXCHG16, X86::MOV16rr,
7763                                                X86::NOT16r, X86::AX,
7764                                                X86::GR16RegisterClass);
7765   case X86::ATOMOR16:
7766     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7767                                                X86::OR16ri, X86::MOV16rm,
7768                                                X86::LCMPXCHG16, X86::MOV16rr,
7769                                                X86::NOT16r, X86::AX,
7770                                                X86::GR16RegisterClass);
7771   case X86::ATOMXOR16:
7772     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7773                                                X86::XOR16ri, X86::MOV16rm,
7774                                                X86::LCMPXCHG16, X86::MOV16rr,
7775                                                X86::NOT16r, X86::AX,
7776                                                X86::GR16RegisterClass);
7777   case X86::ATOMNAND16:
7778     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7779                                                X86::AND16ri, X86::MOV16rm,
7780                                                X86::LCMPXCHG16, X86::MOV16rr,
7781                                                X86::NOT16r, X86::AX,
7782                                                X86::GR16RegisterClass, true);
7783   case X86::ATOMMIN16:
7784     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7785   case X86::ATOMMAX16:
7786     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7787   case X86::ATOMUMIN16:
7788     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7789   case X86::ATOMUMAX16:
7790     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7791
7792   case X86::ATOMAND8:
7793     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7794                                                X86::AND8ri, X86::MOV8rm,
7795                                                X86::LCMPXCHG8, X86::MOV8rr,
7796                                                X86::NOT8r, X86::AL,
7797                                                X86::GR8RegisterClass);
7798   case X86::ATOMOR8:
7799     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7800                                                X86::OR8ri, X86::MOV8rm,
7801                                                X86::LCMPXCHG8, X86::MOV8rr,
7802                                                X86::NOT8r, X86::AL,
7803                                                X86::GR8RegisterClass);
7804   case X86::ATOMXOR8:
7805     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7806                                                X86::XOR8ri, X86::MOV8rm,
7807                                                X86::LCMPXCHG8, X86::MOV8rr,
7808                                                X86::NOT8r, X86::AL,
7809                                                X86::GR8RegisterClass);
7810   case X86::ATOMNAND8:
7811     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7812                                                X86::AND8ri, X86::MOV8rm,
7813                                                X86::LCMPXCHG8, X86::MOV8rr,
7814                                                X86::NOT8r, X86::AL,
7815                                                X86::GR8RegisterClass, true);
7816   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7817   // This group is for 64-bit host.
7818   case X86::ATOMAND64:
7819     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7820                                                X86::AND64ri32, X86::MOV64rm,
7821                                                X86::LCMPXCHG64, X86::MOV64rr,
7822                                                X86::NOT64r, X86::RAX,
7823                                                X86::GR64RegisterClass);
7824   case X86::ATOMOR64:
7825     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7826                                                X86::OR64ri32, X86::MOV64rm,
7827                                                X86::LCMPXCHG64, X86::MOV64rr,
7828                                                X86::NOT64r, X86::RAX,
7829                                                X86::GR64RegisterClass);
7830   case X86::ATOMXOR64:
7831     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7832                                                X86::XOR64ri32, X86::MOV64rm,
7833                                                X86::LCMPXCHG64, X86::MOV64rr,
7834                                                X86::NOT64r, X86::RAX,
7835                                                X86::GR64RegisterClass);
7836   case X86::ATOMNAND64:
7837     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7838                                                X86::AND64ri32, X86::MOV64rm,
7839                                                X86::LCMPXCHG64, X86::MOV64rr,
7840                                                X86::NOT64r, X86::RAX,
7841                                                X86::GR64RegisterClass, true);
7842   case X86::ATOMMIN64:
7843     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7844   case X86::ATOMMAX64:
7845     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7846   case X86::ATOMUMIN64:
7847     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7848   case X86::ATOMUMAX64:
7849     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7850
7851   // This group does 64-bit operations on a 32-bit host.
7852   case X86::ATOMAND6432:
7853     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7854                                                X86::AND32rr, X86::AND32rr,
7855                                                X86::AND32ri, X86::AND32ri,
7856                                                false);
7857   case X86::ATOMOR6432:
7858     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7859                                                X86::OR32rr, X86::OR32rr,
7860                                                X86::OR32ri, X86::OR32ri,
7861                                                false);
7862   case X86::ATOMXOR6432:
7863     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7864                                                X86::XOR32rr, X86::XOR32rr,
7865                                                X86::XOR32ri, X86::XOR32ri,
7866                                                false);
7867   case X86::ATOMNAND6432:
7868     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7869                                                X86::AND32rr, X86::AND32rr,
7870                                                X86::AND32ri, X86::AND32ri,
7871                                                true);
7872   case X86::ATOMADD6432:
7873     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7874                                                X86::ADD32rr, X86::ADC32rr,
7875                                                X86::ADD32ri, X86::ADC32ri,
7876                                                false);
7877   case X86::ATOMSUB6432:
7878     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7879                                                X86::SUB32rr, X86::SBB32rr,
7880                                                X86::SUB32ri, X86::SBB32ri,
7881                                                false);
7882   case X86::ATOMSWAP6432:
7883     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7884                                                X86::MOV32rr, X86::MOV32rr,
7885                                                X86::MOV32ri, X86::MOV32ri,
7886                                                false);
7887   }
7888 }
7889
7890 //===----------------------------------------------------------------------===//
7891 //                           X86 Optimization Hooks
7892 //===----------------------------------------------------------------------===//
7893
7894 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7895                                                        const APInt &Mask,
7896                                                        APInt &KnownZero,
7897                                                        APInt &KnownOne,
7898                                                        const SelectionDAG &DAG,
7899                                                        unsigned Depth) const {
7900   unsigned Opc = Op.getOpcode();
7901   assert((Opc >= ISD::BUILTIN_OP_END ||
7902           Opc == ISD::INTRINSIC_WO_CHAIN ||
7903           Opc == ISD::INTRINSIC_W_CHAIN ||
7904           Opc == ISD::INTRINSIC_VOID) &&
7905          "Should use MaskedValueIsZero if you don't know whether Op"
7906          " is a target node!");
7907
7908   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7909   switch (Opc) {
7910   default: break;
7911   case X86ISD::ADD:
7912   case X86ISD::SUB:
7913   case X86ISD::SMUL:
7914   case X86ISD::UMUL:
7915   case X86ISD::INC:
7916   case X86ISD::DEC:
7917     // These nodes' second result is a boolean.
7918     if (Op.getResNo() == 0)
7919       break;
7920     // Fallthrough
7921   case X86ISD::SETCC:
7922     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7923                                        Mask.getBitWidth() - 1);
7924     break;
7925   }
7926 }
7927
7928 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7929 /// node is a GlobalAddress + offset.
7930 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7931                                        GlobalValue* &GA, int64_t &Offset) const{
7932   if (N->getOpcode() == X86ISD::Wrapper) {
7933     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7934       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7935       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7936       return true;
7937     }
7938   }
7939   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7940 }
7941
7942 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7943                                const TargetLowering &TLI) {
7944   GlobalValue *GV;
7945   int64_t Offset = 0;
7946   if (TLI.isGAPlusOffset(Base, GV, Offset))
7947     return (GV->getAlignment() >= N && (Offset % N) == 0);
7948   // DAG combine handles the stack object case.
7949   return false;
7950 }
7951
7952 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7953                                      MVT EVT, LoadSDNode *&LDBase,
7954                                      unsigned &LastLoadedElt,
7955                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7956                                      const TargetLowering &TLI) {
7957   LDBase = NULL;
7958   LastLoadedElt = -1U;
7959   for (unsigned i = 0; i < NumElems; ++i) {
7960     if (N->getMaskElt(i) < 0) {
7961       if (!LDBase)
7962         return false;
7963       continue;
7964     }
7965
7966     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7967     if (!Elt.getNode() ||
7968         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7969       return false;
7970     if (!LDBase) {
7971       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7972         return false;
7973       LDBase = cast<LoadSDNode>(Elt.getNode());
7974       LastLoadedElt = i;
7975       continue;
7976     }
7977     if (Elt.getOpcode() == ISD::UNDEF)
7978       continue;
7979
7980     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7981     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7982       return false;
7983     LastLoadedElt = i;
7984   }
7985   return true;
7986 }
7987
7988 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7989 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7990 /// if the load addresses are consecutive, non-overlapping, and in the right
7991 /// order.  In the case of v2i64, it will see if it can rewrite the
7992 /// shuffle to be an appropriate build vector so it can take advantage of
7993 // performBuildVectorCombine.
7994 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7995                                      const TargetLowering &TLI) {
7996   DebugLoc dl = N->getDebugLoc();
7997   MVT VT = N->getValueType(0);
7998   MVT EVT = VT.getVectorElementType();
7999   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8000   unsigned NumElems = VT.getVectorNumElements();
8001
8002   if (VT.getSizeInBits() != 128)
8003     return SDValue();
8004
8005   // Try to combine a vector_shuffle into a 128-bit load.
8006   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8007   LoadSDNode *LD = NULL;
8008   unsigned LastLoadedElt;
8009   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
8010                                 MFI, TLI))
8011     return SDValue();
8012
8013   if (LastLoadedElt == NumElems - 1) {
8014     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
8015       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8016                          LD->getSrcValue(), LD->getSrcValueOffset(),
8017                          LD->isVolatile());
8018     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8019                        LD->getSrcValue(), LD->getSrcValueOffset(),
8020                        LD->isVolatile(), LD->getAlignment());
8021   } else if (NumElems == 4 && LastLoadedElt == 1) {
8022     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8023     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8024     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8025     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8026   }
8027   return SDValue();
8028 }
8029
8030 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8031 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8032                                     const X86Subtarget *Subtarget) {
8033   DebugLoc DL = N->getDebugLoc();
8034   SDValue Cond = N->getOperand(0);
8035   // Get the LHS/RHS of the select.
8036   SDValue LHS = N->getOperand(1);
8037   SDValue RHS = N->getOperand(2);
8038
8039   // If we have SSE[12] support, try to form min/max nodes.
8040   if (Subtarget->hasSSE2() &&
8041       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8042       Cond.getOpcode() == ISD::SETCC) {
8043     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8044
8045     unsigned Opcode = 0;
8046     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8047       switch (CC) {
8048       default: break;
8049       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8050       case ISD::SETULE:
8051       case ISD::SETLE:
8052         if (!UnsafeFPMath) break;
8053         // FALL THROUGH.
8054       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8055       case ISD::SETLT:
8056         Opcode = X86ISD::FMIN;
8057         break;
8058
8059       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8060       case ISD::SETUGT:
8061       case ISD::SETGT:
8062         if (!UnsafeFPMath) break;
8063         // FALL THROUGH.
8064       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8065       case ISD::SETGE:
8066         Opcode = X86ISD::FMAX;
8067         break;
8068       }
8069     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8070       switch (CC) {
8071       default: break;
8072       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8073       case ISD::SETUGT:
8074       case ISD::SETGT:
8075         if (!UnsafeFPMath) break;
8076         // FALL THROUGH.
8077       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8078       case ISD::SETGE:
8079         Opcode = X86ISD::FMIN;
8080         break;
8081
8082       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8083       case ISD::SETULE:
8084       case ISD::SETLE:
8085         if (!UnsafeFPMath) break;
8086         // FALL THROUGH.
8087       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8088       case ISD::SETLT:
8089         Opcode = X86ISD::FMAX;
8090         break;
8091       }
8092     }
8093
8094     if (Opcode)
8095       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8096   }
8097
8098   // If this is a select between two integer constants, try to do some
8099   // optimizations.
8100   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8101     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8102       // Don't do this for crazy integer types.
8103       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8104         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8105         // so that TrueC (the true value) is larger than FalseC.
8106         bool NeedsCondInvert = false;
8107
8108         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8109             // Efficiently invertible.
8110             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8111              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8112               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8113           NeedsCondInvert = true;
8114           std::swap(TrueC, FalseC);
8115         }
8116
8117         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8118         if (FalseC->getAPIntValue() == 0 &&
8119             TrueC->getAPIntValue().isPowerOf2()) {
8120           if (NeedsCondInvert) // Invert the condition if needed.
8121             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8122                                DAG.getConstant(1, Cond.getValueType()));
8123
8124           // Zero extend the condition if needed.
8125           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8126
8127           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8128           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8129                              DAG.getConstant(ShAmt, MVT::i8));
8130         }
8131
8132         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8133         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8134           if (NeedsCondInvert) // Invert the condition if needed.
8135             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8136                                DAG.getConstant(1, Cond.getValueType()));
8137
8138           // Zero extend the condition if needed.
8139           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8140                              FalseC->getValueType(0), Cond);
8141           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8142                              SDValue(FalseC, 0));
8143         }
8144
8145         // Optimize cases that will turn into an LEA instruction.  This requires
8146         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8147         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8148           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8149           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8150
8151           bool isFastMultiplier = false;
8152           if (Diff < 10) {
8153             switch ((unsigned char)Diff) {
8154               default: break;
8155               case 1:  // result = add base, cond
8156               case 2:  // result = lea base(    , cond*2)
8157               case 3:  // result = lea base(cond, cond*2)
8158               case 4:  // result = lea base(    , cond*4)
8159               case 5:  // result = lea base(cond, cond*4)
8160               case 8:  // result = lea base(    , cond*8)
8161               case 9:  // result = lea base(cond, cond*8)
8162                 isFastMultiplier = true;
8163                 break;
8164             }
8165           }
8166
8167           if (isFastMultiplier) {
8168             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8169             if (NeedsCondInvert) // Invert the condition if needed.
8170               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8171                                  DAG.getConstant(1, Cond.getValueType()));
8172
8173             // Zero extend the condition if needed.
8174             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8175                                Cond);
8176             // Scale the condition by the difference.
8177             if (Diff != 1)
8178               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8179                                  DAG.getConstant(Diff, Cond.getValueType()));
8180
8181             // Add the base if non-zero.
8182             if (FalseC->getAPIntValue() != 0)
8183               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8184                                  SDValue(FalseC, 0));
8185             return Cond;
8186           }
8187         }
8188       }
8189   }
8190
8191   return SDValue();
8192 }
8193
8194 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8195 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8196                                   TargetLowering::DAGCombinerInfo &DCI) {
8197   DebugLoc DL = N->getDebugLoc();
8198
8199   // If the flag operand isn't dead, don't touch this CMOV.
8200   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8201     return SDValue();
8202
8203   // If this is a select between two integer constants, try to do some
8204   // optimizations.  Note that the operands are ordered the opposite of SELECT
8205   // operands.
8206   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8207     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8208       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8209       // larger than FalseC (the false value).
8210       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8211
8212       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8213         CC = X86::GetOppositeBranchCondition(CC);
8214         std::swap(TrueC, FalseC);
8215       }
8216
8217       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8218       // This is efficient for any integer data type (including i8/i16) and
8219       // shift amount.
8220       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8221         SDValue Cond = N->getOperand(3);
8222         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8223                            DAG.getConstant(CC, MVT::i8), Cond);
8224
8225         // Zero extend the condition if needed.
8226         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8227
8228         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8229         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8230                            DAG.getConstant(ShAmt, MVT::i8));
8231         if (N->getNumValues() == 2)  // Dead flag value?
8232           return DCI.CombineTo(N, Cond, SDValue());
8233         return Cond;
8234       }
8235
8236       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8237       // for any integer data type, including i8/i16.
8238       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8239         SDValue Cond = N->getOperand(3);
8240         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8241                            DAG.getConstant(CC, MVT::i8), Cond);
8242
8243         // Zero extend the condition if needed.
8244         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8245                            FalseC->getValueType(0), Cond);
8246         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8247                            SDValue(FalseC, 0));
8248
8249         if (N->getNumValues() == 2)  // Dead flag value?
8250           return DCI.CombineTo(N, Cond, SDValue());
8251         return Cond;
8252       }
8253
8254       // Optimize cases that will turn into an LEA instruction.  This requires
8255       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8256       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8257         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8258         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8259
8260         bool isFastMultiplier = false;
8261         if (Diff < 10) {
8262           switch ((unsigned char)Diff) {
8263           default: break;
8264           case 1:  // result = add base, cond
8265           case 2:  // result = lea base(    , cond*2)
8266           case 3:  // result = lea base(cond, cond*2)
8267           case 4:  // result = lea base(    , cond*4)
8268           case 5:  // result = lea base(cond, cond*4)
8269           case 8:  // result = lea base(    , cond*8)
8270           case 9:  // result = lea base(cond, cond*8)
8271             isFastMultiplier = true;
8272             break;
8273           }
8274         }
8275
8276         if (isFastMultiplier) {
8277           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8278           SDValue Cond = N->getOperand(3);
8279           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8280                              DAG.getConstant(CC, MVT::i8), Cond);
8281           // Zero extend the condition if needed.
8282           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8283                              Cond);
8284           // Scale the condition by the difference.
8285           if (Diff != 1)
8286             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8287                                DAG.getConstant(Diff, Cond.getValueType()));
8288
8289           // Add the base if non-zero.
8290           if (FalseC->getAPIntValue() != 0)
8291             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8292                                SDValue(FalseC, 0));
8293           if (N->getNumValues() == 2)  // Dead flag value?
8294             return DCI.CombineTo(N, Cond, SDValue());
8295           return Cond;
8296         }
8297       }
8298     }
8299   }
8300   return SDValue();
8301 }
8302
8303
8304 /// PerformMulCombine - Optimize a single multiply with constant into two
8305 /// in order to implement it with two cheaper instructions, e.g.
8306 /// LEA + SHL, LEA + LEA.
8307 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8308                                  TargetLowering::DAGCombinerInfo &DCI) {
8309   if (DAG.getMachineFunction().
8310       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8311     return SDValue();
8312
8313   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8314     return SDValue();
8315
8316   MVT VT = N->getValueType(0);
8317   if (VT != MVT::i64)
8318     return SDValue();
8319
8320   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8321   if (!C)
8322     return SDValue();
8323   uint64_t MulAmt = C->getZExtValue();
8324   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8325     return SDValue();
8326
8327   uint64_t MulAmt1 = 0;
8328   uint64_t MulAmt2 = 0;
8329   if ((MulAmt % 9) == 0) {
8330     MulAmt1 = 9;
8331     MulAmt2 = MulAmt / 9;
8332   } else if ((MulAmt % 5) == 0) {
8333     MulAmt1 = 5;
8334     MulAmt2 = MulAmt / 5;
8335   } else if ((MulAmt % 3) == 0) {
8336     MulAmt1 = 3;
8337     MulAmt2 = MulAmt / 3;
8338   }
8339   if (MulAmt2 &&
8340       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8341     DebugLoc DL = N->getDebugLoc();
8342
8343     if (isPowerOf2_64(MulAmt2) &&
8344         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8345       // If second multiplifer is pow2, issue it first. We want the multiply by
8346       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8347       // is an add.
8348       std::swap(MulAmt1, MulAmt2);
8349
8350     SDValue NewMul;
8351     if (isPowerOf2_64(MulAmt1))
8352       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8353                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8354     else
8355       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8356                            DAG.getConstant(MulAmt1, VT));
8357
8358     if (isPowerOf2_64(MulAmt2))
8359       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8360                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8361     else
8362       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8363                            DAG.getConstant(MulAmt2, VT));
8364
8365     // Do not add new nodes to DAG combiner worklist.
8366     DCI.CombineTo(N, NewMul, false);
8367   }
8368   return SDValue();
8369 }
8370
8371
8372 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8373 ///                       when possible.
8374 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8375                                    const X86Subtarget *Subtarget) {
8376   // On X86 with SSE2 support, we can transform this to a vector shift if
8377   // all elements are shifted by the same amount.  We can't do this in legalize
8378   // because the a constant vector is typically transformed to a constant pool
8379   // so we have no knowledge of the shift amount.
8380   if (!Subtarget->hasSSE2())
8381     return SDValue();
8382
8383   MVT VT = N->getValueType(0);
8384   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8385     return SDValue();
8386
8387   SDValue ShAmtOp = N->getOperand(1);
8388   MVT EltVT = VT.getVectorElementType();
8389   DebugLoc DL = N->getDebugLoc();
8390   SDValue BaseShAmt;
8391   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8392     unsigned NumElts = VT.getVectorNumElements();
8393     unsigned i = 0;
8394     for (; i != NumElts; ++i) {
8395       SDValue Arg = ShAmtOp.getOperand(i);
8396       if (Arg.getOpcode() == ISD::UNDEF) continue;
8397       BaseShAmt = Arg;
8398       break;
8399     }
8400     for (; i != NumElts; ++i) {
8401       SDValue Arg = ShAmtOp.getOperand(i);
8402       if (Arg.getOpcode() == ISD::UNDEF) continue;
8403       if (Arg != BaseShAmt) {
8404         return SDValue();
8405       }
8406     }
8407   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8408              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8409     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8410                             DAG.getIntPtrConstant(0));
8411   } else
8412     return SDValue();
8413
8414   if (EltVT.bitsGT(MVT::i32))
8415     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8416   else if (EltVT.bitsLT(MVT::i32))
8417     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8418
8419   // The shift amount is identical so we can do a vector shift.
8420   SDValue  ValOp = N->getOperand(0);
8421   switch (N->getOpcode()) {
8422   default:
8423     llvm_unreachable("Unknown shift opcode!");
8424     break;
8425   case ISD::SHL:
8426     if (VT == MVT::v2i64)
8427       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8428                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8429                          ValOp, BaseShAmt);
8430     if (VT == MVT::v4i32)
8431       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8432                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8433                          ValOp, BaseShAmt);
8434     if (VT == MVT::v8i16)
8435       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8436                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8437                          ValOp, BaseShAmt);
8438     break;
8439   case ISD::SRA:
8440     if (VT == MVT::v4i32)
8441       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8442                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8443                          ValOp, BaseShAmt);
8444     if (VT == MVT::v8i16)
8445       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8446                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8447                          ValOp, BaseShAmt);
8448     break;
8449   case ISD::SRL:
8450     if (VT == MVT::v2i64)
8451       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8452                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8453                          ValOp, BaseShAmt);
8454     if (VT == MVT::v4i32)
8455       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8456                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8457                          ValOp, BaseShAmt);
8458     if (VT ==  MVT::v8i16)
8459       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8460                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8461                          ValOp, BaseShAmt);
8462     break;
8463   }
8464   return SDValue();
8465 }
8466
8467 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8468 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8469                                    const X86Subtarget *Subtarget) {
8470   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8471   // the FP state in cases where an emms may be missing.
8472   // A preferable solution to the general problem is to figure out the right
8473   // places to insert EMMS.  This qualifies as a quick hack.
8474
8475   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8476   StoreSDNode *St = cast<StoreSDNode>(N);
8477   MVT VT = St->getValue().getValueType();
8478   if (VT.getSizeInBits() != 64)
8479     return SDValue();
8480
8481   const Function *F = DAG.getMachineFunction().getFunction();
8482   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8483   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8484     && Subtarget->hasSSE2();
8485   if ((VT.isVector() ||
8486        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8487       isa<LoadSDNode>(St->getValue()) &&
8488       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8489       St->getChain().hasOneUse() && !St->isVolatile()) {
8490     SDNode* LdVal = St->getValue().getNode();
8491     LoadSDNode *Ld = 0;
8492     int TokenFactorIndex = -1;
8493     SmallVector<SDValue, 8> Ops;
8494     SDNode* ChainVal = St->getChain().getNode();
8495     // Must be a store of a load.  We currently handle two cases:  the load
8496     // is a direct child, and it's under an intervening TokenFactor.  It is
8497     // possible to dig deeper under nested TokenFactors.
8498     if (ChainVal == LdVal)
8499       Ld = cast<LoadSDNode>(St->getChain());
8500     else if (St->getValue().hasOneUse() &&
8501              ChainVal->getOpcode() == ISD::TokenFactor) {
8502       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8503         if (ChainVal->getOperand(i).getNode() == LdVal) {
8504           TokenFactorIndex = i;
8505           Ld = cast<LoadSDNode>(St->getValue());
8506         } else
8507           Ops.push_back(ChainVal->getOperand(i));
8508       }
8509     }
8510
8511     if (!Ld || !ISD::isNormalLoad(Ld))
8512       return SDValue();
8513
8514     // If this is not the MMX case, i.e. we are just turning i64 load/store
8515     // into f64 load/store, avoid the transformation if there are multiple
8516     // uses of the loaded value.
8517     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8518       return SDValue();
8519
8520     DebugLoc LdDL = Ld->getDebugLoc();
8521     DebugLoc StDL = N->getDebugLoc();
8522     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8523     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8524     // pair instead.
8525     if (Subtarget->is64Bit() || F64IsLegal) {
8526       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8527       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8528                                   Ld->getBasePtr(), Ld->getSrcValue(),
8529                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8530                                   Ld->getAlignment());
8531       SDValue NewChain = NewLd.getValue(1);
8532       if (TokenFactorIndex != -1) {
8533         Ops.push_back(NewChain);
8534         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8535                                Ops.size());
8536       }
8537       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8538                           St->getSrcValue(), St->getSrcValueOffset(),
8539                           St->isVolatile(), St->getAlignment());
8540     }
8541
8542     // Otherwise, lower to two pairs of 32-bit loads / stores.
8543     SDValue LoAddr = Ld->getBasePtr();
8544     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8545                                  DAG.getConstant(4, MVT::i32));
8546
8547     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8548                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8549                                Ld->isVolatile(), Ld->getAlignment());
8550     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8551                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8552                                Ld->isVolatile(),
8553                                MinAlign(Ld->getAlignment(), 4));
8554
8555     SDValue NewChain = LoLd.getValue(1);
8556     if (TokenFactorIndex != -1) {
8557       Ops.push_back(LoLd);
8558       Ops.push_back(HiLd);
8559       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8560                              Ops.size());
8561     }
8562
8563     LoAddr = St->getBasePtr();
8564     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8565                          DAG.getConstant(4, MVT::i32));
8566
8567     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8568                                 St->getSrcValue(), St->getSrcValueOffset(),
8569                                 St->isVolatile(), St->getAlignment());
8570     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8571                                 St->getSrcValue(),
8572                                 St->getSrcValueOffset() + 4,
8573                                 St->isVolatile(),
8574                                 MinAlign(St->getAlignment(), 4));
8575     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8576   }
8577   return SDValue();
8578 }
8579
8580 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8581 /// X86ISD::FXOR nodes.
8582 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8583   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8584   // F[X]OR(0.0, x) -> x
8585   // F[X]OR(x, 0.0) -> x
8586   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8587     if (C->getValueAPF().isPosZero())
8588       return N->getOperand(1);
8589   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8590     if (C->getValueAPF().isPosZero())
8591       return N->getOperand(0);
8592   return SDValue();
8593 }
8594
8595 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8596 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8597   // FAND(0.0, x) -> 0.0
8598   // FAND(x, 0.0) -> 0.0
8599   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8600     if (C->getValueAPF().isPosZero())
8601       return N->getOperand(0);
8602   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8603     if (C->getValueAPF().isPosZero())
8604       return N->getOperand(1);
8605   return SDValue();
8606 }
8607
8608 static SDValue PerformBTCombine(SDNode *N,
8609                                 SelectionDAG &DAG,
8610                                 TargetLowering::DAGCombinerInfo &DCI) {
8611   // BT ignores high bits in the bit index operand.
8612   SDValue Op1 = N->getOperand(1);
8613   if (Op1.hasOneUse()) {
8614     unsigned BitWidth = Op1.getValueSizeInBits();
8615     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8616     APInt KnownZero, KnownOne;
8617     TargetLowering::TargetLoweringOpt TLO(DAG);
8618     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8619     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8620         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8621       DCI.CommitTargetLoweringOpt(TLO);
8622   }
8623   return SDValue();
8624 }
8625
8626 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8627   SDValue Op = N->getOperand(0);
8628   if (Op.getOpcode() == ISD::BIT_CONVERT)
8629     Op = Op.getOperand(0);
8630   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8631   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8632       VT.getVectorElementType().getSizeInBits() ==
8633       OpVT.getVectorElementType().getSizeInBits()) {
8634     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8635   }
8636   return SDValue();
8637 }
8638
8639 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8640 // Locked instructions, in turn, have implicit fence semantics (all memory
8641 // operations are flushed before issuing the locked instruction, and the
8642 // are not buffered), so we can fold away the common pattern of
8643 // fence-atomic-fence.
8644 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8645   SDValue atomic = N->getOperand(0);
8646   switch (atomic.getOpcode()) {
8647     case ISD::ATOMIC_CMP_SWAP:
8648     case ISD::ATOMIC_SWAP:
8649     case ISD::ATOMIC_LOAD_ADD:
8650     case ISD::ATOMIC_LOAD_SUB:
8651     case ISD::ATOMIC_LOAD_AND:
8652     case ISD::ATOMIC_LOAD_OR:
8653     case ISD::ATOMIC_LOAD_XOR:
8654     case ISD::ATOMIC_LOAD_NAND:
8655     case ISD::ATOMIC_LOAD_MIN:
8656     case ISD::ATOMIC_LOAD_MAX:
8657     case ISD::ATOMIC_LOAD_UMIN:
8658     case ISD::ATOMIC_LOAD_UMAX:
8659       break;
8660     default:
8661       return SDValue();
8662   }
8663
8664   SDValue fence = atomic.getOperand(0);
8665   if (fence.getOpcode() != ISD::MEMBARRIER)
8666     return SDValue();
8667
8668   switch (atomic.getOpcode()) {
8669     case ISD::ATOMIC_CMP_SWAP:
8670       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8671                                     atomic.getOperand(1), atomic.getOperand(2),
8672                                     atomic.getOperand(3));
8673     case ISD::ATOMIC_SWAP:
8674     case ISD::ATOMIC_LOAD_ADD:
8675     case ISD::ATOMIC_LOAD_SUB:
8676     case ISD::ATOMIC_LOAD_AND:
8677     case ISD::ATOMIC_LOAD_OR:
8678     case ISD::ATOMIC_LOAD_XOR:
8679     case ISD::ATOMIC_LOAD_NAND:
8680     case ISD::ATOMIC_LOAD_MIN:
8681     case ISD::ATOMIC_LOAD_MAX:
8682     case ISD::ATOMIC_LOAD_UMIN:
8683     case ISD::ATOMIC_LOAD_UMAX:
8684       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8685                                     atomic.getOperand(1), atomic.getOperand(2));
8686     default:
8687       return SDValue();
8688   }
8689 }
8690
8691 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8692                                              DAGCombinerInfo &DCI) const {
8693   SelectionDAG &DAG = DCI.DAG;
8694   switch (N->getOpcode()) {
8695   default: break;
8696   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8697   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8698   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8699   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8700   case ISD::SHL:
8701   case ISD::SRA:
8702   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8703   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8704   case X86ISD::FXOR:
8705   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8706   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8707   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8708   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8709   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8710   }
8711
8712   return SDValue();
8713 }
8714
8715 //===----------------------------------------------------------------------===//
8716 //                           X86 Inline Assembly Support
8717 //===----------------------------------------------------------------------===//
8718
8719 static bool LowerToBSwap(CallInst *CI) {
8720   // FIXME: this should verify that we are targetting a 486 or better.  If not,
8721   // we will turn this bswap into something that will be lowered to logical ops
8722   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
8723   // so don't worry about this.
8724
8725   // Verify this is a simple bswap.
8726   if (CI->getNumOperands() != 2 ||
8727       CI->getType() != CI->getOperand(1)->getType() ||
8728       !CI->getType()->isInteger())
8729     return false;
8730
8731   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
8732   if (!Ty || Ty->getBitWidth() % 16 != 0)
8733     return false;
8734
8735   // Okay, we can do this xform, do so now.
8736   const Type *Tys[] = { Ty };
8737   Module *M = CI->getParent()->getParent()->getParent();
8738   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
8739
8740   Value *Op = CI->getOperand(1);
8741   Op = CallInst::Create(Int, Op, CI->getName(), CI);
8742
8743   CI->replaceAllUsesWith(Op);
8744   CI->eraseFromParent();
8745   return true;
8746 }
8747
8748 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
8749   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
8750   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
8751
8752   std::string AsmStr = IA->getAsmString();
8753
8754   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
8755   std::vector<std::string> AsmPieces;
8756   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
8757
8758   switch (AsmPieces.size()) {
8759   default: return false;
8760   case 1:
8761     AsmStr = AsmPieces[0];
8762     AsmPieces.clear();
8763     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
8764
8765     // bswap $0
8766     if (AsmPieces.size() == 2 &&
8767         (AsmPieces[0] == "bswap" ||
8768          AsmPieces[0] == "bswapq" ||
8769          AsmPieces[0] == "bswapl") &&
8770         (AsmPieces[1] == "$0" ||
8771          AsmPieces[1] == "${0:q}")) {
8772       // No need to check constraints, nothing other than the equivalent of
8773       // "=r,0" would be valid here.
8774       return LowerToBSwap(CI);
8775     }
8776     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
8777     if (CI->getType() == Type::Int16Ty &&
8778         AsmPieces.size() == 3 &&
8779         AsmPieces[0] == "rorw" &&
8780         AsmPieces[1] == "$$8," &&
8781         AsmPieces[2] == "${0:w}" &&
8782         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
8783       return LowerToBSwap(CI);
8784     }
8785     break;
8786   case 3:
8787     if (CI->getType() == Type::Int64Ty && Constraints.size() >= 2 &&
8788         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
8789         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
8790       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
8791       std::vector<std::string> Words;
8792       SplitString(AsmPieces[0], Words, " \t");
8793       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
8794         Words.clear();
8795         SplitString(AsmPieces[1], Words, " \t");
8796         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
8797           Words.clear();
8798           SplitString(AsmPieces[2], Words, " \t,");
8799           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
8800               Words[2] == "%edx") {
8801             return LowerToBSwap(CI);
8802           }
8803         }
8804       }
8805     }
8806     break;
8807   }
8808   return false;
8809 }
8810
8811
8812
8813 /// getConstraintType - Given a constraint letter, return the type of
8814 /// constraint it is for this target.
8815 X86TargetLowering::ConstraintType
8816 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8817   if (Constraint.size() == 1) {
8818     switch (Constraint[0]) {
8819     case 'A':
8820       return C_Register;
8821     case 'f':
8822     case 'r':
8823     case 'R':
8824     case 'l':
8825     case 'q':
8826     case 'Q':
8827     case 'x':
8828     case 'y':
8829     case 'Y':
8830       return C_RegisterClass;
8831     case 'e':
8832     case 'Z':
8833       return C_Other;
8834     default:
8835       break;
8836     }
8837   }
8838   return TargetLowering::getConstraintType(Constraint);
8839 }
8840
8841 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8842 /// with another that has more specific requirements based on the type of the
8843 /// corresponding operand.
8844 const char *X86TargetLowering::
8845 LowerXConstraint(MVT ConstraintVT) const {
8846   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8847   // 'f' like normal targets.
8848   if (ConstraintVT.isFloatingPoint()) {
8849     if (Subtarget->hasSSE2())
8850       return "Y";
8851     if (Subtarget->hasSSE1())
8852       return "x";
8853   }
8854
8855   return TargetLowering::LowerXConstraint(ConstraintVT);
8856 }
8857
8858 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8859 /// vector.  If it is invalid, don't add anything to Ops.
8860 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8861                                                      char Constraint,
8862                                                      bool hasMemory,
8863                                                      std::vector<SDValue>&Ops,
8864                                                      SelectionDAG &DAG) const {
8865   SDValue Result(0, 0);
8866
8867   switch (Constraint) {
8868   default: break;
8869   case 'I':
8870     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8871       if (C->getZExtValue() <= 31) {
8872         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8873         break;
8874       }
8875     }
8876     return;
8877   case 'J':
8878     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8879       if (C->getZExtValue() <= 63) {
8880         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8881         break;
8882       }
8883     }
8884     return;
8885   case 'K':
8886     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8887       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8888         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8889         break;
8890       }
8891     }
8892     return;
8893   case 'N':
8894     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8895       if (C->getZExtValue() <= 255) {
8896         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8897         break;
8898       }
8899     }
8900     return;
8901   case 'e': {
8902     // 32-bit signed value
8903     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8904       const ConstantInt *CI = C->getConstantIntValue();
8905       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8906         // Widen to 64 bits here to get it sign extended.
8907         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8908         break;
8909       }
8910     // FIXME gcc accepts some relocatable values here too, but only in certain
8911     // memory models; it's complicated.
8912     }
8913     return;
8914   }
8915   case 'Z': {
8916     // 32-bit unsigned value
8917     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8918       const ConstantInt *CI = C->getConstantIntValue();
8919       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8920         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8921         break;
8922       }
8923     }
8924     // FIXME gcc accepts some relocatable values here too, but only in certain
8925     // memory models; it's complicated.
8926     return;
8927   }
8928   case 'i': {
8929     // Literal immediates are always ok.
8930     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8931       // Widen to 64 bits here to get it sign extended.
8932       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8933       break;
8934     }
8935
8936     // If we are in non-pic codegen mode, we allow the address of a global (with
8937     // an optional displacement) to be used with 'i'.
8938     GlobalAddressSDNode *GA = 0;
8939     int64_t Offset = 0;
8940
8941     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8942     while (1) {
8943       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8944         Offset += GA->getOffset();
8945         break;
8946       } else if (Op.getOpcode() == ISD::ADD) {
8947         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8948           Offset += C->getZExtValue();
8949           Op = Op.getOperand(0);
8950           continue;
8951         }
8952       } else if (Op.getOpcode() == ISD::SUB) {
8953         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8954           Offset += -C->getZExtValue();
8955           Op = Op.getOperand(0);
8956           continue;
8957         }
8958       }
8959
8960       // Otherwise, this isn't something we can handle, reject it.
8961       return;
8962     }
8963
8964     GlobalValue *GV = GA->getGlobal();
8965     // If we require an extra load to get this address, as in PIC mode, we
8966     // can't accept it.
8967     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
8968                                                         getTargetMachine())))
8969       return;
8970
8971     if (hasMemory)
8972       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
8973     else
8974       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
8975     Result = Op;
8976     break;
8977   }
8978   }
8979
8980   if (Result.getNode()) {
8981     Ops.push_back(Result);
8982     return;
8983   }
8984   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8985                                                       Ops, DAG);
8986 }
8987
8988 std::vector<unsigned> X86TargetLowering::
8989 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8990                                   MVT VT) const {
8991   if (Constraint.size() == 1) {
8992     // FIXME: not handling fp-stack yet!
8993     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8994     default: break;  // Unknown constraint letter
8995     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
8996       if (Subtarget->is64Bit()) {
8997         if (VT == MVT::i32)
8998           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
8999                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9000                                        X86::R10D,X86::R11D,X86::R12D,
9001                                        X86::R13D,X86::R14D,X86::R15D,
9002                                        X86::EBP, X86::ESP, 0);
9003         else if (VT == MVT::i16)
9004           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9005                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9006                                        X86::R10W,X86::R11W,X86::R12W,
9007                                        X86::R13W,X86::R14W,X86::R15W,
9008                                        X86::BP,  X86::SP, 0);
9009         else if (VT == MVT::i8)
9010           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9011                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9012                                        X86::R10B,X86::R11B,X86::R12B,
9013                                        X86::R13B,X86::R14B,X86::R15B,
9014                                        X86::BPL, X86::SPL, 0);
9015
9016         else if (VT == MVT::i64)
9017           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9018                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9019                                        X86::R10, X86::R11, X86::R12,
9020                                        X86::R13, X86::R14, X86::R15,
9021                                        X86::RBP, X86::RSP, 0);
9022
9023         break;
9024       }
9025       // 32-bit fallthrough
9026     case 'Q':   // Q_REGS
9027       if (VT == MVT::i32)
9028         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9029       else if (VT == MVT::i16)
9030         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9031       else if (VT == MVT::i8)
9032         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9033       else if (VT == MVT::i64)
9034         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9035       break;
9036     }
9037   }
9038
9039   return std::vector<unsigned>();
9040 }
9041
9042 std::pair<unsigned, const TargetRegisterClass*>
9043 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9044                                                 MVT VT) const {
9045   // First, see if this is a constraint that directly corresponds to an LLVM
9046   // register class.
9047   if (Constraint.size() == 1) {
9048     // GCC Constraint Letters
9049     switch (Constraint[0]) {
9050     default: break;
9051     case 'r':   // GENERAL_REGS
9052     case 'R':   // LEGACY_REGS
9053     case 'l':   // INDEX_REGS
9054       if (VT == MVT::i8)
9055         return std::make_pair(0U, X86::GR8RegisterClass);
9056       if (VT == MVT::i16)
9057         return std::make_pair(0U, X86::GR16RegisterClass);
9058       if (VT == MVT::i32 || !Subtarget->is64Bit())
9059         return std::make_pair(0U, X86::GR32RegisterClass);
9060       return std::make_pair(0U, X86::GR64RegisterClass);
9061     case 'f':  // FP Stack registers.
9062       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9063       // value to the correct fpstack register class.
9064       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9065         return std::make_pair(0U, X86::RFP32RegisterClass);
9066       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9067         return std::make_pair(0U, X86::RFP64RegisterClass);
9068       return std::make_pair(0U, X86::RFP80RegisterClass);
9069     case 'y':   // MMX_REGS if MMX allowed.
9070       if (!Subtarget->hasMMX()) break;
9071       return std::make_pair(0U, X86::VR64RegisterClass);
9072     case 'Y':   // SSE_REGS if SSE2 allowed
9073       if (!Subtarget->hasSSE2()) break;
9074       // FALL THROUGH.
9075     case 'x':   // SSE_REGS if SSE1 allowed
9076       if (!Subtarget->hasSSE1()) break;
9077
9078       switch (VT.getSimpleVT()) {
9079       default: break;
9080       // Scalar SSE types.
9081       case MVT::f32:
9082       case MVT::i32:
9083         return std::make_pair(0U, X86::FR32RegisterClass);
9084       case MVT::f64:
9085       case MVT::i64:
9086         return std::make_pair(0U, X86::FR64RegisterClass);
9087       // Vector types.
9088       case MVT::v16i8:
9089       case MVT::v8i16:
9090       case MVT::v4i32:
9091       case MVT::v2i64:
9092       case MVT::v4f32:
9093       case MVT::v2f64:
9094         return std::make_pair(0U, X86::VR128RegisterClass);
9095       }
9096       break;
9097     }
9098   }
9099
9100   // Use the default implementation in TargetLowering to convert the register
9101   // constraint into a member of a register class.
9102   std::pair<unsigned, const TargetRegisterClass*> Res;
9103   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9104
9105   // Not found as a standard register?
9106   if (Res.second == 0) {
9107     // GCC calls "st(0)" just plain "st".
9108     if (StringsEqualNoCase("{st}", Constraint)) {
9109       Res.first = X86::ST0;
9110       Res.second = X86::RFP80RegisterClass;
9111     }
9112     // 'A' means EAX + EDX.
9113     if (Constraint == "A") {
9114       Res.first = X86::EAX;
9115       Res.second = X86::GR32_ADRegisterClass;
9116     }
9117     return Res;
9118   }
9119
9120   // Otherwise, check to see if this is a register class of the wrong value
9121   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9122   // turn into {ax},{dx}.
9123   if (Res.second->hasType(VT))
9124     return Res;   // Correct type already, nothing to do.
9125
9126   // All of the single-register GCC register classes map their values onto
9127   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9128   // really want an 8-bit or 32-bit register, map to the appropriate register
9129   // class and return the appropriate register.
9130   if (Res.second == X86::GR16RegisterClass) {
9131     if (VT == MVT::i8) {
9132       unsigned DestReg = 0;
9133       switch (Res.first) {
9134       default: break;
9135       case X86::AX: DestReg = X86::AL; break;
9136       case X86::DX: DestReg = X86::DL; break;
9137       case X86::CX: DestReg = X86::CL; break;
9138       case X86::BX: DestReg = X86::BL; break;
9139       }
9140       if (DestReg) {
9141         Res.first = DestReg;
9142         Res.second = X86::GR8RegisterClass;
9143       }
9144     } else if (VT == MVT::i32) {
9145       unsigned DestReg = 0;
9146       switch (Res.first) {
9147       default: break;
9148       case X86::AX: DestReg = X86::EAX; break;
9149       case X86::DX: DestReg = X86::EDX; break;
9150       case X86::CX: DestReg = X86::ECX; break;
9151       case X86::BX: DestReg = X86::EBX; break;
9152       case X86::SI: DestReg = X86::ESI; break;
9153       case X86::DI: DestReg = X86::EDI; break;
9154       case X86::BP: DestReg = X86::EBP; break;
9155       case X86::SP: DestReg = X86::ESP; break;
9156       }
9157       if (DestReg) {
9158         Res.first = DestReg;
9159         Res.second = X86::GR32RegisterClass;
9160       }
9161     } else if (VT == MVT::i64) {
9162       unsigned DestReg = 0;
9163       switch (Res.first) {
9164       default: break;
9165       case X86::AX: DestReg = X86::RAX; break;
9166       case X86::DX: DestReg = X86::RDX; break;
9167       case X86::CX: DestReg = X86::RCX; break;
9168       case X86::BX: DestReg = X86::RBX; break;
9169       case X86::SI: DestReg = X86::RSI; break;
9170       case X86::DI: DestReg = X86::RDI; break;
9171       case X86::BP: DestReg = X86::RBP; break;
9172       case X86::SP: DestReg = X86::RSP; break;
9173       }
9174       if (DestReg) {
9175         Res.first = DestReg;
9176         Res.second = X86::GR64RegisterClass;
9177       }
9178     }
9179   } else if (Res.second == X86::FR32RegisterClass ||
9180              Res.second == X86::FR64RegisterClass ||
9181              Res.second == X86::VR128RegisterClass) {
9182     // Handle references to XMM physical registers that got mapped into the
9183     // wrong class.  This can happen with constraints like {xmm0} where the
9184     // target independent register mapper will just pick the first match it can
9185     // find, ignoring the required type.
9186     if (VT == MVT::f32)
9187       Res.second = X86::FR32RegisterClass;
9188     else if (VT == MVT::f64)
9189       Res.second = X86::FR64RegisterClass;
9190     else if (X86::VR128RegisterClass->hasType(VT))
9191       Res.second = X86::VR128RegisterClass;
9192   }
9193
9194   return Res;
9195 }
9196
9197 //===----------------------------------------------------------------------===//
9198 //                           X86 Widen vector type
9199 //===----------------------------------------------------------------------===//
9200
9201 /// getWidenVectorType: given a vector type, returns the type to widen
9202 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9203 /// If there is no vector type that we want to widen to, returns MVT::Other
9204 /// When and where to widen is target dependent based on the cost of
9205 /// scalarizing vs using the wider vector type.
9206
9207 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9208   assert(VT.isVector());
9209   if (isTypeLegal(VT))
9210     return VT;
9211
9212   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9213   //       type based on element type.  This would speed up our search (though
9214   //       it may not be worth it since the size of the list is relatively
9215   //       small).
9216   MVT EltVT = VT.getVectorElementType();
9217   unsigned NElts = VT.getVectorNumElements();
9218
9219   // On X86, it make sense to widen any vector wider than 1
9220   if (NElts <= 1)
9221     return MVT::Other;
9222
9223   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9224        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9225     MVT SVT = (MVT::SimpleValueType)nVT;
9226
9227     if (isTypeLegal(SVT) &&
9228         SVT.getVectorElementType() == EltVT &&
9229         SVT.getVectorNumElements() > NElts)
9230       return SVT;
9231   }
9232   return MVT::Other;
9233 }