lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   if (!Subtarget->hasSSE2())
 347     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 348   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 349   // Locked instructions, in turn, have implicit fence semantics (all memory
 350   // operations are flushed before issuing the locked instruction, and they
 351   // are not buffered), so we can fold away the common pattern of
 352   // fence-atomic-fence.
 353   setShouldFoldAtomicFences(true);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 381   }
 382
 383   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 384   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 387   if (Subtarget->is64Bit()) {
 388     setExceptionPointerRegister(X86::RAX);
 389     setExceptionSelectorRegister(X86::RDX);
 390   } else {
 391     setExceptionPointerRegister(X86::EAX);
 392     setExceptionSelectorRegister(X86::EDX);
 393   }
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 396
 397   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 402   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 403   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 406     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 407   } else {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 410   }
 411
 412   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 413   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 414   if (Subtarget->is64Bit())
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 416   if (Subtarget->isTargetCygMing())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 418   else
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 420
 421   if (!UseSoftFloat && X86ScalarSSEf64) {
 422     // f32 and f64 use SSE.
 423     // Set up the FP register classes.
 424     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 425     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 426
 427     // Use ANDPD to simulate FABS.
 428     setOperationAction(ISD::FABS , MVT::f64, Custom);
 429     setOperationAction(ISD::FABS , MVT::f32, Custom);
 430
 431     // Use XORP to simulate FNEG.
 432     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 438
 439     // We don't support sin/cos/fmod
 440     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 441     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Expand FP immediates into loads from the stack, except for the special
 446     // cases we handle.
 447     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 448     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 449   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 450     // Use SSE for f32, x87 for f64.
 451     // Set up the FP register classes.
 452     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 453     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 454
 455     // Use ANDPS to simulate FABS.
 456     setOperationAction(ISD::FABS , MVT::f32, Custom);
 457
 458     // Use XORP to simulate FNEG.
 459     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 460
 461     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 462
 463     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 466
 467     // We don't support sin/cos/fmod
 468     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 469     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 470
 471     // Special cases we handle for FP constants.
 472     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 473     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 474     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 475     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 476     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 477
 478     if (!UnsafeFPMath) {
 479       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 480       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 481     }
 482   } else if (!UseSoftFloat) {
 483     // f32 and f64 in x87.
 484     // Set up the FP register classes.
 485     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 486     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 487
 488     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 489     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 492
 493     if (!UnsafeFPMath) {
 494       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 495       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 496     }
 497     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 501     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 502     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 503     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 504     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 505   }
 506
 507   // Long double always uses X87.
 508   if (!UseSoftFloat) {
 509     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 510     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 511     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 512     {
 513       bool ignored;
 514       APFloat TmpFlt(+0.0);
 515       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 516                      &ignored);
 517       addLegalFPImmediate(TmpFlt);  // FLD0
 518       TmpFlt.changeSign();
 519       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 520       APFloat TmpFlt2(+1.0);
 521       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 522                       &ignored);
 523       addLegalFPImmediate(TmpFlt2);  // FLD1
 524       TmpFlt2.changeSign();
 525       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 526     }
 527
 528     if (!UnsafeFPMath) {
 529       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 530       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 531     }
 532   }
 533
 534   // Always use a library call for pow.
 535   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 538
 539   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 544
 545   // First set operation action for all vector types to either promote
 546   // (for widening) or expand (for scalarization). Then we will selectively
 547   // turn on ones that can be effectively codegen'd.
 548   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 550     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 599     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 604          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 605       setTruncStoreAction((MVT::SimpleValueType)VT,
 606                           (MVT::SimpleValueType)InnerVT, Expand);
 607     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 608     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610   }
 611
 612   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 613   // with -msoft-float, disable use of MMX as well.
 614   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 615     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 616     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 618
 619     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 620
 621     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 622     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 623     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 625
 626     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 632     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 633
 634     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 670
 671     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 675
 676     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 679
 680     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 681
 682     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 683     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 686     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 689
 690     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 691       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 695     }
 696   }
 697
 698   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 699     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 700
 701     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 702     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 706     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 707     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 709     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 710     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 711     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 712     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 713   }
 714
 715   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 716     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 717
 718     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 719     // registers cannot be used even for integer operations.
 720     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 721     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 724
 725     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 726     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 729     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 730     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 735     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 736     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 740     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 741
 742     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 743     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 746
 747     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 749     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 752
 753     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 758
 759     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 760     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 761       EVT VT = (MVT::SimpleValueType)i;
 762       // Do not attempt to custom lower non-power-of-2 vectors
 763       if (!isPowerOf2_32(VT.getVectorNumElements()))
 764         continue;
 765       // Do not attempt to custom lower non-128-bit vectors
 766       if (!VT.is128BitVector())
 767         continue;
 768       setOperationAction(ISD::BUILD_VECTOR,
 769                          VT.getSimpleVT().SimpleTy, Custom);
 770       setOperationAction(ISD::VECTOR_SHUFFLE,
 771                          VT.getSimpleVT().SimpleTy, Custom);
 772       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 773                          VT.getSimpleVT().SimpleTy, Custom);
 774     }
 775
 776     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 778     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 780     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 781     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 782
 783     if (Subtarget->is64Bit()) {
 784       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 785       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 786     }
 787
 788     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 789     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 790       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 791       EVT VT = SVT;
 792
 793       // Do not attempt to promote non-128-bit vectors
 794       if (!VT.is128BitVector())
 795         continue;
 796
 797       setOperationAction(ISD::AND,    SVT, Promote);
 798       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 799       setOperationAction(ISD::OR,     SVT, Promote);
 800       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 801       setOperationAction(ISD::XOR,    SVT, Promote);
 802       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 803       setOperationAction(ISD::LOAD,   SVT, Promote);
 804       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 805       setOperationAction(ISD::SELECT, SVT, Promote);
 806       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 807     }
 808
 809     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 810
 811     // Custom lower v2i64 and v2f64 selects.
 812     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 813     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 814     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 815     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 816
 817     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 818     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 819     if (!DisableMMX && Subtarget->hasMMX()) {
 820       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 821       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 822     }
 823   }
 824
 825   if (Subtarget->hasSSE41()) {
 826     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 827     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 828     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 829     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 830     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 831     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 832     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 833     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 834     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 835     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 836
 837     // FIXME: Do we need to handle scalar-to-vector here?
 838     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 839
 840     // i8 and i16 vectors are custom , because the source register and source
 841     // source memory operand types are not the same width.  f32 vectors are
 842     // custom since the immediate controlling the insert encodes additional
 843     // information.
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 850     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 851     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 853
 854     if (Subtarget->is64Bit()) {
 855       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 856       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 857     }
 858   }
 859
 860   if (Subtarget->hasSSE42()) {
 861     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 862   }
 863
 864   if (!UseSoftFloat && Subtarget->hasAVX()) {
 865     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 866     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 867     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 868     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 869
 870     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 872     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 873     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 874     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 875     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 876     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 879     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 880     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 881     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 882     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 883     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 884     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 885
 886     // Operations to consider commented out -v16i16 v32i8
 887     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 888     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 889     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 890     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 891     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 892     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 893     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 894     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 895     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 896     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 897     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 898     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 900     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 901
 902     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 903     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 904     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 905     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 906
 907     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 908     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 909     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 912
 913     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 914     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 915     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 918     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 919
 920 #if 0
 921     // Not sure we want to do this since there are no 256-bit integer
 922     // operations in AVX
 923
 924     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 925     // This includes 256-bit vectors
 926     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 927       EVT VT = (MVT::SimpleValueType)i;
 928
 929       // Do not attempt to custom lower non-power-of-2 vectors
 930       if (!isPowerOf2_32(VT.getVectorNumElements()))
 931         continue;
 932
 933       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 934       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 935       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 936     }
 937
 938     if (Subtarget->is64Bit()) {
 939       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 940       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 941     }
 942 #endif
 943
 944 #if 0
 945     // Not sure we want to do this since there are no 256-bit integer
 946     // operations in AVX
 947
 948     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 949     // Including 256-bit vectors
 950     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 951       EVT VT = (MVT::SimpleValueType)i;
 952
 953       if (!VT.is256BitVector()) {
 954         continue;
 955       }
 956       setOperationAction(ISD::AND,    VT, Promote);
 957       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 958       setOperationAction(ISD::OR,     VT, Promote);
 959       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 960       setOperationAction(ISD::XOR,    VT, Promote);
 961       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 962       setOperationAction(ISD::LOAD,   VT, Promote);
 963       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 964       setOperationAction(ISD::SELECT, VT, Promote);
 965       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 966     }
 967
 968     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 969 #endif
 970   }
 971
 972   // We want to custom lower some of our intrinsics.
 973   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 974
 975   // Add/Sub/Mul with overflow operations are custom lowered.
 976   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 977   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 978   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 979   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 980   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 981
 982   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 983   // handle type legalization for these operations here.
 984   //
 985   // FIXME: We really should do custom legalization for addition and
 986   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 987   // than generic legalization for 64-bit multiplication-with-overflow, though.
 988   if (Subtarget->is64Bit()) {
 989     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 990     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 991     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 992     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 993     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 994   }
 995
 996   if (!Subtarget->is64Bit()) {
 997     // These libcalls are not available in 32-bit.
 998     setLibcallName(RTLIB::SHL_I128, 0);
 999     setLibcallName(RTLIB::SRL_I128, 0);
1000     setLibcallName(RTLIB::SRA_I128, 0);
1001   }
1002
1003   // We have target-specific dag combine patterns for the following nodes:
1004   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1005   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1006   setTargetDAGCombine(ISD::BUILD_VECTOR);
1007   setTargetDAGCombine(ISD::SELECT);
1008   setTargetDAGCombine(ISD::SHL);
1009   setTargetDAGCombine(ISD::SRA);
1010   setTargetDAGCombine(ISD::SRL);
1011   setTargetDAGCombine(ISD::OR);
1012   setTargetDAGCombine(ISD::STORE);
1013   setTargetDAGCombine(ISD::ZERO_EXTEND);
1014   if (Subtarget->is64Bit())
1015     setTargetDAGCombine(ISD::MUL);
1016
1017   computeRegisterProperties();
1018
1019   // FIXME: These should be based on subtarget info. Plus, the values should
1020   // be smaller when we are in optimizing for size mode.
1021   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1022   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1023   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1024   setPrefLoopAlignment(16);
1025   benefitFromCodePlacementOpt = true;
1026 }
1027
1028
1029 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1030   return MVT::i8;
1031 }
1032
1033
1034 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1035 /// the desired ByVal argument alignment.
1036 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1037   if (MaxAlign == 16)
1038     return;
1039   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1040     if (VTy->getBitWidth() == 128)
1041       MaxAlign = 16;
1042   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1043     unsigned EltAlign = 0;
1044     getMaxByValAlign(ATy->getElementType(), EltAlign);
1045     if (EltAlign > MaxAlign)
1046       MaxAlign = EltAlign;
1047   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1048     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1049       unsigned EltAlign = 0;
1050       getMaxByValAlign(STy->getElementType(i), EltAlign);
1051       if (EltAlign > MaxAlign)
1052         MaxAlign = EltAlign;
1053       if (MaxAlign == 16)
1054         break;
1055     }
1056   }
1057   return;
1058 }
1059
1060 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1061 /// function arguments in the caller parameter area. For X86, aggregates
1062 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1063 /// are at 4-byte boundaries.
1064 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1065   if (Subtarget->is64Bit()) {
1066     // Max of 8 and alignment of type.
1067     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1068     if (TyAlign > 8)
1069       return TyAlign;
1070     return 8;
1071   }
1072
1073   unsigned Align = 4;
1074   if (Subtarget->hasSSE1())
1075     getMaxByValAlign(Ty, Align);
1076   return Align;
1077 }
1078
1079 /// getOptimalMemOpType - Returns the target specific optimal type for load
1080 /// and store operations as a result of memset, memcpy, and memmove
1081 /// lowering. If DstAlign is zero that means it's safe to destination
1082 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1083 /// means there isn't a need to check it against alignment requirement,
1084 /// probably because the source does not need to be loaded. If
1085 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1086 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1087 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1088 /// constant so it does not need to be loaded.
1089 /// It returns EVT::Other if the type should be determined using generic
1090 /// target-independent logic.
1091 EVT
1092 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1093                                        unsigned DstAlign, unsigned SrcAlign,
1094                                        bool NonScalarIntSafe,
1095                                        bool MemcpyStrSrc,
1096                                        MachineFunction &MF) const {
1097   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1098   // linux.  This is because the stack realignment code can't handle certain
1099   // cases like PR2962.  This should be removed when PR2962 is fixed.
1100   const Function *F = MF.getFunction();
1101   if (NonScalarIntSafe &&
1102       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1103     if (Size >= 16 &&
1104         (Subtarget->isUnalignedMemAccessFast() ||
1105          ((DstAlign == 0 || DstAlign >= 16) &&
1106           (SrcAlign == 0 || SrcAlign >= 16))) &&
1107         Subtarget->getStackAlignment() >= 16) {
1108       if (Subtarget->hasSSE2())
1109         return MVT::v4i32;
1110       if (Subtarget->hasSSE1())
1111         return MVT::v4f32;
1112     } else if (!MemcpyStrSrc && Size >= 8 &&
1113                !Subtarget->is64Bit() &&
1114                Subtarget->getStackAlignment() >= 8 &&
1115                Subtarget->hasSSE2()) {
1116       // Do not use f64 to lower memcpy if source is string constant. It's
1117       // better to use i32 to avoid the loads.
1118       return MVT::f64;
1119     }
1120   }
1121   if (Subtarget->is64Bit() && Size >= 8)
1122     return MVT::i64;
1123   return MVT::i32;
1124 }
1125
1126 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1127 /// current function.  The returned value is a member of the
1128 /// MachineJumpTableInfo::JTEntryKind enum.
1129 unsigned X86TargetLowering::getJumpTableEncoding() const {
1130   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1131   // symbol.
1132   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1133       Subtarget->isPICStyleGOT())
1134     return MachineJumpTableInfo::EK_Custom32;
1135
1136   // Otherwise, use the normal jump table encoding heuristics.
1137   return TargetLowering::getJumpTableEncoding();
1138 }
1139
1140 /// getPICBaseSymbol - Return the X86-32 PIC base.
1141 MCSymbol *
1142 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1143                                     MCContext &Ctx) const {
1144   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1145   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1146                                Twine(MF->getFunctionNumber())+"$pb");
1147 }
1148
1149
1150 const MCExpr *
1151 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1152                                              const MachineBasicBlock *MBB,
1153                                              unsigned uid,MCContext &Ctx) const{
1154   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1155          Subtarget->isPICStyleGOT());
1156   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1157   // entries.
1158   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1159                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1160 }
1161
1162 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1163 /// jumptable.
1164 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1165                                                     SelectionDAG &DAG) const {
1166   if (!Subtarget->is64Bit())
1167     // This doesn't have DebugLoc associated with it, but is not really the
1168     // same as a Register.
1169     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1170   return Table;
1171 }
1172
1173 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1174 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1175 /// MCExpr.
1176 const MCExpr *X86TargetLowering::
1177 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1178                              MCContext &Ctx) const {
1179   // X86-64 uses RIP relative addressing based on the jump table label.
1180   if (Subtarget->isPICStyleRIPRel())
1181     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1182
1183   // Otherwise, the reference is relative to the PIC base.
1184   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1185 }
1186
1187 /// getFunctionAlignment - Return the Log2 alignment of this function.
1188 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1189   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1190 }
1191
1192 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1193                                                unsigned &Offset) const {
1194   if (!Subtarget->isTargetLinux())
1195     return false;
1196
1197   if (Subtarget->is64Bit()) {
1198     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1199     Offset = 0x28;
1200     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1201       AddressSpace = 256;
1202     else
1203       AddressSpace = 257;
1204   } else {
1205     // %gs:0x14 on i386
1206     Offset = 0x14;
1207     AddressSpace = 256;
1208   }
1209   return true;
1210 }
1211
1212
1213 //===----------------------------------------------------------------------===//
1214 //               Return Value Calling Convention Implementation
1215 //===----------------------------------------------------------------------===//
1216
1217 #include "X86GenCallingConv.inc"
1218
1219 bool
1220 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1221                         const SmallVectorImpl<EVT> &OutTys,
1222                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1223                         LLVMContext &Context) const {
1224   SmallVector<CCValAssign, 16> RVLocs;
1225   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1226                  RVLocs, Context);
1227   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1228 }
1229
1230 SDValue
1231 X86TargetLowering::LowerReturn(SDValue Chain,
1232                                CallingConv::ID CallConv, bool isVarArg,
1233                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1234                                const SmallVectorImpl<SDValue> &OutVals,
1235                                DebugLoc dl, SelectionDAG &DAG) const {
1236   MachineFunction &MF = DAG.getMachineFunction();
1237   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1238
1239   SmallVector<CCValAssign, 16> RVLocs;
1240   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1241                  RVLocs, *DAG.getContext());
1242   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1243
1244   // Add the regs to the liveout set for the function.
1245   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1246   for (unsigned i = 0; i != RVLocs.size(); ++i)
1247     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1248       MRI.addLiveOut(RVLocs[i].getLocReg());
1249
1250   SDValue Flag;
1251
1252   SmallVector<SDValue, 6> RetOps;
1253   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1254   // Operand #1 = Bytes To Pop
1255   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1256                    MVT::i16));
1257
1258   // Copy the result values into the output registers.
1259   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1260     CCValAssign &VA = RVLocs[i];
1261     assert(VA.isRegLoc() && "Can only return in registers!");
1262     SDValue ValToCopy = OutVals[i];
1263
1264     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1265     // the RET instruction and handled by the FP Stackifier.
1266     if (VA.getLocReg() == X86::ST0 ||
1267         VA.getLocReg() == X86::ST1) {
1268       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1269       // change the value to the FP stack register class.
1270       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1271         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1272       RetOps.push_back(ValToCopy);
1273       // Don't emit a copytoreg.
1274       continue;
1275     }
1276
1277     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1278     // which is returned in RAX / RDX.
1279     if (Subtarget->is64Bit()) {
1280       EVT ValVT = ValToCopy.getValueType();
1281       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1282         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1283         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1284           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1285       }
1286     }
1287
1288     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1289     Flag = Chain.getValue(1);
1290   }
1291
1292   // The x86-64 ABI for returning structs by value requires that we copy
1293   // the sret argument into %rax for the return. We saved the argument into
1294   // a virtual register in the entry block, so now we copy the value out
1295   // and into %rax.
1296   if (Subtarget->is64Bit() &&
1297       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1298     MachineFunction &MF = DAG.getMachineFunction();
1299     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1300     unsigned Reg = FuncInfo->getSRetReturnReg();
1301     assert(Reg &&
1302            "SRetReturnReg should have been set in LowerFormalArguments().");
1303     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1304
1305     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1306     Flag = Chain.getValue(1);
1307
1308     // RAX now acts like a return value.
1309     MRI.addLiveOut(X86::RAX);
1310   }
1311
1312   RetOps[0] = Chain;  // Update chain.
1313
1314   // Add the flag if we have it.
1315   if (Flag.getNode())
1316     RetOps.push_back(Flag);
1317
1318   return DAG.getNode(X86ISD::RET_FLAG, dl,
1319                      MVT::Other, &RetOps[0], RetOps.size());
1320 }
1321
1322 /// LowerCallResult - Lower the result values of a call into the
1323 /// appropriate copies out of appropriate physical registers.
1324 ///
1325 SDValue
1326 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1327                                    CallingConv::ID CallConv, bool isVarArg,
1328                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1329                                    DebugLoc dl, SelectionDAG &DAG,
1330                                    SmallVectorImpl<SDValue> &InVals) const {
1331
1332   // Assign locations to each value returned by this call.
1333   SmallVector<CCValAssign, 16> RVLocs;
1334   bool Is64Bit = Subtarget->is64Bit();
1335   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1336                  RVLocs, *DAG.getContext());
1337   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1338
1339   // Copy all of the result registers out of their specified physreg.
1340   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1341     CCValAssign &VA = RVLocs[i];
1342     EVT CopyVT = VA.getValVT();
1343
1344     // If this is x86-64, and we disabled SSE, we can't return FP values
1345     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1346         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1347       report_fatal_error("SSE register return with SSE disabled");
1348     }
1349
1350     SDValue Val;
1351
1352     // If this is a call to a function that returns an fp value on the floating
1353     // point stack, we must guarantee the the value is popped from the stack, so
1354     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1355     // if the return value is not used. We use the FpGET_ST0 instructions
1356     // instead.
1357     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1358       // If we prefer to use the value in xmm registers, copy it out as f80 and
1359       // use a truncate to move it from fp stack reg to xmm reg.
1360       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1361       bool isST0 = VA.getLocReg() == X86::ST0;
1362       unsigned Opc = 0;
1363       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1364       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1365       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1366       SDValue Ops[] = { Chain, InFlag };
1367       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1368                                          Ops, 2), 1);
1369       Val = Chain.getValue(0);
1370
1371       // Round the f80 to the right size, which also moves it to the appropriate
1372       // xmm register.
1373       if (CopyVT != VA.getValVT())
1374         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1375                           // This truncation won't change the value.
1376                           DAG.getIntPtrConstant(1));
1377     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1378       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1379       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1380         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1381                                    MVT::v2i64, InFlag).getValue(1);
1382         Val = Chain.getValue(0);
1383         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1384                           Val, DAG.getConstant(0, MVT::i64));
1385       } else {
1386         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1387                                    MVT::i64, InFlag).getValue(1);
1388         Val = Chain.getValue(0);
1389       }
1390       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1391     } else {
1392       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1393                                  CopyVT, InFlag).getValue(1);
1394       Val = Chain.getValue(0);
1395     }
1396     InFlag = Chain.getValue(2);
1397     InVals.push_back(Val);
1398   }
1399
1400   return Chain;
1401 }
1402
1403
1404 //===----------------------------------------------------------------------===//
1405 //                C & StdCall & Fast Calling Convention implementation
1406 //===----------------------------------------------------------------------===//
1407 //  StdCall calling convention seems to be standard for many Windows' API
1408 //  routines and around. It differs from C calling convention just a little:
1409 //  callee should clean up the stack, not caller. Symbols should be also
1410 //  decorated in some fancy way :) It doesn't support any vector arguments.
1411 //  For info on fast calling convention see Fast Calling Convention (tail call)
1412 //  implementation LowerX86_32FastCCCallTo.
1413
1414 /// CallIsStructReturn - Determines whether a call uses struct return
1415 /// semantics.
1416 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1417   if (Outs.empty())
1418     return false;
1419
1420   return Outs[0].Flags.isSRet();
1421 }
1422
1423 /// ArgsAreStructReturn - Determines whether a function uses struct
1424 /// return semantics.
1425 static bool
1426 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1427   if (Ins.empty())
1428     return false;
1429
1430   return Ins[0].Flags.isSRet();
1431 }
1432
1433 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1434 /// given CallingConvention value.
1435 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1436   if (Subtarget->is64Bit()) {
1437     if (CC == CallingConv::GHC)
1438       return CC_X86_64_GHC;
1439     else if (Subtarget->isTargetWin64())
1440       return CC_X86_Win64_C;
1441     else
1442       return CC_X86_64_C;
1443   }
1444
1445   if (CC == CallingConv::X86_FastCall)
1446     return CC_X86_32_FastCall;
1447   else if (CC == CallingConv::X86_ThisCall)
1448     return CC_X86_32_ThisCall;
1449   else if (CC == CallingConv::Fast)
1450     return CC_X86_32_FastCC;
1451   else if (CC == CallingConv::GHC)
1452     return CC_X86_32_GHC;
1453   else
1454     return CC_X86_32_C;
1455 }
1456
1457 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1458 /// by "Src" to address "Dst" with size and alignment information specified by
1459 /// the specific parameter attribute. The copy will be passed as a byval
1460 /// function parameter.
1461 static SDValue
1462 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1463                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1464                           DebugLoc dl) {
1465   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1466   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1467                        /*isVolatile*/false, /*AlwaysInline=*/true,
1468                        NULL, 0, NULL, 0);
1469 }
1470
1471 /// IsTailCallConvention - Return true if the calling convention is one that
1472 /// supports tail call optimization.
1473 static bool IsTailCallConvention(CallingConv::ID CC) {
1474   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1475 }
1476
1477 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1478 /// a tailcall target by changing its ABI.
1479 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1480   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1481 }
1482
1483 SDValue
1484 X86TargetLowering::LowerMemArgument(SDValue Chain,
1485                                     CallingConv::ID CallConv,
1486                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1487                                     DebugLoc dl, SelectionDAG &DAG,
1488                                     const CCValAssign &VA,
1489                                     MachineFrameInfo *MFI,
1490                                     unsigned i) const {
1491   // Create the nodes corresponding to a load from this parameter slot.
1492   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1493   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1494   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1495   EVT ValVT;
1496
1497   // If value is passed by pointer we have address passed instead of the value
1498   // itself.
1499   if (VA.getLocInfo() == CCValAssign::Indirect)
1500     ValVT = VA.getLocVT();
1501   else
1502     ValVT = VA.getValVT();
1503
1504   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1505   // changed with more analysis.
1506   // In case of tail call optimization mark all arguments mutable. Since they
1507   // could be overwritten by lowering of arguments in case of a tail call.
1508   if (Flags.isByVal()) {
1509     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1510                                     VA.getLocMemOffset(), isImmutable);
1511     return DAG.getFrameIndex(FI, getPointerTy());
1512   } else {
1513     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1514                                     VA.getLocMemOffset(), isImmutable);
1515     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1516     return DAG.getLoad(ValVT, dl, Chain, FIN,
1517                        PseudoSourceValue::getFixedStack(FI), 0,
1518                        false, false, 0);
1519   }
1520 }
1521
1522 SDValue
1523 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1524                                         CallingConv::ID CallConv,
1525                                         bool isVarArg,
1526                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1527                                         DebugLoc dl,
1528                                         SelectionDAG &DAG,
1529                                         SmallVectorImpl<SDValue> &InVals)
1530                                           const {
1531   MachineFunction &MF = DAG.getMachineFunction();
1532   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1533
1534   const Function* Fn = MF.getFunction();
1535   if (Fn->hasExternalLinkage() &&
1536       Subtarget->isTargetCygMing() &&
1537       Fn->getName() == "main")
1538     FuncInfo->setForceFramePointer(true);
1539
1540   MachineFrameInfo *MFI = MF.getFrameInfo();
1541   bool Is64Bit = Subtarget->is64Bit();
1542   bool IsWin64 = Subtarget->isTargetWin64();
1543
1544   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1545          "Var args not supported with calling convention fastcc or ghc");
1546
1547   // Assign locations to all of the incoming arguments.
1548   SmallVector<CCValAssign, 16> ArgLocs;
1549   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1550                  ArgLocs, *DAG.getContext());
1551   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1552
1553   unsigned LastVal = ~0U;
1554   SDValue ArgValue;
1555   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1556     CCValAssign &VA = ArgLocs[i];
1557     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1558     // places.
1559     assert(VA.getValNo() != LastVal &&
1560            "Don't support value assigned to multiple locs yet");
1561     LastVal = VA.getValNo();
1562
1563     if (VA.isRegLoc()) {
1564       EVT RegVT = VA.getLocVT();
1565       TargetRegisterClass *RC = NULL;
1566       if (RegVT == MVT::i32)
1567         RC = X86::GR32RegisterClass;
1568       else if (Is64Bit && RegVT == MVT::i64)
1569         RC = X86::GR64RegisterClass;
1570       else if (RegVT == MVT::f32)
1571         RC = X86::FR32RegisterClass;
1572       else if (RegVT == MVT::f64)
1573         RC = X86::FR64RegisterClass;
1574       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1575         RC = X86::VR128RegisterClass;
1576       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1577         RC = X86::VR64RegisterClass;
1578       else
1579         llvm_unreachable("Unknown argument type!");
1580
1581       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1582       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1583
1584       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1585       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1586       // right size.
1587       if (VA.getLocInfo() == CCValAssign::SExt)
1588         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1589                                DAG.getValueType(VA.getValVT()));
1590       else if (VA.getLocInfo() == CCValAssign::ZExt)
1591         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1592                                DAG.getValueType(VA.getValVT()));
1593       else if (VA.getLocInfo() == CCValAssign::BCvt)
1594         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1595
1596       if (VA.isExtInLoc()) {
1597         // Handle MMX values passed in XMM regs.
1598         if (RegVT.isVector()) {
1599           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1600                                  ArgValue, DAG.getConstant(0, MVT::i64));
1601           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1602         } else
1603           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1604       }
1605     } else {
1606       assert(VA.isMemLoc());
1607       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1608     }
1609
1610     // If value is passed via pointer - do a load.
1611     if (VA.getLocInfo() == CCValAssign::Indirect)
1612       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1613                              false, false, 0);
1614
1615     InVals.push_back(ArgValue);
1616   }
1617
1618   // The x86-64 ABI for returning structs by value requires that we copy
1619   // the sret argument into %rax for the return. Save the argument into
1620   // a virtual register so that we can access it from the return points.
1621   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1622     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1623     unsigned Reg = FuncInfo->getSRetReturnReg();
1624     if (!Reg) {
1625       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1626       FuncInfo->setSRetReturnReg(Reg);
1627     }
1628     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1629     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1630   }
1631
1632   unsigned StackSize = CCInfo.getNextStackOffset();
1633   // Align stack specially for tail calls.
1634   if (FuncIsMadeTailCallSafe(CallConv))
1635     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1636
1637   // If the function takes variable number of arguments, make a frame index for
1638   // the start of the first vararg value... for expansion of llvm.va_start.
1639   if (isVarArg) {
1640     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1641                     CallConv != CallingConv::X86_ThisCall)) {
1642       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1643     }
1644     if (Is64Bit) {
1645       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1646
1647       // FIXME: We should really autogenerate these arrays
1648       static const unsigned GPR64ArgRegsWin64[] = {
1649         X86::RCX, X86::RDX, X86::R8,  X86::R9
1650       };
1651       static const unsigned XMMArgRegsWin64[] = {
1652         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1653       };
1654       static const unsigned GPR64ArgRegs64Bit[] = {
1655         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1656       };
1657       static const unsigned XMMArgRegs64Bit[] = {
1658         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1659         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1660       };
1661       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1662
1663       if (IsWin64) {
1664         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1665         GPR64ArgRegs = GPR64ArgRegsWin64;
1666         XMMArgRegs = XMMArgRegsWin64;
1667       } else {
1668         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1669         GPR64ArgRegs = GPR64ArgRegs64Bit;
1670         XMMArgRegs = XMMArgRegs64Bit;
1671       }
1672       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1673                                                        TotalNumIntRegs);
1674       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1675                                                        TotalNumXMMRegs);
1676
1677       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1678       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1679              "SSE register cannot be used when SSE is disabled!");
1680       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1681              "SSE register cannot be used when SSE is disabled!");
1682       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1683         // Kernel mode asks for SSE to be disabled, so don't push them
1684         // on the stack.
1685         TotalNumXMMRegs = 0;
1686
1687       // For X86-64, if there are vararg parameters that are passed via
1688       // registers, then we must store them to their spots on the stack so they
1689       // may be loaded by deferencing the result of va_next.
1690       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1691       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1692       FuncInfo->setRegSaveFrameIndex(
1693         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1694                                false));
1695
1696       // Store the integer parameter registers.
1697       SmallVector<SDValue, 8> MemOps;
1698       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1699                                         getPointerTy());
1700       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1701       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1702         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1703                                   DAG.getIntPtrConstant(Offset));
1704         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1705                                      X86::GR64RegisterClass);
1706         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1707         SDValue Store =
1708           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1709                        PseudoSourceValue::getFixedStack(
1710                          FuncInfo->getRegSaveFrameIndex()),
1711                        Offset, false, false, 0);
1712         MemOps.push_back(Store);
1713         Offset += 8;
1714       }
1715
1716       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1717         // Now store the XMM (fp + vector) parameter registers.
1718         SmallVector<SDValue, 11> SaveXMMOps;
1719         SaveXMMOps.push_back(Chain);
1720
1721         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1722         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1723         SaveXMMOps.push_back(ALVal);
1724
1725         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1726                                FuncInfo->getRegSaveFrameIndex()));
1727         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1728                                FuncInfo->getVarArgsFPOffset()));
1729
1730         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1731           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1732                                        X86::VR128RegisterClass);
1733           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1734           SaveXMMOps.push_back(Val);
1735         }
1736         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1737                                      MVT::Other,
1738                                      &SaveXMMOps[0], SaveXMMOps.size()));
1739       }
1740
1741       if (!MemOps.empty())
1742         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1743                             &MemOps[0], MemOps.size());
1744     }
1745   }
1746
1747   // Some CCs need callee pop.
1748   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1749     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1750   } else {
1751     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1752     // If this is an sret function, the return should pop the hidden pointer.
1753     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1754       FuncInfo->setBytesToPopOnReturn(4);
1755   }
1756
1757   if (!Is64Bit) {
1758     // RegSaveFrameIndex is X86-64 only.
1759     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1760     if (CallConv == CallingConv::X86_FastCall ||
1761         CallConv == CallingConv::X86_ThisCall)
1762       // fastcc functions can't have varargs.
1763       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1764   }
1765
1766   return Chain;
1767 }
1768
1769 SDValue
1770 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1771                                     SDValue StackPtr, SDValue Arg,
1772                                     DebugLoc dl, SelectionDAG &DAG,
1773                                     const CCValAssign &VA,
1774                                     ISD::ArgFlagsTy Flags) const {
1775   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1776   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1777   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1778   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1779   if (Flags.isByVal()) {
1780     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1781   }
1782   return DAG.getStore(Chain, dl, Arg, PtrOff,
1783                       PseudoSourceValue::getStack(), LocMemOffset,
1784                       false, false, 0);
1785 }
1786
1787 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1788 /// optimization is performed and it is required.
1789 SDValue
1790 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1791                                            SDValue &OutRetAddr, SDValue Chain,
1792                                            bool IsTailCall, bool Is64Bit,
1793                                            int FPDiff, DebugLoc dl) const {
1794   // Adjust the Return address stack slot.
1795   EVT VT = getPointerTy();
1796   OutRetAddr = getReturnAddressFrameIndex(DAG);
1797
1798   // Load the "old" Return address.
1799   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1800   return SDValue(OutRetAddr.getNode(), 1);
1801 }
1802
1803 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1804 /// optimization is performed and it is required (FPDiff!=0).
1805 static SDValue
1806 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1807                          SDValue Chain, SDValue RetAddrFrIdx,
1808                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1809   // Store the return address to the appropriate stack slot.
1810   if (!FPDiff) return Chain;
1811   // Calculate the new stack slot for the return address.
1812   int SlotSize = Is64Bit ? 8 : 4;
1813   int NewReturnAddrFI =
1814     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1815   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1816   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1817   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1818                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1819                        false, false, 0);
1820   return Chain;
1821 }
1822
1823 SDValue
1824 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1825                              CallingConv::ID CallConv, bool isVarArg,
1826                              bool &isTailCall,
1827                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1828                              const SmallVectorImpl<SDValue> &OutVals,
1829                              const SmallVectorImpl<ISD::InputArg> &Ins,
1830                              DebugLoc dl, SelectionDAG &DAG,
1831                              SmallVectorImpl<SDValue> &InVals) const {
1832   MachineFunction &MF = DAG.getMachineFunction();
1833   bool Is64Bit        = Subtarget->is64Bit();
1834   bool IsStructRet    = CallIsStructReturn(Outs);
1835   bool IsSibcall      = false;
1836
1837   if (isTailCall) {
1838     // Check if it's really possible to do a tail call.
1839     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1840                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1841                                                    Outs, OutVals, Ins, DAG);
1842
1843     // Sibcalls are automatically detected tailcalls which do not require
1844     // ABI changes.
1845     if (!GuaranteedTailCallOpt && isTailCall)
1846       IsSibcall = true;
1847
1848     if (isTailCall)
1849       ++NumTailCalls;
1850   }
1851
1852   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1853          "Var args not supported with calling convention fastcc or ghc");
1854
1855   // Analyze operands of the call, assigning locations to each operand.
1856   SmallVector<CCValAssign, 16> ArgLocs;
1857   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1858                  ArgLocs, *DAG.getContext());
1859   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1860
1861   // Get a count of how many bytes are to be pushed on the stack.
1862   unsigned NumBytes = CCInfo.getNextStackOffset();
1863   if (IsSibcall)
1864     // This is a sibcall. The memory operands are available in caller's
1865     // own caller's stack.
1866     NumBytes = 0;
1867   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1868     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1869
1870   int FPDiff = 0;
1871   if (isTailCall && !IsSibcall) {
1872     // Lower arguments at fp - stackoffset + fpdiff.
1873     unsigned NumBytesCallerPushed =
1874       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1875     FPDiff = NumBytesCallerPushed - NumBytes;
1876
1877     // Set the delta of movement of the returnaddr stackslot.
1878     // But only set if delta is greater than previous delta.
1879     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1880       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1881   }
1882
1883   if (!IsSibcall)
1884     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1885
1886   SDValue RetAddrFrIdx;
1887   // Load return adress for tail calls.
1888   if (isTailCall && FPDiff)
1889     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1890                                     Is64Bit, FPDiff, dl);
1891
1892   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1893   SmallVector<SDValue, 8> MemOpChains;
1894   SDValue StackPtr;
1895
1896   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1897   // of tail call optimization arguments are handle later.
1898   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1899     CCValAssign &VA = ArgLocs[i];
1900     EVT RegVT = VA.getLocVT();
1901     SDValue Arg = OutVals[i];
1902     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1903     bool isByVal = Flags.isByVal();
1904
1905     // Promote the value if needed.
1906     switch (VA.getLocInfo()) {
1907     default: llvm_unreachable("Unknown loc info!");
1908     case CCValAssign::Full: break;
1909     case CCValAssign::SExt:
1910       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1911       break;
1912     case CCValAssign::ZExt:
1913       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1914       break;
1915     case CCValAssign::AExt:
1916       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1917         // Special case: passing MMX values in XMM registers.
1918         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1919         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1920         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1921       } else
1922         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1923       break;
1924     case CCValAssign::BCvt:
1925       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1926       break;
1927     case CCValAssign::Indirect: {
1928       // Store the argument.
1929       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1930       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1931       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1932                            PseudoSourceValue::getFixedStack(FI), 0,
1933                            false, false, 0);
1934       Arg = SpillSlot;
1935       break;
1936     }
1937     }
1938
1939     if (VA.isRegLoc()) {
1940       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1941     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1942       assert(VA.isMemLoc());
1943       if (StackPtr.getNode() == 0)
1944         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1945       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1946                                              dl, DAG, VA, Flags));
1947     }
1948   }
1949
1950   if (!MemOpChains.empty())
1951     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1952                         &MemOpChains[0], MemOpChains.size());
1953
1954   // Build a sequence of copy-to-reg nodes chained together with token chain
1955   // and flag operands which copy the outgoing args into registers.
1956   SDValue InFlag;
1957   // Tail call byval lowering might overwrite argument registers so in case of
1958   // tail call optimization the copies to registers are lowered later.
1959   if (!isTailCall)
1960     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1961       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1962                                RegsToPass[i].second, InFlag);
1963       InFlag = Chain.getValue(1);
1964     }
1965
1966   if (Subtarget->isPICStyleGOT()) {
1967     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1968     // GOT pointer.
1969     if (!isTailCall) {
1970       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1971                                DAG.getNode(X86ISD::GlobalBaseReg,
1972                                            DebugLoc(), getPointerTy()),
1973                                InFlag);
1974       InFlag = Chain.getValue(1);
1975     } else {
1976       // If we are tail calling and generating PIC/GOT style code load the
1977       // address of the callee into ECX. The value in ecx is used as target of
1978       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1979       // for tail calls on PIC/GOT architectures. Normally we would just put the
1980       // address of GOT into ebx and then call target@PLT. But for tail calls
1981       // ebx would be restored (since ebx is callee saved) before jumping to the
1982       // target@PLT.
1983
1984       // Note: The actual moving to ECX is done further down.
1985       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1986       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1987           !G->getGlobal()->hasProtectedVisibility())
1988         Callee = LowerGlobalAddress(Callee, DAG);
1989       else if (isa<ExternalSymbolSDNode>(Callee))
1990         Callee = LowerExternalSymbol(Callee, DAG);
1991     }
1992   }
1993
1994   if (Is64Bit && isVarArg) {
1995     // From AMD64 ABI document:
1996     // For calls that may call functions that use varargs or stdargs
1997     // (prototype-less calls or calls to functions containing ellipsis (...) in
1998     // the declaration) %al is used as hidden argument to specify the number
1999     // of SSE registers used. The contents of %al do not need to match exactly
2000     // the number of registers, but must be an ubound on the number of SSE
2001     // registers used and is in the range 0 - 8 inclusive.
2002
2003     // FIXME: Verify this on Win64
2004     // Count the number of XMM registers allocated.
2005     static const unsigned XMMArgRegs[] = {
2006       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2007       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2008     };
2009     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2010     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2011            && "SSE registers cannot be used when SSE is disabled");
2012
2013     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2014                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2015     InFlag = Chain.getValue(1);
2016   }
2017
2018
2019   // For tail calls lower the arguments to the 'real' stack slot.
2020   if (isTailCall) {
2021     // Force all the incoming stack arguments to be loaded from the stack
2022     // before any new outgoing arguments are stored to the stack, because the
2023     // outgoing stack slots may alias the incoming argument stack slots, and
2024     // the alias isn't otherwise explicit. This is slightly more conservative
2025     // than necessary, because it means that each store effectively depends
2026     // on every argument instead of just those arguments it would clobber.
2027     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2028
2029     SmallVector<SDValue, 8> MemOpChains2;
2030     SDValue FIN;
2031     int FI = 0;
2032     // Do not flag preceeding copytoreg stuff together with the following stuff.
2033     InFlag = SDValue();
2034     if (GuaranteedTailCallOpt) {
2035       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2036         CCValAssign &VA = ArgLocs[i];
2037         if (VA.isRegLoc())
2038           continue;
2039         assert(VA.isMemLoc());
2040         SDValue Arg = OutVals[i];
2041         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2042         // Create frame index.
2043         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2044         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2045         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2046         FIN = DAG.getFrameIndex(FI, getPointerTy());
2047
2048         if (Flags.isByVal()) {
2049           // Copy relative to framepointer.
2050           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2051           if (StackPtr.getNode() == 0)
2052             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2053                                           getPointerTy());
2054           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2055
2056           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2057                                                            ArgChain,
2058                                                            Flags, DAG, dl));
2059         } else {
2060           // Store relative to framepointer.
2061           MemOpChains2.push_back(
2062             DAG.getStore(ArgChain, dl, Arg, FIN,
2063                          PseudoSourceValue::getFixedStack(FI), 0,
2064                          false, false, 0));
2065         }
2066       }
2067     }
2068
2069     if (!MemOpChains2.empty())
2070       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2071                           &MemOpChains2[0], MemOpChains2.size());
2072
2073     // Copy arguments to their registers.
2074     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2075       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2076                                RegsToPass[i].second, InFlag);
2077       InFlag = Chain.getValue(1);
2078     }
2079     InFlag =SDValue();
2080
2081     // Store the return address to the appropriate stack slot.
2082     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2083                                      FPDiff, dl);
2084   }
2085
2086   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2087     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2088     // In the 64-bit large code model, we have to make all calls
2089     // through a register, since the call instruction's 32-bit
2090     // pc-relative offset may not be large enough to hold the whole
2091     // address.
2092   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2093     // If the callee is a GlobalAddress node (quite common, every direct call
2094     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2095     // it.
2096
2097     // We should use extra load for direct calls to dllimported functions in
2098     // non-JIT mode.
2099     const GlobalValue *GV = G->getGlobal();
2100     if (!GV->hasDLLImportLinkage()) {
2101       unsigned char OpFlags = 0;
2102
2103       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2104       // external symbols most go through the PLT in PIC mode.  If the symbol
2105       // has hidden or protected visibility, or if it is static or local, then
2106       // we don't need to use the PLT - we can directly call it.
2107       if (Subtarget->isTargetELF() &&
2108           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2109           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2110         OpFlags = X86II::MO_PLT;
2111       } else if (Subtarget->isPICStyleStubAny() &&
2112                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2113                Subtarget->getDarwinVers() < 9) {
2114         // PC-relative references to external symbols should go through $stub,
2115         // unless we're building with the leopard linker or later, which
2116         // automatically synthesizes these stubs.
2117         OpFlags = X86II::MO_DARWIN_STUB;
2118       }
2119
2120       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2121                                           G->getOffset(), OpFlags);
2122     }
2123   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2124     unsigned char OpFlags = 0;
2125
2126     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2127     // symbols should go through the PLT.
2128     if (Subtarget->isTargetELF() &&
2129         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2130       OpFlags = X86II::MO_PLT;
2131     } else if (Subtarget->isPICStyleStubAny() &&
2132              Subtarget->getDarwinVers() < 9) {
2133       // PC-relative references to external symbols should go through $stub,
2134       // unless we're building with the leopard linker or later, which
2135       // automatically synthesizes these stubs.
2136       OpFlags = X86II::MO_DARWIN_STUB;
2137     }
2138
2139     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2140                                          OpFlags);
2141   }
2142
2143   // Returns a chain & a flag for retval copy to use.
2144   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2145   SmallVector<SDValue, 8> Ops;
2146
2147   if (!IsSibcall && isTailCall) {
2148     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2149                            DAG.getIntPtrConstant(0, true), InFlag);
2150     InFlag = Chain.getValue(1);
2151   }
2152
2153   Ops.push_back(Chain);
2154   Ops.push_back(Callee);
2155
2156   if (isTailCall)
2157     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2158
2159   // Add argument registers to the end of the list so that they are known live
2160   // into the call.
2161   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2162     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2163                                   RegsToPass[i].second.getValueType()));
2164
2165   // Add an implicit use GOT pointer in EBX.
2166   if (!isTailCall && Subtarget->isPICStyleGOT())
2167     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2168
2169   // Add an implicit use of AL for x86 vararg functions.
2170   if (Is64Bit && isVarArg)
2171     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2172
2173   if (InFlag.getNode())
2174     Ops.push_back(InFlag);
2175
2176   if (isTailCall) {
2177     // We used to do:
2178     //// If this is the first return lowered for this function, add the regs
2179     //// to the liveout set for the function.
2180     // This isn't right, although it's probably harmless on x86; liveouts
2181     // should be computed from returns not tail calls.  Consider a void
2182     // function making a tail call to a function returning int.
2183     return DAG.getNode(X86ISD::TC_RETURN, dl,
2184                        NodeTys, &Ops[0], Ops.size());
2185   }
2186
2187   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2188   InFlag = Chain.getValue(1);
2189
2190   // Create the CALLSEQ_END node.
2191   unsigned NumBytesForCalleeToPush;
2192   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2193     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2194   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2195     // If this is a call to a struct-return function, the callee
2196     // pops the hidden struct pointer, so we have to push it back.
2197     // This is common for Darwin/X86, Linux & Mingw32 targets.
2198     NumBytesForCalleeToPush = 4;
2199   else
2200     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2201
2202   // Returns a flag for retval copy to use.
2203   if (!IsSibcall) {
2204     Chain = DAG.getCALLSEQ_END(Chain,
2205                                DAG.getIntPtrConstant(NumBytes, true),
2206                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2207                                                      true),
2208                                InFlag);
2209     InFlag = Chain.getValue(1);
2210   }
2211
2212   // Handle result values, copying them out of physregs into vregs that we
2213   // return.
2214   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2215                          Ins, dl, DAG, InVals);
2216 }
2217
2218
2219 //===----------------------------------------------------------------------===//
2220 //                Fast Calling Convention (tail call) implementation
2221 //===----------------------------------------------------------------------===//
2222
2223 //  Like std call, callee cleans arguments, convention except that ECX is
2224 //  reserved for storing the tail called function address. Only 2 registers are
2225 //  free for argument passing (inreg). Tail call optimization is performed
2226 //  provided:
2227 //                * tailcallopt is enabled
2228 //                * caller/callee are fastcc
2229 //  On X86_64 architecture with GOT-style position independent code only local
2230 //  (within module) calls are supported at the moment.
2231 //  To keep the stack aligned according to platform abi the function
2232 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2233 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2234 //  If a tail called function callee has more arguments than the caller the
2235 //  caller needs to make sure that there is room to move the RETADDR to. This is
2236 //  achieved by reserving an area the size of the argument delta right after the
2237 //  original REtADDR, but before the saved framepointer or the spilled registers
2238 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2239 //  stack layout:
2240 //    arg1
2241 //    arg2
2242 //    RETADDR
2243 //    [ new RETADDR
2244 //      move area ]
2245 //    (possible EBP)
2246 //    ESI
2247 //    EDI
2248 //    local1 ..
2249
2250 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2251 /// for a 16 byte align requirement.
2252 unsigned
2253 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2254                                                SelectionDAG& DAG) const {
2255   MachineFunction &MF = DAG.getMachineFunction();
2256   const TargetMachine &TM = MF.getTarget();
2257   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2258   unsigned StackAlignment = TFI.getStackAlignment();
2259   uint64_t AlignMask = StackAlignment - 1;
2260   int64_t Offset = StackSize;
2261   uint64_t SlotSize = TD->getPointerSize();
2262   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2263     // Number smaller than 12 so just add the difference.
2264     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2265   } else {
2266     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2267     Offset = ((~AlignMask) & Offset) + StackAlignment +
2268       (StackAlignment-SlotSize);
2269   }
2270   return Offset;
2271 }
2272
2273 /// MatchingStackOffset - Return true if the given stack call argument is
2274 /// already available in the same position (relatively) of the caller's
2275 /// incoming argument stack.
2276 static
2277 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2278                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2279                          const X86InstrInfo *TII) {
2280   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2281   int FI = INT_MAX;
2282   if (Arg.getOpcode() == ISD::CopyFromReg) {
2283     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2284     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2285       return false;
2286     MachineInstr *Def = MRI->getVRegDef(VR);
2287     if (!Def)
2288       return false;
2289     if (!Flags.isByVal()) {
2290       if (!TII->isLoadFromStackSlot(Def, FI))
2291         return false;
2292     } else {
2293       unsigned Opcode = Def->getOpcode();
2294       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2295           Def->getOperand(1).isFI()) {
2296         FI = Def->getOperand(1).getIndex();
2297         Bytes = Flags.getByValSize();
2298       } else
2299         return false;
2300     }
2301   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2302     if (Flags.isByVal())
2303       // ByVal argument is passed in as a pointer but it's now being
2304       // dereferenced. e.g.
2305       // define @foo(%struct.X* %A) {
2306       //   tail call @bar(%struct.X* byval %A)
2307       // }
2308       return false;
2309     SDValue Ptr = Ld->getBasePtr();
2310     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2311     if (!FINode)
2312       return false;
2313     FI = FINode->getIndex();
2314   } else
2315     return false;
2316
2317   assert(FI != INT_MAX);
2318   if (!MFI->isFixedObjectIndex(FI))
2319     return false;
2320   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2321 }
2322
2323 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2324 /// for tail call optimization. Targets which want to do tail call
2325 /// optimization should implement this function.
2326 bool
2327 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2328                                                      CallingConv::ID CalleeCC,
2329                                                      bool isVarArg,
2330                                                      bool isCalleeStructRet,
2331                                                      bool isCallerStructRet,
2332                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2333                                     const SmallVectorImpl<SDValue> &OutVals,
2334                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2335                                                      SelectionDAG& DAG) const {
2336   if (!IsTailCallConvention(CalleeCC) &&
2337       CalleeCC != CallingConv::C)
2338     return false;
2339
2340   // If -tailcallopt is specified, make fastcc functions tail-callable.
2341   const MachineFunction &MF = DAG.getMachineFunction();
2342   const Function *CallerF = DAG.getMachineFunction().getFunction();
2343   CallingConv::ID CallerCC = CallerF->getCallingConv();
2344   bool CCMatch = CallerCC == CalleeCC;
2345
2346   if (GuaranteedTailCallOpt) {
2347     if (IsTailCallConvention(CalleeCC) && CCMatch)
2348       return true;
2349     return false;
2350   }
2351
2352   // Look for obvious safe cases to perform tail call optimization that do not
2353   // require ABI changes. This is what gcc calls sibcall.
2354
2355   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2356   // emit a special epilogue.
2357   if (RegInfo->needsStackRealignment(MF))
2358     return false;
2359
2360   // Do not sibcall optimize vararg calls unless the call site is not passing any
2361   // arguments.
2362   if (isVarArg && !Outs.empty())
2363     return false;
2364
2365   // Also avoid sibcall optimization if either caller or callee uses struct
2366   // return semantics.
2367   if (isCalleeStructRet || isCallerStructRet)
2368     return false;
2369
2370   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2371   // Therefore if it's not used by the call it is not safe to optimize this into
2372   // a sibcall.
2373   bool Unused = false;
2374   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2375     if (!Ins[i].Used) {
2376       Unused = true;
2377       break;
2378     }
2379   }
2380   if (Unused) {
2381     SmallVector<CCValAssign, 16> RVLocs;
2382     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2383                    RVLocs, *DAG.getContext());
2384     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2385     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2386       CCValAssign &VA = RVLocs[i];
2387       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2388         return false;
2389     }
2390   }
2391
2392   // If the calling conventions do not match, then we'd better make sure the
2393   // results are returned in the same way as what the caller expects.
2394   if (!CCMatch) {
2395     SmallVector<CCValAssign, 16> RVLocs1;
2396     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2397                     RVLocs1, *DAG.getContext());
2398     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2399
2400     SmallVector<CCValAssign, 16> RVLocs2;
2401     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2402                     RVLocs2, *DAG.getContext());
2403     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2404
2405     if (RVLocs1.size() != RVLocs2.size())
2406       return false;
2407     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2408       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2409         return false;
2410       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2411         return false;
2412       if (RVLocs1[i].isRegLoc()) {
2413         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2414           return false;
2415       } else {
2416         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2417           return false;
2418       }
2419     }
2420   }
2421
2422   // If the callee takes no arguments then go on to check the results of the
2423   // call.
2424   if (!Outs.empty()) {
2425     // Check if stack adjustment is needed. For now, do not do this if any
2426     // argument is passed on the stack.
2427     SmallVector<CCValAssign, 16> ArgLocs;
2428     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2429                    ArgLocs, *DAG.getContext());
2430     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2431     if (CCInfo.getNextStackOffset()) {
2432       MachineFunction &MF = DAG.getMachineFunction();
2433       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2434         return false;
2435       if (Subtarget->isTargetWin64())
2436         // Win64 ABI has additional complications.
2437         return false;
2438
2439       // Check if the arguments are already laid out in the right way as
2440       // the caller's fixed stack objects.
2441       MachineFrameInfo *MFI = MF.getFrameInfo();
2442       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2443       const X86InstrInfo *TII =
2444         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2445       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2446         CCValAssign &VA = ArgLocs[i];
2447         SDValue Arg = OutVals[i];
2448         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2449         if (VA.getLocInfo() == CCValAssign::Indirect)
2450           return false;
2451         if (!VA.isRegLoc()) {
2452           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2453                                    MFI, MRI, TII))
2454             return false;
2455         }
2456       }
2457     }
2458
2459     // If the tailcall address may be in a register, then make sure it's
2460     // possible to register allocate for it. In 32-bit, the call address can
2461     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2462     // callee-saved registers are restored. In 64-bit, it's RAX, RCX, RDX, RSI,
2463     // RDI, R8, R9, R11.
2464     if (!isa<GlobalAddressSDNode>(Callee) &&
2465         !isa<ExternalSymbolSDNode>(Callee)) {
2466       unsigned Limit = Subtarget->is64Bit() ? 8 : 3;
2467       unsigned NumInRegs = 0;
2468       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2469         CCValAssign &VA = ArgLocs[i];
2470         if (VA.isRegLoc()) {
2471           if (++NumInRegs == Limit)
2472             return false;
2473         }
2474       }
2475     }
2476   }
2477
2478   return true;
2479 }
2480
2481 FastISel *
2482 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2483   return X86::createFastISel(funcInfo);
2484 }
2485
2486
2487 //===----------------------------------------------------------------------===//
2488 //                           Other Lowering Hooks
2489 //===----------------------------------------------------------------------===//
2490
2491
2492 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2493   MachineFunction &MF = DAG.getMachineFunction();
2494   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2495   int ReturnAddrIndex = FuncInfo->getRAIndex();
2496
2497   if (ReturnAddrIndex == 0) {
2498     // Set up a frame object for the return address.
2499     uint64_t SlotSize = TD->getPointerSize();
2500     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2501                                                            false);
2502     FuncInfo->setRAIndex(ReturnAddrIndex);
2503   }
2504
2505   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2506 }
2507
2508
2509 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2510                                        bool hasSymbolicDisplacement) {
2511   // Offset should fit into 32 bit immediate field.
2512   if (!isInt<32>(Offset))
2513     return false;
2514
2515   // If we don't have a symbolic displacement - we don't have any extra
2516   // restrictions.
2517   if (!hasSymbolicDisplacement)
2518     return true;
2519
2520   // FIXME: Some tweaks might be needed for medium code model.
2521   if (M != CodeModel::Small && M != CodeModel::Kernel)
2522     return false;
2523
2524   // For small code model we assume that latest object is 16MB before end of 31
2525   // bits boundary. We may also accept pretty large negative constants knowing
2526   // that all objects are in the positive half of address space.
2527   if (M == CodeModel::Small && Offset < 16*1024*1024)
2528     return true;
2529
2530   // For kernel code model we know that all object resist in the negative half
2531   // of 32bits address space. We may not accept negative offsets, since they may
2532   // be just off and we may accept pretty large positive ones.
2533   if (M == CodeModel::Kernel && Offset > 0)
2534     return true;
2535
2536   return false;
2537 }
2538
2539 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2540 /// specific condition code, returning the condition code and the LHS/RHS of the
2541 /// comparison to make.
2542 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2543                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2544   if (!isFP) {
2545     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2546       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2547         // X > -1   -> X == 0, jump !sign.
2548         RHS = DAG.getConstant(0, RHS.getValueType());
2549         return X86::COND_NS;
2550       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2551         // X < 0   -> X == 0, jump on sign.
2552         return X86::COND_S;
2553       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2554         // X < 1   -> X <= 0
2555         RHS = DAG.getConstant(0, RHS.getValueType());
2556         return X86::COND_LE;
2557       }
2558     }
2559
2560     switch (SetCCOpcode) {
2561     default: llvm_unreachable("Invalid integer condition!");
2562     case ISD::SETEQ:  return X86::COND_E;
2563     case ISD::SETGT:  return X86::COND_G;
2564     case ISD::SETGE:  return X86::COND_GE;
2565     case ISD::SETLT:  return X86::COND_L;
2566     case ISD::SETLE:  return X86::COND_LE;
2567     case ISD::SETNE:  return X86::COND_NE;
2568     case ISD::SETULT: return X86::COND_B;
2569     case ISD::SETUGT: return X86::COND_A;
2570     case ISD::SETULE: return X86::COND_BE;
2571     case ISD::SETUGE: return X86::COND_AE;
2572     }
2573   }
2574
2575   // First determine if it is required or is profitable to flip the operands.
2576
2577   // If LHS is a foldable load, but RHS is not, flip the condition.
2578   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2579       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2580     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2581     std::swap(LHS, RHS);
2582   }
2583
2584   switch (SetCCOpcode) {
2585   default: break;
2586   case ISD::SETOLT:
2587   case ISD::SETOLE:
2588   case ISD::SETUGT:
2589   case ISD::SETUGE:
2590     std::swap(LHS, RHS);
2591     break;
2592   }
2593
2594   // On a floating point condition, the flags are set as follows:
2595   // ZF  PF  CF   op
2596   //  0 | 0 | 0 | X > Y
2597   //  0 | 0 | 1 | X < Y
2598   //  1 | 0 | 0 | X == Y
2599   //  1 | 1 | 1 | unordered
2600   switch (SetCCOpcode) {
2601   default: llvm_unreachable("Condcode should be pre-legalized away");
2602   case ISD::SETUEQ:
2603   case ISD::SETEQ:   return X86::COND_E;
2604   case ISD::SETOLT:              // flipped
2605   case ISD::SETOGT:
2606   case ISD::SETGT:   return X86::COND_A;
2607   case ISD::SETOLE:              // flipped
2608   case ISD::SETOGE:
2609   case ISD::SETGE:   return X86::COND_AE;
2610   case ISD::SETUGT:              // flipped
2611   case ISD::SETULT:
2612   case ISD::SETLT:   return X86::COND_B;
2613   case ISD::SETUGE:              // flipped
2614   case ISD::SETULE:
2615   case ISD::SETLE:   return X86::COND_BE;
2616   case ISD::SETONE:
2617   case ISD::SETNE:   return X86::COND_NE;
2618   case ISD::SETUO:   return X86::COND_P;
2619   case ISD::SETO:    return X86::COND_NP;
2620   case ISD::SETOEQ:
2621   case ISD::SETUNE:  return X86::COND_INVALID;
2622   }
2623 }
2624
2625 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2626 /// code. Current x86 isa includes the following FP cmov instructions:
2627 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2628 static bool hasFPCMov(unsigned X86CC) {
2629   switch (X86CC) {
2630   default:
2631     return false;
2632   case X86::COND_B:
2633   case X86::COND_BE:
2634   case X86::COND_E:
2635   case X86::COND_P:
2636   case X86::COND_A:
2637   case X86::COND_AE:
2638   case X86::COND_NE:
2639   case X86::COND_NP:
2640     return true;
2641   }
2642 }
2643
2644 /// isFPImmLegal - Returns true if the target can instruction select the
2645 /// specified FP immediate natively. If false, the legalizer will
2646 /// materialize the FP immediate as a load from a constant pool.
2647 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2648   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2649     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2650       return true;
2651   }
2652   return false;
2653 }
2654
2655 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2656 /// the specified range (L, H].
2657 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2658   return (Val < 0) || (Val >= Low && Val < Hi);
2659 }
2660
2661 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2662 /// specified value.
2663 static bool isUndefOrEqual(int Val, int CmpVal) {
2664   if (Val < 0 || Val == CmpVal)
2665     return true;
2666   return false;
2667 }
2668
2669 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2670 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2671 /// the second operand.
2672 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2673   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2674     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2675   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2676     return (Mask[0] < 2 && Mask[1] < 2);
2677   return false;
2678 }
2679
2680 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2681   SmallVector<int, 8> M;
2682   N->getMask(M);
2683   return ::isPSHUFDMask(M, N->getValueType(0));
2684 }
2685
2686 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2687 /// is suitable for input to PSHUFHW.
2688 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2689   if (VT != MVT::v8i16)
2690     return false;
2691
2692   // Lower quadword copied in order or undef.
2693   for (int i = 0; i != 4; ++i)
2694     if (Mask[i] >= 0 && Mask[i] != i)
2695       return false;
2696
2697   // Upper quadword shuffled.
2698   for (int i = 4; i != 8; ++i)
2699     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2700       return false;
2701
2702   return true;
2703 }
2704
2705 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2706   SmallVector<int, 8> M;
2707   N->getMask(M);
2708   return ::isPSHUFHWMask(M, N->getValueType(0));
2709 }
2710
2711 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2712 /// is suitable for input to PSHUFLW.
2713 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2714   if (VT != MVT::v8i16)
2715     return false;
2716
2717   // Upper quadword copied in order.
2718   for (int i = 4; i != 8; ++i)
2719     if (Mask[i] >= 0 && Mask[i] != i)
2720       return false;
2721
2722   // Lower quadword shuffled.
2723   for (int i = 0; i != 4; ++i)
2724     if (Mask[i] >= 4)
2725       return false;
2726
2727   return true;
2728 }
2729
2730 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2731   SmallVector<int, 8> M;
2732   N->getMask(M);
2733   return ::isPSHUFLWMask(M, N->getValueType(0));
2734 }
2735
2736 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2737 /// is suitable for input to PALIGNR.
2738 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2739                           bool hasSSSE3) {
2740   int i, e = VT.getVectorNumElements();
2741
2742   // Do not handle v2i64 / v2f64 shuffles with palignr.
2743   if (e < 4 || !hasSSSE3)
2744     return false;
2745
2746   for (i = 0; i != e; ++i)
2747     if (Mask[i] >= 0)
2748       break;
2749
2750   // All undef, not a palignr.
2751   if (i == e)
2752     return false;
2753
2754   // Determine if it's ok to perform a palignr with only the LHS, since we
2755   // don't have access to the actual shuffle elements to see if RHS is undef.
2756   bool Unary = Mask[i] < (int)e;
2757   bool NeedsUnary = false;
2758
2759   int s = Mask[i] - i;
2760
2761   // Check the rest of the elements to see if they are consecutive.
2762   for (++i; i != e; ++i) {
2763     int m = Mask[i];
2764     if (m < 0)
2765       continue;
2766
2767     Unary = Unary && (m < (int)e);
2768     NeedsUnary = NeedsUnary || (m < s);
2769
2770     if (NeedsUnary && !Unary)
2771       return false;
2772     if (Unary && m != ((s+i) & (e-1)))
2773       return false;
2774     if (!Unary && m != (s+i))
2775       return false;
2776   }
2777   return true;
2778 }
2779
2780 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2781   SmallVector<int, 8> M;
2782   N->getMask(M);
2783   return ::isPALIGNRMask(M, N->getValueType(0), true);
2784 }
2785
2786 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2787 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2788 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2789   int NumElems = VT.getVectorNumElements();
2790   if (NumElems != 2 && NumElems != 4)
2791     return false;
2792
2793   int Half = NumElems / 2;
2794   for (int i = 0; i < Half; ++i)
2795     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2796       return false;
2797   for (int i = Half; i < NumElems; ++i)
2798     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2799       return false;
2800
2801   return true;
2802 }
2803
2804 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2805   SmallVector<int, 8> M;
2806   N->getMask(M);
2807   return ::isSHUFPMask(M, N->getValueType(0));
2808 }
2809
2810 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2811 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2812 /// half elements to come from vector 1 (which would equal the dest.) and
2813 /// the upper half to come from vector 2.
2814 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2815   int NumElems = VT.getVectorNumElements();
2816
2817   if (NumElems != 2 && NumElems != 4)
2818     return false;
2819
2820   int Half = NumElems / 2;
2821   for (int i = 0; i < Half; ++i)
2822     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2823       return false;
2824   for (int i = Half; i < NumElems; ++i)
2825     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2826       return false;
2827   return true;
2828 }
2829
2830 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2831   SmallVector<int, 8> M;
2832   N->getMask(M);
2833   return isCommutedSHUFPMask(M, N->getValueType(0));
2834 }
2835
2836 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2837 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2838 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2839   if (N->getValueType(0).getVectorNumElements() != 4)
2840     return false;
2841
2842   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2843   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2844          isUndefOrEqual(N->getMaskElt(1), 7) &&
2845          isUndefOrEqual(N->getMaskElt(2), 2) &&
2846          isUndefOrEqual(N->getMaskElt(3), 3);
2847 }
2848
2849 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2850 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2851 /// <2, 3, 2, 3>
2852 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2853   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2854
2855   if (NumElems != 4)
2856     return false;
2857
2858   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2859   isUndefOrEqual(N->getMaskElt(1), 3) &&
2860   isUndefOrEqual(N->getMaskElt(2), 2) &&
2861   isUndefOrEqual(N->getMaskElt(3), 3);
2862 }
2863
2864 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2865 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2866 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2867   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2868
2869   if (NumElems != 2 && NumElems != 4)
2870     return false;
2871
2872   for (unsigned i = 0; i < NumElems/2; ++i)
2873     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2874       return false;
2875
2876   for (unsigned i = NumElems/2; i < NumElems; ++i)
2877     if (!isUndefOrEqual(N->getMaskElt(i), i))
2878       return false;
2879
2880   return true;
2881 }
2882
2883 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2884 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2885 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2886   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2887
2888   if (NumElems != 2 && NumElems != 4)
2889     return false;
2890
2891   for (unsigned i = 0; i < NumElems/2; ++i)
2892     if (!isUndefOrEqual(N->getMaskElt(i), i))
2893       return false;
2894
2895   for (unsigned i = 0; i < NumElems/2; ++i)
2896     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2897       return false;
2898
2899   return true;
2900 }
2901
2902 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2903 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2904 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2905                          bool V2IsSplat = false) {
2906   int NumElts = VT.getVectorNumElements();
2907   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2908     return false;
2909
2910   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2911     int BitI  = Mask[i];
2912     int BitI1 = Mask[i+1];
2913     if (!isUndefOrEqual(BitI, j))
2914       return false;
2915     if (V2IsSplat) {
2916       if (!isUndefOrEqual(BitI1, NumElts))
2917         return false;
2918     } else {
2919       if (!isUndefOrEqual(BitI1, j + NumElts))
2920         return false;
2921     }
2922   }
2923   return true;
2924 }
2925
2926 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2927   SmallVector<int, 8> M;
2928   N->getMask(M);
2929   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2930 }
2931
2932 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2933 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2934 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2935                          bool V2IsSplat = false) {
2936   int NumElts = VT.getVectorNumElements();
2937   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2938     return false;
2939
2940   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2941     int BitI  = Mask[i];
2942     int BitI1 = Mask[i+1];
2943     if (!isUndefOrEqual(BitI, j + NumElts/2))
2944       return false;
2945     if (V2IsSplat) {
2946       if (isUndefOrEqual(BitI1, NumElts))
2947         return false;
2948     } else {
2949       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2950         return false;
2951     }
2952   }
2953   return true;
2954 }
2955
2956 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2957   SmallVector<int, 8> M;
2958   N->getMask(M);
2959   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2960 }
2961
2962 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2963 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2964 /// <0, 0, 1, 1>
2965 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2966   int NumElems = VT.getVectorNumElements();
2967   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2968     return false;
2969
2970   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2971     int BitI  = Mask[i];
2972     int BitI1 = Mask[i+1];
2973     if (!isUndefOrEqual(BitI, j))
2974       return false;
2975     if (!isUndefOrEqual(BitI1, j))
2976       return false;
2977   }
2978   return true;
2979 }
2980
2981 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2982   SmallVector<int, 8> M;
2983   N->getMask(M);
2984   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2985 }
2986
2987 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2988 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2989 /// <2, 2, 3, 3>
2990 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2991   int NumElems = VT.getVectorNumElements();
2992   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2993     return false;
2994
2995   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2996     int BitI  = Mask[i];
2997     int BitI1 = Mask[i+1];
2998     if (!isUndefOrEqual(BitI, j))
2999       return false;
3000     if (!isUndefOrEqual(BitI1, j))
3001       return false;
3002   }
3003   return true;
3004 }
3005
3006 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3007   SmallVector<int, 8> M;
3008   N->getMask(M);
3009   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3010 }
3011
3012 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3013 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3014 /// MOVSD, and MOVD, i.e. setting the lowest element.
3015 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3016   if (VT.getVectorElementType().getSizeInBits() < 32)
3017     return false;
3018
3019   int NumElts = VT.getVectorNumElements();
3020
3021   if (!isUndefOrEqual(Mask[0], NumElts))
3022     return false;
3023
3024   for (int i = 1; i < NumElts; ++i)
3025     if (!isUndefOrEqual(Mask[i], i))
3026       return false;
3027
3028   return true;
3029 }
3030
3031 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3032   SmallVector<int, 8> M;
3033   N->getMask(M);
3034   return ::isMOVLMask(M, N->getValueType(0));
3035 }
3036
3037 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3038 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3039 /// element of vector 2 and the other elements to come from vector 1 in order.
3040 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3041                                bool V2IsSplat = false, bool V2IsUndef = false) {
3042   int NumOps = VT.getVectorNumElements();
3043   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3044     return false;
3045
3046   if (!isUndefOrEqual(Mask[0], 0))
3047     return false;
3048
3049   for (int i = 1; i < NumOps; ++i)
3050     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3051           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3052           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3053       return false;
3054
3055   return true;
3056 }
3057
3058 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3059                            bool V2IsUndef = false) {
3060   SmallVector<int, 8> M;
3061   N->getMask(M);
3062   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3063 }
3064
3065 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3066 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3067 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3068   if (N->getValueType(0).getVectorNumElements() != 4)
3069     return false;
3070
3071   // Expect 1, 1, 3, 3
3072   for (unsigned i = 0; i < 2; ++i) {
3073     int Elt = N->getMaskElt(i);
3074     if (Elt >= 0 && Elt != 1)
3075       return false;
3076   }
3077
3078   bool HasHi = false;
3079   for (unsigned i = 2; i < 4; ++i) {
3080     int Elt = N->getMaskElt(i);
3081     if (Elt >= 0 && Elt != 3)
3082       return false;
3083     if (Elt == 3)
3084       HasHi = true;
3085   }
3086   // Don't use movshdup if it can be done with a shufps.
3087   // FIXME: verify that matching u, u, 3, 3 is what we want.
3088   return HasHi;
3089 }
3090
3091 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3092 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3093 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3094   if (N->getValueType(0).getVectorNumElements() != 4)
3095     return false;
3096
3097   // Expect 0, 0, 2, 2
3098   for (unsigned i = 0; i < 2; ++i)
3099     if (N->getMaskElt(i) > 0)
3100       return false;
3101
3102   bool HasHi = false;
3103   for (unsigned i = 2; i < 4; ++i) {
3104     int Elt = N->getMaskElt(i);
3105     if (Elt >= 0 && Elt != 2)
3106       return false;
3107     if (Elt == 2)
3108       HasHi = true;
3109   }
3110   // Don't use movsldup if it can be done with a shufps.
3111   return HasHi;
3112 }
3113
3114 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3115 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3116 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3117   int e = N->getValueType(0).getVectorNumElements() / 2;
3118
3119   for (int i = 0; i < e; ++i)
3120     if (!isUndefOrEqual(N->getMaskElt(i), i))
3121       return false;
3122   for (int i = 0; i < e; ++i)
3123     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3124       return false;
3125   return true;
3126 }
3127
3128 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3129 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3130 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3131   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3132   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3133
3134   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3135   unsigned Mask = 0;
3136   for (int i = 0; i < NumOperands; ++i) {
3137     int Val = SVOp->getMaskElt(NumOperands-i-1);
3138     if (Val < 0) Val = 0;
3139     if (Val >= NumOperands) Val -= NumOperands;
3140     Mask |= Val;
3141     if (i != NumOperands - 1)
3142       Mask <<= Shift;
3143   }
3144   return Mask;
3145 }
3146
3147 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3148 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3149 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3150   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3151   unsigned Mask = 0;
3152   // 8 nodes, but we only care about the last 4.
3153   for (unsigned i = 7; i >= 4; --i) {
3154     int Val = SVOp->getMaskElt(i);
3155     if (Val >= 0)
3156       Mask |= (Val - 4);
3157     if (i != 4)
3158       Mask <<= 2;
3159   }
3160   return Mask;
3161 }
3162
3163 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3164 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3165 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3166   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3167   unsigned Mask = 0;
3168   // 8 nodes, but we only care about the first 4.
3169   for (int i = 3; i >= 0; --i) {
3170     int Val = SVOp->getMaskElt(i);
3171     if (Val >= 0)
3172       Mask |= Val;
3173     if (i != 0)
3174       Mask <<= 2;
3175   }
3176   return Mask;
3177 }
3178
3179 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3180 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3181 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3182   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3183   EVT VVT = N->getValueType(0);
3184   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3185   int Val = 0;
3186
3187   unsigned i, e;
3188   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3189     Val = SVOp->getMaskElt(i);
3190     if (Val >= 0)
3191       break;
3192   }
3193   return (Val - i) * EltSize;
3194 }
3195
3196 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3197 /// constant +0.0.
3198 bool X86::isZeroNode(SDValue Elt) {
3199   return ((isa<ConstantSDNode>(Elt) &&
3200            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3201           (isa<ConstantFPSDNode>(Elt) &&
3202            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3203 }
3204
3205 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3206 /// their permute mask.
3207 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3208                                     SelectionDAG &DAG) {
3209   EVT VT = SVOp->getValueType(0);
3210   unsigned NumElems = VT.getVectorNumElements();
3211   SmallVector<int, 8> MaskVec;
3212
3213   for (unsigned i = 0; i != NumElems; ++i) {
3214     int idx = SVOp->getMaskElt(i);
3215     if (idx < 0)
3216       MaskVec.push_back(idx);
3217     else if (idx < (int)NumElems)
3218       MaskVec.push_back(idx + NumElems);
3219     else
3220       MaskVec.push_back(idx - NumElems);
3221   }
3222   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3223                               SVOp->getOperand(0), &MaskVec[0]);
3224 }
3225
3226 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3227 /// the two vector operands have swapped position.
3228 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3229   unsigned NumElems = VT.getVectorNumElements();
3230   for (unsigned i = 0; i != NumElems; ++i) {
3231     int idx = Mask[i];
3232     if (idx < 0)
3233       continue;
3234     else if (idx < (int)NumElems)
3235       Mask[i] = idx + NumElems;
3236     else
3237       Mask[i] = idx - NumElems;
3238   }
3239 }
3240
3241 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3242 /// match movhlps. The lower half elements should come from upper half of
3243 /// V1 (and in order), and the upper half elements should come from the upper
3244 /// half of V2 (and in order).
3245 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3246   if (Op->getValueType(0).getVectorNumElements() != 4)
3247     return false;
3248   for (unsigned i = 0, e = 2; i != e; ++i)
3249     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3250       return false;
3251   for (unsigned i = 2; i != 4; ++i)
3252     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3253       return false;
3254   return true;
3255 }
3256
3257 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3258 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3259 /// required.
3260 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3261   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3262     return false;
3263   N = N->getOperand(0).getNode();
3264   if (!ISD::isNON_EXTLoad(N))
3265     return false;
3266   if (LD)
3267     *LD = cast<LoadSDNode>(N);
3268   return true;
3269 }
3270
3271 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3272 /// match movlp{s|d}. The lower half elements should come from lower half of
3273 /// V1 (and in order), and the upper half elements should come from the upper
3274 /// half of V2 (and in order). And since V1 will become the source of the
3275 /// MOVLP, it must be either a vector load or a scalar load to vector.
3276 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3277                                ShuffleVectorSDNode *Op) {
3278   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3279     return false;
3280   // Is V2 is a vector load, don't do this transformation. We will try to use
3281   // load folding shufps op.
3282   if (ISD::isNON_EXTLoad(V2))
3283     return false;
3284
3285   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3286
3287   if (NumElems != 2 && NumElems != 4)
3288     return false;
3289   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3290     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3291       return false;
3292   for (unsigned i = NumElems/2; i != NumElems; ++i)
3293     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3294       return false;
3295   return true;
3296 }
3297
3298 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3299 /// all the same.
3300 static bool isSplatVector(SDNode *N) {
3301   if (N->getOpcode() != ISD::BUILD_VECTOR)
3302     return false;
3303
3304   SDValue SplatValue = N->getOperand(0);
3305   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3306     if (N->getOperand(i) != SplatValue)
3307       return false;
3308   return true;
3309 }
3310
3311 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3312 /// to an zero vector.
3313 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3314 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3315   SDValue V1 = N->getOperand(0);
3316   SDValue V2 = N->getOperand(1);
3317   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3318   for (unsigned i = 0; i != NumElems; ++i) {
3319     int Idx = N->getMaskElt(i);
3320     if (Idx >= (int)NumElems) {
3321       unsigned Opc = V2.getOpcode();
3322       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3323         continue;
3324       if (Opc != ISD::BUILD_VECTOR ||
3325           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3326         return false;
3327     } else if (Idx >= 0) {
3328       unsigned Opc = V1.getOpcode();
3329       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3330         continue;
3331       if (Opc != ISD::BUILD_VECTOR ||
3332           !X86::isZeroNode(V1.getOperand(Idx)))
3333         return false;
3334     }
3335   }
3336   return true;
3337 }
3338
3339 /// getZeroVector - Returns a vector of specified type with all zero elements.
3340 ///
3341 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3342                              DebugLoc dl) {
3343   assert(VT.isVector() && "Expected a vector type");
3344
3345   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3346   // type.  This ensures they get CSE'd.
3347   SDValue Vec;
3348   if (VT.getSizeInBits() == 64) { // MMX
3349     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3350     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3351   } else if (HasSSE2) {  // SSE2
3352     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3353     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3354   } else { // SSE1
3355     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3356     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3357   }
3358   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3359 }
3360
3361 /// getOnesVector - Returns a vector of specified type with all bits set.
3362 ///
3363 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3364   assert(VT.isVector() && "Expected a vector type");
3365
3366   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3367   // type.  This ensures they get CSE'd.
3368   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3369   SDValue Vec;
3370   if (VT.getSizeInBits() == 64)  // MMX
3371     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3372   else                                              // SSE
3373     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3374   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3375 }
3376
3377
3378 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3379 /// that point to V2 points to its first element.
3380 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3381   EVT VT = SVOp->getValueType(0);
3382   unsigned NumElems = VT.getVectorNumElements();
3383
3384   bool Changed = false;
3385   SmallVector<int, 8> MaskVec;
3386   SVOp->getMask(MaskVec);
3387
3388   for (unsigned i = 0; i != NumElems; ++i) {
3389     if (MaskVec[i] > (int)NumElems) {
3390       MaskVec[i] = NumElems;
3391       Changed = true;
3392     }
3393   }
3394   if (Changed)
3395     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3396                                 SVOp->getOperand(1), &MaskVec[0]);
3397   return SDValue(SVOp, 0);
3398 }
3399
3400 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3401 /// operation of specified width.
3402 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3403                        SDValue V2) {
3404   unsigned NumElems = VT.getVectorNumElements();
3405   SmallVector<int, 8> Mask;
3406   Mask.push_back(NumElems);
3407   for (unsigned i = 1; i != NumElems; ++i)
3408     Mask.push_back(i);
3409   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3410 }
3411
3412 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3413 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3414                           SDValue V2) {
3415   unsigned NumElems = VT.getVectorNumElements();
3416   SmallVector<int, 8> Mask;
3417   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3418     Mask.push_back(i);
3419     Mask.push_back(i + NumElems);
3420   }
3421   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3422 }
3423
3424 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3425 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3426                           SDValue V2) {
3427   unsigned NumElems = VT.getVectorNumElements();
3428   unsigned Half = NumElems/2;
3429   SmallVector<int, 8> Mask;
3430   for (unsigned i = 0; i != Half; ++i) {
3431     Mask.push_back(i + Half);
3432     Mask.push_back(i + NumElems + Half);
3433   }
3434   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3435 }
3436
3437 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3438 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3439                             bool HasSSE2) {
3440   if (SV->getValueType(0).getVectorNumElements() <= 4)
3441     return SDValue(SV, 0);
3442
3443   EVT PVT = MVT::v4f32;
3444   EVT VT = SV->getValueType(0);
3445   DebugLoc dl = SV->getDebugLoc();
3446   SDValue V1 = SV->getOperand(0);
3447   int NumElems = VT.getVectorNumElements();
3448   int EltNo = SV->getSplatIndex();
3449
3450   // unpack elements to the correct location
3451   while (NumElems > 4) {
3452     if (EltNo < NumElems/2) {
3453       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3454     } else {
3455       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3456       EltNo -= NumElems/2;
3457     }
3458     NumElems >>= 1;
3459   }
3460
3461   // Perform the splat.
3462   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3463   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3464   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3465   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3466 }
3467
3468 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3469 /// vector of zero or undef vector.  This produces a shuffle where the low
3470 /// element of V2 is swizzled into the zero/undef vector, landing at element
3471 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3472 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3473                                              bool isZero, bool HasSSE2,
3474                                              SelectionDAG &DAG) {
3475   EVT VT = V2.getValueType();
3476   SDValue V1 = isZero
3477     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3478   unsigned NumElems = VT.getVectorNumElements();
3479   SmallVector<int, 16> MaskVec;
3480   for (unsigned i = 0; i != NumElems; ++i)
3481     // If this is the insertion idx, put the low elt of V2 here.
3482     MaskVec.push_back(i == Idx ? NumElems : i);
3483   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3484 }
3485
3486 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3487 /// a shuffle that is zero.
3488 static
3489 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3490                                   bool Low, SelectionDAG &DAG) {
3491   unsigned NumZeros = 0;
3492   for (int i = 0; i < NumElems; ++i) {
3493     unsigned Index = Low ? i : NumElems-i-1;
3494     int Idx = SVOp->getMaskElt(Index);
3495     if (Idx < 0) {
3496       ++NumZeros;
3497       continue;
3498     }
3499     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3500     if (Elt.getNode() && X86::isZeroNode(Elt))
3501       ++NumZeros;
3502     else
3503       break;
3504   }
3505   return NumZeros;
3506 }
3507
3508 /// isVectorShift - Returns true if the shuffle can be implemented as a
3509 /// logical left or right shift of a vector.
3510 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3511 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3512                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3513   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3514
3515   isLeft = true;
3516   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3517   if (!NumZeros) {
3518     isLeft = false;
3519     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3520     if (!NumZeros)
3521       return false;
3522   }
3523   bool SeenV1 = false;
3524   bool SeenV2 = false;
3525   for (unsigned i = NumZeros; i < NumElems; ++i) {
3526     unsigned Val = isLeft ? (i - NumZeros) : i;
3527     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3528     if (Idx_ < 0)
3529       continue;
3530     unsigned Idx = (unsigned) Idx_;
3531     if (Idx < NumElems)
3532       SeenV1 = true;
3533     else {
3534       Idx -= NumElems;
3535       SeenV2 = true;
3536     }
3537     if (Idx != Val)
3538       return false;
3539   }
3540   if (SeenV1 && SeenV2)
3541     return false;
3542
3543   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3544   ShAmt = NumZeros;
3545   return true;
3546 }
3547
3548
3549 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3550 ///
3551 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3552                                        unsigned NumNonZero, unsigned NumZero,
3553                                        SelectionDAG &DAG,
3554                                        const TargetLowering &TLI) {
3555   if (NumNonZero > 8)
3556     return SDValue();
3557
3558   DebugLoc dl = Op.getDebugLoc();
3559   SDValue V(0, 0);
3560   bool First = true;
3561   for (unsigned i = 0; i < 16; ++i) {
3562     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3563     if (ThisIsNonZero && First) {
3564       if (NumZero)
3565         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3566       else
3567         V = DAG.getUNDEF(MVT::v8i16);
3568       First = false;
3569     }
3570
3571     if ((i & 1) != 0) {
3572       SDValue ThisElt(0, 0), LastElt(0, 0);
3573       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3574       if (LastIsNonZero) {
3575         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3576                               MVT::i16, Op.getOperand(i-1));
3577       }
3578       if (ThisIsNonZero) {
3579         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3580         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3581                               ThisElt, DAG.getConstant(8, MVT::i8));
3582         if (LastIsNonZero)
3583           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3584       } else
3585         ThisElt = LastElt;
3586
3587       if (ThisElt.getNode())
3588         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3589                         DAG.getIntPtrConstant(i/2));
3590     }
3591   }
3592
3593   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3594 }
3595
3596 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3597 ///
3598 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3599                                      unsigned NumNonZero, unsigned NumZero,
3600                                      SelectionDAG &DAG,
3601                                      const TargetLowering &TLI) {
3602   if (NumNonZero > 4)
3603     return SDValue();
3604
3605   DebugLoc dl = Op.getDebugLoc();
3606   SDValue V(0, 0);
3607   bool First = true;
3608   for (unsigned i = 0; i < 8; ++i) {
3609     bool isNonZero = (NonZeros & (1 << i)) != 0;
3610     if (isNonZero) {
3611       if (First) {
3612         if (NumZero)
3613           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3614         else
3615           V = DAG.getUNDEF(MVT::v8i16);
3616         First = false;
3617       }
3618       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3619                       MVT::v8i16, V, Op.getOperand(i),
3620                       DAG.getIntPtrConstant(i));
3621     }
3622   }
3623
3624   return V;
3625 }
3626
3627 /// getVShift - Return a vector logical shift node.
3628 ///
3629 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3630                          unsigned NumBits, SelectionDAG &DAG,
3631                          const TargetLowering &TLI, DebugLoc dl) {
3632   bool isMMX = VT.getSizeInBits() == 64;
3633   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3634   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3635   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3636   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3637                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3638                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3639 }
3640
3641 SDValue
3642 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3643                                           SelectionDAG &DAG) const {
3644
3645   // Check if the scalar load can be widened into a vector load. And if
3646   // the address is "base + cst" see if the cst can be "absorbed" into
3647   // the shuffle mask.
3648   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3649     SDValue Ptr = LD->getBasePtr();
3650     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3651       return SDValue();
3652     EVT PVT = LD->getValueType(0);
3653     if (PVT != MVT::i32 && PVT != MVT::f32)
3654       return SDValue();
3655
3656     int FI = -1;
3657     int64_t Offset = 0;
3658     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3659       FI = FINode->getIndex();
3660       Offset = 0;
3661     } else if (Ptr.getOpcode() == ISD::ADD &&
3662                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3663                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3664       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3665       Offset = Ptr.getConstantOperandVal(1);
3666       Ptr = Ptr.getOperand(0);
3667     } else {
3668       return SDValue();
3669     }
3670
3671     SDValue Chain = LD->getChain();
3672     // Make sure the stack object alignment is at least 16.
3673     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3674     if (DAG.InferPtrAlignment(Ptr) < 16) {
3675       if (MFI->isFixedObjectIndex(FI)) {
3676         // Can't change the alignment. FIXME: It's possible to compute
3677         // the exact stack offset and reference FI + adjust offset instead.
3678         // If someone *really* cares about this. That's the way to implement it.
3679         return SDValue();
3680       } else {
3681         MFI->setObjectAlignment(FI, 16);
3682       }
3683     }
3684
3685     // (Offset % 16) must be multiple of 4. Then address is then
3686     // Ptr + (Offset & ~15).
3687     if (Offset < 0)
3688       return SDValue();
3689     if ((Offset % 16) & 3)
3690       return SDValue();
3691     int64_t StartOffset = Offset & ~15;
3692     if (StartOffset)
3693       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3694                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3695
3696     int EltNo = (Offset - StartOffset) >> 2;
3697     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3698     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3699     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3700                              false, false, 0);
3701     // Canonicalize it to a v4i32 shuffle.
3702     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3703     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3704                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3705                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3706   }
3707
3708   return SDValue();
3709 }
3710
3711 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3712 /// vector of type 'VT', see if the elements can be replaced by a single large
3713 /// load which has the same value as a build_vector whose operands are 'elts'.
3714 ///
3715 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3716 ///
3717 /// FIXME: we'd also like to handle the case where the last elements are zero
3718 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3719 /// There's even a handy isZeroNode for that purpose.
3720 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3721                                         DebugLoc &dl, SelectionDAG &DAG) {
3722   EVT EltVT = VT.getVectorElementType();
3723   unsigned NumElems = Elts.size();
3724
3725   LoadSDNode *LDBase = NULL;
3726   unsigned LastLoadedElt = -1U;
3727
3728   // For each element in the initializer, see if we've found a load or an undef.
3729   // If we don't find an initial load element, or later load elements are
3730   // non-consecutive, bail out.
3731   for (unsigned i = 0; i < NumElems; ++i) {
3732     SDValue Elt = Elts[i];
3733
3734     if (!Elt.getNode() ||
3735         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3736       return SDValue();
3737     if (!LDBase) {
3738       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3739         return SDValue();
3740       LDBase = cast<LoadSDNode>(Elt.getNode());
3741       LastLoadedElt = i;
3742       continue;
3743     }
3744     if (Elt.getOpcode() == ISD::UNDEF)
3745       continue;
3746
3747     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3748     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3749       return SDValue();
3750     LastLoadedElt = i;
3751   }
3752
3753   // If we have found an entire vector of loads and undefs, then return a large
3754   // load of the entire vector width starting at the base pointer.  If we found
3755   // consecutive loads for the low half, generate a vzext_load node.
3756   if (LastLoadedElt == NumElems - 1) {
3757     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3758       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3759                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3760                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3761     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3762                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3763                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3764                        LDBase->getAlignment());
3765   } else if (NumElems == 4 && LastLoadedElt == 1) {
3766     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3767     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3768     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3769     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3770   }
3771   return SDValue();
3772 }
3773
3774 SDValue
3775 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3776   DebugLoc dl = Op.getDebugLoc();
3777   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3778   if (ISD::isBuildVectorAllZeros(Op.getNode())
3779       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3780     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3781     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3782     // eliminated on x86-32 hosts.
3783     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3784       return Op;
3785
3786     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3787       return getOnesVector(Op.getValueType(), DAG, dl);
3788     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3789   }
3790
3791   EVT VT = Op.getValueType();
3792   EVT ExtVT = VT.getVectorElementType();
3793   unsigned EVTBits = ExtVT.getSizeInBits();
3794
3795   unsigned NumElems = Op.getNumOperands();
3796   unsigned NumZero  = 0;
3797   unsigned NumNonZero = 0;
3798   unsigned NonZeros = 0;
3799   bool IsAllConstants = true;
3800   SmallSet<SDValue, 8> Values;
3801   for (unsigned i = 0; i < NumElems; ++i) {
3802     SDValue Elt = Op.getOperand(i);
3803     if (Elt.getOpcode() == ISD::UNDEF)
3804       continue;
3805     Values.insert(Elt);
3806     if (Elt.getOpcode() != ISD::Constant &&
3807         Elt.getOpcode() != ISD::ConstantFP)
3808       IsAllConstants = false;
3809     if (X86::isZeroNode(Elt))
3810       NumZero++;
3811     else {
3812       NonZeros |= (1 << i);
3813       NumNonZero++;
3814     }
3815   }
3816
3817   if (NumNonZero == 0) {
3818     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3819     return DAG.getUNDEF(VT);
3820   }
3821
3822   // Special case for single non-zero, non-undef, element.
3823   if (NumNonZero == 1) {
3824     unsigned Idx = CountTrailingZeros_32(NonZeros);
3825     SDValue Item = Op.getOperand(Idx);
3826
3827     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3828     // the value are obviously zero, truncate the value to i32 and do the
3829     // insertion that way.  Only do this if the value is non-constant or if the
3830     // value is a constant being inserted into element 0.  It is cheaper to do
3831     // a constant pool load than it is to do a movd + shuffle.
3832     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3833         (!IsAllConstants || Idx == 0)) {
3834       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3835         // Handle MMX and SSE both.
3836         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3837         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3838
3839         // Truncate the value (which may itself be a constant) to i32, and
3840         // convert it to a vector with movd (S2V+shuffle to zero extend).
3841         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3842         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3843         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3844                                            Subtarget->hasSSE2(), DAG);
3845
3846         // Now we have our 32-bit value zero extended in the low element of
3847         // a vector.  If Idx != 0, swizzle it into place.
3848         if (Idx != 0) {
3849           SmallVector<int, 4> Mask;
3850           Mask.push_back(Idx);
3851           for (unsigned i = 1; i != VecElts; ++i)
3852             Mask.push_back(i);
3853           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3854                                       DAG.getUNDEF(Item.getValueType()),
3855                                       &Mask[0]);
3856         }
3857         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3858       }
3859     }
3860
3861     // If we have a constant or non-constant insertion into the low element of
3862     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3863     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3864     // depending on what the source datatype is.
3865     if (Idx == 0) {
3866       if (NumZero == 0) {
3867         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3868       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3869           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3870         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3871         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3872         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3873                                            DAG);
3874       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3875         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3876         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3877         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3878         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3879                                            Subtarget->hasSSE2(), DAG);
3880         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3881       }
3882     }
3883
3884     // Is it a vector logical left shift?
3885     if (NumElems == 2 && Idx == 1 &&
3886         X86::isZeroNode(Op.getOperand(0)) &&
3887         !X86::isZeroNode(Op.getOperand(1))) {
3888       unsigned NumBits = VT.getSizeInBits();
3889       return getVShift(true, VT,
3890                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3891                                    VT, Op.getOperand(1)),
3892                        NumBits/2, DAG, *this, dl);
3893     }
3894
3895     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3896       return SDValue();
3897
3898     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3899     // is a non-constant being inserted into an element other than the low one,
3900     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3901     // movd/movss) to move this into the low element, then shuffle it into
3902     // place.
3903     if (EVTBits == 32) {
3904       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3905
3906       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3907       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3908                                          Subtarget->hasSSE2(), DAG);
3909       SmallVector<int, 8> MaskVec;
3910       for (unsigned i = 0; i < NumElems; i++)
3911         MaskVec.push_back(i == Idx ? 0 : 1);
3912       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3913     }
3914   }
3915
3916   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3917   if (Values.size() == 1) {
3918     if (EVTBits == 32) {
3919       // Instead of a shuffle like this:
3920       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3921       // Check if it's possible to issue this instead.
3922       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3923       unsigned Idx = CountTrailingZeros_32(NonZeros);
3924       SDValue Item = Op.getOperand(Idx);
3925       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3926         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3927     }
3928     return SDValue();
3929   }
3930
3931   // A vector full of immediates; various special cases are already
3932   // handled, so this is best done with a single constant-pool load.
3933   if (IsAllConstants)
3934     return SDValue();
3935
3936   // Let legalizer expand 2-wide build_vectors.
3937   if (EVTBits == 64) {
3938     if (NumNonZero == 1) {
3939       // One half is zero or undef.
3940       unsigned Idx = CountTrailingZeros_32(NonZeros);
3941       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3942                                  Op.getOperand(Idx));
3943       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3944                                          Subtarget->hasSSE2(), DAG);
3945     }
3946     return SDValue();
3947   }
3948
3949   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3950   if (EVTBits == 8 && NumElems == 16) {
3951     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3952                                         *this);
3953     if (V.getNode()) return V;
3954   }
3955
3956   if (EVTBits == 16 && NumElems == 8) {
3957     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3958                                         *this);
3959     if (V.getNode()) return V;
3960   }
3961
3962   // If element VT is == 32 bits, turn it into a number of shuffles.
3963   SmallVector<SDValue, 8> V;
3964   V.resize(NumElems);
3965   if (NumElems == 4 && NumZero > 0) {
3966     for (unsigned i = 0; i < 4; ++i) {
3967       bool isZero = !(NonZeros & (1 << i));
3968       if (isZero)
3969         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3970       else
3971         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3972     }
3973
3974     for (unsigned i = 0; i < 2; ++i) {
3975       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3976         default: break;
3977         case 0:
3978           V[i] = V[i*2];  // Must be a zero vector.
3979           break;
3980         case 1:
3981           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3982           break;
3983         case 2:
3984           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3985           break;
3986         case 3:
3987           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3988           break;
3989       }
3990     }
3991
3992     SmallVector<int, 8> MaskVec;
3993     bool Reverse = (NonZeros & 0x3) == 2;
3994     for (unsigned i = 0; i < 2; ++i)
3995       MaskVec.push_back(Reverse ? 1-i : i);
3996     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3997     for (unsigned i = 0; i < 2; ++i)
3998       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3999     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4000   }
4001
4002   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4003     // Check for a build vector of consecutive loads.
4004     for (unsigned i = 0; i < NumElems; ++i)
4005       V[i] = Op.getOperand(i);
4006
4007     // Check for elements which are consecutive loads.
4008     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4009     if (LD.getNode())
4010       return LD;
4011
4012     // For SSE 4.1, use inserts into undef.
4013     if (getSubtarget()->hasSSE41()) {
4014       V[0] = DAG.getUNDEF(VT);
4015       for (unsigned i = 0; i < NumElems; ++i)
4016         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4017           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4018                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4019       return V[0];
4020     }
4021
4022     // Otherwise, expand into a number of unpckl*
4023     // e.g. for v4f32
4024     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4025     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4026     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4027     for (unsigned i = 0; i < NumElems; ++i)
4028       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4029     NumElems >>= 1;
4030     while (NumElems != 0) {
4031       for (unsigned i = 0; i < NumElems; ++i)
4032         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4033       NumElems >>= 1;
4034     }
4035     return V[0];
4036   }
4037   return SDValue();
4038 }
4039
4040 SDValue
4041 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4042   // We support concatenate two MMX registers and place them in a MMX
4043   // register.  This is better than doing a stack convert.
4044   DebugLoc dl = Op.getDebugLoc();
4045   EVT ResVT = Op.getValueType();
4046   assert(Op.getNumOperands() == 2);
4047   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4048          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4049   int Mask[2];
4050   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4051   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4052   InVec = Op.getOperand(1);
4053   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4054     unsigned NumElts = ResVT.getVectorNumElements();
4055     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4056     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4057                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4058   } else {
4059     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4060     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4061     Mask[0] = 0; Mask[1] = 2;
4062     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4063   }
4064   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4065 }
4066
4067 // v8i16 shuffles - Prefer shuffles in the following order:
4068 // 1. [all]   pshuflw, pshufhw, optional move
4069 // 2. [ssse3] 1 x pshufb
4070 // 3. [ssse3] 2 x pshufb + 1 x por
4071 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4072 static
4073 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4074                                  SelectionDAG &DAG,
4075                                  const X86TargetLowering &TLI) {
4076   SDValue V1 = SVOp->getOperand(0);
4077   SDValue V2 = SVOp->getOperand(1);
4078   DebugLoc dl = SVOp->getDebugLoc();
4079   SmallVector<int, 8> MaskVals;
4080
4081   // Determine if more than 1 of the words in each of the low and high quadwords
4082   // of the result come from the same quadword of one of the two inputs.  Undef
4083   // mask values count as coming from any quadword, for better codegen.
4084   SmallVector<unsigned, 4> LoQuad(4);
4085   SmallVector<unsigned, 4> HiQuad(4);
4086   BitVector InputQuads(4);
4087   for (unsigned i = 0; i < 8; ++i) {
4088     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4089     int EltIdx = SVOp->getMaskElt(i);
4090     MaskVals.push_back(EltIdx);
4091     if (EltIdx < 0) {
4092       ++Quad[0];
4093       ++Quad[1];
4094       ++Quad[2];
4095       ++Quad[3];
4096       continue;
4097     }
4098     ++Quad[EltIdx / 4];
4099     InputQuads.set(EltIdx / 4);
4100   }
4101
4102   int BestLoQuad = -1;
4103   unsigned MaxQuad = 1;
4104   for (unsigned i = 0; i < 4; ++i) {
4105     if (LoQuad[i] > MaxQuad) {
4106       BestLoQuad = i;
4107       MaxQuad = LoQuad[i];
4108     }
4109   }
4110
4111   int BestHiQuad = -1;
4112   MaxQuad = 1;
4113   for (unsigned i = 0; i < 4; ++i) {
4114     if (HiQuad[i] > MaxQuad) {
4115       BestHiQuad = i;
4116       MaxQuad = HiQuad[i];
4117     }
4118   }
4119
4120   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4121   // of the two input vectors, shuffle them into one input vector so only a
4122   // single pshufb instruction is necessary. If There are more than 2 input
4123   // quads, disable the next transformation since it does not help SSSE3.
4124   bool V1Used = InputQuads[0] || InputQuads[1];
4125   bool V2Used = InputQuads[2] || InputQuads[3];
4126   if (TLI.getSubtarget()->hasSSSE3()) {
4127     if (InputQuads.count() == 2 && V1Used && V2Used) {
4128       BestLoQuad = InputQuads.find_first();
4129       BestHiQuad = InputQuads.find_next(BestLoQuad);
4130     }
4131     if (InputQuads.count() > 2) {
4132       BestLoQuad = -1;
4133       BestHiQuad = -1;
4134     }
4135   }
4136
4137   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4138   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4139   // words from all 4 input quadwords.
4140   SDValue NewV;
4141   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4142     SmallVector<int, 8> MaskV;
4143     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4144     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4145     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4146                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4147                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4148     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4149
4150     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4151     // source words for the shuffle, to aid later transformations.
4152     bool AllWordsInNewV = true;
4153     bool InOrder[2] = { true, true };
4154     for (unsigned i = 0; i != 8; ++i) {
4155       int idx = MaskVals[i];
4156       if (idx != (int)i)
4157         InOrder[i/4] = false;
4158       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4159         continue;
4160       AllWordsInNewV = false;
4161       break;
4162     }
4163
4164     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4165     if (AllWordsInNewV) {
4166       for (int i = 0; i != 8; ++i) {
4167         int idx = MaskVals[i];
4168         if (idx < 0)
4169           continue;
4170         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4171         if ((idx != i) && idx < 4)
4172           pshufhw = false;
4173         if ((idx != i) && idx > 3)
4174           pshuflw = false;
4175       }
4176       V1 = NewV;
4177       V2Used = false;
4178       BestLoQuad = 0;
4179       BestHiQuad = 1;
4180     }
4181
4182     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4183     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4184     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4185       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4186                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4187     }
4188   }
4189
4190   // If we have SSSE3, and all words of the result are from 1 input vector,
4191   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4192   // is present, fall back to case 4.
4193   if (TLI.getSubtarget()->hasSSSE3()) {
4194     SmallVector<SDValue,16> pshufbMask;
4195
4196     // If we have elements from both input vectors, set the high bit of the
4197     // shuffle mask element to zero out elements that come from V2 in the V1
4198     // mask, and elements that come from V1 in the V2 mask, so that the two
4199     // results can be OR'd together.
4200     bool TwoInputs = V1Used && V2Used;
4201     for (unsigned i = 0; i != 8; ++i) {
4202       int EltIdx = MaskVals[i] * 2;
4203       if (TwoInputs && (EltIdx >= 16)) {
4204         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4205         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4206         continue;
4207       }
4208       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4209       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4210     }
4211     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4212     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4213                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4214                                  MVT::v16i8, &pshufbMask[0], 16));
4215     if (!TwoInputs)
4216       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4217
4218     // Calculate the shuffle mask for the second input, shuffle it, and
4219     // OR it with the first shuffled input.
4220     pshufbMask.clear();
4221     for (unsigned i = 0; i != 8; ++i) {
4222       int EltIdx = MaskVals[i] * 2;
4223       if (EltIdx < 16) {
4224         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4225         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4226         continue;
4227       }
4228       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4229       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4230     }
4231     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4232     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4233                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4234                                  MVT::v16i8, &pshufbMask[0], 16));
4235     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4236     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4237   }
4238
4239   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4240   // and update MaskVals with new element order.
4241   BitVector InOrder(8);
4242   if (BestLoQuad >= 0) {
4243     SmallVector<int, 8> MaskV;
4244     for (int i = 0; i != 4; ++i) {
4245       int idx = MaskVals[i];
4246       if (idx < 0) {
4247         MaskV.push_back(-1);
4248         InOrder.set(i);
4249       } else if ((idx / 4) == BestLoQuad) {
4250         MaskV.push_back(idx & 3);
4251         InOrder.set(i);
4252       } else {
4253         MaskV.push_back(-1);
4254       }
4255     }
4256     for (unsigned i = 4; i != 8; ++i)
4257       MaskV.push_back(i);
4258     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4259                                 &MaskV[0]);
4260   }
4261
4262   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4263   // and update MaskVals with the new element order.
4264   if (BestHiQuad >= 0) {
4265     SmallVector<int, 8> MaskV;
4266     for (unsigned i = 0; i != 4; ++i)
4267       MaskV.push_back(i);
4268     for (unsigned i = 4; i != 8; ++i) {
4269       int idx = MaskVals[i];
4270       if (idx < 0) {
4271         MaskV.push_back(-1);
4272         InOrder.set(i);
4273       } else if ((idx / 4) == BestHiQuad) {
4274         MaskV.push_back((idx & 3) + 4);
4275         InOrder.set(i);
4276       } else {
4277         MaskV.push_back(-1);
4278       }
4279     }
4280     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4281                                 &MaskV[0]);
4282   }
4283
4284   // In case BestHi & BestLo were both -1, which means each quadword has a word
4285   // from each of the four input quadwords, calculate the InOrder bitvector now
4286   // before falling through to the insert/extract cleanup.
4287   if (BestLoQuad == -1 && BestHiQuad == -1) {
4288     NewV = V1;
4289     for (int i = 0; i != 8; ++i)
4290       if (MaskVals[i] < 0 || MaskVals[i] == i)
4291         InOrder.set(i);
4292   }
4293
4294   // The other elements are put in the right place using pextrw and pinsrw.
4295   for (unsigned i = 0; i != 8; ++i) {
4296     if (InOrder[i])
4297       continue;
4298     int EltIdx = MaskVals[i];
4299     if (EltIdx < 0)
4300       continue;
4301     SDValue ExtOp = (EltIdx < 8)
4302     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4303                   DAG.getIntPtrConstant(EltIdx))
4304     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4305                   DAG.getIntPtrConstant(EltIdx - 8));
4306     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4307                        DAG.getIntPtrConstant(i));
4308   }
4309   return NewV;
4310 }
4311
4312 // v16i8 shuffles - Prefer shuffles in the following order:
4313 // 1. [ssse3] 1 x pshufb
4314 // 2. [ssse3] 2 x pshufb + 1 x por
4315 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4316 static
4317 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4318                                  SelectionDAG &DAG,
4319                                  const X86TargetLowering &TLI) {
4320   SDValue V1 = SVOp->getOperand(0);
4321   SDValue V2 = SVOp->getOperand(1);
4322   DebugLoc dl = SVOp->getDebugLoc();
4323   SmallVector<int, 16> MaskVals;
4324   SVOp->getMask(MaskVals);
4325
4326   // If we have SSSE3, case 1 is generated when all result bytes come from
4327   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4328   // present, fall back to case 3.
4329   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4330   bool V1Only = true;
4331   bool V2Only = true;
4332   for (unsigned i = 0; i < 16; ++i) {
4333     int EltIdx = MaskVals[i];
4334     if (EltIdx < 0)
4335       continue;
4336     if (EltIdx < 16)
4337       V2Only = false;
4338     else
4339       V1Only = false;
4340   }
4341
4342   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4343   if (TLI.getSubtarget()->hasSSSE3()) {
4344     SmallVector<SDValue,16> pshufbMask;
4345
4346     // If all result elements are from one input vector, then only translate
4347     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4348     //
4349     // Otherwise, we have elements from both input vectors, and must zero out
4350     // elements that come from V2 in the first mask, and V1 in the second mask
4351     // so that we can OR them together.
4352     bool TwoInputs = !(V1Only || V2Only);
4353     for (unsigned i = 0; i != 16; ++i) {
4354       int EltIdx = MaskVals[i];
4355       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4356         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4357         continue;
4358       }
4359       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4360     }
4361     // If all the elements are from V2, assign it to V1 and return after
4362     // building the first pshufb.
4363     if (V2Only)
4364       V1 = V2;
4365     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4366                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4367                                  MVT::v16i8, &pshufbMask[0], 16));
4368     if (!TwoInputs)
4369       return V1;
4370
4371     // Calculate the shuffle mask for the second input, shuffle it, and
4372     // OR it with the first shuffled input.
4373     pshufbMask.clear();
4374     for (unsigned i = 0; i != 16; ++i) {
4375       int EltIdx = MaskVals[i];
4376       if (EltIdx < 16) {
4377         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4378         continue;
4379       }
4380       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4381     }
4382     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4383                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4384                                  MVT::v16i8, &pshufbMask[0], 16));
4385     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4386   }
4387
4388   // No SSSE3 - Calculate in place words and then fix all out of place words
4389   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4390   // the 16 different words that comprise the two doublequadword input vectors.
4391   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4392   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4393   SDValue NewV = V2Only ? V2 : V1;
4394   for (int i = 0; i != 8; ++i) {
4395     int Elt0 = MaskVals[i*2];
4396     int Elt1 = MaskVals[i*2+1];
4397
4398     // This word of the result is all undef, skip it.
4399     if (Elt0 < 0 && Elt1 < 0)
4400       continue;
4401
4402     // This word of the result is already in the correct place, skip it.
4403     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4404       continue;
4405     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4406       continue;
4407
4408     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4409     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4410     SDValue InsElt;
4411
4412     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4413     // using a single extract together, load it and store it.
4414     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4415       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4416                            DAG.getIntPtrConstant(Elt1 / 2));
4417       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4418                         DAG.getIntPtrConstant(i));
4419       continue;
4420     }
4421
4422     // If Elt1 is defined, extract it from the appropriate source.  If the
4423     // source byte is not also odd, shift the extracted word left 8 bits
4424     // otherwise clear the bottom 8 bits if we need to do an or.
4425     if (Elt1 >= 0) {
4426       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4427                            DAG.getIntPtrConstant(Elt1 / 2));
4428       if ((Elt1 & 1) == 0)
4429         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4430                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4431       else if (Elt0 >= 0)
4432         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4433                              DAG.getConstant(0xFF00, MVT::i16));
4434     }
4435     // If Elt0 is defined, extract it from the appropriate source.  If the
4436     // source byte is not also even, shift the extracted word right 8 bits. If
4437     // Elt1 was also defined, OR the extracted values together before
4438     // inserting them in the result.
4439     if (Elt0 >= 0) {
4440       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4441                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4442       if ((Elt0 & 1) != 0)
4443         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4444                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4445       else if (Elt1 >= 0)
4446         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4447                              DAG.getConstant(0x00FF, MVT::i16));
4448       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4449                          : InsElt0;
4450     }
4451     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4452                        DAG.getIntPtrConstant(i));
4453   }
4454   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4455 }
4456
4457 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4458 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4459 /// done when every pair / quad of shuffle mask elements point to elements in
4460 /// the right sequence. e.g.
4461 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4462 static
4463 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4464                                  SelectionDAG &DAG,
4465                                  const TargetLowering &TLI, DebugLoc dl) {
4466   EVT VT = SVOp->getValueType(0);
4467   SDValue V1 = SVOp->getOperand(0);
4468   SDValue V2 = SVOp->getOperand(1);
4469   unsigned NumElems = VT.getVectorNumElements();
4470   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4471   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4472   EVT NewVT = MaskVT;
4473   switch (VT.getSimpleVT().SimpleTy) {
4474   default: assert(false && "Unexpected!");
4475   case MVT::v4f32: NewVT = MVT::v2f64; break;
4476   case MVT::v4i32: NewVT = MVT::v2i64; break;
4477   case MVT::v8i16: NewVT = MVT::v4i32; break;
4478   case MVT::v16i8: NewVT = MVT::v4i32; break;
4479   }
4480
4481   if (NewWidth == 2) {
4482     if (VT.isInteger())
4483       NewVT = MVT::v2i64;
4484     else
4485       NewVT = MVT::v2f64;
4486   }
4487   int Scale = NumElems / NewWidth;
4488   SmallVector<int, 8> MaskVec;
4489   for (unsigned i = 0; i < NumElems; i += Scale) {
4490     int StartIdx = -1;
4491     for (int j = 0; j < Scale; ++j) {
4492       int EltIdx = SVOp->getMaskElt(i+j);
4493       if (EltIdx < 0)
4494         continue;
4495       if (StartIdx == -1)
4496         StartIdx = EltIdx - (EltIdx % Scale);
4497       if (EltIdx != StartIdx + j)
4498         return SDValue();
4499     }
4500     if (StartIdx == -1)
4501       MaskVec.push_back(-1);
4502     else
4503       MaskVec.push_back(StartIdx / Scale);
4504   }
4505
4506   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4507   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4508   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4509 }
4510
4511 /// getVZextMovL - Return a zero-extending vector move low node.
4512 ///
4513 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4514                             SDValue SrcOp, SelectionDAG &DAG,
4515                             const X86Subtarget *Subtarget, DebugLoc dl) {
4516   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4517     LoadSDNode *LD = NULL;
4518     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4519       LD = dyn_cast<LoadSDNode>(SrcOp);
4520     if (!LD) {
4521       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4522       // instead.
4523       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4524       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4525           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4526           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4527           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4528         // PR2108
4529         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4530         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4531                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4532                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4533                                                    OpVT,
4534                                                    SrcOp.getOperand(0)
4535                                                           .getOperand(0))));
4536       }
4537     }
4538   }
4539
4540   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4541                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4542                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4543                                              OpVT, SrcOp)));
4544 }
4545
4546 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4547 /// shuffles.
4548 static SDValue
4549 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4550   SDValue V1 = SVOp->getOperand(0);
4551   SDValue V2 = SVOp->getOperand(1);
4552   DebugLoc dl = SVOp->getDebugLoc();
4553   EVT VT = SVOp->getValueType(0);
4554
4555   SmallVector<std::pair<int, int>, 8> Locs;
4556   Locs.resize(4);
4557   SmallVector<int, 8> Mask1(4U, -1);
4558   SmallVector<int, 8> PermMask;
4559   SVOp->getMask(PermMask);
4560
4561   unsigned NumHi = 0;
4562   unsigned NumLo = 0;
4563   for (unsigned i = 0; i != 4; ++i) {
4564     int Idx = PermMask[i];
4565     if (Idx < 0) {
4566       Locs[i] = std::make_pair(-1, -1);
4567     } else {
4568       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4569       if (Idx < 4) {
4570         Locs[i] = std::make_pair(0, NumLo);
4571         Mask1[NumLo] = Idx;
4572         NumLo++;
4573       } else {
4574         Locs[i] = std::make_pair(1, NumHi);
4575         if (2+NumHi < 4)
4576           Mask1[2+NumHi] = Idx;
4577         NumHi++;
4578       }
4579     }
4580   }
4581
4582   if (NumLo <= 2 && NumHi <= 2) {
4583     // If no more than two elements come from either vector. This can be
4584     // implemented with two shuffles. First shuffle gather the elements.
4585     // The second shuffle, which takes the first shuffle as both of its
4586     // vector operands, put the elements into the right order.
4587     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4588
4589     SmallVector<int, 8> Mask2(4U, -1);
4590
4591     for (unsigned i = 0; i != 4; ++i) {
4592       if (Locs[i].first == -1)
4593         continue;
4594       else {
4595         unsigned Idx = (i < 2) ? 0 : 4;
4596         Idx += Locs[i].first * 2 + Locs[i].second;
4597         Mask2[i] = Idx;
4598       }
4599     }
4600
4601     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4602   } else if (NumLo == 3 || NumHi == 3) {
4603     // Otherwise, we must have three elements from one vector, call it X, and
4604     // one element from the other, call it Y.  First, use a shufps to build an
4605     // intermediate vector with the one element from Y and the element from X
4606     // that will be in the same half in the final destination (the indexes don't
4607     // matter). Then, use a shufps to build the final vector, taking the half
4608     // containing the element from Y from the intermediate, and the other half
4609     // from X.
4610     if (NumHi == 3) {
4611       // Normalize it so the 3 elements come from V1.
4612       CommuteVectorShuffleMask(PermMask, VT);
4613       std::swap(V1, V2);
4614     }
4615
4616     // Find the element from V2.
4617     unsigned HiIndex;
4618     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4619       int Val = PermMask[HiIndex];
4620       if (Val < 0)
4621         continue;
4622       if (Val >= 4)
4623         break;
4624     }
4625
4626     Mask1[0] = PermMask[HiIndex];
4627     Mask1[1] = -1;
4628     Mask1[2] = PermMask[HiIndex^1];
4629     Mask1[3] = -1;
4630     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4631
4632     if (HiIndex >= 2) {
4633       Mask1[0] = PermMask[0];
4634       Mask1[1] = PermMask[1];
4635       Mask1[2] = HiIndex & 1 ? 6 : 4;
4636       Mask1[3] = HiIndex & 1 ? 4 : 6;
4637       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4638     } else {
4639       Mask1[0] = HiIndex & 1 ? 2 : 0;
4640       Mask1[1] = HiIndex & 1 ? 0 : 2;
4641       Mask1[2] = PermMask[2];
4642       Mask1[3] = PermMask[3];
4643       if (Mask1[2] >= 0)
4644         Mask1[2] += 4;
4645       if (Mask1[3] >= 0)
4646         Mask1[3] += 4;
4647       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4648     }
4649   }
4650
4651   // Break it into (shuffle shuffle_hi, shuffle_lo).
4652   Locs.clear();
4653   SmallVector<int,8> LoMask(4U, -1);
4654   SmallVector<int,8> HiMask(4U, -1);
4655
4656   SmallVector<int,8> *MaskPtr = &LoMask;
4657   unsigned MaskIdx = 0;
4658   unsigned LoIdx = 0;
4659   unsigned HiIdx = 2;
4660   for (unsigned i = 0; i != 4; ++i) {
4661     if (i == 2) {
4662       MaskPtr = &HiMask;
4663       MaskIdx = 1;
4664       LoIdx = 0;
4665       HiIdx = 2;
4666     }
4667     int Idx = PermMask[i];
4668     if (Idx < 0) {
4669       Locs[i] = std::make_pair(-1, -1);
4670     } else if (Idx < 4) {
4671       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4672       (*MaskPtr)[LoIdx] = Idx;
4673       LoIdx++;
4674     } else {
4675       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4676       (*MaskPtr)[HiIdx] = Idx;
4677       HiIdx++;
4678     }
4679   }
4680
4681   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4682   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4683   SmallVector<int, 8> MaskOps;
4684   for (unsigned i = 0; i != 4; ++i) {
4685     if (Locs[i].first == -1) {
4686       MaskOps.push_back(-1);
4687     } else {
4688       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4689       MaskOps.push_back(Idx);
4690     }
4691   }
4692   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4693 }
4694
4695 SDValue
4696 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4697   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4698   SDValue V1 = Op.getOperand(0);
4699   SDValue V2 = Op.getOperand(1);
4700   EVT VT = Op.getValueType();
4701   DebugLoc dl = Op.getDebugLoc();
4702   unsigned NumElems = VT.getVectorNumElements();
4703   bool isMMX = VT.getSizeInBits() == 64;
4704   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4705   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4706   bool V1IsSplat = false;
4707   bool V2IsSplat = false;
4708
4709   if (isZeroShuffle(SVOp))
4710     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4711
4712   // Promote splats to v4f32.
4713   if (SVOp->isSplat()) {
4714     if (isMMX || NumElems < 4)
4715       return Op;
4716     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4717   }
4718
4719   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4720   // do it!
4721   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4722     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4723     if (NewOp.getNode())
4724       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4725                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4726   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4727     // FIXME: Figure out a cleaner way to do this.
4728     // Try to make use of movq to zero out the top part.
4729     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4730       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4731       if (NewOp.getNode()) {
4732         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4733           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4734                               DAG, Subtarget, dl);
4735       }
4736     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4737       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4738       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4739         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4740                             DAG, Subtarget, dl);
4741     }
4742   }
4743
4744   if (X86::isPSHUFDMask(SVOp))
4745     return Op;
4746
4747   // Check if this can be converted into a logical shift.
4748   bool isLeft = false;
4749   unsigned ShAmt = 0;
4750   SDValue ShVal;
4751   bool isShift = getSubtarget()->hasSSE2() &&
4752     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4753   if (isShift && ShVal.hasOneUse()) {
4754     // If the shifted value has multiple uses, it may be cheaper to use
4755     // v_set0 + movlhps or movhlps, etc.
4756     EVT EltVT = VT.getVectorElementType();
4757     ShAmt *= EltVT.getSizeInBits();
4758     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4759   }
4760
4761   if (X86::isMOVLMask(SVOp)) {
4762     if (V1IsUndef)
4763       return V2;
4764     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4765       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4766     if (!isMMX)
4767       return Op;
4768   }
4769
4770   // FIXME: fold these into legal mask.
4771   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4772                  X86::isMOVSLDUPMask(SVOp) ||
4773                  X86::isMOVHLPSMask(SVOp) ||
4774                  X86::isMOVLHPSMask(SVOp) ||
4775                  X86::isMOVLPMask(SVOp)))
4776     return Op;
4777
4778   if (ShouldXformToMOVHLPS(SVOp) ||
4779       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4780     return CommuteVectorShuffle(SVOp, DAG);
4781
4782   if (isShift) {
4783     // No better options. Use a vshl / vsrl.
4784     EVT EltVT = VT.getVectorElementType();
4785     ShAmt *= EltVT.getSizeInBits();
4786     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4787   }
4788
4789   bool Commuted = false;
4790   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4791   // 1,1,1,1 -> v8i16 though.
4792   V1IsSplat = isSplatVector(V1.getNode());
4793   V2IsSplat = isSplatVector(V2.getNode());
4794
4795   // Canonicalize the splat or undef, if present, to be on the RHS.
4796   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4797     Op = CommuteVectorShuffle(SVOp, DAG);
4798     SVOp = cast<ShuffleVectorSDNode>(Op);
4799     V1 = SVOp->getOperand(0);
4800     V2 = SVOp->getOperand(1);
4801     std::swap(V1IsSplat, V2IsSplat);
4802     std::swap(V1IsUndef, V2IsUndef);
4803     Commuted = true;
4804   }
4805
4806   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4807     // Shuffling low element of v1 into undef, just return v1.
4808     if (V2IsUndef)
4809       return V1;
4810     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4811     // the instruction selector will not match, so get a canonical MOVL with
4812     // swapped operands to undo the commute.
4813     return getMOVL(DAG, dl, VT, V2, V1);
4814   }
4815
4816   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4817       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4818       X86::isUNPCKLMask(SVOp) ||
4819       X86::isUNPCKHMask(SVOp))
4820     return Op;
4821
4822   if (V2IsSplat) {
4823     // Normalize mask so all entries that point to V2 points to its first
4824     // element then try to match unpck{h|l} again. If match, return a
4825     // new vector_shuffle with the corrected mask.
4826     SDValue NewMask = NormalizeMask(SVOp, DAG);
4827     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4828     if (NSVOp != SVOp) {
4829       if (X86::isUNPCKLMask(NSVOp, true)) {
4830         return NewMask;
4831       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4832         return NewMask;
4833       }
4834     }
4835   }
4836
4837   if (Commuted) {
4838     // Commute is back and try unpck* again.
4839     // FIXME: this seems wrong.
4840     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4841     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4842     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4843         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4844         X86::isUNPCKLMask(NewSVOp) ||
4845         X86::isUNPCKHMask(NewSVOp))
4846       return NewOp;
4847   }
4848
4849   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4850
4851   // Normalize the node to match x86 shuffle ops if needed
4852   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4853     return CommuteVectorShuffle(SVOp, DAG);
4854
4855   // Check for legal shuffle and return?
4856   SmallVector<int, 16> PermMask;
4857   SVOp->getMask(PermMask);
4858   if (isShuffleMaskLegal(PermMask, VT))
4859     return Op;
4860
4861   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4862   if (VT == MVT::v8i16) {
4863     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4864     if (NewOp.getNode())
4865       return NewOp;
4866   }
4867
4868   if (VT == MVT::v16i8) {
4869     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4870     if (NewOp.getNode())
4871       return NewOp;
4872   }
4873
4874   // Handle all 4 wide cases with a number of shuffles except for MMX.
4875   if (NumElems == 4 && !isMMX)
4876     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4877
4878   return SDValue();
4879 }
4880
4881 SDValue
4882 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4883                                                 SelectionDAG &DAG) const {
4884   EVT VT = Op.getValueType();
4885   DebugLoc dl = Op.getDebugLoc();
4886   if (VT.getSizeInBits() == 8) {
4887     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4888                                     Op.getOperand(0), Op.getOperand(1));
4889     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4890                                     DAG.getValueType(VT));
4891     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4892   } else if (VT.getSizeInBits() == 16) {
4893     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4894     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4895     if (Idx == 0)
4896       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4897                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4898                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4899                                                  MVT::v4i32,
4900                                                  Op.getOperand(0)),
4901                                      Op.getOperand(1)));
4902     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4903                                     Op.getOperand(0), Op.getOperand(1));
4904     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4905                                     DAG.getValueType(VT));
4906     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4907   } else if (VT == MVT::f32) {
4908     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4909     // the result back to FR32 register. It's only worth matching if the
4910     // result has a single use which is a store or a bitcast to i32.  And in
4911     // the case of a store, it's not worth it if the index is a constant 0,
4912     // because a MOVSSmr can be used instead, which is smaller and faster.
4913     if (!Op.hasOneUse())
4914       return SDValue();
4915     SDNode *User = *Op.getNode()->use_begin();
4916     if ((User->getOpcode() != ISD::STORE ||
4917          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4918           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4919         (User->getOpcode() != ISD::BIT_CONVERT ||
4920          User->getValueType(0) != MVT::i32))
4921       return SDValue();
4922     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4923                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4924                                               Op.getOperand(0)),
4925                                               Op.getOperand(1));
4926     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4927   } else if (VT == MVT::i32) {
4928     // ExtractPS works with constant index.
4929     if (isa<ConstantSDNode>(Op.getOperand(1)))
4930       return Op;
4931   }
4932   return SDValue();
4933 }
4934
4935
4936 SDValue
4937 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4938                                            SelectionDAG &DAG) const {
4939   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4940     return SDValue();
4941
4942   if (Subtarget->hasSSE41()) {
4943     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4944     if (Res.getNode())
4945       return Res;
4946   }
4947
4948   EVT VT = Op.getValueType();
4949   DebugLoc dl = Op.getDebugLoc();
4950   // TODO: handle v16i8.
4951   if (VT.getSizeInBits() == 16) {
4952     SDValue Vec = Op.getOperand(0);
4953     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4954     if (Idx == 0)
4955       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4956                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4957                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4958                                                  MVT::v4i32, Vec),
4959                                      Op.getOperand(1)));
4960     // Transform it so it match pextrw which produces a 32-bit result.
4961     EVT EltVT = MVT::i32;
4962     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4963                                     Op.getOperand(0), Op.getOperand(1));
4964     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4965                                     DAG.getValueType(VT));
4966     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4967   } else if (VT.getSizeInBits() == 32) {
4968     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4969     if (Idx == 0)
4970       return Op;
4971
4972     // SHUFPS the element to the lowest double word, then movss.
4973     int Mask[4] = { Idx, -1, -1, -1 };
4974     EVT VVT = Op.getOperand(0).getValueType();
4975     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4976                                        DAG.getUNDEF(VVT), Mask);
4977     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4978                        DAG.getIntPtrConstant(0));
4979   } else if (VT.getSizeInBits() == 64) {
4980     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4981     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4982     //        to match extract_elt for f64.
4983     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4984     if (Idx == 0)
4985       return Op;
4986
4987     // UNPCKHPD the element to the lowest double word, then movsd.
4988     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4989     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4990     int Mask[2] = { 1, -1 };
4991     EVT VVT = Op.getOperand(0).getValueType();
4992     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4993                                        DAG.getUNDEF(VVT), Mask);
4994     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4995                        DAG.getIntPtrConstant(0));
4996   }
4997
4998   return SDValue();
4999 }
5000
5001 SDValue
5002 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5003                                                SelectionDAG &DAG) const {
5004   EVT VT = Op.getValueType();
5005   EVT EltVT = VT.getVectorElementType();
5006   DebugLoc dl = Op.getDebugLoc();
5007
5008   SDValue N0 = Op.getOperand(0);
5009   SDValue N1 = Op.getOperand(1);
5010   SDValue N2 = Op.getOperand(2);
5011
5012   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5013       isa<ConstantSDNode>(N2)) {
5014     unsigned Opc;
5015     if (VT == MVT::v8i16)
5016       Opc = X86ISD::PINSRW;
5017     else if (VT == MVT::v4i16)
5018       Opc = X86ISD::MMX_PINSRW;
5019     else if (VT == MVT::v16i8)
5020       Opc = X86ISD::PINSRB;
5021     else
5022       Opc = X86ISD::PINSRB;
5023
5024     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5025     // argument.
5026     if (N1.getValueType() != MVT::i32)
5027       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5028     if (N2.getValueType() != MVT::i32)
5029       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5030     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5031   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5032     // Bits [7:6] of the constant are the source select.  This will always be
5033     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5034     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5035     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5036     // Bits [5:4] of the constant are the destination select.  This is the
5037     //  value of the incoming immediate.
5038     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5039     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5040     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5041     // Create this as a scalar to vector..
5042     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5043     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5044   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5045     // PINSR* works with constant index.
5046     return Op;
5047   }
5048   return SDValue();
5049 }
5050
5051 SDValue
5052 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5053   EVT VT = Op.getValueType();
5054   EVT EltVT = VT.getVectorElementType();
5055
5056   if (Subtarget->hasSSE41())
5057     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5058
5059   if (EltVT == MVT::i8)
5060     return SDValue();
5061
5062   DebugLoc dl = Op.getDebugLoc();
5063   SDValue N0 = Op.getOperand(0);
5064   SDValue N1 = Op.getOperand(1);
5065   SDValue N2 = Op.getOperand(2);
5066
5067   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5068     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5069     // as its second argument.
5070     if (N1.getValueType() != MVT::i32)
5071       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5072     if (N2.getValueType() != MVT::i32)
5073       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5074     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5075                        dl, VT, N0, N1, N2);
5076   }
5077   return SDValue();
5078 }
5079
5080 SDValue
5081 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5082   DebugLoc dl = Op.getDebugLoc();
5083
5084   if (Op.getValueType() == MVT::v1i64 &&
5085       Op.getOperand(0).getValueType() == MVT::i64)
5086     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5087
5088   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5089   EVT VT = MVT::v2i32;
5090   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5091   default: break;
5092   case MVT::v16i8:
5093   case MVT::v8i16:
5094     VT = MVT::v4i32;
5095     break;
5096   }
5097   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5098                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5099 }
5100
5101 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5102 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5103 // one of the above mentioned nodes. It has to be wrapped because otherwise
5104 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5105 // be used to form addressing mode. These wrapped nodes will be selected
5106 // into MOV32ri.
5107 SDValue
5108 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5109   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5110
5111   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5112   // global base reg.
5113   unsigned char OpFlag = 0;
5114   unsigned WrapperKind = X86ISD::Wrapper;
5115   CodeModel::Model M = getTargetMachine().getCodeModel();
5116
5117   if (Subtarget->isPICStyleRIPRel() &&
5118       (M == CodeModel::Small || M == CodeModel::Kernel))
5119     WrapperKind = X86ISD::WrapperRIP;
5120   else if (Subtarget->isPICStyleGOT())
5121     OpFlag = X86II::MO_GOTOFF;
5122   else if (Subtarget->isPICStyleStubPIC())
5123     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5124
5125   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5126                                              CP->getAlignment(),
5127                                              CP->getOffset(), OpFlag);
5128   DebugLoc DL = CP->getDebugLoc();
5129   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5130   // With PIC, the address is actually $g + Offset.
5131   if (OpFlag) {
5132     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5133                          DAG.getNode(X86ISD::GlobalBaseReg,
5134                                      DebugLoc(), getPointerTy()),
5135                          Result);
5136   }
5137
5138   return Result;
5139 }
5140
5141 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5142   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5143
5144   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5145   // global base reg.
5146   unsigned char OpFlag = 0;
5147   unsigned WrapperKind = X86ISD::Wrapper;
5148   CodeModel::Model M = getTargetMachine().getCodeModel();
5149
5150   if (Subtarget->isPICStyleRIPRel() &&
5151       (M == CodeModel::Small || M == CodeModel::Kernel))
5152     WrapperKind = X86ISD::WrapperRIP;
5153   else if (Subtarget->isPICStyleGOT())
5154     OpFlag = X86II::MO_GOTOFF;
5155   else if (Subtarget->isPICStyleStubPIC())
5156     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5157
5158   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5159                                           OpFlag);
5160   DebugLoc DL = JT->getDebugLoc();
5161   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5162
5163   // With PIC, the address is actually $g + Offset.
5164   if (OpFlag) {
5165     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5166                          DAG.getNode(X86ISD::GlobalBaseReg,
5167                                      DebugLoc(), getPointerTy()),
5168                          Result);
5169   }
5170
5171   return Result;
5172 }
5173
5174 SDValue
5175 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5176   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5177
5178   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5179   // global base reg.
5180   unsigned char OpFlag = 0;
5181   unsigned WrapperKind = X86ISD::Wrapper;
5182   CodeModel::Model M = getTargetMachine().getCodeModel();
5183
5184   if (Subtarget->isPICStyleRIPRel() &&
5185       (M == CodeModel::Small || M == CodeModel::Kernel))
5186     WrapperKind = X86ISD::WrapperRIP;
5187   else if (Subtarget->isPICStyleGOT())
5188     OpFlag = X86II::MO_GOTOFF;
5189   else if (Subtarget->isPICStyleStubPIC())
5190     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5191
5192   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5193
5194   DebugLoc DL = Op.getDebugLoc();
5195   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5196
5197
5198   // With PIC, the address is actually $g + Offset.
5199   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5200       !Subtarget->is64Bit()) {
5201     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5202                          DAG.getNode(X86ISD::GlobalBaseReg,
5203                                      DebugLoc(), getPointerTy()),
5204                          Result);
5205   }
5206
5207   return Result;
5208 }
5209
5210 SDValue
5211 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5212   // Create the TargetBlockAddressAddress node.
5213   unsigned char OpFlags =
5214     Subtarget->ClassifyBlockAddressReference();
5215   CodeModel::Model M = getTargetMachine().getCodeModel();
5216   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5217   DebugLoc dl = Op.getDebugLoc();
5218   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5219                                        /*isTarget=*/true, OpFlags);
5220
5221   if (Subtarget->isPICStyleRIPRel() &&
5222       (M == CodeModel::Small || M == CodeModel::Kernel))
5223     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5224   else
5225     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5226
5227   // With PIC, the address is actually $g + Offset.
5228   if (isGlobalRelativeToPICBase(OpFlags)) {
5229     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5230                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5231                          Result);
5232   }
5233
5234   return Result;
5235 }
5236
5237 SDValue
5238 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5239                                       int64_t Offset,
5240                                       SelectionDAG &DAG) const {
5241   // Create the TargetGlobalAddress node, folding in the constant
5242   // offset if it is legal.
5243   unsigned char OpFlags =
5244     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5245   CodeModel::Model M = getTargetMachine().getCodeModel();
5246   SDValue Result;
5247   if (OpFlags == X86II::MO_NO_FLAG &&
5248       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5249     // A direct static reference to a global.
5250     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5251     Offset = 0;
5252   } else {
5253     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5254   }
5255
5256   if (Subtarget->isPICStyleRIPRel() &&
5257       (M == CodeModel::Small || M == CodeModel::Kernel))
5258     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5259   else
5260     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5261
5262   // With PIC, the address is actually $g + Offset.
5263   if (isGlobalRelativeToPICBase(OpFlags)) {
5264     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5265                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5266                          Result);
5267   }
5268
5269   // For globals that require a load from a stub to get the address, emit the
5270   // load.
5271   if (isGlobalStubReference(OpFlags))
5272     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5273                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5274
5275   // If there was a non-zero offset that we didn't fold, create an explicit
5276   // addition for it.
5277   if (Offset != 0)
5278     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5279                          DAG.getConstant(Offset, getPointerTy()));
5280
5281   return Result;
5282 }
5283
5284 SDValue
5285 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5286   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5287   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5288   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5289 }
5290
5291 static SDValue
5292 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5293            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5294            unsigned char OperandFlags) {
5295   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5296   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5297   DebugLoc dl = GA->getDebugLoc();
5298   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5299                                            GA->getValueType(0),
5300                                            GA->getOffset(),
5301                                            OperandFlags);
5302   if (InFlag) {
5303     SDValue Ops[] = { Chain,  TGA, *InFlag };
5304     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5305   } else {
5306     SDValue Ops[]  = { Chain, TGA };
5307     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5308   }
5309
5310   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5311   MFI->setAdjustsStack(true);
5312
5313   SDValue Flag = Chain.getValue(1);
5314   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5315 }
5316
5317 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5318 static SDValue
5319 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5320                                 const EVT PtrVT) {
5321   SDValue InFlag;
5322   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5323   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5324                                      DAG.getNode(X86ISD::GlobalBaseReg,
5325                                                  DebugLoc(), PtrVT), InFlag);
5326   InFlag = Chain.getValue(1);
5327
5328   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5329 }
5330
5331 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5332 static SDValue
5333 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5334                                 const EVT PtrVT) {
5335   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5336                     X86::RAX, X86II::MO_TLSGD);
5337 }
5338
5339 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5340 // "local exec" model.
5341 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5342                                    const EVT PtrVT, TLSModel::Model model,
5343                                    bool is64Bit) {
5344   DebugLoc dl = GA->getDebugLoc();
5345   // Get the Thread Pointer
5346   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5347                              DebugLoc(), PtrVT,
5348                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5349                                              MVT::i32));
5350
5351   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5352                                       NULL, 0, false, false, 0);
5353
5354   unsigned char OperandFlags = 0;
5355   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5356   // initialexec.
5357   unsigned WrapperKind = X86ISD::Wrapper;
5358   if (model == TLSModel::LocalExec) {
5359     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5360   } else if (is64Bit) {
5361     assert(model == TLSModel::InitialExec);
5362     OperandFlags = X86II::MO_GOTTPOFF;
5363     WrapperKind = X86ISD::WrapperRIP;
5364   } else {
5365     assert(model == TLSModel::InitialExec);
5366     OperandFlags = X86II::MO_INDNTPOFF;
5367   }
5368
5369   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5370   // exec)
5371   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5372                                            GA->getValueType(0),
5373                                            GA->getOffset(), OperandFlags);
5374   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5375
5376   if (model == TLSModel::InitialExec)
5377     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5378                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5379
5380   // The address of the thread local variable is the add of the thread
5381   // pointer with the offset of the variable.
5382   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5383 }
5384
5385 SDValue
5386 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5387
5388   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5389   const GlobalValue *GV = GA->getGlobal();
5390
5391   if (Subtarget->isTargetELF()) {
5392     // TODO: implement the "local dynamic" model
5393     // TODO: implement the "initial exec"model for pic executables
5394
5395     // If GV is an alias then use the aliasee for determining
5396     // thread-localness.
5397     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5398       GV = GA->resolveAliasedGlobal(false);
5399
5400     TLSModel::Model model
5401       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5402
5403     switch (model) {
5404       case TLSModel::GeneralDynamic:
5405       case TLSModel::LocalDynamic: // not implemented
5406         if (Subtarget->is64Bit())
5407           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5408         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5409
5410       case TLSModel::InitialExec:
5411       case TLSModel::LocalExec:
5412         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5413                                    Subtarget->is64Bit());
5414     }
5415   } else if (Subtarget->isTargetDarwin()) {
5416     // Darwin only has one model of TLS.  Lower to that.
5417     unsigned char OpFlag = 0;
5418     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5419                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5420
5421     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5422     // global base reg.
5423     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5424                   !Subtarget->is64Bit();
5425     if (PIC32)
5426       OpFlag = X86II::MO_TLVP_PIC_BASE;
5427     else
5428       OpFlag = X86II::MO_TLVP;
5429     DebugLoc DL = Op.getDebugLoc();
5430     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5431                                                 getPointerTy(),
5432                                                 GA->getOffset(), OpFlag);
5433     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5434
5435     // With PIC32, the address is actually $g + Offset.
5436     if (PIC32)
5437       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5438                            DAG.getNode(X86ISD::GlobalBaseReg,
5439                                        DebugLoc(), getPointerTy()),
5440                            Offset);
5441
5442     // Lowering the machine isd will make sure everything is in the right
5443     // location.
5444     SDValue Args[] = { Offset };
5445     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5446
5447     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5448     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5449     MFI->setAdjustsStack(true);
5450
5451     // And our return value (tls address) is in the standard call return value
5452     // location.
5453     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5454     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5455   }
5456
5457   assert(false &&
5458          "TLS not implemented for this target.");
5459
5460   llvm_unreachable("Unreachable");
5461   return SDValue();
5462 }
5463
5464
5465 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5466 /// take a 2 x i32 value to shift plus a shift amount.
5467 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5468   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5469   EVT VT = Op.getValueType();
5470   unsigned VTBits = VT.getSizeInBits();
5471   DebugLoc dl = Op.getDebugLoc();
5472   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5473   SDValue ShOpLo = Op.getOperand(0);
5474   SDValue ShOpHi = Op.getOperand(1);
5475   SDValue ShAmt  = Op.getOperand(2);
5476   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5477                                      DAG.getConstant(VTBits - 1, MVT::i8))
5478                        : DAG.getConstant(0, VT);
5479
5480   SDValue Tmp2, Tmp3;
5481   if (Op.getOpcode() == ISD::SHL_PARTS) {
5482     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5483     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5484   } else {
5485     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5486     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5487   }
5488
5489   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5490                                 DAG.getConstant(VTBits, MVT::i8));
5491   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5492                              AndNode, DAG.getConstant(0, MVT::i8));
5493
5494   SDValue Hi, Lo;
5495   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5496   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5497   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5498
5499   if (Op.getOpcode() == ISD::SHL_PARTS) {
5500     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5501     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5502   } else {
5503     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5504     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5505   }
5506
5507   SDValue Ops[2] = { Lo, Hi };
5508   return DAG.getMergeValues(Ops, 2, dl);
5509 }
5510
5511 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5512                                            SelectionDAG &DAG) const {
5513   EVT SrcVT = Op.getOperand(0).getValueType();
5514
5515   if (SrcVT.isVector()) {
5516     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5517       return Op;
5518     }
5519     return SDValue();
5520   }
5521
5522   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5523          "Unknown SINT_TO_FP to lower!");
5524
5525   // These are really Legal; return the operand so the caller accepts it as
5526   // Legal.
5527   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5528     return Op;
5529   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5530       Subtarget->is64Bit()) {
5531     return Op;
5532   }
5533
5534   DebugLoc dl = Op.getDebugLoc();
5535   unsigned Size = SrcVT.getSizeInBits()/8;
5536   MachineFunction &MF = DAG.getMachineFunction();
5537   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5538   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5539   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5540                                StackSlot,
5541                                PseudoSourceValue::getFixedStack(SSFI), 0,
5542                                false, false, 0);
5543   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5544 }
5545
5546 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5547                                      SDValue StackSlot,
5548                                      SelectionDAG &DAG) const {
5549   // Build the FILD
5550   DebugLoc dl = Op.getDebugLoc();
5551   SDVTList Tys;
5552   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5553   if (useSSE)
5554     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5555   else
5556     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5557   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5558   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5559                                Tys, Ops, array_lengthof(Ops));
5560
5561   if (useSSE) {
5562     Chain = Result.getValue(1);
5563     SDValue InFlag = Result.getValue(2);
5564
5565     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5566     // shouldn't be necessary except that RFP cannot be live across
5567     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5568     MachineFunction &MF = DAG.getMachineFunction();
5569     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5570     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5571     Tys = DAG.getVTList(MVT::Other);
5572     SDValue Ops[] = {
5573       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5574     };
5575     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5576     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5577                          PseudoSourceValue::getFixedStack(SSFI), 0,
5578                          false, false, 0);
5579   }
5580
5581   return Result;
5582 }
5583
5584 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5585 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5586                                                SelectionDAG &DAG) const {
5587   // This algorithm is not obvious. Here it is in C code, more or less:
5588   /*
5589     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5590       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5591       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5592
5593       // Copy ints to xmm registers.
5594       __m128i xh = _mm_cvtsi32_si128( hi );
5595       __m128i xl = _mm_cvtsi32_si128( lo );
5596
5597       // Combine into low half of a single xmm register.
5598       __m128i x = _mm_unpacklo_epi32( xh, xl );
5599       __m128d d;
5600       double sd;
5601
5602       // Merge in appropriate exponents to give the integer bits the right
5603       // magnitude.
5604       x = _mm_unpacklo_epi32( x, exp );
5605
5606       // Subtract away the biases to deal with the IEEE-754 double precision
5607       // implicit 1.
5608       d = _mm_sub_pd( (__m128d) x, bias );
5609
5610       // All conversions up to here are exact. The correctly rounded result is
5611       // calculated using the current rounding mode using the following
5612       // horizontal add.
5613       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5614       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5615                                 // store doesn't really need to be here (except
5616                                 // maybe to zero the other double)
5617       return sd;
5618     }
5619   */
5620
5621   DebugLoc dl = Op.getDebugLoc();
5622   LLVMContext *Context = DAG.getContext();
5623
5624   // Build some magic constants.
5625   std::vector<Constant*> CV0;
5626   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5627   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5628   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5629   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5630   Constant *C0 = ConstantVector::get(CV0);
5631   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5632
5633   std::vector<Constant*> CV1;
5634   CV1.push_back(
5635     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5636   CV1.push_back(
5637     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5638   Constant *C1 = ConstantVector::get(CV1);
5639   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5640
5641   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5642                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5643                                         Op.getOperand(0),
5644                                         DAG.getIntPtrConstant(1)));
5645   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5646                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5647                                         Op.getOperand(0),
5648                                         DAG.getIntPtrConstant(0)));
5649   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5650   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5651                               PseudoSourceValue::getConstantPool(), 0,
5652                               false, false, 16);
5653   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5654   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5655   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5656                               PseudoSourceValue::getConstantPool(), 0,
5657                               false, false, 16);
5658   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5659
5660   // Add the halves; easiest way is to swap them into another reg first.
5661   int ShufMask[2] = { 1, -1 };
5662   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5663                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5664   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5665   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5666                      DAG.getIntPtrConstant(0));
5667 }
5668
5669 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5670 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5671                                                SelectionDAG &DAG) const {
5672   DebugLoc dl = Op.getDebugLoc();
5673   // FP constant to bias correct the final result.
5674   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5675                                    MVT::f64);
5676
5677   // Load the 32-bit value into an XMM register.
5678   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5679                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5680                                          Op.getOperand(0),
5681                                          DAG.getIntPtrConstant(0)));
5682
5683   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5684                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5685                      DAG.getIntPtrConstant(0));
5686
5687   // Or the load with the bias.
5688   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5689                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5690                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5691                                                    MVT::v2f64, Load)),
5692                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5693                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5694                                                    MVT::v2f64, Bias)));
5695   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5696                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5697                    DAG.getIntPtrConstant(0));
5698
5699   // Subtract the bias.
5700   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5701
5702   // Handle final rounding.
5703   EVT DestVT = Op.getValueType();
5704
5705   if (DestVT.bitsLT(MVT::f64)) {
5706     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5707                        DAG.getIntPtrConstant(0));
5708   } else if (DestVT.bitsGT(MVT::f64)) {
5709     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5710   }
5711
5712   // Handle final rounding.
5713   return Sub;
5714 }
5715
5716 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5717                                            SelectionDAG &DAG) const {
5718   SDValue N0 = Op.getOperand(0);
5719   DebugLoc dl = Op.getDebugLoc();
5720
5721   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5722   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5723   // the optimization here.
5724   if (DAG.SignBitIsZero(N0))
5725     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5726
5727   EVT SrcVT = N0.getValueType();
5728   EVT DstVT = Op.getValueType();
5729   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5730     return LowerUINT_TO_FP_i64(Op, DAG);
5731   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5732     return LowerUINT_TO_FP_i32(Op, DAG);
5733
5734   // Make a 64-bit buffer, and use it to build an FILD.
5735   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5736   if (SrcVT == MVT::i32) {
5737     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5738     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5739                                      getPointerTy(), StackSlot, WordOff);
5740     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5741                                   StackSlot, NULL, 0, false, false, 0);
5742     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5743                                   OffsetSlot, NULL, 0, false, false, 0);
5744     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5745     return Fild;
5746   }
5747
5748   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5749   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5750                                 StackSlot, NULL, 0, false, false, 0);
5751   // For i64 source, we need to add the appropriate power of 2 if the input
5752   // was negative.  This is the same as the optimization in
5753   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5754   // we must be careful to do the computation in x87 extended precision, not
5755   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5756   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5757   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5758   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5759
5760   APInt FF(32, 0x5F800000ULL);
5761
5762   // Check whether the sign bit is set.
5763   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5764                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5765                                  ISD::SETLT);
5766
5767   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5768   SDValue FudgePtr = DAG.getConstantPool(
5769                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5770                                          getPointerTy());
5771
5772   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5773   SDValue Zero = DAG.getIntPtrConstant(0);
5774   SDValue Four = DAG.getIntPtrConstant(4);
5775   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5776                                Zero, Four);
5777   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5778
5779   // Load the value out, extending it from f32 to f80.
5780   // FIXME: Avoid the extend by constructing the right constant pool?
5781   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
5782                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5783                                  0, MVT::f32, false, false, 4);
5784   // Extend everything to 80 bits to force it to be done on x87.
5785   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5786   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5787 }
5788
5789 std::pair<SDValue,SDValue> X86TargetLowering::
5790 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5791   DebugLoc dl = Op.getDebugLoc();
5792
5793   EVT DstTy = Op.getValueType();
5794
5795   if (!IsSigned) {
5796     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5797     DstTy = MVT::i64;
5798   }
5799
5800   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5801          DstTy.getSimpleVT() >= MVT::i16 &&
5802          "Unknown FP_TO_SINT to lower!");
5803
5804   // These are really Legal.
5805   if (DstTy == MVT::i32 &&
5806       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5807     return std::make_pair(SDValue(), SDValue());
5808   if (Subtarget->is64Bit() &&
5809       DstTy == MVT::i64 &&
5810       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5811     return std::make_pair(SDValue(), SDValue());
5812
5813   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5814   // stack slot.
5815   MachineFunction &MF = DAG.getMachineFunction();
5816   unsigned MemSize = DstTy.getSizeInBits()/8;
5817   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5818   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5819
5820   unsigned Opc;
5821   switch (DstTy.getSimpleVT().SimpleTy) {
5822   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5823   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5824   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5825   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5826   }
5827
5828   SDValue Chain = DAG.getEntryNode();
5829   SDValue Value = Op.getOperand(0);
5830   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5831     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5832     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5833                          PseudoSourceValue::getFixedStack(SSFI), 0,
5834                          false, false, 0);
5835     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5836     SDValue Ops[] = {
5837       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5838     };
5839     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5840     Chain = Value.getValue(1);
5841     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5842     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5843   }
5844
5845   // Build the FP_TO_INT*_IN_MEM
5846   SDValue Ops[] = { Chain, Value, StackSlot };
5847   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5848
5849   return std::make_pair(FIST, StackSlot);
5850 }
5851
5852 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5853                                            SelectionDAG &DAG) const {
5854   if (Op.getValueType().isVector()) {
5855     if (Op.getValueType() == MVT::v2i32 &&
5856         Op.getOperand(0).getValueType() == MVT::v2f64) {
5857       return Op;
5858     }
5859     return SDValue();
5860   }
5861
5862   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5863   SDValue FIST = Vals.first, StackSlot = Vals.second;
5864   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5865   if (FIST.getNode() == 0) return Op;
5866
5867   // Load the result.
5868   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5869                      FIST, StackSlot, NULL, 0, false, false, 0);
5870 }
5871
5872 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5873                                            SelectionDAG &DAG) const {
5874   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5875   SDValue FIST = Vals.first, StackSlot = Vals.second;
5876   assert(FIST.getNode() && "Unexpected failure");
5877
5878   // Load the result.
5879   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5880                      FIST, StackSlot, NULL, 0, false, false, 0);
5881 }
5882
5883 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5884                                      SelectionDAG &DAG) const {
5885   LLVMContext *Context = DAG.getContext();
5886   DebugLoc dl = Op.getDebugLoc();
5887   EVT VT = Op.getValueType();
5888   EVT EltVT = VT;
5889   if (VT.isVector())
5890     EltVT = VT.getVectorElementType();
5891   std::vector<Constant*> CV;
5892   if (EltVT == MVT::f64) {
5893     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5894     CV.push_back(C);
5895     CV.push_back(C);
5896   } else {
5897     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5898     CV.push_back(C);
5899     CV.push_back(C);
5900     CV.push_back(C);
5901     CV.push_back(C);
5902   }
5903   Constant *C = ConstantVector::get(CV);
5904   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5905   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5906                              PseudoSourceValue::getConstantPool(), 0,
5907                              false, false, 16);
5908   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5909 }
5910
5911 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5912   LLVMContext *Context = DAG.getContext();
5913   DebugLoc dl = Op.getDebugLoc();
5914   EVT VT = Op.getValueType();
5915   EVT EltVT = VT;
5916   if (VT.isVector())
5917     EltVT = VT.getVectorElementType();
5918   std::vector<Constant*> CV;
5919   if (EltVT == MVT::f64) {
5920     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5921     CV.push_back(C);
5922     CV.push_back(C);
5923   } else {
5924     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5925     CV.push_back(C);
5926     CV.push_back(C);
5927     CV.push_back(C);
5928     CV.push_back(C);
5929   }
5930   Constant *C = ConstantVector::get(CV);
5931   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5932   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5933                              PseudoSourceValue::getConstantPool(), 0,
5934                              false, false, 16);
5935   if (VT.isVector()) {
5936     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5937                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5938                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5939                                 Op.getOperand(0)),
5940                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5941   } else {
5942     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5943   }
5944 }
5945
5946 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5947   LLVMContext *Context = DAG.getContext();
5948   SDValue Op0 = Op.getOperand(0);
5949   SDValue Op1 = Op.getOperand(1);
5950   DebugLoc dl = Op.getDebugLoc();
5951   EVT VT = Op.getValueType();
5952   EVT SrcVT = Op1.getValueType();
5953
5954   // If second operand is smaller, extend it first.
5955   if (SrcVT.bitsLT(VT)) {
5956     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5957     SrcVT = VT;
5958   }
5959   // And if it is bigger, shrink it first.
5960   if (SrcVT.bitsGT(VT)) {
5961     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5962     SrcVT = VT;
5963   }
5964
5965   // At this point the operands and the result should have the same
5966   // type, and that won't be f80 since that is not custom lowered.
5967
5968   // First get the sign bit of second operand.
5969   std::vector<Constant*> CV;
5970   if (SrcVT == MVT::f64) {
5971     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5972     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5973   } else {
5974     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5975     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5976     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5977     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5978   }
5979   Constant *C = ConstantVector::get(CV);
5980   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5981   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5982                               PseudoSourceValue::getConstantPool(), 0,
5983                               false, false, 16);
5984   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5985
5986   // Shift sign bit right or left if the two operands have different types.
5987   if (SrcVT.bitsGT(VT)) {
5988     // Op0 is MVT::f32, Op1 is MVT::f64.
5989     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5990     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5991                           DAG.getConstant(32, MVT::i32));
5992     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5993     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5994                           DAG.getIntPtrConstant(0));
5995   }
5996
5997   // Clear first operand sign bit.
5998   CV.clear();
5999   if (VT == MVT::f64) {
6000     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6001     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6002   } else {
6003     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6004     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6005     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6006     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6007   }
6008   C = ConstantVector::get(CV);
6009   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6010   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6011                               PseudoSourceValue::getConstantPool(), 0,
6012                               false, false, 16);
6013   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6014
6015   // Or the value with the sign bit.
6016   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6017 }
6018
6019 /// Emit nodes that will be selected as "test Op0,Op0", or something
6020 /// equivalent.
6021 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6022                                     SelectionDAG &DAG) const {
6023   DebugLoc dl = Op.getDebugLoc();
6024
6025   // CF and OF aren't always set the way we want. Determine which
6026   // of these we need.
6027   bool NeedCF = false;
6028   bool NeedOF = false;
6029   switch (X86CC) {
6030   default: break;
6031   case X86::COND_A: case X86::COND_AE:
6032   case X86::COND_B: case X86::COND_BE:
6033     NeedCF = true;
6034     break;
6035   case X86::COND_G: case X86::COND_GE:
6036   case X86::COND_L: case X86::COND_LE:
6037   case X86::COND_O: case X86::COND_NO:
6038     NeedOF = true;
6039     break;
6040   }
6041
6042   // See if we can use the EFLAGS value from the operand instead of
6043   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6044   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6045   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6046     // Emit a CMP with 0, which is the TEST pattern.
6047     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6048                        DAG.getConstant(0, Op.getValueType()));
6049
6050   unsigned Opcode = 0;
6051   unsigned NumOperands = 0;
6052   switch (Op.getNode()->getOpcode()) {
6053   case ISD::ADD:
6054     // Due to an isel shortcoming, be conservative if this add is likely to be
6055     // selected as part of a load-modify-store instruction. When the root node
6056     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6057     // uses of other nodes in the match, such as the ADD in this case. This
6058     // leads to the ADD being left around and reselected, with the result being
6059     // two adds in the output.  Alas, even if none our users are stores, that
6060     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6061     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6062     // climbing the DAG back to the root, and it doesn't seem to be worth the
6063     // effort.
6064     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6065            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6066       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6067         goto default_case;
6068
6069     if (ConstantSDNode *C =
6070         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6071       // An add of one will be selected as an INC.
6072       if (C->getAPIntValue() == 1) {
6073         Opcode = X86ISD::INC;
6074         NumOperands = 1;
6075         break;
6076       }
6077
6078       // An add of negative one (subtract of one) will be selected as a DEC.
6079       if (C->getAPIntValue().isAllOnesValue()) {
6080         Opcode = X86ISD::DEC;
6081         NumOperands = 1;
6082         break;
6083       }
6084     }
6085
6086     // Otherwise use a regular EFLAGS-setting add.
6087     Opcode = X86ISD::ADD;
6088     NumOperands = 2;
6089     break;
6090   case ISD::AND: {
6091     // If the primary and result isn't used, don't bother using X86ISD::AND,
6092     // because a TEST instruction will be better.
6093     bool NonFlagUse = false;
6094     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6095            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6096       SDNode *User = *UI;
6097       unsigned UOpNo = UI.getOperandNo();
6098       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6099         // Look pass truncate.
6100         UOpNo = User->use_begin().getOperandNo();
6101         User = *User->use_begin();
6102       }
6103
6104       if (User->getOpcode() != ISD::BRCOND &&
6105           User->getOpcode() != ISD::SETCC &&
6106           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6107         NonFlagUse = true;
6108         break;
6109       }
6110     }
6111
6112     if (!NonFlagUse)
6113       break;
6114   }
6115     // FALL THROUGH
6116   case ISD::SUB:
6117   case ISD::OR:
6118   case ISD::XOR:
6119     // Due to the ISEL shortcoming noted above, be conservative if this op is
6120     // likely to be selected as part of a load-modify-store instruction.
6121     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6122            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6123       if (UI->getOpcode() == ISD::STORE)
6124         goto default_case;
6125
6126     // Otherwise use a regular EFLAGS-setting instruction.
6127     switch (Op.getNode()->getOpcode()) {
6128     default: llvm_unreachable("unexpected operator!");
6129     case ISD::SUB: Opcode = X86ISD::SUB; break;
6130     case ISD::OR:  Opcode = X86ISD::OR;  break;
6131     case ISD::XOR: Opcode = X86ISD::XOR; break;
6132     case ISD::AND: Opcode = X86ISD::AND; break;
6133     }
6134
6135     NumOperands = 2;
6136     break;
6137   case X86ISD::ADD:
6138   case X86ISD::SUB:
6139   case X86ISD::INC:
6140   case X86ISD::DEC:
6141   case X86ISD::OR:
6142   case X86ISD::XOR:
6143   case X86ISD::AND:
6144     return SDValue(Op.getNode(), 1);
6145   default:
6146   default_case:
6147     break;
6148   }
6149
6150   if (Opcode == 0)
6151     // Emit a CMP with 0, which is the TEST pattern.
6152     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6153                        DAG.getConstant(0, Op.getValueType()));
6154
6155   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6156   SmallVector<SDValue, 4> Ops;
6157   for (unsigned i = 0; i != NumOperands; ++i)
6158     Ops.push_back(Op.getOperand(i));
6159
6160   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6161   DAG.ReplaceAllUsesWith(Op, New);
6162   return SDValue(New.getNode(), 1);
6163 }
6164
6165 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6166 /// equivalent.
6167 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6168                                    SelectionDAG &DAG) const {
6169   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6170     if (C->getAPIntValue() == 0)
6171       return EmitTest(Op0, X86CC, DAG);
6172
6173   DebugLoc dl = Op0.getDebugLoc();
6174   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6175 }
6176
6177 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6178 /// if it's possible.
6179 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6180                                      DebugLoc dl, SelectionDAG &DAG) const {
6181   SDValue Op0 = And.getOperand(0);
6182   SDValue Op1 = And.getOperand(1);
6183   if (Op0.getOpcode() == ISD::TRUNCATE)
6184     Op0 = Op0.getOperand(0);
6185   if (Op1.getOpcode() == ISD::TRUNCATE)
6186     Op1 = Op1.getOperand(0);
6187
6188   SDValue LHS, RHS;
6189   if (Op1.getOpcode() == ISD::SHL)
6190     std::swap(Op0, Op1);
6191   if (Op0.getOpcode() == ISD::SHL) {
6192     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6193       if (And00C->getZExtValue() == 1) {
6194         // If we looked past a truncate, check that it's only truncating away
6195         // known zeros.
6196         unsigned BitWidth = Op0.getValueSizeInBits();
6197         unsigned AndBitWidth = And.getValueSizeInBits();
6198         if (BitWidth > AndBitWidth) {
6199           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6200           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6201           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6202             return SDValue();
6203         }
6204         LHS = Op1;
6205         RHS = Op0.getOperand(1);
6206       }
6207   } else if (Op1.getOpcode() == ISD::Constant) {
6208     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6209     SDValue AndLHS = Op0;
6210     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6211       LHS = AndLHS.getOperand(0);
6212       RHS = AndLHS.getOperand(1);
6213     }
6214   }
6215
6216   if (LHS.getNode()) {
6217     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6218     // instruction.  Since the shift amount is in-range-or-undefined, we know
6219     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6220     // the encoding for the i16 version is larger than the i32 version.
6221     // Also promote i16 to i32 for performance / code size reason.
6222     if (LHS.getValueType() == MVT::i8 ||
6223         LHS.getValueType() == MVT::i16)
6224       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6225
6226     // If the operand types disagree, extend the shift amount to match.  Since
6227     // BT ignores high bits (like shifts) we can use anyextend.
6228     if (LHS.getValueType() != RHS.getValueType())
6229       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6230
6231     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6232     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6233     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6234                        DAG.getConstant(Cond, MVT::i8), BT);
6235   }
6236
6237   return SDValue();
6238 }
6239
6240 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6241   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6242   SDValue Op0 = Op.getOperand(0);
6243   SDValue Op1 = Op.getOperand(1);
6244   DebugLoc dl = Op.getDebugLoc();
6245   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6246
6247   // Optimize to BT if possible.
6248   // Lower (X & (1 << N)) == 0 to BT(X, N).
6249   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6250   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6251   if (Op0.getOpcode() == ISD::AND &&
6252       Op0.hasOneUse() &&
6253       Op1.getOpcode() == ISD::Constant &&
6254       cast<ConstantSDNode>(Op1)->isNullValue() &&
6255       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6256     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6257     if (NewSetCC.getNode())
6258       return NewSetCC;
6259   }
6260
6261   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6262   if (Op0.getOpcode() == X86ISD::SETCC &&
6263       Op1.getOpcode() == ISD::Constant &&
6264       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6265        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6266       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6267     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6268     bool Invert = (CC == ISD::SETNE) ^
6269       cast<ConstantSDNode>(Op1)->isNullValue();
6270     if (Invert)
6271       CCode = X86::GetOppositeBranchCondition(CCode);
6272     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6273                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6274   }
6275
6276   bool isFP = Op1.getValueType().isFloatingPoint();
6277   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6278   if (X86CC == X86::COND_INVALID)
6279     return SDValue();
6280
6281   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6282
6283   // Use sbb x, x to materialize carry bit into a GPR.
6284   if (X86CC == X86::COND_B)
6285     return DAG.getNode(ISD::AND, dl, MVT::i8,
6286                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6287                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6288                        DAG.getConstant(1, MVT::i8));
6289
6290   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6291                      DAG.getConstant(X86CC, MVT::i8), Cond);
6292 }
6293
6294 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6295   SDValue Cond;
6296   SDValue Op0 = Op.getOperand(0);
6297   SDValue Op1 = Op.getOperand(1);
6298   SDValue CC = Op.getOperand(2);
6299   EVT VT = Op.getValueType();
6300   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6301   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6302   DebugLoc dl = Op.getDebugLoc();
6303
6304   if (isFP) {
6305     unsigned SSECC = 8;
6306     EVT VT0 = Op0.getValueType();
6307     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6308     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6309     bool Swap = false;
6310
6311     switch (SetCCOpcode) {
6312     default: break;
6313     case ISD::SETOEQ:
6314     case ISD::SETEQ:  SSECC = 0; break;
6315     case ISD::SETOGT:
6316     case ISD::SETGT: Swap = true; // Fallthrough
6317     case ISD::SETLT:
6318     case ISD::SETOLT: SSECC = 1; break;
6319     case ISD::SETOGE:
6320     case ISD::SETGE: Swap = true; // Fallthrough
6321     case ISD::SETLE:
6322     case ISD::SETOLE: SSECC = 2; break;
6323     case ISD::SETUO:  SSECC = 3; break;
6324     case ISD::SETUNE:
6325     case ISD::SETNE:  SSECC = 4; break;
6326     case ISD::SETULE: Swap = true;
6327     case ISD::SETUGE: SSECC = 5; break;
6328     case ISD::SETULT: Swap = true;
6329     case ISD::SETUGT: SSECC = 6; break;
6330     case ISD::SETO:   SSECC = 7; break;
6331     }
6332     if (Swap)
6333       std::swap(Op0, Op1);
6334
6335     // In the two special cases we can't handle, emit two comparisons.
6336     if (SSECC == 8) {
6337       if (SetCCOpcode == ISD::SETUEQ) {
6338         SDValue UNORD, EQ;
6339         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6340         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6341         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6342       }
6343       else if (SetCCOpcode == ISD::SETONE) {
6344         SDValue ORD, NEQ;
6345         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6346         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6347         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6348       }
6349       llvm_unreachable("Illegal FP comparison");
6350     }
6351     // Handle all other FP comparisons here.
6352     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6353   }
6354
6355   // We are handling one of the integer comparisons here.  Since SSE only has
6356   // GT and EQ comparisons for integer, swapping operands and multiple
6357   // operations may be required for some comparisons.
6358   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6359   bool Swap = false, Invert = false, FlipSigns = false;
6360
6361   switch (VT.getSimpleVT().SimpleTy) {
6362   default: break;
6363   case MVT::v8i8:
6364   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6365   case MVT::v4i16:
6366   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6367   case MVT::v2i32:
6368   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6369   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6370   }
6371
6372   switch (SetCCOpcode) {
6373   default: break;
6374   case ISD::SETNE:  Invert = true;
6375   case ISD::SETEQ:  Opc = EQOpc; break;
6376   case ISD::SETLT:  Swap = true;
6377   case ISD::SETGT:  Opc = GTOpc; break;
6378   case ISD::SETGE:  Swap = true;
6379   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6380   case ISD::SETULT: Swap = true;
6381   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6382   case ISD::SETUGE: Swap = true;
6383   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6384   }
6385   if (Swap)
6386     std::swap(Op0, Op1);
6387
6388   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6389   // bits of the inputs before performing those operations.
6390   if (FlipSigns) {
6391     EVT EltVT = VT.getVectorElementType();
6392     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6393                                       EltVT);
6394     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6395     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6396                                     SignBits.size());
6397     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6398     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6399   }
6400
6401   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6402
6403   // If the logical-not of the result is required, perform that now.
6404   if (Invert)
6405     Result = DAG.getNOT(dl, Result, VT);
6406
6407   return Result;
6408 }
6409
6410 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6411 static bool isX86LogicalCmp(SDValue Op) {
6412   unsigned Opc = Op.getNode()->getOpcode();
6413   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6414     return true;
6415   if (Op.getResNo() == 1 &&
6416       (Opc == X86ISD::ADD ||
6417        Opc == X86ISD::SUB ||
6418        Opc == X86ISD::SMUL ||
6419        Opc == X86ISD::UMUL ||
6420        Opc == X86ISD::INC ||
6421        Opc == X86ISD::DEC ||
6422        Opc == X86ISD::OR ||
6423        Opc == X86ISD::XOR ||
6424        Opc == X86ISD::AND))
6425     return true;
6426
6427   return false;
6428 }
6429
6430 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6431   bool addTest = true;
6432   SDValue Cond  = Op.getOperand(0);
6433   DebugLoc dl = Op.getDebugLoc();
6434   SDValue CC;
6435
6436   if (Cond.getOpcode() == ISD::SETCC) {
6437     SDValue NewCond = LowerSETCC(Cond, DAG);
6438     if (NewCond.getNode())
6439       Cond = NewCond;
6440   }
6441
6442   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6443   SDValue Op1 = Op.getOperand(1);
6444   SDValue Op2 = Op.getOperand(2);
6445   if (Cond.getOpcode() == X86ISD::SETCC &&
6446       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6447     SDValue Cmp = Cond.getOperand(1);
6448     if (Cmp.getOpcode() == X86ISD::CMP) {
6449       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6450       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6451       ConstantSDNode *RHSC =
6452         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6453       if (N1C && N1C->isAllOnesValue() &&
6454           N2C && N2C->isNullValue() &&
6455           RHSC && RHSC->isNullValue()) {
6456         SDValue CmpOp0 = Cmp.getOperand(0);
6457         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6458                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6459         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6460                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6461       }
6462     }
6463   }
6464
6465   // Look pass (and (setcc_carry (cmp ...)), 1).
6466   if (Cond.getOpcode() == ISD::AND &&
6467       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6468     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6469     if (C && C->getAPIntValue() == 1)
6470       Cond = Cond.getOperand(0);
6471   }
6472
6473   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6474   // setting operand in place of the X86ISD::SETCC.
6475   if (Cond.getOpcode() == X86ISD::SETCC ||
6476       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6477     CC = Cond.getOperand(0);
6478
6479     SDValue Cmp = Cond.getOperand(1);
6480     unsigned Opc = Cmp.getOpcode();
6481     EVT VT = Op.getValueType();
6482
6483     bool IllegalFPCMov = false;
6484     if (VT.isFloatingPoint() && !VT.isVector() &&
6485         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6486       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6487
6488     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6489         Opc == X86ISD::BT) { // FIXME
6490       Cond = Cmp;
6491       addTest = false;
6492     }
6493   }
6494
6495   if (addTest) {
6496     // Look pass the truncate.
6497     if (Cond.getOpcode() == ISD::TRUNCATE)
6498       Cond = Cond.getOperand(0);
6499
6500     // We know the result of AND is compared against zero. Try to match
6501     // it to BT.
6502     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6503       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6504       if (NewSetCC.getNode()) {
6505         CC = NewSetCC.getOperand(0);
6506         Cond = NewSetCC.getOperand(1);
6507         addTest = false;
6508       }
6509     }
6510   }
6511
6512   if (addTest) {
6513     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6514     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6515   }
6516
6517   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6518   // condition is true.
6519   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6520   SDValue Ops[] = { Op2, Op1, CC, Cond };
6521   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6522 }
6523
6524 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6525 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6526 // from the AND / OR.
6527 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6528   Opc = Op.getOpcode();
6529   if (Opc != ISD::OR && Opc != ISD::AND)
6530     return false;
6531   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6532           Op.getOperand(0).hasOneUse() &&
6533           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6534           Op.getOperand(1).hasOneUse());
6535 }
6536
6537 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6538 // 1 and that the SETCC node has a single use.
6539 static bool isXor1OfSetCC(SDValue Op) {
6540   if (Op.getOpcode() != ISD::XOR)
6541     return false;
6542   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6543   if (N1C && N1C->getAPIntValue() == 1) {
6544     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6545       Op.getOperand(0).hasOneUse();
6546   }
6547   return false;
6548 }
6549
6550 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6551   bool addTest = true;
6552   SDValue Chain = Op.getOperand(0);
6553   SDValue Cond  = Op.getOperand(1);
6554   SDValue Dest  = Op.getOperand(2);
6555   DebugLoc dl = Op.getDebugLoc();
6556   SDValue CC;
6557
6558   if (Cond.getOpcode() == ISD::SETCC) {
6559     SDValue NewCond = LowerSETCC(Cond, DAG);
6560     if (NewCond.getNode())
6561       Cond = NewCond;
6562   }
6563 #if 0
6564   // FIXME: LowerXALUO doesn't handle these!!
6565   else if (Cond.getOpcode() == X86ISD::ADD  ||
6566            Cond.getOpcode() == X86ISD::SUB  ||
6567            Cond.getOpcode() == X86ISD::SMUL ||
6568            Cond.getOpcode() == X86ISD::UMUL)
6569     Cond = LowerXALUO(Cond, DAG);
6570 #endif
6571
6572   // Look pass (and (setcc_carry (cmp ...)), 1).
6573   if (Cond.getOpcode() == ISD::AND &&
6574       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6575     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6576     if (C && C->getAPIntValue() == 1)
6577       Cond = Cond.getOperand(0);
6578   }
6579
6580   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6581   // setting operand in place of the X86ISD::SETCC.
6582   if (Cond.getOpcode() == X86ISD::SETCC ||
6583       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6584     CC = Cond.getOperand(0);
6585
6586     SDValue Cmp = Cond.getOperand(1);
6587     unsigned Opc = Cmp.getOpcode();
6588     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6589     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6590       Cond = Cmp;
6591       addTest = false;
6592     } else {
6593       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6594       default: break;
6595       case X86::COND_O:
6596       case X86::COND_B:
6597         // These can only come from an arithmetic instruction with overflow,
6598         // e.g. SADDO, UADDO.
6599         Cond = Cond.getNode()->getOperand(1);
6600         addTest = false;
6601         break;
6602       }
6603     }
6604   } else {
6605     unsigned CondOpc;
6606     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6607       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6608       if (CondOpc == ISD::OR) {
6609         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6610         // two branches instead of an explicit OR instruction with a
6611         // separate test.
6612         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6613             isX86LogicalCmp(Cmp)) {
6614           CC = Cond.getOperand(0).getOperand(0);
6615           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6616                               Chain, Dest, CC, Cmp);
6617           CC = Cond.getOperand(1).getOperand(0);
6618           Cond = Cmp;
6619           addTest = false;
6620         }
6621       } else { // ISD::AND
6622         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6623         // two branches instead of an explicit AND instruction with a
6624         // separate test. However, we only do this if this block doesn't
6625         // have a fall-through edge, because this requires an explicit
6626         // jmp when the condition is false.
6627         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6628             isX86LogicalCmp(Cmp) &&
6629             Op.getNode()->hasOneUse()) {
6630           X86::CondCode CCode =
6631             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6632           CCode = X86::GetOppositeBranchCondition(CCode);
6633           CC = DAG.getConstant(CCode, MVT::i8);
6634           SDNode *User = *Op.getNode()->use_begin();
6635           // Look for an unconditional branch following this conditional branch.
6636           // We need this because we need to reverse the successors in order
6637           // to implement FCMP_OEQ.
6638           if (User->getOpcode() == ISD::BR) {
6639             SDValue FalseBB = User->getOperand(1);
6640             SDNode *NewBR =
6641               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6642             assert(NewBR == User);
6643             (void)NewBR;
6644             Dest = FalseBB;
6645
6646             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6647                                 Chain, Dest, CC, Cmp);
6648             X86::CondCode CCode =
6649               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6650             CCode = X86::GetOppositeBranchCondition(CCode);
6651             CC = DAG.getConstant(CCode, MVT::i8);
6652             Cond = Cmp;
6653             addTest = false;
6654           }
6655         }
6656       }
6657     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6658       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6659       // It should be transformed during dag combiner except when the condition
6660       // is set by a arithmetics with overflow node.
6661       X86::CondCode CCode =
6662         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6663       CCode = X86::GetOppositeBranchCondition(CCode);
6664       CC = DAG.getConstant(CCode, MVT::i8);
6665       Cond = Cond.getOperand(0).getOperand(1);
6666       addTest = false;
6667     }
6668   }
6669
6670   if (addTest) {
6671     // Look pass the truncate.
6672     if (Cond.getOpcode() == ISD::TRUNCATE)
6673       Cond = Cond.getOperand(0);
6674
6675     // We know the result of AND is compared against zero. Try to match
6676     // it to BT.
6677     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6678       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6679       if (NewSetCC.getNode()) {
6680         CC = NewSetCC.getOperand(0);
6681         Cond = NewSetCC.getOperand(1);
6682         addTest = false;
6683       }
6684     }
6685   }
6686
6687   if (addTest) {
6688     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6689     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6690   }
6691   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6692                      Chain, Dest, CC, Cond);
6693 }
6694
6695
6696 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6697 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6698 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6699 // that the guard pages used by the OS virtual memory manager are allocated in
6700 // correct sequence.
6701 SDValue
6702 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6703                                            SelectionDAG &DAG) const {
6704   assert(Subtarget->isTargetCygMing() &&
6705          "This should be used only on Cygwin/Mingw targets");
6706   DebugLoc dl = Op.getDebugLoc();
6707
6708   // Get the inputs.
6709   SDValue Chain = Op.getOperand(0);
6710   SDValue Size  = Op.getOperand(1);
6711   // FIXME: Ensure alignment here
6712
6713   SDValue Flag;
6714
6715   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6716
6717   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6718   Flag = Chain.getValue(1);
6719
6720   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6721
6722   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6723   Flag = Chain.getValue(1);
6724
6725   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6726
6727   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6728   return DAG.getMergeValues(Ops1, 2, dl);
6729 }
6730
6731 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6732   MachineFunction &MF = DAG.getMachineFunction();
6733   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6734
6735   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6736   DebugLoc dl = Op.getDebugLoc();
6737
6738   if (!Subtarget->is64Bit()) {
6739     // vastart just stores the address of the VarArgsFrameIndex slot into the
6740     // memory location argument.
6741     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6742                                    getPointerTy());
6743     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6744                         false, false, 0);
6745   }
6746
6747   // __va_list_tag:
6748   //   gp_offset         (0 - 6 * 8)
6749   //   fp_offset         (48 - 48 + 8 * 16)
6750   //   overflow_arg_area (point to parameters coming in memory).
6751   //   reg_save_area
6752   SmallVector<SDValue, 8> MemOps;
6753   SDValue FIN = Op.getOperand(1);
6754   // Store gp_offset
6755   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6756                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6757                                                MVT::i32),
6758                                FIN, SV, 0, false, false, 0);
6759   MemOps.push_back(Store);
6760
6761   // Store fp_offset
6762   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6763                     FIN, DAG.getIntPtrConstant(4));
6764   Store = DAG.getStore(Op.getOperand(0), dl,
6765                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6766                                        MVT::i32),
6767                        FIN, SV, 4, false, false, 0);
6768   MemOps.push_back(Store);
6769
6770   // Store ptr to overflow_arg_area
6771   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6772                     FIN, DAG.getIntPtrConstant(4));
6773   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6774                                     getPointerTy());
6775   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
6776                        false, false, 0);
6777   MemOps.push_back(Store);
6778
6779   // Store ptr to reg_save_area.
6780   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6781                     FIN, DAG.getIntPtrConstant(8));
6782   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6783                                     getPointerTy());
6784   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
6785                        false, false, 0);
6786   MemOps.push_back(Store);
6787   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6788                      &MemOps[0], MemOps.size());
6789 }
6790
6791 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6792   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6793   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6794
6795   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6796   return SDValue();
6797 }
6798
6799 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6800   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6801   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6802   SDValue Chain = Op.getOperand(0);
6803   SDValue DstPtr = Op.getOperand(1);
6804   SDValue SrcPtr = Op.getOperand(2);
6805   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6806   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6807   DebugLoc dl = Op.getDebugLoc();
6808
6809   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6810                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6811                        false, DstSV, 0, SrcSV, 0);
6812 }
6813
6814 SDValue
6815 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6816   DebugLoc dl = Op.getDebugLoc();
6817   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6818   switch (IntNo) {
6819   default: return SDValue();    // Don't custom lower most intrinsics.
6820   // Comparison intrinsics.
6821   case Intrinsic::x86_sse_comieq_ss:
6822   case Intrinsic::x86_sse_comilt_ss:
6823   case Intrinsic::x86_sse_comile_ss:
6824   case Intrinsic::x86_sse_comigt_ss:
6825   case Intrinsic::x86_sse_comige_ss:
6826   case Intrinsic::x86_sse_comineq_ss:
6827   case Intrinsic::x86_sse_ucomieq_ss:
6828   case Intrinsic::x86_sse_ucomilt_ss:
6829   case Intrinsic::x86_sse_ucomile_ss:
6830   case Intrinsic::x86_sse_ucomigt_ss:
6831   case Intrinsic::x86_sse_ucomige_ss:
6832   case Intrinsic::x86_sse_ucomineq_ss:
6833   case Intrinsic::x86_sse2_comieq_sd:
6834   case Intrinsic::x86_sse2_comilt_sd:
6835   case Intrinsic::x86_sse2_comile_sd:
6836   case Intrinsic::x86_sse2_comigt_sd:
6837   case Intrinsic::x86_sse2_comige_sd:
6838   case Intrinsic::x86_sse2_comineq_sd:
6839   case Intrinsic::x86_sse2_ucomieq_sd:
6840   case Intrinsic::x86_sse2_ucomilt_sd:
6841   case Intrinsic::x86_sse2_ucomile_sd:
6842   case Intrinsic::x86_sse2_ucomigt_sd:
6843   case Intrinsic::x86_sse2_ucomige_sd:
6844   case Intrinsic::x86_sse2_ucomineq_sd: {
6845     unsigned Opc = 0;
6846     ISD::CondCode CC = ISD::SETCC_INVALID;
6847     switch (IntNo) {
6848     default: break;
6849     case Intrinsic::x86_sse_comieq_ss:
6850     case Intrinsic::x86_sse2_comieq_sd:
6851       Opc = X86ISD::COMI;
6852       CC = ISD::SETEQ;
6853       break;
6854     case Intrinsic::x86_sse_comilt_ss:
6855     case Intrinsic::x86_sse2_comilt_sd:
6856       Opc = X86ISD::COMI;
6857       CC = ISD::SETLT;
6858       break;
6859     case Intrinsic::x86_sse_comile_ss:
6860     case Intrinsic::x86_sse2_comile_sd:
6861       Opc = X86ISD::COMI;
6862       CC = ISD::SETLE;
6863       break;
6864     case Intrinsic::x86_sse_comigt_ss:
6865     case Intrinsic::x86_sse2_comigt_sd:
6866       Opc = X86ISD::COMI;
6867       CC = ISD::SETGT;
6868       break;
6869     case Intrinsic::x86_sse_comige_ss:
6870     case Intrinsic::x86_sse2_comige_sd:
6871       Opc = X86ISD::COMI;
6872       CC = ISD::SETGE;
6873       break;
6874     case Intrinsic::x86_sse_comineq_ss:
6875     case Intrinsic::x86_sse2_comineq_sd:
6876       Opc = X86ISD::COMI;
6877       CC = ISD::SETNE;
6878       break;
6879     case Intrinsic::x86_sse_ucomieq_ss:
6880     case Intrinsic::x86_sse2_ucomieq_sd:
6881       Opc = X86ISD::UCOMI;
6882       CC = ISD::SETEQ;
6883       break;
6884     case Intrinsic::x86_sse_ucomilt_ss:
6885     case Intrinsic::x86_sse2_ucomilt_sd:
6886       Opc = X86ISD::UCOMI;
6887       CC = ISD::SETLT;
6888       break;
6889     case Intrinsic::x86_sse_ucomile_ss:
6890     case Intrinsic::x86_sse2_ucomile_sd:
6891       Opc = X86ISD::UCOMI;
6892       CC = ISD::SETLE;
6893       break;
6894     case Intrinsic::x86_sse_ucomigt_ss:
6895     case Intrinsic::x86_sse2_ucomigt_sd:
6896       Opc = X86ISD::UCOMI;
6897       CC = ISD::SETGT;
6898       break;
6899     case Intrinsic::x86_sse_ucomige_ss:
6900     case Intrinsic::x86_sse2_ucomige_sd:
6901       Opc = X86ISD::UCOMI;
6902       CC = ISD::SETGE;
6903       break;
6904     case Intrinsic::x86_sse_ucomineq_ss:
6905     case Intrinsic::x86_sse2_ucomineq_sd:
6906       Opc = X86ISD::UCOMI;
6907       CC = ISD::SETNE;
6908       break;
6909     }
6910
6911     SDValue LHS = Op.getOperand(1);
6912     SDValue RHS = Op.getOperand(2);
6913     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6914     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6915     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6916     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6917                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6918     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6919   }
6920   // ptest intrinsics. The intrinsic these come from are designed to return
6921   // an integer value, not just an instruction so lower it to the ptest
6922   // pattern and a setcc for the result.
6923   case Intrinsic::x86_sse41_ptestz:
6924   case Intrinsic::x86_sse41_ptestc:
6925   case Intrinsic::x86_sse41_ptestnzc:{
6926     unsigned X86CC = 0;
6927     switch (IntNo) {
6928     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6929     case Intrinsic::x86_sse41_ptestz:
6930       // ZF = 1
6931       X86CC = X86::COND_E;
6932       break;
6933     case Intrinsic::x86_sse41_ptestc:
6934       // CF = 1
6935       X86CC = X86::COND_B;
6936       break;
6937     case Intrinsic::x86_sse41_ptestnzc:
6938       // ZF and CF = 0
6939       X86CC = X86::COND_A;
6940       break;
6941     }
6942
6943     SDValue LHS = Op.getOperand(1);
6944     SDValue RHS = Op.getOperand(2);
6945     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6946     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6947     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6948     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6949   }
6950
6951   // Fix vector shift instructions where the last operand is a non-immediate
6952   // i32 value.
6953   case Intrinsic::x86_sse2_pslli_w:
6954   case Intrinsic::x86_sse2_pslli_d:
6955   case Intrinsic::x86_sse2_pslli_q:
6956   case Intrinsic::x86_sse2_psrli_w:
6957   case Intrinsic::x86_sse2_psrli_d:
6958   case Intrinsic::x86_sse2_psrli_q:
6959   case Intrinsic::x86_sse2_psrai_w:
6960   case Intrinsic::x86_sse2_psrai_d:
6961   case Intrinsic::x86_mmx_pslli_w:
6962   case Intrinsic::x86_mmx_pslli_d:
6963   case Intrinsic::x86_mmx_pslli_q:
6964   case Intrinsic::x86_mmx_psrli_w:
6965   case Intrinsic::x86_mmx_psrli_d:
6966   case Intrinsic::x86_mmx_psrli_q:
6967   case Intrinsic::x86_mmx_psrai_w:
6968   case Intrinsic::x86_mmx_psrai_d: {
6969     SDValue ShAmt = Op.getOperand(2);
6970     if (isa<ConstantSDNode>(ShAmt))
6971       return SDValue();
6972
6973     unsigned NewIntNo = 0;
6974     EVT ShAmtVT = MVT::v4i32;
6975     switch (IntNo) {
6976     case Intrinsic::x86_sse2_pslli_w:
6977       NewIntNo = Intrinsic::x86_sse2_psll_w;
6978       break;
6979     case Intrinsic::x86_sse2_pslli_d:
6980       NewIntNo = Intrinsic::x86_sse2_psll_d;
6981       break;
6982     case Intrinsic::x86_sse2_pslli_q:
6983       NewIntNo = Intrinsic::x86_sse2_psll_q;
6984       break;
6985     case Intrinsic::x86_sse2_psrli_w:
6986       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6987       break;
6988     case Intrinsic::x86_sse2_psrli_d:
6989       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6990       break;
6991     case Intrinsic::x86_sse2_psrli_q:
6992       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6993       break;
6994     case Intrinsic::x86_sse2_psrai_w:
6995       NewIntNo = Intrinsic::x86_sse2_psra_w;
6996       break;
6997     case Intrinsic::x86_sse2_psrai_d:
6998       NewIntNo = Intrinsic::x86_sse2_psra_d;
6999       break;
7000     default: {
7001       ShAmtVT = MVT::v2i32;
7002       switch (IntNo) {
7003       case Intrinsic::x86_mmx_pslli_w:
7004         NewIntNo = Intrinsic::x86_mmx_psll_w;
7005         break;
7006       case Intrinsic::x86_mmx_pslli_d:
7007         NewIntNo = Intrinsic::x86_mmx_psll_d;
7008         break;
7009       case Intrinsic::x86_mmx_pslli_q:
7010         NewIntNo = Intrinsic::x86_mmx_psll_q;
7011         break;
7012       case Intrinsic::x86_mmx_psrli_w:
7013         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7014         break;
7015       case Intrinsic::x86_mmx_psrli_d:
7016         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7017         break;
7018       case Intrinsic::x86_mmx_psrli_q:
7019         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7020         break;
7021       case Intrinsic::x86_mmx_psrai_w:
7022         NewIntNo = Intrinsic::x86_mmx_psra_w;
7023         break;
7024       case Intrinsic::x86_mmx_psrai_d:
7025         NewIntNo = Intrinsic::x86_mmx_psra_d;
7026         break;
7027       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7028       }
7029       break;
7030     }
7031     }
7032
7033     // The vector shift intrinsics with scalars uses 32b shift amounts but
7034     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7035     // to be zero.
7036     SDValue ShOps[4];
7037     ShOps[0] = ShAmt;
7038     ShOps[1] = DAG.getConstant(0, MVT::i32);
7039     if (ShAmtVT == MVT::v4i32) {
7040       ShOps[2] = DAG.getUNDEF(MVT::i32);
7041       ShOps[3] = DAG.getUNDEF(MVT::i32);
7042       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7043     } else {
7044       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7045     }
7046
7047     EVT VT = Op.getValueType();
7048     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7049     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7050                        DAG.getConstant(NewIntNo, MVT::i32),
7051                        Op.getOperand(1), ShAmt);
7052   }
7053   }
7054 }
7055
7056 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7057                                            SelectionDAG &DAG) const {
7058   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7059   MFI->setReturnAddressIsTaken(true);
7060
7061   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7062   DebugLoc dl = Op.getDebugLoc();
7063
7064   if (Depth > 0) {
7065     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7066     SDValue Offset =
7067       DAG.getConstant(TD->getPointerSize(),
7068                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7069     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7070                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7071                                    FrameAddr, Offset),
7072                        NULL, 0, false, false, 0);
7073   }
7074
7075   // Just load the return address.
7076   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7077   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7078                      RetAddrFI, NULL, 0, false, false, 0);
7079 }
7080
7081 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7082   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7083   MFI->setFrameAddressIsTaken(true);
7084
7085   EVT VT = Op.getValueType();
7086   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7087   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7088   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7089   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7090   while (Depth--)
7091     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7092                             false, false, 0);
7093   return FrameAddr;
7094 }
7095
7096 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7097                                                      SelectionDAG &DAG) const {
7098   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7099 }
7100
7101 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7102   MachineFunction &MF = DAG.getMachineFunction();
7103   SDValue Chain     = Op.getOperand(0);
7104   SDValue Offset    = Op.getOperand(1);
7105   SDValue Handler   = Op.getOperand(2);
7106   DebugLoc dl       = Op.getDebugLoc();
7107
7108   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7109                                   getPointerTy());
7110   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7111
7112   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7113                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7114   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7115   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7116   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7117   MF.getRegInfo().addLiveOut(StoreAddrReg);
7118
7119   return DAG.getNode(X86ISD::EH_RETURN, dl,
7120                      MVT::Other,
7121                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7122 }
7123
7124 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7125                                              SelectionDAG &DAG) const {
7126   SDValue Root = Op.getOperand(0);
7127   SDValue Trmp = Op.getOperand(1); // trampoline
7128   SDValue FPtr = Op.getOperand(2); // nested function
7129   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7130   DebugLoc dl  = Op.getDebugLoc();
7131
7132   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7133
7134   if (Subtarget->is64Bit()) {
7135     SDValue OutChains[6];
7136
7137     // Large code-model.
7138     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7139     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7140
7141     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7142     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7143
7144     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7145
7146     // Load the pointer to the nested function into R11.
7147     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7148     SDValue Addr = Trmp;
7149     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7150                                 Addr, TrmpAddr, 0, false, false, 0);
7151
7152     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7153                        DAG.getConstant(2, MVT::i64));
7154     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7155                                 false, false, 2);
7156
7157     // Load the 'nest' parameter value into R10.
7158     // R10 is specified in X86CallingConv.td
7159     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7160     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7161                        DAG.getConstant(10, MVT::i64));
7162     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7163                                 Addr, TrmpAddr, 10, false, false, 0);
7164
7165     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7166                        DAG.getConstant(12, MVT::i64));
7167     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7168                                 false, false, 2);
7169
7170     // Jump to the nested function.
7171     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7172     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7173                        DAG.getConstant(20, MVT::i64));
7174     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7175                                 Addr, TrmpAddr, 20, false, false, 0);
7176
7177     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7178     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7179                        DAG.getConstant(22, MVT::i64));
7180     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7181                                 TrmpAddr, 22, false, false, 0);
7182
7183     SDValue Ops[] =
7184       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7185     return DAG.getMergeValues(Ops, 2, dl);
7186   } else {
7187     const Function *Func =
7188       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7189     CallingConv::ID CC = Func->getCallingConv();
7190     unsigned NestReg;
7191
7192     switch (CC) {
7193     default:
7194       llvm_unreachable("Unsupported calling convention");
7195     case CallingConv::C:
7196     case CallingConv::X86_StdCall: {
7197       // Pass 'nest' parameter in ECX.
7198       // Must be kept in sync with X86CallingConv.td
7199       NestReg = X86::ECX;
7200
7201       // Check that ECX wasn't needed by an 'inreg' parameter.
7202       const FunctionType *FTy = Func->getFunctionType();
7203       const AttrListPtr &Attrs = Func->getAttributes();
7204
7205       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7206         unsigned InRegCount = 0;
7207         unsigned Idx = 1;
7208
7209         for (FunctionType::param_iterator I = FTy->param_begin(),
7210              E = FTy->param_end(); I != E; ++I, ++Idx)
7211           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7212             // FIXME: should only count parameters that are lowered to integers.
7213             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7214
7215         if (InRegCount > 2) {
7216           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7217         }
7218       }
7219       break;
7220     }
7221     case CallingConv::X86_FastCall:
7222     case CallingConv::X86_ThisCall:
7223     case CallingConv::Fast:
7224       // Pass 'nest' parameter in EAX.
7225       // Must be kept in sync with X86CallingConv.td
7226       NestReg = X86::EAX;
7227       break;
7228     }
7229
7230     SDValue OutChains[4];
7231     SDValue Addr, Disp;
7232
7233     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7234                        DAG.getConstant(10, MVT::i32));
7235     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7236
7237     // This is storing the opcode for MOV32ri.
7238     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7239     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7240     OutChains[0] = DAG.getStore(Root, dl,
7241                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7242                                 Trmp, TrmpAddr, 0, false, false, 0);
7243
7244     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7245                        DAG.getConstant(1, MVT::i32));
7246     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7247                                 false, false, 1);
7248
7249     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7250     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7251                        DAG.getConstant(5, MVT::i32));
7252     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7253                                 TrmpAddr, 5, false, false, 1);
7254
7255     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7256                        DAG.getConstant(6, MVT::i32));
7257     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7258                                 false, false, 1);
7259
7260     SDValue Ops[] =
7261       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7262     return DAG.getMergeValues(Ops, 2, dl);
7263   }
7264 }
7265
7266 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7267                                             SelectionDAG &DAG) const {
7268   /*
7269    The rounding mode is in bits 11:10 of FPSR, and has the following
7270    settings:
7271      00 Round to nearest
7272      01 Round to -inf
7273      10 Round to +inf
7274      11 Round to 0
7275
7276   FLT_ROUNDS, on the other hand, expects the following:
7277     -1 Undefined
7278      0 Round to 0
7279      1 Round to nearest
7280      2 Round to +inf
7281      3 Round to -inf
7282
7283   To perform the conversion, we do:
7284     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7285   */
7286
7287   MachineFunction &MF = DAG.getMachineFunction();
7288   const TargetMachine &TM = MF.getTarget();
7289   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7290   unsigned StackAlignment = TFI.getStackAlignment();
7291   EVT VT = Op.getValueType();
7292   DebugLoc dl = Op.getDebugLoc();
7293
7294   // Save FP Control Word to stack slot
7295   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7296   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7297
7298   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7299                               DAG.getEntryNode(), StackSlot);
7300
7301   // Load FP Control Word from stack slot
7302   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7303                             false, false, 0);
7304
7305   // Transform as necessary
7306   SDValue CWD1 =
7307     DAG.getNode(ISD::SRL, dl, MVT::i16,
7308                 DAG.getNode(ISD::AND, dl, MVT::i16,
7309                             CWD, DAG.getConstant(0x800, MVT::i16)),
7310                 DAG.getConstant(11, MVT::i8));
7311   SDValue CWD2 =
7312     DAG.getNode(ISD::SRL, dl, MVT::i16,
7313                 DAG.getNode(ISD::AND, dl, MVT::i16,
7314                             CWD, DAG.getConstant(0x400, MVT::i16)),
7315                 DAG.getConstant(9, MVT::i8));
7316
7317   SDValue RetVal =
7318     DAG.getNode(ISD::AND, dl, MVT::i16,
7319                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7320                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7321                             DAG.getConstant(1, MVT::i16)),
7322                 DAG.getConstant(3, MVT::i16));
7323
7324
7325   return DAG.getNode((VT.getSizeInBits() < 16 ?
7326                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7327 }
7328
7329 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7330   EVT VT = Op.getValueType();
7331   EVT OpVT = VT;
7332   unsigned NumBits = VT.getSizeInBits();
7333   DebugLoc dl = Op.getDebugLoc();
7334
7335   Op = Op.getOperand(0);
7336   if (VT == MVT::i8) {
7337     // Zero extend to i32 since there is not an i8 bsr.
7338     OpVT = MVT::i32;
7339     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7340   }
7341
7342   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7343   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7344   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7345
7346   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7347   SDValue Ops[] = {
7348     Op,
7349     DAG.getConstant(NumBits+NumBits-1, OpVT),
7350     DAG.getConstant(X86::COND_E, MVT::i8),
7351     Op.getValue(1)
7352   };
7353   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7354
7355   // Finally xor with NumBits-1.
7356   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7357
7358   if (VT == MVT::i8)
7359     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7360   return Op;
7361 }
7362
7363 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7364   EVT VT = Op.getValueType();
7365   EVT OpVT = VT;
7366   unsigned NumBits = VT.getSizeInBits();
7367   DebugLoc dl = Op.getDebugLoc();
7368
7369   Op = Op.getOperand(0);
7370   if (VT == MVT::i8) {
7371     OpVT = MVT::i32;
7372     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7373   }
7374
7375   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7376   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7377   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7378
7379   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7380   SDValue Ops[] = {
7381     Op,
7382     DAG.getConstant(NumBits, OpVT),
7383     DAG.getConstant(X86::COND_E, MVT::i8),
7384     Op.getValue(1)
7385   };
7386   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7387
7388   if (VT == MVT::i8)
7389     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7390   return Op;
7391 }
7392
7393 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7394   EVT VT = Op.getValueType();
7395   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7396   DebugLoc dl = Op.getDebugLoc();
7397
7398   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7399   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7400   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7401   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7402   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7403   //
7404   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7405   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7406   //  return AloBlo + AloBhi + AhiBlo;
7407
7408   SDValue A = Op.getOperand(0);
7409   SDValue B = Op.getOperand(1);
7410
7411   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7412                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7413                        A, DAG.getConstant(32, MVT::i32));
7414   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7415                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7416                        B, DAG.getConstant(32, MVT::i32));
7417   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7418                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7419                        A, B);
7420   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7421                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7422                        A, Bhi);
7423   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7424                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7425                        Ahi, B);
7426   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7427                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7428                        AloBhi, DAG.getConstant(32, MVT::i32));
7429   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7430                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7431                        AhiBlo, DAG.getConstant(32, MVT::i32));
7432   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7433   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7434   return Res;
7435 }
7436
7437
7438 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7439   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7440   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7441   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7442   // has only one use.
7443   SDNode *N = Op.getNode();
7444   SDValue LHS = N->getOperand(0);
7445   SDValue RHS = N->getOperand(1);
7446   unsigned BaseOp = 0;
7447   unsigned Cond = 0;
7448   DebugLoc dl = Op.getDebugLoc();
7449
7450   switch (Op.getOpcode()) {
7451   default: llvm_unreachable("Unknown ovf instruction!");
7452   case ISD::SADDO:
7453     // A subtract of one will be selected as a INC. Note that INC doesn't
7454     // set CF, so we can't do this for UADDO.
7455     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7456       if (C->getAPIntValue() == 1) {
7457         BaseOp = X86ISD::INC;
7458         Cond = X86::COND_O;
7459         break;
7460       }
7461     BaseOp = X86ISD::ADD;
7462     Cond = X86::COND_O;
7463     break;
7464   case ISD::UADDO:
7465     BaseOp = X86ISD::ADD;
7466     Cond = X86::COND_B;
7467     break;
7468   case ISD::SSUBO:
7469     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7470     // set CF, so we can't do this for USUBO.
7471     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7472       if (C->getAPIntValue() == 1) {
7473         BaseOp = X86ISD::DEC;
7474         Cond = X86::COND_O;
7475         break;
7476       }
7477     BaseOp = X86ISD::SUB;
7478     Cond = X86::COND_O;
7479     break;
7480   case ISD::USUBO:
7481     BaseOp = X86ISD::SUB;
7482     Cond = X86::COND_B;
7483     break;
7484   case ISD::SMULO:
7485     BaseOp = X86ISD::SMUL;
7486     Cond = X86::COND_O;
7487     break;
7488   case ISD::UMULO:
7489     BaseOp = X86ISD::UMUL;
7490     Cond = X86::COND_B;
7491     break;
7492   }
7493
7494   // Also sets EFLAGS.
7495   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7496   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7497
7498   SDValue SetCC =
7499     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7500                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7501
7502   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7503   return Sum;
7504 }
7505
7506 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7507   EVT T = Op.getValueType();
7508   DebugLoc dl = Op.getDebugLoc();
7509   unsigned Reg = 0;
7510   unsigned size = 0;
7511   switch(T.getSimpleVT().SimpleTy) {
7512   default:
7513     assert(false && "Invalid value type!");
7514   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7515   case MVT::i16: Reg = X86::AX;  size = 2; break;
7516   case MVT::i32: Reg = X86::EAX; size = 4; break;
7517   case MVT::i64:
7518     assert(Subtarget->is64Bit() && "Node not type legal!");
7519     Reg = X86::RAX; size = 8;
7520     break;
7521   }
7522   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7523                                     Op.getOperand(2), SDValue());
7524   SDValue Ops[] = { cpIn.getValue(0),
7525                     Op.getOperand(1),
7526                     Op.getOperand(3),
7527                     DAG.getTargetConstant(size, MVT::i8),
7528                     cpIn.getValue(1) };
7529   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7530   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7531   SDValue cpOut =
7532     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7533   return cpOut;
7534 }
7535
7536 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7537                                                  SelectionDAG &DAG) const {
7538   assert(Subtarget->is64Bit() && "Result not type legalized?");
7539   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7540   SDValue TheChain = Op.getOperand(0);
7541   DebugLoc dl = Op.getDebugLoc();
7542   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7543   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7544   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7545                                    rax.getValue(2));
7546   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7547                             DAG.getConstant(32, MVT::i8));
7548   SDValue Ops[] = {
7549     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7550     rdx.getValue(1)
7551   };
7552   return DAG.getMergeValues(Ops, 2, dl);
7553 }
7554
7555 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7556                                             SelectionDAG &DAG) const {
7557   EVT SrcVT = Op.getOperand(0).getValueType();
7558   EVT DstVT = Op.getValueType();
7559   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7560           Subtarget->hasMMX() && !DisableMMX) &&
7561          "Unexpected custom BIT_CONVERT");
7562   assert((DstVT == MVT::i64 ||
7563           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7564          "Unexpected custom BIT_CONVERT");
7565   // i64 <=> MMX conversions are Legal.
7566   if (SrcVT==MVT::i64 && DstVT.isVector())
7567     return Op;
7568   if (DstVT==MVT::i64 && SrcVT.isVector())
7569     return Op;
7570   // MMX <=> MMX conversions are Legal.
7571   if (SrcVT.isVector() && DstVT.isVector())
7572     return Op;
7573   // All other conversions need to be expanded.
7574   return SDValue();
7575 }
7576 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7577   SDNode *Node = Op.getNode();
7578   DebugLoc dl = Node->getDebugLoc();
7579   EVT T = Node->getValueType(0);
7580   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7581                               DAG.getConstant(0, T), Node->getOperand(2));
7582   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7583                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7584                        Node->getOperand(0),
7585                        Node->getOperand(1), negOp,
7586                        cast<AtomicSDNode>(Node)->getSrcValue(),
7587                        cast<AtomicSDNode>(Node)->getAlignment());
7588 }
7589
7590 /// LowerOperation - Provide custom lowering hooks for some operations.
7591 ///
7592 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7593   switch (Op.getOpcode()) {
7594   default: llvm_unreachable("Should not custom lower this!");
7595   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7596   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7597   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7598   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7599   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7600   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7601   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7602   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7603   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7604   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7605   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7606   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7607   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7608   case ISD::SHL_PARTS:
7609   case ISD::SRA_PARTS:
7610   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7611   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7612   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7613   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7614   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7615   case ISD::FABS:               return LowerFABS(Op, DAG);
7616   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7617   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7618   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7619   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7620   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7621   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7622   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7623   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7624   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7625   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7626   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7627   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7628   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7629   case ISD::FRAME_TO_ARGS_OFFSET:
7630                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7631   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7632   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7633   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7634   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7635   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7636   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7637   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7638   case ISD::SADDO:
7639   case ISD::UADDO:
7640   case ISD::SSUBO:
7641   case ISD::USUBO:
7642   case ISD::SMULO:
7643   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7644   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7645   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7646   }
7647 }
7648
7649 void X86TargetLowering::
7650 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7651                         SelectionDAG &DAG, unsigned NewOp) const {
7652   EVT T = Node->getValueType(0);
7653   DebugLoc dl = Node->getDebugLoc();
7654   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7655
7656   SDValue Chain = Node->getOperand(0);
7657   SDValue In1 = Node->getOperand(1);
7658   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7659                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7660   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7661                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7662   SDValue Ops[] = { Chain, In1, In2L, In2H };
7663   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7664   SDValue Result =
7665     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7666                             cast<MemSDNode>(Node)->getMemOperand());
7667   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7668   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7669   Results.push_back(Result.getValue(2));
7670 }
7671
7672 /// ReplaceNodeResults - Replace a node with an illegal result type
7673 /// with a new node built out of custom code.
7674 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7675                                            SmallVectorImpl<SDValue>&Results,
7676                                            SelectionDAG &DAG) const {
7677   DebugLoc dl = N->getDebugLoc();
7678   switch (N->getOpcode()) {
7679   default:
7680     assert(false && "Do not know how to custom type legalize this operation!");
7681     return;
7682   case ISD::FP_TO_SINT: {
7683     std::pair<SDValue,SDValue> Vals =
7684         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7685     SDValue FIST = Vals.first, StackSlot = Vals.second;
7686     if (FIST.getNode() != 0) {
7687       EVT VT = N->getValueType(0);
7688       // Return a load from the stack slot.
7689       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7690                                     false, false, 0));
7691     }
7692     return;
7693   }
7694   case ISD::READCYCLECOUNTER: {
7695     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7696     SDValue TheChain = N->getOperand(0);
7697     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7698     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7699                                      rd.getValue(1));
7700     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7701                                      eax.getValue(2));
7702     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7703     SDValue Ops[] = { eax, edx };
7704     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7705     Results.push_back(edx.getValue(1));
7706     return;
7707   }
7708   case ISD::ATOMIC_CMP_SWAP: {
7709     EVT T = N->getValueType(0);
7710     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7711     SDValue cpInL, cpInH;
7712     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7713                         DAG.getConstant(0, MVT::i32));
7714     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7715                         DAG.getConstant(1, MVT::i32));
7716     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7717     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7718                              cpInL.getValue(1));
7719     SDValue swapInL, swapInH;
7720     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7721                           DAG.getConstant(0, MVT::i32));
7722     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7723                           DAG.getConstant(1, MVT::i32));
7724     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7725                                cpInH.getValue(1));
7726     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7727                                swapInL.getValue(1));
7728     SDValue Ops[] = { swapInH.getValue(0),
7729                       N->getOperand(1),
7730                       swapInH.getValue(1) };
7731     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7732     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7733     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7734                                         MVT::i32, Result.getValue(1));
7735     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7736                                         MVT::i32, cpOutL.getValue(2));
7737     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7738     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7739     Results.push_back(cpOutH.getValue(1));
7740     return;
7741   }
7742   case ISD::ATOMIC_LOAD_ADD:
7743     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7744     return;
7745   case ISD::ATOMIC_LOAD_AND:
7746     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7747     return;
7748   case ISD::ATOMIC_LOAD_NAND:
7749     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7750     return;
7751   case ISD::ATOMIC_LOAD_OR:
7752     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7753     return;
7754   case ISD::ATOMIC_LOAD_SUB:
7755     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7756     return;
7757   case ISD::ATOMIC_LOAD_XOR:
7758     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7759     return;
7760   case ISD::ATOMIC_SWAP:
7761     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7762     return;
7763   }
7764 }
7765
7766 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7767   switch (Opcode) {
7768   default: return NULL;
7769   case X86ISD::BSF:                return "X86ISD::BSF";
7770   case X86ISD::BSR:                return "X86ISD::BSR";
7771   case X86ISD::SHLD:               return "X86ISD::SHLD";
7772   case X86ISD::SHRD:               return "X86ISD::SHRD";
7773   case X86ISD::FAND:               return "X86ISD::FAND";
7774   case X86ISD::FOR:                return "X86ISD::FOR";
7775   case X86ISD::FXOR:               return "X86ISD::FXOR";
7776   case X86ISD::FSRL:               return "X86ISD::FSRL";
7777   case X86ISD::FILD:               return "X86ISD::FILD";
7778   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7779   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7780   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7781   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7782   case X86ISD::FLD:                return "X86ISD::FLD";
7783   case X86ISD::FST:                return "X86ISD::FST";
7784   case X86ISD::CALL:               return "X86ISD::CALL";
7785   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7786   case X86ISD::BT:                 return "X86ISD::BT";
7787   case X86ISD::CMP:                return "X86ISD::CMP";
7788   case X86ISD::COMI:               return "X86ISD::COMI";
7789   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7790   case X86ISD::SETCC:              return "X86ISD::SETCC";
7791   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7792   case X86ISD::CMOV:               return "X86ISD::CMOV";
7793   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7794   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7795   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7796   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7797   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7798   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7799   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7800   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7801   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7802   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7803   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7804   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7805   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7806   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7807   case X86ISD::FMAX:               return "X86ISD::FMAX";
7808   case X86ISD::FMIN:               return "X86ISD::FMIN";
7809   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7810   case X86ISD::FRCP:               return "X86ISD::FRCP";
7811   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7812   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
7813   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7814   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7815   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7816   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7817   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7818   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7819   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7820   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7821   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7822   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7823   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7824   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7825   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7826   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7827   case X86ISD::VSHL:               return "X86ISD::VSHL";
7828   case X86ISD::VSRL:               return "X86ISD::VSRL";
7829   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7830   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7831   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7832   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7833   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7834   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7835   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7836   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7837   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7838   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7839   case X86ISD::ADD:                return "X86ISD::ADD";
7840   case X86ISD::SUB:                return "X86ISD::SUB";
7841   case X86ISD::SMUL:               return "X86ISD::SMUL";
7842   case X86ISD::UMUL:               return "X86ISD::UMUL";
7843   case X86ISD::INC:                return "X86ISD::INC";
7844   case X86ISD::DEC:                return "X86ISD::DEC";
7845   case X86ISD::OR:                 return "X86ISD::OR";
7846   case X86ISD::XOR:                return "X86ISD::XOR";
7847   case X86ISD::AND:                return "X86ISD::AND";
7848   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7849   case X86ISD::PTEST:              return "X86ISD::PTEST";
7850   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7851   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7852   }
7853 }
7854
7855 // isLegalAddressingMode - Return true if the addressing mode represented
7856 // by AM is legal for this target, for a load/store of the specified type.
7857 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7858                                               const Type *Ty) const {
7859   // X86 supports extremely general addressing modes.
7860   CodeModel::Model M = getTargetMachine().getCodeModel();
7861
7862   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7863   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7864     return false;
7865
7866   if (AM.BaseGV) {
7867     unsigned GVFlags =
7868       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7869
7870     // If a reference to this global requires an extra load, we can't fold it.
7871     if (isGlobalStubReference(GVFlags))
7872       return false;
7873
7874     // If BaseGV requires a register for the PIC base, we cannot also have a
7875     // BaseReg specified.
7876     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7877       return false;
7878
7879     // If lower 4G is not available, then we must use rip-relative addressing.
7880     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7881       return false;
7882   }
7883
7884   switch (AM.Scale) {
7885   case 0:
7886   case 1:
7887   case 2:
7888   case 4:
7889   case 8:
7890     // These scales always work.
7891     break;
7892   case 3:
7893   case 5:
7894   case 9:
7895     // These scales are formed with basereg+scalereg.  Only accept if there is
7896     // no basereg yet.
7897     if (AM.HasBaseReg)
7898       return false;
7899     break;
7900   default:  // Other stuff never works.
7901     return false;
7902   }
7903
7904   return true;
7905 }
7906
7907
7908 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7909   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7910     return false;
7911   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7912   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7913   if (NumBits1 <= NumBits2)
7914     return false;
7915   return true;
7916 }
7917
7918 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7919   if (!VT1.isInteger() || !VT2.isInteger())
7920     return false;
7921   unsigned NumBits1 = VT1.getSizeInBits();
7922   unsigned NumBits2 = VT2.getSizeInBits();
7923   if (NumBits1 <= NumBits2)
7924     return false;
7925   return true;
7926 }
7927
7928 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7929   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7930   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7931 }
7932
7933 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7934   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7935   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7936 }
7937
7938 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7939   // i16 instructions are longer (0x66 prefix) and potentially slower.
7940   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7941 }
7942
7943 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7944 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7945 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7946 /// are assumed to be legal.
7947 bool
7948 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7949                                       EVT VT) const {
7950   // Very little shuffling can be done for 64-bit vectors right now.
7951   if (VT.getSizeInBits() == 64)
7952     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7953
7954   // FIXME: pshufb, blends, shifts.
7955   return (VT.getVectorNumElements() == 2 ||
7956           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7957           isMOVLMask(M, VT) ||
7958           isSHUFPMask(M, VT) ||
7959           isPSHUFDMask(M, VT) ||
7960           isPSHUFHWMask(M, VT) ||
7961           isPSHUFLWMask(M, VT) ||
7962           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7963           isUNPCKLMask(M, VT) ||
7964           isUNPCKHMask(M, VT) ||
7965           isUNPCKL_v_undef_Mask(M, VT) ||
7966           isUNPCKH_v_undef_Mask(M, VT));
7967 }
7968
7969 bool
7970 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7971                                           EVT VT) const {
7972   unsigned NumElts = VT.getVectorNumElements();
7973   // FIXME: This collection of masks seems suspect.
7974   if (NumElts == 2)
7975     return true;
7976   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7977     return (isMOVLMask(Mask, VT)  ||
7978             isCommutedMOVLMask(Mask, VT, true) ||
7979             isSHUFPMask(Mask, VT) ||
7980             isCommutedSHUFPMask(Mask, VT));
7981   }
7982   return false;
7983 }
7984
7985 //===----------------------------------------------------------------------===//
7986 //                           X86 Scheduler Hooks
7987 //===----------------------------------------------------------------------===//
7988
7989 // private utility function
7990 MachineBasicBlock *
7991 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7992                                                        MachineBasicBlock *MBB,
7993                                                        unsigned regOpc,
7994                                                        unsigned immOpc,
7995                                                        unsigned LoadOpc,
7996                                                        unsigned CXchgOpc,
7997                                                        unsigned copyOpc,
7998                                                        unsigned notOpc,
7999                                                        unsigned EAXreg,
8000                                                        TargetRegisterClass *RC,
8001                                                        bool invSrc) const {
8002   // For the atomic bitwise operator, we generate
8003   //   thisMBB:
8004   //   newMBB:
8005   //     ld  t1 = [bitinstr.addr]
8006   //     op  t2 = t1, [bitinstr.val]
8007   //     mov EAX = t1
8008   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8009   //     bz  newMBB
8010   //     fallthrough -->nextMBB
8011   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8012   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8013   MachineFunction::iterator MBBIter = MBB;
8014   ++MBBIter;
8015
8016   /// First build the CFG
8017   MachineFunction *F = MBB->getParent();
8018   MachineBasicBlock *thisMBB = MBB;
8019   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8020   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8021   F->insert(MBBIter, newMBB);
8022   F->insert(MBBIter, nextMBB);
8023
8024   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8025   nextMBB->splice(nextMBB->begin(), thisMBB,
8026                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8027                   thisMBB->end());
8028   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8029
8030   // Update thisMBB to fall through to newMBB
8031   thisMBB->addSuccessor(newMBB);
8032
8033   // newMBB jumps to itself and fall through to nextMBB
8034   newMBB->addSuccessor(nextMBB);
8035   newMBB->addSuccessor(newMBB);
8036
8037   // Insert instructions into newMBB based on incoming instruction
8038   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8039          "unexpected number of operands");
8040   DebugLoc dl = bInstr->getDebugLoc();
8041   MachineOperand& destOper = bInstr->getOperand(0);
8042   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8043   int numArgs = bInstr->getNumOperands() - 1;
8044   for (int i=0; i < numArgs; ++i)
8045     argOpers[i] = &bInstr->getOperand(i+1);
8046
8047   // x86 address has 4 operands: base, index, scale, and displacement
8048   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8049   int valArgIndx = lastAddrIndx + 1;
8050
8051   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8052   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8053   for (int i=0; i <= lastAddrIndx; ++i)
8054     (*MIB).addOperand(*argOpers[i]);
8055
8056   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8057   if (invSrc) {
8058     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8059   }
8060   else
8061     tt = t1;
8062
8063   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8064   assert((argOpers[valArgIndx]->isReg() ||
8065           argOpers[valArgIndx]->isImm()) &&
8066          "invalid operand");
8067   if (argOpers[valArgIndx]->isReg())
8068     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8069   else
8070     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8071   MIB.addReg(tt);
8072   (*MIB).addOperand(*argOpers[valArgIndx]);
8073
8074   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8075   MIB.addReg(t1);
8076
8077   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8078   for (int i=0; i <= lastAddrIndx; ++i)
8079     (*MIB).addOperand(*argOpers[i]);
8080   MIB.addReg(t2);
8081   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8082   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8083                     bInstr->memoperands_end());
8084
8085   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8086   MIB.addReg(EAXreg);
8087
8088   // insert branch
8089   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8090
8091   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8092   return nextMBB;
8093 }
8094
8095 // private utility function:  64 bit atomics on 32 bit host.
8096 MachineBasicBlock *
8097 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8098                                                        MachineBasicBlock *MBB,
8099                                                        unsigned regOpcL,
8100                                                        unsigned regOpcH,
8101                                                        unsigned immOpcL,
8102                                                        unsigned immOpcH,
8103                                                        bool invSrc) const {
8104   // For the atomic bitwise operator, we generate
8105   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8106   //     ld t1,t2 = [bitinstr.addr]
8107   //   newMBB:
8108   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8109   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8110   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8111   //     mov ECX, EBX <- t5, t6
8112   //     mov EAX, EDX <- t1, t2
8113   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8114   //     mov t3, t4 <- EAX, EDX
8115   //     bz  newMBB
8116   //     result in out1, out2
8117   //     fallthrough -->nextMBB
8118
8119   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8120   const unsigned LoadOpc = X86::MOV32rm;
8121   const unsigned copyOpc = X86::MOV32rr;
8122   const unsigned NotOpc = X86::NOT32r;
8123   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8124   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8125   MachineFunction::iterator MBBIter = MBB;
8126   ++MBBIter;
8127
8128   /// First build the CFG
8129   MachineFunction *F = MBB->getParent();
8130   MachineBasicBlock *thisMBB = MBB;
8131   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8132   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8133   F->insert(MBBIter, newMBB);
8134   F->insert(MBBIter, nextMBB);
8135
8136   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8137   nextMBB->splice(nextMBB->begin(), thisMBB,
8138                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8139                   thisMBB->end());
8140   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8141
8142   // Update thisMBB to fall through to newMBB
8143   thisMBB->addSuccessor(newMBB);
8144
8145   // newMBB jumps to itself and fall through to nextMBB
8146   newMBB->addSuccessor(nextMBB);
8147   newMBB->addSuccessor(newMBB);
8148
8149   DebugLoc dl = bInstr->getDebugLoc();
8150   // Insert instructions into newMBB based on incoming instruction
8151   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8152   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8153          "unexpected number of operands");
8154   MachineOperand& dest1Oper = bInstr->getOperand(0);
8155   MachineOperand& dest2Oper = bInstr->getOperand(1);
8156   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8157   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8158     argOpers[i] = &bInstr->getOperand(i+2);
8159
8160     // We use some of the operands multiple times, so conservatively just
8161     // clear any kill flags that might be present.
8162     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8163       argOpers[i]->setIsKill(false);
8164   }
8165
8166   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8167   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8168
8169   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8170   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8171   for (int i=0; i <= lastAddrIndx; ++i)
8172     (*MIB).addOperand(*argOpers[i]);
8173   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8174   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8175   // add 4 to displacement.
8176   for (int i=0; i <= lastAddrIndx-2; ++i)
8177     (*MIB).addOperand(*argOpers[i]);
8178   MachineOperand newOp3 = *(argOpers[3]);
8179   if (newOp3.isImm())
8180     newOp3.setImm(newOp3.getImm()+4);
8181   else
8182     newOp3.setOffset(newOp3.getOffset()+4);
8183   (*MIB).addOperand(newOp3);
8184   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8185
8186   // t3/4 are defined later, at the bottom of the loop
8187   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8188   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8189   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8190     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8191   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8192     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8193
8194   // The subsequent operations should be using the destination registers of
8195   //the PHI instructions.
8196   if (invSrc) {
8197     t1 = F->getRegInfo().createVirtualRegister(RC);
8198     t2 = F->getRegInfo().createVirtualRegister(RC);
8199     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8200     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8201   } else {
8202     t1 = dest1Oper.getReg();
8203     t2 = dest2Oper.getReg();
8204   }
8205
8206   int valArgIndx = lastAddrIndx + 1;
8207   assert((argOpers[valArgIndx]->isReg() ||
8208           argOpers[valArgIndx]->isImm()) &&
8209          "invalid operand");
8210   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8211   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8212   if (argOpers[valArgIndx]->isReg())
8213     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8214   else
8215     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8216   if (regOpcL != X86::MOV32rr)
8217     MIB.addReg(t1);
8218   (*MIB).addOperand(*argOpers[valArgIndx]);
8219   assert(argOpers[valArgIndx + 1]->isReg() ==
8220          argOpers[valArgIndx]->isReg());
8221   assert(argOpers[valArgIndx + 1]->isImm() ==
8222          argOpers[valArgIndx]->isImm());
8223   if (argOpers[valArgIndx + 1]->isReg())
8224     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8225   else
8226     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8227   if (regOpcH != X86::MOV32rr)
8228     MIB.addReg(t2);
8229   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8230
8231   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8232   MIB.addReg(t1);
8233   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8234   MIB.addReg(t2);
8235
8236   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8237   MIB.addReg(t5);
8238   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8239   MIB.addReg(t6);
8240
8241   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8242   for (int i=0; i <= lastAddrIndx; ++i)
8243     (*MIB).addOperand(*argOpers[i]);
8244
8245   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8246   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8247                     bInstr->memoperands_end());
8248
8249   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8250   MIB.addReg(X86::EAX);
8251   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8252   MIB.addReg(X86::EDX);
8253
8254   // insert branch
8255   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8256
8257   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8258   return nextMBB;
8259 }
8260
8261 // private utility function
8262 MachineBasicBlock *
8263 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8264                                                       MachineBasicBlock *MBB,
8265                                                       unsigned cmovOpc) const {
8266   // For the atomic min/max operator, we generate
8267   //   thisMBB:
8268   //   newMBB:
8269   //     ld t1 = [min/max.addr]
8270   //     mov t2 = [min/max.val]
8271   //     cmp  t1, t2
8272   //     cmov[cond] t2 = t1
8273   //     mov EAX = t1
8274   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8275   //     bz   newMBB
8276   //     fallthrough -->nextMBB
8277   //
8278   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8279   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8280   MachineFunction::iterator MBBIter = MBB;
8281   ++MBBIter;
8282
8283   /// First build the CFG
8284   MachineFunction *F = MBB->getParent();
8285   MachineBasicBlock *thisMBB = MBB;
8286   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8287   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8288   F->insert(MBBIter, newMBB);
8289   F->insert(MBBIter, nextMBB);
8290
8291   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8292   nextMBB->splice(nextMBB->begin(), thisMBB,
8293                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8294                   thisMBB->end());
8295   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8296
8297   // Update thisMBB to fall through to newMBB
8298   thisMBB->addSuccessor(newMBB);
8299
8300   // newMBB jumps to newMBB and fall through to nextMBB
8301   newMBB->addSuccessor(nextMBB);
8302   newMBB->addSuccessor(newMBB);
8303
8304   DebugLoc dl = mInstr->getDebugLoc();
8305   // Insert instructions into newMBB based on incoming instruction
8306   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8307          "unexpected number of operands");
8308   MachineOperand& destOper = mInstr->getOperand(0);
8309   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8310   int numArgs = mInstr->getNumOperands() - 1;
8311   for (int i=0; i < numArgs; ++i)
8312     argOpers[i] = &mInstr->getOperand(i+1);
8313
8314   // x86 address has 4 operands: base, index, scale, and displacement
8315   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8316   int valArgIndx = lastAddrIndx + 1;
8317
8318   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8319   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8320   for (int i=0; i <= lastAddrIndx; ++i)
8321     (*MIB).addOperand(*argOpers[i]);
8322
8323   // We only support register and immediate values
8324   assert((argOpers[valArgIndx]->isReg() ||
8325           argOpers[valArgIndx]->isImm()) &&
8326          "invalid operand");
8327
8328   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8329   if (argOpers[valArgIndx]->isReg())
8330     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8331   else
8332     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8333   (*MIB).addOperand(*argOpers[valArgIndx]);
8334
8335   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8336   MIB.addReg(t1);
8337
8338   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8339   MIB.addReg(t1);
8340   MIB.addReg(t2);
8341
8342   // Generate movc
8343   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8344   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8345   MIB.addReg(t2);
8346   MIB.addReg(t1);
8347
8348   // Cmp and exchange if none has modified the memory location
8349   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8350   for (int i=0; i <= lastAddrIndx; ++i)
8351     (*MIB).addOperand(*argOpers[i]);
8352   MIB.addReg(t3);
8353   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8354   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8355                     mInstr->memoperands_end());
8356
8357   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8358   MIB.addReg(X86::EAX);
8359
8360   // insert branch
8361   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8362
8363   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8364   return nextMBB;
8365 }
8366
8367 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8368 // all of this code can be replaced with that in the .td file.
8369 MachineBasicBlock *
8370 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8371                             unsigned numArgs, bool memArg) const {
8372
8373   DebugLoc dl = MI->getDebugLoc();
8374   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8375
8376   unsigned Opc;
8377   if (memArg)
8378     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8379   else
8380     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8381
8382   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8383
8384   for (unsigned i = 0; i < numArgs; ++i) {
8385     MachineOperand &Op = MI->getOperand(i+1);
8386
8387     if (!(Op.isReg() && Op.isImplicit()))
8388       MIB.addOperand(Op);
8389   }
8390
8391   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8392     .addReg(X86::XMM0);
8393
8394   MI->eraseFromParent();
8395
8396   return BB;
8397 }
8398
8399 MachineBasicBlock *
8400 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8401                                                  MachineInstr *MI,
8402                                                  MachineBasicBlock *MBB) const {
8403   // Emit code to save XMM registers to the stack. The ABI says that the
8404   // number of registers to save is given in %al, so it's theoretically
8405   // possible to do an indirect jump trick to avoid saving all of them,
8406   // however this code takes a simpler approach and just executes all
8407   // of the stores if %al is non-zero. It's less code, and it's probably
8408   // easier on the hardware branch predictor, and stores aren't all that
8409   // expensive anyway.
8410
8411   // Create the new basic blocks. One block contains all the XMM stores,
8412   // and one block is the final destination regardless of whether any
8413   // stores were performed.
8414   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8415   MachineFunction *F = MBB->getParent();
8416   MachineFunction::iterator MBBIter = MBB;
8417   ++MBBIter;
8418   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8419   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8420   F->insert(MBBIter, XMMSaveMBB);
8421   F->insert(MBBIter, EndMBB);
8422
8423   // Transfer the remainder of MBB and its successor edges to EndMBB.
8424   EndMBB->splice(EndMBB->begin(), MBB,
8425                  llvm::next(MachineBasicBlock::iterator(MI)),
8426                  MBB->end());
8427   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
8428
8429   // The original block will now fall through to the XMM save block.
8430   MBB->addSuccessor(XMMSaveMBB);
8431   // The XMMSaveMBB will fall through to the end block.
8432   XMMSaveMBB->addSuccessor(EndMBB);
8433
8434   // Now add the instructions.
8435   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8436   DebugLoc DL = MI->getDebugLoc();
8437
8438   unsigned CountReg = MI->getOperand(0).getReg();
8439   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8440   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8441
8442   if (!Subtarget->isTargetWin64()) {
8443     // If %al is 0, branch around the XMM save block.
8444     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8445     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8446     MBB->addSuccessor(EndMBB);
8447   }
8448
8449   // In the XMM save block, save all the XMM argument registers.
8450   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8451     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8452     MachineMemOperand *MMO =
8453       F->getMachineMemOperand(
8454         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8455         MachineMemOperand::MOStore, Offset,
8456         /*Size=*/16, /*Align=*/16);
8457     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8458       .addFrameIndex(RegSaveFrameIndex)
8459       .addImm(/*Scale=*/1)
8460       .addReg(/*IndexReg=*/0)
8461       .addImm(/*Disp=*/Offset)
8462       .addReg(/*Segment=*/0)
8463       .addReg(MI->getOperand(i).getReg())
8464       .addMemOperand(MMO);
8465   }
8466
8467   MI->eraseFromParent();   // The pseudo instruction is gone now.
8468
8469   return EndMBB;
8470 }
8471
8472 MachineBasicBlock *
8473 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8474                                      MachineBasicBlock *BB) const {
8475   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8476   DebugLoc DL = MI->getDebugLoc();
8477
8478   // To "insert" a SELECT_CC instruction, we actually have to insert the
8479   // diamond control-flow pattern.  The incoming instruction knows the
8480   // destination vreg to set, the condition code register to branch on, the
8481   // true/false values to select between, and a branch opcode to use.
8482   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8483   MachineFunction::iterator It = BB;
8484   ++It;
8485
8486   //  thisMBB:
8487   //  ...
8488   //   TrueVal = ...
8489   //   cmpTY ccX, r1, r2
8490   //   bCC copy1MBB
8491   //   fallthrough --> copy0MBB
8492   MachineBasicBlock *thisMBB = BB;
8493   MachineFunction *F = BB->getParent();
8494   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8495   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8496   F->insert(It, copy0MBB);
8497   F->insert(It, sinkMBB);
8498
8499   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8500   // live into the sink and copy blocks.
8501   const MachineFunction *MF = BB->getParent();
8502   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8503   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8504
8505   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
8506     const MachineOperand &MO = MI->getOperand(I);
8507     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
8508     unsigned Reg = MO.getReg();
8509     if (Reg != X86::EFLAGS) continue;
8510     copy0MBB->addLiveIn(Reg);
8511     sinkMBB->addLiveIn(Reg);
8512   }
8513
8514   // Transfer the remainder of BB and its successor edges to sinkMBB.
8515   sinkMBB->splice(sinkMBB->begin(), BB,
8516                   llvm::next(MachineBasicBlock::iterator(MI)),
8517                   BB->end());
8518   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
8519
8520   // Add the true and fallthrough blocks as its successors.
8521   BB->addSuccessor(copy0MBB);
8522   BB->addSuccessor(sinkMBB);
8523
8524   // Create the conditional branch instruction.
8525   unsigned Opc =
8526     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8527   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8528
8529   //  copy0MBB:
8530   //   %FalseValue = ...
8531   //   # fallthrough to sinkMBB
8532   copy0MBB->addSuccessor(sinkMBB);
8533
8534   //  sinkMBB:
8535   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8536   //  ...
8537   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
8538           TII->get(X86::PHI), MI->getOperand(0).getReg())
8539     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8540     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8541
8542   MI->eraseFromParent();   // The pseudo instruction is gone now.
8543   return sinkMBB;
8544 }
8545
8546 MachineBasicBlock *
8547 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8548                                           MachineBasicBlock *BB) const {
8549   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8550   DebugLoc DL = MI->getDebugLoc();
8551
8552   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8553   // non-trivial part is impdef of ESP.
8554   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8555   // mingw-w64.
8556
8557   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
8558     .addExternalSymbol("_alloca")
8559     .addReg(X86::EAX, RegState::Implicit)
8560     .addReg(X86::ESP, RegState::Implicit)
8561     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8562     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8563
8564   MI->eraseFromParent();   // The pseudo instruction is gone now.
8565   return BB;
8566 }
8567
8568 MachineBasicBlock *
8569 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8570                                       MachineBasicBlock *BB) const {
8571   // This is pretty easy.  We're taking the value that we received from
8572   // our load from the relocation, sticking it in either RDI (x86-64)
8573   // or EAX and doing an indirect call.  The return value will then
8574   // be in the normal return register.
8575   const X86InstrInfo *TII
8576     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8577   DebugLoc DL = MI->getDebugLoc();
8578   MachineFunction *F = BB->getParent();
8579
8580   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8581
8582   if (Subtarget->is64Bit()) {
8583     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8584                                       TII->get(X86::MOV64rm), X86::RDI)
8585     .addReg(X86::RIP)
8586     .addImm(0).addReg(0)
8587     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8588                       MI->getOperand(3).getTargetFlags())
8589     .addReg(0);
8590     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
8591     addDirectMem(MIB, X86::RDI);
8592   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8593     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8594                                       TII->get(X86::MOV32rm), X86::EAX)
8595     .addReg(0)
8596     .addImm(0).addReg(0)
8597     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8598                       MI->getOperand(3).getTargetFlags())
8599     .addReg(0);
8600     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8601     addDirectMem(MIB, X86::EAX);
8602   } else {
8603     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8604                                       TII->get(X86::MOV32rm), X86::EAX)
8605     .addReg(TII->getGlobalBaseReg(F))
8606     .addImm(0).addReg(0)
8607     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8608                       MI->getOperand(3).getTargetFlags())
8609     .addReg(0);
8610     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8611     addDirectMem(MIB, X86::EAX);
8612   }
8613
8614   MI->eraseFromParent(); // The pseudo instruction is gone now.
8615   return BB;
8616 }
8617
8618 MachineBasicBlock *
8619 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8620                                                MachineBasicBlock *BB) const {
8621   switch (MI->getOpcode()) {
8622   default: assert(false && "Unexpected instr type to insert");
8623   case X86::MINGW_ALLOCA:
8624     return EmitLoweredMingwAlloca(MI, BB);
8625   case X86::TLSCall_32:
8626   case X86::TLSCall_64:
8627     return EmitLoweredTLSCall(MI, BB);
8628   case X86::CMOV_GR8:
8629   case X86::CMOV_V1I64:
8630   case X86::CMOV_FR32:
8631   case X86::CMOV_FR64:
8632   case X86::CMOV_V4F32:
8633   case X86::CMOV_V2F64:
8634   case X86::CMOV_V2I64:
8635   case X86::CMOV_GR16:
8636   case X86::CMOV_GR32:
8637   case X86::CMOV_RFP32:
8638   case X86::CMOV_RFP64:
8639   case X86::CMOV_RFP80:
8640     return EmitLoweredSelect(MI, BB);
8641
8642   case X86::FP32_TO_INT16_IN_MEM:
8643   case X86::FP32_TO_INT32_IN_MEM:
8644   case X86::FP32_TO_INT64_IN_MEM:
8645   case X86::FP64_TO_INT16_IN_MEM:
8646   case X86::FP64_TO_INT32_IN_MEM:
8647   case X86::FP64_TO_INT64_IN_MEM:
8648   case X86::FP80_TO_INT16_IN_MEM:
8649   case X86::FP80_TO_INT32_IN_MEM:
8650   case X86::FP80_TO_INT64_IN_MEM: {
8651     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8652     DebugLoc DL = MI->getDebugLoc();
8653
8654     // Change the floating point control register to use "round towards zero"
8655     // mode when truncating to an integer value.
8656     MachineFunction *F = BB->getParent();
8657     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8658     addFrameReference(BuildMI(*BB, MI, DL,
8659                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
8660
8661     // Load the old value of the high byte of the control word...
8662     unsigned OldCW =
8663       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8664     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
8665                       CWFrameIdx);
8666
8667     // Set the high part to be round to zero...
8668     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8669       .addImm(0xC7F);
8670
8671     // Reload the modified control word now...
8672     addFrameReference(BuildMI(*BB, MI, DL,
8673                               TII->get(X86::FLDCW16m)), CWFrameIdx);
8674
8675     // Restore the memory image of control word to original value
8676     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8677       .addReg(OldCW);
8678
8679     // Get the X86 opcode to use.
8680     unsigned Opc;
8681     switch (MI->getOpcode()) {
8682     default: llvm_unreachable("illegal opcode!");
8683     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8684     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8685     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8686     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8687     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8688     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8689     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8690     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8691     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8692     }
8693
8694     X86AddressMode AM;
8695     MachineOperand &Op = MI->getOperand(0);
8696     if (Op.isReg()) {
8697       AM.BaseType = X86AddressMode::RegBase;
8698       AM.Base.Reg = Op.getReg();
8699     } else {
8700       AM.BaseType = X86AddressMode::FrameIndexBase;
8701       AM.Base.FrameIndex = Op.getIndex();
8702     }
8703     Op = MI->getOperand(1);
8704     if (Op.isImm())
8705       AM.Scale = Op.getImm();
8706     Op = MI->getOperand(2);
8707     if (Op.isImm())
8708       AM.IndexReg = Op.getImm();
8709     Op = MI->getOperand(3);
8710     if (Op.isGlobal()) {
8711       AM.GV = Op.getGlobal();
8712     } else {
8713       AM.Disp = Op.getImm();
8714     }
8715     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
8716                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
8717
8718     // Reload the original control word now.
8719     addFrameReference(BuildMI(*BB, MI, DL,
8720                               TII->get(X86::FLDCW16m)), CWFrameIdx);
8721
8722     MI->eraseFromParent();   // The pseudo instruction is gone now.
8723     return BB;
8724   }
8725     // String/text processing lowering.
8726   case X86::PCMPISTRM128REG:
8727     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8728   case X86::PCMPISTRM128MEM:
8729     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8730   case X86::PCMPESTRM128REG:
8731     return EmitPCMP(MI, BB, 5, false /* in mem */);
8732   case X86::PCMPESTRM128MEM:
8733     return EmitPCMP(MI, BB, 5, true /* in mem */);
8734
8735     // Atomic Lowering.
8736   case X86::ATOMAND32:
8737     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8738                                                X86::AND32ri, X86::MOV32rm,
8739                                                X86::LCMPXCHG32, X86::MOV32rr,
8740                                                X86::NOT32r, X86::EAX,
8741                                                X86::GR32RegisterClass);
8742   case X86::ATOMOR32:
8743     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8744                                                X86::OR32ri, X86::MOV32rm,
8745                                                X86::LCMPXCHG32, X86::MOV32rr,
8746                                                X86::NOT32r, X86::EAX,
8747                                                X86::GR32RegisterClass);
8748   case X86::ATOMXOR32:
8749     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8750                                                X86::XOR32ri, X86::MOV32rm,
8751                                                X86::LCMPXCHG32, X86::MOV32rr,
8752                                                X86::NOT32r, X86::EAX,
8753                                                X86::GR32RegisterClass);
8754   case X86::ATOMNAND32:
8755     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8756                                                X86::AND32ri, X86::MOV32rm,
8757                                                X86::LCMPXCHG32, X86::MOV32rr,
8758                                                X86::NOT32r, X86::EAX,
8759                                                X86::GR32RegisterClass, true);
8760   case X86::ATOMMIN32:
8761     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8762   case X86::ATOMMAX32:
8763     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8764   case X86::ATOMUMIN32:
8765     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8766   case X86::ATOMUMAX32:
8767     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8768
8769   case X86::ATOMAND16:
8770     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8771                                                X86::AND16ri, X86::MOV16rm,
8772                                                X86::LCMPXCHG16, X86::MOV16rr,
8773                                                X86::NOT16r, X86::AX,
8774                                                X86::GR16RegisterClass);
8775   case X86::ATOMOR16:
8776     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8777                                                X86::OR16ri, X86::MOV16rm,
8778                                                X86::LCMPXCHG16, X86::MOV16rr,
8779                                                X86::NOT16r, X86::AX,
8780                                                X86::GR16RegisterClass);
8781   case X86::ATOMXOR16:
8782     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8783                                                X86::XOR16ri, X86::MOV16rm,
8784                                                X86::LCMPXCHG16, X86::MOV16rr,
8785                                                X86::NOT16r, X86::AX,
8786                                                X86::GR16RegisterClass);
8787   case X86::ATOMNAND16:
8788     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8789                                                X86::AND16ri, X86::MOV16rm,
8790                                                X86::LCMPXCHG16, X86::MOV16rr,
8791                                                X86::NOT16r, X86::AX,
8792                                                X86::GR16RegisterClass, true);
8793   case X86::ATOMMIN16:
8794     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8795   case X86::ATOMMAX16:
8796     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8797   case X86::ATOMUMIN16:
8798     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8799   case X86::ATOMUMAX16:
8800     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8801
8802   case X86::ATOMAND8:
8803     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8804                                                X86::AND8ri, X86::MOV8rm,
8805                                                X86::LCMPXCHG8, X86::MOV8rr,
8806                                                X86::NOT8r, X86::AL,
8807                                                X86::GR8RegisterClass);
8808   case X86::ATOMOR8:
8809     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8810                                                X86::OR8ri, X86::MOV8rm,
8811                                                X86::LCMPXCHG8, X86::MOV8rr,
8812                                                X86::NOT8r, X86::AL,
8813                                                X86::GR8RegisterClass);
8814   case X86::ATOMXOR8:
8815     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8816                                                X86::XOR8ri, X86::MOV8rm,
8817                                                X86::LCMPXCHG8, X86::MOV8rr,
8818                                                X86::NOT8r, X86::AL,
8819                                                X86::GR8RegisterClass);
8820   case X86::ATOMNAND8:
8821     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8822                                                X86::AND8ri, X86::MOV8rm,
8823                                                X86::LCMPXCHG8, X86::MOV8rr,
8824                                                X86::NOT8r, X86::AL,
8825                                                X86::GR8RegisterClass, true);
8826   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8827   // This group is for 64-bit host.
8828   case X86::ATOMAND64:
8829     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8830                                                X86::AND64ri32, X86::MOV64rm,
8831                                                X86::LCMPXCHG64, X86::MOV64rr,
8832                                                X86::NOT64r, X86::RAX,
8833                                                X86::GR64RegisterClass);
8834   case X86::ATOMOR64:
8835     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8836                                                X86::OR64ri32, X86::MOV64rm,
8837                                                X86::LCMPXCHG64, X86::MOV64rr,
8838                                                X86::NOT64r, X86::RAX,
8839                                                X86::GR64RegisterClass);
8840   case X86::ATOMXOR64:
8841     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8842                                                X86::XOR64ri32, X86::MOV64rm,
8843                                                X86::LCMPXCHG64, X86::MOV64rr,
8844                                                X86::NOT64r, X86::RAX,
8845                                                X86::GR64RegisterClass);
8846   case X86::ATOMNAND64:
8847     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8848                                                X86::AND64ri32, X86::MOV64rm,
8849                                                X86::LCMPXCHG64, X86::MOV64rr,
8850                                                X86::NOT64r, X86::RAX,
8851                                                X86::GR64RegisterClass, true);
8852   case X86::ATOMMIN64:
8853     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8854   case X86::ATOMMAX64:
8855     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8856   case X86::ATOMUMIN64:
8857     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8858   case X86::ATOMUMAX64:
8859     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8860
8861   // This group does 64-bit operations on a 32-bit host.
8862   case X86::ATOMAND6432:
8863     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8864                                                X86::AND32rr, X86::AND32rr,
8865                                                X86::AND32ri, X86::AND32ri,
8866                                                false);
8867   case X86::ATOMOR6432:
8868     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8869                                                X86::OR32rr, X86::OR32rr,
8870                                                X86::OR32ri, X86::OR32ri,
8871                                                false);
8872   case X86::ATOMXOR6432:
8873     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8874                                                X86::XOR32rr, X86::XOR32rr,
8875                                                X86::XOR32ri, X86::XOR32ri,
8876                                                false);
8877   case X86::ATOMNAND6432:
8878     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8879                                                X86::AND32rr, X86::AND32rr,
8880                                                X86::AND32ri, X86::AND32ri,
8881                                                true);
8882   case X86::ATOMADD6432:
8883     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8884                                                X86::ADD32rr, X86::ADC32rr,
8885                                                X86::ADD32ri, X86::ADC32ri,
8886                                                false);
8887   case X86::ATOMSUB6432:
8888     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8889                                                X86::SUB32rr, X86::SBB32rr,
8890                                                X86::SUB32ri, X86::SBB32ri,
8891                                                false);
8892   case X86::ATOMSWAP6432:
8893     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8894                                                X86::MOV32rr, X86::MOV32rr,
8895                                                X86::MOV32ri, X86::MOV32ri,
8896                                                false);
8897   case X86::VASTART_SAVE_XMM_REGS:
8898     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8899   }
8900 }
8901
8902 //===----------------------------------------------------------------------===//
8903 //                           X86 Optimization Hooks
8904 //===----------------------------------------------------------------------===//
8905
8906 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8907                                                        const APInt &Mask,
8908                                                        APInt &KnownZero,
8909                                                        APInt &KnownOne,
8910                                                        const SelectionDAG &DAG,
8911                                                        unsigned Depth) const {
8912   unsigned Opc = Op.getOpcode();
8913   assert((Opc >= ISD::BUILTIN_OP_END ||
8914           Opc == ISD::INTRINSIC_WO_CHAIN ||
8915           Opc == ISD::INTRINSIC_W_CHAIN ||
8916           Opc == ISD::INTRINSIC_VOID) &&
8917          "Should use MaskedValueIsZero if you don't know whether Op"
8918          " is a target node!");
8919
8920   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8921   switch (Opc) {
8922   default: break;
8923   case X86ISD::ADD:
8924   case X86ISD::SUB:
8925   case X86ISD::SMUL:
8926   case X86ISD::UMUL:
8927   case X86ISD::INC:
8928   case X86ISD::DEC:
8929   case X86ISD::OR:
8930   case X86ISD::XOR:
8931   case X86ISD::AND:
8932     // These nodes' second result is a boolean.
8933     if (Op.getResNo() == 0)
8934       break;
8935     // Fallthrough
8936   case X86ISD::SETCC:
8937     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8938                                        Mask.getBitWidth() - 1);
8939     break;
8940   }
8941 }
8942
8943 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8944 /// node is a GlobalAddress + offset.
8945 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8946                                        const GlobalValue* &GA,
8947                                        int64_t &Offset) const {
8948   if (N->getOpcode() == X86ISD::Wrapper) {
8949     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8950       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8951       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8952       return true;
8953     }
8954   }
8955   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8956 }
8957
8958 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8959 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8960 /// if the load addresses are consecutive, non-overlapping, and in the right
8961 /// order.
8962 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8963                                      const TargetLowering &TLI) {
8964   DebugLoc dl = N->getDebugLoc();
8965   EVT VT = N->getValueType(0);
8966   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8967
8968   if (VT.getSizeInBits() != 128)
8969     return SDValue();
8970
8971   SmallVector<SDValue, 16> Elts;
8972   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8973     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8974
8975   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8976 }
8977
8978 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8979 /// and convert it from being a bunch of shuffles and extracts to a simple
8980 /// store and scalar loads to extract the elements.
8981 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8982                                                 const TargetLowering &TLI) {
8983   SDValue InputVector = N->getOperand(0);
8984
8985   // Only operate on vectors of 4 elements, where the alternative shuffling
8986   // gets to be more expensive.
8987   if (InputVector.getValueType() != MVT::v4i32)
8988     return SDValue();
8989
8990   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8991   // single use which is a sign-extend or zero-extend, and all elements are
8992   // used.
8993   SmallVector<SDNode *, 4> Uses;
8994   unsigned ExtractedElements = 0;
8995   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8996        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8997     if (UI.getUse().getResNo() != InputVector.getResNo())
8998       return SDValue();
8999
9000     SDNode *Extract = *UI;
9001     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9002       return SDValue();
9003
9004     if (Extract->getValueType(0) != MVT::i32)
9005       return SDValue();
9006     if (!Extract->hasOneUse())
9007       return SDValue();
9008     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9009         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9010       return SDValue();
9011     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9012       return SDValue();
9013
9014     // Record which element was extracted.
9015     ExtractedElements |=
9016       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9017
9018     Uses.push_back(Extract);
9019   }
9020
9021   // If not all the elements were used, this may not be worthwhile.
9022   if (ExtractedElements != 15)
9023     return SDValue();
9024
9025   // Ok, we've now decided to do the transformation.
9026   DebugLoc dl = InputVector.getDebugLoc();
9027
9028   // Store the value to a temporary stack slot.
9029   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9030   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
9031                             false, false, 0);
9032
9033   // Replace each use (extract) with a load of the appropriate element.
9034   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9035        UE = Uses.end(); UI != UE; ++UI) {
9036     SDNode *Extract = *UI;
9037
9038     // Compute the element's address.
9039     SDValue Idx = Extract->getOperand(1);
9040     unsigned EltSize =
9041         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9042     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9043     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9044
9045     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
9046
9047     // Load the scalar.
9048     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
9049                           NULL, 0, false, false, 0);
9050
9051     // Replace the exact with the load.
9052     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9053   }
9054
9055   // The replacement was made in place; don't return anything.
9056   return SDValue();
9057 }
9058
9059 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9060 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9061                                     const X86Subtarget *Subtarget) {
9062   DebugLoc DL = N->getDebugLoc();
9063   SDValue Cond = N->getOperand(0);
9064   // Get the LHS/RHS of the select.
9065   SDValue LHS = N->getOperand(1);
9066   SDValue RHS = N->getOperand(2);
9067
9068   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9069   // instructions match the semantics of the common C idiom x<y?x:y but not
9070   // x<=y?x:y, because of how they handle negative zero (which can be
9071   // ignored in unsafe-math mode).
9072   if (Subtarget->hasSSE2() &&
9073       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9074       Cond.getOpcode() == ISD::SETCC) {
9075     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9076
9077     unsigned Opcode = 0;
9078     // Check for x CC y ? x : y.
9079     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9080         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9081       switch (CC) {
9082       default: break;
9083       case ISD::SETULT:
9084         // Converting this to a min would handle NaNs incorrectly, and swapping
9085         // the operands would cause it to handle comparisons between positive
9086         // and negative zero incorrectly.
9087         if (!FiniteOnlyFPMath() &&
9088             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9089           if (!UnsafeFPMath &&
9090               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9091             break;
9092           std::swap(LHS, RHS);
9093         }
9094         Opcode = X86ISD::FMIN;
9095         break;
9096       case ISD::SETOLE:
9097         // Converting this to a min would handle comparisons between positive
9098         // and negative zero incorrectly.
9099         if (!UnsafeFPMath &&
9100             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9101           break;
9102         Opcode = X86ISD::FMIN;
9103         break;
9104       case ISD::SETULE:
9105         // Converting this to a min would handle both negative zeros and NaNs
9106         // incorrectly, but we can swap the operands to fix both.
9107         std::swap(LHS, RHS);
9108       case ISD::SETOLT:
9109       case ISD::SETLT:
9110       case ISD::SETLE:
9111         Opcode = X86ISD::FMIN;
9112         break;
9113
9114       case ISD::SETOGE:
9115         // Converting this to a max would handle comparisons between positive
9116         // and negative zero incorrectly.
9117         if (!UnsafeFPMath &&
9118             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9119           break;
9120         Opcode = X86ISD::FMAX;
9121         break;
9122       case ISD::SETUGT:
9123         // Converting this to a max would handle NaNs incorrectly, and swapping
9124         // the operands would cause it to handle comparisons between positive
9125         // and negative zero incorrectly.
9126         if (!FiniteOnlyFPMath() &&
9127             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9128           if (!UnsafeFPMath &&
9129               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9130             break;
9131           std::swap(LHS, RHS);
9132         }
9133         Opcode = X86ISD::FMAX;
9134         break;
9135       case ISD::SETUGE:
9136         // Converting this to a max would handle both negative zeros and NaNs
9137         // incorrectly, but we can swap the operands to fix both.
9138         std::swap(LHS, RHS);
9139       case ISD::SETOGT:
9140       case ISD::SETGT:
9141       case ISD::SETGE:
9142         Opcode = X86ISD::FMAX;
9143         break;
9144       }
9145     // Check for x CC y ? y : x -- a min/max with reversed arms.
9146     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9147                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9148       switch (CC) {
9149       default: break;
9150       case ISD::SETOGE:
9151         // Converting this to a min would handle comparisons between positive
9152         // and negative zero incorrectly, and swapping the operands would
9153         // cause it to handle NaNs incorrectly.
9154         if (!UnsafeFPMath &&
9155             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9156           if (!FiniteOnlyFPMath() &&
9157               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9158             break;
9159           std::swap(LHS, RHS);
9160         }
9161         Opcode = X86ISD::FMIN;
9162         break;
9163       case ISD::SETUGT:
9164         // Converting this to a min would handle NaNs incorrectly.
9165         if (!UnsafeFPMath &&
9166             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9167           break;
9168         Opcode = X86ISD::FMIN;
9169         break;
9170       case ISD::SETUGE:
9171         // Converting this to a min would handle both negative zeros and NaNs
9172         // incorrectly, but we can swap the operands to fix both.
9173         std::swap(LHS, RHS);
9174       case ISD::SETOGT:
9175       case ISD::SETGT:
9176       case ISD::SETGE:
9177         Opcode = X86ISD::FMIN;
9178         break;
9179
9180       case ISD::SETULT:
9181         // Converting this to a max would handle NaNs incorrectly.
9182         if (!FiniteOnlyFPMath() &&
9183             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9184           break;
9185         Opcode = X86ISD::FMAX;
9186         break;
9187       case ISD::SETOLE:
9188         // Converting this to a max would handle comparisons between positive
9189         // and negative zero incorrectly, and swapping the operands would
9190         // cause it to handle NaNs incorrectly.
9191         if (!UnsafeFPMath &&
9192             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9193           if (!FiniteOnlyFPMath() &&
9194               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9195             break;
9196           std::swap(LHS, RHS);
9197         }
9198         Opcode = X86ISD::FMAX;
9199         break;
9200       case ISD::SETULE:
9201         // Converting this to a max would handle both negative zeros and NaNs
9202         // incorrectly, but we can swap the operands to fix both.
9203         std::swap(LHS, RHS);
9204       case ISD::SETOLT:
9205       case ISD::SETLT:
9206       case ISD::SETLE:
9207         Opcode = X86ISD::FMAX;
9208         break;
9209       }
9210     }
9211
9212     if (Opcode)
9213       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9214   }
9215
9216   // If this is a select between two integer constants, try to do some
9217   // optimizations.
9218   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9219     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9220       // Don't do this for crazy integer types.
9221       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9222         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9223         // so that TrueC (the true value) is larger than FalseC.
9224         bool NeedsCondInvert = false;
9225
9226         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9227             // Efficiently invertible.
9228             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9229              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9230               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9231           NeedsCondInvert = true;
9232           std::swap(TrueC, FalseC);
9233         }
9234
9235         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9236         if (FalseC->getAPIntValue() == 0 &&
9237             TrueC->getAPIntValue().isPowerOf2()) {
9238           if (NeedsCondInvert) // Invert the condition if needed.
9239             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9240                                DAG.getConstant(1, Cond.getValueType()));
9241
9242           // Zero extend the condition if needed.
9243           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9244
9245           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9246           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9247                              DAG.getConstant(ShAmt, MVT::i8));
9248         }
9249
9250         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9251         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9252           if (NeedsCondInvert) // Invert the condition if needed.
9253             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9254                                DAG.getConstant(1, Cond.getValueType()));
9255
9256           // Zero extend the condition if needed.
9257           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9258                              FalseC->getValueType(0), Cond);
9259           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9260                              SDValue(FalseC, 0));
9261         }
9262
9263         // Optimize cases that will turn into an LEA instruction.  This requires
9264         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9265         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9266           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9267           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9268
9269           bool isFastMultiplier = false;
9270           if (Diff < 10) {
9271             switch ((unsigned char)Diff) {
9272               default: break;
9273               case 1:  // result = add base, cond
9274               case 2:  // result = lea base(    , cond*2)
9275               case 3:  // result = lea base(cond, cond*2)
9276               case 4:  // result = lea base(    , cond*4)
9277               case 5:  // result = lea base(cond, cond*4)
9278               case 8:  // result = lea base(    , cond*8)
9279               case 9:  // result = lea base(cond, cond*8)
9280                 isFastMultiplier = true;
9281                 break;
9282             }
9283           }
9284
9285           if (isFastMultiplier) {
9286             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9287             if (NeedsCondInvert) // Invert the condition if needed.
9288               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9289                                  DAG.getConstant(1, Cond.getValueType()));
9290
9291             // Zero extend the condition if needed.
9292             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9293                                Cond);
9294             // Scale the condition by the difference.
9295             if (Diff != 1)
9296               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9297                                  DAG.getConstant(Diff, Cond.getValueType()));
9298
9299             // Add the base if non-zero.
9300             if (FalseC->getAPIntValue() != 0)
9301               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9302                                  SDValue(FalseC, 0));
9303             return Cond;
9304           }
9305         }
9306       }
9307   }
9308
9309   return SDValue();
9310 }
9311
9312 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9313 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9314                                   TargetLowering::DAGCombinerInfo &DCI) {
9315   DebugLoc DL = N->getDebugLoc();
9316
9317   // If the flag operand isn't dead, don't touch this CMOV.
9318   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9319     return SDValue();
9320
9321   // If this is a select between two integer constants, try to do some
9322   // optimizations.  Note that the operands are ordered the opposite of SELECT
9323   // operands.
9324   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9325     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9326       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9327       // larger than FalseC (the false value).
9328       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9329
9330       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9331         CC = X86::GetOppositeBranchCondition(CC);
9332         std::swap(TrueC, FalseC);
9333       }
9334
9335       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9336       // This is efficient for any integer data type (including i8/i16) and
9337       // shift amount.
9338       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9339         SDValue Cond = N->getOperand(3);
9340         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9341                            DAG.getConstant(CC, MVT::i8), Cond);
9342
9343         // Zero extend the condition if needed.
9344         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9345
9346         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9347         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9348                            DAG.getConstant(ShAmt, MVT::i8));
9349         if (N->getNumValues() == 2)  // Dead flag value?
9350           return DCI.CombineTo(N, Cond, SDValue());
9351         return Cond;
9352       }
9353
9354       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9355       // for any integer data type, including i8/i16.
9356       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9357         SDValue Cond = N->getOperand(3);
9358         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9359                            DAG.getConstant(CC, MVT::i8), Cond);
9360
9361         // Zero extend the condition if needed.
9362         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9363                            FalseC->getValueType(0), Cond);
9364         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9365                            SDValue(FalseC, 0));
9366
9367         if (N->getNumValues() == 2)  // Dead flag value?
9368           return DCI.CombineTo(N, Cond, SDValue());
9369         return Cond;
9370       }
9371
9372       // Optimize cases that will turn into an LEA instruction.  This requires
9373       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9374       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9375         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9376         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9377
9378         bool isFastMultiplier = false;
9379         if (Diff < 10) {
9380           switch ((unsigned char)Diff) {
9381           default: break;
9382           case 1:  // result = add base, cond
9383           case 2:  // result = lea base(    , cond*2)
9384           case 3:  // result = lea base(cond, cond*2)
9385           case 4:  // result = lea base(    , cond*4)
9386           case 5:  // result = lea base(cond, cond*4)
9387           case 8:  // result = lea base(    , cond*8)
9388           case 9:  // result = lea base(cond, cond*8)
9389             isFastMultiplier = true;
9390             break;
9391           }
9392         }
9393
9394         if (isFastMultiplier) {
9395           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9396           SDValue Cond = N->getOperand(3);
9397           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9398                              DAG.getConstant(CC, MVT::i8), Cond);
9399           // Zero extend the condition if needed.
9400           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9401                              Cond);
9402           // Scale the condition by the difference.
9403           if (Diff != 1)
9404             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9405                                DAG.getConstant(Diff, Cond.getValueType()));
9406
9407           // Add the base if non-zero.
9408           if (FalseC->getAPIntValue() != 0)
9409             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9410                                SDValue(FalseC, 0));
9411           if (N->getNumValues() == 2)  // Dead flag value?
9412             return DCI.CombineTo(N, Cond, SDValue());
9413           return Cond;
9414         }
9415       }
9416     }
9417   }
9418   return SDValue();
9419 }
9420
9421
9422 /// PerformMulCombine - Optimize a single multiply with constant into two
9423 /// in order to implement it with two cheaper instructions, e.g.
9424 /// LEA + SHL, LEA + LEA.
9425 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9426                                  TargetLowering::DAGCombinerInfo &DCI) {
9427   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9428     return SDValue();
9429
9430   EVT VT = N->getValueType(0);
9431   if (VT != MVT::i64)
9432     return SDValue();
9433
9434   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9435   if (!C)
9436     return SDValue();
9437   uint64_t MulAmt = C->getZExtValue();
9438   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9439     return SDValue();
9440
9441   uint64_t MulAmt1 = 0;
9442   uint64_t MulAmt2 = 0;
9443   if ((MulAmt % 9) == 0) {
9444     MulAmt1 = 9;
9445     MulAmt2 = MulAmt / 9;
9446   } else if ((MulAmt % 5) == 0) {
9447     MulAmt1 = 5;
9448     MulAmt2 = MulAmt / 5;
9449   } else if ((MulAmt % 3) == 0) {
9450     MulAmt1 = 3;
9451     MulAmt2 = MulAmt / 3;
9452   }
9453   if (MulAmt2 &&
9454       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9455     DebugLoc DL = N->getDebugLoc();
9456
9457     if (isPowerOf2_64(MulAmt2) &&
9458         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9459       // If second multiplifer is pow2, issue it first. We want the multiply by
9460       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9461       // is an add.
9462       std::swap(MulAmt1, MulAmt2);
9463
9464     SDValue NewMul;
9465     if (isPowerOf2_64(MulAmt1))
9466       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9467                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9468     else
9469       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9470                            DAG.getConstant(MulAmt1, VT));
9471
9472     if (isPowerOf2_64(MulAmt2))
9473       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9474                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9475     else
9476       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9477                            DAG.getConstant(MulAmt2, VT));
9478
9479     // Do not add new nodes to DAG combiner worklist.
9480     DCI.CombineTo(N, NewMul, false);
9481   }
9482   return SDValue();
9483 }
9484
9485 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9486   SDValue N0 = N->getOperand(0);
9487   SDValue N1 = N->getOperand(1);
9488   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9489   EVT VT = N0.getValueType();
9490
9491   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9492   // since the result of setcc_c is all zero's or all ones.
9493   if (N1C && N0.getOpcode() == ISD::AND &&
9494       N0.getOperand(1).getOpcode() == ISD::Constant) {
9495     SDValue N00 = N0.getOperand(0);
9496     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9497         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9498           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9499          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9500       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9501       APInt ShAmt = N1C->getAPIntValue();
9502       Mask = Mask.shl(ShAmt);
9503       if (Mask != 0)
9504         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9505                            N00, DAG.getConstant(Mask, VT));
9506     }
9507   }
9508
9509   return SDValue();
9510 }
9511
9512 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9513 ///                       when possible.
9514 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9515                                    const X86Subtarget *Subtarget) {
9516   EVT VT = N->getValueType(0);
9517   if (!VT.isVector() && VT.isInteger() &&
9518       N->getOpcode() == ISD::SHL)
9519     return PerformSHLCombine(N, DAG);
9520
9521   // On X86 with SSE2 support, we can transform this to a vector shift if
9522   // all elements are shifted by the same amount.  We can't do this in legalize
9523   // because the a constant vector is typically transformed to a constant pool
9524   // so we have no knowledge of the shift amount.
9525   if (!Subtarget->hasSSE2())
9526     return SDValue();
9527
9528   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9529     return SDValue();
9530
9531   SDValue ShAmtOp = N->getOperand(1);
9532   EVT EltVT = VT.getVectorElementType();
9533   DebugLoc DL = N->getDebugLoc();
9534   SDValue BaseShAmt = SDValue();
9535   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9536     unsigned NumElts = VT.getVectorNumElements();
9537     unsigned i = 0;
9538     for (; i != NumElts; ++i) {
9539       SDValue Arg = ShAmtOp.getOperand(i);
9540       if (Arg.getOpcode() == ISD::UNDEF) continue;
9541       BaseShAmt = Arg;
9542       break;
9543     }
9544     for (; i != NumElts; ++i) {
9545       SDValue Arg = ShAmtOp.getOperand(i);
9546       if (Arg.getOpcode() == ISD::UNDEF) continue;
9547       if (Arg != BaseShAmt) {
9548         return SDValue();
9549       }
9550     }
9551   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9552              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9553     SDValue InVec = ShAmtOp.getOperand(0);
9554     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9555       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9556       unsigned i = 0;
9557       for (; i != NumElts; ++i) {
9558         SDValue Arg = InVec.getOperand(i);
9559         if (Arg.getOpcode() == ISD::UNDEF) continue;
9560         BaseShAmt = Arg;
9561         break;
9562       }
9563     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9564        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9565          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9566          if (C->getZExtValue() == SplatIdx)
9567            BaseShAmt = InVec.getOperand(1);
9568        }
9569     }
9570     if (BaseShAmt.getNode() == 0)
9571       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9572                               DAG.getIntPtrConstant(0));
9573   } else
9574     return SDValue();
9575
9576   // The shift amount is an i32.
9577   if (EltVT.bitsGT(MVT::i32))
9578     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9579   else if (EltVT.bitsLT(MVT::i32))
9580     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9581
9582   // The shift amount is identical so we can do a vector shift.
9583   SDValue  ValOp = N->getOperand(0);
9584   switch (N->getOpcode()) {
9585   default:
9586     llvm_unreachable("Unknown shift opcode!");
9587     break;
9588   case ISD::SHL:
9589     if (VT == MVT::v2i64)
9590       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9591                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9592                          ValOp, BaseShAmt);
9593     if (VT == MVT::v4i32)
9594       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9595                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9596                          ValOp, BaseShAmt);
9597     if (VT == MVT::v8i16)
9598       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9599                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9600                          ValOp, BaseShAmt);
9601     break;
9602   case ISD::SRA:
9603     if (VT == MVT::v4i32)
9604       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9605                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9606                          ValOp, BaseShAmt);
9607     if (VT == MVT::v8i16)
9608       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9609                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9610                          ValOp, BaseShAmt);
9611     break;
9612   case ISD::SRL:
9613     if (VT == MVT::v2i64)
9614       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9615                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9616                          ValOp, BaseShAmt);
9617     if (VT == MVT::v4i32)
9618       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9619                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9620                          ValOp, BaseShAmt);
9621     if (VT ==  MVT::v8i16)
9622       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9623                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9624                          ValOp, BaseShAmt);
9625     break;
9626   }
9627   return SDValue();
9628 }
9629
9630 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9631                                 TargetLowering::DAGCombinerInfo &DCI,
9632                                 const X86Subtarget *Subtarget) {
9633   if (DCI.isBeforeLegalizeOps())
9634     return SDValue();
9635
9636   EVT VT = N->getValueType(0);
9637   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9638     return SDValue();
9639
9640   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9641   SDValue N0 = N->getOperand(0);
9642   SDValue N1 = N->getOperand(1);
9643   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9644     std::swap(N0, N1);
9645   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9646     return SDValue();
9647   if (!N0.hasOneUse() || !N1.hasOneUse())
9648     return SDValue();
9649
9650   SDValue ShAmt0 = N0.getOperand(1);
9651   if (ShAmt0.getValueType() != MVT::i8)
9652     return SDValue();
9653   SDValue ShAmt1 = N1.getOperand(1);
9654   if (ShAmt1.getValueType() != MVT::i8)
9655     return SDValue();
9656   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9657     ShAmt0 = ShAmt0.getOperand(0);
9658   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9659     ShAmt1 = ShAmt1.getOperand(0);
9660
9661   DebugLoc DL = N->getDebugLoc();
9662   unsigned Opc = X86ISD::SHLD;
9663   SDValue Op0 = N0.getOperand(0);
9664   SDValue Op1 = N1.getOperand(0);
9665   if (ShAmt0.getOpcode() == ISD::SUB) {
9666     Opc = X86ISD::SHRD;
9667     std::swap(Op0, Op1);
9668     std::swap(ShAmt0, ShAmt1);
9669   }
9670
9671   unsigned Bits = VT.getSizeInBits();
9672   if (ShAmt1.getOpcode() == ISD::SUB) {
9673     SDValue Sum = ShAmt1.getOperand(0);
9674     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9675       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
9676       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
9677         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
9678       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
9679         return DAG.getNode(Opc, DL, VT,
9680                            Op0, Op1,
9681                            DAG.getNode(ISD::TRUNCATE, DL,
9682                                        MVT::i8, ShAmt0));
9683     }
9684   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9685     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9686     if (ShAmt0C &&
9687         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9688       return DAG.getNode(Opc, DL, VT,
9689                          N0.getOperand(0), N1.getOperand(0),
9690                          DAG.getNode(ISD::TRUNCATE, DL,
9691                                        MVT::i8, ShAmt0));
9692   }
9693
9694   return SDValue();
9695 }
9696
9697 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9698 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9699                                    const X86Subtarget *Subtarget) {
9700   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9701   // the FP state in cases where an emms may be missing.
9702   // A preferable solution to the general problem is to figure out the right
9703   // places to insert EMMS.  This qualifies as a quick hack.
9704
9705   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9706   StoreSDNode *St = cast<StoreSDNode>(N);
9707   EVT VT = St->getValue().getValueType();
9708   if (VT.getSizeInBits() != 64)
9709     return SDValue();
9710
9711   const Function *F = DAG.getMachineFunction().getFunction();
9712   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9713   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9714     && Subtarget->hasSSE2();
9715   if ((VT.isVector() ||
9716        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9717       isa<LoadSDNode>(St->getValue()) &&
9718       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9719       St->getChain().hasOneUse() && !St->isVolatile()) {
9720     SDNode* LdVal = St->getValue().getNode();
9721     LoadSDNode *Ld = 0;
9722     int TokenFactorIndex = -1;
9723     SmallVector<SDValue, 8> Ops;
9724     SDNode* ChainVal = St->getChain().getNode();
9725     // Must be a store of a load.  We currently handle two cases:  the load
9726     // is a direct child, and it's under an intervening TokenFactor.  It is
9727     // possible to dig deeper under nested TokenFactors.
9728     if (ChainVal == LdVal)
9729       Ld = cast<LoadSDNode>(St->getChain());
9730     else if (St->getValue().hasOneUse() &&
9731              ChainVal->getOpcode() == ISD::TokenFactor) {
9732       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9733         if (ChainVal->getOperand(i).getNode() == LdVal) {
9734           TokenFactorIndex = i;
9735           Ld = cast<LoadSDNode>(St->getValue());
9736         } else
9737           Ops.push_back(ChainVal->getOperand(i));
9738       }
9739     }
9740
9741     if (!Ld || !ISD::isNormalLoad(Ld))
9742       return SDValue();
9743
9744     // If this is not the MMX case, i.e. we are just turning i64 load/store
9745     // into f64 load/store, avoid the transformation if there are multiple
9746     // uses of the loaded value.
9747     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9748       return SDValue();
9749
9750     DebugLoc LdDL = Ld->getDebugLoc();
9751     DebugLoc StDL = N->getDebugLoc();
9752     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9753     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9754     // pair instead.
9755     if (Subtarget->is64Bit() || F64IsLegal) {
9756       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9757       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9758                                   Ld->getBasePtr(), Ld->getSrcValue(),
9759                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9760                                   Ld->isNonTemporal(), Ld->getAlignment());
9761       SDValue NewChain = NewLd.getValue(1);
9762       if (TokenFactorIndex != -1) {
9763         Ops.push_back(NewChain);
9764         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9765                                Ops.size());
9766       }
9767       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9768                           St->getSrcValue(), St->getSrcValueOffset(),
9769                           St->isVolatile(), St->isNonTemporal(),
9770                           St->getAlignment());
9771     }
9772
9773     // Otherwise, lower to two pairs of 32-bit loads / stores.
9774     SDValue LoAddr = Ld->getBasePtr();
9775     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9776                                  DAG.getConstant(4, MVT::i32));
9777
9778     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9779                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9780                                Ld->isVolatile(), Ld->isNonTemporal(),
9781                                Ld->getAlignment());
9782     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9783                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9784                                Ld->isVolatile(), Ld->isNonTemporal(),
9785                                MinAlign(Ld->getAlignment(), 4));
9786
9787     SDValue NewChain = LoLd.getValue(1);
9788     if (TokenFactorIndex != -1) {
9789       Ops.push_back(LoLd);
9790       Ops.push_back(HiLd);
9791       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9792                              Ops.size());
9793     }
9794
9795     LoAddr = St->getBasePtr();
9796     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9797                          DAG.getConstant(4, MVT::i32));
9798
9799     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9800                                 St->getSrcValue(), St->getSrcValueOffset(),
9801                                 St->isVolatile(), St->isNonTemporal(),
9802                                 St->getAlignment());
9803     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9804                                 St->getSrcValue(),
9805                                 St->getSrcValueOffset() + 4,
9806                                 St->isVolatile(),
9807                                 St->isNonTemporal(),
9808                                 MinAlign(St->getAlignment(), 4));
9809     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9810   }
9811   return SDValue();
9812 }
9813
9814 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9815 /// X86ISD::FXOR nodes.
9816 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9817   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9818   // F[X]OR(0.0, x) -> x
9819   // F[X]OR(x, 0.0) -> x
9820   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9821     if (C->getValueAPF().isPosZero())
9822       return N->getOperand(1);
9823   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9824     if (C->getValueAPF().isPosZero())
9825       return N->getOperand(0);
9826   return SDValue();
9827 }
9828
9829 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9830 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9831   // FAND(0.0, x) -> 0.0
9832   // FAND(x, 0.0) -> 0.0
9833   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9834     if (C->getValueAPF().isPosZero())
9835       return N->getOperand(0);
9836   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9837     if (C->getValueAPF().isPosZero())
9838       return N->getOperand(1);
9839   return SDValue();
9840 }
9841
9842 static SDValue PerformBTCombine(SDNode *N,
9843                                 SelectionDAG &DAG,
9844                                 TargetLowering::DAGCombinerInfo &DCI) {
9845   // BT ignores high bits in the bit index operand.
9846   SDValue Op1 = N->getOperand(1);
9847   if (Op1.hasOneUse()) {
9848     unsigned BitWidth = Op1.getValueSizeInBits();
9849     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9850     APInt KnownZero, KnownOne;
9851     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9852                                           !DCI.isBeforeLegalizeOps());
9853     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9854     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9855         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9856       DCI.CommitTargetLoweringOpt(TLO);
9857   }
9858   return SDValue();
9859 }
9860
9861 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9862   SDValue Op = N->getOperand(0);
9863   if (Op.getOpcode() == ISD::BIT_CONVERT)
9864     Op = Op.getOperand(0);
9865   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9866   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9867       VT.getVectorElementType().getSizeInBits() ==
9868       OpVT.getVectorElementType().getSizeInBits()) {
9869     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9870   }
9871   return SDValue();
9872 }
9873
9874 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9875   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9876   //           (and (i32 x86isd::setcc_carry), 1)
9877   // This eliminates the zext. This transformation is necessary because
9878   // ISD::SETCC is always legalized to i8.
9879   DebugLoc dl = N->getDebugLoc();
9880   SDValue N0 = N->getOperand(0);
9881   EVT VT = N->getValueType(0);
9882   if (N0.getOpcode() == ISD::AND &&
9883       N0.hasOneUse() &&
9884       N0.getOperand(0).hasOneUse()) {
9885     SDValue N00 = N0.getOperand(0);
9886     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9887       return SDValue();
9888     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9889     if (!C || C->getZExtValue() != 1)
9890       return SDValue();
9891     return DAG.getNode(ISD::AND, dl, VT,
9892                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9893                                    N00.getOperand(0), N00.getOperand(1)),
9894                        DAG.getConstant(1, VT));
9895   }
9896
9897   return SDValue();
9898 }
9899
9900 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9901                                              DAGCombinerInfo &DCI) const {
9902   SelectionDAG &DAG = DCI.DAG;
9903   switch (N->getOpcode()) {
9904   default: break;
9905   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9906   case ISD::EXTRACT_VECTOR_ELT:
9907                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9908   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9909   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9910   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9911   case ISD::SHL:
9912   case ISD::SRA:
9913   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9914   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9915   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9916   case X86ISD::FXOR:
9917   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9918   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9919   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9920   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9921   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9922   }
9923
9924   return SDValue();
9925 }
9926
9927 /// isTypeDesirableForOp - Return true if the target has native support for
9928 /// the specified value type and it is 'desirable' to use the type for the
9929 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9930 /// instruction encodings are longer and some i16 instructions are slow.
9931 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9932   if (!isTypeLegal(VT))
9933     return false;
9934   if (VT != MVT::i16)
9935     return true;
9936
9937   switch (Opc) {
9938   default:
9939     return true;
9940   case ISD::LOAD:
9941   case ISD::SIGN_EXTEND:
9942   case ISD::ZERO_EXTEND:
9943   case ISD::ANY_EXTEND:
9944   case ISD::SHL:
9945   case ISD::SRL:
9946   case ISD::SUB:
9947   case ISD::ADD:
9948   case ISD::MUL:
9949   case ISD::AND:
9950   case ISD::OR:
9951   case ISD::XOR:
9952     return false;
9953   }
9954 }
9955
9956 static bool MayFoldLoad(SDValue Op) {
9957   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9958 }
9959
9960 static bool MayFoldIntoStore(SDValue Op) {
9961   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9962 }
9963
9964 /// IsDesirableToPromoteOp - This method query the target whether it is
9965 /// beneficial for dag combiner to promote the specified node. If true, it
9966 /// should return the desired promotion type by reference.
9967 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9968   EVT VT = Op.getValueType();
9969   if (VT != MVT::i16)
9970     return false;
9971
9972   bool Promote = false;
9973   bool Commute = false;
9974   switch (Op.getOpcode()) {
9975   default: break;
9976   case ISD::LOAD: {
9977     LoadSDNode *LD = cast<LoadSDNode>(Op);
9978     // If the non-extending load has a single use and it's not live out, then it
9979     // might be folded.
9980     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9981                                                      Op.hasOneUse()*/) {
9982       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9983              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9984         // The only case where we'd want to promote LOAD (rather then it being
9985         // promoted as an operand is when it's only use is liveout.
9986         if (UI->getOpcode() != ISD::CopyToReg)
9987           return false;
9988       }
9989     }
9990     Promote = true;
9991     break;
9992   }
9993   case ISD::SIGN_EXTEND:
9994   case ISD::ZERO_EXTEND:
9995   case ISD::ANY_EXTEND:
9996     Promote = true;
9997     break;
9998   case ISD::SHL:
9999   case ISD::SRL: {
10000     SDValue N0 = Op.getOperand(0);
10001     // Look out for (store (shl (load), x)).
10002     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10003       return false;
10004     Promote = true;
10005     break;
10006   }
10007   case ISD::ADD:
10008   case ISD::MUL:
10009   case ISD::AND:
10010   case ISD::OR:
10011   case ISD::XOR:
10012     Commute = true;
10013     // fallthrough
10014   case ISD::SUB: {
10015     SDValue N0 = Op.getOperand(0);
10016     SDValue N1 = Op.getOperand(1);
10017     if (!Commute && MayFoldLoad(N1))
10018       return false;
10019     // Avoid disabling potential load folding opportunities.
10020     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10021       return false;
10022     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10023       return false;
10024     Promote = true;
10025   }
10026   }
10027
10028   PVT = MVT::i32;
10029   return Promote;
10030 }
10031
10032 //===----------------------------------------------------------------------===//
10033 //                           X86 Inline Assembly Support
10034 //===----------------------------------------------------------------------===//
10035
10036 static bool LowerToBSwap(CallInst *CI) {
10037   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10038   // we will turn this bswap into something that will be lowered to logical ops
10039   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10040   // so don't worry about this.
10041
10042   // Verify this is a simple bswap.
10043   if (CI->getNumArgOperands() != 1 ||
10044       CI->getType() != CI->getArgOperand(0)->getType() ||
10045       !CI->getType()->isIntegerTy())
10046     return false;
10047
10048   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10049   if (!Ty || Ty->getBitWidth() % 16 != 0)
10050     return false;
10051
10052   // Okay, we can do this xform, do so now.
10053   const Type *Tys[] = { Ty };
10054   Module *M = CI->getParent()->getParent()->getParent();
10055   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10056
10057   Value *Op = CI->getArgOperand(0);
10058   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10059
10060   CI->replaceAllUsesWith(Op);
10061   CI->eraseFromParent();
10062   return true;
10063 }
10064
10065 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10066   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10067   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10068
10069   std::string AsmStr = IA->getAsmString();
10070
10071   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10072   SmallVector<StringRef, 4> AsmPieces;
10073   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10074
10075   switch (AsmPieces.size()) {
10076   default: return false;
10077   case 1:
10078     AsmStr = AsmPieces[0];
10079     AsmPieces.clear();
10080     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10081
10082     // bswap $0
10083     if (AsmPieces.size() == 2 &&
10084         (AsmPieces[0] == "bswap" ||
10085          AsmPieces[0] == "bswapq" ||
10086          AsmPieces[0] == "bswapl") &&
10087         (AsmPieces[1] == "$0" ||
10088          AsmPieces[1] == "${0:q}")) {
10089       // No need to check constraints, nothing other than the equivalent of
10090       // "=r,0" would be valid here.
10091       return LowerToBSwap(CI);
10092     }
10093     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10094     if (CI->getType()->isIntegerTy(16) &&
10095         AsmPieces.size() == 3 &&
10096         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10097         AsmPieces[1] == "$$8," &&
10098         AsmPieces[2] == "${0:w}" &&
10099         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10100       AsmPieces.clear();
10101       const std::string &Constraints = IA->getConstraintString();
10102       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10103       std::sort(AsmPieces.begin(), AsmPieces.end());
10104       if (AsmPieces.size() == 4 &&
10105           AsmPieces[0] == "~{cc}" &&
10106           AsmPieces[1] == "~{dirflag}" &&
10107           AsmPieces[2] == "~{flags}" &&
10108           AsmPieces[3] == "~{fpsr}") {
10109         return LowerToBSwap(CI);
10110       }
10111     }
10112     break;
10113   case 3:
10114     if (CI->getType()->isIntegerTy(64) &&
10115         Constraints.size() >= 2 &&
10116         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10117         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10118       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10119       SmallVector<StringRef, 4> Words;
10120       SplitString(AsmPieces[0], Words, " \t");
10121       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10122         Words.clear();
10123         SplitString(AsmPieces[1], Words, " \t");
10124         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10125           Words.clear();
10126           SplitString(AsmPieces[2], Words, " \t,");
10127           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10128               Words[2] == "%edx") {
10129             return LowerToBSwap(CI);
10130           }
10131         }
10132       }
10133     }
10134     break;
10135   }
10136   return false;
10137 }
10138
10139
10140
10141 /// getConstraintType - Given a constraint letter, return the type of
10142 /// constraint it is for this target.
10143 X86TargetLowering::ConstraintType
10144 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10145   if (Constraint.size() == 1) {
10146     switch (Constraint[0]) {
10147     case 'A':
10148       return C_Register;
10149     case 'f':
10150     case 'r':
10151     case 'R':
10152     case 'l':
10153     case 'q':
10154     case 'Q':
10155     case 'x':
10156     case 'y':
10157     case 'Y':
10158       return C_RegisterClass;
10159     case 'e':
10160     case 'Z':
10161       return C_Other;
10162     default:
10163       break;
10164     }
10165   }
10166   return TargetLowering::getConstraintType(Constraint);
10167 }
10168
10169 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10170 /// with another that has more specific requirements based on the type of the
10171 /// corresponding operand.
10172 const char *X86TargetLowering::
10173 LowerXConstraint(EVT ConstraintVT) const {
10174   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10175   // 'f' like normal targets.
10176   if (ConstraintVT.isFloatingPoint()) {
10177     if (Subtarget->hasSSE2())
10178       return "Y";
10179     if (Subtarget->hasSSE1())
10180       return "x";
10181   }
10182
10183   return TargetLowering::LowerXConstraint(ConstraintVT);
10184 }
10185
10186 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10187 /// vector.  If it is invalid, don't add anything to Ops.
10188 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10189                                                      char Constraint,
10190                                                      std::vector<SDValue>&Ops,
10191                                                      SelectionDAG &DAG) const {
10192   SDValue Result(0, 0);
10193
10194   switch (Constraint) {
10195   default: break;
10196   case 'I':
10197     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10198       if (C->getZExtValue() <= 31) {
10199         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10200         break;
10201       }
10202     }
10203     return;
10204   case 'J':
10205     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10206       if (C->getZExtValue() <= 63) {
10207         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10208         break;
10209       }
10210     }
10211     return;
10212   case 'K':
10213     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10214       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10215         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10216         break;
10217       }
10218     }
10219     return;
10220   case 'N':
10221     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10222       if (C->getZExtValue() <= 255) {
10223         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10224         break;
10225       }
10226     }
10227     return;
10228   case 'e': {
10229     // 32-bit signed value
10230     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10231       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10232                                            C->getSExtValue())) {
10233         // Widen to 64 bits here to get it sign extended.
10234         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10235         break;
10236       }
10237     // FIXME gcc accepts some relocatable values here too, but only in certain
10238     // memory models; it's complicated.
10239     }
10240     return;
10241   }
10242   case 'Z': {
10243     // 32-bit unsigned value
10244     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10245       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10246                                            C->getZExtValue())) {
10247         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10248         break;
10249       }
10250     }
10251     // FIXME gcc accepts some relocatable values here too, but only in certain
10252     // memory models; it's complicated.
10253     return;
10254   }
10255   case 'i': {
10256     // Literal immediates are always ok.
10257     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10258       // Widen to 64 bits here to get it sign extended.
10259       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10260       break;
10261     }
10262
10263     // In any sort of PIC mode addresses need to be computed at runtime by
10264     // adding in a register or some sort of table lookup.  These can't
10265     // be used as immediates.
10266     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10267       return;
10268
10269     // If we are in non-pic codegen mode, we allow the address of a global (with
10270     // an optional displacement) to be used with 'i'.
10271     GlobalAddressSDNode *GA = 0;
10272     int64_t Offset = 0;
10273
10274     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10275     while (1) {
10276       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10277         Offset += GA->getOffset();
10278         break;
10279       } else if (Op.getOpcode() == ISD::ADD) {
10280         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10281           Offset += C->getZExtValue();
10282           Op = Op.getOperand(0);
10283           continue;
10284         }
10285       } else if (Op.getOpcode() == ISD::SUB) {
10286         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10287           Offset += -C->getZExtValue();
10288           Op = Op.getOperand(0);
10289           continue;
10290         }
10291       }
10292
10293       // Otherwise, this isn't something we can handle, reject it.
10294       return;
10295     }
10296
10297     const GlobalValue *GV = GA->getGlobal();
10298     // If we require an extra load to get this address, as in PIC mode, we
10299     // can't accept it.
10300     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10301                                                         getTargetMachine())))
10302       return;
10303
10304     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10305                                         GA->getValueType(0), Offset);
10306     break;
10307   }
10308   }
10309
10310   if (Result.getNode()) {
10311     Ops.push_back(Result);
10312     return;
10313   }
10314   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10315 }
10316
10317 std::vector<unsigned> X86TargetLowering::
10318 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10319                                   EVT VT) const {
10320   if (Constraint.size() == 1) {
10321     // FIXME: not handling fp-stack yet!
10322     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10323     default: break;  // Unknown constraint letter
10324     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10325       if (Subtarget->is64Bit()) {
10326         if (VT == MVT::i32)
10327           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10328                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10329                                        X86::R10D,X86::R11D,X86::R12D,
10330                                        X86::R13D,X86::R14D,X86::R15D,
10331                                        X86::EBP, X86::ESP, 0);
10332         else if (VT == MVT::i16)
10333           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10334                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10335                                        X86::R10W,X86::R11W,X86::R12W,
10336                                        X86::R13W,X86::R14W,X86::R15W,
10337                                        X86::BP,  X86::SP, 0);
10338         else if (VT == MVT::i8)
10339           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10340                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10341                                        X86::R10B,X86::R11B,X86::R12B,
10342                                        X86::R13B,X86::R14B,X86::R15B,
10343                                        X86::BPL, X86::SPL, 0);
10344
10345         else if (VT == MVT::i64)
10346           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10347                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10348                                        X86::R10, X86::R11, X86::R12,
10349                                        X86::R13, X86::R14, X86::R15,
10350                                        X86::RBP, X86::RSP, 0);
10351
10352         break;
10353       }
10354       // 32-bit fallthrough
10355     case 'Q':   // Q_REGS
10356       if (VT == MVT::i32)
10357         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10358       else if (VT == MVT::i16)
10359         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10360       else if (VT == MVT::i8)
10361         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10362       else if (VT == MVT::i64)
10363         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10364       break;
10365     }
10366   }
10367
10368   return std::vector<unsigned>();
10369 }
10370
10371 std::pair<unsigned, const TargetRegisterClass*>
10372 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10373                                                 EVT VT) const {
10374   // First, see if this is a constraint that directly corresponds to an LLVM
10375   // register class.
10376   if (Constraint.size() == 1) {
10377     // GCC Constraint Letters
10378     switch (Constraint[0]) {
10379     default: break;
10380     case 'r':   // GENERAL_REGS
10381     case 'l':   // INDEX_REGS
10382       if (VT == MVT::i8)
10383         return std::make_pair(0U, X86::GR8RegisterClass);
10384       if (VT == MVT::i16)
10385         return std::make_pair(0U, X86::GR16RegisterClass);
10386       if (VT == MVT::i32 || !Subtarget->is64Bit())
10387         return std::make_pair(0U, X86::GR32RegisterClass);
10388       return std::make_pair(0U, X86::GR64RegisterClass);
10389     case 'R':   // LEGACY_REGS
10390       if (VT == MVT::i8)
10391         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10392       if (VT == MVT::i16)
10393         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10394       if (VT == MVT::i32 || !Subtarget->is64Bit())
10395         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10396       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10397     case 'f':  // FP Stack registers.
10398       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10399       // value to the correct fpstack register class.
10400       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10401         return std::make_pair(0U, X86::RFP32RegisterClass);
10402       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10403         return std::make_pair(0U, X86::RFP64RegisterClass);
10404       return std::make_pair(0U, X86::RFP80RegisterClass);
10405     case 'y':   // MMX_REGS if MMX allowed.
10406       if (!Subtarget->hasMMX()) break;
10407       return std::make_pair(0U, X86::VR64RegisterClass);
10408     case 'Y':   // SSE_REGS if SSE2 allowed
10409       if (!Subtarget->hasSSE2()) break;
10410       // FALL THROUGH.
10411     case 'x':   // SSE_REGS if SSE1 allowed
10412       if (!Subtarget->hasSSE1()) break;
10413
10414       switch (VT.getSimpleVT().SimpleTy) {
10415       default: break;
10416       // Scalar SSE types.
10417       case MVT::f32:
10418       case MVT::i32:
10419         return std::make_pair(0U, X86::FR32RegisterClass);
10420       case MVT::f64:
10421       case MVT::i64:
10422         return std::make_pair(0U, X86::FR64RegisterClass);
10423       // Vector types.
10424       case MVT::v16i8:
10425       case MVT::v8i16:
10426       case MVT::v4i32:
10427       case MVT::v2i64:
10428       case MVT::v4f32:
10429       case MVT::v2f64:
10430         return std::make_pair(0U, X86::VR128RegisterClass);
10431       }
10432       break;
10433     }
10434   }
10435
10436   // Use the default implementation in TargetLowering to convert the register
10437   // constraint into a member of a register class.
10438   std::pair<unsigned, const TargetRegisterClass*> Res;
10439   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10440
10441   // Not found as a standard register?
10442   if (Res.second == 0) {
10443     // Map st(0) -> st(7) -> ST0
10444     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10445         tolower(Constraint[1]) == 's' &&
10446         tolower(Constraint[2]) == 't' &&
10447         Constraint[3] == '(' &&
10448         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10449         Constraint[5] == ')' &&
10450         Constraint[6] == '}') {
10451
10452       Res.first = X86::ST0+Constraint[4]-'0';
10453       Res.second = X86::RFP80RegisterClass;
10454       return Res;
10455     }
10456
10457     // GCC allows "st(0)" to be called just plain "st".
10458     if (StringRef("{st}").equals_lower(Constraint)) {
10459       Res.first = X86::ST0;
10460       Res.second = X86::RFP80RegisterClass;
10461       return Res;
10462     }
10463
10464     // flags -> EFLAGS
10465     if (StringRef("{flags}").equals_lower(Constraint)) {
10466       Res.first = X86::EFLAGS;
10467       Res.second = X86::CCRRegisterClass;
10468       return Res;
10469     }
10470
10471     // 'A' means EAX + EDX.
10472     if (Constraint == "A") {
10473       Res.first = X86::EAX;
10474       Res.second = X86::GR32_ADRegisterClass;
10475       return Res;
10476     }
10477     return Res;
10478   }
10479
10480   // Otherwise, check to see if this is a register class of the wrong value
10481   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10482   // turn into {ax},{dx}.
10483   if (Res.second->hasType(VT))
10484     return Res;   // Correct type already, nothing to do.
10485
10486   // All of the single-register GCC register classes map their values onto
10487   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10488   // really want an 8-bit or 32-bit register, map to the appropriate register
10489   // class and return the appropriate register.
10490   if (Res.second == X86::GR16RegisterClass) {
10491     if (VT == MVT::i8) {
10492       unsigned DestReg = 0;
10493       switch (Res.first) {
10494       default: break;
10495       case X86::AX: DestReg = X86::AL; break;
10496       case X86::DX: DestReg = X86::DL; break;
10497       case X86::CX: DestReg = X86::CL; break;
10498       case X86::BX: DestReg = X86::BL; break;
10499       }
10500       if (DestReg) {
10501         Res.first = DestReg;
10502         Res.second = X86::GR8RegisterClass;
10503       }
10504     } else if (VT == MVT::i32) {
10505       unsigned DestReg = 0;
10506       switch (Res.first) {
10507       default: break;
10508       case X86::AX: DestReg = X86::EAX; break;
10509       case X86::DX: DestReg = X86::EDX; break;
10510       case X86::CX: DestReg = X86::ECX; break;
10511       case X86::BX: DestReg = X86::EBX; break;
10512       case X86::SI: DestReg = X86::ESI; break;
10513       case X86::DI: DestReg = X86::EDI; break;
10514       case X86::BP: DestReg = X86::EBP; break;
10515       case X86::SP: DestReg = X86::ESP; break;
10516       }
10517       if (DestReg) {
10518         Res.first = DestReg;
10519         Res.second = X86::GR32RegisterClass;
10520       }
10521     } else if (VT == MVT::i64) {
10522       unsigned DestReg = 0;
10523       switch (Res.first) {
10524       default: break;
10525       case X86::AX: DestReg = X86::RAX; break;
10526       case X86::DX: DestReg = X86::RDX; break;
10527       case X86::CX: DestReg = X86::RCX; break;
10528       case X86::BX: DestReg = X86::RBX; break;
10529       case X86::SI: DestReg = X86::RSI; break;
10530       case X86::DI: DestReg = X86::RDI; break;
10531       case X86::BP: DestReg = X86::RBP; break;
10532       case X86::SP: DestReg = X86::RSP; break;
10533       }
10534       if (DestReg) {
10535         Res.first = DestReg;
10536         Res.second = X86::GR64RegisterClass;
10537       }
10538     }
10539   } else if (Res.second == X86::FR32RegisterClass ||
10540              Res.second == X86::FR64RegisterClass ||
10541              Res.second == X86::VR128RegisterClass) {
10542     // Handle references to XMM physical registers that got mapped into the
10543     // wrong class.  This can happen with constraints like {xmm0} where the
10544     // target independent register mapper will just pick the first match it can
10545     // find, ignoring the required type.
10546     if (VT == MVT::f32)
10547       Res.second = X86::FR32RegisterClass;
10548     else if (VT == MVT::f64)
10549       Res.second = X86::FR64RegisterClass;
10550     else if (X86::VR128RegisterClass->hasType(VT))
10551       Res.second = X86::VR128RegisterClass;
10552   }
10553
10554   return Res;
10555 }