Remove more non-DebugLoc versions of getNode.
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.cpp
1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #include "X86.h"
16 #include "X86InstrBuilder.h"
17 #include "X86ISelLowering.h"
18 #include "X86MachineFunctionInfo.h"
19 #include "X86TargetMachine.h"
20 #include "llvm/CallingConv.h"
21 #include "llvm/Constants.h"
22 #include "llvm/DerivedTypes.h"
23 #include "llvm/GlobalVariable.h"
24 #include "llvm/Function.h"
25 #include "llvm/Intrinsics.h"
26 #include "llvm/ADT/BitVector.h"
27 #include "llvm/ADT/VectorExtras.h"
28 #include "llvm/CodeGen/CallingConvLower.h"
29 #include "llvm/CodeGen/MachineFrameInfo.h"
30 #include "llvm/CodeGen/MachineFunction.h"
31 #include "llvm/CodeGen/MachineInstrBuilder.h"
32 #include "llvm/CodeGen/MachineModuleInfo.h"
33 #include "llvm/CodeGen/MachineRegisterInfo.h"
34 #include "llvm/CodeGen/PseudoSourceValue.h"
35 #include "llvm/CodeGen/SelectionDAG.h"
36 #include "llvm/Support/MathExtras.h"
37 #include "llvm/Support/Debug.h"
38 #include "llvm/Target/TargetOptions.h"
39 #include "llvm/ADT/SmallSet.h"
40 #include "llvm/ADT/StringExtras.h"
41 #include "llvm/Support/CommandLine.h"
42 using namespace llvm;
43
44 static cl::opt<bool>
45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
46
47 // Forward declarations.
48 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl);
49
50 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
51   : TargetLowering(TM) {
52   Subtarget = &TM.getSubtarget<X86Subtarget>();
53   X86ScalarSSEf64 = Subtarget->hasSSE2();
54   X86ScalarSSEf32 = Subtarget->hasSSE1();
55   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
56
57   bool Fast = false;
58
59   RegInfo = TM.getRegisterInfo();
60   TD = getTargetData();
61
62   // Set up the TargetLowering object.
63
64   // X86 is weird, it always uses i8 for shift amounts and setcc results.
65   setShiftAmountType(MVT::i8);
66   setBooleanContents(ZeroOrOneBooleanContent);
67   setSchedulingPreference(SchedulingForRegPressure);
68   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
69   setStackPointerRegisterToSaveRestore(X86StackPtr);
70
71   if (Subtarget->isTargetDarwin()) {
72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
73     setUseUnderscoreSetJmp(false);
74     setUseUnderscoreLongJmp(false);
75   } else if (Subtarget->isTargetMingw()) {
76     // MS runtime is weird: it exports _setjmp, but longjmp!
77     setUseUnderscoreSetJmp(true);
78     setUseUnderscoreLongJmp(false);
79   } else {
80     setUseUnderscoreSetJmp(true);
81     setUseUnderscoreLongJmp(true);
82   }
83   
84   // Set up the register classes.
85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
88   if (Subtarget->is64Bit())
89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
90
91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
92
93   // We don't accept any truncstore of integer registers.  
94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
100
101   // SETOEQ and SETUNE require checking two conditions.
102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
108
109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
110   // operation.
111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
114
115   if (Subtarget->is64Bit()) {
116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
117     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
118   } else {
119     if (X86ScalarSSEf64) {
120       // We have an impenetrably clever algorithm for ui64->double only.
121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
122
123       // We have faster algorithm for ui32->single only.
124       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
125     } else
126       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
127   }
128
129   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
130   // this operation.
131   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
132   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
133   // SSE has no i16 to fp conversion, only i32
134   if (X86ScalarSSEf32) {
135     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
136     // f32 and f64 cases are Legal, f80 case is not
137     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
138   } else {
139     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
140     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
141   }
142
143   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
144   // are Legal, f80 is custom lowered.
145   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
146   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
147
148   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
149   // this operation.
150   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
151   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
152
153   if (X86ScalarSSEf32) {
154     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
155     // f32 and f64 cases are Legal, f80 case is not
156     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
157   } else {
158     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
159     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
160   }
161
162   // Handle FP_TO_UINT by promoting the destination to a larger signed
163   // conversion.
164   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
165   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
166   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
167
168   if (Subtarget->is64Bit()) {
169     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
170     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
171   } else {
172     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
173       // Expand FP_TO_UINT into a select.
174       // FIXME: We would like to use a Custom expander here eventually to do
175       // the optimal thing for SSE vs. the default expansion in the legalizer.
176       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
177     else
178       // With SSE3 we can use fisttpll to convert to a signed i64.
179       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
180   }
181
182   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
183   if (!X86ScalarSSEf64) {
184     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
185     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
186   }
187
188   // Scalar integer divide and remainder are lowered to use operations that
189   // produce two results, to match the available instructions. This exposes
190   // the two-result form to trivial CSE, which is able to combine x/y and x%y
191   // into a single instruction.
192   //
193   // Scalar integer multiply-high is also lowered to use two-result
194   // operations, to match the available instructions. However, plain multiply
195   // (low) operations are left as Legal, as there are single-result
196   // instructions for this in x86. Using the two-result multiply instructions
197   // when both high and low results are needed must be arranged by dagcombine.
198   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
199   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
200   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
201   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
202   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
203   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
204   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
205   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
206   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
207   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
208   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
209   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
210   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
211   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
212   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
213   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
214   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
215   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
216   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
217   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
218   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
219   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
220   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
221   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
222
223   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
224   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
225   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
226   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
227   if (Subtarget->is64Bit())
228     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
229   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
230   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
231   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
232   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
233   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
234   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
235   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
236   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
237   
238   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
239   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
240   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
241   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
242   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
243   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
244   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
245   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
246   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
247   if (Subtarget->is64Bit()) {
248     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
249     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
250     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
251   }
252
253   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
254   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
255
256   // These should be promoted to a larger select which is supported.
257   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
258   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
259   // X86 wants to expand cmov itself.
260   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
261   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
262   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
263   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
264   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
265   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
266   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
267   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
268   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
269   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
270   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
271   if (Subtarget->is64Bit()) {
272     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
273     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
274   }
275   // X86 ret instruction may pop stack.
276   setOperationAction(ISD::RET             , MVT::Other, Custom);
277   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
278
279   // Darwin ABI issue.
280   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
281   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
282   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
283   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
284   if (Subtarget->is64Bit())
285     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
286   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
287   if (Subtarget->is64Bit()) {
288     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
289     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
290     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
291     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
292   }
293   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
294   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
295   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
296   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
297   if (Subtarget->is64Bit()) {
298     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
299     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
300     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
301   }
302
303   if (Subtarget->hasSSE1())
304     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
305
306   if (!Subtarget->hasSSE2())
307     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
308
309   // Expand certain atomics
310   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
311   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
312   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
313   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
314
315   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
316   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
317   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
318   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
319
320   if (!Subtarget->is64Bit()) {
321     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
322     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
323     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
324     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
325     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
326     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
327     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
328   }
329
330   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
331   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
332   // FIXME - use subtarget debug flags
333   if (!Subtarget->isTargetDarwin() &&
334       !Subtarget->isTargetELF() &&
335       !Subtarget->isTargetCygMing()) {
336     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
337     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
338   }
339
340   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
341   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
342   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
343   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
344   if (Subtarget->is64Bit()) {
345     setExceptionPointerRegister(X86::RAX);
346     setExceptionSelectorRegister(X86::RDX);
347   } else {
348     setExceptionPointerRegister(X86::EAX);
349     setExceptionSelectorRegister(X86::EDX);
350   }
351   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
352   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
353
354   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
355
356   setOperationAction(ISD::TRAP, MVT::Other, Legal);
357
358   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
359   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
360   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
361   if (Subtarget->is64Bit()) {
362     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
363     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
364   } else {
365     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
366     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
367   }
368
369   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
370   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
371   if (Subtarget->is64Bit())
372     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
373   if (Subtarget->isTargetCygMing())
374     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
375   else
376     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
377
378   if (X86ScalarSSEf64) {
379     // f32 and f64 use SSE.
380     // Set up the FP register classes.
381     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
382     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
383
384     // Use ANDPD to simulate FABS.
385     setOperationAction(ISD::FABS , MVT::f64, Custom);
386     setOperationAction(ISD::FABS , MVT::f32, Custom);
387
388     // Use XORP to simulate FNEG.
389     setOperationAction(ISD::FNEG , MVT::f64, Custom);
390     setOperationAction(ISD::FNEG , MVT::f32, Custom);
391
392     // Use ANDPD and ORPD to simulate FCOPYSIGN.
393     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
394     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
395
396     // We don't support sin/cos/fmod
397     setOperationAction(ISD::FSIN , MVT::f64, Expand);
398     setOperationAction(ISD::FCOS , MVT::f64, Expand);
399     setOperationAction(ISD::FSIN , MVT::f32, Expand);
400     setOperationAction(ISD::FCOS , MVT::f32, Expand);
401
402     // Expand FP immediates into loads from the stack, except for the special
403     // cases we handle.
404     addLegalFPImmediate(APFloat(+0.0)); // xorpd
405     addLegalFPImmediate(APFloat(+0.0f)); // xorps
406
407     // Floating truncations from f80 and extensions to f80 go through memory.
408     // If optimizing, we lie about this though and handle it in
409     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
410     if (Fast) {
411       setConvertAction(MVT::f32, MVT::f80, Expand);
412       setConvertAction(MVT::f64, MVT::f80, Expand);
413       setConvertAction(MVT::f80, MVT::f32, Expand);
414       setConvertAction(MVT::f80, MVT::f64, Expand);
415     }
416   } else if (X86ScalarSSEf32) {
417     // Use SSE for f32, x87 for f64.
418     // Set up the FP register classes.
419     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
420     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
421
422     // Use ANDPS to simulate FABS.
423     setOperationAction(ISD::FABS , MVT::f32, Custom);
424
425     // Use XORP to simulate FNEG.
426     setOperationAction(ISD::FNEG , MVT::f32, Custom);
427
428     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
429
430     // Use ANDPS and ORPS to simulate FCOPYSIGN.
431     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
432     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
433
434     // We don't support sin/cos/fmod
435     setOperationAction(ISD::FSIN , MVT::f32, Expand);
436     setOperationAction(ISD::FCOS , MVT::f32, Expand);
437
438     // Special cases we handle for FP constants.
439     addLegalFPImmediate(APFloat(+0.0f)); // xorps
440     addLegalFPImmediate(APFloat(+0.0)); // FLD0
441     addLegalFPImmediate(APFloat(+1.0)); // FLD1
442     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
443     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
444
445     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
446     // this though and handle it in InstructionSelectPreprocess so that
447     // dagcombine2 can hack on these.
448     if (Fast) {
449       setConvertAction(MVT::f32, MVT::f64, Expand);
450       setConvertAction(MVT::f32, MVT::f80, Expand);
451       setConvertAction(MVT::f80, MVT::f32, Expand);    
452       setConvertAction(MVT::f64, MVT::f32, Expand);
453       // And x87->x87 truncations also.
454       setConvertAction(MVT::f80, MVT::f64, Expand);
455     }
456
457     if (!UnsafeFPMath) {
458       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
459       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
460     }
461   } else {
462     // f32 and f64 in x87.
463     // Set up the FP register classes.
464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
465     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
466
467     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
468     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
469     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
470     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
471
472     // Floating truncations go through memory.  If optimizing, we lie about
473     // this though and handle it in InstructionSelectPreprocess so that
474     // dagcombine2 can hack on these.
475     if (Fast) {
476       setConvertAction(MVT::f80, MVT::f32, Expand);    
477       setConvertAction(MVT::f64, MVT::f32, Expand);
478       setConvertAction(MVT::f80, MVT::f64, Expand);
479     }
480
481     if (!UnsafeFPMath) {
482       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
483       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
484     }
485     addLegalFPImmediate(APFloat(+0.0)); // FLD0
486     addLegalFPImmediate(APFloat(+1.0)); // FLD1
487     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
488     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
489     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
490     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
491     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
492     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
493   }
494
495   // Long double always uses X87.
496   addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
497   setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
498   setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
499   {
500     bool ignored;
501     APFloat TmpFlt(+0.0);
502     TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
503                    &ignored);
504     addLegalFPImmediate(TmpFlt);  // FLD0
505     TmpFlt.changeSign();
506     addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
507     APFloat TmpFlt2(+1.0);
508     TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
509                     &ignored);
510     addLegalFPImmediate(TmpFlt2);  // FLD1
511     TmpFlt2.changeSign();
512     addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
513   }
514     
515   if (!UnsafeFPMath) {
516     setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
517     setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
518   }
519
520   // Always use a library call for pow.
521   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
522   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
523   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
524
525   setOperationAction(ISD::FLOG, MVT::f80, Expand);
526   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
527   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
528   setOperationAction(ISD::FEXP, MVT::f80, Expand);
529   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
530
531   // First set operation action for all vector types to either promote
532   // (for widening) or expand (for scalarization). Then we will selectively
533   // turn on ones that can be effectively codegen'd.
534   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
535        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
536     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
537     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
538     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
539     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
540     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
541     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
542     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
543     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
544     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
545     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
546     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
547     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
548     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
549     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
550     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
551     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
552     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
553     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
554     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
555     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
556     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
557     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
558     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
559     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
560     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
561     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
562     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
563     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
564     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
565     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
566     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
567     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
568     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
569     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
570     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
571     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
572     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
573     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
574     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
575     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
576     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
577     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
578     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
579   }
580
581   if (!DisableMMX && Subtarget->hasMMX()) {
582     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
583     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
584     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
585     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
586     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
587
588     // FIXME: add MMX packed arithmetics
589
590     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
591     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
592     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
593     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
594
595     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
596     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
597     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
598     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
599
600     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
601     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
602
603     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
604     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
605     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
606     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
607     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
608     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
609     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
610
611     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
612     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
613     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
614     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
615     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
616     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
617     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
618
619     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
620     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
621     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
622     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
623     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
624     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
625     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
626
627     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
628     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
629     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
630     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
631     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
632     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
633     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
634     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
635     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
636
637     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
638     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
640     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
641     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
642
643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
645     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
646     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
647
648     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
649     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
650     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
651     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
652
653     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
654
655     setTruncStoreAction(MVT::v8i16, MVT::v8i8, Expand);
656     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
657     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
658     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
659     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
660     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
661   }
662
663   if (Subtarget->hasSSE1()) {
664     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
665
666     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
667     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
668     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
669     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
670     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
671     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
672     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
673     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
675     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
676     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
677     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
678   }
679
680   if (Subtarget->hasSSE2()) {
681     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
682     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
683     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
684     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
685     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
686
687     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
688     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
689     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
690     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
691     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
692     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
693     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
694     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
695     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
696     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
697     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
698     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
699     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
700     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
701     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
702     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
703
704     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
705     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
706     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
707     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
708
709     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
710     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
711     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
712     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
713     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
714
715     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
716     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
717       MVT VT = (MVT::SimpleValueType)i;
718       // Do not attempt to custom lower non-power-of-2 vectors
719       if (!isPowerOf2_32(VT.getVectorNumElements()))
720         continue;
721       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
722       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
723       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
724     }
725     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
726     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
727     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
728     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
729     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
730     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
731     if (Subtarget->is64Bit()) {
732       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
733       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
734     }
735
736     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
737     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
738       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
739       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
740       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
741       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
742       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
743       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
744       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
745       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
746       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
747       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
748     }
749
750     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
751
752     // Custom lower v2i64 and v2f64 selects.
753     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
754     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
755     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
756     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
757     
758   }
759   
760   if (Subtarget->hasSSE41()) {
761     // FIXME: Do we need to handle scalar-to-vector here?
762     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
763
764     // i8 and i16 vectors are custom , because the source register and source
765     // source memory operand types are not the same width.  f32 vectors are
766     // custom since the immediate controlling the insert encodes additional
767     // information.
768     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
769     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
770     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
772
773     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
774     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
776     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
777
778     if (Subtarget->is64Bit()) {
779       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
780       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
781     }
782   }
783
784   if (Subtarget->hasSSE42()) {
785     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
786   }
787   
788   // We want to custom lower some of our intrinsics.
789   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
790
791   // Add/Sub/Mul with overflow operations are custom lowered.
792   setOperationAction(ISD::SADDO, MVT::i32, Custom);
793   setOperationAction(ISD::SADDO, MVT::i64, Custom);
794   setOperationAction(ISD::UADDO, MVT::i32, Custom);
795   setOperationAction(ISD::UADDO, MVT::i64, Custom);
796   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
797   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
798   setOperationAction(ISD::USUBO, MVT::i32, Custom);
799   setOperationAction(ISD::USUBO, MVT::i64, Custom);
800   setOperationAction(ISD::SMULO, MVT::i32, Custom);
801   setOperationAction(ISD::SMULO, MVT::i64, Custom);
802   setOperationAction(ISD::UMULO, MVT::i32, Custom);
803   setOperationAction(ISD::UMULO, MVT::i64, Custom);
804
805   // We have target-specific dag combine patterns for the following nodes:
806   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
807   setTargetDAGCombine(ISD::BUILD_VECTOR);
808   setTargetDAGCombine(ISD::SELECT);
809   setTargetDAGCombine(ISD::SHL);
810   setTargetDAGCombine(ISD::SRA);
811   setTargetDAGCombine(ISD::SRL);
812   setTargetDAGCombine(ISD::STORE);
813
814   computeRegisterProperties();
815
816   // FIXME: These should be based on subtarget info. Plus, the values should
817   // be smaller when we are in optimizing for size mode.
818   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
819   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
820   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
821   allowUnalignedMemoryAccesses = true; // x86 supports it!
822   setPrefLoopAlignment(16);
823 }
824
825
826 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
827   return MVT::i8;
828 }
829
830
831 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
832 /// the desired ByVal argument alignment.
833 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
834   if (MaxAlign == 16)
835     return;
836   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
837     if (VTy->getBitWidth() == 128)
838       MaxAlign = 16;
839   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
840     unsigned EltAlign = 0;
841     getMaxByValAlign(ATy->getElementType(), EltAlign);
842     if (EltAlign > MaxAlign)
843       MaxAlign = EltAlign;
844   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
845     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
846       unsigned EltAlign = 0;
847       getMaxByValAlign(STy->getElementType(i), EltAlign);
848       if (EltAlign > MaxAlign)
849         MaxAlign = EltAlign;
850       if (MaxAlign == 16)
851         break;
852     }
853   }
854   return;
855 }
856
857 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
858 /// function arguments in the caller parameter area. For X86, aggregates
859 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
860 /// are at 4-byte boundaries.
861 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
862   if (Subtarget->is64Bit()) {
863     // Max of 8 and alignment of type.
864     unsigned TyAlign = TD->getABITypeAlignment(Ty);
865     if (TyAlign > 8)
866       return TyAlign;
867     return 8;
868   }
869
870   unsigned Align = 4;
871   if (Subtarget->hasSSE1())
872     getMaxByValAlign(Ty, Align);
873   return Align;
874 }
875
876 /// getOptimalMemOpType - Returns the target specific optimal type for load
877 /// and store operations as a result of memset, memcpy, and memmove
878 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
879 /// determining it.
880 MVT
881 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
882                                        bool isSrcConst, bool isSrcStr) const {
883   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
884   // linux.  This is because the stack realignment code can't handle certain
885   // cases like PR2962.  This should be removed when PR2962 is fixed.
886   if (Subtarget->getStackAlignment() >= 16) {
887     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
888       return MVT::v4i32;
889     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
890       return MVT::v4f32;
891   }
892   if (Subtarget->is64Bit() && Size >= 8)
893     return MVT::i64;
894   return MVT::i32;
895 }
896
897
898 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
899 /// jumptable.
900 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
901                                                       SelectionDAG &DAG) const {
902   if (usesGlobalOffsetTable())
903     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
904   if (!Subtarget->isPICStyleRIPRel())
905     return DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy());
906   return Table;
907 }
908
909 //===----------------------------------------------------------------------===//
910 //               Return Value Calling Convention Implementation
911 //===----------------------------------------------------------------------===//
912
913 #include "X86GenCallingConv.inc"
914
915 /// LowerRET - Lower an ISD::RET node.
916 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
917   DebugLoc dl = Op.getNode()->getDebugLoc();
918   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
919   
920   SmallVector<CCValAssign, 16> RVLocs;
921   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
922   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
923   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
924   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
925     
926   // If this is the first return lowered for this function, add the regs to the
927   // liveout set for the function.
928   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
929     for (unsigned i = 0; i != RVLocs.size(); ++i)
930       if (RVLocs[i].isRegLoc())
931         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
932   }
933   SDValue Chain = Op.getOperand(0);
934   
935   // Handle tail call return.
936   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
937   if (Chain.getOpcode() == X86ISD::TAILCALL) {
938     SDValue TailCall = Chain;
939     SDValue TargetAddress = TailCall.getOperand(1);
940     SDValue StackAdjustment = TailCall.getOperand(2);
941     assert(((TargetAddress.getOpcode() == ISD::Register &&
942                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
943                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
944               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
945               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) && 
946              "Expecting an global address, external symbol, or register");
947     assert(StackAdjustment.getOpcode() == ISD::Constant &&
948            "Expecting a const value");
949
950     SmallVector<SDValue,8> Operands;
951     Operands.push_back(Chain.getOperand(0));
952     Operands.push_back(TargetAddress);
953     Operands.push_back(StackAdjustment);
954     // Copy registers used by the call. Last operand is a flag so it is not
955     // copied.
956     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
957       Operands.push_back(Chain.getOperand(i));
958     }
959     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0], 
960                        Operands.size());
961   }
962   
963   // Regular return.
964   SDValue Flag;
965
966   SmallVector<SDValue, 6> RetOps;
967   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
968   // Operand #1 = Bytes To Pop
969   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
970   
971   // Copy the result values into the output registers.
972   for (unsigned i = 0; i != RVLocs.size(); ++i) {
973     CCValAssign &VA = RVLocs[i];
974     assert(VA.isRegLoc() && "Can only return in registers!");
975     SDValue ValToCopy = Op.getOperand(i*2+1);
976     
977     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
978     // the RET instruction and handled by the FP Stackifier.
979     if (VA.getLocReg() == X86::ST0 ||
980         VA.getLocReg() == X86::ST1) {
981       // If this is a copy from an xmm register to ST(0), use an FPExtend to
982       // change the value to the FP stack register class.
983       if (isScalarFPTypeInSSEReg(VA.getValVT()))
984         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
985       RetOps.push_back(ValToCopy);
986       // Don't emit a copytoreg.
987       continue;
988     }
989
990     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
991     Flag = Chain.getValue(1);
992   }
993
994   // The x86-64 ABI for returning structs by value requires that we copy
995   // the sret argument into %rax for the return. We saved the argument into
996   // a virtual register in the entry block, so now we copy the value out
997   // and into %rax.
998   if (Subtarget->is64Bit() &&
999       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1000     MachineFunction &MF = DAG.getMachineFunction();
1001     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1002     unsigned Reg = FuncInfo->getSRetReturnReg();
1003     if (!Reg) {
1004       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1005       FuncInfo->setSRetReturnReg(Reg);
1006     }
1007     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1008
1009     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1010     Flag = Chain.getValue(1);
1011   }
1012   
1013   RetOps[0] = Chain;  // Update chain.
1014
1015   // Add the flag if we have it.
1016   if (Flag.getNode())
1017     RetOps.push_back(Flag);
1018   
1019   return DAG.getNode(X86ISD::RET_FLAG, dl, 
1020                      MVT::Other, &RetOps[0], RetOps.size());
1021 }
1022
1023
1024 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1025 /// appropriate copies out of appropriate physical registers.  This assumes that
1026 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1027 /// being lowered.  The returns a SDNode with the same number of values as the
1028 /// ISD::CALL.
1029 SDNode *X86TargetLowering::
1030 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall, 
1031                 unsigned CallingConv, SelectionDAG &DAG) {
1032
1033   DebugLoc dl = TheCall->getDebugLoc();  
1034   // Assign locations to each value returned by this call.
1035   SmallVector<CCValAssign, 16> RVLocs;
1036   bool isVarArg = TheCall->isVarArg();
1037   bool Is64Bit = Subtarget->is64Bit();
1038   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1039   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1040
1041   SmallVector<SDValue, 8> ResultVals;
1042   
1043   // Copy all of the result registers out of their specified physreg.
1044   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1045     CCValAssign &VA = RVLocs[i];
1046     MVT CopyVT = VA.getValVT();
1047   
1048     // If this is x86-64, and we disabled SSE, we can't return FP values
1049     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) && 
1050         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1051       cerr << "SSE register return with SSE disabled\n";
1052       exit(1);
1053     }
1054
1055     // If this is a call to a function that returns an fp value on the floating
1056     // point stack, but where we prefer to use the value in xmm registers, copy
1057     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1058     if ((VA.getLocReg() == X86::ST0 ||
1059          VA.getLocReg() == X86::ST1) &&
1060         isScalarFPTypeInSSEReg(VA.getValVT())) {
1061       CopyVT = MVT::f80;
1062     }
1063     
1064     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1065                                CopyVT, InFlag).getValue(1);
1066     SDValue Val = Chain.getValue(0);
1067     InFlag = Chain.getValue(2);
1068
1069     if (CopyVT != VA.getValVT()) {
1070       // Round the F80 the right size, which also moves to the appropriate xmm
1071       // register.
1072       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1073                         // This truncation won't change the value.
1074                         DAG.getIntPtrConstant(1));
1075     }
1076     
1077     ResultVals.push_back(Val);
1078   }
1079
1080   // Merge everything together with a MERGE_VALUES node.
1081   ResultVals.push_back(Chain);
1082   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1083                      &ResultVals[0], ResultVals.size()).getNode();
1084 }
1085
1086
1087 //===----------------------------------------------------------------------===//
1088 //                C & StdCall & Fast Calling Convention implementation
1089 //===----------------------------------------------------------------------===//
1090 //  StdCall calling convention seems to be standard for many Windows' API
1091 //  routines and around. It differs from C calling convention just a little:
1092 //  callee should clean up the stack, not caller. Symbols should be also
1093 //  decorated in some fancy way :) It doesn't support any vector arguments.
1094 //  For info on fast calling convention see Fast Calling Convention (tail call)
1095 //  implementation LowerX86_32FastCCCallTo.
1096
1097 /// AddLiveIn - This helper function adds the specified physical register to the
1098 /// MachineFunction as a live in value.  It also creates a corresponding virtual
1099 /// register for it.
1100 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
1101                           const TargetRegisterClass *RC) {
1102   assert(RC->contains(PReg) && "Not the correct regclass!");
1103   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
1104   MF.getRegInfo().addLiveIn(PReg, VReg);
1105   return VReg;
1106 }
1107
1108 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1109 /// semantics.
1110 static bool CallIsStructReturn(CallSDNode *TheCall) {
1111   unsigned NumOps = TheCall->getNumArgs();
1112   if (!NumOps)
1113     return false;
1114
1115   return TheCall->getArgFlags(0).isSRet();
1116 }
1117
1118 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1119 /// return semantics.
1120 static bool ArgsAreStructReturn(SDValue Op) {
1121   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1122   if (!NumArgs)
1123     return false;
1124
1125   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1126 }
1127
1128 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1129 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1130 /// calls.
1131 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1132   if (IsVarArg)
1133     return false;
1134
1135   switch (CallingConv) {
1136   default:
1137     return false;
1138   case CallingConv::X86_StdCall:
1139     return !Subtarget->is64Bit();
1140   case CallingConv::X86_FastCall:
1141     return !Subtarget->is64Bit();
1142   case CallingConv::Fast:
1143     return PerformTailCallOpt;
1144   }
1145 }
1146
1147 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1148 /// given CallingConvention value.
1149 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1150   if (Subtarget->is64Bit()) {
1151     if (Subtarget->isTargetWin64())
1152       return CC_X86_Win64_C;
1153     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1154       return CC_X86_64_TailCall;
1155     else
1156       return CC_X86_64_C;
1157   }
1158
1159   if (CC == CallingConv::X86_FastCall)
1160     return CC_X86_32_FastCall;
1161   else if (CC == CallingConv::Fast)
1162     return CC_X86_32_FastCC;
1163   else
1164     return CC_X86_32_C;
1165 }
1166
1167 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1168 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1169 NameDecorationStyle
1170 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1171   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1172   if (CC == CallingConv::X86_FastCall)
1173     return FastCall;
1174   else if (CC == CallingConv::X86_StdCall)
1175     return StdCall;
1176   return None;
1177 }
1178
1179
1180 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1181 /// in a register before calling.
1182 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1183   return !IsTailCall && !Is64Bit &&
1184     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1185     Subtarget->isPICStyleGOT();
1186 }
1187
1188 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1189 /// address to be loaded in a register.
1190 bool 
1191 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1192   return !Is64Bit && IsTailCall &&  
1193     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1194     Subtarget->isPICStyleGOT();
1195 }
1196
1197 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1198 /// by "Src" to address "Dst" with size and alignment information specified by
1199 /// the specific parameter attribute. The copy will be passed as a byval
1200 /// function parameter.
1201 static SDValue 
1202 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1203                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1204                           DebugLoc dl) {
1205   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1206   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1207                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1208 }
1209
1210 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1211                                               const CCValAssign &VA,
1212                                               MachineFrameInfo *MFI,
1213                                               unsigned CC,
1214                                               SDValue Root, unsigned i) {
1215   // Create the nodes corresponding to a load from this parameter slot.
1216   ISD::ArgFlagsTy Flags =
1217     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1218   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1219   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1220
1221   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1222   // changed with more analysis.  
1223   // In case of tail call optimization mark all arguments mutable. Since they
1224   // could be overwritten by lowering of arguments in case of a tail call.
1225   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1226                                   VA.getLocMemOffset(), isImmutable);
1227   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1228   if (Flags.isByVal())
1229     return FIN;
1230   return DAG.getLoad(VA.getValVT(), Op.getNode()->getDebugLoc(), Root, FIN,
1231                      PseudoSourceValue::getFixedStack(FI), 0);
1232 }
1233
1234 SDValue
1235 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1236   MachineFunction &MF = DAG.getMachineFunction();
1237   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1238   DebugLoc dl = Op.getNode()->getDebugLoc();
1239   
1240   const Function* Fn = MF.getFunction();
1241   if (Fn->hasExternalLinkage() &&
1242       Subtarget->isTargetCygMing() &&
1243       Fn->getName() == "main")
1244     FuncInfo->setForceFramePointer(true);
1245
1246   // Decorate the function name.
1247   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1248   
1249   MachineFrameInfo *MFI = MF.getFrameInfo();
1250   SDValue Root = Op.getOperand(0);
1251   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1252   unsigned CC = MF.getFunction()->getCallingConv();
1253   bool Is64Bit = Subtarget->is64Bit();
1254   bool IsWin64 = Subtarget->isTargetWin64();
1255
1256   assert(!(isVarArg && CC == CallingConv::Fast) &&
1257          "Var args not supported with calling convention fastcc");
1258
1259   // Assign locations to all of the incoming arguments.
1260   SmallVector<CCValAssign, 16> ArgLocs;
1261   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1262   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1263   
1264   SmallVector<SDValue, 8> ArgValues;
1265   unsigned LastVal = ~0U;
1266   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1267     CCValAssign &VA = ArgLocs[i];
1268     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1269     // places.
1270     assert(VA.getValNo() != LastVal &&
1271            "Don't support value assigned to multiple locs yet");
1272     LastVal = VA.getValNo();
1273     
1274     if (VA.isRegLoc()) {
1275       MVT RegVT = VA.getLocVT();
1276       TargetRegisterClass *RC = NULL;
1277       if (RegVT == MVT::i32)
1278         RC = X86::GR32RegisterClass;
1279       else if (Is64Bit && RegVT == MVT::i64)
1280         RC = X86::GR64RegisterClass;
1281       else if (RegVT == MVT::f32)
1282         RC = X86::FR32RegisterClass;
1283       else if (RegVT == MVT::f64)
1284         RC = X86::FR64RegisterClass;
1285       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1286         RC = X86::VR128RegisterClass;
1287       else if (RegVT.isVector()) {
1288         assert(RegVT.getSizeInBits() == 64);
1289         if (!Is64Bit)
1290           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1291         else {
1292           // Darwin calling convention passes MMX values in either GPRs or
1293           // XMMs in x86-64. Other targets pass them in memory.
1294           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1295             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1296             RegVT = MVT::v2i64;
1297           } else {
1298             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1299             RegVT = MVT::i64;
1300           }
1301         }
1302       } else {
1303         assert(0 && "Unknown argument type!");
1304       }
1305
1306       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1307       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1308       
1309       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1310       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1311       // right size.
1312       if (VA.getLocInfo() == CCValAssign::SExt)
1313         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1314                                DAG.getValueType(VA.getValVT()));
1315       else if (VA.getLocInfo() == CCValAssign::ZExt)
1316         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1317                                DAG.getValueType(VA.getValVT()));
1318       
1319       if (VA.getLocInfo() != CCValAssign::Full)
1320         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1321       
1322       // Handle MMX values passed in GPRs.
1323       if (Is64Bit && RegVT != VA.getLocVT()) {
1324         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1325           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1326         else if (RC == X86::VR128RegisterClass) {
1327           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1328                                  ArgValue, DAG.getConstant(0, MVT::i64));
1329           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1330         }
1331       }
1332       
1333       ArgValues.push_back(ArgValue);
1334     } else {
1335       assert(VA.isMemLoc());
1336       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1337     }
1338   }
1339
1340   // The x86-64 ABI for returning structs by value requires that we copy
1341   // the sret argument into %rax for the return. Save the argument into
1342   // a virtual register so that we can access it from the return points.
1343   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1344     MachineFunction &MF = DAG.getMachineFunction();
1345     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1346     unsigned Reg = FuncInfo->getSRetReturnReg();
1347     if (!Reg) {
1348       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1349       FuncInfo->setSRetReturnReg(Reg);
1350     }
1351     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1352     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1353   }
1354
1355   unsigned StackSize = CCInfo.getNextStackOffset();
1356   // align stack specially for tail calls
1357   if (PerformTailCallOpt && CC == CallingConv::Fast)
1358     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1359
1360   // If the function takes variable number of arguments, make a frame index for
1361   // the start of the first vararg value... for expansion of llvm.va_start.
1362   if (isVarArg) {
1363     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1364       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1365     }
1366     if (Is64Bit) {
1367       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1368
1369       // FIXME: We should really autogenerate these arrays
1370       static const unsigned GPR64ArgRegsWin64[] = {
1371         X86::RCX, X86::RDX, X86::R8,  X86::R9
1372       };
1373       static const unsigned XMMArgRegsWin64[] = {
1374         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1375       };
1376       static const unsigned GPR64ArgRegs64Bit[] = {
1377         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1378       };
1379       static const unsigned XMMArgRegs64Bit[] = {
1380         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1381         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1382       };
1383       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1384
1385       if (IsWin64) {
1386         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1387         GPR64ArgRegs = GPR64ArgRegsWin64;
1388         XMMArgRegs = XMMArgRegsWin64;
1389       } else {
1390         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1391         GPR64ArgRegs = GPR64ArgRegs64Bit;
1392         XMMArgRegs = XMMArgRegs64Bit;
1393       }
1394       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1395                                                        TotalNumIntRegs);
1396       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1397                                                        TotalNumXMMRegs);
1398
1399       assert((Subtarget->hasSSE1() || !NumXMMRegs) &&
1400              "SSE register cannot be used when SSE is disabled!");
1401       if (!Subtarget->hasSSE1()) {
1402         // Kernel mode asks for SSE to be disabled, so don't push them
1403         // on the stack.
1404         TotalNumXMMRegs = 0;
1405       }
1406       // For X86-64, if there are vararg parameters that are passed via
1407       // registers, then we must store them to their spots on the stack so they
1408       // may be loaded by deferencing the result of va_next.
1409       VarArgsGPOffset = NumIntRegs * 8;
1410       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1411       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1412                                                  TotalNumXMMRegs * 16, 16);
1413
1414       // Store the integer parameter registers.
1415       SmallVector<SDValue, 8> MemOps;
1416       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1417       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1418                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1419       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1420         unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1421                                   X86::GR64RegisterClass);
1422         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1423         SDValue Store =
1424           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1425                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1426         MemOps.push_back(Store);
1427         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1428                           DAG.getIntPtrConstant(8));
1429       }
1430
1431       // Now store the XMM (fp + vector) parameter registers.
1432       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1433                         DAG.getIntPtrConstant(VarArgsFPOffset));
1434       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1435         unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1436                                   X86::VR128RegisterClass);
1437         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1438         SDValue Store =
1439           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1440                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1441         MemOps.push_back(Store);
1442         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1443                           DAG.getIntPtrConstant(16));
1444       }
1445       if (!MemOps.empty())
1446           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1447                              &MemOps[0], MemOps.size());
1448     }
1449   }
1450   
1451   ArgValues.push_back(Root);
1452
1453   // Some CCs need callee pop.
1454   if (IsCalleePop(isVarArg, CC)) {
1455     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1456     BytesCallerReserves = 0;
1457   } else {
1458     BytesToPopOnReturn  = 0; // Callee pops nothing.
1459     // If this is an sret function, the return should pop the hidden pointer.
1460     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1461       BytesToPopOnReturn = 4;  
1462     BytesCallerReserves = StackSize;
1463   }
1464
1465   if (!Is64Bit) {
1466     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1467     if (CC == CallingConv::X86_FastCall)
1468       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1469   }
1470
1471   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1472
1473   // Return the new list of results.
1474   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1475                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1476 }
1477
1478 SDValue
1479 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1480                                     const SDValue &StackPtr,
1481                                     const CCValAssign &VA,
1482                                     SDValue Chain,
1483                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1484   DebugLoc dl = TheCall->getDebugLoc();
1485   unsigned LocMemOffset = VA.getLocMemOffset();
1486   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1487   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1488   if (Flags.isByVal()) {
1489     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1490   }
1491   return DAG.getStore(Chain, dl, Arg, PtrOff,
1492                       PseudoSourceValue::getStack(), LocMemOffset);
1493 }
1494
1495 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1496 /// optimization is performed and it is required.
1497 SDValue 
1498 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG, 
1499                                            SDValue &OutRetAddr,
1500                                            SDValue Chain, 
1501                                            bool IsTailCall, 
1502                                            bool Is64Bit, 
1503                                            int FPDiff,
1504                                            DebugLoc dl) {
1505   if (!IsTailCall || FPDiff==0) return Chain;
1506
1507   // Adjust the Return address stack slot.
1508   MVT VT = getPointerTy();
1509   OutRetAddr = getReturnAddressFrameIndex(DAG);
1510
1511   // Load the "old" Return address.
1512   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1513   return SDValue(OutRetAddr.getNode(), 1);
1514 }
1515
1516 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1517 /// optimization is performed and it is required (FPDiff!=0).
1518 static SDValue 
1519 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF, 
1520                          SDValue Chain, SDValue RetAddrFrIdx,
1521                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1522   // Store the return address to the appropriate stack slot.
1523   if (!FPDiff) return Chain;
1524   // Calculate the new stack slot for the return address.
1525   int SlotSize = Is64Bit ? 8 : 4;
1526   int NewReturnAddrFI = 
1527     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1528   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1529   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1530   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx, 
1531                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1532   return Chain;
1533 }
1534
1535 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1536   MachineFunction &MF = DAG.getMachineFunction();
1537   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1538   SDValue Chain       = TheCall->getChain();
1539   unsigned CC         = TheCall->getCallingConv();
1540   bool isVarArg       = TheCall->isVarArg();
1541   bool IsTailCall     = TheCall->isTailCall() &&
1542                         CC == CallingConv::Fast && PerformTailCallOpt;
1543   SDValue Callee      = TheCall->getCallee();
1544   bool Is64Bit        = Subtarget->is64Bit();
1545   bool IsStructRet    = CallIsStructReturn(TheCall);
1546   DebugLoc dl         = TheCall->getDebugLoc();
1547
1548   assert(!(isVarArg && CC == CallingConv::Fast) &&
1549          "Var args not supported with calling convention fastcc");
1550
1551   // Analyze operands of the call, assigning locations to each operand.
1552   SmallVector<CCValAssign, 16> ArgLocs;
1553   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1554   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1555   
1556   // Get a count of how many bytes are to be pushed on the stack.
1557   unsigned NumBytes = CCInfo.getNextStackOffset();
1558   if (PerformTailCallOpt && CC == CallingConv::Fast)
1559     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1560
1561   int FPDiff = 0;
1562   if (IsTailCall) {
1563     // Lower arguments at fp - stackoffset + fpdiff.
1564     unsigned NumBytesCallerPushed = 
1565       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1566     FPDiff = NumBytesCallerPushed - NumBytes;
1567
1568     // Set the delta of movement of the returnaddr stackslot.
1569     // But only set if delta is greater than previous delta.
1570     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1571       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1572   }
1573
1574   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1575
1576   SDValue RetAddrFrIdx;
1577   // Load return adress for tail calls.
1578   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1579                                   FPDiff, dl);
1580
1581   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1582   SmallVector<SDValue, 8> MemOpChains;
1583   SDValue StackPtr;
1584
1585   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1586   // of tail call optimization arguments are handle later.
1587   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1588     CCValAssign &VA = ArgLocs[i];
1589     SDValue Arg = TheCall->getArg(i);
1590     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1591     bool isByVal = Flags.isByVal();
1592   
1593     // Promote the value if needed.
1594     switch (VA.getLocInfo()) {
1595     default: assert(0 && "Unknown loc info!");
1596     case CCValAssign::Full: break;
1597     case CCValAssign::SExt:
1598       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1599       break;
1600     case CCValAssign::ZExt:
1601       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1602       break;
1603     case CCValAssign::AExt:
1604       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1605       break;
1606     }
1607     
1608     if (VA.isRegLoc()) {
1609       if (Is64Bit) {
1610         MVT RegVT = VA.getLocVT();
1611         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1612           switch (VA.getLocReg()) {
1613           default:
1614             break;
1615           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1616           case X86::R8: {
1617             // Special case: passing MMX values in GPR registers.
1618             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1619             break;
1620           }
1621           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1622           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1623             // Special case: passing MMX values in XMM registers.
1624             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1625             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1626             Arg = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
1627                               DAG.getNode(ISD::UNDEF, dl, MVT::v2i64), Arg,
1628                               getMOVLMask(2, DAG, dl));
1629             break;
1630           }
1631           }
1632       }
1633       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1634     } else {
1635       if (!IsTailCall || (IsTailCall && isByVal)) {
1636         assert(VA.isMemLoc());
1637         if (StackPtr.getNode() == 0)
1638           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1639         
1640         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1641                                                Chain, Arg, Flags));
1642       }
1643     }
1644   }
1645   
1646   if (!MemOpChains.empty())
1647     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1648                         &MemOpChains[0], MemOpChains.size());
1649
1650   // Build a sequence of copy-to-reg nodes chained together with token chain
1651   // and flag operands which copy the outgoing args into registers.
1652   SDValue InFlag;
1653   // Tail call byval lowering might overwrite argument registers so in case of
1654   // tail call optimization the copies to registers are lowered later.
1655   if (!IsTailCall)
1656     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1657       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first, 
1658                                RegsToPass[i].second, InFlag);
1659       InFlag = Chain.getValue(1);
1660     }
1661
1662   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1663   // GOT pointer.  
1664   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1665     Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1666                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1667                              InFlag);
1668     InFlag = Chain.getValue(1);
1669   }
1670   // If we are tail calling and generating PIC/GOT style code load the address
1671   // of the callee into ecx. The value in ecx is used as target of the tail
1672   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1673   // calls on PIC/GOT architectures. Normally we would just put the address of
1674   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1675   // restored (since ebx is callee saved) before jumping to the target@PLT.
1676   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1677     // Note: The actual moving to ecx is done further down.
1678     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1679     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1680         !G->getGlobal()->hasProtectedVisibility())
1681       Callee =  LowerGlobalAddress(Callee, DAG);
1682     else if (isa<ExternalSymbolSDNode>(Callee))
1683       Callee = LowerExternalSymbol(Callee,DAG);
1684   }
1685
1686   if (Is64Bit && isVarArg) {
1687     // From AMD64 ABI document:
1688     // For calls that may call functions that use varargs or stdargs
1689     // (prototype-less calls or calls to functions containing ellipsis (...) in
1690     // the declaration) %al is used as hidden argument to specify the number
1691     // of SSE registers used. The contents of %al do not need to match exactly
1692     // the number of registers, but must be an ubound on the number of SSE
1693     // registers used and is in the range 0 - 8 inclusive.
1694
1695     // FIXME: Verify this on Win64
1696     // Count the number of XMM registers allocated.
1697     static const unsigned XMMArgRegs[] = {
1698       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1699       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1700     };
1701     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1702     assert((Subtarget->hasSSE1() || !NumXMMRegs) 
1703            && "SSE registers cannot be used when SSE is disabled");
1704     
1705     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1706                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1707     InFlag = Chain.getValue(1);
1708   }
1709
1710
1711   // For tail calls lower the arguments to the 'real' stack slot.
1712   if (IsTailCall) {
1713     SmallVector<SDValue, 8> MemOpChains2;
1714     SDValue FIN;
1715     int FI = 0;
1716     // Do not flag preceeding copytoreg stuff together with the following stuff.
1717     InFlag = SDValue();
1718     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1719       CCValAssign &VA = ArgLocs[i];
1720       if (!VA.isRegLoc()) {
1721         assert(VA.isMemLoc());
1722         SDValue Arg = TheCall->getArg(i);
1723         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1724         // Create frame index.
1725         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1726         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1727         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1728         FIN = DAG.getFrameIndex(FI, getPointerTy());
1729
1730         if (Flags.isByVal()) {
1731           // Copy relative to framepointer.
1732           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1733           if (StackPtr.getNode() == 0)
1734             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, 
1735                                           getPointerTy());
1736           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1737
1738           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1739                                                            Flags, DAG, dl));
1740         } else {
1741           // Store relative to framepointer.
1742           MemOpChains2.push_back(
1743             DAG.getStore(Chain, dl, Arg, FIN,
1744                          PseudoSourceValue::getFixedStack(FI), 0));
1745         }            
1746       }
1747     }
1748
1749     if (!MemOpChains2.empty())
1750       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1751                           &MemOpChains2[0], MemOpChains2.size());
1752
1753     // Copy arguments to their registers.
1754     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1755       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first, 
1756                                RegsToPass[i].second, InFlag);
1757       InFlag = Chain.getValue(1);
1758     }
1759     InFlag =SDValue();
1760
1761     // Store the return address to the appropriate stack slot.
1762     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1763                                      FPDiff, dl);
1764   }
1765
1766   // If the callee is a GlobalAddress node (quite common, every direct call is)
1767   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1768   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1769     // We should use extra load for direct calls to dllimported functions in
1770     // non-JIT mode.
1771     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1772                                         getTargetMachine(), true))
1773       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1774                                           G->getOffset());
1775   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1776     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1777   } else if (IsTailCall) {
1778     unsigned Opc = Is64Bit ? X86::R9 : X86::EAX;
1779
1780     Chain = DAG.getCopyToReg(Chain,  dl,
1781                              DAG.getRegister(Opc, getPointerTy()), 
1782                              Callee,InFlag);
1783     Callee = DAG.getRegister(Opc, getPointerTy());
1784     // Add register as live out.
1785     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1786   }
1787  
1788   // Returns a chain & a flag for retval copy to use.
1789   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1790   SmallVector<SDValue, 8> Ops;
1791
1792   if (IsTailCall) {
1793     Ops.push_back(Chain);
1794     Ops.push_back(DAG.getIntPtrConstant(NumBytes, true));
1795     Ops.push_back(DAG.getIntPtrConstant(0, true));
1796     if (InFlag.getNode())
1797       Ops.push_back(InFlag);
1798     Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1799     InFlag = Chain.getValue(1);
1800  
1801     // Returns a chain & a flag for retval copy to use.
1802     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1803     Ops.clear();
1804   }
1805   
1806   Ops.push_back(Chain);
1807   Ops.push_back(Callee);
1808
1809   if (IsTailCall)
1810     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1811
1812   // Add argument registers to the end of the list so that they are known live
1813   // into the call.
1814   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1815     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1816                                   RegsToPass[i].second.getValueType()));
1817   
1818   // Add an implicit use GOT pointer in EBX.
1819   if (!IsTailCall && !Is64Bit &&
1820       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1821       Subtarget->isPICStyleGOT())
1822     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1823
1824   // Add an implicit use of AL for x86 vararg functions.
1825   if (Is64Bit && isVarArg)
1826     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1827
1828   if (InFlag.getNode())
1829     Ops.push_back(InFlag);
1830
1831   if (IsTailCall) {
1832     assert(InFlag.getNode() && 
1833            "Flag must be set. Depend on flag being set in LowerRET");
1834     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1835                         TheCall->getVTList(), &Ops[0], Ops.size());
1836       
1837     return SDValue(Chain.getNode(), Op.getResNo());
1838   }
1839
1840   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1841   InFlag = Chain.getValue(1);
1842
1843   // Create the CALLSEQ_END node.
1844   unsigned NumBytesForCalleeToPush;
1845   if (IsCalleePop(isVarArg, CC))
1846     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1847   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1848     // If this is is a call to a struct-return function, the callee
1849     // pops the hidden struct pointer, so we have to push it back.
1850     // This is common for Darwin/X86, Linux & Mingw32 targets.
1851     NumBytesForCalleeToPush = 4;
1852   else
1853     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1854   
1855   // Returns a flag for retval copy to use.
1856   Chain = DAG.getCALLSEQ_END(Chain,
1857                              DAG.getIntPtrConstant(NumBytes, true),
1858                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1859                                                    true),
1860                              InFlag);
1861   InFlag = Chain.getValue(1);
1862
1863   // Handle result values, copying them out of physregs into vregs that we
1864   // return.
1865   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1866                  Op.getResNo());
1867 }
1868
1869
1870 //===----------------------------------------------------------------------===//
1871 //                Fast Calling Convention (tail call) implementation
1872 //===----------------------------------------------------------------------===//
1873
1874 //  Like std call, callee cleans arguments, convention except that ECX is
1875 //  reserved for storing the tail called function address. Only 2 registers are
1876 //  free for argument passing (inreg). Tail call optimization is performed
1877 //  provided:
1878 //                * tailcallopt is enabled
1879 //                * caller/callee are fastcc
1880 //  On X86_64 architecture with GOT-style position independent code only local
1881 //  (within module) calls are supported at the moment.
1882 //  To keep the stack aligned according to platform abi the function
1883 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1884 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1885 //  If a tail called function callee has more arguments than the caller the
1886 //  caller needs to make sure that there is room to move the RETADDR to. This is
1887 //  achieved by reserving an area the size of the argument delta right after the
1888 //  original REtADDR, but before the saved framepointer or the spilled registers
1889 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1890 //  stack layout:
1891 //    arg1
1892 //    arg2
1893 //    RETADDR
1894 //    [ new RETADDR 
1895 //      move area ]
1896 //    (possible EBP)
1897 //    ESI
1898 //    EDI
1899 //    local1 ..
1900
1901 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1902 /// for a 16 byte align requirement.
1903 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize, 
1904                                                         SelectionDAG& DAG) {
1905   MachineFunction &MF = DAG.getMachineFunction();
1906   const TargetMachine &TM = MF.getTarget();
1907   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1908   unsigned StackAlignment = TFI.getStackAlignment();
1909   uint64_t AlignMask = StackAlignment - 1; 
1910   int64_t Offset = StackSize;
1911   uint64_t SlotSize = TD->getPointerSize();
1912   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1913     // Number smaller than 12 so just add the difference.
1914     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1915   } else {
1916     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1917     Offset = ((~AlignMask) & Offset) + StackAlignment + 
1918       (StackAlignment-SlotSize);
1919   }
1920   return Offset;
1921 }
1922
1923 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1924 /// following the call is a return. A function is eligible if caller/callee
1925 /// calling conventions match, currently only fastcc supports tail calls, and
1926 /// the function CALL is immediatly followed by a RET.
1927 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1928                                                       SDValue Ret,
1929                                                       SelectionDAG& DAG) const {
1930   if (!PerformTailCallOpt)
1931     return false;
1932
1933   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1934     MachineFunction &MF = DAG.getMachineFunction();
1935     unsigned CallerCC = MF.getFunction()->getCallingConv();
1936     unsigned CalleeCC= TheCall->getCallingConv();
1937     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1938       SDValue Callee = TheCall->getCallee();
1939       // On x86/32Bit PIC/GOT  tail calls are supported.
1940       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1941           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1942         return true;
1943
1944       // Can only do local tail calls (in same module, hidden or protected) on
1945       // x86_64 PIC/GOT at the moment.
1946       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1947         return G->getGlobal()->hasHiddenVisibility()
1948             || G->getGlobal()->hasProtectedVisibility();
1949     }
1950   }
1951
1952   return false;
1953 }
1954
1955 FastISel *
1956 X86TargetLowering::createFastISel(MachineFunction &mf,
1957                                   MachineModuleInfo *mmo,
1958                                   DwarfWriter *dw,
1959                                   DenseMap<const Value *, unsigned> &vm,
1960                                   DenseMap<const BasicBlock *,
1961                                            MachineBasicBlock *> &bm,
1962                                   DenseMap<const AllocaInst *, int> &am
1963 #ifndef NDEBUG
1964                                   , SmallSet<Instruction*, 8> &cil
1965 #endif
1966                                   ) {
1967   return X86::createFastISel(mf, mmo, dw, vm, bm, am
1968 #ifndef NDEBUG
1969                              , cil
1970 #endif
1971                              );
1972 }
1973
1974
1975 //===----------------------------------------------------------------------===//
1976 //                           Other Lowering Hooks
1977 //===----------------------------------------------------------------------===//
1978
1979
1980 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1981   MachineFunction &MF = DAG.getMachineFunction();
1982   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1983   int ReturnAddrIndex = FuncInfo->getRAIndex();
1984
1985   if (ReturnAddrIndex == 0) {
1986     // Set up a frame object for the return address.
1987     uint64_t SlotSize = TD->getPointerSize();
1988     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
1989     FuncInfo->setRAIndex(ReturnAddrIndex);
1990   }
1991
1992   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1993 }
1994
1995
1996 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
1997 /// specific condition code, returning the condition code and the LHS/RHS of the
1998 /// comparison to make.
1999 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2000                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2001   if (!isFP) {
2002     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2003       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2004         // X > -1   -> X == 0, jump !sign.
2005         RHS = DAG.getConstant(0, RHS.getValueType());
2006         return X86::COND_NS;
2007       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2008         // X < 0   -> X == 0, jump on sign.
2009         return X86::COND_S;
2010       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2011         // X < 1   -> X <= 0
2012         RHS = DAG.getConstant(0, RHS.getValueType());
2013         return X86::COND_LE;
2014       }
2015     }
2016
2017     switch (SetCCOpcode) {
2018     default: assert(0 && "Invalid integer condition!");
2019     case ISD::SETEQ:  return X86::COND_E;
2020     case ISD::SETGT:  return X86::COND_G;
2021     case ISD::SETGE:  return X86::COND_GE;
2022     case ISD::SETLT:  return X86::COND_L;
2023     case ISD::SETLE:  return X86::COND_LE;
2024     case ISD::SETNE:  return X86::COND_NE;
2025     case ISD::SETULT: return X86::COND_B;
2026     case ISD::SETUGT: return X86::COND_A;
2027     case ISD::SETULE: return X86::COND_BE;
2028     case ISD::SETUGE: return X86::COND_AE;
2029     }
2030   }
2031   
2032   // First determine if it is required or is profitable to flip the operands.
2033
2034   // If LHS is a foldable load, but RHS is not, flip the condition.
2035   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2036       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2037     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2038     std::swap(LHS, RHS);
2039   }
2040
2041   switch (SetCCOpcode) {
2042   default: break;
2043   case ISD::SETOLT:
2044   case ISD::SETOLE:
2045   case ISD::SETUGT:
2046   case ISD::SETUGE:
2047     std::swap(LHS, RHS);
2048     break;
2049   }
2050
2051   // On a floating point condition, the flags are set as follows:
2052   // ZF  PF  CF   op
2053   //  0 | 0 | 0 | X > Y
2054   //  0 | 0 | 1 | X < Y
2055   //  1 | 0 | 0 | X == Y
2056   //  1 | 1 | 1 | unordered
2057   switch (SetCCOpcode) {
2058   default: assert(0 && "Condcode should be pre-legalized away");
2059   case ISD::SETUEQ:
2060   case ISD::SETEQ:   return X86::COND_E;
2061   case ISD::SETOLT:              // flipped
2062   case ISD::SETOGT:
2063   case ISD::SETGT:   return X86::COND_A;
2064   case ISD::SETOLE:              // flipped
2065   case ISD::SETOGE:
2066   case ISD::SETGE:   return X86::COND_AE;
2067   case ISD::SETUGT:              // flipped
2068   case ISD::SETULT:
2069   case ISD::SETLT:   return X86::COND_B;
2070   case ISD::SETUGE:              // flipped
2071   case ISD::SETULE:
2072   case ISD::SETLE:   return X86::COND_BE;
2073   case ISD::SETONE:
2074   case ISD::SETNE:   return X86::COND_NE;
2075   case ISD::SETUO:   return X86::COND_P;
2076   case ISD::SETO:    return X86::COND_NP;
2077   }
2078 }
2079
2080 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2081 /// code. Current x86 isa includes the following FP cmov instructions:
2082 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2083 static bool hasFPCMov(unsigned X86CC) {
2084   switch (X86CC) {
2085   default:
2086     return false;
2087   case X86::COND_B:
2088   case X86::COND_BE:
2089   case X86::COND_E:
2090   case X86::COND_P:
2091   case X86::COND_A:
2092   case X86::COND_AE:
2093   case X86::COND_NE:
2094   case X86::COND_NP:
2095     return true;
2096   }
2097 }
2098
2099 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2100 /// true if Op is undef or if its value falls within the specified range (L, H].
2101 static bool isUndefOrInRange(SDValue Op, unsigned Low, unsigned Hi) {
2102   if (Op.getOpcode() == ISD::UNDEF)
2103     return true;
2104
2105   unsigned Val = cast<ConstantSDNode>(Op)->getZExtValue();
2106   return (Val >= Low && Val < Hi);
2107 }
2108
2109 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2110 /// true if Op is undef or if its value equal to the specified value.
2111 static bool isUndefOrEqual(SDValue Op, unsigned Val) {
2112   if (Op.getOpcode() == ISD::UNDEF)
2113     return true;
2114   return cast<ConstantSDNode>(Op)->getZExtValue() == Val;
2115 }
2116
2117 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2118 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2119 bool X86::isPSHUFDMask(SDNode *N) {
2120   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2121
2122   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2123     return false;
2124
2125   // Check if the value doesn't reference the second vector.
2126   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2127     SDValue Arg = N->getOperand(i);
2128     if (Arg.getOpcode() == ISD::UNDEF) continue;
2129     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2130     if (cast<ConstantSDNode>(Arg)->getZExtValue() >= e)
2131       return false;
2132   }
2133
2134   return true;
2135 }
2136
2137 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2138 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2139 bool X86::isPSHUFHWMask(SDNode *N) {
2140   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2141
2142   if (N->getNumOperands() != 8)
2143     return false;
2144
2145   // Lower quadword copied in order.
2146   for (unsigned i = 0; i != 4; ++i) {
2147     SDValue Arg = N->getOperand(i);
2148     if (Arg.getOpcode() == ISD::UNDEF) continue;
2149     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2150     if (cast<ConstantSDNode>(Arg)->getZExtValue() != i)
2151       return false;
2152   }
2153
2154   // Upper quadword shuffled.
2155   for (unsigned i = 4; i != 8; ++i) {
2156     SDValue Arg = N->getOperand(i);
2157     if (Arg.getOpcode() == ISD::UNDEF) continue;
2158     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2159     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2160     if (Val < 4 || Val > 7)
2161       return false;
2162   }
2163
2164   return true;
2165 }
2166
2167 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2168 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2169 bool X86::isPSHUFLWMask(SDNode *N) {
2170   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2171
2172   if (N->getNumOperands() != 8)
2173     return false;
2174
2175   // Upper quadword copied in order.
2176   for (unsigned i = 4; i != 8; ++i)
2177     if (!isUndefOrEqual(N->getOperand(i), i))
2178       return false;
2179
2180   // Lower quadword shuffled.
2181   for (unsigned i = 0; i != 4; ++i)
2182     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2183       return false;
2184
2185   return true;
2186 }
2187
2188 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2189 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2190 template<class SDOperand>
2191 static bool isSHUFPMask(SDOperand *Elems, unsigned NumElems) {
2192   if (NumElems != 2 && NumElems != 4) return false;
2193
2194   unsigned Half = NumElems / 2;
2195   for (unsigned i = 0; i < Half; ++i)
2196     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2197       return false;
2198   for (unsigned i = Half; i < NumElems; ++i)
2199     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2200       return false;
2201
2202   return true;
2203 }
2204
2205 bool X86::isSHUFPMask(SDNode *N) {
2206   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2207   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2208 }
2209
2210 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2211 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2212 /// half elements to come from vector 1 (which would equal the dest.) and
2213 /// the upper half to come from vector 2.
2214 template<class SDOperand>
2215 static bool isCommutedSHUFP(SDOperand *Ops, unsigned NumOps) {
2216   if (NumOps != 2 && NumOps != 4) return false;
2217
2218   unsigned Half = NumOps / 2;
2219   for (unsigned i = 0; i < Half; ++i)
2220     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2221       return false;
2222   for (unsigned i = Half; i < NumOps; ++i)
2223     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2224       return false;
2225   return true;
2226 }
2227
2228 static bool isCommutedSHUFP(SDNode *N) {
2229   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2230   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2231 }
2232
2233 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2234 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2235 bool X86::isMOVHLPSMask(SDNode *N) {
2236   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2237
2238   if (N->getNumOperands() != 4)
2239     return false;
2240
2241   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2242   return isUndefOrEqual(N->getOperand(0), 6) &&
2243          isUndefOrEqual(N->getOperand(1), 7) &&
2244          isUndefOrEqual(N->getOperand(2), 2) &&
2245          isUndefOrEqual(N->getOperand(3), 3);
2246 }
2247
2248 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2249 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2250 /// <2, 3, 2, 3>
2251 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2252   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2253
2254   if (N->getNumOperands() != 4)
2255     return false;
2256
2257   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2258   return isUndefOrEqual(N->getOperand(0), 2) &&
2259          isUndefOrEqual(N->getOperand(1), 3) &&
2260          isUndefOrEqual(N->getOperand(2), 2) &&
2261          isUndefOrEqual(N->getOperand(3), 3);
2262 }
2263
2264 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2265 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2266 bool X86::isMOVLPMask(SDNode *N) {
2267   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2268
2269   unsigned NumElems = N->getNumOperands();
2270   if (NumElems != 2 && NumElems != 4)
2271     return false;
2272
2273   for (unsigned i = 0; i < NumElems/2; ++i)
2274     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2275       return false;
2276
2277   for (unsigned i = NumElems/2; i < NumElems; ++i)
2278     if (!isUndefOrEqual(N->getOperand(i), i))
2279       return false;
2280
2281   return true;
2282 }
2283
2284 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2285 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2286 /// and MOVLHPS.
2287 bool X86::isMOVHPMask(SDNode *N) {
2288   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2289
2290   unsigned NumElems = N->getNumOperands();
2291   if (NumElems != 2 && NumElems != 4)
2292     return false;
2293
2294   for (unsigned i = 0; i < NumElems/2; ++i)
2295     if (!isUndefOrEqual(N->getOperand(i), i))
2296       return false;
2297
2298   for (unsigned i = 0; i < NumElems/2; ++i) {
2299     SDValue Arg = N->getOperand(i + NumElems/2);
2300     if (!isUndefOrEqual(Arg, i + NumElems))
2301       return false;
2302   }
2303
2304   return true;
2305 }
2306
2307 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2308 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2309 template<class SDOperand>
2310 bool static isUNPCKLMask(SDOperand *Elts, unsigned NumElts,
2311                          bool V2IsSplat = false) {
2312   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2313     return false;
2314
2315   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2316     SDValue BitI  = Elts[i];
2317     SDValue BitI1 = Elts[i+1];
2318     if (!isUndefOrEqual(BitI, j))
2319       return false;
2320     if (V2IsSplat) {
2321       if (!isUndefOrEqual(BitI1, NumElts))
2322         return false;
2323     } else {
2324       if (!isUndefOrEqual(BitI1, j + NumElts))
2325         return false;
2326     }
2327   }
2328
2329   return true;
2330 }
2331
2332 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2333   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2334   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2335 }
2336
2337 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2338 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2339 template<class SDOperand>
2340 bool static isUNPCKHMask(SDOperand *Elts, unsigned NumElts,
2341                          bool V2IsSplat = false) {
2342   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2343     return false;
2344
2345   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2346     SDValue BitI  = Elts[i];
2347     SDValue BitI1 = Elts[i+1];
2348     if (!isUndefOrEqual(BitI, j + NumElts/2))
2349       return false;
2350     if (V2IsSplat) {
2351       if (isUndefOrEqual(BitI1, NumElts))
2352         return false;
2353     } else {
2354       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2355         return false;
2356     }
2357   }
2358
2359   return true;
2360 }
2361
2362 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2363   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2364   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2365 }
2366
2367 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2368 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2369 /// <0, 0, 1, 1>
2370 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2371   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2372
2373   unsigned NumElems = N->getNumOperands();
2374   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2375     return false;
2376
2377   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2378     SDValue BitI  = N->getOperand(i);
2379     SDValue BitI1 = N->getOperand(i+1);
2380
2381     if (!isUndefOrEqual(BitI, j))
2382       return false;
2383     if (!isUndefOrEqual(BitI1, j))
2384       return false;
2385   }
2386
2387   return true;
2388 }
2389
2390 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2391 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2392 /// <2, 2, 3, 3>
2393 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2394   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2395
2396   unsigned NumElems = N->getNumOperands();
2397   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2398     return false;
2399
2400   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2401     SDValue BitI  = N->getOperand(i);
2402     SDValue BitI1 = N->getOperand(i + 1);
2403
2404     if (!isUndefOrEqual(BitI, j))
2405       return false;
2406     if (!isUndefOrEqual(BitI1, j))
2407       return false;
2408   }
2409
2410   return true;
2411 }
2412
2413 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2414 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2415 /// MOVSD, and MOVD, i.e. setting the lowest element.
2416 template<class SDOperand>
2417 static bool isMOVLMask(SDOperand *Elts, unsigned NumElts) {
2418   if (NumElts != 2 && NumElts != 4)
2419     return false;
2420
2421   if (!isUndefOrEqual(Elts[0], NumElts))
2422     return false;
2423
2424   for (unsigned i = 1; i < NumElts; ++i) {
2425     if (!isUndefOrEqual(Elts[i], i))
2426       return false;
2427   }
2428
2429   return true;
2430 }
2431
2432 bool X86::isMOVLMask(SDNode *N) {
2433   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2434   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2435 }
2436
2437 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2438 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2439 /// element of vector 2 and the other elements to come from vector 1 in order.
2440 template<class SDOperand>
2441 static bool isCommutedMOVL(SDOperand *Ops, unsigned NumOps,
2442                            bool V2IsSplat = false,
2443                            bool V2IsUndef = false) {
2444   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2445     return false;
2446
2447   if (!isUndefOrEqual(Ops[0], 0))
2448     return false;
2449
2450   for (unsigned i = 1; i < NumOps; ++i) {
2451     SDValue Arg = Ops[i];
2452     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2453           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2454           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2455       return false;
2456   }
2457
2458   return true;
2459 }
2460
2461 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2462                            bool V2IsUndef = false) {
2463   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2464   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2465                         V2IsSplat, V2IsUndef);
2466 }
2467
2468 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2469 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2470 bool X86::isMOVSHDUPMask(SDNode *N) {
2471   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2472
2473   if (N->getNumOperands() != 4)
2474     return false;
2475
2476   // Expect 1, 1, 3, 3
2477   for (unsigned i = 0; i < 2; ++i) {
2478     SDValue Arg = N->getOperand(i);
2479     if (Arg.getOpcode() == ISD::UNDEF) continue;
2480     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2481     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2482     if (Val != 1) return false;
2483   }
2484
2485   bool HasHi = false;
2486   for (unsigned i = 2; i < 4; ++i) {
2487     SDValue Arg = N->getOperand(i);
2488     if (Arg.getOpcode() == ISD::UNDEF) continue;
2489     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2490     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2491     if (Val != 3) return false;
2492     HasHi = true;
2493   }
2494
2495   // Don't use movshdup if it can be done with a shufps.
2496   return HasHi;
2497 }
2498
2499 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2500 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2501 bool X86::isMOVSLDUPMask(SDNode *N) {
2502   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2503
2504   if (N->getNumOperands() != 4)
2505     return false;
2506
2507   // Expect 0, 0, 2, 2
2508   for (unsigned i = 0; i < 2; ++i) {
2509     SDValue Arg = N->getOperand(i);
2510     if (Arg.getOpcode() == ISD::UNDEF) continue;
2511     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2512     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2513     if (Val != 0) return false;
2514   }
2515
2516   bool HasHi = false;
2517   for (unsigned i = 2; i < 4; ++i) {
2518     SDValue Arg = N->getOperand(i);
2519     if (Arg.getOpcode() == ISD::UNDEF) continue;
2520     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2521     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2522     if (Val != 2) return false;
2523     HasHi = true;
2524   }
2525
2526   // Don't use movshdup if it can be done with a shufps.
2527   return HasHi;
2528 }
2529
2530 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2531 /// specifies a identity operation on the LHS or RHS.
2532 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2533   unsigned NumElems = N->getNumOperands();
2534   for (unsigned i = 0; i < NumElems; ++i)
2535     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2536       return false;
2537   return true;
2538 }
2539
2540 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2541 /// a splat of a single element.
2542 static bool isSplatMask(SDNode *N) {
2543   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2544
2545   // This is a splat operation if each element of the permute is the same, and
2546   // if the value doesn't reference the second vector.
2547   unsigned NumElems = N->getNumOperands();
2548   SDValue ElementBase;
2549   unsigned i = 0;
2550   for (; i != NumElems; ++i) {
2551     SDValue Elt = N->getOperand(i);
2552     if (isa<ConstantSDNode>(Elt)) {
2553       ElementBase = Elt;
2554       break;
2555     }
2556   }
2557
2558   if (!ElementBase.getNode())
2559     return false;
2560
2561   for (; i != NumElems; ++i) {
2562     SDValue Arg = N->getOperand(i);
2563     if (Arg.getOpcode() == ISD::UNDEF) continue;
2564     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2565     if (Arg != ElementBase) return false;
2566   }
2567
2568   // Make sure it is a splat of the first vector operand.
2569   return cast<ConstantSDNode>(ElementBase)->getZExtValue() < NumElems;
2570 }
2571
2572 /// getSplatMaskEltNo - Given a splat mask, return the index to the element
2573 /// we want to splat.
2574 static SDValue getSplatMaskEltNo(SDNode *N) {
2575   assert(isSplatMask(N) && "Not a splat mask");
2576   unsigned NumElems = N->getNumOperands();
2577   SDValue ElementBase;
2578   unsigned i = 0;
2579   for (; i != NumElems; ++i) {
2580     SDValue Elt = N->getOperand(i);
2581     if (isa<ConstantSDNode>(Elt))
2582       return Elt;
2583   }
2584   assert(0 && " No splat value found!");
2585   return SDValue();
2586 }
2587
2588
2589 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2590 /// a splat of a single element and it's a 2 or 4 element mask.
2591 bool X86::isSplatMask(SDNode *N) {
2592   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2593
2594   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2595   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2596     return false;
2597   return ::isSplatMask(N);
2598 }
2599
2600 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2601 /// specifies a splat of zero element.
2602 bool X86::isSplatLoMask(SDNode *N) {
2603   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2604
2605   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2606     if (!isUndefOrEqual(N->getOperand(i), 0))
2607       return false;
2608   return true;
2609 }
2610
2611 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2612 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2613 bool X86::isMOVDDUPMask(SDNode *N) {
2614   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2615
2616   unsigned e = N->getNumOperands() / 2;
2617   for (unsigned i = 0; i < e; ++i)
2618     if (!isUndefOrEqual(N->getOperand(i), i))
2619       return false;
2620   for (unsigned i = 0; i < e; ++i)
2621     if (!isUndefOrEqual(N->getOperand(e+i), i))
2622       return false;
2623   return true;
2624 }
2625
2626 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2627 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2628 /// instructions.
2629 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2630   unsigned NumOperands = N->getNumOperands();
2631   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2632   unsigned Mask = 0;
2633   for (unsigned i = 0; i < NumOperands; ++i) {
2634     unsigned Val = 0;
2635     SDValue Arg = N->getOperand(NumOperands-i-1);
2636     if (Arg.getOpcode() != ISD::UNDEF)
2637       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2638     if (Val >= NumOperands) Val -= NumOperands;
2639     Mask |= Val;
2640     if (i != NumOperands - 1)
2641       Mask <<= Shift;
2642   }
2643
2644   return Mask;
2645 }
2646
2647 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2648 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2649 /// instructions.
2650 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2651   unsigned Mask = 0;
2652   // 8 nodes, but we only care about the last 4.
2653   for (unsigned i = 7; i >= 4; --i) {
2654     unsigned Val = 0;
2655     SDValue Arg = N->getOperand(i);
2656     if (Arg.getOpcode() != ISD::UNDEF) {
2657       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2658       Mask |= (Val - 4);
2659     }
2660     if (i != 4)
2661       Mask <<= 2;
2662   }
2663
2664   return Mask;
2665 }
2666
2667 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2668 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2669 /// instructions.
2670 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2671   unsigned Mask = 0;
2672   // 8 nodes, but we only care about the first 4.
2673   for (int i = 3; i >= 0; --i) {
2674     unsigned Val = 0;
2675     SDValue Arg = N->getOperand(i);
2676     if (Arg.getOpcode() != ISD::UNDEF)
2677       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2678     Mask |= Val;
2679     if (i != 0)
2680       Mask <<= 2;
2681   }
2682
2683   return Mask;
2684 }
2685
2686 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2687 /// specifies a 8 element shuffle that can be broken into a pair of
2688 /// PSHUFHW and PSHUFLW.
2689 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2690   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2691
2692   if (N->getNumOperands() != 8)
2693     return false;
2694
2695   // Lower quadword shuffled.
2696   for (unsigned i = 0; i != 4; ++i) {
2697     SDValue Arg = N->getOperand(i);
2698     if (Arg.getOpcode() == ISD::UNDEF) continue;
2699     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2700     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2701     if (Val >= 4)
2702       return false;
2703   }
2704
2705   // Upper quadword shuffled.
2706   for (unsigned i = 4; i != 8; ++i) {
2707     SDValue Arg = N->getOperand(i);
2708     if (Arg.getOpcode() == ISD::UNDEF) continue;
2709     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2710     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2711     if (Val < 4 || Val > 7)
2712       return false;
2713   }
2714
2715   return true;
2716 }
2717
2718 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2719 /// values in ther permute mask.
2720 static SDValue CommuteVectorShuffle(SDValue Op, SDValue &V1,
2721                                       SDValue &V2, SDValue &Mask,
2722                                       SelectionDAG &DAG) {
2723   MVT VT = Op.getValueType();
2724   MVT MaskVT = Mask.getValueType();
2725   MVT EltVT = MaskVT.getVectorElementType();
2726   unsigned NumElems = Mask.getNumOperands();
2727   SmallVector<SDValue, 8> MaskVec;
2728   DebugLoc dl = Op.getNode()->getDebugLoc();
2729
2730   for (unsigned i = 0; i != NumElems; ++i) {
2731     SDValue Arg = Mask.getOperand(i);
2732     if (Arg.getOpcode() == ISD::UNDEF) {
2733       MaskVec.push_back(DAG.getNode(ISD::UNDEF, dl, EltVT));
2734       continue;
2735     }
2736     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2737     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2738     if (Val < NumElems)
2739       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2740     else
2741       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2742   }
2743
2744   std::swap(V1, V2);
2745   Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &MaskVec[0], NumElems);
2746   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
2747 }
2748
2749 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2750 /// the two vector operands have swapped position.
2751 static
2752 SDValue CommuteVectorShuffleMask(SDValue Mask, SelectionDAG &DAG, DebugLoc dl) {
2753   MVT MaskVT = Mask.getValueType();
2754   MVT EltVT = MaskVT.getVectorElementType();
2755   unsigned NumElems = Mask.getNumOperands();
2756   SmallVector<SDValue, 8> MaskVec;
2757   for (unsigned i = 0; i != NumElems; ++i) {
2758     SDValue Arg = Mask.getOperand(i);
2759     if (Arg.getOpcode() == ISD::UNDEF) {
2760       MaskVec.push_back(DAG.getNode(ISD::UNDEF, dl, EltVT));
2761       continue;
2762     }
2763     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2764     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2765     if (Val < NumElems)
2766       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2767     else
2768       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2769   }
2770   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &MaskVec[0], NumElems);
2771 }
2772
2773
2774 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2775 /// match movhlps. The lower half elements should come from upper half of
2776 /// V1 (and in order), and the upper half elements should come from the upper
2777 /// half of V2 (and in order).
2778 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2779   unsigned NumElems = Mask->getNumOperands();
2780   if (NumElems != 4)
2781     return false;
2782   for (unsigned i = 0, e = 2; i != e; ++i)
2783     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2784       return false;
2785   for (unsigned i = 2; i != 4; ++i)
2786     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2787       return false;
2788   return true;
2789 }
2790
2791 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2792 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2793 /// required.
2794 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2795   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2796     return false;
2797   N = N->getOperand(0).getNode();
2798   if (!ISD::isNON_EXTLoad(N))
2799     return false;
2800   if (LD)
2801     *LD = cast<LoadSDNode>(N);
2802   return true;
2803 }
2804
2805 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2806 /// match movlp{s|d}. The lower half elements should come from lower half of
2807 /// V1 (and in order), and the upper half elements should come from the upper
2808 /// half of V2 (and in order). And since V1 will become the source of the
2809 /// MOVLP, it must be either a vector load or a scalar load to vector.
2810 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2811   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2812     return false;
2813   // Is V2 is a vector load, don't do this transformation. We will try to use
2814   // load folding shufps op.
2815   if (ISD::isNON_EXTLoad(V2))
2816     return false;
2817
2818   unsigned NumElems = Mask->getNumOperands();
2819   if (NumElems != 2 && NumElems != 4)
2820     return false;
2821   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2822     if (!isUndefOrEqual(Mask->getOperand(i), i))
2823       return false;
2824   for (unsigned i = NumElems/2; i != NumElems; ++i)
2825     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2826       return false;
2827   return true;
2828 }
2829
2830 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2831 /// all the same.
2832 static bool isSplatVector(SDNode *N) {
2833   if (N->getOpcode() != ISD::BUILD_VECTOR)
2834     return false;
2835
2836   SDValue SplatValue = N->getOperand(0);
2837   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2838     if (N->getOperand(i) != SplatValue)
2839       return false;
2840   return true;
2841 }
2842
2843 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2844 /// to an undef.
2845 static bool isUndefShuffle(SDNode *N) {
2846   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2847     return false;
2848
2849   SDValue V1 = N->getOperand(0);
2850   SDValue V2 = N->getOperand(1);
2851   SDValue Mask = N->getOperand(2);
2852   unsigned NumElems = Mask.getNumOperands();
2853   for (unsigned i = 0; i != NumElems; ++i) {
2854     SDValue Arg = Mask.getOperand(i);
2855     if (Arg.getOpcode() != ISD::UNDEF) {
2856       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2857       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2858         return false;
2859       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2860         return false;
2861     }
2862   }
2863   return true;
2864 }
2865
2866 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2867 /// constant +0.0.
2868 static inline bool isZeroNode(SDValue Elt) {
2869   return ((isa<ConstantSDNode>(Elt) &&
2870            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2871           (isa<ConstantFPSDNode>(Elt) &&
2872            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2873 }
2874
2875 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2876 /// to an zero vector.
2877 static bool isZeroShuffle(SDNode *N) {
2878   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2879     return false;
2880
2881   SDValue V1 = N->getOperand(0);
2882   SDValue V2 = N->getOperand(1);
2883   SDValue Mask = N->getOperand(2);
2884   unsigned NumElems = Mask.getNumOperands();
2885   for (unsigned i = 0; i != NumElems; ++i) {
2886     SDValue Arg = Mask.getOperand(i);
2887     if (Arg.getOpcode() == ISD::UNDEF)
2888       continue;
2889     
2890     unsigned Idx = cast<ConstantSDNode>(Arg)->getZExtValue();
2891     if (Idx < NumElems) {
2892       unsigned Opc = V1.getNode()->getOpcode();
2893       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2894         continue;
2895       if (Opc != ISD::BUILD_VECTOR ||
2896           !isZeroNode(V1.getNode()->getOperand(Idx)))
2897         return false;
2898     } else if (Idx >= NumElems) {
2899       unsigned Opc = V2.getNode()->getOpcode();
2900       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2901         continue;
2902       if (Opc != ISD::BUILD_VECTOR ||
2903           !isZeroNode(V2.getNode()->getOperand(Idx - NumElems)))
2904         return false;
2905     }
2906   }
2907   return true;
2908 }
2909
2910 /// getZeroVector - Returns a vector of specified type with all zero elements.
2911 ///
2912 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2913                              DebugLoc dl) {
2914   assert(VT.isVector() && "Expected a vector type");
2915   
2916   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2917   // type.  This ensures they get CSE'd.
2918   SDValue Vec;
2919   if (VT.getSizeInBits() == 64) { // MMX
2920     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2921     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2922   } else if (HasSSE2) {  // SSE2
2923     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2924     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2925   } else { // SSE1
2926     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2927     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2928   }
2929   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2930 }
2931
2932 /// getOnesVector - Returns a vector of specified type with all bits set.
2933 ///
2934 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2935   assert(VT.isVector() && "Expected a vector type");
2936   
2937   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2938   // type.  This ensures they get CSE'd.
2939   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2940   SDValue Vec;
2941   if (VT.getSizeInBits() == 64)  // MMX
2942     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2943   else                                              // SSE
2944     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2945   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2946 }
2947
2948
2949 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2950 /// that point to V2 points to its first element.
2951 static SDValue NormalizeMask(SDValue Mask, SelectionDAG &DAG) {
2952   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2953
2954   bool Changed = false;
2955   SmallVector<SDValue, 8> MaskVec;
2956   unsigned NumElems = Mask.getNumOperands();
2957   for (unsigned i = 0; i != NumElems; ++i) {
2958     SDValue Arg = Mask.getOperand(i);
2959     if (Arg.getOpcode() != ISD::UNDEF) {
2960       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2961       if (Val > NumElems) {
2962         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2963         Changed = true;
2964       }
2965     }
2966     MaskVec.push_back(Arg);
2967   }
2968
2969   if (Changed)
2970     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getNode()->getDebugLoc(),
2971                        Mask.getValueType(),
2972                        &MaskVec[0], MaskVec.size());
2973   return Mask;
2974 }
2975
2976 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2977 /// operation of specified width.
2978 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl) {
2979   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2980   MVT BaseVT = MaskVT.getVectorElementType();
2981
2982   SmallVector<SDValue, 8> MaskVec;
2983   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2984   for (unsigned i = 1; i != NumElems; ++i)
2985     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2986   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, 
2987                      &MaskVec[0], MaskVec.size());
2988 }
2989
2990 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2991 /// of specified width.
2992 static SDValue getUnpacklMask(unsigned NumElems, SelectionDAG &DAG, 
2993                               DebugLoc dl) {
2994   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2995   MVT BaseVT = MaskVT.getVectorElementType();
2996   SmallVector<SDValue, 8> MaskVec;
2997   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2998     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2999     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
3000   }
3001   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, 
3002                      &MaskVec[0], MaskVec.size());
3003 }
3004
3005 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
3006 /// of specified width.
3007 static SDValue getUnpackhMask(unsigned NumElems, SelectionDAG &DAG,
3008                               DebugLoc dl) {
3009   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3010   MVT BaseVT = MaskVT.getVectorElementType();
3011   unsigned Half = NumElems/2;
3012   SmallVector<SDValue, 8> MaskVec;
3013   for (unsigned i = 0; i != Half; ++i) {
3014     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
3015     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
3016   }
3017   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, 
3018                      &MaskVec[0], MaskVec.size());
3019 }
3020
3021 /// getSwapEltZeroMask - Returns a vector_shuffle mask for a shuffle that swaps
3022 /// element #0 of a vector with the specified index, leaving the rest of the
3023 /// elements in place.
3024 static SDValue getSwapEltZeroMask(unsigned NumElems, unsigned DestElt,
3025                                    SelectionDAG &DAG, DebugLoc dl) {
3026   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3027   MVT BaseVT = MaskVT.getVectorElementType();
3028   SmallVector<SDValue, 8> MaskVec;
3029   // Element #0 of the result gets the elt we are replacing.
3030   MaskVec.push_back(DAG.getConstant(DestElt, BaseVT));
3031   for (unsigned i = 1; i != NumElems; ++i)
3032     MaskVec.push_back(DAG.getConstant(i == DestElt ? 0 : i, BaseVT));
3033   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, 
3034                      &MaskVec[0], MaskVec.size());
3035 }
3036
3037 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3038 static SDValue PromoteSplat(SDValue Op, SelectionDAG &DAG, bool HasSSE2) {
3039   MVT PVT = HasSSE2 ? MVT::v4i32 : MVT::v4f32;
3040   MVT VT = Op.getValueType();
3041   if (PVT == VT)
3042     return Op;
3043   SDValue V1 = Op.getOperand(0);
3044   SDValue Mask = Op.getOperand(2);
3045   unsigned MaskNumElems = Mask.getNumOperands();
3046   unsigned NumElems = MaskNumElems;
3047   DebugLoc dl = Op.getNode()->getDebugLoc();
3048   // Special handling of v4f32 -> v4i32.
3049   if (VT != MVT::v4f32) {
3050     // Find which element we want to splat.
3051     SDNode* EltNoNode = getSplatMaskEltNo(Mask.getNode()).getNode();
3052     unsigned EltNo = cast<ConstantSDNode>(EltNoNode)->getZExtValue();
3053     // unpack elements to the correct location
3054     while (NumElems > 4) {
3055       if (EltNo < NumElems/2) {
3056         Mask = getUnpacklMask(MaskNumElems, DAG, dl);
3057       } else {
3058         Mask = getUnpackhMask(MaskNumElems, DAG, dl);
3059         EltNo -= NumElems/2;
3060       }
3061       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1, Mask);
3062       NumElems >>= 1;
3063     }
3064     SDValue Cst = DAG.getConstant(EltNo, MVT::i32);
3065     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3066   }
3067
3068   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3069   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3070                                   DAG.getNode(ISD::UNDEF, PVT), Mask);
3071   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3072 }
3073
3074 /// isVectorLoad - Returns true if the node is a vector load, a scalar
3075 /// load that's promoted to vector, or a load bitcasted.
3076 static bool isVectorLoad(SDValue Op) {
3077   assert(Op.getValueType().isVector() && "Expected a vector type");
3078   if (Op.getOpcode() == ISD::SCALAR_TO_VECTOR ||
3079       Op.getOpcode() == ISD::BIT_CONVERT) {
3080     return isa<LoadSDNode>(Op.getOperand(0));
3081   }
3082   return isa<LoadSDNode>(Op);
3083 }
3084
3085
3086 /// CanonicalizeMovddup - Cannonicalize movddup shuffle to v2f64.
3087 ///
3088 static SDValue CanonicalizeMovddup(SDValue Op, SDValue V1, SDValue Mask,
3089                                    SelectionDAG &DAG, bool HasSSE3) {
3090   // If we have sse3 and shuffle has more than one use or input is a load, then
3091   // use movddup. Otherwise, use movlhps.
3092   bool UseMovddup = HasSSE3 && (!Op.hasOneUse() || isVectorLoad(V1));
3093   MVT PVT = UseMovddup ? MVT::v2f64 : MVT::v4f32;
3094   MVT VT = Op.getValueType();
3095   if (VT == PVT)
3096     return Op;
3097   DebugLoc dl = Op.getNode()->getDebugLoc();
3098   unsigned NumElems = PVT.getVectorNumElements();
3099   if (NumElems == 2) {
3100     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3101     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3102   } else {
3103     assert(NumElems == 4);
3104     SDValue Cst0 = DAG.getTargetConstant(0, MVT::i32);
3105     SDValue Cst1 = DAG.getTargetConstant(1, MVT::i32);
3106     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, 
3107                        Cst0, Cst1, Cst0, Cst1);
3108   }
3109
3110   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3111   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3112                                 DAG.getNode(ISD::UNDEF, dl, PVT), Mask);
3113   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3114 }
3115
3116 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3117 /// vector of zero or undef vector.  This produces a shuffle where the low
3118 /// element of V2 is swizzled into the zero/undef vector, landing at element
3119 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3120 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3121                                              bool isZero, bool HasSSE2,
3122                                              SelectionDAG &DAG) {
3123   DebugLoc dl = V2.getNode()->getDebugLoc();
3124   MVT VT = V2.getValueType();
3125   SDValue V1 = isZero
3126     ? getZeroVector(VT, HasSSE2, DAG, dl) : DAG.getNode(ISD::UNDEF, dl, VT);
3127   unsigned NumElems = V2.getValueType().getVectorNumElements();
3128   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3129   MVT EVT = MaskVT.getVectorElementType();
3130   SmallVector<SDValue, 16> MaskVec;
3131   for (unsigned i = 0; i != NumElems; ++i)
3132     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
3133       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
3134     else
3135       MaskVec.push_back(DAG.getConstant(i, EVT));
3136   SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3137                                &MaskVec[0], MaskVec.size());
3138   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
3139 }
3140
3141 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3142 /// a shuffle that is zero.
3143 static
3144 unsigned getNumOfConsecutiveZeros(SDValue Op, SDValue Mask,
3145                                   unsigned NumElems, bool Low,
3146                                   SelectionDAG &DAG) {
3147   unsigned NumZeros = 0;
3148   for (unsigned i = 0; i < NumElems; ++i) {
3149     unsigned Index = Low ? i : NumElems-i-1;
3150     SDValue Idx = Mask.getOperand(Index);
3151     if (Idx.getOpcode() == ISD::UNDEF) {
3152       ++NumZeros;
3153       continue;
3154     }
3155     SDValue Elt = DAG.getShuffleScalarElt(Op.getNode(), Index);
3156     if (Elt.getNode() && isZeroNode(Elt))
3157       ++NumZeros;
3158     else
3159       break;
3160   }
3161   return NumZeros;
3162 }
3163
3164 /// isVectorShift - Returns true if the shuffle can be implemented as a
3165 /// logical left or right shift of a vector.
3166 static bool isVectorShift(SDValue Op, SDValue Mask, SelectionDAG &DAG,
3167                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3168   unsigned NumElems = Mask.getNumOperands();
3169
3170   isLeft = true;
3171   unsigned NumZeros= getNumOfConsecutiveZeros(Op, Mask, NumElems, true, DAG);
3172   if (!NumZeros) {
3173     isLeft = false;
3174     NumZeros = getNumOfConsecutiveZeros(Op, Mask, NumElems, false, DAG);
3175     if (!NumZeros)
3176       return false;
3177   }
3178
3179   bool SeenV1 = false;
3180   bool SeenV2 = false;
3181   for (unsigned i = NumZeros; i < NumElems; ++i) {
3182     unsigned Val = isLeft ? (i - NumZeros) : i;
3183     SDValue Idx = Mask.getOperand(isLeft ? i : (i - NumZeros));
3184     if (Idx.getOpcode() == ISD::UNDEF)
3185       continue;
3186     unsigned Index = cast<ConstantSDNode>(Idx)->getZExtValue();
3187     if (Index < NumElems)
3188       SeenV1 = true;
3189     else {
3190       Index -= NumElems;
3191       SeenV2 = true;
3192     }
3193     if (Index != Val)
3194       return false;
3195   }
3196   if (SeenV1 && SeenV2)
3197     return false;
3198
3199   ShVal = SeenV1 ? Op.getOperand(0) : Op.getOperand(1);
3200   ShAmt = NumZeros;
3201   return true;
3202 }
3203
3204
3205 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3206 ///
3207 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3208                                        unsigned NumNonZero, unsigned NumZero,
3209                                        SelectionDAG &DAG, TargetLowering &TLI) {
3210   if (NumNonZero > 8)
3211     return SDValue();
3212
3213   DebugLoc dl = Op.getNode()->getDebugLoc();
3214   SDValue V(0, 0);
3215   bool First = true;
3216   for (unsigned i = 0; i < 16; ++i) {
3217     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3218     if (ThisIsNonZero && First) {
3219       if (NumZero)
3220         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3221       else
3222         V = DAG.getNode(ISD::UNDEF, dl, MVT::v8i16);
3223       First = false;
3224     }
3225
3226     if ((i & 1) != 0) {
3227       SDValue ThisElt(0, 0), LastElt(0, 0);
3228       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3229       if (LastIsNonZero) {
3230         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl, 
3231                               MVT::i16, Op.getOperand(i-1));
3232       }
3233       if (ThisIsNonZero) {
3234         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3235         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3236                               ThisElt, DAG.getConstant(8, MVT::i8));
3237         if (LastIsNonZero)
3238           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3239       } else
3240         ThisElt = LastElt;
3241
3242       if (ThisElt.getNode())
3243         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3244                         DAG.getIntPtrConstant(i/2));
3245     }
3246   }
3247
3248   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3249 }
3250
3251 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3252 ///
3253 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3254                                        unsigned NumNonZero, unsigned NumZero,
3255                                        SelectionDAG &DAG, TargetLowering &TLI) {
3256   if (NumNonZero > 4)
3257     return SDValue();
3258
3259   DebugLoc dl = Op.getNode()->getDebugLoc();
3260   SDValue V(0, 0);
3261   bool First = true;
3262   for (unsigned i = 0; i < 8; ++i) {
3263     bool isNonZero = (NonZeros & (1 << i)) != 0;
3264     if (isNonZero) {
3265       if (First) {
3266         if (NumZero)
3267           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3268         else
3269           V = DAG.getNode(ISD::UNDEF, dl, MVT::v8i16);
3270         First = false;
3271       }
3272       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, 
3273                       MVT::v8i16, V, Op.getOperand(i),
3274                       DAG.getIntPtrConstant(i));
3275     }
3276   }
3277
3278   return V;
3279 }
3280
3281 /// getVShift - Return a vector logical shift node.
3282 ///
3283 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3284                            unsigned NumBits, SelectionDAG &DAG,
3285                            const TargetLowering &TLI, DebugLoc dl) {
3286   bool isMMX = VT.getSizeInBits() == 64;
3287   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3288   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3289   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3290   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3291                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3292                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3293 }
3294
3295 SDValue
3296 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3297   DebugLoc dl = Op.getNode()->getDebugLoc();
3298   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3299   if (ISD::isBuildVectorAllZeros(Op.getNode())
3300       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3301     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3302     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3303     // eliminated on x86-32 hosts.
3304     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3305       return Op;
3306
3307     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3308       return getOnesVector(Op.getValueType(), DAG, dl);
3309     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3310   }
3311
3312   MVT VT = Op.getValueType();
3313   MVT EVT = VT.getVectorElementType();
3314   unsigned EVTBits = EVT.getSizeInBits();
3315
3316   unsigned NumElems = Op.getNumOperands();
3317   unsigned NumZero  = 0;
3318   unsigned NumNonZero = 0;
3319   unsigned NonZeros = 0;
3320   bool IsAllConstants = true;
3321   SmallSet<SDValue, 8> Values;
3322   for (unsigned i = 0; i < NumElems; ++i) {
3323     SDValue Elt = Op.getOperand(i);
3324     if (Elt.getOpcode() == ISD::UNDEF)
3325       continue;
3326     Values.insert(Elt);
3327     if (Elt.getOpcode() != ISD::Constant &&
3328         Elt.getOpcode() != ISD::ConstantFP)
3329       IsAllConstants = false;
3330     if (isZeroNode(Elt))
3331       NumZero++;
3332     else {
3333       NonZeros |= (1 << i);
3334       NumNonZero++;
3335     }
3336   }
3337
3338   if (NumNonZero == 0) {
3339     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3340     return DAG.getNode(ISD::UNDEF, dl, VT);
3341   }
3342
3343   // Special case for single non-zero, non-undef, element.
3344   if (NumNonZero == 1 && NumElems <= 4) {
3345     unsigned Idx = CountTrailingZeros_32(NonZeros);
3346     SDValue Item = Op.getOperand(Idx);
3347     
3348     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3349     // the value are obviously zero, truncate the value to i32 and do the
3350     // insertion that way.  Only do this if the value is non-constant or if the
3351     // value is a constant being inserted into element 0.  It is cheaper to do
3352     // a constant pool load than it is to do a movd + shuffle.
3353     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3354         (!IsAllConstants || Idx == 0)) {
3355       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3356         // Handle MMX and SSE both.
3357         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3358         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3359         
3360         // Truncate the value (which may itself be a constant) to i32, and
3361         // convert it to a vector with movd (S2V+shuffle to zero extend).
3362         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3363         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3364         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3365                                            Subtarget->hasSSE2(), DAG);
3366         
3367         // Now we have our 32-bit value zero extended in the low element of
3368         // a vector.  If Idx != 0, swizzle it into place.
3369         if (Idx != 0) {
3370           SDValue Ops[] = { 
3371             Item, DAG.getNode(ISD::UNDEF, dl, Item.getValueType()),
3372             getSwapEltZeroMask(VecElts, Idx, DAG, dl)
3373           };
3374           Item = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VecVT, Ops, 3);
3375         }
3376         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3377       }
3378     }
3379     
3380     // If we have a constant or non-constant insertion into the low element of
3381     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3382     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3383     // depending on what the source datatype is.  Because we can only get here
3384     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3385     if (Idx == 0 &&
3386         // Don't do this for i64 values on x86-32.
3387         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3388       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3389       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3390       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3391                                          Subtarget->hasSSE2(), DAG);
3392     }
3393
3394     // Is it a vector logical left shift?
3395     if (NumElems == 2 && Idx == 1 &&
3396         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3397       unsigned NumBits = VT.getSizeInBits();
3398       return getVShift(true, VT,
3399                        DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(1)),
3400                        NumBits/2, DAG, *this, dl);
3401     }
3402     
3403     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3404       return SDValue();
3405
3406     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3407     // is a non-constant being inserted into an element other than the low one,
3408     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3409     // movd/movss) to move this into the low element, then shuffle it into
3410     // place.
3411     if (EVTBits == 32) {
3412       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3413       
3414       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3415       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3416                                          Subtarget->hasSSE2(), DAG);
3417       MVT MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3418       MVT MaskEVT = MaskVT.getVectorElementType();
3419       SmallVector<SDValue, 8> MaskVec;
3420       for (unsigned i = 0; i < NumElems; i++)
3421         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3422       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3423                                    &MaskVec[0], MaskVec.size());
3424       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, Item,
3425                          DAG.getNode(ISD::UNDEF, VT), Mask);
3426     }
3427   }
3428
3429   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3430   if (Values.size() == 1)
3431     return SDValue();
3432   
3433   // A vector full of immediates; various special cases are already
3434   // handled, so this is best done with a single constant-pool load.
3435   if (IsAllConstants)
3436     return SDValue();
3437
3438   // Let legalizer expand 2-wide build_vectors.
3439   if (EVTBits == 64) {
3440     if (NumNonZero == 1) {
3441       // One half is zero or undef.
3442       unsigned Idx = CountTrailingZeros_32(NonZeros);
3443       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3444                                  Op.getOperand(Idx));
3445       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3446                                          Subtarget->hasSSE2(), DAG);
3447     }
3448     return SDValue();
3449   }
3450
3451   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3452   if (EVTBits == 8 && NumElems == 16) {
3453     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3454                                         *this);
3455     if (V.getNode()) return V;
3456   }
3457
3458   if (EVTBits == 16 && NumElems == 8) {
3459     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3460                                         *this);
3461     if (V.getNode()) return V;
3462   }
3463
3464   // If element VT is == 32 bits, turn it into a number of shuffles.
3465   SmallVector<SDValue, 8> V;
3466   V.resize(NumElems);
3467   if (NumElems == 4 && NumZero > 0) {
3468     for (unsigned i = 0; i < 4; ++i) {
3469       bool isZero = !(NonZeros & (1 << i));
3470       if (isZero)
3471         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3472       else
3473         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3474     }
3475
3476     for (unsigned i = 0; i < 2; ++i) {
3477       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3478         default: break;
3479         case 0:
3480           V[i] = V[i*2];  // Must be a zero vector.
3481           break;
3482         case 1:
3483           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2+1], V[i*2],
3484                              getMOVLMask(NumElems, DAG, dl));
3485           break;
3486         case 2:
3487           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3488                              getMOVLMask(NumElems, DAG, dl));
3489           break;
3490         case 3:
3491           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3492                              getUnpacklMask(NumElems, DAG, dl));
3493           break;
3494       }
3495     }
3496
3497     MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3498     MVT EVT = MaskVT.getVectorElementType();
3499     SmallVector<SDValue, 8> MaskVec;
3500     bool Reverse = (NonZeros & 0x3) == 2;
3501     for (unsigned i = 0; i < 2; ++i)
3502       if (Reverse)
3503         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3504       else
3505         MaskVec.push_back(DAG.getConstant(i, EVT));
3506     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3507     for (unsigned i = 0; i < 2; ++i)
3508       if (Reverse)
3509         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3510       else
3511         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3512     SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3513                                      &MaskVec[0], MaskVec.size());
3514     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[0], V[1], ShufMask);
3515   }
3516
3517   if (Values.size() > 2) {
3518     // Expand into a number of unpckl*.
3519     // e.g. for v4f32
3520     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3521     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3522     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3523     SDValue UnpckMask = getUnpacklMask(NumElems, DAG, dl);
3524     for (unsigned i = 0; i < NumElems; ++i)
3525       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3526     NumElems >>= 1;
3527     while (NumElems != 0) {
3528       for (unsigned i = 0; i < NumElems; ++i)
3529         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i], V[i + NumElems],
3530                            UnpckMask);
3531       NumElems >>= 1;
3532     }
3533     return V[0];
3534   }
3535
3536   return SDValue();
3537 }
3538
3539 static
3540 SDValue LowerVECTOR_SHUFFLEv8i16(SDValue V1, SDValue V2,
3541                                  SDValue PermMask, SelectionDAG &DAG,
3542                                  TargetLowering &TLI, DebugLoc dl) {
3543   SDValue NewV;
3544   MVT MaskVT = MVT::getIntVectorWithNumElements(8);
3545   MVT MaskEVT = MaskVT.getVectorElementType();
3546   MVT PtrVT = TLI.getPointerTy();
3547   SmallVector<SDValue, 8> MaskElts(PermMask.getNode()->op_begin(),
3548                                    PermMask.getNode()->op_end());
3549
3550   // First record which half of which vector the low elements come from.
3551   SmallVector<unsigned, 4> LowQuad(4);
3552   for (unsigned i = 0; i < 4; ++i) {
3553     SDValue Elt = MaskElts[i];
3554     if (Elt.getOpcode() == ISD::UNDEF)
3555       continue;
3556     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3557     int QuadIdx = EltIdx / 4;
3558     ++LowQuad[QuadIdx];
3559   }
3560
3561   int BestLowQuad = -1;
3562   unsigned MaxQuad = 1;
3563   for (unsigned i = 0; i < 4; ++i) {
3564     if (LowQuad[i] > MaxQuad) {
3565       BestLowQuad = i;
3566       MaxQuad = LowQuad[i];
3567     }
3568   }
3569
3570   // Record which half of which vector the high elements come from.
3571   SmallVector<unsigned, 4> HighQuad(4);
3572   for (unsigned i = 4; i < 8; ++i) {
3573     SDValue Elt = MaskElts[i];
3574     if (Elt.getOpcode() == ISD::UNDEF)
3575       continue;
3576     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3577     int QuadIdx = EltIdx / 4;
3578     ++HighQuad[QuadIdx];
3579   }
3580
3581   int BestHighQuad = -1;
3582   MaxQuad = 1;
3583   for (unsigned i = 0; i < 4; ++i) {
3584     if (HighQuad[i] > MaxQuad) {
3585       BestHighQuad = i;
3586       MaxQuad = HighQuad[i];
3587     }
3588   }
3589
3590   // If it's possible to sort parts of either half with PSHUF{H|L}W, then do it.
3591   if (BestLowQuad != -1 || BestHighQuad != -1) {
3592     // First sort the 4 chunks in order using shufpd.
3593     SmallVector<SDValue, 8> MaskVec;
3594
3595     if (BestLowQuad != -1)
3596       MaskVec.push_back(DAG.getConstant(BestLowQuad, MVT::i32));
3597     else
3598       MaskVec.push_back(DAG.getConstant(0, MVT::i32));
3599
3600     if (BestHighQuad != -1)
3601       MaskVec.push_back(DAG.getConstant(BestHighQuad, MVT::i32));
3602     else
3603       MaskVec.push_back(DAG.getConstant(1, MVT::i32));
3604
3605     SDValue Mask= DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, &MaskVec[0],2);
3606     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
3607                        DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3608                        DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), Mask);
3609     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3610
3611     // Now sort high and low parts separately.
3612     BitVector InOrder(8);
3613     if (BestLowQuad != -1) {
3614       // Sort lower half in order using PSHUFLW.
3615       MaskVec.clear();
3616       bool AnyOutOrder = false;
3617
3618       for (unsigned i = 0; i != 4; ++i) {
3619         SDValue Elt = MaskElts[i];
3620         if (Elt.getOpcode() == ISD::UNDEF) {
3621           MaskVec.push_back(Elt);
3622           InOrder.set(i);
3623         } else {
3624           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3625           if (EltIdx != i)
3626             AnyOutOrder = true;
3627
3628           MaskVec.push_back(DAG.getConstant(EltIdx % 4, MaskEVT));
3629
3630           // If this element is in the right place after this shuffle, then
3631           // remember it.
3632           if ((int)(EltIdx / 4) == BestLowQuad)
3633             InOrder.set(i);
3634         }
3635       }
3636       if (AnyOutOrder) {
3637         for (unsigned i = 4; i != 8; ++i)
3638           MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3639         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, 
3640                                    &MaskVec[0], 8);
3641         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, 
3642                            NewV, NewV, Mask);
3643       }
3644     }
3645
3646     if (BestHighQuad != -1) {
3647       // Sort high half in order using PSHUFHW if possible.
3648       MaskVec.clear();
3649
3650       for (unsigned i = 0; i != 4; ++i)
3651         MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3652
3653       bool AnyOutOrder = false;
3654       for (unsigned i = 4; i != 8; ++i) {
3655         SDValue Elt = MaskElts[i];
3656         if (Elt.getOpcode() == ISD::UNDEF) {
3657           MaskVec.push_back(Elt);
3658           InOrder.set(i);
3659         } else {
3660           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3661           if (EltIdx != i)
3662             AnyOutOrder = true;
3663
3664           MaskVec.push_back(DAG.getConstant((EltIdx % 4) + 4, MaskEVT));
3665
3666           // If this element is in the right place after this shuffle, then
3667           // remember it.
3668           if ((int)(EltIdx / 4) == BestHighQuad)
3669             InOrder.set(i);
3670         }
3671       }
3672
3673       if (AnyOutOrder) {
3674         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, 
3675                                    MaskVT, &MaskVec[0], 8);
3676         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, 
3677                            NewV, NewV, Mask);
3678       }
3679     }
3680
3681     // The other elements are put in the right place using pextrw and pinsrw.
3682     for (unsigned i = 0; i != 8; ++i) {
3683       if (InOrder[i])
3684         continue;
3685       SDValue Elt = MaskElts[i];
3686       if (Elt.getOpcode() == ISD::UNDEF)
3687         continue;
3688       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3689       SDValue ExtOp = (EltIdx < 8)
3690         ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3691                       DAG.getConstant(EltIdx, PtrVT))
3692         : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3693                       DAG.getConstant(EltIdx - 8, PtrVT));
3694       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3695                          DAG.getConstant(i, PtrVT));
3696     }
3697
3698     return NewV;
3699   }
3700
3701   // PSHUF{H|L}W are not used. Lower into extracts and inserts but try to use as
3702   // few as possible. First, let's find out how many elements are already in the
3703   // right order.
3704   unsigned V1InOrder = 0;
3705   unsigned V1FromV1 = 0;
3706   unsigned V2InOrder = 0;
3707   unsigned V2FromV2 = 0;
3708   SmallVector<SDValue, 8> V1Elts;
3709   SmallVector<SDValue, 8> V2Elts;
3710   for (unsigned i = 0; i < 8; ++i) {
3711     SDValue Elt = MaskElts[i];
3712     if (Elt.getOpcode() == ISD::UNDEF) {
3713       V1Elts.push_back(Elt);
3714       V2Elts.push_back(Elt);
3715       ++V1InOrder;
3716       ++V2InOrder;
3717       continue;
3718     }
3719     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3720     if (EltIdx == i) {
3721       V1Elts.push_back(Elt);
3722       V2Elts.push_back(DAG.getConstant(i+8, MaskEVT));
3723       ++V1InOrder;
3724     } else if (EltIdx == i+8) {
3725       V1Elts.push_back(Elt);
3726       V2Elts.push_back(DAG.getConstant(i, MaskEVT));
3727       ++V2InOrder;
3728     } else if (EltIdx < 8) {
3729       V1Elts.push_back(Elt);
3730       V2Elts.push_back(DAG.getConstant(EltIdx+8, MaskEVT));
3731       ++V1FromV1;
3732     } else {
3733       V1Elts.push_back(Elt);
3734       V2Elts.push_back(DAG.getConstant(EltIdx-8, MaskEVT));
3735       ++V2FromV2;
3736     }
3737   }
3738
3739   if (V2InOrder > V1InOrder) {
3740     PermMask = CommuteVectorShuffleMask(PermMask, DAG, dl);
3741     std::swap(V1, V2);
3742     std::swap(V1Elts, V2Elts);
3743     std::swap(V1FromV1, V2FromV2);
3744   }
3745
3746   if ((V1FromV1 + V1InOrder) != 8) {
3747     // Some elements are from V2.
3748     if (V1FromV1) {
3749       // If there are elements that are from V1 but out of place,
3750       // then first sort them in place
3751       SmallVector<SDValue, 8> MaskVec;
3752       for (unsigned i = 0; i < 8; ++i) {
3753         SDValue Elt = V1Elts[i];
3754         if (Elt.getOpcode() == ISD::UNDEF) {
3755           MaskVec.push_back(DAG.getNode(ISD::UNDEF, dl, MaskEVT));
3756           continue;
3757         }
3758         unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3759         if (EltIdx >= 8)
3760           MaskVec.push_back(DAG.getNode(ISD::UNDEF, dl, MaskEVT));
3761         else
3762           MaskVec.push_back(DAG.getConstant(EltIdx, MaskEVT));
3763       }
3764       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &MaskVec[0], 8);
3765       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, V1, V1, Mask);
3766     }
3767
3768     NewV = V1;
3769     for (unsigned i = 0; i < 8; ++i) {
3770       SDValue Elt = V1Elts[i];
3771       if (Elt.getOpcode() == ISD::UNDEF)
3772         continue;
3773       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3774       if (EltIdx < 8)
3775         continue;
3776       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3777                                     DAG.getConstant(EltIdx - 8, PtrVT));
3778       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3779                          DAG.getConstant(i, PtrVT));
3780     }
3781     return NewV;
3782   } else {
3783     // All elements are from V1.
3784     NewV = V1;
3785     for (unsigned i = 0; i < 8; ++i) {
3786       SDValue Elt = V1Elts[i];
3787       if (Elt.getOpcode() == ISD::UNDEF)
3788         continue;
3789       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3790       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3791                                     DAG.getConstant(EltIdx, PtrVT));
3792       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3793                          DAG.getConstant(i, PtrVT));
3794     }
3795     return NewV;
3796   }
3797 }
3798
3799 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3800 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3801 /// done when every pair / quad of shuffle mask elements point to elements in
3802 /// the right sequence. e.g.
3803 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3804 static
3805 SDValue RewriteAsNarrowerShuffle(SDValue V1, SDValue V2,
3806                                 MVT VT,
3807                                 SDValue PermMask, SelectionDAG &DAG,
3808                                 TargetLowering &TLI, DebugLoc dl) {
3809   unsigned NumElems = PermMask.getNumOperands();
3810   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3811   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3812   MVT MaskEltVT = MaskVT.getVectorElementType();
3813   MVT NewVT = MaskVT;
3814   switch (VT.getSimpleVT()) {
3815   default: assert(false && "Unexpected!");
3816   case MVT::v4f32: NewVT = MVT::v2f64; break;
3817   case MVT::v4i32: NewVT = MVT::v2i64; break;
3818   case MVT::v8i16: NewVT = MVT::v4i32; break;
3819   case MVT::v16i8: NewVT = MVT::v4i32; break;
3820   }
3821
3822   if (NewWidth == 2) {
3823     if (VT.isInteger())
3824       NewVT = MVT::v2i64;
3825     else
3826       NewVT = MVT::v2f64;
3827   }
3828   unsigned Scale = NumElems / NewWidth;
3829   SmallVector<SDValue, 8> MaskVec;
3830   for (unsigned i = 0; i < NumElems; i += Scale) {
3831     unsigned StartIdx = ~0U;
3832     for (unsigned j = 0; j < Scale; ++j) {
3833       SDValue Elt = PermMask.getOperand(i+j);
3834       if (Elt.getOpcode() == ISD::UNDEF)
3835         continue;
3836       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3837       if (StartIdx == ~0U)
3838         StartIdx = EltIdx - (EltIdx % Scale);
3839       if (EltIdx != StartIdx + j)
3840         return SDValue();
3841     }
3842     if (StartIdx == ~0U)
3843       MaskVec.push_back(DAG.getNode(ISD::UNDEF, dl, MaskEltVT));
3844     else
3845       MaskVec.push_back(DAG.getConstant(StartIdx / Scale, MaskEltVT));
3846   }
3847
3848   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3849   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3850   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, NewVT, V1, V2,
3851                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3852                                  &MaskVec[0], MaskVec.size()));
3853 }
3854
3855 /// getVZextMovL - Return a zero-extending vector move low node.
3856 ///
3857 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3858                               SDValue SrcOp, SelectionDAG &DAG,
3859                               const X86Subtarget *Subtarget, DebugLoc dl) {
3860   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3861     LoadSDNode *LD = NULL;
3862     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3863       LD = dyn_cast<LoadSDNode>(SrcOp);
3864     if (!LD) {
3865       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3866       // instead.
3867       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3868       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3869           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3870           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3871           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3872         // PR2108
3873         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3874         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3875                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3876                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3877                                                    OpVT,
3878                                                    SrcOp.getOperand(0)
3879                                                           .getOperand(0))));
3880       }
3881     }
3882   }
3883
3884   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3885                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3886                                  DAG.getNode(ISD::BIT_CONVERT, dl, 
3887                                              OpVT, SrcOp)));
3888 }
3889
3890 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3891 /// shuffles.
3892 static SDValue
3893 LowerVECTOR_SHUFFLE_4wide(SDValue V1, SDValue V2,
3894                           SDValue PermMask, MVT VT, SelectionDAG &DAG,
3895                           DebugLoc dl) {
3896   MVT MaskVT = PermMask.getValueType();
3897   MVT MaskEVT = MaskVT.getVectorElementType();
3898   SmallVector<std::pair<int, int>, 8> Locs;
3899   Locs.resize(4);
3900   SmallVector<SDValue, 8> Mask1(4, DAG.getNode(ISD::UNDEF, dl, MaskEVT));
3901   unsigned NumHi = 0;
3902   unsigned NumLo = 0;
3903   for (unsigned i = 0; i != 4; ++i) {
3904     SDValue Elt = PermMask.getOperand(i);
3905     if (Elt.getOpcode() == ISD::UNDEF) {
3906       Locs[i] = std::make_pair(-1, -1);
3907     } else {
3908       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
3909       assert(Val < 8 && "Invalid VECTOR_SHUFFLE index!");
3910       if (Val < 4) {
3911         Locs[i] = std::make_pair(0, NumLo);
3912         Mask1[NumLo] = Elt;
3913         NumLo++;
3914       } else {
3915         Locs[i] = std::make_pair(1, NumHi);
3916         if (2+NumHi < 4)
3917           Mask1[2+NumHi] = Elt;
3918         NumHi++;
3919       }
3920     }
3921   }
3922
3923   if (NumLo <= 2 && NumHi <= 2) {
3924     // If no more than two elements come from either vector. This can be
3925     // implemented with two shuffles. First shuffle gather the elements.
3926     // The second shuffle, which takes the first shuffle as both of its
3927     // vector operands, put the elements into the right order.
3928     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
3929                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3930                                  &Mask1[0], Mask1.size()));
3931
3932     SmallVector<SDValue, 8> Mask2(4, DAG.getNode(ISD::UNDEF, dl, MaskEVT));
3933     for (unsigned i = 0; i != 4; ++i) {
3934       if (Locs[i].first == -1)
3935         continue;
3936       else {
3937         unsigned Idx = (i < 2) ? 0 : 4;
3938         Idx += Locs[i].first * 2 + Locs[i].second;
3939         Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3940       }
3941     }
3942
3943     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1,
3944                        DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3945                                    &Mask2[0], Mask2.size()));
3946   } else if (NumLo == 3 || NumHi == 3) {
3947     // Otherwise, we must have three elements from one vector, call it X, and
3948     // one element from the other, call it Y.  First, use a shufps to build an
3949     // intermediate vector with the one element from Y and the element from X
3950     // that will be in the same half in the final destination (the indexes don't
3951     // matter). Then, use a shufps to build the final vector, taking the half
3952     // containing the element from Y from the intermediate, and the other half
3953     // from X.
3954     if (NumHi == 3) {
3955       // Normalize it so the 3 elements come from V1.
3956       PermMask = CommuteVectorShuffleMask(PermMask, DAG, dl);
3957       std::swap(V1, V2);
3958     }
3959
3960     // Find the element from V2.
3961     unsigned HiIndex;
3962     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3963       SDValue Elt = PermMask.getOperand(HiIndex);
3964       if (Elt.getOpcode() == ISD::UNDEF)
3965         continue;
3966       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
3967       if (Val >= 4)
3968         break;
3969     }
3970
3971     Mask1[0] = PermMask.getOperand(HiIndex);
3972     Mask1[1] = DAG.getNode(ISD::UNDEF, dl, MaskEVT);
3973     Mask1[2] = PermMask.getOperand(HiIndex^1);
3974     Mask1[3] = DAG.getNode(ISD::UNDEF, dl, MaskEVT);
3975     V2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
3976                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &Mask1[0], 4));
3977
3978     if (HiIndex >= 2) {
3979       Mask1[0] = PermMask.getOperand(0);
3980       Mask1[1] = PermMask.getOperand(1);
3981       Mask1[2] = DAG.getConstant(HiIndex & 1 ? 6 : 4, MaskEVT);
3982       Mask1[3] = DAG.getConstant(HiIndex & 1 ? 4 : 6, MaskEVT);
3983       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
3984                          DAG.getNode(ISD::BUILD_VECTOR, dl, 
3985                                      MaskVT, &Mask1[0], 4));
3986     } else {
3987       Mask1[0] = DAG.getConstant(HiIndex & 1 ? 2 : 0, MaskEVT);
3988       Mask1[1] = DAG.getConstant(HiIndex & 1 ? 0 : 2, MaskEVT);
3989       Mask1[2] = PermMask.getOperand(2);
3990       Mask1[3] = PermMask.getOperand(3);
3991       if (Mask1[2].getOpcode() != ISD::UNDEF)
3992         Mask1[2] =
3993           DAG.getConstant(cast<ConstantSDNode>(Mask1[2])->getZExtValue()+4,
3994                           MaskEVT);
3995       if (Mask1[3].getOpcode() != ISD::UNDEF)
3996         Mask1[3] =
3997           DAG.getConstant(cast<ConstantSDNode>(Mask1[3])->getZExtValue()+4,
3998                           MaskEVT);
3999       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V2, V1,
4000                          DAG.getNode(ISD::BUILD_VECTOR, dl, 
4001                                      MaskVT, &Mask1[0], 4));
4002     }
4003   }
4004
4005   // Break it into (shuffle shuffle_hi, shuffle_lo).
4006   Locs.clear();
4007   SmallVector<SDValue,8> LoMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
4008   SmallVector<SDValue,8> HiMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
4009   SmallVector<SDValue,8> *MaskPtr = &LoMask;
4010   unsigned MaskIdx = 0;
4011   unsigned LoIdx = 0;
4012   unsigned HiIdx = 2;
4013   for (unsigned i = 0; i != 4; ++i) {
4014     if (i == 2) {
4015       MaskPtr = &HiMask;
4016       MaskIdx = 1;
4017       LoIdx = 0;
4018       HiIdx = 2;
4019     }
4020     SDValue Elt = PermMask.getOperand(i);
4021     if (Elt.getOpcode() == ISD::UNDEF) {
4022       Locs[i] = std::make_pair(-1, -1);
4023     } else if (cast<ConstantSDNode>(Elt)->getZExtValue() < 4) {
4024       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4025       (*MaskPtr)[LoIdx] = Elt;
4026       LoIdx++;
4027     } else {
4028       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4029       (*MaskPtr)[HiIdx] = Elt;
4030       HiIdx++;
4031     }
4032   }
4033
4034   SDValue LoShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4035                                     DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4036                                                 &LoMask[0], LoMask.size()));
4037   SDValue HiShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4038                                     DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4039                                                 &HiMask[0], HiMask.size()));
4040   SmallVector<SDValue, 8> MaskOps;
4041   for (unsigned i = 0; i != 4; ++i) {
4042     if (Locs[i].first == -1) {
4043       MaskOps.push_back(DAG.getNode(ISD::UNDEF, dl, MaskEVT));
4044     } else {
4045       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4046       MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
4047     }
4048   }
4049   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, LoShuffle, HiShuffle,
4050                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4051                                  &MaskOps[0], MaskOps.size()));
4052 }
4053
4054 SDValue
4055 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4056   SDValue V1 = Op.getOperand(0);
4057   SDValue V2 = Op.getOperand(1);
4058   SDValue PermMask = Op.getOperand(2);
4059   MVT VT = Op.getValueType();
4060   DebugLoc dl = Op.getNode()->getDebugLoc();
4061   unsigned NumElems = PermMask.getNumOperands();
4062   bool isMMX = VT.getSizeInBits() == 64;
4063   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4064   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4065   bool V1IsSplat = false;
4066   bool V2IsSplat = false;
4067
4068   if (isUndefShuffle(Op.getNode()))
4069     return DAG.getNode(ISD::UNDEF, dl, VT);
4070
4071   if (isZeroShuffle(Op.getNode()))
4072     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4073
4074   if (isIdentityMask(PermMask.getNode()))
4075     return V1;
4076   else if (isIdentityMask(PermMask.getNode(), true))
4077     return V2;
4078
4079   // Canonicalize movddup shuffles.
4080   if (V2IsUndef && Subtarget->hasSSE2() &&
4081       VT.getSizeInBits() == 128 &&
4082       X86::isMOVDDUPMask(PermMask.getNode()))
4083     return CanonicalizeMovddup(Op, V1, PermMask, DAG, Subtarget->hasSSE3());
4084
4085   if (isSplatMask(PermMask.getNode())) {
4086     if (isMMX || NumElems < 4) return Op;
4087     // Promote it to a v4{if}32 splat.
4088     return PromoteSplat(Op, DAG, Subtarget->hasSSE2());
4089   }
4090
4091   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4092   // do it!
4093   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4094     SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask, DAG,
4095                                             *this, dl);
4096     if (NewOp.getNode())
4097       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, 
4098                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4099   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4100     // FIXME: Figure out a cleaner way to do this.
4101     // Try to make use of movq to zero out the top part.
4102     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4103       SDValue NewOp = RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4104                                                  DAG, *this, dl);
4105       if (NewOp.getNode()) {
4106         SDValue NewV1 = NewOp.getOperand(0);
4107         SDValue NewV2 = NewOp.getOperand(1);
4108         SDValue NewMask = NewOp.getOperand(2);
4109         if (isCommutedMOVL(NewMask.getNode(), true, false)) {
4110           NewOp = CommuteVectorShuffle(NewOp, NewV1, NewV2, NewMask, DAG);
4111           return getVZextMovL(VT, NewOp.getValueType(), NewV2, DAG, Subtarget,
4112                               dl);
4113         }
4114       }
4115     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4116       SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4117                                                 DAG, *this, dl);
4118       if (NewOp.getNode() && X86::isMOVLMask(NewOp.getOperand(2).getNode()))
4119         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4120                              DAG, Subtarget, dl);
4121     }
4122   }
4123
4124   // Check if this can be converted into a logical shift.
4125   bool isLeft = false;
4126   unsigned ShAmt = 0;
4127   SDValue ShVal;
4128   bool isShift = isVectorShift(Op, PermMask, DAG, isLeft, ShVal, ShAmt);
4129   if (isShift && ShVal.hasOneUse()) {
4130     // If the shifted value has multiple uses, it may be cheaper to use 
4131     // v_set0 + movlhps or movhlps, etc.
4132     MVT EVT = VT.getVectorElementType();
4133     ShAmt *= EVT.getSizeInBits();
4134     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4135   }
4136
4137   if (X86::isMOVLMask(PermMask.getNode())) {
4138     if (V1IsUndef)
4139       return V2;
4140     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4141       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4142     if (!isMMX)
4143       return Op;
4144   }
4145
4146   if (!isMMX && (X86::isMOVSHDUPMask(PermMask.getNode()) ||
4147                  X86::isMOVSLDUPMask(PermMask.getNode()) ||
4148                  X86::isMOVHLPSMask(PermMask.getNode()) ||
4149                  X86::isMOVHPMask(PermMask.getNode()) ||
4150                  X86::isMOVLPMask(PermMask.getNode())))
4151     return Op;
4152
4153   if (ShouldXformToMOVHLPS(PermMask.getNode()) ||
4154       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), PermMask.getNode()))
4155     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4156
4157   if (isShift) {
4158     // No better options. Use a vshl / vsrl.
4159     MVT EVT = VT.getVectorElementType();
4160     ShAmt *= EVT.getSizeInBits();
4161     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4162   }
4163
4164   bool Commuted = false;
4165   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4166   // 1,1,1,1 -> v8i16 though.
4167   V1IsSplat = isSplatVector(V1.getNode());
4168   V2IsSplat = isSplatVector(V2.getNode());
4169   
4170   // Canonicalize the splat or undef, if present, to be on the RHS.
4171   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4172     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4173     std::swap(V1IsSplat, V2IsSplat);
4174     std::swap(V1IsUndef, V2IsUndef);
4175     Commuted = true;
4176   }
4177
4178   // FIXME: Figure out a cleaner way to do this.
4179   if (isCommutedMOVL(PermMask.getNode(), V2IsSplat, V2IsUndef)) {
4180     if (V2IsUndef) return V1;
4181     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4182     if (V2IsSplat) {
4183       // V2 is a splat, so the mask may be malformed. That is, it may point
4184       // to any V2 element. The instruction selectior won't like this. Get
4185       // a corrected mask and commute to form a proper MOVS{S|D}.
4186       SDValue NewMask = getMOVLMask(NumElems, DAG, dl);
4187       if (NewMask.getNode() != PermMask.getNode())
4188         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4189     }
4190     return Op;
4191   }
4192
4193   if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4194       X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4195       X86::isUNPCKLMask(PermMask.getNode()) ||
4196       X86::isUNPCKHMask(PermMask.getNode()))
4197     return Op;
4198
4199   if (V2IsSplat) {
4200     // Normalize mask so all entries that point to V2 points to its first
4201     // element then try to match unpck{h|l} again. If match, return a
4202     // new vector_shuffle with the corrected mask.
4203     SDValue NewMask = NormalizeMask(PermMask, DAG);
4204     if (NewMask.getNode() != PermMask.getNode()) {
4205       if (X86::isUNPCKLMask(NewMask.getNode(), true)) {
4206         SDValue NewMask = getUnpacklMask(NumElems, DAG, dl);
4207         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4208       } else if (X86::isUNPCKHMask(NewMask.getNode(), true)) {
4209         SDValue NewMask = getUnpackhMask(NumElems, DAG, dl);
4210         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4211       }
4212     }
4213   }
4214
4215   // Normalize the node to match x86 shuffle ops if needed
4216   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.getNode()))
4217       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4218
4219   if (Commuted) {
4220     // Commute is back and try unpck* again.
4221     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4222     if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4223         X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4224         X86::isUNPCKLMask(PermMask.getNode()) ||
4225         X86::isUNPCKHMask(PermMask.getNode()))
4226       return Op;
4227   }
4228
4229   // Try PSHUF* first, then SHUFP*.
4230   // MMX doesn't have PSHUFD but it does have PSHUFW. While it's theoretically
4231   // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
4232   if (isMMX && NumElems == 4 && X86::isPSHUFDMask(PermMask.getNode())) {
4233     if (V2.getOpcode() != ISD::UNDEF)
4234       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1,
4235                          DAG.getNode(ISD::UNDEF, VT), PermMask);
4236     return Op;
4237   }
4238
4239   if (!isMMX) {
4240     if (Subtarget->hasSSE2() &&
4241         (X86::isPSHUFDMask(PermMask.getNode()) ||
4242          X86::isPSHUFHWMask(PermMask.getNode()) ||
4243          X86::isPSHUFLWMask(PermMask.getNode()))) {
4244       MVT RVT = VT;
4245       if (VT == MVT::v4f32) {
4246         RVT = MVT::v4i32;
4247         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT,
4248                          DAG.getNode(ISD::BIT_CONVERT, dl, RVT, V1),
4249                          DAG.getNode(ISD::UNDEF, dl, RVT), PermMask);
4250       } else if (V2.getOpcode() != ISD::UNDEF)
4251         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT, V1,
4252                          DAG.getNode(ISD::UNDEF, dl, RVT), PermMask);
4253       if (RVT != VT)
4254         Op = DAG.getNode(ISD::BIT_CONVERT, dl, VT, Op);
4255       return Op;
4256     }
4257
4258     // Binary or unary shufps.
4259     if (X86::isSHUFPMask(PermMask.getNode()) ||
4260         (V2.getOpcode() == ISD::UNDEF && X86::isPSHUFDMask(PermMask.getNode())))
4261       return Op;
4262   }
4263
4264   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4265   if (VT == MVT::v8i16) {
4266     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(V1, V2, PermMask, DAG, *this, dl);
4267     if (NewOp.getNode())
4268       return NewOp;
4269   }
4270
4271   // Handle all 4 wide cases with a number of shuffles except for MMX.
4272   if (NumElems == 4 && !isMMX)
4273     return LowerVECTOR_SHUFFLE_4wide(V1, V2, PermMask, VT, DAG, dl);
4274
4275   return SDValue();
4276 }
4277
4278 SDValue
4279 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4280                                                 SelectionDAG &DAG) {
4281   MVT VT = Op.getValueType();
4282   DebugLoc dl = Op.getNode()->getDebugLoc();
4283   if (VT.getSizeInBits() == 8) {
4284     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4285                                     Op.getOperand(0), Op.getOperand(1));
4286     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4287                                     DAG.getValueType(VT));
4288     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4289   } else if (VT.getSizeInBits() == 16) {
4290     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4291     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4292     if (Idx == 0)
4293       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4294                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4295                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4296                                                  MVT::v4i32,
4297                                                  Op.getOperand(0)),
4298                                      Op.getOperand(1)));
4299     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4300                                     Op.getOperand(0), Op.getOperand(1));
4301     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4302                                     DAG.getValueType(VT));
4303     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4304   } else if (VT == MVT::f32) {
4305     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4306     // the result back to FR32 register. It's only worth matching if the
4307     // result has a single use which is a store or a bitcast to i32.  And in
4308     // the case of a store, it's not worth it if the index is a constant 0,
4309     // because a MOVSSmr can be used instead, which is smaller and faster.
4310     if (!Op.hasOneUse())
4311       return SDValue();
4312     SDNode *User = *Op.getNode()->use_begin();
4313     if ((User->getOpcode() != ISD::STORE ||
4314          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4315           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4316         (User->getOpcode() != ISD::BIT_CONVERT ||
4317          User->getValueType(0) != MVT::i32))
4318       return SDValue();
4319     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4320                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, 
4321                                               Op.getOperand(0)),
4322                                               Op.getOperand(1));
4323     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4324   } else if (VT == MVT::i32) {
4325     // ExtractPS works with constant index.
4326     if (isa<ConstantSDNode>(Op.getOperand(1)))
4327       return Op;
4328   }
4329   return SDValue();
4330 }
4331
4332
4333 SDValue
4334 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4335   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4336     return SDValue();
4337
4338   if (Subtarget->hasSSE41()) {
4339     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4340     if (Res.getNode())
4341       return Res;
4342   }
4343
4344   MVT VT = Op.getValueType();
4345   DebugLoc dl = Op.getNode()->getDebugLoc();
4346   // TODO: handle v16i8.
4347   if (VT.getSizeInBits() == 16) {
4348     SDValue Vec = Op.getOperand(0);
4349     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4350     if (Idx == 0)
4351       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4352                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4353                                      DAG.getNode(ISD::BIT_CONVERT, dl, 
4354                                                  MVT::v4i32, Vec),
4355                                      Op.getOperand(1)));
4356     // Transform it so it match pextrw which produces a 32-bit result.
4357     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4358     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4359                                     Op.getOperand(0), Op.getOperand(1));
4360     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4361                                     DAG.getValueType(VT));
4362     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4363   } else if (VT.getSizeInBits() == 32) {
4364     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4365     if (Idx == 0)
4366       return Op;
4367     // SHUFPS the element to the lowest double word, then movss.
4368     MVT MaskVT = MVT::getIntVectorWithNumElements(4);
4369     SmallVector<SDValue, 8> IdxVec;
4370     IdxVec.
4371       push_back(DAG.getConstant(Idx, MaskVT.getVectorElementType()));
4372     IdxVec.
4373       push_back(DAG.getNode(ISD::UNDEF, dl, MaskVT.getVectorElementType()));
4374     IdxVec.
4375       push_back(DAG.getNode(ISD::UNDEF, dl, MaskVT.getVectorElementType()));
4376     IdxVec.
4377       push_back(DAG.getNode(ISD::UNDEF, dl, MaskVT.getVectorElementType()));
4378     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4379                                  &IdxVec[0], IdxVec.size());
4380     SDValue Vec = Op.getOperand(0);
4381     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4382                       Vec, DAG.getNode(ISD::UNDEF, dl, Vec.getValueType()), 
4383                       Mask);
4384     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4385                        DAG.getIntPtrConstant(0));
4386   } else if (VT.getSizeInBits() == 64) {
4387     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4388     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4389     //        to match extract_elt for f64.
4390     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4391     if (Idx == 0)
4392       return Op;
4393
4394     // UNPCKHPD the element to the lowest double word, then movsd.
4395     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4396     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4397     MVT MaskVT = MVT::getIntVectorWithNumElements(2);
4398     SmallVector<SDValue, 8> IdxVec;
4399     IdxVec.push_back(DAG.getConstant(1, MaskVT.getVectorElementType()));
4400     IdxVec.
4401       push_back(DAG.getNode(ISD::UNDEF, dl, MaskVT.getVectorElementType()));
4402     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4403                                  &IdxVec[0], IdxVec.size());
4404     SDValue Vec = Op.getOperand(0);
4405     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4406                       Vec, DAG.getNode(ISD::UNDEF, dl, Vec.getValueType()), 
4407                       Mask);
4408     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4409                        DAG.getIntPtrConstant(0));
4410   }
4411
4412   return SDValue();
4413 }
4414
4415 SDValue
4416 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4417   MVT VT = Op.getValueType();
4418   MVT EVT = VT.getVectorElementType();
4419   DebugLoc dl = Op.getNode()->getDebugLoc();
4420
4421   SDValue N0 = Op.getOperand(0);
4422   SDValue N1 = Op.getOperand(1);
4423   SDValue N2 = Op.getOperand(2);
4424
4425   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4426       isa<ConstantSDNode>(N2)) {
4427     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4428                                                   : X86ISD::PINSRW;
4429     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4430     // argument.
4431     if (N1.getValueType() != MVT::i32)
4432       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4433     if (N2.getValueType() != MVT::i32)
4434       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4435     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4436   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4437     // Bits [7:6] of the constant are the source select.  This will always be
4438     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4439     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4440     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4441     // Bits [5:4] of the constant are the destination select.  This is the 
4442     //  value of the incoming immediate.
4443     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may 
4444     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4445     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4446     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4447   } else if (EVT == MVT::i32) {
4448     // InsertPS works with constant index.
4449     if (isa<ConstantSDNode>(N2))
4450       return Op;
4451   }
4452   return SDValue();
4453 }
4454
4455 SDValue
4456 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4457   MVT VT = Op.getValueType();
4458   MVT EVT = VT.getVectorElementType();
4459
4460   if (Subtarget->hasSSE41())
4461     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4462
4463   if (EVT == MVT::i8)
4464     return SDValue();
4465
4466   DebugLoc dl = Op.getNode()->getDebugLoc();
4467   SDValue N0 = Op.getOperand(0);
4468   SDValue N1 = Op.getOperand(1);
4469   SDValue N2 = Op.getOperand(2);
4470
4471   if (EVT.getSizeInBits() == 16) {
4472     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4473     // as its second argument.
4474     if (N1.getValueType() != MVT::i32)
4475       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4476     if (N2.getValueType() != MVT::i32)
4477       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4478     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4479   }
4480   return SDValue();
4481 }
4482
4483 SDValue
4484 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4485   DebugLoc dl = Op.getNode()->getDebugLoc();
4486   if (Op.getValueType() == MVT::v2f32)
4487     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4488                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4489                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4490                                                Op.getOperand(0))));
4491
4492   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4493   MVT VT = MVT::v2i32;
4494   switch (Op.getValueType().getSimpleVT()) {
4495   default: break;
4496   case MVT::v16i8:
4497   case MVT::v8i16:
4498     VT = MVT::v4i32;
4499     break;
4500   }
4501   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4502                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4503 }
4504
4505 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4506 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4507 // one of the above mentioned nodes. It has to be wrapped because otherwise
4508 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4509 // be used to form addressing mode. These wrapped nodes will be selected
4510 // into MOV32ri.
4511 SDValue
4512 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4513   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4514   // FIXME there isn't really any debug info here, should come from the parent
4515   DebugLoc dl = CP->getDebugLoc();
4516   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(),
4517                                                getPointerTy(),
4518                                                CP->getAlignment());
4519   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4520   // With PIC, the address is actually $g + Offset.
4521   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4522       !Subtarget->isPICStyleRIPRel()) {
4523     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4524                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4525                          Result);
4526   }
4527
4528   return Result;
4529 }
4530
4531 SDValue
4532 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4533                                       int64_t Offset,
4534                                       SelectionDAG &DAG) const {
4535   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4536   bool ExtraLoadRequired =
4537     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4538
4539   // Create the TargetGlobalAddress node, folding in the constant
4540   // offset if it is legal.
4541   SDValue Result;
4542   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4543     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4544     Offset = 0;
4545   } else
4546     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4547   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4548
4549   // With PIC, the address is actually $g + Offset.
4550   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4551     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4552                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4553                          Result);
4554   }
4555   
4556   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4557   // load the value at address GV, not the value of GV itself. This means that
4558   // the GlobalAddress must be in the base or index register of the address, not
4559   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4560   // The same applies for external symbols during PIC codegen
4561   if (ExtraLoadRequired)
4562     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4563                          PseudoSourceValue::getGOT(), 0);
4564
4565   // If there was a non-zero offset that we didn't fold, create an explicit
4566   // addition for it.
4567   if (Offset != 0)
4568     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4569                          DAG.getConstant(Offset, getPointerTy()));
4570
4571   return Result;
4572 }
4573
4574 SDValue
4575 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4576   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4577   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4578   return LowerGlobalAddress(GV, Op.getNode()->getDebugLoc(), Offset, DAG);
4579 }
4580
4581 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4582 static SDValue
4583 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4584                                 const MVT PtrVT) {
4585   SDValue InFlag;
4586   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4587   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4588                                      DAG.getNode(X86ISD::GlobalBaseReg,
4589                                                  PtrVT), InFlag);
4590   InFlag = Chain.getValue(1);
4591
4592   // emit leal symbol@TLSGD(,%ebx,1), %eax
4593   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4594   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4595                                              GA->getValueType(0),
4596                                              GA->getOffset());
4597   SDValue Ops[] = { Chain,  TGA, InFlag };
4598   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 3);
4599   InFlag = Result.getValue(2);
4600   Chain = Result.getValue(1);
4601
4602   // call ___tls_get_addr. This function receives its argument in
4603   // the register EAX.
4604   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Result, InFlag);
4605   InFlag = Chain.getValue(1);
4606
4607   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4608   SDValue Ops1[] = { Chain,
4609                       DAG.getTargetExternalSymbol("___tls_get_addr",
4610                                                   PtrVT),
4611                       DAG.getRegister(X86::EAX, PtrVT),
4612                       DAG.getRegister(X86::EBX, PtrVT),
4613                       InFlag };
4614   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 5);
4615   InFlag = Chain.getValue(1);
4616
4617   return DAG.getCopyFromReg(Chain, dl, X86::EAX, PtrVT, InFlag);
4618 }
4619
4620 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4621 static SDValue
4622 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4623                                 const MVT PtrVT) {
4624   SDValue InFlag, Chain;
4625   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4626
4627   // emit leaq symbol@TLSGD(%rip), %rdi
4628   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4629   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4630                                              GA->getValueType(0),
4631                                              GA->getOffset());
4632   SDValue Ops[]  = { DAG.getEntryNode(), TGA};
4633   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 2);
4634   Chain  = Result.getValue(1);
4635   InFlag = Result.getValue(2);
4636
4637   // call __tls_get_addr. This function receives its argument in
4638   // the register RDI.
4639   Chain = DAG.getCopyToReg(Chain, dl, X86::RDI, Result, InFlag);
4640   InFlag = Chain.getValue(1);
4641
4642   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4643   SDValue Ops1[] = { Chain,
4644                       DAG.getTargetExternalSymbol("__tls_get_addr",
4645                                                   PtrVT),
4646                       DAG.getRegister(X86::RDI, PtrVT),
4647                       InFlag };
4648   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 4);
4649   InFlag = Chain.getValue(1);
4650
4651   return DAG.getCopyFromReg(Chain, dl, X86::RAX, PtrVT, InFlag);
4652 }
4653
4654 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4655 // "local exec" model.
4656 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4657                                      const MVT PtrVT) {
4658   DebugLoc dl = GA->getDebugLoc();
4659   // Get the Thread Pointer
4660   SDValue ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER, PtrVT);
4661   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4662   // exec)
4663   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4664                                              GA->getValueType(0),
4665                                              GA->getOffset());
4666   SDValue Offset = DAG.getNode(X86ISD::Wrapper, PtrVT, TGA);
4667
4668   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
4669     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4670                          PseudoSourceValue::getGOT(), 0);
4671
4672   // The address of the thread local variable is the add of the thread
4673   // pointer with the offset of the variable.
4674   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4675 }
4676
4677 SDValue
4678 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4679   // TODO: implement the "local dynamic" model
4680   // TODO: implement the "initial exec"model for pic executables
4681   assert(Subtarget->isTargetELF() &&
4682          "TLS not implemented for non-ELF targets");
4683   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4684   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
4685   // otherwise use the "Local Exec"TLS Model
4686   if (Subtarget->is64Bit()) {
4687     return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4688   } else {
4689     if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
4690       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4691     else
4692       return LowerToTLSExecModel(GA, DAG, getPointerTy());
4693   }
4694 }
4695
4696 SDValue
4697 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4698   // FIXME there isn't really any debug info here
4699   DebugLoc dl = Op.getDebugLoc();
4700   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4701   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4702   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4703   // With PIC, the address is actually $g + Offset.
4704   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4705       !Subtarget->isPICStyleRIPRel()) {
4706     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4707                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4708                          Result);
4709   }
4710
4711   return Result;
4712 }
4713
4714 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4715   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4716   // FIXME there isn't really any debug into here
4717   DebugLoc dl = JT->getDebugLoc();
4718   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4719   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4720   // With PIC, the address is actually $g + Offset.
4721   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4722       !Subtarget->isPICStyleRIPRel()) {
4723     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4724                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4725                          Result);
4726   }
4727
4728   return Result;
4729 }
4730
4731 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4732 /// take a 2 x i32 value to shift plus a shift amount. 
4733 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4734   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4735   MVT VT = Op.getValueType();
4736   unsigned VTBits = VT.getSizeInBits();
4737   DebugLoc dl = Op.getNode()->getDebugLoc();
4738   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4739   SDValue ShOpLo = Op.getOperand(0);
4740   SDValue ShOpHi = Op.getOperand(1);
4741   SDValue ShAmt  = Op.getOperand(2);
4742   SDValue Tmp1 = isSRA ?
4743     DAG.getNode(ISD::SRA, dl, VT, ShOpHi, 
4744                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4745     DAG.getConstant(0, VT);
4746
4747   SDValue Tmp2, Tmp3;
4748   if (Op.getOpcode() == ISD::SHL_PARTS) {
4749     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4750     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4751   } else {
4752     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4753     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4754   }
4755
4756   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4757                                   DAG.getConstant(VTBits, MVT::i8));
4758   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4759                                AndNode, DAG.getConstant(0, MVT::i8));
4760
4761   SDValue Hi, Lo;
4762   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4763   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4764   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4765
4766   if (Op.getOpcode() == ISD::SHL_PARTS) {
4767     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4768     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4769   } else {
4770     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4771     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4772   }
4773
4774   SDValue Ops[2] = { Lo, Hi };
4775   return DAG.getMergeValues(Ops, 2, dl);
4776 }
4777
4778 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4779   MVT SrcVT = Op.getOperand(0).getValueType();
4780   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4781          "Unknown SINT_TO_FP to lower!");
4782   
4783   // These are really Legal; caller falls through into that case.
4784   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4785     return SDValue();
4786   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 && 
4787       Subtarget->is64Bit())
4788     return SDValue();
4789   
4790   DebugLoc dl = Op.getNode()->getDebugLoc();
4791   unsigned Size = SrcVT.getSizeInBits()/8;
4792   MachineFunction &MF = DAG.getMachineFunction();
4793   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4794   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4795   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4796                                  StackSlot,
4797                                  PseudoSourceValue::getFixedStack(SSFI), 0);
4798
4799   // Build the FILD
4800   SDVTList Tys;
4801   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4802   if (useSSE)
4803     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4804   else
4805     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4806   SmallVector<SDValue, 8> Ops;
4807   Ops.push_back(Chain);
4808   Ops.push_back(StackSlot);
4809   Ops.push_back(DAG.getValueType(SrcVT));
4810   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4811                                  Tys, &Ops[0], Ops.size());
4812
4813   if (useSSE) {
4814     Chain = Result.getValue(1);
4815     SDValue InFlag = Result.getValue(2);
4816
4817     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4818     // shouldn't be necessary except that RFP cannot be live across
4819     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4820     MachineFunction &MF = DAG.getMachineFunction();
4821     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4822     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4823     Tys = DAG.getVTList(MVT::Other);
4824     SmallVector<SDValue, 8> Ops;
4825     Ops.push_back(Chain);
4826     Ops.push_back(Result);
4827     Ops.push_back(StackSlot);
4828     Ops.push_back(DAG.getValueType(Op.getValueType()));
4829     Ops.push_back(InFlag);
4830     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4831     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4832                          PseudoSourceValue::getFixedStack(SSFI), 0);
4833   }
4834
4835   return Result;
4836 }
4837
4838 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4839 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4840   // This algorithm is not obvious. Here it is in C code, more or less:
4841   /*
4842     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4843       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4844       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4845
4846       // Copy ints to xmm registers.
4847       __m128i xh = _mm_cvtsi32_si128( hi );
4848       __m128i xl = _mm_cvtsi32_si128( lo );
4849
4850       // Combine into low half of a single xmm register.
4851       __m128i x = _mm_unpacklo_epi32( xh, xl );
4852       __m128d d;
4853       double sd;
4854
4855       // Merge in appropriate exponents to give the integer bits the right
4856       // magnitude.
4857       x = _mm_unpacklo_epi32( x, exp );
4858
4859       // Subtract away the biases to deal with the IEEE-754 double precision
4860       // implicit 1.
4861       d = _mm_sub_pd( (__m128d) x, bias );
4862
4863       // All conversions up to here are exact. The correctly rounded result is
4864       // calculated using the current rounding mode using the following
4865       // horizontal add.
4866       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4867       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4868                                 // store doesn't really need to be here (except
4869                                 // maybe to zero the other double)
4870       return sd;
4871     }
4872   */
4873
4874   DebugLoc dl = Op.getNode()->getDebugLoc();
4875
4876   // Build some magic constants.
4877   std::vector<Constant*> CV0;
4878   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4879   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4880   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4881   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4882   Constant *C0 = ConstantVector::get(CV0);
4883   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 4);
4884
4885   std::vector<Constant*> CV1;
4886   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4887   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4888   Constant *C1 = ConstantVector::get(CV1);
4889   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 4);
4890
4891   SmallVector<SDValue, 4> MaskVec;
4892   MaskVec.push_back(DAG.getConstant(0, MVT::i32));
4893   MaskVec.push_back(DAG.getConstant(4, MVT::i32));
4894   MaskVec.push_back(DAG.getConstant(1, MVT::i32));
4895   MaskVec.push_back(DAG.getConstant(5, MVT::i32));
4896   SDValue UnpcklMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, 
4897                                    &MaskVec[0], MaskVec.size());
4898   SmallVector<SDValue, 4> MaskVec2;
4899   MaskVec2.push_back(DAG.getConstant(1, MVT::i32));
4900   MaskVec2.push_back(DAG.getConstant(0, MVT::i32));
4901   SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, 
4902                                  &MaskVec2[0], MaskVec2.size());
4903
4904   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4905                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4906                                         Op.getOperand(0),
4907                                         DAG.getIntPtrConstant(1)));
4908   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4909                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4910                                         Op.getOperand(0),
4911                                         DAG.getIntPtrConstant(0)));
4912   SDValue Unpck1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
4913                                 XR1, XR2, UnpcklMask);
4914   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4915                               PseudoSourceValue::getConstantPool(), 0,
4916                               false, 16);
4917   SDValue Unpck2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
4918                                Unpck1, CLod0, UnpcklMask);
4919   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4920   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4921                               PseudoSourceValue::getConstantPool(), 0,
4922                               false, 16);
4923   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4924
4925   // Add the halves; easiest way is to swap them into another reg first.
4926   SDValue Shuf = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2f64,
4927                              Sub, Sub, ShufMask);
4928   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4929   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4930                      DAG.getIntPtrConstant(0));
4931 }
4932
4933 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4934 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4935   DebugLoc dl = Op.getNode()->getDebugLoc();
4936   // FP constant to bias correct the final result.
4937   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4938                                    MVT::f64);
4939
4940   // Load the 32-bit value into an XMM register.
4941   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4942                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4943                                          Op.getOperand(0),
4944                                          DAG.getIntPtrConstant(0)));
4945
4946   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4947                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4948                      DAG.getIntPtrConstant(0));
4949
4950   // Or the load with the bias.
4951   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4952                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4953                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4954                                                    MVT::v2f64, Load)),
4955                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4956                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4957                                                    MVT::v2f64, Bias)));
4958   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4959                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4960                    DAG.getIntPtrConstant(0));
4961
4962   // Subtract the bias.
4963   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4964
4965   // Handle final rounding.
4966   MVT DestVT = Op.getValueType();
4967
4968   if (DestVT.bitsLT(MVT::f64)) {
4969     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4970                        DAG.getIntPtrConstant(0));
4971   } else if (DestVT.bitsGT(MVT::f64)) {
4972     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4973   }
4974
4975   // Handle final rounding.
4976   return Sub;
4977 }
4978
4979 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4980   SDValue N0 = Op.getOperand(0);
4981   DebugLoc dl = Op.getNode()->getDebugLoc();
4982
4983   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4984   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4985   // the optimization here.
4986   if (DAG.SignBitIsZero(N0))
4987     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4988
4989   MVT SrcVT = N0.getValueType();
4990   if (SrcVT == MVT::i64) {
4991     // We only handle SSE2 f64 target here; caller can handle the rest.
4992     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4993       return SDValue();
4994
4995     return LowerUINT_TO_FP_i64(Op, DAG);
4996   } else if (SrcVT == MVT::i32) {
4997     return LowerUINT_TO_FP_i32(Op, DAG);
4998   }
4999
5000   assert(0 && "Unknown UINT_TO_FP to lower!");
5001   return SDValue();
5002 }
5003
5004 std::pair<SDValue,SDValue> X86TargetLowering::
5005 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
5006   DebugLoc dl = Op.getNode()->getDebugLoc();
5007   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
5008          Op.getValueType().getSimpleVT() >= MVT::i16 &&
5009          "Unknown FP_TO_SINT to lower!");
5010
5011   // These are really Legal.
5012   if (Op.getValueType() == MVT::i32 && 
5013       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5014     return std::make_pair(SDValue(), SDValue());
5015   if (Subtarget->is64Bit() &&
5016       Op.getValueType() == MVT::i64 &&
5017       Op.getOperand(0).getValueType() != MVT::f80)
5018     return std::make_pair(SDValue(), SDValue());
5019
5020   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5021   // stack slot.
5022   MachineFunction &MF = DAG.getMachineFunction();
5023   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
5024   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5025   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5026   unsigned Opc;
5027   switch (Op.getValueType().getSimpleVT()) {
5028   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5029   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5030   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5031   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5032   }
5033
5034   SDValue Chain = DAG.getEntryNode();
5035   SDValue Value = Op.getOperand(0);
5036   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5037     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5038     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5039                          PseudoSourceValue::getFixedStack(SSFI), 0);
5040     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5041     SDValue Ops[] = {
5042       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5043     };
5044     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5045     Chain = Value.getValue(1);
5046     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5047     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5048   }
5049
5050   // Build the FP_TO_INT*_IN_MEM
5051   SDValue Ops[] = { Chain, Value, StackSlot };
5052   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5053
5054   return std::make_pair(FIST, StackSlot);
5055 }
5056
5057 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5058   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
5059   SDValue FIST = Vals.first, StackSlot = Vals.second;
5060   if (FIST.getNode() == 0) return SDValue();
5061   
5062   // Load the result.
5063   return DAG.getLoad(Op.getValueType(), Op.getNode()->getDebugLoc(),
5064                      FIST, StackSlot, NULL, 0);
5065 }
5066
5067 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5068   DebugLoc dl = Op.getNode()->getDebugLoc();
5069   MVT VT = Op.getValueType();
5070   MVT EltVT = VT;
5071   if (VT.isVector())
5072     EltVT = VT.getVectorElementType();
5073   std::vector<Constant*> CV;
5074   if (EltVT == MVT::f64) {
5075     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5076     CV.push_back(C);
5077     CV.push_back(C);
5078   } else {
5079     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5080     CV.push_back(C);
5081     CV.push_back(C);
5082     CV.push_back(C);
5083     CV.push_back(C);
5084   }
5085   Constant *C = ConstantVector::get(CV);
5086   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5087   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5088                                PseudoSourceValue::getConstantPool(), 0,
5089                                false, 16);
5090   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5091 }
5092
5093 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5094   DebugLoc dl = Op.getNode()->getDebugLoc();
5095   MVT VT = Op.getValueType();
5096   MVT EltVT = VT;
5097   unsigned EltNum = 1;
5098   if (VT.isVector()) {
5099     EltVT = VT.getVectorElementType();
5100     EltNum = VT.getVectorNumElements();
5101   }
5102   std::vector<Constant*> CV;
5103   if (EltVT == MVT::f64) {
5104     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5105     CV.push_back(C);
5106     CV.push_back(C);
5107   } else {
5108     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5109     CV.push_back(C);
5110     CV.push_back(C);
5111     CV.push_back(C);
5112     CV.push_back(C);
5113   }
5114   Constant *C = ConstantVector::get(CV);
5115   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5116   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5117                                PseudoSourceValue::getConstantPool(), 0,
5118                                false, 16);
5119   if (VT.isVector()) {
5120     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5121                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5122                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, 
5123                                 Op.getOperand(0)),
5124                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5125   } else {
5126     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5127   }
5128 }
5129
5130 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5131   SDValue Op0 = Op.getOperand(0);
5132   SDValue Op1 = Op.getOperand(1);
5133   DebugLoc dl = Op.getNode()->getDebugLoc();
5134   MVT VT = Op.getValueType();
5135   MVT SrcVT = Op1.getValueType();
5136
5137   // If second operand is smaller, extend it first.
5138   if (SrcVT.bitsLT(VT)) {
5139     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5140     SrcVT = VT;
5141   }
5142   // And if it is bigger, shrink it first.
5143   if (SrcVT.bitsGT(VT)) {
5144     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5145     SrcVT = VT;
5146   }
5147
5148   // At this point the operands and the result should have the same
5149   // type, and that won't be f80 since that is not custom lowered.
5150
5151   // First get the sign bit of second operand.
5152   std::vector<Constant*> CV;
5153   if (SrcVT == MVT::f64) {
5154     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5155     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5156   } else {
5157     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5158     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5159     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5160     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5161   }
5162   Constant *C = ConstantVector::get(CV);
5163   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5164   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5165                                 PseudoSourceValue::getConstantPool(), 0,
5166                                 false, 16);
5167   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5168
5169   // Shift sign bit right or left if the two operands have different types.
5170   if (SrcVT.bitsGT(VT)) {
5171     // Op0 is MVT::f32, Op1 is MVT::f64.
5172     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5173     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5174                           DAG.getConstant(32, MVT::i32));
5175     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5176     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5177                           DAG.getIntPtrConstant(0));
5178   }
5179
5180   // Clear first operand sign bit.
5181   CV.clear();
5182   if (VT == MVT::f64) {
5183     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5184     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5185   } else {
5186     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5187     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5188     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5189     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5190   }
5191   C = ConstantVector::get(CV);
5192   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5193   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5194                                 PseudoSourceValue::getConstantPool(), 0,
5195                                 false, 16);
5196   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5197
5198   // Or the value with the sign bit.
5199   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5200 }
5201
5202 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5203   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5204   SDValue Op0 = Op.getOperand(0);
5205   SDValue Op1 = Op.getOperand(1);
5206   DebugLoc dl = Op.getNode()->getDebugLoc();
5207   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5208   
5209   // Lower (X & (1 << N)) == 0 to BT(X, N).
5210   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5211   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5212   if (Op0.getOpcode() == ISD::AND &&
5213       Op0.hasOneUse() &&
5214       Op1.getOpcode() == ISD::Constant &&
5215       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5216       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5217     SDValue LHS, RHS;
5218     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5219       if (ConstantSDNode *Op010C =
5220             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5221         if (Op010C->getZExtValue() == 1) {
5222           LHS = Op0.getOperand(0);
5223           RHS = Op0.getOperand(1).getOperand(1);
5224         }
5225     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5226       if (ConstantSDNode *Op000C =
5227             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5228         if (Op000C->getZExtValue() == 1) {
5229           LHS = Op0.getOperand(1);
5230           RHS = Op0.getOperand(0).getOperand(1);
5231         }
5232     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5233       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5234       SDValue AndLHS = Op0.getOperand(0);
5235       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5236         LHS = AndLHS.getOperand(0);
5237         RHS = AndLHS.getOperand(1);
5238       }
5239     }
5240
5241     if (LHS.getNode()) {
5242       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5243       // instruction.  Since the shift amount is in-range-or-undefined, we know
5244       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5245       // the encoding for the i16 version is larger than the i32 version.
5246       if (LHS.getValueType() == MVT::i8)
5247         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5248
5249       // If the operand types disagree, extend the shift amount to match.  Since
5250       // BT ignores high bits (like shifts) we can use anyextend.
5251       if (LHS.getValueType() != RHS.getValueType())
5252         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5253
5254       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5255       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5256       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5257                          DAG.getConstant(Cond, MVT::i8), BT);
5258     }
5259   }
5260
5261   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5262   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5263     
5264   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5265   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5266                      DAG.getConstant(X86CC, MVT::i8), Cond);
5267 }
5268
5269 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5270   SDValue Cond;
5271   SDValue Op0 = Op.getOperand(0);
5272   SDValue Op1 = Op.getOperand(1);
5273   SDValue CC = Op.getOperand(2);
5274   MVT VT = Op.getValueType();
5275   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5276   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5277   DebugLoc dl = Op.getNode()->getDebugLoc();
5278
5279   if (isFP) {
5280     unsigned SSECC = 8;
5281     MVT VT0 = Op0.getValueType();
5282     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5283     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5284     bool Swap = false;
5285
5286     switch (SetCCOpcode) {
5287     default: break;
5288     case ISD::SETOEQ:
5289     case ISD::SETEQ:  SSECC = 0; break;
5290     case ISD::SETOGT: 
5291     case ISD::SETGT: Swap = true; // Fallthrough
5292     case ISD::SETLT:
5293     case ISD::SETOLT: SSECC = 1; break;
5294     case ISD::SETOGE:
5295     case ISD::SETGE: Swap = true; // Fallthrough
5296     case ISD::SETLE:
5297     case ISD::SETOLE: SSECC = 2; break;
5298     case ISD::SETUO:  SSECC = 3; break;
5299     case ISD::SETUNE:
5300     case ISD::SETNE:  SSECC = 4; break;
5301     case ISD::SETULE: Swap = true;
5302     case ISD::SETUGE: SSECC = 5; break;
5303     case ISD::SETULT: Swap = true;
5304     case ISD::SETUGT: SSECC = 6; break;
5305     case ISD::SETO:   SSECC = 7; break;
5306     }
5307     if (Swap)
5308       std::swap(Op0, Op1);
5309
5310     // In the two special cases we can't handle, emit two comparisons.
5311     if (SSECC == 8) {
5312       if (SetCCOpcode == ISD::SETUEQ) {
5313         SDValue UNORD, EQ;
5314         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5315         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5316         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5317       }
5318       else if (SetCCOpcode == ISD::SETONE) {
5319         SDValue ORD, NEQ;
5320         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5321         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5322         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5323       }
5324       assert(0 && "Illegal FP comparison");
5325     }
5326     // Handle all other FP comparisons here.
5327     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5328   }
5329   
5330   // We are handling one of the integer comparisons here.  Since SSE only has
5331   // GT and EQ comparisons for integer, swapping operands and multiple
5332   // operations may be required for some comparisons.
5333   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5334   bool Swap = false, Invert = false, FlipSigns = false;
5335   
5336   switch (VT.getSimpleVT()) {
5337   default: break;
5338   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5339   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5340   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5341   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5342   }
5343   
5344   switch (SetCCOpcode) {
5345   default: break;
5346   case ISD::SETNE:  Invert = true;
5347   case ISD::SETEQ:  Opc = EQOpc; break;
5348   case ISD::SETLT:  Swap = true;
5349   case ISD::SETGT:  Opc = GTOpc; break;
5350   case ISD::SETGE:  Swap = true;
5351   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5352   case ISD::SETULT: Swap = true;
5353   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5354   case ISD::SETUGE: Swap = true;
5355   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5356   }
5357   if (Swap)
5358     std::swap(Op0, Op1);
5359   
5360   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5361   // bits of the inputs before performing those operations.
5362   if (FlipSigns) {
5363     MVT EltVT = VT.getVectorElementType();
5364     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5365                                       EltVT);
5366     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5367     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5368                                     SignBits.size());
5369     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5370     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5371   }
5372   
5373   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5374
5375   // If the logical-not of the result is required, perform that now.
5376   if (Invert)
5377     Result = DAG.getNOT(dl, Result, VT);
5378
5379   return Result;
5380 }
5381
5382 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5383 static bool isX86LogicalCmp(unsigned Opc) {
5384   return Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI;
5385 }
5386
5387 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5388   bool addTest = true;
5389   SDValue Cond  = Op.getOperand(0);
5390   DebugLoc dl = Op.getNode()->getDebugLoc();
5391   SDValue CC;
5392
5393   if (Cond.getOpcode() == ISD::SETCC)
5394     Cond = LowerSETCC(Cond, DAG);
5395
5396   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5397   // setting operand in place of the X86ISD::SETCC.
5398   if (Cond.getOpcode() == X86ISD::SETCC) {
5399     CC = Cond.getOperand(0);
5400
5401     SDValue Cmp = Cond.getOperand(1);
5402     unsigned Opc = Cmp.getOpcode();
5403     MVT VT = Op.getValueType();
5404     
5405     bool IllegalFPCMov = false;
5406     if (VT.isFloatingPoint() && !VT.isVector() &&
5407         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5408       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5409     
5410     if ((isX86LogicalCmp(Opc) && !IllegalFPCMov) || Opc == X86ISD::BT) { // FIXME
5411       Cond = Cmp;
5412       addTest = false;
5413     }
5414   }
5415
5416   if (addTest) {
5417     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5418     Cond= DAG.getNode(X86ISD::CMP, dl, MVT::i32, Cond, 
5419                       DAG.getConstant(0, MVT::i8));
5420   }
5421
5422   const MVT *VTs = DAG.getNodeValueTypes(Op.getValueType(),
5423                                                     MVT::Flag);
5424   SmallVector<SDValue, 4> Ops;
5425   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5426   // condition is true.
5427   Ops.push_back(Op.getOperand(2));
5428   Ops.push_back(Op.getOperand(1));
5429   Ops.push_back(CC);
5430   Ops.push_back(Cond);
5431   return DAG.getNode(X86ISD::CMOV, dl, VTs, 2, &Ops[0], Ops.size());
5432 }
5433
5434 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5435 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5436 // from the AND / OR.
5437 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5438   Opc = Op.getOpcode();
5439   if (Opc != ISD::OR && Opc != ISD::AND)
5440     return false;
5441   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5442           Op.getOperand(0).hasOneUse() &&
5443           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5444           Op.getOperand(1).hasOneUse());
5445 }
5446
5447 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5448 // 1 and that the SETCC node has a single use.
5449 static bool isXor1OfSetCC(SDValue Op) {
5450   if (Op.getOpcode() != ISD::XOR)
5451     return false;
5452   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5453   if (N1C && N1C->getAPIntValue() == 1) {
5454     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5455       Op.getOperand(0).hasOneUse();
5456   }
5457   return false;
5458 }
5459
5460 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5461   bool addTest = true;
5462   SDValue Chain = Op.getOperand(0);
5463   SDValue Cond  = Op.getOperand(1);
5464   SDValue Dest  = Op.getOperand(2);
5465   DebugLoc dl = Op.getNode()->getDebugLoc();
5466   SDValue CC;
5467
5468   if (Cond.getOpcode() == ISD::SETCC)
5469     Cond = LowerSETCC(Cond, DAG);
5470 #if 0
5471   // FIXME: LowerXALUO doesn't handle these!!
5472   else if (Cond.getOpcode() == X86ISD::ADD  ||
5473            Cond.getOpcode() == X86ISD::SUB  ||
5474            Cond.getOpcode() == X86ISD::SMUL ||
5475            Cond.getOpcode() == X86ISD::UMUL)
5476     Cond = LowerXALUO(Cond, DAG);
5477 #endif
5478   
5479   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5480   // setting operand in place of the X86ISD::SETCC.
5481   if (Cond.getOpcode() == X86ISD::SETCC) {
5482     CC = Cond.getOperand(0);
5483
5484     SDValue Cmp = Cond.getOperand(1);
5485     unsigned Opc = Cmp.getOpcode();
5486     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5487     if (isX86LogicalCmp(Opc) || Opc == X86ISD::BT) {
5488       Cond = Cmp;
5489       addTest = false;
5490     } else {
5491       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5492       default: break;
5493       case X86::COND_O:
5494       case X86::COND_B:
5495         // These can only come from an arithmetic instruction with overflow,
5496         // e.g. SADDO, UADDO.
5497         Cond = Cond.getNode()->getOperand(1);
5498         addTest = false;
5499         break;
5500       }
5501     }
5502   } else {
5503     unsigned CondOpc;
5504     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5505       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5506       unsigned Opc = Cmp.getOpcode();
5507       if (CondOpc == ISD::OR) {
5508         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5509         // two branches instead of an explicit OR instruction with a
5510         // separate test.
5511         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5512             isX86LogicalCmp(Opc)) {
5513           CC = Cond.getOperand(0).getOperand(0);
5514           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5515                               Chain, Dest, CC, Cmp);
5516           CC = Cond.getOperand(1).getOperand(0);
5517           Cond = Cmp;
5518           addTest = false;
5519         }
5520       } else { // ISD::AND
5521         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5522         // two branches instead of an explicit AND instruction with a
5523         // separate test. However, we only do this if this block doesn't
5524         // have a fall-through edge, because this requires an explicit
5525         // jmp when the condition is false.
5526         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5527             isX86LogicalCmp(Opc) &&
5528             Op.getNode()->hasOneUse()) {
5529           X86::CondCode CCode =
5530             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5531           CCode = X86::GetOppositeBranchCondition(CCode);
5532           CC = DAG.getConstant(CCode, MVT::i8);
5533           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5534           // Look for an unconditional branch following this conditional branch.
5535           // We need this because we need to reverse the successors in order
5536           // to implement FCMP_OEQ.
5537           if (User.getOpcode() == ISD::BR) {
5538             SDValue FalseBB = User.getOperand(1);
5539             SDValue NewBR =
5540               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5541             assert(NewBR == User);
5542             Dest = FalseBB;
5543
5544             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5545                                 Chain, Dest, CC, Cmp);
5546             X86::CondCode CCode =
5547               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5548             CCode = X86::GetOppositeBranchCondition(CCode);
5549             CC = DAG.getConstant(CCode, MVT::i8);
5550             Cond = Cmp;
5551             addTest = false;
5552           }
5553         }
5554       }
5555     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5556       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5557       // It should be transformed during dag combiner except when the condition
5558       // is set by a arithmetics with overflow node.
5559       X86::CondCode CCode =
5560         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5561       CCode = X86::GetOppositeBranchCondition(CCode);
5562       CC = DAG.getConstant(CCode, MVT::i8);
5563       Cond = Cond.getOperand(0).getOperand(1);
5564       addTest = false;
5565     }
5566   }
5567
5568   if (addTest) {
5569     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5570     Cond= DAG.getNode(X86ISD::CMP, dl, MVT::i32, Cond, 
5571                       DAG.getConstant(0, MVT::i8));
5572   }
5573   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5574                      Chain, Dest, CC, Cond);
5575 }
5576
5577
5578 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5579 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5580 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5581 // that the guard pages used by the OS virtual memory manager are allocated in
5582 // correct sequence.
5583 SDValue
5584 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5585                                            SelectionDAG &DAG) {
5586   assert(Subtarget->isTargetCygMing() &&
5587          "This should be used only on Cygwin/Mingw targets");
5588   DebugLoc dl = Op.getNode()->getDebugLoc();
5589
5590   // Get the inputs.
5591   SDValue Chain = Op.getOperand(0);
5592   SDValue Size  = Op.getOperand(1);
5593   // FIXME: Ensure alignment here
5594
5595   SDValue Flag;
5596
5597   MVT IntPtr = getPointerTy();
5598   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5599
5600   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5601
5602   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5603   Flag = Chain.getValue(1);
5604
5605   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5606   SDValue Ops[] = { Chain,
5607                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5608                       DAG.getRegister(X86::EAX, IntPtr),
5609                       DAG.getRegister(X86StackPtr, SPTy),
5610                       Flag };
5611   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5612   Flag = Chain.getValue(1);
5613
5614   Chain = DAG.getCALLSEQ_END(Chain,
5615                              DAG.getIntPtrConstant(0, true),
5616                              DAG.getIntPtrConstant(0, true),
5617                              Flag);
5618
5619   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5620
5621   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5622   return DAG.getMergeValues(Ops1, 2, dl);
5623 }
5624
5625 SDValue
5626 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5627                                            SDValue Chain,
5628                                            SDValue Dst, SDValue Src,
5629                                            SDValue Size, unsigned Align,
5630                                            const Value *DstSV,
5631                                            uint64_t DstSVOff) {
5632   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5633
5634   // If not DWORD aligned or size is more than the threshold, call the library.
5635   // The libc version is likely to be faster for these cases. It can use the
5636   // address value and run time information about the CPU.
5637   if ((Align & 3) != 0 ||
5638       !ConstantSize ||
5639       ConstantSize->getZExtValue() >
5640         getSubtarget()->getMaxInlineSizeThreshold()) {
5641     SDValue InFlag(0, 0);
5642
5643     // Check to see if there is a specialized entry-point for memory zeroing.
5644     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5645
5646     if (const char *bzeroEntry =  V &&
5647         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5648       MVT IntPtr = getPointerTy();
5649       const Type *IntPtrTy = TD->getIntPtrType();
5650       TargetLowering::ArgListTy Args; 
5651       TargetLowering::ArgListEntry Entry;
5652       Entry.Node = Dst;
5653       Entry.Ty = IntPtrTy;
5654       Args.push_back(Entry);
5655       Entry.Node = Size;
5656       Args.push_back(Entry);
5657       std::pair<SDValue,SDValue> CallResult =
5658         LowerCallTo(Chain, Type::VoidTy, false, false, false, false, 
5659                     CallingConv::C, false, 
5660                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5661       return CallResult.second;
5662     }
5663
5664     // Otherwise have the target-independent code call memset.
5665     return SDValue();
5666   }
5667
5668   uint64_t SizeVal = ConstantSize->getZExtValue();
5669   SDValue InFlag(0, 0);
5670   MVT AVT;
5671   SDValue Count;
5672   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5673   unsigned BytesLeft = 0;
5674   bool TwoRepStos = false;
5675   if (ValC) {
5676     unsigned ValReg;
5677     uint64_t Val = ValC->getZExtValue() & 255;
5678
5679     // If the value is a constant, then we can potentially use larger sets.
5680     switch (Align & 3) {
5681     case 2:   // WORD aligned
5682       AVT = MVT::i16;
5683       ValReg = X86::AX;
5684       Val = (Val << 8) | Val;
5685       break;
5686     case 0:  // DWORD aligned
5687       AVT = MVT::i32;
5688       ValReg = X86::EAX;
5689       Val = (Val << 8)  | Val;
5690       Val = (Val << 16) | Val;
5691       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5692         AVT = MVT::i64;
5693         ValReg = X86::RAX;
5694         Val = (Val << 32) | Val;
5695       }
5696       break;
5697     default:  // Byte aligned
5698       AVT = MVT::i8;
5699       ValReg = X86::AL;
5700       Count = DAG.getIntPtrConstant(SizeVal);
5701       break;
5702     }
5703
5704     if (AVT.bitsGT(MVT::i8)) {
5705       unsigned UBytes = AVT.getSizeInBits() / 8;
5706       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5707       BytesLeft = SizeVal % UBytes;
5708     }
5709
5710     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5711                               InFlag);
5712     InFlag = Chain.getValue(1);
5713   } else {
5714     AVT = MVT::i8;
5715     Count  = DAG.getIntPtrConstant(SizeVal);
5716     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5717     InFlag = Chain.getValue(1);
5718   }
5719
5720   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX : 
5721                                                               X86::ECX,
5722                             Count, InFlag);
5723   InFlag = Chain.getValue(1);
5724   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI : 
5725                                                               X86::EDI,
5726                             Dst, InFlag);
5727   InFlag = Chain.getValue(1);
5728
5729   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5730   SmallVector<SDValue, 8> Ops;
5731   Ops.push_back(Chain);
5732   Ops.push_back(DAG.getValueType(AVT));
5733   Ops.push_back(InFlag);
5734   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5735
5736   if (TwoRepStos) {
5737     InFlag = Chain.getValue(1);
5738     Count  = Size;
5739     MVT CVT = Count.getValueType();
5740     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5741                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5742     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX : 
5743                                                              X86::ECX,
5744                               Left, InFlag);
5745     InFlag = Chain.getValue(1);
5746     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5747     Ops.clear();
5748     Ops.push_back(Chain);
5749     Ops.push_back(DAG.getValueType(MVT::i8));
5750     Ops.push_back(InFlag);
5751     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5752   } else if (BytesLeft) {
5753     // Handle the last 1 - 7 bytes.
5754     unsigned Offset = SizeVal - BytesLeft;
5755     MVT AddrVT = Dst.getValueType();
5756     MVT SizeVT = Size.getValueType();
5757
5758     Chain = DAG.getMemset(Chain, dl,
5759                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5760                                       DAG.getConstant(Offset, AddrVT)),
5761                           Src,
5762                           DAG.getConstant(BytesLeft, SizeVT),
5763                           Align, DstSV, DstSVOff + Offset);
5764   }
5765
5766   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5767   return Chain;
5768 }
5769
5770 SDValue
5771 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5772                                       SDValue Chain, SDValue Dst, SDValue Src,
5773                                       SDValue Size, unsigned Align,
5774                                       bool AlwaysInline,
5775                                       const Value *DstSV, uint64_t DstSVOff,
5776                                       const Value *SrcSV, uint64_t SrcSVOff) {  
5777   // This requires the copy size to be a constant, preferrably
5778   // within a subtarget-specific limit.
5779   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5780   if (!ConstantSize)
5781     return SDValue();
5782   uint64_t SizeVal = ConstantSize->getZExtValue();
5783   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5784     return SDValue();
5785
5786   /// If not DWORD aligned, call the library.
5787   if ((Align & 3) != 0)
5788     return SDValue();
5789
5790   // DWORD aligned
5791   MVT AVT = MVT::i32;
5792   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5793     AVT = MVT::i64;
5794
5795   unsigned UBytes = AVT.getSizeInBits() / 8;
5796   unsigned CountVal = SizeVal / UBytes;
5797   SDValue Count = DAG.getIntPtrConstant(CountVal);
5798   unsigned BytesLeft = SizeVal % UBytes;
5799
5800   SDValue InFlag(0, 0);
5801   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX : 
5802                                                               X86::ECX,
5803                             Count, InFlag);
5804   InFlag = Chain.getValue(1);
5805   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI : 
5806                                                              X86::EDI,
5807                             Dst, InFlag);
5808   InFlag = Chain.getValue(1);
5809   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI : 
5810                                                               X86::ESI,
5811                             Src, InFlag);
5812   InFlag = Chain.getValue(1);
5813
5814   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5815   SmallVector<SDValue, 8> Ops;
5816   Ops.push_back(Chain);
5817   Ops.push_back(DAG.getValueType(AVT));
5818   Ops.push_back(InFlag);
5819   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5820
5821   SmallVector<SDValue, 4> Results;
5822   Results.push_back(RepMovs);
5823   if (BytesLeft) {
5824     // Handle the last 1 - 7 bytes.
5825     unsigned Offset = SizeVal - BytesLeft;
5826     MVT DstVT = Dst.getValueType();
5827     MVT SrcVT = Src.getValueType();
5828     MVT SizeVT = Size.getValueType();
5829     Results.push_back(DAG.getMemcpy(Chain, dl, 
5830                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5831                                                 DAG.getConstant(Offset, DstVT)),
5832                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5833                                                 DAG.getConstant(Offset, SrcVT)),
5834                                     DAG.getConstant(BytesLeft, SizeVT),
5835                                     Align, AlwaysInline,
5836                                     DstSV, DstSVOff + Offset,
5837                                     SrcSV, SrcSVOff + Offset));
5838   }
5839
5840   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, 
5841                      &Results[0], Results.size());
5842 }
5843
5844 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5845   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5846   DebugLoc dl = Op.getNode()->getDebugLoc();
5847
5848   if (!Subtarget->is64Bit()) {
5849     // vastart just stores the address of the VarArgsFrameIndex slot into the
5850     // memory location argument.
5851     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5852     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
5853   }
5854
5855   // __va_list_tag:
5856   //   gp_offset         (0 - 6 * 8)
5857   //   fp_offset         (48 - 48 + 8 * 16)
5858   //   overflow_arg_area (point to parameters coming in memory).
5859   //   reg_save_area
5860   SmallVector<SDValue, 8> MemOps;
5861   SDValue FIN = Op.getOperand(1);
5862   // Store gp_offset
5863   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
5864                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
5865                                  FIN, SV, 0);
5866   MemOps.push_back(Store);
5867
5868   // Store fp_offset
5869   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), 
5870                     FIN, DAG.getIntPtrConstant(4));
5871   Store = DAG.getStore(Op.getOperand(0), dl,
5872                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
5873                        FIN, SV, 0);
5874   MemOps.push_back(Store);
5875
5876   // Store ptr to overflow_arg_area
5877   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), 
5878                     FIN, DAG.getIntPtrConstant(4));
5879   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5880   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
5881   MemOps.push_back(Store);
5882
5883   // Store ptr to reg_save_area.
5884   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), 
5885                     FIN, DAG.getIntPtrConstant(8));
5886   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
5887   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
5888   MemOps.push_back(Store);
5889   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, 
5890                      &MemOps[0], MemOps.size());
5891 }
5892
5893 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
5894   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5895   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
5896   SDValue Chain = Op.getOperand(0);
5897   SDValue SrcPtr = Op.getOperand(1);
5898   SDValue SrcSV = Op.getOperand(2);
5899
5900   assert(0 && "VAArgInst is not yet implemented for x86-64!");
5901   abort();
5902   return SDValue();
5903 }
5904
5905 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
5906   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5907   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
5908   SDValue Chain = Op.getOperand(0);
5909   SDValue DstPtr = Op.getOperand(1);
5910   SDValue SrcPtr = Op.getOperand(2);
5911   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
5912   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5913   DebugLoc dl = Op.getNode()->getDebugLoc();
5914
5915   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
5916                        DAG.getIntPtrConstant(24), 8, false,
5917                        DstSV, 0, SrcSV, 0);
5918 }
5919
5920 SDValue
5921 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
5922   DebugLoc dl = Op.getNode()->getDebugLoc();
5923   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5924   switch (IntNo) {
5925   default: return SDValue();    // Don't custom lower most intrinsics.
5926   // Comparison intrinsics.
5927   case Intrinsic::x86_sse_comieq_ss:
5928   case Intrinsic::x86_sse_comilt_ss:
5929   case Intrinsic::x86_sse_comile_ss:
5930   case Intrinsic::x86_sse_comigt_ss:
5931   case Intrinsic::x86_sse_comige_ss:
5932   case Intrinsic::x86_sse_comineq_ss:
5933   case Intrinsic::x86_sse_ucomieq_ss:
5934   case Intrinsic::x86_sse_ucomilt_ss:
5935   case Intrinsic::x86_sse_ucomile_ss:
5936   case Intrinsic::x86_sse_ucomigt_ss:
5937   case Intrinsic::x86_sse_ucomige_ss:
5938   case Intrinsic::x86_sse_ucomineq_ss:
5939   case Intrinsic::x86_sse2_comieq_sd:
5940   case Intrinsic::x86_sse2_comilt_sd:
5941   case Intrinsic::x86_sse2_comile_sd:
5942   case Intrinsic::x86_sse2_comigt_sd:
5943   case Intrinsic::x86_sse2_comige_sd:
5944   case Intrinsic::x86_sse2_comineq_sd:
5945   case Intrinsic::x86_sse2_ucomieq_sd:
5946   case Intrinsic::x86_sse2_ucomilt_sd:
5947   case Intrinsic::x86_sse2_ucomile_sd:
5948   case Intrinsic::x86_sse2_ucomigt_sd:
5949   case Intrinsic::x86_sse2_ucomige_sd:
5950   case Intrinsic::x86_sse2_ucomineq_sd: {
5951     unsigned Opc = 0;
5952     ISD::CondCode CC = ISD::SETCC_INVALID;
5953     switch (IntNo) {
5954     default: break;
5955     case Intrinsic::x86_sse_comieq_ss:
5956     case Intrinsic::x86_sse2_comieq_sd:
5957       Opc = X86ISD::COMI;
5958       CC = ISD::SETEQ;
5959       break;
5960     case Intrinsic::x86_sse_comilt_ss:
5961     case Intrinsic::x86_sse2_comilt_sd:
5962       Opc = X86ISD::COMI;
5963       CC = ISD::SETLT;
5964       break;
5965     case Intrinsic::x86_sse_comile_ss:
5966     case Intrinsic::x86_sse2_comile_sd:
5967       Opc = X86ISD::COMI;
5968       CC = ISD::SETLE;
5969       break;
5970     case Intrinsic::x86_sse_comigt_ss:
5971     case Intrinsic::x86_sse2_comigt_sd:
5972       Opc = X86ISD::COMI;
5973       CC = ISD::SETGT;
5974       break;
5975     case Intrinsic::x86_sse_comige_ss:
5976     case Intrinsic::x86_sse2_comige_sd:
5977       Opc = X86ISD::COMI;
5978       CC = ISD::SETGE;
5979       break;
5980     case Intrinsic::x86_sse_comineq_ss:
5981     case Intrinsic::x86_sse2_comineq_sd:
5982       Opc = X86ISD::COMI;
5983       CC = ISD::SETNE;
5984       break;
5985     case Intrinsic::x86_sse_ucomieq_ss:
5986     case Intrinsic::x86_sse2_ucomieq_sd:
5987       Opc = X86ISD::UCOMI;
5988       CC = ISD::SETEQ;
5989       break;
5990     case Intrinsic::x86_sse_ucomilt_ss:
5991     case Intrinsic::x86_sse2_ucomilt_sd:
5992       Opc = X86ISD::UCOMI;
5993       CC = ISD::SETLT;
5994       break;
5995     case Intrinsic::x86_sse_ucomile_ss:
5996     case Intrinsic::x86_sse2_ucomile_sd:
5997       Opc = X86ISD::UCOMI;
5998       CC = ISD::SETLE;
5999       break;
6000     case Intrinsic::x86_sse_ucomigt_ss:
6001     case Intrinsic::x86_sse2_ucomigt_sd:
6002       Opc = X86ISD::UCOMI;
6003       CC = ISD::SETGT;
6004       break;
6005     case Intrinsic::x86_sse_ucomige_ss:
6006     case Intrinsic::x86_sse2_ucomige_sd:
6007       Opc = X86ISD::UCOMI;
6008       CC = ISD::SETGE;
6009       break;
6010     case Intrinsic::x86_sse_ucomineq_ss:
6011     case Intrinsic::x86_sse2_ucomineq_sd:
6012       Opc = X86ISD::UCOMI;
6013       CC = ISD::SETNE;
6014       break;
6015     }
6016
6017     SDValue LHS = Op.getOperand(1);
6018     SDValue RHS = Op.getOperand(2);
6019     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6020     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6021     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6022                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6023     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6024   }
6025
6026   // Fix vector shift instructions where the last operand is a non-immediate
6027   // i32 value.
6028   case Intrinsic::x86_sse2_pslli_w:
6029   case Intrinsic::x86_sse2_pslli_d:
6030   case Intrinsic::x86_sse2_pslli_q:
6031   case Intrinsic::x86_sse2_psrli_w:
6032   case Intrinsic::x86_sse2_psrli_d:
6033   case Intrinsic::x86_sse2_psrli_q:
6034   case Intrinsic::x86_sse2_psrai_w:
6035   case Intrinsic::x86_sse2_psrai_d:
6036   case Intrinsic::x86_mmx_pslli_w:
6037   case Intrinsic::x86_mmx_pslli_d:
6038   case Intrinsic::x86_mmx_pslli_q:
6039   case Intrinsic::x86_mmx_psrli_w:
6040   case Intrinsic::x86_mmx_psrli_d:
6041   case Intrinsic::x86_mmx_psrli_q:
6042   case Intrinsic::x86_mmx_psrai_w:
6043   case Intrinsic::x86_mmx_psrai_d: {
6044     SDValue ShAmt = Op.getOperand(2);
6045     if (isa<ConstantSDNode>(ShAmt))
6046       return SDValue();
6047
6048     unsigned NewIntNo = 0;
6049     MVT ShAmtVT = MVT::v4i32;
6050     switch (IntNo) {
6051     case Intrinsic::x86_sse2_pslli_w:
6052       NewIntNo = Intrinsic::x86_sse2_psll_w;
6053       break;
6054     case Intrinsic::x86_sse2_pslli_d:
6055       NewIntNo = Intrinsic::x86_sse2_psll_d;
6056       break;
6057     case Intrinsic::x86_sse2_pslli_q:
6058       NewIntNo = Intrinsic::x86_sse2_psll_q;
6059       break;
6060     case Intrinsic::x86_sse2_psrli_w:
6061       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6062       break;
6063     case Intrinsic::x86_sse2_psrli_d:
6064       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6065       break;
6066     case Intrinsic::x86_sse2_psrli_q:
6067       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6068       break;
6069     case Intrinsic::x86_sse2_psrai_w:
6070       NewIntNo = Intrinsic::x86_sse2_psra_w;
6071       break;
6072     case Intrinsic::x86_sse2_psrai_d:
6073       NewIntNo = Intrinsic::x86_sse2_psra_d;
6074       break;
6075     default: {
6076       ShAmtVT = MVT::v2i32;
6077       switch (IntNo) {
6078       case Intrinsic::x86_mmx_pslli_w:
6079         NewIntNo = Intrinsic::x86_mmx_psll_w;
6080         break;
6081       case Intrinsic::x86_mmx_pslli_d:
6082         NewIntNo = Intrinsic::x86_mmx_psll_d;
6083         break;
6084       case Intrinsic::x86_mmx_pslli_q:
6085         NewIntNo = Intrinsic::x86_mmx_psll_q;
6086         break;
6087       case Intrinsic::x86_mmx_psrli_w:
6088         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6089         break;
6090       case Intrinsic::x86_mmx_psrli_d:
6091         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6092         break;
6093       case Intrinsic::x86_mmx_psrli_q:
6094         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6095         break;
6096       case Intrinsic::x86_mmx_psrai_w:
6097         NewIntNo = Intrinsic::x86_mmx_psra_w;
6098         break;
6099       case Intrinsic::x86_mmx_psrai_d:
6100         NewIntNo = Intrinsic::x86_mmx_psra_d;
6101         break;
6102       default: abort();  // Can't reach here.
6103       }
6104       break;
6105     }
6106     }
6107     MVT VT = Op.getValueType();
6108     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6109                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6110     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6111                        DAG.getConstant(NewIntNo, MVT::i32),
6112                        Op.getOperand(1), ShAmt);
6113   }
6114   }
6115 }
6116
6117 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6118   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6119   DebugLoc dl = Op.getNode()->getDebugLoc();
6120
6121   if (Depth > 0) {
6122     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6123     SDValue Offset =
6124       DAG.getConstant(TD->getPointerSize(),
6125                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6126     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6127                        DAG.getNode(ISD::ADD, dl, getPointerTy(), 
6128                                    FrameAddr, Offset),
6129                        NULL, 0);
6130   }
6131
6132   // Just load the return address.
6133   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6134   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), 
6135                      RetAddrFI, NULL, 0);
6136 }
6137
6138 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6139   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6140   MFI->setFrameAddressIsTaken(true);
6141   MVT VT = Op.getValueType();
6142   DebugLoc dl = Op.getNode()->getDebugLoc();  // FIXME probably not meaningful
6143   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6144   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6145   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6146   while (Depth--)
6147     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6148   return FrameAddr;
6149 }
6150
6151 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6152                                                      SelectionDAG &DAG) {
6153   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6154 }
6155
6156 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6157 {
6158   MachineFunction &MF = DAG.getMachineFunction();
6159   SDValue Chain     = Op.getOperand(0);
6160   SDValue Offset    = Op.getOperand(1);
6161   SDValue Handler   = Op.getOperand(2);
6162   DebugLoc dl       = Op.getNode()->getDebugLoc();
6163
6164   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6165                                   getPointerTy());
6166   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6167
6168   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6169                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6170   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6171   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6172   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6173   MF.getRegInfo().addLiveOut(StoreAddrReg);
6174
6175   return DAG.getNode(X86ISD::EH_RETURN, dl,
6176                      MVT::Other,
6177                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6178 }
6179
6180 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6181                                              SelectionDAG &DAG) {
6182   SDValue Root = Op.getOperand(0);
6183   SDValue Trmp = Op.getOperand(1); // trampoline
6184   SDValue FPtr = Op.getOperand(2); // nested function
6185   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6186   DebugLoc dl  = Op.getNode()->getDebugLoc();
6187
6188   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6189
6190   const X86InstrInfo *TII =
6191     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6192
6193   if (Subtarget->is64Bit()) {
6194     SDValue OutChains[6];
6195
6196     // Large code-model.
6197
6198     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6199     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6200
6201     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6202     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6203
6204     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6205
6206     // Load the pointer to the nested function into R11.
6207     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6208     SDValue Addr = Trmp;
6209     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6210                                 Addr, TrmpAddr, 0);
6211
6212     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp, 
6213                        DAG.getConstant(2, MVT::i64));
6214     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6215
6216     // Load the 'nest' parameter value into R10.
6217     // R10 is specified in X86CallingConv.td
6218     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6219     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp, 
6220                        DAG.getConstant(10, MVT::i64));
6221     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6222                                 Addr, TrmpAddr, 10);
6223
6224     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp, 
6225                        DAG.getConstant(12, MVT::i64));
6226     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6227
6228     // Jump to the nested function.
6229     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6230     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp, 
6231                        DAG.getConstant(20, MVT::i64));
6232     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6233                                 Addr, TrmpAddr, 20);
6234
6235     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6236     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp, 
6237                        DAG.getConstant(22, MVT::i64));
6238     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6239                                 TrmpAddr, 22);
6240
6241     SDValue Ops[] =
6242       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6243     return DAG.getMergeValues(Ops, 2, dl);
6244   } else {
6245     const Function *Func =
6246       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6247     unsigned CC = Func->getCallingConv();
6248     unsigned NestReg;
6249
6250     switch (CC) {
6251     default:
6252       assert(0 && "Unsupported calling convention");
6253     case CallingConv::C:
6254     case CallingConv::X86_StdCall: {
6255       // Pass 'nest' parameter in ECX.
6256       // Must be kept in sync with X86CallingConv.td
6257       NestReg = X86::ECX;
6258
6259       // Check that ECX wasn't needed by an 'inreg' parameter.
6260       const FunctionType *FTy = Func->getFunctionType();
6261       const AttrListPtr &Attrs = Func->getAttributes();
6262
6263       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6264         unsigned InRegCount = 0;
6265         unsigned Idx = 1;
6266
6267         for (FunctionType::param_iterator I = FTy->param_begin(),
6268              E = FTy->param_end(); I != E; ++I, ++Idx)
6269           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6270             // FIXME: should only count parameters that are lowered to integers.
6271             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6272
6273         if (InRegCount > 2) {
6274           cerr << "Nest register in use - reduce number of inreg parameters!\n";
6275           abort();
6276         }
6277       }
6278       break;
6279     }
6280     case CallingConv::X86_FastCall:
6281     case CallingConv::Fast:
6282       // Pass 'nest' parameter in EAX.
6283       // Must be kept in sync with X86CallingConv.td
6284       NestReg = X86::EAX;
6285       break;
6286     }
6287
6288     SDValue OutChains[4];
6289     SDValue Addr, Disp;
6290
6291     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp, 
6292                        DAG.getConstant(10, MVT::i32));
6293     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6294
6295     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6296     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6297     OutChains[0] = DAG.getStore(Root, dl, 
6298                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6299                                 Trmp, TrmpAddr, 0);
6300
6301     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp, 
6302                        DAG.getConstant(1, MVT::i32));
6303     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6304
6305     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6306     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp, 
6307                        DAG.getConstant(5, MVT::i32));
6308     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6309                                 TrmpAddr, 5, false, 1);
6310
6311     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp, 
6312                        DAG.getConstant(6, MVT::i32));
6313     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6314
6315     SDValue Ops[] =
6316       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6317     return DAG.getMergeValues(Ops, 2, dl);
6318   }
6319 }
6320
6321 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6322   /*
6323    The rounding mode is in bits 11:10 of FPSR, and has the following
6324    settings:
6325      00 Round to nearest
6326      01 Round to -inf
6327      10 Round to +inf
6328      11 Round to 0
6329
6330   FLT_ROUNDS, on the other hand, expects the following:
6331     -1 Undefined
6332      0 Round to 0
6333      1 Round to nearest
6334      2 Round to +inf
6335      3 Round to -inf
6336
6337   To perform the conversion, we do:
6338     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6339   */
6340
6341   MachineFunction &MF = DAG.getMachineFunction();
6342   const TargetMachine &TM = MF.getTarget();
6343   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6344   unsigned StackAlignment = TFI.getStackAlignment();
6345   MVT VT = Op.getValueType();
6346   DebugLoc dl = Op.getNode()->getDebugLoc();
6347
6348   // Save FP Control Word to stack slot
6349   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6350   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6351
6352   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6353                               DAG.getEntryNode(), StackSlot);
6354
6355   // Load FP Control Word from stack slot
6356   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6357
6358   // Transform as necessary
6359   SDValue CWD1 =
6360     DAG.getNode(ISD::SRL, dl, MVT::i16,
6361                 DAG.getNode(ISD::AND, dl, MVT::i16,
6362                             CWD, DAG.getConstant(0x800, MVT::i16)),
6363                 DAG.getConstant(11, MVT::i8));
6364   SDValue CWD2 =
6365     DAG.getNode(ISD::SRL, dl, MVT::i16,
6366                 DAG.getNode(ISD::AND, dl, MVT::i16,
6367                             CWD, DAG.getConstant(0x400, MVT::i16)),
6368                 DAG.getConstant(9, MVT::i8));
6369
6370   SDValue RetVal =
6371     DAG.getNode(ISD::AND, dl, MVT::i16,
6372                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6373                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6374                             DAG.getConstant(1, MVT::i16)),
6375                 DAG.getConstant(3, MVT::i16));
6376
6377
6378   return DAG.getNode((VT.getSizeInBits() < 16 ?
6379                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
6380 }
6381
6382 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6383   MVT VT = Op.getValueType();
6384   MVT OpVT = VT;
6385   unsigned NumBits = VT.getSizeInBits();
6386   DebugLoc dl = Op.getNode()->getDebugLoc();
6387
6388   Op = Op.getOperand(0);
6389   if (VT == MVT::i8) {
6390     // Zero extend to i32 since there is not an i8 bsr.
6391     OpVT = MVT::i32;
6392     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6393   }
6394
6395   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6396   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6397   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6398
6399   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6400   SmallVector<SDValue, 4> Ops;
6401   Ops.push_back(Op);
6402   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6403   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6404   Ops.push_back(Op.getValue(1));
6405   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6406
6407   // Finally xor with NumBits-1.
6408   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6409
6410   if (VT == MVT::i8)
6411     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6412   return Op;
6413 }
6414
6415 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6416   MVT VT = Op.getValueType();
6417   MVT OpVT = VT;
6418   unsigned NumBits = VT.getSizeInBits();
6419   DebugLoc dl = Op.getNode()->getDebugLoc();
6420
6421   Op = Op.getOperand(0);
6422   if (VT == MVT::i8) {
6423     OpVT = MVT::i32;
6424     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6425   }
6426
6427   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6428   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6429   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6430
6431   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6432   SmallVector<SDValue, 4> Ops;
6433   Ops.push_back(Op);
6434   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6435   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6436   Ops.push_back(Op.getValue(1));
6437   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6438
6439   if (VT == MVT::i8)
6440     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6441   return Op;
6442 }
6443
6444 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6445   MVT VT = Op.getValueType();
6446   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6447   DebugLoc dl = Op.getNode()->getDebugLoc();
6448   
6449   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6450   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6451   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6452   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6453   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6454   //
6455   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6456   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6457   //  return AloBlo + AloBhi + AhiBlo;
6458
6459   SDValue A = Op.getOperand(0);
6460   SDValue B = Op.getOperand(1);
6461   
6462   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6463                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6464                        A, DAG.getConstant(32, MVT::i32));
6465   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6466                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6467                        B, DAG.getConstant(32, MVT::i32));
6468   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6469                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6470                        A, B);
6471   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6472                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6473                        A, Bhi);
6474   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6475                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6476                        Ahi, B);
6477   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6478                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6479                        AloBhi, DAG.getConstant(32, MVT::i32));
6480   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6481                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6482                        AhiBlo, DAG.getConstant(32, MVT::i32));
6483   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6484   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6485   return Res;
6486 }
6487
6488
6489 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6490   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6491   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6492   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6493   // has only one use.
6494   SDNode *N = Op.getNode();
6495   SDValue LHS = N->getOperand(0);
6496   SDValue RHS = N->getOperand(1);
6497   unsigned BaseOp = 0;
6498   unsigned Cond = 0;
6499   DebugLoc dl = Op.getNode()->getDebugLoc();
6500
6501   switch (Op.getOpcode()) {
6502   default: assert(0 && "Unknown ovf instruction!");
6503   case ISD::SADDO:
6504     BaseOp = X86ISD::ADD;
6505     Cond = X86::COND_O;
6506     break;
6507   case ISD::UADDO:
6508     BaseOp = X86ISD::ADD;
6509     Cond = X86::COND_B;
6510     break;
6511   case ISD::SSUBO:
6512     BaseOp = X86ISD::SUB;
6513     Cond = X86::COND_O;
6514     break;
6515   case ISD::USUBO:
6516     BaseOp = X86ISD::SUB;
6517     Cond = X86::COND_B;
6518     break;
6519   case ISD::SMULO:
6520     BaseOp = X86ISD::SMUL;
6521     Cond = X86::COND_O;
6522     break;
6523   case ISD::UMULO:
6524     BaseOp = X86ISD::UMUL;
6525     Cond = X86::COND_B;
6526     break;
6527   }
6528
6529   // Also sets EFLAGS.
6530   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6531   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6532
6533   SDValue SetCC =
6534     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6535                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6536
6537   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6538   return Sum;
6539 }
6540
6541 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6542   MVT T = Op.getValueType();
6543   DebugLoc dl = Op.getNode()->getDebugLoc();
6544   unsigned Reg = 0;
6545   unsigned size = 0;
6546   switch(T.getSimpleVT()) {
6547   default:
6548     assert(false && "Invalid value type!");
6549   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6550   case MVT::i16: Reg = X86::AX;  size = 2; break;
6551   case MVT::i32: Reg = X86::EAX; size = 4; break;
6552   case MVT::i64: 
6553     assert(Subtarget->is64Bit() && "Node not type legal!");
6554     Reg = X86::RAX; size = 8;
6555     break;
6556   }
6557   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6558                                     Op.getOperand(2), SDValue());
6559   SDValue Ops[] = { cpIn.getValue(0),
6560                     Op.getOperand(1),
6561                     Op.getOperand(3),
6562                     DAG.getTargetConstant(size, MVT::i8),
6563                     cpIn.getValue(1) };
6564   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6565   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6566   SDValue cpOut = 
6567     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6568   return cpOut;
6569 }
6570
6571 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6572                                                  SelectionDAG &DAG) {
6573   assert(Subtarget->is64Bit() && "Result not type legalized?");
6574   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6575   SDValue TheChain = Op.getOperand(0);
6576   DebugLoc dl = Op.getNode()->getDebugLoc();
6577   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6578   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6579   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6580                                    rax.getValue(2));
6581   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6582                             DAG.getConstant(32, MVT::i8));
6583   SDValue Ops[] = {
6584     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6585     rdx.getValue(1)
6586   };
6587   return DAG.getMergeValues(Ops, 2, dl);
6588 }
6589
6590 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6591   SDNode *Node = Op.getNode();
6592   DebugLoc dl = Node->getDebugLoc();
6593   MVT T = Node->getValueType(0);
6594   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6595                                 DAG.getConstant(0, T), Node->getOperand(2));
6596   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6597                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6598                        Node->getOperand(0),
6599                        Node->getOperand(1), negOp,
6600                        cast<AtomicSDNode>(Node)->getSrcValue(),
6601                        cast<AtomicSDNode>(Node)->getAlignment());
6602 }
6603
6604 /// LowerOperation - Provide custom lowering hooks for some operations.
6605 ///
6606 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6607   switch (Op.getOpcode()) {
6608   default: assert(0 && "Should not custom lower this!");
6609   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6610   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6611   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6612   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6613   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6614   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6615   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6616   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6617   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6618   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6619   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6620   case ISD::SHL_PARTS:
6621   case ISD::SRA_PARTS:
6622   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6623   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6624   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6625   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6626   case ISD::FABS:               return LowerFABS(Op, DAG);
6627   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6628   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6629   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6630   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6631   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6632   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6633   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6634   case ISD::CALL:               return LowerCALL(Op, DAG);
6635   case ISD::RET:                return LowerRET(Op, DAG);
6636   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6637   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6638   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6639   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6640   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6641   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6642   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6643   case ISD::FRAME_TO_ARGS_OFFSET:
6644                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6645   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6646   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6647   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6648   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6649   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6650   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6651   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6652   case ISD::SADDO:
6653   case ISD::UADDO:
6654   case ISD::SSUBO:
6655   case ISD::USUBO:
6656   case ISD::SMULO:
6657   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6658   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6659   }
6660 }
6661
6662 void X86TargetLowering::
6663 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6664                         SelectionDAG &DAG, unsigned NewOp) {
6665   MVT T = Node->getValueType(0);
6666   DebugLoc dl = Node->getDebugLoc();
6667   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6668
6669   SDValue Chain = Node->getOperand(0);
6670   SDValue In1 = Node->getOperand(1);
6671   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6672                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6673   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6674                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6675   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6676   // have a MemOperand.  Pass the info through as a normal operand.
6677   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6678   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6679   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6680   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6681   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6682   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6683   Results.push_back(Result.getValue(2));
6684 }
6685
6686 /// ReplaceNodeResults - Replace a node with an illegal result type
6687 /// with a new node built out of custom code.
6688 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6689                                            SmallVectorImpl<SDValue>&Results,
6690                                            SelectionDAG &DAG) {
6691   DebugLoc dl = N->getDebugLoc();
6692   switch (N->getOpcode()) {
6693   default:
6694     assert(false && "Do not know how to custom type legalize this operation!");
6695     return;
6696   case ISD::FP_TO_SINT: {
6697     std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
6698     SDValue FIST = Vals.first, StackSlot = Vals.second;
6699     if (FIST.getNode() != 0) {
6700       MVT VT = N->getValueType(0);
6701       // Return a load from the stack slot.
6702       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6703     }
6704     return;
6705   }
6706   case ISD::READCYCLECOUNTER: {
6707     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6708     SDValue TheChain = N->getOperand(0);
6709     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6710     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32, 
6711                                      rd.getValue(1));
6712     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6713                                      eax.getValue(2));
6714     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6715     SDValue Ops[] = { eax, edx };
6716     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6717     Results.push_back(edx.getValue(1));
6718     return;
6719   }
6720   case ISD::ATOMIC_CMP_SWAP: {
6721     MVT T = N->getValueType(0);
6722     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6723     SDValue cpInL, cpInH;
6724     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6725                         DAG.getConstant(0, MVT::i32));
6726     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6727                         DAG.getConstant(1, MVT::i32));
6728     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6729     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6730                              cpInL.getValue(1));
6731     SDValue swapInL, swapInH;
6732     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6733                           DAG.getConstant(0, MVT::i32));
6734     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6735                           DAG.getConstant(1, MVT::i32));
6736     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6737                                cpInH.getValue(1));
6738     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6739                                swapInL.getValue(1));
6740     SDValue Ops[] = { swapInH.getValue(0),
6741                       N->getOperand(1),
6742                       swapInH.getValue(1) };
6743     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6744     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6745     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6746                                         MVT::i32, Result.getValue(1));
6747     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6748                                         MVT::i32, cpOutL.getValue(2));
6749     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6750     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6751     Results.push_back(cpOutH.getValue(1));
6752     return;
6753   }
6754   case ISD::ATOMIC_LOAD_ADD:
6755     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6756     return;
6757   case ISD::ATOMIC_LOAD_AND:
6758     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6759     return;
6760   case ISD::ATOMIC_LOAD_NAND:
6761     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6762     return;
6763   case ISD::ATOMIC_LOAD_OR:
6764     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6765     return;
6766   case ISD::ATOMIC_LOAD_SUB:
6767     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6768     return;
6769   case ISD::ATOMIC_LOAD_XOR:
6770     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6771     return;
6772   case ISD::ATOMIC_SWAP:
6773     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6774     return;
6775   }
6776 }
6777
6778 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6779   switch (Opcode) {
6780   default: return NULL;
6781   case X86ISD::BSF:                return "X86ISD::BSF";
6782   case X86ISD::BSR:                return "X86ISD::BSR";
6783   case X86ISD::SHLD:               return "X86ISD::SHLD";
6784   case X86ISD::SHRD:               return "X86ISD::SHRD";
6785   case X86ISD::FAND:               return "X86ISD::FAND";
6786   case X86ISD::FOR:                return "X86ISD::FOR";
6787   case X86ISD::FXOR:               return "X86ISD::FXOR";
6788   case X86ISD::FSRL:               return "X86ISD::FSRL";
6789   case X86ISD::FILD:               return "X86ISD::FILD";
6790   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6791   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6792   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6793   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6794   case X86ISD::FLD:                return "X86ISD::FLD";
6795   case X86ISD::FST:                return "X86ISD::FST";
6796   case X86ISD::CALL:               return "X86ISD::CALL";
6797   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6798   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6799   case X86ISD::BT:                 return "X86ISD::BT";
6800   case X86ISD::CMP:                return "X86ISD::CMP";
6801   case X86ISD::COMI:               return "X86ISD::COMI";
6802   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6803   case X86ISD::SETCC:              return "X86ISD::SETCC";
6804   case X86ISD::CMOV:               return "X86ISD::CMOV";
6805   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6806   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6807   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6808   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6809   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6810   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6811   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6812   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6813   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6814   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6815   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6816   case X86ISD::FMAX:               return "X86ISD::FMAX";
6817   case X86ISD::FMIN:               return "X86ISD::FMIN";
6818   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6819   case X86ISD::FRCP:               return "X86ISD::FRCP";
6820   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6821   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
6822   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6823   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6824   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6825   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6826   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6827   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
6828   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
6829   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
6830   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
6831   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
6832   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
6833   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
6834   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
6835   case X86ISD::VSHL:               return "X86ISD::VSHL";
6836   case X86ISD::VSRL:               return "X86ISD::VSRL";
6837   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
6838   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
6839   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
6840   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
6841   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
6842   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
6843   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
6844   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
6845   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
6846   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
6847   case X86ISD::ADD:                return "X86ISD::ADD";
6848   case X86ISD::SUB:                return "X86ISD::SUB";
6849   case X86ISD::SMUL:               return "X86ISD::SMUL";
6850   case X86ISD::UMUL:               return "X86ISD::UMUL";
6851   }
6852 }
6853
6854 // isLegalAddressingMode - Return true if the addressing mode represented
6855 // by AM is legal for this target, for a load/store of the specified type.
6856 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM, 
6857                                               const Type *Ty) const {
6858   // X86 supports extremely general addressing modes.
6859   
6860   // X86 allows a sign-extended 32-bit immediate field as a displacement.
6861   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
6862     return false;
6863   
6864   if (AM.BaseGV) {
6865     // We can only fold this if we don't need an extra load.
6866     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
6867       return false;
6868     // If BaseGV requires a register, we cannot also have a BaseReg.
6869     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
6870         AM.HasBaseReg)
6871       return false;
6872
6873     // X86-64 only supports addr of globals in small code model.
6874     if (Subtarget->is64Bit()) {
6875       if (getTargetMachine().getCodeModel() != CodeModel::Small)
6876         return false;
6877       // If lower 4G is not available, then we must use rip-relative addressing.
6878       if (AM.BaseOffs || AM.Scale > 1)
6879         return false;
6880     }
6881   }
6882   
6883   switch (AM.Scale) {
6884   case 0:
6885   case 1:
6886   case 2:
6887   case 4:
6888   case 8:
6889     // These scales always work.
6890     break;
6891   case 3:
6892   case 5:
6893   case 9:
6894     // These scales are formed with basereg+scalereg.  Only accept if there is
6895     // no basereg yet.
6896     if (AM.HasBaseReg)
6897       return false;
6898     break;
6899   default:  // Other stuff never works.
6900     return false;
6901   }
6902   
6903   return true;
6904 }
6905
6906
6907 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
6908   if (!Ty1->isInteger() || !Ty2->isInteger())
6909     return false;
6910   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6911   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6912   if (NumBits1 <= NumBits2)
6913     return false;
6914   return Subtarget->is64Bit() || NumBits1 < 64;
6915 }
6916
6917 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
6918   if (!VT1.isInteger() || !VT2.isInteger())
6919     return false;
6920   unsigned NumBits1 = VT1.getSizeInBits();
6921   unsigned NumBits2 = VT2.getSizeInBits();
6922   if (NumBits1 <= NumBits2)
6923     return false;
6924   return Subtarget->is64Bit() || NumBits1 < 64;
6925 }
6926
6927 /// isShuffleMaskLegal - Targets can use this to indicate that they only
6928 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
6929 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
6930 /// are assumed to be legal.
6931 bool
6932 X86TargetLowering::isShuffleMaskLegal(SDValue Mask, MVT VT) const {
6933   // Only do shuffles on 128-bit vector types for now.
6934   if (VT.getSizeInBits() == 64) return false;
6935   return (Mask.getNode()->getNumOperands() <= 4 ||
6936           isIdentityMask(Mask.getNode()) ||
6937           isIdentityMask(Mask.getNode(), true) ||
6938           isSplatMask(Mask.getNode())  ||
6939           isPSHUFHW_PSHUFLWMask(Mask.getNode()) ||
6940           X86::isUNPCKLMask(Mask.getNode()) ||
6941           X86::isUNPCKHMask(Mask.getNode()) ||
6942           X86::isUNPCKL_v_undef_Mask(Mask.getNode()) ||
6943           X86::isUNPCKH_v_undef_Mask(Mask.getNode()));
6944 }
6945
6946 bool
6947 X86TargetLowering::isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
6948                                           MVT EVT, SelectionDAG &DAG) const {
6949   unsigned NumElts = BVOps.size();
6950   // Only do shuffles on 128-bit vector types for now.
6951   if (EVT.getSizeInBits() * NumElts == 64) return false;
6952   if (NumElts == 2) return true;
6953   if (NumElts == 4) {
6954     return (isMOVLMask(&BVOps[0], 4)  ||
6955             isCommutedMOVL(&BVOps[0], 4, true) ||
6956             isSHUFPMask(&BVOps[0], 4) || 
6957             isCommutedSHUFP(&BVOps[0], 4));
6958   }
6959   return false;
6960 }
6961
6962 //===----------------------------------------------------------------------===//
6963 //                           X86 Scheduler Hooks
6964 //===----------------------------------------------------------------------===//
6965
6966 // private utility function
6967 MachineBasicBlock *
6968 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
6969                                                        MachineBasicBlock *MBB,
6970                                                        unsigned regOpc,
6971                                                        unsigned immOpc,
6972                                                        unsigned LoadOpc,
6973                                                        unsigned CXchgOpc,
6974                                                        unsigned copyOpc,
6975                                                        unsigned notOpc,
6976                                                        unsigned EAXreg,
6977                                                        TargetRegisterClass *RC,
6978                                                        bool invSrc) {
6979   // For the atomic bitwise operator, we generate
6980   //   thisMBB:
6981   //   newMBB:
6982   //     ld  t1 = [bitinstr.addr]
6983   //     op  t2 = t1, [bitinstr.val]
6984   //     mov EAX = t1
6985   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6986   //     bz  newMBB
6987   //     fallthrough -->nextMBB
6988   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6989   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6990   MachineFunction::iterator MBBIter = MBB;
6991   ++MBBIter;
6992   
6993   /// First build the CFG
6994   MachineFunction *F = MBB->getParent();
6995   MachineBasicBlock *thisMBB = MBB;
6996   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6997   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6998   F->insert(MBBIter, newMBB);
6999   F->insert(MBBIter, nextMBB);
7000   
7001   // Move all successors to thisMBB to nextMBB
7002   nextMBB->transferSuccessors(thisMBB);
7003     
7004   // Update thisMBB to fall through to newMBB
7005   thisMBB->addSuccessor(newMBB);
7006   
7007   // newMBB jumps to itself and fall through to nextMBB
7008   newMBB->addSuccessor(nextMBB);
7009   newMBB->addSuccessor(newMBB);
7010   
7011   // Insert instructions into newMBB based on incoming instruction
7012   assert(bInstr->getNumOperands() < 8 && "unexpected number of operands");
7013   DebugLoc dl = bInstr->getDebugLoc();
7014   MachineOperand& destOper = bInstr->getOperand(0);
7015   MachineOperand* argOpers[6];
7016   int numArgs = bInstr->getNumOperands() - 1;
7017   for (int i=0; i < numArgs; ++i)
7018     argOpers[i] = &bInstr->getOperand(i+1);
7019
7020   // x86 address has 4 operands: base, index, scale, and displacement
7021   int lastAddrIndx = 3; // [0,3]
7022   int valArgIndx = 4;
7023   
7024   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7025   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7026   for (int i=0; i <= lastAddrIndx; ++i)
7027     (*MIB).addOperand(*argOpers[i]);
7028
7029   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7030   if (invSrc) {
7031     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7032   }
7033   else 
7034     tt = t1;
7035
7036   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7037   assert((argOpers[valArgIndx]->isReg() ||
7038           argOpers[valArgIndx]->isImm()) &&
7039          "invalid operand");
7040   if (argOpers[valArgIndx]->isReg())
7041     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7042   else
7043     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7044   MIB.addReg(tt);
7045   (*MIB).addOperand(*argOpers[valArgIndx]);
7046
7047   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7048   MIB.addReg(t1);
7049   
7050   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7051   for (int i=0; i <= lastAddrIndx; ++i)
7052     (*MIB).addOperand(*argOpers[i]);
7053   MIB.addReg(t2);
7054   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7055   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7056
7057   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7058   MIB.addReg(EAXreg);
7059   
7060   // insert branch
7061   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7062
7063   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7064   return nextMBB;
7065 }
7066
7067 // private utility function:  64 bit atomics on 32 bit host.
7068 MachineBasicBlock *
7069 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7070                                                        MachineBasicBlock *MBB,
7071                                                        unsigned regOpcL,
7072                                                        unsigned regOpcH,
7073                                                        unsigned immOpcL,
7074                                                        unsigned immOpcH,
7075                                                        bool invSrc) {
7076   // For the atomic bitwise operator, we generate
7077   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7078   //     ld t1,t2 = [bitinstr.addr]
7079   //   newMBB:
7080   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7081   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7082   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7083   //     mov ECX, EBX <- t5, t6
7084   //     mov EAX, EDX <- t1, t2
7085   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7086   //     mov t3, t4 <- EAX, EDX
7087   //     bz  newMBB
7088   //     result in out1, out2
7089   //     fallthrough -->nextMBB
7090
7091   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7092   const unsigned LoadOpc = X86::MOV32rm;
7093   const unsigned copyOpc = X86::MOV32rr;
7094   const unsigned NotOpc = X86::NOT32r;
7095   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7096   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7097   MachineFunction::iterator MBBIter = MBB;
7098   ++MBBIter;
7099   
7100   /// First build the CFG
7101   MachineFunction *F = MBB->getParent();
7102   MachineBasicBlock *thisMBB = MBB;
7103   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7104   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7105   F->insert(MBBIter, newMBB);
7106   F->insert(MBBIter, nextMBB);
7107   
7108   // Move all successors to thisMBB to nextMBB
7109   nextMBB->transferSuccessors(thisMBB);
7110     
7111   // Update thisMBB to fall through to newMBB
7112   thisMBB->addSuccessor(newMBB);
7113   
7114   // newMBB jumps to itself and fall through to nextMBB
7115   newMBB->addSuccessor(nextMBB);
7116   newMBB->addSuccessor(newMBB);
7117   
7118   DebugLoc dl = bInstr->getDebugLoc();
7119   // Insert instructions into newMBB based on incoming instruction
7120   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7121   assert(bInstr->getNumOperands() < 18 && "unexpected number of operands");
7122   MachineOperand& dest1Oper = bInstr->getOperand(0);
7123   MachineOperand& dest2Oper = bInstr->getOperand(1);
7124   MachineOperand* argOpers[6];
7125   for (int i=0; i < 6; ++i)
7126     argOpers[i] = &bInstr->getOperand(i+2);
7127
7128   // x86 address has 4 operands: base, index, scale, and displacement
7129   int lastAddrIndx = 3; // [0,3]
7130   
7131   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7132   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7133   for (int i=0; i <= lastAddrIndx; ++i)
7134     (*MIB).addOperand(*argOpers[i]);
7135   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7136   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7137   // add 4 to displacement.
7138   for (int i=0; i <= lastAddrIndx-1; ++i)
7139     (*MIB).addOperand(*argOpers[i]);
7140   MachineOperand newOp3 = *(argOpers[3]);
7141   if (newOp3.isImm())
7142     newOp3.setImm(newOp3.getImm()+4);
7143   else
7144     newOp3.setOffset(newOp3.getOffset()+4);
7145   (*MIB).addOperand(newOp3);
7146
7147   // t3/4 are defined later, at the bottom of the loop
7148   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7149   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7150   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7151     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7152   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7153     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7154
7155   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7156   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7157   if (invSrc) {  
7158     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7159     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7160   } else {
7161     tt1 = t1;
7162     tt2 = t2;
7163   }
7164
7165   assert((argOpers[4]->isReg() || argOpers[4]->isImm()) &&
7166          "invalid operand");
7167   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7168   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7169   if (argOpers[4]->isReg())
7170     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7171   else
7172     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7173   if (regOpcL != X86::MOV32rr)
7174     MIB.addReg(tt1);
7175   (*MIB).addOperand(*argOpers[4]);
7176   assert(argOpers[5]->isReg() == argOpers[4]->isReg());
7177   assert(argOpers[5]->isImm() == argOpers[4]->isImm());
7178   if (argOpers[5]->isReg())
7179     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7180   else
7181     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7182   if (regOpcH != X86::MOV32rr)
7183     MIB.addReg(tt2);
7184   (*MIB).addOperand(*argOpers[5]);
7185
7186   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7187   MIB.addReg(t1);
7188   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7189   MIB.addReg(t2);
7190
7191   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7192   MIB.addReg(t5);
7193   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7194   MIB.addReg(t6);
7195   
7196   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7197   for (int i=0; i <= lastAddrIndx; ++i)
7198     (*MIB).addOperand(*argOpers[i]);
7199
7200   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7201   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7202
7203   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7204   MIB.addReg(X86::EAX);
7205   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7206   MIB.addReg(X86::EDX);
7207   
7208   // insert branch
7209   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7210
7211   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7212   return nextMBB;
7213 }
7214
7215 // private utility function
7216 MachineBasicBlock *
7217 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7218                                                       MachineBasicBlock *MBB,
7219                                                       unsigned cmovOpc) {
7220   // For the atomic min/max operator, we generate
7221   //   thisMBB:
7222   //   newMBB:
7223   //     ld t1 = [min/max.addr]
7224   //     mov t2 = [min/max.val] 
7225   //     cmp  t1, t2
7226   //     cmov[cond] t2 = t1
7227   //     mov EAX = t1
7228   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7229   //     bz   newMBB
7230   //     fallthrough -->nextMBB
7231   //
7232   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7233   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7234   MachineFunction::iterator MBBIter = MBB;
7235   ++MBBIter;
7236   
7237   /// First build the CFG
7238   MachineFunction *F = MBB->getParent();
7239   MachineBasicBlock *thisMBB = MBB;
7240   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7241   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7242   F->insert(MBBIter, newMBB);
7243   F->insert(MBBIter, nextMBB);
7244   
7245   // Move all successors to thisMBB to nextMBB
7246   nextMBB->transferSuccessors(thisMBB);
7247   
7248   // Update thisMBB to fall through to newMBB
7249   thisMBB->addSuccessor(newMBB);
7250   
7251   // newMBB jumps to newMBB and fall through to nextMBB
7252   newMBB->addSuccessor(nextMBB);
7253   newMBB->addSuccessor(newMBB);
7254   
7255   DebugLoc dl = mInstr->getDebugLoc();
7256   // Insert instructions into newMBB based on incoming instruction
7257   assert(mInstr->getNumOperands() < 8 && "unexpected number of operands");
7258   MachineOperand& destOper = mInstr->getOperand(0);
7259   MachineOperand* argOpers[6];
7260   int numArgs = mInstr->getNumOperands() - 1;
7261   for (int i=0; i < numArgs; ++i)
7262     argOpers[i] = &mInstr->getOperand(i+1);
7263   
7264   // x86 address has 4 operands: base, index, scale, and displacement
7265   int lastAddrIndx = 3; // [0,3]
7266   int valArgIndx = 4;
7267   
7268   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7269   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7270   for (int i=0; i <= lastAddrIndx; ++i)
7271     (*MIB).addOperand(*argOpers[i]);
7272
7273   // We only support register and immediate values
7274   assert((argOpers[valArgIndx]->isReg() ||
7275           argOpers[valArgIndx]->isImm()) &&
7276          "invalid operand");
7277   
7278   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);  
7279   if (argOpers[valArgIndx]->isReg())
7280     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7281   else 
7282     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7283   (*MIB).addOperand(*argOpers[valArgIndx]);
7284
7285   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7286   MIB.addReg(t1);
7287
7288   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7289   MIB.addReg(t1);
7290   MIB.addReg(t2);
7291
7292   // Generate movc
7293   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7294   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7295   MIB.addReg(t2);
7296   MIB.addReg(t1);
7297
7298   // Cmp and exchange if none has modified the memory location
7299   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7300   for (int i=0; i <= lastAddrIndx; ++i)
7301     (*MIB).addOperand(*argOpers[i]);
7302   MIB.addReg(t3);
7303   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7304   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7305   
7306   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7307   MIB.addReg(X86::EAX);
7308   
7309   // insert branch
7310   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7311
7312   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7313   return nextMBB;
7314 }
7315
7316
7317 MachineBasicBlock *
7318 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7319                                                MachineBasicBlock *BB) {
7320   DebugLoc dl = MI->getDebugLoc();
7321   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7322   switch (MI->getOpcode()) {
7323   default: assert(false && "Unexpected instr type to insert");
7324   case X86::CMOV_V1I64:
7325   case X86::CMOV_FR32:
7326   case X86::CMOV_FR64:
7327   case X86::CMOV_V4F32:
7328   case X86::CMOV_V2F64:
7329   case X86::CMOV_V2I64: {
7330     // To "insert" a SELECT_CC instruction, we actually have to insert the
7331     // diamond control-flow pattern.  The incoming instruction knows the
7332     // destination vreg to set, the condition code register to branch on, the
7333     // true/false values to select between, and a branch opcode to use.
7334     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7335     MachineFunction::iterator It = BB;
7336     ++It;
7337
7338     //  thisMBB:
7339     //  ...
7340     //   TrueVal = ...
7341     //   cmpTY ccX, r1, r2
7342     //   bCC copy1MBB
7343     //   fallthrough --> copy0MBB
7344     MachineBasicBlock *thisMBB = BB;
7345     MachineFunction *F = BB->getParent();
7346     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7347     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7348     unsigned Opc =
7349       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7350     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7351     F->insert(It, copy0MBB);
7352     F->insert(It, sinkMBB);
7353     // Update machine-CFG edges by transferring all successors of the current
7354     // block to the new block which will contain the Phi node for the select.
7355     sinkMBB->transferSuccessors(BB);
7356
7357     // Add the true and fallthrough blocks as its successors.
7358     BB->addSuccessor(copy0MBB);
7359     BB->addSuccessor(sinkMBB);
7360
7361     //  copy0MBB:
7362     //   %FalseValue = ...
7363     //   # fallthrough to sinkMBB
7364     BB = copy0MBB;
7365
7366     // Update machine-CFG edges
7367     BB->addSuccessor(sinkMBB);
7368
7369     //  sinkMBB:
7370     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7371     //  ...
7372     BB = sinkMBB;
7373     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7374       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7375       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7376
7377     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7378     return BB;
7379   }
7380
7381   case X86::FP32_TO_INT16_IN_MEM:
7382   case X86::FP32_TO_INT32_IN_MEM:
7383   case X86::FP32_TO_INT64_IN_MEM:
7384   case X86::FP64_TO_INT16_IN_MEM:
7385   case X86::FP64_TO_INT32_IN_MEM:
7386   case X86::FP64_TO_INT64_IN_MEM:
7387   case X86::FP80_TO_INT16_IN_MEM:
7388   case X86::FP80_TO_INT32_IN_MEM:
7389   case X86::FP80_TO_INT64_IN_MEM: {
7390     // Change the floating point control register to use "round towards zero"
7391     // mode when truncating to an integer value.
7392     MachineFunction *F = BB->getParent();
7393     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7394     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7395
7396     // Load the old value of the high byte of the control word...
7397     unsigned OldCW =
7398       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7399     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW), 
7400                       CWFrameIdx);
7401
7402     // Set the high part to be round to zero...
7403     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7404       .addImm(0xC7F);
7405
7406     // Reload the modified control word now...
7407     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7408
7409     // Restore the memory image of control word to original value
7410     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7411       .addReg(OldCW);
7412
7413     // Get the X86 opcode to use.
7414     unsigned Opc;
7415     switch (MI->getOpcode()) {
7416     default: assert(0 && "illegal opcode!");
7417     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7418     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7419     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7420     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7421     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7422     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7423     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7424     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7425     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7426     }
7427
7428     X86AddressMode AM;
7429     MachineOperand &Op = MI->getOperand(0);
7430     if (Op.isReg()) {
7431       AM.BaseType = X86AddressMode::RegBase;
7432       AM.Base.Reg = Op.getReg();
7433     } else {
7434       AM.BaseType = X86AddressMode::FrameIndexBase;
7435       AM.Base.FrameIndex = Op.getIndex();
7436     }
7437     Op = MI->getOperand(1);
7438     if (Op.isImm())
7439       AM.Scale = Op.getImm();
7440     Op = MI->getOperand(2);
7441     if (Op.isImm())
7442       AM.IndexReg = Op.getImm();
7443     Op = MI->getOperand(3);
7444     if (Op.isGlobal()) {
7445       AM.GV = Op.getGlobal();
7446     } else {
7447       AM.Disp = Op.getImm();
7448     }
7449     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7450                       .addReg(MI->getOperand(4).getReg());
7451
7452     // Reload the original control word now.
7453     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7454
7455     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7456     return BB;
7457   }
7458   case X86::ATOMAND32:
7459     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7460                                                X86::AND32ri, X86::MOV32rm, 
7461                                                X86::LCMPXCHG32, X86::MOV32rr,
7462                                                X86::NOT32r, X86::EAX,
7463                                                X86::GR32RegisterClass);
7464   case X86::ATOMOR32:
7465     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr, 
7466                                                X86::OR32ri, X86::MOV32rm, 
7467                                                X86::LCMPXCHG32, X86::MOV32rr,
7468                                                X86::NOT32r, X86::EAX,
7469                                                X86::GR32RegisterClass);
7470   case X86::ATOMXOR32:
7471     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7472                                                X86::XOR32ri, X86::MOV32rm, 
7473                                                X86::LCMPXCHG32, X86::MOV32rr,
7474                                                X86::NOT32r, X86::EAX,
7475                                                X86::GR32RegisterClass);
7476   case X86::ATOMNAND32:
7477     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7478                                                X86::AND32ri, X86::MOV32rm,
7479                                                X86::LCMPXCHG32, X86::MOV32rr,
7480                                                X86::NOT32r, X86::EAX,
7481                                                X86::GR32RegisterClass, true);
7482   case X86::ATOMMIN32:
7483     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7484   case X86::ATOMMAX32:
7485     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7486   case X86::ATOMUMIN32:
7487     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7488   case X86::ATOMUMAX32:
7489     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7490
7491   case X86::ATOMAND16:
7492     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7493                                                X86::AND16ri, X86::MOV16rm,
7494                                                X86::LCMPXCHG16, X86::MOV16rr,
7495                                                X86::NOT16r, X86::AX,
7496                                                X86::GR16RegisterClass);
7497   case X86::ATOMOR16:
7498     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr, 
7499                                                X86::OR16ri, X86::MOV16rm,
7500                                                X86::LCMPXCHG16, X86::MOV16rr,
7501                                                X86::NOT16r, X86::AX,
7502                                                X86::GR16RegisterClass);
7503   case X86::ATOMXOR16:
7504     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7505                                                X86::XOR16ri, X86::MOV16rm,
7506                                                X86::LCMPXCHG16, X86::MOV16rr,
7507                                                X86::NOT16r, X86::AX,
7508                                                X86::GR16RegisterClass);
7509   case X86::ATOMNAND16:
7510     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7511                                                X86::AND16ri, X86::MOV16rm,
7512                                                X86::LCMPXCHG16, X86::MOV16rr,
7513                                                X86::NOT16r, X86::AX,
7514                                                X86::GR16RegisterClass, true);
7515   case X86::ATOMMIN16:
7516     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7517   case X86::ATOMMAX16:
7518     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7519   case X86::ATOMUMIN16:
7520     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7521   case X86::ATOMUMAX16:
7522     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7523
7524   case X86::ATOMAND8:
7525     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7526                                                X86::AND8ri, X86::MOV8rm,
7527                                                X86::LCMPXCHG8, X86::MOV8rr,
7528                                                X86::NOT8r, X86::AL,
7529                                                X86::GR8RegisterClass);
7530   case X86::ATOMOR8:
7531     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr, 
7532                                                X86::OR8ri, X86::MOV8rm,
7533                                                X86::LCMPXCHG8, X86::MOV8rr,
7534                                                X86::NOT8r, X86::AL,
7535                                                X86::GR8RegisterClass);
7536   case X86::ATOMXOR8:
7537     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7538                                                X86::XOR8ri, X86::MOV8rm,
7539                                                X86::LCMPXCHG8, X86::MOV8rr,
7540                                                X86::NOT8r, X86::AL,
7541                                                X86::GR8RegisterClass);
7542   case X86::ATOMNAND8:
7543     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7544                                                X86::AND8ri, X86::MOV8rm,
7545                                                X86::LCMPXCHG8, X86::MOV8rr,
7546                                                X86::NOT8r, X86::AL,
7547                                                X86::GR8RegisterClass, true);
7548   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7549   // This group is for 64-bit host.
7550   case X86::ATOMAND64:
7551     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7552                                                X86::AND64ri32, X86::MOV64rm, 
7553                                                X86::LCMPXCHG64, X86::MOV64rr,
7554                                                X86::NOT64r, X86::RAX,
7555                                                X86::GR64RegisterClass);
7556   case X86::ATOMOR64:
7557     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr, 
7558                                                X86::OR64ri32, X86::MOV64rm, 
7559                                                X86::LCMPXCHG64, X86::MOV64rr,
7560                                                X86::NOT64r, X86::RAX,
7561                                                X86::GR64RegisterClass);
7562   case X86::ATOMXOR64:
7563     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7564                                                X86::XOR64ri32, X86::MOV64rm, 
7565                                                X86::LCMPXCHG64, X86::MOV64rr,
7566                                                X86::NOT64r, X86::RAX,
7567                                                X86::GR64RegisterClass);
7568   case X86::ATOMNAND64:
7569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7570                                                X86::AND64ri32, X86::MOV64rm,
7571                                                X86::LCMPXCHG64, X86::MOV64rr,
7572                                                X86::NOT64r, X86::RAX,
7573                                                X86::GR64RegisterClass, true);
7574   case X86::ATOMMIN64:
7575     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7576   case X86::ATOMMAX64:
7577     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7578   case X86::ATOMUMIN64:
7579     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7580   case X86::ATOMUMAX64:
7581     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7582
7583   // This group does 64-bit operations on a 32-bit host.
7584   case X86::ATOMAND6432:
7585     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7586                                                X86::AND32rr, X86::AND32rr,
7587                                                X86::AND32ri, X86::AND32ri,
7588                                                false);
7589   case X86::ATOMOR6432:
7590     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7591                                                X86::OR32rr, X86::OR32rr,
7592                                                X86::OR32ri, X86::OR32ri,
7593                                                false);
7594   case X86::ATOMXOR6432:
7595     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7596                                                X86::XOR32rr, X86::XOR32rr,
7597                                                X86::XOR32ri, X86::XOR32ri,
7598                                                false);
7599   case X86::ATOMNAND6432:
7600     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7601                                                X86::AND32rr, X86::AND32rr,
7602                                                X86::AND32ri, X86::AND32ri,
7603                                                true);
7604   case X86::ATOMADD6432:
7605     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7606                                                X86::ADD32rr, X86::ADC32rr,
7607                                                X86::ADD32ri, X86::ADC32ri,
7608                                                false);
7609   case X86::ATOMSUB6432:
7610     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7611                                                X86::SUB32rr, X86::SBB32rr,
7612                                                X86::SUB32ri, X86::SBB32ri,
7613                                                false);
7614   case X86::ATOMSWAP6432:
7615     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7616                                                X86::MOV32rr, X86::MOV32rr,
7617                                                X86::MOV32ri, X86::MOV32ri,
7618                                                false);
7619   }
7620 }
7621
7622 //===----------------------------------------------------------------------===//
7623 //                           X86 Optimization Hooks
7624 //===----------------------------------------------------------------------===//
7625
7626 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7627                                                        const APInt &Mask,
7628                                                        APInt &KnownZero,
7629                                                        APInt &KnownOne,
7630                                                        const SelectionDAG &DAG,
7631                                                        unsigned Depth) const {
7632   unsigned Opc = Op.getOpcode();
7633   assert((Opc >= ISD::BUILTIN_OP_END ||
7634           Opc == ISD::INTRINSIC_WO_CHAIN ||
7635           Opc == ISD::INTRINSIC_W_CHAIN ||
7636           Opc == ISD::INTRINSIC_VOID) &&
7637          "Should use MaskedValueIsZero if you don't know whether Op"
7638          " is a target node!");
7639
7640   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7641   switch (Opc) {
7642   default: break;
7643   case X86ISD::ADD:
7644   case X86ISD::SUB:
7645   case X86ISD::SMUL:
7646   case X86ISD::UMUL:
7647     // These nodes' second result is a boolean.
7648     if (Op.getResNo() == 0)
7649       break;
7650     // Fallthrough
7651   case X86ISD::SETCC:
7652     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7653                                        Mask.getBitWidth() - 1);
7654     break;
7655   }
7656 }
7657
7658 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7659 /// node is a GlobalAddress + offset.
7660 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7661                                        GlobalValue* &GA, int64_t &Offset) const{
7662   if (N->getOpcode() == X86ISD::Wrapper) {
7663     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7664       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7665       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7666       return true;
7667     }
7668   }
7669   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7670 }
7671
7672 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7673                                const TargetLowering &TLI) {
7674   GlobalValue *GV;
7675   int64_t Offset = 0;
7676   if (TLI.isGAPlusOffset(Base, GV, Offset))
7677     return (GV->getAlignment() >= N && (Offset % N) == 0);
7678   // DAG combine handles the stack object case.
7679   return false;
7680 }
7681
7682 static bool EltsFromConsecutiveLoads(SDNode *N, SDValue PermMask,
7683                                      unsigned NumElems, MVT EVT,
7684                                      SDNode *&Base,
7685                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7686                                      const TargetLowering &TLI) {
7687   Base = NULL;
7688   for (unsigned i = 0; i < NumElems; ++i) {
7689     SDValue Idx = PermMask.getOperand(i);
7690     if (Idx.getOpcode() == ISD::UNDEF) {
7691       if (!Base)
7692         return false;
7693       continue;
7694     }
7695
7696     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7697     if (!Elt.getNode() ||
7698         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7699       return false;
7700     if (!Base) {
7701       Base = Elt.getNode();
7702       if (Base->getOpcode() == ISD::UNDEF)
7703         return false;
7704       continue;
7705     }
7706     if (Elt.getOpcode() == ISD::UNDEF)
7707       continue;
7708
7709     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
7710                                EVT.getSizeInBits()/8, i, MFI))
7711       return false;
7712   }
7713   return true;
7714 }
7715
7716 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7717 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7718 /// if the load addresses are consecutive, non-overlapping, and in the right
7719 /// order.
7720 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7721                                        const TargetLowering &TLI) {
7722   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7723   DebugLoc dl = N->getDebugLoc();
7724   MVT VT = N->getValueType(0);
7725   MVT EVT = VT.getVectorElementType();
7726   SDValue PermMask = N->getOperand(2);
7727   unsigned NumElems = PermMask.getNumOperands();
7728   SDNode *Base = NULL;
7729   if (!EltsFromConsecutiveLoads(N, PermMask, NumElems, EVT, Base,
7730                                 DAG, MFI, TLI))
7731     return SDValue();
7732
7733   LoadSDNode *LD = cast<LoadSDNode>(Base);
7734   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
7735     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7736                        LD->getSrcValue(), LD->getSrcValueOffset(), 
7737                        LD->isVolatile());
7738   return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7739                      LD->getSrcValue(), LD->getSrcValueOffset(),
7740                      LD->isVolatile(), LD->getAlignment());
7741 }
7742
7743 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
7744 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
7745                                          TargetLowering::DAGCombinerInfo &DCI,
7746                                          const X86Subtarget *Subtarget,
7747                                          const TargetLowering &TLI) {
7748   unsigned NumOps = N->getNumOperands();
7749   DebugLoc dl = N->getDebugLoc();
7750
7751   // Ignore single operand BUILD_VECTOR.
7752   if (NumOps == 1)
7753     return SDValue();
7754
7755   MVT VT = N->getValueType(0);
7756   MVT EVT = VT.getVectorElementType();
7757   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
7758     // We are looking for load i64 and zero extend. We want to transform
7759     // it before legalizer has a chance to expand it. Also look for i64
7760     // BUILD_PAIR bit casted to f64.
7761     return SDValue();
7762   // This must be an insertion into a zero vector.
7763   SDValue HighElt = N->getOperand(1);
7764   if (!isZeroNode(HighElt))
7765     return SDValue();
7766
7767   // Value must be a load.
7768   SDNode *Base = N->getOperand(0).getNode();
7769   if (!isa<LoadSDNode>(Base)) {
7770     if (Base->getOpcode() != ISD::BIT_CONVERT)
7771       return SDValue();
7772     Base = Base->getOperand(0).getNode();
7773     if (!isa<LoadSDNode>(Base))
7774       return SDValue();
7775   }
7776
7777   // Transform it into VZEXT_LOAD addr.
7778   LoadSDNode *LD = cast<LoadSDNode>(Base);
7779   
7780   // Load must not be an extload.
7781   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
7782     return SDValue();
7783
7784   // Load type should legal type so we don't have to legalize it.
7785   if (!TLI.isTypeLegal(VT))
7786     return SDValue();
7787
7788   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
7789   SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7790   SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7791   TargetLowering::TargetLoweringOpt TLO(DAG);
7792   TLO.CombineTo(SDValue(Base, 1), ResNode.getValue(1));
7793   DCI.CommitTargetLoweringOpt(TLO);
7794   return ResNode;
7795 }                                           
7796
7797 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7798 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7799                                       const X86Subtarget *Subtarget) {
7800   DebugLoc dl = N->getDebugLoc();
7801   SDValue Cond = N->getOperand(0);
7802
7803   // If we have SSE[12] support, try to form min/max nodes.
7804   if (Subtarget->hasSSE2() &&
7805       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
7806     if (Cond.getOpcode() == ISD::SETCC) {
7807       // Get the LHS/RHS of the select.
7808       SDValue LHS = N->getOperand(1);
7809       SDValue RHS = N->getOperand(2);
7810       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7811
7812       unsigned Opcode = 0;
7813       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7814         switch (CC) {
7815         default: break;
7816         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7817         case ISD::SETULE:
7818         case ISD::SETLE:
7819           if (!UnsafeFPMath) break;
7820           // FALL THROUGH.
7821         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7822         case ISD::SETLT:
7823           Opcode = X86ISD::FMIN;
7824           break;
7825
7826         case ISD::SETOGT: // (X > Y) ? X : Y -> max
7827         case ISD::SETUGT:
7828         case ISD::SETGT:
7829           if (!UnsafeFPMath) break;
7830           // FALL THROUGH.
7831         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
7832         case ISD::SETGE:
7833           Opcode = X86ISD::FMAX;
7834           break;
7835         }
7836       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
7837         switch (CC) {
7838         default: break;
7839         case ISD::SETOGT: // (X > Y) ? Y : X -> min
7840         case ISD::SETUGT:
7841         case ISD::SETGT:
7842           if (!UnsafeFPMath) break;
7843           // FALL THROUGH.
7844         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
7845         case ISD::SETGE:
7846           Opcode = X86ISD::FMIN;
7847           break;
7848
7849         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
7850         case ISD::SETULE:
7851         case ISD::SETLE:
7852           if (!UnsafeFPMath) break;
7853           // FALL THROUGH.
7854         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
7855         case ISD::SETLT:
7856           Opcode = X86ISD::FMAX;
7857           break;
7858         }
7859       }
7860
7861       if (Opcode)
7862         return DAG.getNode(Opcode, dl, N->getValueType(0), LHS, RHS);
7863     }
7864
7865   }
7866
7867   return SDValue();
7868 }
7869
7870 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
7871 ///                       when possible.
7872 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
7873                                    const X86Subtarget *Subtarget) {
7874   // On X86 with SSE2 support, we can transform this to a vector shift if
7875   // all elements are shifted by the same amount.  We can't do this in legalize
7876   // because the a constant vector is typically transformed to a constant pool
7877   // so we have no knowledge of the shift amount.
7878   if (!Subtarget->hasSSE2())
7879     return SDValue();
7880     
7881   MVT VT = N->getValueType(0);
7882   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
7883     return SDValue();
7884     
7885   SDValue ShAmtOp = N->getOperand(1);
7886   MVT EltVT = VT.getVectorElementType();
7887   DebugLoc dl = N->getDebugLoc();
7888   SDValue BaseShAmt;
7889   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
7890     unsigned NumElts = VT.getVectorNumElements();
7891     unsigned i = 0;
7892     for (; i != NumElts; ++i) {
7893       SDValue Arg = ShAmtOp.getOperand(i);
7894       if (Arg.getOpcode() == ISD::UNDEF) continue;
7895       BaseShAmt = Arg;
7896       break;
7897     }
7898     for (; i != NumElts; ++i) {
7899       SDValue Arg = ShAmtOp.getOperand(i);
7900       if (Arg.getOpcode() == ISD::UNDEF) continue;
7901       if (Arg != BaseShAmt) {
7902         return SDValue();
7903       }
7904     }
7905   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
7906              isSplatMask(ShAmtOp.getOperand(2).getNode())) {
7907       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, ShAmtOp,
7908                               DAG.getIntPtrConstant(0));
7909   } else
7910     return SDValue();
7911
7912   if (EltVT.bitsGT(MVT::i32))
7913     BaseShAmt = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BaseShAmt);
7914   else if (EltVT.bitsLT(MVT::i32))
7915     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BaseShAmt);
7916
7917   // The shift amount is identical so we can do a vector shift.
7918   SDValue  ValOp = N->getOperand(0);
7919   switch (N->getOpcode()) {
7920   default:
7921     assert(0 && "Unknown shift opcode!");
7922     break;
7923   case ISD::SHL:
7924     if (VT == MVT::v2i64)
7925       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7926                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7927                          ValOp, BaseShAmt);
7928     if (VT == MVT::v4i32)
7929       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7930                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7931                          ValOp, BaseShAmt);
7932     if (VT == MVT::v8i16)
7933       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7934                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
7935                          ValOp, BaseShAmt);
7936     break;
7937   case ISD::SRA:
7938     if (VT == MVT::v4i32)
7939       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7940                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
7941                          ValOp, BaseShAmt);
7942     if (VT == MVT::v8i16)
7943       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7944                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
7945                          ValOp, BaseShAmt);
7946     break;
7947   case ISD::SRL:
7948     if (VT == MVT::v2i64)
7949       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7950                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7951                          ValOp, BaseShAmt);
7952     if (VT == MVT::v4i32)
7953       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7954                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
7955                          ValOp, BaseShAmt);
7956     if (VT ==  MVT::v8i16)
7957       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7958                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
7959                          ValOp, BaseShAmt);
7960     break;
7961   }
7962   return SDValue();
7963 }
7964
7965 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
7966 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
7967                                      const X86Subtarget *Subtarget) {
7968   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
7969   // the FP state in cases where an emms may be missing.
7970   // A preferable solution to the general problem is to figure out the right
7971   // places to insert EMMS.  This qualifies as a quick hack.
7972   StoreSDNode *St = cast<StoreSDNode>(N);
7973   if (St->getValue().getValueType().isVector() &&
7974       St->getValue().getValueType().getSizeInBits() == 64 &&
7975       isa<LoadSDNode>(St->getValue()) &&
7976       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
7977       St->getChain().hasOneUse() && !St->isVolatile()) {
7978     SDNode* LdVal = St->getValue().getNode();
7979     LoadSDNode *Ld = 0;
7980     int TokenFactorIndex = -1;
7981     SmallVector<SDValue, 8> Ops;
7982     SDNode* ChainVal = St->getChain().getNode();
7983     // Must be a store of a load.  We currently handle two cases:  the load
7984     // is a direct child, and it's under an intervening TokenFactor.  It is
7985     // possible to dig deeper under nested TokenFactors.
7986     if (ChainVal == LdVal)
7987       Ld = cast<LoadSDNode>(St->getChain());
7988     else if (St->getValue().hasOneUse() &&
7989              ChainVal->getOpcode() == ISD::TokenFactor) {
7990       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
7991         if (ChainVal->getOperand(i).getNode() == LdVal) {
7992           TokenFactorIndex = i;
7993           Ld = cast<LoadSDNode>(St->getValue());
7994         } else
7995           Ops.push_back(ChainVal->getOperand(i));
7996       }
7997     }
7998     if (Ld) {
7999       DebugLoc dl = N->getDebugLoc();
8000       // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8001       if (Subtarget->is64Bit()) {
8002         SDValue NewLd = DAG.getLoad(MVT::i64, dl, Ld->getChain(), 
8003                                       Ld->getBasePtr(), Ld->getSrcValue(), 
8004                                       Ld->getSrcValueOffset(), Ld->isVolatile(),
8005                                       Ld->getAlignment());
8006         SDValue NewChain = NewLd.getValue(1);
8007         if (TokenFactorIndex != -1) {
8008           Ops.push_back(NewChain);
8009           NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Ops[0], 
8010                                  Ops.size());
8011         }
8012         return DAG.getStore(NewChain, dl, NewLd, St->getBasePtr(),
8013                             St->getSrcValue(), St->getSrcValueOffset(),
8014                             St->isVolatile(), St->getAlignment());
8015       }
8016
8017       // Otherwise, lower to two 32-bit copies.
8018       SDValue LoAddr = Ld->getBasePtr();
8019       SDValue HiAddr = DAG.getNode(ISD::ADD, dl, MVT::i32, LoAddr,
8020                                      DAG.getConstant(4, MVT::i32));
8021
8022       SDValue LoLd = DAG.getLoad(MVT::i32, dl, Ld->getChain(), LoAddr,
8023                                    Ld->getSrcValue(), Ld->getSrcValueOffset(),
8024                                    Ld->isVolatile(), Ld->getAlignment());
8025       SDValue HiLd = DAG.getLoad(MVT::i32, dl, Ld->getChain(), HiAddr,
8026                                    Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8027                                    Ld->isVolatile(), 
8028                                    MinAlign(Ld->getAlignment(), 4));
8029
8030       SDValue NewChain = LoLd.getValue(1);
8031       if (TokenFactorIndex != -1) {
8032         Ops.push_back(LoLd);
8033         Ops.push_back(HiLd);
8034         NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Ops[0], 
8035                                Ops.size());
8036       }
8037
8038       LoAddr = St->getBasePtr();
8039       HiAddr = DAG.getNode(ISD::ADD, dl, MVT::i32, LoAddr,
8040                            DAG.getConstant(4, MVT::i32));
8041
8042       SDValue LoSt = DAG.getStore(NewChain, dl, LoLd, LoAddr,
8043                           St->getSrcValue(), St->getSrcValueOffset(),
8044                           St->isVolatile(), St->getAlignment());
8045       SDValue HiSt = DAG.getStore(NewChain, dl, HiLd, HiAddr,
8046                                     St->getSrcValue(),
8047                                     St->getSrcValueOffset() + 4,
8048                                     St->isVolatile(), 
8049                                     MinAlign(St->getAlignment(), 4));
8050       return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoSt, HiSt);
8051     }
8052   }
8053   return SDValue();
8054 }
8055
8056 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8057 /// X86ISD::FXOR nodes.
8058 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8059   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8060   // F[X]OR(0.0, x) -> x
8061   // F[X]OR(x, 0.0) -> x
8062   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8063     if (C->getValueAPF().isPosZero())
8064       return N->getOperand(1);
8065   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8066     if (C->getValueAPF().isPosZero())
8067       return N->getOperand(0);
8068   return SDValue();
8069 }
8070
8071 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8072 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8073   // FAND(0.0, x) -> 0.0
8074   // FAND(x, 0.0) -> 0.0
8075   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8076     if (C->getValueAPF().isPosZero())
8077       return N->getOperand(0);
8078   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8079     if (C->getValueAPF().isPosZero())
8080       return N->getOperand(1);
8081   return SDValue();
8082 }
8083
8084 static SDValue PerformBTCombine(SDNode *N,
8085                                 SelectionDAG &DAG,
8086                                 TargetLowering::DAGCombinerInfo &DCI) {
8087   // BT ignores high bits in the bit index operand.
8088   SDValue Op1 = N->getOperand(1);
8089   if (Op1.hasOneUse()) {
8090     unsigned BitWidth = Op1.getValueSizeInBits();
8091     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8092     APInt KnownZero, KnownOne;
8093     TargetLowering::TargetLoweringOpt TLO(DAG);
8094     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8095     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8096         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8097       DCI.CommitTargetLoweringOpt(TLO);
8098   }
8099   return SDValue();
8100 }
8101
8102 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8103                                              DAGCombinerInfo &DCI) const {
8104   SelectionDAG &DAG = DCI.DAG;
8105   switch (N->getOpcode()) {
8106   default: break;
8107   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8108   case ISD::BUILD_VECTOR:
8109     return PerformBuildVectorCombine(N, DAG, DCI, Subtarget, *this);
8110   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8111   case ISD::SHL:
8112   case ISD::SRA:
8113   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8114   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8115   case X86ISD::FXOR:
8116   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8117   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8118   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8119   }
8120
8121   return SDValue();
8122 }
8123
8124 //===----------------------------------------------------------------------===//
8125 //                           X86 Inline Assembly Support
8126 //===----------------------------------------------------------------------===//
8127
8128 /// getConstraintType - Given a constraint letter, return the type of
8129 /// constraint it is for this target.
8130 X86TargetLowering::ConstraintType
8131 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8132   if (Constraint.size() == 1) {
8133     switch (Constraint[0]) {
8134     case 'A':
8135       return C_Register;
8136     case 'f':
8137     case 'r':
8138     case 'R':
8139     case 'l':
8140     case 'q':
8141     case 'Q':
8142     case 'x':
8143     case 'y':
8144     case 'Y':
8145       return C_RegisterClass;
8146     default:
8147       break;
8148     }
8149   }
8150   return TargetLowering::getConstraintType(Constraint);
8151 }
8152
8153 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8154 /// with another that has more specific requirements based on the type of the
8155 /// corresponding operand.
8156 const char *X86TargetLowering::
8157 LowerXConstraint(MVT ConstraintVT) const {
8158   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8159   // 'f' like normal targets.
8160   if (ConstraintVT.isFloatingPoint()) {
8161     if (Subtarget->hasSSE2())
8162       return "Y";
8163     if (Subtarget->hasSSE1())
8164       return "x";
8165   }
8166   
8167   return TargetLowering::LowerXConstraint(ConstraintVT);
8168 }
8169
8170 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8171 /// vector.  If it is invalid, don't add anything to Ops.
8172 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8173                                                      char Constraint,
8174                                                      bool hasMemory,
8175                                                      std::vector<SDValue>&Ops,
8176                                                      SelectionDAG &DAG) const {
8177   SDValue Result(0, 0);
8178   
8179   switch (Constraint) {
8180   default: break;
8181   case 'I':
8182     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8183       if (C->getZExtValue() <= 31) {
8184         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8185         break;
8186       }
8187     }
8188     return;
8189   case 'J':
8190     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8191       if (C->getZExtValue() <= 63) {
8192         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8193         break;
8194       }
8195     }
8196     return;
8197   case 'N':
8198     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8199       if (C->getZExtValue() <= 255) {
8200         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8201         break;
8202       }
8203     }
8204     return;
8205   case 'i': {
8206     // Literal immediates are always ok.
8207     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8208       Result = DAG.getTargetConstant(CST->getZExtValue(), Op.getValueType());
8209       break;
8210     }
8211
8212     // If we are in non-pic codegen mode, we allow the address of a global (with
8213     // an optional displacement) to be used with 'i'.
8214     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
8215     int64_t Offset = 0;
8216     
8217     // Match either (GA) or (GA+C)
8218     if (GA) {
8219       Offset = GA->getOffset();
8220     } else if (Op.getOpcode() == ISD::ADD) {
8221       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8222       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8223       if (C && GA) {
8224         Offset = GA->getOffset()+C->getZExtValue();
8225       } else {
8226         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8227         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8228         if (C && GA)
8229           Offset = GA->getOffset()+C->getZExtValue();
8230         else
8231           C = 0, GA = 0;
8232       }
8233     }
8234     
8235     if (GA) {
8236       if (hasMemory) 
8237         Op = LowerGlobalAddress(GA->getGlobal(), Op.getNode()->getDebugLoc(),
8238                                 Offset, DAG);
8239       else
8240         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8241                                         Offset);
8242       Result = Op;
8243       break;
8244     }
8245
8246     // Otherwise, not valid for this mode.
8247     return;
8248   }
8249   }
8250   
8251   if (Result.getNode()) {
8252     Ops.push_back(Result);
8253     return;
8254   }
8255   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8256                                                       Ops, DAG);
8257 }
8258
8259 std::vector<unsigned> X86TargetLowering::
8260 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8261                                   MVT VT) const {
8262   if (Constraint.size() == 1) {
8263     // FIXME: not handling fp-stack yet!
8264     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8265     default: break;  // Unknown constraint letter
8266     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8267     case 'Q':   // Q_REGS
8268       if (VT == MVT::i32)
8269         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8270       else if (VT == MVT::i16)
8271         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8272       else if (VT == MVT::i8)
8273         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8274       else if (VT == MVT::i64)
8275         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8276       break;
8277     }
8278   }
8279
8280   return std::vector<unsigned>();
8281 }
8282
8283 std::pair<unsigned, const TargetRegisterClass*>
8284 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8285                                                 MVT VT) const {
8286   // First, see if this is a constraint that directly corresponds to an LLVM
8287   // register class.
8288   if (Constraint.size() == 1) {
8289     // GCC Constraint Letters
8290     switch (Constraint[0]) {
8291     default: break;
8292     case 'r':   // GENERAL_REGS
8293     case 'R':   // LEGACY_REGS
8294     case 'l':   // INDEX_REGS
8295       if (VT == MVT::i8)
8296         return std::make_pair(0U, X86::GR8RegisterClass);
8297       if (VT == MVT::i16)
8298         return std::make_pair(0U, X86::GR16RegisterClass);
8299       if (VT == MVT::i32 || !Subtarget->is64Bit())
8300         return std::make_pair(0U, X86::GR32RegisterClass);  
8301       return std::make_pair(0U, X86::GR64RegisterClass);
8302     case 'f':  // FP Stack registers.
8303       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8304       // value to the correct fpstack register class.
8305       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8306         return std::make_pair(0U, X86::RFP32RegisterClass);
8307       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8308         return std::make_pair(0U, X86::RFP64RegisterClass);
8309       return std::make_pair(0U, X86::RFP80RegisterClass);
8310     case 'y':   // MMX_REGS if MMX allowed.
8311       if (!Subtarget->hasMMX()) break;
8312       return std::make_pair(0U, X86::VR64RegisterClass);
8313     case 'Y':   // SSE_REGS if SSE2 allowed
8314       if (!Subtarget->hasSSE2()) break;
8315       // FALL THROUGH.
8316     case 'x':   // SSE_REGS if SSE1 allowed
8317       if (!Subtarget->hasSSE1()) break;
8318
8319       switch (VT.getSimpleVT()) {
8320       default: break;
8321       // Scalar SSE types.
8322       case MVT::f32:
8323       case MVT::i32:
8324         return std::make_pair(0U, X86::FR32RegisterClass);
8325       case MVT::f64:
8326       case MVT::i64:
8327         return std::make_pair(0U, X86::FR64RegisterClass);
8328       // Vector types.
8329       case MVT::v16i8:
8330       case MVT::v8i16:
8331       case MVT::v4i32:
8332       case MVT::v2i64:
8333       case MVT::v4f32:
8334       case MVT::v2f64:
8335         return std::make_pair(0U, X86::VR128RegisterClass);
8336       }
8337       break;
8338     }
8339   }
8340   
8341   // Use the default implementation in TargetLowering to convert the register
8342   // constraint into a member of a register class.
8343   std::pair<unsigned, const TargetRegisterClass*> Res;
8344   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8345
8346   // Not found as a standard register?
8347   if (Res.second == 0) {
8348     // GCC calls "st(0)" just plain "st".
8349     if (StringsEqualNoCase("{st}", Constraint)) {
8350       Res.first = X86::ST0;
8351       Res.second = X86::RFP80RegisterClass;
8352     }
8353     // 'A' means EAX + EDX.
8354     if (Constraint == "A") {
8355       Res.first = X86::EAX;
8356       Res.second = X86::GRADRegisterClass;
8357     }
8358     return Res;
8359   }
8360
8361   // Otherwise, check to see if this is a register class of the wrong value
8362   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8363   // turn into {ax},{dx}.
8364   if (Res.second->hasType(VT))
8365     return Res;   // Correct type already, nothing to do.
8366
8367   // All of the single-register GCC register classes map their values onto
8368   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8369   // really want an 8-bit or 32-bit register, map to the appropriate register
8370   // class and return the appropriate register.
8371   if (Res.second == X86::GR16RegisterClass) {
8372     if (VT == MVT::i8) {
8373       unsigned DestReg = 0;
8374       switch (Res.first) {
8375       default: break;
8376       case X86::AX: DestReg = X86::AL; break;
8377       case X86::DX: DestReg = X86::DL; break;
8378       case X86::CX: DestReg = X86::CL; break;
8379       case X86::BX: DestReg = X86::BL; break;
8380       }
8381       if (DestReg) {
8382         Res.first = DestReg;
8383         Res.second = Res.second = X86::GR8RegisterClass;
8384       }
8385     } else if (VT == MVT::i32) {
8386       unsigned DestReg = 0;
8387       switch (Res.first) {
8388       default: break;
8389       case X86::AX: DestReg = X86::EAX; break;
8390       case X86::DX: DestReg = X86::EDX; break;
8391       case X86::CX: DestReg = X86::ECX; break;
8392       case X86::BX: DestReg = X86::EBX; break;
8393       case X86::SI: DestReg = X86::ESI; break;
8394       case X86::DI: DestReg = X86::EDI; break;
8395       case X86::BP: DestReg = X86::EBP; break;
8396       case X86::SP: DestReg = X86::ESP; break;
8397       }
8398       if (DestReg) {
8399         Res.first = DestReg;
8400         Res.second = Res.second = X86::GR32RegisterClass;
8401       }
8402     } else if (VT == MVT::i64) {
8403       unsigned DestReg = 0;
8404       switch (Res.first) {
8405       default: break;
8406       case X86::AX: DestReg = X86::RAX; break;
8407       case X86::DX: DestReg = X86::RDX; break;
8408       case X86::CX: DestReg = X86::RCX; break;
8409       case X86::BX: DestReg = X86::RBX; break;
8410       case X86::SI: DestReg = X86::RSI; break;
8411       case X86::DI: DestReg = X86::RDI; break;
8412       case X86::BP: DestReg = X86::RBP; break;
8413       case X86::SP: DestReg = X86::RSP; break;
8414       }
8415       if (DestReg) {
8416         Res.first = DestReg;
8417         Res.second = Res.second = X86::GR64RegisterClass;
8418       }
8419     }
8420   } else if (Res.second == X86::FR32RegisterClass ||
8421              Res.second == X86::FR64RegisterClass ||
8422              Res.second == X86::VR128RegisterClass) {
8423     // Handle references to XMM physical registers that got mapped into the
8424     // wrong class.  This can happen with constraints like {xmm0} where the
8425     // target independent register mapper will just pick the first match it can
8426     // find, ignoring the required type.
8427     if (VT == MVT::f32)
8428       Res.second = X86::FR32RegisterClass;
8429     else if (VT == MVT::f64)
8430       Res.second = X86::FR64RegisterClass;
8431     else if (X86::VR128RegisterClass->hasType(VT))
8432       Res.second = X86::VR128RegisterClass;
8433   }
8434
8435   return Res;
8436 }
8437
8438 //===----------------------------------------------------------------------===//
8439 //                           X86 Widen vector type
8440 //===----------------------------------------------------------------------===//
8441
8442 /// getWidenVectorType: given a vector type, returns the type to widen
8443 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
8444 /// If there is no vector type that we want to widen to, returns MVT::Other
8445 /// When and where to widen is target dependent based on the cost of
8446 /// scalarizing vs using the wider vector type.
8447
8448 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
8449   assert(VT.isVector());
8450   if (isTypeLegal(VT))
8451     return VT;
8452   
8453   // TODO: In computeRegisterProperty, we can compute the list of legal vector
8454   //       type based on element type.  This would speed up our search (though
8455   //       it may not be worth it since the size of the list is relatively
8456   //       small).
8457   MVT EltVT = VT.getVectorElementType();
8458   unsigned NElts = VT.getVectorNumElements();
8459   
8460   // On X86, it make sense to widen any vector wider than 1
8461   if (NElts <= 1)
8462     return MVT::Other;
8463   
8464   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE; 
8465        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
8466     MVT SVT = (MVT::SimpleValueType)nVT;
8467     
8468     if (isTypeLegal(SVT) && 
8469         SVT.getVectorElementType() == EltVT && 
8470         SVT.getVectorNumElements() > NElts)
8471       return SVT;
8472   }
8473   return MVT::Other;
8474 }