lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  66   default: llvm_unreachable("unknown subtarget type");
  67   case X86Subtarget::isDarwin:
  68     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  69       return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   case X86Subtarget::isELF:
  72    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  73      return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   case X86Subtarget::isMingw:
  76   case X86Subtarget::isCygwin:
  77   case X86Subtarget::isWindows:
  78     return new TargetLoweringObjectFileCOFF();
  79   }
  80 }
  81
  82 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  83   : TargetLowering(TM, createTLOF(TM)) {
  84   Subtarget = &TM.getSubtarget<X86Subtarget>();
  85   X86ScalarSSEf64 = Subtarget->hasSSE2();
  86   X86ScalarSSEf32 = Subtarget->hasSSE1();
  87   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  88
  89   RegInfo = TM.getRegisterInfo();
  90   TD = getTargetData();
  91
  92   // Set up the TargetLowering object.
  93
  94   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  95   setShiftAmountType(MVT::i8);
  96   setBooleanContents(ZeroOrOneBooleanContent);
  97   setSchedulingPreference(Sched::RegPressure);
  98   setStackPointerRegisterToSaveRestore(X86StackPtr);
  99
 100   if (Subtarget->isTargetDarwin()) {
 101     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 102     setUseUnderscoreSetJmp(false);
 103     setUseUnderscoreLongJmp(false);
 104   } else if (Subtarget->isTargetMingw()) {
 105     // MS runtime is weird: it exports _setjmp, but longjmp!
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(false);
 108   } else {
 109     setUseUnderscoreSetJmp(true);
 110     setUseUnderscoreLongJmp(true);
 111   }
 112
 113   // Set up the register classes.
 114   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 115   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 116   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 117   if (Subtarget->is64Bit())
 118     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 119
 120   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 121
 122   // We don't accept any truncstore of integer registers.
 123   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     // We have an algorithm for SSE2->double, and we turn this into a
 149     // 64-bit FILD followed by conditional FADD for other targets.
 150     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 151     // We have an algorithm for SSE2, and we turn this into a 64-bit
 152     // FILD for other targets.
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 154   }
 155
 156   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 157   // this operation.
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 160
 161   if (!UseSoftFloat) {
 162     // SSE has no i16 to fp conversion, only i32
 163     if (X86ScalarSSEf32) {
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 165       // f32 and f64 cases are Legal, f80 case is not
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 167     } else {
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 170     }
 171   } else {
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 174   }
 175
 176   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 177   // are Legal, f80 is custom lowered.
 178   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 179   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 180
 181   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 185
 186   if (X86ScalarSSEf32) {
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 188     // f32 and f64 cases are Legal, f80 case is not
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 190   } else {
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 193   }
 194
 195   // Handle FP_TO_UINT by promoting the destination to a larger signed
 196   // conversion.
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 200
 201   if (Subtarget->is64Bit()) {
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 204   } else if (!UseSoftFloat) {
 205     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 206       // Expand FP_TO_UINT into a select.
 207       // FIXME: We would like to use a Custom expander here eventually to do
 208       // the optimal thing for SSE vs. the default expansion in the legalizer.
 209       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 210     else
 211       // With SSE3 we can use fisttpll to convert to a signed i64; without
 212       // SSE, we're stuck with a fistpll.
 213       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 214   }
 215
 216   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 217   if (!X86ScalarSSEf64) {
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 220     if (Subtarget->is64Bit()) {
 221       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 222       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 223       if (Subtarget->hasMMX() && !DisableMMX)
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 225       else
 226         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 227     }
 228   }
 229
 230   // Scalar integer divide and remainder are lowered to use operations that
 231   // produce two results, to match the available instructions. This exposes
 232   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 233   // into a single instruction.
 234   //
 235   // Scalar integer multiply-high is also lowered to use two-result
 236   // operations, to match the available instructions. However, plain multiply
 237   // (low) operations are left as Legal, as there are single-result
 238   // instructions for this in x86. Using the two-result multiply instructions
 239   // when both high and low results are needed must be arranged by dagcombine.
 240   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 241   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 242   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 247   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 248   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 253   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 254   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 259   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 260   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 264
 265   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 266   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 267   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 268   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 269   if (Subtarget->is64Bit())
 270     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 274   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 278   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 279
 280   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 281   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 284   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 286   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 287   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 288   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 289   if (Subtarget->is64Bit()) {
 290     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 291     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 292     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 293   }
 294
 295   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 296   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 297
 298   // These should be promoted to a larger select which is supported.
 299   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 300   // X86 wants to expand cmov itself.
 301   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 302   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 312   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 313   if (Subtarget->is64Bit()) {
 314     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 315     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 316   }
 317   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 318
 319   // Darwin ABI issue.
 320   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 321   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 323   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 324   if (Subtarget->is64Bit())
 325     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 326   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 327   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 330     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 331     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 332     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 333     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 334   }
 335   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 336   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 338   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 339   if (Subtarget->is64Bit()) {
 340     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 342     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 343   }
 344
 345   if (Subtarget->hasSSE1())
 346     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 347
 348   if (!Subtarget->hasSSE2())
 349     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 619     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 620
 621     // FIXME: v2f32 isn't an MMX type.  We currently claim that it is legal
 622     // because of some ABI issue, but this isn't the right fix.
 623     bool IsV2F32Legal = !Subtarget->is64Bit();
 624     if (IsV2F32Legal)
 625       addRegisterClass(MVT::v2f32, X86::VR64RegisterClass, false);
 626     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 627
 628     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 629     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 630     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 631     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 632
 633     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 634     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 635     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 636     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 637
 638     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 639     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 640
 641     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 642     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 643     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 644     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 645     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 646     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 647     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 648
 649     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 650     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 651     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 652     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 653     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 654     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 655     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 656
 657     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 658     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 659     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 660     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 661     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 662     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 663     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 664
 665     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 666     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 667     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 668     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 669     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 670     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 671     if (IsV2F32Legal) {
 672       setOperationAction(ISD::LOAD,             MVT::v2f32, Promote);
 673       AddPromotedToType (ISD::LOAD,             MVT::v2f32, MVT::v1i64);
 674     }
 675     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 676
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 680     if (IsV2F32Legal)
 681       setOperationAction(ISD::BUILD_VECTOR,     MVT::v2f32, Custom);
 682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 683
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 686     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 687     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 688
 689     if (IsV2F32Legal)
 690       setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v2f32, Custom);
 691     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 692     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 694
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 696
 697     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 698     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 699     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 700     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 702     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 703     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 704
 705     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 706       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 707       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 708       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 709       if (IsV2F32Legal)
 710         setOperationAction(ISD::BIT_CONVERT,      MVT::v2f32, Custom);
 711       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 712     }
 713   }
 714
 715   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 716     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 717
 718     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 719     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 720     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 721     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 722     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 723     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 724     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 725     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 726     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 727     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 728     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 729     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 730   }
 731
 732   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 733     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 734
 735     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 736     // registers cannot be used even for integer operations.
 737     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 738     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 739     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 740     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 741
 742     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 743     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 744     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 745     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 746     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 747     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 748     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 749     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 750     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 751     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 752     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 753     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 754     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 755     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 756     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 757     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 758
 759     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 760     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 761     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 762     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 763
 764     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 765     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 766     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 767     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 768     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 769
 770     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 771     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 772     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 773     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 774     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 775
 776     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 777     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 778       EVT VT = (MVT::SimpleValueType)i;
 779       // Do not attempt to custom lower non-power-of-2 vectors
 780       if (!isPowerOf2_32(VT.getVectorNumElements()))
 781         continue;
 782       // Do not attempt to custom lower non-128-bit vectors
 783       if (!VT.is128BitVector())
 784         continue;
 785       setOperationAction(ISD::BUILD_VECTOR,
 786                          VT.getSimpleVT().SimpleTy, Custom);
 787       setOperationAction(ISD::VECTOR_SHUFFLE,
 788                          VT.getSimpleVT().SimpleTy, Custom);
 789       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 790                          VT.getSimpleVT().SimpleTy, Custom);
 791     }
 792
 793     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 794     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 795     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 796     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 797     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 798     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 799
 800     if (Subtarget->is64Bit()) {
 801       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 802       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 803     }
 804
 805     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 806     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 807       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 808       EVT VT = SVT;
 809
 810       // Do not attempt to promote non-128-bit vectors
 811       if (!VT.is128BitVector()) {
 812         continue;
 813       }
 814
 815       setOperationAction(ISD::AND,    SVT, Promote);
 816       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 817       setOperationAction(ISD::OR,     SVT, Promote);
 818       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 819       setOperationAction(ISD::XOR,    SVT, Promote);
 820       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 821       setOperationAction(ISD::LOAD,   SVT, Promote);
 822       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 823       setOperationAction(ISD::SELECT, SVT, Promote);
 824       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 825     }
 826
 827     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 828
 829     // Custom lower v2i64 and v2f64 selects.
 830     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 831     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 832     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 833     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 834
 835     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 836     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 837     if (!DisableMMX && Subtarget->hasMMX()) {
 838       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 839       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 840     }
 841   }
 842
 843   if (Subtarget->hasSSE41()) {
 844     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 845     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 846     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 847     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 848     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 849     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 850     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 851     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 852     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 853     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 854
 855     // FIXME: Do we need to handle scalar-to-vector here?
 856     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 857
 858     // i8 and i16 vectors are custom , because the source register and source
 859     // source memory operand types are not the same width.  f32 vectors are
 860     // custom since the immediate controlling the insert encodes additional
 861     // information.
 862     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 863     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 864     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 865     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 866
 867     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 868     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 869     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 870     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 871
 872     if (Subtarget->is64Bit()) {
 873       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 874       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 875     }
 876   }
 877
 878   if (Subtarget->hasSSE42()) {
 879     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 880   }
 881
 882   if (!UseSoftFloat && Subtarget->hasAVX()) {
 883     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 884     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 885     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 886     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 887
 888     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 889     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 890     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 892     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 893     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 894     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 895     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 896     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 897     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 898     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 899     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 900     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 901     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 902     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 903
 904     // Operations to consider commented out -v16i16 v32i8
 905     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 906     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 907     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 908     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 909     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 910     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 911     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 912     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 913     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 914     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 915     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 916     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 917     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 918     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 919
 920     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 921     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 922     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 923     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 924
 925     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 926     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 927     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 928     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 929     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 930
 931     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 932     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 933     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 934     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 935     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 936     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 937
 938 #if 0
 939     // Not sure we want to do this since there are no 256-bit integer
 940     // operations in AVX
 941
 942     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 943     // This includes 256-bit vectors
 944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 945       EVT VT = (MVT::SimpleValueType)i;
 946
 947       // Do not attempt to custom lower non-power-of-2 vectors
 948       if (!isPowerOf2_32(VT.getVectorNumElements()))
 949         continue;
 950
 951       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 952       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 953       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 954     }
 955
 956     if (Subtarget->is64Bit()) {
 957       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 958       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 959     }
 960 #endif
 961
 962 #if 0
 963     // Not sure we want to do this since there are no 256-bit integer
 964     // operations in AVX
 965
 966     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 967     // Including 256-bit vectors
 968     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 969       EVT VT = (MVT::SimpleValueType)i;
 970
 971       if (!VT.is256BitVector()) {
 972         continue;
 973       }
 974       setOperationAction(ISD::AND,    VT, Promote);
 975       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 976       setOperationAction(ISD::OR,     VT, Promote);
 977       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 978       setOperationAction(ISD::XOR,    VT, Promote);
 979       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 980       setOperationAction(ISD::LOAD,   VT, Promote);
 981       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 982       setOperationAction(ISD::SELECT, VT, Promote);
 983       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 984     }
 985
 986     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 987 #endif
 988   }
 989
 990   // We want to custom lower some of our intrinsics.
 991   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 992
 993   // Add/Sub/Mul with overflow operations are custom lowered.
 994   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 995   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 996   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 997   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 998   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 999
1000   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1001   // handle type legalization for these operations here.
1002   //
1003   // FIXME: We really should do custom legalization for addition and
1004   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1005   // than generic legalization for 64-bit multiplication-with-overflow, though.
1006   if (Subtarget->is64Bit()) {
1007     setOperationAction(ISD::SADDO, MVT::i64, Custom);
1008     setOperationAction(ISD::UADDO, MVT::i64, Custom);
1009     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
1010     setOperationAction(ISD::USUBO, MVT::i64, Custom);
1011     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1012   }
1013
1014   if (!Subtarget->is64Bit()) {
1015     // These libcalls are not available in 32-bit.
1016     setLibcallName(RTLIB::SHL_I128, 0);
1017     setLibcallName(RTLIB::SRL_I128, 0);
1018     setLibcallName(RTLIB::SRA_I128, 0);
1019   }
1020
1021   // We have target-specific dag combine patterns for the following nodes:
1022   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1023   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1024   setTargetDAGCombine(ISD::BUILD_VECTOR);
1025   setTargetDAGCombine(ISD::SELECT);
1026   setTargetDAGCombine(ISD::SHL);
1027   setTargetDAGCombine(ISD::SRA);
1028   setTargetDAGCombine(ISD::SRL);
1029   setTargetDAGCombine(ISD::OR);
1030   setTargetDAGCombine(ISD::STORE);
1031   setTargetDAGCombine(ISD::ZERO_EXTEND);
1032   if (Subtarget->is64Bit())
1033     setTargetDAGCombine(ISD::MUL);
1034
1035   computeRegisterProperties();
1036
1037   // FIXME: These should be based on subtarget info. Plus, the values should
1038   // be smaller when we are in optimizing for size mode.
1039   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1040   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1041   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1042   setPrefLoopAlignment(16);
1043   benefitFromCodePlacementOpt = true;
1044 }
1045
1046
1047 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1048   return MVT::i8;
1049 }
1050
1051
1052 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1053 /// the desired ByVal argument alignment.
1054 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1055   if (MaxAlign == 16)
1056     return;
1057   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1058     if (VTy->getBitWidth() == 128)
1059       MaxAlign = 16;
1060   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1061     unsigned EltAlign = 0;
1062     getMaxByValAlign(ATy->getElementType(), EltAlign);
1063     if (EltAlign > MaxAlign)
1064       MaxAlign = EltAlign;
1065   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1066     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1067       unsigned EltAlign = 0;
1068       getMaxByValAlign(STy->getElementType(i), EltAlign);
1069       if (EltAlign > MaxAlign)
1070         MaxAlign = EltAlign;
1071       if (MaxAlign == 16)
1072         break;
1073     }
1074   }
1075   return;
1076 }
1077
1078 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1079 /// function arguments in the caller parameter area. For X86, aggregates
1080 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1081 /// are at 4-byte boundaries.
1082 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1083   if (Subtarget->is64Bit()) {
1084     // Max of 8 and alignment of type.
1085     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1086     if (TyAlign > 8)
1087       return TyAlign;
1088     return 8;
1089   }
1090
1091   unsigned Align = 4;
1092   if (Subtarget->hasSSE1())
1093     getMaxByValAlign(Ty, Align);
1094   return Align;
1095 }
1096
1097 /// getOptimalMemOpType - Returns the target specific optimal type for load
1098 /// and store operations as a result of memset, memcpy, and memmove
1099 /// lowering. If DstAlign is zero that means it's safe to destination
1100 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1101 /// means there isn't a need to check it against alignment requirement,
1102 /// probably because the source does not need to be loaded. If
1103 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1104 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1105 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1106 /// constant so it does not need to be loaded.
1107 /// It returns EVT::Other if the type should be determined using generic
1108 /// target-independent logic.
1109 EVT
1110 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1111                                        unsigned DstAlign, unsigned SrcAlign,
1112                                        bool NonScalarIntSafe,
1113                                        bool MemcpyStrSrc,
1114                                        MachineFunction &MF) const {
1115   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1116   // linux.  This is because the stack realignment code can't handle certain
1117   // cases like PR2962.  This should be removed when PR2962 is fixed.
1118   const Function *F = MF.getFunction();
1119   if (NonScalarIntSafe &&
1120       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1121     if (Size >= 16 &&
1122         (Subtarget->isUnalignedMemAccessFast() ||
1123          ((DstAlign == 0 || DstAlign >= 16) &&
1124           (SrcAlign == 0 || SrcAlign >= 16))) &&
1125         Subtarget->getStackAlignment() >= 16) {
1126       if (Subtarget->hasSSE2())
1127         return MVT::v4i32;
1128       if (Subtarget->hasSSE1())
1129         return MVT::v4f32;
1130     } else if (!MemcpyStrSrc && Size >= 8 &&
1131                !Subtarget->is64Bit() &&
1132                Subtarget->getStackAlignment() >= 8 &&
1133                Subtarget->hasSSE2()) {
1134       // Do not use f64 to lower memcpy if source is string constant. It's
1135       // better to use i32 to avoid the loads.
1136       return MVT::f64;
1137     }
1138   }
1139   if (Subtarget->is64Bit() && Size >= 8)
1140     return MVT::i64;
1141   return MVT::i32;
1142 }
1143
1144 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1145 /// current function.  The returned value is a member of the
1146 /// MachineJumpTableInfo::JTEntryKind enum.
1147 unsigned X86TargetLowering::getJumpTableEncoding() const {
1148   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1149   // symbol.
1150   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1151       Subtarget->isPICStyleGOT())
1152     return MachineJumpTableInfo::EK_Custom32;
1153
1154   // Otherwise, use the normal jump table encoding heuristics.
1155   return TargetLowering::getJumpTableEncoding();
1156 }
1157
1158 /// getPICBaseSymbol - Return the X86-32 PIC base.
1159 MCSymbol *
1160 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1161                                     MCContext &Ctx) const {
1162   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1163   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1164                                Twine(MF->getFunctionNumber())+"$pb");
1165 }
1166
1167
1168 const MCExpr *
1169 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1170                                              const MachineBasicBlock *MBB,
1171                                              unsigned uid,MCContext &Ctx) const{
1172   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1173          Subtarget->isPICStyleGOT());
1174   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1175   // entries.
1176   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1177                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1178 }
1179
1180 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1181 /// jumptable.
1182 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1183                                                     SelectionDAG &DAG) const {
1184   if (!Subtarget->is64Bit())
1185     // This doesn't have DebugLoc associated with it, but is not really the
1186     // same as a Register.
1187     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1188   return Table;
1189 }
1190
1191 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1192 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1193 /// MCExpr.
1194 const MCExpr *X86TargetLowering::
1195 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1196                              MCContext &Ctx) const {
1197   // X86-64 uses RIP relative addressing based on the jump table label.
1198   if (Subtarget->isPICStyleRIPRel())
1199     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1200
1201   // Otherwise, the reference is relative to the PIC base.
1202   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1203 }
1204
1205 /// getFunctionAlignment - Return the Log2 alignment of this function.
1206 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1207   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1208 }
1209
1210 //===----------------------------------------------------------------------===//
1211 //               Return Value Calling Convention Implementation
1212 //===----------------------------------------------------------------------===//
1213
1214 #include "X86GenCallingConv.inc"
1215
1216 bool
1217 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1218                         const SmallVectorImpl<EVT> &OutTys,
1219                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1220                         SelectionDAG &DAG) const {
1221   SmallVector<CCValAssign, 16> RVLocs;
1222   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1223                  RVLocs, *DAG.getContext());
1224   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1225 }
1226
1227 SDValue
1228 X86TargetLowering::LowerReturn(SDValue Chain,
1229                                CallingConv::ID CallConv, bool isVarArg,
1230                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1231                                DebugLoc dl, SelectionDAG &DAG) const {
1232   MachineFunction &MF = DAG.getMachineFunction();
1233   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1234
1235   SmallVector<CCValAssign, 16> RVLocs;
1236   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1237                  RVLocs, *DAG.getContext());
1238   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1239
1240   // Add the regs to the liveout set for the function.
1241   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1242   for (unsigned i = 0; i != RVLocs.size(); ++i)
1243     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1244       MRI.addLiveOut(RVLocs[i].getLocReg());
1245
1246   SDValue Flag;
1247
1248   SmallVector<SDValue, 6> RetOps;
1249   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1250   // Operand #1 = Bytes To Pop
1251   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1252                    MVT::i16));
1253
1254   // Copy the result values into the output registers.
1255   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1256     CCValAssign &VA = RVLocs[i];
1257     assert(VA.isRegLoc() && "Can only return in registers!");
1258     SDValue ValToCopy = Outs[i].Val;
1259
1260     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1261     // the RET instruction and handled by the FP Stackifier.
1262     if (VA.getLocReg() == X86::ST0 ||
1263         VA.getLocReg() == X86::ST1) {
1264       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1265       // change the value to the FP stack register class.
1266       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1267         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1268       RetOps.push_back(ValToCopy);
1269       // Don't emit a copytoreg.
1270       continue;
1271     }
1272
1273     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1274     // which is returned in RAX / RDX.
1275     if (Subtarget->is64Bit()) {
1276       EVT ValVT = ValToCopy.getValueType();
1277       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1278         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1279         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1280           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1281       }
1282     }
1283
1284     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1285     Flag = Chain.getValue(1);
1286   }
1287
1288   // The x86-64 ABI for returning structs by value requires that we copy
1289   // the sret argument into %rax for the return. We saved the argument into
1290   // a virtual register in the entry block, so now we copy the value out
1291   // and into %rax.
1292   if (Subtarget->is64Bit() &&
1293       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1294     MachineFunction &MF = DAG.getMachineFunction();
1295     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1296     unsigned Reg = FuncInfo->getSRetReturnReg();
1297     assert(Reg &&
1298            "SRetReturnReg should have been set in LowerFormalArguments().");
1299     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1300
1301     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1302     Flag = Chain.getValue(1);
1303
1304     // RAX now acts like a return value.
1305     MRI.addLiveOut(X86::RAX);
1306   }
1307
1308   RetOps[0] = Chain;  // Update chain.
1309
1310   // Add the flag if we have it.
1311   if (Flag.getNode())
1312     RetOps.push_back(Flag);
1313
1314   return DAG.getNode(X86ISD::RET_FLAG, dl,
1315                      MVT::Other, &RetOps[0], RetOps.size());
1316 }
1317
1318 /// LowerCallResult - Lower the result values of a call into the
1319 /// appropriate copies out of appropriate physical registers.
1320 ///
1321 SDValue
1322 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1323                                    CallingConv::ID CallConv, bool isVarArg,
1324                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1325                                    DebugLoc dl, SelectionDAG &DAG,
1326                                    SmallVectorImpl<SDValue> &InVals) const {
1327
1328   // Assign locations to each value returned by this call.
1329   SmallVector<CCValAssign, 16> RVLocs;
1330   bool Is64Bit = Subtarget->is64Bit();
1331   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1332                  RVLocs, *DAG.getContext());
1333   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1334
1335   // Copy all of the result registers out of their specified physreg.
1336   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1337     CCValAssign &VA = RVLocs[i];
1338     EVT CopyVT = VA.getValVT();
1339
1340     // If this is x86-64, and we disabled SSE, we can't return FP values
1341     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1342         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1343       report_fatal_error("SSE register return with SSE disabled");
1344     }
1345
1346     // If this is a call to a function that returns an fp value on the floating
1347     // point stack, but where we prefer to use the value in xmm registers, copy
1348     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1349     if ((VA.getLocReg() == X86::ST0 ||
1350          VA.getLocReg() == X86::ST1) &&
1351         isScalarFPTypeInSSEReg(VA.getValVT())) {
1352       CopyVT = MVT::f80;
1353     }
1354
1355     SDValue Val;
1356     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1357       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1358       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1359         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1360                                    MVT::v2i64, InFlag).getValue(1);
1361         Val = Chain.getValue(0);
1362         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1363                           Val, DAG.getConstant(0, MVT::i64));
1364       } else {
1365         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1366                                    MVT::i64, InFlag).getValue(1);
1367         Val = Chain.getValue(0);
1368       }
1369       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1370     } else {
1371       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1372                                  CopyVT, InFlag).getValue(1);
1373       Val = Chain.getValue(0);
1374     }
1375     InFlag = Chain.getValue(2);
1376
1377     if (CopyVT != VA.getValVT()) {
1378       // Round the F80 the right size, which also moves to the appropriate xmm
1379       // register.
1380       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1381                         // This truncation won't change the value.
1382                         DAG.getIntPtrConstant(1));
1383     }
1384
1385     InVals.push_back(Val);
1386   }
1387
1388   return Chain;
1389 }
1390
1391
1392 //===----------------------------------------------------------------------===//
1393 //                C & StdCall & Fast Calling Convention implementation
1394 //===----------------------------------------------------------------------===//
1395 //  StdCall calling convention seems to be standard for many Windows' API
1396 //  routines and around. It differs from C calling convention just a little:
1397 //  callee should clean up the stack, not caller. Symbols should be also
1398 //  decorated in some fancy way :) It doesn't support any vector arguments.
1399 //  For info on fast calling convention see Fast Calling Convention (tail call)
1400 //  implementation LowerX86_32FastCCCallTo.
1401
1402 /// CallIsStructReturn - Determines whether a call uses struct return
1403 /// semantics.
1404 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1405   if (Outs.empty())
1406     return false;
1407
1408   return Outs[0].Flags.isSRet();
1409 }
1410
1411 /// ArgsAreStructReturn - Determines whether a function uses struct
1412 /// return semantics.
1413 static bool
1414 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1415   if (Ins.empty())
1416     return false;
1417
1418   return Ins[0].Flags.isSRet();
1419 }
1420
1421 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1422 /// given CallingConvention value.
1423 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1424   if (Subtarget->is64Bit()) {
1425     if (CC == CallingConv::GHC)
1426       return CC_X86_64_GHC;
1427     else if (Subtarget->isTargetWin64())
1428       return CC_X86_Win64_C;
1429     else
1430       return CC_X86_64_C;
1431   }
1432
1433   if (CC == CallingConv::X86_FastCall)
1434     return CC_X86_32_FastCall;
1435   else if (CC == CallingConv::X86_ThisCall)
1436     return CC_X86_32_ThisCall;
1437   else if (CC == CallingConv::Fast)
1438     return CC_X86_32_FastCC;
1439   else if (CC == CallingConv::GHC)
1440     return CC_X86_32_GHC;
1441   else
1442     return CC_X86_32_C;
1443 }
1444
1445 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1446 /// by "Src" to address "Dst" with size and alignment information specified by
1447 /// the specific parameter attribute. The copy will be passed as a byval
1448 /// function parameter.
1449 static SDValue
1450 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1451                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1452                           DebugLoc dl) {
1453   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1454   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1455                        /*isVolatile*/false, /*AlwaysInline=*/true,
1456                        NULL, 0, NULL, 0);
1457 }
1458
1459 /// IsTailCallConvention - Return true if the calling convention is one that
1460 /// supports tail call optimization.
1461 static bool IsTailCallConvention(CallingConv::ID CC) {
1462   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1463 }
1464
1465 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1466 /// a tailcall target by changing its ABI.
1467 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1468   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1469 }
1470
1471 SDValue
1472 X86TargetLowering::LowerMemArgument(SDValue Chain,
1473                                     CallingConv::ID CallConv,
1474                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1475                                     DebugLoc dl, SelectionDAG &DAG,
1476                                     const CCValAssign &VA,
1477                                     MachineFrameInfo *MFI,
1478                                     unsigned i) const {
1479   // Create the nodes corresponding to a load from this parameter slot.
1480   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1481   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1482   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1483   EVT ValVT;
1484
1485   // If value is passed by pointer we have address passed instead of the value
1486   // itself.
1487   if (VA.getLocInfo() == CCValAssign::Indirect)
1488     ValVT = VA.getLocVT();
1489   else
1490     ValVT = VA.getValVT();
1491
1492   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1493   // changed with more analysis.
1494   // In case of tail call optimization mark all arguments mutable. Since they
1495   // could be overwritten by lowering of arguments in case of a tail call.
1496   if (Flags.isByVal()) {
1497     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1498                                     VA.getLocMemOffset(), isImmutable);
1499     return DAG.getFrameIndex(FI, getPointerTy());
1500   } else {
1501     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1502                                     VA.getLocMemOffset(), isImmutable);
1503     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1504     return DAG.getLoad(ValVT, dl, Chain, FIN,
1505                        PseudoSourceValue::getFixedStack(FI), 0,
1506                        false, false, 0);
1507   }
1508 }
1509
1510 SDValue
1511 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1512                                         CallingConv::ID CallConv,
1513                                         bool isVarArg,
1514                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1515                                         DebugLoc dl,
1516                                         SelectionDAG &DAG,
1517                                         SmallVectorImpl<SDValue> &InVals)
1518                                           const {
1519   MachineFunction &MF = DAG.getMachineFunction();
1520   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1521
1522   const Function* Fn = MF.getFunction();
1523   if (Fn->hasExternalLinkage() &&
1524       Subtarget->isTargetCygMing() &&
1525       Fn->getName() == "main")
1526     FuncInfo->setForceFramePointer(true);
1527
1528   MachineFrameInfo *MFI = MF.getFrameInfo();
1529   bool Is64Bit = Subtarget->is64Bit();
1530   bool IsWin64 = Subtarget->isTargetWin64();
1531
1532   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1533          "Var args not supported with calling convention fastcc or ghc");
1534
1535   // Assign locations to all of the incoming arguments.
1536   SmallVector<CCValAssign, 16> ArgLocs;
1537   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1538                  ArgLocs, *DAG.getContext());
1539   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1540
1541   unsigned LastVal = ~0U;
1542   SDValue ArgValue;
1543   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1544     CCValAssign &VA = ArgLocs[i];
1545     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1546     // places.
1547     assert(VA.getValNo() != LastVal &&
1548            "Don't support value assigned to multiple locs yet");
1549     LastVal = VA.getValNo();
1550
1551     if (VA.isRegLoc()) {
1552       EVT RegVT = VA.getLocVT();
1553       TargetRegisterClass *RC = NULL;
1554       if (RegVT == MVT::i32)
1555         RC = X86::GR32RegisterClass;
1556       else if (Is64Bit && RegVT == MVT::i64)
1557         RC = X86::GR64RegisterClass;
1558       else if (RegVT == MVT::f32)
1559         RC = X86::FR32RegisterClass;
1560       else if (RegVT == MVT::f64)
1561         RC = X86::FR64RegisterClass;
1562       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1563         RC = X86::VR128RegisterClass;
1564       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1565         RC = X86::VR64RegisterClass;
1566       else
1567         llvm_unreachable("Unknown argument type!");
1568
1569       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1570       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1571
1572       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1573       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1574       // right size.
1575       if (VA.getLocInfo() == CCValAssign::SExt)
1576         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1577                                DAG.getValueType(VA.getValVT()));
1578       else if (VA.getLocInfo() == CCValAssign::ZExt)
1579         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1580                                DAG.getValueType(VA.getValVT()));
1581       else if (VA.getLocInfo() == CCValAssign::BCvt)
1582         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1583
1584       if (VA.isExtInLoc()) {
1585         // Handle MMX values passed in XMM regs.
1586         if (RegVT.isVector()) {
1587           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1588                                  ArgValue, DAG.getConstant(0, MVT::i64));
1589           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1590         } else
1591           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1592       }
1593     } else {
1594       assert(VA.isMemLoc());
1595       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1596     }
1597
1598     // If value is passed via pointer - do a load.
1599     if (VA.getLocInfo() == CCValAssign::Indirect)
1600       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1601                              false, false, 0);
1602
1603     InVals.push_back(ArgValue);
1604   }
1605
1606   // The x86-64 ABI for returning structs by value requires that we copy
1607   // the sret argument into %rax for the return. Save the argument into
1608   // a virtual register so that we can access it from the return points.
1609   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1610     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1611     unsigned Reg = FuncInfo->getSRetReturnReg();
1612     if (!Reg) {
1613       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1614       FuncInfo->setSRetReturnReg(Reg);
1615     }
1616     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1617     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1618   }
1619
1620   unsigned StackSize = CCInfo.getNextStackOffset();
1621   // Align stack specially for tail calls.
1622   if (FuncIsMadeTailCallSafe(CallConv))
1623     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1624
1625   // If the function takes variable number of arguments, make a frame index for
1626   // the start of the first vararg value... for expansion of llvm.va_start.
1627   if (isVarArg) {
1628     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1629                     CallConv != CallingConv::X86_ThisCall)) {
1630       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1631     }
1632     if (Is64Bit) {
1633       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1634
1635       // FIXME: We should really autogenerate these arrays
1636       static const unsigned GPR64ArgRegsWin64[] = {
1637         X86::RCX, X86::RDX, X86::R8,  X86::R9
1638       };
1639       static const unsigned XMMArgRegsWin64[] = {
1640         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1641       };
1642       static const unsigned GPR64ArgRegs64Bit[] = {
1643         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1644       };
1645       static const unsigned XMMArgRegs64Bit[] = {
1646         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1647         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1648       };
1649       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1650
1651       if (IsWin64) {
1652         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1653         GPR64ArgRegs = GPR64ArgRegsWin64;
1654         XMMArgRegs = XMMArgRegsWin64;
1655       } else {
1656         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1657         GPR64ArgRegs = GPR64ArgRegs64Bit;
1658         XMMArgRegs = XMMArgRegs64Bit;
1659       }
1660       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1661                                                        TotalNumIntRegs);
1662       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1663                                                        TotalNumXMMRegs);
1664
1665       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1666       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1667              "SSE register cannot be used when SSE is disabled!");
1668       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1669              "SSE register cannot be used when SSE is disabled!");
1670       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1671         // Kernel mode asks for SSE to be disabled, so don't push them
1672         // on the stack.
1673         TotalNumXMMRegs = 0;
1674
1675       // For X86-64, if there are vararg parameters that are passed via
1676       // registers, then we must store them to their spots on the stack so they
1677       // may be loaded by deferencing the result of va_next.
1678       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1679       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1680       FuncInfo->setRegSaveFrameIndex(
1681         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1682                                false));
1683
1684       // Store the integer parameter registers.
1685       SmallVector<SDValue, 8> MemOps;
1686       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1687                                         getPointerTy());
1688       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1689       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1690         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1691                                   DAG.getIntPtrConstant(Offset));
1692         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1693                                      X86::GR64RegisterClass);
1694         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1695         SDValue Store =
1696           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1697                        PseudoSourceValue::getFixedStack(
1698                          FuncInfo->getRegSaveFrameIndex()),
1699                        Offset, false, false, 0);
1700         MemOps.push_back(Store);
1701         Offset += 8;
1702       }
1703
1704       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1705         // Now store the XMM (fp + vector) parameter registers.
1706         SmallVector<SDValue, 11> SaveXMMOps;
1707         SaveXMMOps.push_back(Chain);
1708
1709         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1710         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1711         SaveXMMOps.push_back(ALVal);
1712
1713         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1714                                FuncInfo->getRegSaveFrameIndex()));
1715         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1716                                FuncInfo->getVarArgsFPOffset()));
1717
1718         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1719           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1720                                        X86::VR128RegisterClass);
1721           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1722           SaveXMMOps.push_back(Val);
1723         }
1724         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1725                                      MVT::Other,
1726                                      &SaveXMMOps[0], SaveXMMOps.size()));
1727       }
1728
1729       if (!MemOps.empty())
1730         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1731                             &MemOps[0], MemOps.size());
1732     }
1733   }
1734
1735   // Some CCs need callee pop.
1736   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1737     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1738   } else {
1739     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1740     // If this is an sret function, the return should pop the hidden pointer.
1741     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1742       FuncInfo->setBytesToPopOnReturn(4);
1743   }
1744
1745   if (!Is64Bit) {
1746     // RegSaveFrameIndex is X86-64 only.
1747     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1748     if (CallConv == CallingConv::X86_FastCall ||
1749         CallConv == CallingConv::X86_ThisCall)
1750       // fastcc functions can't have varargs.
1751       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1752   }
1753
1754   return Chain;
1755 }
1756
1757 SDValue
1758 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1759                                     SDValue StackPtr, SDValue Arg,
1760                                     DebugLoc dl, SelectionDAG &DAG,
1761                                     const CCValAssign &VA,
1762                                     ISD::ArgFlagsTy Flags) const {
1763   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1764   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1765   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1766   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1767   if (Flags.isByVal()) {
1768     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1769   }
1770   return DAG.getStore(Chain, dl, Arg, PtrOff,
1771                       PseudoSourceValue::getStack(), LocMemOffset,
1772                       false, false, 0);
1773 }
1774
1775 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1776 /// optimization is performed and it is required.
1777 SDValue
1778 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1779                                            SDValue &OutRetAddr, SDValue Chain,
1780                                            bool IsTailCall, bool Is64Bit,
1781                                            int FPDiff, DebugLoc dl) const {
1782   // Adjust the Return address stack slot.
1783   EVT VT = getPointerTy();
1784   OutRetAddr = getReturnAddressFrameIndex(DAG);
1785
1786   // Load the "old" Return address.
1787   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1788   return SDValue(OutRetAddr.getNode(), 1);
1789 }
1790
1791 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1792 /// optimization is performed and it is required (FPDiff!=0).
1793 static SDValue
1794 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1795                          SDValue Chain, SDValue RetAddrFrIdx,
1796                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1797   // Store the return address to the appropriate stack slot.
1798   if (!FPDiff) return Chain;
1799   // Calculate the new stack slot for the return address.
1800   int SlotSize = Is64Bit ? 8 : 4;
1801   int NewReturnAddrFI =
1802     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1803   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1804   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1805   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1806                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1807                        false, false, 0);
1808   return Chain;
1809 }
1810
1811 SDValue
1812 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1813                              CallingConv::ID CallConv, bool isVarArg,
1814                              bool &isTailCall,
1815                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1816                              const SmallVectorImpl<ISD::InputArg> &Ins,
1817                              DebugLoc dl, SelectionDAG &DAG,
1818                              SmallVectorImpl<SDValue> &InVals) const {
1819   MachineFunction &MF = DAG.getMachineFunction();
1820   bool Is64Bit        = Subtarget->is64Bit();
1821   bool IsStructRet    = CallIsStructReturn(Outs);
1822   bool IsSibcall      = false;
1823
1824   if (isTailCall) {
1825     // Check if it's really possible to do a tail call.
1826     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1827                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1828                                                    Outs, Ins, DAG);
1829
1830     // Sibcalls are automatically detected tailcalls which do not require
1831     // ABI changes.
1832     if (!GuaranteedTailCallOpt && isTailCall)
1833       IsSibcall = true;
1834
1835     if (isTailCall)
1836       ++NumTailCalls;
1837   }
1838
1839   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1840          "Var args not supported with calling convention fastcc or ghc");
1841
1842   // Analyze operands of the call, assigning locations to each operand.
1843   SmallVector<CCValAssign, 16> ArgLocs;
1844   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1845                  ArgLocs, *DAG.getContext());
1846   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1847
1848   // Get a count of how many bytes are to be pushed on the stack.
1849   unsigned NumBytes = CCInfo.getNextStackOffset();
1850   if (IsSibcall)
1851     // This is a sibcall. The memory operands are available in caller's
1852     // own caller's stack.
1853     NumBytes = 0;
1854   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1855     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1856
1857   int FPDiff = 0;
1858   if (isTailCall && !IsSibcall) {
1859     // Lower arguments at fp - stackoffset + fpdiff.
1860     unsigned NumBytesCallerPushed =
1861       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1862     FPDiff = NumBytesCallerPushed - NumBytes;
1863
1864     // Set the delta of movement of the returnaddr stackslot.
1865     // But only set if delta is greater than previous delta.
1866     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1867       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1868   }
1869
1870   if (!IsSibcall)
1871     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1872
1873   SDValue RetAddrFrIdx;
1874   // Load return adress for tail calls.
1875   if (isTailCall && FPDiff)
1876     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1877                                     Is64Bit, FPDiff, dl);
1878
1879   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1880   SmallVector<SDValue, 8> MemOpChains;
1881   SDValue StackPtr;
1882
1883   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1884   // of tail call optimization arguments are handle later.
1885   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1886     CCValAssign &VA = ArgLocs[i];
1887     EVT RegVT = VA.getLocVT();
1888     SDValue Arg = Outs[i].Val;
1889     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1890     bool isByVal = Flags.isByVal();
1891
1892     // Promote the value if needed.
1893     switch (VA.getLocInfo()) {
1894     default: llvm_unreachable("Unknown loc info!");
1895     case CCValAssign::Full: break;
1896     case CCValAssign::SExt:
1897       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1898       break;
1899     case CCValAssign::ZExt:
1900       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1901       break;
1902     case CCValAssign::AExt:
1903       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1904         // Special case: passing MMX values in XMM registers.
1905         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1906         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1907         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1908       } else
1909         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1910       break;
1911     case CCValAssign::BCvt:
1912       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1913       break;
1914     case CCValAssign::Indirect: {
1915       // Store the argument.
1916       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1917       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1918       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1919                            PseudoSourceValue::getFixedStack(FI), 0,
1920                            false, false, 0);
1921       Arg = SpillSlot;
1922       break;
1923     }
1924     }
1925
1926     if (VA.isRegLoc()) {
1927       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1928     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1929       assert(VA.isMemLoc());
1930       if (StackPtr.getNode() == 0)
1931         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1932       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1933                                              dl, DAG, VA, Flags));
1934     }
1935   }
1936
1937   if (!MemOpChains.empty())
1938     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1939                         &MemOpChains[0], MemOpChains.size());
1940
1941   // Build a sequence of copy-to-reg nodes chained together with token chain
1942   // and flag operands which copy the outgoing args into registers.
1943   SDValue InFlag;
1944   // Tail call byval lowering might overwrite argument registers so in case of
1945   // tail call optimization the copies to registers are lowered later.
1946   if (!isTailCall)
1947     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1948       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1949                                RegsToPass[i].second, InFlag);
1950       InFlag = Chain.getValue(1);
1951     }
1952
1953   if (Subtarget->isPICStyleGOT()) {
1954     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1955     // GOT pointer.
1956     if (!isTailCall) {
1957       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1958                                DAG.getNode(X86ISD::GlobalBaseReg,
1959                                            DebugLoc(), getPointerTy()),
1960                                InFlag);
1961       InFlag = Chain.getValue(1);
1962     } else {
1963       // If we are tail calling and generating PIC/GOT style code load the
1964       // address of the callee into ECX. The value in ecx is used as target of
1965       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1966       // for tail calls on PIC/GOT architectures. Normally we would just put the
1967       // address of GOT into ebx and then call target@PLT. But for tail calls
1968       // ebx would be restored (since ebx is callee saved) before jumping to the
1969       // target@PLT.
1970
1971       // Note: The actual moving to ECX is done further down.
1972       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1973       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1974           !G->getGlobal()->hasProtectedVisibility())
1975         Callee = LowerGlobalAddress(Callee, DAG);
1976       else if (isa<ExternalSymbolSDNode>(Callee))
1977         Callee = LowerExternalSymbol(Callee, DAG);
1978     }
1979   }
1980
1981   if (Is64Bit && isVarArg) {
1982     // From AMD64 ABI document:
1983     // For calls that may call functions that use varargs or stdargs
1984     // (prototype-less calls or calls to functions containing ellipsis (...) in
1985     // the declaration) %al is used as hidden argument to specify the number
1986     // of SSE registers used. The contents of %al do not need to match exactly
1987     // the number of registers, but must be an ubound on the number of SSE
1988     // registers used and is in the range 0 - 8 inclusive.
1989
1990     // FIXME: Verify this on Win64
1991     // Count the number of XMM registers allocated.
1992     static const unsigned XMMArgRegs[] = {
1993       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1994       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1995     };
1996     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1997     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1998            && "SSE registers cannot be used when SSE is disabled");
1999
2000     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2001                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2002     InFlag = Chain.getValue(1);
2003   }
2004
2005
2006   // For tail calls lower the arguments to the 'real' stack slot.
2007   if (isTailCall) {
2008     // Force all the incoming stack arguments to be loaded from the stack
2009     // before any new outgoing arguments are stored to the stack, because the
2010     // outgoing stack slots may alias the incoming argument stack slots, and
2011     // the alias isn't otherwise explicit. This is slightly more conservative
2012     // than necessary, because it means that each store effectively depends
2013     // on every argument instead of just those arguments it would clobber.
2014     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2015
2016     SmallVector<SDValue, 8> MemOpChains2;
2017     SDValue FIN;
2018     int FI = 0;
2019     // Do not flag preceeding copytoreg stuff together with the following stuff.
2020     InFlag = SDValue();
2021     if (GuaranteedTailCallOpt) {
2022       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2023         CCValAssign &VA = ArgLocs[i];
2024         if (VA.isRegLoc())
2025           continue;
2026         assert(VA.isMemLoc());
2027         SDValue Arg = Outs[i].Val;
2028         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2029         // Create frame index.
2030         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2031         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2032         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2033         FIN = DAG.getFrameIndex(FI, getPointerTy());
2034
2035         if (Flags.isByVal()) {
2036           // Copy relative to framepointer.
2037           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2038           if (StackPtr.getNode() == 0)
2039             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2040                                           getPointerTy());
2041           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2042
2043           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2044                                                            ArgChain,
2045                                                            Flags, DAG, dl));
2046         } else {
2047           // Store relative to framepointer.
2048           MemOpChains2.push_back(
2049             DAG.getStore(ArgChain, dl, Arg, FIN,
2050                          PseudoSourceValue::getFixedStack(FI), 0,
2051                          false, false, 0));
2052         }
2053       }
2054     }
2055
2056     if (!MemOpChains2.empty())
2057       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2058                           &MemOpChains2[0], MemOpChains2.size());
2059
2060     // Copy arguments to their registers.
2061     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2062       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2063                                RegsToPass[i].second, InFlag);
2064       InFlag = Chain.getValue(1);
2065     }
2066     InFlag =SDValue();
2067
2068     // Store the return address to the appropriate stack slot.
2069     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2070                                      FPDiff, dl);
2071   }
2072
2073   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2074     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2075     // In the 64-bit large code model, we have to make all calls
2076     // through a register, since the call instruction's 32-bit
2077     // pc-relative offset may not be large enough to hold the whole
2078     // address.
2079   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2080     // If the callee is a GlobalAddress node (quite common, every direct call
2081     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2082     // it.
2083
2084     // We should use extra load for direct calls to dllimported functions in
2085     // non-JIT mode.
2086     const GlobalValue *GV = G->getGlobal();
2087     if (!GV->hasDLLImportLinkage()) {
2088       unsigned char OpFlags = 0;
2089
2090       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2091       // external symbols most go through the PLT in PIC mode.  If the symbol
2092       // has hidden or protected visibility, or if it is static or local, then
2093       // we don't need to use the PLT - we can directly call it.
2094       if (Subtarget->isTargetELF() &&
2095           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2096           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2097         OpFlags = X86II::MO_PLT;
2098       } else if (Subtarget->isPICStyleStubAny() &&
2099                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2100                Subtarget->getDarwinVers() < 9) {
2101         // PC-relative references to external symbols should go through $stub,
2102         // unless we're building with the leopard linker or later, which
2103         // automatically synthesizes these stubs.
2104         OpFlags = X86II::MO_DARWIN_STUB;
2105       }
2106
2107       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2108                                           G->getOffset(), OpFlags);
2109     }
2110   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2111     unsigned char OpFlags = 0;
2112
2113     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2114     // symbols should go through the PLT.
2115     if (Subtarget->isTargetELF() &&
2116         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2117       OpFlags = X86II::MO_PLT;
2118     } else if (Subtarget->isPICStyleStubAny() &&
2119              Subtarget->getDarwinVers() < 9) {
2120       // PC-relative references to external symbols should go through $stub,
2121       // unless we're building with the leopard linker or later, which
2122       // automatically synthesizes these stubs.
2123       OpFlags = X86II::MO_DARWIN_STUB;
2124     }
2125
2126     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2127                                          OpFlags);
2128   }
2129
2130   // Returns a chain & a flag for retval copy to use.
2131   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2132   SmallVector<SDValue, 8> Ops;
2133
2134   if (!IsSibcall && isTailCall) {
2135     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2136                            DAG.getIntPtrConstant(0, true), InFlag);
2137     InFlag = Chain.getValue(1);
2138   }
2139
2140   Ops.push_back(Chain);
2141   Ops.push_back(Callee);
2142
2143   if (isTailCall)
2144     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2145
2146   // Add argument registers to the end of the list so that they are known live
2147   // into the call.
2148   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2149     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2150                                   RegsToPass[i].second.getValueType()));
2151
2152   // Add an implicit use GOT pointer in EBX.
2153   if (!isTailCall && Subtarget->isPICStyleGOT())
2154     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2155
2156   // Add an implicit use of AL for x86 vararg functions.
2157   if (Is64Bit && isVarArg)
2158     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2159
2160   if (InFlag.getNode())
2161     Ops.push_back(InFlag);
2162
2163   if (isTailCall) {
2164     // We used to do:
2165     //// If this is the first return lowered for this function, add the regs
2166     //// to the liveout set for the function.
2167     // This isn't right, although it's probably harmless on x86; liveouts
2168     // should be computed from returns not tail calls.  Consider a void
2169     // function making a tail call to a function returning int.
2170     return DAG.getNode(X86ISD::TC_RETURN, dl,
2171                        NodeTys, &Ops[0], Ops.size());
2172   }
2173
2174   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2175   InFlag = Chain.getValue(1);
2176
2177   // Create the CALLSEQ_END node.
2178   unsigned NumBytesForCalleeToPush;
2179   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2180     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2181   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2182     // If this is a call to a struct-return function, the callee
2183     // pops the hidden struct pointer, so we have to push it back.
2184     // This is common for Darwin/X86, Linux & Mingw32 targets.
2185     NumBytesForCalleeToPush = 4;
2186   else
2187     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2188
2189   // Returns a flag for retval copy to use.
2190   if (!IsSibcall) {
2191     Chain = DAG.getCALLSEQ_END(Chain,
2192                                DAG.getIntPtrConstant(NumBytes, true),
2193                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2194                                                      true),
2195                                InFlag);
2196     InFlag = Chain.getValue(1);
2197   }
2198
2199   // Handle result values, copying them out of physregs into vregs that we
2200   // return.
2201   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2202                          Ins, dl, DAG, InVals);
2203 }
2204
2205
2206 //===----------------------------------------------------------------------===//
2207 //                Fast Calling Convention (tail call) implementation
2208 //===----------------------------------------------------------------------===//
2209
2210 //  Like std call, callee cleans arguments, convention except that ECX is
2211 //  reserved for storing the tail called function address. Only 2 registers are
2212 //  free for argument passing (inreg). Tail call optimization is performed
2213 //  provided:
2214 //                * tailcallopt is enabled
2215 //                * caller/callee are fastcc
2216 //  On X86_64 architecture with GOT-style position independent code only local
2217 //  (within module) calls are supported at the moment.
2218 //  To keep the stack aligned according to platform abi the function
2219 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2220 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2221 //  If a tail called function callee has more arguments than the caller the
2222 //  caller needs to make sure that there is room to move the RETADDR to. This is
2223 //  achieved by reserving an area the size of the argument delta right after the
2224 //  original REtADDR, but before the saved framepointer or the spilled registers
2225 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2226 //  stack layout:
2227 //    arg1
2228 //    arg2
2229 //    RETADDR
2230 //    [ new RETADDR
2231 //      move area ]
2232 //    (possible EBP)
2233 //    ESI
2234 //    EDI
2235 //    local1 ..
2236
2237 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2238 /// for a 16 byte align requirement.
2239 unsigned
2240 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2241                                                SelectionDAG& DAG) const {
2242   MachineFunction &MF = DAG.getMachineFunction();
2243   const TargetMachine &TM = MF.getTarget();
2244   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2245   unsigned StackAlignment = TFI.getStackAlignment();
2246   uint64_t AlignMask = StackAlignment - 1;
2247   int64_t Offset = StackSize;
2248   uint64_t SlotSize = TD->getPointerSize();
2249   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2250     // Number smaller than 12 so just add the difference.
2251     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2252   } else {
2253     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2254     Offset = ((~AlignMask) & Offset) + StackAlignment +
2255       (StackAlignment-SlotSize);
2256   }
2257   return Offset;
2258 }
2259
2260 /// MatchingStackOffset - Return true if the given stack call argument is
2261 /// already available in the same position (relatively) of the caller's
2262 /// incoming argument stack.
2263 static
2264 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2265                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2266                          const X86InstrInfo *TII) {
2267   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2268   int FI = INT_MAX;
2269   if (Arg.getOpcode() == ISD::CopyFromReg) {
2270     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2271     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2272       return false;
2273     MachineInstr *Def = MRI->getVRegDef(VR);
2274     if (!Def)
2275       return false;
2276     if (!Flags.isByVal()) {
2277       if (!TII->isLoadFromStackSlot(Def, FI))
2278         return false;
2279     } else {
2280       unsigned Opcode = Def->getOpcode();
2281       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2282           Def->getOperand(1).isFI()) {
2283         FI = Def->getOperand(1).getIndex();
2284         Bytes = Flags.getByValSize();
2285       } else
2286         return false;
2287     }
2288   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2289     if (Flags.isByVal())
2290       // ByVal argument is passed in as a pointer but it's now being
2291       // dereferenced. e.g.
2292       // define @foo(%struct.X* %A) {
2293       //   tail call @bar(%struct.X* byval %A)
2294       // }
2295       return false;
2296     SDValue Ptr = Ld->getBasePtr();
2297     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2298     if (!FINode)
2299       return false;
2300     FI = FINode->getIndex();
2301   } else
2302     return false;
2303
2304   assert(FI != INT_MAX);
2305   if (!MFI->isFixedObjectIndex(FI))
2306     return false;
2307   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2308 }
2309
2310 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2311 /// for tail call optimization. Targets which want to do tail call
2312 /// optimization should implement this function.
2313 bool
2314 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2315                                                      CallingConv::ID CalleeCC,
2316                                                      bool isVarArg,
2317                                                      bool isCalleeStructRet,
2318                                                      bool isCallerStructRet,
2319                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2320                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2321                                                      SelectionDAG& DAG) const {
2322   if (!IsTailCallConvention(CalleeCC) &&
2323       CalleeCC != CallingConv::C)
2324     return false;
2325
2326   // If -tailcallopt is specified, make fastcc functions tail-callable.
2327   const MachineFunction &MF = DAG.getMachineFunction();
2328   const Function *CallerF = DAG.getMachineFunction().getFunction();
2329   CallingConv::ID CallerCC = CallerF->getCallingConv();
2330   bool CCMatch = CallerCC == CalleeCC;
2331
2332   if (GuaranteedTailCallOpt) {
2333     if (IsTailCallConvention(CalleeCC) && CCMatch)
2334       return true;
2335     return false;
2336   }
2337
2338   // Look for obvious safe cases to perform tail call optimization that do not
2339   // require ABI changes. This is what gcc calls sibcall.
2340
2341   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2342   // emit a special epilogue.
2343   if (RegInfo->needsStackRealignment(MF))
2344     return false;
2345
2346   // Do not sibcall optimize vararg calls unless the call site is not passing any
2347   // arguments.
2348   if (isVarArg && !Outs.empty())
2349     return false;
2350
2351   // Also avoid sibcall optimization if either caller or callee uses struct
2352   // return semantics.
2353   if (isCalleeStructRet || isCallerStructRet)
2354     return false;
2355
2356   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2357   // Therefore if it's not used by the call it is not safe to optimize this into
2358   // a sibcall.
2359   bool Unused = false;
2360   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2361     if (!Ins[i].Used) {
2362       Unused = true;
2363       break;
2364     }
2365   }
2366   if (Unused) {
2367     SmallVector<CCValAssign, 16> RVLocs;
2368     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2369                    RVLocs, *DAG.getContext());
2370     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2371     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2372       CCValAssign &VA = RVLocs[i];
2373       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2374         return false;
2375     }
2376   }
2377
2378   // If the calling conventions do not match, then we'd better make sure the
2379   // results are returned in the same way as what the caller expects.
2380   if (!CCMatch) {
2381     SmallVector<CCValAssign, 16> RVLocs1;
2382     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2383                     RVLocs1, *DAG.getContext());
2384     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2385
2386     SmallVector<CCValAssign, 16> RVLocs2;
2387     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2388                     RVLocs2, *DAG.getContext());
2389     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2390
2391     if (RVLocs1.size() != RVLocs2.size())
2392       return false;
2393     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2394       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2395         return false;
2396       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2397         return false;
2398       if (RVLocs1[i].isRegLoc()) {
2399         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2400           return false;
2401       } else {
2402         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2403           return false;
2404       }
2405     }
2406   }
2407
2408   // If the callee takes no arguments then go on to check the results of the
2409   // call.
2410   if (!Outs.empty()) {
2411     // Check if stack adjustment is needed. For now, do not do this if any
2412     // argument is passed on the stack.
2413     SmallVector<CCValAssign, 16> ArgLocs;
2414     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2415                    ArgLocs, *DAG.getContext());
2416     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2417     if (CCInfo.getNextStackOffset()) {
2418       MachineFunction &MF = DAG.getMachineFunction();
2419       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2420         return false;
2421       if (Subtarget->isTargetWin64())
2422         // Win64 ABI has additional complications.
2423         return false;
2424
2425       // Check if the arguments are already laid out in the right way as
2426       // the caller's fixed stack objects.
2427       MachineFrameInfo *MFI = MF.getFrameInfo();
2428       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2429       const X86InstrInfo *TII =
2430         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2431       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2432         CCValAssign &VA = ArgLocs[i];
2433         SDValue Arg = Outs[i].Val;
2434         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2435         if (VA.getLocInfo() == CCValAssign::Indirect)
2436           return false;
2437         if (!VA.isRegLoc()) {
2438           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2439                                    MFI, MRI, TII))
2440             return false;
2441         }
2442       }
2443     }
2444
2445     // If the tailcall address may be in a register, then make sure it's
2446     // possible to register allocate for it. In 32-bit, the call address can
2447     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2448     // callee-saved registers are restored. In 64-bit, it's RAX, RCX, RDX, RSI,
2449     // RDI, R8, R9, R11.
2450     if (!isa<GlobalAddressSDNode>(Callee) &&
2451         !isa<ExternalSymbolSDNode>(Callee)) {
2452       unsigned Limit = Subtarget->is64Bit() ? 8 : 3;
2453       unsigned NumInRegs = 0;
2454       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2455         CCValAssign &VA = ArgLocs[i];
2456         if (VA.isRegLoc()) {
2457           if (++NumInRegs == Limit)
2458             return false;
2459         }
2460       }
2461     }
2462   }
2463
2464   return true;
2465 }
2466
2467 FastISel *
2468 X86TargetLowering::createFastISel(MachineFunction &mf,
2469                             DenseMap<const Value *, unsigned> &vm,
2470                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2471                             DenseMap<const AllocaInst *, int> &am,
2472                             std::vector<std::pair<MachineInstr*, unsigned> > &pn
2473 #ifndef NDEBUG
2474                           , SmallSet<const Instruction *, 8> &cil
2475 #endif
2476                                   ) const {
2477   return X86::createFastISel(mf, vm, bm, am, pn
2478 #ifndef NDEBUG
2479                              , cil
2480 #endif
2481                              );
2482 }
2483
2484
2485 //===----------------------------------------------------------------------===//
2486 //                           Other Lowering Hooks
2487 //===----------------------------------------------------------------------===//
2488
2489
2490 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2491   MachineFunction &MF = DAG.getMachineFunction();
2492   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2493   int ReturnAddrIndex = FuncInfo->getRAIndex();
2494
2495   if (ReturnAddrIndex == 0) {
2496     // Set up a frame object for the return address.
2497     uint64_t SlotSize = TD->getPointerSize();
2498     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2499                                                            false);
2500     FuncInfo->setRAIndex(ReturnAddrIndex);
2501   }
2502
2503   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2504 }
2505
2506
2507 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2508                                        bool hasSymbolicDisplacement) {
2509   // Offset should fit into 32 bit immediate field.
2510   if (!isInt<32>(Offset))
2511     return false;
2512
2513   // If we don't have a symbolic displacement - we don't have any extra
2514   // restrictions.
2515   if (!hasSymbolicDisplacement)
2516     return true;
2517
2518   // FIXME: Some tweaks might be needed for medium code model.
2519   if (M != CodeModel::Small && M != CodeModel::Kernel)
2520     return false;
2521
2522   // For small code model we assume that latest object is 16MB before end of 31
2523   // bits boundary. We may also accept pretty large negative constants knowing
2524   // that all objects are in the positive half of address space.
2525   if (M == CodeModel::Small && Offset < 16*1024*1024)
2526     return true;
2527
2528   // For kernel code model we know that all object resist in the negative half
2529   // of 32bits address space. We may not accept negative offsets, since they may
2530   // be just off and we may accept pretty large positive ones.
2531   if (M == CodeModel::Kernel && Offset > 0)
2532     return true;
2533
2534   return false;
2535 }
2536
2537 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2538 /// specific condition code, returning the condition code and the LHS/RHS of the
2539 /// comparison to make.
2540 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2541                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2542   if (!isFP) {
2543     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2544       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2545         // X > -1   -> X == 0, jump !sign.
2546         RHS = DAG.getConstant(0, RHS.getValueType());
2547         return X86::COND_NS;
2548       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2549         // X < 0   -> X == 0, jump on sign.
2550         return X86::COND_S;
2551       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2552         // X < 1   -> X <= 0
2553         RHS = DAG.getConstant(0, RHS.getValueType());
2554         return X86::COND_LE;
2555       }
2556     }
2557
2558     switch (SetCCOpcode) {
2559     default: llvm_unreachable("Invalid integer condition!");
2560     case ISD::SETEQ:  return X86::COND_E;
2561     case ISD::SETGT:  return X86::COND_G;
2562     case ISD::SETGE:  return X86::COND_GE;
2563     case ISD::SETLT:  return X86::COND_L;
2564     case ISD::SETLE:  return X86::COND_LE;
2565     case ISD::SETNE:  return X86::COND_NE;
2566     case ISD::SETULT: return X86::COND_B;
2567     case ISD::SETUGT: return X86::COND_A;
2568     case ISD::SETULE: return X86::COND_BE;
2569     case ISD::SETUGE: return X86::COND_AE;
2570     }
2571   }
2572
2573   // First determine if it is required or is profitable to flip the operands.
2574
2575   // If LHS is a foldable load, but RHS is not, flip the condition.
2576   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2577       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2578     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2579     std::swap(LHS, RHS);
2580   }
2581
2582   switch (SetCCOpcode) {
2583   default: break;
2584   case ISD::SETOLT:
2585   case ISD::SETOLE:
2586   case ISD::SETUGT:
2587   case ISD::SETUGE:
2588     std::swap(LHS, RHS);
2589     break;
2590   }
2591
2592   // On a floating point condition, the flags are set as follows:
2593   // ZF  PF  CF   op
2594   //  0 | 0 | 0 | X > Y
2595   //  0 | 0 | 1 | X < Y
2596   //  1 | 0 | 0 | X == Y
2597   //  1 | 1 | 1 | unordered
2598   switch (SetCCOpcode) {
2599   default: llvm_unreachable("Condcode should be pre-legalized away");
2600   case ISD::SETUEQ:
2601   case ISD::SETEQ:   return X86::COND_E;
2602   case ISD::SETOLT:              // flipped
2603   case ISD::SETOGT:
2604   case ISD::SETGT:   return X86::COND_A;
2605   case ISD::SETOLE:              // flipped
2606   case ISD::SETOGE:
2607   case ISD::SETGE:   return X86::COND_AE;
2608   case ISD::SETUGT:              // flipped
2609   case ISD::SETULT:
2610   case ISD::SETLT:   return X86::COND_B;
2611   case ISD::SETUGE:              // flipped
2612   case ISD::SETULE:
2613   case ISD::SETLE:   return X86::COND_BE;
2614   case ISD::SETONE:
2615   case ISD::SETNE:   return X86::COND_NE;
2616   case ISD::SETUO:   return X86::COND_P;
2617   case ISD::SETO:    return X86::COND_NP;
2618   case ISD::SETOEQ:
2619   case ISD::SETUNE:  return X86::COND_INVALID;
2620   }
2621 }
2622
2623 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2624 /// code. Current x86 isa includes the following FP cmov instructions:
2625 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2626 static bool hasFPCMov(unsigned X86CC) {
2627   switch (X86CC) {
2628   default:
2629     return false;
2630   case X86::COND_B:
2631   case X86::COND_BE:
2632   case X86::COND_E:
2633   case X86::COND_P:
2634   case X86::COND_A:
2635   case X86::COND_AE:
2636   case X86::COND_NE:
2637   case X86::COND_NP:
2638     return true;
2639   }
2640 }
2641
2642 /// isFPImmLegal - Returns true if the target can instruction select the
2643 /// specified FP immediate natively. If false, the legalizer will
2644 /// materialize the FP immediate as a load from a constant pool.
2645 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2646   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2647     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2648       return true;
2649   }
2650   return false;
2651 }
2652
2653 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2654 /// the specified range (L, H].
2655 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2656   return (Val < 0) || (Val >= Low && Val < Hi);
2657 }
2658
2659 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2660 /// specified value.
2661 static bool isUndefOrEqual(int Val, int CmpVal) {
2662   if (Val < 0 || Val == CmpVal)
2663     return true;
2664   return false;
2665 }
2666
2667 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2668 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2669 /// the second operand.
2670 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2671   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2672     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2673   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2674     return (Mask[0] < 2 && Mask[1] < 2);
2675   return false;
2676 }
2677
2678 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2679   SmallVector<int, 8> M;
2680   N->getMask(M);
2681   return ::isPSHUFDMask(M, N->getValueType(0));
2682 }
2683
2684 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2685 /// is suitable for input to PSHUFHW.
2686 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2687   if (VT != MVT::v8i16)
2688     return false;
2689
2690   // Lower quadword copied in order or undef.
2691   for (int i = 0; i != 4; ++i)
2692     if (Mask[i] >= 0 && Mask[i] != i)
2693       return false;
2694
2695   // Upper quadword shuffled.
2696   for (int i = 4; i != 8; ++i)
2697     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2698       return false;
2699
2700   return true;
2701 }
2702
2703 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2704   SmallVector<int, 8> M;
2705   N->getMask(M);
2706   return ::isPSHUFHWMask(M, N->getValueType(0));
2707 }
2708
2709 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2710 /// is suitable for input to PSHUFLW.
2711 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2712   if (VT != MVT::v8i16)
2713     return false;
2714
2715   // Upper quadword copied in order.
2716   for (int i = 4; i != 8; ++i)
2717     if (Mask[i] >= 0 && Mask[i] != i)
2718       return false;
2719
2720   // Lower quadword shuffled.
2721   for (int i = 0; i != 4; ++i)
2722     if (Mask[i] >= 4)
2723       return false;
2724
2725   return true;
2726 }
2727
2728 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2729   SmallVector<int, 8> M;
2730   N->getMask(M);
2731   return ::isPSHUFLWMask(M, N->getValueType(0));
2732 }
2733
2734 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2735 /// is suitable for input to PALIGNR.
2736 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2737                           bool hasSSSE3) {
2738   int i, e = VT.getVectorNumElements();
2739
2740   // Do not handle v2i64 / v2f64 shuffles with palignr.
2741   if (e < 4 || !hasSSSE3)
2742     return false;
2743
2744   for (i = 0; i != e; ++i)
2745     if (Mask[i] >= 0)
2746       break;
2747
2748   // All undef, not a palignr.
2749   if (i == e)
2750     return false;
2751
2752   // Determine if it's ok to perform a palignr with only the LHS, since we
2753   // don't have access to the actual shuffle elements to see if RHS is undef.
2754   bool Unary = Mask[i] < (int)e;
2755   bool NeedsUnary = false;
2756
2757   int s = Mask[i] - i;
2758
2759   // Check the rest of the elements to see if they are consecutive.
2760   for (++i; i != e; ++i) {
2761     int m = Mask[i];
2762     if (m < 0)
2763       continue;
2764
2765     Unary = Unary && (m < (int)e);
2766     NeedsUnary = NeedsUnary || (m < s);
2767
2768     if (NeedsUnary && !Unary)
2769       return false;
2770     if (Unary && m != ((s+i) & (e-1)))
2771       return false;
2772     if (!Unary && m != (s+i))
2773       return false;
2774   }
2775   return true;
2776 }
2777
2778 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2779   SmallVector<int, 8> M;
2780   N->getMask(M);
2781   return ::isPALIGNRMask(M, N->getValueType(0), true);
2782 }
2783
2784 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2785 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2786 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2787   int NumElems = VT.getVectorNumElements();
2788   if (NumElems != 2 && NumElems != 4)
2789     return false;
2790
2791   int Half = NumElems / 2;
2792   for (int i = 0; i < Half; ++i)
2793     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2794       return false;
2795   for (int i = Half; i < NumElems; ++i)
2796     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2797       return false;
2798
2799   return true;
2800 }
2801
2802 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2803   SmallVector<int, 8> M;
2804   N->getMask(M);
2805   return ::isSHUFPMask(M, N->getValueType(0));
2806 }
2807
2808 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2809 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2810 /// half elements to come from vector 1 (which would equal the dest.) and
2811 /// the upper half to come from vector 2.
2812 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2813   int NumElems = VT.getVectorNumElements();
2814
2815   if (NumElems != 2 && NumElems != 4)
2816     return false;
2817
2818   int Half = NumElems / 2;
2819   for (int i = 0; i < Half; ++i)
2820     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2821       return false;
2822   for (int i = Half; i < NumElems; ++i)
2823     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2824       return false;
2825   return true;
2826 }
2827
2828 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2829   SmallVector<int, 8> M;
2830   N->getMask(M);
2831   return isCommutedSHUFPMask(M, N->getValueType(0));
2832 }
2833
2834 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2835 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2836 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2837   if (N->getValueType(0).getVectorNumElements() != 4)
2838     return false;
2839
2840   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2841   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2842          isUndefOrEqual(N->getMaskElt(1), 7) &&
2843          isUndefOrEqual(N->getMaskElt(2), 2) &&
2844          isUndefOrEqual(N->getMaskElt(3), 3);
2845 }
2846
2847 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2848 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2849 /// <2, 3, 2, 3>
2850 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2851   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2852
2853   if (NumElems != 4)
2854     return false;
2855
2856   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2857   isUndefOrEqual(N->getMaskElt(1), 3) &&
2858   isUndefOrEqual(N->getMaskElt(2), 2) &&
2859   isUndefOrEqual(N->getMaskElt(3), 3);
2860 }
2861
2862 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2863 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2864 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2865   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2866
2867   if (NumElems != 2 && NumElems != 4)
2868     return false;
2869
2870   for (unsigned i = 0; i < NumElems/2; ++i)
2871     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2872       return false;
2873
2874   for (unsigned i = NumElems/2; i < NumElems; ++i)
2875     if (!isUndefOrEqual(N->getMaskElt(i), i))
2876       return false;
2877
2878   return true;
2879 }
2880
2881 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2882 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2883 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2884   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2885
2886   if (NumElems != 2 && NumElems != 4)
2887     return false;
2888
2889   for (unsigned i = 0; i < NumElems/2; ++i)
2890     if (!isUndefOrEqual(N->getMaskElt(i), i))
2891       return false;
2892
2893   for (unsigned i = 0; i < NumElems/2; ++i)
2894     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2895       return false;
2896
2897   return true;
2898 }
2899
2900 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2901 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2902 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2903                          bool V2IsSplat = false) {
2904   int NumElts = VT.getVectorNumElements();
2905   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2906     return false;
2907
2908   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2909     int BitI  = Mask[i];
2910     int BitI1 = Mask[i+1];
2911     if (!isUndefOrEqual(BitI, j))
2912       return false;
2913     if (V2IsSplat) {
2914       if (!isUndefOrEqual(BitI1, NumElts))
2915         return false;
2916     } else {
2917       if (!isUndefOrEqual(BitI1, j + NumElts))
2918         return false;
2919     }
2920   }
2921   return true;
2922 }
2923
2924 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2925   SmallVector<int, 8> M;
2926   N->getMask(M);
2927   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2928 }
2929
2930 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2931 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2932 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2933                          bool V2IsSplat = false) {
2934   int NumElts = VT.getVectorNumElements();
2935   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2936     return false;
2937
2938   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2939     int BitI  = Mask[i];
2940     int BitI1 = Mask[i+1];
2941     if (!isUndefOrEqual(BitI, j + NumElts/2))
2942       return false;
2943     if (V2IsSplat) {
2944       if (isUndefOrEqual(BitI1, NumElts))
2945         return false;
2946     } else {
2947       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2948         return false;
2949     }
2950   }
2951   return true;
2952 }
2953
2954 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2955   SmallVector<int, 8> M;
2956   N->getMask(M);
2957   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2958 }
2959
2960 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2961 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2962 /// <0, 0, 1, 1>
2963 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2964   int NumElems = VT.getVectorNumElements();
2965   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2966     return false;
2967
2968   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2969     int BitI  = Mask[i];
2970     int BitI1 = Mask[i+1];
2971     if (!isUndefOrEqual(BitI, j))
2972       return false;
2973     if (!isUndefOrEqual(BitI1, j))
2974       return false;
2975   }
2976   return true;
2977 }
2978
2979 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2980   SmallVector<int, 8> M;
2981   N->getMask(M);
2982   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2983 }
2984
2985 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2986 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2987 /// <2, 2, 3, 3>
2988 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2989   int NumElems = VT.getVectorNumElements();
2990   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2991     return false;
2992
2993   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2994     int BitI  = Mask[i];
2995     int BitI1 = Mask[i+1];
2996     if (!isUndefOrEqual(BitI, j))
2997       return false;
2998     if (!isUndefOrEqual(BitI1, j))
2999       return false;
3000   }
3001   return true;
3002 }
3003
3004 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3005   SmallVector<int, 8> M;
3006   N->getMask(M);
3007   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3008 }
3009
3010 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3011 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3012 /// MOVSD, and MOVD, i.e. setting the lowest element.
3013 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3014   if (VT.getVectorElementType().getSizeInBits() < 32)
3015     return false;
3016
3017   int NumElts = VT.getVectorNumElements();
3018
3019   if (!isUndefOrEqual(Mask[0], NumElts))
3020     return false;
3021
3022   for (int i = 1; i < NumElts; ++i)
3023     if (!isUndefOrEqual(Mask[i], i))
3024       return false;
3025
3026   return true;
3027 }
3028
3029 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3030   SmallVector<int, 8> M;
3031   N->getMask(M);
3032   return ::isMOVLMask(M, N->getValueType(0));
3033 }
3034
3035 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3036 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3037 /// element of vector 2 and the other elements to come from vector 1 in order.
3038 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3039                                bool V2IsSplat = false, bool V2IsUndef = false) {
3040   int NumOps = VT.getVectorNumElements();
3041   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3042     return false;
3043
3044   if (!isUndefOrEqual(Mask[0], 0))
3045     return false;
3046
3047   for (int i = 1; i < NumOps; ++i)
3048     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3049           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3050           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3051       return false;
3052
3053   return true;
3054 }
3055
3056 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3057                            bool V2IsUndef = false) {
3058   SmallVector<int, 8> M;
3059   N->getMask(M);
3060   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3061 }
3062
3063 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3064 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3065 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3066   if (N->getValueType(0).getVectorNumElements() != 4)
3067     return false;
3068
3069   // Expect 1, 1, 3, 3
3070   for (unsigned i = 0; i < 2; ++i) {
3071     int Elt = N->getMaskElt(i);
3072     if (Elt >= 0 && Elt != 1)
3073       return false;
3074   }
3075
3076   bool HasHi = false;
3077   for (unsigned i = 2; i < 4; ++i) {
3078     int Elt = N->getMaskElt(i);
3079     if (Elt >= 0 && Elt != 3)
3080       return false;
3081     if (Elt == 3)
3082       HasHi = true;
3083   }
3084   // Don't use movshdup if it can be done with a shufps.
3085   // FIXME: verify that matching u, u, 3, 3 is what we want.
3086   return HasHi;
3087 }
3088
3089 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3090 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3091 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3092   if (N->getValueType(0).getVectorNumElements() != 4)
3093     return false;
3094
3095   // Expect 0, 0, 2, 2
3096   for (unsigned i = 0; i < 2; ++i)
3097     if (N->getMaskElt(i) > 0)
3098       return false;
3099
3100   bool HasHi = false;
3101   for (unsigned i = 2; i < 4; ++i) {
3102     int Elt = N->getMaskElt(i);
3103     if (Elt >= 0 && Elt != 2)
3104       return false;
3105     if (Elt == 2)
3106       HasHi = true;
3107   }
3108   // Don't use movsldup if it can be done with a shufps.
3109   return HasHi;
3110 }
3111
3112 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3113 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3114 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3115   int e = N->getValueType(0).getVectorNumElements() / 2;
3116
3117   for (int i = 0; i < e; ++i)
3118     if (!isUndefOrEqual(N->getMaskElt(i), i))
3119       return false;
3120   for (int i = 0; i < e; ++i)
3121     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3122       return false;
3123   return true;
3124 }
3125
3126 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3127 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3128 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3129   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3130   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3131
3132   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3133   unsigned Mask = 0;
3134   for (int i = 0; i < NumOperands; ++i) {
3135     int Val = SVOp->getMaskElt(NumOperands-i-1);
3136     if (Val < 0) Val = 0;
3137     if (Val >= NumOperands) Val -= NumOperands;
3138     Mask |= Val;
3139     if (i != NumOperands - 1)
3140       Mask <<= Shift;
3141   }
3142   return Mask;
3143 }
3144
3145 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3146 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3147 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3148   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3149   unsigned Mask = 0;
3150   // 8 nodes, but we only care about the last 4.
3151   for (unsigned i = 7; i >= 4; --i) {
3152     int Val = SVOp->getMaskElt(i);
3153     if (Val >= 0)
3154       Mask |= (Val - 4);
3155     if (i != 4)
3156       Mask <<= 2;
3157   }
3158   return Mask;
3159 }
3160
3161 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3162 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3163 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3164   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3165   unsigned Mask = 0;
3166   // 8 nodes, but we only care about the first 4.
3167   for (int i = 3; i >= 0; --i) {
3168     int Val = SVOp->getMaskElt(i);
3169     if (Val >= 0)
3170       Mask |= Val;
3171     if (i != 0)
3172       Mask <<= 2;
3173   }
3174   return Mask;
3175 }
3176
3177 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3178 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3179 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3180   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3181   EVT VVT = N->getValueType(0);
3182   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3183   int Val = 0;
3184
3185   unsigned i, e;
3186   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3187     Val = SVOp->getMaskElt(i);
3188     if (Val >= 0)
3189       break;
3190   }
3191   return (Val - i) * EltSize;
3192 }
3193
3194 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3195 /// constant +0.0.
3196 bool X86::isZeroNode(SDValue Elt) {
3197   return ((isa<ConstantSDNode>(Elt) &&
3198            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3199           (isa<ConstantFPSDNode>(Elt) &&
3200            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3201 }
3202
3203 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3204 /// their permute mask.
3205 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3206                                     SelectionDAG &DAG) {
3207   EVT VT = SVOp->getValueType(0);
3208   unsigned NumElems = VT.getVectorNumElements();
3209   SmallVector<int, 8> MaskVec;
3210
3211   for (unsigned i = 0; i != NumElems; ++i) {
3212     int idx = SVOp->getMaskElt(i);
3213     if (idx < 0)
3214       MaskVec.push_back(idx);
3215     else if (idx < (int)NumElems)
3216       MaskVec.push_back(idx + NumElems);
3217     else
3218       MaskVec.push_back(idx - NumElems);
3219   }
3220   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3221                               SVOp->getOperand(0), &MaskVec[0]);
3222 }
3223
3224 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3225 /// the two vector operands have swapped position.
3226 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3227   unsigned NumElems = VT.getVectorNumElements();
3228   for (unsigned i = 0; i != NumElems; ++i) {
3229     int idx = Mask[i];
3230     if (idx < 0)
3231       continue;
3232     else if (idx < (int)NumElems)
3233       Mask[i] = idx + NumElems;
3234     else
3235       Mask[i] = idx - NumElems;
3236   }
3237 }
3238
3239 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3240 /// match movhlps. The lower half elements should come from upper half of
3241 /// V1 (and in order), and the upper half elements should come from the upper
3242 /// half of V2 (and in order).
3243 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3244   if (Op->getValueType(0).getVectorNumElements() != 4)
3245     return false;
3246   for (unsigned i = 0, e = 2; i != e; ++i)
3247     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3248       return false;
3249   for (unsigned i = 2; i != 4; ++i)
3250     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3251       return false;
3252   return true;
3253 }
3254
3255 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3256 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3257 /// required.
3258 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3259   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3260     return false;
3261   N = N->getOperand(0).getNode();
3262   if (!ISD::isNON_EXTLoad(N))
3263     return false;
3264   if (LD)
3265     *LD = cast<LoadSDNode>(N);
3266   return true;
3267 }
3268
3269 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3270 /// match movlp{s|d}. The lower half elements should come from lower half of
3271 /// V1 (and in order), and the upper half elements should come from the upper
3272 /// half of V2 (and in order). And since V1 will become the source of the
3273 /// MOVLP, it must be either a vector load or a scalar load to vector.
3274 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3275                                ShuffleVectorSDNode *Op) {
3276   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3277     return false;
3278   // Is V2 is a vector load, don't do this transformation. We will try to use
3279   // load folding shufps op.
3280   if (ISD::isNON_EXTLoad(V2))
3281     return false;
3282
3283   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3284
3285   if (NumElems != 2 && NumElems != 4)
3286     return false;
3287   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3288     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3289       return false;
3290   for (unsigned i = NumElems/2; i != NumElems; ++i)
3291     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3292       return false;
3293   return true;
3294 }
3295
3296 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3297 /// all the same.
3298 static bool isSplatVector(SDNode *N) {
3299   if (N->getOpcode() != ISD::BUILD_VECTOR)
3300     return false;
3301
3302   SDValue SplatValue = N->getOperand(0);
3303   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3304     if (N->getOperand(i) != SplatValue)
3305       return false;
3306   return true;
3307 }
3308
3309 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3310 /// to an zero vector.
3311 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3312 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3313   SDValue V1 = N->getOperand(0);
3314   SDValue V2 = N->getOperand(1);
3315   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3316   for (unsigned i = 0; i != NumElems; ++i) {
3317     int Idx = N->getMaskElt(i);
3318     if (Idx >= (int)NumElems) {
3319       unsigned Opc = V2.getOpcode();
3320       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3321         continue;
3322       if (Opc != ISD::BUILD_VECTOR ||
3323           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3324         return false;
3325     } else if (Idx >= 0) {
3326       unsigned Opc = V1.getOpcode();
3327       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3328         continue;
3329       if (Opc != ISD::BUILD_VECTOR ||
3330           !X86::isZeroNode(V1.getOperand(Idx)))
3331         return false;
3332     }
3333   }
3334   return true;
3335 }
3336
3337 /// getZeroVector - Returns a vector of specified type with all zero elements.
3338 ///
3339 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3340                              DebugLoc dl) {
3341   assert(VT.isVector() && "Expected a vector type");
3342
3343   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3344   // type.  This ensures they get CSE'd.
3345   SDValue Vec;
3346   if (VT.getSizeInBits() == 64) { // MMX
3347     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3348     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3349   } else if (HasSSE2) {  // SSE2
3350     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3351     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3352   } else { // SSE1
3353     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3354     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3355   }
3356   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3357 }
3358
3359 /// getOnesVector - Returns a vector of specified type with all bits set.
3360 ///
3361 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3362   assert(VT.isVector() && "Expected a vector type");
3363
3364   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3365   // type.  This ensures they get CSE'd.
3366   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3367   SDValue Vec;
3368   if (VT.getSizeInBits() == 64)  // MMX
3369     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3370   else                                              // SSE
3371     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3372   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3373 }
3374
3375
3376 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3377 /// that point to V2 points to its first element.
3378 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3379   EVT VT = SVOp->getValueType(0);
3380   unsigned NumElems = VT.getVectorNumElements();
3381
3382   bool Changed = false;
3383   SmallVector<int, 8> MaskVec;
3384   SVOp->getMask(MaskVec);
3385
3386   for (unsigned i = 0; i != NumElems; ++i) {
3387     if (MaskVec[i] > (int)NumElems) {
3388       MaskVec[i] = NumElems;
3389       Changed = true;
3390     }
3391   }
3392   if (Changed)
3393     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3394                                 SVOp->getOperand(1), &MaskVec[0]);
3395   return SDValue(SVOp, 0);
3396 }
3397
3398 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3399 /// operation of specified width.
3400 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3401                        SDValue V2) {
3402   unsigned NumElems = VT.getVectorNumElements();
3403   SmallVector<int, 8> Mask;
3404   Mask.push_back(NumElems);
3405   for (unsigned i = 1; i != NumElems; ++i)
3406     Mask.push_back(i);
3407   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3408 }
3409
3410 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3411 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3412                           SDValue V2) {
3413   unsigned NumElems = VT.getVectorNumElements();
3414   SmallVector<int, 8> Mask;
3415   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3416     Mask.push_back(i);
3417     Mask.push_back(i + NumElems);
3418   }
3419   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3420 }
3421
3422 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3423 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3424                           SDValue V2) {
3425   unsigned NumElems = VT.getVectorNumElements();
3426   unsigned Half = NumElems/2;
3427   SmallVector<int, 8> Mask;
3428   for (unsigned i = 0; i != Half; ++i) {
3429     Mask.push_back(i + Half);
3430     Mask.push_back(i + NumElems + Half);
3431   }
3432   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3433 }
3434
3435 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3436 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3437                             bool HasSSE2) {
3438   if (SV->getValueType(0).getVectorNumElements() <= 4)
3439     return SDValue(SV, 0);
3440
3441   EVT PVT = MVT::v4f32;
3442   EVT VT = SV->getValueType(0);
3443   DebugLoc dl = SV->getDebugLoc();
3444   SDValue V1 = SV->getOperand(0);
3445   int NumElems = VT.getVectorNumElements();
3446   int EltNo = SV->getSplatIndex();
3447
3448   // unpack elements to the correct location
3449   while (NumElems > 4) {
3450     if (EltNo < NumElems/2) {
3451       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3452     } else {
3453       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3454       EltNo -= NumElems/2;
3455     }
3456     NumElems >>= 1;
3457   }
3458
3459   // Perform the splat.
3460   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3461   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3462   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3463   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3464 }
3465
3466 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3467 /// vector of zero or undef vector.  This produces a shuffle where the low
3468 /// element of V2 is swizzled into the zero/undef vector, landing at element
3469 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3470 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3471                                              bool isZero, bool HasSSE2,
3472                                              SelectionDAG &DAG) {
3473   EVT VT = V2.getValueType();
3474   SDValue V1 = isZero
3475     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3476   unsigned NumElems = VT.getVectorNumElements();
3477   SmallVector<int, 16> MaskVec;
3478   for (unsigned i = 0; i != NumElems; ++i)
3479     // If this is the insertion idx, put the low elt of V2 here.
3480     MaskVec.push_back(i == Idx ? NumElems : i);
3481   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3482 }
3483
3484 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3485 /// a shuffle that is zero.
3486 static
3487 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3488                                   bool Low, SelectionDAG &DAG) {
3489   unsigned NumZeros = 0;
3490   for (int i = 0; i < NumElems; ++i) {
3491     unsigned Index = Low ? i : NumElems-i-1;
3492     int Idx = SVOp->getMaskElt(Index);
3493     if (Idx < 0) {
3494       ++NumZeros;
3495       continue;
3496     }
3497     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3498     if (Elt.getNode() && X86::isZeroNode(Elt))
3499       ++NumZeros;
3500     else
3501       break;
3502   }
3503   return NumZeros;
3504 }
3505
3506 /// isVectorShift - Returns true if the shuffle can be implemented as a
3507 /// logical left or right shift of a vector.
3508 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3509 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3510                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3511   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3512
3513   isLeft = true;
3514   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3515   if (!NumZeros) {
3516     isLeft = false;
3517     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3518     if (!NumZeros)
3519       return false;
3520   }
3521   bool SeenV1 = false;
3522   bool SeenV2 = false;
3523   for (unsigned i = NumZeros; i < NumElems; ++i) {
3524     unsigned Val = isLeft ? (i - NumZeros) : i;
3525     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3526     if (Idx_ < 0)
3527       continue;
3528     unsigned Idx = (unsigned) Idx_;
3529     if (Idx < NumElems)
3530       SeenV1 = true;
3531     else {
3532       Idx -= NumElems;
3533       SeenV2 = true;
3534     }
3535     if (Idx != Val)
3536       return false;
3537   }
3538   if (SeenV1 && SeenV2)
3539     return false;
3540
3541   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3542   ShAmt = NumZeros;
3543   return true;
3544 }
3545
3546
3547 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3548 ///
3549 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3550                                        unsigned NumNonZero, unsigned NumZero,
3551                                        SelectionDAG &DAG,
3552                                        const TargetLowering &TLI) {
3553   if (NumNonZero > 8)
3554     return SDValue();
3555
3556   DebugLoc dl = Op.getDebugLoc();
3557   SDValue V(0, 0);
3558   bool First = true;
3559   for (unsigned i = 0; i < 16; ++i) {
3560     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3561     if (ThisIsNonZero && First) {
3562       if (NumZero)
3563         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3564       else
3565         V = DAG.getUNDEF(MVT::v8i16);
3566       First = false;
3567     }
3568
3569     if ((i & 1) != 0) {
3570       SDValue ThisElt(0, 0), LastElt(0, 0);
3571       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3572       if (LastIsNonZero) {
3573         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3574                               MVT::i16, Op.getOperand(i-1));
3575       }
3576       if (ThisIsNonZero) {
3577         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3578         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3579                               ThisElt, DAG.getConstant(8, MVT::i8));
3580         if (LastIsNonZero)
3581           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3582       } else
3583         ThisElt = LastElt;
3584
3585       if (ThisElt.getNode())
3586         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3587                         DAG.getIntPtrConstant(i/2));
3588     }
3589   }
3590
3591   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3592 }
3593
3594 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3595 ///
3596 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3597                                      unsigned NumNonZero, unsigned NumZero,
3598                                      SelectionDAG &DAG,
3599                                      const TargetLowering &TLI) {
3600   if (NumNonZero > 4)
3601     return SDValue();
3602
3603   DebugLoc dl = Op.getDebugLoc();
3604   SDValue V(0, 0);
3605   bool First = true;
3606   for (unsigned i = 0; i < 8; ++i) {
3607     bool isNonZero = (NonZeros & (1 << i)) != 0;
3608     if (isNonZero) {
3609       if (First) {
3610         if (NumZero)
3611           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3612         else
3613           V = DAG.getUNDEF(MVT::v8i16);
3614         First = false;
3615       }
3616       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3617                       MVT::v8i16, V, Op.getOperand(i),
3618                       DAG.getIntPtrConstant(i));
3619     }
3620   }
3621
3622   return V;
3623 }
3624
3625 /// getVShift - Return a vector logical shift node.
3626 ///
3627 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3628                          unsigned NumBits, SelectionDAG &DAG,
3629                          const TargetLowering &TLI, DebugLoc dl) {
3630   bool isMMX = VT.getSizeInBits() == 64;
3631   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3632   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3633   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3634   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3635                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3636                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3637 }
3638
3639 SDValue
3640 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3641                                           SelectionDAG &DAG) const {
3642
3643   // Check if the scalar load can be widened into a vector load. And if
3644   // the address is "base + cst" see if the cst can be "absorbed" into
3645   // the shuffle mask.
3646   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3647     SDValue Ptr = LD->getBasePtr();
3648     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3649       return SDValue();
3650     EVT PVT = LD->getValueType(0);
3651     if (PVT != MVT::i32 && PVT != MVT::f32)
3652       return SDValue();
3653
3654     int FI = -1;
3655     int64_t Offset = 0;
3656     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3657       FI = FINode->getIndex();
3658       Offset = 0;
3659     } else if (Ptr.getOpcode() == ISD::ADD &&
3660                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3661                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3662       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3663       Offset = Ptr.getConstantOperandVal(1);
3664       Ptr = Ptr.getOperand(0);
3665     } else {
3666       return SDValue();
3667     }
3668
3669     SDValue Chain = LD->getChain();
3670     // Make sure the stack object alignment is at least 16.
3671     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3672     if (DAG.InferPtrAlignment(Ptr) < 16) {
3673       if (MFI->isFixedObjectIndex(FI)) {
3674         // Can't change the alignment. FIXME: It's possible to compute
3675         // the exact stack offset and reference FI + adjust offset instead.
3676         // If someone *really* cares about this. That's the way to implement it.
3677         return SDValue();
3678       } else {
3679         MFI->setObjectAlignment(FI, 16);
3680       }
3681     }
3682
3683     // (Offset % 16) must be multiple of 4. Then address is then
3684     // Ptr + (Offset & ~15).
3685     if (Offset < 0)
3686       return SDValue();
3687     if ((Offset % 16) & 3)
3688       return SDValue();
3689     int64_t StartOffset = Offset & ~15;
3690     if (StartOffset)
3691       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3692                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3693
3694     int EltNo = (Offset - StartOffset) >> 2;
3695     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3696     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3697     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3698                              false, false, 0);
3699     // Canonicalize it to a v4i32 shuffle.
3700     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3701     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3702                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3703                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3704   }
3705
3706   return SDValue();
3707 }
3708
3709 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3710 /// vector of type 'VT', see if the elements can be replaced by a single large
3711 /// load which has the same value as a build_vector whose operands are 'elts'.
3712 ///
3713 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3714 ///
3715 /// FIXME: we'd also like to handle the case where the last elements are zero
3716 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3717 /// There's even a handy isZeroNode for that purpose.
3718 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3719                                         DebugLoc &dl, SelectionDAG &DAG) {
3720   EVT EltVT = VT.getVectorElementType();
3721   unsigned NumElems = Elts.size();
3722
3723   LoadSDNode *LDBase = NULL;
3724   unsigned LastLoadedElt = -1U;
3725
3726   // For each element in the initializer, see if we've found a load or an undef.
3727   // If we don't find an initial load element, or later load elements are
3728   // non-consecutive, bail out.
3729   for (unsigned i = 0; i < NumElems; ++i) {
3730     SDValue Elt = Elts[i];
3731
3732     if (!Elt.getNode() ||
3733         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3734       return SDValue();
3735     if (!LDBase) {
3736       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3737         return SDValue();
3738       LDBase = cast<LoadSDNode>(Elt.getNode());
3739       LastLoadedElt = i;
3740       continue;
3741     }
3742     if (Elt.getOpcode() == ISD::UNDEF)
3743       continue;
3744
3745     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3746     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3747       return SDValue();
3748     LastLoadedElt = i;
3749   }
3750
3751   // If we have found an entire vector of loads and undefs, then return a large
3752   // load of the entire vector width starting at the base pointer.  If we found
3753   // consecutive loads for the low half, generate a vzext_load node.
3754   if (LastLoadedElt == NumElems - 1) {
3755     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3756       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3757                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3758                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3759     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3760                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3761                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3762                        LDBase->getAlignment());
3763   } else if (NumElems == 4 && LastLoadedElt == 1) {
3764     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3765     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3766     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3767     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3768   }
3769   return SDValue();
3770 }
3771
3772 SDValue
3773 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3774   DebugLoc dl = Op.getDebugLoc();
3775   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3776   if (ISD::isBuildVectorAllZeros(Op.getNode())
3777       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3778     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3779     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3780     // eliminated on x86-32 hosts.
3781     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3782       return Op;
3783
3784     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3785       return getOnesVector(Op.getValueType(), DAG, dl);
3786     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3787   }
3788
3789   EVT VT = Op.getValueType();
3790   EVT ExtVT = VT.getVectorElementType();
3791   unsigned EVTBits = ExtVT.getSizeInBits();
3792
3793   unsigned NumElems = Op.getNumOperands();
3794   unsigned NumZero  = 0;
3795   unsigned NumNonZero = 0;
3796   unsigned NonZeros = 0;
3797   bool IsAllConstants = true;
3798   SmallSet<SDValue, 8> Values;
3799   for (unsigned i = 0; i < NumElems; ++i) {
3800     SDValue Elt = Op.getOperand(i);
3801     if (Elt.getOpcode() == ISD::UNDEF)
3802       continue;
3803     Values.insert(Elt);
3804     if (Elt.getOpcode() != ISD::Constant &&
3805         Elt.getOpcode() != ISD::ConstantFP)
3806       IsAllConstants = false;
3807     if (X86::isZeroNode(Elt))
3808       NumZero++;
3809     else {
3810       NonZeros |= (1 << i);
3811       NumNonZero++;
3812     }
3813   }
3814
3815   if (NumNonZero == 0) {
3816     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3817     return DAG.getUNDEF(VT);
3818   }
3819
3820   // Special case for single non-zero, non-undef, element.
3821   if (NumNonZero == 1) {
3822     unsigned Idx = CountTrailingZeros_32(NonZeros);
3823     SDValue Item = Op.getOperand(Idx);
3824
3825     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3826     // the value are obviously zero, truncate the value to i32 and do the
3827     // insertion that way.  Only do this if the value is non-constant or if the
3828     // value is a constant being inserted into element 0.  It is cheaper to do
3829     // a constant pool load than it is to do a movd + shuffle.
3830     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3831         (!IsAllConstants || Idx == 0)) {
3832       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3833         // Handle MMX and SSE both.
3834         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3835         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3836
3837         // Truncate the value (which may itself be a constant) to i32, and
3838         // convert it to a vector with movd (S2V+shuffle to zero extend).
3839         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3840         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3841         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3842                                            Subtarget->hasSSE2(), DAG);
3843
3844         // Now we have our 32-bit value zero extended in the low element of
3845         // a vector.  If Idx != 0, swizzle it into place.
3846         if (Idx != 0) {
3847           SmallVector<int, 4> Mask;
3848           Mask.push_back(Idx);
3849           for (unsigned i = 1; i != VecElts; ++i)
3850             Mask.push_back(i);
3851           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3852                                       DAG.getUNDEF(Item.getValueType()),
3853                                       &Mask[0]);
3854         }
3855         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3856       }
3857     }
3858
3859     // If we have a constant or non-constant insertion into the low element of
3860     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3861     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3862     // depending on what the source datatype is.
3863     if (Idx == 0) {
3864       if (NumZero == 0) {
3865         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3866       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3867           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3868         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3869         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3870         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3871                                            DAG);
3872       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3873         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3874         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3875         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3876         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3877                                            Subtarget->hasSSE2(), DAG);
3878         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3879       }
3880     }
3881
3882     // Is it a vector logical left shift?
3883     if (NumElems == 2 && Idx == 1 &&
3884         X86::isZeroNode(Op.getOperand(0)) &&
3885         !X86::isZeroNode(Op.getOperand(1))) {
3886       unsigned NumBits = VT.getSizeInBits();
3887       return getVShift(true, VT,
3888                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3889                                    VT, Op.getOperand(1)),
3890                        NumBits/2, DAG, *this, dl);
3891     }
3892
3893     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3894       return SDValue();
3895
3896     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3897     // is a non-constant being inserted into an element other than the low one,
3898     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3899     // movd/movss) to move this into the low element, then shuffle it into
3900     // place.
3901     if (EVTBits == 32) {
3902       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3903
3904       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3905       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3906                                          Subtarget->hasSSE2(), DAG);
3907       SmallVector<int, 8> MaskVec;
3908       for (unsigned i = 0; i < NumElems; i++)
3909         MaskVec.push_back(i == Idx ? 0 : 1);
3910       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3911     }
3912   }
3913
3914   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3915   if (Values.size() == 1) {
3916     if (EVTBits == 32) {
3917       // Instead of a shuffle like this:
3918       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3919       // Check if it's possible to issue this instead.
3920       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3921       unsigned Idx = CountTrailingZeros_32(NonZeros);
3922       SDValue Item = Op.getOperand(Idx);
3923       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3924         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3925     }
3926     return SDValue();
3927   }
3928
3929   // A vector full of immediates; various special cases are already
3930   // handled, so this is best done with a single constant-pool load.
3931   if (IsAllConstants)
3932     return SDValue();
3933
3934   // Let legalizer expand 2-wide build_vectors.
3935   if (EVTBits == 64) {
3936     if (NumNonZero == 1) {
3937       // One half is zero or undef.
3938       unsigned Idx = CountTrailingZeros_32(NonZeros);
3939       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3940                                  Op.getOperand(Idx));
3941       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3942                                          Subtarget->hasSSE2(), DAG);
3943     }
3944     return SDValue();
3945   }
3946
3947   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3948   if (EVTBits == 8 && NumElems == 16) {
3949     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3950                                         *this);
3951     if (V.getNode()) return V;
3952   }
3953
3954   if (EVTBits == 16 && NumElems == 8) {
3955     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3956                                         *this);
3957     if (V.getNode()) return V;
3958   }
3959
3960   // If element VT is == 32 bits, turn it into a number of shuffles.
3961   SmallVector<SDValue, 8> V;
3962   V.resize(NumElems);
3963   if (NumElems == 4 && NumZero > 0) {
3964     for (unsigned i = 0; i < 4; ++i) {
3965       bool isZero = !(NonZeros & (1 << i));
3966       if (isZero)
3967         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3968       else
3969         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3970     }
3971
3972     for (unsigned i = 0; i < 2; ++i) {
3973       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3974         default: break;
3975         case 0:
3976           V[i] = V[i*2];  // Must be a zero vector.
3977           break;
3978         case 1:
3979           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3980           break;
3981         case 2:
3982           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3983           break;
3984         case 3:
3985           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3986           break;
3987       }
3988     }
3989
3990     SmallVector<int, 8> MaskVec;
3991     bool Reverse = (NonZeros & 0x3) == 2;
3992     for (unsigned i = 0; i < 2; ++i)
3993       MaskVec.push_back(Reverse ? 1-i : i);
3994     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3995     for (unsigned i = 0; i < 2; ++i)
3996       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3997     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3998   }
3999
4000   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4001     // Check for a build vector of consecutive loads.
4002     for (unsigned i = 0; i < NumElems; ++i)
4003       V[i] = Op.getOperand(i);
4004
4005     // Check for elements which are consecutive loads.
4006     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4007     if (LD.getNode())
4008       return LD;
4009
4010     // For SSE 4.1, use inserts into undef.
4011     if (getSubtarget()->hasSSE41()) {
4012       V[0] = DAG.getUNDEF(VT);
4013       for (unsigned i = 0; i < NumElems; ++i)
4014         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4015           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4016                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4017       return V[0];
4018     }
4019
4020     // Otherwise, expand into a number of unpckl*
4021     // e.g. for v4f32
4022     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4023     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4024     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4025     for (unsigned i = 0; i < NumElems; ++i)
4026       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4027     NumElems >>= 1;
4028     while (NumElems != 0) {
4029       for (unsigned i = 0; i < NumElems; ++i)
4030         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4031       NumElems >>= 1;
4032     }
4033     return V[0];
4034   }
4035   return SDValue();
4036 }
4037
4038 SDValue
4039 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4040   // We support concatenate two MMX registers and place them in a MMX
4041   // register.  This is better than doing a stack convert.
4042   DebugLoc dl = Op.getDebugLoc();
4043   EVT ResVT = Op.getValueType();
4044   assert(Op.getNumOperands() == 2);
4045   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4046          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4047   int Mask[2];
4048   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4049   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4050   InVec = Op.getOperand(1);
4051   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4052     unsigned NumElts = ResVT.getVectorNumElements();
4053     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4054     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4055                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4056   } else {
4057     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4058     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4059     Mask[0] = 0; Mask[1] = 2;
4060     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4061   }
4062   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4063 }
4064
4065 // v8i16 shuffles - Prefer shuffles in the following order:
4066 // 1. [all]   pshuflw, pshufhw, optional move
4067 // 2. [ssse3] 1 x pshufb
4068 // 3. [ssse3] 2 x pshufb + 1 x por
4069 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4070 static
4071 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4072                                  SelectionDAG &DAG,
4073                                  const X86TargetLowering &TLI) {
4074   SDValue V1 = SVOp->getOperand(0);
4075   SDValue V2 = SVOp->getOperand(1);
4076   DebugLoc dl = SVOp->getDebugLoc();
4077   SmallVector<int, 8> MaskVals;
4078
4079   // Determine if more than 1 of the words in each of the low and high quadwords
4080   // of the result come from the same quadword of one of the two inputs.  Undef
4081   // mask values count as coming from any quadword, for better codegen.
4082   SmallVector<unsigned, 4> LoQuad(4);
4083   SmallVector<unsigned, 4> HiQuad(4);
4084   BitVector InputQuads(4);
4085   for (unsigned i = 0; i < 8; ++i) {
4086     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4087     int EltIdx = SVOp->getMaskElt(i);
4088     MaskVals.push_back(EltIdx);
4089     if (EltIdx < 0) {
4090       ++Quad[0];
4091       ++Quad[1];
4092       ++Quad[2];
4093       ++Quad[3];
4094       continue;
4095     }
4096     ++Quad[EltIdx / 4];
4097     InputQuads.set(EltIdx / 4);
4098   }
4099
4100   int BestLoQuad = -1;
4101   unsigned MaxQuad = 1;
4102   for (unsigned i = 0; i < 4; ++i) {
4103     if (LoQuad[i] > MaxQuad) {
4104       BestLoQuad = i;
4105       MaxQuad = LoQuad[i];
4106     }
4107   }
4108
4109   int BestHiQuad = -1;
4110   MaxQuad = 1;
4111   for (unsigned i = 0; i < 4; ++i) {
4112     if (HiQuad[i] > MaxQuad) {
4113       BestHiQuad = i;
4114       MaxQuad = HiQuad[i];
4115     }
4116   }
4117
4118   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4119   // of the two input vectors, shuffle them into one input vector so only a
4120   // single pshufb instruction is necessary. If There are more than 2 input
4121   // quads, disable the next transformation since it does not help SSSE3.
4122   bool V1Used = InputQuads[0] || InputQuads[1];
4123   bool V2Used = InputQuads[2] || InputQuads[3];
4124   if (TLI.getSubtarget()->hasSSSE3()) {
4125     if (InputQuads.count() == 2 && V1Used && V2Used) {
4126       BestLoQuad = InputQuads.find_first();
4127       BestHiQuad = InputQuads.find_next(BestLoQuad);
4128     }
4129     if (InputQuads.count() > 2) {
4130       BestLoQuad = -1;
4131       BestHiQuad = -1;
4132     }
4133   }
4134
4135   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4136   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4137   // words from all 4 input quadwords.
4138   SDValue NewV;
4139   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4140     SmallVector<int, 8> MaskV;
4141     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4142     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4143     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4144                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4145                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4146     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4147
4148     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4149     // source words for the shuffle, to aid later transformations.
4150     bool AllWordsInNewV = true;
4151     bool InOrder[2] = { true, true };
4152     for (unsigned i = 0; i != 8; ++i) {
4153       int idx = MaskVals[i];
4154       if (idx != (int)i)
4155         InOrder[i/4] = false;
4156       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4157         continue;
4158       AllWordsInNewV = false;
4159       break;
4160     }
4161
4162     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4163     if (AllWordsInNewV) {
4164       for (int i = 0; i != 8; ++i) {
4165         int idx = MaskVals[i];
4166         if (idx < 0)
4167           continue;
4168         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4169         if ((idx != i) && idx < 4)
4170           pshufhw = false;
4171         if ((idx != i) && idx > 3)
4172           pshuflw = false;
4173       }
4174       V1 = NewV;
4175       V2Used = false;
4176       BestLoQuad = 0;
4177       BestHiQuad = 1;
4178     }
4179
4180     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4181     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4182     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4183       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4184                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4185     }
4186   }
4187
4188   // If we have SSSE3, and all words of the result are from 1 input vector,
4189   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4190   // is present, fall back to case 4.
4191   if (TLI.getSubtarget()->hasSSSE3()) {
4192     SmallVector<SDValue,16> pshufbMask;
4193
4194     // If we have elements from both input vectors, set the high bit of the
4195     // shuffle mask element to zero out elements that come from V2 in the V1
4196     // mask, and elements that come from V1 in the V2 mask, so that the two
4197     // results can be OR'd together.
4198     bool TwoInputs = V1Used && V2Used;
4199     for (unsigned i = 0; i != 8; ++i) {
4200       int EltIdx = MaskVals[i] * 2;
4201       if (TwoInputs && (EltIdx >= 16)) {
4202         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4203         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4204         continue;
4205       }
4206       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4207       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4208     }
4209     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4210     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4211                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4212                                  MVT::v16i8, &pshufbMask[0], 16));
4213     if (!TwoInputs)
4214       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4215
4216     // Calculate the shuffle mask for the second input, shuffle it, and
4217     // OR it with the first shuffled input.
4218     pshufbMask.clear();
4219     for (unsigned i = 0; i != 8; ++i) {
4220       int EltIdx = MaskVals[i] * 2;
4221       if (EltIdx < 16) {
4222         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4223         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4224         continue;
4225       }
4226       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4227       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4228     }
4229     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4230     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4231                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4232                                  MVT::v16i8, &pshufbMask[0], 16));
4233     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4234     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4235   }
4236
4237   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4238   // and update MaskVals with new element order.
4239   BitVector InOrder(8);
4240   if (BestLoQuad >= 0) {
4241     SmallVector<int, 8> MaskV;
4242     for (int i = 0; i != 4; ++i) {
4243       int idx = MaskVals[i];
4244       if (idx < 0) {
4245         MaskV.push_back(-1);
4246         InOrder.set(i);
4247       } else if ((idx / 4) == BestLoQuad) {
4248         MaskV.push_back(idx & 3);
4249         InOrder.set(i);
4250       } else {
4251         MaskV.push_back(-1);
4252       }
4253     }
4254     for (unsigned i = 4; i != 8; ++i)
4255       MaskV.push_back(i);
4256     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4257                                 &MaskV[0]);
4258   }
4259
4260   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4261   // and update MaskVals with the new element order.
4262   if (BestHiQuad >= 0) {
4263     SmallVector<int, 8> MaskV;
4264     for (unsigned i = 0; i != 4; ++i)
4265       MaskV.push_back(i);
4266     for (unsigned i = 4; i != 8; ++i) {
4267       int idx = MaskVals[i];
4268       if (idx < 0) {
4269         MaskV.push_back(-1);
4270         InOrder.set(i);
4271       } else if ((idx / 4) == BestHiQuad) {
4272         MaskV.push_back((idx & 3) + 4);
4273         InOrder.set(i);
4274       } else {
4275         MaskV.push_back(-1);
4276       }
4277     }
4278     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4279                                 &MaskV[0]);
4280   }
4281
4282   // In case BestHi & BestLo were both -1, which means each quadword has a word
4283   // from each of the four input quadwords, calculate the InOrder bitvector now
4284   // before falling through to the insert/extract cleanup.
4285   if (BestLoQuad == -1 && BestHiQuad == -1) {
4286     NewV = V1;
4287     for (int i = 0; i != 8; ++i)
4288       if (MaskVals[i] < 0 || MaskVals[i] == i)
4289         InOrder.set(i);
4290   }
4291
4292   // The other elements are put in the right place using pextrw and pinsrw.
4293   for (unsigned i = 0; i != 8; ++i) {
4294     if (InOrder[i])
4295       continue;
4296     int EltIdx = MaskVals[i];
4297     if (EltIdx < 0)
4298       continue;
4299     SDValue ExtOp = (EltIdx < 8)
4300     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4301                   DAG.getIntPtrConstant(EltIdx))
4302     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4303                   DAG.getIntPtrConstant(EltIdx - 8));
4304     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4305                        DAG.getIntPtrConstant(i));
4306   }
4307   return NewV;
4308 }
4309
4310 // v16i8 shuffles - Prefer shuffles in the following order:
4311 // 1. [ssse3] 1 x pshufb
4312 // 2. [ssse3] 2 x pshufb + 1 x por
4313 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4314 static
4315 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4316                                  SelectionDAG &DAG,
4317                                  const X86TargetLowering &TLI) {
4318   SDValue V1 = SVOp->getOperand(0);
4319   SDValue V2 = SVOp->getOperand(1);
4320   DebugLoc dl = SVOp->getDebugLoc();
4321   SmallVector<int, 16> MaskVals;
4322   SVOp->getMask(MaskVals);
4323
4324   // If we have SSSE3, case 1 is generated when all result bytes come from
4325   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4326   // present, fall back to case 3.
4327   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4328   bool V1Only = true;
4329   bool V2Only = true;
4330   for (unsigned i = 0; i < 16; ++i) {
4331     int EltIdx = MaskVals[i];
4332     if (EltIdx < 0)
4333       continue;
4334     if (EltIdx < 16)
4335       V2Only = false;
4336     else
4337       V1Only = false;
4338   }
4339
4340   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4341   if (TLI.getSubtarget()->hasSSSE3()) {
4342     SmallVector<SDValue,16> pshufbMask;
4343
4344     // If all result elements are from one input vector, then only translate
4345     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4346     //
4347     // Otherwise, we have elements from both input vectors, and must zero out
4348     // elements that come from V2 in the first mask, and V1 in the second mask
4349     // so that we can OR them together.
4350     bool TwoInputs = !(V1Only || V2Only);
4351     for (unsigned i = 0; i != 16; ++i) {
4352       int EltIdx = MaskVals[i];
4353       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4354         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4355         continue;
4356       }
4357       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4358     }
4359     // If all the elements are from V2, assign it to V1 and return after
4360     // building the first pshufb.
4361     if (V2Only)
4362       V1 = V2;
4363     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4364                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4365                                  MVT::v16i8, &pshufbMask[0], 16));
4366     if (!TwoInputs)
4367       return V1;
4368
4369     // Calculate the shuffle mask for the second input, shuffle it, and
4370     // OR it with the first shuffled input.
4371     pshufbMask.clear();
4372     for (unsigned i = 0; i != 16; ++i) {
4373       int EltIdx = MaskVals[i];
4374       if (EltIdx < 16) {
4375         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4376         continue;
4377       }
4378       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4379     }
4380     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4381                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4382                                  MVT::v16i8, &pshufbMask[0], 16));
4383     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4384   }
4385
4386   // No SSSE3 - Calculate in place words and then fix all out of place words
4387   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4388   // the 16 different words that comprise the two doublequadword input vectors.
4389   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4390   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4391   SDValue NewV = V2Only ? V2 : V1;
4392   for (int i = 0; i != 8; ++i) {
4393     int Elt0 = MaskVals[i*2];
4394     int Elt1 = MaskVals[i*2+1];
4395
4396     // This word of the result is all undef, skip it.
4397     if (Elt0 < 0 && Elt1 < 0)
4398       continue;
4399
4400     // This word of the result is already in the correct place, skip it.
4401     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4402       continue;
4403     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4404       continue;
4405
4406     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4407     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4408     SDValue InsElt;
4409
4410     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4411     // using a single extract together, load it and store it.
4412     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4413       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4414                            DAG.getIntPtrConstant(Elt1 / 2));
4415       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4416                         DAG.getIntPtrConstant(i));
4417       continue;
4418     }
4419
4420     // If Elt1 is defined, extract it from the appropriate source.  If the
4421     // source byte is not also odd, shift the extracted word left 8 bits
4422     // otherwise clear the bottom 8 bits if we need to do an or.
4423     if (Elt1 >= 0) {
4424       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4425                            DAG.getIntPtrConstant(Elt1 / 2));
4426       if ((Elt1 & 1) == 0)
4427         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4428                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4429       else if (Elt0 >= 0)
4430         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4431                              DAG.getConstant(0xFF00, MVT::i16));
4432     }
4433     // If Elt0 is defined, extract it from the appropriate source.  If the
4434     // source byte is not also even, shift the extracted word right 8 bits. If
4435     // Elt1 was also defined, OR the extracted values together before
4436     // inserting them in the result.
4437     if (Elt0 >= 0) {
4438       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4439                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4440       if ((Elt0 & 1) != 0)
4441         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4442                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4443       else if (Elt1 >= 0)
4444         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4445                              DAG.getConstant(0x00FF, MVT::i16));
4446       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4447                          : InsElt0;
4448     }
4449     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4450                        DAG.getIntPtrConstant(i));
4451   }
4452   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4453 }
4454
4455 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4456 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4457 /// done when every pair / quad of shuffle mask elements point to elements in
4458 /// the right sequence. e.g.
4459 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4460 static
4461 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4462                                  SelectionDAG &DAG,
4463                                  const TargetLowering &TLI, DebugLoc dl) {
4464   EVT VT = SVOp->getValueType(0);
4465   SDValue V1 = SVOp->getOperand(0);
4466   SDValue V2 = SVOp->getOperand(1);
4467   unsigned NumElems = VT.getVectorNumElements();
4468   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4469   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4470   EVT NewVT = MaskVT;
4471   switch (VT.getSimpleVT().SimpleTy) {
4472   default: assert(false && "Unexpected!");
4473   case MVT::v4f32: NewVT = MVT::v2f64; break;
4474   case MVT::v4i32: NewVT = MVT::v2i64; break;
4475   case MVT::v8i16: NewVT = MVT::v4i32; break;
4476   case MVT::v16i8: NewVT = MVT::v4i32; break;
4477   }
4478
4479   if (NewWidth == 2) {
4480     if (VT.isInteger())
4481       NewVT = MVT::v2i64;
4482     else
4483       NewVT = MVT::v2f64;
4484   }
4485   int Scale = NumElems / NewWidth;
4486   SmallVector<int, 8> MaskVec;
4487   for (unsigned i = 0; i < NumElems; i += Scale) {
4488     int StartIdx = -1;
4489     for (int j = 0; j < Scale; ++j) {
4490       int EltIdx = SVOp->getMaskElt(i+j);
4491       if (EltIdx < 0)
4492         continue;
4493       if (StartIdx == -1)
4494         StartIdx = EltIdx - (EltIdx % Scale);
4495       if (EltIdx != StartIdx + j)
4496         return SDValue();
4497     }
4498     if (StartIdx == -1)
4499       MaskVec.push_back(-1);
4500     else
4501       MaskVec.push_back(StartIdx / Scale);
4502   }
4503
4504   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4505   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4506   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4507 }
4508
4509 /// getVZextMovL - Return a zero-extending vector move low node.
4510 ///
4511 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4512                             SDValue SrcOp, SelectionDAG &DAG,
4513                             const X86Subtarget *Subtarget, DebugLoc dl) {
4514   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4515     LoadSDNode *LD = NULL;
4516     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4517       LD = dyn_cast<LoadSDNode>(SrcOp);
4518     if (!LD) {
4519       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4520       // instead.
4521       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4522       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4523           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4524           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4525           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4526         // PR2108
4527         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4528         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4529                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4530                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4531                                                    OpVT,
4532                                                    SrcOp.getOperand(0)
4533                                                           .getOperand(0))));
4534       }
4535     }
4536   }
4537
4538   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4539                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4540                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4541                                              OpVT, SrcOp)));
4542 }
4543
4544 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4545 /// shuffles.
4546 static SDValue
4547 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4548   SDValue V1 = SVOp->getOperand(0);
4549   SDValue V2 = SVOp->getOperand(1);
4550   DebugLoc dl = SVOp->getDebugLoc();
4551   EVT VT = SVOp->getValueType(0);
4552
4553   SmallVector<std::pair<int, int>, 8> Locs;
4554   Locs.resize(4);
4555   SmallVector<int, 8> Mask1(4U, -1);
4556   SmallVector<int, 8> PermMask;
4557   SVOp->getMask(PermMask);
4558
4559   unsigned NumHi = 0;
4560   unsigned NumLo = 0;
4561   for (unsigned i = 0; i != 4; ++i) {
4562     int Idx = PermMask[i];
4563     if (Idx < 0) {
4564       Locs[i] = std::make_pair(-1, -1);
4565     } else {
4566       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4567       if (Idx < 4) {
4568         Locs[i] = std::make_pair(0, NumLo);
4569         Mask1[NumLo] = Idx;
4570         NumLo++;
4571       } else {
4572         Locs[i] = std::make_pair(1, NumHi);
4573         if (2+NumHi < 4)
4574           Mask1[2+NumHi] = Idx;
4575         NumHi++;
4576       }
4577     }
4578   }
4579
4580   if (NumLo <= 2 && NumHi <= 2) {
4581     // If no more than two elements come from either vector. This can be
4582     // implemented with two shuffles. First shuffle gather the elements.
4583     // The second shuffle, which takes the first shuffle as both of its
4584     // vector operands, put the elements into the right order.
4585     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4586
4587     SmallVector<int, 8> Mask2(4U, -1);
4588
4589     for (unsigned i = 0; i != 4; ++i) {
4590       if (Locs[i].first == -1)
4591         continue;
4592       else {
4593         unsigned Idx = (i < 2) ? 0 : 4;
4594         Idx += Locs[i].first * 2 + Locs[i].second;
4595         Mask2[i] = Idx;
4596       }
4597     }
4598
4599     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4600   } else if (NumLo == 3 || NumHi == 3) {
4601     // Otherwise, we must have three elements from one vector, call it X, and
4602     // one element from the other, call it Y.  First, use a shufps to build an
4603     // intermediate vector with the one element from Y and the element from X
4604     // that will be in the same half in the final destination (the indexes don't
4605     // matter). Then, use a shufps to build the final vector, taking the half
4606     // containing the element from Y from the intermediate, and the other half
4607     // from X.
4608     if (NumHi == 3) {
4609       // Normalize it so the 3 elements come from V1.
4610       CommuteVectorShuffleMask(PermMask, VT);
4611       std::swap(V1, V2);
4612     }
4613
4614     // Find the element from V2.
4615     unsigned HiIndex;
4616     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4617       int Val = PermMask[HiIndex];
4618       if (Val < 0)
4619         continue;
4620       if (Val >= 4)
4621         break;
4622     }
4623
4624     Mask1[0] = PermMask[HiIndex];
4625     Mask1[1] = -1;
4626     Mask1[2] = PermMask[HiIndex^1];
4627     Mask1[3] = -1;
4628     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4629
4630     if (HiIndex >= 2) {
4631       Mask1[0] = PermMask[0];
4632       Mask1[1] = PermMask[1];
4633       Mask1[2] = HiIndex & 1 ? 6 : 4;
4634       Mask1[3] = HiIndex & 1 ? 4 : 6;
4635       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4636     } else {
4637       Mask1[0] = HiIndex & 1 ? 2 : 0;
4638       Mask1[1] = HiIndex & 1 ? 0 : 2;
4639       Mask1[2] = PermMask[2];
4640       Mask1[3] = PermMask[3];
4641       if (Mask1[2] >= 0)
4642         Mask1[2] += 4;
4643       if (Mask1[3] >= 0)
4644         Mask1[3] += 4;
4645       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4646     }
4647   }
4648
4649   // Break it into (shuffle shuffle_hi, shuffle_lo).
4650   Locs.clear();
4651   SmallVector<int,8> LoMask(4U, -1);
4652   SmallVector<int,8> HiMask(4U, -1);
4653
4654   SmallVector<int,8> *MaskPtr = &LoMask;
4655   unsigned MaskIdx = 0;
4656   unsigned LoIdx = 0;
4657   unsigned HiIdx = 2;
4658   for (unsigned i = 0; i != 4; ++i) {
4659     if (i == 2) {
4660       MaskPtr = &HiMask;
4661       MaskIdx = 1;
4662       LoIdx = 0;
4663       HiIdx = 2;
4664     }
4665     int Idx = PermMask[i];
4666     if (Idx < 0) {
4667       Locs[i] = std::make_pair(-1, -1);
4668     } else if (Idx < 4) {
4669       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4670       (*MaskPtr)[LoIdx] = Idx;
4671       LoIdx++;
4672     } else {
4673       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4674       (*MaskPtr)[HiIdx] = Idx;
4675       HiIdx++;
4676     }
4677   }
4678
4679   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4680   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4681   SmallVector<int, 8> MaskOps;
4682   for (unsigned i = 0; i != 4; ++i) {
4683     if (Locs[i].first == -1) {
4684       MaskOps.push_back(-1);
4685     } else {
4686       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4687       MaskOps.push_back(Idx);
4688     }
4689   }
4690   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4691 }
4692
4693 SDValue
4694 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4695   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4696   SDValue V1 = Op.getOperand(0);
4697   SDValue V2 = Op.getOperand(1);
4698   EVT VT = Op.getValueType();
4699   DebugLoc dl = Op.getDebugLoc();
4700   unsigned NumElems = VT.getVectorNumElements();
4701   bool isMMX = VT.getSizeInBits() == 64;
4702   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4703   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4704   bool V1IsSplat = false;
4705   bool V2IsSplat = false;
4706
4707   if (isZeroShuffle(SVOp))
4708     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4709
4710   // Promote splats to v4f32.
4711   if (SVOp->isSplat()) {
4712     if (isMMX || NumElems < 4)
4713       return Op;
4714     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4715   }
4716
4717   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4718   // do it!
4719   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4720     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4721     if (NewOp.getNode())
4722       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4723                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4724   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4725     // FIXME: Figure out a cleaner way to do this.
4726     // Try to make use of movq to zero out the top part.
4727     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4728       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4729       if (NewOp.getNode()) {
4730         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4731           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4732                               DAG, Subtarget, dl);
4733       }
4734     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4735       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4736       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4737         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4738                             DAG, Subtarget, dl);
4739     }
4740   }
4741
4742   if (X86::isPSHUFDMask(SVOp))
4743     return Op;
4744
4745   // Check if this can be converted into a logical shift.
4746   bool isLeft = false;
4747   unsigned ShAmt = 0;
4748   SDValue ShVal;
4749   bool isShift = getSubtarget()->hasSSE2() &&
4750     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4751   if (isShift && ShVal.hasOneUse()) {
4752     // If the shifted value has multiple uses, it may be cheaper to use
4753     // v_set0 + movlhps or movhlps, etc.
4754     EVT EltVT = VT.getVectorElementType();
4755     ShAmt *= EltVT.getSizeInBits();
4756     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4757   }
4758
4759   if (X86::isMOVLMask(SVOp)) {
4760     if (V1IsUndef)
4761       return V2;
4762     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4763       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4764     if (!isMMX)
4765       return Op;
4766   }
4767
4768   // FIXME: fold these into legal mask.
4769   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4770                  X86::isMOVSLDUPMask(SVOp) ||
4771                  X86::isMOVHLPSMask(SVOp) ||
4772                  X86::isMOVLHPSMask(SVOp) ||
4773                  X86::isMOVLPMask(SVOp)))
4774     return Op;
4775
4776   if (ShouldXformToMOVHLPS(SVOp) ||
4777       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4778     return CommuteVectorShuffle(SVOp, DAG);
4779
4780   if (isShift) {
4781     // No better options. Use a vshl / vsrl.
4782     EVT EltVT = VT.getVectorElementType();
4783     ShAmt *= EltVT.getSizeInBits();
4784     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4785   }
4786
4787   bool Commuted = false;
4788   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4789   // 1,1,1,1 -> v8i16 though.
4790   V1IsSplat = isSplatVector(V1.getNode());
4791   V2IsSplat = isSplatVector(V2.getNode());
4792
4793   // Canonicalize the splat or undef, if present, to be on the RHS.
4794   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4795     Op = CommuteVectorShuffle(SVOp, DAG);
4796     SVOp = cast<ShuffleVectorSDNode>(Op);
4797     V1 = SVOp->getOperand(0);
4798     V2 = SVOp->getOperand(1);
4799     std::swap(V1IsSplat, V2IsSplat);
4800     std::swap(V1IsUndef, V2IsUndef);
4801     Commuted = true;
4802   }
4803
4804   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4805     // Shuffling low element of v1 into undef, just return v1.
4806     if (V2IsUndef)
4807       return V1;
4808     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4809     // the instruction selector will not match, so get a canonical MOVL with
4810     // swapped operands to undo the commute.
4811     return getMOVL(DAG, dl, VT, V2, V1);
4812   }
4813
4814   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4815       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4816       X86::isUNPCKLMask(SVOp) ||
4817       X86::isUNPCKHMask(SVOp))
4818     return Op;
4819
4820   if (V2IsSplat) {
4821     // Normalize mask so all entries that point to V2 points to its first
4822     // element then try to match unpck{h|l} again. If match, return a
4823     // new vector_shuffle with the corrected mask.
4824     SDValue NewMask = NormalizeMask(SVOp, DAG);
4825     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4826     if (NSVOp != SVOp) {
4827       if (X86::isUNPCKLMask(NSVOp, true)) {
4828         return NewMask;
4829       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4830         return NewMask;
4831       }
4832     }
4833   }
4834
4835   if (Commuted) {
4836     // Commute is back and try unpck* again.
4837     // FIXME: this seems wrong.
4838     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4839     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4840     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4841         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4842         X86::isUNPCKLMask(NewSVOp) ||
4843         X86::isUNPCKHMask(NewSVOp))
4844       return NewOp;
4845   }
4846
4847   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4848
4849   // Normalize the node to match x86 shuffle ops if needed
4850   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4851     return CommuteVectorShuffle(SVOp, DAG);
4852
4853   // Check for legal shuffle and return?
4854   SmallVector<int, 16> PermMask;
4855   SVOp->getMask(PermMask);
4856   if (isShuffleMaskLegal(PermMask, VT))
4857     return Op;
4858
4859   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4860   if (VT == MVT::v8i16) {
4861     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4862     if (NewOp.getNode())
4863       return NewOp;
4864   }
4865
4866   if (VT == MVT::v16i8) {
4867     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4868     if (NewOp.getNode())
4869       return NewOp;
4870   }
4871
4872   // Handle all 4 wide cases with a number of shuffles except for MMX.
4873   if (NumElems == 4 && !isMMX)
4874     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4875
4876   return SDValue();
4877 }
4878
4879 SDValue
4880 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4881                                                 SelectionDAG &DAG) const {
4882   EVT VT = Op.getValueType();
4883   DebugLoc dl = Op.getDebugLoc();
4884   if (VT.getSizeInBits() == 8) {
4885     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4886                                     Op.getOperand(0), Op.getOperand(1));
4887     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4888                                     DAG.getValueType(VT));
4889     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4890   } else if (VT.getSizeInBits() == 16) {
4891     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4892     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4893     if (Idx == 0)
4894       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4895                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4896                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4897                                                  MVT::v4i32,
4898                                                  Op.getOperand(0)),
4899                                      Op.getOperand(1)));
4900     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4901                                     Op.getOperand(0), Op.getOperand(1));
4902     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4903                                     DAG.getValueType(VT));
4904     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4905   } else if (VT == MVT::f32) {
4906     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4907     // the result back to FR32 register. It's only worth matching if the
4908     // result has a single use which is a store or a bitcast to i32.  And in
4909     // the case of a store, it's not worth it if the index is a constant 0,
4910     // because a MOVSSmr can be used instead, which is smaller and faster.
4911     if (!Op.hasOneUse())
4912       return SDValue();
4913     SDNode *User = *Op.getNode()->use_begin();
4914     if ((User->getOpcode() != ISD::STORE ||
4915          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4916           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4917         (User->getOpcode() != ISD::BIT_CONVERT ||
4918          User->getValueType(0) != MVT::i32))
4919       return SDValue();
4920     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4921                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4922                                               Op.getOperand(0)),
4923                                               Op.getOperand(1));
4924     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4925   } else if (VT == MVT::i32) {
4926     // ExtractPS works with constant index.
4927     if (isa<ConstantSDNode>(Op.getOperand(1)))
4928       return Op;
4929   }
4930   return SDValue();
4931 }
4932
4933
4934 SDValue
4935 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4936                                            SelectionDAG &DAG) const {
4937   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4938     return SDValue();
4939
4940   if (Subtarget->hasSSE41()) {
4941     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4942     if (Res.getNode())
4943       return Res;
4944   }
4945
4946   EVT VT = Op.getValueType();
4947   DebugLoc dl = Op.getDebugLoc();
4948   // TODO: handle v16i8.
4949   if (VT.getSizeInBits() == 16) {
4950     SDValue Vec = Op.getOperand(0);
4951     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4952     if (Idx == 0)
4953       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4954                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4955                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4956                                                  MVT::v4i32, Vec),
4957                                      Op.getOperand(1)));
4958     // Transform it so it match pextrw which produces a 32-bit result.
4959     EVT EltVT = MVT::i32;
4960     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4961                                     Op.getOperand(0), Op.getOperand(1));
4962     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4963                                     DAG.getValueType(VT));
4964     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4965   } else if (VT.getSizeInBits() == 32) {
4966     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4967     if (Idx == 0)
4968       return Op;
4969
4970     // SHUFPS the element to the lowest double word, then movss.
4971     int Mask[4] = { Idx, -1, -1, -1 };
4972     EVT VVT = Op.getOperand(0).getValueType();
4973     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4974                                        DAG.getUNDEF(VVT), Mask);
4975     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4976                        DAG.getIntPtrConstant(0));
4977   } else if (VT.getSizeInBits() == 64) {
4978     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4979     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4980     //        to match extract_elt for f64.
4981     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4982     if (Idx == 0)
4983       return Op;
4984
4985     // UNPCKHPD the element to the lowest double word, then movsd.
4986     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4987     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4988     int Mask[2] = { 1, -1 };
4989     EVT VVT = Op.getOperand(0).getValueType();
4990     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4991                                        DAG.getUNDEF(VVT), Mask);
4992     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4993                        DAG.getIntPtrConstant(0));
4994   }
4995
4996   return SDValue();
4997 }
4998
4999 SDValue
5000 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5001                                                SelectionDAG &DAG) const {
5002   EVT VT = Op.getValueType();
5003   EVT EltVT = VT.getVectorElementType();
5004   DebugLoc dl = Op.getDebugLoc();
5005
5006   SDValue N0 = Op.getOperand(0);
5007   SDValue N1 = Op.getOperand(1);
5008   SDValue N2 = Op.getOperand(2);
5009
5010   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5011       isa<ConstantSDNode>(N2)) {
5012     unsigned Opc;
5013     if (VT == MVT::v8i16)
5014       Opc = X86ISD::PINSRW;
5015     else if (VT == MVT::v4i16)
5016       Opc = X86ISD::MMX_PINSRW;
5017     else if (VT == MVT::v16i8)
5018       Opc = X86ISD::PINSRB;
5019     else
5020       Opc = X86ISD::PINSRB;
5021
5022     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5023     // argument.
5024     if (N1.getValueType() != MVT::i32)
5025       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5026     if (N2.getValueType() != MVT::i32)
5027       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5028     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5029   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5030     // Bits [7:6] of the constant are the source select.  This will always be
5031     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5032     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5033     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5034     // Bits [5:4] of the constant are the destination select.  This is the
5035     //  value of the incoming immediate.
5036     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5037     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5038     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5039     // Create this as a scalar to vector..
5040     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5041     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5042   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5043     // PINSR* works with constant index.
5044     return Op;
5045   }
5046   return SDValue();
5047 }
5048
5049 SDValue
5050 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5051   EVT VT = Op.getValueType();
5052   EVT EltVT = VT.getVectorElementType();
5053
5054   if (Subtarget->hasSSE41())
5055     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5056
5057   if (EltVT == MVT::i8)
5058     return SDValue();
5059
5060   DebugLoc dl = Op.getDebugLoc();
5061   SDValue N0 = Op.getOperand(0);
5062   SDValue N1 = Op.getOperand(1);
5063   SDValue N2 = Op.getOperand(2);
5064
5065   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5066     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5067     // as its second argument.
5068     if (N1.getValueType() != MVT::i32)
5069       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5070     if (N2.getValueType() != MVT::i32)
5071       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5072     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5073                        dl, VT, N0, N1, N2);
5074   }
5075   return SDValue();
5076 }
5077
5078 SDValue
5079 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5080   DebugLoc dl = Op.getDebugLoc();
5081   if (Op.getValueType() == MVT::v2f32)
5082     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
5083                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
5084                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
5085                                                Op.getOperand(0))));
5086
5087   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
5088     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5089
5090   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5091   EVT VT = MVT::v2i32;
5092   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5093   default: break;
5094   case MVT::v16i8:
5095   case MVT::v8i16:
5096     VT = MVT::v4i32;
5097     break;
5098   }
5099   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5100                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5101 }
5102
5103 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5104 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5105 // one of the above mentioned nodes. It has to be wrapped because otherwise
5106 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5107 // be used to form addressing mode. These wrapped nodes will be selected
5108 // into MOV32ri.
5109 SDValue
5110 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5111   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5112
5113   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5114   // global base reg.
5115   unsigned char OpFlag = 0;
5116   unsigned WrapperKind = X86ISD::Wrapper;
5117   CodeModel::Model M = getTargetMachine().getCodeModel();
5118
5119   if (Subtarget->isPICStyleRIPRel() &&
5120       (M == CodeModel::Small || M == CodeModel::Kernel))
5121     WrapperKind = X86ISD::WrapperRIP;
5122   else if (Subtarget->isPICStyleGOT())
5123     OpFlag = X86II::MO_GOTOFF;
5124   else if (Subtarget->isPICStyleStubPIC())
5125     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5126
5127   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5128                                              CP->getAlignment(),
5129                                              CP->getOffset(), OpFlag);
5130   DebugLoc DL = CP->getDebugLoc();
5131   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5132   // With PIC, the address is actually $g + Offset.
5133   if (OpFlag) {
5134     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5135                          DAG.getNode(X86ISD::GlobalBaseReg,
5136                                      DebugLoc(), getPointerTy()),
5137                          Result);
5138   }
5139
5140   return Result;
5141 }
5142
5143 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5144   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5145
5146   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5147   // global base reg.
5148   unsigned char OpFlag = 0;
5149   unsigned WrapperKind = X86ISD::Wrapper;
5150   CodeModel::Model M = getTargetMachine().getCodeModel();
5151
5152   if (Subtarget->isPICStyleRIPRel() &&
5153       (M == CodeModel::Small || M == CodeModel::Kernel))
5154     WrapperKind = X86ISD::WrapperRIP;
5155   else if (Subtarget->isPICStyleGOT())
5156     OpFlag = X86II::MO_GOTOFF;
5157   else if (Subtarget->isPICStyleStubPIC())
5158     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5159
5160   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5161                                           OpFlag);
5162   DebugLoc DL = JT->getDebugLoc();
5163   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5164
5165   // With PIC, the address is actually $g + Offset.
5166   if (OpFlag) {
5167     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5168                          DAG.getNode(X86ISD::GlobalBaseReg,
5169                                      DebugLoc(), getPointerTy()),
5170                          Result);
5171   }
5172
5173   return Result;
5174 }
5175
5176 SDValue
5177 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5178   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5179
5180   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5181   // global base reg.
5182   unsigned char OpFlag = 0;
5183   unsigned WrapperKind = X86ISD::Wrapper;
5184   CodeModel::Model M = getTargetMachine().getCodeModel();
5185
5186   if (Subtarget->isPICStyleRIPRel() &&
5187       (M == CodeModel::Small || M == CodeModel::Kernel))
5188     WrapperKind = X86ISD::WrapperRIP;
5189   else if (Subtarget->isPICStyleGOT())
5190     OpFlag = X86II::MO_GOTOFF;
5191   else if (Subtarget->isPICStyleStubPIC())
5192     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5193
5194   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5195
5196   DebugLoc DL = Op.getDebugLoc();
5197   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5198
5199
5200   // With PIC, the address is actually $g + Offset.
5201   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5202       !Subtarget->is64Bit()) {
5203     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5204                          DAG.getNode(X86ISD::GlobalBaseReg,
5205                                      DebugLoc(), getPointerTy()),
5206                          Result);
5207   }
5208
5209   return Result;
5210 }
5211
5212 SDValue
5213 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5214   // Create the TargetBlockAddressAddress node.
5215   unsigned char OpFlags =
5216     Subtarget->ClassifyBlockAddressReference();
5217   CodeModel::Model M = getTargetMachine().getCodeModel();
5218   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5219   DebugLoc dl = Op.getDebugLoc();
5220   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5221                                        /*isTarget=*/true, OpFlags);
5222
5223   if (Subtarget->isPICStyleRIPRel() &&
5224       (M == CodeModel::Small || M == CodeModel::Kernel))
5225     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5226   else
5227     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5228
5229   // With PIC, the address is actually $g + Offset.
5230   if (isGlobalRelativeToPICBase(OpFlags)) {
5231     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5232                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5233                          Result);
5234   }
5235
5236   return Result;
5237 }
5238
5239 SDValue
5240 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5241                                       int64_t Offset,
5242                                       SelectionDAG &DAG) const {
5243   // Create the TargetGlobalAddress node, folding in the constant
5244   // offset if it is legal.
5245   unsigned char OpFlags =
5246     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5247   CodeModel::Model M = getTargetMachine().getCodeModel();
5248   SDValue Result;
5249   if (OpFlags == X86II::MO_NO_FLAG &&
5250       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5251     // A direct static reference to a global.
5252     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5253     Offset = 0;
5254   } else {
5255     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5256   }
5257
5258   if (Subtarget->isPICStyleRIPRel() &&
5259       (M == CodeModel::Small || M == CodeModel::Kernel))
5260     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5261   else
5262     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5263
5264   // With PIC, the address is actually $g + Offset.
5265   if (isGlobalRelativeToPICBase(OpFlags)) {
5266     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5267                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5268                          Result);
5269   }
5270
5271   // For globals that require a load from a stub to get the address, emit the
5272   // load.
5273   if (isGlobalStubReference(OpFlags))
5274     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5275                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5276
5277   // If there was a non-zero offset that we didn't fold, create an explicit
5278   // addition for it.
5279   if (Offset != 0)
5280     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5281                          DAG.getConstant(Offset, getPointerTy()));
5282
5283   return Result;
5284 }
5285
5286 SDValue
5287 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5288   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5289   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5290   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5291 }
5292
5293 static SDValue
5294 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5295            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5296            unsigned char OperandFlags) {
5297   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5298   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5299   DebugLoc dl = GA->getDebugLoc();
5300   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5301                                            GA->getValueType(0),
5302                                            GA->getOffset(),
5303                                            OperandFlags);
5304   if (InFlag) {
5305     SDValue Ops[] = { Chain,  TGA, *InFlag };
5306     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5307   } else {
5308     SDValue Ops[]  = { Chain, TGA };
5309     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5310   }
5311
5312   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5313   MFI->setAdjustsStack(true);
5314
5315   SDValue Flag = Chain.getValue(1);
5316   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5317 }
5318
5319 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5320 static SDValue
5321 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5322                                 const EVT PtrVT) {
5323   SDValue InFlag;
5324   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5325   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5326                                      DAG.getNode(X86ISD::GlobalBaseReg,
5327                                                  DebugLoc(), PtrVT), InFlag);
5328   InFlag = Chain.getValue(1);
5329
5330   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5331 }
5332
5333 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5334 static SDValue
5335 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5336                                 const EVT PtrVT) {
5337   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5338                     X86::RAX, X86II::MO_TLSGD);
5339 }
5340
5341 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5342 // "local exec" model.
5343 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5344                                    const EVT PtrVT, TLSModel::Model model,
5345                                    bool is64Bit) {
5346   DebugLoc dl = GA->getDebugLoc();
5347   // Get the Thread Pointer
5348   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5349                              DebugLoc(), PtrVT,
5350                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5351                                              MVT::i32));
5352
5353   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5354                                       NULL, 0, false, false, 0);
5355
5356   unsigned char OperandFlags = 0;
5357   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5358   // initialexec.
5359   unsigned WrapperKind = X86ISD::Wrapper;
5360   if (model == TLSModel::LocalExec) {
5361     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5362   } else if (is64Bit) {
5363     assert(model == TLSModel::InitialExec);
5364     OperandFlags = X86II::MO_GOTTPOFF;
5365     WrapperKind = X86ISD::WrapperRIP;
5366   } else {
5367     assert(model == TLSModel::InitialExec);
5368     OperandFlags = X86II::MO_INDNTPOFF;
5369   }
5370
5371   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5372   // exec)
5373   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5374                                            GA->getOffset(), OperandFlags);
5375   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5376
5377   if (model == TLSModel::InitialExec)
5378     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5379                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5380
5381   // The address of the thread local variable is the add of the thread
5382   // pointer with the offset of the variable.
5383   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5384 }
5385
5386 SDValue
5387 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5388
5389   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5390   const GlobalValue *GV = GA->getGlobal();
5391
5392   if (Subtarget->isTargetELF()) {
5393     // TODO: implement the "local dynamic" model
5394     // TODO: implement the "initial exec"model for pic executables
5395
5396     // If GV is an alias then use the aliasee for determining
5397     // thread-localness.
5398     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5399       GV = GA->resolveAliasedGlobal(false);
5400
5401     TLSModel::Model model
5402       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5403
5404     switch (model) {
5405       case TLSModel::GeneralDynamic:
5406       case TLSModel::LocalDynamic: // not implemented
5407         if (Subtarget->is64Bit())
5408           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5409         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5410
5411       case TLSModel::InitialExec:
5412       case TLSModel::LocalExec:
5413         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5414                                    Subtarget->is64Bit());
5415     }
5416   } else if (Subtarget->isTargetDarwin()) {
5417     // Darwin only has one model of TLS.  Lower to that.
5418     unsigned char OpFlag = 0;
5419     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5420                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5421
5422     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5423     // global base reg.
5424     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5425                   !Subtarget->is64Bit();
5426     if (PIC32)
5427       OpFlag = X86II::MO_TLVP_PIC_BASE;
5428     else
5429       OpFlag = X86II::MO_TLVP;
5430
5431     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(),
5432                                                 getPointerTy(),
5433                                                 GA->getOffset(), OpFlag);
5434
5435     DebugLoc DL = Op.getDebugLoc();
5436     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5437
5438     // With PIC32, the address is actually $g + Offset.
5439     if (PIC32)
5440       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5441                            DAG.getNode(X86ISD::GlobalBaseReg,
5442                                        DebugLoc(), getPointerTy()),
5443                            Offset);
5444
5445     // Lowering the machine isd will make sure everything is in the right
5446     // location.
5447     SDValue Args[] = { Offset };
5448     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5449
5450     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5451     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5452     MFI->setAdjustsStack(true);
5453
5454     // And our return value (tls address) is in the standard call return value
5455     // location.
5456     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5457     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5458   }
5459
5460   assert(false &&
5461          "TLS not implemented for this target.");
5462
5463   llvm_unreachable("Unreachable");
5464   return SDValue();
5465 }
5466
5467
5468 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5469 /// take a 2 x i32 value to shift plus a shift amount.
5470 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5471   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5472   EVT VT = Op.getValueType();
5473   unsigned VTBits = VT.getSizeInBits();
5474   DebugLoc dl = Op.getDebugLoc();
5475   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5476   SDValue ShOpLo = Op.getOperand(0);
5477   SDValue ShOpHi = Op.getOperand(1);
5478   SDValue ShAmt  = Op.getOperand(2);
5479   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5480                                      DAG.getConstant(VTBits - 1, MVT::i8))
5481                        : DAG.getConstant(0, VT);
5482
5483   SDValue Tmp2, Tmp3;
5484   if (Op.getOpcode() == ISD::SHL_PARTS) {
5485     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5486     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5487   } else {
5488     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5489     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5490   }
5491
5492   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5493                                 DAG.getConstant(VTBits, MVT::i8));
5494   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5495                              AndNode, DAG.getConstant(0, MVT::i8));
5496
5497   SDValue Hi, Lo;
5498   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5499   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5500   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5501
5502   if (Op.getOpcode() == ISD::SHL_PARTS) {
5503     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5504     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5505   } else {
5506     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5507     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5508   }
5509
5510   SDValue Ops[2] = { Lo, Hi };
5511   return DAG.getMergeValues(Ops, 2, dl);
5512 }
5513
5514 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5515                                            SelectionDAG &DAG) const {
5516   EVT SrcVT = Op.getOperand(0).getValueType();
5517
5518   if (SrcVT.isVector()) {
5519     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5520       return Op;
5521     }
5522     return SDValue();
5523   }
5524
5525   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5526          "Unknown SINT_TO_FP to lower!");
5527
5528   // These are really Legal; return the operand so the caller accepts it as
5529   // Legal.
5530   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5531     return Op;
5532   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5533       Subtarget->is64Bit()) {
5534     return Op;
5535   }
5536
5537   DebugLoc dl = Op.getDebugLoc();
5538   unsigned Size = SrcVT.getSizeInBits()/8;
5539   MachineFunction &MF = DAG.getMachineFunction();
5540   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5541   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5542   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5543                                StackSlot,
5544                                PseudoSourceValue::getFixedStack(SSFI), 0,
5545                                false, false, 0);
5546   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5547 }
5548
5549 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5550                                      SDValue StackSlot,
5551                                      SelectionDAG &DAG) const {
5552   // Build the FILD
5553   DebugLoc dl = Op.getDebugLoc();
5554   SDVTList Tys;
5555   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5556   if (useSSE)
5557     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5558   else
5559     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5560   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5561   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5562                                Tys, Ops, array_lengthof(Ops));
5563
5564   if (useSSE) {
5565     Chain = Result.getValue(1);
5566     SDValue InFlag = Result.getValue(2);
5567
5568     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5569     // shouldn't be necessary except that RFP cannot be live across
5570     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5571     MachineFunction &MF = DAG.getMachineFunction();
5572     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5573     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5574     Tys = DAG.getVTList(MVT::Other);
5575     SDValue Ops[] = {
5576       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5577     };
5578     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5579     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5580                          PseudoSourceValue::getFixedStack(SSFI), 0,
5581                          false, false, 0);
5582   }
5583
5584   return Result;
5585 }
5586
5587 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5588 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5589                                                SelectionDAG &DAG) const {
5590   // This algorithm is not obvious. Here it is in C code, more or less:
5591   /*
5592     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5593       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5594       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5595
5596       // Copy ints to xmm registers.
5597       __m128i xh = _mm_cvtsi32_si128( hi );
5598       __m128i xl = _mm_cvtsi32_si128( lo );
5599
5600       // Combine into low half of a single xmm register.
5601       __m128i x = _mm_unpacklo_epi32( xh, xl );
5602       __m128d d;
5603       double sd;
5604
5605       // Merge in appropriate exponents to give the integer bits the right
5606       // magnitude.
5607       x = _mm_unpacklo_epi32( x, exp );
5608
5609       // Subtract away the biases to deal with the IEEE-754 double precision
5610       // implicit 1.
5611       d = _mm_sub_pd( (__m128d) x, bias );
5612
5613       // All conversions up to here are exact. The correctly rounded result is
5614       // calculated using the current rounding mode using the following
5615       // horizontal add.
5616       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5617       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5618                                 // store doesn't really need to be here (except
5619                                 // maybe to zero the other double)
5620       return sd;
5621     }
5622   */
5623
5624   DebugLoc dl = Op.getDebugLoc();
5625   LLVMContext *Context = DAG.getContext();
5626
5627   // Build some magic constants.
5628   std::vector<Constant*> CV0;
5629   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5630   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5631   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5632   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5633   Constant *C0 = ConstantVector::get(CV0);
5634   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5635
5636   std::vector<Constant*> CV1;
5637   CV1.push_back(
5638     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5639   CV1.push_back(
5640     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5641   Constant *C1 = ConstantVector::get(CV1);
5642   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5643
5644   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5645                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5646                                         Op.getOperand(0),
5647                                         DAG.getIntPtrConstant(1)));
5648   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5649                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5650                                         Op.getOperand(0),
5651                                         DAG.getIntPtrConstant(0)));
5652   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5653   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5654                               PseudoSourceValue::getConstantPool(), 0,
5655                               false, false, 16);
5656   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5657   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5658   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5659                               PseudoSourceValue::getConstantPool(), 0,
5660                               false, false, 16);
5661   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5662
5663   // Add the halves; easiest way is to swap them into another reg first.
5664   int ShufMask[2] = { 1, -1 };
5665   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5666                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5667   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5668   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5669                      DAG.getIntPtrConstant(0));
5670 }
5671
5672 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5673 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5674                                                SelectionDAG &DAG) const {
5675   DebugLoc dl = Op.getDebugLoc();
5676   // FP constant to bias correct the final result.
5677   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5678                                    MVT::f64);
5679
5680   // Load the 32-bit value into an XMM register.
5681   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5682                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5683                                          Op.getOperand(0),
5684                                          DAG.getIntPtrConstant(0)));
5685
5686   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5687                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5688                      DAG.getIntPtrConstant(0));
5689
5690   // Or the load with the bias.
5691   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5692                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5693                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5694                                                    MVT::v2f64, Load)),
5695                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5696                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5697                                                    MVT::v2f64, Bias)));
5698   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5699                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5700                    DAG.getIntPtrConstant(0));
5701
5702   // Subtract the bias.
5703   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5704
5705   // Handle final rounding.
5706   EVT DestVT = Op.getValueType();
5707
5708   if (DestVT.bitsLT(MVT::f64)) {
5709     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5710                        DAG.getIntPtrConstant(0));
5711   } else if (DestVT.bitsGT(MVT::f64)) {
5712     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5713   }
5714
5715   // Handle final rounding.
5716   return Sub;
5717 }
5718
5719 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5720                                            SelectionDAG &DAG) const {
5721   SDValue N0 = Op.getOperand(0);
5722   DebugLoc dl = Op.getDebugLoc();
5723
5724   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5725   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5726   // the optimization here.
5727   if (DAG.SignBitIsZero(N0))
5728     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5729
5730   EVT SrcVT = N0.getValueType();
5731   EVT DstVT = Op.getValueType();
5732   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5733     return LowerUINT_TO_FP_i64(Op, DAG);
5734   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5735     return LowerUINT_TO_FP_i32(Op, DAG);
5736
5737   // Make a 64-bit buffer, and use it to build an FILD.
5738   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5739   if (SrcVT == MVT::i32) {
5740     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5741     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5742                                      getPointerTy(), StackSlot, WordOff);
5743     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5744                                   StackSlot, NULL, 0, false, false, 0);
5745     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5746                                   OffsetSlot, NULL, 0, false, false, 0);
5747     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5748     return Fild;
5749   }
5750
5751   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5752   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5753                                 StackSlot, NULL, 0, false, false, 0);
5754   // For i64 source, we need to add the appropriate power of 2 if the input
5755   // was negative.  This is the same as the optimization in
5756   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5757   // we must be careful to do the computation in x87 extended precision, not
5758   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5759   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5760   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5761   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5762
5763   APInt FF(32, 0x5F800000ULL);
5764
5765   // Check whether the sign bit is set.
5766   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5767                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5768                                  ISD::SETLT);
5769
5770   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5771   SDValue FudgePtr = DAG.getConstantPool(
5772                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5773                                          getPointerTy());
5774
5775   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5776   SDValue Zero = DAG.getIntPtrConstant(0);
5777   SDValue Four = DAG.getIntPtrConstant(4);
5778   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5779                                Zero, Four);
5780   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5781
5782   // Load the value out, extending it from f32 to f80.
5783   // FIXME: Avoid the extend by constructing the right constant pool?
5784   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
5785                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5786                                  0, MVT::f32, false, false, 4);
5787   // Extend everything to 80 bits to force it to be done on x87.
5788   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5789   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5790 }
5791
5792 std::pair<SDValue,SDValue> X86TargetLowering::
5793 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5794   DebugLoc dl = Op.getDebugLoc();
5795
5796   EVT DstTy = Op.getValueType();
5797
5798   if (!IsSigned) {
5799     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5800     DstTy = MVT::i64;
5801   }
5802
5803   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5804          DstTy.getSimpleVT() >= MVT::i16 &&
5805          "Unknown FP_TO_SINT to lower!");
5806
5807   // These are really Legal.
5808   if (DstTy == MVT::i32 &&
5809       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5810     return std::make_pair(SDValue(), SDValue());
5811   if (Subtarget->is64Bit() &&
5812       DstTy == MVT::i64 &&
5813       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5814     return std::make_pair(SDValue(), SDValue());
5815
5816   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5817   // stack slot.
5818   MachineFunction &MF = DAG.getMachineFunction();
5819   unsigned MemSize = DstTy.getSizeInBits()/8;
5820   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5821   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5822
5823   unsigned Opc;
5824   switch (DstTy.getSimpleVT().SimpleTy) {
5825   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5826   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5827   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5828   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5829   }
5830
5831   SDValue Chain = DAG.getEntryNode();
5832   SDValue Value = Op.getOperand(0);
5833   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5834     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5835     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5836                          PseudoSourceValue::getFixedStack(SSFI), 0,
5837                          false, false, 0);
5838     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5839     SDValue Ops[] = {
5840       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5841     };
5842     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5843     Chain = Value.getValue(1);
5844     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5845     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5846   }
5847
5848   // Build the FP_TO_INT*_IN_MEM
5849   SDValue Ops[] = { Chain, Value, StackSlot };
5850   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5851
5852   return std::make_pair(FIST, StackSlot);
5853 }
5854
5855 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5856                                            SelectionDAG &DAG) const {
5857   if (Op.getValueType().isVector()) {
5858     if (Op.getValueType() == MVT::v2i32 &&
5859         Op.getOperand(0).getValueType() == MVT::v2f64) {
5860       return Op;
5861     }
5862     return SDValue();
5863   }
5864
5865   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5866   SDValue FIST = Vals.first, StackSlot = Vals.second;
5867   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5868   if (FIST.getNode() == 0) return Op;
5869
5870   // Load the result.
5871   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5872                      FIST, StackSlot, NULL, 0, false, false, 0);
5873 }
5874
5875 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5876                                            SelectionDAG &DAG) const {
5877   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5878   SDValue FIST = Vals.first, StackSlot = Vals.second;
5879   assert(FIST.getNode() && "Unexpected failure");
5880
5881   // Load the result.
5882   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5883                      FIST, StackSlot, NULL, 0, false, false, 0);
5884 }
5885
5886 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5887                                      SelectionDAG &DAG) const {
5888   LLVMContext *Context = DAG.getContext();
5889   DebugLoc dl = Op.getDebugLoc();
5890   EVT VT = Op.getValueType();
5891   EVT EltVT = VT;
5892   if (VT.isVector())
5893     EltVT = VT.getVectorElementType();
5894   std::vector<Constant*> CV;
5895   if (EltVT == MVT::f64) {
5896     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5897     CV.push_back(C);
5898     CV.push_back(C);
5899   } else {
5900     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5901     CV.push_back(C);
5902     CV.push_back(C);
5903     CV.push_back(C);
5904     CV.push_back(C);
5905   }
5906   Constant *C = ConstantVector::get(CV);
5907   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5908   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5909                              PseudoSourceValue::getConstantPool(), 0,
5910                              false, false, 16);
5911   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5912 }
5913
5914 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5915   LLVMContext *Context = DAG.getContext();
5916   DebugLoc dl = Op.getDebugLoc();
5917   EVT VT = Op.getValueType();
5918   EVT EltVT = VT;
5919   if (VT.isVector())
5920     EltVT = VT.getVectorElementType();
5921   std::vector<Constant*> CV;
5922   if (EltVT == MVT::f64) {
5923     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5924     CV.push_back(C);
5925     CV.push_back(C);
5926   } else {
5927     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5928     CV.push_back(C);
5929     CV.push_back(C);
5930     CV.push_back(C);
5931     CV.push_back(C);
5932   }
5933   Constant *C = ConstantVector::get(CV);
5934   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5935   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5936                              PseudoSourceValue::getConstantPool(), 0,
5937                              false, false, 16);
5938   if (VT.isVector()) {
5939     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5940                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5941                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5942                                 Op.getOperand(0)),
5943                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5944   } else {
5945     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5946   }
5947 }
5948
5949 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5950   LLVMContext *Context = DAG.getContext();
5951   SDValue Op0 = Op.getOperand(0);
5952   SDValue Op1 = Op.getOperand(1);
5953   DebugLoc dl = Op.getDebugLoc();
5954   EVT VT = Op.getValueType();
5955   EVT SrcVT = Op1.getValueType();
5956
5957   // If second operand is smaller, extend it first.
5958   if (SrcVT.bitsLT(VT)) {
5959     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5960     SrcVT = VT;
5961   }
5962   // And if it is bigger, shrink it first.
5963   if (SrcVT.bitsGT(VT)) {
5964     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5965     SrcVT = VT;
5966   }
5967
5968   // At this point the operands and the result should have the same
5969   // type, and that won't be f80 since that is not custom lowered.
5970
5971   // First get the sign bit of second operand.
5972   std::vector<Constant*> CV;
5973   if (SrcVT == MVT::f64) {
5974     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5975     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5976   } else {
5977     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5978     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5979     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5980     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5981   }
5982   Constant *C = ConstantVector::get(CV);
5983   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5984   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5985                               PseudoSourceValue::getConstantPool(), 0,
5986                               false, false, 16);
5987   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5988
5989   // Shift sign bit right or left if the two operands have different types.
5990   if (SrcVT.bitsGT(VT)) {
5991     // Op0 is MVT::f32, Op1 is MVT::f64.
5992     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5993     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5994                           DAG.getConstant(32, MVT::i32));
5995     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5996     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5997                           DAG.getIntPtrConstant(0));
5998   }
5999
6000   // Clear first operand sign bit.
6001   CV.clear();
6002   if (VT == MVT::f64) {
6003     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6004     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6005   } else {
6006     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6007     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6008     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6009     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6010   }
6011   C = ConstantVector::get(CV);
6012   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6013   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6014                               PseudoSourceValue::getConstantPool(), 0,
6015                               false, false, 16);
6016   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6017
6018   // Or the value with the sign bit.
6019   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6020 }
6021
6022 /// Emit nodes that will be selected as "test Op0,Op0", or something
6023 /// equivalent.
6024 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6025                                     SelectionDAG &DAG) const {
6026   DebugLoc dl = Op.getDebugLoc();
6027
6028   // CF and OF aren't always set the way we want. Determine which
6029   // of these we need.
6030   bool NeedCF = false;
6031   bool NeedOF = false;
6032   switch (X86CC) {
6033   default: break;
6034   case X86::COND_A: case X86::COND_AE:
6035   case X86::COND_B: case X86::COND_BE:
6036     NeedCF = true;
6037     break;
6038   case X86::COND_G: case X86::COND_GE:
6039   case X86::COND_L: case X86::COND_LE:
6040   case X86::COND_O: case X86::COND_NO:
6041     NeedOF = true;
6042     break;
6043   }
6044
6045   // See if we can use the EFLAGS value from the operand instead of
6046   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6047   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6048   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6049     // Emit a CMP with 0, which is the TEST pattern.
6050     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6051                        DAG.getConstant(0, Op.getValueType()));
6052
6053   unsigned Opcode = 0;
6054   unsigned NumOperands = 0;
6055   switch (Op.getNode()->getOpcode()) {
6056   case ISD::ADD:
6057     // Due to an isel shortcoming, be conservative if this add is likely to be
6058     // selected as part of a load-modify-store instruction. When the root node
6059     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6060     // uses of other nodes in the match, such as the ADD in this case. This
6061     // leads to the ADD being left around and reselected, with the result being
6062     // two adds in the output.  Alas, even if none our users are stores, that
6063     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6064     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6065     // climbing the DAG back to the root, and it doesn't seem to be worth the
6066     // effort.
6067     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6068            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6069       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6070         goto default_case;
6071
6072     if (ConstantSDNode *C =
6073         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6074       // An add of one will be selected as an INC.
6075       if (C->getAPIntValue() == 1) {
6076         Opcode = X86ISD::INC;
6077         NumOperands = 1;
6078         break;
6079       }
6080
6081       // An add of negative one (subtract of one) will be selected as a DEC.
6082       if (C->getAPIntValue().isAllOnesValue()) {
6083         Opcode = X86ISD::DEC;
6084         NumOperands = 1;
6085         break;
6086       }
6087     }
6088
6089     // Otherwise use a regular EFLAGS-setting add.
6090     Opcode = X86ISD::ADD;
6091     NumOperands = 2;
6092     break;
6093   case ISD::AND: {
6094     // If the primary and result isn't used, don't bother using X86ISD::AND,
6095     // because a TEST instruction will be better.
6096     bool NonFlagUse = false;
6097     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6098            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6099       SDNode *User = *UI;
6100       unsigned UOpNo = UI.getOperandNo();
6101       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6102         // Look pass truncate.
6103         UOpNo = User->use_begin().getOperandNo();
6104         User = *User->use_begin();
6105       }
6106
6107       if (User->getOpcode() != ISD::BRCOND &&
6108           User->getOpcode() != ISD::SETCC &&
6109           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6110         NonFlagUse = true;
6111         break;
6112       }
6113     }
6114
6115     if (!NonFlagUse)
6116       break;
6117   }
6118     // FALL THROUGH
6119   case ISD::SUB:
6120   case ISD::OR:
6121   case ISD::XOR:
6122     // Due to the ISEL shortcoming noted above, be conservative if this op is
6123     // likely to be selected as part of a load-modify-store instruction.
6124     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6125            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6126       if (UI->getOpcode() == ISD::STORE)
6127         goto default_case;
6128
6129     // Otherwise use a regular EFLAGS-setting instruction.
6130     switch (Op.getNode()->getOpcode()) {
6131     default: llvm_unreachable("unexpected operator!");
6132     case ISD::SUB: Opcode = X86ISD::SUB; break;
6133     case ISD::OR:  Opcode = X86ISD::OR;  break;
6134     case ISD::XOR: Opcode = X86ISD::XOR; break;
6135     case ISD::AND: Opcode = X86ISD::AND; break;
6136     }
6137
6138     NumOperands = 2;
6139     break;
6140   case X86ISD::ADD:
6141   case X86ISD::SUB:
6142   case X86ISD::INC:
6143   case X86ISD::DEC:
6144   case X86ISD::OR:
6145   case X86ISD::XOR:
6146   case X86ISD::AND:
6147     return SDValue(Op.getNode(), 1);
6148   default:
6149   default_case:
6150     break;
6151   }
6152
6153   if (Opcode == 0)
6154     // Emit a CMP with 0, which is the TEST pattern.
6155     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6156                        DAG.getConstant(0, Op.getValueType()));
6157
6158   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6159   SmallVector<SDValue, 4> Ops;
6160   for (unsigned i = 0; i != NumOperands; ++i)
6161     Ops.push_back(Op.getOperand(i));
6162
6163   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6164   DAG.ReplaceAllUsesWith(Op, New);
6165   return SDValue(New.getNode(), 1);
6166 }
6167
6168 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6169 /// equivalent.
6170 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6171                                    SelectionDAG &DAG) const {
6172   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6173     if (C->getAPIntValue() == 0)
6174       return EmitTest(Op0, X86CC, DAG);
6175
6176   DebugLoc dl = Op0.getDebugLoc();
6177   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6178 }
6179
6180 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6181 /// if it's possible.
6182 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6183                                      DebugLoc dl, SelectionDAG &DAG) const {
6184   SDValue Op0 = And.getOperand(0);
6185   SDValue Op1 = And.getOperand(1);
6186   if (Op0.getOpcode() == ISD::TRUNCATE)
6187     Op0 = Op0.getOperand(0);
6188   if (Op1.getOpcode() == ISD::TRUNCATE)
6189     Op1 = Op1.getOperand(0);
6190
6191   SDValue LHS, RHS;
6192   if (Op1.getOpcode() == ISD::SHL)
6193     std::swap(Op0, Op1);
6194   if (Op0.getOpcode() == ISD::SHL) {
6195     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6196       if (And00C->getZExtValue() == 1) {
6197         // If we looked past a truncate, check that it's only truncating away
6198         // known zeros.
6199         unsigned BitWidth = Op0.getValueSizeInBits();
6200         unsigned AndBitWidth = And.getValueSizeInBits();
6201         if (BitWidth > AndBitWidth) {
6202           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6203           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6204           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6205             return SDValue();
6206         }
6207         LHS = Op1;
6208         RHS = Op0.getOperand(1);
6209       }
6210   } else if (Op1.getOpcode() == ISD::Constant) {
6211     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6212     SDValue AndLHS = Op0;
6213     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6214       LHS = AndLHS.getOperand(0);
6215       RHS = AndLHS.getOperand(1);
6216     }
6217   }
6218
6219   if (LHS.getNode()) {
6220     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6221     // instruction.  Since the shift amount is in-range-or-undefined, we know
6222     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6223     // the encoding for the i16 version is larger than the i32 version.
6224     // Also promote i16 to i32 for performance / code size reason.
6225     if (LHS.getValueType() == MVT::i8 ||
6226         LHS.getValueType() == MVT::i16)
6227       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6228
6229     // If the operand types disagree, extend the shift amount to match.  Since
6230     // BT ignores high bits (like shifts) we can use anyextend.
6231     if (LHS.getValueType() != RHS.getValueType())
6232       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6233
6234     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6235     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6236     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6237                        DAG.getConstant(Cond, MVT::i8), BT);
6238   }
6239
6240   return SDValue();
6241 }
6242
6243 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6244   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6245   SDValue Op0 = Op.getOperand(0);
6246   SDValue Op1 = Op.getOperand(1);
6247   DebugLoc dl = Op.getDebugLoc();
6248   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6249
6250   // Optimize to BT if possible.
6251   // Lower (X & (1 << N)) == 0 to BT(X, N).
6252   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6253   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6254   if (Op0.getOpcode() == ISD::AND &&
6255       Op0.hasOneUse() &&
6256       Op1.getOpcode() == ISD::Constant &&
6257       cast<ConstantSDNode>(Op1)->isNullValue() &&
6258       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6259     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6260     if (NewSetCC.getNode())
6261       return NewSetCC;
6262   }
6263
6264   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6265   if (Op0.getOpcode() == X86ISD::SETCC &&
6266       Op1.getOpcode() == ISD::Constant &&
6267       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6268        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6269       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6270     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6271     bool Invert = (CC == ISD::SETNE) ^
6272       cast<ConstantSDNode>(Op1)->isNullValue();
6273     if (Invert)
6274       CCode = X86::GetOppositeBranchCondition(CCode);
6275     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6276                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6277   }
6278
6279   bool isFP = Op1.getValueType().isFloatingPoint();
6280   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6281   if (X86CC == X86::COND_INVALID)
6282     return SDValue();
6283
6284   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6285
6286   // Use sbb x, x to materialize carry bit into a GPR.
6287   if (X86CC == X86::COND_B)
6288     return DAG.getNode(ISD::AND, dl, MVT::i8,
6289                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6290                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6291                        DAG.getConstant(1, MVT::i8));
6292
6293   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6294                      DAG.getConstant(X86CC, MVT::i8), Cond);
6295 }
6296
6297 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6298   SDValue Cond;
6299   SDValue Op0 = Op.getOperand(0);
6300   SDValue Op1 = Op.getOperand(1);
6301   SDValue CC = Op.getOperand(2);
6302   EVT VT = Op.getValueType();
6303   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6304   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6305   DebugLoc dl = Op.getDebugLoc();
6306
6307   if (isFP) {
6308     unsigned SSECC = 8;
6309     EVT VT0 = Op0.getValueType();
6310     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6311     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6312     bool Swap = false;
6313
6314     switch (SetCCOpcode) {
6315     default: break;
6316     case ISD::SETOEQ:
6317     case ISD::SETEQ:  SSECC = 0; break;
6318     case ISD::SETOGT:
6319     case ISD::SETGT: Swap = true; // Fallthrough
6320     case ISD::SETLT:
6321     case ISD::SETOLT: SSECC = 1; break;
6322     case ISD::SETOGE:
6323     case ISD::SETGE: Swap = true; // Fallthrough
6324     case ISD::SETLE:
6325     case ISD::SETOLE: SSECC = 2; break;
6326     case ISD::SETUO:  SSECC = 3; break;
6327     case ISD::SETUNE:
6328     case ISD::SETNE:  SSECC = 4; break;
6329     case ISD::SETULE: Swap = true;
6330     case ISD::SETUGE: SSECC = 5; break;
6331     case ISD::SETULT: Swap = true;
6332     case ISD::SETUGT: SSECC = 6; break;
6333     case ISD::SETO:   SSECC = 7; break;
6334     }
6335     if (Swap)
6336       std::swap(Op0, Op1);
6337
6338     // In the two special cases we can't handle, emit two comparisons.
6339     if (SSECC == 8) {
6340       if (SetCCOpcode == ISD::SETUEQ) {
6341         SDValue UNORD, EQ;
6342         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6343         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6344         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6345       }
6346       else if (SetCCOpcode == ISD::SETONE) {
6347         SDValue ORD, NEQ;
6348         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6349         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6350         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6351       }
6352       llvm_unreachable("Illegal FP comparison");
6353     }
6354     // Handle all other FP comparisons here.
6355     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6356   }
6357
6358   // We are handling one of the integer comparisons here.  Since SSE only has
6359   // GT and EQ comparisons for integer, swapping operands and multiple
6360   // operations may be required for some comparisons.
6361   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6362   bool Swap = false, Invert = false, FlipSigns = false;
6363
6364   switch (VT.getSimpleVT().SimpleTy) {
6365   default: break;
6366   case MVT::v8i8:
6367   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6368   case MVT::v4i16:
6369   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6370   case MVT::v2i32:
6371   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6372   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6373   }
6374
6375   switch (SetCCOpcode) {
6376   default: break;
6377   case ISD::SETNE:  Invert = true;
6378   case ISD::SETEQ:  Opc = EQOpc; break;
6379   case ISD::SETLT:  Swap = true;
6380   case ISD::SETGT:  Opc = GTOpc; break;
6381   case ISD::SETGE:  Swap = true;
6382   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6383   case ISD::SETULT: Swap = true;
6384   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6385   case ISD::SETUGE: Swap = true;
6386   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6387   }
6388   if (Swap)
6389     std::swap(Op0, Op1);
6390
6391   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6392   // bits of the inputs before performing those operations.
6393   if (FlipSigns) {
6394     EVT EltVT = VT.getVectorElementType();
6395     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6396                                       EltVT);
6397     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6398     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6399                                     SignBits.size());
6400     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6401     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6402   }
6403
6404   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6405
6406   // If the logical-not of the result is required, perform that now.
6407   if (Invert)
6408     Result = DAG.getNOT(dl, Result, VT);
6409
6410   return Result;
6411 }
6412
6413 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6414 static bool isX86LogicalCmp(SDValue Op) {
6415   unsigned Opc = Op.getNode()->getOpcode();
6416   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6417     return true;
6418   if (Op.getResNo() == 1 &&
6419       (Opc == X86ISD::ADD ||
6420        Opc == X86ISD::SUB ||
6421        Opc == X86ISD::SMUL ||
6422        Opc == X86ISD::UMUL ||
6423        Opc == X86ISD::INC ||
6424        Opc == X86ISD::DEC ||
6425        Opc == X86ISD::OR ||
6426        Opc == X86ISD::XOR ||
6427        Opc == X86ISD::AND))
6428     return true;
6429
6430   return false;
6431 }
6432
6433 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6434   bool addTest = true;
6435   SDValue Cond  = Op.getOperand(0);
6436   DebugLoc dl = Op.getDebugLoc();
6437   SDValue CC;
6438
6439   if (Cond.getOpcode() == ISD::SETCC) {
6440     SDValue NewCond = LowerSETCC(Cond, DAG);
6441     if (NewCond.getNode())
6442       Cond = NewCond;
6443   }
6444
6445   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6446   SDValue Op1 = Op.getOperand(1);
6447   SDValue Op2 = Op.getOperand(2);
6448   if (Cond.getOpcode() == X86ISD::SETCC &&
6449       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6450     SDValue Cmp = Cond.getOperand(1);
6451     if (Cmp.getOpcode() == X86ISD::CMP) {
6452       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6453       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6454       ConstantSDNode *RHSC =
6455         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6456       if (N1C && N1C->isAllOnesValue() &&
6457           N2C && N2C->isNullValue() &&
6458           RHSC && RHSC->isNullValue()) {
6459         SDValue CmpOp0 = Cmp.getOperand(0);
6460         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6461                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6462         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6463                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6464       }
6465     }
6466   }
6467
6468   // Look pass (and (setcc_carry (cmp ...)), 1).
6469   if (Cond.getOpcode() == ISD::AND &&
6470       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6471     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6472     if (C && C->getAPIntValue() == 1)
6473       Cond = Cond.getOperand(0);
6474   }
6475
6476   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6477   // setting operand in place of the X86ISD::SETCC.
6478   if (Cond.getOpcode() == X86ISD::SETCC ||
6479       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6480     CC = Cond.getOperand(0);
6481
6482     SDValue Cmp = Cond.getOperand(1);
6483     unsigned Opc = Cmp.getOpcode();
6484     EVT VT = Op.getValueType();
6485
6486     bool IllegalFPCMov = false;
6487     if (VT.isFloatingPoint() && !VT.isVector() &&
6488         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6489       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6490
6491     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6492         Opc == X86ISD::BT) { // FIXME
6493       Cond = Cmp;
6494       addTest = false;
6495     }
6496   }
6497
6498   if (addTest) {
6499     // Look pass the truncate.
6500     if (Cond.getOpcode() == ISD::TRUNCATE)
6501       Cond = Cond.getOperand(0);
6502
6503     // We know the result of AND is compared against zero. Try to match
6504     // it to BT.
6505     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6506       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6507       if (NewSetCC.getNode()) {
6508         CC = NewSetCC.getOperand(0);
6509         Cond = NewSetCC.getOperand(1);
6510         addTest = false;
6511       }
6512     }
6513   }
6514
6515   if (addTest) {
6516     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6517     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6518   }
6519
6520   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6521   // condition is true.
6522   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6523   SDValue Ops[] = { Op2, Op1, CC, Cond };
6524   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6525 }
6526
6527 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6528 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6529 // from the AND / OR.
6530 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6531   Opc = Op.getOpcode();
6532   if (Opc != ISD::OR && Opc != ISD::AND)
6533     return false;
6534   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6535           Op.getOperand(0).hasOneUse() &&
6536           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6537           Op.getOperand(1).hasOneUse());
6538 }
6539
6540 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6541 // 1 and that the SETCC node has a single use.
6542 static bool isXor1OfSetCC(SDValue Op) {
6543   if (Op.getOpcode() != ISD::XOR)
6544     return false;
6545   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6546   if (N1C && N1C->getAPIntValue() == 1) {
6547     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6548       Op.getOperand(0).hasOneUse();
6549   }
6550   return false;
6551 }
6552
6553 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6554   bool addTest = true;
6555   SDValue Chain = Op.getOperand(0);
6556   SDValue Cond  = Op.getOperand(1);
6557   SDValue Dest  = Op.getOperand(2);
6558   DebugLoc dl = Op.getDebugLoc();
6559   SDValue CC;
6560
6561   if (Cond.getOpcode() == ISD::SETCC) {
6562     SDValue NewCond = LowerSETCC(Cond, DAG);
6563     if (NewCond.getNode())
6564       Cond = NewCond;
6565   }
6566 #if 0
6567   // FIXME: LowerXALUO doesn't handle these!!
6568   else if (Cond.getOpcode() == X86ISD::ADD  ||
6569            Cond.getOpcode() == X86ISD::SUB  ||
6570            Cond.getOpcode() == X86ISD::SMUL ||
6571            Cond.getOpcode() == X86ISD::UMUL)
6572     Cond = LowerXALUO(Cond, DAG);
6573 #endif
6574
6575   // Look pass (and (setcc_carry (cmp ...)), 1).
6576   if (Cond.getOpcode() == ISD::AND &&
6577       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6578     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6579     if (C && C->getAPIntValue() == 1)
6580       Cond = Cond.getOperand(0);
6581   }
6582
6583   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6584   // setting operand in place of the X86ISD::SETCC.
6585   if (Cond.getOpcode() == X86ISD::SETCC ||
6586       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6587     CC = Cond.getOperand(0);
6588
6589     SDValue Cmp = Cond.getOperand(1);
6590     unsigned Opc = Cmp.getOpcode();
6591     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6592     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6593       Cond = Cmp;
6594       addTest = false;
6595     } else {
6596       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6597       default: break;
6598       case X86::COND_O:
6599       case X86::COND_B:
6600         // These can only come from an arithmetic instruction with overflow,
6601         // e.g. SADDO, UADDO.
6602         Cond = Cond.getNode()->getOperand(1);
6603         addTest = false;
6604         break;
6605       }
6606     }
6607   } else {
6608     unsigned CondOpc;
6609     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6610       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6611       if (CondOpc == ISD::OR) {
6612         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6613         // two branches instead of an explicit OR instruction with a
6614         // separate test.
6615         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6616             isX86LogicalCmp(Cmp)) {
6617           CC = Cond.getOperand(0).getOperand(0);
6618           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6619                               Chain, Dest, CC, Cmp);
6620           CC = Cond.getOperand(1).getOperand(0);
6621           Cond = Cmp;
6622           addTest = false;
6623         }
6624       } else { // ISD::AND
6625         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6626         // two branches instead of an explicit AND instruction with a
6627         // separate test. However, we only do this if this block doesn't
6628         // have a fall-through edge, because this requires an explicit
6629         // jmp when the condition is false.
6630         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6631             isX86LogicalCmp(Cmp) &&
6632             Op.getNode()->hasOneUse()) {
6633           X86::CondCode CCode =
6634             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6635           CCode = X86::GetOppositeBranchCondition(CCode);
6636           CC = DAG.getConstant(CCode, MVT::i8);
6637           SDNode *User = *Op.getNode()->use_begin();
6638           // Look for an unconditional branch following this conditional branch.
6639           // We need this because we need to reverse the successors in order
6640           // to implement FCMP_OEQ.
6641           if (User->getOpcode() == ISD::BR) {
6642             SDValue FalseBB = User->getOperand(1);
6643             SDNode *NewBR =
6644               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6645             assert(NewBR == User);
6646             (void)NewBR;
6647             Dest = FalseBB;
6648
6649             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6650                                 Chain, Dest, CC, Cmp);
6651             X86::CondCode CCode =
6652               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6653             CCode = X86::GetOppositeBranchCondition(CCode);
6654             CC = DAG.getConstant(CCode, MVT::i8);
6655             Cond = Cmp;
6656             addTest = false;
6657           }
6658         }
6659       }
6660     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6661       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6662       // It should be transformed during dag combiner except when the condition
6663       // is set by a arithmetics with overflow node.
6664       X86::CondCode CCode =
6665         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6666       CCode = X86::GetOppositeBranchCondition(CCode);
6667       CC = DAG.getConstant(CCode, MVT::i8);
6668       Cond = Cond.getOperand(0).getOperand(1);
6669       addTest = false;
6670     }
6671   }
6672
6673   if (addTest) {
6674     // Look pass the truncate.
6675     if (Cond.getOpcode() == ISD::TRUNCATE)
6676       Cond = Cond.getOperand(0);
6677
6678     // We know the result of AND is compared against zero. Try to match
6679     // it to BT.
6680     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6681       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6682       if (NewSetCC.getNode()) {
6683         CC = NewSetCC.getOperand(0);
6684         Cond = NewSetCC.getOperand(1);
6685         addTest = false;
6686       }
6687     }
6688   }
6689
6690   if (addTest) {
6691     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6692     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6693   }
6694   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6695                      Chain, Dest, CC, Cond);
6696 }
6697
6698
6699 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6700 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6701 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6702 // that the guard pages used by the OS virtual memory manager are allocated in
6703 // correct sequence.
6704 SDValue
6705 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6706                                            SelectionDAG &DAG) const {
6707   assert(Subtarget->isTargetCygMing() &&
6708          "This should be used only on Cygwin/Mingw targets");
6709   DebugLoc dl = Op.getDebugLoc();
6710
6711   // Get the inputs.
6712   SDValue Chain = Op.getOperand(0);
6713   SDValue Size  = Op.getOperand(1);
6714   // FIXME: Ensure alignment here
6715
6716   SDValue Flag;
6717
6718   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6719
6720   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6721   Flag = Chain.getValue(1);
6722
6723   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6724
6725   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6726   Flag = Chain.getValue(1);
6727
6728   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6729
6730   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6731   return DAG.getMergeValues(Ops1, 2, dl);
6732 }
6733
6734 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6735   MachineFunction &MF = DAG.getMachineFunction();
6736   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6737
6738   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6739   DebugLoc dl = Op.getDebugLoc();
6740
6741   if (!Subtarget->is64Bit()) {
6742     // vastart just stores the address of the VarArgsFrameIndex slot into the
6743     // memory location argument.
6744     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6745                                    getPointerTy());
6746     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6747                         false, false, 0);
6748   }
6749
6750   // __va_list_tag:
6751   //   gp_offset         (0 - 6 * 8)
6752   //   fp_offset         (48 - 48 + 8 * 16)
6753   //   overflow_arg_area (point to parameters coming in memory).
6754   //   reg_save_area
6755   SmallVector<SDValue, 8> MemOps;
6756   SDValue FIN = Op.getOperand(1);
6757   // Store gp_offset
6758   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6759                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6760                                                MVT::i32),
6761                                FIN, SV, 0, false, false, 0);
6762   MemOps.push_back(Store);
6763
6764   // Store fp_offset
6765   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6766                     FIN, DAG.getIntPtrConstant(4));
6767   Store = DAG.getStore(Op.getOperand(0), dl,
6768                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6769                                        MVT::i32),
6770                        FIN, SV, 0, false, false, 0);
6771   MemOps.push_back(Store);
6772
6773   // Store ptr to overflow_arg_area
6774   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6775                     FIN, DAG.getIntPtrConstant(4));
6776   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6777                                     getPointerTy());
6778   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6779                        false, false, 0);
6780   MemOps.push_back(Store);
6781
6782   // Store ptr to reg_save_area.
6783   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6784                     FIN, DAG.getIntPtrConstant(8));
6785   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6786                                     getPointerTy());
6787   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6788                        false, false, 0);
6789   MemOps.push_back(Store);
6790   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6791                      &MemOps[0], MemOps.size());
6792 }
6793
6794 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6795   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6796   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6797
6798   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6799   return SDValue();
6800 }
6801
6802 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6803   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6804   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6805   SDValue Chain = Op.getOperand(0);
6806   SDValue DstPtr = Op.getOperand(1);
6807   SDValue SrcPtr = Op.getOperand(2);
6808   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6809   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6810   DebugLoc dl = Op.getDebugLoc();
6811
6812   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6813                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6814                        false, DstSV, 0, SrcSV, 0);
6815 }
6816
6817 SDValue
6818 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6819   DebugLoc dl = Op.getDebugLoc();
6820   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6821   switch (IntNo) {
6822   default: return SDValue();    // Don't custom lower most intrinsics.
6823   // Comparison intrinsics.
6824   case Intrinsic::x86_sse_comieq_ss:
6825   case Intrinsic::x86_sse_comilt_ss:
6826   case Intrinsic::x86_sse_comile_ss:
6827   case Intrinsic::x86_sse_comigt_ss:
6828   case Intrinsic::x86_sse_comige_ss:
6829   case Intrinsic::x86_sse_comineq_ss:
6830   case Intrinsic::x86_sse_ucomieq_ss:
6831   case Intrinsic::x86_sse_ucomilt_ss:
6832   case Intrinsic::x86_sse_ucomile_ss:
6833   case Intrinsic::x86_sse_ucomigt_ss:
6834   case Intrinsic::x86_sse_ucomige_ss:
6835   case Intrinsic::x86_sse_ucomineq_ss:
6836   case Intrinsic::x86_sse2_comieq_sd:
6837   case Intrinsic::x86_sse2_comilt_sd:
6838   case Intrinsic::x86_sse2_comile_sd:
6839   case Intrinsic::x86_sse2_comigt_sd:
6840   case Intrinsic::x86_sse2_comige_sd:
6841   case Intrinsic::x86_sse2_comineq_sd:
6842   case Intrinsic::x86_sse2_ucomieq_sd:
6843   case Intrinsic::x86_sse2_ucomilt_sd:
6844   case Intrinsic::x86_sse2_ucomile_sd:
6845   case Intrinsic::x86_sse2_ucomigt_sd:
6846   case Intrinsic::x86_sse2_ucomige_sd:
6847   case Intrinsic::x86_sse2_ucomineq_sd: {
6848     unsigned Opc = 0;
6849     ISD::CondCode CC = ISD::SETCC_INVALID;
6850     switch (IntNo) {
6851     default: break;
6852     case Intrinsic::x86_sse_comieq_ss:
6853     case Intrinsic::x86_sse2_comieq_sd:
6854       Opc = X86ISD::COMI;
6855       CC = ISD::SETEQ;
6856       break;
6857     case Intrinsic::x86_sse_comilt_ss:
6858     case Intrinsic::x86_sse2_comilt_sd:
6859       Opc = X86ISD::COMI;
6860       CC = ISD::SETLT;
6861       break;
6862     case Intrinsic::x86_sse_comile_ss:
6863     case Intrinsic::x86_sse2_comile_sd:
6864       Opc = X86ISD::COMI;
6865       CC = ISD::SETLE;
6866       break;
6867     case Intrinsic::x86_sse_comigt_ss:
6868     case Intrinsic::x86_sse2_comigt_sd:
6869       Opc = X86ISD::COMI;
6870       CC = ISD::SETGT;
6871       break;
6872     case Intrinsic::x86_sse_comige_ss:
6873     case Intrinsic::x86_sse2_comige_sd:
6874       Opc = X86ISD::COMI;
6875       CC = ISD::SETGE;
6876       break;
6877     case Intrinsic::x86_sse_comineq_ss:
6878     case Intrinsic::x86_sse2_comineq_sd:
6879       Opc = X86ISD::COMI;
6880       CC = ISD::SETNE;
6881       break;
6882     case Intrinsic::x86_sse_ucomieq_ss:
6883     case Intrinsic::x86_sse2_ucomieq_sd:
6884       Opc = X86ISD::UCOMI;
6885       CC = ISD::SETEQ;
6886       break;
6887     case Intrinsic::x86_sse_ucomilt_ss:
6888     case Intrinsic::x86_sse2_ucomilt_sd:
6889       Opc = X86ISD::UCOMI;
6890       CC = ISD::SETLT;
6891       break;
6892     case Intrinsic::x86_sse_ucomile_ss:
6893     case Intrinsic::x86_sse2_ucomile_sd:
6894       Opc = X86ISD::UCOMI;
6895       CC = ISD::SETLE;
6896       break;
6897     case Intrinsic::x86_sse_ucomigt_ss:
6898     case Intrinsic::x86_sse2_ucomigt_sd:
6899       Opc = X86ISD::UCOMI;
6900       CC = ISD::SETGT;
6901       break;
6902     case Intrinsic::x86_sse_ucomige_ss:
6903     case Intrinsic::x86_sse2_ucomige_sd:
6904       Opc = X86ISD::UCOMI;
6905       CC = ISD::SETGE;
6906       break;
6907     case Intrinsic::x86_sse_ucomineq_ss:
6908     case Intrinsic::x86_sse2_ucomineq_sd:
6909       Opc = X86ISD::UCOMI;
6910       CC = ISD::SETNE;
6911       break;
6912     }
6913
6914     SDValue LHS = Op.getOperand(1);
6915     SDValue RHS = Op.getOperand(2);
6916     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6917     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6918     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6919     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6920                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6921     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6922   }
6923   // ptest intrinsics. The intrinsic these come from are designed to return
6924   // an integer value, not just an instruction so lower it to the ptest
6925   // pattern and a setcc for the result.
6926   case Intrinsic::x86_sse41_ptestz:
6927   case Intrinsic::x86_sse41_ptestc:
6928   case Intrinsic::x86_sse41_ptestnzc:{
6929     unsigned X86CC = 0;
6930     switch (IntNo) {
6931     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6932     case Intrinsic::x86_sse41_ptestz:
6933       // ZF = 1
6934       X86CC = X86::COND_E;
6935       break;
6936     case Intrinsic::x86_sse41_ptestc:
6937       // CF = 1
6938       X86CC = X86::COND_B;
6939       break;
6940     case Intrinsic::x86_sse41_ptestnzc:
6941       // ZF and CF = 0
6942       X86CC = X86::COND_A;
6943       break;
6944     }
6945
6946     SDValue LHS = Op.getOperand(1);
6947     SDValue RHS = Op.getOperand(2);
6948     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6949     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6950     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6951     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6952   }
6953
6954   // Fix vector shift instructions where the last operand is a non-immediate
6955   // i32 value.
6956   case Intrinsic::x86_sse2_pslli_w:
6957   case Intrinsic::x86_sse2_pslli_d:
6958   case Intrinsic::x86_sse2_pslli_q:
6959   case Intrinsic::x86_sse2_psrli_w:
6960   case Intrinsic::x86_sse2_psrli_d:
6961   case Intrinsic::x86_sse2_psrli_q:
6962   case Intrinsic::x86_sse2_psrai_w:
6963   case Intrinsic::x86_sse2_psrai_d:
6964   case Intrinsic::x86_mmx_pslli_w:
6965   case Intrinsic::x86_mmx_pslli_d:
6966   case Intrinsic::x86_mmx_pslli_q:
6967   case Intrinsic::x86_mmx_psrli_w:
6968   case Intrinsic::x86_mmx_psrli_d:
6969   case Intrinsic::x86_mmx_psrli_q:
6970   case Intrinsic::x86_mmx_psrai_w:
6971   case Intrinsic::x86_mmx_psrai_d: {
6972     SDValue ShAmt = Op.getOperand(2);
6973     if (isa<ConstantSDNode>(ShAmt))
6974       return SDValue();
6975
6976     unsigned NewIntNo = 0;
6977     EVT ShAmtVT = MVT::v4i32;
6978     switch (IntNo) {
6979     case Intrinsic::x86_sse2_pslli_w:
6980       NewIntNo = Intrinsic::x86_sse2_psll_w;
6981       break;
6982     case Intrinsic::x86_sse2_pslli_d:
6983       NewIntNo = Intrinsic::x86_sse2_psll_d;
6984       break;
6985     case Intrinsic::x86_sse2_pslli_q:
6986       NewIntNo = Intrinsic::x86_sse2_psll_q;
6987       break;
6988     case Intrinsic::x86_sse2_psrli_w:
6989       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6990       break;
6991     case Intrinsic::x86_sse2_psrli_d:
6992       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6993       break;
6994     case Intrinsic::x86_sse2_psrli_q:
6995       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6996       break;
6997     case Intrinsic::x86_sse2_psrai_w:
6998       NewIntNo = Intrinsic::x86_sse2_psra_w;
6999       break;
7000     case Intrinsic::x86_sse2_psrai_d:
7001       NewIntNo = Intrinsic::x86_sse2_psra_d;
7002       break;
7003     default: {
7004       ShAmtVT = MVT::v2i32;
7005       switch (IntNo) {
7006       case Intrinsic::x86_mmx_pslli_w:
7007         NewIntNo = Intrinsic::x86_mmx_psll_w;
7008         break;
7009       case Intrinsic::x86_mmx_pslli_d:
7010         NewIntNo = Intrinsic::x86_mmx_psll_d;
7011         break;
7012       case Intrinsic::x86_mmx_pslli_q:
7013         NewIntNo = Intrinsic::x86_mmx_psll_q;
7014         break;
7015       case Intrinsic::x86_mmx_psrli_w:
7016         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7017         break;
7018       case Intrinsic::x86_mmx_psrli_d:
7019         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7020         break;
7021       case Intrinsic::x86_mmx_psrli_q:
7022         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7023         break;
7024       case Intrinsic::x86_mmx_psrai_w:
7025         NewIntNo = Intrinsic::x86_mmx_psra_w;
7026         break;
7027       case Intrinsic::x86_mmx_psrai_d:
7028         NewIntNo = Intrinsic::x86_mmx_psra_d;
7029         break;
7030       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7031       }
7032       break;
7033     }
7034     }
7035
7036     // The vector shift intrinsics with scalars uses 32b shift amounts but
7037     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7038     // to be zero.
7039     SDValue ShOps[4];
7040     ShOps[0] = ShAmt;
7041     ShOps[1] = DAG.getConstant(0, MVT::i32);
7042     if (ShAmtVT == MVT::v4i32) {
7043       ShOps[2] = DAG.getUNDEF(MVT::i32);
7044       ShOps[3] = DAG.getUNDEF(MVT::i32);
7045       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7046     } else {
7047       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7048     }
7049
7050     EVT VT = Op.getValueType();
7051     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7052     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7053                        DAG.getConstant(NewIntNo, MVT::i32),
7054                        Op.getOperand(1), ShAmt);
7055   }
7056   }
7057 }
7058
7059 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7060                                            SelectionDAG &DAG) const {
7061   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7062   MFI->setReturnAddressIsTaken(true);
7063
7064   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7065   DebugLoc dl = Op.getDebugLoc();
7066
7067   if (Depth > 0) {
7068     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7069     SDValue Offset =
7070       DAG.getConstant(TD->getPointerSize(),
7071                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7072     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7073                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7074                                    FrameAddr, Offset),
7075                        NULL, 0, false, false, 0);
7076   }
7077
7078   // Just load the return address.
7079   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7080   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7081                      RetAddrFI, NULL, 0, false, false, 0);
7082 }
7083
7084 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7085   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7086   MFI->setFrameAddressIsTaken(true);
7087
7088   EVT VT = Op.getValueType();
7089   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7090   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7091   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7092   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7093   while (Depth--)
7094     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7095                             false, false, 0);
7096   return FrameAddr;
7097 }
7098
7099 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7100                                                      SelectionDAG &DAG) const {
7101   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7102 }
7103
7104 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7105   MachineFunction &MF = DAG.getMachineFunction();
7106   SDValue Chain     = Op.getOperand(0);
7107   SDValue Offset    = Op.getOperand(1);
7108   SDValue Handler   = Op.getOperand(2);
7109   DebugLoc dl       = Op.getDebugLoc();
7110
7111   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7112                                   getPointerTy());
7113   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7114
7115   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7116                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7117   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7118   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7119   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7120   MF.getRegInfo().addLiveOut(StoreAddrReg);
7121
7122   return DAG.getNode(X86ISD::EH_RETURN, dl,
7123                      MVT::Other,
7124                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7125 }
7126
7127 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7128                                              SelectionDAG &DAG) const {
7129   SDValue Root = Op.getOperand(0);
7130   SDValue Trmp = Op.getOperand(1); // trampoline
7131   SDValue FPtr = Op.getOperand(2); // nested function
7132   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7133   DebugLoc dl  = Op.getDebugLoc();
7134
7135   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7136
7137   if (Subtarget->is64Bit()) {
7138     SDValue OutChains[6];
7139
7140     // Large code-model.
7141     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7142     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7143
7144     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7145     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7146
7147     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7148
7149     // Load the pointer to the nested function into R11.
7150     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7151     SDValue Addr = Trmp;
7152     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7153                                 Addr, TrmpAddr, 0, false, false, 0);
7154
7155     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7156                        DAG.getConstant(2, MVT::i64));
7157     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7158                                 false, false, 2);
7159
7160     // Load the 'nest' parameter value into R10.
7161     // R10 is specified in X86CallingConv.td
7162     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7163     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7164                        DAG.getConstant(10, MVT::i64));
7165     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7166                                 Addr, TrmpAddr, 10, false, false, 0);
7167
7168     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7169                        DAG.getConstant(12, MVT::i64));
7170     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7171                                 false, false, 2);
7172
7173     // Jump to the nested function.
7174     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7175     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7176                        DAG.getConstant(20, MVT::i64));
7177     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7178                                 Addr, TrmpAddr, 20, false, false, 0);
7179
7180     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7181     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7182                        DAG.getConstant(22, MVT::i64));
7183     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7184                                 TrmpAddr, 22, false, false, 0);
7185
7186     SDValue Ops[] =
7187       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7188     return DAG.getMergeValues(Ops, 2, dl);
7189   } else {
7190     const Function *Func =
7191       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7192     CallingConv::ID CC = Func->getCallingConv();
7193     unsigned NestReg;
7194
7195     switch (CC) {
7196     default:
7197       llvm_unreachable("Unsupported calling convention");
7198     case CallingConv::C:
7199     case CallingConv::X86_StdCall: {
7200       // Pass 'nest' parameter in ECX.
7201       // Must be kept in sync with X86CallingConv.td
7202       NestReg = X86::ECX;
7203
7204       // Check that ECX wasn't needed by an 'inreg' parameter.
7205       const FunctionType *FTy = Func->getFunctionType();
7206       const AttrListPtr &Attrs = Func->getAttributes();
7207
7208       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7209         unsigned InRegCount = 0;
7210         unsigned Idx = 1;
7211
7212         for (FunctionType::param_iterator I = FTy->param_begin(),
7213              E = FTy->param_end(); I != E; ++I, ++Idx)
7214           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7215             // FIXME: should only count parameters that are lowered to integers.
7216             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7217
7218         if (InRegCount > 2) {
7219           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7220         }
7221       }
7222       break;
7223     }
7224     case CallingConv::X86_FastCall:
7225     case CallingConv::X86_ThisCall:
7226     case CallingConv::Fast:
7227       // Pass 'nest' parameter in EAX.
7228       // Must be kept in sync with X86CallingConv.td
7229       NestReg = X86::EAX;
7230       break;
7231     }
7232
7233     SDValue OutChains[4];
7234     SDValue Addr, Disp;
7235
7236     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7237                        DAG.getConstant(10, MVT::i32));
7238     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7239
7240     // This is storing the opcode for MOV32ri.
7241     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7242     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7243     OutChains[0] = DAG.getStore(Root, dl,
7244                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7245                                 Trmp, TrmpAddr, 0, false, false, 0);
7246
7247     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7248                        DAG.getConstant(1, MVT::i32));
7249     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7250                                 false, false, 1);
7251
7252     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7253     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7254                        DAG.getConstant(5, MVT::i32));
7255     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7256                                 TrmpAddr, 5, false, false, 1);
7257
7258     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7259                        DAG.getConstant(6, MVT::i32));
7260     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7261                                 false, false, 1);
7262
7263     SDValue Ops[] =
7264       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7265     return DAG.getMergeValues(Ops, 2, dl);
7266   }
7267 }
7268
7269 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7270                                             SelectionDAG &DAG) const {
7271   /*
7272    The rounding mode is in bits 11:10 of FPSR, and has the following
7273    settings:
7274      00 Round to nearest
7275      01 Round to -inf
7276      10 Round to +inf
7277      11 Round to 0
7278
7279   FLT_ROUNDS, on the other hand, expects the following:
7280     -1 Undefined
7281      0 Round to 0
7282      1 Round to nearest
7283      2 Round to +inf
7284      3 Round to -inf
7285
7286   To perform the conversion, we do:
7287     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7288   */
7289
7290   MachineFunction &MF = DAG.getMachineFunction();
7291   const TargetMachine &TM = MF.getTarget();
7292   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7293   unsigned StackAlignment = TFI.getStackAlignment();
7294   EVT VT = Op.getValueType();
7295   DebugLoc dl = Op.getDebugLoc();
7296
7297   // Save FP Control Word to stack slot
7298   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7299   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7300
7301   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7302                               DAG.getEntryNode(), StackSlot);
7303
7304   // Load FP Control Word from stack slot
7305   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7306                             false, false, 0);
7307
7308   // Transform as necessary
7309   SDValue CWD1 =
7310     DAG.getNode(ISD::SRL, dl, MVT::i16,
7311                 DAG.getNode(ISD::AND, dl, MVT::i16,
7312                             CWD, DAG.getConstant(0x800, MVT::i16)),
7313                 DAG.getConstant(11, MVT::i8));
7314   SDValue CWD2 =
7315     DAG.getNode(ISD::SRL, dl, MVT::i16,
7316                 DAG.getNode(ISD::AND, dl, MVT::i16,
7317                             CWD, DAG.getConstant(0x400, MVT::i16)),
7318                 DAG.getConstant(9, MVT::i8));
7319
7320   SDValue RetVal =
7321     DAG.getNode(ISD::AND, dl, MVT::i16,
7322                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7323                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7324                             DAG.getConstant(1, MVT::i16)),
7325                 DAG.getConstant(3, MVT::i16));
7326
7327
7328   return DAG.getNode((VT.getSizeInBits() < 16 ?
7329                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7330 }
7331
7332 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7333   EVT VT = Op.getValueType();
7334   EVT OpVT = VT;
7335   unsigned NumBits = VT.getSizeInBits();
7336   DebugLoc dl = Op.getDebugLoc();
7337
7338   Op = Op.getOperand(0);
7339   if (VT == MVT::i8) {
7340     // Zero extend to i32 since there is not an i8 bsr.
7341     OpVT = MVT::i32;
7342     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7343   }
7344
7345   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7346   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7347   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7348
7349   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7350   SDValue Ops[] = {
7351     Op,
7352     DAG.getConstant(NumBits+NumBits-1, OpVT),
7353     DAG.getConstant(X86::COND_E, MVT::i8),
7354     Op.getValue(1)
7355   };
7356   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7357
7358   // Finally xor with NumBits-1.
7359   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7360
7361   if (VT == MVT::i8)
7362     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7363   return Op;
7364 }
7365
7366 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7367   EVT VT = Op.getValueType();
7368   EVT OpVT = VT;
7369   unsigned NumBits = VT.getSizeInBits();
7370   DebugLoc dl = Op.getDebugLoc();
7371
7372   Op = Op.getOperand(0);
7373   if (VT == MVT::i8) {
7374     OpVT = MVT::i32;
7375     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7376   }
7377
7378   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7379   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7380   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7381
7382   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7383   SDValue Ops[] = {
7384     Op,
7385     DAG.getConstant(NumBits, OpVT),
7386     DAG.getConstant(X86::COND_E, MVT::i8),
7387     Op.getValue(1)
7388   };
7389   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7390
7391   if (VT == MVT::i8)
7392     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7393   return Op;
7394 }
7395
7396 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7397   EVT VT = Op.getValueType();
7398   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7399   DebugLoc dl = Op.getDebugLoc();
7400
7401   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7402   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7403   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7404   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7405   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7406   //
7407   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7408   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7409   //  return AloBlo + AloBhi + AhiBlo;
7410
7411   SDValue A = Op.getOperand(0);
7412   SDValue B = Op.getOperand(1);
7413
7414   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7415                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7416                        A, DAG.getConstant(32, MVT::i32));
7417   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7418                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7419                        B, DAG.getConstant(32, MVT::i32));
7420   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7421                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7422                        A, B);
7423   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7424                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7425                        A, Bhi);
7426   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7427                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7428                        Ahi, B);
7429   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7430                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7431                        AloBhi, DAG.getConstant(32, MVT::i32));
7432   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7433                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7434                        AhiBlo, DAG.getConstant(32, MVT::i32));
7435   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7436   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7437   return Res;
7438 }
7439
7440
7441 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7442   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7443   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7444   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7445   // has only one use.
7446   SDNode *N = Op.getNode();
7447   SDValue LHS = N->getOperand(0);
7448   SDValue RHS = N->getOperand(1);
7449   unsigned BaseOp = 0;
7450   unsigned Cond = 0;
7451   DebugLoc dl = Op.getDebugLoc();
7452
7453   switch (Op.getOpcode()) {
7454   default: llvm_unreachable("Unknown ovf instruction!");
7455   case ISD::SADDO:
7456     // A subtract of one will be selected as a INC. Note that INC doesn't
7457     // set CF, so we can't do this for UADDO.
7458     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7459       if (C->getAPIntValue() == 1) {
7460         BaseOp = X86ISD::INC;
7461         Cond = X86::COND_O;
7462         break;
7463       }
7464     BaseOp = X86ISD::ADD;
7465     Cond = X86::COND_O;
7466     break;
7467   case ISD::UADDO:
7468     BaseOp = X86ISD::ADD;
7469     Cond = X86::COND_B;
7470     break;
7471   case ISD::SSUBO:
7472     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7473     // set CF, so we can't do this for USUBO.
7474     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7475       if (C->getAPIntValue() == 1) {
7476         BaseOp = X86ISD::DEC;
7477         Cond = X86::COND_O;
7478         break;
7479       }
7480     BaseOp = X86ISD::SUB;
7481     Cond = X86::COND_O;
7482     break;
7483   case ISD::USUBO:
7484     BaseOp = X86ISD::SUB;
7485     Cond = X86::COND_B;
7486     break;
7487   case ISD::SMULO:
7488     BaseOp = X86ISD::SMUL;
7489     Cond = X86::COND_O;
7490     break;
7491   case ISD::UMULO:
7492     BaseOp = X86ISD::UMUL;
7493     Cond = X86::COND_B;
7494     break;
7495   }
7496
7497   // Also sets EFLAGS.
7498   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7499   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7500
7501   SDValue SetCC =
7502     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7503                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7504
7505   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7506   return Sum;
7507 }
7508
7509 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7510   EVT T = Op.getValueType();
7511   DebugLoc dl = Op.getDebugLoc();
7512   unsigned Reg = 0;
7513   unsigned size = 0;
7514   switch(T.getSimpleVT().SimpleTy) {
7515   default:
7516     assert(false && "Invalid value type!");
7517   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7518   case MVT::i16: Reg = X86::AX;  size = 2; break;
7519   case MVT::i32: Reg = X86::EAX; size = 4; break;
7520   case MVT::i64:
7521     assert(Subtarget->is64Bit() && "Node not type legal!");
7522     Reg = X86::RAX; size = 8;
7523     break;
7524   }
7525   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7526                                     Op.getOperand(2), SDValue());
7527   SDValue Ops[] = { cpIn.getValue(0),
7528                     Op.getOperand(1),
7529                     Op.getOperand(3),
7530                     DAG.getTargetConstant(size, MVT::i8),
7531                     cpIn.getValue(1) };
7532   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7533   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7534   SDValue cpOut =
7535     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7536   return cpOut;
7537 }
7538
7539 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7540                                                  SelectionDAG &DAG) const {
7541   assert(Subtarget->is64Bit() && "Result not type legalized?");
7542   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7543   SDValue TheChain = Op.getOperand(0);
7544   DebugLoc dl = Op.getDebugLoc();
7545   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7546   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7547   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7548                                    rax.getValue(2));
7549   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7550                             DAG.getConstant(32, MVT::i8));
7551   SDValue Ops[] = {
7552     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7553     rdx.getValue(1)
7554   };
7555   return DAG.getMergeValues(Ops, 2, dl);
7556 }
7557
7558 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7559                                             SelectionDAG &DAG) const {
7560   EVT SrcVT = Op.getOperand(0).getValueType();
7561   EVT DstVT = Op.getValueType();
7562   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7563           Subtarget->hasMMX() && !DisableMMX) &&
7564          "Unexpected custom BIT_CONVERT");
7565   assert((DstVT == MVT::i64 ||
7566           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7567          "Unexpected custom BIT_CONVERT");
7568   // i64 <=> MMX conversions are Legal.
7569   if (SrcVT==MVT::i64 && DstVT.isVector())
7570     return Op;
7571   if (DstVT==MVT::i64 && SrcVT.isVector())
7572     return Op;
7573   // MMX <=> MMX conversions are Legal.
7574   if (SrcVT.isVector() && DstVT.isVector())
7575     return Op;
7576   // All other conversions need to be expanded.
7577   return SDValue();
7578 }
7579 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7580   SDNode *Node = Op.getNode();
7581   DebugLoc dl = Node->getDebugLoc();
7582   EVT T = Node->getValueType(0);
7583   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7584                               DAG.getConstant(0, T), Node->getOperand(2));
7585   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7586                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7587                        Node->getOperand(0),
7588                        Node->getOperand(1), negOp,
7589                        cast<AtomicSDNode>(Node)->getSrcValue(),
7590                        cast<AtomicSDNode>(Node)->getAlignment());
7591 }
7592
7593 /// LowerOperation - Provide custom lowering hooks for some operations.
7594 ///
7595 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7596   switch (Op.getOpcode()) {
7597   default: llvm_unreachable("Should not custom lower this!");
7598   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7599   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7600   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7601   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7602   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7603   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7604   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7605   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7606   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7607   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7608   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7609   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7610   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7611   case ISD::SHL_PARTS:
7612   case ISD::SRA_PARTS:
7613   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7614   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7615   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7616   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7617   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7618   case ISD::FABS:               return LowerFABS(Op, DAG);
7619   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7620   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7621   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7622   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7623   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7624   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7625   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7626   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7627   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7628   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7629   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7630   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7631   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7632   case ISD::FRAME_TO_ARGS_OFFSET:
7633                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7634   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7635   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7636   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7637   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7638   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7639   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7640   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7641   case ISD::SADDO:
7642   case ISD::UADDO:
7643   case ISD::SSUBO:
7644   case ISD::USUBO:
7645   case ISD::SMULO:
7646   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7647   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7648   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7649   }
7650 }
7651
7652 void X86TargetLowering::
7653 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7654                         SelectionDAG &DAG, unsigned NewOp) const {
7655   EVT T = Node->getValueType(0);
7656   DebugLoc dl = Node->getDebugLoc();
7657   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7658
7659   SDValue Chain = Node->getOperand(0);
7660   SDValue In1 = Node->getOperand(1);
7661   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7662                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7663   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7664                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7665   SDValue Ops[] = { Chain, In1, In2L, In2H };
7666   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7667   SDValue Result =
7668     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7669                             cast<MemSDNode>(Node)->getMemOperand());
7670   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7671   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7672   Results.push_back(Result.getValue(2));
7673 }
7674
7675 /// ReplaceNodeResults - Replace a node with an illegal result type
7676 /// with a new node built out of custom code.
7677 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7678                                            SmallVectorImpl<SDValue>&Results,
7679                                            SelectionDAG &DAG) const {
7680   DebugLoc dl = N->getDebugLoc();
7681   switch (N->getOpcode()) {
7682   default:
7683     assert(false && "Do not know how to custom type legalize this operation!");
7684     return;
7685   case ISD::FP_TO_SINT: {
7686     std::pair<SDValue,SDValue> Vals =
7687         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7688     SDValue FIST = Vals.first, StackSlot = Vals.second;
7689     if (FIST.getNode() != 0) {
7690       EVT VT = N->getValueType(0);
7691       // Return a load from the stack slot.
7692       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7693                                     false, false, 0));
7694     }
7695     return;
7696   }
7697   case ISD::READCYCLECOUNTER: {
7698     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7699     SDValue TheChain = N->getOperand(0);
7700     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7701     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7702                                      rd.getValue(1));
7703     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7704                                      eax.getValue(2));
7705     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7706     SDValue Ops[] = { eax, edx };
7707     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7708     Results.push_back(edx.getValue(1));
7709     return;
7710   }
7711   case ISD::ATOMIC_CMP_SWAP: {
7712     EVT T = N->getValueType(0);
7713     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7714     SDValue cpInL, cpInH;
7715     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7716                         DAG.getConstant(0, MVT::i32));
7717     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7718                         DAG.getConstant(1, MVT::i32));
7719     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7720     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7721                              cpInL.getValue(1));
7722     SDValue swapInL, swapInH;
7723     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7724                           DAG.getConstant(0, MVT::i32));
7725     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7726                           DAG.getConstant(1, MVT::i32));
7727     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7728                                cpInH.getValue(1));
7729     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7730                                swapInL.getValue(1));
7731     SDValue Ops[] = { swapInH.getValue(0),
7732                       N->getOperand(1),
7733                       swapInH.getValue(1) };
7734     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7735     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7736     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7737                                         MVT::i32, Result.getValue(1));
7738     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7739                                         MVT::i32, cpOutL.getValue(2));
7740     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7741     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7742     Results.push_back(cpOutH.getValue(1));
7743     return;
7744   }
7745   case ISD::ATOMIC_LOAD_ADD:
7746     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7747     return;
7748   case ISD::ATOMIC_LOAD_AND:
7749     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7750     return;
7751   case ISD::ATOMIC_LOAD_NAND:
7752     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7753     return;
7754   case ISD::ATOMIC_LOAD_OR:
7755     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7756     return;
7757   case ISD::ATOMIC_LOAD_SUB:
7758     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7759     return;
7760   case ISD::ATOMIC_LOAD_XOR:
7761     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7762     return;
7763   case ISD::ATOMIC_SWAP:
7764     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7765     return;
7766   }
7767 }
7768
7769 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7770   switch (Opcode) {
7771   default: return NULL;
7772   case X86ISD::BSF:                return "X86ISD::BSF";
7773   case X86ISD::BSR:                return "X86ISD::BSR";
7774   case X86ISD::SHLD:               return "X86ISD::SHLD";
7775   case X86ISD::SHRD:               return "X86ISD::SHRD";
7776   case X86ISD::FAND:               return "X86ISD::FAND";
7777   case X86ISD::FOR:                return "X86ISD::FOR";
7778   case X86ISD::FXOR:               return "X86ISD::FXOR";
7779   case X86ISD::FSRL:               return "X86ISD::FSRL";
7780   case X86ISD::FILD:               return "X86ISD::FILD";
7781   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7782   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7783   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7784   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7785   case X86ISD::FLD:                return "X86ISD::FLD";
7786   case X86ISD::FST:                return "X86ISD::FST";
7787   case X86ISD::CALL:               return "X86ISD::CALL";
7788   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7789   case X86ISD::BT:                 return "X86ISD::BT";
7790   case X86ISD::CMP:                return "X86ISD::CMP";
7791   case X86ISD::COMI:               return "X86ISD::COMI";
7792   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7793   case X86ISD::SETCC:              return "X86ISD::SETCC";
7794   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7795   case X86ISD::CMOV:               return "X86ISD::CMOV";
7796   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7797   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7798   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7799   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7800   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7801   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7802   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7803   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7804   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7805   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7806   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7807   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7808   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7809   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7810   case X86ISD::FMAX:               return "X86ISD::FMAX";
7811   case X86ISD::FMIN:               return "X86ISD::FMIN";
7812   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7813   case X86ISD::FRCP:               return "X86ISD::FRCP";
7814   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7815   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
7816   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7817   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7818   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7819   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7820   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7821   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7822   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7823   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7824   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7825   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7826   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7827   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7828   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7829   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7830   case X86ISD::VSHL:               return "X86ISD::VSHL";
7831   case X86ISD::VSRL:               return "X86ISD::VSRL";
7832   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7833   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7834   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7835   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7836   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7837   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7838   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7839   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7840   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7841   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7842   case X86ISD::ADD:                return "X86ISD::ADD";
7843   case X86ISD::SUB:                return "X86ISD::SUB";
7844   case X86ISD::SMUL:               return "X86ISD::SMUL";
7845   case X86ISD::UMUL:               return "X86ISD::UMUL";
7846   case X86ISD::INC:                return "X86ISD::INC";
7847   case X86ISD::DEC:                return "X86ISD::DEC";
7848   case X86ISD::OR:                 return "X86ISD::OR";
7849   case X86ISD::XOR:                return "X86ISD::XOR";
7850   case X86ISD::AND:                return "X86ISD::AND";
7851   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7852   case X86ISD::PTEST:              return "X86ISD::PTEST";
7853   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7854   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7855   }
7856 }
7857
7858 // isLegalAddressingMode - Return true if the addressing mode represented
7859 // by AM is legal for this target, for a load/store of the specified type.
7860 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7861                                               const Type *Ty) const {
7862   // X86 supports extremely general addressing modes.
7863   CodeModel::Model M = getTargetMachine().getCodeModel();
7864
7865   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7866   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7867     return false;
7868
7869   if (AM.BaseGV) {
7870     unsigned GVFlags =
7871       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7872
7873     // If a reference to this global requires an extra load, we can't fold it.
7874     if (isGlobalStubReference(GVFlags))
7875       return false;
7876
7877     // If BaseGV requires a register for the PIC base, we cannot also have a
7878     // BaseReg specified.
7879     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7880       return false;
7881
7882     // If lower 4G is not available, then we must use rip-relative addressing.
7883     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7884       return false;
7885   }
7886
7887   switch (AM.Scale) {
7888   case 0:
7889   case 1:
7890   case 2:
7891   case 4:
7892   case 8:
7893     // These scales always work.
7894     break;
7895   case 3:
7896   case 5:
7897   case 9:
7898     // These scales are formed with basereg+scalereg.  Only accept if there is
7899     // no basereg yet.
7900     if (AM.HasBaseReg)
7901       return false;
7902     break;
7903   default:  // Other stuff never works.
7904     return false;
7905   }
7906
7907   return true;
7908 }
7909
7910
7911 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7912   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7913     return false;
7914   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7915   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7916   if (NumBits1 <= NumBits2)
7917     return false;
7918   return true;
7919 }
7920
7921 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7922   if (!VT1.isInteger() || !VT2.isInteger())
7923     return false;
7924   unsigned NumBits1 = VT1.getSizeInBits();
7925   unsigned NumBits2 = VT2.getSizeInBits();
7926   if (NumBits1 <= NumBits2)
7927     return false;
7928   return true;
7929 }
7930
7931 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7932   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7933   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7934 }
7935
7936 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7937   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7938   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7939 }
7940
7941 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7942   // i16 instructions are longer (0x66 prefix) and potentially slower.
7943   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7944 }
7945
7946 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7947 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7948 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7949 /// are assumed to be legal.
7950 bool
7951 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7952                                       EVT VT) const {
7953   // Very little shuffling can be done for 64-bit vectors right now.
7954   if (VT.getSizeInBits() == 64)
7955     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7956
7957   // FIXME: pshufb, blends, shifts.
7958   return (VT.getVectorNumElements() == 2 ||
7959           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7960           isMOVLMask(M, VT) ||
7961           isSHUFPMask(M, VT) ||
7962           isPSHUFDMask(M, VT) ||
7963           isPSHUFHWMask(M, VT) ||
7964           isPSHUFLWMask(M, VT) ||
7965           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7966           isUNPCKLMask(M, VT) ||
7967           isUNPCKHMask(M, VT) ||
7968           isUNPCKL_v_undef_Mask(M, VT) ||
7969           isUNPCKH_v_undef_Mask(M, VT));
7970 }
7971
7972 bool
7973 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7974                                           EVT VT) const {
7975   unsigned NumElts = VT.getVectorNumElements();
7976   // FIXME: This collection of masks seems suspect.
7977   if (NumElts == 2)
7978     return true;
7979   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7980     return (isMOVLMask(Mask, VT)  ||
7981             isCommutedMOVLMask(Mask, VT, true) ||
7982             isSHUFPMask(Mask, VT) ||
7983             isCommutedSHUFPMask(Mask, VT));
7984   }
7985   return false;
7986 }
7987
7988 //===----------------------------------------------------------------------===//
7989 //                           X86 Scheduler Hooks
7990 //===----------------------------------------------------------------------===//
7991
7992 // private utility function
7993 MachineBasicBlock *
7994 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7995                                                        MachineBasicBlock *MBB,
7996                                                        unsigned regOpc,
7997                                                        unsigned immOpc,
7998                                                        unsigned LoadOpc,
7999                                                        unsigned CXchgOpc,
8000                                                        unsigned copyOpc,
8001                                                        unsigned notOpc,
8002                                                        unsigned EAXreg,
8003                                                        TargetRegisterClass *RC,
8004                                                        bool invSrc) const {
8005   // For the atomic bitwise operator, we generate
8006   //   thisMBB:
8007   //   newMBB:
8008   //     ld  t1 = [bitinstr.addr]
8009   //     op  t2 = t1, [bitinstr.val]
8010   //     mov EAX = t1
8011   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8012   //     bz  newMBB
8013   //     fallthrough -->nextMBB
8014   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8015   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8016   MachineFunction::iterator MBBIter = MBB;
8017   ++MBBIter;
8018
8019   /// First build the CFG
8020   MachineFunction *F = MBB->getParent();
8021   MachineBasicBlock *thisMBB = MBB;
8022   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8023   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8024   F->insert(MBBIter, newMBB);
8025   F->insert(MBBIter, nextMBB);
8026
8027   // Move all successors to thisMBB to nextMBB
8028   nextMBB->transferSuccessors(thisMBB);
8029
8030   // Update thisMBB to fall through to newMBB
8031   thisMBB->addSuccessor(newMBB);
8032
8033   // newMBB jumps to itself and fall through to nextMBB
8034   newMBB->addSuccessor(nextMBB);
8035   newMBB->addSuccessor(newMBB);
8036
8037   // Insert instructions into newMBB based on incoming instruction
8038   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8039          "unexpected number of operands");
8040   DebugLoc dl = bInstr->getDebugLoc();
8041   MachineOperand& destOper = bInstr->getOperand(0);
8042   MachineOperand* argOpers[2 + X86AddrNumOperands];
8043   int numArgs = bInstr->getNumOperands() - 1;
8044   for (int i=0; i < numArgs; ++i)
8045     argOpers[i] = &bInstr->getOperand(i+1);
8046
8047   // x86 address has 4 operands: base, index, scale, and displacement
8048   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8049   int valArgIndx = lastAddrIndx + 1;
8050
8051   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8052   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8053   for (int i=0; i <= lastAddrIndx; ++i)
8054     (*MIB).addOperand(*argOpers[i]);
8055
8056   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8057   if (invSrc) {
8058     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8059   }
8060   else
8061     tt = t1;
8062
8063   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8064   assert((argOpers[valArgIndx]->isReg() ||
8065           argOpers[valArgIndx]->isImm()) &&
8066          "invalid operand");
8067   if (argOpers[valArgIndx]->isReg())
8068     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8069   else
8070     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8071   MIB.addReg(tt);
8072   (*MIB).addOperand(*argOpers[valArgIndx]);
8073
8074   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8075   MIB.addReg(t1);
8076
8077   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8078   for (int i=0; i <= lastAddrIndx; ++i)
8079     (*MIB).addOperand(*argOpers[i]);
8080   MIB.addReg(t2);
8081   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8082   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8083                     bInstr->memoperands_end());
8084
8085   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8086   MIB.addReg(EAXreg);
8087
8088   // insert branch
8089   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8090
8091   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8092   return nextMBB;
8093 }
8094
8095 // private utility function:  64 bit atomics on 32 bit host.
8096 MachineBasicBlock *
8097 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8098                                                        MachineBasicBlock *MBB,
8099                                                        unsigned regOpcL,
8100                                                        unsigned regOpcH,
8101                                                        unsigned immOpcL,
8102                                                        unsigned immOpcH,
8103                                                        bool invSrc) const {
8104   // For the atomic bitwise operator, we generate
8105   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8106   //     ld t1,t2 = [bitinstr.addr]
8107   //   newMBB:
8108   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8109   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8110   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8111   //     mov ECX, EBX <- t5, t6
8112   //     mov EAX, EDX <- t1, t2
8113   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8114   //     mov t3, t4 <- EAX, EDX
8115   //     bz  newMBB
8116   //     result in out1, out2
8117   //     fallthrough -->nextMBB
8118
8119   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8120   const unsigned LoadOpc = X86::MOV32rm;
8121   const unsigned copyOpc = X86::MOV32rr;
8122   const unsigned NotOpc = X86::NOT32r;
8123   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8124   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8125   MachineFunction::iterator MBBIter = MBB;
8126   ++MBBIter;
8127
8128   /// First build the CFG
8129   MachineFunction *F = MBB->getParent();
8130   MachineBasicBlock *thisMBB = MBB;
8131   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8132   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8133   F->insert(MBBIter, newMBB);
8134   F->insert(MBBIter, nextMBB);
8135
8136   // Move all successors to thisMBB to nextMBB
8137   nextMBB->transferSuccessors(thisMBB);
8138
8139   // Update thisMBB to fall through to newMBB
8140   thisMBB->addSuccessor(newMBB);
8141
8142   // newMBB jumps to itself and fall through to nextMBB
8143   newMBB->addSuccessor(nextMBB);
8144   newMBB->addSuccessor(newMBB);
8145
8146   DebugLoc dl = bInstr->getDebugLoc();
8147   // Insert instructions into newMBB based on incoming instruction
8148   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8149   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8150          "unexpected number of operands");
8151   MachineOperand& dest1Oper = bInstr->getOperand(0);
8152   MachineOperand& dest2Oper = bInstr->getOperand(1);
8153   MachineOperand* argOpers[2 + X86AddrNumOperands];
8154   for (int i=0; i < 2 + X86AddrNumOperands; ++i) {
8155     argOpers[i] = &bInstr->getOperand(i+2);
8156
8157     // We use some of the operands multiple times, so conservatively just
8158     // clear any kill flags that might be present.
8159     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8160       argOpers[i]->setIsKill(false);
8161   }
8162
8163   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8164   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8165
8166   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8167   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8168   for (int i=0; i <= lastAddrIndx; ++i)
8169     (*MIB).addOperand(*argOpers[i]);
8170   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8171   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8172   // add 4 to displacement.
8173   for (int i=0; i <= lastAddrIndx-2; ++i)
8174     (*MIB).addOperand(*argOpers[i]);
8175   MachineOperand newOp3 = *(argOpers[3]);
8176   if (newOp3.isImm())
8177     newOp3.setImm(newOp3.getImm()+4);
8178   else
8179     newOp3.setOffset(newOp3.getOffset()+4);
8180   (*MIB).addOperand(newOp3);
8181   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8182
8183   // t3/4 are defined later, at the bottom of the loop
8184   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8185   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8186   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8187     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8188   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8189     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8190
8191   // The subsequent operations should be using the destination registers of
8192   //the PHI instructions.
8193   if (invSrc) {
8194     t1 = F->getRegInfo().createVirtualRegister(RC);
8195     t2 = F->getRegInfo().createVirtualRegister(RC);
8196     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8197     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8198   } else {
8199     t1 = dest1Oper.getReg();
8200     t2 = dest2Oper.getReg();
8201   }
8202
8203   int valArgIndx = lastAddrIndx + 1;
8204   assert((argOpers[valArgIndx]->isReg() ||
8205           argOpers[valArgIndx]->isImm()) &&
8206          "invalid operand");
8207   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8208   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8209   if (argOpers[valArgIndx]->isReg())
8210     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8211   else
8212     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8213   if (regOpcL != X86::MOV32rr)
8214     MIB.addReg(t1);
8215   (*MIB).addOperand(*argOpers[valArgIndx]);
8216   assert(argOpers[valArgIndx + 1]->isReg() ==
8217          argOpers[valArgIndx]->isReg());
8218   assert(argOpers[valArgIndx + 1]->isImm() ==
8219          argOpers[valArgIndx]->isImm());
8220   if (argOpers[valArgIndx + 1]->isReg())
8221     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8222   else
8223     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8224   if (regOpcH != X86::MOV32rr)
8225     MIB.addReg(t2);
8226   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8227
8228   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8229   MIB.addReg(t1);
8230   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8231   MIB.addReg(t2);
8232
8233   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8234   MIB.addReg(t5);
8235   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8236   MIB.addReg(t6);
8237
8238   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8239   for (int i=0; i <= lastAddrIndx; ++i)
8240     (*MIB).addOperand(*argOpers[i]);
8241
8242   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8243   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8244                     bInstr->memoperands_end());
8245
8246   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8247   MIB.addReg(X86::EAX);
8248   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8249   MIB.addReg(X86::EDX);
8250
8251   // insert branch
8252   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8253
8254   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8255   return nextMBB;
8256 }
8257
8258 // private utility function
8259 MachineBasicBlock *
8260 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8261                                                       MachineBasicBlock *MBB,
8262                                                       unsigned cmovOpc) const {
8263   // For the atomic min/max operator, we generate
8264   //   thisMBB:
8265   //   newMBB:
8266   //     ld t1 = [min/max.addr]
8267   //     mov t2 = [min/max.val]
8268   //     cmp  t1, t2
8269   //     cmov[cond] t2 = t1
8270   //     mov EAX = t1
8271   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8272   //     bz   newMBB
8273   //     fallthrough -->nextMBB
8274   //
8275   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8276   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8277   MachineFunction::iterator MBBIter = MBB;
8278   ++MBBIter;
8279
8280   /// First build the CFG
8281   MachineFunction *F = MBB->getParent();
8282   MachineBasicBlock *thisMBB = MBB;
8283   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8284   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8285   F->insert(MBBIter, newMBB);
8286   F->insert(MBBIter, nextMBB);
8287
8288   // Move all successors of thisMBB to nextMBB
8289   nextMBB->transferSuccessors(thisMBB);
8290
8291   // Update thisMBB to fall through to newMBB
8292   thisMBB->addSuccessor(newMBB);
8293
8294   // newMBB jumps to newMBB and fall through to nextMBB
8295   newMBB->addSuccessor(nextMBB);
8296   newMBB->addSuccessor(newMBB);
8297
8298   DebugLoc dl = mInstr->getDebugLoc();
8299   // Insert instructions into newMBB based on incoming instruction
8300   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8301          "unexpected number of operands");
8302   MachineOperand& destOper = mInstr->getOperand(0);
8303   MachineOperand* argOpers[2 + X86AddrNumOperands];
8304   int numArgs = mInstr->getNumOperands() - 1;
8305   for (int i=0; i < numArgs; ++i)
8306     argOpers[i] = &mInstr->getOperand(i+1);
8307
8308   // x86 address has 4 operands: base, index, scale, and displacement
8309   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8310   int valArgIndx = lastAddrIndx + 1;
8311
8312   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8313   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8314   for (int i=0; i <= lastAddrIndx; ++i)
8315     (*MIB).addOperand(*argOpers[i]);
8316
8317   // We only support register and immediate values
8318   assert((argOpers[valArgIndx]->isReg() ||
8319           argOpers[valArgIndx]->isImm()) &&
8320          "invalid operand");
8321
8322   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8323   if (argOpers[valArgIndx]->isReg())
8324     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8325   else
8326     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8327   (*MIB).addOperand(*argOpers[valArgIndx]);
8328
8329   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8330   MIB.addReg(t1);
8331
8332   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8333   MIB.addReg(t1);
8334   MIB.addReg(t2);
8335
8336   // Generate movc
8337   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8338   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8339   MIB.addReg(t2);
8340   MIB.addReg(t1);
8341
8342   // Cmp and exchange if none has modified the memory location
8343   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8344   for (int i=0; i <= lastAddrIndx; ++i)
8345     (*MIB).addOperand(*argOpers[i]);
8346   MIB.addReg(t3);
8347   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8348   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8349                     mInstr->memoperands_end());
8350
8351   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8352   MIB.addReg(X86::EAX);
8353
8354   // insert branch
8355   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8356
8357   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8358   return nextMBB;
8359 }
8360
8361 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8362 // all of this code can be replaced with that in the .td file.
8363 MachineBasicBlock *
8364 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8365                             unsigned numArgs, bool memArg) const {
8366
8367   MachineFunction *F = BB->getParent();
8368   DebugLoc dl = MI->getDebugLoc();
8369   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8370
8371   unsigned Opc;
8372   if (memArg)
8373     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8374   else
8375     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8376
8377   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8378
8379   for (unsigned i = 0; i < numArgs; ++i) {
8380     MachineOperand &Op = MI->getOperand(i+1);
8381
8382     if (!(Op.isReg() && Op.isImplicit()))
8383       MIB.addOperand(Op);
8384   }
8385
8386   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8387     .addReg(X86::XMM0);
8388
8389   F->DeleteMachineInstr(MI);
8390
8391   return BB;
8392 }
8393
8394 MachineBasicBlock *
8395 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8396                                                  MachineInstr *MI,
8397                                                  MachineBasicBlock *MBB) const {
8398   // Emit code to save XMM registers to the stack. The ABI says that the
8399   // number of registers to save is given in %al, so it's theoretically
8400   // possible to do an indirect jump trick to avoid saving all of them,
8401   // however this code takes a simpler approach and just executes all
8402   // of the stores if %al is non-zero. It's less code, and it's probably
8403   // easier on the hardware branch predictor, and stores aren't all that
8404   // expensive anyway.
8405
8406   // Create the new basic blocks. One block contains all the XMM stores,
8407   // and one block is the final destination regardless of whether any
8408   // stores were performed.
8409   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8410   MachineFunction *F = MBB->getParent();
8411   MachineFunction::iterator MBBIter = MBB;
8412   ++MBBIter;
8413   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8414   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8415   F->insert(MBBIter, XMMSaveMBB);
8416   F->insert(MBBIter, EndMBB);
8417
8418   // Set up the CFG.
8419   // Move any original successors of MBB to the end block.
8420   EndMBB->transferSuccessors(MBB);
8421   // The original block will now fall through to the XMM save block.
8422   MBB->addSuccessor(XMMSaveMBB);
8423   // The XMMSaveMBB will fall through to the end block.
8424   XMMSaveMBB->addSuccessor(EndMBB);
8425
8426   // Now add the instructions.
8427   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8428   DebugLoc DL = MI->getDebugLoc();
8429
8430   unsigned CountReg = MI->getOperand(0).getReg();
8431   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8432   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8433
8434   if (!Subtarget->isTargetWin64()) {
8435     // If %al is 0, branch around the XMM save block.
8436     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8437     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8438     MBB->addSuccessor(EndMBB);
8439   }
8440
8441   // In the XMM save block, save all the XMM argument registers.
8442   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8443     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8444     MachineMemOperand *MMO =
8445       F->getMachineMemOperand(
8446         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8447         MachineMemOperand::MOStore, Offset,
8448         /*Size=*/16, /*Align=*/16);
8449     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8450       .addFrameIndex(RegSaveFrameIndex)
8451       .addImm(/*Scale=*/1)
8452       .addReg(/*IndexReg=*/0)
8453       .addImm(/*Disp=*/Offset)
8454       .addReg(/*Segment=*/0)
8455       .addReg(MI->getOperand(i).getReg())
8456       .addMemOperand(MMO);
8457   }
8458
8459   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8460
8461   return EndMBB;
8462 }
8463
8464 MachineBasicBlock *
8465 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8466                                      MachineBasicBlock *BB) const {
8467   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8468   DebugLoc DL = MI->getDebugLoc();
8469
8470   // To "insert" a SELECT_CC instruction, we actually have to insert the
8471   // diamond control-flow pattern.  The incoming instruction knows the
8472   // destination vreg to set, the condition code register to branch on, the
8473   // true/false values to select between, and a branch opcode to use.
8474   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8475   MachineFunction::iterator It = BB;
8476   ++It;
8477
8478   //  thisMBB:
8479   //  ...
8480   //   TrueVal = ...
8481   //   cmpTY ccX, r1, r2
8482   //   bCC copy1MBB
8483   //   fallthrough --> copy0MBB
8484   MachineBasicBlock *thisMBB = BB;
8485   MachineFunction *F = BB->getParent();
8486   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8487   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8488   unsigned Opc =
8489     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8490
8491   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8492   F->insert(It, copy0MBB);
8493   F->insert(It, sinkMBB);
8494
8495   // Update machine-CFG edges by first adding all successors of the current
8496   // block to the new block which will contain the Phi node for the select.
8497   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8498          E = BB->succ_end(); I != E; ++I)
8499     sinkMBB->addSuccessor(*I);
8500
8501   // Next, remove all successors of the current block, and add the true
8502   // and fallthrough blocks as its successors.
8503   while (!BB->succ_empty())
8504     BB->removeSuccessor(BB->succ_begin());
8505
8506   // Add the true and fallthrough blocks as its successors.
8507   BB->addSuccessor(copy0MBB);
8508   BB->addSuccessor(sinkMBB);
8509
8510   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8511   // live into the sink and copy blocks.
8512   const MachineFunction *MF = BB->getParent();
8513   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8514   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8515   const MachineInstr *Term = BB->getFirstTerminator();
8516
8517   for (unsigned I = 0, E = Term->getNumOperands(); I != E; ++I) {
8518     const MachineOperand &MO = Term->getOperand(I);
8519     if (!MO.isReg() || MO.isKill() || MO.isDead()) continue;
8520     unsigned Reg = MO.getReg();
8521     if (Reg != X86::EFLAGS) continue;
8522     copy0MBB->addLiveIn(Reg);
8523     sinkMBB->addLiveIn(Reg);
8524   }
8525
8526   //  copy0MBB:
8527   //   %FalseValue = ...
8528   //   # fallthrough to sinkMBB
8529   copy0MBB->addSuccessor(sinkMBB);
8530
8531   //  sinkMBB:
8532   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8533   //  ...
8534   BuildMI(sinkMBB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8535     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8536     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8537
8538   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8539   return sinkMBB;
8540 }
8541
8542 MachineBasicBlock *
8543 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8544                                           MachineBasicBlock *BB) const {
8545   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8546   DebugLoc DL = MI->getDebugLoc();
8547   MachineFunction *F = BB->getParent();
8548
8549   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8550   // non-trivial part is impdef of ESP.
8551   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8552   // mingw-w64.
8553
8554   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8555     .addExternalSymbol("_alloca")
8556     .addReg(X86::EAX, RegState::Implicit)
8557     .addReg(X86::ESP, RegState::Implicit)
8558     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8559     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8560
8561   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8562   return BB;
8563 }
8564
8565 MachineBasicBlock *
8566 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8567                                       MachineBasicBlock *BB) const {
8568   // This is pretty easy.  We're taking the value that we received from
8569   // our load from the relocation, sticking it in either RDI (x86-64)
8570   // or EAX and doing an indirect call.  The return value will then
8571   // be in the normal return register.
8572   const X86InstrInfo *TII
8573     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8574   DebugLoc DL = MI->getDebugLoc();
8575   MachineFunction *F = BB->getParent();
8576
8577   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8578
8579   if (Subtarget->is64Bit()) {
8580     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV64rm), X86::RDI)
8581     .addReg(X86::RIP)
8582     .addImm(0).addReg(0)
8583     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8584                       MI->getOperand(3).getTargetFlags())
8585     .addReg(0);
8586     MIB = BuildMI(BB, DL, TII->get(X86::CALL64m));
8587     addDirectMem(MIB, X86::RDI).addReg(0);
8588   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8589     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8590     .addReg(0)
8591     .addImm(0).addReg(0)
8592     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8593                       MI->getOperand(3).getTargetFlags())
8594     .addReg(0);
8595     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8596     addDirectMem(MIB, X86::EAX).addReg(0);
8597   } else {
8598     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8599     .addReg(TII->getGlobalBaseReg(F))
8600     .addImm(0).addReg(0)
8601     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8602                       MI->getOperand(3).getTargetFlags())
8603     .addReg(0);
8604     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8605     addDirectMem(MIB, X86::EAX).addReg(0);
8606   }
8607
8608   F->DeleteMachineInstr(MI); // The pseudo instruction is gone now.
8609   return BB;
8610 }
8611
8612 MachineBasicBlock *
8613 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8614                                                MachineBasicBlock *BB) const {
8615   switch (MI->getOpcode()) {
8616   default: assert(false && "Unexpected instr type to insert");
8617   case X86::MINGW_ALLOCA:
8618     return EmitLoweredMingwAlloca(MI, BB);
8619   case X86::TLSCall_32:
8620   case X86::TLSCall_64:
8621     return EmitLoweredTLSCall(MI, BB);
8622   case X86::CMOV_GR8:
8623   case X86::CMOV_V1I64:
8624   case X86::CMOV_FR32:
8625   case X86::CMOV_FR64:
8626   case X86::CMOV_V4F32:
8627   case X86::CMOV_V2F64:
8628   case X86::CMOV_V2I64:
8629   case X86::CMOV_GR16:
8630   case X86::CMOV_GR32:
8631   case X86::CMOV_RFP32:
8632   case X86::CMOV_RFP64:
8633   case X86::CMOV_RFP80:
8634     return EmitLoweredSelect(MI, BB);
8635
8636   case X86::FP32_TO_INT16_IN_MEM:
8637   case X86::FP32_TO_INT32_IN_MEM:
8638   case X86::FP32_TO_INT64_IN_MEM:
8639   case X86::FP64_TO_INT16_IN_MEM:
8640   case X86::FP64_TO_INT32_IN_MEM:
8641   case X86::FP64_TO_INT64_IN_MEM:
8642   case X86::FP80_TO_INT16_IN_MEM:
8643   case X86::FP80_TO_INT32_IN_MEM:
8644   case X86::FP80_TO_INT64_IN_MEM: {
8645     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8646     DebugLoc DL = MI->getDebugLoc();
8647
8648     // Change the floating point control register to use "round towards zero"
8649     // mode when truncating to an integer value.
8650     MachineFunction *F = BB->getParent();
8651     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8652     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8653
8654     // Load the old value of the high byte of the control word...
8655     unsigned OldCW =
8656       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8657     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8658                       CWFrameIdx);
8659
8660     // Set the high part to be round to zero...
8661     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8662       .addImm(0xC7F);
8663
8664     // Reload the modified control word now...
8665     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8666
8667     // Restore the memory image of control word to original value
8668     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8669       .addReg(OldCW);
8670
8671     // Get the X86 opcode to use.
8672     unsigned Opc;
8673     switch (MI->getOpcode()) {
8674     default: llvm_unreachable("illegal opcode!");
8675     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8676     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8677     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8678     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8679     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8680     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8681     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8682     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8683     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8684     }
8685
8686     X86AddressMode AM;
8687     MachineOperand &Op = MI->getOperand(0);
8688     if (Op.isReg()) {
8689       AM.BaseType = X86AddressMode::RegBase;
8690       AM.Base.Reg = Op.getReg();
8691     } else {
8692       AM.BaseType = X86AddressMode::FrameIndexBase;
8693       AM.Base.FrameIndex = Op.getIndex();
8694     }
8695     Op = MI->getOperand(1);
8696     if (Op.isImm())
8697       AM.Scale = Op.getImm();
8698     Op = MI->getOperand(2);
8699     if (Op.isImm())
8700       AM.IndexReg = Op.getImm();
8701     Op = MI->getOperand(3);
8702     if (Op.isGlobal()) {
8703       AM.GV = Op.getGlobal();
8704     } else {
8705       AM.Disp = Op.getImm();
8706     }
8707     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8708                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8709
8710     // Reload the original control word now.
8711     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8712
8713     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8714     return BB;
8715   }
8716     // String/text processing lowering.
8717   case X86::PCMPISTRM128REG:
8718     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8719   case X86::PCMPISTRM128MEM:
8720     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8721   case X86::PCMPESTRM128REG:
8722     return EmitPCMP(MI, BB, 5, false /* in mem */);
8723   case X86::PCMPESTRM128MEM:
8724     return EmitPCMP(MI, BB, 5, true /* in mem */);
8725
8726     // Atomic Lowering.
8727   case X86::ATOMAND32:
8728     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8729                                                X86::AND32ri, X86::MOV32rm,
8730                                                X86::LCMPXCHG32, X86::MOV32rr,
8731                                                X86::NOT32r, X86::EAX,
8732                                                X86::GR32RegisterClass);
8733   case X86::ATOMOR32:
8734     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8735                                                X86::OR32ri, X86::MOV32rm,
8736                                                X86::LCMPXCHG32, X86::MOV32rr,
8737                                                X86::NOT32r, X86::EAX,
8738                                                X86::GR32RegisterClass);
8739   case X86::ATOMXOR32:
8740     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8741                                                X86::XOR32ri, X86::MOV32rm,
8742                                                X86::LCMPXCHG32, X86::MOV32rr,
8743                                                X86::NOT32r, X86::EAX,
8744                                                X86::GR32RegisterClass);
8745   case X86::ATOMNAND32:
8746     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8747                                                X86::AND32ri, X86::MOV32rm,
8748                                                X86::LCMPXCHG32, X86::MOV32rr,
8749                                                X86::NOT32r, X86::EAX,
8750                                                X86::GR32RegisterClass, true);
8751   case X86::ATOMMIN32:
8752     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8753   case X86::ATOMMAX32:
8754     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8755   case X86::ATOMUMIN32:
8756     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8757   case X86::ATOMUMAX32:
8758     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8759
8760   case X86::ATOMAND16:
8761     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8762                                                X86::AND16ri, X86::MOV16rm,
8763                                                X86::LCMPXCHG16, X86::MOV16rr,
8764                                                X86::NOT16r, X86::AX,
8765                                                X86::GR16RegisterClass);
8766   case X86::ATOMOR16:
8767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8768                                                X86::OR16ri, X86::MOV16rm,
8769                                                X86::LCMPXCHG16, X86::MOV16rr,
8770                                                X86::NOT16r, X86::AX,
8771                                                X86::GR16RegisterClass);
8772   case X86::ATOMXOR16:
8773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8774                                                X86::XOR16ri, X86::MOV16rm,
8775                                                X86::LCMPXCHG16, X86::MOV16rr,
8776                                                X86::NOT16r, X86::AX,
8777                                                X86::GR16RegisterClass);
8778   case X86::ATOMNAND16:
8779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8780                                                X86::AND16ri, X86::MOV16rm,
8781                                                X86::LCMPXCHG16, X86::MOV16rr,
8782                                                X86::NOT16r, X86::AX,
8783                                                X86::GR16RegisterClass, true);
8784   case X86::ATOMMIN16:
8785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8786   case X86::ATOMMAX16:
8787     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8788   case X86::ATOMUMIN16:
8789     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8790   case X86::ATOMUMAX16:
8791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8792
8793   case X86::ATOMAND8:
8794     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8795                                                X86::AND8ri, X86::MOV8rm,
8796                                                X86::LCMPXCHG8, X86::MOV8rr,
8797                                                X86::NOT8r, X86::AL,
8798                                                X86::GR8RegisterClass);
8799   case X86::ATOMOR8:
8800     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8801                                                X86::OR8ri, X86::MOV8rm,
8802                                                X86::LCMPXCHG8, X86::MOV8rr,
8803                                                X86::NOT8r, X86::AL,
8804                                                X86::GR8RegisterClass);
8805   case X86::ATOMXOR8:
8806     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8807                                                X86::XOR8ri, X86::MOV8rm,
8808                                                X86::LCMPXCHG8, X86::MOV8rr,
8809                                                X86::NOT8r, X86::AL,
8810                                                X86::GR8RegisterClass);
8811   case X86::ATOMNAND8:
8812     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8813                                                X86::AND8ri, X86::MOV8rm,
8814                                                X86::LCMPXCHG8, X86::MOV8rr,
8815                                                X86::NOT8r, X86::AL,
8816                                                X86::GR8RegisterClass, true);
8817   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8818   // This group is for 64-bit host.
8819   case X86::ATOMAND64:
8820     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8821                                                X86::AND64ri32, X86::MOV64rm,
8822                                                X86::LCMPXCHG64, X86::MOV64rr,
8823                                                X86::NOT64r, X86::RAX,
8824                                                X86::GR64RegisterClass);
8825   case X86::ATOMOR64:
8826     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8827                                                X86::OR64ri32, X86::MOV64rm,
8828                                                X86::LCMPXCHG64, X86::MOV64rr,
8829                                                X86::NOT64r, X86::RAX,
8830                                                X86::GR64RegisterClass);
8831   case X86::ATOMXOR64:
8832     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8833                                                X86::XOR64ri32, X86::MOV64rm,
8834                                                X86::LCMPXCHG64, X86::MOV64rr,
8835                                                X86::NOT64r, X86::RAX,
8836                                                X86::GR64RegisterClass);
8837   case X86::ATOMNAND64:
8838     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8839                                                X86::AND64ri32, X86::MOV64rm,
8840                                                X86::LCMPXCHG64, X86::MOV64rr,
8841                                                X86::NOT64r, X86::RAX,
8842                                                X86::GR64RegisterClass, true);
8843   case X86::ATOMMIN64:
8844     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8845   case X86::ATOMMAX64:
8846     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8847   case X86::ATOMUMIN64:
8848     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8849   case X86::ATOMUMAX64:
8850     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8851
8852   // This group does 64-bit operations on a 32-bit host.
8853   case X86::ATOMAND6432:
8854     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8855                                                X86::AND32rr, X86::AND32rr,
8856                                                X86::AND32ri, X86::AND32ri,
8857                                                false);
8858   case X86::ATOMOR6432:
8859     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8860                                                X86::OR32rr, X86::OR32rr,
8861                                                X86::OR32ri, X86::OR32ri,
8862                                                false);
8863   case X86::ATOMXOR6432:
8864     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8865                                                X86::XOR32rr, X86::XOR32rr,
8866                                                X86::XOR32ri, X86::XOR32ri,
8867                                                false);
8868   case X86::ATOMNAND6432:
8869     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8870                                                X86::AND32rr, X86::AND32rr,
8871                                                X86::AND32ri, X86::AND32ri,
8872                                                true);
8873   case X86::ATOMADD6432:
8874     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8875                                                X86::ADD32rr, X86::ADC32rr,
8876                                                X86::ADD32ri, X86::ADC32ri,
8877                                                false);
8878   case X86::ATOMSUB6432:
8879     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8880                                                X86::SUB32rr, X86::SBB32rr,
8881                                                X86::SUB32ri, X86::SBB32ri,
8882                                                false);
8883   case X86::ATOMSWAP6432:
8884     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8885                                                X86::MOV32rr, X86::MOV32rr,
8886                                                X86::MOV32ri, X86::MOV32ri,
8887                                                false);
8888   case X86::VASTART_SAVE_XMM_REGS:
8889     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8890   }
8891 }
8892
8893 //===----------------------------------------------------------------------===//
8894 //                           X86 Optimization Hooks
8895 //===----------------------------------------------------------------------===//
8896
8897 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8898                                                        const APInt &Mask,
8899                                                        APInt &KnownZero,
8900                                                        APInt &KnownOne,
8901                                                        const SelectionDAG &DAG,
8902                                                        unsigned Depth) const {
8903   unsigned Opc = Op.getOpcode();
8904   assert((Opc >= ISD::BUILTIN_OP_END ||
8905           Opc == ISD::INTRINSIC_WO_CHAIN ||
8906           Opc == ISD::INTRINSIC_W_CHAIN ||
8907           Opc == ISD::INTRINSIC_VOID) &&
8908          "Should use MaskedValueIsZero if you don't know whether Op"
8909          " is a target node!");
8910
8911   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8912   switch (Opc) {
8913   default: break;
8914   case X86ISD::ADD:
8915   case X86ISD::SUB:
8916   case X86ISD::SMUL:
8917   case X86ISD::UMUL:
8918   case X86ISD::INC:
8919   case X86ISD::DEC:
8920   case X86ISD::OR:
8921   case X86ISD::XOR:
8922   case X86ISD::AND:
8923     // These nodes' second result is a boolean.
8924     if (Op.getResNo() == 0)
8925       break;
8926     // Fallthrough
8927   case X86ISD::SETCC:
8928     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8929                                        Mask.getBitWidth() - 1);
8930     break;
8931   }
8932 }
8933
8934 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8935 /// node is a GlobalAddress + offset.
8936 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8937                                        const GlobalValue* &GA,
8938                                        int64_t &Offset) const {
8939   if (N->getOpcode() == X86ISD::Wrapper) {
8940     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8941       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8942       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8943       return true;
8944     }
8945   }
8946   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8947 }
8948
8949 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8950 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8951 /// if the load addresses are consecutive, non-overlapping, and in the right
8952 /// order.
8953 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8954                                      const TargetLowering &TLI) {
8955   DebugLoc dl = N->getDebugLoc();
8956   EVT VT = N->getValueType(0);
8957   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8958
8959   if (VT.getSizeInBits() != 128)
8960     return SDValue();
8961
8962   SmallVector<SDValue, 16> Elts;
8963   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8964     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8965
8966   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8967 }
8968
8969 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8970 /// and convert it from being a bunch of shuffles and extracts to a simple
8971 /// store and scalar loads to extract the elements.
8972 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8973                                                 const TargetLowering &TLI) {
8974   SDValue InputVector = N->getOperand(0);
8975
8976   // Only operate on vectors of 4 elements, where the alternative shuffling
8977   // gets to be more expensive.
8978   if (InputVector.getValueType() != MVT::v4i32)
8979     return SDValue();
8980
8981   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8982   // single use which is a sign-extend or zero-extend, and all elements are
8983   // used.
8984   SmallVector<SDNode *, 4> Uses;
8985   unsigned ExtractedElements = 0;
8986   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8987        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8988     if (UI.getUse().getResNo() != InputVector.getResNo())
8989       return SDValue();
8990
8991     SDNode *Extract = *UI;
8992     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8993       return SDValue();
8994
8995     if (Extract->getValueType(0) != MVT::i32)
8996       return SDValue();
8997     if (!Extract->hasOneUse())
8998       return SDValue();
8999     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9000         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9001       return SDValue();
9002     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9003       return SDValue();
9004
9005     // Record which element was extracted.
9006     ExtractedElements |=
9007       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9008
9009     Uses.push_back(Extract);
9010   }
9011
9012   // If not all the elements were used, this may not be worthwhile.
9013   if (ExtractedElements != 15)
9014     return SDValue();
9015
9016   // Ok, we've now decided to do the transformation.
9017   DebugLoc dl = InputVector.getDebugLoc();
9018
9019   // Store the value to a temporary stack slot.
9020   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9021   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
9022                             false, false, 0);
9023
9024   // Replace each use (extract) with a load of the appropriate element.
9025   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9026        UE = Uses.end(); UI != UE; ++UI) {
9027     SDNode *Extract = *UI;
9028
9029     // Compute the element's address.
9030     SDValue Idx = Extract->getOperand(1);
9031     unsigned EltSize =
9032         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9033     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9034     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9035
9036     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
9037
9038     // Load the scalar.
9039     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
9040                           NULL, 0, false, false, 0);
9041
9042     // Replace the exact with the load.
9043     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9044   }
9045
9046   // The replacement was made in place; don't return anything.
9047   return SDValue();
9048 }
9049
9050 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9051 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9052                                     const X86Subtarget *Subtarget) {
9053   DebugLoc DL = N->getDebugLoc();
9054   SDValue Cond = N->getOperand(0);
9055   // Get the LHS/RHS of the select.
9056   SDValue LHS = N->getOperand(1);
9057   SDValue RHS = N->getOperand(2);
9058
9059   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9060   // instructions match the semantics of the common C idiom x<y?x:y but not
9061   // x<=y?x:y, because of how they handle negative zero (which can be
9062   // ignored in unsafe-math mode).
9063   if (Subtarget->hasSSE2() &&
9064       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9065       Cond.getOpcode() == ISD::SETCC) {
9066     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9067
9068     unsigned Opcode = 0;
9069     // Check for x CC y ? x : y.
9070     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9071         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9072       switch (CC) {
9073       default: break;
9074       case ISD::SETULT:
9075         // Converting this to a min would handle NaNs incorrectly, and swapping
9076         // the operands would cause it to handle comparisons between positive
9077         // and negative zero incorrectly.
9078         if (!FiniteOnlyFPMath() &&
9079             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9080           if (!UnsafeFPMath &&
9081               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9082             break;
9083           std::swap(LHS, RHS);
9084         }
9085         Opcode = X86ISD::FMIN;
9086         break;
9087       case ISD::SETOLE:
9088         // Converting this to a min would handle comparisons between positive
9089         // and negative zero incorrectly.
9090         if (!UnsafeFPMath &&
9091             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9092           break;
9093         Opcode = X86ISD::FMIN;
9094         break;
9095       case ISD::SETULE:
9096         // Converting this to a min would handle both negative zeros and NaNs
9097         // incorrectly, but we can swap the operands to fix both.
9098         std::swap(LHS, RHS);
9099       case ISD::SETOLT:
9100       case ISD::SETLT:
9101       case ISD::SETLE:
9102         Opcode = X86ISD::FMIN;
9103         break;
9104
9105       case ISD::SETOGE:
9106         // Converting this to a max would handle comparisons between positive
9107         // and negative zero incorrectly.
9108         if (!UnsafeFPMath &&
9109             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9110           break;
9111         Opcode = X86ISD::FMAX;
9112         break;
9113       case ISD::SETUGT:
9114         // Converting this to a max would handle NaNs incorrectly, and swapping
9115         // the operands would cause it to handle comparisons between positive
9116         // and negative zero incorrectly.
9117         if (!FiniteOnlyFPMath() &&
9118             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9119           if (!UnsafeFPMath &&
9120               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9121             break;
9122           std::swap(LHS, RHS);
9123         }
9124         Opcode = X86ISD::FMAX;
9125         break;
9126       case ISD::SETUGE:
9127         // Converting this to a max would handle both negative zeros and NaNs
9128         // incorrectly, but we can swap the operands to fix both.
9129         std::swap(LHS, RHS);
9130       case ISD::SETOGT:
9131       case ISD::SETGT:
9132       case ISD::SETGE:
9133         Opcode = X86ISD::FMAX;
9134         break;
9135       }
9136     // Check for x CC y ? y : x -- a min/max with reversed arms.
9137     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9138                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9139       switch (CC) {
9140       default: break;
9141       case ISD::SETOGE:
9142         // Converting this to a min would handle comparisons between positive
9143         // and negative zero incorrectly, and swapping the operands would
9144         // cause it to handle NaNs incorrectly.
9145         if (!UnsafeFPMath &&
9146             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9147           if (!FiniteOnlyFPMath() &&
9148               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9149             break;
9150           std::swap(LHS, RHS);
9151         }
9152         Opcode = X86ISD::FMIN;
9153         break;
9154       case ISD::SETUGT:
9155         // Converting this to a min would handle NaNs incorrectly.
9156         if (!UnsafeFPMath &&
9157             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9158           break;
9159         Opcode = X86ISD::FMIN;
9160         break;
9161       case ISD::SETUGE:
9162         // Converting this to a min would handle both negative zeros and NaNs
9163         // incorrectly, but we can swap the operands to fix both.
9164         std::swap(LHS, RHS);
9165       case ISD::SETOGT:
9166       case ISD::SETGT:
9167       case ISD::SETGE:
9168         Opcode = X86ISD::FMIN;
9169         break;
9170
9171       case ISD::SETULT:
9172         // Converting this to a max would handle NaNs incorrectly.
9173         if (!FiniteOnlyFPMath() &&
9174             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9175           break;
9176         Opcode = X86ISD::FMAX;
9177         break;
9178       case ISD::SETOLE:
9179         // Converting this to a max would handle comparisons between positive
9180         // and negative zero incorrectly, and swapping the operands would
9181         // cause it to handle NaNs incorrectly.
9182         if (!UnsafeFPMath &&
9183             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9184           if (!FiniteOnlyFPMath() &&
9185               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9186             break;
9187           std::swap(LHS, RHS);
9188         }
9189         Opcode = X86ISD::FMAX;
9190         break;
9191       case ISD::SETULE:
9192         // Converting this to a max would handle both negative zeros and NaNs
9193         // incorrectly, but we can swap the operands to fix both.
9194         std::swap(LHS, RHS);
9195       case ISD::SETOLT:
9196       case ISD::SETLT:
9197       case ISD::SETLE:
9198         Opcode = X86ISD::FMAX;
9199         break;
9200       }
9201     }
9202
9203     if (Opcode)
9204       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9205   }
9206
9207   // If this is a select between two integer constants, try to do some
9208   // optimizations.
9209   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9210     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9211       // Don't do this for crazy integer types.
9212       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9213         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9214         // so that TrueC (the true value) is larger than FalseC.
9215         bool NeedsCondInvert = false;
9216
9217         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9218             // Efficiently invertible.
9219             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9220              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9221               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9222           NeedsCondInvert = true;
9223           std::swap(TrueC, FalseC);
9224         }
9225
9226         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9227         if (FalseC->getAPIntValue() == 0 &&
9228             TrueC->getAPIntValue().isPowerOf2()) {
9229           if (NeedsCondInvert) // Invert the condition if needed.
9230             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9231                                DAG.getConstant(1, Cond.getValueType()));
9232
9233           // Zero extend the condition if needed.
9234           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9235
9236           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9237           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9238                              DAG.getConstant(ShAmt, MVT::i8));
9239         }
9240
9241         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9242         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9243           if (NeedsCondInvert) // Invert the condition if needed.
9244             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9245                                DAG.getConstant(1, Cond.getValueType()));
9246
9247           // Zero extend the condition if needed.
9248           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9249                              FalseC->getValueType(0), Cond);
9250           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9251                              SDValue(FalseC, 0));
9252         }
9253
9254         // Optimize cases that will turn into an LEA instruction.  This requires
9255         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9256         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9257           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9258           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9259
9260           bool isFastMultiplier = false;
9261           if (Diff < 10) {
9262             switch ((unsigned char)Diff) {
9263               default: break;
9264               case 1:  // result = add base, cond
9265               case 2:  // result = lea base(    , cond*2)
9266               case 3:  // result = lea base(cond, cond*2)
9267               case 4:  // result = lea base(    , cond*4)
9268               case 5:  // result = lea base(cond, cond*4)
9269               case 8:  // result = lea base(    , cond*8)
9270               case 9:  // result = lea base(cond, cond*8)
9271                 isFastMultiplier = true;
9272                 break;
9273             }
9274           }
9275
9276           if (isFastMultiplier) {
9277             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9278             if (NeedsCondInvert) // Invert the condition if needed.
9279               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9280                                  DAG.getConstant(1, Cond.getValueType()));
9281
9282             // Zero extend the condition if needed.
9283             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9284                                Cond);
9285             // Scale the condition by the difference.
9286             if (Diff != 1)
9287               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9288                                  DAG.getConstant(Diff, Cond.getValueType()));
9289
9290             // Add the base if non-zero.
9291             if (FalseC->getAPIntValue() != 0)
9292               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9293                                  SDValue(FalseC, 0));
9294             return Cond;
9295           }
9296         }
9297       }
9298   }
9299
9300   return SDValue();
9301 }
9302
9303 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9304 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9305                                   TargetLowering::DAGCombinerInfo &DCI) {
9306   DebugLoc DL = N->getDebugLoc();
9307
9308   // If the flag operand isn't dead, don't touch this CMOV.
9309   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9310     return SDValue();
9311
9312   // If this is a select between two integer constants, try to do some
9313   // optimizations.  Note that the operands are ordered the opposite of SELECT
9314   // operands.
9315   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9316     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9317       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9318       // larger than FalseC (the false value).
9319       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9320
9321       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9322         CC = X86::GetOppositeBranchCondition(CC);
9323         std::swap(TrueC, FalseC);
9324       }
9325
9326       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9327       // This is efficient for any integer data type (including i8/i16) and
9328       // shift amount.
9329       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9330         SDValue Cond = N->getOperand(3);
9331         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9332                            DAG.getConstant(CC, MVT::i8), Cond);
9333
9334         // Zero extend the condition if needed.
9335         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9336
9337         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9338         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9339                            DAG.getConstant(ShAmt, MVT::i8));
9340         if (N->getNumValues() == 2)  // Dead flag value?
9341           return DCI.CombineTo(N, Cond, SDValue());
9342         return Cond;
9343       }
9344
9345       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9346       // for any integer data type, including i8/i16.
9347       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9348         SDValue Cond = N->getOperand(3);
9349         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9350                            DAG.getConstant(CC, MVT::i8), Cond);
9351
9352         // Zero extend the condition if needed.
9353         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9354                            FalseC->getValueType(0), Cond);
9355         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9356                            SDValue(FalseC, 0));
9357
9358         if (N->getNumValues() == 2)  // Dead flag value?
9359           return DCI.CombineTo(N, Cond, SDValue());
9360         return Cond;
9361       }
9362
9363       // Optimize cases that will turn into an LEA instruction.  This requires
9364       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9365       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9366         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9367         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9368
9369         bool isFastMultiplier = false;
9370         if (Diff < 10) {
9371           switch ((unsigned char)Diff) {
9372           default: break;
9373           case 1:  // result = add base, cond
9374           case 2:  // result = lea base(    , cond*2)
9375           case 3:  // result = lea base(cond, cond*2)
9376           case 4:  // result = lea base(    , cond*4)
9377           case 5:  // result = lea base(cond, cond*4)
9378           case 8:  // result = lea base(    , cond*8)
9379           case 9:  // result = lea base(cond, cond*8)
9380             isFastMultiplier = true;
9381             break;
9382           }
9383         }
9384
9385         if (isFastMultiplier) {
9386           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9387           SDValue Cond = N->getOperand(3);
9388           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9389                              DAG.getConstant(CC, MVT::i8), Cond);
9390           // Zero extend the condition if needed.
9391           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9392                              Cond);
9393           // Scale the condition by the difference.
9394           if (Diff != 1)
9395             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9396                                DAG.getConstant(Diff, Cond.getValueType()));
9397
9398           // Add the base if non-zero.
9399           if (FalseC->getAPIntValue() != 0)
9400             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9401                                SDValue(FalseC, 0));
9402           if (N->getNumValues() == 2)  // Dead flag value?
9403             return DCI.CombineTo(N, Cond, SDValue());
9404           return Cond;
9405         }
9406       }
9407     }
9408   }
9409   return SDValue();
9410 }
9411
9412
9413 /// PerformMulCombine - Optimize a single multiply with constant into two
9414 /// in order to implement it with two cheaper instructions, e.g.
9415 /// LEA + SHL, LEA + LEA.
9416 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9417                                  TargetLowering::DAGCombinerInfo &DCI) {
9418   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9419     return SDValue();
9420
9421   EVT VT = N->getValueType(0);
9422   if (VT != MVT::i64)
9423     return SDValue();
9424
9425   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9426   if (!C)
9427     return SDValue();
9428   uint64_t MulAmt = C->getZExtValue();
9429   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9430     return SDValue();
9431
9432   uint64_t MulAmt1 = 0;
9433   uint64_t MulAmt2 = 0;
9434   if ((MulAmt % 9) == 0) {
9435     MulAmt1 = 9;
9436     MulAmt2 = MulAmt / 9;
9437   } else if ((MulAmt % 5) == 0) {
9438     MulAmt1 = 5;
9439     MulAmt2 = MulAmt / 5;
9440   } else if ((MulAmt % 3) == 0) {
9441     MulAmt1 = 3;
9442     MulAmt2 = MulAmt / 3;
9443   }
9444   if (MulAmt2 &&
9445       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9446     DebugLoc DL = N->getDebugLoc();
9447
9448     if (isPowerOf2_64(MulAmt2) &&
9449         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9450       // If second multiplifer is pow2, issue it first. We want the multiply by
9451       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9452       // is an add.
9453       std::swap(MulAmt1, MulAmt2);
9454
9455     SDValue NewMul;
9456     if (isPowerOf2_64(MulAmt1))
9457       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9458                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9459     else
9460       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9461                            DAG.getConstant(MulAmt1, VT));
9462
9463     if (isPowerOf2_64(MulAmt2))
9464       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9465                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9466     else
9467       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9468                            DAG.getConstant(MulAmt2, VT));
9469
9470     // Do not add new nodes to DAG combiner worklist.
9471     DCI.CombineTo(N, NewMul, false);
9472   }
9473   return SDValue();
9474 }
9475
9476 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9477   SDValue N0 = N->getOperand(0);
9478   SDValue N1 = N->getOperand(1);
9479   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9480   EVT VT = N0.getValueType();
9481
9482   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9483   // since the result of setcc_c is all zero's or all ones.
9484   if (N1C && N0.getOpcode() == ISD::AND &&
9485       N0.getOperand(1).getOpcode() == ISD::Constant) {
9486     SDValue N00 = N0.getOperand(0);
9487     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9488         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9489           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9490          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9491       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9492       APInt ShAmt = N1C->getAPIntValue();
9493       Mask = Mask.shl(ShAmt);
9494       if (Mask != 0)
9495         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9496                            N00, DAG.getConstant(Mask, VT));
9497     }
9498   }
9499
9500   return SDValue();
9501 }
9502
9503 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9504 ///                       when possible.
9505 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9506                                    const X86Subtarget *Subtarget) {
9507   EVT VT = N->getValueType(0);
9508   if (!VT.isVector() && VT.isInteger() &&
9509       N->getOpcode() == ISD::SHL)
9510     return PerformSHLCombine(N, DAG);
9511
9512   // On X86 with SSE2 support, we can transform this to a vector shift if
9513   // all elements are shifted by the same amount.  We can't do this in legalize
9514   // because the a constant vector is typically transformed to a constant pool
9515   // so we have no knowledge of the shift amount.
9516   if (!Subtarget->hasSSE2())
9517     return SDValue();
9518
9519   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9520     return SDValue();
9521
9522   SDValue ShAmtOp = N->getOperand(1);
9523   EVT EltVT = VT.getVectorElementType();
9524   DebugLoc DL = N->getDebugLoc();
9525   SDValue BaseShAmt = SDValue();
9526   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9527     unsigned NumElts = VT.getVectorNumElements();
9528     unsigned i = 0;
9529     for (; i != NumElts; ++i) {
9530       SDValue Arg = ShAmtOp.getOperand(i);
9531       if (Arg.getOpcode() == ISD::UNDEF) continue;
9532       BaseShAmt = Arg;
9533       break;
9534     }
9535     for (; i != NumElts; ++i) {
9536       SDValue Arg = ShAmtOp.getOperand(i);
9537       if (Arg.getOpcode() == ISD::UNDEF) continue;
9538       if (Arg != BaseShAmt) {
9539         return SDValue();
9540       }
9541     }
9542   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9543              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9544     SDValue InVec = ShAmtOp.getOperand(0);
9545     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9546       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9547       unsigned i = 0;
9548       for (; i != NumElts; ++i) {
9549         SDValue Arg = InVec.getOperand(i);
9550         if (Arg.getOpcode() == ISD::UNDEF) continue;
9551         BaseShAmt = Arg;
9552         break;
9553       }
9554     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9555        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9556          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9557          if (C->getZExtValue() == SplatIdx)
9558            BaseShAmt = InVec.getOperand(1);
9559        }
9560     }
9561     if (BaseShAmt.getNode() == 0)
9562       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9563                               DAG.getIntPtrConstant(0));
9564   } else
9565     return SDValue();
9566
9567   // The shift amount is an i32.
9568   if (EltVT.bitsGT(MVT::i32))
9569     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9570   else if (EltVT.bitsLT(MVT::i32))
9571     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9572
9573   // The shift amount is identical so we can do a vector shift.
9574   SDValue  ValOp = N->getOperand(0);
9575   switch (N->getOpcode()) {
9576   default:
9577     llvm_unreachable("Unknown shift opcode!");
9578     break;
9579   case ISD::SHL:
9580     if (VT == MVT::v2i64)
9581       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9582                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9583                          ValOp, BaseShAmt);
9584     if (VT == MVT::v4i32)
9585       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9586                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9587                          ValOp, BaseShAmt);
9588     if (VT == MVT::v8i16)
9589       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9590                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9591                          ValOp, BaseShAmt);
9592     break;
9593   case ISD::SRA:
9594     if (VT == MVT::v4i32)
9595       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9596                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9597                          ValOp, BaseShAmt);
9598     if (VT == MVT::v8i16)
9599       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9600                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9601                          ValOp, BaseShAmt);
9602     break;
9603   case ISD::SRL:
9604     if (VT == MVT::v2i64)
9605       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9606                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9607                          ValOp, BaseShAmt);
9608     if (VT == MVT::v4i32)
9609       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9610                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9611                          ValOp, BaseShAmt);
9612     if (VT ==  MVT::v8i16)
9613       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9614                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9615                          ValOp, BaseShAmt);
9616     break;
9617   }
9618   return SDValue();
9619 }
9620
9621 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9622                                 TargetLowering::DAGCombinerInfo &DCI,
9623                                 const X86Subtarget *Subtarget) {
9624   if (DCI.isBeforeLegalizeOps())
9625     return SDValue();
9626
9627   EVT VT = N->getValueType(0);
9628   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9629     return SDValue();
9630
9631   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9632   SDValue N0 = N->getOperand(0);
9633   SDValue N1 = N->getOperand(1);
9634   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9635     std::swap(N0, N1);
9636   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9637     return SDValue();
9638   if (!N0.hasOneUse() || !N1.hasOneUse())
9639     return SDValue();
9640
9641   SDValue ShAmt0 = N0.getOperand(1);
9642   if (ShAmt0.getValueType() != MVT::i8)
9643     return SDValue();
9644   SDValue ShAmt1 = N1.getOperand(1);
9645   if (ShAmt1.getValueType() != MVT::i8)
9646     return SDValue();
9647   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9648     ShAmt0 = ShAmt0.getOperand(0);
9649   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9650     ShAmt1 = ShAmt1.getOperand(0);
9651
9652   DebugLoc DL = N->getDebugLoc();
9653   unsigned Opc = X86ISD::SHLD;
9654   SDValue Op0 = N0.getOperand(0);
9655   SDValue Op1 = N1.getOperand(0);
9656   if (ShAmt0.getOpcode() == ISD::SUB) {
9657     Opc = X86ISD::SHRD;
9658     std::swap(Op0, Op1);
9659     std::swap(ShAmt0, ShAmt1);
9660   }
9661
9662   unsigned Bits = VT.getSizeInBits();
9663   if (ShAmt1.getOpcode() == ISD::SUB) {
9664     SDValue Sum = ShAmt1.getOperand(0);
9665     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9666       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
9667       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
9668         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
9669       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
9670         return DAG.getNode(Opc, DL, VT,
9671                            Op0, Op1,
9672                            DAG.getNode(ISD::TRUNCATE, DL,
9673                                        MVT::i8, ShAmt0));
9674     }
9675   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9676     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9677     if (ShAmt0C &&
9678         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9679       return DAG.getNode(Opc, DL, VT,
9680                          N0.getOperand(0), N1.getOperand(0),
9681                          DAG.getNode(ISD::TRUNCATE, DL,
9682                                        MVT::i8, ShAmt0));
9683   }
9684
9685   return SDValue();
9686 }
9687
9688 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9689 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9690                                    const X86Subtarget *Subtarget) {
9691   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9692   // the FP state in cases where an emms may be missing.
9693   // A preferable solution to the general problem is to figure out the right
9694   // places to insert EMMS.  This qualifies as a quick hack.
9695
9696   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9697   StoreSDNode *St = cast<StoreSDNode>(N);
9698   EVT VT = St->getValue().getValueType();
9699   if (VT.getSizeInBits() != 64)
9700     return SDValue();
9701
9702   const Function *F = DAG.getMachineFunction().getFunction();
9703   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9704   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9705     && Subtarget->hasSSE2();
9706   if ((VT.isVector() ||
9707        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9708       isa<LoadSDNode>(St->getValue()) &&
9709       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9710       St->getChain().hasOneUse() && !St->isVolatile()) {
9711     SDNode* LdVal = St->getValue().getNode();
9712     LoadSDNode *Ld = 0;
9713     int TokenFactorIndex = -1;
9714     SmallVector<SDValue, 8> Ops;
9715     SDNode* ChainVal = St->getChain().getNode();
9716     // Must be a store of a load.  We currently handle two cases:  the load
9717     // is a direct child, and it's under an intervening TokenFactor.  It is
9718     // possible to dig deeper under nested TokenFactors.
9719     if (ChainVal == LdVal)
9720       Ld = cast<LoadSDNode>(St->getChain());
9721     else if (St->getValue().hasOneUse() &&
9722              ChainVal->getOpcode() == ISD::TokenFactor) {
9723       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9724         if (ChainVal->getOperand(i).getNode() == LdVal) {
9725           TokenFactorIndex = i;
9726           Ld = cast<LoadSDNode>(St->getValue());
9727         } else
9728           Ops.push_back(ChainVal->getOperand(i));
9729       }
9730     }
9731
9732     if (!Ld || !ISD::isNormalLoad(Ld))
9733       return SDValue();
9734
9735     // If this is not the MMX case, i.e. we are just turning i64 load/store
9736     // into f64 load/store, avoid the transformation if there are multiple
9737     // uses of the loaded value.
9738     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9739       return SDValue();
9740
9741     DebugLoc LdDL = Ld->getDebugLoc();
9742     DebugLoc StDL = N->getDebugLoc();
9743     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9744     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9745     // pair instead.
9746     if (Subtarget->is64Bit() || F64IsLegal) {
9747       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9748       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9749                                   Ld->getBasePtr(), Ld->getSrcValue(),
9750                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9751                                   Ld->isNonTemporal(), Ld->getAlignment());
9752       SDValue NewChain = NewLd.getValue(1);
9753       if (TokenFactorIndex != -1) {
9754         Ops.push_back(NewChain);
9755         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9756                                Ops.size());
9757       }
9758       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9759                           St->getSrcValue(), St->getSrcValueOffset(),
9760                           St->isVolatile(), St->isNonTemporal(),
9761                           St->getAlignment());
9762     }
9763
9764     // Otherwise, lower to two pairs of 32-bit loads / stores.
9765     SDValue LoAddr = Ld->getBasePtr();
9766     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9767                                  DAG.getConstant(4, MVT::i32));
9768
9769     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9770                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9771                                Ld->isVolatile(), Ld->isNonTemporal(),
9772                                Ld->getAlignment());
9773     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9774                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9775                                Ld->isVolatile(), Ld->isNonTemporal(),
9776                                MinAlign(Ld->getAlignment(), 4));
9777
9778     SDValue NewChain = LoLd.getValue(1);
9779     if (TokenFactorIndex != -1) {
9780       Ops.push_back(LoLd);
9781       Ops.push_back(HiLd);
9782       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9783                              Ops.size());
9784     }
9785
9786     LoAddr = St->getBasePtr();
9787     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9788                          DAG.getConstant(4, MVT::i32));
9789
9790     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9791                                 St->getSrcValue(), St->getSrcValueOffset(),
9792                                 St->isVolatile(), St->isNonTemporal(),
9793                                 St->getAlignment());
9794     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9795                                 St->getSrcValue(),
9796                                 St->getSrcValueOffset() + 4,
9797                                 St->isVolatile(),
9798                                 St->isNonTemporal(),
9799                                 MinAlign(St->getAlignment(), 4));
9800     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9801   }
9802   return SDValue();
9803 }
9804
9805 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9806 /// X86ISD::FXOR nodes.
9807 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9808   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9809   // F[X]OR(0.0, x) -> x
9810   // F[X]OR(x, 0.0) -> x
9811   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9812     if (C->getValueAPF().isPosZero())
9813       return N->getOperand(1);
9814   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9815     if (C->getValueAPF().isPosZero())
9816       return N->getOperand(0);
9817   return SDValue();
9818 }
9819
9820 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9821 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9822   // FAND(0.0, x) -> 0.0
9823   // FAND(x, 0.0) -> 0.0
9824   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9825     if (C->getValueAPF().isPosZero())
9826       return N->getOperand(0);
9827   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9828     if (C->getValueAPF().isPosZero())
9829       return N->getOperand(1);
9830   return SDValue();
9831 }
9832
9833 static SDValue PerformBTCombine(SDNode *N,
9834                                 SelectionDAG &DAG,
9835                                 TargetLowering::DAGCombinerInfo &DCI) {
9836   // BT ignores high bits in the bit index operand.
9837   SDValue Op1 = N->getOperand(1);
9838   if (Op1.hasOneUse()) {
9839     unsigned BitWidth = Op1.getValueSizeInBits();
9840     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9841     APInt KnownZero, KnownOne;
9842     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9843                                           !DCI.isBeforeLegalizeOps());
9844     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9845     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9846         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9847       DCI.CommitTargetLoweringOpt(TLO);
9848   }
9849   return SDValue();
9850 }
9851
9852 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9853   SDValue Op = N->getOperand(0);
9854   if (Op.getOpcode() == ISD::BIT_CONVERT)
9855     Op = Op.getOperand(0);
9856   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9857   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9858       VT.getVectorElementType().getSizeInBits() ==
9859       OpVT.getVectorElementType().getSizeInBits()) {
9860     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9861   }
9862   return SDValue();
9863 }
9864
9865 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9866   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9867   //           (and (i32 x86isd::setcc_carry), 1)
9868   // This eliminates the zext. This transformation is necessary because
9869   // ISD::SETCC is always legalized to i8.
9870   DebugLoc dl = N->getDebugLoc();
9871   SDValue N0 = N->getOperand(0);
9872   EVT VT = N->getValueType(0);
9873   if (N0.getOpcode() == ISD::AND &&
9874       N0.hasOneUse() &&
9875       N0.getOperand(0).hasOneUse()) {
9876     SDValue N00 = N0.getOperand(0);
9877     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9878       return SDValue();
9879     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9880     if (!C || C->getZExtValue() != 1)
9881       return SDValue();
9882     return DAG.getNode(ISD::AND, dl, VT,
9883                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9884                                    N00.getOperand(0), N00.getOperand(1)),
9885                        DAG.getConstant(1, VT));
9886   }
9887
9888   return SDValue();
9889 }
9890
9891 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9892                                              DAGCombinerInfo &DCI) const {
9893   SelectionDAG &DAG = DCI.DAG;
9894   switch (N->getOpcode()) {
9895   default: break;
9896   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9897   case ISD::EXTRACT_VECTOR_ELT:
9898                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9899   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9900   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9901   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9902   case ISD::SHL:
9903   case ISD::SRA:
9904   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9905   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9906   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9907   case X86ISD::FXOR:
9908   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9909   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9910   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9911   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9912   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9913   }
9914
9915   return SDValue();
9916 }
9917
9918 /// isTypeDesirableForOp - Return true if the target has native support for
9919 /// the specified value type and it is 'desirable' to use the type for the
9920 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9921 /// instruction encodings are longer and some i16 instructions are slow.
9922 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9923   if (!isTypeLegal(VT))
9924     return false;
9925   if (VT != MVT::i16)
9926     return true;
9927
9928   switch (Opc) {
9929   default:
9930     return true;
9931   case ISD::LOAD:
9932   case ISD::SIGN_EXTEND:
9933   case ISD::ZERO_EXTEND:
9934   case ISD::ANY_EXTEND:
9935   case ISD::SHL:
9936   case ISD::SRL:
9937   case ISD::SUB:
9938   case ISD::ADD:
9939   case ISD::MUL:
9940   case ISD::AND:
9941   case ISD::OR:
9942   case ISD::XOR:
9943     return false;
9944   }
9945 }
9946
9947 static bool MayFoldLoad(SDValue Op) {
9948   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9949 }
9950
9951 static bool MayFoldIntoStore(SDValue Op) {
9952   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9953 }
9954
9955 /// IsDesirableToPromoteOp - This method query the target whether it is
9956 /// beneficial for dag combiner to promote the specified node. If true, it
9957 /// should return the desired promotion type by reference.
9958 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9959   EVT VT = Op.getValueType();
9960   if (VT != MVT::i16)
9961     return false;
9962
9963   bool Promote = false;
9964   bool Commute = false;
9965   switch (Op.getOpcode()) {
9966   default: break;
9967   case ISD::LOAD: {
9968     LoadSDNode *LD = cast<LoadSDNode>(Op);
9969     // If the non-extending load has a single use and it's not live out, then it
9970     // might be folded.
9971     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9972                                                      Op.hasOneUse()*/) {
9973       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9974              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9975         // The only case where we'd want to promote LOAD (rather then it being
9976         // promoted as an operand is when it's only use is liveout.
9977         if (UI->getOpcode() != ISD::CopyToReg)
9978           return false;
9979       }
9980     }
9981     Promote = true;
9982     break;
9983   }
9984   case ISD::SIGN_EXTEND:
9985   case ISD::ZERO_EXTEND:
9986   case ISD::ANY_EXTEND:
9987     Promote = true;
9988     break;
9989   case ISD::SHL:
9990   case ISD::SRL: {
9991     SDValue N0 = Op.getOperand(0);
9992     // Look out for (store (shl (load), x)).
9993     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
9994       return false;
9995     Promote = true;
9996     break;
9997   }
9998   case ISD::ADD:
9999   case ISD::MUL:
10000   case ISD::AND:
10001   case ISD::OR:
10002   case ISD::XOR:
10003     Commute = true;
10004     // fallthrough
10005   case ISD::SUB: {
10006     SDValue N0 = Op.getOperand(0);
10007     SDValue N1 = Op.getOperand(1);
10008     if (!Commute && MayFoldLoad(N1))
10009       return false;
10010     // Avoid disabling potential load folding opportunities.
10011     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10012       return false;
10013     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10014       return false;
10015     Promote = true;
10016   }
10017   }
10018
10019   PVT = MVT::i32;
10020   return Promote;
10021 }
10022
10023 //===----------------------------------------------------------------------===//
10024 //                           X86 Inline Assembly Support
10025 //===----------------------------------------------------------------------===//
10026
10027 static bool LowerToBSwap(CallInst *CI) {
10028   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10029   // we will turn this bswap into something that will be lowered to logical ops
10030   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10031   // so don't worry about this.
10032
10033   // Verify this is a simple bswap.
10034   if (CI->getNumArgOperands() != 1 ||
10035       CI->getType() != CI->getArgOperand(0)->getType() ||
10036       !CI->getType()->isIntegerTy())
10037     return false;
10038
10039   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10040   if (!Ty || Ty->getBitWidth() % 16 != 0)
10041     return false;
10042
10043   // Okay, we can do this xform, do so now.
10044   const Type *Tys[] = { Ty };
10045   Module *M = CI->getParent()->getParent()->getParent();
10046   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10047
10048   Value *Op = CI->getArgOperand(0);
10049   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10050
10051   CI->replaceAllUsesWith(Op);
10052   CI->eraseFromParent();
10053   return true;
10054 }
10055
10056 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10057   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10058   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10059
10060   std::string AsmStr = IA->getAsmString();
10061
10062   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10063   SmallVector<StringRef, 4> AsmPieces;
10064   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10065
10066   switch (AsmPieces.size()) {
10067   default: return false;
10068   case 1:
10069     AsmStr = AsmPieces[0];
10070     AsmPieces.clear();
10071     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10072
10073     // bswap $0
10074     if (AsmPieces.size() == 2 &&
10075         (AsmPieces[0] == "bswap" ||
10076          AsmPieces[0] == "bswapq" ||
10077          AsmPieces[0] == "bswapl") &&
10078         (AsmPieces[1] == "$0" ||
10079          AsmPieces[1] == "${0:q}")) {
10080       // No need to check constraints, nothing other than the equivalent of
10081       // "=r,0" would be valid here.
10082       return LowerToBSwap(CI);
10083     }
10084     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10085     if (CI->getType()->isIntegerTy(16) &&
10086         AsmPieces.size() == 3 &&
10087         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10088         AsmPieces[1] == "$$8," &&
10089         AsmPieces[2] == "${0:w}" &&
10090         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10091       AsmPieces.clear();
10092       const std::string &Constraints = IA->getConstraintString();
10093       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10094       std::sort(AsmPieces.begin(), AsmPieces.end());
10095       if (AsmPieces.size() == 4 &&
10096           AsmPieces[0] == "~{cc}" &&
10097           AsmPieces[1] == "~{dirflag}" &&
10098           AsmPieces[2] == "~{flags}" &&
10099           AsmPieces[3] == "~{fpsr}") {
10100         return LowerToBSwap(CI);
10101       }
10102     }
10103     break;
10104   case 3:
10105     if (CI->getType()->isIntegerTy(64) &&
10106         Constraints.size() >= 2 &&
10107         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10108         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10109       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10110       SmallVector<StringRef, 4> Words;
10111       SplitString(AsmPieces[0], Words, " \t");
10112       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10113         Words.clear();
10114         SplitString(AsmPieces[1], Words, " \t");
10115         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10116           Words.clear();
10117           SplitString(AsmPieces[2], Words, " \t,");
10118           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10119               Words[2] == "%edx") {
10120             return LowerToBSwap(CI);
10121           }
10122         }
10123       }
10124     }
10125     break;
10126   }
10127   return false;
10128 }
10129
10130
10131
10132 /// getConstraintType - Given a constraint letter, return the type of
10133 /// constraint it is for this target.
10134 X86TargetLowering::ConstraintType
10135 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10136   if (Constraint.size() == 1) {
10137     switch (Constraint[0]) {
10138     case 'A':
10139       return C_Register;
10140     case 'f':
10141     case 'r':
10142     case 'R':
10143     case 'l':
10144     case 'q':
10145     case 'Q':
10146     case 'x':
10147     case 'y':
10148     case 'Y':
10149       return C_RegisterClass;
10150     case 'e':
10151     case 'Z':
10152       return C_Other;
10153     default:
10154       break;
10155     }
10156   }
10157   return TargetLowering::getConstraintType(Constraint);
10158 }
10159
10160 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10161 /// with another that has more specific requirements based on the type of the
10162 /// corresponding operand.
10163 const char *X86TargetLowering::
10164 LowerXConstraint(EVT ConstraintVT) const {
10165   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10166   // 'f' like normal targets.
10167   if (ConstraintVT.isFloatingPoint()) {
10168     if (Subtarget->hasSSE2())
10169       return "Y";
10170     if (Subtarget->hasSSE1())
10171       return "x";
10172   }
10173
10174   return TargetLowering::LowerXConstraint(ConstraintVT);
10175 }
10176
10177 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10178 /// vector.  If it is invalid, don't add anything to Ops.
10179 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10180                                                      char Constraint,
10181                                                      std::vector<SDValue>&Ops,
10182                                                      SelectionDAG &DAG) const {
10183   SDValue Result(0, 0);
10184
10185   switch (Constraint) {
10186   default: break;
10187   case 'I':
10188     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10189       if (C->getZExtValue() <= 31) {
10190         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10191         break;
10192       }
10193     }
10194     return;
10195   case 'J':
10196     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10197       if (C->getZExtValue() <= 63) {
10198         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10199         break;
10200       }
10201     }
10202     return;
10203   case 'K':
10204     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10205       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10206         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10207         break;
10208       }
10209     }
10210     return;
10211   case 'N':
10212     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10213       if (C->getZExtValue() <= 255) {
10214         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10215         break;
10216       }
10217     }
10218     return;
10219   case 'e': {
10220     // 32-bit signed value
10221     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10222       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10223                                            C->getSExtValue())) {
10224         // Widen to 64 bits here to get it sign extended.
10225         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10226         break;
10227       }
10228     // FIXME gcc accepts some relocatable values here too, but only in certain
10229     // memory models; it's complicated.
10230     }
10231     return;
10232   }
10233   case 'Z': {
10234     // 32-bit unsigned value
10235     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10236       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10237                                            C->getZExtValue())) {
10238         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10239         break;
10240       }
10241     }
10242     // FIXME gcc accepts some relocatable values here too, but only in certain
10243     // memory models; it's complicated.
10244     return;
10245   }
10246   case 'i': {
10247     // Literal immediates are always ok.
10248     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10249       // Widen to 64 bits here to get it sign extended.
10250       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10251       break;
10252     }
10253
10254     // In any sort of PIC mode addresses need to be computed at runtime by
10255     // adding in a register or some sort of table lookup.  These can't
10256     // be used as immediates.
10257     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC() ||
10258         Subtarget->isPICStyleRIPRel())
10259       return;
10260
10261     // If we are in non-pic codegen mode, we allow the address of a global (with
10262     // an optional displacement) to be used with 'i'.
10263     GlobalAddressSDNode *GA = 0;
10264     int64_t Offset = 0;
10265
10266     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10267     while (1) {
10268       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10269         Offset += GA->getOffset();
10270         break;
10271       } else if (Op.getOpcode() == ISD::ADD) {
10272         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10273           Offset += C->getZExtValue();
10274           Op = Op.getOperand(0);
10275           continue;
10276         }
10277       } else if (Op.getOpcode() == ISD::SUB) {
10278         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10279           Offset += -C->getZExtValue();
10280           Op = Op.getOperand(0);
10281           continue;
10282         }
10283       }
10284
10285       // Otherwise, this isn't something we can handle, reject it.
10286       return;
10287     }
10288
10289     const GlobalValue *GV = GA->getGlobal();
10290     // If we require an extra load to get this address, as in PIC mode, we
10291     // can't accept it.
10292     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10293                                                         getTargetMachine())))
10294       return;
10295
10296     Result = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10297     break;
10298   }
10299   }
10300
10301   if (Result.getNode()) {
10302     Ops.push_back(Result);
10303     return;
10304   }
10305   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10306 }
10307
10308 std::vector<unsigned> X86TargetLowering::
10309 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10310                                   EVT VT) const {
10311   if (Constraint.size() == 1) {
10312     // FIXME: not handling fp-stack yet!
10313     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10314     default: break;  // Unknown constraint letter
10315     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10316       if (Subtarget->is64Bit()) {
10317         if (VT == MVT::i32)
10318           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10319                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10320                                        X86::R10D,X86::R11D,X86::R12D,
10321                                        X86::R13D,X86::R14D,X86::R15D,
10322                                        X86::EBP, X86::ESP, 0);
10323         else if (VT == MVT::i16)
10324           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10325                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10326                                        X86::R10W,X86::R11W,X86::R12W,
10327                                        X86::R13W,X86::R14W,X86::R15W,
10328                                        X86::BP,  X86::SP, 0);
10329         else if (VT == MVT::i8)
10330           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10331                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10332                                        X86::R10B,X86::R11B,X86::R12B,
10333                                        X86::R13B,X86::R14B,X86::R15B,
10334                                        X86::BPL, X86::SPL, 0);
10335
10336         else if (VT == MVT::i64)
10337           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10338                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10339                                        X86::R10, X86::R11, X86::R12,
10340                                        X86::R13, X86::R14, X86::R15,
10341                                        X86::RBP, X86::RSP, 0);
10342
10343         break;
10344       }
10345       // 32-bit fallthrough
10346     case 'Q':   // Q_REGS
10347       if (VT == MVT::i32)
10348         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10349       else if (VT == MVT::i16)
10350         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10351       else if (VT == MVT::i8)
10352         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10353       else if (VT == MVT::i64)
10354         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10355       break;
10356     }
10357   }
10358
10359   return std::vector<unsigned>();
10360 }
10361
10362 std::pair<unsigned, const TargetRegisterClass*>
10363 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10364                                                 EVT VT) const {
10365   // First, see if this is a constraint that directly corresponds to an LLVM
10366   // register class.
10367   if (Constraint.size() == 1) {
10368     // GCC Constraint Letters
10369     switch (Constraint[0]) {
10370     default: break;
10371     case 'r':   // GENERAL_REGS
10372     case 'l':   // INDEX_REGS
10373       if (VT == MVT::i8)
10374         return std::make_pair(0U, X86::GR8RegisterClass);
10375       if (VT == MVT::i16)
10376         return std::make_pair(0U, X86::GR16RegisterClass);
10377       if (VT == MVT::i32 || !Subtarget->is64Bit())
10378         return std::make_pair(0U, X86::GR32RegisterClass);
10379       return std::make_pair(0U, X86::GR64RegisterClass);
10380     case 'R':   // LEGACY_REGS
10381       if (VT == MVT::i8)
10382         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10383       if (VT == MVT::i16)
10384         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10385       if (VT == MVT::i32 || !Subtarget->is64Bit())
10386         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10387       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10388     case 'f':  // FP Stack registers.
10389       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10390       // value to the correct fpstack register class.
10391       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10392         return std::make_pair(0U, X86::RFP32RegisterClass);
10393       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10394         return std::make_pair(0U, X86::RFP64RegisterClass);
10395       return std::make_pair(0U, X86::RFP80RegisterClass);
10396     case 'y':   // MMX_REGS if MMX allowed.
10397       if (!Subtarget->hasMMX()) break;
10398       return std::make_pair(0U, X86::VR64RegisterClass);
10399     case 'Y':   // SSE_REGS if SSE2 allowed
10400       if (!Subtarget->hasSSE2()) break;
10401       // FALL THROUGH.
10402     case 'x':   // SSE_REGS if SSE1 allowed
10403       if (!Subtarget->hasSSE1()) break;
10404
10405       switch (VT.getSimpleVT().SimpleTy) {
10406       default: break;
10407       // Scalar SSE types.
10408       case MVT::f32:
10409       case MVT::i32:
10410         return std::make_pair(0U, X86::FR32RegisterClass);
10411       case MVT::f64:
10412       case MVT::i64:
10413         return std::make_pair(0U, X86::FR64RegisterClass);
10414       // Vector types.
10415       case MVT::v16i8:
10416       case MVT::v8i16:
10417       case MVT::v4i32:
10418       case MVT::v2i64:
10419       case MVT::v4f32:
10420       case MVT::v2f64:
10421         return std::make_pair(0U, X86::VR128RegisterClass);
10422       }
10423       break;
10424     }
10425   }
10426
10427   // Use the default implementation in TargetLowering to convert the register
10428   // constraint into a member of a register class.
10429   std::pair<unsigned, const TargetRegisterClass*> Res;
10430   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10431
10432   // Not found as a standard register?
10433   if (Res.second == 0) {
10434     // Map st(0) -> st(7) -> ST0
10435     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10436         tolower(Constraint[1]) == 's' &&
10437         tolower(Constraint[2]) == 't' &&
10438         Constraint[3] == '(' &&
10439         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10440         Constraint[5] == ')' &&
10441         Constraint[6] == '}') {
10442
10443       Res.first = X86::ST0+Constraint[4]-'0';
10444       Res.second = X86::RFP80RegisterClass;
10445       return Res;
10446     }
10447
10448     // GCC allows "st(0)" to be called just plain "st".
10449     if (StringRef("{st}").equals_lower(Constraint)) {
10450       Res.first = X86::ST0;
10451       Res.second = X86::RFP80RegisterClass;
10452       return Res;
10453     }
10454
10455     // flags -> EFLAGS
10456     if (StringRef("{flags}").equals_lower(Constraint)) {
10457       Res.first = X86::EFLAGS;
10458       Res.second = X86::CCRRegisterClass;
10459       return Res;
10460     }
10461
10462     // 'A' means EAX + EDX.
10463     if (Constraint == "A") {
10464       Res.first = X86::EAX;
10465       Res.second = X86::GR32_ADRegisterClass;
10466       return Res;
10467     }
10468     return Res;
10469   }
10470
10471   // Otherwise, check to see if this is a register class of the wrong value
10472   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10473   // turn into {ax},{dx}.
10474   if (Res.second->hasType(VT))
10475     return Res;   // Correct type already, nothing to do.
10476
10477   // All of the single-register GCC register classes map their values onto
10478   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10479   // really want an 8-bit or 32-bit register, map to the appropriate register
10480   // class and return the appropriate register.
10481   if (Res.second == X86::GR16RegisterClass) {
10482     if (VT == MVT::i8) {
10483       unsigned DestReg = 0;
10484       switch (Res.first) {
10485       default: break;
10486       case X86::AX: DestReg = X86::AL; break;
10487       case X86::DX: DestReg = X86::DL; break;
10488       case X86::CX: DestReg = X86::CL; break;
10489       case X86::BX: DestReg = X86::BL; break;
10490       }
10491       if (DestReg) {
10492         Res.first = DestReg;
10493         Res.second = X86::GR8RegisterClass;
10494       }
10495     } else if (VT == MVT::i32) {
10496       unsigned DestReg = 0;
10497       switch (Res.first) {
10498       default: break;
10499       case X86::AX: DestReg = X86::EAX; break;
10500       case X86::DX: DestReg = X86::EDX; break;
10501       case X86::CX: DestReg = X86::ECX; break;
10502       case X86::BX: DestReg = X86::EBX; break;
10503       case X86::SI: DestReg = X86::ESI; break;
10504       case X86::DI: DestReg = X86::EDI; break;
10505       case X86::BP: DestReg = X86::EBP; break;
10506       case X86::SP: DestReg = X86::ESP; break;
10507       }
10508       if (DestReg) {
10509         Res.first = DestReg;
10510         Res.second = X86::GR32RegisterClass;
10511       }
10512     } else if (VT == MVT::i64) {
10513       unsigned DestReg = 0;
10514       switch (Res.first) {
10515       default: break;
10516       case X86::AX: DestReg = X86::RAX; break;
10517       case X86::DX: DestReg = X86::RDX; break;
10518       case X86::CX: DestReg = X86::RCX; break;
10519       case X86::BX: DestReg = X86::RBX; break;
10520       case X86::SI: DestReg = X86::RSI; break;
10521       case X86::DI: DestReg = X86::RDI; break;
10522       case X86::BP: DestReg = X86::RBP; break;
10523       case X86::SP: DestReg = X86::RSP; break;
10524       }
10525       if (DestReg) {
10526         Res.first = DestReg;
10527         Res.second = X86::GR64RegisterClass;
10528       }
10529     }
10530   } else if (Res.second == X86::FR32RegisterClass ||
10531              Res.second == X86::FR64RegisterClass ||
10532              Res.second == X86::VR128RegisterClass) {
10533     // Handle references to XMM physical registers that got mapped into the
10534     // wrong class.  This can happen with constraints like {xmm0} where the
10535     // target independent register mapper will just pick the first match it can
10536     // find, ignoring the required type.
10537     if (VT == MVT::f32)
10538       Res.second = X86::FR32RegisterClass;
10539     else if (VT == MVT::f64)
10540       Res.second = X86::FR64RegisterClass;
10541     else if (X86::VR128RegisterClass->hasType(VT))
10542       Res.second = X86::VR128RegisterClass;
10543   }
10544
10545   return Res;
10546 }